JPH01123762U - - Google Patents

Description

【図面の簡単な説明】

第１図はこの考案に係るワイパ制御装置の実施
例を示す基本構成ブロツク図、第２図はこの考案
に係るワイパ制御装置の一実施例の具体的実施回
路構成図、第３図および第４図は第２図に示した
ワイパ制御装置におけるワイパモータの各々平面
図および部分破断側面図、第５図は従来のワイパ
制御装置のブロツク図、第６図は第５図に示した
ワイパ制御装置のワイパモータ部分の回路図であ
る。 １…ワイパモータ、２…ワイパスイツチ、３…
入力回路部、３ａ，３ｂ…入力回路、４…記憶回
路、５…電源制御回路部、７…位置信号発生手段
、８…パルス発生回路、１０…可変手段（可変抵
抗）、Ｃ_３…時限回路（コンデンサー）。

Claims (1)

1. 【実用新案登録請求の範囲】 ワイパスイツチ２のＯＦＦ，ＩＮＴ，ＬＯＷお
   よびＨＩＧＨの各ポジシヨンに応じた出力信号を
   発生する入力回路３ａ，３ｂを備えた入力回路部
   ３と、 この入力回路部３に出力信号が発生すると出力
   を発生するとともに、該入力回路３に出力信号が
   発生したことを記憶して該出力信号が停止しても
   出力の発生を維持する記憶回路４と、 この記憶回路４の出力により作動しワイパモー
   タ１を駆動させる電源制御回路部５と、 前記ワイパモータ１に連動し該モータ１が所定
   の停止位置直前に到達する毎に信号を発生する位
   置信号発生手段７と、 この位置信号発生手段７の信号により所定幅の
   パルス信号を発生し、そのパルス信号により前記
   ＩＮＴポジシヨン時の前記入力回路部３の出力信
   号を停止させるとともに、該パルス信号により前
   記記憶回路４の記憶を解除させるパルス発生回路
   ８と、 前記入力回路部３の一部を構成し、前記パルス
   信号により停止させられた前記ＩＮＴポジシヨン
   時の入力回路部３の出力信号を所定時間遅延して
   再度発生させる時限回路Ｃ_３と、 をそれぞれ前記ワイパモータ１内に配設するとと
   もに、 ＩＮＴポジシヨンにおける前記ワイパスイツチ
   ２と前記入力回路部３間に、前記時限回路の時限
   を変更する可変手段１０を直列に介在させたこと
   を特徴とするワイパ制御装置。