JPH01116586A - Display control circuit - Google Patents
Display control circuitInfo
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- JPH01116586A JPH01116586A JP62274034A JP27403487A JPH01116586A JP H01116586 A JPH01116586 A JP H01116586A JP 62274034 A JP62274034 A JP 62274034A JP 27403487 A JP27403487 A JP 27403487A JP H01116586 A JPH01116586 A JP H01116586A
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- Controls And Circuits For Display Device (AREA)
Abstract
Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は表示制御回路に関する。[Detailed description of the invention] [Industrial application field] The present invention relates to a display control circuit.
この発明は、例えばパーソナルコンピュータの表示制御
回路において、表示用メモリの制御回路にオフセット回
路を設けることにより、スムーズな水平スクロールがで
きるようにしたものである。According to the present invention, for example, in a display control circuit of a personal computer, an offset circuit is provided in the display memory control circuit to enable smooth horizontal scrolling.
Ｍ Ｓ Ｘ ２規格のパーソナルコンピュータにおいて
は、画面の表示制御用としてＶＤＰ （ビデオ・デイス
プレィ・プロセッサ、１０名： Ｖ −９９３８）と呼
ばれる専用のＩＣが使用されている。In a personal computer conforming to the MSX2 standard, a dedicated IC called a VDP (video display processor, V-9938) is used to control screen display.
このＶＤＰは、ＣＰＵからは一種のインターフェース回
路とみなされるものであり、ＣＰＵから見てＶＤＰの外
側に表示用メモリが接続される。This VDP is regarded by the CPU as a type of interface circuit, and a display memory is connected to the outside of the VDP when viewed from the CPU.
そして、ＣＰＵがＶＤＰに対して、表示データ及びその
表示アドレス（表示用メモリのアドレス）を供給すると
、表示用メモリの該当するアドレスにその表示データが
書き込まれる。Then, when the CPU supplies the display data and its display address (address of the display memory) to the VDP, the display data is written to the corresponding address of the display memory.
また、画面表示サイクル期間には、ＶＤＰにより、表示
用メモリのアドレスのうち、ＣＲＴデイスプレィの垂直
及び水平走査位置に対応したアドレスから表示データが
読み出され、これがＶＤＰを通じてＣＲＴデイスプレィ
に供給されて表示用メモリの内容が画像として表示され
る。Also, during the screen display cycle period, display data is read out by the VDP from addresses in the display memory that correspond to the vertical and horizontal scanning positions of the CRT display, and this data is supplied to the CRT display through the VDP and displayed. The contents of the memory are displayed as an image.
ところが、このＶＤＰでは、垂直方向のスクロールはス
ムーズに実行できるが、水平方向のスクロールは実行で
きない。However, with this VDP, scrolling in the vertical direction can be executed smoothly, but scrolling in the horizontal direction cannot be executed.
このため、水平方向のスクロールを必要とする場合には
、ソフトウェアにより行うことになるが、そうすると、
ｉ、ソフトウェアの負担が大きく、全体の処理が遅くな
る。For this reason, if horizontal scrolling is required, it must be done by software; however, this will place a heavy burden on the software and slow down the overall processing.
ｉｉ、スムーズな水平スクロールができない。ii. Smooth horizontal scrolling is not possible.
ｉｉｉ 、画面の書き換え動作が目に見える。iii. The screen rewriting operation is visible.
などの問題を生じてしまう。Problems such as this may occur.
そこで、通常は画面の切り換えにより水平スクロールを
実現しているが、この場合には、ぎこちない水平スクロ
ールとなってしまう。Therefore, horizontal scrolling is usually achieved by switching the screen, but in this case, the horizontal scrolling becomes awkward.
この発明は、以上のような問題点を一掃しようとするも
のである。This invention attempts to eliminate the above-mentioned problems.
このため、この発明においては、水平方向のアドレス数
が２” （ｎは正の整数）番地である表示用メモリと
、この表示用メモリに対する表示データのアクセスを制
御する制御回路と、加算回路と、ラッチとを有し、上記
制御回路からは画面表示サイクルを示すタイミング信号
が出力され、このタイミング信号が上記画面表示サイク
ルを示していないとき、上記制御回路から上記表示用メ
モリに表示データ及びその書き込みアドレス信号が供給
されて上記表示用メモリのアドレスのうち上記書き込み
アドレス信号の示すアドレスに上記表示データが書き込
まれ、上記タイミング信号が上記画面表示サイクルを示
しているとき、上記制御回路から上記表示用メモリに読
み出しアドレス信号が供給されるとともに、上記加算回
路により上記読み出しアドレス信号に上記ラッチにラッ
チされているオフセットデータが加算されて上記表示用
メモリのアドレスのうち、上記オフセットデータの加算
された読み出しアドレス信号の示すアドレスから上記表
示データが読み出され、この読み出された表示データが
表示用のビデオ信号として取り出される表示制御回路と
するものである。Therefore, in the present invention, a display memory whose horizontal address number is 2'' (n is a positive integer), a control circuit that controls access of display data to this display memory, and an adder circuit are provided. , and a latch, the control circuit outputs a timing signal indicating a screen display cycle, and when this timing signal does not indicate the screen display cycle, the control circuit transfers display data and its contents to the display memory. When a write address signal is supplied and the display data is written to the address indicated by the write address signal among the addresses of the display memory, and when the timing signal indicates the screen display cycle, the display data is written from the control circuit to the address indicated by the write address signal. At the same time, the read address signal is supplied to the display memory, and the adder circuit adds the offset data latched in the latch to the read address signal. The display control circuit reads the display data from the address indicated by the read address signal, and extracts the read display data as a video signal for display.
ＣＰＵが水平スクロールのデータを出力するだけで水平
スクロールが行われる。Horizontal scrolling is performed simply by the CPU outputting horizontal scrolling data.
第１図は、ＭＳｘ２規格のパーソナルコンピュータの場
合を示し、（１）はＣＰＵ、この例においてはＺ８０Ａ
（または相当品） 、（２）はＲＡＳＩＣインタープリ
タ及びモニタプログラムの書き込ま゛れているＲＯＭ、
（３）はユーザーエリア用及びワークエリア°用のＲＡ
Ｍ、（４）はフルキーボードで、これらメモリ（２）、
（３１及びキーボード（４）はシステムバス（５）を通
じてＣＰ Ｕ （１）に接続されている。Figure 1 shows the case of a personal computer of MSx2 standard, where (1) is a CPU, in this example a Z80A
(or equivalent), (2) is a ROM in which the RASIC interpreter and monitor program are written,
(3) is RA for user area and work area
M, (4) is a full keyboard, and these memories (2),
(31 and the keyboard (4) are connected to the CPU (1) through the system bus (5).
また、（６）は上述したＶＤＰ、（７）は表示用メモリ
で、このメモ１月７）は１バイｌ−Ｘ ６４に番地の容
量とされている。Further, (6) is the above-mentioned VDP, (7) is a display memory, and this memo (January 7) has a capacity of 1 byte l-X64.
第２図は、このメモ１月７）のアドレスと表示画面との
対応関係を示すもので、この図においては、表示モード
が２５６画素（水平） Ｘ ２１２！ｉ巣（垂直）の場
合であり、同図中の数値は、メモリ（７）のアドレスを
１６進値で示したものである。Figure 2 shows the correspondence between the address of this memo (January 7) and the display screen. In this figure, the display mode is 256 pixels (horizontal) x 212! This is the case of i nest (vertical), and the numbers in the figure are hexadecimal addresses of the memory (7).
すなわち、メモリ（７）は、その１番地が１つの画素に
対応するとともに、メモ１月７）のアドレスの下位８ビ
ツトＡ ７〜Ａｏが、画素の水平座標に対応し、メモ１
月７）のアドレスの上位８ビツトＡｌｌ５〜Ａ８が画素
の垂直座標に対応する。また、メモリ（７）は、１番地
につき１バイトのデータ容量とされるとともに、第３図
に示すように、その１バイトは、上位３ビツトｂ７〜ｂ
５、中位３ビツトｂ４〜ｂ２、下位２ビットｂ１．ｂｏ
が、対応する画素の緑。That is, in memory (7), the 1st address corresponds to one pixel, and the lower 8 bits A7 to Ao of the address of memo 1 (7) correspond to the horizontal coordinates of the pixel.
The upper 8 bits All5 to A8 of the address of month 7) correspond to the vertical coordinate of the pixel. The memory (7) has a data capacity of 1 byte per address, and as shown in FIG.
5, middle 3 bits b4 to b2, lower 2 bits b1. bo
But the corresponding pixel is green.
赤、青のレベル（輝度）をそれぞれ示す表示データＤＳ
ＰＤである。なお、メモリ（７）の０４００〜ＦＦＦＦ
番地は使用されない。Display data DS showing red and blue levels (brightness) respectively
It is PD. In addition, 0400 to FFFF of memory (7)
Street address is not used.
そして、メモリ（７）はＶ Ｄ Ｐ （６）を通じてシ
ステムバス（５）に接続されるとともに、Ｖ Ｄ Ｐ
（６）にカラーＣＲＴデイスプレィ（９）が接続される
。The memory (7) is connected to the system bus (5) through V D P (6), and also connected to the system bus (5) through V D P (6).
A color CRT display (9) is connected to (6).
さらに、（１１）は１６ビツトのデータセレクタ、（１
２）は８ビツトの加算回路、（１３）は８ビツトのラッ
チを示し、セレクタ（１１）は、入力端子Ａ。Furthermore, (11) is a 16-bit data selector, (1
2) is an 8-bit adder circuit, (13) is an 8-bit latch, and selector (11) is an input terminal A.
Ｂ、出力端子Ｙ、セレクタ端子Ｓを有し、Ｓ−“Ｌ”の
ときＹ−Ａ、Ｓ−“Ｈ”のときＹ−Ｂとなるものである
。B, an output terminal Y, and a selector terminal S. When S- is "L", it becomes Y-A, and when S- is "H", it becomes Y-B.
そして、Ｖ Ｄ Ｐ （６１から１６ビツトのアドレス
信号＾ＤＲ５が取り出され、この信号＾ＤＲ５がセレク
タ（１１）の端子Ａに供給されるとともに、信号ＡＤＲ
５の上位８ビツトＡＤ１５− ＡＤｓがセレクタ（１１
）の端子Ｂに供給され、下位８ビツト八〇７〜ＡＤｏが
加算回路（１２）に供給され、その加算出力がセレクタ
（１１）の端子Ｂに供給され、セレクタ（１１）の出力
がメモ１月７）のアドレス端子Ａ１ｓ〜Ａｏに供給され
る。Then, a 16-bit address signal ^DR5 is taken out from VDP (61), and this signal ^DR5 is supplied to the terminal A of the selector (11), and the signal ADR
The upper 8 bits AD15-ADs of 5 are the selector (11
), the lower 8 bits 807 to ADo are supplied to the adder circuit (12), the addition output is supplied to the terminal B of the selector (11), and the output of the selector (11) is the memory 1 7) to address terminals A1s to Ao.
また、メモリ（７）に表示データを書き込むときに“Ｌ
”となる画面表示サイクル信号ＶＤＳがＶＤＰ（６）か
ら取り出され、この信号ＶＤＳがセレクタ（１１）の端
子Ｓに供給される。Also, when writing display data to the memory (7), “L”
'' is taken out from VDP (6), and this signal VDS is supplied to terminal S of selector (11).
さらに、水平スクロール時には、そのオフセット量を示
す８ビツトのデータ０ＦＳＴがＣＰＵ（１）から取り出
されてラッチ（１３）にラッチされ、そのラッチされた
データ０ＦＳＴが加算回路〈１２）に供給される。Further, during horizontal scrolling, 8-bit data 0FST indicating the offset amount is taken out from the CPU (1) and latched by a latch (13), and the latched data 0FST is supplied to the adder circuit (12).
このような構成において、表示用メモリ（７）に表示デ
ータを書き込む場合には、ＣＰ Ｕ （Ｌ）からＶＤＰ
（６）に所定の制御コードが供給されてＶ Ｄ Ｐ （
６）は表示データの書き込みモードとされるとともに、
ＣＰ Ｕ （１）からＶＤＰ（６）に表示チー９ ＤＳ
ＰＤ及びソノ書き込みアドレスを示すアドレス信号ＡＤ
ＲＳが供給される。In such a configuration, when writing display data to the display memory (7), from the CPU (L) to the VDP
A predetermined control code is supplied to (6), and V D P (
6) is set as display data writing mode, and
Display Q9 DS from CPU (1) to VDP (6)
Address signal AD indicating PD and sono write address
RS is supplied.
すると、ＶＤＳ−“Ｌ″となってセレクタ（１１）はＹ
−Ａとされるとともに、Ｖ Ｄ Ｐ （６１から表示デ
ータＤＳＰＤ及びアドレス信号ＡＤｌ？Ｓが出力され、
データＤＳＰＤがそのままメモ１月７）のデータ端子Ｄ
８〜Ｄ。Then, VDS becomes “L” and the selector (11) becomes Y.
-A, and V D P (display data DSPD and address signal ADl?S are output from 61,
Data DSPD is as it is Memo January 7) Data terminal D
8~D.
に供給されるとともに、アドレス信号ＡＤＲ５が、セレ
クタ（１１）を通じてメモ１月７）のアドレス端子Ａｚ
ｓ〜Ａｏに供給される。したがって、メモ１月７）には
、ＣＰ Ｕ （１）の指定したアドレスに表示データＤ
ＳＰＤが沓き込まれる。At the same time, the address signal ADR5 is supplied to the address terminal Az of the memo (January 7) through the selector (11).
s to Ao. Therefore, in the memo January 7), the display data D is stored in the specified address of CPU (1).
SPD is forced into it.
また、Ｖ Ｄ Ｐ （６）により、画面表示サイクル期
間になると、メモ１月７）のアドレスのうち、デイスプ
レィ（９）の水平及び垂直走査位置に対応したアドレス
から表示データＤＳＰＤが読み出され、このデータυＳ
ＰＤがＶ Ｄ Ｐ （６１により表示用のビデオ信号に
変換されてからデイスプレィ（９）に供給され、デイス
プレィ（９）にはメモ１月７）の内容がカラーＭ＠！と
して表示される。Furthermore, according to V D P (6), during the screen display cycle period, display data DSPD is read out from the addresses in the memo (January 7) that correspond to the horizontal and vertical scanning positions of the display (9). This data υS
After the PD is converted into a video signal for display by VDP (61), it is supplied to the display (9), and the content of the memo January 7 is displayed on the display (9) as a color M@! will be displayed as .
しかし、この読み出し時には、ＶＤＳ−Ｈ”であり、セ
レクタ（１１）はＹ−Ｈなので、ＶＤＰ（６）からのア
ドレス信号ＡＤＲＳの下位８ビフトＡＤｖ〜＾Ｄｏには
、加算回路（１２）において８ビツトのオフセットデー
タ叶ＳＴが加算され、このオフセットデータ０ＦＳＦの
加算されたアドレス信号＾ＤＲＳがメモ１月７）に供給
されることになり、メモリ（７）がアドレスされるとき
、その下位８ビツトＡ）〜ＡＯには、Ｖ Ｄ Ｐ （６
）の示す水平方向のアドレスに対してデータ０ＦＳＴの
示す値のオフセットが与えられることになる。However, at the time of this readout, the signal is VDS-H" and the selector (11) is Y-H, so the lower 8 bits ADv~^Do of the address signal ADRS from VDP (6) are The offset data ST of the bits is added, and the address signal ^DRS to which this offset data 0FSF is added is supplied to the memory (7), and when the memory (7) is addressed, its lower 8 bits are A) to AO have V D P (6
) is given an offset of the value indicated by data 0FST.
したがって、例えば、０ＦＳＴ−２とすれば、いずれの
水平走査期間においても、下位８ピツ） Ａ Ｌ〜Ａｏ
が「２」であるアドレスから読み出しが開始され、以後
、ｒ３Ｊ、ｒ４Ｊ、・・・、ｒＦＥＪ。Therefore, for example, if it is 0FST-2, in any horizontal scanning period, the lower 8 pits) A L ~ Ao
Reading starts from the address where is "2", and thereafter, r3J, r4J, . . . , rFEJ.
ｒＦＦＪ、ｒＯＪ、ｒｌＪのようにアドレスの下位８ビ
ツトＡマ〜Ａｏが変化することになるので、表示画面の
水平座標が「０」の点には、本来の水平座標が「２」で
ある画素が表示され、その右側に、本来の水平座標がｒ
３Ｊ、ｒ４Ｊ、・・・、ｒ２５５Ｊ。Since the lower 8 bits A to Ao of the address change as in rFFJ, rOJ, and rlJ, a point whose horizontal coordinate is "0" on the display screen is replaced by a pixel whose original horizontal coordinate is "2". is displayed, and on the right side, the original horizontal coordinate is r
3J, r4J,..., r255J.
ｒＯＪ、ｒｌＪである画素が順次表示されることになり
、すなわち、表示されるすべての画素は、本来の水平座
標に対してオフセットデータ０ＦＳＴの不す値だけ原点
方向（左方向）にずれた点に表示されることになる。The pixels rOJ and rlJ will be displayed sequentially. In other words, all the pixels to be displayed will be displayed at points shifted toward the origin (to the left) by the value of the offset data 0FST with respect to the original horizontal coordinates. will be displayed.
したがって、ＣＰＵ（１）によりラッチ（１３）にオフ
セットデータ０ＦＳＴをラッチするとともに、このラッ
チ時、データ０ＦＳＴの示す値を初期値ｒＯＪから所定
の周期で例えば「１」ずつ大きくしていけは、その周期
に対応した速度で表示画面はｌｉ！Ｉ素ずつ原点方向に
ずれることになり、左方向への水平スクロールが行われ
る。あるいは、ラッチ（１３）のオフセットデータ０Ｆ
ＳＴを初期値「０」から例えばｒｌＪずつ小さくしてい
けば、表示内面は１画素ずつ右方向への水平スクロール
が行われる。Therefore, the CPU (1) should latch the offset data 0FST in the latch (13), and at the same time increase the value indicated by the data 0FST from the initial value rOJ by, for example, "1" at a predetermined cycle. The display screen is li! at a speed corresponding to the cycle. The image is shifted toward the origin by I elements, and horizontal scrolling to the left is performed. Or offset data 0F of latch (13)
If ST is decreased from the initial value "0" by, for example, rlJ, the inner surface of the display is horizontally scrolled to the right one pixel at a time.
なお、例えば、左方向への水平スクロール時に０ＦＳＴ
−２としたとき、表示画面の右側には、本来の水平座標
がｒＯＪ、ｒｌＪである画素が表示され、データＯＦＳ
↑が他の値のときも同様となるので、水平スクロール時
、見かけ上、表示画面の左端と右端とが連続しているか
のように水平スクロールされるが、このような水平スク
ロールを望まないときには、ラッチ（１３）のオフセッ
トデータ０ＦＳＴを更新しなから表示画面の右端（左方
向への水平スクロール時）あるいは左端（右方向への水
平スクロール時）に新しく表示される画素のアドレスに
新しい表示データを書き込めば、表示画面の両端が連続
していない水平スクロールとなる。For example, when horizontally scrolling to the left, 0FST
-2, pixels whose original horizontal coordinates are rOJ and rlJ are displayed on the right side of the display screen, and the data OFS
The same applies when ↑ is other values, so when horizontally scrolling, the left and right edges of the display screen appear to be continuous, but if you do not want such horizontal scrolling, , without updating the offset data 0FST of latch (13), new display data is sent to the address of the pixel that will be newly displayed at the right end (when horizontally scrolling to the left) or the left end (when horizontally scrolling to the right) of the display screen. If you write , horizontal scrolling will occur where both ends of the display screen are not continuous.
こうして、この発明によれば、水平スクロールを実行で
きるが、この場合、特にこの発明によれば、加算回路（
１２）において、メモ百月７）から表示データＤＳＰＤ
を読み出すときのアドレス信号＾ＤＲＳに、オフセット
データ０ＦＳＴを加算することにより水平スクロールを
行っているので、その水平スクロールの制御は、ＣＰ
Ｕ １１）からランチ（１３）のオフセットデータ０Ｆ
ＳＴを変更するだけでよく、したがって、ソフトウェア
の負担が数バイトと極めて小さく、全体の処理速度への
影響を無視できる。Thus, according to the invention, horizontal scrolling can be performed; in this case, in particular, according to the invention, the addition circuit (
12), display data DSPD from Memo Hyakugetsu 7)
Since horizontal scrolling is performed by adding offset data 0FST to the address signal ^DRS when reading out, the horizontal scrolling is controlled by the CP.
Offset data 0F from U 11) to lunch (13)
It is only necessary to change the ST, so the burden on the software is extremely small, only a few bytes, and the impact on the overall processing speed can be ignored.
また、水平スクロールきれる画素数は、メモリ（７）の
１番地あたりの対応する画素数及びオフセットデータ０
ＦＳＴの変化量で決まり、これは上述の表示モードの場
合であれば、ｌｉｉ素単位にできるので、スムーズな水
平スクロールができる。さらに、ラッチ（１３）のオフ
セットデータ０ＦＳＴを更新するだけで水平スクロール
が行われ、このとき、表示内面の左端と右端とが見かけ
上、連続しないように表示するとしても、水平スクロー
ルにより表示画面の右端あるいは左端に新しく表示され
る画素の表示データだけを変更すればよいので、表示画
面の書き換え動作が見えることがない。In addition, the number of pixels that can be scrolled horizontally is the corresponding number of pixels per address in memory (7) and offset data 0.
It is determined by the amount of change in FST, and in the case of the above-mentioned display mode, this can be done in units of lii elements, allowing smooth horizontal scrolling. Furthermore, horizontal scrolling is performed simply by updating the offset data 0FST of the latch (13), and at this time, even if the left and right edges of the inner surface of the display appear not to be continuous, the horizontal scrolling causes the display screen to change. Since it is only necessary to change the display data of the pixels newly displayed at the right or left end, the rewriting operation of the display screen is not visible.
なお、Ｍ Ｓ Ｘ ２規格には、上述以外の表示モード
、例えばメモリ（７）の１番地が水平方向に連続する２
つの画素に対応し、１つの画素の色情報を４ビツトで表
現する表示モードなどがあるが、これらの表示モードに
おいてもメモリ（７）の１番地に対応する画素数単位で
水平スクロールを同様に行うことができる。Note that the MS
There are display modes that correspond to one pixel and express the color information of one pixel in 4 bits, but in these display modes, horizontal scrolling is also performed in units of the number of pixels corresponding to address 1 of memory (7). It can be carried out.
また、Ｖ Ｄ Ｐ （６１からのアドレス信号ＡＤＲ５
は、その上位８ビツトＡＤ１ｓ〜ＡＤｓをセレクタ（１
１）を通じることなくメモリ（７）に供給すれば、セレ
クタ（１１）は８ビツトのものとすることができる。あ
るいは、Ｖ Ｄ Ｐ （６１からのアドレス信号ＡＤＲ
Ｓの上位８ビツトＡｌｈｓ〜＾Ｄ８をそのままメモリ
（１１）に供給し、下位８ピツ） ＡＤｖ〜ＡＤｏを加
算回路（１２）を通じてメモ１月７）に供給するととも
に、「０」のデータと、ラッチ（１３）からのオフセッ
トデータ０ＦＳＴとを、書き込み時と読み出し時とで選
択的に加算回路（１２）に供給してもよい。In addition, the address signal ADR5 from V D P (61
selector (1
If the data is supplied to the memory (7) without passing through 1), the selector (11) can be an 8-bit one. Alternatively, V D P (address signal ADR from 61
The upper 8 bits of S, Alhs~^D8, are stored in memory as they are.
(11) and the lower 8 bits) ADv to ADo are supplied to the memo (January 7) through the adder circuit (12), and the data of "0" and offset data 0FST from the latch (13) are It may be selectively supplied to the adder circuit (12) during writing and reading.
さらに、表示用のメモリ（７）は、水平方向のアドレス
数７８（メモリサイズ）が２ｎ （ｎは正の整数）番
地であればよく、また、Ｖ Ｄ Ｐ （６）に限らず画
面表示サイクルを示すタイミング信号があれば、他の表
示制御回路でもよい。Furthermore, the display memory (7) only needs to have a horizontal address number 78 (memory size) of 2n (n is a positive integer), and the screen display cycle is not limited to V D P (6). Any other display control circuit may be used as long as it has a timing signal that indicates this.
この発明によれば、加算回路（１２）において、メモリ
（７）から表示データＤＳＰＤを読み出すときのアドレ
ス信号ＡＤ）Ｉｓに、オフセットデータ０ＦＳＴを加算
することにより水平スクロールを行っているので、その
水平スクロールの制御は、ＣＰ Ｕ （１）からラッチ
（１３）のオフセットデータ０ＦＳＴを変更するだけで
よく、したがって、ソフトウェアの負担が数バイトと極
めて小さく、全体の処理速度への影響を無視できる。According to this invention, in the adder circuit (12), horizontal scrolling is performed by adding the offset data 0FST to the address signal AD)Is when reading the display data DSPD from the memory (7). The scrolling can be controlled by simply changing the offset data 0FST of the latch (13) from the CPU (1). Therefore, the burden on the software is extremely small, only a few bytes, and the effect on the overall processing speed can be ignored.
また、水平スクロールされる画素数は、メモリ（７）の
１番地あたりの対応する画素数及びオフセットデータ０
ＰＳＴの変化量で決まり、これは上述の表示モードの場
合であれば、１画素型位にできるので、スムーズな水平
スクロールができる。さらに、ランチ（１３）のオフセ
ットデータ０ＦＳＴを更新するだけで水平スクロールが
行われ、このとき、表示画面の左端と右端とが見かけ上
、連続しないように表示するとしても、水平スクロール
により表示画面の右端あるいは左端に新しく表示される
＠素の表示データたけを変更すればよいので、表示画面
の書き換え動作が見えることがない。In addition, the number of pixels to be horizontally scrolled is the corresponding number of pixels per address in the memory (7) and offset data 0.
It is determined by the amount of change in PST, and in the case of the above-mentioned display mode, this can be reduced to about one pixel, allowing smooth horizontal scrolling. Furthermore, horizontal scrolling is performed simply by updating the offset data 0FST of lunch (13). At this time, even if the left and right edges of the display screen are apparently not continuous, the horizontal scrolling causes the display screen to change. Since it is only necessary to change the display data of the @element newly displayed at the right or left end, the rewriting operation of the display screen is not visible.
第１図はこの発明の一例の系統図、第２図はその説明の
ための図である。
（１１はＣＰＵ、（６１はＶＤＰ、（７１は表示用メモ
リ、（１１）はセレクタ、（１２）は加算回路、（１３
）はラッチである。FIG. 1 is a system diagram of an example of the present invention, and FIG. 2 is a diagram for explaining the same. (11 is CPU, (61 is VDP, (71 is display memory, (11) is selector, (12) is adder circuit, (13 is
) is a latch.
Claims (1)
ある表示用メモリと、 この表示用メモリに対する表示データのアクセスを制御
する制御回路と、 加算回路と、 ラッチとを有し、 上記制御回路からは画面表示サイクルを示すタイミング
信号が出力され、 このタイミング信号が上記画面表示サイクルを示してい
ないとき、上記制御回路から上記表示用メモリに表示デ
ータ及びその書き込みアドレス信号が供給されて上記表
示用メモリのアドレスのうち上記書き込みアドレス信号
の示すアドレスに上記表示データが書き込まれ、 上記タイミング信号が上記画面表示サイクルを示してい
るとき、上記制御回路から上記表示用メモリに読み出し
アドレス信号が供給されるとともに、 上記加算回路により上記読み出しアドレス信号に上記ラ
ッチにラッチされているオフセットデータが加算されて
上記表示用メモリのアドレスのうち、上記オフセットデ
ータの加算された読み出しアドレス信号の示すアドレス
から上記表示データが読み出され、 この読み出された表示データが表示用のビデオ信号とし
て取り出される表示制御回路。[Scope of Claims] A display memory whose horizontal address number is 2^n (n is a positive integer); a control circuit that controls access of display data to the display memory; and an adder circuit; The control circuit outputs a timing signal indicating the screen display cycle, and when the timing signal does not indicate the screen display cycle, the control circuit writes display data and the same to the display memory. When an address signal is supplied and the display data is written to the address indicated by the write address signal among the addresses of the display memory, and when the timing signal indicates the screen display cycle, the control circuit sends the display data to the address indicated by the write address signal. A read address signal is supplied to the memory, and the adder circuit adds the offset data latched in the latch to the read address signal, and reads out the address of the display memory to which the offset data has been added. A display control circuit in which the display data is read from an address indicated by the address signal, and the read display data is taken out as a video signal for display.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62274034A JP2906406B2 (en) | 1987-10-29 | 1987-10-29 | Display control circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62274034A JP2906406B2 (en) | 1987-10-29 | 1987-10-29 | Display control circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01116586A true JPH01116586A (en) | 1989-05-09 |
| JP2906406B2 JP2906406B2 (en) | 1999-06-21 |
Family
ID=17536041
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62274034A Expired - Fee Related JP2906406B2 (en) | 1987-10-29 | 1987-10-29 | Display control circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2906406B2 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7318697B2 (en) | 2002-06-14 | 2008-01-15 | Fortrend Engineering Corporation | Universal reticle transfer system |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS615283A (en) * | 1984-06-19 | 1986-01-11 | 日本電信電話株式会社 | Image display system |
| JPS62194284A (en) * | 1986-02-21 | 1987-08-26 | 株式会社日立製作所 | Display address controller |
-
1987
- 1987-10-29 JP JP62274034A patent/JP2906406B2/en not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS615283A (en) * | 1984-06-19 | 1986-01-11 | 日本電信電話株式会社 | Image display system |
| JPS62194284A (en) * | 1986-02-21 | 1987-08-26 | 株式会社日立製作所 | Display address controller |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7318697B2 (en) | 2002-06-14 | 2008-01-15 | Fortrend Engineering Corporation | Universal reticle transfer system |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2906406B2 (en) | 1999-06-21 |
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