JPH01109826A - Code conversion system - Google Patents

Code conversion system

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JPH01109826A
JPH01109826A JP26644887A JP26644887A JPH01109826A JP H01109826 A JPH01109826 A JP H01109826A JP 26644887 A JP26644887 A JP 26644887A JP 26644887 A JP26644887 A JP 26644887A JP H01109826 A JPH01109826 A JP H01109826A
Authority
JP
Japan
Prior art keywords
bit
circuit
data
signal
counter
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP26644887A
Other languages
Japanese (ja)
Inventor
Kazunori Nakamura
和則 中村
Mitsuhiro Yamaga
山鹿 光弘
Yoshihiro Tanaka
慶裕 田中
Nagatoshi Usami
宇佐美 長利
Isao Takanishi
功 高西
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Microcomputer System Ltd
Hitachi Ltd
Original Assignee
Hitachi Ltd
Hitachi Microcomputer Engineering Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd, Hitachi Microcomputer Engineering Ltd filed Critical Hitachi Ltd
Priority to JP26644887A priority Critical patent/JPH01109826A/en
Publication of JPH01109826A publication Critical patent/JPH01109826A/en
Pending legal-status Critical Current

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Abstract

PURPOSE:To attain the code conversion with a stable mark and a comparatively low cost by providing two sets of coded n-bit patterns corresponding to an inputted m-bit pattern, and switching them at a prescribed period being an integral number of multiple of n-bit. CONSTITUTION:A 4-bit input data 108 sent from a host circuit is converted into a 5-bit data by a code rule ROM 106, and sampled at the rise of a sampling signal 103 by a register 107. A counter 102 is counted up at the rise of the sampling signal 103 by the counter 102 and a data of the register 107 is inverted by an inversion circuit 104 when the counter 102 counts up logical '1' and a coded signal 109 is supplied to a frame generating circuit 11. A selection circuit 110 sends the coded signal 109 to a transmission line 30 as a data signal 300 when a command signal 101 is not fed. The output of the code rule ROM 106 has a mark rate of 0.4 and the in-frame information has in average a mark rate of 0.5.

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、符号変換方式に係り、特に高速なデ゛−タ伝
送に好適なmbnbの符号変換方式に関するものである
DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a code conversion system, and particularly to an MBNB code conversion system suitable for high-speed data transmission.

〔従来の技術〕[Conventional technology]

従来、データ伝送に用いられる2値信号用の云送路符号
は数多く考えられてきた。その代表的trものとしては
マンチェスタ符号、国!符号がある。
Conventionally, many transmission path codes for binary signals used for data transmission have been considered. Typical examples include Manchester code and country! There is a sign.

これらの符号は伝送したいデータ1ビツトを2ビツトに
変換する符号であり、マーク率の一定性、タイミング抽
出の容易さという点で優れていた。
These codes convert 1 bit of data to be transmitted into 2 bits, and are excellent in terms of constant mark rate and ease of timing extraction.

しかし反面データ転送周波数の倍の伝送路周波数・を必
要とした。このため近年高速な元し田に対するニーズの
出現により、伝送路周波数とデータ訃を1ビツトに変換
する方式であり、代表的な例としては特開昭59−20
05+51号公報「符号伝送方式」があげられる。
However, on the other hand, it required a transmission line frequency twice the data transfer frequency. For this reason, in recent years, with the emergence of a need for high-speed data transmission, a method has been developed to convert the transmission line frequency and data rate into one bit.
Publication No. 05+51 "Code transmission method" is mentioned.

この方式によれば、データ伝送局波数と伝送路・周波数
の比はm対ルとしかならないので従来の符号と比べてよ
り効率のよい伝送が行なえることとなる。またこの方式
のもう一つの利点は、伝送路周波数を比較的低くおさえ
られることにより、伝送回路に要する。コストを下げる
ことができると05うことかある。
According to this system, the ratio of the data transmission station wave number to the transmission path/frequency is only m to 1, so that more efficient transmission can be performed than with conventional codes. Another advantage of this method is that the transmission line frequency can be kept relatively low, which is required for the transmission circuit. There are times when costs can be lowered.

〔発明が解決しようとする問題点〕[Problem that the invention seeks to solve]

しかし反面路:簿の比率を小さくし℃いくに従・い、マ
ーク率の一定性が保たれなくなるという問題点も持って
いた。例えば代表的なmhnb方式でおる8j510h
を例にあげると、70ビツトのとり得る全パターン10
24パターンの中でマーク率O,Sを保経スルパターン
は254パターンしかない。タイミング抽出を考えると
、使えるパターンは更に減ることとなる。このため8ビ
ツトのビット列がとり得る256ハターンの中でいくつ
かのパターンはマーク率0.5を保証できないこととな
る。
However, there was also the problem that as the ratio of books to book became smaller and the temperature increased, the mark rate could no longer be kept constant. For example, 8j510h using the typical mhnb system
For example, there are 10 possible patterns of 70 bits.
Among the 24 patterns, there are only 254 patterns with mark rates O and S. Considering timing extraction, the number of usable patterns will further decrease. Therefore, a mark rate of 0.5 cannot be guaranteed for some patterns among the 256 patterns that an 8-bit bit string can take.

本発明の目的は、この様な問題点を除去し、安定したマ
ーク率が得られるmbnbの符号変換方式を提供するこ
とにある。
An object of the present invention is to provide an mbnb code conversion method that eliminates such problems and provides a stable mark rate.

〔問題点を解決するための手段〕[Means for solving problems]

上記目的を達成するために、本発明では従来のmbnA
符号変換方式と異なり、入力されたmビットのパターン
に対応する符号化されたルビットのパターンを2組設げ
、この2組のパターンは互イニ・各ビットを反転したも
のとする。またこの2組のパターンのどちらを用いるか
1、mビットの整数倍の一定周期で切換えるものとする
。これにより、たとえばマーク率が0.5でないパター
ンの連続したものを符号変換した結果は該パターンのマ
ーク率を(0,5+X)あるいは(0,5−X)とする
と平均的には、(0,5+X) + (0,5−x) 
/ 2 = o、sとなる。
In order to achieve the above object, in the present invention, conventional mbnA
Unlike the code conversion method, two sets of encoded rubit patterns corresponding to the input m-bit pattern are provided, and these two sets of patterns are mutually inverted and each bit is inverted. It is also assumed that which of these two patterns is used is switched at a constant cycle of an integer multiple of 1 or m bits. As a result, for example, if the mark rate of the pattern is (0,5 + ,5+X) + (0,5-x)
/ 2 = o, s.

〔作用〕[Effect]

本発明に従えば、特定の扉ビットの連続したノ嗜ターン
を符号化する場合、符号変換回路の出力は一定の符号化
規則に従った唯一種のノくターンを出力するが、同一の
パターンを連続して符号化する場合には、変換回路の出
カバターンを反転するため、結果的にはあるmビットの
入カッ(ターンに対し、論理的に排反な2つのルビット
パターンが往号化されることとなる。
According to the present invention, when encoding consecutive number turns of a particular door bit, the output of the transcoder circuit outputs only one kind of number turns according to a certain encoding rule, but the same pattern When sequentially encoding , the output turn of the conversion circuit is reversed, so as a result, for a given m-bit input turn, two logically exclusive rubit patterns are created in the previous code. It will be made into

〔実施例〕〔Example〕

次に本発明の実施例について図面を用いて詳細に説明す
る。
Next, embodiments of the present invention will be described in detail using the drawings.

第8図は本発明を用いた伝送システムを示す。FIG. 8 shows a transmission system using the present invention.

伝送装f1に発生した送信データは伝送装置1内の符号
化回路10ニより符号化され、フレーム生成回路11を
用いて第9図に示すフォーマットで伝送装f2へ送られ
る。第9図でDは7レームの先頭終結を示すデリミター
である。伝送装置1より近られたフレームは伝送路50
を経て第8図の伝送装・@2で受信され、フレーム検出
回路21でデリミタを除かれたデータが復号化回路20
により復合化される。
Transmission data generated in the transmission device f1 is encoded by the encoding circuit 102 in the transmission device 1, and sent to the transmission device f2 using the frame generation circuit 11 in the format shown in FIG. In FIG. 9, D is a delimiter indicating the end of the beginning of 7 frames. The frame that is closer than the transmission device 1 is transmitted through the transmission path 50.
The data received by the transmission device @2 shown in FIG.
It is decoded by

第1図は符号化回路10およびフレーム生成回路11の
回路構成を示したものである。以下、第1図の回路の動
作を第2図のタイムチャートに従い説明する。上位回路
(図示せず)から発行されるデリミタ送出指示信号10
1により、1ビツトのカウンタ102がセットされ、同
時にフレーム生成回卿11内の選択回路110によりパ
ターン発生器112 vcより生成されたデリミタが伝
送路50へ送出される。
FIG. 1 shows the circuit configurations of the encoding circuit 10 and the frame generation circuit 11. The operation of the circuit shown in FIG. 1 will be explained below with reference to the time chart shown in FIG. Delimiter sending instruction signal 10 issued from the upper circuit (not shown)
1, the 1-bit counter 102 is set, and at the same time, the selection circuit 110 in the frame generation circuit 11 sends out the delimiter generated by the pattern generator 112vc to the transmission path 50.

上位回路から送られた4ビツトの入力データ108′は
符号則漁106により第5図に示す変換則で5ビツトの
データに変換され、レジスタ107にサンプリング信号
105の立上がりでサンプルされる。カラ/り102は
サンプリング信号105の立上がりでカウントアツプさ
れ、102か論理値°1”の時反転00M1o4はレジ
スタ107のデータを反転し、符号化信号109をフレ
ーム生成回路11に与える。達弁回路110は指示信号
101が上がっていない時符号化信号109をデータ信
号500として伝送路50に送出する。この回路を用い
て第4図に示す様な一連・のデータを送信すると、フレ
ーム内の情報は第5図の様になる符号則ROM106の
出力はマーク率0.4だったものがフレーム内情報では
平均としC1,5Vcなっている。
The 4-bit input data 108' sent from the upper circuit is converted into 5-bit data by the code rule filter 106 according to the conversion rule shown in FIG. 5, and sampled in the register 107 at the rising edge of the sampling signal 105. The color/return signal 102 is counted up at the rising edge of the sampling signal 105, and when 102 is the logical value 1", the inversion 00M1o4 inverts the data in the register 107 and provides the encoded signal 109 to the frame generation circuit 11. 110 sends the encoded signal 109 as a data signal 500 to the transmission path 50 when the instruction signal 101 is not raised.When this circuit is used to transmit a series of data as shown in FIG. The output of the code rule ROM 106 has a mark rate of 0.4, as shown in FIG. 5, but the intra-frame information has an average of C1.5Vc.

上述の説明は符号化回路について行なったが、復号化回
路20及びフレーム検出回路21に関する回路構成を第
6図に示す。以下第7図のタイムチ早−トに従い説明す
る。
Although the above description has been made regarding the encoding circuit, the circuit configuration regarding the decoding circuit 20 and the frame detection circuit 21 is shown in FIG. The explanation will be given below according to the time chart shown in FIG.

伝送路30より入力したデリミタパターン発生器214
に基づいてデリミタ検出回路210が検出し、デリミタ
検出信号211を出力する。デリミタ検出信号211に
よりカウンタ202がセットされる。伝送路50から入
力される情報からクロックを抽出する回路212の出力
クロック信号215により、1ビツトのカウンタ202
はカウントアツプされる。伝送路50よりのデータ信号
500はカウンタ202が論理値@1”の時、反転回路
204 Kより反転され、便号則ROM206への入力
データ207を与える。復号11)ROMは5ビツトの
入力データ207より4ビツト0出力データ208を抛
5図の変換則で出力する。これにより復号化が行なわれ
る・ なお上記実施例では、カウンタ102,202の容量を
1ビツトとし、ルピットごとに反転と非反転を繰り返す
よう構成したが、一般にカウンタ102゜202の容量
をRビットとし、カウンタの特定のビットを検出するこ
とによってルビットの整数倍C周期で符号化データを反
転させることができる。
Delimiter pattern generator 214 input from transmission line 30
Based on this, the delimiter detection circuit 210 detects and outputs a delimiter detection signal 211. A counter 202 is set by the delimiter detection signal 211. The output clock signal 215 of the circuit 212 that extracts the clock from the information input from the transmission line 50 causes the 1-bit counter 202 to
is counted up. When the counter 202 has a logical value @1'', the data signal 500 from the transmission path 50 is inverted by the inverting circuit 204K and provides input data 207 to the ROM 206.Decoding 11) The ROM receives 5-bit input data. 207 outputs 4-bit 0 output data 208 using the conversion rule shown in Figure 5. This is how decoding is performed. Although the configuration is such that inversion is repeated, generally the capacity of the counter 102 and 202 is set to R bits, and by detecting a specific bit of the counter, encoded data can be inverted at a period C that is an integer multiple of rubits.

なお上記説明のなかでのデリミタは第5図の5ビツトの
パターンに一致しない特定のパターンである。符号則お
よび復号側の回路に関しては、本実施例ではROMを用
いたが、特開昭59−200561号公報「符号伝送方
式」に示される様な論理回路を用いることもできる。ま
た基5iI!施例は4b5bを例に説明しているが、そ
の他のWLbnbに関して°も、符号則撤、復号則勘ル
ジスタおよび信号線をその符号化方式に適したビット幅
にすることにより容易に適用できる。
Note that the delimiter in the above description is a specific pattern that does not match the 5-bit pattern shown in FIG. Regarding the code rule and the circuit on the decoding side, a ROM is used in this embodiment, but a logic circuit as shown in Japanese Patent Application Laid-Open No. 59-200561 "Code Transmission System" may also be used. Also group 5iI! Although the embodiment is explained using 4b5b as an example, it can be easily applied to other WLbnb by removing the code rule, changing the decoding rule register, and making the signal line a bit width suitable for the encoding method.

〔発明の効果〕〔Effect of the invention〕

本発明によれば、高速なデータ伝送に対してル較的安価
なコストで安定、したマーク率の符号変換を行なうこと
ができる。
According to the present invention, stable mark rate code conversion can be performed at a relatively low cost for high-speed data transmission.

【図面の簡単な説明】[Brief explanation of the drawing]

第1図は本発明の実施例の符号化回路を示す図、第2図
は第1図に示す回路の動作を示すタイムチャート、第5
図は符号変換規則を例示する図、第4図は符号化前のデ
ータを例示する図、第5図は符号化後のデータをフレー
ム構成によって例示する図、第6図は本発明の実施例の
復号化回路を示す図、第7図は第6図に示す回路の動作
を示す夕。 る。 10・・・符号化回路、11・・・フレーム生成回路、
20・−復号化回路、21・−フレーム検出回路、10
2・・・カウンタ、104・・・反転回路、106・・
・符号創部、202第 I 区 察 2 区 300      D    00t01 7!01 
 001  f  11010第 35!i 第 + 凹 第5図 D    0OIOf  IfOlooQIOI  I
I  010  D第 6 図 第 77 2073      010  0f    0f00
 0100第 8 回 霞「1][]口
FIG. 1 is a diagram showing an encoding circuit according to an embodiment of the present invention, FIG. 2 is a time chart showing the operation of the circuit shown in FIG. 1, and FIG.
4 is a diagram illustrating code conversion rules, FIG. 4 is a diagram illustrating data before encoding, FIG. 5 is a diagram illustrating encoded data by frame structure, and FIG. 6 is an example of the present invention. 7 is a diagram showing the decoding circuit of FIG. 6, and FIG. 7 is a diagram showing the operation of the circuit shown in FIG. Ru. 10... Encoding circuit, 11... Frame generation circuit,
20.-Decoding circuit, 21.-Frame detection circuit, 10
2... Counter, 104... Inverting circuit, 106...
・Code Sobu, 202th Ward I Inspection 2 Ward 300 D 00t01 7!01
001 f 11010th 35th! i th + concave 5th figure D 0OIOf IfOlooQIOI I
I 010 D Fig. 6 Fig. 77 2073 010 0f 0f00
0100 8th Kasumi “1] [] Mouth

Claims (1)

【特許請求の範囲】[Claims] 1、mビットのデータを所定の符号化規則によりnビッ
トの符号データに変換した後伝送する符号変換方式にお
いて、前記符号変換後のデータをnビットの整数倍の周
期で反転した後伝送することを特徴とする符号変換方式
1. In a code conversion method in which m-bit data is converted into n-bit code data according to a predetermined encoding rule and then transmitted, the code-converted data is inverted at a cycle that is an integral multiple of n bits and then transmitted. A code conversion method characterized by:
JP26644887A 1987-10-23 1987-10-23 Code conversion system Pending JPH01109826A (en)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20120112133A (en) 2011-03-29 2012-10-11 르네사스 일렉트로닉스 가부시키가이샤 Data transmission system for display device, data transmission method for display device and display device

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