JP7844593B2 - ジョイントｌｄｐｃ及びｒａｉｄ復号方式における最適化された復号スケジューリング - Google Patents

Description

データ記憶デバイスは、通常、データ記憶デバイスからデータが読み出されるときに発生する誤りを訂正するための誤り訂正機能を含む。例えば、データがデータ記憶デバイスに書き込まれるとき、データは、冗長情報を生成するために、誤り訂正符号（error correction code、ＥＣＣ）低密度パリティ検査（low-density parity check、ＬＤＰＣ）エンコーダによって符号化される。冗長情報はパリティビットとして知られている。パリティビット及びデータは、ＥＣＣコードワードとして記憶される。

ＥＣＣコードワードがデータ記憶デバイスから読み出されると、ＬＤＰＣデコーダなどのデコーダは、コードワードを復号し、存在し得る任意の誤りを訂正する。通常、ＬＤＰＣデコーダは、データ記憶デバイス上で発生するランダム誤りを訂正するために使用される。

しかし、ＬＤＰＣデコーダは、メモリの欠陥及び／又は失敗の結果として発生する可能性のある膨大な誤りを処理することができない。したがって、データ記憶デバイスは、物理的欠陥の結果として発生する誤りを処理することを目的とする独立ダイの冗長アレイ（redundant array of independent die、ＲＡＩＤ）記憶方式を組み込むこともできる。例えば、ＲＡＩＤ記憶方式は、第１のパリティ情報及び第２のパリティ情報とともに、複数の異なるソリッドステートドライブ（solid state drive、ＳＳＤ）にわたって、又は単一のＳＳＤ内の複数の異なるメモリダイにわたってストライプでデータを分散させる。パリティ情報は、ＳＳＤ又はメモリダイのうちの１つが失敗した場合に、ストライプ内のデータの回復を可能にする。

いくつかの例では、誤りが訂正可能である可能性を高めるために、ＬＤＰＣ復号とＲＡＩＤ復号とが組み合わされる。例えば、複数のページが復号動作に失敗した場合、ＲＡＩＤベースの復号方式がそのページに対して実装され、その後にＬＤＰＣ復号方式が続く。このプロセスは、各失敗ページに対して反復される。

しかしながら、初期復号プロセスが特定の失敗ページを復号又は訂正することに失敗した場合、特定のページが別の繰り返し中に正常に復号され得る可能性がある。例えば、別の失敗ページが正常に復号された場合には、現在訂正されたページに対応する情報を使用して、その特定の失敗ページにおける誤りを訂正することができる。このため、同一の失敗ページに対して複数の復号処理が実行される場合がある。しかし、同じページに対して復号処理を実行する度に、復号のレイテンシが増大する。

したがって、２つの異なる復号方式を実装する復号プロセスのレイテンシを低減することが有益である。

本開示は、データ記憶デバイスのための誤り訂正符号（ＥＣＣ）順序付けシステムを説明する。一例では、ＥＣＣ順序付けシステムは、データ記憶デバイスの誤り訂正符号（ＥＣＣ）システムの一部であるか、又は別様でそれに関連付けられる。ＥＣＣ順序付けシステムは、初期復号プロセスに失敗した２つ以上のフラッシュメモリユニット（flash memory unit、ＦＭＵ）がジョイント復号方式を使用して復号される復号順序又は復号スケジュールを決定する。一例では、ジョイント復号方式は、第１の復号方式（例えば、ＬＤＰＣ復号方式）と第２の復号方式（例えば、ＲＡＩＤ復号方式）とを含む。

例えば、ＦＭＵは、第２の復号方式のＲＡＩＤストライプ又はＸＯＲストライプに関連付けられるか、又は別様で含まれる。２つ以上のＦＭＵが初期復号プロセスに失敗したとき、ＥＣＣ順序付けシステムは、２つ以上のＦＭＵに関連付けられた１つ以上のメトリックに基づいて、ＦＭＵがジョイント復号方式を使用して復号される順序を決定する。順序が決定されると、ＥＣＣシステムは、決定された順序でＦＭＵに対してジョイント復号方式を実行する。

一例では、復号スケジュールが基づくメトリックは、各ＦＭＵのシンドローム重みである。別の例では、復号スケジュールが基づくメトリックは、各ＦＭＵの結合ビット誤り率（bit error rate、ＢＥＲ）である。一例では、結合ＢＥＲは、各ＦＭＵに関連付けられた１つ以上のソフトビットの品質及びＦＭＵの品質を示す。

したがって、本開示の例は、データ記憶デバイスの誤り符号訂正システムによって実行される初期復号動作に失敗した、データ記憶デバイスに関連付けられた２つ以上のＦＭＵを識別することを含む方法を説明する。本方法はまた、２つ以上のＦＭＵの各々に関連付けられたメトリックを決定することを含む。２つ以上のＦＭＵのための復号スケジュールが生成される。一例では、復号スケジュールは、２つ以上のＦＭＵの各々に関連付けられたメトリックに少なくとも部分的に基づく。次いで、ジョイント復号動作が、ジョイント復号方式を使用して、生成された復号スケジュールに基づいて、２つ以上のＦＭＵのうちの第１のＦＭＵに対して実行される。一例では、ジョイント復号方式は、第１の復号方式及び第２の復号方式を含む。

他の例は、コントローラと、コントローラに関連付けられた誤り訂正符号（ＥＣＣ）システムと、を含むデータ記憶デバイスを説明する。一例では、ＥＣＣシステムは、ストライプに関連付けられたＦＭＵに対して初期復号動作を実行し、いずれかのＦＭＵが初期復号動作に失敗したかどうかを判定するように動作可能である。ＥＣＣシステムが、２つ以上のＦＭＵが初期復号動作に失敗したと判定した場合、ＥＣＣシステムは、２つ以上のＦＭＵの各々に関連付けられたメトリックを決定し、２つ以上のＦＭＵの各々がジョイント復号方式を使用してジョイント復号動作を受ける順序を決定する。一例では、２つ以上のＦＭＵが復号される順序は、２つ以上のＦＭＵの各々に関連付けられたメトリックに少なくとも部分的に基づく。更に、ジョイント復号方式は、第１の復号方式及び第２の復号方式を含む。ＥＣＣシステムはまた、決定された順序で２つ以上のＦＭＵに対してジョイント復号動作を実行する。

更に他の例は、制御手段と、制御手段に関連付けられた誤り訂正手段と、を含むデータ記憶デバイスを説明する。一例では、誤り訂正手段は、データ記憶デバイスに関連付けられた２つ以上のメモリ手段が初期復号動作に失敗したかどうかを判定する。２つ以上のメモリ手段が初期復号動作に失敗したという判定に少なくとも部分的に基づいて、誤り訂正手段は、２つ以上のメモリ手段のうちの第１のメモリ手段に関連付けられた第１のメトリックを決定し、２つ以上のメモリ手段のうちの第２のメモリ手段に関連付けられた第２のメトリックを決定する。制御手段は、第１のメトリックと第２のメトリックとを比較し、第１のメトリックと第２のメトリックとの間の比較に少なくとも部分的に基づいて復号スケジュールを生成する。誤り訂正手段はまた、復号スケジュールに少なくとも部分的に基づいて、第１のメモリ手段及び第２のメモリ手段のうちの少なくとも１つに対してジョイント復号方式を使用してジョイント復号動作を実行する。一例では、ジョイント復号方式は、第１の復号方式及び第２の復号方式を含む。

この概要は、「発明を実施するための形態」において以下で更に説明される概念の選択を簡略化された形態で紹介するために提供される。この概要は、特許請求される主題の主要な特徴又は本質的な特徴を特定することを意図するものではなく、特許請求される主題の範囲を限定するために使用されることを意図するものでもない。

非限定的かつ非網羅的な例が、以下の図を参照して説明される。
一例による、ホストデバイスとデータ記憶デバイスとを含むシステムのブロック図である。 一例による、メモリデバイスが複数のメモリブロックをどのように含むかを示す。 一例による、メモリブロックが１つ以上のページをどのように含むかを示す。 一例による、メモリブロックが複数のビット線及びワード線をどのように含むかを示す。 一例による、パリティ情報を形成するためにストライプ内の複数のページがどのように組み合わされるかを示す。 一例による、ストライプ内のページ２及びページ４が復号プロセスに失敗したことを示す。 一例による、ストライプのページ内の誤りを訂正するためにジョイント復号方式がどのように使用されるかを示す。 一例による、パリティ情報を形成するためにストライプ内の複数のページがどのように組み合わされるかを示す。 一例による、ページ２及びページ４が復号プロセスに失敗したという判定に基づいて、ストライプ内のページ２及びページ４がどのように順序付けられるかを示す。 一例による、決定された順序に基づいてページ中の誤りを訂正するためにジョイント復号方式がどのように使用されるかを示す。 一例による、ストライプの２つ以上のＦＭＵに対してジョイント復号方式を実行する方法を示す。 一例による三次元（three-dimensional、３Ｄ）積層不揮発性メモリを含む記憶デバイスの斜視図である。 一例による記憶デバイスのブロック図である。

以下の詳細な説明では、本明細書の一部を形成する添付図面が参照され、添付図面には、特定の実施形態又は例が例示として示される。本開示から逸脱することなく、これらの態様を組み合わせてもよく、他の態様を利用してもよく、構造上の変更を行ってもよい。したがって、以下の詳細な説明は、限定的な意味で解釈されるべきではなく、本開示の範囲は、添付の「特許請求の範囲」及びそれらの均等物によって定義される。

通常、データ記憶デバイスは、データがデータ記憶デバイスから読み出されるときに発生する誤りを訂正するための誤り訂正能力を含む。例えば、前に説明したように、データがデータ記憶デバイスに書き込まれるとき、データは、誤り訂正符号（ＥＣＣ）エンコーダ（例えば、ＬＤＰＣエンコーダ）によって符号化され、パリティビットが生成される。パリティビットはデータと結合され、ＥＣＣコードワードとして記憶される。

ＥＣＣコードワードがデータ記憶デバイスから読み出されると、デコーダ（例えば、ＬＤＰＣデコーダ）は、コードワードを復号し、存在し得る任意の誤りを訂正する。通常、ＬＤＰＣデコーダは、データ記憶デバイス上で発生するランダム誤りを訂正するために使用される。例えば、ＬＤＰＣデコーダは、特定のビット誤り率（ＢＥＲ）まで誤りを訂正する。

データ記憶デバイスは、ＲＡＩＤ符号化／復号方式を組み込むこともできる。例えば、ＲＡＩＤ符号化／復号方式は、第１のパリティ情報及び第２のパリティ情報とともに、複数の異なるソリッドステートドライブ（ＳＳＤ）にわたって又は単一のＳＳＤ内の複数のメモリダイにわたってストライプでデータを分散させる。パリティ情報は、ＳＳＤ又はメモリダイのうちの１つが失敗した場合、又は１つのフラッシュメモリユニット（ＦＭＵ）のＢＥＲがＬＤＰＣデコーダが処理することができる最大ＢＥＲを超える場合に、ストライプ内のデータの回復を可能にする。

前に説明したように、いくつかのデータ記憶デバイスは、初期復号プロセスに失敗した複数のＦＭＵを訂正する能力を有するジョイントＬＤＰＣ及びＲＡＩＤ復号方式を実装する。例えば、複数のＦＭＵが初期復号動作に失敗した場合、ジョイント復号方式は、第１の失敗したＦＭＵに対して実装され、ストライプのインデックスに基づく順序で各失敗したＦＭＵに対して反復される。

ジョイント復号方式は、別個のＲＡＩＤ復号方式及び別個のＬＤＰＣ復号方式と比較したとき、より多くの誤りを訂正する能力を有し得るが、ジョイント復号方式は欠点がないわけではない。例えば、複数のＦＭＵが初期復号プロセスに失敗した場合、ＦＭＵのインデックスに基づいてジョイント復号方式が実行される。したがって、ＦＭＵ２（ストライプ中のインデックス２に位置する）及びＦＭＵ４（ストライプ中のインデックス４に位置する）が初期復号プロセスに失敗した場合、ジョイント復号方式は、ＦＭＵ２に対して実行され、その後にＦＭＵ４が続く。

しかしながら、ジョイント復号方式の初期パスがＦＭＵ２を復号又は訂正することに失敗した場合、別の繰り返し中にＦＭＵ２が正常に復号され得る可能性がある。例えば、ジョイント復号方式がＦＭＵ４を正常に復号した場合、ＦＭＵ４中の訂正された情報は、ＦＭＵ２中の誤りを訂正するために使用され得る。したがって、複数の復号プロセスが、同じ失敗したＦＭＵに対して実行されることがあり、これは、復号プロセスのレイテンシを増加させる。

上記に対処するために、本開示は、データ記憶デバイスのためのＥＣＣ順序付けシステムを説明する。一例では、ＥＣＣ順序付けシステムは、データ記憶デバイスのＥＣＣシステムの一部であるか、又は別様でそれに関連付けられる。ＥＣＣ順序付けシステムは、初期復号プロセスに失敗した２つ以上のＦＭＵがジョイント復号方式を使用して復号されるべき順序又はスケジュールを決定する。一例では、ジョイント復号方式は、第１の復号方式（例えば、ＬＤＰＣ復号方式）と第２の復号方式（例えば、ＲＡＩＤ復号方式）とを含む。

例えば、ＦＭＵは、第２の復号方式のストライプ（例えば、ＲＡＩＤ又はＸＯＲストライプ）に関連付けられるか、又は別様で含まれる。２つ以上のＦＭＵが初期復号プロセスに失敗した（例えば、ＦＭＵのＢＥＲが第１の復号方式の訂正能力を超える）とき、ＥＣＣ順序付けシステムは、２つのＦＭＵの１つ以上のメトリックに基づいて、ＦＭＵがジョイント復号方式を使用して復号される順序を決定する。順序が決定されると、ＥＣＣシステムは、決定された順序でＦＭＵに対してジョイント復号方式を実行する。

一例では、スケジュールの順序が基づくメトリックは、各ＦＭＵのシンドローム重みである。別の例では、スケジュールの順序が基づくメトリックは、ＦＭＵの結合ＢＥＲに少なくとも部分的に基づく。一例では、結合ＢＥＲは、各ＦＭＵに関連付けられた１つ以上のソフトビットの品質及び／又はＦＭＵの品質を表す。例えば、結合ＢＥＲは、ＦＭＵが正常に復号される可能性を示す。したがって、ＦＭＵは、復号される可能性が最も高いものから復号される可能性が最も低いものへと順序付けられる。しかしながら、より多くのＦＭＵが正常に復号されるにつれて、後続のＦＭＵが復号される可能性がより高くなる。したがって、失敗したＦＭＵを復号しようと試みる反復の繰り返しが低減又は排除される。

上記によれば、限定はしないが、データ記憶デバイスにおけるサービス品質を向上させる、失敗したＦＭＵに対するジョイント復号繰り返しの数を低減することによって復号レイテンシを低減することと、データ記憶デバイスの有効誤り訂正能力を改善することと、を含む、多くの技術的利益が実現され得る。

これらの利点は、他の例とともに、図１～図７に関してより詳細に示され、説明される。

図１は、一例による、ホストデバイス１０５及びデータ記憶デバイス１１０を含むシステム１００のブロック図である。一例では、ホストデバイス１０５は、プロセッサ１１５及びメモリ１２０（例えば、メインメモリ）を含む。メモリ１２０は、オペレーティングシステム１２５、カーネル１３０、及び／又はアプリケーション１３５を含むか、又は別様でそれらに関連付けられる。

プロセッサ１１５は、例えば、オペレーティングシステム１２５及び／又はアプリケーション１３５からの命令などの様々な命令を実行することができる。プロセッサ１１５は、マイクロコントローラ、デジタル信号プロセッサ（Digital Signal Processor、ＤＳＰ）、特定用途向け集積回路（Application-Specific Integrated Circuit、ＡＳＩＣ）、フィールドプログラマブルゲートアレイ（Field Programmable Gate Array、ＦＰＧＡ）、ハードワイヤードロジック、アナログ回路、及び／又はそれらの様々な組み合わせなどの回路を含む。一例では、プロセッサ１１５は、システムオンチップ（System on a Chip、ＳｏＣ）を含む。

一例では、メモリ１２０は、プロセッサ１１５によって使用又は実行されるデータを記憶するために、ホストデバイス１０５によって使用される。メモリ１２０に記憶されたデータは、通信インターフェース１４０を介してデータ記憶デバイス１１０によって提供される命令を含む。メモリ１２０に記憶されたデータはまた、オペレーティングシステム１２５及び／又は１つ以上のアプリケーション１３５からの命令を実行するために使用されるデータを含む。メモリ１２０は、単一のメモリであってもよいし、例えば、１つ以上の不揮発性メモリ、１つ以上の揮発性メモリ、又はそれらの組み合わせなどの複数のメモリを含んでもよい。

一例では、オペレーティングシステム１２５は、アプリケーション１３５及び／又はプロセッサ１１５によって実行される他のプロセスのための仮想アドレス空間を作成する。仮想アドレス空間は、メモリ１２０内のロケーションにマッピングする。オペレーティングシステム１２５はまた、カーネル１３０を含むか、又は別様にそれに関連付けられる。カーネル１３０は、ホストデバイス１０５の様々なリソース（例えば、メモリ割り振り）を管理し、読み出し要求及び書き込み要求などを処理するための命令を含む。

通信インターフェース１４０は、ホストデバイス１０５とデータ記憶デバイス１１０とを通信可能に結合する。通信インターフェース１４０は、シリアルアドバンストテクノロジーアタッチメント（Serial Advanced Technology Attachment、ＳＡＴＡ）、ＰＣＩエクスプレス（PCI express、ＰＣＩｅ）バス、スモールコンピュータシステムインターフェース（Small Computer System Interface、ＳＣＳＩ）、シリアルアタッチドＳＣＳＩ（Serial Attached SCSI、ＳＡＳ）、イーサネット、ファイバーチャネル、又はＷｉ－Ｆｉであり得る。したがって、ホストデバイス１０５及びデータ記憶デバイス１１０は、物理的に同じ場所に配置される必要はなく、ローカルエリアネットワーク（Local Area Network、ＬＡＮ）又はインターネットなどのワイドエリアネットワーク（Wide Area Network、ＷＡＮ）などのネットワークを介して通信することができる。更に、ホストデバイス１０５は、不揮発性メモリエクスプレス（Non-Volatile Memory Express、ＮＶＭｅ）又は高度ホストコントローラインターフェース（Advanced Host Controller Interface、ＡＨＣＩ）などの論理インターフェース規格を使用してデータ記憶デバイス１１０とインターフェース接続することができる。

データ記憶デバイス１１０は、コントローラ１５０及びメモリデバイス１５５を含む。一例では、コントローラ１５０は、メモリデバイス１５５に通信可能に結合される。メモリデバイス１５５は、１つ以上のメモリダイ（例えば、第１のメモリダイ１６５及び第２のメモリダイ１７０）を含む。メモリダイが具体的に言及されるが、メモリデバイス１５５は、ＮＡＮＤフラッシュメモリセル及び／又はＮＯＲフラッシュメモリセルを含む、任意の不揮発性メモリデバイス、記憶デバイス、ストレージ要素、又はストレージ媒体を含み得る。

メモリセルは、固体（例えば、フラッシュ）メモリセルの形態をとることができ、１回プログラム可能、複数回プログラム可能、又は多数回プログラム可能であり得る。更に、メモリセルは、シングルレベルセル（single-level cell、ＳＬＣ）、マルチレベルセル（multi-level cell、ＭＬＣ）、トリプルレベルセル（triple-level cell、ＴＬＣ）、クアッドレベルセル（quad-level cell、ＱＬＣ）、ペンタレベルセル（penta-level cell、ＰＬＣ）であってもよく、及び／又は任意の他のメモリ技術を使用してもよい。一例では、メモリセルは二次元構成で配置される。別の例では、メモリセルは、三次元構成で配置される。

一例では、データ記憶デバイス１１０は、ホストデバイス１０５に取り付けられるか、又はその中に埋め込まれる。別の例では、データ記憶デバイス１１０は、ホストデバイス１０５に通信可能に又は選択的に結合され、ホストデバイス１０５から取り外され得る外部デバイス又はポータブルデバイスとして実装される。更に別の例では、データ記憶デバイス１１０は、ネットワークアクセス可能なデータストレージシステム、ネットワーク接続ストレージシステム、クラウドデータストレージシステムなどの構成要素（例えば、ソリッドステートドライブ（ＳＳＤ））である。

上述したように、データ記憶デバイス１１０のメモリデバイス１５５は、第１のメモリダイ１６５及び第２のメモリダイ１７０を含む。２つのメモリダイが示されているが、メモリデバイス１５５は、任意の数のメモリダイ（例えば、１つのメモリダイ、２つのメモリダイ、８つのメモリダイ、又は別の数のメモリダイ）を含み得る。

メモリデバイス１５５はまた、サポート回路を含む。一例では、サポート回路は、読み出し／書き込み回路１６０を含む。読み出し／書き込み回路１６０は、メモリデバイス１５５のメモリダイの動作をサポートする。読み出し／書き込み回路１６０は、単一の構成要素として示されているが、読み出し／書き込み回路１６０は、例えば、読み出し回路及び書き込み回路などの別個の構成要素に分割されてもよい。読み出し／書き込み回路１６０は、メモリデバイス１５５のメモリダイの外部にあってもよい。別の例では、メモリダイのうちの１つ以上は、他のメモリダイのいずれかに対する他の読み出し及び／又は書き込み動作とは独立して、１つの個々のメモリダイ内の記憶要素からデータを読み出し、及び／又は記憶要素にデータを書き込むように動作可能な対応する読み出し／書き込み回路１６０を含み得る。

一例では、第１のメモリダイ１６５及び第２のメモリダイ１７０のうちの１つ以上は、１つ以上のメモリブロックを含む。一例では、各メモリブロックは、１つ以上のメモリセルを含む。メモリセルのブロックは、物理的に一緒に消去可能な最小数のメモリセルである。一例では、並列性を高めるために、ブロックの各々は、より大きなブロック又はメタブロックで操作又は編成され得る。例えば、メモリの異なるダイからの１つのブロックは、メタブロックを形成するために一緒に論理的にリンクされ得る。

例えば、図２Ａを参照すると、図２Ａは、一例による、メモリデバイス２００が複数のメモリブロックをどのように含むかを示す。例えば、メモリデバイス２００（例えば、記憶要素、メモリダイ、不揮発性メモリデバイス）は、４つのプレーン又はサブアレイ（例えば、第１のプレーン２０５、第２のプレーン２１０、第３のプレーン２１５、及び第４のプレーン２２０）を含む。一例では、プレーンは、単一のメモリダイ上に統合される。別の例では、プレーンは、２つの異なるメモリダイ上に提供される（例えば、各メモリダイ上に２つのプレーン）。更に別の例では、プレーンは、４つの別個のメモリダイ上に設けられる。４つのプレーンが示され、説明されるが、メモリデバイス２００は、任意の数のプレーン及び／又はメモリダイを有することができる。

一例では、各プレーンは、メモリセルを構成するメモリブロックに分割される。図２Ａに示すように、長方形は、メモリブロック２２５、メモリブロック２３０、メモリブロック２３５、及びメモリブロック２４０などのメモリブロックを表す。メモリデバイス２００の各プレーンには、数十又は数百のメモリブロックが存在し得る。一例では、各メモリブロックは消去の単位であり、消去ブロックと称されることもある。例えば、メモリブロック２２５、メモリブロック２３０、メモリブロック２３５、及びメモリブロック２４０は、一緒に消去される最小数のメモリセルを含む。

加えて、様々なメモリブロックは、メタブロックを形成するために、（例えば、コントローラ１５０（図１）内のテーブル、又は別様でコントローラ１５０によってアクセス可能なテーブルを使用して）論理的にリンクされるか、又は一緒にグループ化される。メタブロックは、単一のユニットとして書き込まれ、読み出され、及び／又は消去される。例えば、メモリブロック２２５、メモリブロック２３０、メモリブロック２３５、及びメモリブロック２４０は、第１のメタブロックを形成し、メモリブロック２４５、メモリブロック２５０、メモリブロック２５５、及びメモリブロック２６０は、第２のメタブロックを形成する。メタブロックを形成するために使用されるメモリブロックは、それぞれのプレーン内の同じ相対ロケーションに制限される必要はない。

一例では、各メモリブロックは、動作目的のために、メモリセルのページに分割される。例えば、図２Ｂを参照すると、図２Ｂは、一例による、メモリブロックが１つ以上のページをどのように含むかを示す。例えば、メモリブロック２２５、メモリブロック２３０、メモリブロック２３５、及びメモリブロック２４０のメモリセルは、Ｎ個の異なるページ（Ｐ０～ＰＮとして示される）に分割される。図２Ｂには特定の数のページが示されているが、メモリブロックは、各メモリブロック内に任意の数のページのメモリセルを有することができる。

一例では、ページは、メモリブロック内のデータプログラミングの単位である。各ページは、一度にプログラム可能な最小量のデータを含む。一度に読み出すことができるデータの最小単位は、ページ未満であってもよい。例えば、各ページは、セグメント又はユニットに更に分割可能であり、各セグメントは、基本プログラミング動作として一度に書き込むことができる最小数のメモリセルを含む。メモリセルのセグメント又はユニットに記憶されたデータは、本明細書ではフラッシュメモリユニット（ＦＭＵ）と称される。ＦＭＵは、ページ、ＥＣＣページ、コードワードであってもよく、又は別様で、基本プログラミング動作中に一度に書き込まれるデータの量、並びに／又は単一の符号化及び／若しくは復号動作中にＥＣＣシステム（例えば、ＥＣＣシステム１８５（図１））によって符号化及び／若しくは復号され得るデータの量を含んでもよい。

メタページ２７０は、メモリブロック２２５、メモリブロック２３０、メモリブロック２３５、及びメモリブロック２４０からの１つの物理ページから形成されるものとして図２Ｂに示されている。図示の例では、メタページ２７０は、４つのメモリブロックの各々にページＰ１を含む。しかしながら、メタページ２７０のページは、各メモリブロック内で同じ相対位置を有する必要はない。メタページ２７０は、メモリブロック内のプログラミングの最大単位であり得る。

図２Ａ～図２Ｂに開示されるメモリブロックは、上述のように物理メモリセルのグループに関連するため、本明細書では物理メモリブロックと称される。本明細書で使用される場合、論理メモリブロックは、物理メモリブロックと同じサイズを有するように定義されたアドレス空間の仮想ユニットである。各論理メモリブロックは、ホストから受信されたデータに関連付けられた論理メモリブロックアドレス（logical memory block address、ＬＢＡ）の範囲を含む。次いで、ＬＢＡは、データが物理的に記憶されるデータ記憶デバイス１１０内の１つ以上の物理メモリブロックにマッピングされる。

上述したように、各メモリブロックは、任意の数のメモリセルを含み得る。メモリブロックの設計、サイズ、及び編成は、各メモリダイに所望されるアーキテクチャ、設計、及び用途に依存し得る。一例では、メモリブロックは、複数のワード線及びビット線を共有するメモリセルの連続したセットを含む。

図２Ｃは、一例による、メモリブロックが複数のビット線２７５及びワード線２８０をどのように含むかを示す。例えば、図２Ｃに示されるように、メモリブロック２２５は、ビット線ＢＬ０～ＢＬＮ（集合的にビット線２７５）を含み、Ｎはビット線の総数である。加えて、メモリブロック２２５は、ワード線ＷＬ０～ＷＬＮ（集合的にワード線２８０）を含み、Ｎはワード線の総数である。一例では、複数のメモリブロックが同じビット線を共有することができる。

ワード線２８０は、シングルレベルセル（ＳＬＣ）ワード線、マルチレベルセル（ＭＬＣ）ワード線、トライレベルセル（ＴＬＣ）ワード線、クアッドレベルセル（ＱＬＣ）ワード線、ペンタレベルセル（ＰＬＣ）ワード線などとして機能することができる。加えて、各メモリセルは、１つ以上の値を示す状態（例えば、フラッシュ構成における閾値電圧又は抵抗性メモリ構成における抵抗状態）にプログラム可能であり得る。

図２Ｃに示す例では、４つのメモリセルが直列に接続されてＮＡＮＤストリングを形成している。４つのメモリセルが図示されているが、任意の数のメモリセル（例えば、１６、３２、６４、１２８、２５６又は任意の他の数のメモリセル）が使用され得る。ＮＡＮＤストリングの一方の端子は、（選択ゲートドレイン線ＳＧＤに接続された）ドレイン選択ゲートを介して対応するビット線に接続され、ＮＡＮＤストリングの他方の端子は、（選択ゲートソース線ＳＧＳに接続された）ソース選択ゲートを介してソース線に接続される。更に、図２Ｃには８本のビット線が示されているが、任意の数のビット線を使用することができる。

再び図１を参照すると、前述のように、データ記憶デバイス１１０は、コントローラ１５０も含む。単一のコントローラ１５０が示され、説明されているが、データ記憶デバイス１１０は、複数のコントローラを含むことができる。かかる例では、第１のコントローラは、第１の動作又は動作のセットを実行し、第２のコントローラは、第２の動作又は動作のセットを実行する。一例では、動作の第１のセット及び動作の第２のセットは、同じメモリダイ上で実行される。他の例では、動作の第１のセットは、第１のメモリダイ又はメモリダイの第１のセット上で実行され、動作の第２のセットは、第２のメモリダイ又はメモリダイの第２のセット上で実行される。

コントローラ１５０は、バス、インターフェース、又は他の通信回路を介してメモリデバイス１５５に通信可能に結合される。一例では、通信回路は、コントローラ１５０がメモリデバイス１５５の第１のメモリダイ１６５及び／又は第２のメモリダイ１７０と通信することを可能にするための１つ以上のチャネルを含む。別の例では、通信回路は、コントローラ１５０がメモリデバイス１５５の第２のメモリダイ１７０とは独立して及び／又は並行して第１のメモリダイ１６５と通信することを可能にする複数の別個のチャネルを含む。

コントローラ１５０は、ホストデバイス１０５からデータ及び／又は命令を受信する。コントローラ１５０はまた、ホストデバイス１０５にデータを送信する。例えば、コントローラ１５０は、通信インターフェース１４０を介してホストデバイス１０５にデータを送信し、及び／又はホストデバイス１０５からデータを受信する。コントローラ１５０はまた、メモリデバイス１５５にデータ及び／又はコマンドを送信し、及び／又はメモリデバイス１５５からデータを受信する。

コントローラ１５０は、データ及び対応する書き込みコマンドをメモリデバイス１５５に送信して、メモリデバイス１５５に、メモリデバイス１５５の指定されたアドレスにデータを記憶させる。一例では、書き込みコマンドは、メモリデバイス１５５の一部分の物理アドレスを指定する。コントローラ１５０はまた、１つ以上のバックグラウンドスキャン動作、ガベージコレクション動作、及び／又はウェアレベリング動作に関連付けられたデータ及び／又はコマンドを送信する。

コントローラ１５０はまた、１つ以上の読み出しコマンドをメモリデバイス１５５に送信する。一例では、読み出しコマンドは、データが記憶されているメモリデバイス１５５の一部の物理アドレスを指定する。コントローラ１５０はまた、メモリデバイス及び／又はメモリデバイス１５５のメモリダイ上で、又はそれらによって実行されたプログラム／消去サイクル又は他のプログラミング動作の数を追跡する。

コントローラ１５０はまた、ＥＣＣシステム１８５及び／又はＥＣＣ順序付けシステム１８０を含むか、又は別様でそれらに関連付けられる。一例では、ＥＣＣシステム１８５及び／又はＥＣＣ順序付けシステム１８０は、他の構成要素／システムとともに使用するために設計されたパッケージ化された機能ハードウェアユニットである。別の例では、ＥＣＣシステム１８５及び／又はＥＣＣ順序付けシステム１８０は、プロセッサ又は処理回路によって実行可能なプログラムコード（例えば、ソフトウェア又はファームウェア）の一部である。更に別の例では、ＥＣＣシステム１８５及び／又はＥＣＣ順序付けシステム１８０は、他の構成要素及び／又はシステムとインターフェース接続する自己完結型ハードウェア及び／又はソフトウェア構成要素である。ＥＣＣシステム１８５及びＥＣＣ順序付けシステム１８０は、コントローラ１５０の一部として示されているが、ＥＣＣシステム１８５及び／又はＥＣＣ順序付けシステム１８０は、コントローラ１５０とは別個であってもよい。

一例では、ＥＣＣシステム１８５は、メモリデバイス１５５に記憶されるべきデータを受信し、コードワードを生成する。例えば、ＥＣＣシステム１８５は、第１の符号化方式を使用してデータを符号化するエンコーダを含む。一例では、第１の符号化方式は、リードソロモンエンコーダ、ボーズ・チョードリ・オッケンゲム（Bose Chaudhuri Hocquenghem、ＢＣＨ）エンコーダ、低密度パリティ検査（ＬＤＰＣ）エンコーダ、ターボコードエンコーダ、１つ以上の他のＥＣＣ符号化方式を符号化するように構成されたエンコーダ、又はそれらの任意の組み合わせなどのＥＣＣ符号化方式である。

例えば、データが受信されると、コントローラ１５０のＥＣＣシステム１８５は、データを１つ以上のコードワードに符号化する。コードワードは、次いで、メモリデバイス１５５（又は別のロケーション）に記憶される。例えば、データが受信されると、データは、Ｎ個のデータワードに分割される。データの第１の部分は、第１のデータワードに対応し、Ｎ番目のデータワードは、データの最後のデータワードに対応する。ＥＣＣシステム１８５は、（データ及び関連するパリティビットを含む）第１のコードワードを生成するために第１のデータワードを符号化し、第２のコードワードを生成するために第２のデータワードを符号化する。これは全てのＮ個のデータワードに対して反復される。

更に、ＥＣＣシステム１８５は、第２の符号化方式に従ってデータを符号化するエンコーダを含む。一例では、第２の符号化方式は、スティープパリティデータを生成するＲＡＩＤ又はＸＯＲ符号化方式である。例えば、Ｎ個のデータワードに対応するコードワードが生成された（例えば、Ｎ個のコードワードをもたらす）場合、ＥＣＣシステム１８５は、第２の符号化方式を利用して、Ｎ個のコードワードの各々から複数のビットの複数の列に対応するストライプパリティデータを生成する。例えば、ＥＣＣシステム１８５は、Ｎ個のコードワードの各々の第１の部分を符号化することによって、第１のストライプコードワードに対応する第１のパリティデータを生成するように構成される。ＥＣＣシステム１８５は、Ｎ個のコードワードの各々の第２の部分を符号化することによって、第２のストライプコードワードを生成する。このプロセスは、コードワードの各部分に対して反復される。

ＥＣＣシステム１８５はまた、第１の復号方式を使用してデータを復号する第１のデコーダと、第２の復号方式を使用してデータを復号する第２のデコーダと、を含む。一例では、第１の復号方式はＬＤＰＣ復号方式であり、第２の復号方式はＲＡＩＤ又はＸＯＲ復号方式である。一例では、第１の復号方式は、生成されたコードワードを復号するために使用され、第２の復号方式は、ストライプコードワードを復号するために使用される。

一例では、コードワードが復号されるとき、ＥＣＣシステム１８５は、コードワードが様々な誤りを含むと判定することができる。いくつかの例では、誤りの数は、第１の復号方式の訂正能力を超えることがある。別の例では、失敗したコードワードの数は、第１の復号方式及び／又は第２の復号方式の訂正能力を超えることがある。かかる例では、誤りを訂正するためにジョイント復号方式が使用される。一例では、ジョイント復号方式は、ＥＣＣシステム１８５によって検出された様々な誤りを訂正するために、第１の復号方式及び第２の復号方式を利用する。

図３Ａは、一例による、パリティ情報３６０を形成するためにストライプ３００内の複数のページがどのように組み合わされるかを示す。一例では、ストライプ３００内のページは、第１の符号化方式を使用して符号化されたコードワード又はコードワードの一部と等価であるＦＭＵである。

例えば、ストライプ３００は、Ｎ個のページ、すなわち、ページ１ ３１０、ページ２ ３２０、ページ３ ３３０、ページ４ ３４０、及びページＮ３５０に対応するデータを含む。この例では、ページの各々は、ＲＡＩＤ又はＸＯＲタイプの符号化方式を使用してパリティ情報３６０（ＸＯＲページとして表される）を生成するために、（例えば、書き込み又は符号化動作中に）一緒にＸＯＲされる。

復号動作中、ＥＣＣシステム（例えば、ＥＣＣシステム１８５（図１））は、ストライプ３００内のページのうちの２つが正常に復号されなかったと判定する。例えば、図３Ｂを参照すると、図３Ｂは、ストライプ３００内のページ２ ３２０及びページ４ ３４０が復号プロセスに失敗したことを示す。一例では、失敗した復号プロセスはＬＤＰＣ復号プロセスである。

図３Ｃは、一例による、ストライプ３００のページ内の誤りを訂正するためにジョイント復号方式がどのように使用されるかを示す。例えば、ＥＣＣシステムが、ページ２ ３２０及びページ４ ３４０が復号プロセスに失敗したと判定したとき、及び／又は別様でページが訂正不可能であると判定したとき、ＥＣＣシステムはジョイント復号方式を実装する。例えば、図３Ｃに示されるように、ＥＣＣシステムは、ページ２ ３２０が復号されるときに、ＬＤＰＣデコーダ３９０に提供されるハードビットと、ＬＤＰＣデコーダ３９０に提供される２つのソフトビットとを決定する。

一例では、ハードビット（図３ＣではＨＢとして表される）は、ページ２ ３２０のコピー（例えば、訂正されていないコピー）である。第１のソフトビット（ソフトビットページ３８０又はＳＢ１として表される）は、ページ２ ３２０の自然ソフトビットページ（又はソフトビット表現）である。第２のソフトビット（ＳＢ２）は、ページ２ ３７０のＸＯＲ表現である。

例えば、ページ２ ３７０のＸＯＲ表現を生成するために、ＥＣＣシステムは、ページ１ ３１０、ページ３ ３３０、ページ４ ３４０、ページＮ３５０を、データが書き込まれた／符号化されたときに生成されたパリティ情報３６０（例えば、ＸＯＲページ）とＸＯＲする。ページ２ ３２０、ページ２ ３７０のＸＯＲ表現、及びソフトビットページ３８０は、訂正されたページ２ ３９５を生成するために、ＬＤＰＣデコーダ３９０に提供される。

一例では、ページ２ ３２０が正常に復号された（例えば、訂正されたページ２ ３９５をもたらした）とＥＣＣシステムが判定した場合、訂正されたページ２ ３９５は、ページ４ ３４０内の誤りを訂正するためにＥＣＣシステムによって使用される。このプロセスは、ストライプ内の各失敗ページに対して反復される。

しかしながら、いくつかの例では、ページ２ ３２０は、初期繰り返し中に正常に復号されないことがある。したがって、ＥＣＣシステムは、同様の動作を使用してページ４ ３４０を復号及び訂正しようと試みる。ページ４ ３４０の復号及び訂正が成功した場合、ＥＣＣシステムは、現在訂正されているページ４を用いてページ２ ３２０を復号及び訂正しようと試みる。

ジョイント復号方式の詳細な説明は、「ＥＣＣ Ｄｅｃｏｄｉｎｇ Ｕｓｉｎｇ ＲＡＩＤ－Ｔｙｐｅ Ｐａｒｉｔｙ」と題する米国特許第９，９４０，１９４号により詳細に記載されており、その開示全体は、参照によりその全体が本明細書に組み込まれる。

再び図１を参照すると、上記で簡単に説明したように、ＥＣＣシステム１８５は、ＥＣＣ順序付けシステム１８０を含むか、又は別様でＥＣＣ順序付けシステム１８０に関連付けられる。ＥＣＣ順序付けシステム１８０は、各失敗したＦＭＵ又はページ（例えば、ページ２ ３２０（図３Ｂ））に関連付けられた１つ以上のメトリックを決定し、１つ以上のメトリックに基づいて、ジョイント復号方式を使用してページが復号及び／又は訂正されるスケジュール又は順序を決定する。一例では、スケジュール又は順序は、ＦＭＵが復号され訂正される可能性に少なくとも部分的に基づく。

例えば、ＥＣＣ順序付けシステム１８０が、ページ４ ３４０及びページ２ ３２０（図３Ｂ）に関連付けられた１つ以上のメトリックに基づいて、ページ２ ３２０と比較して、ページ４ ３４０がパリティ情報（例えば、ＸＯＲページ）を使用して訂正される可能性がより高いと判定した場合である。したがって、ＥＣＣ順序付けシステム１８０は、ページ２ ３２０の前にページ４ ３４０に対してジョイント復号方式を実行させる。

この例では、ページ４ ３４０はジョイント復号方式によって訂正される。したがって、ここで訂正されたページ４を使用して、ページ２ ３２０内の誤りを訂正することができる。ページ４ ３４０が訂正されたため、ページ２ ３２０もジョイント復号方式によって訂正される可能性が増加する。

１つ以上のＦＭＵが訂正可能であるか否かを判定するために複数の繰り返しが必要とされ得る現在のソリューションと比較すると、ＦＭＵの順序が成功の尤度に基づくため、本開示に関連付けられた復号動作のレイテンシは低減される。したがって、ページ４ ３４０がジョイント復号方式を使用して復号可能及び／又は訂正可能でない場合、（例えば、ページ４ ３４０が訂正されなかったので）ページ２ ３２０を試行し、訂正する必要がないことがある。しかしながら、ジョイント復号方式がページ４ ３４０の誤りを訂正することに失敗した場合でも、ジョイント復号方式は依然としてページ２ ３２０に対して実行され得ることが企図される。

一例では、メトリックは、ＦＭＵに関連付けられたシンドローム重みである。シンドローム重みは、ＦＭＵの基礎となるビット誤り率（ＢＥＲ）の推定値である。例えば、シンドローム重みは、ＥＣＣシステム１８５によって訂正可能な誤りの数を識別する。したがって、ジョイント復号方式が様々な失敗したＦＭＵに適用されるべき順序を決定するとき、ＥＣＣ順序付けシステム１８０は、各失敗したＦＭＵのシンドローム重みを決定し、最も低いシンドローム重みから最も高いシンドローム重みまでＦＭＵを順序付ける。次いで、ＥＣＣシステム１８０は、決定された順序で、失敗したＦＭＵに対してジョイント復号方式を開始する。

別の例では、メトリックは、ＦＭＵの結合ＢＥＲに少なくとも部分的に基づく。一例では、ＦＭＵの結合ＢＥＲは、復号されたＦＭＵの品質と、ストライプ内の全てのＦＭＵから生成されたソフトビット情報（例えば、ページ２ ３７０又はＳＢ２（図３Ｃ））の品質とに少なくとも部分的に基づく。

例えば、図３Ｃに戻って参照すると、ページ２ ３２０に関連付けられた結合ＢＥＲは、ページ２ ３２０をページ２ ３７０のＸＯＲ表現と結合することによって決定される。結合ＢＥＲが各ＦＭＵについて決定されると、ＥＣＣ順序付けシステム１８０は、結合ＢＥＲを使用してジョイント復号動作を開始する。

一例では、失敗したＦＭＵの結合ＢＥＲは、失敗したＦＭＵのシンドローム重みを測定することによって決定される。シンドローム重みが決定されると、失敗したＦＭＵのＢＥＲ_ＸＯＲが決定される。一例では、失敗したＦＭＵのＢＥＲ_ＸＯＲは、式ＢＥＲ_ＸＯＲ＝１／２・（１－（１－２・ＢＥＲ）^ｔ－１）を使用して計算され、ここで、ｔは、ＸＯＲページ内の失敗の数である。

ＢＥＲ_ＸＯＲが決定されたとき、ＥＣＣ順序付けシステム１８０は、失敗したＦＭＵのＢＥＲを推定するためにシンドローム重みを使用する。例えば、失敗したＦＭＵのシンドローム重みは、σ＝１／２Ｑ^－１（ＢＥＲ_１）であるシグマ（「σ」）のガウス分布仮定を使用してＢＥＲのガウスシグマを導出するために使用され、ここで

である。一例では、失敗したＦＭＵの推定ＢＥＲは、ＢＥＲ_１として表される。上記の式において、失敗したＦＭＵは、ＳＴＤ＝σの正常セル電圧分布を有すると仮定される。

一例では、失敗したＦＭＵのソフトビットページは、失敗したＦＭＵに関連付けられたハードビットレベルの周りの±デルタ（「Δ」）を読み出すことによって生成される。一例では、デルタは、ソフトビット領域内のセルの数及びソフトビット領域外のセルの数を示す。例えば、デルタは、信頼できるビットの数及び信頼できないビットの数を示す。したがって、ＢＥＲ_１＝α・ＢＥＲ_ＨＩＧＨ＋（１－α）・ＢＥＲ_ＬＯＷ＝Ｑ（１／２σ）となる。

ＢＥＲが推定されるとき、アルファ（「α」）は、シンドローム重み及びガウス分布から計算される。一例では、αは、以下の式を使用して計算される。

αが計算されている場合、ＢＥＲ_ＨＩＧＨ及びＢＥＲ_ＬＯＷは、式

を使用して計算される。

次に、ＥＣＣ順序付けシステムは、以下の式を使用して、α、ＢＥＲ_ＬＯＷ、及びＢＥＲ_ＸＯＲから結合ＢＥＲを計算する。

上述したように、各失敗したＦＭＵの結合ＢＥＲが決定されると、ＥＣＣ順序付けシステムは、結合ＢＥＲを使用して失敗したＦＭＵを順序付ける。次いで、ＥＣＣシステム１８０は、指定された順序で、失敗したＦＭＵに対してジョイント復号方式を開始する。

図４Ａは、一例による、パリティ情報４６０を形成するためにストライプ４００内の複数のページがどのように組み合わされるかを示す。一例では、ストライプ４００内のページは、図３Ａに関して示され説明されたストライプ３００内のページと同様の方法で組み合わされる。例えば、ストライプ４００は、Ｎ個のページ、すなわち、ページ１ ４１０、ページ２ ４２０、ページ３ ４３０、ページ４ ４４０、及びページＮ４５０に対応するデータを含む。ページの各々は、パリティ情報４６０を生成するために（例えば、書き込み又は符号化動作中に）一緒にＸＯＲされる。

図３Ｂに関して図示及び説明した例と同様に、復号動作中、ＥＣＣシステム（例えば、ＥＣＣシステム１８５（図１））は、ストライプ４００内のページのうちの２つが初期復号動作に失敗したこと、及び／又は第１の復号方式若しくは第２の復号方式を使用して訂正不可能であることを決定する。例えば、図４Ｂを参照すると、図４Ｂは、ページ２ ４２０及びページ４ ４４０が復号動作に失敗したことを示す。

ＥＣＣシステムが、ストライプ内のページが初期復号動作に失敗したと判断すると、ＥＣＣ順序付けシステムは、各失敗ページに関連付けられた１つ以上のメトリックを生成するか、又は別様で決定する。例えば、前述したように、ＥＣＣ順序付けシステムは、各失敗ページに関連付けられたＢＥＲを決定する。別の例では、ＥＣＣ順序付けシステムは、各失敗ページに関連付けられた結合ＢＥＲを決定する。

各失敗ページに関連付けられた１つ以上のメトリックが決定されると、ＥＣＣ順序付けシステムは、各失敗ページに関連付けられた１つ以上のメトリックに基づいてスケジュール４１５を生成する。例えば、ＥＣＣ順序付けシステムは、ページ４ ４４０に関連付けられたメトリックＮ４２５を、ページ２ ４２０に関連付けられたメトリックＭと比較し、比較に基づいて、ページ４ ４４０が、ページ２ ４２０と比較したとき、正常に復号されるより高い可能性を有すると判定する。したがって、失敗ページに対してジョイント復号方式が実行されると、ページ４ ４４０はページ２ ４２０の前に復号されることになる。

図４Ｃは、一例による、決定されたメトリックに基づいてストライプ４００のページ内の誤りを訂正するためにジョイント復号方式がどのように使用されるかを示す。例えば、ＥＣＣシステムが、ページ２ ４２０及びページ４ ４４０が初期復号プロセスに失敗したと判定し、かつ／又は別様でページが訂正不可能であると判定したとき、ＥＣＣシステムは、スケジュール４１５によって決定された順序でジョイント復号方式を実装する。

例えば、ページ４ ４４０は、正常に復号される可能性がより高いため、ＥＣＣシステムは、ページ４ ４２０の訂正されていないコピーをＬＤＰＣデコーダ４９０に与える。ＥＣＣシステムはまた、第１のソフトビット（ソフトビットページ４８０又はＳＢ１として表される）をＬＤＰＣデコーダ４９０に提供する。前に説明したように、ソフトビットページ４８０は、ページ４ ４００のメモリ（又はソフトビット表現）から読み出された自然ソフトビットページである。ＥＣＣシステムはまた、第２のソフトビットページ（ＳＢ２）をＬＤＰＣデコーダ４９０に提供する。一例では、第２のソフトビットページは、ページ４ ４７０のＸＯＲ表現である。

ＬＤＰＣがページ４ ４４０の復号及び／又は訂正に成功した場合、プロセスはページ２ ４２０で反復される。しかしながら、いくつかの例では、ページ４ ４４０が正常に復号されなかった場合、ＥＣＣシステムは、ページ２ ４２０を復号及び／又は訂正することを試みない。他の例では、ページ４ ４４０が訂正されなかった場合でも、ＥＣＣシステムは、ページ２ ４２０を復号及び／又は訂正しようと試みる。しかしながら、かかる例では、ＥＣＣシステムは、ページ４ ４４０を２回目に復号しようとしない。例えば、ＥＣＣシステムは、ＥＣＣシステムが各失敗ページを１回復号しようと試みる「ワンショット」ジョイント復号方式を実装する。

図５は、一例による、ストライプの２つ以上のＦＭＵに対してジョイント復号方式を実行する方法５００を示す。一例では、方法５００は、データ記憶デバイスのＥＣＣシステム及び／又はＥＣＣ順序付けシステムによって実行される。例えば、方法５００は、図１に関して図示及び説明したＥＣＣシステム１８５及び／又はＥＣＣ順序付けシステム１８０によって実行される。更に、一例では、方法５００は、図４Ａに関して示され説明されたストライプ４００のページに対して実行される。

方法５００は、ＥＣＣシステムが、初期復号プロセスに失敗したストライプ内の２つ以上のＦＭＵを識別する（５１０）ときに開始する。例えば、ＥＣＣシステムは、第１の復号方式（例えば、ＬＤＰＣ復号方式）によって実行された初期復号プロセスに失敗した２つ以上のＦＭＵを識別する。別の例では、ＥＣＣシステムは、閾値を超えるＢＥＲを有するか、そうでなければ誤りを含む及び／又は訂正不可能であると識別された２つ以上のＦＭＵを識別する。

２つ以上の失敗したＦＭＵを識別することに少なくとも部分的に基づいて、ＥＣＣシステムは、各失敗したＦＭＵに関連付けられた１つ以上のメトリックを決定する（５２０）。一例では、１つ以上のメトリックは、各失敗したＦＭＵに関連付けられたシンドローム重み又はＢＥＲを示す。別の例では、１つ以上のメトリックは、各失敗したＦＭＵに関連付けられた結合ＢＥＲを示す。一例では、結合ＢＥＲは、本明細書で説明される様々な動作を使用して決定される。

各失敗したＦＭＵに関連付けられた１つ以上のメトリックが決定されると、ＥＣＣシステムは、復号スケジュールを発生するか、別様で、決定されたメトリック（複数可）に基づいて失敗したＦＭＵを順序付ける（５３０）。一例では、各失敗したＦＭＵに関連付けられた１つ以上のメトリックは、失敗したＦＭＵがジョイント復号方式中に正常に復号される尤度又は確率を示す。前に説明したように、一例では、ジョイント復号方式は、第１の復号方式（例えば、ＬＤＰＣ復号方式）と第２の復号方式（例えば、ＲＡＩＤ又はＸＯＲ復号方式）とを利用する。

ＥＣＣシステムはまた、決定された復号スケジュールに基づいて、失敗したＦＭＵに対してジョイント復号方式を開始する（５４０）。例えば、１つ以上のメトリックが、第１のＦＭＵが、第２のＦＭＵと比較して、ジョイント復号方式を使用して正常に復号される可能性が高いことを示す場合、ＥＣＣシステムは、ジョイント復号方式を第１のＦＭＵに対して実行させる。

失敗したＦＭＵに対してジョイント復号方式が実行された場合、ＥＣＣシステムは、ＦＭＵが正常に復号されたかどうかを判定する（５５０）。ＥＣＣシステムが、ＦＭＵが正常に復号されなかったと判定した場合、ＥＣＣシステムは、現在の復号動作を終了させる（５６０）。例えば、失敗したＦＭＵは、復号される可能性が最も高いものから復号される可能性が最も低いものへと順序付けられるため、ジョイント復号方式が失敗したＦＭＵを復号することに失敗すると、他の失敗したＦＭＵは復号される可能性がより低いため、それらを復号しようと試みることを続ける必要はない。しかしながら、他の例では、ＦＭＵが正常に復号されない場合でも、方法５００は、他の失敗したＦＭＵに対して反復される。

しかしながら、ＥＣＣシステムが、ＦＭＵが正常に復号されたと判定した（５５０）場合、ＥＣＣシステムはまた、復号スケジュールが、初期復号プロセスに失敗した追加のＦＭＵを含むかどうかを判定する（５７０）。ＥＣＣシステムが、スケジュール内に復号する必要がある他のＦＭＵがあると判定した場合、ＥＣＣシステムは、スケジュール内の次のＦＭＵに対してジョイント復号方式を開始し（５４０）、プロセスが反復される。一例では、新たに復号されたＦＭＵは、後続のジョイント復号動作（複数可）において使用可能である。

しかしながら、ＥＣＣシステムが、復号スケジュール内にもはや失敗したＦＭＵが存在しないと判定した（５７０）場合、ＥＣＣシステムは、現在の復号動作を終了させる（５６０）。

図６～図７は、本明細書で説明される様々な特徴とともに使用され得るか、又は別様でそれらを実装し得る例示的な記憶デバイスを説明する。例えば、図６～図７に関して図示及び説明される記憶デバイスは、図１に関して図示及び説明されるシステム及び構成要素と同様の様々なシステム及び構成要素を含み得る。例えば、図７に関して示され、説明されるコントローラ７２２は、図１のコントローラ１５０と同様であり得る。同様に、メモリダイ７０８は、図１の第１のメモリダイ１６５及び／又は第２のメモリダイ１７０と同様であり得る。

図６は、一例による三次元（３Ｄ）積層不揮発性メモリを含む記憶デバイス６００の斜視図である。この例では、記憶デバイス６００は基板６１０を含む。メモリセルのブロックは、基板６１０上又はその上方に含まれる。ブロックは、第１のブロック（ＢＬＫ０ ６２０）及び第２のブロック（ＢＬＫ１ ６３０）を含む。各ブロックは、メモリセル（例えば、不揮発性メモリ素子）で構成される。基板６１０はまた、第１のブロック及び第２のブロックによって使用されるサポート回路を有する周辺領域６４０を含む。

基板６１０はまた、ブロックの下に回路を、回路からの信号を搬送するために導電性経路にパターニングされた１つ以上の下部金属層とともに担持する。一例では、ブロックは、記憶デバイス６００の中間領域６５０に形成される。記憶デバイスはまた、上部領域６６０を含む。上部領域６６０は、回路からの信号を搬送するために導電路にパターン化された１つ以上の上部金属層を含む。メモリセルの各ブロックは、メモリセルの積層領域を含む。一例では、スタックの交互のレベルは、ワード線を表す。２つのブロックが示されているが、追加のブロックが使用され、ｘ方向及び／又はｙ方向に延在してもよい。

一例では、ｘ方向における基板６１０の平面の長さは、ワード線又は制御ゲート線のための信号経路が延在する方向（例えば、ワード線又はドレイン端選択ゲート（drain-end select gate、ＳＧＤ）線方向）を表し、ｙ方向における基板６１０の平面の幅は、ビット線のための信号経路が延在する方向（例えば、ビット線方向）を表す。ｚ方向は、記憶デバイス６００の高さを表す。

図７は、一例による記憶デバイス７００の機能ブロック図である。一例では、記憶デバイス７００は、図６に関して示され説明された３Ｄ積層不揮発性記憶デバイス６００と同様である。一例では、図７に示される構成要素は電気回路である。一例では、記憶デバイス７００は、１つ以上のメモリダイ７０５を含む。各メモリダイ７０５は、メモリセルの三次元メモリ構造７１０（例えば、メモリセルの３Ｄアレイ）、制御回路７１５、及び読み出し／書き込み回路７２０を含む。別の例では、メモリセルの二次元アレイが使用され得る。メモリ構造７１０は、第１のデコーダ７２５（例えば、行デコーダ）を使用してワード線によってアドレス指定可能であり、第２のデコーダ７３０（例えば、列デコーダ）を使用してビット線によってアドレス指定可能である。読み出し／書き込み回路７２０はまた、メモリセルのページを並列に読み取り又はプログラムできるようにするＳＢ１、ＳＢ２、．．．、ＳＢｐ（例えば、感知回路）を含む複数の感知ブロック７３５を含み得る。感知ブロック７３５は、ビット線ドライバを含むことができる。

一例では、コントローラ７４０は、１つ以上のメモリダイ７０５と同じ記憶デバイス７００に含まれる。別の例では、コントローラ７４０は、メモリダイ７０５に接合されたダイ上に形成され、その場合、各メモリダイ７０５は、それ自体のコントローラ７４０を有することができる。更に別の例では、コントローラダイは、メモリダイ７０５の全てを制御する。単一のコントローラ７４０が示されているが、記憶デバイス７００は、複数のコントローラを含むことができ、各コントローラは、本明細書で説明される異なる動作を担当する。

コマンド及びデータは、データバス７５０を使用してホスト７４５とコントローラ７４０との間で転送される。加えて、コマンド及びデータは、ライン７５５を経由してコントローラ７４０とメモリダイ７０５のうちの１つ以上との間で転送される。一例では、メモリダイ７０５は、ライン７５５に接続する入力及び／又は出力（Ｉ／Ｏ）ピンのセットを含む。

メモリ構造７１０はまた、メモリセルの１つ以上のアレイを含む。メモリセルは、三次元アレイ又は二次元アレイに配置される。メモリ構造７１０は、シリコン基板の上方に配置された活性領域を有するメモリセルのアレイの１つ以上の物理レベル上に形成された任意のタイプの不揮発性メモリを含む。メモリ構造７１０は、関連する回路が基板の上方にあるか基板内にあるかにかかわらず、メモリセルの動作に関連付けられた回路を有する不揮発性メモリデバイス内にあり得る。

制御回路７１５は、読み出し／書き込み回路７２０とともに動作して、メモリ構造７１０に対してメモリ動作（例えば、消去、プログラム、読み出しなど）を実行する。制御回路７１５は、レジスタ、ＲＯＭヒューズ、並びにベース電圧及び他のパラメータなどのデフォルト値を記憶するための他のデバイスを含み得る。

制御回路７１５はまた、状態マシン７６０と、オンチップアドレスデコーダ７６５と、電力制御モジュールと、を含む。状態マシン７６０は、プログラミングのためにメモリブロックを選択するなど、様々なメモリ動作のチップレベル制御を提供する。状態マシン７６０は、ソフトウェアによってプログラム可能である。別の例では、状態マシン７６０は、ソフトウェアを使用せず、ハードウェア（例えば、電気回路）で完全に実装される。

オンチップアドレスデコーダ７６５は、ホスト７４５及び／又はコントローラ７４０によって使用されるアドレスと、第１のデコーダ７２５及び第２のデコーダ７３０によって使用されるハードウェアアドレスとの間のアドレスインターフェースを提供する。電力制御モジュール７７０は、メモリ動作中にワード線及びビット線に供給される電力及び電圧を制御する。電力制御モジュール７７０は、３Ｄ構成のワード線層、選択トランジスタ（例えば、ＳＧＳ及びＳＧＤトランジスタ）、及びソース線のためのドライバを含み得る。電力制御モジュール７７０は、電圧を生成するための１つ以上のチャージポンプを含み得る。

制御回路７１５、状態マシン７６０、オンチップアドレスデコーダ７６５、第１のデコーダ７２５、第２のデコーダ７３０、電力制御モジュール７７０、感知ブロック７３５、読み出し／書き込み回路７２０、及び／又はコントローラ７４０は、本明細書に記載される動作の一部又は全部を実行する１つ以上の制御回路及び／又は管理回路と見なされ得る。

一例では、コントローラ７４０は、オンチップ又はオフチップであり得る電気回路である。更に、コントローラ７４０は、１つ以上のプロセッサ７８０、ＲＯＭ７８５、ＲＡＭ７９０、メモリインターフェース７９５、及びホストインターフェース７９７を含むことができ、これらは全て相互接続することができる。一例では、１つ以上のプロセッサ７８０は、制御回路の一例である。他の例は、１つ以上の機能を実行するように設計された状態マシン又は他のカスタム回路を使用することができる。ＲＯＭ７８５及びＲＡＭ７９０などのデバイスは、命令のセットなどのコードを含むことができる。プロセッサ７８０のうちの１つ以上は、本明細書で説明する機能の一部又は全部を提供するための命令のセットを実行するように動作可能であり得る。

代替的又は追加的に、プロセッサ７８０のうちの１つ以上は、１つ以上のワード線に接続されたメモリセルの予約領域など、メモリ構造７１０内のメモリデバイスからコードにアクセスすることができる。ＲＯＭ７８５、ＲＡＭ７９０、及びプロセッサ７８０のうちの１つ以上と通信するメモリインターフェース７９５は、コントローラ７４０とメモリダイ７０５との間の電気的インターフェースを提供する電気回路であり得る。例えば、メモリインターフェース７９５は、信号のフォーマット又はタイミングを変更し、バッファを提供し、サージから隔離し、Ｉ／Ｏをラッチすることなどができる。

１つ以上のプロセッサ７８０は、メモリインターフェース７９５を使用して、制御回路７１５、又はメモリダイ７０５の任意の他の構成要素にコマンドを発行することができる。ＲＯＭ７８５、ＲＡＭ７９０、及び１つ以上のプロセッサ７８０と通信するホストインターフェース７９７は、コントローラ７４０とホスト７４５との間の電気的インターフェースを提供する電気回路であり得る。例えば、ホストインターフェース７９７は、信号のフォーマット又はタイミングを変更し、バッファを提供し、サージから隔離し、Ｉ／Ｏをラッチすることなどができる。ホスト７４５からのコマンド及びデータは、ホストインターフェース７９７を介してコントローラ７４０によって受信される。ホスト７４５に送信されるデータは、データバス７５０を使用して送信され得る。

メモリ構造７１０内の複数のメモリ素子は、それらが直列に接続されるように、又は各素子が個々にアクセス可能であるように構成され得る。非限定的な例として、ＮＡＮＤ構成のフラッシュメモリデバイス（例えば、ＮＡＮＤフラッシュメモリ）は、典型的には、直列に接続されたメモリ素子を含む。ＮＡＮＤストリングは、直列接続されたメモリセル及び選択ゲートトランジスタのセットの一例である。

ＮＡＮＤフラッシュメモリアレイはまた、アレイが複数のＮＡＮＤストリングを含むように構成され得る。一例では、ＮＡＮＤストリングは、単一のビット線を共有する複数のメモリセルを含み、グループとしてアクセスされる。あるいは、メモリ素子は、各メモリ素子が個々にアクセス可能であるように構成されてもよい（例えば、ＮＯＲメモリアレイ）。ＮＡＮＤ及びＮＯＲメモリ構成は例であり、メモリセルは他の構成を有してもよい。

メモリセルは、単一のメモリデバイスレベルにおいて、複数の行及び／又は列などの順序付けられたアレイで配置することができる。しかしながら、メモリ素子は、不規則又は非直交構成で、又はアレイと見なされない構造で配列されてもよい。

一例では、３Ｄメモリ構造は、複数の２Ｄメモリデバイスレベルのスタックとして垂直に配置することができる。別の非限定的な例として、３Ｄメモリアレイは、各列が複数のメモリセルを有する複数の垂直列（例えば、ｙ方向など、基板の主面に実質的に垂直に延在する列）として配置することができる。垂直列は、メモリセルの二次元配置で配置され得、メモリセルは、複数の垂直に積み重ねられたメモリプレーン上にある。三次元のメモリ素子の他の構成がまた、３Ｄメモリ配列を構築することができる。

別の例では、３Ｄ ＮＡＮＤメモリアレイにおいて、メモリ素子は、複数の水平メモリデバイスレベルにわたって横断する垂直ＮＡＮＤストリングを形成するために一緒に結合され得る。他の３Ｄ構成が、企図され得、いくつかのＮＡＮＤストリングは、メモリ素子を単一のメモリレベルで含み、他のストリングは、複数のメモリレベルにわたるメモリ素子を含む。３Ｄメモリ配列はまた、ＮＯＲ構成及びＲｅＲＡＭ構成で設計されてもよい。

上記に基づいて、本開示の例は、データ記憶デバイスの誤り符号訂正システムによって実行された初期復号動作に失敗した、データ記憶デバイスに関連付けられた２つ以上のフラッシュメモリユニット（ＦＭＵ）を識別することと、２つ以上のＦＭＵの各々に関連付けられたメトリックを決定することと、２つ以上のＦＭＵの各々に関連付けられたメトリックに少なくとも部分的に基づいて、２つ以上のＦＭＵのための復号スケジュールを生成することと、ジョイント復号方式を使用して、生成された復号スケジュールに基づいて、２つ以上のＦＭＵのうちの第１のＦＭＵに対してジョイント復号動作を実行することと、を含みジョイント復号方式は、第１の復号方式及び第２の復号方式を含む、方法を説明する。一例では、第１の復号方式は、低密度パリティ検査（ＬＤＰＣ）復号方式である。一例では、第２の復号方式は、独立ダイの冗長アレイ（ＲＡＩＤ）復号方式である。一例では、本方法はまた、２つ以上のＦＭＵのうちの第１のＦＭＵに対するジョイント復号動作が成功したかどうかを判定することと、２つ以上のＦＭＵのうちの第１のＦＭＵに対するジョイント復号動作が成功したと判定したことに少なくとも部分的に基づいて、２つ以上のＦＭＵのうちの第２のＦＭＵに対してジョイント復号動作を実行することと、を含む。一例では、本方法はまた、２つ以上のＦＭＵのうちの第１のＦＭＵに対するジョイント復号動作が成功したかどうかを判定することと、２つ以上のＦＭＵのうちの第１のＦＭＵに対するジョイント復号動作が不成功であったと判定したことに少なくとも部分的に基づいて、ジョイント復号動作を終了することと、を含む。一例では、メトリックは、２つ以上のＦＭＵのうちの各ＦＭＵに関連付けられたシンドローム重みである。一例では、メトリックは、２つ以上のＦＭＵのうちの各ＦＭＵに関連付けられた結合ビット誤り率（ＢＥＲ）である。一例では、２つ以上のＦＭＵのうちの各ＦＭＵは、ストライプに関連付けられる。

他の例は、コントローラと、コントローラに関連付けられた誤り訂正符号（ＥＣＣ）システムと、を備えるデータ記憶デバイスを説明し、ＥＣＣシステムは、ストライプに関連付けられたフラッシュメモリユニット（ＦＭＵ）に対して初期復号動作を実行し、任意のＦＭＵが初期復号動作に失敗したかどうかを判定し、２つ以上のＦＭＵが初期復号動作に失敗したと判定したことに少なくとも部分的に基づいて、２つ以上のＦＭＵの各々に関連付けられたメトリックを決定し、２つ以上のＦＭＵの各々に関連付けられたメトリックに少なくとも部分的に基づいて、２つ以上のＦＭＵの各々がジョイント復号方式であって、ジョイント復号方式は、第１の復号方式及び第２の復号方式を含む、ジョイント復号方式を使用してジョイント復号動作を受ける順序を決定し、決定された順序で２つ以上のＦＭＵに対してジョイント復号動作を実行する、ように動作可能である。一例では、ＥＣＣシステムは、２つ以上のＦＭＵのうちの第１のＦＭＵに対するジョイント復号動作が成功したかどうかを判定し、２つ以上のＦＭＵのうちの第１のＦＭＵに対するジョイント復号動作が成功したという判定に少なくとも部分的に基づいて、２つ以上のＦＭＵのうちの第２のＦＭＵに対してジョイント復号動作を実行する、ように更に動作可能である。一例では、ＥＣＣシステムは、２つ以上のＦＭＵのうちの第１のＦＭＵに対するジョイント復号動作が成功したかどうかを判定し、２つ以上のＦＭＵのうちの第１のＦＭＵに対するジョイント復号動作が不成功であったという判定に少なくとも部分的に基づいて、ジョイント復号動作を終了するし、ように更に動作可能である。一例では、第１の復号方式は、低密度パリティ検査（ＬＤＰＣ）復号方式である。一例では、第２の復号方式は、独立ダイの冗長アレイ（ＲＡＩＤ）復号方式である。一例では、メトリックは、２つ以上のＦＭＵのうちの各ＦＭＵに関連付けられたシンドローム重みである。一例では、メトリックは、２つ以上のＦＭＵのうちの各ＦＭＵに関連付けられた結合ビット誤り率（ＢＥＲ）である。

例はまた、制御手段と、制御手段に関連付けられた誤り訂正手段と、を備えるデータ記憶デバイスを説明し、誤り訂正手段は、データ記憶デバイスに関連付けられた２つ以上のメモリ手段が初期復号動作に失敗したかどうかを判定し、２つ以上のメモリ手段が初期復号動作に失敗したという判定に少なくとも部分的に基づいて、２つ以上のメモリ手段のうちの第１のメモリ手段に関連付けられた第１のメトリックを決定し、２つ以上のメモリ手段のうちの第２のメモリ手段に関連付けられた第２のメトリックを決定し、第１のメトリックと第２のメトリックとを比較するし、第１のメトリックと第２のメトリックとを比較したことに少なくとも部分的に基づいて、復号スケジュールを生成し、復号スケジュールに少なくとも部分的に基づいて、第１のメモリ手段及び第２のメモリ手段のうちの少なくとも１つに対してジョイント復号方式を使用してジョイント復号動作を実行する、ように動作可能であり、ジョイント復号方式は、第１の復号方式及び第２の復号方式を含む。一例では、誤り訂正手段は、第１のメモリ手段及び第２のメモリ手段のうちの少なくとも１つに対するジョイント復号動作が成功したかどうかを判定し、第１のメモリ手段及び第２のメモリ手段のうちの少なくとも１つに対するジョイント復号動作が成功したという判定に少なくとも部分的に基づいて、別のメモリ手段に対してジョイント復号動作を実行する、ように更に動作可能である。一例では、誤り訂正手段は、第１のメモリ手段及び第２のメモリ手段のうちの少なくとも１つに対するジョイント復号動作が成功したかどうかを判定し、第１のメモリ手段及び第２のメモリ手段のうちの少なくとも１つに対するジョイント復号動作が不成功であったという判定に少なくとも部分的に基づいて、ジョイント復号動作を終了する、ように更に動作可能である。一例では、第１の復号方式は低密度パリティ検査（ＬＤＰＣ）復号方式であり、第２の復号方式は独立ダイの冗長アレイ（ＲＡＩＤ）復号方式である。一例では、メトリックは、２つ以上の失敗したメモリ手段の各々に関連付けられた結合ビット誤り率（ＢＥＲ）である。

当業者は、本明細書で説明される技術が、単一の特定のメモリ構造に限定されず、本明細書で説明され、当業者によって理解されるような技術の精神及び範囲内の多くの関連するメモリ構造を網羅することを認識するであろう。

本開示において提供される１つ以上の態様の説明及び例示は、本開示の範囲を限定又は制限することを決して意図していない。本開示で提供される態様、例、及び詳細は、所有を伝え、他者が特許請求される開示の最良の形態を作成及び使用することを可能にするのに十分であると考えられる。

特許請求される開示は、本開示において提供される任意の態様、例、又は詳細に限定されるものとして解釈されるべきではない。組み合わせて、又は別々に示され、説明されるかどうかにかかわらず、様々な特徴（構造的及び方法論的の両方）は、特定の特徴のセットを有する実施形態を生成するために、選択的に再配置され、含まれ、又は省略されることが意図される。本開示の説明及び例示を提供してきたが、当業者は、特許請求される開示のより広い範囲から逸脱しない、本開示において具現化される一般的な発明概念のより広い態様の精神の範囲内にある変形、修正、及び代替の態様を想定することができる。

本開示の態様は、本開示の実施形態による方法、装置、システム、及びコンピュータプログラム製品の概略フローチャート図及び／又は概略ブロック図を参照して上述されている。概略的なフローチャート図及び／又は概略的なブロック図の各ブロック、並びに概略的なフローチャート図及び／又は概略的なブロック図におけるブロックの組み合わせは、コンピュータプログラム命令によって実装することができると理解される。これらのコンピュータプログラム命令は、コンピュータ又は他のプログラマブルデータ処理装置のプロセッサに提供されて、プロセッサ又は他のプログラマブルデータ処理装置を介して実行する命令が、概略的なフローチャート図及び／又は概略的なブロック図のブロックで指定された機能及び／又は作用を実装するための手段を作成するように、マシンを生成してもよい。

「第１の」、「第２の」など、指定を使用する、本明細書における要素への言及は、一般に、それらの要素の量又は順序を限定しない。むしろ、これらの指定は、２つ以上の要素、又は要素の事例を区別する方法として使用され得る。したがって、第１の要素及び第２の要素への言及は、２つの要素のみが使用され得ること、又は、第１の要素が、第２の要素に先行することを意味しない。加えて、特に明記しない限り、要素のセットは、１つ以上の要素を含み得る。

説明又は請求項で使用される「Ａ、Ｂ、又はＣのうちの少なくとも１つ」、又は「Ａ、Ｂ、Ｃ、又はそれらの任意の組み合わせ」の形式の用語は、「Ａ又はＢ又はＣ又はこれらの要素の任意の組み合わせ」を意味する。例えば、この用語は、Ａ、又はＢ、又はＣ、又はＡ及びＢ、又はＡ及びＣ、又はＡ及びＢ及びＣ、又は２Ａ、又は２Ｂ、又は２Ｃ、又は２Ａ及びＢなどを含み得る。更なる例として、「Ａ、Ｂ、又はＣのうちの少なくとも１つ」は、Ａ、Ｂ、Ｃ、Ａ－Ｂ、Ａ－Ｃ、Ｂ－Ｃ、及びＡ－Ｂ－Ｃ、並びに同じメンバーのうちの複数を包含することが意図される。同様に、「Ａ、Ｂ、及びＣのうちの少なくとも１つ」は、Ａ、Ｂ、Ｃ、Ａ－Ｂ、Ａ－Ｃ、Ｂ－Ｃ、及びＡ－Ｂ－Ｃ、並びに同じメンバーのうちの複数を包含することが意図される。

同様に、本明細書で使用される場合、「及び／又は」とリンクされた項目のリストを指す句は、項目の任意の組み合わせを指す。例として、「Ａ及び／又はＢ」は、Ａのみ、Ｂのみ、又はＡ及びＢの組み合わせを包含することが意図されている。別の例として、「Ａ、Ｂ、及び／又はＣ」は、Ａのみ、Ｂのみ、Ｃのみ、Ａ及びＢの組み合わせ、Ａ及びＣの組み合わせ、Ｂ及びＣの組み合わせ、又はＡ、Ｂ、及びＣの組み合わせを包含することが意図される。

Claims (4)

1. 方法であって、
   データ記憶デバイスの誤り符号訂正システムによって実行された初期復号動作に失敗した、前記データ記憶デバイスに関連付けられた２つ以上のフラッシュメモリユニット（ＦＭＵ）を識別することと、
   前記２つ以上のＦＭＵの各々に関連付けられたメトリックを決定することと、
   前記２つ以上のＦＭＵの各々に関連付けられた前記メトリックに少なくとも部分的に基づいて、前記２つ以上のＦＭＵのための復号スケジュールを生成することと、
   ジョイント復号方式を使用して、前記生成された復号スケジュールに基づいて、前記２つ以上のＦＭＵのうちの第１のＦＭＵに対してジョイント復号動作を実行することと、を含み、前記ジョイント復号方式は、第１の復号方式及び第２の復号方式を含み、
   前記第１の復号方式は、低密度パリティ検査（ＬＤＰＣ）復号方式であり、前記第２の復号方式は、独立ダイの冗長アレイ（ＲＡＩＤ）復号方式またはＸＯＲ復号方式であり、
   前記メトリックは、前記２つ以上のＦＭＵのうちの各ＦＭＵに関連付けられた、シンドローム重みおよび結合ビット誤り率（ＢＥＲ）の少なくとも一方であり、
   前記２つ以上のＦＭＵのための復号スケジュールについて、前記２つ以上のＦＭＵは、復号される可能性が最も高いものから復号される可能性が最も低いものへと順序付けられ、
   前記方法は、
   前記２つ以上のＦＭＵのうちの前記第１のＦＭＵに対する前記ジョイント復号動作が成功したかどうかを判定することと、
   前記２つ以上のＦＭＵのうちの前記第１のＦＭＵに対する前記ジョイント復号動作が成功したと判定したことに少なくとも部分的に基づいて、前記２つ以上のＦＭＵのうちの第２のＦＭＵに対して前記ジョイント復号動作を実行することと、
   前記２つ以上のＦＭＵのうちの前記第１のＦＭＵに対する前記ジョイント復号動作が不成功であったと判定したことに少なくとも部分的に基づいて、前記ジョイント復号動作を終了することと、
   を更に含む、方法。
2. 前記２つ以上のＦＭＵのうちの各ＦＭＵは、ストライプに関連付けられる、請求項１に記載の方法。
3. データ記憶デバイスであって、
   コントローラと、
   前記コントローラに関連付けられた誤り訂正符号（ＥＣＣ）システムと、
   を備え、前記ＥＣＣシステムは、
   ストライプに関連付けられたフラッシュメモリユニット（ＦＭＵ）に対して初期復号動作を実行し、
   任意のＦＭＵが前記初期復号動作に失敗したかどうかを判定し、
   ２つ以上のＦＭＵが前記初期復号動作に失敗したと判定したことに少なくとも部分的に基づいて、
   前記２つ以上のＦＭＵの各々に関連付けられたメトリックを決定し、
   前記２つ以上のＦＭＵの各々に関連付けられた前記メトリックに少なくとも部分的に基づいて、前記２つ以上のＦＭＵの各々がジョイント復号方式であって、前記ジョイント復号方式は、第１の復号方式及び第２の復号方式を含む、ジョイント復号方式を使用してジョイント復号動作を受ける順序を決定し、
   前記決定された順序で前記２つ以上のＦＭＵに対して前記ジョイント復号動作を実行する、
   ように動作可能であり、
   前記第１の復号方式は、低密度パリティ検査（ＬＤＰＣ）復号方式であり、前記第２の復号方式は、独立ダイの冗長アレイ（ＲＡＩＤ）復号方式またはＸＯＲ復号方式であり、
   前記メトリックは、前記２つ以上のＦＭＵのうちの各ＦＭＵに関連付けられた、シンドローム重みおよび結合ビット誤り率（ＢＥＲ）の少なくとも一方であり、
   前記ＥＣＣシステムは、前記２つ以上のＦＭＵが前記ジョイント復号方式を使用してジョイント復号動作を受ける順序について、前記２つ以上のＦＭＵを、復号される可能性が最も高いものから復号される可能性が最も低いものへと順序付け、
   前記ＥＣＣシステムは、
   前記２つ以上のＦＭＵのうちの第１のＦＭＵに対する前記ジョイント復号動作が成功したかどうかを判定し、
   前記２つ以上のＦＭＵのうちの前記第１のＦＭＵに対する前記ジョイント復号動作が成功したという判定に少なくとも部分的に基づいて、前記２つ以上のＦＭＵのうちの第２のＦＭＵに対して前記ジョイント復号動作を実行し、
   前記２つ以上のＦＭＵのうちの前記第１のＦＭＵに対する前記ジョイント復号動作が不成功であったという判定に少なくとも部分的に基づいて、前記ジョイント復号動作を終了する、
   ように更に動作可能である、データ記憶デバイス。
4. データ記憶デバイスであって、
   制御手段と、
   前記制御手段に関連付けられた誤り訂正手段と、
   を備え、前記誤り訂正手段は、
   前記データ記憶デバイスに関連付けられた２つ以上のメモリ手段が初期復号動作に失敗したかどうかを判定し、
   ２つ以上のメモリ手段が前記初期復号動作に失敗したという判定に少なくとも部分的に基づいて、
   前記２つ以上のメモリ手段のうちの第１のメモリ手段に関連付けられた第１のメトリックを決定し、
   前記２つ以上のメモリ手段のうちの第２のメモリ手段に関連付けられた第２のメトリックを決定し、
   前記第１のメトリックと前記第２のメトリックとを比較し、
   前記第１のメトリックと前記第２のメトリックとを比較したことに少なくとも部分的に基づいて、復号スケジュールを生成し、
   前記復号スケジュールに少なくとも部分的に基づいて、前記第１のメモリ手段及び前記第２のメモリ手段のうちの少なくとも１つに対してジョイント復号方式を使用してジョイント復号動作を実行する、ように動作可能であり、前記ジョイント復号方式は、第１の復号方式及び第２の復号方式を含み、
   前記第１の復号方式は、低密度パリティ検査（ＬＤＰＣ）復号方式であり、前記第２の復号方式は、独立ダイの冗長アレイ（ＲＡＩＤ）復号方式またはＸＯＲ復号方式であり、
   前記メトリックは、前記２つ以上のメモリ手段の各々に関連付けられた、シンドローム重みおよび結合ビット誤り率（ＢＥＲ）の少なくとも一方であり、
   前記２つ以上のメモリ手段のための復号スケジュールについて、前記２つ以上のメモリ手段は、復号される可能性が最も高いものから復号される可能性が最も低いものへと順序付けられ、
   前記誤り訂正手段は、
   前記第１のメモリ手段及び前記第２のメモリ手段のうちの前記少なくとも１つに対する前記ジョイント復号動作が成功したかどうかを判定し、
   前記第１のメモリ手段及び前記第２のメモリ手段のうちの前記少なくとも１つに対する前記ジョイント復号動作が成功したという判定に少なくとも部分的に基づいて、別のメモリ手段に対して前記ジョイント復号動作を実行し、
   前記第１のメモリ手段及び前記第２のメモリ手段のうちの前記少なくとも１つに対する前記ジョイント復号動作が不成功であったという判定に少なくとも部分的に基づいて、前記ジョイント復号動作を終了する、
   ように更に動作可能である、データ記憶デバイス。