JP7844397B2 - 情報処理装置、情報処理方法、プログラムおよび回路情報 - Google Patents

Description

本発明は、情報処理装置、情報処理方法、プログラムおよび回路情報に関する。

制御、金融、通信、物流、化学などの様々な応用分野における系の最適化は、多くの場合、組合せ最適化問題へ数学的に帰着される。組合せ最適化問題を解くことによって、認識、判断および計画等の様々な情報処理機能を実現およびこのような機能の効率化をする情報処理システムが提案されている。

組合せ最適化問題とは、最適化の対象となる系の状態を表す複数の決定変数（例えば離散変数）を引数とするコスト関数を定義し、定義したコスト関数を最小化する複数の決定変数の値の組合せを求解する問題である。複数の決定変数により表される系の状態は、解と呼ばれる。組合せ最適化問題は、決定変数の数が増えるほど、解として取り得る状態の数が指数関数的に増大する。解として取り得る状態の数が増大することを、組み合わせ爆発と呼ぶ。全ての解の候補から最適な一つの解を選ぶという組み合わせ最適化は計算困難な問題として知られている。大規模な組み合わせ最適化を短時間に実行することは、いまだチャレンジングな課題である。

近年、イジングマシンと呼ばれる、イジングスピンモデルの基底状態を探索する特定目的装置が注目されている。イジングスピンモデルの基底状態を探索する問題を、イジング問題と呼ぶ。イジング問題は、二値変数の一つであるイジングスピンの二次関数で与えられたコスト関数を最小化する組合せ最適化問題である。イジング問題において、コスト関数は、イジングエネルギーと呼ばれる。多くの実用的な組み合わせ最適化問題は、イジング問題に変換することが可能である。イジングマシンは、イジング問題を高速に解くことが可能である。従って、多くの実用的な組み合わせ最適化問題は、イジングマシンを用いて、高速に解くことが可能である。

ところで、時々刻々と状況が変化する場合において、状況の変化に応じて新たな組合せ最適化問題を生成して求解をし、得られた解に基づき処理をすることがある。例えば、金融取引市場において株式を電子的に取引する取引装置に組合せ最適化問題を適用する場合、株式の価格変動に応じて、新たな組合せ最適化問題を生成し、得られた解に基づき取引をする。また、周辺風景を撮像した画像に基づき移動体を制御する制御システムに組合せ最適化問題を適用する場合、画像の変化に応じて、新たな組合せ最適化問題を生成し、得られた解に基づき移動体を制御する。

このようなシステムでは、状況が変化する毎に、組合せ最適化問題を生成し、生成した組合せ最適化問題をソルバ装置に与える。例えば、組合せ最適化問題がＮサイズのイジング問題である場合には、Ｎ×Ｎ個の２次係数およびＮ個の１次係数を生成して、ソルバ装置に与えなければならない。このため、このようなシステムでは、状況が変化してから、解に基づき処理をするまでの時間までの応答性を良くするためには、組合せ最適化問題を高速に生成して、ソルバ装置に与えることができることが好ましい。

特許第６６２９８６４号公報 特開２０２１－０６０８６４号公報 特開２０１９－１４５０１０号公報 特開２０１９－１５９５６６号公報 特開２０２１－０４３６６７号公報 特開２０２１－０４３５８９号公報

Hayato Goto， Kosuke Tatsumura and Alexander R. Dixon， "Combinatorial optimization by simulating adiabatic bifurcations in nonlinear Hamiltonian systems，" Science Advances 5， eaav2372， 2019 Hayato Goto， Kotaro Endo， Masaru Suzuki， Yoshisato Sakai， Taro Kanao， Yohei Hamakawa， Ryo Hidaka， Masaya Yamasaki and Kosuke Tatsumura， "High-performance combinatorial optimization based on classical mechanics"， Science Advances 7， eabe7953， 2021

本発明が解決しようとする課題は、組合せ最適化問題を高速に生成することである。

実施形態に係る情報処理装置は、データに対して処理を実行する。前記情報処理装置は、組合せ最適化問題を求解するソルバ装置と、情報処理回路と、を備える。前記情報処理回路は、前記データを取得する。前記情報処理回路は、前記データに基づき前記組合せ最適化問題を生成して、前記組合せ最適化問題を前記ソルバ装置に求解させる。前記組合せ最適化問題におけるコスト関数は、複数の決定変数および複数の重み値を含む。前記コスト関数に含まれる項は、前記複数の決定変数のうちの１以上の決定変数と、前記複数の重み値のうちの何れか１つの重み値との乗算により表される。前記複数の重み値のうちの一部分である第１部分重み群は、他の一部分である第２部分重み群と同一である。前記ソルバ装置は、前記複数の重み値を記憶する第１メモリを含む。前記情報処理回路は、前記組合せ最適化問題の生成において、前記データに基づき前記複数の重み値を生成し、前記複数の重み値を前記第１メモリに書き込む。前記情報処理回路は、前記複数の重み値の書き込みにおいて、前記第１部分重み群および前記第２部分重み群を前記第１メモリにおける共通の領域に書き込み、前記第１メモリにおける前記複数の重み値のそれぞれの記憶位置を示す第１情報を前記ソルバ装置に与える。前記ソルバ装置は、前記第１情報に基づき、前記第１メモリから前記複数の重み値を読み出して、解を求解する。

イジング問題のモデルを示す図。 シミュレーテッド分岐アルゴリズムにより用いられる内部変数を示す図。 シミュレーテッド分岐マシンの処理の流れを示すフローチャート。 イジングマシンを備える情報処理システムの構成を示す図。 シミュレーテッド分岐マシンを備える情報処理システムの構成を示す図。 市場システムの構成図。 第１実施形態に係る情報処理装置の構成図。 情報処理装置の処理タイミングを示す図。 Ｑ行列を生成するための疑似コードを示す図。 複数の重み値の一例を示す図。 Ｍ個の部分領域、Ｋ個のパターンおよびパターン情報を示す図。 第２実施形態に係るソルバ装置の構成図。 第３実施形態に係るソルバ装置の構成図。 演算回路の構成図。 作用演算回路の構成図。 行列（Ｊ）を示す図。 第３実施形態に係る行列演算回路の構成図。 第４実施形態に係る行列演算回路の構成図。 制御システムの構成の一例を示す図。 情報処理装置のハードウェア構成図。

（前提）
まず、実施形態の説明の前提となる用語および技術について説明する。

組合せ最適化問題とは、最適化の対象となる系の状態を表す複数の決定変数（例えば離散変数）を引数とするコスト関数を定義し、定義したコスト関数を最小化する複数の決定変数の値の組合せを求解する問題である。コスト関数は、系の状態を表す複数の決定変数を引数として含み、複数の決定変数の１次以上の関数である。例えば、コスト関数は、複数の決定変数の一次関数または二次関数により表される。コスト関数は、複数の決定変数の３次以上の関数であってもよい。換言すると、コスト関数は、複数の項を総和する関数である。複数の項のそれぞれは、複数の決定変数のうちの１個以上の所定個以下の決定変数と、係数とを乗算する関数である。また、複数の項のそれぞれにおける係数は、実数であり、重み値とも呼ぶ。すなわち、コスト関数を構成する複数の項のそれぞれは、複数の決定変数のうちの１以上の決定変数と、複数の重み値のうちの何れか１つの重み値との乗算により表される。

複数の決定変数により表される系の状態は、解と呼ばれる。系の状態が取り得る複数の解の全体集合は、解空間と呼ばれる。コスト関数の最小値を与える解は、厳密解と呼ばれる。コスト関数の最小値に近い値を与える解は、良解と呼ばれる。

厳密解法とは、組合せ最適化問題に対して、コスト関数の最小値を与える厳密解を求解する解法であって、解が厳密解であることが保証される方法である。

ヒューリスティクスな解法とは、組合せ最適化問題に対して、コスト関数の最小値を与える厳密解またはコスト関数の最小値に近い値を与える良解を求解する解法である。ヒューリスティクスな解法は、発見的解法とも呼ばれる。ヒューリスティクスな解法は、解の精度、すなわち、コスト関数の最小値にどの程度近い値を与える解かを表す指標の保証はない。ヒューリスティクスな解法は、厳密解法よりも短い求解時間で実用上有意な精度の解を出力することができる。

組合せ最適化問題の解法の計算量は、解を得るまでに必要な演算の量、例えば積和演算などの回数である。組合せ最適化問題の解を得るまでに必要な求解時間は、計算量だけでなく、演算を処理する計算機の構成にも依存する。例えば、求解時間は、計算機の計算並列度および動作周波数が高いほど短くなる。

ＱＵＢＯ（Quadratic Unconstrained Binary Optimization）問題は、決定変数が二値である、制約無し二次最適化問題である。ＱＵＢＯ問題は、コスト関数に含まれる複数の項のそれぞれが、決定変数の一次式または二次式により表される。狭義の定義のＱＵＢＯ問題は、決定変数が０または１の二値変数である。本実施形態において、ＱＵＢＯ問題は、決定変数が０または１である狭義の定義の問題を表す。狭義の定義のＱＵＢＯ問題では、決定変数をビット変数と呼ぶ場合もある。

ＱＵＢＯ問題のコスト関数は、式（１）のＨ_{ｔｏｔａｌ＿ＱＵＢＯ}により表される。
Ｎは、２以上の整数であり、決定変数の数を表す。ｉ，ｊは、１以上、Ｎ以下の任意の整数を表す。ｂ_ｉは、０または１であり、Ｎ個の決定変数のうちのｉ番目の決定変数を表す。ｂ_ｊは、０または１であり、Ｎ個の決定変数のうちのｊ番目の決定変数を表す。Ｑ_ｉｊは、Ｎ×Ｎの係数行列（Ｑ）に含まれるｉ行、ｊ列の係数を表す。なお、Ｑ_ｉｊ＝Ｑ_ｊｉである。Ｑ_ｉｉは、係数行列（Ｑ）のｉ行、ｉ列に含まれる係数であって、ｉ番目の決定変数の１次項に乗算される係数である。Ｑ_ｉｉは、バイアス係数と呼ばれる。

図１は、イジング問題のモデルを示す図である。イジング問題は、イジングモデルの基底状態を探索する問題である。イジング問題は、ＱＵＢＯ問題の一つである。イジング問題の決定変数は、－１または＋１の離散変数を表す。

イジング問題のコスト関数は、式（２）のＨ_{ｔｏｔａｌ＿Ｉｓｉｎｇ}により表される。
Ｎは、２以上の整数であり、決定変数の数を表す。ｉ，ｊは、１以上、Ｎ以下の任意の整数を表す。ｓ_ｉは、－１または＋１であり、Ｎ個の決定変数のうちのｉ番目の決定変数を表す。ｓ_ｊは、－１または＋１であり、Ｎ個の決定変数のうちのｊ番目の決定変数を表す。Ｊ_ｉｊは、Ｎ×Ｎの係数行列（Ｊ）に含まれるｉ行、ｊ列の係数を表す。なお、Ｊ_ｉｊ＝Ｊ_ｊｉである。ｈ_ｉは、ｉ番目の決定変数の１次項に乗算される係数である。ｈ_ｉは、バイアス係数と呼ばれる。

決定変数がｓ_ｉであるＱＵＢＯ問題は、統計力学における磁性体モデルの一つであるイジング模型の基底状態探索の問題に対応する。このため、ｓ_ｉは、スピン変数と呼ばれる場合もある。また、決定変数の数であるＮは、スピン数と呼ばれる場合もある。また、Ｈ_{ｔｏｔａｌ＿Ｉｓｉｎｇ}は、ジングエネルギーと呼ばれる場合もある。Ｈ_{ｔｏｔａｌ＿Ｉｓｉｎｇ}が最小値となるＮ個のｓ_ｉにより表されるベクトルは、基底状態（基底スピン配置）と呼ばれる場合もある。

ＱＵＢＯ問題のコスト関数とイジング問題のコスト関数とは、定数の値のみが異なる。このため、ＱＵＢＯ問題とイジング問題とは、組合せ最適化問題として同一である。すなわち、ＱＵＢＯ問題とイジング問題とは、相互に変換することができる。例えば、イジング問題とＱＵＢＯ問題とは、式（３－１）、式（３－２）、式（３－３）および式（３－４）により相互に変換される。

ＱＵＢＯおよびイジング問題は、ＮＰ完全であることが知られている。すなわち、多くのＮＰ困難問題は、多項式時間でＱＵＢＯ問題またはイジング問題に変換することができる。従って、実用的な多くの組合せ最適化問題は、ＱＵＢＯ問題またはイジング問題に変換することができる。

イジングマシンは、イジング問題を解く装置である。イジングマシンの多くは、ヒューリスティクスな解法によりイジング問題を解く。電子工学、光学、量子力学、統計力学などに基づく様々な原理のイジングマシンが提案されている。多くのイジングマシンは、短時間で厳密解または良解を出力することができる。

シミュレーテッド分岐アルゴリズムは、組合せ最適化問題を解くためのアルゴリズムである。シミュレーテッド分岐アルゴリズムは、ヒューリスティクスな解法のアルゴリズムである。

シミュレーテッド分岐アルゴリズムは、例えば、非特許文献１～２、特許文献２～６に示されている。シミュレーテッド分岐アルゴリズムは、量子断熱定理に基づく量子力学的最適化手法から着想を得て発見されたため、量子インスパイアドアルゴリズムとも呼ばれる。シミュレーテッド分岐アルゴリズムは、コスト関数が複数の決定変数の二次関数である組合せ最適化問題を解くことができる。シミュレーテッド分岐アルゴリズムは、コスト関数が複数の決定変数の３次以上の関数である組合せ最適化問題、すなわち、ＨＵＢＯ（Higher Order Binary Optimization）問題も解くことができる。例えば、ＨＵＢＯ問題を解くシミュレーテッド分岐アルゴリズムは、特許文献５に示されている。また、シミュレーテッド分岐アルゴリズムは、複数の決定変数の一部または全部に連続値の変数を含む組合せ最適化問題を解くこともできる。複数の決定変数の一部または全部に連続値の変数を含む組合せ最適化問題を解くシミュレーテッド分岐アルゴリズムは、特許文献６に示されている。

シミュレーテッド分岐マシンは、シミュレーテッド分岐アルゴリズムに従った処理を実行する計算装置である。ＱＵＢＯ問題またはイジング問題を解くシミュレーテッド分岐マシンは、イジングマシンの一例である。本実施形態において、シミュレーテッド分岐マシンは、イジング問題を解く。

図２は、シミュレーテッド分岐アルゴリズムにより用いられる内部変数を示す図である。

シミュレーテッド分岐アルゴリズムは、Ｎ個の決定変数（ｓ_１～ｓ_Ｎ）を用いてコスト関数が表される組合せ最適化問題を解く場合、内部変数として、Ｎ個の位置変数（ｘ_１～ｘ_Ｎ）およびＮ個の運動量変数（ｙ_１～ｙ_Ｎ）を用いる。すなわち、シミュレーテッド分岐アルゴリズムは、２×Ｎ個の内部変数を用いる。

Ｎ個の位置変数（ｘ_ｉ）は、Ｎ個の決定変数（ｓ_ｉ）に一対一で対応する。すなわち、Ｎ個の位置変数のうちのｉ番目の位置変数（ｘ_ｉ）は、Ｎ個の決定変数のうちのｉ番目の決定変数（ｓ_ｉ）に対応する。また、Ｎ個の運動量変数（ｙ_ｉ）は、Ｎ個の決定変数（ｓ_ｉ）に一対一で対応する。すなわち、Ｎ個の運動量変数のうちのｉ番目の運動量変数（ｙ_ｉ）は、Ｎ個の決定変数のうちのｉ番目の決定変数（ｓ_ｉ）に対応する。

図３は、シミュレーテッド分岐マシンの処理の流れを示すフローチャートである。シミュレーテッド分岐マシンは、図３に示す流れで、シミュレーテッド分岐アルゴリズムに従った処理を実行する。

まず、Ｓ１１において、シミュレーテッド分岐マシンは、イジング問題を取得する。具体的には、シミュレーテッド分岐マシンは、Ｎ×Ｎ個の係数を含む行列であるＪおよびＮ個のバイアス係数を含むｈを取得する。

続いて、Ｓ１２において、シミュレーテッド分岐マシンは、２×Ｎ個の内部変数、すなわち、Ｎ個の位置変数（ｘ_１～ｘ_Ｎ）およびＮ個の運動量変数（ｙ_１～ｙ_Ｎ）を初期化する。シミュレーテッド分岐マシンは、Ｎ個の位置変数（ｘ_１～ｘ_Ｎ）の初期値およびＮ個の運動量変数（ｙ_１～ｙ_Ｎ）の初期値の両方または何れか一方を、外部から取得してもよい。また、シミュレーテッド分岐マシンは、Ｎ個の位置変数（ｘ_１～ｘ_Ｎ）の初期値およびＮ個の運動量変数（ｙ_１～ｙ_Ｎ）の初期値を乱数発生回路により発生された乱数により生成してもよいし、予め定められた値に設定してもよい。なお、シミュレーテッド分岐マシンは、ヒューリスティクスであるので、同一の問題であっても、Ｎ個の位置変数（ｘ_１～ｘ_Ｎ）の初期値およびＮ個の運動量変数（ｙ_１～ｙ_Ｎ）の初期値の少なくとも一方が異なると、異なる良解を出力する場合がある。

続いて、シミュレーテッド分岐マシンは、予め設定された回数、Ｓ１４からＳ１６の処理を繰り返す（Ｓ１３とＳ１７との間のループ処理）。Ｓ１４からＳ１６の処理は、Ｎ個の位置変数（ｘ_１～ｘ_Ｎ）とＮ行×Ｎ列の重み値を含む行列とを行列乗算する行列演算処理、および、Ｎ個の位置変数（ｘ_１～ｘ_Ｎ）およびＮ個の運動量変数（ｙ_１～ｙ_Ｎ）を時間発展させるための時間発展処理である。

Ｓ１４において、シミュレーテッド分岐マシンは、Ｎ個の運動量変数（ｙ_１～ｙ_Ｎ）のそれぞれを更新するｙ更新処理を実行する。シミュレーテッド分岐マシンは、ｙ更新処理におけるｉ番目の運動量変数（ｙ_ｉ）の更新処理において、Ｎ個の位置変数（ｘ_１～ｘ_Ｎ）と、Ｎ×Ｎ個の行列（Ｊ）のうちのｉ番目の位置変数（ｘ_ｉ）と他の（Ｎ－１）個の位置変数（ｘ_{１～ｉ－１，}ｘ_{ｉ＋１～Ｎ}）との間の相互作用を表すＮ個の係数（Ｊ_ｉ，ｊ）と、ｉ番目のバイアス係数（ｈ_ｉ）とによって、ｉ番目の運動量変数（ｙ_ｉ）を更新する。

続いて、Ｓ１５において、シミュレーテッド分岐マシンは、Ｎ個の位置変数（ｘ_１～ｘ_Ｎ）のそれぞれを更新するｘ更新処理を実行する。シミュレーテッド分岐マシンは、ｘ更新処理におけるｉ番目の位置変数（ｘ_ｉ）の更新処理において、ｉ番目の運動量変数（ｙ_ｉ）によって、ｉ番目の位置変数（ｘ_ｉ）を更新する。

なお、シミュレーテッド分岐マシンは、Ｓ１４の処理とＳ１５の処理とを順序を入れ替えて実行してもよい。

続いて、Ｓ１６において、シミュレーテッド分岐マシンは、Ｎ個の位置変数（ｘ_１～ｘ_Ｎ）のうち、絶対値が１を超えている位置変数に対して壁処理を実行する。さらに、シミュレーテッド分岐マシンは、絶対値が１を超えている位置変数に対応する運動量変数に対しても壁処理を実行する。例えば、シミュレーテッド分岐マシンは、壁処理において、絶対値が１を超えている位置変数の値を、符号を同一とした状態で、絶対値を１または１より小さい値に変更する。また、例えば、シミュレーテッド分岐マシンは、壁処理において、絶対値が１を超えている位置変数に対応する運動量変数の値を０に変更する。

シミュレーテッド分岐アルゴリズムは、ｘ更新処理、ｙ更新処理および壁処理の演算にバリエーションがある。例えば、シミュレーテッド分岐アルゴリズムのバリエーションとして、断熱シミュレーテッド分岐（Adiabatic simulated bifurcation：ａＳＢ）アルゴリズム、弾道シミュレーテッド分岐（Ballistic simulated bifurcation：ｂＳＢ）アルゴリズム、および、離散シミュレーテッド分岐（Discrete simulated bifurcation：ｄＳＢ）アルゴリズムがある。

断熱シミュレーテッド分岐アルゴリズムに従った処理を実行する場合、シミュレーテッド分岐マシンは、ｙ更新処理（Ｓ１４）において式（４－１）を示す演算を実行し、ｘ更新処理（Ｓ１５）において式（４－２）を示す演算を実行する。なお、断熱シミュレーテッド分岐アルゴリズムに従った処理を実行する場合、シミュレーテッド分岐マシンは、壁処理（Ｓ１５）を実行しない。

弾道シミュレーテッド分岐アルゴリズムに従った処理を実行する場合、シミュレーテッド分岐マシンは、ｙ更新処理（Ｓ１４）において式（５－１）を示す演算を実行し、ｘ更新処理（Ｓ１５）において式（５－２）を示す演算を実行し、壁処理（Ｓ１６）において式（５－３）を示す演算を実行する。

離散シミュレーテッド分岐アルゴリズムに従った処理を実行する場合、シミュレーテッド分岐マシンは、ｙ更新処理（Ｓ１４）において式（６－１）を示す演算を実行し、ｘ更新処理（Ｓ１５）において式（６－２）を示す演算を実行し、壁処理（Ｓ１６）において式（６－３）を示す演算を実行する。

なお、式（４－１）、式（４－２）、式（５－１）、式（５－２）、式（５－３）、式（６－１）、式（６－２）および式（６－３）において、ｔ_ｋおよびｔ_ｋ＋１は、時刻を表す。ｔ_ｋ＋１は、ｔ_ｋに単位時間（Δｔ）を加算した時刻である。

ｘ_ｉ（ｔ_ｋ）は、時刻（ｔ_ｋ）におけるｉ番目の位置変数（ｘ_ｉ）の値を示す。ｘ_ｉ（ｔ_ｋ＋１）は、時刻（ｔ_ｋ＋１）におけるｉ番目の位置変数（ｘ_ｉ）の値を示す。ｙ_ｉ（ｔ_ｋ）は、時刻（ｔ_ｋ）におけるｉ番目の運動量変数（ｙ_ｉ）の値を示す。ｙ_ｉ（ｔ_ｋ＋１）は、時刻（ｔ_ｋ＋１）におけるｉ番目の運動量変数（ｙ_ｉ）の値を示す。

Ｋ、ａ_０、ηおよびｃ_０、は、予め定められた定数である。ａ（ｔ_ｋ）は、時刻に応じて変化する関数である。ａ（ｔ_ｋ）は、例えば、ａ（ｔ_１）＝０で、時刻が増加するに従って増加する正の実数であって、終了時刻（Ｔ）においてａ_０となる関数である（ａ（Ｔ）＝ａ_０）。また、ｓｇｎ（ｘ_ｉ（ｔ_ｋ））は、時刻（ｔ_ｋ）におけるｉ番目の位置変数（ｘ_ｉ）の符号を出力する関数であり、ｘ_ｉ（ｔ_ｋ）が０以上であれば＋１、ｘ_ｉ（ｔ_ｋ）が０未満であれば－１となる。

シミュレーテッド分岐マシンは、Ｓ１４～Ｓ１６の処理を予め定められた回数実行した場合、すなわち、時刻ｔが最終時刻Ｔとなるまで演算を実行した場合、Ｓ１３とＳ１７との間のループ処理を抜けて、処理をＳ１８に進める。

Ｓ１８において、シミュレーテッド分岐マシンは、最終時刻におけるＮ個の位置変数（ｘ_１～ｘ_Ｎ）、または、最終時刻におけるＮ個の位置変数（ｘ_１～ｘ_Ｎ）に基づき算出したＮ個の決定変数（ｓ_１～ｓ_Ｎ）を出力する。シミュレーテッド分岐マシンは、Ｎ個の決定変数（ｓ_１～ｓ_Ｎ）のうちのｉ番目の決定変数（ｓ_ｉ）を、ｓｇｎ（ｘ_ｉ）に基づき算出する。

シミュレーテッド分岐マシンは、Ｓ１８の処理を終了すると、シミュレーテッド分岐アルゴリズムに従った処理を終了する。

なお、時間発展処理（Ｓ１３とＳ１７との間のループ処理）の繰り返し回数は、用途に応じて事前に決定される。時間発展処理における１回の処理（Ｓ１４～Ｓ１６の１回の処理）に必要な計算量は、変動しない。このため、シミュレーテッド分岐マシンは、求解時間の変動を小さくすることができる。従って、シミュレーテッド分岐マシンは、決められた時間までに処理を完了しなければならないという時間的制約のあるリアルタイムシステムに適用しても、決められた時間までに確実に解を出力することができる。

また、例えば特許文献２に示されるように、シミュレーテッド分岐マシンは、多数の演算器を含む専用の並列処理回路を用いて構成することができる。これにより、シミュレーテッド分岐マシンは、時間発展処理における１回の処理の計算時間を極めて短くすることができる。また、専用のハードウェア回路に実装されたシミュレーテッド分岐マシンは、ソフトウェア処理の場合と異なり、あらゆる割込み処理が発生しないために、求解時間が厳密に固定される。例えば、専用のハードウェア回路に実装されたシミュレーテッド分岐マシンは、解が得られるまでの時間をクロックサイクル単位で固定することができる。従って、専用のハードウェア回路に実装されたシミュレーテッド分岐マシンは、リアルタイムシステムに適用した場合、時間的制約をより確実に守りながら解を出力することができる。

図４は、イジングマシンとホスト装置とを備える情報処理システムの構成を示す図である。組合せ最適化問題を解く機能を有する情報処理システムを、例えば、イジングマシンとホスト装置とにより構成することができる。ホスト装置は、イジングマシンにより実行される処理以外の処理を実行する。この場合、イジングマシンは、組合せ最適化問題の求解時間を短縮する目的で導入され、アクセラレータまたはオフローダーとみなされる。ホスト装置は、汎用プロセッサと、イジングマシン以外のオフローダー、メモリ、ストレージ、センサ、アクチュエータ、通信インタフェース等を備える。

ホスト装置は、少なくともＱＵＢＯ問題を特定する情報（行列（Ｑ））またはイジング問題を特定するための情報（行列（Ｊ）およびバイアス係数配列（ｈ））を、イジングマシンへと与える。イジングマシンは、ＱＵＢＯ問題を特定する情報（行列（Ｑ））を取得して、イジング問題を特定するための情報（行列（Ｊ）およびバイアス係数配列（ｈ））に変換してもよい。そして、イジングマシンは、最適化処理後に、解としてＮ個の決定変数（ｓ_１～ｓ_Ｎ）を表す配置情報（ｓ^ｏｐｔ）をホスト装置へと返信する。

図５は、シミュレーテッド分岐マシンとホスト装置とを備える情報処理システムの構成を示す図である。

組合せ最適化問題を解く機能を有する情報処理システムは、イジングマシンとしてシミュレーテッド分岐マシンを備えてもよい。この場合、ホスト装置は、イジング問題を特定するための情報（行列（Ｊ）およびバイアス係数（ｈ））を、シミュレーテッド分岐マシンへと与える。さらに、ホスト装置は、Ｎ個の位置変数（ｘ_１～ｘ_Ｎ）の初期値およびＮ個の運動量変数（ｙ_１～ｙ_Ｎ）の初期値を、シミュレーテッド分岐マシンへと与えてもよい。また、ホスト装置は、シミュレーテッド分岐アルゴリズムで用いられる各種の定数および関数（例えば、Ｋ、ａ_０、ｃ_０、ａ（ｔ）およびΔｔ）等をシミュレーテッド分岐マシンへと与えてもよい。シミュレーテッド分岐マシンは、最適化処理後に、解として、Ｎ個の決定変数（ｓ_１～ｓ_Ｎ）を表す配置情報（ｓ^ｏｐｔ）に代えて、Ｎ個の位置変数（ｘ_１～ｘ_Ｎ）を表す配置情報（ｘ^ｏｐｔ）をホスト装置へと返信してもよい。

（第１実施形態）
つぎに、第１実施形態に係る市場システム１０について説明する。

図６は、市場システム１０の構成を示す図である。市場システム１０は、複数の参加者による、複数の対象の電子的取引を実行する。より詳しくは、市場システム１０は、複数の対象のそれぞれについて、複数の参加者のそれぞれから買い注文および売り注文を受け付け、受け付けた買い注文の価格および数量と売り注文の価格および数量とをマッチングさせ、電子的に取引を成立させる。

本実施形態において、市場システム１０は、複数の対象の電子的取引として、複数の株式（複数銘柄の株式）の売買取引を実行する。なお、対象は、市場において取引可能であれば、株式に限らず、債券、株式投資信託、不動産投資信託等の有価証券およびこれらの先物であってもよいし、為替、金利および金利先物等の金融商品であってもよいし、金、原油および穀物等の商品およびこれらの商品先物等であってもよい。

市場システム１０は、市場サーバ装置１２と、複数のクライアント装置１４とを備える。

市場サーバ装置１２は、市場の管理者により用いられるコンピュータである。市場サーバ装置１２は、ネットワークを介して複数のクライアント装置１４に接続される。

複数のクライアント装置１４のそれぞれは、市場の参加者により用いられる装置である。複数のクライアント装置１４のそれぞれは、例えばコンピュータにより実現される。

複数のクライアント装置１４のそれぞれは、複数の株式のうちの何れの株式の取引をするかを決定する。複数のクライアント装置１４のそれぞれは、複数の株式のうち取引をすると決定した株式についての取引情報を含む発注パケットを生成して市場サーバ装置１２に送信する。発注パケットは、取引情報として、例えば、複数の株式のうちの取引をする株式を識別する識別情報、識別情報により識別される株式に対する売り注文または買い注文を表す売買方向、価格（すなわち、株価）、および、数量（すなわち、株数）を含む。なお、価格は、特定の値に限らず、例えば、市場開始後の売買成立時の値であってもよいし、一定の幅を有する値であってもよい。

市場サーバ装置１２は、複数の株式の取引を実行する。市場サーバ装置１２は、受信部１６と、マッチング部１７と、配信部１８とを含む。

受信部１６は、複数のクライアント装置１４のそれぞれから送信された発注パケットを受信する。受信部１６は、受信した発注パケットの情報をマッチング部１７に与える。

マッチング部１７は、複数の株式のそれぞれ毎に、売り注文の価格および数量と、買い注文の価格および数量とのマッチングを行い、価格および数量が一致した売り注文と買い注文との取引を、受け付け順に成立させる。マッチング部１７は、取引が成立した注文についての情報、および、取引が成立していない注文についての情報を配信部１８に与える。

配信部１８は、マッチング部１７から取得した情報に基づき、株式の取引の状況を示す情報を含む市況パケットを、複数のクライアント装置１４に一斉配信する。市況パケットは、例えば、複数の株式のそれぞれ毎に生成される。市況パケットは、株式を識別する識別情報、識別情報により識別される株式について取引が成立した最新の価格である取引価格を含む。

また、市況パケットは、複数の株式のそれぞれ毎の気配情報を含んでもよい。気配情報は、複数の株式のそれぞれ毎に、取引が成立していない買い注文の価格および数量を示す情報、および、取引が成立していない売り注文の価格および数量を示す情報である。

配信部１８は、市況パケットを不定期に配信する。例えば、配信部１８は、取引成立時に、取引が成立した株式について市況パケットを配信する。例えば、複数のクライアント装置１４のそれぞれは、不定期に配信される市況パケットを取得し、取得した市況パケットに含まれる情報に基づき、複数の株式のうちの何れの株式の取引をするかを決定する。そして、複数のクライアント装置１４のそれぞれは、決定した株式について発注パケットを生成して、市場サーバ装置１２に送信する。

本実施形態に係る情報処理装置２０は、市場システム１０におけるクライアント装置１４として機能する。情報処理装置２０は、プロセッサおよびメモリ等を含むコンピュータにより実現されてもよいし、プロセッサおよびメモリ等に加えて、専用のハードウェア回路を含む構成であってもよい。

ここで、情報処理装置２０は、不定期に取得する市況パケットに基づき組合せ最適化問題を生成し、生成した組合せ最適化問題を求解し、求解して得られた組合せ最適化問題の解に基づき、複数の株式のそれぞれについて取引するか否か決定する。

本実施形態において、情報処理装置２０は、組合せ最適化問題におけるコスト関数として、式（７）に示す関数を用いる。

式（７）において、Ｎは、２以上の整数であり、市場サーバ装置１２において取引がされる複数の株式の銘柄数を表す。ｉは、１以上、Ｎ以下の整数であり、複数の株式のそれぞれを識別するインデックスである。

式（７）のコスト関数は、Ｎ個の決定変数を含む。ｂ_ｉは、０または１の二値であり、複数の株式のうちのｉ番目の株式を取引するか否かを表す決定変数である。本実施形態において、ｂ_ｉは、取引する場合に１、取引しない場合に０を表す。

ｔは、１日における取引開始時刻から取引終了時刻までの間における任意の時刻を表す。ｔは、取引開始時刻において０であり、取引開始時刻から時間経過に従って増加する。本実施形態において、ｔは、整数であり、時刻をインデックス化して表す。

ｐ_ｉ（ｔ）は、ｉ番目の株式における、時刻ｔの取引価格、すなわち、時刻ｔの株価である。ｐ_ｉ（０）は、ｉ番目の株式における、取引開始時刻の取引価格、すなわち、取引開始時刻の株価である。αおよびβは、予め設定された定数である。

ｐ_ｉ（ｔ）／ｐ_ｉ（０）－１は、取引開始時刻の取引価格を基準とする騰落率を表す。ｐ_ｉ（ｔ）／ｐ_ｉ（０）－１は、０より大きい場合、ｉ番目の株式の価格が上昇していることを表し、０より小さい場合、ｉ番目の株式の価格が下落していることを表す。

また、ｓｇｎ（ｐ_ｉ（ｔ）／ｐ_ｉ（０）－１）は、ｐ_ｉ（ｔ）／ｐ_ｉ（０）－１が０以上の場合、＋１、ｐ_ｉ（ｔ）／ｐ_ｉ（０）－１が０より小さい場合に、－１となる符号関数である。

式（７）のコスト関数の右辺第１項は、複数の株式のそれぞれの騰落率と、予め設定されたαとの差分を評価する項である。従って、式（７）のコスト関数は、騰落率がαより大きい株式の取引をする場合、減少する。

また、情報処理装置２０は、ｉ番目の株式に対する売買方向、すなわち、売り注文とするか、買い注文とするかを、騰落率によって決定する。情報処理装置２０は、例えば、上昇トレンドの場合に買い注文をする場合、すなわち、順張りをする場合、騰落率が正の場合に買い注文、騰落率が負の場合に売り注文をする。反対に、情報処理装置２０は、例えば、上昇トレンドの場合に売り注文をする場合、すなわち、逆張りをする場合、騰落率が正の場合に売り注文、騰落率が負の場合に買い注文をする。本実施形態において、情報処理装置２０は、騰落率が正の場合に売り注文、騰落率が負の場合に買い注文をする。

式（７）のコスト関数の右辺第２項は、売り注文をする株式の数と、買い注文をする株式の数の差を評価する項である。式（７）のコスト関数の右辺第２項は、売り注文をする株式の数と、買い注文をする株式の数の差が０である場合、０となり、差が大きくなる程、大きくなる。従って、式（７）のコスト関数は、例えば、騰落率の差の絶対値が大きい、すなわち、騰落率の相関性が小さい、売買方向が逆の２個の株式の組を取引する場合、減少する。また、式（７）のコスト関数は、例えば、売り注文をする株式の数と買い注文をする株式の数とが同数の複数の株式を含む株式群であって、互いの騰落率の差の絶対値が大きい、すなわち、互いに騰落率の相関性が小さい複数の株式を含む株式群を取引する場合、減少する。

以上から、式（７）のコスト関数を最小化する組合せ最適化問題は、騰落率が大きい株式を売買しつつ、売り注文をする株式の数と買い注文をする株式の数の差を小さくするようにリスク分散をした解を得ることができる。

情報処理装置２０は、このようなコスト関数を最小化する組合せ最適化問題の解、すなわち、Ｎ個の決定変数の値を取得する。情報処理装置２０は、Ｎ個の決定変数のうち値が１となっている決定変数に対応する株式の取引をすることを決定する。そして、情報処理装置２０は、複数の株式のうち取引を実行すると決定した株式についての取引情報を含む発注パケットを生成し、市場サーバ装置１２に送信する。

なお、情報処理装置２０は、このような式（７）に示すコスト関数以外のコスト関数を最小化する組合せ最適化問題を求解してもよい。

図７は、第１実施形態に係る情報処理装置２０の構成を示す図である。

情報処理装置２０は、不定期に与えられるデータを取得し、取得したデータに基づき組合せ最適化問題を生成し、生成した組合せ最適化問題の解に基づき出力データを生成する。そして、情報処理装置２０は、生成した出力データを、情報処理装置２０とは異なる第１装置に出力する。本実施形態においては、情報処理装置２０は、データとして、市場サーバ装置１２から不定期に与えられる市況パケットを受信する。情報処理装置２０は、受信した市況パケットに基づき組合せ最適化問題を生成し、生成した組合せ最適化問題の解に基づき、出力データとして発注パケットを生成する。そして、本実施形態においては、情報処理装置２０は、生成した発注パケットを、第１装置の一例である市場サーバ装置１２に送信する。

情報処理装置２０は、入力メモリ３２と、取得部３６と、ソルバ装置４０と、問題生成部４２と、処理実行部４６とを備える。

入力メモリ３２は、組合せ最適化問題のコスト関数に含まれる複数の重み値の基となる複数の入力値を記憶する。本実施形態においては、入力メモリ３２は、複数の入力値として、複数の取引価格に応じた値を記憶する。入力メモリ３２に記憶される複数の取引価格に応じた値は、複数の株式に一対一に対応する。すなわち、入力メモリ３２は、複数の株式のそれぞれ毎に、取引価格に応じた値を記憶する。取引価格に応じた値は、取引価格であってもよいし、取引価格に対して所定の処理または演算をした値であってもよい。例えば。取引価格に応じた値は、取引開始時刻の取引価格に対する最新の取引価格の割合を表す騰落率であってもよい。

取得部３６は、不定期に繰り返して与えられるデータを取得する。取得部３６が取得するデータは、複数の対象のうちの少なくとも１つの対象に関する入力情報を含む。そして、取得部３６は、データを取得した場合、取得したデータに含まれる入力情報に基づいて、入力メモリ３２に記憶される複数の入力値のうちの、取得したデータに含まれる入力情報に関する対象に対応する入力値を書き換える。

本実施形態において、取得部３６は、不定期に繰り返して与えられるデータの一例である市況パケットを、市場サーバ装置１２から取得する。市況パケットは、入力情報として、複数の株式のうちの少なくとも１つの株式の取引価格を含む。そして、取得部３６は、市況パケットを取得した場合、取得した市況パケットに含まれる取引価格に基づいて、入力メモリ３２に記憶された複数の株式のそれぞれ毎の取引価格に応じた値のうちの、取得した市況パケットに示される株式についての取引価格に応じた値を書き換える。

ソルバ装置４０は、問題生成部４２から組合せ最適化問題を受け付けて、受け付けた組合せ最適化問題を求解する。そして、ソルバ装置４０は、受け付けた組合せ最適化問題の解を出力する。本実施形態において、ソルバ装置４０は、イジングマシンの一つであるシミュレーテッド分岐マシンであり、専用のハードウェア回路に実装される。なお、ソルバ装置４０は、シミュレーテッド分岐マシンでなく、他のアルゴリズムに基づき組合せ最適化問題を解いてもよい。

また、本実施形態において、ソルバ装置４０は、重みメモリ５０（第１メモリ）と、パターンメモリ５２（第２メモリ）とを含む。重みメモリ５０は、組合せ最適化問題のコスト関数に含まれる複数の重み値を記憶する。例えば、重みメモリ５０は、式（７）に示したコスト関数に含まれる複数の重み値を表す行列（Ｊ）およびバイアス係数配列（ｈ）を記憶する。パターンメモリ５２は、重みメモリ５０における複数の重み値のそれぞれの記憶位置を示すパターン情報（第１情報）を記憶する。

問題生成部４２は、取得部３６が取得したデータに基づき組合せ最適化問題を生成して、生成した組合せ最適化問題をソルバ装置４０に求解させる。より具体的には、問題生成部４２は、入力メモリ３２に記憶される複数の入力値に基づき組合せ最適化問題におけるコスト関数に含まれる複数の重み値を生成して、生成した複数の重み値を重みメモリ５０に書き込む。本実施形態においては、ソルバ装置４０がイジングマシンであり、組合せ最適化問題がイジング問題である。従って、問題生成部４２は、行列（Ｊ）およびバイアス係数配列（ｈ）を生成し、生成した行列（Ｊ）およびバイアス係数配列（ｈ）を重みメモリ５０に書き込む。

本実施形態において、問題生成部４２は、式（７）に示したコスト関数を最小化する組合せ最適化問題を生成する。より具体的には、問題生成部４２は、入力メモリ３２に記憶される複数の入力値に基づき、式（７）に示した組合せ最適化問題のコスト関数に含まれる複数の重み値を生成し、生成した複数の重み値を重みメモリ５０に書き込む。より詳しくは、問題生成部４２は、入力メモリ３２に記憶された複数の株式の取引価格に応じた値に基づき、式（７）により得られる行列（Ｊ）およびバイアス係数配列（ｈ）を生成し、生成した行列（Ｊ）およびバイアス係数配列（ｈ）を重みメモリ５０に書き込む。

さらに、問題生成部４２は、重みメモリ５０における複数の重み値のそれぞれの記憶位置を特定するためのパターン情報を生成する。そして、問題生成部４２は、生成したパターン情報をパターンメモリ５２に書き込む。

また、問題生成部４２は、データを取得したことに応じて、または、予め設定された周期で、組合せ最適化問題を生成して、組合せ最適化問題をソルバ装置４０に求解させる。本実施形態においては、問題生成部４２は、取得部３６が市況パケットを取得したことに応じて、または、予め設定された周期で、組合せ最適化問題を生成して、組合せ最適化問題をソルバ装置４０に求解させる。

ただし、問題生成部４２は、組合せ最適化問題の生成を開始してから、生成した組合せ最適化問題の解が出力されるまでの求解処理期間中においては、取得部３６が新たな市況パケットを取得しても、新たな組合せ最適化問題を生成しない。また、予め設定された周期は、組合せ最適化問題の生成を開始してから、生成した組合せ最適化問題の解を出力するまでに要する時間よりも長い。また、予め設定された周期は、一定時間毎でなくてもよく、時間的な変動があってもよい。

処理実行部４６は、ソルバ装置４０から組合せ最適化問題の解を取得する。本実施形態においては、処理実行部４６は、式（７）に含まれる複数の決定変数（ｂ_１～ｂ_Ｎ）の値（０または１）を解として取得する。処理実行部４６は、ソルバ装置４０から解を取得したことに応じて、取得した解に基づく処理を実行する。

例えば、処理実行部４６は、ソルバ装置４０から組合せ最適化問題の解を取得した場合、取得した解に基づき、複数の株式のうちの解により特定された少なくとも１つの株式に対して所定操作をすることを示す出力情報を含む出力データを生成する。そして、処理実行部４６は、出力データを第１装置へ出力する。

本実施形態においては、処理実行部４６は、ソルバ装置４０から組合せ最適化問題の解を取得した場合、出力データの一例である発注パケットを生成する。発注パケットは、出力情報として、複数の決定変数（ｂ_１～ｂ_Ｎ）の値のうち取引をすることを示す値（１）となっている決定変数に対応する株式について、所定操作である買い注文または売り注文をすることを示す取引情報を含む。そして、処理実行部４６は、生成した発注パケットを第１装置の一例である市場サーバ装置１２に出力する。

ここで、本実施形態において、組合せ最適化問題におけるコスト関数に含まれる複数の重み値は、所定の第１領域における位置を表すインデックスにより識別される。例えば、式（７）の右辺第２項に含まれる複数の重み値は、Ｎ行×Ｎ列における行列（Ｊ）の行番号（ｉ）および列番号（ｊ）を表すインデックス（ｉ，ｊ）により識別される。

さらに、本実施形態において、複数の重み値のうちの一部分である第１部分重み群は、他の一部分である第２部分重み群と同一である。例えば、所定の第１領域における一部である第１部分領域に含まれる第１部分重み群は、所定の第１領域における他の一部である第２部分領域に含まれる第２部分重み群と同一である。例えば、Ｎ行×Ｎ列における行列（Ｊ）における第１行に含まれるＮ個の重み値は、行列（Ｊ）における第２行に含まれるＮ個の重み値と同一である。

本実施形態において、問題生成部４２は、第１部分重み群および第２部分重み群を重みメモリ５０における共通の領域に書き込む。そして、ソルバ装置４０は、パターンメモリ５２に記憶されたパターン情報に基づき、重みメモリ５０から複数の重み値のそれぞれを読み出して、解を求解する。

図８は、情報処理装置２０の処理タイミングを示すタイミングチャートである。情報処理装置２０は、例えば図８に示す流れで処理を実行する。

取得部３６は、市場サーバ装置１２から市況パケットを取得した場合、入力メモリ３２に記憶された複数の株式のそれぞれの取引価格に応じた値のうちの、市況パケットに含まれる取引価格に関する株式についての取引価格に応じた値を書き換える。これにより、入力メモリ３２に記憶される複数の株式のそれぞれの取引価格に応じた値は、変更される（図８のｔ_１，ｔ_５）。

問題生成部４２は、入力メモリ３２に記憶された複数の株式のそれぞれの取引価格に応じた値に基づき、組合せ最適化問題におけるコスト関数に含まれる複数の重み値を生成する。そして、問題生成部４２は、生成した複数の重み値をソルバ装置４０の重みメモリ５０に書き込んで、ソルバ装置４０に求解処理を実行させる（図８のｔ_２，ｔ_６）。例えば、問題生成部４２およびソルバ装置４０は、市場サーバ装置１２から市況パケットを取得する毎、または、予め定められた時間毎に、問題生成を実行する。

ソルバ装置４０は、複数の重み値が重みメモリ５０に書き込まれた後に、求解処理を開始する。ソルバ装置４０は、求解処理を完了した場合、組合せ最適化問題の解を処理実行部４６に与える（図８のｔ_３，ｔ_７）。

処理実行部４６は、ソルバ装置４０から組合せ最適化問題の解を取得したことに応じて、発注パケットを生成する。そして、処理実行部４６は、生成した発注パケットを市場サーバ装置１２に出力する（図８のｔ_４，ｔ_８）。

図９は、式（７）の右辺第２項からＱＵＢＯにおけるＱ行列を生成するための疑似コード６０を示す図である。

例えば、式（７）の右辺第２項に含まれる行列（Ｊ）におけるＮ個の行のそれぞれは、以下に説明するように、２個のパターンの何れかにより表される。

まず、式（７）の右辺第２項からＱＵＢＯにおけるＮ行×Ｎ列のＱ行列を生成することを考える。式（７）の右辺第２項からＱＵＢＯにおけるＮ行×Ｎ列のＱ行列を生成する場合、問題生成部４２は、図９に示す疑似コード６０を実行する。

なお、ｐ＿ｓｇｎ（ｉ）は、ｓｇｎ（ｐ_ｉ（ｔ）／ｐ_ｉ（０）－１）を表す。また、ｐ＿ｓｇｎ（ｊ）は、ｓｇｎ（ｐ_ｊ（ｔ）／ｐ_ｊ（０）－１）を表す。

Ｑ行列の１行目に含まれるＮ個の重み値（Ｑ_１，１，Ｑ_１，２，…，Ｑ_１，Ｎ，）は、｛β×ｐ＿ｓｇｎ（１）×ｐ＿ｓｇｎ（１），β×ｐ＿ｓｇｎ（１）×ｐ＿ｓｇｎ（２），…，β×ｐ＿ｓｇｎ（１）×ｐ＿ｓｇｎ（Ｎ）｝となる。

ｐ＿ｓｇｎ（ｉ）およびｐ＿ｓｇｎ（ｊ）は、＋１または－１である。従って、Ｑ行列の１行目に含まれるＮ個の重み値（Ｑ_１，１，Ｑ_１，２，…，Ｑ_１，Ｎ，）は、β×ｐ＿ｓｇｎ（１）が＋１である場合、｛β×ｐ＿ｓｇｎ（１），β×ｐ＿ｓｇｎ（２），…，β×ｐ＿ｓｇｎ（Ｎ）｝となる。また、Ｑ行列の１行目に含まれるＮ個の重み値（Ｑ_１，１，Ｑ_１，２，…，Ｑ_１，Ｎ，）は、β×ｐ＿ｓｇｎ（１）が－１である場合、｛－β×ｐ＿ｓｇｎ（１），－β×ｐ＿ｓｇｎ（２），…，－β×ｐ＿ｓｇｎ（Ｎ）｝となる。Ｑ行列の１行目以外の他の行も、１行目と同様である。

すなわち、Ｑ行列におけるＮ個の行のそれぞれは、｛β×ｐ＿ｓｇｎ（１），β×ｐ＿ｓｇｎ（２），…，β×ｐ＿ｓｇｎ（Ｎ）｝または｛－β×ｐ＿ｓｇｎ（１），－β×ｐ＿ｓｇｎ（２），…，－β×ｐ＿ｓｇｎ（Ｎ）｝の２個のパターンの何れか一方のパターンとなる。

Ｑ行列をイジング問題における行列（Ｊ）に変換した場合も、同様に、Ｎ個の行のそれぞれは、２個のパターンの何れか一方のパターンとなる。

すなわち、行列（Ｊ）におけるＮ個の行のそれぞれは、｛－０．５×β×ｐ＿ｓｇｎ（１），－０．５×β×ｐ＿ｓｇｎ（２），…，－０．５×β×ｐ＿ｓｇｎ（Ｎ）｝の第１パターンまたは｛０．５×β×ｐ＿ｓｇｎ（１），０．５×β×ｐ＿ｓｇｎ（２），…，０．５×β×ｐ＿ｓｇｎ（Ｎ）｝の第２パターンの何れか一方のパターンとなる。

本実施形態において、問題生成部４２は、式（７）の右辺第２項に含まれる行列（Ｊ）を生成する場合、Ｎ個の行の全てを生成することに代えて、第１パターンおよび第２パターンを生成する。そして、問題生成部４２は、第１パターンおよび第２パターンの２個のパターン、すなわち、２×Ｎ個の重み値を重みメモリ５０に書き込む。

例えば、重みメモリ５０は、第１記憶領域と、第２記憶領域とを含む。この場合、問題生成部４２は、第１パターンのＮ個の重み値を第１記憶領域に書き込み、第２パターンのＮ個の重み値を第２記憶領域に書き込む。

さらに、問題生成部４２は、式（７）の右辺第２項に含まれる行列（Ｊ）におけるＮ個の行のそれぞれが、第１パターンであるか、第２パターンであるかを示すパターン情報を生成する。例えば、問題生成部４２は、１行目からＮ行目のそれぞれについて、β×ｐ＿ｓｇｎ（ｉ）を算出する。続いて、問題生成部４２は、１行目からＮ行目のそれぞれについて、β×ｐ＿ｓｇｎ（ｉ）の値（＋１または－１）を示すパターン情報を生成する。そして、問題生成部４２は、生成したパターン情報をパターンメモリ５２に書き込む。

ソルバ装置４０は、組合せ最適化問題の求解中に、行列（Ｊ）に含まれるＮ×Ｎ個の重み値を重みメモリ５０から読み出す場合、パターンメモリ５２に記憶されたパターン情報を参照して、読み出し対象となる対象重み値の行が第１パターンであるか、第２パターンであるかを判断する。そして、ソルバ装置４０は、対象重み値の行が第１パターンである場合、重みメモリ５０における第１記憶領域に記憶されたＮ個の重み値のうちの対象重み値の列に対応する重み値を読み出す。また、ソルバ装置４０は、対象重み値の行が第２パターンである場合、重みメモリ５０における第２記憶領域に記憶されたＮ個の重み値のうちの対象重み値の列に対応する重み値を読み出す。これにより、ソルバ装置４０は、第１パターンのＮ個の重み値、第２パターンのＮ個の重み値およびパターン情報に基づき、Ｎ×Ｎ個の重み値のそれぞれを読み出すことができる。

以上のように、第１実施形態に係る情報処理装置２０は、組合せ最適化問題におけるコスト関数に含まれる複数の重み値のうち、パターンが同一の第１部分重み群および第２重み群を重みメモリ５０の共通の領域に記憶させる。これにより、情報処理装置２０は、複数の重み値の全てを生成するのではなく、複数の重み値の一部分を生成すればよいので、複数の重み値の全てを生成する場合の生成時間と比較して、短い時間で組合せ最適化問題を生成することができる。従って、情報処理装置２０は、組合せ最適化問題を高速に生成して、ソルバ装置４０に早期に求解を開始させることができる。

さらに、ソルバ装置４０は、複数の重み値の全てを記憶せずに、複数の重み値の一部分を記憶すればよいので、重みメモリ５０のサイズを小さくすることができる。これにより、本実施形態に係る情報処理装置２０は、ソルバ装置４０の構成を小さくすることができる。

（第２実施形態）
つぎに、第２実施形態に係る市場システム１０について説明する。第２実施形態に係る市場システム１０は、第１実施形態と略同一の機能および構成を有するので、略同一の機能および構成を有する要素については同一の符号を付けて、相違点を除き詳細な説明を省略する。第３実施形態以降も同様である。

図１０は、第２実施形態に係る組合せ最適化問題におけるコスト関数に含まれる複数の重み値の一例を示す図である。

例えば、複数の重み値のそれぞれは、所定の第１領域における位置を表すインデックスにより識別される。例えば、複数の重み値が行列により表される場合、複数の重み値のそれぞれは、行列における行番号と列番号との組により表されるインデックスにより識別される。本実施形態において、行列における任意の行の番号は、ｉと表される。また、行列における任意の列の番号は、ｊと表される。

本実施形態において、所定の第１領域は、行列を用いて表される２次元空間である。しかし、所定の第１領域は、配列により表される１次元空間であってもよいし、テンソルにより表される３次元空間および４次元空間等の多次元空間であってもよい。

図１１は、Ｍ個の部分領域、Ｋ個のパターン、パターン情報、領域変換情報、および、部分アドレス変換情報の一例を示す図である。

本実施形態において、複数の重み値が配置される所定の第１領域は、同一の形状を有するＭ個の領域に分割される。なお、Ｍは、３以上の整数である。

図１１の例においては、所定の第１領域は、行方向に４個の部分領域に分割され、列方向に４個の部分領域に分割されている。すなわち、図１１の例においては、所定の第１領域は、同一形状の１６個の部分領域に分割される。なお、所定の第１領域が４次元空間等の多次元空間である場合、Ｍ個の部分領域のそれぞれは、多次元の空間であってよい。

また、Ｍ個の部分領域のそれぞれは、ブロック番号（Ｂ＿Ｎ）により識別される。例えば、図１１においては、１６個の部分領域のそれぞれは、１から１６のブロック番号（Ｂ＿Ｎ）により識別される。

Ｍ個の部分領域のそれぞれは、複数の重み値の一部である部分重み群が配置される。そして、Ｍ個の部分領域のそれぞれに配置される部分重み群は、Ｋ個のパターン（Ｋは、２以上、Ｍより小さい整数）のうちの何れのパターンにより表される。すなわち、Ｍ個の部分領域のうち同一のパターンを含む２以上の部分領域は、同一の部分重み群を含む。

また、パターン情報は、Ｍ個の部分領域のそれぞれが、Ｋ個のパターンうちの何れのパターンの部分重み群を含むかを示す。例えば、パターン情報は、ブロック番号（Ｂ＿Ｎ）をインデックスとして、パターンを識別する情報（Ｐｋ）を含む。

また、領域変換情報は、所定の第１領域における対象重み値の位置を表すインデックスを、Ｍ個の部分領域のうちの対象重み値が含まれる部分領域を識別するブロック番号（Ｂ＿Ｎ）に変換するための情報である。例えば、領域変換情報は、行番号（ｉ）および列番号（ｊ）の組を、ブロック番号（Ｂ＿Ｎ）に変換する関数｛ｆ（ｉ，ｊ）｝である。

また、部分アドレス変換情報は、所定の第１領域における対象重み値の位置を表すインデックスを、部分領域内における対象重み値の位置を表す部分アドレス（ｉ´，ｊ´）に変換するための情報である。例えば、部分アドレス変換情報は、行番号（ｉ）および列番号（ｊ）の組を、部分アドレス（ｉ´，ｊ´）に変換する関数｛ｇ（ｉ，ｊ）｝であってもよい。

本実施形態において、問題生成部４２は、組合せ最適化問題の生成において、このようなＫ個のパターン、パターン情報、領域変換情報および部分アドレス変換情報を生成する。そして、問題生成部４２は、生成したＫ個のパターン、パターン情報、領域変換情報および部分アドレス変換情報をソルバ装置４０に与える。

なお、所定の第１領域に対するＭ個の部分領域の分割位置が固定されている場合、問題生成部４２は、領域変換情報および部分アドレス変換情報を生成しなくてもよい。この場合、ソルバ装置４０は、領域変換情報および部分アドレス変換情報が予め設定されている。

図１２は、第２実施形態に係るソルバ装置４０の構成を示す図である。

第２実施形態に係るソルバ装置４０は、探索回路６２と、部分領域特定回路６４と、部分アドレス特定回路６６と、重みメモリ５０と、パターンメモリ５２と、セレクタ６８とを含む。

探索回路６２は、重みメモリ５０に記憶された複数の重み値のそれぞれを読み出して、コスト関数を最小化する解を探索する。複数の重み値のうちの対象重み値（Ｊ_ｉ，ｊ）を読み出す場合、探索回路６２は、対象重み値（Ｊ_ｉ，ｊ）の所定の第１領域における位置を表すインデックスを指定する。例えば、探索回路６２は、インデックスとして、対象重み値（Ｊ_ｉ，ｊ）の行番号（ｉ）および列番号（ｊ）を指定する。

部分領域特定回路６４は、問題生成部４２から、領域変換情報（ｆ（ｉ，ｊ））を受け取る。所定の第１領域に対するＭ個の部分領域の分割位置が固定されている場合には、部分領域特定回路６４は、領域変換情報（ｆ（ｉ，ｊ））が予め設定されていてもよい。

部分領域特定回路６４は、探索回路６２が対象重み値（Ｊ_ｉ，ｊ）を読み出す場合、対象重み値（Ｊ_ｉ，ｊ）の行番号（ｉ）および列番号（ｊ）をインデックスとして取得する。そして、部分領域特定回路６４は、領域変換情報（ｆ（ｉ，ｊ））および対象重み値（Ｊ_ｉ，ｊ）のインデックスに基づき、Ｍ個の部分領域のうち、対象重み値（Ｊ_ｉ，ｊ）が含まれる対象部分領域を識別するブロック番号（Ｂ＿Ｎ）を出力する。

部分アドレス特定回路６６は、問題生成部４２から、部分アドレス変換情報（ｇ（ｉ，ｊ））を受け取る。所定の第１領域に対するＭ個の部分領域の分割位置が固定されている場合には、部分アドレス特定回路６６は、部分アドレス変換情報（ｇ（ｉ，ｊ））が予め設定されていてもよい。

部分アドレス特定回路６６は、探索回路６２が対象重み値（Ｊ_ｉ，ｊ）を読み出す場合、対象重み値（Ｊ_ｉ，ｊ）の行番号（ｉ）および列番号（ｊ）を取得する。そして、部分アドレス特定回路６６は、部分アドレス変換情報（ｇ（ｉ，ｊ））および対象重み値（Ｊ_ｉ，ｊ）のインデックスに基づき、対象部分領域内における対象重み値（Ｊ_ｉ，ｊ）の位置を表す対象部分アドレス（ｉ´，ｊ´）を出力する。

パターンメモリ５２は、問題生成部４２からパターン情報が書き込まれる。パターンメモリ５２は、部分領域特定回路６４からブロック番号（Ｂ＿Ｎ）を受け取る。パターンメモリ５２は、ブロック番号（Ｂ＿Ｎ）を受け取った場合、記憶しているパターン情報における、受け取ったブロック番号（Ｂ＿Ｎ）により識別されるパターンを示す情報（Ｐｋ）を出力する。

重みメモリ５０は、Ｋ個の部分メモリ７０－１～７０－Ｋを含む。Ｋ個の部分メモリ７０－１～７０－Ｋは、Ｋ個のパターンに一対一で対応する。すなわち、Ｋ個の部分メモリ７０－１～７０－Ｋのうちのｋ番目の部分メモリ７０－ｋ（ｋは、１以上、Ｋ以下の整数）は、Ｋ個のパターンのうちのｋ番目のパターンに対応する。Ｋ個の部分メモリ７０－１～７０－Ｋのそれぞれは、Ｋ個のパターンのうちの対応するパターンの部分重み群が、問題生成部４２により書き込まれる。すなわち、ｋ番目の部分メモリ７０－ｋは、ｋ番目のパターンの部分重み群が書き込まれる。

Ｋ個の部分メモリ７０－１～７０－Ｋのそれぞれは、部分アドレス特定回路６６から対象部分アドレス（ｉ´，ｊ´）を受け取る。Ｋ個の部分メモリ７０－１～７０－Ｋのそれぞれは、対象部分アドレス（ｉ´，ｊ´）を受け取った場合、記憶している部分重み群のうちの対象部分アドレス（ｉ´，ｊ´）により識別される重み値を出力する。

セレクタ６８は、パターンメモリ５２から、ブロック番号（Ｂ＿Ｎ）により識別されるパターンを示す情報（Ｐｋ）を受け取る。セレクタ６８は、パターンを示す情報（Ｐｋ）を受け取った場合、Ｋ個の部分メモリ７０－１～７０－Ｋのうち、受け取ったパターン示す情報（Ｐｋ）により指定される１個の部分メモリ７０を選択する。そして、セレクタ６８は、パターンメモリ５２から、選択した部分メモリ７０から出力される重み値を、対象重み値（Ｊ_ｉ，ｊ）として探索回路６２に与える。

このようにソルバ装置４０は、複数の重み値のうちの対象重み値を読み出す場合、Ｍ個の部分領域のうち、対象重み値が含まれる対象部分領域を特定する。続いて、ソルバ装置４０は、パターン情報に基づき、Ｋ個のパターンのうちの、対象部分領域における対象パターンを特定する。続いて、ソルバ装置４０は、対象部分領域における対象重み値の位置を表す対象部分アドレスを特定する。そして、ソルバ装置４０は、重みメモリ５０から、対象パターンの部分重み群における、対象部分アドレスにより特定される重み値を、対象重み値として読み出す。これにより、ソルバ装置４０は、Ｋ個のパターンから、対象重み値（Ｊ_ｉ，ｊ）を読み出すことができる。

以上のように、第２実施形態に係る情報処理装置２０は、Ｋ個のパターンの部分重み群を重みメモリ５０に記憶させる。これにより、情報処理装置２０は、複数の重み値の全てを生成するのではなく、Ｋ個のパターンの部分重み群を生成すればよいので、複数の重み値の全てを生成する場合の生成時間と比較して、短い時間で組合せ最適化問題を生成することができる。従って、情報処理装置２０は、組合せ最適化問題を高速に生成して、ソルバ装置４０に早期に求解を開始させることができる。

さらに、ソルバ装置４０は、複数の重み値の全てを記憶せずに、Ｋ個のパターンの部分重み群を記憶すればよいので、重みメモリ５０のサイズを小さくすることができる。これにより、本実施形態に係る情報処理装置２０は、ソルバ装置４０の構成を小さくすることができる。

（第３実施形態）
つぎに、第３実施形態に係る市場システム１０について説明する。

図１３は、第３実施形態に係るソルバ装置４０の構成を示す図である。第３実施形態に係る情報処理装置２０は、シミュレーテッド分岐アルゴリズムを実行するソルバ装置４０を備える。

ソルバ装置４０は、演算回路７１と、入力回路７２と、出力回路７３と、設定回路７４とを備える。

演算回路７１は、時刻を表すパラメータであるｔを、初期時刻（例えば０）から終了時刻まで、単位時間（Δｔ）ずつ増加させる。演算回路７１は、Ｎ個の仮想点（仮想的な粒子）のそれぞれに対応付けられた、第１変数（ｘ_ｉ）および第２変数（ｙ_ｉ）を算出する。Ｎ個の仮想点は、イジングモデルにおけるＮ個のスピンに対応する。Ｎ個の仮想点のうちのｉ番目の仮想点は、イジングモデルにおけるＮ個のスピンのうちのｉ番目のスピンに対応する。

第１変数（ｘ_ｉ）は、対応する仮想点の位置を表す位置変数である。第２変数（ｙ_ｉ）は、対応する仮想点の運動量を表す運動量変数である。

演算回路７１は、初期時刻から終了時刻まで単位時間毎に、Ｎ個の第１変数（ｘ_ｉ）のそれぞれおよびＮ個の第２変数（ｙ_ｉ）のそれぞれを、単位時間毎に順次に且つ第１変数（ｘ_ｉ）と第２変数（ｙ_ｉ）とを交互に算出する。より具体的には、演算回路７１は、初期時刻から終了時刻まで単位時間毎に、式（４－１）および式（４－２）のアルゴリズムで示された演算を実行する。なお、演算回路７１は、式（５－１）、式（５－２）および式（５－３）のアルゴリズムで示された演算を実行してもよいし、式（６－１）、式（６－２）および式（６－３）のアルゴリズムで示された演算を実行してもよい。そして、演算回路７１は、終了時刻におけるＮ個の第１変数（ｘ_ｉ）のそれぞれの値（すなわち、Ｎ個の仮想点のそれぞれの位置）を２値化することにより、組合せ最適化問題の解を算出する。

入力回路７２は、演算回路７１による演算処理に先だって、初期時刻におけるＮ個の第１変数（ｘ_ｉ）およびＮ個の第２変数（ｙ_ｉ）のそれぞれの初期値を取得して、演算回路７１に与える。出力回路７３は、演算回路７１による演算処理の終了後に、組合せ最適化問題の解を演算回路７１から取得する。そして、出力回路７３は、取得した解を出力する。設定回路７４は、演算回路７１による演算処理に先だって、各パラメータを演算回路７１に対して設定する。

図１４は、演算回路７１のブロック構成を示す図である。図１４の説明において、対象時刻（第２時刻）は、初期時刻から終了時刻までの時間を単位時間毎に区切った場合における何れかの時刻である。図１４の説明において、直前時刻（第１時刻）は、ｔ_１と表される。また、対象時刻（第２時刻）は、ｔ_２と表される。

演算回路７１は、Ｘメモリ８１と、Ｙメモリ８２と、作用演算回路８３と、時間発展回路８４（第１回路）と、制御回路８５とを備える。

Ｘメモリ８１は、直前時刻（ｔ_１）におけるＮ個の第１変数（ｘ_ｉ（ｔ_１））を記憶する。Ｘメモリ８１は、時刻の更新に伴って、記憶している直前時刻（ｔ_１）におけるＮ個の第１変数（ｘ_ｉ（ｔ_１））が書き換えられる。すなわち、Ｘメモリ８１は、対象時刻（ｔ_２）におけるＮ個の第１変数（ｘ_ｉ（ｔ_２））が算出された場合、算出された対象時刻（ｔ_２）におけるＮ個の第１変数（ｘ_ｉ（ｔ_２））が、新たな直前時刻（ｔ_１）におけるＮ個の第１変数（ｘ_ｉ（ｔ_１））として書き込まれる。設定回路７４は、演算に先だって、初期時刻におけるＮ個の第１変数ｘ_ｉをＸメモリ８１に書き込む。

Ｙメモリ８２は、直前時刻（ｔ_１）におけるＮ個の第２変数（ｙ_ｉ（ｔ_１））を記憶する。Ｙメモリ８２は、時刻の更新に伴って、記憶している直前時刻（ｔ_１）におけるＮ個の第２変数（ｙ_ｉ（ｔ_１））が書き換えられる。すなわち、Ｙメモリ８２は、対象時刻（ｔ_２）におけるＮ個の第２変数（ｙ_ｉ（ｔ_２））が算出された場合、算出された対象時刻（ｔ_２）におけるＮ個の第２変数（ｙ_ｉ（ｔ_２））が、新たな直前時刻（ｔ_１）におけるＮ個の第２変数（ｙ_ｉ（ｔ_１））として書き込まれる。設定回路７４は、演算に先だって、初期時刻におけるＮ個の第２変数ｙ_ｉをＹメモリ８２に書き込む。

作用演算回路８３は、直前時刻（ｔ_１）におけるＮ個の第１変数（ｘ_ｊ（ｔ_１））をＸメモリ８１から取得する。そして、作用演算回路８３は、Ｎ個の仮想点のそれぞれについて、直前時刻（ｔ_１）における更新値（ｚ_ｉ（ｔ_１））を算出する。

時間発展回路８４は、Ｎ個の仮想点のそれぞれについて、直前時刻（ｔ_１）における更新値（ｚ_ｉ（ｔ_１））を作用演算回路８３から取得する。さらに、時間発展回路８４は、Ｎ個の仮想点のそれぞれについて、直前時刻（ｔ_１）における第１変数（ｘ_ｉ（ｔ_１））をＸメモリ８１から取得し、直前時刻（ｔ_１）における第２変数（ｙ_ｉ（ｔ_１））をＹメモリ８２から取得する。そして、時間発展回路８４は、Ｎ個の仮想点のそれぞれについて、対象時刻（ｔ_２）における第１変数（ｘ_ｉ（ｔ_２））を算出し、Ｘメモリ８１に記憶されている直前時刻（ｔ_１）における第１変数（ｘ_ｉ（ｔ_１））を書き換える。これとともに、時間発展回路８４は、Ｎ個の仮想点のそれぞれについて、対象時刻（ｔ_２）における第２変数（ｙ_ｉ（ｔ_２））を算出し、Ｙメモリ８２に記憶されている直前時刻（ｔ_１）における第２変数（ｙ_ｉ（ｔ_１））を書き換える。

制御回路８５は、対象時刻（ｔ_２）を単位時間（Δｔ）毎に順次に更新することにより、作用演算回路８３および時間発展回路８４に対して単位時間（Δｔ）毎の第１変数（ｘ_ｉ（ｔ））および第２変数（ｙ_ｉ（ｔ））を順次に算出させる。

さらに、制御回路８５は、単位時刻毎に、１からＮまでのインクリメントすることにより、Ｎ個の仮想点を識別するインデックス（ｉ）を発生する。制御回路８５は、作用演算回路８３および時間発展回路８４に対してインデックス（ｉ）を与えて、Ｎ個の仮想点のそれぞれに対応する、対象時刻（ｔ_２）における第１変数（ｘ_ｉ（ｔ_２））および対象時刻（ｔ_２）における第２変数（ｙ_ｉ（ｔ_２））をインデックス順に算出させる。なお、作用演算回路８３および時間発展回路８４は、複数個のインデックスに対応する複数個の第１変数（ｘ_ｉ（ｔ_２））および複数個の第２変数（ｙ_ｉ（ｔ_２））を並列に算出してもよい。

図１５は、作用演算回路８３の構成を示す図である。作用演算回路８３は、重みメモリ５０と、行列演算回路９３と、α関数回路９４と、第１加算回路９５とを有する。重みメモリ５０は、Ｊメモリ９１と、Ｈメモリ９２とを含む。

Ｊメモリ９１は、（Ｎ×Ｎ）個の重み値を含むＮ×Ｎの行列（Ｊ）を発生するためのパターンを記憶する。Ｊ_ｉ，_ｊは、行列に含まれるｉ行ｊ列の重み値を表す。Ｊ_ｉ，_ｊは、イジングモデルにおけるｉ番目のスピンとｊ番目のスピンとの結合係数に相当する。設定回路７４は、演算に先だって、問題生成部４２により生成された行列（Ｊ）を発生するためのパターンをＪメモリ９１に書き込む。

Ｈメモリ９２は、Ｎ個のバイアス係数を含む配列を記憶する。ｈ_ｉは、配列に含まれるｉ番目のバイアス係数を表す。ｈ_ｉは、イジングモデルにおける、ｉ番目のスピンに作用する局所磁場係数に相当する。設定回路７４は、演算に先だって、問題生成部４２により生成された、Ｎ個のバイアス係数を含む配列をＨメモリ９２に書き込む。

行列演算回路９３は、Ｘメモリ８１から、直前時刻（ｔ_１）におけるＮ個の第１変数（ｘ_ｊ（ｔ_１））を取得する。行列演算回路９３は、Ｎ個の仮想点のそれぞれについて、Ｊメモリ９１から対象の行に含まれるＮ個の重み値Ｊ_ｉ，ｊを取得する。そして、行列演算回路９３は、Ｎ個の仮想点のそれぞれについて、直前時刻（ｔ_１）におけるＮ個の第１変数（ｘ_ｊ（ｔ_１））と、対象の行に含まれるＮ個の重み値Ｊ_ｉ，ｊとの積和演算を実行する。

α関数回路９４は、Ｎ個の仮想点のそれぞれについて、Ｈメモリ９２から対象のバイアス係数ｈ_ｉを取得する。α関数回路９４は、Ｎ個の仮想点のそれぞれについて、｛－ｈ_ｉα（ｔ_１）｝の演算を実行する。α（ｔ）は、予め設定された関数である。

第１加算回路９５は、Ｎ個の仮想点のそれぞれについて、行列演算回路９３による積和演算結果と、α関数回路９４による演算結果とを加算する。この演算により、第１加算回路９５は、Ｎ個の仮想点のそれぞれについて、式（８）で表される直前時刻（ｔ_１）における更新値（ｚ_ｉ（ｔ_１））を出力する。

図１６は、行列（Ｊ）の一例を示す図である。第３実施形態において、Ｎ×Ｎ個の重み値を含む行列（Ｊ）は、Ｎ個の行のそれぞれに含まれるＮ個の重み値が、第１パターン｛Ｊ１（Ｊ１_，１，Ｊ１_，２，…，Ｊ１_，Ｎ）｝または第２パターン｛Ｊ２（Ｊ２_，１，Ｊ２_，２，…，Ｊ２_，Ｎ）｝の何れかである。

第３実施形態に係る問題生成部４２は、行列（Ｊ）として第１パターンおよび第２パターンを生成して、Ｊメモリ９１に記憶させる。また、問題生成部４２は、行列（Ｊ）におけるＮ個の行のそれぞれが第１パターンであるか第２パターンであるかを示すパターン情報を生成し、行列演算回路９３に与える。

図１７は、第３実施形態に係る行列演算回路９３の構成を、Ｊメモリ９１およびＸメモリ８１とともに示す図である。

Ｊメモリ９１は、第１部分メモリ１１１と、第２部分メモリ１１２とを含む。

第１部分メモリ１１１は、第１パターンのＮ個の重み値｛Ｊ１（Ｊ１_，１，Ｊ１_，２，…，Ｊ１_，Ｎ）｝を記憶する。第１部分メモリ１１１は、クロックが与えられる毎に、Ｎ個の重み値のうちの１列目から順に、１個ずつ重み値を出力する。そして、第１部分メモリ１１１は、Ｎ列目の重み値を出力した後、１列目に戻り、再度、１列目からクロック毎に重み値を出力する。すなわち、第１部分メモリ１１１は、Ｎクロック毎に、１列目から重み値の出力を開始する。

第２部分メモリ１１２は、第２パターンのＮ個の重み値｛Ｊ２（Ｊ２_，１，Ｊ２_，２，…，Ｊ２_，Ｎ）｝を記憶する。第２部分メモリ１１２は、クロックが与えられる毎に、Ｎ個の重み値のうちの１列目から順に、１個ずつ重み値を出力する。そして、第２部分メモリ１１２は、Ｎ列目の重み値を出力した後、１列目に戻り、再度、１列目からクロック毎に重み値を出力する。すなわち、第２部分メモリ１１２は、Ｎクロック毎に、１列目から重み値の出力を開始する。

Ｘメモリ８１は、直前時刻におけるＮ個の第１変数（ｘ_ｊ（ｔ_１））（第１時刻におけるＮ個の第１中間変数の一例）を記憶する。Ｘメモリ８１は、クロック毎に、Ｎ個の第１変数（ｘ_ｊ（ｔ_１））を、１番目の第１変数（ｘ_１（ｔ_１））から順に、Ｎ番目の第１変数（ｘ_Ｎ（ｔ_１））まで出力する。Ｘメモリ８１は、Ｎ番目の第１変数（ｘ_ｊ（ｔ_１））を出力した後、次のクロックにおいて１番目の第１変数（ｘ_Ｎ（ｔ_１））を出力する。Ｘメモリ８１は、インデックス（ｉ）が更新されたクロックにおいて、１番目の第１変数（ｘ_Ｎ（ｔ_１））を出力する。

行列演算回路９３は、パターンメモリ５２と、パターンセレクタ１１３（第１セレクタ）と、乗算回路１１５と、累積加算回路１１６とを含む。

パターンメモリ５２は、問題生成部４２により生成されたパターン情報を記憶する。パターンメモリ５２は、制御回路８５から発生される１～Ｎの何れかを表すインデックス（ｉ）を取得する。インデックス（ｉ）は、Ｎクロック毎にインクリメントされる。インデックス（ｉ）がインクリメントされるタイミングと、第１部分メモリ１１１および第２部分メモリ１１２から１列目の重み値が出力されるタイミングとは、同期している。パターンメモリ５２は、インデックス（ｉ）に対応する行が第１パターンであるか第２パターンであるかを示す選択値（０または１）を出力する。本例において、選択値は、０の場合、第１パターンを示し、１の場合、第２パターンを示す。

パターンセレクタ１１３は、パターンメモリ５２から、０または１を表す選択値を受け取る。パターンセレクタ１１３は、第１部分メモリ１１１または第２部分メモリ１１２のうち、選択値により指定される一方から出力された重み値を選択して出力する。

乗算回路１１５は、パターンセレクタ１１３から出力された重み値と、Ｘメモリ８１から出力された第１変数（ｘ_ｊ（ｔ_１））とを乗算し、乗算結果を出力する。

累積加算回路１１６は、加算器１２１と、リセットセレクタ１２２と、第２ラッチ回路１２３とを含む。加算器１２１は、乗算回路１１５から出力された乗算結果と、第２ラッチ回路１２３が記憶する値とを加算する。リセットセレクタ１２２は、加算器１２１から出力される値を、第２ラッチ回路１２３に与える。さらに、リセットセレクタ１２２は、Ｎクロック毎に、すなわち、インデックス（ｉ）の更新に同期して、加算器１２１から出力される値に代えて、０を第２ラッチ回路１２３に与える。第２ラッチ回路１２３は、クロック毎に、リセットセレクタ１２２から出力された値を取り込んで記憶する。

このような累積加算回路１１６は、クロック毎に、乗算回路１１５から出力された乗算結果を累積加算した累積加算値を算出する。累積加算回路１１６は、Ｎクロック毎に、すなわち、インデックス（ｉ）の更新に同期して、累積加算値を０にリセットする。また、累積加算回路１１６は、累積加算値を０にリセットする直前のサイクルにおいて、累積加算値を、行列（Ｊ）におけるインデックス（ｉ）に対応する行に含まれるＮ個の重み値（Ｊ_ｉ，１～Ｊ_ｉ，Ｎ）と、第１変数（ｘ_ｊ（ｔ_１））との積和演算結果として出力する。

このような行列演算回路９３は、式（９）により表される積和演算結果（Ｚ´_ｉ（ｔ_１））（Ｎ個の第２中間変数のうちのｉ番目の第２中間変数の一例）を算出することができる。

以上のように、第３実施形態に係る情報処理装置２０は、第１パターンのＮ個の重み値｛Ｊ１（Ｊ１_，１，Ｊ１_，２，…，Ｊ１_，Ｎ）｝および第２パターンのＮ個の重み値｛Ｊ２（Ｊ２_，１，Ｊ２_，２，…，Ｊ２_，Ｎ）｝を重みメモリ５０に記憶させる。これにより、情報処理装置２０は、Ｎ×Ｎ個の重み値の全てを生成するのではなく、２×Ｎ個の重み値を生成すればよいので、複数の重み値の全てを生成する場合の生成時間と比較して、短い時間で組合せ最適化問題を生成することができる。従って、情報処理装置２０は、組合せ最適化問題を高速に生成して、ソルバ装置４０に早期に求解を開始させることができる。

さらに、ソルバ装置４０は、Ｎ×Ｎ個の重み値の全てを記憶せずに、２×Ｎ個の重み値を記憶すればよいので、重みメモリ５０のサイズを小さくすることができる。これにより、本実施形態に係る情報処理装置２０は、ソルバ装置４０の構成を小さくすることができる。

なお、本実施形態においては、行列（Ｊ）のｉ行に含まれるＮ個の重み値は、第１パターンまたは第２パターンの何れかであった。しかし、行列（Ｊ）のｉ行に含まれるＮ個の重み値は、Ｋ個のパターンのうちの何れかのパターンであってもよい。この場合、重みメモリ５０は、Ｋ個の部分メモリ７０－１～７０－Ｋを含む。そして、Ｋ個の部分メモリ７０－１～７０－Ｋのうちのｋ番目の部分メモリ７０－ｋ（ｋは、１以上、Ｋ以下の整数）は、Ｋ個のパターンのｋ番目のパターンのＮ個の重み値を記憶する。Ｋ個の部分メモリ７０－１～７０－Ｋのそれぞれは、第１部分メモリ１１１および第２部分メモリ１１２と同様にＮ個の重み値が読み出される。また、パターン情報は、行列（Ｊ）に含まれるＮ個の行のそれぞれが、Ｋ個のパターンのうちの何れのパターンであるかを示す。

また、重みメモリ５０がＫ個の部分メモリ７０－１～７０－Ｋを含む場合、パターンセレクタ１１３は、Ｋ個の部分メモリ７０－１～７０－Ｋのうち、パターン情報に示されるｉ行目のパターンに対応する部分メモリ７０から出力されるＮ個の重み値を選択して出力する。累積加算回路１１６は、パターンセレクタ１１３から出力されるＮ個の重み値のそれぞれとｘ_ｊとを乗算した結果を累積加算する。そして、累積加算回路１１６は、累積加算して得られる累積加算結果を、式（９）により表される積和演算結果（Ｚ´_ｉ（ｔ_１））として出力する。

（第４実施形態）
つぎに、第４実施形態に係る市場システム１０について説明する。第４実施形態に係る市場システム１０は、行列演算回路９３を除き、第３実施形態と同一である。以下、第４実施形態に係る行列演算回路９３について説明をし、第３実施形態と同一の構成については詳細な説明を省略する。

図１８は、第４実施形態に係る行列演算回路９３の構成を、Ｊメモリ９１およびＸメモリ８１とともに示す図である。

行列演算回路９３は、パターンメモリ５２と、第１乗算回路１３１と、第２乗算回路１３２と、第１累積加算回路１３３と、第２累積加算回路１３４と、出力セレクタ１３７とを含む。

第１乗算回路１３１は、第１部分メモリ１１１からクロック毎に出力される重み値と、Ｘメモリ８１から出力された第１変数（ｘ_ｉ（ｔ_１））とを乗算し、第１乗算結果を出力する。

第２乗算回路１３２は、第２部分メモリ１１２からクロック毎に出力される重み値と、Ｘメモリ８１から出力された第１変数（ｘ_ｉ（ｔ_１））とを乗算し、第２乗算結果を出力する。

第１累積加算回路１３３は、第３実施形態に係る累積加算回路１１６と同一構成である。第１累積加算回路１３３は、クロック毎に、第１乗算回路１３１から出力された第１乗算結果を累積加算した第１累積加算値を算出する。第１累積加算回路１３３は、Ｎクロック毎に、すなわち、インデックス（ｉ）の更新に同期して、第１累積加算値を０にリセットする。また、第１累積加算回路１３３は、第１累積加算値を０にリセットする直前のサイクルにおいて、第１累積加算値を出力する。

第２累積加算回路１３４は、第３実施形態に係る累積加算回路１１６と同一構成である。第２累積加算回路１３４は、クロック毎に、第２乗算回路１３２から出力された第２乗算結果を累積加算した第２累積加算値を算出する。第２累積加算回路１３４は、Ｎクロック毎に、すなわち、インデックス（ｉ）の更新に同期して、第２累積加算値を０にリセットする。また、第２累積加算回路１３４は、第２累積加算値を０にリセットする直前のサイクルにおいて、第２累積加算値を出力する。

出力セレクタ１３７は、パターンメモリ５２から、０または１を表す選択値を受け取る。出力セレクタ１３７は、第１累積加算回路１３３または第２累積加算回路１３４のうち、選択値により指定される一方から出力された累積加算値を選択する。そして、出力セレクタ１３７は、選択した累積加算値を、行列（Ｊ）におけるインデックス（ｉ）に対応する行に含まれるＮ個の重み値（Ｊ_ｉ，１～Ｊ_ｉ，Ｎ）と、第１変数（ｘ_ｊ（ｔ_１））との積和演算結果として出力する。

以上のように、第４実施形態に係る情報処理装置２０は、第１パターンのＮ個の重み値｛Ｊ１（Ｊ１_，１，Ｊ１_，２，…，Ｊ１_，Ｎ）｝および第２パターンのＮ個の重み値｛Ｊ２（Ｊ２_，１，Ｊ２_，２，…，Ｊ２_，Ｎ）｝を重みメモリ５０に記憶させる。これにより、情報処理装置２０は、Ｎ×Ｎ個の重み値の全てを生成するのではなく、２×Ｎ個の重み値を生成すればよいので、複数の重み値の全てを生成する場合の生成時間と比較して、短い時間で組合せ最適化問題を生成することができる。従って、情報処理装置２０は、組合せ最適化問題を高速に生成して、ソルバ装置４０に早期に求解を開始させることができる。

さらに、ソルバ装置４０は、Ｎ×Ｎ個の重み値の全てを記憶せずに、２×Ｎ個の重み値を記憶すればよいので、重みメモリ５０のサイズを小さくすることができる。これにより、本実施形態に係る情報処理装置２０は、ソルバ装置４０の構成を小さくすることができる。

なお、行列（Ｊ）のｉ行に含まれるＮ個の重み値は、Ｋ個のパターンのうちの何れかのパターンであってもよい。この場合、重みメモリ５０は、Ｋ個の部分メモリ７０－１～７０－Ｋを含む。そして、Ｋ個の部分メモリ７０－１～７０－Ｋのうちのｋ番目の部分メモリ７０－ｋは、Ｋ個のパターンのｋ番目のパターンのＮ個の重み値を記憶する。Ｋ個の部分メモリ７０－１～７０－Ｋのそれぞれは、第１部分メモリ１１１および第２部分メモリ１１２と同様にＮ個の重み値が読み出される。また、パターン情報は、行列（Ｊ）に含まれるＮ個の行のそれぞれが、Ｋ個のパターンのうちの何れのパターンであるかを示す。

また、第４実施形態において、重みメモリ５０がＫ個の部分メモリ７０－１～７０－Ｋを含む場合、行列演算回路９３は、Ｋ個の乗算回路と、Ｋ個の累積加算回路とを含む。Ｋ個の乗算回路のうちのｋ番目の乗算回路は、Ｋ個の部分メモリ７０－１～７０－Ｋのうちのｋ番目の部分メモリ７０－ｋから出力されるＮ個の重み値のそれぞれと、ｘ_ｊとを乗算した結果を出力する。Ｋ個の累積加算回路のそれぞれは、第１累積加算回路１３３および第２累積加算回路１３４と同一構成である。Ｋ個の累積加算回路のうちのｋ番目の累積加算回路は、ｋ番目の乗算回路から出力された乗算結果をＮサイクル分加算する。すなわち、ｋ番目の累積加算回路は、ｋ番目の部分メモリ７０－ｋから出力されるＮ個の重み値のそれぞれと、ｘ_ｊとを乗算した結果を累積加算した累積加算結果を出力する。出力セレクタ１３７は、Ｋ個の累積加算回路のうち、パターン情報に示されるｉ行目のパターンに対応する累積加算回路から出力される累積加算結果を、式（９）により表される積和演算結果（Ｚ´_ｉ（ｔ_１））として出力する。

（第５実施形態）
つぎに、第５実施形態に係る制御システム２１０について説明する。

第１実施形態から第４実施形態においては、情報処理装置２０を市場システム１０に適用する例について説明した。情報処理装置２０は、市場システム１０に限らず、時間経過に従って変化するデータに対して組合せ最適化問題を用いて処理を実行するシステムであれば、他のシステムに適用することもできる。例えば、情報処理装置２０は、移動体における移動動作を制御する制御システム２１０に適用することもできる。

図１９は、第５実施形態に係る制御システム２１０の構成の一例を示す図である。制御システム２１０は、例えば、自動運転自動車、ドローンまたはロボット等の自律的に移動をする移動体を制御する。

制御システム２１０は、物体検出装置２１２と、情報処理装置２０と、制御装置２１４とを備える。

物体検出装置２１２は、例えば、制御対象の移動体の周囲を撮像するカメラから画像データを取得する。物体検出装置２１２は、画像データに加えて、他のセンサ装置からセンサデータを取得してもよい。物体検出装置２１２は、取得した画像データおよびセンサデータ等に基づき、移動体の周囲の１または複数の物体のそれぞれについて、三次元座標を表す座標データを検出する。さらに、物体検出装置２１２は、制御対象の移動体自身の三次元座標も検出してもよい。

物体検出装置２１２は、１または複数の物体のうちの何れか１つの物体を識別する識別情報、および、識別情報により識別される物体の座標を表す座標データ（入力情報）を含むデータを、不定期に繰り返して情報処理装置２０に出力する。なお、入力情報は、座標データに加えて、識別情報により識別される物体の移動速度、加速度、移動方向および物体の種類等のその他の関連する情報を含んでもよい。

制御装置２１４は、情報処理装置２０から、移動体を制御するために移動体に対して所定操作をすることを示す出力情報を含む出力データを取得する。制御装置２１４は、取得した出力データに基づき移動体を制御する。

また、出力情報は、移動体の周囲の１または複数の物体のうちの何れかの物体に対して所定操作をすることを示してもよい。例えば、出力情報は、移動体の周囲の１または複数の物体のうちの何れかの物体に対して、移動制御、所定指示または警告等を示す情報を与えること示す情報を含んでもよい。この場合、出力データは、１または複数の物体の何れかの物体を識別する識別情報と、出力情報とを含む。また、このような出力データを受け取った場合、制御装置２１４は、出力データに含まれる識別情報により識別される物体に対して、所定操作を実行する。

情報処理装置２０は、第１実施形態から第４実施形態で説明をした構成と同様である。

情報処理装置２０は、物体検出装置２１２から不定期に与えられたデータに基づき組合せ最適化問題を生成して、組合せ最適化問題をソルバ装置４０に求解させる。そして、情報処理装置２０は、ソルバ装置４０から組合せ最適化問題の解を取得し、解を取得したことに応じて解に基づき出力データを生成し、生成した出力データを第１装置の一例である制御装置２１４へ出力する。

このような本実施形態に係る情報処理装置２０は、組合せ最適化問題を高速に生成して、ソルバ装置４０に早期に求解を開始させることができる。また、本実施形態に係る情報処理装置２０は、ソルバ装置４０の構成を小さくすることができる。

（ハードウェア構成）
図２０は、情報処理装置２０のハードウェア構成の一例を示す図である。情報処理装置２０におけるソルバ装置４０を含まない部分構成は、例えば図２０に示すようなハードウェア構成のコンピュータにより実現される。情報処理装置２０は、ＣＰＵ（Central Processing Unit）３０１と、ＲＡＭ（Random Access Memory）３０２と、ＲＯＭ（Read Only Memory）３０３と、記憶装置３０４と、通信インタフェース装置３０５とを備える。そして、これらの各部は、バスにより接続される。

ＣＰＵ３０１は、プログラムに従って演算処理および制御処理等を実行する１つ以上のプロセッサである。ＣＰＵ３０１は、ＲＡＭ３０２の所定領域を作業領域として、ＲＯＭ３０３および記憶装置３０４等に記憶されたプログラムとの協働により各種処理を実行する。

ＲＡＭ３０２は、ＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）等のメモリである。ＲＡＭ３０２は、ＣＰＵ３０１の作業領域として機能する。ＲＯＭ３０３は、プログラムおよび各種情報を書き換え不可能に記憶するメモリである。

記憶装置３０４は、フラッシュメモリ等の半導体による記憶媒体、または、磁気的若しくは光学的に記録可能な記憶媒体等にデータを書き込みおよび読み出しをする装置である。記憶装置３０４は、ＣＰＵ３０１からの制御に応じて、記憶媒体にデータの書き込みおよび読み出しをする。通信インタフェース装置３０５は、ＣＰＵ３０１からの制御に応じて外部の機器とネットワークを介して通信する。

コンピュータで実行されるプログラムは、コンピュータを、情報処理装置２０として機能させる。このプログラムは、ＣＰＵ３０１（プロセッサ）によりＲＡＭ３０２上に展開して実行される。

また、コンピュータで実行されるプログラムは、コンピュータにインストール可能な形式または実行可能な形式のファイルで、ＣＤ－ＲＯＭ、フレキシブルディスク、ＣＤ－Ｒ、ＤＶＤ（Digital Versatile Disk）等のコンピュータで読み取り可能な記録媒体に記録されて提供される。

また、このプログラムを、インターネット等のネットワークに接続されたコンピュータ上に格納し、ネットワーク経由でダウンロードさせることにより提供するように構成してもよい。また、このプログラムをインターネット等のネットワーク経由で提供または配布するように構成してもよい。また、情報処理装置２０で実行されるプログラムを、ＲＯＭ３０３等に予め組み込んで提供するように構成してもよい。

コンピュータを情報処理装置２０として機能させるためのプログラムは、例えば、取得モジュールと、ソルバモジュールと、問題生成モジュールと、処理実行モジュールとを含むモジュール構成となっている。このプログラムは、ＣＰＵ３０１により実行されることにより各モジュールがＲＡＭ３０２にロードされ、ＣＰＵ３０１を、取得部３６、ソルバ装置４０、問題生成部４２および処理実行部４６として機能させる。ＣＰＵ３０１が複数のプロセッサの場合、これらの部を複数のプロセッサに分けて担わせてもよい。また、このプログラムは、ＲＡＭ３０２および記憶装置３０４を入力メモリ３２として機能させる。なお、これらの構成は、一部または全部がハードウェアにより構成されていてもよい。

また、ソルバ装置４０は、例えばＦＰＧＡ（Field-Programmable Gate Array）等の１つ以上の再構成可能な半導体装置により実現されてもよい。また、ソルバ装置４０は、１つ以上のＣＰＵ、マイクロプロセッサ、ＧＰＵ（Graphics Processing Unit）、ＡＳＩＣ（Application Specific Integrated Circuit）、または、これらの回路等を含む電子回路によって実現されてもよい。

なお、ソルバ装置４０は、情報処理装置２０に組み込まれてもよい。例えば、ソルバ装置４０は、情報処理装置２０の一部にアクセラレータとして組み込まれてもよい。また、ソルバ装置４０は、情報処理装置２０の一部の機能、例えば問題生成部４２を含んでもよい。

また、情報処理装置２０がＦＰＧＡ等の再構成可能な半導体装置により実現される場合、再構成可能な半導体装置を情報処理装置２０として動作させるために再構成可能な半導体装置に書き込まれる回路情報（コンフィグレーションデータ）を、インターネット等のネットワークに接続されたコンピュータ上に格納し、ネットワーク経由でダウンロードさせることにより提供するように構成してもよい。また、再構成可能な半導体装置を情報処理装置２０として動作させるために再構成可能な半導体装置に書き込まれる回路情報（コンフィグレーションデータ）を、コンピュータで読み取り可能な記録媒体に記録されて提供するように構成してもよい。

また、情報処理装置２０がＡＳＩＣ等の半導体装置により実現される場合、情報処理装置２０の設計および製造に用いられる、ハードウェア記述言語により記述された回路の構成を表す回路情報を、インターネット等のネットワークに接続されたコンピュータ上に格納し、ネットワーク経由でダウンロードさせることにより提供するように構成してもよい。また、情報処理装置２０の設計および製造に用いられる、ハードウェア記述言語により記述された回路の構成を表す回路情報を、コンピュータで読み取り可能な記録媒体に記録されて提供するように構成してもよい。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

（付記）
なお、上記の実施形態を、以下の技術案にまとめることができる。

［技術案１］
データに対して処理を実行する情報処理装置であって、
組合せ最適化問題を求解するソルバ装置と、
情報処理回路と、
を備え、
前記情報処理回路は、
前記データを取得し、
前記データに基づき前記組合せ最適化問題を生成して、前記組合せ最適化問題を前記ソルバ装置に求解させ、
前記組合せ最適化問題におけるコスト関数は、複数の決定変数および複数の重み値を含み、
前記コスト関数に含まれる項は、前記複数の決定変数のうちの１以上の決定変数と、前記複数の重み値のうちの何れか１つの重み値との乗算により表され、
前記複数の重み値のうちの一部分である第１部分重み群は、他の一部分である第２部分重み群と同一であり、
前記ソルバ装置は、前記複数の重み値を記憶する第１メモリを含み、
前記情報処理回路は、
前記組合せ最適化問題の生成において、前記データに基づき前記複数の重み値を生成し、前記複数の重み値を前記第１メモリに書き込み、
前記複数の重み値の書き込みにおいて、前記第１部分重み群および前記第２部分重み群を前記第１メモリにおける共通の領域に書き込み、前記第１メモリにおける前記複数の重み値のそれぞれの記憶位置を示す第１情報を前記ソルバ装置に与え、
前記ソルバ装置は、前記第１情報に基づき、前記第１メモリから前記複数の重み値を読み出して、解を求解する
情報処理装置。

［技術案２］
前記情報処理回路は、さらに、前記ソルバ装置から前記組合せ最適化問題の解を取得し、前記解に基づく処理を実行する
技術案１に記載の情報処理装置。

［技術案３］
前記複数の重み値のうちの第１重み値は、所定の第１領域における位置を表すインデックスにより識別され、
前記所定の第１領域は、同一の形状を有するＭ個の部分領域（Ｍは、３以上の整数）に分割され、
前記Ｍ個の部分領域のうちの第１部分領域は、前記複数の重み値の一部である部分重み群を含み、
前記Ｍ個の部分領域のそれぞれに配置される前記部分重み群は、Ｋ個のパターン（Ｋは、２以上、Ｍより小さい整数）のうちの何れかのパターンにより表され、
前記第１メモリは、前記Ｋ個のパターンを記憶し、
前記第１情報は、前記Ｍ個の部分領域のそれぞれが前記Ｋ個のパターンのうちの何れのパターンの前記部分重み群を含むかを示す
技術案１または２に記載の情報処理装置。

［技術案４］
前記ソルバ装置は、前記第１情報を記憶する第２メモリをさらに含み、
前記情報処理回路は、前記組合せ最適化問題の生成において、
前記データに基づき前記Ｋ個のパターンの前記部分重み群を生成して前記第１メモリに書き込み、
前記データに基づき前記第１情報を生成して前記第２メモリに書き込む
技術案３に記載の情報処理装置。

［技術案５］
前記複数の重み値のうちの前記第１重み値を読み出す場合、前記ソルバ装置は、
前記Ｍ個の部分領域のうち、前記第１重み値が含まれる部分領域を特定し、
前記第１情報に基づき、前記Ｋ個のパターンのうちの、前記第１重み値が含まれる前記部分領域におけるパターンを特定し、
前記第１重み値が含まれる前記部分領域における前記第１重み値の位置を表す第１アドレスを特定し、
前記第１メモリから、特定した前記パターンの前記部分重み群における、前記第１アドレスにより特定される重み値を、前記第１重み値として読み出す
技術案４に記載の情報処理装置。

［技術案６］
前記コスト関数は、前記複数の決定変数として、Ｎ個の決定変数（Ｎは２以上の整数）を含み、前記複数の重み値として、Ｎ行×Ｎ列の重み値を含む行列を含み、
前記コスト関数は、前記Ｎ個の決定変数の二次関数により表される
技術案３から５の何れか１つに記載の情報処理装置。

［技術案７］
前記複数の決定変数のそれぞれは、二値の離散変数である
技術案６に記載の情報処理装置。

［技術案８］
前記組合せ最適化問題は、ＱＵＢＯ（Quadratic Unconstrained Binary Optimization）問題である
技術案７に記載の情報処理装置。

［技術案９］
前記ソルバ装置は、前記ＱＵＢＯ問題を、イジングモデルを最小化するイジング問題に帰着させて解く
技術案８に記載の情報処理装置。

［技術案１０］
前記ソルバ装置は、シミュレーテッド分岐アルゴリズムにより前記イジング問題を解く
技術案９に記載の情報処理装置。

［技術案１１］
前記コスト関数は、前記複数の決定変数の三次以上の関数であり、
前記組合せ最適化問題は、ＨＵＢＯ（Higher Order Binary Optimization）問題である
技術案７に記載の情報処理装置。

［技術案１２］
前記ソルバ装置は、
第１時刻におけるＮ個の第１中間変数と、前記行列とを行列乗算することにより、前記第１時刻におけるＮ個の第２中間変数を算出する行列演算回路と、
前記第１時刻における前記Ｎ個の第２中間変数に基づき、前記第１時刻の後の第２時刻におけるＮ個の第１変数および前記第２時刻におけるＮ個の第２変数を算出する第１回路と、
開始時刻から終了時刻まで処理を前記行列演算回路および前記第１回路に実行させる制御回路と、
前記終了時刻における前記Ｎ個の第１変数に基づき、前記解を生成して出力する出力回路と、
を備え、
前記イジングモデルにおけるＮ個のスピンのうちのｉ番目のスピン（ｉは、１以上、Ｎ以下の整数）は、Ｎ個の点のうちのｉ番目の点に対応し、
前記Ｎ個の第１変数のうちのｉ番目の第１変数は、前記ｉ番目のスピンに対応し、
前記Ｎ個の第２変数のうちのｉ番目の第２変数は、前記ｉ番目のスピンに対応し、
前記ｉ番目の第１変数は、前記ｉ番目のスピンに対応する点の位置を表し、
前記ｉ番目の第２変数は、前記ｉ番目のスピンに対応する点の運動量を表し、
前記Ｎ個の第１中間変数のうちのｉ番目の第１中間変数は、前記ｉ番目の第１変数に対応し、
前記ｉ番目の第１中間変数は、前記ｉ番目の第１変数または前記ｉ番目の第１変数に予め設定された係数を乗じた値であり、
前記Ｎ個の第２中間変数のうちのｉ番目の第２中間変数は、前記ｉ番目の第２変数に対応する
技術案１０に記載の情報処理装置。

［技術案１３］
前記行列に含まれる前記Ｎ行×Ｎ列の重み値のそれぞれは、Ｊ_ｉ，ｊにより表され、
前記ｉは、前記行列の行番号を表し、
前記ｊは、前記行列の列番号を表し、１以上、Ｎ以下の整数であり、
前記行列のｉ行に含まれるＮ個の重み値は、前記Ｋ個のパターンのうちの何れかのパターンであり、
前記第１情報は、前記行列に含まれるＮ個の行のそれぞれが、前記Ｋ個のパターンのうちの何れのパターンであるかを示し、
前記第１メモリは、Ｋ個の部分メモリを含み、
前記Ｋ個の部分メモリのうちのｋ番目の部分メモリ（ｋは、１以上、Ｋ以下の整数）は、前記Ｋ個のパターンのｋ番目のパターンを記憶する
技術案１２に記載の情報処理装置。

［技術案１４］
前記行列演算回路は、
前記Ｋ個の部分メモリのうち、前記第１情報に示されるｉ行目のパターンに対応する部分メモリから出力される前記Ｎ個の重み値を選択して出力する第１セレクタと、
前記第１セレクタから出力される前記Ｎ個の重み値のそれぞれと、前記Ｎ個の第１中間変数のうちのｊ番目の第１中間変数とを乗算した結果を累積加算した累積加算結果を、前記Ｎ個の第２中間変数のうちのｉ番目の第２中間変数として出力する累積加算回路と、
を含む技術案１３に記載の情報処理装置。

［技術案１５］
前記行列演算回路は、
Ｋ個の累積加算回路と、
出力セレクタと、
を含み、
前記Ｋ個の累積加算回路のうちのｋ番目の累積加算回路は、前記Ｋ個の部分メモリのうちのｋ番目の部分メモリから出力される前記Ｎ個の重み値のそれぞれと、前記Ｎ個の第１中間変数のうちのｊ番目の第１中間変数とを乗算して結果を累積加算した累積加算結果を出力し、
前記出力セレクタは、前記Ｋ個の累積加算回路のうち、前記第１情報に示されるｉ行目のパターンに対応する累積加算回路から出力される累積加算結果を、前記Ｎ個の第２中間変数のうちのｉ番目の第２中間変数として出力する
技術案１３に記載の情報処理装置。

［技術案１６］
前記情報処理回路は、前記データの取得において、前記データとして、Ｎ個の対象（Ｎは２以上の整数）の取引をする市場サーバ装置から市況パケットを取得し、
前記市況パケットは、前記Ｎ個の対象のうちの少なくとも１つの対象についての取引価格を含み、
前記コスト関数は、前記複数の決定変数としてＮ個の決定変数を含み、
前記Ｎ個の決定変数のうちのｎ番目の決定変数（ｎは、１以上、Ｎ以下の整数）は、前記Ｎ個の対象のうちのｎ番目の対象を取引するか否かを表す
技術案１から１５の何れか１つに記載の情報処理装置。

［技術案１７］
前記データは、少なくとも１つの物体の座標を表す座標データを含む
技術案１から１５の何れか１つに記載の情報処理装置。

［技術案１８］
情報処理装置により、データに対して処理を実行する情報処理方法であって、
前記情報処理装置は、
組合せ最適化問題を求解するソルバ装置と、
情報処理回路と、
を備え、
前記情報処理回路が、
前記データを取得し、
前記データに基づき前記組合せ最適化問題を生成して、前記組合せ最適化問題を前記ソルバ装置に求解させ、
前記組合せ最適化問題におけるコスト関数は、複数の決定変数および複数の重み値を含み、
前記コスト関数を構成する複数の項のそれぞれは、前記複数の決定変数のうちの１以上の決定変数と、前記複数の重み値のうちの何れか１つの重み値との乗算により表され、
前記複数の重み値のうちの一部分である第１部分重み群は、他の一部分である第２部分重み群と同一であり、
前記ソルバ装置は、前記複数の重み値を記憶する第１メモリを含み、
前記情報処理回路が、前記組合せ最適化問題の生成において、前記データに基づき前記複数の重み値を生成し、前記複数の重み値を前記第１メモリに書き込み、
前記情報処理回路が、前記複数の重み値の書き込みにおいて、前記第１部分重み群および前記第２部分重み群を前記第１メモリにおける共通の領域に書き込み、前記第１メモリにおける前記複数の重み値のそれぞれの記憶位置を示す第１情報を前記ソルバ装置に与え、
前記ソルバ装置が、前記第１情報に基づき、前記第１メモリから前記複数の重み値を読み出して、解を求解する
情報処理方法。

［技術案１９］
組合せ最適化問題を求解するソルバ装置と、情報処理回路とを備える情報処理装置における、前記情報処理回路として、コンピュータを機能させるためのプログラムであって、
前記情報処理装置は、データに対して処理を実行し、
前記コンピュータを、
前記データを取得し、
前記データに基づき前記組合せ最適化問題を生成して、前記組合せ最適化問題を前記ソルバ装置に求解させる
ように機能させ、
前記組合せ最適化問題におけるコスト関数は、複数の決定変数および複数の重み値を含み、
前記コスト関数に含まれる項は、前記複数の決定変数のうちの１以上の決定変数と、前記複数の重み値のうちの何れか１つの重み値との乗算により表され、
前記複数の重み値のうちの一部分である第１部分重み群は、他の一部分である第２部分重み群と同一であり、
前記ソルバ装置は、前記複数の重み値を記憶する第１メモリを含み、
前記コンピュータが、前記組合せ最適化問題の生成において、前記データに基づき前記複数の重み値を生成し、前記複数の重み値を前記第１メモリに書き込み、
前記コンピュータが、前記複数の重み値の書き込みにおいて、前記第１部分重み群および前記第２部分重み群を前記第１メモリにおける共通の領域に書き込み、前記第１メモリにおける前記複数の重み値のそれぞれの記憶位置を示す第１情報を前記ソルバ装置に与え、
前記ソルバ装置が、前記第１情報に基づき、前記第１メモリから前記複数の重み値を読み出して、解を求解する
プログラム。

［技術案２０］
ハードウェア記述言語により記載された、回路の構成を表す回路情報であって、
前記回路を、データに対して処理を実行する情報処理装置として機能させ、
前記情報処理装置は、
組合せ最適化問題を求解するソルバ装置と、
情報処理回路と、
を備え、
前記情報処理回路は、
前記データを取得し、
前記データに基づき前記組合せ最適化問題を生成して、前記組合せ最適化問題を前記ソルバ装置に求解させ、
前記組合せ最適化問題におけるコスト関数は、複数の決定変数および複数の重み値を含み、
前記コスト関数に含まれる項は、前記複数の決定変数のうちの１以上の決定変数と、前記複数の重み値のうちの何れか１つの重み値との乗算により表され、
前記複数の重み値のうちの一部分である第１部分重み群は、他の一部分である第２部分重み群と同一であり、
前記ソルバ装置は、前記複数の重み値を記憶する第１メモリを含み、
前記情報処理回路は、前記組合せ最適化問題の生成において、前記データに基づき前記複数の重み値を生成し、前記複数の重み値を前記第１メモリに書き込み、
前記情報処理回路は、前記複数の重み値の書き込みにおいて、前記第１部分重み群および前記第２部分重み群を前記第１メモリにおける共通の領域に書き込み、前記第１メモリにおける前記複数の重み値のそれぞれの記憶位置を示す第１情報を前記ソルバ装置に与え、
前記ソルバ装置は、前記第１情報に基づき、前記第１メモリから前記複数の重み値を読み出して、解を求解する
回路情報。

［技術案２１］
再構成可能な半導体装置を動作させるために、前記再構成可能な半導体装置に書き込まれる回路情報であって、
前記再構成可能な半導体装置を、データに対して処理を実行する情報処理装置として機能させ、
前記情報処理装置は、
組合せ最適化問題を求解するソルバ装置と、
情報処理回路と、
を備え、
前記情報処理回路は、
前記データを取得し、
前記データに基づき前記組合せ最適化問題を生成して、前記組合せ最適化問題を前記ソルバ装置に求解させ、
前記組合せ最適化問題におけるコスト関数は、複数の決定変数および複数の重み値を含み、
前記コスト関数に含まれる項は、前記複数の決定変数のうちの１以上の決定変数と、前記複数の重み値のうちの何れか１つの重み値との乗算により表され、
前記複数の重み値のうちの一部分である第１部分重み群は、他の一部分である第２部分重み群と同一であり、
前記ソルバ装置は、前記複数の重み値を記憶する第１メモリを含み、
前記情報処理回路は、前記組合せ最適化問題の生成において、前記データに基づき前記複数の重み値を生成し、前記複数の重み値を前記第１メモリに書き込み、
前記情報処理回路は、前記複数の重み値の書き込みにおいて、前記第１部分重み群および前記第２部分重み群を前記第１メモリにおける共通の領域に書き込み、前記第１メモリにおける前記複数の重み値のそれぞれの記憶位置を示す第１情報を前記ソルバ装置に与え、
前記ソルバ装置は、前記第１情報に基づき、前記第１メモリから前記複数の重み値を読み出して、解を求解する
回路情報。

１０ 市場システム
１２ 市場サーバ装置
１４ クライアント装置
１６ 受信部
１７ マッチング部
１８ 配信部
２０ 情報処理装置
３２ 入力メモリ
３６ 取得部
４０ ソルバ装置
４２ 問題生成部
４６ 処理実行部
５０ 重みメモリ
５２ パターンメモリ
６０ 疑似コード
６２ 探索回路
６４ 部分領域特定回路
６６ 部分アドレス特定回路
６８ セレクタ
７０ 部分メモリ
７１ 演算回路
７２ 入力回路
７３ 出力回路
７４ 設定回路
８１ Ｘメモリ
８２ Ｙメモリ
８３ 作用演算回路
８４ 時間発展回路
８５ 制御回路
９１ Ｊメモリ
９２ Ｈメモリ
９３ 行列演算回路
９４ α関数回路
９５ 第１加算回路
１１１ 第１部分メモリ
１１２ 第２部分メモリ
１１３ パターンセレクタ
１１５ 乗算回路
１１６ 累積加算回路
１２１ 加算器
１２２ リセットセレクタ
１２３ 第２ラッチ回路
１３１ 第１乗算回路
１３２ 第２乗算回路
１３３ 第１累積加算回路
１３４ 第２累積加算回路
１３７ 出力セレクタ
２１０ 制御システム
２１２ 物体検出装置
２１４ 制御装置

Claims (21)

1. データに対して処理を実行する情報処理装置であって、
   組合せ最適化問題を求解するソルバ装置と、
   情報処理回路と、
   を備え、
   前記情報処理回路は、
   前記データを取得し、
   前記データに基づき前記組合せ最適化問題を生成して、前記組合せ最適化問題を前記ソルバ装置に求解させ、
   前記組合せ最適化問題におけるコスト関数は、複数の決定変数および複数の重み値を含み、
   前記コスト関数に含まれる項は、前記複数の決定変数のうちの１以上の決定変数と、前記複数の重み値のうちの何れか１つの重み値との乗算により表され、
   前記複数の重み値のうちの一部分である第１部分重み群は、他の一部分である第２部分重み群と同一であり、
   前記ソルバ装置は、前記複数の重み値を記憶する第１メモリを含み、
   前記情報処理回路は、
   前記組合せ最適化問題の生成において、前記データに基づき前記複数の重み値を生成し、前記複数の重み値を前記第１メモリに書き込み、
   前記複数の重み値の書き込みにおいて、前記第１部分重み群および前記第２部分重み群を前記第１メモリにおける共通の領域に書き込み、前記第１メモリにおける前記複数の重み値のそれぞれの記憶位置を示す第１情報を前記ソルバ装置に与え、
   前記ソルバ装置は、前記第１情報に基づき、前記第１メモリから前記複数の重み値を読み出して、解を求解する
   情報処理装置。
2. 前記情報処理回路は、さらに、前記ソルバ装置から前記組合せ最適化問題の解を取得し、前記解に基づく処理を実行する
   請求項１に記載の情報処理装置。
3. 前記複数の重み値のうちの第１重み値は、所定の第１領域における位置を表すインデックスにより識別され、
   前記所定の第１領域は、同一の形状を有するＭ個の部分領域（Ｍは、３以上の整数）に分割され、
   前記Ｍ個の部分領域のうちの第１部分領域は、前記複数の重み値の一部である部分重み群を含み、
   前記Ｍ個の部分領域のそれぞれに配置される前記部分重み群は、Ｋ個のパターン（Ｋは、２以上、Ｍより小さい整数）のうちの何れかのパターンにより表され、
   前記第１メモリは、前記Ｋ個のパターンを記憶し、
   前記第１情報は、前記Ｍ個の部分領域のそれぞれが前記Ｋ個のパターンのうちの何れのパターンの前記部分重み群を含むかを示す
   請求項１に記載の情報処理装置。
4. 前記ソルバ装置は、前記第１情報を記憶する第２メモリをさらに含み、
   前記情報処理回路は、前記組合せ最適化問題の生成において、
   前記データに基づき前記Ｋ個のパターンの前記部分重み群を生成して前記第１メモリに書き込み、
   前記データに基づき前記第１情報を生成して前記第２メモリに書き込む
   請求項３に記載の情報処理装置。
5. 前記複数の重み値のうちの前記第１重み値を読み出す場合、前記ソルバ装置は、
   前記Ｍ個の部分領域のうち、前記第１重み値が含まれる部分領域を特定し、
   前記第１情報に基づき、前記Ｋ個のパターンのうちの、前記第１重み値が含まれる前記部分領域におけるパターンを特定し、
   前記第１重み値が含まれる前記部分領域における前記第１重み値の位置を表す第１アドレスを特定し、
   前記第１メモリから、特定した前記パターンの前記部分重み群における、前記第１アドレスにより特定される重み値を、前記第１重み値として読み出す
   請求項４に記載の情報処理装置。
6. 前記コスト関数は、前記複数の決定変数として、Ｎ個の決定変数（Ｎは２以上の整数）を含み、前記複数の重み値として、Ｎ行×Ｎ列の重み値を含む行列を含み、
   前記コスト関数は、前記Ｎ個の決定変数の二次関数により表される
   請求項３に記載の情報処理装置。
7. 前記複数の決定変数のそれぞれは、二値の離散変数である
   請求項６に記載の情報処理装置。
8. 前記組合せ最適化問題は、ＱＵＢＯ（Quadratic Unconstrained Binary Optimization）問題である
   請求項７に記載の情報処理装置。
9. 前記ソルバ装置は、前記ＱＵＢＯ問題を、イジングモデルを最小化するイジング問題に帰着させて解く
   請求項８に記載の情報処理装置。
10. 前記ソルバ装置は、シミュレーテッド分岐アルゴリズムにより前記イジング問題を解く
    請求項９に記載の情報処理装置。
11. 前記コスト関数は、前記複数の決定変数の三次以上の関数であり、
    前記組合せ最適化問題は、ＨＵＢＯ（Higher Order Binary Optimization）問題である
    請求項７に記載の情報処理装置。
12. 前記ソルバ装置は、
    第１時刻におけるＮ個の第１中間変数と、前記行列とを行列乗算することにより、前記第１時刻におけるＮ個の第２中間変数を算出する行列演算回路と、
    前記第１時刻における前記Ｎ個の第２中間変数に基づき、前記第１時刻の後の第２時刻におけるＮ個の第１変数および前記第２時刻におけるＮ個の第２変数を算出する第１回路と、
    開始時刻から終了時刻まで処理を前記行列演算回路および前記第１回路に実行させる制御回路と、
    前記終了時刻における前記Ｎ個の第１変数に基づき、前記解を生成して出力する出力回路と、
    を備え、
    前記イジングモデルにおけるＮ個のスピンのうちのｉ番目のスピン（ｉは、１以上、Ｎ以下の整数）は、Ｎ個の点のうちのｉ番目の点に対応し、
    前記Ｎ個の第１変数のうちのｉ番目の第１変数は、前記ｉ番目のスピンに対応し、
    前記Ｎ個の第２変数のうちのｉ番目の第２変数は、前記ｉ番目のスピンに対応し、
    前記ｉ番目の第１変数は、前記ｉ番目のスピンに対応する点の位置を表し、
    前記ｉ番目の第２変数は、前記ｉ番目のスピンに対応する点の運動量を表し、
    前記Ｎ個の第１中間変数のうちのｉ番目の第１中間変数は、前記ｉ番目の第１変数に対応し、
    前記ｉ番目の第１中間変数は、前記ｉ番目の第１変数または前記ｉ番目の第１変数に予め設定された係数を乗じた値であり、
    前記Ｎ個の第２中間変数のうちのｉ番目の第２中間変数は、前記ｉ番目の第２変数に対応する
    請求項１０に記載の情報処理装置。
13. 前記行列に含まれる前記Ｎ行×Ｎ列の重み値のそれぞれは、Ｊ_ｉ，ｊにより表され、
    前記ｉは、前記行列の行番号を表し、
    前記ｊは、前記行列の列番号を表し、１以上、Ｎ以下の整数であり、
    前記行列のｉ行に含まれるＮ個の重み値は、前記Ｋ個のパターンのうちの何れかのパターンであり、
    前記第１情報は、前記行列に含まれるＮ個の行のそれぞれが、前記Ｋ個のパターンのうちの何れのパターンであるかを示し、
    前記第１メモリは、Ｋ個の部分メモリを含み、
    前記Ｋ個の部分メモリのうちのｋ番目の部分メモリ（ｋは、１以上、Ｋ以下の整数）は、前記Ｋ個のパターンのｋ番目のパターンを記憶する
    請求項１２に記載の情報処理装置。
14. 前記行列演算回路は、
    前記Ｋ個の部分メモリのうち、前記第１情報に示されるｉ行目のパターンに対応する部分メモリから出力される前記Ｎ個の重み値を選択して出力する第１セレクタと、
    前記第１セレクタから出力される前記Ｎ個の重み値のそれぞれと、前記Ｎ個の第１中間変数のうちのｊ番目の第１中間変数とを乗算した結果を累積加算した累積加算結果を、前記Ｎ個の第２中間変数のうちのｉ番目の第２中間変数として出力する累積加算回路と、
    を含む請求項１３に記載の情報処理装置。
15. 前記行列演算回路は、
    Ｋ個の累積加算回路と、
    出力セレクタと、
    を含み、
    前記Ｋ個の累積加算回路のうちのｋ番目の累積加算回路は、前記Ｋ個の部分メモリのうちのｋ番目の部分メモリから出力される前記Ｎ個の重み値のそれぞれと、前記Ｎ個の第１中間変数のうちのｊ番目の第１中間変数とを乗算して結果を累積加算した累積加算結果を出力し、
    前記出力セレクタは、前記Ｋ個の累積加算回路のうち、前記第１情報に示されるｉ行目のパターンに対応する累積加算回路から出力される累積加算結果を、前記Ｎ個の第２中間変数のうちのｉ番目の第２中間変数として出力する
    請求項１３に記載の情報処理装置。
16. 前記情報処理回路は、前記データの取得において、前記データとして、Ｎ個の対象（Ｎは２以上の整数）の取引をする市場サーバ装置から市況パケットを取得し、
    前記市況パケットは、前記Ｎ個の対象のうちの少なくとも１つの対象についての取引価格を含み、
    前記コスト関数は、前記複数の決定変数としてＮ個の決定変数を含み、
    前記Ｎ個の決定変数のうちのｎ番目の決定変数（ｎは、１以上、Ｎ以下の整数）は、前記Ｎ個の対象のうちのｎ番目の対象を取引するか否かを表す
    請求項１から１５の何れか１項に記載の情報処理装置。
17. 前記データは、少なくとも１つの物体の座標を表す座標データを含む
    請求項１から１５の何れか１項に記載の情報処理装置。
18. 情報処理装置により、データに対して処理を実行する情報処理方法であって、
    前記情報処理装置は、
    組合せ最適化問題を求解するソルバ装置と、
    情報処理回路と、
    を備え、
    前記情報処理回路が、
    前記データを取得し、
    前記データに基づき前記組合せ最適化問題を生成して、前記組合せ最適化問題を前記ソルバ装置に求解させ、
    前記組合せ最適化問題におけるコスト関数は、複数の決定変数および複数の重み値を含み、
    前記コスト関数を構成する複数の項のそれぞれは、前記複数の決定変数のうちの１以上の決定変数と、前記複数の重み値のうちの何れか１つの重み値との乗算により表され、
    前記複数の重み値のうちの一部分である第１部分重み群は、他の一部分である第２部分重み群と同一であり、
    前記ソルバ装置は、前記複数の重み値を記憶する第１メモリを含み、
    前記情報処理回路が、前記組合せ最適化問題の生成において、前記データに基づき前記複数の重み値を生成し、前記複数の重み値を前記第１メモリに書き込み、
    前記情報処理回路が、前記複数の重み値の書き込みにおいて、前記第１部分重み群および前記第２部分重み群を前記第１メモリにおける共通の領域に書き込み、前記第１メモリにおける前記複数の重み値のそれぞれの記憶位置を示す第１情報を前記ソルバ装置に与え、
    前記ソルバ装置が、前記第１情報に基づき、前記第１メモリから前記複数の重み値を読み出して、解を求解する
    情報処理方法。
19. 組合せ最適化問題を求解するソルバ装置と、情報処理回路とを備える情報処理装置における、前記情報処理回路として、コンピュータを機能させるためのプログラムであって、
    前記情報処理装置は、データに対して処理を実行し、
    前記コンピュータを、
    前記データを取得し、
    前記データに基づき前記組合せ最適化問題を生成して、前記組合せ最適化問題を前記ソルバ装置に求解させる
    ように機能させ、
    前記組合せ最適化問題におけるコスト関数は、複数の決定変数および複数の重み値を含み、
    前記コスト関数に含まれる項は、前記複数の決定変数のうちの１以上の決定変数と、前記複数の重み値のうちの何れか１つの重み値との乗算により表され、
    前記複数の重み値のうちの一部分である第１部分重み群は、他の一部分である第２部分重み群と同一であり、
    前記ソルバ装置は、前記複数の重み値を記憶する第１メモリを含み、
    前記コンピュータが、前記組合せ最適化問題の生成において、前記データに基づき前記複数の重み値を生成し、前記複数の重み値を前記第１メモリに書き込み、
    前記コンピュータが、前記複数の重み値の書き込みにおいて、前記第１部分重み群および前記第２部分重み群を前記第１メモリにおける共通の領域に書き込み、前記第１メモリにおける前記複数の重み値のそれぞれの記憶位置を示す第１情報を前記ソルバ装置に与え、
    前記ソルバ装置が、前記第１情報に基づき、前記第１メモリから前記複数の重み値を読み出して、解を求解する
    プログラム。
20. ハードウェア記述言語により記載された、回路の構成を表す回路情報であって、
    前記回路を、データに対して処理を実行する情報処理装置として機能させ、
    前記情報処理装置は、
    組合せ最適化問題を求解するソルバ装置と、
    情報処理回路と、
    を備え、
    前記情報処理回路は、
    前記データを取得し、
    前記データに基づき前記組合せ最適化問題を生成して、前記組合せ最適化問題を前記ソルバ装置に求解させ、
    前記組合せ最適化問題におけるコスト関数は、複数の決定変数および複数の重み値を含み、
    前記コスト関数に含まれる項は、前記複数の決定変数のうちの１以上の決定変数と、前記複数の重み値のうちの何れか１つの重み値との乗算により表され、
    前記複数の重み値のうちの一部分である第１部分重み群は、他の一部分である第２部分重み群と同一であり、
    前記ソルバ装置は、前記複数の重み値を記憶する第１メモリを含み、
    前記情報処理回路は、前記組合せ最適化問題の生成において、前記データに基づき前記複数の重み値を生成し、前記複数の重み値を前記第１メモリに書き込み、
    前記情報処理回路は、前記複数の重み値の書き込みにおいて、前記第１部分重み群および前記第２部分重み群を前記第１メモリにおける共通の領域に書き込み、前記第１メモリにおける前記複数の重み値のそれぞれの記憶位置を示す第１情報を前記ソルバ装置に与え、
    前記ソルバ装置は、前記第１情報に基づき、前記第１メモリから前記複数の重み値を読み出して、解を求解する
    回路情報。
21. 再構成可能な半導体装置を動作させるために、前記再構成可能な半導体装置に書き込まれる回路情報であって、
    前記再構成可能な半導体装置を、データに対して処理を実行する情報処理装置として機能させ、
    前記情報処理装置は、
    組合せ最適化問題を求解するソルバ装置と、
    情報処理回路と、
    を備え、
    前記情報処理回路は、
    前記データを取得し、
    前記データに基づき前記組合せ最適化問題を生成して、前記組合せ最適化問題を前記ソルバ装置に求解させ、
    前記組合せ最適化問題におけるコスト関数は、複数の決定変数および複数の重み値を含み、
    前記コスト関数に含まれる項は、前記複数の決定変数のうちの１以上の決定変数と、前記複数の重み値のうちの何れか１つの重み値との乗算により表され、
    前記複数の重み値のうちの一部分である第１部分重み群は、他の一部分である第２部分重み群と同一であり、
    前記ソルバ装置は、前記複数の重み値を記憶する第１メモリを含み、
    前記情報処理回路は、前記組合せ最適化問題の生成において、前記データに基づき前記複数の重み値を生成し、前記複数の重み値を前記第１メモリに書き込み、
    前記情報処理回路は、前記複数の重み値の書き込みにおいて、前記第１部分重み群および前記第２部分重み群を前記第１メモリにおける共通の領域に書き込み、前記第１メモリにおける前記複数の重み値のそれぞれの記憶位置を示す第１情報を前記ソルバ装置に与え、
    前記ソルバ装置は、前記第１情報に基づき、前記第１メモリから前記複数の重み値を読み出して、解を求解する
    回路情報。