JP7802253B1 - 双方向論理素子、演算装置、及び演算方法 - Google Patents

Abstract

本発明の双方向論理素子は、関数／逆関数制御部と、順方向入力部と、順方向情報伝達部と、逆方向入力部と、逆方向情報伝達部と、順方向の論理演算を行い且つ逆方向の演算も行う双方向関数演算部と、順方向関数伝達部と、逆方向関数伝達部と、を備える。本発明の演算装置及び演算方法は、上記の双方向論理素子を用いたものである。

Description

本発明は、双方向論理素子、演算装置、及び演算方法に関するものである。

従来、論理演算には、Ｂｏｏｌ代数を具体化したスイッチ素子が用いられ、該スイッチ素子には、ブランチタイプ（Ｂｒａｎｃｈ Ｔｙｐｅ）の論理素子と、ゲートタイプ（Ｇａｔｅ Ｔｙｐｅ）の論理素子とがあった。電気／電子部品を用いたブランチタイプの論理素子には、例えば、リレーがあり、ゲートタイプの論理素子には、例えば、ＤＴＬ、ＴＴＬ、ＥＣＬ、ＭＯＳ等の素子があった（非特許文献１、２）。

また、ブランチタイプの双方向論理素子には、エサキダイオードを用いた双方向論理素子があった。この素子は、エサキダイオード対と遅延素子とを用いた２端子論理素子であった。その特徴は、構成要素が少なく、励振により情報を適切な遅延動作条件に設定することで高速で双方向に演算するというものであった。この素子は、条件設定が繊細であり、これまでは広く普及するには至らなかったが、現在の集積化技術で十分普及する可能性がある（非特許文献３、４）。また、それらの演算に応じた入力の組み合わせで記憶素子の表を引く方法もある。さらに、強誘電体キャパシタを用いた双方向素子もある。この方法は、Ｊｏｐｓｅｐｈｓｏｎ効果素子に置き換えても実現できる（特許文献２、３）。近年では、ブランチタイプのスイッチ素子として、ＨＥＭＴ、スピンエサキダイオード、超伝導素子、量子ビット素子等があり、これらを用いても双方向論理素子を構成することができる（特許文献４、５、６、非特許文献５、６、７）。

しかし、現在、一般に広く普及している半導体を利用したゲートタイプの論理素子は、その性質上、情報処理が入力から出力へ一方向に進行するように構成されていた。

一方で、ＭＯＳトランジスタは、これを用いたブランチタイプのスイッチ素子として、情報を双方向に伝達できる通過制御トランジスタ（Ｐａｓｓ Ｔｒａｎｓｉｓｔｏｒ）が考案された（特許文献１、非特許文献８）。それは、これまで順方向ゲートタイプ論理素子の内部で信号の流れを変える等に用いられていた（非特許文献９）。しかし、論理関数の双方向の演算を可能にするものではなかった。

通過制御トランジスタ（Ｐａｓｓ Ｔｒａｎｓｉｓｔｏｒ）には、ｐ－ＭＯＳトランジスタとｎ－ＭＯＳトランジスタとの２種類がある。それらの電気的特性を補完して高速に動作させる方法として、ｐ－ＭＯＳトランジスタとｎ－ＭＯＳトランジスタとを並列に接続した伝達ゲート（Ｔｒａｎｓｍｉｓｓｉｏｎ Ｇａｔｅ）がある（特許文献１）。また、ゲートタイプのＭＯＳトランジスタと伝達ゲートとを組み合わせたゲートタイプの複合論理素子もある（非特許文献９、１０、１１）。

しかし、集積化された論理素子には、情報や演算を双方向に行う双方向論理素子はなかった。また、それらから構成された装置の代表である加／減算器や乗／除算器もなかった。

上記の乗／除算には、ＡＮＤ素子を用いるが、数学的にも乗／除算は、完全逆関数ではない。乗／除算に用いるＡＮＤ素子は、被乗数／乗数又は被除数／除数に零が割り当てられておらず、演算結果は「０」となる。これらは数学的にも「０」デバイドとして定義されている。例えば、ＡＮＤ素子の２入力変数（０，１）の組み合わせ演算結果は、「０」であり、その１変数「１」の情報が損失し、「０×１＝０」の逆関数「０÷１＝０」の組み合わせの除数値「１」の演算結果は得られない。

従って、配列乗／除算器では、その実現の矛盾に対しては、数学の定義により、上記の組み合わせは「０」とする。ただし、各行の多桁の被乗数の１つでも「０」でない場合には、「１」とする。これにより、算術演算上の矛盾は解消される（非特許文献１２）。

また、従来の算術演算は、加／減算及び乗／除算がゲートタイプの技術で構成されている。このことから、演算、制御又は情報処理が入力から出力へと一方向に進むように構成されていた。従って、乗／除算の逆関数は成り立たず、原則としては、加算、乗算、減算、及び除算器等をそれぞれ別々に構成して配置する必要があった。そのため、多くの構成素子数、面積、及び消費電力等がそれぞれ必要であった。ただし、加／減算については、補数を加える加算器によって加算／減算を１つに構成する方法が実現されている。また、補数を利用した減算や除算セルも実現されている（非特許文献１３）。

汎用コンピュータの分野では、集積化技術の発展により、算術演算装置は３２ビット（単精度）、６４ビット（倍精度）等の高精度の高速浮動小数点演算装置が求められるようになった。また、高速化、高集積化のために様々な構成やアルゴリズムが考案されている（非特許文献１３、１４、１５）。さらに、高速算術演算アルゴリズムとして冗長２進演算アルゴリズムが提案された（特許文献５、非特許文献１６）。また、それに基づく６４ビット浮動小数点演算装置が実用化された（非特許文献１７、１８）。

その後、標準化された標準算術演算処理の方法としてＩＥＥＥ７５４＿２００８ ＩＥＥＥ Ｓｔａｎｄａｒｄ ｆｏｒ Ｆｌｏａｔｉｎｇ－Ｐｏｉｎｔ Ａｒｉｔｈｍｅｔｉｃ がある。特に、除算には試行錯誤的なアプローチが必要であり、この標準方法にも、このアプローチが記載されていて、現在の代表的なＣＰＵはＩＥＥＥ７５４の標準化方式を採用している（非特許文献２０）。

除算は商、余りがでるが、デジタル除算ではその誤差は２^１で丸めが必要になる。その誤差を収束させるロバートソン図で示されているような試行錯誤的な選択が必要となる（非特許文献１９）。

本願方式もＩＥＥＥ７５４フォーマットに対応でき、ＡＩ等で四則演算を多用する場合、例えば、乗／除算の場合、浮動小数点演算の乗／除算では仮数部の乗／除算部を本願の双方向乗／除算器、指数部を本願の双方向加／減算器が適用できる。また、乗算を繰り返して、試行錯誤的に商に収束させる方法もある。本願方式では除算に試行錯誤的な選択は必要ない。

米国特許第３４５７４３５号 国際公開第２００６／１１５０６２号パンフレット 米国特許第３９５３７４９号 特開２００３－６９４１８号公報 特開昭６３－２５７２９号公報 米国特許第４０９７７６５号

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本発明は、演算を双方向に行うことのできる双方向論理素子、並びに、該双方向論理素子を用いた演算装置及び演算方法を提供することを目的とする。

本発明の要旨構成は、以下の通りである。
（１）論理素子の演算の方向を制御して、順方向の演算である関数と逆方向の演算である逆関数とを切り替えるように制御する、関数／逆関数制御部と、
順方向の演算の場合の入力を行う、順方向入力部と、
前記順方向入力部からの入力を伝達する、順方向情報伝達部と、
逆方向の演算の場合の入力を行う、逆方向入力部と、
前記逆方向入力部からの入力を伝達する、逆方向情報伝達部と、
順方向の演算の場合に前記順方向情報伝達部からの入力を入力信号とした順方向の論理演算を行い、且つ、逆方向の演算の場合に前記逆方向情報伝達部からの入力を入力信号とした逆方向の論理演算を行う、双方向関数演算部と、
順方向の演算の場合の前記双方向関数演算部からの出力を順方向の出力として伝達する順方向関数伝達部と、
逆方向の演算の場合の前記双方向関数演算部からの出力を逆方向の出力として伝達する逆方向関数伝達部と、を備えることを特徴とする、双方向論理素子。
なお、発明の詳細な説明においては、主に算術演算に用いるものについて説明している。

（２）前記双方向関数演算部は、ブランチタイプの論理素子で構成された、前記（１）に記載の双方向論理素子。

（３）前記双方向関数演算部は、伝達ゲートを用いて構成された、前記（１）又は（２）に記載の双方向論理素子。

（４）前記双方向関数演算部は、２線式論理を用いたものである、前記（３）に記載の双方向論理素子。

（５）前記双方向関数演算部は、１線式論理を用いたものである、前記（３）に記載の双方向論理素子。

（６）前記双方向関数演算部を２つ以上有し、
２つ以上の前記双方向関数演算部が、並列又は直列に接続されて、双方向演算を行う１つ又は複数の演算部として機能する、前記（１）又は（２）に記載の双方向論理素子。

（７）前記（１）又は（２）に記載の双方向論理素子を並列又は直列に接続した、加算及び減算器、及び／又は、乗算及び除算器を含む、演算装置。

（８）前記乗算及び除算器を含み、
除算において、被除数のうちいずれかが１である場合を１とし、前記被除数のうち全てが０である場合を０とし、前記被除数が１である場合は除数を１として、０デバイド処理を行う、０デバイド処理部をさらに備える、前記（７）に記載の演算装置。

（９）前記（１）又は（２）に記載の双方向論理素子を用いて双方向の演算を行う、演算方法。

本発明によれば、演算を双方向に行うことのできる双方向論理素子、並びに、該双方向論理素子を用いた演算装置及び演算方法を提供することができる。

本発明の一実施形態にかかる双方向論理素子について説明するための代表的な構成図である。 図１Ａの構成にプルダウン素子を追加した例を示す構成図である。 双方向関数演算部の代表的な演算一覧を示す図である。 双方向関数演算部の代表的な演算一覧を示す図である。 双方向スイッチを実現する伝達ゲートの構成例を示す図である。 Ｅｘｃｌｕｓｉｖｅ－ＯＲ（ＸＯＲ）論理素子のシンボル図である。 Ｅｘｃｌｕｓｉｖｅ－ＯＲ（ＸＯＲ）論理素子の回路図である。 Ｅｘｃｌｕｓｉｖｅ－ＯＲ（ＸＯＲ）論理素子のより詳細な回路図である。 図３Ｂ、図３Ｃにプルダウン素子を追加した例を示す図である。 ＡＮＤ論理素子のシンボル図である。 ＡＮＤ論理素子の回路図である。 半加／減算器のシンボル図である。 半加／減算器の回路図である。 全加／減算器のシンボル図である。 全加／減算器の回路図である。 ｎ桁加／減算器のシンボル図である。 ｎ桁加／減算器の回路図である。 乗／除算器のシンボル図である。 乗／除算器の回路図である。 ｎ桁乗／除算器の構成概念を示す図である。 乗／除算器の状態割り当てのフロー図である。 図８Ａで示した乗／除算器で構成したｎ桁剰／除算器の部分積の一例を示す図である。 ｎ桁並列乗／除算器の概念図である。 冗長２進加／減算器のシンボル図である。 双方向ＸＯＲの真理値表を示す図である。 双方向ＡＮＤの真理値表を示す図である。 双方向半加／減算器の真理値表を示す図である。 双方向全加／減算器の真理値表を示す図である。 乗／除算器の真理値表を示す図である。 ３状態バッファの真理値表を示す図である。

以下、本発明の実施形態について図面を参照して主に算術演算に必要な素子について詳細に例示説明する。

＜双方向論理素子＞
図１Ａは、本発明の一実施形態にかかる双方向論理素子について説明するための代表的な構成図である。図１Ａに示すように、本実施形態の双方向論理素子は、関数／逆関数制御部１、１´と、順方向入力部２と、順方向情報伝達部３と、逆方向入力部５と、逆方向情報伝達部３´と、双方向関数演算部４と、順方向関数伝達部７と、逆方向関数伝達部６と、を備えている。

関数／逆関数制御部１、１´は、論理素子の演算の方向を制御して、順方向の演算である関数と逆方向の演算である逆関数とを切り替えるように制御するように構成されている。

順方向入力部２は、順方向の演算の場合の入力を行うように構成されている。

順方向情報伝達部３は、順方向入力部２からの入力を（図１Ａの例では、双方向関数演算部４に）伝達するように構成されている。

双方向関数演算部４は、順方向の演算の場合に順方向情報伝達部３からの入力を入力信号とした順方向の論理演算を行うように構成されている。

順方向関数伝達部７は、順方向の場合の双方向関数演算部４からの出力を順方向の出力として伝達するように構成されている。

逆方向入力部５は、逆方向の演算の場合の入力を行うように構成されている。

逆方向情報伝達部３´は、逆方向入力部５からの入力を双方向関数演算部４に伝達するように構成されている。

双方向関数演算部４は、逆方向の演算の場合に逆方向情報伝達部３´からの入力を入力信号とした逆方向の論理演算も行うように構成されている。

逆方向関数伝達部６は、逆方向の場合の双方向関数演算部４からの出力を逆方向の出力として伝達するように構成されている。

図１Ｂは、図１Ａの構成にプルダウン素子を追加した例を示す構成図である。図示例では、プルダウン（ｐｕｌｌ ｄｏｗｎ）素子３１、３１´は、順方向情報伝達部３と双方向関数演算部４との間、及び、逆方向情報伝達部３´と双方向関数演算部４との間にそれぞれ配置されている。このプルダウン素子３１、３１´によれば、双方向関数演算部４で生じたオープン・パスを出力部で接地し浮遊容量を減少させることができる。
図１Ｂに示す例では、双方向関数演算部４は、０デバイド処理部４１、４１´をさらに備えている。０デバイド処理部については後述する。

図２Ａ、Ｂは、双方向関数演算部の代表的な演算一覧を示す図である。図２Ａ、Ｂの第１列目に示すように、双方向関数演算部４の論理演算は、例えば、ＡＮＤ、ＮＡＮＤ、ＯＲ、ＮＯＲ、ＸＯＲ、ＸＮＯＲ、及びＮＯＴのいずれかとすることができるが、これらの例には限定されない。図２Ａ、Ｂの第２列目のシンボル図において「Ｉｎ／Ｏｕｔ」と示すように、双方向関数演算部４は、順方向の演算である関数と逆方向の演算である逆関数とを切り替えるように制御される。シンボルは、「Ｉｎ／Ｏｕｔ」を除いては一般的なもので示している。図２Ａ、Ｂの第３列目には、真理値表を示しているが、関数である場合、逆関数である場合、いずれも通常の真理値表の通りである。図２Ａ、Ｂの第４列目には、関数（又は逆関数）の場合の各論理を実行可能な回路図の一例を示している。図２Ａ、Ｂの第５列目には、第４列目の回路図について、双方向機能を有するように拡張した回路図を示している。本願では、双方向論理素子で構成したが、単方向論理素子を双方向に選択できるように構成して実施することもできる。
ところで、第３～第５列目において１点鎖線で示すように、演算項である入力Ｂが「０」値の場合、被演算項であるＡの経路がオープンになることがある。オープンになれば経路の浮遊容量により出力が十分に「０」値にならない可能性があり、あるいは、遅延時間が長くなる可能性が残る。このような場合は、図１Ｂに示したように、プルダウン素子としてプルダウン抵抗、又はプルダウントランジスタを、双方向関数演算部４を構成するトランスファーゲートの両端に接続することが望ましい。

図２Ｃは、双方向スイッチを実現する伝達ゲート（Ｔｒａｎｓｍｉｓｓｉｏｎ Ｇａｔｅ）の構成例を示す図である。双方向スイッチは、ｐＭＯＳエンハンスメントトランジスタ及びｎＭＯＳエンハンスメントトランジスタを用いて構成される。図示のように、ｐＭＯＳエンハンスメントトランジスタ及びｎＭＯＳエンハンスメントトランジスタのゲートには、制御信号が入力される。ｐＭＯＳエンハンスメントトランジスタ及びｎＭＯＳエンハンスメントトランジスタのソース同士及びドレイン同士が接続されている。これにより、真理値表に示すような論理演算が可能となる。

図３Ａは、Ｅｘｃｌｕｓｉｖｅ－ＯＲ（ＸＯＲ）論理素子のシンボル図である。通常のＸＯＲのシンボルに加え、順方向及び逆方向の演算の切り替えを示す「Ｎ／Ｒ」が追加されている（「Ｎ」は順方向を示す「Ｎｏｒｍａｌ」の略、「Ｒ」は逆方向を示す「Ｒｅｖｅｒｓｅ」の略）。順方向の場合の入力は、「Ａ」、「Ｂ」、出力は「Ｓ」で表され、逆方向の場合の入力は、「Ｓ_Ｒ」、「Ｂ」、出力は「Ａ_Ｒ」で表されている。

図３Ｂは、Ｅｘｃｌｕｓｉｖｅ－ＯＲ（ＸＯＲ）論理素子の回路図である。図３Ｃは、Ｅｘｃｌｕｓｉｖｅ－ＯＲ（ＸＯＲ）論理素子のより詳細な回路図である。
図３Ｂ、図３Ｃに示すように、この論理素子は、関数／逆関数制御部１、１´、順方向入力部２、順方向（逆方向）論理情報伝達部３（３´）、双方向関数演算部４、順方向関数伝達部７、逆方向入力部５、及び逆方向関数伝達部６を備えている。

＜関数／逆関数制御部＞
関数／逆関数制御部１、１´は、前述のように、論理素子の演算の方向を制御して関数機能と逆関数機能とを切り替えるものである。
関数／逆関数制御部１は、（図示左下側の）順方向を制御する３状態バッファと（図示左上側の）逆方向を制御する３状態バッファとを有している。制御信号がＮｏｒｍａｌ（Ｈｉｇｈ）である場合、順方向を制御する３状態バッファがオン（信号伝達状態）となり、逆方向を制御する３状態バッファがオフ（切り離し状態Ｚ：Ｈｉｇｈ Ｉｍｐｅｄａｎｃｅ）となることで、信号Ａが順方向入力部２に入力されるようになる。一方で、制御信号がＲｅｖｅｒｓｅ（Ｌｏｗ）である場合、順方向３状態バッファがオフとなり、逆方向３状態バッファがオンとなることで、信号がＡとして図面左へ出力されるようになる。
同様に、関数／逆関数制御部１´は、（図示右上側の）順方向３状態バッファと（図示右下側の）逆方向３状態バッファとを有している。制御信号がＮｏｒｍａｌ（Ｈｉｇｈ）である場合、順方向３状態バッファがオンとなり、逆方向３状態バッファがオフとなることで、信号が順方向関数伝達部７から信号Ｓとして図面右へ出力されるようになる。一方で、制御信号がＲ（Ｌｏｗ）である場合、順方向３状態バッファがオフとなり、逆方向３状態バッファがオンとなることで、信号Ｓが逆方向入力部５に入力されるようになる。
このようにして、制御信号を切り替えることにより、論理素子の演算の方向を切り替えることができる。
なお、関数／逆関数制御部１、１´は順方向と逆方向の出力を制御するためバス結合として出力しない場合は、ハイインピーダンスで結合し、関数／逆関数の選択の影響を避けている。

＜順方向関数伝達部＞
順方向関数伝達部７は、関数逆関数制御部１、１´にＮｏｒｍａｌ（Ｈｉｇｈ）の制御信号が入力され、論理素子の演算の方向が順方向である場合に、双方向関数演算部４からの出力Ｓ_１、Ｓ_２を（本例では２線を１線にまとめて）順方向の出力Ｓとして伝達するものである。その真理値表は、図１０に示している。順方向関数伝達部７は、図３Ｂに示すように、本例ではＯＲ回路で構成されている。図３Ｃには、二線式論理を単線式論理に変換するためのＯＲ回路の詳細が示されており、一例としては図示のような回路によりＯＲ回路を構成することができる。

＜逆方向関数伝達部＞
逆方向関数伝達部６は、関数／逆関数制御部１、１´にＲｅｖｅｒｓｅ（Ｌｏｗ）の制御信号が入力され、論理素子の演算の方向が逆方向である場合に、双方向関数演算部４からの出力Ａ_Ｒ１、Ａ_Ｒ２を（本例では２線を１線にまとめて）逆方向の出力Ａ_Ｒとして伝達するものである。その真理値表は、図１０に示したものの入力のＡをＳと読み替え、出力のＳをＡ_Ｒと読み替えればよい。逆方向関数伝達部６は、図３Ｂに示すように、本例ではＯＲ回路で構成されている。図３Ｃには、二線式論理を単線式論理に変換するためのＯＲ回路の詳細が示されており、一例としては図示のような回路によりＯＲ回路を構成することができる。

図３Ｂ～図３Ｄに示した論理素子によれば、双方向関数演算部４により、順方向の演算と逆方向の演算を切り替えて行わせることができるため、所定の演算（ＸＯＲ）を双方向に行うことができる。

図３Ｅは、ＡＮＤ論理素子のシンボル図である。通常のＡＮＤのシンボルに加え、順方向及び逆方向の演算の切り替えを示す「Ｎ／Ｒ」が追加されている（「Ｎ」は順方向を示す「Ｎｏｒｍａｌ」の略、「Ｒ」は逆方向を示す「Ｒｅｖｅｒｓｅ」の略）。順方向の場合の入力は、「Ａ」、「Ｂ」、出力は「Ｐ」で表され、逆方向の場合の入力は、「Ｐ_Ｒ」、「Ｂ」、出力は「Ａ_Ｒ」で表されている。

図３Ｆは、ＡＮＤ論理素子の回路図である。図３Ｆに示すように、この論理素子は、関数／逆関数制御部１、１´、順方向入力部２、情報伝達部３、３´、双方向関数演算部４、順方向関数伝達部７、逆方向入力部５、及び逆方向関数伝達部６を備えている。

関数／逆関数制御部１、１´、順方向入力部２、順方向関数伝達部７、逆方向入力部５、及び逆方向関数伝達部６については、ＸＯＲの例と同様であるため、再度の説明を省略し、情報伝達部３、３´及び双方向関数演算部４について説明する。

図１１には、双方向関数演算部４のＡＮＤの真理値表を示している。
入力Ａが０であり、且つ、入力Ｂが０である場合、第１の伝達ゲートのゲートはオフとなり、また、第２の伝達ゲートのゲートもオフとなるため、その出力Ｓは「０」となる。
入力Ａが１であり、且つ、入力Ｂが０である場合、第１の伝達ゲートのゲートはオフとなり、また、第２の伝達ゲートのゲートはオンとなるため、その出力Ｓは「０」となる。
入力Ａが０であり、且つ、入力Ｂが１である場合、第１の伝達ゲートのゲートはオンし、また、第２の伝達ゲートのゲートはオフとなるため、その出力Ｓは「０」となる。
入力Ａが１であり、且つ、入力Ｂが１である場合、第１の伝達ゲートのゲートはオンし、また、第２の伝達ゲートのゲートもオンとなるため、その出力Ｓは「１」となる。
このように、まず、順方向の場合に、双方向関数演算部４は、ＡＮＤの論理演算機能を有する。

入力Ｓが０であり、且つ、入力Ｂが０である場合、第１の伝達ゲートのゲートはオフとなり、また、第２の伝達ゲートのゲートもオフとなるため、その出力Ａ_Ｒは「０」となる。
入力Ｓが１であり、且つ、入力Ｂが０である場合、第１の伝達ゲートのゲートはオフとなり、また、第２の伝達ゲートのゲートはオンとなるため、その出力Ａ_Ｒは「０」となる。
入力Ｓが０であり、且つ、入力Ｂが１である場合、第１の伝達ゲートのゲートはオンし、また、第２の伝達ゲートのゲートはオフとなるため、その出力Ａ_Ｒは「０」となる。
入力Ｓが１であり、且つ、入力Ｂが１である場合、第１の伝達ゲートのゲートはオンし、また、第２の伝達ゲートのゲートもオンとなるため、その出力Ａ_Ｒは「１」となる。
このように、逆方向の場合にも、双方向関数演算部４は、ＡＮＤの論理演算機能を有する。

図３Ｅ、図３Ｆに示した論理素子によれば、双方向関数演算部４により、順方向の演算と逆方向の演算を切り替えて行わせることができるため、所定の演算（ＡＮＤ）を双方向に行うことができる。

上記の例では、ＸＯＲとＡＮＤについて例示したが、図２Ａ、Ｂに示した他の論理素子や、他の様々な論理素子に応用することができる。

双方向関数演算部４は、ブランチタイプの論理素子で構成されたていることが好ましい。特に、双方向関数演算部４は、伝達ゲートを用いて構成されていることが好ましい。

上記の例のように、双方向関数演算部４は、２線式論理を用いたものであることが好ましい。一方で、本開示では、双方向関数演算部４は、１線式論理を用いたものとすることもできる。
本開示において、双方向論理素子は、双方向関数演算部４を２つ以上有し、２つ以上の双方向関数演算部４が、並列又は直列に接続されて、双方向演算を行う１つ又は複数の演算部として機能することも好ましい。

＜演算装置＞
図４Ａは、半加／減算器（半加算及び減算器）のシンボル図である。通常の半加／減算器と同様に、２入力Ａ、Ｂが入力され、出力Ｓ（和）を出力するＸＯＲと、２入力Ａ、Ｂが入力され、出力Ｃｏｕｔ（桁上げ）を出力するＡＮＤ回路が並列接続された構成を基本とする。ＸＯＲには前述の双方向ＸＯＲ論理素子を用いているため、順方向及び逆方向の演算の切り替えを示す「Ｎ／Ｒ」が追加されている。ここで、「Ｎ」は順方向を示す「Ｎｏｒｍａｌ」の略、「Ｒ」は逆方向を示す「Ｒｅｖｅｒｓｅ」の略である。ここでは、順方向が加算、逆方向が減算を表す。順方向の場合の入力は、「Ａ」、「Ｂ」、出力は「Ｓ」、「Ｃｏｕｔ」で表されている。また、逆方向の場合の入力は、「Ｓ_Ｒ」、「Ｂ」、出力は「Ａ_Ｒ」、「Ｃｏｕｔ」で表されている。

図４Ｂは、半加／減算器の回路図である。図４Ｂに示す半加／減算器は、図３Ａと図４Ａとのシンボルの違いの通り、図３Ｂに示した双方向ＸＯＲ回路に、さらにＡＮＤ回路が並列に設けられている点で異なっている。例えば順方向の場合、入力Ａ、Ｂは、それぞれ、ＡＮＤ回路にも入力される。ＡＮＤ回路の出力はＣｏｕｔであり、桁上げ出力に該当する。図３Ｂの回路との共通部分については、既に説明しているので、再度の説明を省略する。

図１２には、双方向半加／減算器の真理値表が示されている。
（順方向の場合）
入力Ａが０であり、且つ、入力Ｂが０である場合、ＸＯＲ回路の出力Ｓは、図３Ｂと同様に０となる。また、ＡＮＤ回路の出力Ｃｏｕｔは０となる。
入力Ａが０であり、且つ、入力Ｂが１である場合、ＸＯＲ回路の出力Ｓは、図３Ｂと同様に１となる。また、ＡＮＤ回路の出力Ｃｏｕｔは０となる。
入力Ａが１であり、且つ、入力Ｂが０である場合、ＸＯＲ回路の出力Ｓは、図３Ｂと同様に１となる。また、ＡＮＤ回路の出力Ｃｏｕｔは０となる。
入力Ａが１であり、且つ、入力Ｂが１である場合、ＸＯＲ回路の出力Ｓは、図３Ｂと同様に０となる。また、ＡＮＤ回路の出力Ｃｏｕｔは１となる。
このように、先ず、順方向の場合に、双方向半加／減算器は、半加／減算器の論理演算機能を有する。

（逆方向の場合）
入力Ｓ_Ｒが０であり、且つ、入力Ｂが０である場合、ＸＯＲ回路の出力Ａ_Ｒは、図３Ｂと同様に０となる。また、ＡＮＤ回路の出力Ｃｏｕｔは０となる。
入力Ｓ_Ｒが０であり、且つ、入力Ｂが１である場合、ＸＯＲ回路の出力Ａ_Ｒは、図３Ｂと同様に１となる。また、ＡＮＤ回路の出力Ｃｏｕｔは０となる。
入力Ｓ_Ｒが１であり、且つ、入力Ｂが０である場合、ＸＯＲ回路の出力Ａ_Ｒは、図３Ｂと同様に１となる。また、ＡＮＤ回路の出力Ｃｏｕｔは０となる。
入力Ｓ_Ｒが１であり、且つ、入力Ｂが１である場合、ＸＯＲ回路の出力Ａ_Ｒは、図３Ｂと同様に０となる。また、ＡＮＤ回路の出力Ｃｏｕｔは１となる。
このように、逆方向の場合にも、双方向半加／減算器は、半加／減算器の論理演算機能を有する。

図４Ｂに示した論理素子によれば、双方向関数演算部を用いて、順方向の演算と逆方向の演算を切り替えて行わせることができるため、所定の演算（半加／減算）を双方向に行うことができる。

図５Ａは、全加／減算器（全加算及び減算器）のシンボル図である。通常の全加／減算器と同様に、２つの半加／減算器とＯＲ回路とを用いて（通常これらを用いて全加／減算器を構成する接続により）構成することができる。２つの半加／減算器がそれぞれ前述の双方向ＸＯＲを用いた前述の双方向半加／減算器である点で通常のものと異なっている。このため、順方向及び逆方向の演算の切り替えを示す「Ｎ／Ｒ」が追加されている。ここで、「Ｎ」は順方向を示す「Ｎｏｒｍａｌ」の略、「Ｒ」は逆方向を示す「Ｒｅｖｅｒｓｅ」の略である。ここでは、順方向が加算、逆方向が減算を表す。順方向の場合の入力は、「Ａ」、「Ｂ」、出力は和「Ｓ」、桁上げ「Ｃｏｕｔ」で表されている。また、逆方向の場合の入力は、「Ｓ_Ｒ」、「Ｂ」、出力は「Ａ_Ｒ」、「Ｃｏｕｔ」で表されている。

図１３には、双方向全加／減算器の真理値表が示されている。
（順方向の場合）
入力Ａが０であり、且つ、入力Ｂが０であり、且つ、入力Ｃｉが０である場合、前段のＸＯＲ回路の出力及び後段のＸＯＲ回路の出力が０となるため、Ｓは０となる。また、前段のＡＮＤ回路の出力は０となり、後段のＡＮＤ回路の出力も０となるため、Ｃｏｕｔは０となる。
入力Ａが０であり、且つ、入力Ｂが０であり、且つ、入力Ｃｉが１である場合、前段のＸＯＲ回路の出力が０、後段のＸＯＲ回路の出力が１となるため、Ｓは１となる。また、前段のＡＮＤ回路の出力は０となり、後段のＡＮＤ回路の出力も０となるため、Ｃｏｕｔは０となる。
入力Ａが０であり、且つ、入力Ｂが１であり、且つ、入力Ｃｉが０である場合、前段のＸＯＲ回路の出力が１、後段のＸＯＲ回路の出力が１となるため、Ｓは１となる。また、前段のＡＮＤ回路の出力は０となり、後段のＡＮＤ回路の出力も０となるため、Ｃｏｕｔは０となる。
入力Ａが０であり、且つ、入力Ｂが１であり、且つ、入力Ｃｉが１である場合、前段のＸＯＲ回路の出力が１、後段のＸＯＲ回路の出力が０となるため、Ｓは０となる。また、前段のＡＮＤ回路の出力は０となり、後段のＡＮＤ回路の出力は１となるため、Ｃｏｕｔは１となる。

入力Ａが１であり、且つ、入力Ｂが０であり、且つ、入力Ｃｉが０である場合、前段のＸＯＲ回路の出力が１、後段のＸＯＲ回路の出力が１となるため、Ｓは１となる。また、前段のＡＮＤ回路の出力は０となり、後段のＡＮＤ回路の出力も０となるため、Ｃｏｕｔは０となる。
入力Ａが１であり、且つ、入力Ｂが０であり、且つ、入力Ｃｉが１である場合、前段のＸＯＲ回路の出力が１、後段のＸＯＲ回路の出力が０となるため、Ｓは０となる。また、前段のＡＮＤ回路の出力は０となり、後段のＡＮＤ回路の出力が１となるため、Ｃｏｕｔは１となる。
入力Ａが１であり、且つ、入力Ｂが１であり、且つ、入力Ｃｉが０である場合、前段のＸＯＲ回路の出力が０、後段のＸＯＲ回路の出力が０となるため、Ｓは０となる。また、前段のＡＮＤ回路の出力は１となり、後段のＡＮＤ回路の出力は０となるため、Ｃｏｕｔは１となる。
入力Ａが１であり、且つ、入力Ｂが１であり、且つ、入力Ｃｉが１である場合、前段のＸＯＲ回路の出力が０、後段のＸＯＲ回路の出力が１となるため、Ｓは１となる。また、前段のＡＮＤ回路の出力は１となり、後段のＡＮＤ回路の出力は０となるため、Ｃｏｕｔは１となる
このように、まず、順方向の場合に、双方向全／減加算器は、全加／減算器の論理演算機能を有する。

次に逆方向の場合について説明する。
（逆方向の場合）
入力Ｓ_Ｒが０であり、且つ、入力Ｃｉが０であり、且つ、入力Ｂが０である場合、前段（逆方向の場合の前段（以下本段落及び次段落において同様））のＸＯＲ回路の出力及び後段のＸＯＲ回路の出力が０となるため、Ａ_Ｒは０となる。また、順方向と同様（以下同じ）、前段のＡＮＤ回路の出力は０、後段のＡＮＤ回路の出力も０となるため、Ｃｏｕｔは０となる。
入力Ｓ_Ｒが１であり、且つ、入力Ｃｉが１であり、且つ、入力Ｂが０である場合、前段のＸＯＲ回路の出力が０、後段のＸＯＲ回路の出力が０となるため、Ａ_Ｒは０となる。また、前段ＡＮＤ回路の出力は０、後段のＡＮＤ回路の出力も０となるため、Ｃｏｕｔは０となる。
入力Ｓ_Ｒが１であり、且つ、入力Ｃｉが０であり、且つ、入力Ｂが１である場合、前段のＸＯＲ回路の出力が１、後段のＸＯＲの出力が０となるため、Ａ_Ｒが０となる。また、前段ＡＮＤ出力は０、後段ＡＮＤ回路の出力は０となるため、Ｃｏｕｔは０となる。
入力Ｓ_Ｒが０であり、且つ、入力Ｃｉが１であり、且つ、入力Ｂが１場合、前段のＸＯＲ回路の出力が１、後段のＸＯＲ回路の出力が０となるため、Ａ_Ｒは０となる。また、前段のＡＮＤ回路の出力は０、後段のＡＮＤ回路の出力は１となるため、Ｃｏｕｔは１となる。

入力Ｓ_Ｒが１であり、且つ、入力Ｃｉが０であり、且つ、入力Ｂが０場合、前段ＸＯＲの出力は１となり、後段のＸＯＲの出力は１となるため、Ａ_Ｒは１となる。また、前段のＡＮＤ回路の出力は０、後段のＡＮＤ回路の出力は０となるため、Ｃｏｕｔは０となる。
入力Ｓ_Ｒが０であり、且つ、入力Ｃｉが１であり、且つ、入力Ｂが０場合、前段のＸＯＲ回路の出力が１、後段のＸＯＲ回路の出力が１となるため、Ａ_Ｒは１となる。また、前段のＡＮＤ回路の出力は０となり、後段のＡＮＤ回路の出力が１となるため、Ｃｏｕｔは１となる。
入力Ｓ_Ｒが０であり、且つ、入力Ｃｉが０であり、且つ、入力Ｂが１場合、前段のＸＯＲ回路の出力が０、後段のＸＯＲ回路の出力が１となるため、Ａ_Ｒは１となる。また、前段のＡＮＤ回路の出力は１となり、後段のＡＮＤ回路の出力は０となるため、Ｃｏｕｔは１となる。
入力Ｓ_Ｒが１であり、且つ、入力Ｃｉが１であり、且つ、入力Ｂが１場合、前段のＸＯＲ回路の出力が０、後段のＸＯＲ回路の出力が１となるため、Ａ_Ｒは１となる。また、前段のＡＮＤ回路の出力は１となり、後段のＡＮＤ回路の出力は０となるため、Ｃｏｕｔは１となる。
このように、逆方向の場合にも、双方向全加／減算器は、全加／減算器の論理演算機能を有する。

図５Ｂに示した論理素子によれば、双方向関数演算部を用いて、順方向の演算と逆方向の演算を切り替えて行わせることができるため、所定の演算（全加／減算）を双方向に行うことができる。

図６Ａは、ｎ桁加／減算器のシンボル図である。図６Ｂは、ｎ桁加／減算器の回路図である。加（Ａｄｄ）／減（Ｓｕｂｔｒａｃｔ）算の制御は、全加算器と同様に図１Ａの順方向（Ｎ）／逆方向（Ｒ）制御と関係づけて切り替えることができる。本開示の双方向論理素子を用いたｎ桁加／減算器の構成例としては、通常全加／減算器をｎ桁に実装する場合と同様の接続を行えば良い。桁上げを高速に実施するためには、例えば先見桁上げ方法等、様々な桁上げ方法があるのでそれを適用することができる。

図７Ａは、乗／除算器（乗算及び除算器）のシンボル図である。図７Ｂは、乗／除算器の回路図である。図７Ａに示すように、乗／除算器は、前述の双方向ＡＮＤ素子を用いて実装することができる。図１４に乗／除算器の真理値表を示している。ＡＮＤ回路の情報損失は、図８Ａのプリチャージで「１」として補正する。

図８Ａは、ｎ桁乗／除算器の構成概念を示す図である。図中「Ｍ／Ｄ」は、乗算（Ｍｕｌｐｔｉｐｌｉｃａｔｉｏｎ）と除算（Ｄｅｖｉｓｉｏｎ）との切り替えを示す。図中「Ｍ／Ｄ」の部分は、図１Ｂの０デバイド処理部４１、４１’の切り替えに対応し、その制御は、図１Ｂの順方向（Ｎ）／逆方向制御（Ｒ）と関係づけて切り替えることができる。最下位桁は桁上げがないので、乗算がＡＮＤ素子のみで計算できる。除算は、これから被演算数ａ_０が得られ、これを基に、算術演算処理をし、上位桁を並列に演算して商ｂ_０からｂ_ｎを得る。ただし、数学的定義により被除数ａ_０又は除数ｂ_０が「０」である場合の０デバイド処理が必要になる。さらに、乗算の桁上げ、除算の桁上げが同じことを確認することも考えられる。

図８Ｂは、乗／除算器の状態割り当てのフロー図である。本開示においては、図８Ｂに示すフローにより逆関数を定義することができる。すなわち、ｎ桁の被乗数をａ_１、ａ_２、・・・・とし、乗数をｂ_１、ｂ_２・・・とするとき、まず、被乗数のうち１桁でも「１」であるかどうかを判定する。
（１）被乗数が全ての桁で０である場合（図８Ｂの「状態Ａ０００」）
数学的定義により、乗数は「０」であると判定する。
（２）被乗数のうち１桁でも「１」である場合
（２－１）積が「０」であり、被乗数が「１」である場合（図８Ｂの「状態Ｄ０１０」）
算術的に、乗数は「０」であると判定する。
（２－２）積が「０」であり、被乗数が「０」である場合
（２－２－１）（「１／０＝０の場合」（図８Ｂの「状態Ｃ１１０」））
算術的に、乗数は「０」であると判定する。
（２－２－２）（「１／０＝０の場合」（図８Ｂの「状態Ｂ１１１」））
算術的に、乗数は「１」であると判定する。

図８Ｃは、図８Ａで示した乗／除算器で構成したｎ桁剰／除算器の部分積の一例を示す図である。図８Ｄは、ｎ桁並列乗／除算器の概念図である。図示２点鎖線で囲った箇所において、前述の０デバイド処理を行う。

図９は、冗長２進加／減算器（冗長２進加算及び減算器）のシンボル図である。冗長２進は、被演算数が符号化されているので逆演算は複雑になる。しかし、２変数の入力のうち被演算が確定すれば、一般の双方向演算素子と同様に容易に計算できる。ここでは、加減算の素子の構成を記号で示しているが、乗／除算はＡＮＤ素子と半加算器とで構成できるので、前記の双方向加／減算又は乗除算の手法これらの素子で置き換えることで同様に実施できる。

本開示の演算装置は、一実施形態において、前述の双方向論理素子を並列又は直列に接続した、加算及び減算器、及び／又は、乗算及び除算器を含むものであり得る。
本開示の演算装置は、一実施形態において、前述の乗算及び除算器を含み、除算において、被除数のうちいずれかが０である場合を０とし、前記被除数のうち全てが１である場合を１とし、前記被除数が１である場合は除数を１として、０デバイド処理を行う、０デバイド処理部をさらに備えることが好ましい。

＜演算方法＞
本開示の演算方法は、一実施形態において、前述の双方向論理素子を用いて双方向の演算を行うものである。

一実施形態では、双方向論理素子は、双方向関数演算部を伝達ゲートと２線式論理で構成する。本開示の手法は、一実施形態において、２変数の関数／逆関数を実現するのに現実的で最適で有効な手法である。また、それらを多変数又は多段組み合わせる等により、広く普及しているゲートタイプ論理素子と同等の関数が合成でき、それに加えて逆関数演算が実現できる。

また、本開示において、２線式論理で双方向関数演算部を、例えば全加算器は半加算器を２つ連結して構成することができる。並列乗／除算器は２桁目を乗／除算部と全加算器とを結合することにより集積化する場合、面積を節約できる。さらに、それにより演算又は逆演算の誤りも検出できる。

なお、本開示は、浮動小数点演算や冗長2進演算にも適用でき、より少ない面積で高速に演算できる。また、本開示の方法は、一般の双方向関数演算に加え、特に、関数／逆関数の関係を利用して、加／減算及び乗／除算をそれぞれ1つにして実現できる。特に高速化のため並列処理を必要とする乗／除算等では集積面積、素子数、及び消費電力を大きく減らし、高速に実現することができる。

また、本開示では双方向論理素子で実現した部分関数を用いているが、必要な変数を双方向にする演算に必要な情報を含めた演算結果を符号化して伝えて処理することで、情報損失を防ぎ完全逆関数の実現も可能である。

さらに、本開示の双方向論算素子は、算術演算に好適である。一般に算術演算は、被演算数と演算数の二つの値から演算結果を得るものである。特に１変数の場合、双方向論理素子と整合性があり効率よく、高速、単純に実現できる。さらに、すでに実用化されている高速桁上げ等、高速化アルゴリズム又は冗長２進にも適用できる。

計算機演算処理に用いられる数表現には固定小数点、浮動小数点表現があり、浮動小数点形式、の演算は、仮数部と指数部から構成されていて、仮数部は乗／除算、指数部は加／減算で演算する。本開示も同様の演算を組み合わせることで演算できる。また、符号付数値表現など様々な方法があるが、本開示はこれら全てに適用できる。

本開示によれば、双方向論理素子は、一般の論理関数の演算ができ、それに加えて１変数の逆演算ができる。特に加／減算又は乗／除算の四則演算は、それぞれ演算／逆演算の関係にあり、集積面積、消費電力が約半分で実現できる。また、直接逆関数が得られることから複雑なハードウェア・アルゴリズムが必要なく簡単に演算する方法を提供することができる。さらに、本方法は従来のハードウェア・アルゴリズムにも適用できる。

本開示の双方向論理素子の構成方法では、各単位で双方向に構成し、それらを単数又は複数組み合わせて、装置全体で双方向演算する。また、複数並列又は直列に組み合わせた構成ではそれらを組み合わせた双方向演算部以外の各部を装置全体で１つに構成することもできる。

また、本開示の手法は、２組の従来素子を用いて双方向にすることによっても実現することができる。

また、本開示の手法では、乗算の部分積が無いものについては、除算の試行錯誤的なアプローチは必要ない。

１，１´：関数／逆関数制御部、
２：順方向入力部
３：順方向情報伝達部、
４：双方向関数演算部、
５：逆方向入力部、
３´：逆方向情報伝達部、
６：逆方向関数伝達部、
７：順方向関数伝達部、
３１、３１´：プルダウン素子、
４１、４１´：０デバイド処理部

Claims (9)

1. 論理素子の演算の方向を制御して、順方向の演算である関数と逆方向の演算である逆関数とを切り替えるように制御する、関数／逆関数制御部と、
   順方向の演算の場合の入力を行う、順方向入力部と、
   前記順方向入力部からの入力を伝達する、順方向情報伝達部と、
   逆方向の演算の場合の入力を行う、逆方向入力部と、
   前記逆方向入力部からの入力を伝達する、逆方向情報伝達部と、
   順方向の演算の場合に前記順方向情報伝達部からの入力を入力信号とした順方向の論理演算を行い、且つ、逆方向の演算の場合に前記逆方向情報伝達部からの入力を入力信号とした逆方向の論理演算を行う、双方向関数演算部と、
   順方向の演算の場合の前記双方向関数演算部からの出力を順方向の出力として伝達する順方向関数伝達部と、
   逆方向の演算の場合の前記双方向関数演算部からの出力を逆方向の出力として伝達する逆方向関数伝達部と、を備えることを特徴とする、双方向論理素子。
2. 前記双方向関数演算部は、ブランチタイプの論理素子で構成された、請求項１に記載の双方向論理素子。
3. 前記双方向関数演算部は、伝達ゲートを用いて構成された、請求項１又は２に記載の双方向論理素子。
4. 前記双方向関数演算部は、２線式論理を用いたものである、請求項３に記載の双方向論理素子。
5. 前記双方向関数演算部は、１線式論理を用いたものである、請求項３に記載の双方向論理素子。
6. 前記双方向関数演算部を２つ以上有し、
   ２つ以上の前記双方向関数演算部が、並列又は直列に接続されて、双方向演算を行う１つ又は複数の演算部として機能する、請求項１又は２に記載の双方向論理素子。
7. 請求項１又は２に記載の双方向論理素子を並列又は直列に接続した、加算及び減算器、及び／又は、乗算及び除算器を含む、演算装置。
8. 前記乗算及び除算器を含み、
   除算において、被除数のうちいずれかが１である場合を１とし、前記被除数のうち全てが０である場合を０とし、前記被除数が１である場合は除数を１として、０デバイド処理を行う、０デバイド処理部をさらに備える、請求項７に記載の演算装置。
9. 請求項１又は２に記載の双方向論理素子を用いて双方向の演算を行う、演算方法。