JP7773449B2 - Semiconductor Devices - Google Patents
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Description
実施形態は、半導体装置に関する。 The embodiment relates to a semiconductor device.
耐圧の向上又はオン抵抗の低減を可能とするために、ドット状のフィールドプレート電極（以下、「ＦＰ電極」という）を備えた半導体装置が知られている。このような半導体装置においては、動作の高速化を図るために、寄生容量の低減が要求されている。 Semiconductor devices equipped with dot-shaped field plate electrodes (hereinafter referred to as "FP electrodes") are known to improve breakdown voltage or reduce on-resistance. In such semiconductor devices, reducing parasitic capacitance is required to increase operating speed.
実施形態の目的は、寄生容量を低減可能な半導体装置を提供することである。 The purpose of the embodiment is to provide a semiconductor device that can reduce parasitic capacitance.
実施形態に係る半導体装置は、第１電極と、前記第１電極上に配置された第２電極と、前記第１電極と前記第２電極との間に配置された半導体部分と、前記半導体部分と前記第２電極との間に配置された第１配線と、前記半導体部分内に配置され、前記半導体部分から離隔し、環状部と、前記環状部から前記環状部の内側に向かって延出した延出部と、を有する第３電極と、前記半導体部分内における前記第３電極よりも下方であって、上下方向に垂直な平面において前記環状部の内側に配置され、前記半導体部分から離隔した第４電極と、前記第２電極を前記第４電極に接続する第１プラグと、前記第１配線を前記延出部に接続する第２プラグと、を備える。 A semiconductor device according to this embodiment includes a first electrode, a second electrode disposed on the first electrode, a semiconductor portion disposed between the first electrode and the second electrode, a first wiring disposed between the semiconductor portion and the second electrode, a third electrode disposed within the semiconductor portion and spaced apart from the semiconductor portion, the third electrode having an annular portion and an extension extending from the annular portion toward the inside of the annular portion, a fourth electrode disposed within the semiconductor portion below the third electrode and inside the annular portion in a plane perpendicular to the up-down direction, and spaced apart from the semiconductor portion, a first plug connecting the second electrode to the fourth electrode, and a second plug connecting the first wiring to the extension.
＜第１の実施形態＞
図１は、本実施形態に係る半導体装置を示す上面図である。
図２は、本実施形態に係る半導体装置を示す上方から見た断面図である。
図３は、図１に示すＡ－Ａ’線による断面図である。
図４は、図１に示すＢ－Ｂ’線による断面図である。
なお、各図は模式的なものであり、適宜簡略化及び強調されている。また、各構成要素の寸法比は、図間において必ずしも整合していない。後述する他の図についても同様である。
First Embodiment
FIG. 1 is a top view showing a semiconductor device according to this embodiment.
FIG. 2 is a cross-sectional view showing the semiconductor device according to this embodiment as viewed from above.
FIG. 3 is a cross-sectional view taken along line AA' shown in FIG.
FIG. 4 is a cross-sectional view taken along line BB' shown in FIG.
Note that each figure is a schematic diagram, and has been appropriately simplified and emphasized. Furthermore, the dimensional ratios of each component element are not necessarily consistent between figures. This also applies to other figures described later.
図１～図４に示すように、本実施形態に係る半導体装置１においては、ドレイン電極１１、ソース電極１２、ゲート電極１３、ＦＰ電極１４、ソース配線１５、ゲート配線１６、ＦＰプラグ１７、ゲートプラグ１８、ソースプラグ１９、半導体部分２０、絶縁部材３０、絶縁膜３１、絶縁膜３２、絶縁膜３３、及び、接続部４１が設けられている。ゲート電極１３においては、環状部１３ａ、及び、環状部１３ａから環状部１３ａの内側に延出した延出部１３ｂが設けられている。なお、図１においては、ソース電極１２は図示を省略している。また、図２は半導体部分２０の上面２０ａによる断面を示し、上面２０ａよりも上方に配置された部材については、図示を省略するか、二点鎖線で示している。 As shown in Figures 1 to 4, the semiconductor device 1 according to this embodiment includes a drain electrode 11, a source electrode 12, a gate electrode 13, an FP electrode 14, a source wiring 15, a gate wiring 16, an FP plug 17, a gate plug 18, a source plug 19, a semiconductor portion 20, an insulating member 30, an insulating film 31, an insulating film 32, an insulating film 33, and a connection portion 41. The gate electrode 13 includes a ring-shaped portion 13a and an extension portion 13b extending from the ring-shaped portion 13a to the inside of the ring-shaped portion 13a. Note that the source electrode 12 is not shown in Figure 1. Also, Figure 2 shows a cross section of the upper surface 20a of the semiconductor portion 20, and components arranged above the upper surface 20a are either not shown or are indicated by two-dot chain lines.
以下、本明細書においては、説明の便宜上、ＸＹＺ直交座標系を採用する。ドレイン電極１１とソース電極１２が配列された方向を「Ｚ方向」とし、ソース配線１５及びゲート配線１６が延びる方向を「Ｙ方向」とし、Ｚ方向及びＹ方向に対して直交する方向を「Ｘ方向」とする。また、Ｚ方向のうち、ドレイン電極１１からソース電極１２に向かう方向を「上」ともいい、その逆方向を「下」ともいうが、この表現も便宜的なものであり、重力の方向とは無関係である。更に、本明細書において「上方から見て」とは、上下方向（Ｚ方向）に垂直な平面（ＸＹ平面）において、という意味である。この平面は仮想的な平面であってもよい。 For ease of explanation, the following specification uses an XYZ Cartesian coordinate system. The direction in which the drain electrodes 11 and source electrodes 12 are arranged is referred to as the "Z direction," the direction in which the source wiring 15 and gate wiring 16 extend is referred to as the "Y direction," and the direction perpendicular to the Z and Y directions is referred to as the "X direction." Furthermore, within the Z direction, the direction from the drain electrode 11 toward the source electrode 12 is also referred to as "up," and the opposite direction is also referred to as "down," but these expressions are also for convenience and are unrelated to the direction of gravity. Furthermore, in this specification, "viewed from above" means in a plane (XY plane) perpendicular to the up-down direction (Z direction). This plane may be an imaginary plane.
ドレイン電極１１は、半導体装置１の下面の全面又は略全面に配置されている。ソース電極１２は、半導体装置１の上面におけるゲートパッド（図示せず）を除く領域の略全体に配置されている。半導体部分２０は、ドレイン電極１１とソース電極１２との間に配置されている。ソース配線１５、ゲート配線１６、及び、絶縁膜３２は、半導体部分２０とソース電極１２との間に配置されている。ソース配線１５及びゲート配線１６は、絶縁膜３２内に配置されており、Ｚ方向において絶縁膜３２を貫通している。 The drain electrode 11 is disposed over the entire or substantially entire underside of the semiconductor device 1. The source electrode 12 is disposed over substantially the entire upper surface of the semiconductor device 1, excluding the gate pad (not shown). The semiconductor portion 20 is disposed between the drain electrode 11 and the source electrode 12. The source wiring 15, gate wiring 16, and insulating film 32 are disposed between the semiconductor portion 20 and the source electrode 12. The source wiring 15 and gate wiring 16 are disposed within the insulating film 32 and penetrate the insulating film 32 in the Z direction.
絶縁膜３１は、半導体部分２０と絶縁膜３２との間に配置されている。絶縁膜３３及び接続部４１は、ソース配線１５及びゲート配線１６とソース電極１２との間に配置されている。すなわち、半導体装置１においては、下から上に向かって、ドレイン電極１１、半導体部分２０、絶縁膜３１、絶縁膜３２、絶縁膜３３、及び、ソース電極１２がこの順に配列されている。絶縁膜３２内にはソース配線１５及びゲート配線１６が配置されている。ソース配線１５及びゲート配線１６はＹ方向に延びている。絶縁膜３３内には接続部４１が配置されている。接続部４１はＹ方向に延びている。 The insulating film 31 is disposed between the semiconductor portion 20 and the insulating film 32. The insulating film 33 and the connection portion 41 are disposed between the source wiring 15 and the gate wiring 16 and the source electrode 12. That is, in the semiconductor device 1, the drain electrode 11, the semiconductor portion 20, the insulating film 31, the insulating film 32, the insulating film 33, and the source electrode 12 are arranged in this order from bottom to top. The source wiring 15 and the gate wiring 16 are disposed within the insulating film 32. The source wiring 15 and the gate wiring 16 extend in the Y direction. The connection portion 41 is disposed within the insulating film 33. The connection portion 41 extends in the Y direction.
半導体部分２０は、例えばシリコン（Ｓｉ）等の半導体材料により形成されており、局部的に不純物を含有することにより、各部の導電型が規定されている。半導体部分２０においては、ｎ＋型のドレイン層２１、ｎ－型のドリフト層２２、ｐ型のベース層２３、ｐ＋型のコンタクト層２４、及び、ｎ＋型のソース層２５が設けられている。なお、「ｎ＋型」は「ｎ－型」よりもキャリア濃度が高いことを表しており、「ｐ＋型」は「ｐ型」よりもキャリア濃度が高いことを表している。「キャリア濃度」とは、ドナー又はアクセプタとして機能する実効的な不純物濃度である。 The semiconductor portion 20 is formed of a semiconductor material such as silicon (Si), and the conductivity type of each portion is determined by locally containing impurities. The semiconductor portion 20 includes an n + type drain layer 21, an n- type drift layer 22, a p-type base layer 23, a p + type contact layer 24, and an n + type source layer 25. Note that "n + type" indicates a higher carrier concentration than " n- type", and "p + type" indicates a higher carrier concentration than "p type". "Carrier concentration" refers to the effective impurity concentration that functions as a donor or acceptor.
ドレイン層２１はドレイン電極１１に接続されている。なお、本明細書において、「接続」とは電気的な接続を意味する。ドリフト層２２はドレイン層２１上に配置されており、ドレイン層２１に接している。ベース層２３はドリフト層２２上に配置されており、ドリフト層２２に接している。コンタクト層２４はベース層２３上の一部に配置されており、ベース層２３に接している。ソース層２５はベース層２３上の他の一部に配置されており、ベース層２３及びコンタクト層２４に接している。なお、図２においては、図を見やすくするために、コンタクト層２４のハッチングは省略している。 The drain layer 21 is connected to the drain electrode 11. In this specification, "connection" means electrical connection. The drift layer 22 is disposed on the drain layer 21 and is in contact with it. The base layer 23 is disposed on the drift layer 22 and is in contact with it. The contact layer 24 is disposed on a portion of the base layer 23 and is in contact with it. The source layer 25 is disposed on another portion of the base layer 23 and is in contact with the base layer 23 and the contact layer 24. In Figure 2, the hatching of the contact layer 24 has been omitted to make the illustration easier to understand.
絶縁部材３０は、半導体部分２０内に配置されており、絶縁部材３０の上面は半導体部分２０の上面２０ａから露出している。絶縁部材３０の形状は、軸方向がＺ方向である柱状であり、例えば六角柱状であり、例えば正六角柱状である。絶縁部材３０の直径は、下方に向かうほど小さくなっていてもよい。絶縁部材３０の上面の外縁は、Ｘ方向に延びる一対の線分、Ｘ方向に対して＋６０度傾斜した方向に延びる一対の線分、及び、Ｘ方向に対して－６０度傾斜した方向に延びる一対の線分により構成されている。 The insulating member 30 is disposed within the semiconductor portion 20, and the upper surface of the insulating member 30 is exposed from the upper surface 20a of the semiconductor portion 20. The insulating member 30 has a columnar shape with its axial direction in the Z direction, such as a hexagonal column, for example a regular hexagonal column. The diameter of the insulating member 30 may decrease downward. The outer edge of the upper surface of the insulating member 30 is composed of a pair of line segments extending in the X direction, a pair of line segments extending in a direction inclined at +60 degrees with respect to the X direction, and a pair of line segments extending in a direction inclined at -60 degrees with respect to the X direction.
半導体部分２０内には、複数の絶縁部材３０が相互に離隔して設けられている。複数の絶縁部材３０は、Ｙ方向、Ｙ方向に対して＋６０度傾斜した方向、及び、Ｙ方向に対して－６０度傾斜した方向において隣り合う絶縁部材３０の側面同士が平行になるように、周期的に配列されている。各絶縁部材３０内には、１つのゲート電極１３、１つのＦＰ電極１４、１本のＦＰプラグ１７の下部が配置されている。以下、１つの絶縁部材３０の内部の構成について説明するが、他の絶縁部材３０についても同様である。 A plurality of insulating members 30 are provided at a distance from one another within the semiconductor portion 20. The insulating members 30 are periodically arranged so that the side surfaces of adjacent insulating members 30 are parallel to each other in the Y direction, in a direction tilted +60 degrees relative to the Y direction, and in a direction tilted -60 degrees relative to the Y direction. Within each insulating member 30, one gate electrode 13, one FP electrode 14, and the lower part of one FP plug 17 are located. The internal structure of one insulating member 30 will be described below, but the same applies to the other insulating members 30.
ゲート電極１３は、絶縁部材３０内に配置されており、したがって、半導体部分２０内に配置されている。ゲート電極１３は絶縁部材３０を介して半導体部分２０から離隔している。ゲート電極１３の環状部１３ａは、上方から見て六角形の筒状である。したがって、上方から見て、環状部１３ａの外縁は六角形である。環状部１３ａの径方向における厚さは、例えば、１０ｎｍ以上５０ｎｍ以下であり、１０ｎｍ以上３０ｎｍ以下であることがより好ましい。 The gate electrode 13 is disposed within the insulating member 30, and therefore within the semiconductor portion 20. The gate electrode 13 is separated from the semiconductor portion 20 via the insulating member 30. The annular portion 13a of the gate electrode 13 has a hexagonal cylindrical shape when viewed from above. Therefore, the outer edge of the annular portion 13a is hexagonal when viewed from above. The radial thickness of the annular portion 13a is, for example, 10 nm to 50 nm, and more preferably 10 nm to 30 nm.
ゲート電極１３の延出部１３ｂは環状部１３ａの内側面の上部から環状部１３ａの内側に向かって延出している。ゲート電極１３には延出部１３ｂが例えば１つのみ設けられており、環状部１３ａの１つの角部からＸ方向に延出している。環状部１３ａは、絶縁部材３０を介して、半導体部分２０のドリフト層２２の上部、ベース層２３のＺ方向全体、ソース層２５の下部に対向している。 The extension portion 13b of the gate electrode 13 extends from the upper portion of the inner surface of the annular portion 13a toward the inside of the annular portion 13a. For example, only one extension portion 13b is provided on the gate electrode 13, extending in the X direction from one corner of the annular portion 13a. The annular portion 13a faces the upper portion of the drift layer 22 of the semiconductor portion 20, the entire base layer 23 in the Z direction, and the lower portion of the source layer 25, via the insulating member 30.
ＦＰ電極１４は、絶縁部材３０内に配置されており、したがって、半導体部分２０内に配置されている。ＦＰ電極１４はゲート電極１３よりも下方に配置されている。すなわち、ＦＰ電極１４の上端はゲート電極１３の下端よりも下方、すなわち、ドレイン電極１１側に位置している。上方から見て、ＦＰ電極１４はゲート電極１３の環状部１３ａの内側に配置されている。ＦＰ電極１４は、絶縁部材３０を介して、半導体部分２０から離隔している。ＦＰ電極１４の形状は、例えば、六角柱状である。 The FP electrode 14 is disposed within the insulating member 30, and therefore within the semiconductor portion 20. The FP electrode 14 is disposed below the gate electrode 13. That is, the upper end of the FP electrode 14 is located below the lower end of the gate electrode 13, i.e., on the drain electrode 11 side. When viewed from above, the FP electrode 14 is disposed inside the annular portion 13a of the gate electrode 13. The FP electrode 14 is separated from the semiconductor portion 20 via the insulating member 30. The FP electrode 14 has a shape, for example, a hexagonal prism.
ＦＰプラグ１７はＺ方向に延びている。ＦＰプラグ１７の下部は絶縁部材３０内に配置されており、下端はＦＰ電極１４の上面に接続されている。ＦＰプラグ１７の上部は絶縁膜３１内に配置されており、上端はソース配線１５の下面に接続されている。これにより、ＦＰプラグ１７はＦＰ電極１４をソース配線１５に接続している。ＦＰプラグ１７は、ＦＰ電極１４よりも細い。上方から見て、ＦＰプラグ１７はＦＰ電極１４の内側に配置されている。なお、ＦＰプラグ１７はＦＰ電極１４と同じ太さであってもよい。すなわち、上方から見て、ＦＰプラグ１７の外縁はＦＰ電極１４の外縁と一致するか、ＦＰ電極１４の外縁よりも内側に配置されていればよい。ゲート電極１３のうち、ＦＰプラグ１７に最も近い部分は延出部１３ｂの先端であるが、延出部１３ｂの先端もＦＰプラグ１７には到達しておらず、ＦＰプラグ１７から絶縁部材３０を介して離隔している。 The FP plug 17 extends in the Z direction. The lower portion of the FP plug 17 is disposed within the insulating member 30, and its lower end is connected to the upper surface of the FP electrode 14. The upper portion of the FP plug 17 is disposed within the insulating film 31, and its upper end is connected to the lower surface of the source wiring 15. This allows the FP plug 17 to connect the FP electrode 14 to the source wiring 15. The FP plug 17 is thinner than the FP electrode 14. When viewed from above, the FP plug 17 is disposed inside the FP electrode 14. Note that the FP plug 17 may be the same thickness as the FP electrode 14. In other words, when viewed from above, the outer edge of the FP plug 17 may coincide with the outer edge of the FP electrode 14 or may be disposed inside the outer edge of the FP electrode 14. The portion of the gate electrode 13 closest to the FP plug 17 is the tip of the extension portion 13b, but the tip of the extension portion 13b does not reach the FP plug 17 and is separated from the FP plug 17 via the insulating member 30.
ソース配線１５の上面は接続部４１の下端に接続されている。接続部４１の上端はソース電極１２の下面に接続されている。これにより、接続部４１はソース配線１５をソース電極１２に接続している。したがって、ＦＰ電極１４は、ＦＰプラグ１７、ソース配線１５、及び、接続部４１を介して、ソース電極１２に接続されている。接続部４１の形状は、Ｙ方向に延びる帯状である。 The upper surface of the source wiring 15 is connected to the lower end of the connection portion 41. The upper end of the connection portion 41 is connected to the lower surface of the source electrode 12. As a result, the connection portion 41 connects the source wiring 15 to the source electrode 12. Therefore, the FP electrode 14 is connected to the source electrode 12 via the FP plug 17, the source wiring 15, and the connection portion 41. The shape of the connection portion 41 is a strip extending in the Y direction.
ゲートプラグ１８は絶縁膜３１内に配置されており、Ｚ方向に延びている。ゲートプラグ１８の下端はゲート電極１３の延出部１３ｂの上面に接続されており、ゲートプラグ１８の上端はゲート配線１６の下面に接続されている。これにより、ゲートプラグ１８はゲート配線１６をゲート電極１３に接続する。ＦＰプラグ１７とゲートプラグ１８はＸ方向に沿って配列されている。ゲート配線１６はＹ方向に延び、ゲートパッド（図示せず）に接続されている。 The gate plug 18 is disposed within the insulating film 31 and extends in the Z direction. The lower end of the gate plug 18 is connected to the upper surface of the extension 13b of the gate electrode 13, and the upper end of the gate plug 18 is connected to the lower surface of the gate wiring 16. This allows the gate plug 18 to connect the gate wiring 16 to the gate electrode 13. The FP plug 17 and gate plug 18 are arranged along the X direction. The gate wiring 16 extends in the Y direction and is connected to a gate pad (not shown).
ソースプラグ１９は絶縁膜３１内に配置されており、Ｚ方向に延びている。上方から見て、ソースプラグ１９は、Ｙ方向において隣り合う絶縁部材３０間に配置されている。ソースプラグ１９の下端は半導体部分２０のコンタクト層２４及びソース層２５に接続されており、ソースプラグ１９の上端はソース配線１５に接続されている。ＦＰプラグ１７とソースプラグ１９はＹ方向に沿って配列されている。 The source plug 19 is disposed within the insulating film 31 and extends in the Z direction. When viewed from above, the source plug 19 is disposed between adjacent insulating members 30 in the Y direction. The lower end of the source plug 19 is connected to the contact layer 24 and source layer 25 of the semiconductor portion 20, and the upper end of the source plug 19 is connected to the source wiring 15. The FP plug 17 and source plug 19 are arranged along the Y direction.
半導体部分２０の上面２０ａには、コンタクト層２４、ソース層２５、及び、絶縁部材３０が露出している。ゲート電極１３は、半導体部分２０の上面２０ａから露出していてもよく、露出していなくてもよい。上述の如く、上方から見て、絶縁部材３０の外縁の形状は六角形である。ソース層２５は絶縁部材３０を囲むように配置されている。このため、上方から見て、ソース層２５の形状は六角形の環状である。コンタクト層２４は、隣り合う絶縁部材３０間に配置されている。このため、上方から見て、コンタクト層２４の形状はハニカム状である。 The contact layer 24, source layer 25, and insulating member 30 are exposed on the upper surface 20a of the semiconductor portion 20. The gate electrode 13 may or may not be exposed from the upper surface 20a of the semiconductor portion 20. As described above, the outer edge of the insulating member 30 has a hexagonal shape when viewed from above. The source layer 25 is arranged to surround the insulating member 30. Therefore, when viewed from above, the source layer 25 has a hexagonal ring shape. The contact layer 24 is arranged between adjacent insulating members 30. Therefore, when viewed from above, the contact layer 24 has a honeycomb shape.
以下、材料の一例について説明する。絶縁部材３０、絶縁膜３１、絶縁膜３２、及び、絶縁膜３３は、例えば酸化シリコン（ＳｉＯ）等の絶縁性材料により形成されている。ドレイン電極１１、ソース電極１２、ソース配線１５、及び、ゲート配線１６は、アルミニウム（Ａｌ）又は銅（Ｃｕ）により形成されている。ゲート電極１３、及び、ＦＰ電極１４は、不純物を含むポリシリコンにより形成されている。なお、ＦＰ電極１４はタングステン（Ｗ）等の金属によって形成されていてもよい。ＦＰプラグ１７、ゲートプラグ１８、ソースプラグ１９、及び、接続部４１は、タングステンにより形成されている。 An example of the materials is described below. The insulating member 30, insulating film 31, insulating film 32, and insulating film 33 are formed of an insulating material such as silicon oxide (SiO). The drain electrode 11, source electrode 12, source wiring 15, and gate wiring 16 are formed of aluminum (Al) or copper (Cu). The gate electrode 13 and FP electrode 14 are formed of polysilicon containing impurities. The FP electrode 14 may also be formed of a metal such as tungsten (W). The FP plug 17, gate plug 18, source plug 19, and connection portion 41 are formed of tungsten.
次に、本実施形態の作用効果について説明する。
図５（ａ）は本実施形態に係る半導体装置の寄生容量を示す断面図であり、図５（ｂ）は比較例に係る半導体装置の寄生容量を示す断面図である。
図５（ａ）は、図３の領域Ｃに相当する領域を示す。
Next, the effects of this embodiment will be described.
FIG. 5A is a cross-sectional view showing the parasitic capacitance of the semiconductor device according to this embodiment, and FIG. 5B is a cross-sectional view showing the parasitic capacitance of the semiconductor device according to the comparative example.
FIG. 5(a) shows an area corresponding to area C in FIG.
本実施形態に係る半導体装置１においては、ＦＰ電極１４がゲート電極１３よりも下方に配置されており、ＦＰ電極１４はＦＰプラグ１７によってソース配線１５に接続されている。ＦＰプラグ１７はＦＰ電極１４よりも細く、上方から見てＦＰプラグ１７はＦＰ電極１４の内側に位置している。また、ゲート電極１３には環状部１３ａと延出部１３ｂが設けられており、延出部１３ｂにゲートプラグ１８が接続されている。このため、ゲートプラグ１８との安定した接続を確保しつつ、環状部１３ａをその径方向において薄くすることができる。 In the semiconductor device 1 according to this embodiment, the FP electrode 14 is located below the gate electrode 13, and is connected to the source wiring 15 by an FP plug 17. The FP plug 17 is thinner than the FP electrode 14, and is located inside the FP electrode 14 when viewed from above. The gate electrode 13 also has a ring-shaped portion 13a and an extension portion 13b, and the gate plug 18 is connected to the extension portion 13b. This allows the ring-shaped portion 13a to be made thinner in its radial direction while ensuring a stable connection with the gate plug 18.
この結果、図５（ａ）に示すように、ＦＰプラグ１７とゲート電極１３の環状部１３ａとの距離を長くすることができ、ＦＰプラグ１７とゲート電極１３との間の寄生容量Ｃ１１を低減することができる。また、ゲート電極１３と半導体部分２０との距離も長くすることができ、ゲート電極１３と半導体部分２０との間の寄生容量Ｃ２１も低減することができる。 As a result, as shown in FIG. 5(a), the distance between the FP plug 17 and the annular portion 13a of the gate electrode 13 can be increased, reducing the parasitic capacitance C11 between the FP plug 17 and the gate electrode 13. Furthermore, the distance between the gate electrode 13 and the semiconductor portion 20 can also be increased, reducing the parasitic capacitance C21 between the gate electrode 13 and the semiconductor portion 20.
これに対して、図５（ｂ）に示すように、比較例に係る半導体装置１０１においては、ＦＰ電極１１４の上端が半導体部分２０の上面２０ａと同じ位置にある。また、ゲート電極１１３に延出部が設けられておらず、環状部１１３ａの径方向の幅がゲートプラグ１８と安定して接続できる程度に広くなっている。この場合は、ＦＰ電極１１４と環状のゲート電極１１３との距離が短く、ＦＰ電極１１４とゲート電極１１３との間の寄生容量Ｃ１２が大きい。また、ゲート電極１１３と半導体部分１２０との距離も短く、ゲート電極１１３と半導体部分１２０との間の寄生容量Ｃ２２も大きい。更に、比較例に係る半導体装置１０１においては、ゲート電極１１３の環状部１１３ａの内側部分と半導体部分１２０との間に寄生容量Ｃ３２が発生する。この結果、比較例に係る半導体装置１０１のゲート電極１１３に発生する寄生容量の合計は、本実施形態に係る半導体装置１のゲート電極１３に発生する寄生容量の合計よりも大きい。 In contrast, as shown in FIG. 5B, in the semiconductor device 101 according to the comparative example, the upper end of the FP electrode 114 is flush with the upper surface 20a of the semiconductor portion 20. Furthermore, the gate electrode 113 does not have an extension, and the radial width of the annular portion 113a is wide enough to ensure stable connection with the gate plug 18. In this case, the distance between the FP electrode 114 and the annular gate electrode 113 is short, and the parasitic capacitance C12 between the FP electrode 114 and the gate electrode 113 is large. Furthermore, the distance between the gate electrode 113 and the semiconductor portion 120 is also short, and the parasitic capacitance C22 between the gate electrode 113 and the semiconductor portion 120 is also large. Furthermore, in the semiconductor device 101 according to the comparative example, a parasitic capacitance C32 occurs between the inner portion of the annular portion 113a of the gate electrode 113 and the semiconductor portion 120. As a result, the total parasitic capacitance generated in the gate electrode 113 of the semiconductor device 101 according to the comparative example is greater than the total parasitic capacitance generated in the gate electrode 13 of the semiconductor device 1 according to this embodiment.
また、図２に示すように、本実施形態に係る半導体装置１においては、各ゲート電極１３において延出部１３ｂが１つのみ設けられている。このため、延出部１３ｂとＦＰプラグ１７との間に生じる寄生容量を抑制することができる。また、延出部１３ｂは環状部１３ａの内側面の上部のみから延出しており、環状部１３ａの内側面の下部からは延出していない。これにより、延出部１３ｂとＦＰプラグ１７との間に生じる寄生容量を抑制できる。 Furthermore, as shown in FIG. 2, in the semiconductor device 1 according to this embodiment, only one extension portion 13b is provided for each gate electrode 13. This makes it possible to suppress the parasitic capacitance that occurs between the extension portion 13b and the FP plug 17. Furthermore, the extension portion 13b extends only from the upper portion of the inner surface of the annular portion 13a, and does not extend from the lower portion of the inner surface of the annular portion 13a. This makes it possible to suppress the parasitic capacitance that occurs between the extension portion 13b and the FP plug 17.
このように、本実施形態によれば、ゲート電極１３とＦＰプラグ１７との間の寄生容量Ｃ１１、及び、ゲート電極１３と半導体部分２０との間の寄生容量Ｃ２１を低減できるため、ゲート電極１３の充放電に要する時間が短くなり、半導体装置１の高速化を図ることができる。 As such, according to this embodiment, the parasitic capacitance C11 between the gate electrode 13 and the FP plug 17 and the parasitic capacitance C21 between the gate electrode 13 and the semiconductor portion 20 can be reduced, thereby shortening the time required to charge and discharge the gate electrode 13 and increasing the speed of the semiconductor device 1.
＜第２の実施形態＞
図６は、本実施形態に係る半導体装置を示す断面図である。
図６は、第１の実施形態における図４に相当する断面を示す。
Second Embodiment
FIG. 6 is a cross-sectional view showing the semiconductor device according to this embodiment.
FIG. 6 shows a cross section corresponding to FIG. 4 in the first embodiment.
図６に示すように、本実施形態に係る半導体装置２においては、半導体部分２０の上層部分内に金属部材４２が設けられている。金属部材４２においては、本体部４２ａと、本体部４２ａの下面上及び側面上に設けられたバリア層４２ｂが設けられている。本体部４２ａは例えばタングステンからなり、バリア層４２ｂは例えばチタン（Ｔｉ）層と窒化チタン（ＴｉＮ）層が積層された二層膜からなる。バリア層４２ｂのうち、チタン層が半導体部分２０に接しており、窒化チタン層が本体部４２ａに接している。 As shown in FIG. 6, in the semiconductor device 2 according to this embodiment, a metal member 42 is provided in the upper layer of the semiconductor portion 20. The metal member 42 includes a main body portion 42a and a barrier layer 42b provided on the underside and side surfaces of the main body portion 42a. The main body portion 42a is made of, for example, tungsten, and the barrier layer 42b is made of, for example, a two-layer film formed by stacking a titanium (Ti) layer and a titanium nitride (TiN) layer. Of the barrier layer 42b, the titanium layer is in contact with the semiconductor portion 20, and the titanium nitride layer is in contact with the main body portion 42a.
金属部材４２は、第１の実施形態に係る半導体装置１において、コンタクト層２４の上部に相当する位置に配置されている。金属部材４２の上部は半導体部分２０の上面２０ａから上方に突出している。金属部材４２の下面はコンタクト層２４に接し、金属部材４２の側面の下部はベース層２３に接し、側面の上部はソース層２５に接している。また、金属部材４２の上面には、ソースプラグ１９の下端が接している。これにより、ソース電極１２は、接続部４１、ソース配線１５、ソースプラグ１９、金属部材４２を介して、コンタクト層２４及びソース層２５に接続される。金属部材４２はコンタクト層２４上の全体に配置されている。このため、上方から見て、金属部材４２の形状はハニカム状である。 In the semiconductor device 1 according to the first embodiment, the metal member 42 is disposed at a position corresponding to the upper portion of the contact layer 24. The upper portion of the metal member 42 protrudes upward from the upper surface 20a of the semiconductor portion 20. The lower surface of the metal member 42 contacts the contact layer 24, the lower portion of the side surface of the metal member 42 contacts the base layer 23, and the upper portion of the side surface contacts the source layer 25. The lower end of the source plug 19 also contacts the upper surface of the metal member 42. As a result, the source electrode 12 is connected to the contact layer 24 and source layer 25 via the connection portion 41, source wiring 15, source plug 19, and metal member 42. The metal member 42 is disposed over the entire contact layer 24. Therefore, when viewed from above, the metal member 42 has a honeycomb shape.
本実施形態によれば、金属部材４２を設けることにより、半導体装置２のオン抵抗を低減することができる。また、本実施形態によれば、アバランシェブレークダウンが生じたときに、金属部材４２を介してホールを排出できる。これにより、第１の実施形態に係る半導体装置１と比較して、アバランシェブレークダウンが生じたときにベース層２３の電位の上昇を抑制できる。この結果、ソース層２５、ベース層２３及びドリフト層２２からなるｎｐｎ寄生バイポーラトランジスタが作動すること抑制でき、アバランシェ耐量が向上する。本実施形態における上記以外の構成及び作用効果は、第１の実施形態と同様である。 According to this embodiment, the provision of the metal member 42 reduces the on-resistance of the semiconductor device 2. Furthermore, according to this embodiment, when an avalanche breakdown occurs, holes can be discharged via the metal member 42. This makes it possible to suppress the rise in potential of the base layer 23 when an avalanche breakdown occurs, compared to the semiconductor device 1 according to the first embodiment. As a result, the operation of the npn parasitic bipolar transistor consisting of the source layer 25, base layer 23, and drift layer 22 can be suppressed, improving the avalanche resistance. Other configurations and effects of this embodiment are the same as those of the first embodiment.
＜第３の実施形態＞
図７は、本実施形態に係る半導体装置を示す断面図である。
図７は、第１の実施形態における図３に相当する断面を示す。
Third Embodiment
FIG. 7 is a cross-sectional view showing the semiconductor device according to this embodiment.
FIG. 7 shows a cross section corresponding to FIG. 3 in the first embodiment.
図７に示すように、本実施形態に係る半導体装置３においては、ソース配線１５及びゲート配線１６がタングステンにより形成されている。これにより、第１の実施形態に係る半導体装置１と比較して、ソース配線１５及びゲート配線１６を薄くすることができる。一例では、半導体装置１においては、アルミニウム又は銅からなるソース配線１５及びゲート配線１６の厚さは５００ｎｍであるが、半導体装置３においては、タングステンからなるソース配線１５及びゲート配線１６の厚さは１５０ｎｍである。本実施形態における上記以外の構成及び作用効果は、第１の実施形態と同様である。 As shown in FIG. 7 , in the semiconductor device 3 according to this embodiment, the source wiring 15 and gate wiring 16 are formed of tungsten. This allows the source wiring 15 and gate wiring 16 to be thinner than in the semiconductor device 1 according to the first embodiment. As an example, in the semiconductor device 1, the thickness of the source wiring 15 and gate wiring 16 made of aluminum or copper is 500 nm, whereas in the semiconductor device 3, the thickness of the source wiring 15 and gate wiring 16 made of tungsten is 150 nm. Other configurations and effects of this embodiment are the same as those of the first embodiment.
＜第４の実施形態＞
図８は、本実施形態に係る半導体装置を示す上面図である。
図９は、図８に示すＤ－Ｄ’線による断面図である。
<Fourth embodiment>
FIG. 8 is a top view showing the semiconductor device according to this embodiment.
FIG. 9 is a cross-sectional view taken along line DD' shown in FIG.
図８及び図９に示すように、本実施形態に係る半導体装置４は、第２の実施形態に係る半導体装置２と比較して、ソース配線１５に配線部１５ａ及び延出部１５ｂが設けられている点、ライン状の接続部４１の替わりに筒状の接続部４３が設けられている点、並びに、ピラー状のソースプラグ１９及びハニカム状のコンタクト層２４及び金属部材４２の替わりに、金属部材４４及び金属層４５が設けられている点が異なっている。 As shown in Figures 8 and 9, the semiconductor device 4 according to this embodiment differs from the semiconductor device 2 according to the second embodiment in that the source wiring 15 has a wiring portion 15a and an extension portion 15b, that a cylindrical connection portion 43 is provided instead of the linear connection portion 41, and that a metal member 44 and a metal layer 45 are provided instead of the pillar-shaped source plug 19 and honeycomb-shaped contact layer 24 and metal member 42.
ソース配線１５の延出部１５ｂは、Ｙ方向に延びる配線部１５ａからＸ方向に延出している。延出部１５ｂは、Ｙ方向において隣り合う絶縁部材３０間の直上域を含む位置に配置されている。ソース配線１５は、例えば、アルミニウムにより形成されている。 The extending portion 15b of the source wiring 15 extends in the X direction from the wiring portion 15a extending in the Y direction. The extending portion 15b is disposed in a position including the area directly above the insulating members 30 adjacent to each other in the Y direction. The source wiring 15 is formed, for example, from aluminum.
接続部４３はＺ方向に延びる四角形の筒状である。接続部４３の上端はソース電極１２に接しており、下端はソース配線１５の配線部１５ａ及び延出部１５ｂに接している。上方から見て、接続部４３はソース配線１５の内側に配置されている。 The connection portion 43 is a rectangular cylinder extending in the Z direction. The upper end of the connection portion 43 contacts the source electrode 12, and the lower end contacts the wiring portion 15a and extension portion 15b of the source wiring 15. When viewed from above, the connection portion 43 is located inside the source wiring 15.
金属部材４４は、例えば、タングステンからなる。金属部材４４の上部は、Ｙ方向に延びる帯状であり、ソース配線１５の下面の全体に接している。金属部材４４の下部は、ＸＺ平面に沿って拡がる板状である。上方から見て、金属部材４４は接続部４３によって囲まれる領域の内側に配置されている。 The metal member 44 is made of, for example, tungsten. The upper part of the metal member 44 is strip-shaped extending in the Y direction and contacts the entire lower surface of the source wiring 15. The lower part of the metal member 44 is plate-shaped and extends along the XZ plane. When viewed from above, the metal member 44 is disposed inside the area surrounded by the connection portion 43.
金属層４５は、金属部材４４の側面上及び下面上に配置されている。金属層４５は、例えば、チタン層と窒化チタン層が積層された二層膜である。金属層４５のうち、チタン層は半導体部分２０に接しており、窒化チタン層は金属部材４４に接している。半導体装置４においては、コンタクト層２４は設けられておらず、金属部材４４の下端が金属層４５を介してベース層２３に接続されている。本実施形態における上記以外の構成及び作用効果は、第２の実施形態と同様である。 Metal layer 45 is disposed on the side and bottom surfaces of metal member 44. Metal layer 45 is, for example, a two-layer film formed by stacking a titanium layer and a titanium nitride layer. Of metal layer 45, the titanium layer is in contact with semiconductor portion 20, and the titanium nitride layer is in contact with metal member 44. In semiconductor device 4, contact layer 24 is not provided, and the bottom end of metal member 44 is connected to base layer 23 via metal layer 45. Other configurations and effects of this embodiment are the same as those of the second embodiment.
＜第５の実施形態＞
図１０は、本実施形態に係る半導体装置を示す上面図である。
Fifth Embodiment
FIG. 10 is a top view showing the semiconductor device according to this embodiment.
図１０に示すように、本実施形態に係る半導体装置５においては、第１の実施形態に係る半導体装置１と比較して、各ゲート電極１３に延出部１３ｂが２つずつ設けられている。各延出部１３ｂは、それぞれゲートプラグ１８を介して、ゲート配線４６に接続されている。 As shown in FIG. 10, in the semiconductor device 5 according to this embodiment, compared to the semiconductor device 1 according to the first embodiment, each gate electrode 13 is provided with two extension portions 13b. Each extension portion 13b is connected to the gate wiring 46 via a gate plug 18.
ゲート配線４６の形状は、第１の実施形態のゲート配線１６の形状とは異なっている。ゲート配線４６においては、Ｙ方向に延びる配線部４６ａと、配線部４６ａからＸ方向両側に交互に延出する延出部４６ｂが設けられている。延出部４６ｂはゲートプラグ１８の直上域に配置されている。これにより、ゲートプラグ１８の下端はゲート電極１３の延出部１３ｂに接続され、ゲートプラグ１８の上端はゲート配線４６の延出部４６ｂに接続されている。 The shape of the gate wiring 46 differs from the shape of the gate wiring 16 in the first embodiment. The gate wiring 46 has wiring portions 46a extending in the Y direction and extension portions 46b extending alternately from the wiring portions 46a to both sides in the X direction. The extension portions 46b are located directly above the gate plug 18. As a result, the lower end of the gate plug 18 is connected to the extension portion 13b of the gate electrode 13, and the upper end of the gate plug 18 is connected to the extension portion 46b of the gate wiring 46.
本実施形態によれば、第１の実施形態と比較して、ゲート配線４６とゲート電極１３との間の抵抗を低減することができる。本実施形態における上記以外の構成及び作用効果は、第１の実施形態と同様である。なお、ゲート電極１３の延出部１３ｂは１つ又は２つには限定されず、３つ以上であってもよい。延出部１３ｂの数が増えるほど、ゲート配線１６とゲート電極１３との間の抵抗は減少するが、ゲート電極１３とＦＰプラグ１７との間の寄生容量は増加する。このため、延出部１３ｂの数は、１つ又は２つが好ましい。 According to this embodiment, the resistance between the gate wiring 46 and the gate electrode 13 can be reduced compared to the first embodiment. Other configurations and effects of this embodiment are the same as those of the first embodiment. The number of extensions 13b of the gate electrode 13 is not limited to one or two, and may be three or more. As the number of extensions 13b increases, the resistance between the gate wiring 16 and the gate electrode 13 decreases, but the parasitic capacitance between the gate electrode 13 and the FP plug 17 increases. Therefore, the number of extensions 13b is preferably one or two.
＜第６の実施形態＞
本実施形態は、第１の実施形態に係る半導体装置の製造方法の例である。
図１１（ａ）～図１３（ｃ）は、本実施形態に係る半導体装置の製造方法を示す工程断面図である。
Sixth Embodiment
This embodiment is an example of a method for manufacturing the semiconductor device according to the first embodiment.
11A to 13C are cross-sectional views showing the steps of the method for manufacturing a semiconductor device according to this embodiment.
先ず、図１１（ａ）に示すように、ｎ＋型のシリコンウェーハ上にｎ－型のシリコン層をエピタキシャル成長させて、半導体基板５０を作成する。次に、半導体基板５０に対して熱酸化処理を施す。次に、例えばリソグラフィ法により、半導体基板５０の上面に複数のトレンチ５１を形成する。上方から見て、トレンチ５１の形状は例えば六角形とする。また、複数のトレンチ５１を、Ｙ方向、Ｙ方向に対して＋６０度傾斜した方向、及び、Ｙ方向に対して－６０度傾斜した方向に周期的に配列させる。次に、再び熱酸化処理を施す。これにより、半導体基板５０の表面上に熱酸化膜５２が形成される。熱酸化膜５２はトレンチ５１の内面上にも形成される。 First, as shown in FIG. 11( a), a semiconductor substrate 50 is created by epitaxially growing an n − type silicon layer on an n + type silicon wafer. Next, a thermal oxidation process is performed on the semiconductor substrate 50. Next, a plurality of trenches 51 are formed on the upper surface of the semiconductor substrate 50 by, for example, lithography. When viewed from above, the trenches 51 have, for example, a hexagonal shape. The plurality of trenches 51 are also periodically arranged in the Y direction, a direction tilted +60 degrees relative to the Y direction, and a direction tilted −60 degrees relative to the Y direction. Next, a thermal oxidation process is performed again. As a result, a thermal oxide film 52 is formed on the surface of the semiconductor substrate 50. The thermal oxide film 52 is also formed on the inner surfaces of the trenches 51.
次に、図１１（ｂ）に示すように、例えばＣＶＤ（Chemical Vapor Deposition：化学気相成長法）により、不純物を含有したシリコンを堆積させる。次に、ＣＭＰ（Chemical Mechanical Polishing：化学的機械的研磨）を施し、半導体基板５０の上面上からシリコンを除去する。次に、ＣＤＥ（Chemical Dry Etching)又はＲＩＥ（Reactive Ion Etching：反応性イオンエッチング）を施して、トレンチ５１内の上部からシリコンを除去する。これにより、トレンチ５１内の下部にポリシリコンからなるＦＰ電極１４が形成される。 Next, as shown in FIG. 11(b), silicon containing impurities is deposited by, for example, CVD (Chemical Vapor Deposition). Next, CMP (Chemical Mechanical Polishing) is performed to remove the silicon from the top surface of the semiconductor substrate 50. Next, CDE (Chemical Dry Etching) or RIE (Reactive Ion Etching) is performed to remove the silicon from the upper part of the trench 51. This forms an FP electrode 14 made of polysilicon in the lower part of the trench 51.
次に、図１１（ｃ）に示すように、熱酸化膜５２をエッチバックして、半導体基板５０の上面上において熱酸化膜５２を除去すると共に、トレンチ５１内の上部から熱酸化膜５２を除去する。トレンチ５１内の下部には熱酸化膜５２を残留させる。このとき、ＦＰ電極１４の上部は熱酸化膜５２から突出する。 Next, as shown in FIG. 11(c), the thermal oxide film 52 is etched back to remove the thermal oxide film 52 from the upper surface of the semiconductor substrate 50 and from the upper part of the trench 51. The thermal oxide film 52 is left in the lower part of the trench 51. At this time, the upper part of the FP electrode 14 protrudes from the thermal oxide film 52.
次に、図１２（ａ）に示すように、例えばＣＶＤにより酸化シリコンを堆積させる。その後、ＣＭＰを施す。これにより、半導体基板５０の上面上から酸化シリコンが除去される。次に、ＤＨＦ（diluted hydrofluoric acid：希フッ酸）又はＢＨＦ（buffered hydrofluoric acid：バッファードフッ酸）を用いたウェット処理を施す。これにより、トレンチ５１内の上部から酸化シリコンが除去される。このようにして、トレンチ５１の内部にシリコン酸化部材５３が形成される。シリコン酸化部材５３はＦＰ電極１４の上部を覆う。 Next, as shown in FIG. 12(a), silicon oxide is deposited by, for example, CVD. CMP is then performed, thereby removing the silicon oxide from the upper surface of the semiconductor substrate 50. Next, a wet process is performed using DHF (diluted hydrofluoric acid) or BHF (buffered hydrofluoric acid), thereby removing the silicon oxide from the upper part of the trench 51. In this way, a silicon oxide member 53 is formed inside the trench 51. The silicon oxide member 53 covers the upper part of the FP electrode 14.
次に、図１２（ｂ）に示すように、薄い酸化膜５４を形成する。次に、窒化シリコン（ＳｉＮ）を堆積させる。次に、ＲＩＥを施すことにより、窒化シリコンをエッチバックする。このようにして、トレンチ５１内におけるシリコン酸化部材５３上に、トレンチ５１の内面に沿って窒化シリコンからなるサイドウォール５５が形成される。 Next, as shown in FIG. 12(b), a thin oxide film 54 is formed. Next, silicon nitride (SiN) is deposited. Next, the silicon nitride is etched back by RIE. In this way, sidewalls 55 made of silicon nitride are formed on the silicon oxide member 53 in the trench 51 along the inner surface of the trench 51.
次に、図１２（ｃ）に示すように、例えばＣＶＤにより酸化シリコンを堆積させる。次に、ＤＨＦ又はＢＨＦを用いたウェット処理を施す。これにより、トレンチ５１におけるサイドウォール５５に囲まれた空間の下部に、シリコン酸化部材５６が形成される。 Next, as shown in FIG. 12(c), silicon oxide is deposited by, for example, CVD. Next, a wet process using DHF or BHF is performed. This forms a silicon oxide member 56 in the lower part of the space surrounded by the sidewall 55 in the trench 51.
次に、図１３（ａ）に示すように、ホットリン酸を用いたウェット処理を施す。これにより、サイドウォール５５が除去されて、シリコン酸化部材５６の周囲に環状の空間５７が形成される。 Next, as shown in FIG. 13(a), a wet process using hot phosphoric acid is performed. This removes the sidewall 55, forming an annular space 57 around the silicon oxide member 56.
次に、図１３（ｂ）に示すように、不純物を含有したシリコンを堆積させる。次に、ＣＭＰを行い、必要ならばＣＤＥも行って、半導体基板５０上からシリコンを除去する。これにより、トレンチ５１内の上部にシリコン部材５８が形成される。シリコン部材５８の下部は空間５７内に埋め込まれて環状になる。シリコン部材５８の上部は板状、例えば、六角形の板状となる。 Next, as shown in Figure 13(b), silicon containing impurities is deposited. Next, CMP is performed, and if necessary, CDE is also performed to remove the silicon from the semiconductor substrate 50. This forms a silicon member 58 in the upper part of the trench 51. The lower part of the silicon member 58 is embedded in the space 57 and becomes annular. The upper part of the silicon member 58 becomes plate-shaped, for example, a hexagonal plate-shaped.
次に、図１３（ｃ）に示すように、例えばリソグラフィ及びＲＩＥにより、シリコン部材５８をパターニングする。これにより、シリコン部材５８におけるシリコン酸化部材５６上に配置された部分の一部が除去される。このようにして、ポリシリコンからなるゲート電極１３が形成される。このとき、シリコン部材５８における空間５７内に埋め込まれた部分が、環状部１３ａの下部となる。シリコン部材５８における空間５７上に配置された部分が環状部１３ａの上部となる。シリコン部材５８におけるシリコン酸化部材５６上に配置された部分の残部が延出部１３ｂとなる。 Next, as shown in FIG. 13(c), the silicon member 58 is patterned by, for example, lithography and RIE. This removes a portion of the silicon member 58 that is located above the silicon oxide member 56. In this way, the gate electrode 13 made of polysilicon is formed. At this time, the portion of the silicon member 58 that is embedded in the space 57 becomes the lower portion of the annular portion 13a. The portion of the silicon member 58 that is located above the space 57 becomes the upper portion of the annular portion 13a. The remaining portion of the silicon member 58 that is located above the silicon oxide member 56 becomes the extension portion 13b.
次に、図１～図４に示すように、半導体基板５０の上面側から不純物をイオン注入することにより、ベース層２３、コンタクト層２４、及び、ソース層２５を形成する。次に、半導体基板５０の下面上にドレイン電極１１を形成する。また、半導体基板５０上に絶縁膜３１を形成し、絶縁膜３１をＺ方向に貫通するように、ＦＰプラグ１７、ゲートプラグ１８、及び、ソースプラグ１９を形成する。次に、絶縁膜３１上に絶縁膜３２を形成し、絶縁膜３２をＺ方向に貫通するように、ソース配線１５及びゲート配線１６を形成する。次に、絶縁膜３２上に絶縁膜３３を形成し、絶縁膜３３をＺ方向に貫通するように、接続部４１を形成する。次に、絶縁膜３３上にソース電極１２を形成する。 Next, as shown in Figures 1 to 4, impurities are ion-implanted from the upper surface side of the semiconductor substrate 50 to form the base layer 23, contact layer 24, and source layer 25. Next, the drain electrode 11 is formed on the lower surface of the semiconductor substrate 50. Also, an insulating film 31 is formed on the semiconductor substrate 50, and an FP plug 17, gate plug 18, and source plug 19 are formed so as to penetrate the insulating film 31 in the Z direction. Next, an insulating film 32 is formed on the insulating film 31, and a source wiring 15 and a gate wiring 16 are formed so as to penetrate the insulating film 32 in the Z direction. Next, an insulating film 33 is formed on the insulating film 32, and a connection portion 41 is formed so as to penetrate the insulating film 33 in the Z direction. Next, the source electrode 12 is formed on the insulating film 33.
次に、半導体基板５０をダイシングする。これにより、個片化された半導体基板５０が半導体部分２０となる。半導体基板５０のうち、シリコンウェーハであった部分ドレイン層２１となり、シリコン層であった部分のうち、ベース層２３、コンタクト層２４及びソース層２５になっていない部分がドリフト層２２となる。また、トレンチ５１内の熱酸化膜５２、シリコン酸化部材５３、酸化膜５４、及び、シリコン酸化部材５６が、絶縁部材３０となる。このようにして、半導体装置１が製造される。 Next, the semiconductor substrate 50 is diced. As a result, the individual semiconductor substrates 50 become semiconductor portions 20. Of the semiconductor substrate 50, the silicon wafer becomes the partial drain layer 21, and the silicon layer that does not become the base layer 23, contact layer 24, or source layer 25 becomes the drift layer 22. Furthermore, the thermal oxide film 52, silicon oxide member 53, oxide film 54, and silicon oxide member 56 in the trench 51 become the insulating member 30. In this manner, the semiconductor device 1 is manufactured.
＜第７の実施形態＞
本実施形態は、第１の実施形態に係る半導体装置の製造方法の他の例である。
図１４（ａ）～図１４（ｃ）は、本実施形態に係る半導体装置の製造方法を示す工程断面図である。
Seventh Embodiment
This embodiment is another example of the method for manufacturing the semiconductor device according to the first embodiment.
14A to 14C are cross-sectional views showing the steps of a method for manufacturing a semiconductor device according to this embodiment.
先ず、図１１（ａ）～図１２（ｂ）に示す工程を実施する。
次に、図１４（ａ）に示すように、例えばＣＶＤにより酸化シリコンを堆積させる。次に、ＣＭＰを施す。これにより、トレンチ５１におけるサイドウォール５５に囲まれた空間の全体に、シリコン酸化部材６１が形成される。
First, the steps shown in FIGS. 11(a) to 12(b) are carried out.
14A, silicon oxide is deposited by, for example, CVD, and then CMP is performed, thereby forming a silicon oxide member 61 in the entire space surrounded by the sidewall 55 in the trench 51.
次に、図１４（ｂ）に示すように、ホットリン酸を用いたウェット処理を施す。次に、熱酸化処理を施す。これにより、サイドウォール５５が除去されて、シリコン酸化部材６１の周囲に環状の空間５７が形成される。次に、例えばリソグラフィ及びＲＩＥにより、シリコン酸化部材６１の上部の一部に切欠６２を形成する。 Next, as shown in FIG. 14(b), a wet process using hot phosphoric acid is performed. Next, a thermal oxidation process is performed. As a result, the sidewall 55 is removed, and an annular space 57 is formed around the silicon oxide member 61. Next, a notch 62 is formed in a portion of the upper part of the silicon oxide member 61 by, for example, lithography and RIE.
次に、図１４（ｃ）に示すように、不純物を含有したシリコンを堆積させる。次に、ＣＭＰを行い、必要ならばＣＤＥも行って、半導体基板５０上からシリコンを除去する。これにより、トレンチ５１の上部にシリコンからなるゲート電極１３が形成される。このとき、空間５７内に埋め込まれたシリコンにより、ゲート電極１３の環状部１３ａが形成され、切欠６２内に埋め込まれたシリコンにより、ゲート電極１３の延出部１３ｂが形成される。以後の製造方法は、第６の実施形態と同様である。 Next, as shown in Figure 14(c), silicon containing impurities is deposited. CMP is then performed, and if necessary, CDE is also performed to remove the silicon from the semiconductor substrate 50. This forms a gate electrode 13 made of silicon at the top of the trench 51. At this time, the silicon filled in the space 57 forms the ring-shaped portion 13a of the gate electrode 13, and the silicon filled in the notch 62 forms the extension portion 13b of the gate electrode 13. The subsequent manufacturing method is the same as in the sixth embodiment.
＜第８の実施形態＞
本実施形態は、第１の実施形態に係る半導体装置の製造方法の更に他の例である。
図１５（ａ）～図１６（ｃ）は、本実施形態に係る半導体装置の製造方法を示す工程断面図である。
Eighth Embodiment
This embodiment is yet another example of the method for manufacturing the semiconductor device according to the first embodiment.
15A to 16C are cross-sectional views showing the steps of the method for manufacturing a semiconductor device according to this embodiment.
先ず、図１５（ａ）に示すように、半導体基板５０に対して熱酸化処理を施す。次に、窒化シリコンを堆積させて、シリコン窒化膜６４を形成する。次に、例えばリソグラフィ法により、半導体基板５０の上面にトレンチ５１を形成する。次に、再び熱酸化処理を施す。このようにして、半導体基板５０の表面上及びトレンチ５１の内面上に熱酸化膜５２が形成される。シリコン窒化膜６４は、半導体基板５０の上面上のうち、トレンチ５１を除く領域の熱酸化膜５２上に配置される。 First, as shown in FIG. 15(a), a thermal oxidation process is performed on the semiconductor substrate 50. Next, silicon nitride is deposited to form a silicon nitride film 64. Next, a trench 51 is formed on the upper surface of the semiconductor substrate 50, for example, by lithography. Next, a thermal oxidation process is performed again. In this way, a thermal oxide film 52 is formed on the surface of the semiconductor substrate 50 and on the inner surface of the trench 51. The silicon nitride film 64 is disposed on the thermal oxide film 52 in the region of the upper surface of the semiconductor substrate 50 excluding the trench 51.
次に、図１５（ｂ）に示すように、例えばＣＶＤにより、不純物を含有したシリコンを堆積させる。次に、ＣＭＰを施し、シリコン窒化膜６４上からシリコンを除去する。次に、ＣＤＥを施して、トレンチ５１内の上部からシリコンを除去する。これにより、トレンチ５１内の下部にポリシリコンからなるＦＰ電極１４が形成される。 Next, as shown in FIG. 15(b), silicon containing impurities is deposited by, for example, CVD. CMP is then performed to remove the silicon from above the silicon nitride film 64. CDE is then performed to remove the silicon from the upper part of the trench 51. As a result, an FP electrode 14 made of polysilicon is formed in the lower part of the trench 51.
次に、図１５（ｃ）に示すように、熱酸化膜５２をエッチバックして、トレンチ５１内の上部から熱酸化膜５２を除去する。トレンチ５１内の下部には熱酸化膜５２を残留させる。このとき、ＦＰ電極１４の上部は熱酸化膜５２から突出する。 Next, as shown in FIG. 15(c), the thermal oxide film 52 is etched back to remove it from the upper part of the trench 51. The thermal oxide film 52 is left in the lower part of the trench 51. At this time, the upper part of the FP electrode 14 protrudes from the thermal oxide film 52.
次に、図１６（ａ）に示すように、ＦＰ電極１４に対して酸化処理を施す。次に、例えばＣＶＤにより酸化シリコンを堆積させる。その後、ＣＭＰを施す。これにより、半導体基板５０の上面上から酸化シリコンが除去される。次に、ＤＨＦを用いたウェット処理を施す。これにより、トレンチ５１内の上部から酸化シリコンが除去される。このようにして、トレンチ５１内にシリコン酸化部材５３が形成される。シリコン酸化部材５３はＦＰ電極１４の上部を覆う。 Next, as shown in FIG. 16(a), an oxidation process is performed on the FP electrode 14. Next, silicon oxide is deposited by, for example, CVD. CMP is then performed, which removes the silicon oxide from the top surface of the semiconductor substrate 50. Next, a wet process using DHF is performed, which removes the silicon oxide from the upper part of the trench 51. In this way, a silicon oxide member 53 is formed in the trench 51. The silicon oxide member 53 covers the top of the FP electrode 14.
次に、図１６（ｂ）に示すように、次に、ＬＰ－ＣＶＤ（Low Pressure Chemical Vapor Deposition：低圧化学気相成長）により、窒化シリコンを堆積させる。次に、ＲＩＥを施すことにより、窒化シリコンをエッチバックする。このようにして、トレンチ５１におけるシリコン酸化部材５３上に、トレンチ５１の内面に沿って窒化シリコンからなるサイドウォール５５が形成される。 Next, as shown in FIG. 16(b), silicon nitride is deposited by LP-CVD (Low Pressure Chemical Vapor Deposition). The silicon nitride is then etched back by RIE. In this way, sidewalls 55 made of silicon nitride are formed on the silicon oxide member 53 in the trench 51 along the inner surface of the trench 51.
次に、図１６（ｃ）に示すように、例えばＣＶＤにより酸化シリコンを堆積させた後、ＤＨＦを用いたウェット処理を施す。これにより、トレンチ５１内におけるサイドウォール５５に囲まれた空間の下部に、シリコン酸化部材５６が形成される。 Next, as shown in FIG. 16(c), silicon oxide is deposited by, for example, CVD, and then wet processing using DHF is performed. As a result, a silicon oxide member 56 is formed in the lower part of the space surrounded by the sidewall 55 within the trench 51.
次に、図１３（ａ）～図１３（ｃ）に示す工程を実施する。その後の工程は、第６の実施形態と同様である。これによっても、半導体装置１を製造することができる。 Next, the steps shown in Figures 13(a) to 13(c) are carried out. The subsequent steps are the same as those in the sixth embodiment. This also allows the semiconductor device 1 to be manufactured.
＜第９の実施形態＞
本実施形態も、第１の実施形態に係る半導体装置の製造方法の更に他の例である。
図１７（ａ）～図１９（ｃ）は、本実施形態に係る半導体装置の製造方法を示す工程断面図である。
Ninth Embodiment
This embodiment is also another example of the method for manufacturing the semiconductor device according to the first embodiment.
17A to 19C are cross-sectional views showing the steps of the method for manufacturing a semiconductor device according to this embodiment.
先ず、図１１（ａ）に示す工程を実施する。
次に、図１７（ａ）に示すように、酸化処理を施す。これにより、ＦＰ電極１４の上面上にシリコン酸化膜６６が形成される。
First, the step shown in FIG.
17A, an oxidation process is performed, whereby a silicon oxide film 66 is formed on the upper surface of the FP electrode 14.
次に、図１７（ｂ）に示すように、ＢＰＳＧ（boron phosphorous silicate glass：ボロン－リン添加シリコン酸化物）を堆積させて、エッチング又はＣＭＰを施す。これにより、トレンチ５１内におけるシリコン酸化膜６６上にＢＰＳＧ部材６７が形成される。 Next, as shown in FIG. 17(b), BPSG (boron phosphorous silicate glass: boron-phosphorus-doped silicon oxide) is deposited and then etched or CMP is performed. This forms a BPSG member 67 on the silicon oxide film 66 in the trench 51.
次に、図１７（ｃ）に示すように、エッチングを施すことにより、半導体基板５０の上面上及びトレンチ５１内の上部から、熱酸化膜５２及びＢＰＳＧ部材６７を除去する。 Next, as shown in FIG. 17(c), etching is performed to remove the thermal oxide film 52 and the BPSG material 67 from the upper surface of the semiconductor substrate 50 and the upper portion of the trench 51.
次に、図１８（ａ）に示すように、ＤＨＦを用いたウェット処理を施すことにより、ＢＰＳＧ部材６７を除去する。これにより、ＢＰＳＧ部材６７を除去したあとに、空間６８が形成される。次に、酸化処理を施して、半導体基板５０の露出面上にシリコン酸化膜６９を形成する。 Next, as shown in FIG. 18(a), a wet process using DHF is performed to remove the BPSG material 67. As a result, a space 68 is formed after the BPSG material 67 is removed. Next, an oxidation process is performed to form a silicon oxide film 69 on the exposed surface of the semiconductor substrate 50.
次に、図１８（ｂ）に示すように、シリコンを堆積させて、ポリシリコン膜７１を形成する。 Next, as shown in Figure 18(b), silicon is deposited to form a polysilicon film 71.
次に、図１８（ｃ）に示すように、ポリシリコン膜７１に対してＲＩＥを施す。これにより、ポリシリコン膜７１の大部分が除去され、トレンチ５１内の上部にトレンチ５１の内面に沿って環状に残留する。 Next, as shown in FIG. 18(c), RIE is performed on the polysilicon film 71. As a result, most of the polysilicon film 71 is removed, leaving a ring-shaped portion in the upper part of the trench 51 along the inner surface of the trench 51.
次に、図１９（ａ）に示すように、窒化シリコンを堆積させてシリコン窒化膜７２を形成する。次に、ＢＰＳＧを堆積させて、絶縁膜７３を形成する。なお、ＢＰＳＧに替えて、ＨＤＰ－ＣＶＤ（High Density Plasma chemical vapor deposition：高密度プラズマ化学気相成長）法により酸化シリコンを堆積させてもよく、ＨＡＲＰ（High-gain Avalanche Rushing amorphous Photoconducto）を堆積させてもよい。次に、ＢＨＦを用いたウェット処理を施すことにより、絶縁膜７３の上部を除去する。 Next, as shown in FIG. 19(a), silicon nitride is deposited to form a silicon nitride film 72. Next, BPSG is deposited to form an insulating film 73. Note that instead of BPSG, silicon oxide may be deposited using HDP-CVD (High Density Plasma Chemical Vapor Deposition), or HARP (High-gain Avalanche Rushing Amorphous Photoconductor) may be deposited. Next, the upper part of the insulating film 73 is removed by wet processing using BHF.
次に、図１９（ｂ）に示すように、ＣＤＥを施すことにより、シリコン窒化膜７２の露出部分を除去する。 Next, as shown in Figure 19(b), CDE is performed to remove the exposed portions of the silicon nitride film 72.
次に、図１９（ｃ）に示すように、ＬＰ－ＣＶＤにより不純物を含有したシリコンを堆積させる。次に、ＣＭＰを施して、半導体基板５０上からシリコンを除去する。これにより、これにより、トレンチ５１内の上部にシリコン部材５８が形成される。 Next, as shown in Figure 19(c), silicon containing impurities is deposited by LP-CVD. Next, CMP is performed to remove the silicon from the semiconductor substrate 50. This forms a silicon member 58 in the upper part of the trench 51.
次に、図１３（ｃ）に示す工程を実施する。これにより、ポリシリコン膜７１及びシリコン部材５８からゲート電極１３が形成される。以後の工程は、第６の実施形態と同様である。このようにして、半導体装置が製造される。本実施形態における上記以外の製造方法は、第６の実施形態と同様である。 Next, the process shown in FIG. 13(c) is carried out. As a result, the gate electrode 13 is formed from the polysilicon film 71 and the silicon member 58. The subsequent processes are the same as those in the sixth embodiment. In this way, a semiconductor device is manufactured. The manufacturing method in this embodiment is otherwise the same as that in the sixth embodiment.
なお、第６～第９の実施形態においては、第１の実施形態に係る半導体装置１を製造する例を説明したが、第２～第５の実施形態に係る半導体装置の製造方法も同様である。 Note that, while the sixth to ninth embodiments describe examples of manufacturing the semiconductor device 1 according to the first embodiment, the same applies to the manufacturing methods of the semiconductor devices according to the second to fifth embodiments.
以上説明した実施形態によれば、寄生容量を低減可能な半導体装置を実現することができる。 The above-described embodiment makes it possible to realize a semiconductor device that can reduce parasitic capacitance.
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明及びその等価物の範囲に含まれる。また、前述の実施形態は、相互に組み合わせて実施することもできる。 Although several embodiments of the present invention have been described above, these embodiments are presented as examples and are not intended to limit the scope of the invention. These novel embodiments may be embodied in a variety of other forms, and various omissions, substitutions, and modifications may be made without departing from the spirit of the invention. These embodiments and their variations are within the scope and spirit of the invention, as well as the scope of the invention and its equivalents as set forth in the claims. The above-described embodiments may also be implemented in combination with each other.
本発明は、以下の態様を含む。 The present invention includes the following aspects:
（付記１）
第１電極と、
前記第１電極上に配置された第２電極と、
前記第１電極と前記第２電極との間に配置された半導体部分と、
前記半導体部分と前記第２電極との間に配置された第１配線と、
前記半導体部分内に配置され、前記半導体部分から離隔し、環状部と、前記環状部から前記環状部の内側に向かって延出した延出部と、を有する第３電極と、
前記半導体部分内における前記第３電極よりも下方であって、上下方向に垂直な平面において前記環状部の内側に配置され、前記半導体部分から離隔した第４電極と、
前記第２電極を前記第４電極に接続する第１プラグと、
前記第１配線を前記延出部に接続する第２プラグと、
を備えた半導体装置。
(Appendix 1)
A first electrode;
a second electrode disposed on the first electrode;
a semiconductor portion disposed between the first electrode and the second electrode;
a first wiring disposed between the semiconductor portion and the second electrode;
a third electrode disposed within the semiconductor portion, spaced apart from the semiconductor portion, the third electrode having an annular portion and an extension portion extending from the annular portion toward the inside of the annular portion;
a fourth electrode disposed below the third electrode in the semiconductor portion, inside the annular portion in a plane perpendicular to the up-down direction, and spaced apart from the semiconductor portion;
a first plug connecting the second electrode to the fourth electrode;
a second plug that connects the first wiring to the extension portion;
A semiconductor device comprising:
（付記２）
前記第３電極は前記延出部を１つのみ有する付記１に記載の半導体装置。
(Appendix 2)
2. The semiconductor device according to claim 1, wherein the third electrode has only one extension portion.
（付記３）
前記延出部は、前記環状部から、前記第１プラグと前記第２プラグが配列された第１方向に延出している付記１または２に記載の半導体装置。
(Appendix 3)
3. The semiconductor device according to claim 1, wherein the extending portion extends from the annular portion in a first direction in which the first plug and the second plug are arranged.
（付記４）
上下方向に垂直な平面において、前記第１プラグの外縁は前記第４電極の外縁と一致するか前記第４電極の外縁よりも内側に配置された付記１～３のいずれか１つに記載の半導体装置。
(Appendix 4)
4. The semiconductor device according to claim 1, wherein in a plane perpendicular to the up-down direction, the outer edge of the first plug coincides with the outer edge of the fourth electrode or is positioned more inward than the outer edge of the fourth electrode.
（付記５）
前記環状部の径方向における厚さは、１０ｎｍ以上５０ｎｍ以下である付記１～４のいずれか１つに記載の半導体装置。
(Appendix 5)
5. The semiconductor device according to claim 1, wherein the thickness of the annular portion in the radial direction is 10 nm or more and 50 nm or less.
（付記６）
前記半導体部分は、
第１導電型であり、前記第１電極に接続された第１半導体層と、
第２導電型であり、前記第１半導体層上に配置された第２半導体層と、
第１導電型であり、前記第２半導体層上の一部に配置された第３半導体層と、
を有し、
前記環状部は、絶縁部材を介して前記第２半導体層に対向している付記１～５のいずれか１つに記載の半導体装置。
(Appendix 6)
The semiconductor portion is
a first semiconductor layer of a first conductivity type connected to the first electrode;
a second semiconductor layer of a second conductivity type disposed on the first semiconductor layer;
a third semiconductor layer of the first conductivity type disposed on a portion of the second semiconductor layer;
and
6. The semiconductor device according to claim 1, wherein the annular portion faces the second semiconductor layer via an insulating member.
（付記７）
前記第２電極を前記第２半導体層及び前記第３半導体層に接続する第３プラグをさらに備え、
前記第１プラグと前記第２プラグが配列された第１方向は、前記第１プラグから前記第３プラグに向かう第２方向に対して交差しており、
前記第１配線は前記第２方向に延びる付記６に記載の半導体装置。
(Appendix 7)
a third plug connecting the second electrode to the second semiconductor layer and the third semiconductor layer;
a first direction in which the first plugs and the second plugs are arranged intersects with a second direction from the first plugs toward the third plugs;
7. The semiconductor device according to claim 6, wherein the first wiring extends in the second direction.
（付記８）
前記半導体部分内に配置され、前記第２半導体層、前記第３半導体層及び前記第３プラグに接続された金属部材をさらに備えた付記６に記載の半導体装置。
(Appendix 8)
7. The semiconductor device according to claim 6, further comprising a metal member disposed within the semiconductor portion and connected to the second semiconductor layer, the third semiconductor layer, and the third plug.
（付記９）
前記第１プラグ及び前記第２プラグはタングステンを含み、
前記第２電極はアルミニウム又は銅を含む付記１～８のいずれか１つに記載の半導体装置。
(Appendix 9)
the first plug and the second plug contain tungsten;
9. The semiconductor device according to claim 1, wherein the second electrode contains aluminum or copper.
（付記１０）
前記第１配線はアルミニウム又は銅を含む付記９に記載の半導体装置。
(Appendix 10)
10. The semiconductor device according to claim 9, wherein the first wiring contains aluminum or copper.
（付記１１）
前記第１配線はタングステンを含む付記９に記載の半導体装置。
(Appendix 11)
10. The semiconductor device according to claim 9, wherein the first wiring contains tungsten.
（付記１２）
上下方向に垂直な平面において、前記環状部の外縁は六角形である付記１～１１のいずれか１つに記載の半導体装置。
(Appendix 12)
12. The semiconductor device according to claim 1, wherein an outer edge of the annular portion is hexagonal in a plane perpendicular to the up-down direction.
１、２、３、４、５：半導体装置
１１：ドレイン電極
１２：ソース電極
１３：ゲート電極
１３ａ：環状部
１３ｂ：延出部
１４：ＦＰ電極
１５：ソース電極
１５ａ：配線部
１５ｂ：延出部
１６：ゲート配線
１７：ＦＰプラグ
１８：ゲートプラグ
１９：ソースプラグ
２０：半導体部分
２０ａ：上面
２１：ドレイン層
２２：ドリフト層
２３：ベース層
２４：コンタクト層
２５：ソース層
３０：絶縁部材
３１、３２、３３：絶縁膜
４１：接続部
４２：金属部材
４２ａ：本体部
４２ｂ：バリア層
４３：接続部
４４：金属部材
４５：金属層
４６：ゲート配線
４６ａ：配線部
４６ｂ：延出部
５０：半導体基板
５１：トレンチ
５２：熱酸化膜
５３：シリコン酸化部材
５４：酸化膜
５５：サイドウォール
５６：シリコン酸化部材
５７：空間
５８：シリコン部材
６１：シリコン酸化部材
６２：切欠
６４：シリコン窒化膜
６６：シリコン酸化膜
６７：ＢＰＳＧ部材
６８：空間
６９：シリコン酸化膜
７１：ポリシリコン膜
７２：シリコン窒化膜
７３：絶縁膜
１０１：半導体装置
１１３：ゲート電極
１１３ａ：環状部
１１４：ＦＰ電極
１２０：半導体部分
Ｃ１１、Ｃ１２、Ｃ２１、Ｃ２２、Ｃ３２：寄生容量
1, 2, 3, 4, 5: semiconductor device 11: drain electrode 12: source electrode 13: gate electrode 13a: ring portion 13b: extension portion 14: FP electrode 15: source electrode 15a: wiring portion 15b: extension portion 16: gate wiring 17: FP plug 18: gate plug 19: source plug 20: semiconductor portion 20a: upper surface 21: drain layer 22: drift layer 23: base layer 24: contact layer 25: source layer 30: insulating member 31, 32, 33: insulating film 41: connection portion 42: metal member 42a: main body portion 42b: barrier layer 43: connection portion 44: metal member 45: metal layer 46: gate wiring 46a: wiring portion 46b: extension portion 50: semiconductor substrate 51: trench 52: thermal oxide film 53: Silicon oxide member 54: Oxide film 55: Sidewall 56: Silicon oxide member 57: Space 58: Silicon member 61: Silicon oxide member 62: Notch 64: Silicon nitride film 66: Silicon oxide film 67: BPSG member 68: Space 69: Silicon oxide film 71: Polysilicon film 72: Silicon nitride film 73: Insulating film 101: Semiconductor device 113: Gate electrode 113a: Ring-shaped portion 114: FP electrode 120: Semiconductor portion C11, C12, C21, C22, C32: Parasitic capacitance
Claims (12)
前記第１電極上に配置された第２電極と、
前記第１電極と前記第２電極との間に配置された半導体部分と、
前記半導体部分と前記第２電極との間に配置された第１配線と、
前記半導体部分内に配置され、前記半導体部分から離隔し、環状部と、前記環状部から前記環状部の内側に向かって延出した延出部と、を有する第３電極と、
前記半導体部分内における前記第３電極よりも下方であって、上下方向に垂直な平面において前記環状部の内側に配置され、前記半導体部分から離隔した第４電極と、
前記第２電極を前記第４電極に接続する第１プラグと、
前記第１配線を前記延出部に接続する第２プラグと、
を備えた半導体装置。 A first electrode;
a second electrode disposed on the first electrode;
a semiconductor portion disposed between the first electrode and the second electrode;
a first wiring disposed between the semiconductor portion and the second electrode;
a third electrode disposed within the semiconductor portion, spaced apart from the semiconductor portion, the third electrode having an annular portion and an extension portion extending from the annular portion toward the inside of the annular portion;
a fourth electrode disposed below the third electrode in the semiconductor portion, inside the annular portion in a plane perpendicular to the up-down direction, and spaced apart from the semiconductor portion;
a first plug connecting the second electrode to the fourth electrode;
a second plug that connects the first wiring to the extension portion;
A semiconductor device comprising:
第１導電型であり、前記第１電極に接続された第１半導体層と、
第２導電型であり、前記第１半導体層上に配置された第２半導体層と、
第１導電型であり、前記第２半導体層上の一部に配置された第３半導体層と、
を有し、
前記環状部は、絶縁部材を介して前記第２半導体層に対向している請求項１に記載の半導体装置。 The semiconductor portion is
a first semiconductor layer of a first conductivity type connected to the first electrode;
a second semiconductor layer of a second conductivity type disposed on the first semiconductor layer;
a third semiconductor layer of the first conductivity type disposed on a portion of the second semiconductor layer;
and
The semiconductor device according to claim 1 , wherein the annular portion faces the second semiconductor layer via an insulating member.
前記第１プラグと前記第２プラグが配列された第１方向は、前記第１プラグから前記第３プラグに向かう第２方向に対して交差しており、
前記第１配線は前記第２方向に延びる請求項６に記載の半導体装置。 a third plug connecting the second electrode to the second semiconductor layer and the third semiconductor layer;
a first direction in which the first plugs and the second plugs are arranged intersects with a second direction from the first plugs toward the third plugs;
The semiconductor device according to claim 6 , wherein the first wiring extends in the second direction.
前記第２電極はアルミニウム又は銅を含む請求項１に記載の半導体装置。 the first plug and the second plug contain tungsten;
The semiconductor device according to claim 1 , wherein the second electrode contains aluminum or copper.
12. The semiconductor device according to claim 1, wherein an outer edge of the annular portion is hexagonal in a plane perpendicular to the up-down direction.
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