JP7682148B2

JP7682148B2 - ヘテロジニアスコンピューティングのための統合カーネル仮想アドレス空間

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Publication number: JP7682148B2
Application number: JP2022503804A
Authority: JP
Inventors: チュアンクォントゥン; クーンパンチャンベンジャミン; ロイドアトキンソンウイリアム
Original assignee: ATI Technologies ULC
Current assignee: ATI Technologies ULC
Priority date: 2019-07-23
Filing date: 2020-07-22
Publication date: 2025-05-23
Anticipated expiration: 2040-07-22
Also published as: US10853263B1; EP4004743A1; US11960410B2; EP4004743A4; JP2022541059A; KR20220036972A; EP4004743B1; CN114286987A; WO2021014382A1; US20210081328A1

Description

（関連技術の説明）
一般に、コンピューティングデバイス間でメモリバッファを共有するには、デバイスがデバイスアドレス空間又は物理アドレス空間においてポインタ又はハンドルを交換する必要がある。

殆どの場合、このポインタを使用する前に、計算デバイスは、メモリ管理ユニット（ＭＭＵ）ページテーブルマッピングでポインタをローカル仮想アドレス空間に変換する。これにより、ポインタ自体又はポインタを含む構造の共有が非効率的で困難になる。

添付図面と併せて以下の説明を参照することによって、本明細書に記載される方法及びメカニズムの利点をより良く理解することができる。

コンピューティングシステムの一実施形態のブロック図である。ヘテロジニアスコンピューティングのための統合カーネル仮想アドレス空間を生成する一実施形態の図である。２つの別個のサブシステム間でバッファを共有する一実施形態の図である。メモリの領域を複数のカーネルアドレス空間にマッピングする一実施形態の図である。統合カーネル仮想アドレス空間を生成する方法の一実施形態を示す一般化されたフロー図である。複数のカーネルアドレス空間において共通の共有領域を有効にする方法の一実施形態を示す一般化されたフロー図である。２つの異なるサブシステム間でバッファポインタ共有を可能にする方法の一実施形態を示す一般化されたフロー図である。

以下の説明では、本明細書で提示される方法及びメカニズムの十分な理解をもたらすために、多数の特定の詳細が示されている。しかし、当業者は、様々な実施形態がこれらの特定の詳細無しに実施し得ることを認識するはずである。いくつかの例では、本明細書で説明するアプローチを曖昧にしないように、周知の構造、構成要素、信号、コンピュータプログラム命令、及び、技術が詳細に示されていない。説明を簡単且つ明確にするために、図面に示される要素が必ずしも縮尺通りに描かれていないことを理解されたい。例えば、いくつかの要素の寸法は、他の要素に対して誇張されている場合がある。

ヘテロジニアスコンピューティングのための統合カーネル仮想アドレス空間を実装するためのシステム、装置及び方法が本明細書に開示されている。一実施形態では、システムは、第１のカーネルを実行する第１のサブシステムと、入力／出力メモリ管理ユニット（ＩＯＭＭＵ）と、第２のカーネルを実行する第２のサブシステムと、を少なくとも含む。一実施形態では、ＩＯＭＭＵは、第１のサブシステム及び第２のサブシステムがカーネルレベルでメモリバッファを共有することを可能にする統合されたカーネルアドレス空間を生成する。２つのサブシステム間でメモリバッファを共有するために、第１のサブシステムは、第１のサブシステムによって制御されるシステムメモリの一部にメモリブロックを割り当てる。第１のマッピングは、第１のサブシステムの第１のカーネルアドレス空間の第１の論理アドレスからメモリブロックに生成される。次に、ＩＯＭＭＵは、第２のサブシステムの第２のカーネルアドレス空間の第２の論理アドレスからそのメモリブロックの物理アドレスをマッピングするための第２のマッピングを生成する。これらのマッピングにより、第１のサブシステム及び第２のサブシステムは、メモリブロックを参照するカーネルアドレス空間内のバッファポインタを共有することができる。

図１を参照すると、コンピューティングシステム１００の一実施形態のブロック図が示されている。一実施形態では、コンピューティングシステム１００は、第１のサブシステム１１０と、第２のサブシステム１１５と、入力／出力（Ｉ／Ｏ）インターフェース（複数可）１２０と、入力／出力メモリ管理ユニット（ＩＯＭＭＵ）１２５と、メモリサブシステム１３０と、周辺機器（複数可）１３５と、を少なくとも含む。他の実施形態では、コンピューティングシステム１００は、他の構成要素を含むことができ、及び／又は、コンピューティングシステム１００は、異なるように構成することができる。

一実施形態では、第１及び第２のサブシステム１１０，１１５は、異なるカーネルアドレス空間を有するが、統合カーネルアドレス空間は、第１及び第２のサブシステム１１０，１１５用にＩＯＭＭＵ１２５によって生成される。統合カーネルアドレス空間は、第１及び第２のサブシステム１１０，１１５が互いにポインタを受け渡し、バッファを共有することを可能にする。第１のサブシステム１１０及び第２のサブシステム１１５の場合、各々のカーネルアドレス空間は、カーネル論理アドレス及びカーネル仮想アドレスを含む。一部のアーキテクチャでは、カーネルの論理アドレスとそれに関連する物理アドレスが、一定のオフセットで異なる。カーネル仮想アドレスは、カーネル論理アドレスを特徴付ける物理アドレスへの線形的な１対１のマッピングを必ずしも有しているわけではない。全てのカーネル論理アドレスはカーネル仮想アドレスであるが、カーネル仮想アドレスは必ずしもカーネル論理アドレスである必要はない。

一実施形態では、第１のサブシステム１１０及び第２のサブシステム１１５の各々は、オペレーティングシステムを実行する１つ以上のプロセッサを含む。また、プロセッサ（複数可）は、様々な実施形態において、１つ以上のソフトウェアプログラムを実行する。第１のサブシステム１１０及び第２のサブシステム１１５のプロセッサ（複数可）は、任意の数及びタイプの処理ユニット（例えば、中央処理ユニット（ＣＰＵ）、グラフィック処理ユニット（ＧＰＵ）、デジタル信号プロセッサ（ＤＳＰ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、特定用途向け集積回路（ＡＳＩＣ））を含む。また、第１のサブシステム１１０は、メモリ管理ユニット（ＭＭＵ）１１２を含み、第２のサブシステム１１５は、ＭＭＵ１１７を含み、各ＭＭＵは、対応するサブシステム用の仮想アドレスから物理アドレスへの変換を処理する。第１及び第２のサブシステム１１０，１１５は、異なるカーネルアドレス空間を有するが、統合カーネルアドレス空間は、第１及び第２のサブシステム１１０，１１５用にＩＯＭＭＵ１２５によって生成され、第１及び第２のサブシステム１１０，１１５がポインタを受け渡し、メモリサブシステム１３０内でバッファを共有することを可能にする。

メモリサブシステム１３０は、任意の数及びタイプのメモリデバイスを含む。例えば、メモリサブシステム１３０のメモリのタイプは、高帯域メモリ（ＨＢＭ）、不揮発性メモリ（ＮＶＭ）、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）、スタティックランダムアクセスメモリ（ＳＲＡＭ）、ＮＡＮＤフラッシュメモリ、ＮＯＲフラッシュメモリ、強誘電体ランダムアクセスメモリ（ＦｅＲＡＭ）、又は、他のメモリを含むことができる。Ｉ／Ｏインターフェース１２０は、任意の数及びタイプのＩ／Ｏインターフェース（例えば、ＰＣＩ（Peripheral Component Interconnect）バス、ＰＣＩ－Ｘ（PCI-Extended）、ＰＣＩＥ（PCI Express）バス、ギガビットイーサネット（登録商標）（ＧＢＥ）バス、ユニバーサルシリアルバス（ＵＳＢ））を表す。様々なタイプの周辺デバイス１３５は、Ｉ／Ｏインターフェース１２０に結合され得る。このような周辺デバイス１３５は、ディスプレイ、キーボード、マウス、プリンタ、スキャナ、ジョイスティック又は他のタイプのゲームコントローラ、メディア記録デバイス、外部記憶デバイス、及び、ネットワークインターフェースカード等を含むが、これらに限定されない。

一実施形態では、第１のサブシステム１１０と第２のサブシステム１１５との間で共有されるメモリ空間を生成するために、メモリブロックが、第１のサブシステム１１０によって管理されるシステムメモリの一部に割り当てられる。メモリの初期ブロックが割り当てられた後、適切なＩ／Ｏ仮想アドレス（ＶＡ）が、第２のサブシステム１１５に割り当てられる。一実施形態では、ＩＯＭＭＵマッピングは、第２のサブシステム１１５のカーネルアドレス空間からメモリブロックの物理アドレスに生成される。この実施形態では、ＩＯＭＭＵ１２５は、第２のサブシステム１１５の仮想アドレスマッピングをメモリブロックに実施する。次に、追加のメモリが割り当てられると、ヒープ割り当て関数（heap allocate function）が呼び出され、アドレスが、以前に生成された同じＩ／ＯＶＡアドレスに基づいてマッピングされる。次に、第２のサブシステム１１５に統合アドレスを通知するメッセージが、第２のサブシステム１１５に送信される。

様々な実施形態では、コンピューティングシステム１００は、コンピュータ、ラップトップ、モバイルデバイス、ゲームコンソール、サーバ、ストリーミングデバイス、ウェアラブルデバイス、又は、任意の他の様々な種類のコンピューティングシステム若しくはデバイスである。コンピューティングシステム１００の構成要素の数は、実施形態毎に異なることに留意されたい。他の実施形態では、図１に示す数よりも多い又は少ない構成要素が存在する。他の実施形態では、コンピューティングシステム１００は、図１に示されていない他の構成要素を含むことにも留意されたい。さらに、他の実施形態では、コンピューティングシステム１００は、図１に示す以外の方法で構造化される。

図２を参照すると、ヘテロジニアスコンピューティングのための統合カーネル仮想アドレス空間を生成する一実施形態の図が示されている。図２の上部からの垂直の破線は、左から右に、第１のサブシステム２０２、第１のサブシステム２０２のＭＭＵ２０４、第１のサブシステム２０２上で実行されるデバイスドライバ２０６、メモリの共有領域２０８、ＩＯＭＭＵ２１１、第２のサブシステム２１４のＭＭＵ２１２、及び、第２のサブシステム２１４を表す。説明のために、第１のサブシステム２０２は第１のオペレーティングシステムを有し、第２のサブシステム２１４は第２のオペレーティングシステムを有し、第２のオペレーティングシステムは、第１のオペレーティングシステムと異なることが仮定される。また、説明のために、第１のサブシステム２０２及び第２のサブシステム２１４は、ヘテロジニアスコンピューティングシステムの一部であると仮定される。一実施形態では、このヘテロジニアスコンピューティングシステムの場合、第１のサブシステム２０２及び第２のサブシステム２１４の各々は、ワークロードの一部を実行し、ワークロードを実行するために、第１のサブシステム２０２及び第２のサブシステム２１４は、バッファポインタ及びバッファを互いに共有する。図２の図は、第１のサブシステム２０２と第２のサブシステム２１４との間で共有されるメモリを割り当てる一例を示している。

一実施形態では、第１のステップ２０５は、ヒープ（すなわち、共有メモリ領域）を生成するためにデバイスドライバ２０６によって実施される。本明細書で使用する場合、「ヒープ」という用語は、物理メモリプールにマッピングされる仮想メモリプールとして定義される。次に、ステップ２１０では、ヒープの所望のサイズが物理メモリサブシステムに割り当てられる。ステップ２１５では、カーネルからヒープへのマッピングが生成される。一実施形態では、ｃａｒｖｅｏｕｔヒープが最初に生成されると、新しいフラグが、ヒープがカーネル論理アドレス空間から取得されるかどうかを示す。たとえば、ｋｍａｌｌｏｃ関数は、カーネル論理アドレス空間のメモリを返す。一実施形態では、Ｌｉｎｕｘ（登録商標）オペレーティングシステムの場合、メモリマネージャーは、Ｌｉｎｕｘ（登録商標）ｇｅｎｐｏｏｌライブラリを使用して、ヒープに割り当てられたバッファを管理する。この実施形態では、バッファが割り当てられると、そのバッファは内部プールにマークされ、物理アドレスが返される。次に、ｃａｒｖｅｏｕｔヒープは、この物理アドレスをバッファ及びｓｇ＿ｔａｂｌｅ記述子でラップ（wraps）する。一実施形態では、バッファがカーネルアドレス空間においてマッピングされると、ｈｅａｐ＿ｍａｐ＿ｋｅｒｎｅｌ関数は、ステップ２２０でｖｍａｐの代わりにｋｍａｐを使用してバッファをマッピングする。関数ｋｍａｐは、論理マッピングに基づいて、バッファを所定の仮想アドレスにマッピングする。ｋｍａｐ又はｖｍａｐの選択は、ｃａｒｖｅｏｕｔヒープの生成中に与えられた新しいフラグによって制御される。或いは、ｇｅｎｐｏｏｌライブラリ、ｃａｒｖｅｏｕｔアプリケーションプログラミングインターフェース（ＡＰＩ）、及び、新しいフラグを使用して、カーネルマッピングと共にヒープが生成される。この場合、カーネルマップは、事前にマッピングされたアドレスを返す。ユーザモードマッピングは、依然としてオンザフライで適用される。第２のサブシステム２１４の場合、第１のサブシステム２０２によって割り当てられた共有メモリバッファは、ｃａｒｖｅｏｕｔヒープｗｒａｐｐｅｄｇｅｎｐｏｏｌと同様に管理される。新しいＡＰＩにより、ｃａｒｖｅｏｕｔヒープに外部バッファを追加することができる。第２のサブシステム２１４上のローカルタスクは、同じＡＰＩを使用してこのｃａｒｖｅｏｕｔヒープから割り当てる。ステップ２２０の後に、共有メモリ領域の割り当てが完了する。

次に、ステップ２２５では、入力／出力（Ｉ／Ｏ）仮想アドレスが、ＩＯＭＭＵ２１１によって共有メモリ領域に割り当てられる。次に、ステップ２３０では、ＤＭＡアドレス空間の連続するブロックが、共有メモリ領域に対して予約される。次に、ステップ２３５では、共有メモリ領域は、ＩＯＭＭＵ２１１によって、第２のサブシステム２１４のカーネルアドレス空間にマッピングされる。デバイスドライバ２０６がシャットダウンされるまで、ＩＯＭＭＵマッピングが解放されるべきではないことに留意されたい。第１のサブシステム２０２のカーネルアドレス空間から共有メモリ領域へのマッピングは、ステップ２４０で無効にされる。次に、ステップ２４５では、メモリ解放関数を実行することによって、カーネルアドレス空間マッピングが解放される。

図３を参照すると、２つの別個のサブシステム間でバッファを共有する一実施形態の図が示されている。図３の上部から下に延びる垂直の破線は、左から右に、第１のサブシステム３０２、第１のサブシステム３０２のＭＭＵ３０４、第１のサブシステム３０２上で実行されるデバイスドライバ３０６、メモリの共有領域３０８、ＩＯＭＭＵ３１０、第２のサブシステム３１４のＭＭＵ３１２、及び、第２のサブシステム３１４を表す。説明のために、第１のサブシステム３０２は第１のオペレーティングシステムを有し、第２のサブシステム３１４は第２のオペレーティングシステムを有し、第２のオペレーティングシステムは、第１のオペレーティングシステムと異なると仮定される。

ループ交換３０５の場合、メモリブロックが割り当てられ、第１のサブシステム３０２のカーネルアドレス空間からメモリブロックの物理アドレスへのマッピングがデバイスドライバ３０６によって生成される。その後、マッピングは、ＭＭＵ３０４によって維持される。メモリブロックは、第２のサブシステム３１４に排他的に割り当てられてもよいし、第１のサブシステム３０２と第２のサブシステム３１４との間で共有されてもよいし、第１のサブシステム３０２に排他的に割り当てられてもよい。次に、メッセージが、第１のサブシステム３０２から第２のサブシステム３１４に、メモリのブロックのアドレス及びサイズと共に送信される。一実施形態では、メッセージは、帯域外で送信されてもよい。メッセージが第２のサブシステム３１４によって受信された後、第２のサブシステム３１４のカーネルアドレス空間からメモリブロックの物理アドレスへのマッピングがＭＭＵ３１２によって生成され、維持される。ループ交換３１５の場合、データは、共有領域３０８を使用して、第１のサブシステム３０２と第２のサブシステム３１４との間で交換される。カーネル仮想アドレスが統合されているので、バッファポインタ１^ｓｔ＿ＳＳ＿ｂｕｆと２^ｎｄ＿ＳＳ＿ｂｕｆとは同じであり、第１のサブシステム３０２と第２のサブシステム３１４との間で自由に交換することができ、ｇｅｎｐｏｏｌライブラリを使用してさらに分割することができる。

図４を参照すると、メモリ領域を複数のカーネルアドレス空間にマッピングする一実施形態の図が示されている。一実施形態では、ヘテロジニアスコンピューティングシステム（例えば、図１のシステム１００）は、それ自身の独立したオペレーティングシステムを有する複数の異なるサブシステムを含む。図４に示す垂直方向の長方形のブロックは、ヘテロジニアスコンピューティングシステムの異なる構成要素のアドレス空間を表している。図４に示すアドレス空間は、左から右に、第１のサブシステム仮想アドレス空間４０２、物理メモリ空間４０４、デバイスメモリ空間４０６、及び、第２のサブシステム仮想アドレス空間４０８である。

一実施形態では、第１のサブシステム仮想アドレス空間４０２は、物理メモリ空間４０４のメモリブロック４２５及びメモリブロック４３０にマッピングされる共有領域４２０を含む。一実施形態では、共有領域４２０のメモリブロック４２５及びメモリブロック４３０へのマッピングは、第１のサブシステムＭＭＵ４１２によって生成及び維持される。共有領域４２０が第２のサブシステムと共有されるのを可能にするために、メモリブロック４２５及びメモリブロック４３０は、ＩＯＭＭＵ４１４によってデバイスメモリ空間４０６の共有領域４３５にマッピングされる。次に、共有領域４３５は、第２のサブシステムＭＭＵ４１６によって、第２のサブシステム仮想アドレス空間４０８の共有領域４４０にマッピングされる。このマッピングスキームを介して、第１のサブシステム及び第２のサブシステムは、自身のカーネルアドレス空間においてバッファポインタを相互に共有することができる。

図５を参照すると、統合カーネル仮想アドレス空間を生成する方法５００の一実施形態が示されている。説明のために、本実施形態でのステップ、及び、図６～図７のステップを順番に示す。しかしながら、説明する方法の様々な実施形態では、説明する要素のうち１つ以上は、同時に実行されてもよいし、図示した順序と異なる順序で実施されてもよいし、完全に省略されてもよいことに留意されたい。他の追加の要素も必要に応じて実施される。本明細書に記載される様々なシステム又は装置の何れも、方法５００を実施するように構成されている。

第１のサブシステムは、メモリサブシステムに対応する物理アドレス空間内の第１の物理アドレスにメモリブロックを割り当てる（ブロック５０５）。一実施形態では、第１のサブシステムは、第１のカーネルアドレス空間を有する第１のオペレーティングシステムを実行する。次に、第１のサブシステムは、第１のカーネルアドレス空間内の第１の論理アドレスの第１の物理アドレスへのマッピングを生成する（ブロック５１０）。第１のカーネルアドレス空間の第１の論理アドレス空間は、第１の物理アドレスからの第１の線形オフセットであることに留意されたい。次に、ＩＯＭＭＵは、第２のカーネルアドレス空間内の第２の論理アドレスの第１の物理アドレスへのＩＯＭＭＵマッピングを生成する（ブロック５１５）。一実施形態では、第２のカーネルアドレス空間は、第２のサブシステムに関連付けられている。第２のカーネルアドレス空間の第２の論理アドレス空間は、第１の物理アドレスからの第２の線形オフセットであることに留意されたい。

次に、第１のサブシステムは、バッファポインタを第２のサブシステムに伝達し、バッファポインタは、第１の論理アドレスを指す（ブロック５２０）。次に、第２のサブシステムは、バッファポインタを用いてアクセス要求を生成し、アクセス要求をＩＯＭＭＵに伝達する（ブロック５２５）。次に、ＩＯＭＭＵは、以前に生成されたＩＯＭＭＵマッピングを使用して、バッファポインタの仮想アドレスを第１の物理アドレスに変換する（ブロック５３０）。次に、第２のサブシステムは、第１の物理アドレスでメモリブロックにアクセスする（ブロック５３５）。ブロック５３５の後に、方法５００は終了する。

図６を参照すると、複数のカーネルアドレス空間内の共通の共有領域を有効にする方法６００の一実施形態が示されている。第１のサブシステムは、メモリサブシステムに対応する物理アドレス空間内の第１の物理アドレスにメモリブロックを割り当てる（ブロック６０５）。説明のために、方法６００によって説明するシステムは、第１のサブシステム及び第２のサブシステムを含むと仮定される。また、第１のサブシステムは、第１のカーネルアドレス空間を有する第１のオペレーティングシステムを実行し、第２のサブシステムは、第２のカーネルアドレス空間を有する第２のオペレーティングシステムを実行すると想定される。第１のサブシステムは、第１のカーネルアドレス空間内の第１の論理アドレスの第１の物理アドレスへのマッピングを生成する。ここで、第１のカーネルアドレス空間内の第１の論理アドレスは、第１の物理アドレスから第１のオフセットだけ離れている（ブロック６１０）。

次に、ＩＯＭＭＵは、第２のカーネルアドレス空間の第１の論理アドレスから第２のオフセットだけ離れたデバイスアドレスを選択する（ブロック６１５）。次に、ＩＯＭＭＵは、デバイスアドレス空間で選択されたデバイスアドレスの第１の物理アドレスへのＩＯＭＭＵマッピングを生成する（ブロック６２０）。ＩＯＭＭＵマッピングによって、第１のカーネルアドレス空間と第２のカーネルアドレス空間の両方の共通の共有領域を、第１のサブシステムと第２のサブシステムの両方で使用することが可能になる（ブロック６２５）。ブロック６２５の後に、方法６００は終了する。

図７を参照すると、２つの異なるサブシステム間でバッファポインタの共有を可能にする方法７００の一実施形態が示されている。第１のサブシステムは、第１のカーネルアドレス空間の第１の領域を物理アドレス空間の第２の領域にマッピングする（ブロック７０５）。一実施形態では、物理アドレス空間は、第１のサブシステムによって制御されるシステムメモリに対応する。次に、ＩＯＭＭＵは、第２のカーネルアドレス空間の第３の領域をデバイスアドレス空間内の第４の領域にマッピングする（ブロック７１０）。説明のために、第２のカーネルアドレス空間は、第１のサブシステムと異なる第２のサブシステムに対応すると仮定される。次に、ＩＯＭＭＵは、デバイスアドレス空間内の第４の領域を物理アドレス空間内の第２の領域にマッピングして、第１及び第３の領域内のアドレスが第２の領域内の一致する（すなわち、同一の）アドレスを指すようにする（ブロック７１５）。第１のサブシステム及び第２のサブシステムは、物理アドレス空間内の第２の領域を参照する第１又は第２のカーネルアドレス空間内のバッファポインタを共有することができる（ブロック７２０）。ブロック７２０の後に、方法７００は、終了する。

様々な実施形態では、ソフトウェアアプリケーションのプログラム命令を使用して、本明細書に説明する方法及び／又はメカニズムを実施する。例えば、汎用プロセッサ又は特殊目的プロセッサによって実行可能なプログラム命令が考慮される。様々な実施形態では、このようなプログラム命令は、高レベルプログラミング言語によって表すことができる。他の実施形態では、プログラム命令は、高レベルプログラミング言語からバイナリ、中間、又は、他の形式にコンパイルされてもよい。或いは、ハードウェアの動作又は設計を記述したプログラム命令が書き込まれてもよい。このようなプログラム命令は、Ｃ等の高レベルプログラミング言語によって表されてもよい。或いは、Ｖｅｒｉｌｏｇ等のハードウェア設計言語（ＨＤＬ）が使用されてもよい。様々な実施形態では、プログラム命令は、様々な非一時的なコンピュータ可読記憶媒体の何れかに記憶される。記憶媒体は、プログラム実行のためにプログラム命令をコンピューティングシステムに提供するために、使用中にコンピューティングシステムによってアクセス可能である。一般的に、このようなコンピューティングシステムは、少なくとも１つ以上のメモリと、プログラム命令を実行するように構成された１つ以上のプロセッサと、を含む。

上記の実施形態は、実施形態の非限定的な例に過ぎないことを強調しておきたい。上記の開示が十分に理解されると、多数の変形及び修正が当業者に明らかになるであろう。以下の特許請求の範囲は、このような変形及び修正の全てを包含するものと解釈されることが意図されている。

Claims

第１のサブシステムが、第１のカーネルアドレス空間の第１の領域を第１の物理アドレス空間の第１の領域にマッピングすることと、
前記第１のサブシステムとは異なる第２のサブシステムが、第２のカーネルアドレス空間の第１の領域を前記第１の物理アドレス空間の第１の領域及びデバイスメモリ空間にマッピングすることと、
前記第１のカーネルアドレス空間及び前記第２のカーネルアドレス空間の両方において共通の共有領域を使用可能にすることと、を含む、
方法。
前記共通の共有領域は、第１のサブシステム及び前記第１のサブシステムとは異なる第２のサブシステムの両方による共有が可能である、
請求項１の方法。
前記第１のカーネルアドレス空間の第１の領域内のアドレスは、前記第１の物理アドレス空間において、前記第２のカーネルアドレス空間の第１の領域内のアドレスと同じ位置にマッピングされる、
請求項１の方法。
前記第１のカーネルアドレス空間の第１の領域を前記第１の物理アドレス空間の第１の領域にマッピングすることは、第１のサブシステムによって実行される、
請求項１の方法。
前記第２のカーネルアドレス空間の第１の領域を前記第１の物理アドレス空間の第１の領域にマッピングすることは、前記第１のサブシステムとは異なる第２のサブシステムによって実行される、
請求項４の方法。
前記第２のサブシステムは、入力／出力メモリ管理ユニットである、
請求項５の方法。
システムであって、
第１のカーネルアドレス空間の第１の領域を第１の物理アドレス空間の第１の領域にマッピングするように構成された第１のサブシステムと、
第２のカーネルアドレス空間の第１の領域を前記第１の物理アドレス空間の第１の領域及びデバイスメモリ空間にマッピングするように構成された、前記第１のサブシステムとは異なる第２のサブシステムと、を備え、
前記システムは、前記第１のカーネルアドレス空間及び前記第２のカーネルアドレス空間の両方において共通の共有領域を使用可能にするように構成されている、
システム。
前記第１のカーネルアドレス空間の第１の領域内のアドレスは、前記第１の物理アドレス空間において、前記第２のカーネルアドレス空間の第１の領域内のアドレスと同じ位置にマッピングされる、
請求項７のシステム。
前記第２のサブシステムは、入力／出力メモリ管理ユニットである、
請求項７のシステム。
前記第１のサブシステムは、前記第１の領域を前記第１の物理アドレス空間に割り当てるように構成されている、
請求項７のシステム。
前記第１のサブシステムは、前記第１の物理アドレス空間の第１の領域内の位置に対するポインタを、前記共通の共有領域を介して前記第２のサブシステムに伝達するように構成されている、
請求項８のシステム。
前記第２のサブシステムは、前記第２のカーネルアドレス空間の第１の領域を前記第１の物理アドレス空間の第１の領域にマッピングするように構成された入力／出力メモリ管理ユニットを備える、
請求項１１のシステム。
システムであって、
メモリデバイスと、
第１の仮想アドレス空間の第１の領域を前記メモリデバイス内の領域にマッピングするように構成された第１の処理デバイスと、
第２の仮想アドレス空間の第１の領域を前記メモリデバイス内の領域にマッピングして、前記メモリデバイス内の領域を前記第１の処理デバイスと第２の処理デバイスによって共有させるように構成された第２の処理デバイスと、を備え、
前記第１の仮想アドレス空間の第１の領域内のアドレスは、前記メモリデバイスにおいて、前記第２の仮想アドレス空間の第１の領域内のアドレスと同じ位置にマッピングされる、
システム。
前記第２の処理デバイスは、前記第２の仮想アドレス空間の第１の領域を前記メモリデバイス内の領域にマッピングするために、前記第２の仮想アドレス空間の第１の領域を、前記メモリデバイス内の領域にマッピングされるデバイスメモリ空間にマッピングするように構成されている、
請求項１３のシステム。
前記第２の処理デバイスは、前記デバイスメモリ空間を前記メモリデバイス内の領域にマッピングするように構成された入力／出力メモリ管理ユニットを備える、
請求項１４のシステム。
前記第１の処理デバイスは、前記領域を前記メモリデバイスに割り当てるように構成されている、
請求項１３のシステム。
前記第１の処理デバイスは、前記メモリデバイスの領域内の位置に対するポインタを、前記メモリデバイス内の前記位置を介して前記第２の処理デバイスに伝達するように構成されている、
請求項１３のシステム。