JP7517975B2

JP7517975B2 - Semiconductor Device

Info

Publication number: JP7517975B2
Application number: JP2020206183A
Authority: JP
Inventors: 理俊辻村
Original assignee: Denso Corp; Toyota Motor Corp
Current assignee: Denso Corp; Toyota Motor Corp
Priority date: 2020-12-11
Filing date: 2020-12-11
Publication date: 2024-07-17
Anticipated expiration: 2040-12-11
Also published as: JP2022093084A

Description

本明細書に開示の技術は、半導体装置に関する。 The technology disclosed in this specification relates to semiconductor devices.

特許文献１に開示の半導体装置は、ＳｉＣ基板を有している。半導体基板のメインセルとセンスセルには、ＭＯＳＦＥＴ（metal oxide semiconductor field effect transistor）が設けられている。センスセルは、メインセルよりも小さい面積を有する。したがって、ＭＯＳＦＥＴがオンしたときに、センスセルにはメインセルよりも小さい電流が流れる。センスセルに流れる電流がメインセルに流れる電流と相関関係を有するので、センスセルに流れる電流を検出することで、メインセルに流れる電流を検出することができる。 The semiconductor device disclosed in Patent Document 1 has a SiC substrate. A metal oxide semiconductor field effect transistor (MOSFET) is provided in the main cell and the sense cell of the semiconductor substrate. The sense cell has a smaller area than the main cell. Therefore, when the MOSFET is turned on, a smaller current flows through the sense cell than through the main cell. Since the current flowing through the sense cell is correlated with the current flowing through the main cell, the current flowing through the main cell can be detected by detecting the current flowing through the sense cell.

特開２０２０－０１３９２３号公報JP 2020-013923 A

ＭＯＳＦＥＴはボディダイオードを有する。ボディダイオードがオンすると、ホールがドリフト領域に流入する。ＳｉＣ基板において、ホールがドリフト領域に流入すると、ホールが基底面転移で電子と再結合し、シングルショックレー型の積層欠陥（いわゆる、ＳＳＦ：Shockley-Type Stacking Fault）が成長する。メインセルの面積が広いので、メインセルの内部でＳＳＦが発生し易い。ＳＳＦではバリアによる空乏層が発生するため、ＳＳＦにはほとんど電流が流れない。したがって、メインセルでＳＳＦが発生すると、メインセルのオン抵抗が上昇する。但し、メインセルの面積が広いので、メインセルでＳＳＦが発生しても、メインセルのオン抵抗の上昇は僅かである。ＳＳＦのうちの帯状欠陥は、ＳｉＣ基板の＜１－１００＞方向に沿って帯状に成長する。メインセルで発生した帯状欠陥が成長してセンスセルに進入すると、センスセルのオン抵抗が上昇する。センスセルの面積が小さいので、センスセルに帯状欠陥が進入すると、センスセルのオン抵抗が大きく上昇する。このようにセンスセルのオン抵抗が上昇すると、センスセルとメインセルの間の電流の相関関係が崩れる。このため、メインセルに流れる電流を正確に検出できなくなる。本明細書では、センスセルへの帯状欠陥の進入を抑制する技術を提案する。 A MOSFET has a body diode. When the body diode is turned on, holes flow into the drift region. In a SiC substrate, when holes flow into the drift region, the holes recombine with electrons at the basal plane transition, and a single Shockley-type stacking fault (SSF) grows. Since the main cell has a large area, SSFs tend to occur inside the main cell. In SSFs, a depletion layer occurs due to the barrier, so almost no current flows through the SSF. Therefore, when SSFs occur in the main cell, the on-resistance of the main cell increases. However, since the main cell has a large area, even if SSFs occur in the main cell, the increase in the on-resistance of the main cell is slight. Among SSFs, band-shaped defects grow in a band shape along the <1-100> direction of the SiC substrate. When a band-shaped defect generated in the main cell grows and enters the sense cell, the on-resistance of the sense cell increases. Because the area of the sense cell is small, when a strip defect penetrates into the sense cell, the on-resistance of the sense cell increases significantly. When the on-resistance of the sense cell increases in this way, the correlation of the currents between the sense cell and the main cell is lost. As a result, the current flowing through the main cell cannot be accurately detected. This specification proposes a technology to suppress the penetration of strip defects into the sense cell.

本明細書が開示する半導体装置は、半導体装置（１０ａ、１０ｂ、１０ｃ）であって、＜１１－２０＞方向に対してオフ角を有するＳｉＣ基板（１２）と、メインソース電極（２２）と、メインゲート電極（２４ｃ）と、センスソース電極（４２）と、センスゲート電極（４４ｃ）、を有する。前記ＳｉＣ基板が、メインセル（２０）と、前記メインセルに対して＜１－１００＞方向に間隔を開けて配置されているとともに前記メインセルよりも小さい面積を有するセンスセル（４０）と、前記メインセルと前記センスセルの間に位置する間隔部（６０）、を有する。前記メインセルが、ｎ型のメインソース領域（２６）と、前記メインソース領域に接するｐ型のメインボディ領域（２８）と、前記メインソース領域から分離されたｎ型のメインドリフト領域（３０）、を有する。前記センスセルが、ｎ型のセンスソース領域（４６）と、前記センスソース領域に接するｐ型のセンスボディ領域（４８）と、前記センスボディ領域によって前記センスソース領域から分離されたｎ型のセンスドリフト領域（５０）、を有する。前記メインソース電極が、前記メインセル内で前記メインソース領域及び前記メインボディ領域に接している。前記メインゲート電極が、前記メインボディ領域にメインゲート絶縁膜（２４ａ）を介して対向している。前記センスソース電極が、前記センスセル内で前記センスソース領域及び前記センスボディ領域に接している。前記センスゲート電極が、前記センスボディ領域にセンスゲート絶縁膜（４４ａ）を介して対向している。前記間隔部が、前記メインドリフト領域及び前記センスドリフト領域と繋がっているとともに前記メインボディ領域と前記センスボディ領域を互いから分離するｎ型の分離領域（６２）を有する。前記メインボディ領域と前記センスボディ領域の間の間隔（Ｗ）が、前記分離領域内における正孔の拡散長の２倍よりも長い。 The semiconductor device disclosed in this specification is a semiconductor device (10a, 10b, 10c) having a SiC substrate (12) having an off-angle with respect to the <11-20> direction, a main source electrode (22), a main gate electrode (24c), a sense source electrode (42), and a sense gate electrode (44c). The SiC substrate has a main cell (20), a sense cell (40) that is spaced apart from the main cell in the <1-100> direction and has an area smaller than that of the main cell, and a spacer (60) located between the main cell and the sense cell. The main cell has an n-type main source region (26), a p-type main body region (28) in contact with the main source region, and an n-type main drift region (30) separated from the main source region. The sense cell has an n-type sense source region (46), a p-type sense body region (48) in contact with the sense source region, and an n-type sense drift region (50) separated from the sense source region by the sense body region. The main source electrode is in contact with the main source region and the main body region in the main cell. The main gate electrode faces the main body region via a main gate insulating film (24a). The sense source electrode is in contact with the sense source region and the sense body region in the sense cell. The sense gate electrode faces the sense body region via a sense gate insulating film (44a). The spacing portion has an n-type isolation region (62) that is connected to the main drift region and the sense drift region and separates the main body region and the sense body region from each other. The spacing (W) between the main body region and the sense body region is longer than twice the diffusion length of holes in the isolation region.

この半導体装置では、メインセルとセンスセルの間の間隔部が、メインボディ領域とセンスボディ領域を分離するｎ型の分離領域を有する。さらに、メインボディ領域とセンスボディ領域の間の間隔が、分離領域内における正孔の拡散長の２倍よりも長い。したがって、メインセルとセンスセルのそれぞれでボディダイオード（すなわち、ボディ領域とドリフト領域の界面のｐｎ接合により構成されるダイオード）がオンしても、分離領域の中央部にホールが到達しない。このため、分離領域の中央部では、帯状欠陥が成長しない。したがって、メインボディ領域内で発生した帯状欠陥が＜１－１００＞方向に沿ってセンスセルに向かって成長しても、帯状欠陥の成長が分離領域の中央部内で停止する。これによって、メインボディ領域内で発生した帯状欠陥がセンスセル領域に進入することを抑制できる。したがって、この半導体装置では、センスセルとメインセルの間の電流の相関関係が崩れ難く、メインセルに流れる電流を正確に検出することができる。 In this semiconductor device, the gap between the main cell and the sense cell has an n-type isolation region that isolates the main body region from the sense body region. Furthermore, the gap between the main body region and the sense body region is longer than twice the diffusion length of holes in the isolation region. Therefore, even if the body diodes (i.e., diodes formed by pn junctions at the interface between the body region and the drift region) in each of the main cell and the sense cell are turned on, holes do not reach the center of the isolation region. For this reason, strip defects do not grow in the center of the isolation region. Therefore, even if strip defects generated in the main body region grow toward the sense cell along the <1-100> direction, the growth of the strip defects stops in the center of the isolation region. This makes it possible to prevent strip defects generated in the main body region from entering the sense cell region. Therefore, in this semiconductor device, the correlation of currents between the sense cell and the main cell is less likely to be broken, and the current flowing through the main cell can be accurately detected.

半導体装置１０ａの平面図。FIG. 2 is a plan view of the semiconductor device 10a. 図１のＩＩ－ＩＩ線における断面図。FIG. 2 is a cross-sectional view taken along line II-II of FIG. オフ角θの説明図。FIG. 半導体装置１０ｂの図２に対応する断面図。3 is a cross-sectional view of the semiconductor device 10b corresponding to FIG. 2; 半導体装置１０ｃの図２に対応する断面図。3 is a cross-sectional view of the semiconductor device 10c corresponding to FIG. 2; 半導体装置１０ｃの断面を含む斜視図（上面１２ａ上の電極と絶縁膜を省略した図）。FIG. 2 is a perspective view including a cross section of the semiconductor device 10c (a view in which the electrodes and insulating film on the upper surface 12a are omitted). 半導体装置１０ｃのメイントレンチ、センストレンチ、メイン中間領域、センス中間領域、フローティング中間領域の位置関係を示す平面図。1 is a plan view showing the positional relationship between a main trench, a sense trench, a main intermediate region, a sense intermediate region, and a floating intermediate region of a semiconductor device 10c. 第１変形例の半導体装置の図２に対応する断面図。3 is a cross-sectional view of a semiconductor device according to a first modified example, corresponding to FIG. 2 . 第２変形例の半導体装置の図２に対応する断面図。4 is a cross-sectional view of a semiconductor device according to a second modification, which corresponds to FIG. 2 .

本明細書が開示する技術要素を、以下に列記する。なお、以下の各技術要素は、それぞれ独立して有用なものである。 The technical elements disclosed in this specification are listed below. Note that each of the technical elements below is useful independently.

本明細書が開示する一例の半導体装置では、前記間隔部が、前記メインボディ領域と前記センスボディ領域の間に配置されているとともに前記分離領域によって前記メインボディ領域及び前記センスボディ領域から分離されているｐ型のフローティング領域（６６）を有していてもよい。 In one example of a semiconductor device disclosed in this specification, the spacing portion may have a p-type floating region (66) that is disposed between the main body region and the sense body region and is separated from the main body region and the sense body region by the isolation region.

この構成によれば、メインボディ領域及びセンスボディ領域の端部近傍における電界集中を抑制することができる。 This configuration makes it possible to suppress electric field concentration near the ends of the main body region and the sense body region.

本明細書が開示する一例の半導体装置では、前記メインセルが、前記メインボディ領域に対して間隔を開けて前記メインドリフト領域に囲まれた範囲内に配置されているｐ型のメイン中間領域（３４）を有していてもよい。前記センスセルが、前記センスボディ領域に対して間隔を開けて前記センスドリフト領域に囲まれた範囲内に配置されているｐ型のセンス中間領域（５４）を有していてもよい。前記間隔部が、前記メイン中間領域と前記センス中間領域の間に配置されており、前記分離領域によって前記メイン中間領域及び前記センス中間領域から分離されているｐ型のフローティング中間領域（６８）を有していてもよい。 In one example of a semiconductor device disclosed in this specification, the main cell may have a p-type main intermediate region (34) that is spaced apart from the main body region and arranged within a range surrounded by the main drift region. The sense cell may have a p-type sense intermediate region (54) that is spaced apart from the sense body region and arranged within a range surrounded by the sense drift region. The spacer may have a p-type floating intermediate region (68) that is arranged between the main intermediate region and the sense intermediate region and is separated from the main intermediate region and the sense intermediate region by the separation region.

この構成によれば、メイン中間領域によってメインドリフト領域内の電界集中を抑制でき、センス中間領域によってセンスドリフト領域内の電界集中を抑制できる。さらに、フローティング中間領域によって、メイン中間領域及びセンス中間領域の端部近傍における電界集中を抑制できる。 With this configuration, the main intermediate region can suppress electric field concentration in the main drift region, and the sense intermediate region can suppress electric field concentration in the sense drift region. Furthermore, the floating intermediate region can suppress electric field concentration near the ends of the main intermediate region and the sense intermediate region.

図１、２に示す実施例１の半導体装置１０ａは、半導体基板１２を有している。以下では、半導体基板１２の上面１２ａと平行な一方向をｘ方向といい、上面１２ａに平行でｘ方向に直交する方向をｙ方向といい、半導体基板１２の厚み方向をｚ方向という。半導体基板１２は、ＳｉＣ（炭化シリコン）を主材料とするＳｉＣ基板である。より詳細には、半導体基板１２は、β－ＳｉＣにより構成されている。図１、２に示すように、半導体基板１２の＜１－１００＞方向は、ｙ方向と略一致している。図１に示すように、上面１２ａを平面視した状態では、半導体基板１２の＜１１－２０＞方向は、ｘ方向と略一致している。但し、図３に示すように、ｘｚ断面においては、半導体基板１２の＜１１－２０＞方向は、ｘ方向に対してオフ角θだけずれた方向に伸びている。すなわち、半導体基板１２の上面１２ａと＜１１－２０＞方向の間にオフ角θが設けられている。言い換えると、半導体基板１２は、＜１１－２０＞方向に対してオフ角θを有している。オフ角θは、数度（例えば、４度）である。 The semiconductor device 10a of the first embodiment shown in Figures 1 and 2 has a semiconductor substrate 12. Hereinafter, one direction parallel to the upper surface 12a of the semiconductor substrate 12 is referred to as the x-direction, a direction parallel to the upper surface 12a and perpendicular to the x-direction is referred to as the y-direction, and the thickness direction of the semiconductor substrate 12 is referred to as the z-direction. The semiconductor substrate 12 is a SiC substrate mainly made of SiC (silicon carbide). More specifically, the semiconductor substrate 12 is made of β-SiC. As shown in Figures 1 and 2, the <1-100> direction of the semiconductor substrate 12 approximately coincides with the y-direction. As shown in Figure 1, in a plan view of the upper surface 12a, the <11-20> direction of the semiconductor substrate 12 approximately coincides with the x-direction. However, as shown in Figure 3, in the xz cross section, the <11-20> direction of the semiconductor substrate 12 extends in a direction shifted by an off angle θ with respect to the x-direction. That is, an off-angle θ is provided between the upper surface 12a of the semiconductor substrate 12 and the <11-20> direction. In other words, the semiconductor substrate 12 has an off-angle θ with respect to the <11-20> direction. The off-angle θ is several degrees (for example, 4 degrees).

図１に示すように、半導体基板１２の上面１２ａには、メインソース電極２２とセンスソース電極４２が設けられている。メインソース電極２２は、上面１２ａの広い範囲を覆っている。センスソース電極４２は、上面１２ａのうちメインソース電極２２よりも狭い範囲を覆っている。センスソース電極４２は、メインソース電極２２に対してｙ方向（すなわち、＜１－１００＞方向）に間隔を開けて配置されている。センスソース電極４２は、メインソース電極２２から分離されている。 As shown in FIG. 1, a main source electrode 22 and a sense source electrode 42 are provided on the upper surface 12a of the semiconductor substrate 12. The main source electrode 22 covers a wide area of the upper surface 12a. The sense source electrode 42 covers a narrower area of the upper surface 12a than the main source electrode 22. The sense source electrode 42 is spaced apart from the main source electrode 22 in the y direction (i.e., the <1-100> direction). The sense source electrode 42 is separated from the main source electrode 22.

図２に示すように、半導体基板１２の下面１２ｂには、ドレイン電極７０が設けられている。ドレイン電極７０は、半導体基板１２の下面１２ｂの略全域を覆っている。 As shown in FIG. 2, a drain electrode 70 is provided on the lower surface 12b of the semiconductor substrate 12. The drain electrode 70 covers substantially the entire lower surface 12b of the semiconductor substrate 12.

図１に示すように、半導体基板１２は、メインセル２０とセンスセル４０を有している。メインセル２０はメインソース電極２２の下部に設けられており、センスセル４０はセンスソース電極４２の下部に設けられている。メインセル２０とセンスセル４０のそれぞれに、複数のＭＯＳＦＥＴが設けられている。センスセル４０は、メインセル２０に対してｙ方向（すなわち、＜１－１００＞方向）に間隔を開けて配置されている。メインセル２０とセンスセル４０の間に、間隔部６０が設けられている。間隔部６０には、ＭＯＳＦＥＴが設けられていない。 As shown in FIG. 1, the semiconductor substrate 12 has a main cell 20 and a sense cell 40. The main cell 20 is provided below the main source electrode 22, and the sense cell 40 is provided below the sense source electrode 42. Each of the main cell 20 and the sense cell 40 is provided with a plurality of MOSFETs. The sense cell 40 is disposed at a distance from the main cell 20 in the y direction (i.e., the <1-100> direction). A space 60 is provided between the main cell 20 and the sense cell 40. No MOSFET is provided in the space 60.

図２に示すように、メインセル２０内において、半導体基板１２の上面１２ａに複数のメイントレンチ２４が設けられている。複数のメイントレンチ２４は、ｙ方向に間隔を開けて配列されている。各メイントレンチ２４は、ｘ方向に直線状に伸びている。各メイントレンチ２４内に、メインゲート絶縁膜２４ａ、底部絶縁層２４ｂ、及び、メインゲート電極２４ｃが配置されている。底部絶縁層２４ｂは、メイントレンチ２４の底部に設けられた厚い絶縁層である。メインゲート絶縁膜２４ａは、底部絶縁層２４ｂの上部に位置するメイントレンチ２４の側面を覆っている。メインゲート電極２４ｃは、メインゲート絶縁膜２４ａと底部絶縁層２４ｂによって半導体基板１２から絶縁されている。メインゲート電極２４ｃの上面は、層間絶縁膜２４ｄによって覆われている。層間絶縁膜２４ｄによって、メインゲート電極２４ｃがメインソース電極２２から絶縁されている。層間絶縁膜２４ｄが設けられていない範囲で、メインソース電極２２は半導体基板１２の上面１２ａに接している。 As shown in FIG. 2, in the main cell 20, a plurality of main trenches 24 are provided on the upper surface 12a of the semiconductor substrate 12. The plurality of main trenches 24 are arranged at intervals in the y direction. Each main trench 24 extends linearly in the x direction. A main gate insulating film 24a, a bottom insulating layer 24b, and a main gate electrode 24c are arranged in each main trench 24. The bottom insulating layer 24b is a thick insulating layer provided at the bottom of the main trench 24. The main gate insulating film 24a covers the side of the main trench 24 located above the bottom insulating layer 24b. The main gate electrode 24c is insulated from the semiconductor substrate 12 by the main gate insulating film 24a and the bottom insulating layer 24b. The upper surface of the main gate electrode 24c is covered by the interlayer insulating film 24d. The main gate electrode 24c is insulated from the main source electrode 22 by the interlayer insulating film 24d. In the area where the interlayer insulating film 24d is not provided, the main source electrode 22 contacts the upper surface 12a of the semiconductor substrate 12.

メインセル２０は、メインソース領域２６、メインボディ領域２８、メインドリフト領域３０、及び、メインドレイン領域３２を有している。メインソース領域２６は、ｎ型であり、メインソース電極２２とメインゲート絶縁膜２４ａに接する位置に配置されている。メインボディ領域２８は、ｐ型であり、コンタクト領域２８ａと低濃度領域２８ｂを有する。コンタクト領域２８ａ内のｐ型不純物濃度は、低濃度領域２８ｂ内のｐ型不純物濃度よりも高い。コンタクト領域２８ａは、メインソース電極２２に接する位置に配置されている。低濃度領域２８ｂは、メインソース領域２６及びコンタクト領域２８ａに対して下側から接している。低濃度領域２８ｂは、メインソース領域２６の下側でメインゲート絶縁膜２４ａに接している。メインドリフト領域３０は、メインソース領域２６よりもｎ型不純物濃度が低いｎ型領域である。メインドリフト領域３０は、低濃度領域２８ｂに対して下側から接している。メインドリフト領域３０は、低濃度領域２８ｂの下側でメインゲート絶縁膜２４ａに接している。したがって、メインゲート電極２４ｃは、メインゲート絶縁膜２４ａを介してメインソース領域２６、低濃度領域２８ｂ、及び、メインドリフト領域３０に対向している。また、メインドリフト領域３０は、メイントレンチ２４の側面及び底面で底部絶縁層２４ｂに接している。メインドレイン領域３２は、メインドリフト領域３０よりも高いｎ型不純物濃度を有するｎ型領域である。メインドレイン領域３２は、メインドリフト領域３０に対して下側から接している。メインドレイン領域３２は、半導体基板１２の下面１２ｂにおいてドレイン電極７０に接している。上記の構成によって、メインセル２０内に複数のＭＯＳＦＥＴが形成されている。 The main cell 20 has a main source region 26, a main body region 28, a main drift region 30, and a main drain region 32. The main source region 26 is n-type and is disposed in contact with the main source electrode 22 and the main gate insulating film 24a. The main body region 28 is p-type and has a contact region 28a and a low-concentration region 28b. The p-type impurity concentration in the contact region 28a is higher than the p-type impurity concentration in the low-concentration region 28b. The contact region 28a is disposed in contact with the main source electrode 22. The low-concentration region 28b is in contact with the main source region 26 and the contact region 28a from below. The low-concentration region 28b is in contact with the main gate insulating film 24a below the main source region 26. The main drift region 30 is an n-type region having a lower n-type impurity concentration than the main source region 26. The main drift region 30 is in contact with the low-concentration region 28b from below. The main drift region 30 is in contact with the main gate insulating film 24a below the low concentration region 28b. Therefore, the main gate electrode 24c faces the main source region 26, the low concentration region 28b, and the main drift region 30 via the main gate insulating film 24a. The main drift region 30 is in contact with the bottom insulating layer 24b on the side and bottom surface of the main trench 24. The main drain region 32 is an n-type region having a higher n-type impurity concentration than the main drift region 30. The main drain region 32 is in contact with the main drift region 30 from below. The main drain region 32 is in contact with the drain electrode 70 on the lower surface 12b of the semiconductor substrate 12. With the above configuration, multiple MOSFETs are formed in the main cell 20.

図２に示すように、センスセル４０は、メインセル２０と略同様の構成を備えている。センスセル４０内において、半導体基板１２の上面１２ａに複数のセンストレンチ４４が設けられている。複数のセンストレンチ４４は、ｙ方向に間隔を開けて配列されている。各センストレンチ４４は、ｘ方向に直線状に伸びている。各センストレンチ４４内に、センスゲート絶縁膜４４ａ、底部絶縁層４４ｂ、及び、センスゲート電極４４ｃが配置されている。底部絶縁層４４ｂは、センストレンチ４４の底部に設けられた厚い絶縁層である。センスゲート絶縁膜４４ａは、底部絶縁層４４ｂの上部に位置するセンストレンチ４４の側面を覆っている。センスゲート電極４４ｃは、センスゲート絶縁膜４４ａと底部絶縁層４４ｂによって半導体基板１２から絶縁されている。センスゲート電極４４ｃの上面は、層間絶縁膜４４ｄによって覆われている。層間絶縁膜４４ｄによって、センスゲート電極４４ｃがセンスソース電極４２から絶縁されている。層間絶縁膜４４ｄが設けられていない範囲で、センスソース電極４２は半導体基板１２の上面１２ａに接している。 2, the sense cell 40 has a configuration similar to that of the main cell 20. In the sense cell 40, a plurality of sense trenches 44 are provided on the upper surface 12a of the semiconductor substrate 12. The plurality of sense trenches 44 are arranged at intervals in the y direction. Each sense trench 44 extends linearly in the x direction. A sense gate insulating film 44a, a bottom insulating layer 44b, and a sense gate electrode 44c are arranged in each sense trench 44. The bottom insulating layer 44b is a thick insulating layer provided at the bottom of the sense trench 44. The sense gate insulating film 44a covers the side of the sense trench 44 located above the bottom insulating layer 44b. The sense gate electrode 44c is insulated from the semiconductor substrate 12 by the sense gate insulating film 44a and the bottom insulating layer 44b. The upper surface of the sense gate electrode 44c is covered by an interlayer insulating film 44d. The sense gate electrode 44c is insulated from the sense source electrode 42 by the interlayer insulating film 44d. In the area where the interlayer insulating film 44d is not provided, the sense source electrode 42 contacts the upper surface 12a of the semiconductor substrate 12.

センスセル４０は、センスソース領域４６、センスボディ領域４８、センスドリフト領域５０、及び、センスドレイン領域５２を有している。センスソース領域４６は、ｎ型であり、センスソース電極４２とセンスゲート絶縁膜４４ａに接する位置に配置されている。センスボディ領域４８は、ｐ型であり、コンタクト領域４８ａと低濃度領域４８ｂを有する。コンタクト領域４８ａ内のｐ型不純物濃度は、低濃度領域４８ｂ内のｐ型不純物濃度よりも高い。コンタクト領域４８ａは、センスソース電極４２に接する位置に配置されている。低濃度領域４８ｂは、センスソース領域４６及びコンタクト領域４８ａに対して下側から接している。低濃度領域４８ｂは、センスソース領域４６の下側でセンスゲート絶縁膜４４ａに接している。センスドリフト領域５０は、センスソース領域４６よりもｎ型不純物濃度が低いｎ型領域である。センスドリフト領域５０は、低濃度領域４８ｂに対して下側から接している。センスドリフト領域５０は、低濃度領域４８ｂの下側でセンスゲート絶縁膜４４ａに接している。したがって、センスゲート電極４４ｃは、センスゲート絶縁膜４４ａを介してセンスソース領域４６、低濃度領域４８ｂ、及び、センスドリフト領域５０に対向している。また、センスドリフト領域５０は、センストレンチ４４の側面及び底面で底部絶縁層４４ｂに接している。センスドレイン領域５２は、センスドリフト領域５０よりも高いｎ型不純物濃度を有するｎ型領域である。センスドレイン領域５２は、センスドリフト領域５０に対して下側から接している。センスドレイン領域５２は、半導体基板１２の下面１２ｂにおいてドレイン電極７０に接している。上記の構成によって、センスセル４０内に複数のＭＯＳＦＥＴが形成されている。 The sense cell 40 has a sense source region 46, a sense body region 48, a sense drift region 50, and a sense drain region 52. The sense source region 46 is n-type and is arranged in a position in contact with the sense source electrode 42 and the sense gate insulating film 44a. The sense body region 48 is p-type and has a contact region 48a and a low concentration region 48b. The p-type impurity concentration in the contact region 48a is higher than the p-type impurity concentration in the low concentration region 48b. The contact region 48a is arranged in a position in contact with the sense source electrode 42. The low concentration region 48b is in contact with the sense source region 46 and the contact region 48a from below. The low concentration region 48b is in contact with the sense gate insulating film 44a below the sense source region 46. The sense drift region 50 is an n-type region with a lower n-type impurity concentration than the sense source region 46. The sense drift region 50 is in contact with the low concentration region 48b from below. The sense drift region 50 is in contact with the sense gate insulating film 44a below the low concentration region 48b. Therefore, the sense gate electrode 44c faces the sense source region 46, the low concentration region 48b, and the sense drift region 50 via the sense gate insulating film 44a. The sense drift region 50 is in contact with the bottom insulating layer 44b on the side and bottom surface of the sense trench 44. The sense drain region 52 is an n-type region having a higher n-type impurity concentration than the sense drift region 50. The sense drain region 52 is in contact with the sense drift region 50 from below. The sense drain region 52 is in contact with the drain electrode 70 on the lower surface 12b of the semiconductor substrate 12. With the above configuration, multiple MOSFETs are formed in the sense cell 40.

図２に示すように、間隔部６０は、分離領域６２と間隔部ドレイン領域６４を有している。分離領域６２は、ｎ型であり、メインドリフト領域３０及びセンスドリフト領域５０と繋がっている。分離領域６２のｎ型不純物濃度は、メインドリフト領域３０及びセンスドリフト領域５０と略等しい。例えば、分離領域６２のｎ型不純物濃度は、１×１０^１５～１×１０^１７ｃｍ^－３である。言い換えると、メインドリフト領域３０、センスドリフト領域５０、及び、分離領域６２は、メインセル２０、センスセル４０、及び、間隔部６０に跨って分布するｎ型領域である。分離領域６２は、メインドリフト領域３０及びセンスドリフト領域５０の深さから半導体基板１２の上面１２ａまで伸びている。分離領域６２によって、メインボディ領域２８とセンスボディ領域４８が互いから分離されている。間隔部６０内において、半導体基板１２の上面１２ａ（すなわち、分離領域６２の表面）は層間絶縁膜６０ａに覆われている。間隔部ドレイン領域６４は、分離領域６２よりも高いｎ型不純物を有するｎ型領域である。分離領域６２は、分離領域６２に対して下側から接している。間隔部ドレイン領域６４は、ドレイン電極７０に接している。間隔部ドレイン領域６４は、メインドレイン領域３２及びセンスドレイン領域５２と繋がっている。 As shown in FIG. 2, the gap 60 has an isolation region 62 and an isolation drain region 64. The isolation region 62 is of n-type and is connected to the main drift region 30 and the sense drift region 50. The n-type impurity concentration of the isolation region 62 is approximately equal to that of the main drift region 30 and the sense drift region 50. For example, the n-type impurity concentration of the isolation region 62 is 1×10 ¹⁵ to 1×10 ¹⁷ cm ⁻³ . In other words, the main drift region 30, the sense drift region 50, and the isolation region 62 are n-type regions distributed across the main cell 20, the sense cell 40, and the gap 60. The isolation region 62 extends from the depth of the main drift region 30 and the sense drift region 50 to the upper surface 12a of the semiconductor substrate 12. The isolation region 62 isolates the main body region 28 and the sense body region 48 from each other. In the gap 60, the upper surface 12a of the semiconductor substrate 12 (i.e., the surface of the isolation region 62) is covered with an interlayer insulating film 60a. The gap drain region 64 is an n-type region having a higher n-type impurity concentration than the isolation region 62. The isolation region 62 contacts the isolation region 62 from below. The gap drain region 64 contacts the drain electrode 70. The gap drain region 64 is connected to the main drain region 32 and the sense drain region 52.

メインボディ領域２８とセンスボディ領域４８の間の間隔Ｗは、分離領域６２内における正孔の拡散長Ｌ（より詳細には、半導体装置１０ａの動作温度範囲のうちの最高動作温度における正孔の拡散長Ｌ）の２倍よりも長い。拡散長Ｌは、以下の数式により定義される。 The distance W between the main body region 28 and the sense body region 48 is longer than twice the diffusion length L of holes in the isolation region 62 (more specifically, the diffusion length L of holes at the highest operating temperature in the operating temperature range of the semiconductor device 10a). The diffusion length L is defined by the following formula:

ここで、τは半導体装置１０ａの最高動作温度における分離領域６２内のホールのライフタイムであり、ｋはボルツマン定数であり、Ｔは半導体装置１０ａの最高動作温度であり、ｑは電荷素量であり、μｐは半導体装置１０ａの最高動作温度における分離領域６２内でのホールの移動度である。半導体装置１０ａの最高動作温度Ｔは、例えば、１５０℃とすることができる。この場合、ホールのライフタイムτは約７７０ｎｓｅｃであり、ホールの移動度μｐは約２１０ｃｍ^２／Ｖ／ｓｅｃである。したがって、この場合、拡散長Ｌは約１３μｍである。したがって、この場合、間隔Ｗを約２６μｍよりも長くすることができる。 Here, τ is the lifetime of holes in the isolation region 62 at the maximum operating temperature of the semiconductor device 10a, k is the Boltzmann constant, T is the maximum operating temperature of the semiconductor device 10a, q is the elementary charge, and μp is the mobility of holes in the isolation region 62 at the maximum operating temperature of the semiconductor device 10a. The maximum operating temperature T of the semiconductor device 10a can be, for example, 150° C. In this case, the lifetime τ of holes is about 770 nsec, and the mobility μp of holes is about 210 cm ² /V/sec. Therefore, in this case, the diffusion length L is about 13 μm. Therefore, in this case, the interval W can be made longer than about 26 μm.

図１に示すように、半導体基板１２の上面１２ａには、電極パッド８０ａ～８０ｅが設けられている。電極パッド８０ａ～８０ｅは、半導体装置１０ａの各部に電気的に接続されている。例えば、電極パッド８０ｃは、各メインゲート電極２４ｃ及び各センスゲート電極４４ｃに接続されている。したがって、各メインゲート電極２４ｃ及び各センスゲート電極４４ｃの電位は、電極パッド８０ｃによって制御される。また、電極パッド８０ｄは、センスソース電極４２に接続されている。 As shown in FIG. 1, electrode pads 80a to 80e are provided on the upper surface 12a of the semiconductor substrate 12. The electrode pads 80a to 80e are electrically connected to each part of the semiconductor device 10a. For example, the electrode pad 80c is connected to each main gate electrode 24c and each sense gate electrode 44c. Therefore, the potential of each main gate electrode 24c and each sense gate electrode 44c is controlled by the electrode pad 80c. In addition, the electrode pad 80d is connected to the sense source electrode 42.

メインゲート電極２４ｃ及びセンスゲート電極４４ｃにゲート閾値以上の電位を印加すると、メインボディ領域２８及びセンスボディ領域４８にチャネルが形成される。メインセル２０内では、チャネルによってメインソース領域２６とメインドリフト領域３０が接続されることで、ＭＯＳＦＥＴがオンする。センスセル４０内では、チャネルによってセンスソース領域４６とセンスドリフト領域５０が接続されることで、ＭＯＳＦＥＴがオンする。この状態で、ドレイン電極７０にメインソース電極２２及びセンスソース電極４２よりも高い電位を印加すると、メインセル２０内のＭＯＳＦＥＴ及びセンスセル４０内のＭＯＳＦＥＴに電流が流れる。メインセル２０の面積がセンスセル４０の面積よりも大きいので、メインセル２０にセンスセル４０よりも大きい電流が流れる。センスセル４０に流れる電流は、外部回路によって検出される。メインセル２０に流れる電流とセンスセル４０に流れる電流は、相関関係（例えば、比例関係）を有する。したがって、センスセル４０に流れる電流を検出することで、メインセル２０に流れる電流を検出することができる。すなわち、センスセル４０に流れる小電流を検出することで、メインセル２０に流れる大電流を検出することができる。 When a potential equal to or higher than the gate threshold is applied to the main gate electrode 24c and the sense gate electrode 44c, a channel is formed in the main body region 28 and the sense body region 48. In the main cell 20, the main source region 26 and the main drift region 30 are connected by the channel, and the MOSFET is turned on. In the sense cell 40, the sense source region 46 and the sense drift region 50 are connected by the channel, and the MOSFET is turned on. In this state, when a potential higher than that of the main source electrode 22 and the sense source electrode 42 is applied to the drain electrode 70, a current flows in the MOSFET in the main cell 20 and the MOSFET in the sense cell 40. Since the area of the main cell 20 is larger than that of the sense cell 40, a larger current flows in the main cell 20 than in the sense cell 40. The current flowing in the sense cell 40 is detected by an external circuit. The current flowing in the main cell 20 and the current flowing in the sense cell 40 have a correlation (for example, a proportional relationship). Therefore, by detecting the current flowing through the sense cell 40, it is possible to detect the current flowing through the main cell 20. In other words, by detecting the small current flowing through the sense cell 40, it is possible to detect the large current flowing through the main cell 20.

メインセル２０内には、メインボディ領域２８とメインドリフト領域３０の界面のｐｎ接合によってｐｎダイオード（いわゆる、ボディダイオード）が形成されている。同様に、センスセル４０内には、センスボディ領域４８とセンスドリフト領域５０の界面のｐｎ接合によってｐｎダイオード（いわゆる、ボディダイオード）が形成されている。このため、ＭＯＳＦＥＴがオフしている状態において、メインソース電極２２及びセンスソース電極４２にドレイン電極７０よりも高い電位を印加すると、これらのボディダイオードがオンする。メインセル２０内では、メインボディ領域２８からメインドレイン領域３２に向かってホールが流れるとともに、メインドレイン領域３２からメインボディ領域２８に向かって電子が流れる。センスセル４０内では、センスボディ領域４８からセンスドレイン領域５２に向かってホールが流れるとともに、センスドレイン領域５２からセンスボディ領域４８に向かって電子が流れる。このようにボディダイオードがオンしている状態では、メインボディ領域２８からメインドリフト領域３０にホールが拡散するとともに、センスボディ領域４８からセンスドリフト領域５０にホールが拡散する。すると、ドリフト領域内（すなわち、メインドリフト領域３０とセンスドリフト領域５０内）において、ホールが基底面転移で電子と再結合し、ＳＳＦが発生する。センスセル４０の面積が小さいので、センスドリフト領域５０内でＳＳＦが発生する可能性は低い。他方、メインセル２０の面積が大きいので、メインドリフト領域３０内でＳＳＦが発生する可能性は比較的高い。但し、メインセル２０の面積が大きいので、メインドリフト領域３０内でＳＳＦが発生しても、メインセル２０内のＭＯＳＦＥＴのオン抵抗にほとんど影響はない。しかしながら、ＳＳＦの一種である帯状欠陥は＜１－１００＞方向に沿って成長する。このため、図１、２の矢印１００に示すように、メインセル２０（すなわち、メインドリフト領域３０）内で発生した帯状欠陥１１０がセンスセル４０（すなわち、センスドリフト領域５０）に向かって成長する場合がある。仮に帯状欠陥１１０がセンスセル４０内に進入すると、センスセル４０内のＭＯＳＦＥＴのオン抵抗が大きく上昇し、メインセル２０内のＭＯＳＦＥＴに流れるオン電流とセンスセル４０内のＭＯＳＦＥＴに流れるオン電流の比が変化する。すると、センスセル４０内のＭＯＳＦＥＴに流れるオン電流を検出しても、メインセル２０内のＭＯＳＦＥＴに流れるオン電流を正確に検出することができなくなる。 In the main cell 20, a pn diode (so-called body diode) is formed by the pn junction at the interface between the main body region 28 and the main drift region 30. Similarly, in the sense cell 40, a pn diode (so-called body diode) is formed by the pn junction at the interface between the sense body region 48 and the sense drift region 50. Therefore, when a potential higher than that of the drain electrode 70 is applied to the main source electrode 22 and the sense source electrode 42 while the MOSFET is in an off state, these body diodes are turned on. In the main cell 20, holes flow from the main body region 28 to the main drain region 32, and electrons flow from the main drain region 32 to the main body region 28. In the sense cell 40, holes flow from the sense body region 48 to the sense drain region 52, and electrons flow from the sense drain region 52 to the sense body region 48. In this manner, when the body diode is on, holes diffuse from the main body region 28 to the main drift region 30, and holes diffuse from the sense body region 48 to the sense drift region 50. Then, in the drift regions (i.e., in the main drift region 30 and the sense drift region 50), holes recombine with electrons at the basal plane transition, and SSF occurs. Since the area of the sense cell 40 is small, the possibility of SSF occurring in the sense drift region 50 is low. On the other hand, since the area of the main cell 20 is large, the possibility of SSF occurring in the main drift region 30 is relatively high. However, since the area of the main cell 20 is large, even if SSF occurs in the main drift region 30, it has almost no effect on the on-resistance of the MOSFET in the main cell 20. However, stripe defects, which are a type of SSF, grow along the <1-100> direction. For this reason, as shown by the arrow 100 in FIGS. 1 and 2, a strip defect 110 that occurs in the main cell 20 (i.e., the main drift region 30) may grow toward the sense cell 40 (i.e., the sense drift region 50). If the strip defect 110 advances into the sense cell 40, the on-resistance of the MOSFET in the sense cell 40 increases significantly, and the ratio of the on-current flowing through the MOSFET in the main cell 20 to the on-current flowing through the MOSFET in the sense cell 40 changes. Then, even if the on-current flowing through the MOSFET in the sense cell 40 is detected, the on-current flowing through the MOSFET in the main cell 20 cannot be accurately detected.

これに対し、実施例１の半導体装置１０ａでは、分離領域６２によってセンスセル４０内への帯状欠陥１１０の進入が抑制される。以下、分離領域６２の機能について説明する。上述したように、メインセル２０及びセンスセル４０でボディダイオードがオンすると、メインボディ領域２８からメインドリフト領域３０にホールが拡散するとともに、センスボディ領域４８からセンスドリフト領域５０にホールが拡散する。このとき、メインボディ領域２８から分離領域６２にもホールが拡散し、センスボディ領域４８から分離領域６２にもホールが拡散する。ここで、上述したように、メインボディ領域２８とセンスボディ領域４８の間の間隔Ｗが分離領域６２内における正孔の拡散長Ｌの２倍よりも長い。このため、分離領域６２の中央部６２ａは、メインボディ領域２８から拡散長Ｌ以上離れているとともに、センスボディ領域４８からも拡散長Ｌ以上離れている。したがって、ボディダイオードがオンしている状態において、中央部６２ａにはホールが到達しない。このため、矢印１００に示すように帯状欠陥１１０が成長し、帯状欠陥１１０が分離領域６２内に進入したとしても、中央部６２ａにおいて帯状欠陥１１０の成長が停止する。このため、センスドリフト領域５０内に帯状欠陥１１０が進入することを抑制できる。したがって、実施例１の半導体装置１０ａでは、メインセル２０内のＭＯＳＦＥＴに流れるオン電流とセンスセル４０内のＭＯＳＦＥＴに流れるオン電流の相関関係が崩れ難い。このため、センスセル４０内のＭＯＳＦＥＴに流れるオン電流に基づいて、メインセル２０内のＭＯＳＦＥＴに流れるオン電流を正確に検出することができる。 In contrast, in the semiconductor device 10a of the first embodiment, the isolation region 62 suppresses the intrusion of the strip-shaped defect 110 into the sense cell 40. The function of the isolation region 62 will be described below. As described above, when the body diodes in the main cell 20 and the sense cell 40 are turned on, holes diffuse from the main body region 28 to the main drift region 30, and holes diffuse from the sense body region 48 to the sense drift region 50. At this time, holes diffuse from the main body region 28 to the isolation region 62, and holes diffuse from the sense body region 48 to the isolation region 62. Here, as described above, the distance W between the main body region 28 and the sense body region 48 is longer than twice the diffusion length L of the holes in the isolation region 62. Therefore, the central portion 62a of the isolation region 62 is separated from the main body region 28 by the diffusion length L or more, and is also separated from the sense body region 48 by the diffusion length L or more. Therefore, when the body diode is on, holes do not reach the central portion 62a. Therefore, even if the strip defect 110 grows as shown by the arrow 100 and advances into the isolation region 62, the growth of the strip defect 110 stops at the center portion 62a. This makes it possible to prevent the strip defect 110 from advancing into the sense drift region 50. Therefore, in the semiconductor device 10a of the first embodiment, the correlation between the on-current flowing through the MOSFET in the main cell 20 and the on-current flowing through the MOSFET in the sense cell 40 is unlikely to be lost. Therefore, the on-current flowing through the MOSFET in the main cell 20 can be accurately detected based on the on-current flowing through the MOSFET in the sense cell 40.

図４に示す実施例２の半導体装置１０ｂでは、間隔部６０が複数のフローティング領域６６を有している。実施例２の半導体装置１０ｂのその他の構成は、実施例１の半導体装置１０ａと等しい。 In the semiconductor device 10b of the second embodiment shown in FIG. 4, the spacing portion 60 has multiple floating regions 66. The other configurations of the semiconductor device 10b of the second embodiment are the same as those of the semiconductor device 10a of the first embodiment.

フローティング領域６６は、ｐ型であり、上面１２ａを含む範囲に配置されている。各フローティング領域６６は、メインボディ領域２８とセンスボディ領域４８の間に配置されている。すなわち、各フローティング領域６６は、メインボディ領域２８の下端とセンスボディ領域４８の下端よりも上側に配置されている。但し、各フローティング領域６６の一部が、メインボディ領域２８の下端とセンスボディ領域４８の下端よりも下側まで伸びていてもよい。各フローティング領域６６は、ｙ方向（すなわち、＜１－１００＞方向）に間隔を開けて配列されている。各フローティング領域６６は、ｘ方向に直線状に長く伸びている。各フローティング領域６６の表面は、層間絶縁膜６０ａによって覆われている。各フローティング領域６６は、分離領域６２によってメインボディ領域２８及びセンスボディ領域４８から分離されている。各フローティング領域６６は、分離領域６２によって互いから分離されている。したがって、各フローティング領域６６の電位は、フローティング電位となっている。 The floating regions 66 are p-type and are arranged in a range including the upper surface 12a. Each floating region 66 is arranged between the main body region 28 and the sense body region 48. That is, each floating region 66 is arranged above the lower end of the main body region 28 and the lower end of the sense body region 48. However, a part of each floating region 66 may extend below the lower end of the main body region 28 and the lower end of the sense body region 48. Each floating region 66 is arranged at intervals in the y direction (i.e., the <1-100> direction). Each floating region 66 extends linearly in the x direction. The surface of each floating region 66 is covered with an interlayer insulating film 60a. Each floating region 66 is separated from the main body region 28 and the sense body region 48 by the isolation region 62. Each floating region 66 is separated from each other by the isolation region 62. Therefore, the potential of each floating region 66 is a floating potential.

実施例２の半導体装置１０ｂでは、ＭＯＳＦＥＴがオフするときに各フローティング領域６６から分離領域６２内に空乏層が伸びるので、分離領域６２内に空乏層が広がり易い。このため、メインボディ領域２８の間隔部６０に近い側の端部２８ｘの周辺及びセンスボディ領域４８の間隔部６０に近い側の端部４８ｘの周辺における電界集中を抑制できる。したがって、実施例２の半導体装置１０ｂは、高い耐圧を有する。また、実施例２の半導体装置１０ｂでも、実施例１の半導体装置１０ａと同様に、メインセル２０からセンスセル４０内への帯状欠陥の進入を抑制できる。 In the semiconductor device 10b of the second embodiment, when the MOSFET is turned off, the depletion layer extends from each floating region 66 into the isolation region 62, so that the depletion layer is likely to spread into the isolation region 62. This makes it possible to suppress electric field concentration around the end 28x of the main body region 28 close to the gap 60 and around the end 48x of the sense body region 48 close to the gap 60. Therefore, the semiconductor device 10b of the second embodiment has a high breakdown voltage. Furthermore, like the semiconductor device 10a of the first embodiment, the semiconductor device 10b of the second embodiment can also suppress the intrusion of strip defects from the main cell 20 into the sense cell 40.

なお、図４では、各フローティング領域６６が上面１２ａを含む範囲に配置されていたが、各フローティング領域６６が上面１２ａから離れた範囲に配置されていてもよい。このような構成でも、各フローティング領域６６がメインボディ領域２８とセンスボディ領域４８の間の範囲内（すなわち、メインボディ領域２８とセンスボディ領域４８の下端よりも上側の範囲内）に配置されていれば、各フローティング領域６６によって電界集中を抑制できる。また、間隔部６０内に配置されるフローティング領域６６の数は、１つであっても複数であってもよい。 In FIG. 4, each floating region 66 is arranged in a range including the top surface 12a, but each floating region 66 may be arranged in a range away from the top surface 12a. Even in such a configuration, as long as each floating region 66 is arranged in the range between the main body region 28 and the sense body region 48 (i.e., in the range above the lower ends of the main body region 28 and the sense body region 48), each floating region 66 can suppress electric field concentration. Furthermore, the number of floating regions 66 arranged in the gap portion 60 may be one or more.

図５～７に示す実施例３の半導体装置１０ｃでは、メインセル２０が複数のメイン中間領域３４を有している。また、半導体装置１０ｃでは、センスセル４０が複数のセンス中間領域５４を有している。また、半導体装置１０ｃでは、間隔部６０が、複数のフローティング中間領域６８を有している。実施例３の半導体装置１０ｃのその他の構成は、実施例１の半導体装置１０ａと等しい。 In the semiconductor device 10c of Example 3 shown in Figures 5 to 7, the main cell 20 has multiple main intermediate regions 34. In addition, in the semiconductor device 10c, the sense cell 40 has multiple sense intermediate regions 54. In addition, in the semiconductor device 10c, the spacing portion 60 has multiple floating intermediate regions 68. The other configurations of the semiconductor device 10c of Example 3 are the same as those of the semiconductor device 10a of Example 1.

各メイン中間領域３４は、ｐ型領域であり、メイントレンチ２４の下端よりも下側に配置されている。複数のメイン中間領域３４は、ｘ方向に間隔を開けて配列されている。各メイン中間領域３４は、ｙ方向に長く直線状に伸びている。各メイン中間領域３４の周囲は、メインドリフト領域３０に囲まれている。各メイン中間領域３４は、図示しない位置でメインソース電極２２に接続されている。 Each main intermediate region 34 is a p-type region and is located below the lower end of the main trench 24. The multiple main intermediate regions 34 are arranged at intervals in the x direction. Each main intermediate region 34 extends linearly in the y direction. The periphery of each main intermediate region 34 is surrounded by the main drift region 30. Each main intermediate region 34 is connected to the main source electrode 22 at a position not shown.

各センス中間領域５４は、ｐ型領域であり、センストレンチ４４の下端よりも下側に配置されている。複数のセンス中間領域５４は、ｘ方向に間隔を開けて配列されている。各センス中間領域５４は、ｙ方向に長く直線状に伸びている。各センス中間領域５４の周囲は、センスドリフト領域５０に囲まれている。各センス中間領域５４は、図示しない位置でセンスソース電極４２に接続されている。各センス中間領域５４は、対応するメイン中間領域３４の延長線上に配置されている。 Each sense intermediate region 54 is a p-type region and is located below the lower end of the sense trench 44. The multiple sense intermediate regions 54 are arranged at intervals in the x direction. Each sense intermediate region 54 extends linearly in the y direction. The periphery of each sense intermediate region 54 is surrounded by the sense drift region 50. Each sense intermediate region 54 is connected to the sense source electrode 42 at a position not shown. Each sense intermediate region 54 is located on an extension of the corresponding main intermediate region 34.

各フローティング中間領域６８は、メイン中間領域３４及びセンス中間領域５４と略同じ深さに配置されている。３つのフローティング中間領域６８が、ｙ方向に間隔を開けて配列されている。ｙ方向に並ぶ３つのフローティング中間領域６８のグループの複数個が、ｘ方向に間隔を開けて配列されている。ｙ方向に並ぶ３つのフローティング中間領域６８の各グループは、対応するメイン中間領域３４及びセンス中間領域５４の延長線上に配置されている。各フローティング中間領域６８は、分離領域６２によってメインボディ領域２８、センスボディ領域４８、メイン中間領域３４、及び、センス中間領域５４から分離されている。また、各フローティング中間領域６８は、分離領域６２によって互いから分離されている。したがって、各フローティング中間領域６８の電位は、フローティング電位となっている。 Each floating intermediate region 68 is disposed at approximately the same depth as the main intermediate region 34 and the sense intermediate region 54. Three floating intermediate regions 68 are arranged at intervals in the y direction. A plurality of groups of three floating intermediate regions 68 arranged in the y direction are arranged at intervals in the x direction. Each group of three floating intermediate regions 68 arranged in the y direction is disposed on an extension line of the corresponding main intermediate region 34 and sense intermediate region 54. Each floating intermediate region 68 is separated from the main body region 28, the sense body region 48, the main intermediate region 34, and the sense intermediate region 54 by the separation region 62. In addition, each floating intermediate region 68 is separated from each other by the separation region 62. Therefore, the potential of each floating intermediate region 68 is a floating potential.

実施例３の半導体装置１０ｃでは、メインドリフト領域３０内において、複数のメイン中間領域３４の間の間隔を通って電流が流れる。また、センスドリフト領域５０内において、複数のセンス中間領域５４の間の間隔を通って電流が流れる。したがって、上述した実施例１、２と略同様に、ＭＯＳＦＥＴとボディダイオードがオンすることができる。 In the semiconductor device 10c of the third embodiment, in the main drift region 30, a current flows through the gaps between the multiple main intermediate regions 34. In the sense drift region 50, a current flows through the gaps between the multiple sense intermediate regions 54. Therefore, the MOSFET and the body diode can be turned on in a manner similar to the first and second embodiments described above.

実施例３の半導体装置１０ｃでは、ＭＯＳＦＥＴがオフするときに、メイン中間領域３４からその周辺のメインドリフト領域３０に空乏層が広がり、この空乏層によってメイントレンチ２４の下端の周辺における電界集中が抑制される。同様に、実施例３の半導体装置１０ｃでは、ＭＯＳＦＥＴがオフするときに、センス中間領域５４からその周辺のセンスドリフト領域５０に空乏層が広がり、この空乏層によってセンストレンチ４４の下端の周辺における電界集中が抑制される。 In the semiconductor device 10c of Example 3, when the MOSFET is turned off, a depletion layer spreads from the main intermediate region 34 to the surrounding main drift region 30, and this depletion layer suppresses electric field concentration around the lower end of the main trench 24. Similarly, in the semiconductor device 10c of Example 3, when the MOSFET is turned off, a depletion layer spreads from the sense intermediate region 54 to the surrounding sense drift region 50, and this depletion layer suppresses electric field concentration around the lower end of the sense trench 44.

また、実施例３の半導体装置１０ｃでは、ＭＯＳＦＥＴがオフするときに、各フローティング中間領域６８からその周辺の分離領域６２に空乏層が広がる。したがって、メイン中間領域３４の間隔部６０に近い側の端部３４ｘの周辺及びセンス中間領域５４の間隔部６０に近い側の端部５４ｘの周辺における電界集中を抑制できる。したがって、実施例３の半導体装置１０ｃは、高い耐圧を有する。また、実施例３の半導体装置１０ｃでも、実施例１の半導体装置１０ａと同様に、メインセル２０からセンスセル４０内への帯状欠陥の進入を抑制できる。 In addition, in the semiconductor device 10c of Example 3, when the MOSFET is turned off, a depletion layer spreads from each floating intermediate region 68 to the surrounding isolation region 62. Therefore, electric field concentration around the end 34x of the main intermediate region 34 close to the gap 60 and around the end 54x of the sense intermediate region 54 close to the gap 60 can be suppressed. Therefore, the semiconductor device 10c of Example 3 has a high breakdown voltage. Also, like the semiconductor device 10a of Example 1, the semiconductor device 10c of Example 3 can suppress the intrusion of strip defects from the main cell 20 into the sense cell 40.

なお、メイン中間領域３４及びセンス中間領域５４の電位がフローティング電位であってもよい。また、メイン中間領域３４がメイントレンチ２４の下端を含む深さに配置されていてもよく、センス中間領域５４がセンストレンチ４４の下端を含む深さに配置されていてもよい。また、間隔部６０内に配置されるフローティング中間領域６８の数は、１つであっても複数であってもよい。また、図８に示すように、間隔部６０が、フローティング中間領域６８に加えてフローティング領域６６を有していてもよい。この場合、図９に示すように、フローティング領域６６とフローティング中間領域６８を互い違いに配置してもよい。すなわち、上から見たときに、フローティング領域６６の間の間隔６６ｃとフローティング中間領域６８が重複し、フローティング中間領域６８の間の間隔６８ｃとフローティング領域６６が重複するように、これらを配置してもよい。この構成によれば、より耐圧を高くすることができる。 The potentials of the main intermediate region 34 and the sense intermediate region 54 may be floating potentials. The main intermediate region 34 may be disposed at a depth including the lower end of the main trench 24, and the sense intermediate region 54 may be disposed at a depth including the lower end of the sense trench 44. The number of floating intermediate regions 68 disposed in the spacing portion 60 may be one or more. As shown in FIG. 8, the spacing portion 60 may have a floating region 66 in addition to the floating intermediate region 68. In this case, as shown in FIG. 9, the floating region 66 and the floating intermediate region 68 may be disposed alternately. That is, when viewed from above, they may be disposed so that the spacing 66c between the floating regions 66 and the floating intermediate region 68 overlap, and the spacing 68c between the floating intermediate regions 68 and the floating region 66 overlap. This configuration can increase the withstand voltage.

実施例１～３では、トレンチ型のゲート電極を有する半導体装置について説明した。しかしながら、プレーナ型のゲート電極を有する半導体装置において、本明細書に開示の技術を適用してもよい。 In Examples 1 to 3, a semiconductor device having a trench-type gate electrode has been described. However, the technology disclosed in this specification may also be applied to a semiconductor device having a planar-type gate electrode.

以上、実施形態について詳細に説明したが、これらは例示にすぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例をさまざまに変形、変更したものが含まれる。本明細書または図面に説明した技術要素は、単独あるいは各種の組み合わせによって技術有用性を発揮するものであり、出願時請求項記載の組み合わせに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの１つの目的を達成すること自体で技術有用性を持つものである。 Although the embodiments have been described in detail above, these are merely examples and do not limit the scope of the claims. The technology described in the claims includes various modifications and variations of the specific examples given above. The technical elements described in this specification or drawings demonstrate technical utility either alone or in various combinations, and are not limited to the combinations described in the claims at the time of filing. Furthermore, the technology exemplified in this specification or drawings achieves multiple objectives simultaneously, and achieving one of these objectives is itself technically useful.

２０：メインセル、２２：メインソース電極、２４ｃ：メインゲート電極、２６：メインソース領域、２８：メインボディ領域、３０：メインドリフト領域、４０：センスセル、４２：センスソース電極、４４ｃ：センスゲート電極、４６：センスソース領域、４８：センスボディ領域、５０：センスドリフト領域、６０：間隔部、６２：分離領域 20: main cell, 22: main source electrode, 24c: main gate electrode, 26: main source region, 28: main body region, 30: main drift region, 40: sense cell, 42: sense source electrode, 44c: sense gate electrode, 46: sense source region, 48: sense body region, 50: sense drift region, 60: gap, 62: isolation region

Claims

A semiconductor device comprising:
A SiC substrate (12) having an off-axis angle with respect to the <11-20>direction;
A main source electrode (22);
A main gate electrode (24c);
A sense source electrode (42);
A sense gate electrode (44c),
having
The SiC substrate is
A main cell (20);
A sense cell (40) that is spaced apart from the main cell in the <1-100> direction and has an area smaller than that of the main cell;
A spacer (60) located between the main cell and the sense cell;
having
The main cell is
an n-type main source region (26);
a p-type main body region (28) in contact with the main source region;
an n-type main drift region (30) separated from the main source region ;
a p-type main intermediate region (34) disposed within a range surrounded by the main drift region and spaced apart from the main body region;
having
The sense cell is
an n-type sense source region (46);
a p-type sense body region (48) in contact with the sense source region;
an n-type sense drift region (50) separated from the sense source region by the sense body region ;
a p-type sense intermediate region (54) disposed within a range surrounded by the sense drift region and spaced apart from the sense body region;
having
the main source electrode contacts the main source region and the main body region in the main cell;
The main gate electrode faces the main body region via a main gate insulating film (24a),
the sense source electrode contacts the sense source region and the sense body region within the sense cell;
the sense gate electrode faces the sense body region via a sense gate insulating film (44a);
an n-type isolation region (62) that is connected to the main drift region and the sense drift region and that separates the main body region and the sense body region from each other, the spacing being in communication with the main drift region and the sense drift region;
a p-type floating intermediate region (68) disposed between the main intermediate region and the sense intermediate region and separated from the main intermediate region and the sense intermediate region by the isolation region;
having
an upper surface of the floating intermediate region contacts the separation region;
A distance (W) between the main body region and the sense body region is greater than twice the diffusion length of holes in the isolation region.
Semiconductor device.

the spacing portion has a p-type floating region (66) disposed between the main body region and the sense body region and separated from the main body region and the sense body region by the isolation region ;
A lower surface of the floating region is in contact with the isolation region.
The semiconductor device according to claim 1 .

The floating intermediate region is arranged at intervals in the <1-100> direction,
The floating region is arranged at intervals in the <1-100> direction,
each said floating intermediate region overlaps a corresponding interval between said floating regions;
each said floating region overlapping a corresponding space between said floating intermediate regions;
The semiconductor device according to claim 2 .