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- 239000004065 semiconductor Substances 0.000 claims description 548
- 239000003990 capacitor Substances 0.000 claims description 190
- 239000010408 film Substances 0.000 description 904
- 238000003860 storage Methods 0.000 description 152
- 238000000034 method Methods 0.000 description 90
- 239000000758 substrate Substances 0.000 description 88
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 72
- 239000001301 oxygen Substances 0.000 description 70
- 229910052760 oxygen Inorganic materials 0.000 description 70
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 69
- 239000004973 liquid crystal related substance Substances 0.000 description 63
- 239000011701 zinc Substances 0.000 description 58
- 239000000463 material Substances 0.000 description 47
- 230000015572 biosynthetic process Effects 0.000 description 45
- 239000007789 gas Substances 0.000 description 45
- 229910052757 nitrogen Inorganic materials 0.000 description 36
- 230000008569 process Effects 0.000 description 35
- 239000013078 crystal Substances 0.000 description 34
- 239000001257 hydrogen Substances 0.000 description 33
- 229910052739 hydrogen Inorganic materials 0.000 description 33
- 229910052751 metal Inorganic materials 0.000 description 27
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 25
- 238000010438 heat treatment Methods 0.000 description 25
- 238000000151 deposition Methods 0.000 description 24
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 23
- 239000002184 metal Substances 0.000 description 23
- 238000012545 processing Methods 0.000 description 23
- 229910052710 silicon Inorganic materials 0.000 description 23
- 239000010703 silicon Substances 0.000 description 23
- 230000008021 deposition Effects 0.000 description 22
- 125000004429 atom Chemical group 0.000 description 21
- 239000012535 impurity Substances 0.000 description 21
- 239000010410 layer Substances 0.000 description 21
- 229910052581 Si3N4 Inorganic materials 0.000 description 19
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 19
- 230000007547 defect Effects 0.000 description 16
- 230000005684 electric field Effects 0.000 description 16
- 238000004544 sputter deposition Methods 0.000 description 15
- QGZKDVFQNNGYKY-UHFFFAOYSA-N Ammonia Chemical compound N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 description 14
- 150000004767 nitrides Chemical class 0.000 description 14
- 239000011347 resin Substances 0.000 description 14
- 229920005989 resin Polymers 0.000 description 14
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 14
- 229910001868 water Inorganic materials 0.000 description 14
- 230000008859 change Effects 0.000 description 13
- 239000000565 sealant Substances 0.000 description 13
- 229910052782 aluminium Inorganic materials 0.000 description 12
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 12
- 238000005229 chemical vapour deposition Methods 0.000 description 12
- 238000005530 etching Methods 0.000 description 12
- 229910044991 metal oxide Inorganic materials 0.000 description 11
- 150000004706 metal oxides Chemical class 0.000 description 11
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 11
- XLOMVQKBTHCTTD-UHFFFAOYSA-N Zinc monoxide Chemical compound [Zn]=O XLOMVQKBTHCTTD-UHFFFAOYSA-N 0.000 description 10
- 239000000203 mixture Substances 0.000 description 10
- 230000004048 modification Effects 0.000 description 10
- 238000012986 modification Methods 0.000 description 10
- 229910052814 silicon oxide Inorganic materials 0.000 description 10
- 239000010949 copper Substances 0.000 description 9
- 238000004519 manufacturing process Methods 0.000 description 9
- 150000002739 metals Chemical class 0.000 description 9
- 239000000843 powder Substances 0.000 description 9
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 8
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 8
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 8
- 229910052799 carbon Inorganic materials 0.000 description 8
- 229910052802 copper Inorganic materials 0.000 description 8
- 150000002431 hydrogen Chemical class 0.000 description 8
- 230000003287 optical effect Effects 0.000 description 8
- 239000002245 particle Substances 0.000 description 8
- 238000000206 photolithography Methods 0.000 description 8
- 229910021529 ammonia Inorganic materials 0.000 description 7
- 239000002585 base Substances 0.000 description 7
- 238000010586 diagram Methods 0.000 description 7
- 229910052733 gallium Inorganic materials 0.000 description 7
- 230000001681 protective effect Effects 0.000 description 7
- 239000000969 carrier Substances 0.000 description 6
- 238000001004 secondary ion mass spectrometry Methods 0.000 description 6
- 239000010936 titanium Substances 0.000 description 6
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 6
- 229910052721 tungsten Inorganic materials 0.000 description 6
- 239000010937 tungsten Substances 0.000 description 6
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 5
- 238000004458 analytical method Methods 0.000 description 5
- 230000004888 barrier function Effects 0.000 description 5
- 238000003795 desorption Methods 0.000 description 5
- AJNVQOSZGJRYEI-UHFFFAOYSA-N digallium;oxygen(2-) Chemical compound [O-2].[O-2].[O-2].[Ga+3].[Ga+3] AJNVQOSZGJRYEI-UHFFFAOYSA-N 0.000 description 5
- 230000005669 field effect Effects 0.000 description 5
- 229910001195 gallium oxide Inorganic materials 0.000 description 5
- 229910052735 hafnium Inorganic materials 0.000 description 5
- 229910000449 hafnium oxide Inorganic materials 0.000 description 5
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 description 5
- 229910052738 indium Inorganic materials 0.000 description 5
- 238000012905 input function Methods 0.000 description 5
- 239000007769 metal material Substances 0.000 description 5
- 238000013508 migration Methods 0.000 description 5
- 230000005012 migration Effects 0.000 description 5
- 238000005477 sputtering target Methods 0.000 description 5
- 238000012360 testing method Methods 0.000 description 5
- 229910052719 titanium Inorganic materials 0.000 description 5
- 239000011787 zinc oxide Substances 0.000 description 5
- 230000009471 action Effects 0.000 description 4
- 229910052783 alkali metal Inorganic materials 0.000 description 4
- 150000001340 alkali metals Chemical class 0.000 description 4
- 229910052786 argon Inorganic materials 0.000 description 4
- 230000005540 biological transmission Effects 0.000 description 4
- 230000000903 blocking effect Effects 0.000 description 4
- 229910052800 carbon group element Inorganic materials 0.000 description 4
- 238000004891 communication Methods 0.000 description 4
- 239000004020 conductor Substances 0.000 description 4
- -1 copper-magnesium-aluminum Chemical compound 0.000 description 4
- 238000001312 dry etching Methods 0.000 description 4
- 239000011521 glass Substances 0.000 description 4
- VBJZVLUMGGDVMO-UHFFFAOYSA-N hafnium atom Chemical compound [Hf] VBJZVLUMGGDVMO-UHFFFAOYSA-N 0.000 description 4
- 150000001282 organosilanes Chemical class 0.000 description 4
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 4
- SIWVEOZUMHYXCS-UHFFFAOYSA-N oxo(oxoyttriooxy)yttrium Chemical compound O=[Y]O[Y]=O SIWVEOZUMHYXCS-UHFFFAOYSA-N 0.000 description 4
- 238000004528 spin coating Methods 0.000 description 4
- 239000003381 stabilizer Substances 0.000 description 4
- 229910052725 zinc Inorganic materials 0.000 description 4
- 229910018137 Al-Zn Inorganic materials 0.000 description 3
- 229910018573 Al—Zn Inorganic materials 0.000 description 3
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 3
- 239000004952 Polyamide Substances 0.000 description 3
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 3
- 229910020994 Sn-Zn Inorganic materials 0.000 description 3
- 229910009069 Sn—Zn Inorganic materials 0.000 description 3
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 3
- 229910052784 alkaline earth metal Inorganic materials 0.000 description 3
- 150000001342 alkaline earth metals Chemical class 0.000 description 3
- 239000012298 atmosphere Substances 0.000 description 3
- 150000001875 compounds Chemical class 0.000 description 3
- 238000000354 decomposition reaction Methods 0.000 description 3
- 230000007423 decrease Effects 0.000 description 3
- 238000001514 detection method Methods 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 3
- 230000005611 electricity Effects 0.000 description 3
- 230000002349 favourable effect Effects 0.000 description 3
- 229910003437 indium oxide Inorganic materials 0.000 description 3
- PJXISJQVUVHSOJ-UHFFFAOYSA-N indium(iii) oxide Chemical compound [O-2].[O-2].[O-2].[In+3].[In+3] PJXISJQVUVHSOJ-UHFFFAOYSA-N 0.000 description 3
- AMGQUBHHOARCQH-UHFFFAOYSA-N indium;oxotin Chemical compound [In].[Sn]=O AMGQUBHHOARCQH-UHFFFAOYSA-N 0.000 description 3
- 239000011159 matrix material Substances 0.000 description 3
- 238000005259 measurement Methods 0.000 description 3
- 229910052750 molybdenum Inorganic materials 0.000 description 3
- 239000011733 molybdenum Substances 0.000 description 3
- 230000001590 oxidative effect Effects 0.000 description 3
- 229920002647 polyamide Polymers 0.000 description 3
- 238000007639 printing Methods 0.000 description 3
- 229910000077 silane Inorganic materials 0.000 description 3
- 239000002356 single layer Substances 0.000 description 3
- 125000006850 spacer group Chemical group 0.000 description 3
- 230000003068 static effect Effects 0.000 description 3
- 239000010409 thin film Substances 0.000 description 3
- WZJUBBHODHNQPW-UHFFFAOYSA-N 2,4,6,8-tetramethyl-1,3,5,7,2$l^{3},4$l^{3},6$l^{3},8$l^{3}-tetraoxatetrasilocane Chemical compound C[Si]1O[Si](C)O[Si](C)O[Si](C)O1 WZJUBBHODHNQPW-UHFFFAOYSA-N 0.000 description 2
- 239000004925 Acrylic resin Substances 0.000 description 2
- 229920000178 Acrylic resin Polymers 0.000 description 2
- CURLTUGMZLYLDI-UHFFFAOYSA-N Carbon dioxide Chemical compound O=C=O CURLTUGMZLYLDI-UHFFFAOYSA-N 0.000 description 2
- 238000004435 EPR spectroscopy Methods 0.000 description 2
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- GYHNNYVSQQEPJS-UHFFFAOYSA-N Gallium Chemical compound [Ga] GYHNNYVSQQEPJS-UHFFFAOYSA-N 0.000 description 2
- 229910052779 Neodymium Inorganic materials 0.000 description 2
- GQPLMRYTRLFLPF-UHFFFAOYSA-N Nitrous Oxide Chemical compound [O-][N+]#N GQPLMRYTRLFLPF-UHFFFAOYSA-N 0.000 description 2
- BPQQTUXANYXVAA-UHFFFAOYSA-N Orthosilicate Chemical compound [O-][Si]([O-])([O-])[O-] BPQQTUXANYXVAA-UHFFFAOYSA-N 0.000 description 2
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- 229910020833 Sn-Al-Zn Inorganic materials 0.000 description 2
- 229910020868 Sn-Ga-Zn Inorganic materials 0.000 description 2
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 2
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 2
- GWEVSGVZZGPLCZ-UHFFFAOYSA-N Titan oxide Chemical compound O=[Ti]=O GWEVSGVZZGPLCZ-UHFFFAOYSA-N 0.000 description 2
- 230000032683 aging Effects 0.000 description 2
- UMIVXZPTRXBADB-UHFFFAOYSA-N benzocyclobutene Chemical compound C1=CC=C2CCC2=C1 UMIVXZPTRXBADB-UHFFFAOYSA-N 0.000 description 2
- 230000003098 cholesteric effect Effects 0.000 description 2
- 239000011651 chromium Substances 0.000 description 2
- 238000001816 cooling Methods 0.000 description 2
- 230000006866 deterioration Effects 0.000 description 2
- 238000007598 dipping method Methods 0.000 description 2
- PZPGRFITIJYNEJ-UHFFFAOYSA-N disilane Chemical compound [SiH3][SiH3] PZPGRFITIJYNEJ-UHFFFAOYSA-N 0.000 description 2
- KPUWHANPEXNPJT-UHFFFAOYSA-N disiloxane Chemical class [SiH3]O[SiH3] KPUWHANPEXNPJT-UHFFFAOYSA-N 0.000 description 2
- 239000003822 epoxy resin Substances 0.000 description 2
- 238000002844 melting Methods 0.000 description 2
- 230000008018 melting Effects 0.000 description 2
- QEFYFXOXNSNQGX-UHFFFAOYSA-N neodymium atom Chemical compound [Nd] QEFYFXOXNSNQGX-UHFFFAOYSA-N 0.000 description 2
- QGLKJKCYBOYXKC-UHFFFAOYSA-N nonaoxidotritungsten Chemical compound O=[W]1(=O)O[W](=O)(=O)O[W](=O)(=O)O1 QGLKJKCYBOYXKC-UHFFFAOYSA-N 0.000 description 2
- HMMGMWAXVFQUOA-UHFFFAOYSA-N octamethylcyclotetrasiloxane Chemical compound C[Si]1(C)O[Si](C)(C)O[Si](C)(C)O[Si](C)(C)O1 HMMGMWAXVFQUOA-UHFFFAOYSA-N 0.000 description 2
- 238000007645 offset printing Methods 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 2
- 229920000647 polyepoxide Polymers 0.000 description 2
- 238000007650 screen-printing Methods 0.000 description 2
- 239000003566 sealing material Substances 0.000 description 2
- 150000004756 silanes Chemical class 0.000 description 2
- 238000005507 spraying Methods 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- CZDYPVPMEAXLPK-UHFFFAOYSA-N tetramethylsilane Chemical compound C[Si](C)(C)C CZDYPVPMEAXLPK-UHFFFAOYSA-N 0.000 description 2
- 229910052718 tin Inorganic materials 0.000 description 2
- OGIDPMRJRNCKJF-UHFFFAOYSA-N titanium oxide Inorganic materials [Ti]=O OGIDPMRJRNCKJF-UHFFFAOYSA-N 0.000 description 2
- VEDJZFSRVVQBIL-UHFFFAOYSA-N trisilane Chemical compound [SiH3][SiH2][SiH3] VEDJZFSRVVQBIL-UHFFFAOYSA-N 0.000 description 2
- 229910001930 tungsten oxide Inorganic materials 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- YVTHLONGBIQYBO-UHFFFAOYSA-N zinc indium(3+) oxygen(2-) Chemical compound [O--].[Zn++].[In+3] YVTHLONGBIQYBO-UHFFFAOYSA-N 0.000 description 2
- HEZMWWAKWCSUCB-PHDIDXHHSA-N (3R,4R)-3,4-dihydroxycyclohexa-1,5-diene-1-carboxylic acid Chemical compound O[C@@H]1C=CC(C(O)=O)=C[C@H]1O HEZMWWAKWCSUCB-PHDIDXHHSA-N 0.000 description 1
- UWCWUCKPEYNDNV-LBPRGKRZSA-N 2,6-dimethyl-n-[[(2s)-pyrrolidin-2-yl]methyl]aniline Chemical compound CC1=CC=CC(C)=C1NC[C@H]1NCCC1 UWCWUCKPEYNDNV-LBPRGKRZSA-N 0.000 description 1
- MGWGWNFMUOTEHG-UHFFFAOYSA-N 4-(3,5-dimethylphenyl)-1,3-thiazol-2-amine Chemical compound CC1=CC(C)=CC(C=2N=C(N)SC=2)=C1 MGWGWNFMUOTEHG-UHFFFAOYSA-N 0.000 description 1
- 229910000838 Al alloy Inorganic materials 0.000 description 1
- 229910052684 Cerium Inorganic materials 0.000 description 1
- 239000004986 Cholesteric liquid crystals (ChLC) Substances 0.000 description 1
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 1
- 229910052692 Dysprosium Inorganic materials 0.000 description 1
- 229910052691 Erbium Inorganic materials 0.000 description 1
- 229910052693 Europium Inorganic materials 0.000 description 1
- 229910052688 Gadolinium Inorganic materials 0.000 description 1
- 229910004129 HfSiO Inorganic materials 0.000 description 1
- 239000005264 High molar mass liquid crystal Substances 0.000 description 1
- 229910052689 Holmium Inorganic materials 0.000 description 1
- DGAQECJNVWCQMB-PUAWFVPOSA-M Ilexoside XXIX Chemical compound C[C@@H]1CC[C@@]2(CC[C@@]3(C(=CC[C@H]4[C@]3(CC[C@@H]5[C@@]4(CC[C@@H](C5(C)C)OS(=O)(=O)[O-])C)C)[C@@H]2[C@]1(C)O)C)C(=O)O[C@H]6[C@@H]([C@H]([C@@H]([C@H](O6)CO)O)O)O.[Na+] DGAQECJNVWCQMB-PUAWFVPOSA-M 0.000 description 1
- HBBGRARXTFLTSG-UHFFFAOYSA-N Lithium ion Chemical compound [Li+] HBBGRARXTFLTSG-UHFFFAOYSA-N 0.000 description 1
- 229910052765 Lutetium Inorganic materials 0.000 description 1
- CBENFWSGALASAD-UHFFFAOYSA-N Ozone Chemical compound [O-][O+]=O CBENFWSGALASAD-UHFFFAOYSA-N 0.000 description 1
- 229910019142 PO4 Inorganic materials 0.000 description 1
- 239000004983 Polymer Dispersed Liquid Crystal Substances 0.000 description 1
- 229910052777 Praseodymium Inorganic materials 0.000 description 1
- 229910052772 Samarium Inorganic materials 0.000 description 1
- 239000004990 Smectic liquid crystal Substances 0.000 description 1
- 229910020944 Sn-Mg Inorganic materials 0.000 description 1
- 229910052771 Terbium Inorganic materials 0.000 description 1
- 239000004974 Thermotropic liquid crystal Substances 0.000 description 1
- 229910052775 Thulium Inorganic materials 0.000 description 1
- 238000002441 X-ray diffraction Methods 0.000 description 1
- 229910052769 Ytterbium Inorganic materials 0.000 description 1
- 229910007541 Zn O Inorganic materials 0.000 description 1
- 230000001133 acceleration Effects 0.000 description 1
- 238000009825 accumulation Methods 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 239000005407 aluminoborosilicate glass Substances 0.000 description 1
- 239000005354 aluminosilicate glass Substances 0.000 description 1
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 229910052788 barium Inorganic materials 0.000 description 1
- DSAJWYNOEDNPEQ-UHFFFAOYSA-N barium atom Chemical compound [Ba] DSAJWYNOEDNPEQ-UHFFFAOYSA-N 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 239000005388 borosilicate glass Substances 0.000 description 1
- 239000001569 carbon dioxide Substances 0.000 description 1
- 229910002092 carbon dioxide Inorganic materials 0.000 description 1
- 239000000919 ceramic Substances 0.000 description 1
- GWXLDORMOJMVQZ-UHFFFAOYSA-N cerium Chemical compound [Ce] GWXLDORMOJMVQZ-UHFFFAOYSA-N 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 229910052804 chromium Inorganic materials 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 239000006258 conductive agent Substances 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 238000002425 crystallisation Methods 0.000 description 1
- 230000008025 crystallization Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000010494 dissociation reaction Methods 0.000 description 1
- 230000005593 dissociations Effects 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- KBQHZAAAGSGFKK-UHFFFAOYSA-N dysprosium atom Chemical compound [Dy] KBQHZAAAGSGFKK-UHFFFAOYSA-N 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005686 electrostatic field Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- UYAHIZSMUZPPFV-UHFFFAOYSA-N erbium Chemical compound [Er] UYAHIZSMUZPPFV-UHFFFAOYSA-N 0.000 description 1
- OGPBJKLSAFTDLK-UHFFFAOYSA-N europium atom Chemical compound [Eu] OGPBJKLSAFTDLK-UHFFFAOYSA-N 0.000 description 1
- 238000001704 evaporation Methods 0.000 description 1
- 230000008020 evaporation Effects 0.000 description 1
- 238000002474 experimental method Methods 0.000 description 1
- 230000006355 external stress Effects 0.000 description 1
- 239000005262 ferroelectric liquid crystals (FLCs) Substances 0.000 description 1
- UIWYJDYFSGRHKR-UHFFFAOYSA-N gadolinium atom Chemical compound [Gd] UIWYJDYFSGRHKR-UHFFFAOYSA-N 0.000 description 1
- 229910052736 halogen Inorganic materials 0.000 description 1
- 150000002367 halogens Chemical class 0.000 description 1
- LNEPOXFFQSENCJ-UHFFFAOYSA-N haloperidol Chemical compound C1CC(O)(C=2C=CC(Cl)=CC=2)CCN1CCCC(=O)C1=CC=C(F)C=C1 LNEPOXFFQSENCJ-UHFFFAOYSA-N 0.000 description 1
- 230000012447 hatching Effects 0.000 description 1
- 239000001307 helium Substances 0.000 description 1
- 229910052734 helium Inorganic materials 0.000 description 1
- SWQJXJOGLNCZEY-UHFFFAOYSA-N helium atom Chemical compound [He] SWQJXJOGLNCZEY-UHFFFAOYSA-N 0.000 description 1
- FFUAGWLWBBFQJT-UHFFFAOYSA-N hexamethyldisilazane Chemical compound C[Si](C)(C)N[Si](C)(C)C FFUAGWLWBBFQJT-UHFFFAOYSA-N 0.000 description 1
- KJZYNXUDTRRSPN-UHFFFAOYSA-N holmium atom Chemical compound [Ho] KJZYNXUDTRRSPN-UHFFFAOYSA-N 0.000 description 1
- 150000002483 hydrogen compounds Chemical class 0.000 description 1
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 description 1
- 239000011261 inert gas Substances 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 229910052742 iron Inorganic materials 0.000 description 1
- 230000001678 irradiating effect Effects 0.000 description 1
- 230000001788 irregular Effects 0.000 description 1
- 229910052747 lanthanoid Inorganic materials 0.000 description 1
- 150000002602 lanthanoids Chemical class 0.000 description 1
- 229910052746 lanthanum Inorganic materials 0.000 description 1
- FZLIPJUXYLNCLC-UHFFFAOYSA-N lanthanum atom Chemical compound [La] FZLIPJUXYLNCLC-UHFFFAOYSA-N 0.000 description 1
- 238000000608 laser ablation Methods 0.000 description 1
- 229910001416 lithium ion Inorganic materials 0.000 description 1
- 238000004020 luminiscence type Methods 0.000 description 1
- OHSVLFRHMCKCQY-UHFFFAOYSA-N lutetium atom Chemical compound [Lu] OHSVLFRHMCKCQY-UHFFFAOYSA-N 0.000 description 1
- 229910052748 manganese Inorganic materials 0.000 description 1
- QSHDDOUJBYECFT-UHFFFAOYSA-N mercury Chemical compound [Hg] QSHDDOUJBYECFT-UHFFFAOYSA-N 0.000 description 1
- 229910052753 mercury Inorganic materials 0.000 description 1
- 229910001507 metal halide Inorganic materials 0.000 description 1
- 150000005309 metal halides Chemical class 0.000 description 1
- 238000002156 mixing Methods 0.000 description 1
- JCXJVPUVTGWSNB-UHFFFAOYSA-N nitrogen dioxide Inorganic materials O=[N]=O JCXJVPUVTGWSNB-UHFFFAOYSA-N 0.000 description 1
- 239000001272 nitrous oxide Substances 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- NBIIXXVUZAFLBC-UHFFFAOYSA-K phosphate Chemical compound [O-]P([O-])([O-])=O NBIIXXVUZAFLBC-UHFFFAOYSA-K 0.000 description 1
- 239000010452 phosphate Substances 0.000 description 1
- 239000000049 pigment Substances 0.000 description 1
- 239000004033 plastic Substances 0.000 description 1
- 230000010287 polarization Effects 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 238000005381 potential energy Methods 0.000 description 1
- PUDIUYLPXJFUGB-UHFFFAOYSA-N praseodymium atom Chemical compound [Pr] PUDIUYLPXJFUGB-UHFFFAOYSA-N 0.000 description 1
- 238000004549 pulsed laser deposition Methods 0.000 description 1
- 239000010453 quartz Substances 0.000 description 1
- 230000005855 radiation Effects 0.000 description 1
- 239000002994 raw material Substances 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- KZUNJOHGWZRPMI-UHFFFAOYSA-N samarium atom Chemical compound [Sm] KZUNJOHGWZRPMI-UHFFFAOYSA-N 0.000 description 1
- 229910052594 sapphire Inorganic materials 0.000 description 1
- 239000010980 sapphire Substances 0.000 description 1
- 229910052706 scandium Inorganic materials 0.000 description 1
- SIXSYDAISGFNSX-UHFFFAOYSA-N scandium atom Chemical compound [Sc] SIXSYDAISGFNSX-UHFFFAOYSA-N 0.000 description 1
- VSZWPYCFIRKVQL-UHFFFAOYSA-N selanylidenegallium;selenium Chemical compound [Se].[Se]=[Ga].[Se]=[Ga] VSZWPYCFIRKVQL-UHFFFAOYSA-N 0.000 description 1
- 239000002210 silicon-based material Substances 0.000 description 1
- 229910052708 sodium Inorganic materials 0.000 description 1
- 239000011734 sodium Substances 0.000 description 1
- 238000004611 spectroscopical analysis Methods 0.000 description 1
- 229910001256 stainless steel alloy Inorganic materials 0.000 description 1
- 230000035882 stress Effects 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 1
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 1
- JBQYATWDVHIOAR-UHFFFAOYSA-N tellanylidenegermanium Chemical compound [Te]=[Ge] JBQYATWDVHIOAR-UHFFFAOYSA-N 0.000 description 1
- GZCRRIHWUXGPOV-UHFFFAOYSA-N terbium atom Chemical compound [Tb] GZCRRIHWUXGPOV-UHFFFAOYSA-N 0.000 description 1
- 229920001187 thermosetting polymer Polymers 0.000 description 1
- FRNOGLGSGLTDKL-UHFFFAOYSA-N thulium atom Chemical compound [Tm] FRNOGLGSGLTDKL-UHFFFAOYSA-N 0.000 description 1
- XOLBLPGZBRYERU-UHFFFAOYSA-N tin dioxide Chemical compound O=[Sn]=O XOLBLPGZBRYERU-UHFFFAOYSA-N 0.000 description 1
- 229910001887 tin oxide Inorganic materials 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
- QQQSFSZALRVCSZ-UHFFFAOYSA-N triethoxysilane Chemical compound CCO[SiH](OCC)OCC QQQSFSZALRVCSZ-UHFFFAOYSA-N 0.000 description 1
- 229910052724 xenon Inorganic materials 0.000 description 1
- FHNFHKCVQCLJFQ-UHFFFAOYSA-N xenon atom Chemical compound [Xe] FHNFHKCVQCLJFQ-UHFFFAOYSA-N 0.000 description 1
- NAWDYIZEMPQZHO-UHFFFAOYSA-N ytterbium Chemical compound [Yb] NAWDYIZEMPQZHO-UHFFFAOYSA-N 0.000 description 1
- 229910052727 yttrium Inorganic materials 0.000 description 1
- VWQVUPCCIRVNHF-UHFFFAOYSA-N yttrium atom Chemical compound [Y] VWQVUPCCIRVNHF-UHFFFAOYSA-N 0.000 description 1
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- Liquid Crystal (AREA)
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- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
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Description
本明細書などで開示する発明は、半導体装置及び半導体装置の駆動方法に関する。 The invention disclosed in this specification relates to a semiconductor device and a method for driving the semiconductor device.
近年、液晶ディスプレイ(Liquid Crystal Display)などのフ
ラットパネルディスプレイが広く普及してきている。液晶ディスプレイなどの表示装置に
おいて、行方向及び列方向に配設された画素内には、スイッチング素子であるトランジス
タと、当該トランジスタと電気的に接続された液晶素子と、当該液晶素子と並列に接続さ
れた保持容量とが設けられている。
In recent years, flat panel displays such as liquid crystal displays have become widespread. In a display device such as a liquid crystal display, a transistor serving as a switching element, a liquid crystal element electrically connected to the transistor, and a storage capacitor connected in parallel to the liquid crystal element are provided in pixels arranged in row and column directions.
当該トランジスタに含まれる半導体膜を構成する半導体材料としては、アモルファス(
非晶質)シリコン又はポリ(多結晶)シリコンなどのシリコン半導体が汎用されている。
The semiconductor material constituting the semiconductor film included in the transistor is amorphous (
Silicon semiconductors such as amorphous silicon or polysilicon are widely used.
また、半導体特性を示す金属酸化物(以下、酸化物半導体と記す。)は、トランジスタ
に含まれる半導体膜に適用できる半導体材料である。例えば、酸化亜鉛又はIn-Ga-
Zn系酸化物半導体を用いて、トランジスタを作製する技術が開示されている(特許文献
1及び特許文献2参照)。
Metal oxides that exhibit semiconductor characteristics (hereinafter, referred to as oxide semiconductors) are semiconductor materials that can be used for semiconductor films included in transistors. For example, zinc oxide or In—Ga—
Techniques for manufacturing a transistor using a Zn-based oxide semiconductor have been disclosed (see
表示装置において、保持容量は一対の電極の間に誘電体膜が設けられており、一対の電
極のうち、少なくとも一方の電極は、トランジスタを構成するゲート電極、ソース電極又
はドレイン電極など遮光性を有する導電膜で形成されていること多い。
In a display device, a storage capacitor has a dielectric film provided between a pair of electrodes, and at least one of the pair of electrodes is often formed of a conductive film having light-shielding properties, such as a gate electrode, a source electrode, or a drain electrode that constitutes a transistor.
保持容量の容量値を大きくするほど、電界を加えた状況において、液晶素子の液晶分子
の配向を一定に保つことができる期間を長くすることができ、表示装置の消費電力の低減
が望める。
The larger the capacitance value of the storage capacitor, the longer the period during which the alignment of the liquid crystal molecules in the liquid crystal element can be kept constant when an electric field is applied, which is expected to reduce the power consumption of the display device.
例えば、保持容量の電荷容量を大きくするためには、保持容量の占有面積を大きくする
、具体的には一対の電極が重畳している面積を大きくするという手段がある。しかしなが
ら、上記表示装置において、一対の電極が重畳している面積を大きくするために遮光性を
有する導電膜の面積を大きくすると、画素の開口率が低減し、画像の表示品位が低下する
。
For example, in order to increase the charge capacity of the storage capacitor, there is a method of increasing the area occupied by the storage capacitor, specifically, the area where a pair of electrodes overlap. However, in the above-mentioned display device, if the area of the conductive film having light blocking properties is increased in order to increase the area where the pair of electrodes overlap, the aperture ratio of the pixel is reduced, and the display quality of the image is degraded.
そこで、透光性を有する材料を用いて形成された透光性を有する保持容量を、表示装置
に設けることで、開口率を低減させることなく、電荷容量の増大を可能にする技術が開示
されている(特許文献3参照)。
In view of this, a technology has been disclosed that enables an increase in charge capacitance without reducing the aperture ratio by providing a light-transmitting storage capacitor formed using a light-transmitting material in a display device (see Patent Document 3).
特許文献3で開示されている表示装置の保持容量は、一方の電極に透光性を有する半導
体膜を用い、他方の電極に透光性を有する導電膜(具体的には画素電極)を用い、誘電体
膜に透光性を有する絶縁膜を用いている。また、当該保持容量に含まれている一方の電極
は、表示装置に含まれ、スイッチング素子である薄膜トランジスタ(Thin Film
Transistor:TFT)のゲート絶縁層上に設けられたチャネル層(具体的に
は酸化物半導体)で形成されている。そして、当該一方の電極として用いている酸化物半
導体は、デプレッション型のTFTに用いることが可能である、電子密度が増大した酸化
物半導体である。また、他方の電極は画素電極を用いている。特許文献3では、一方の電
極に接続されている容量線に加わるコモン電位と、画素電極に加わる画素電位との電位差
(電圧)の範囲を0V付近として、保持容量を動作させている。
The storage capacitor of the display device disclosed in Patent Document 3 uses a light-transmitting semiconductor film for one electrode, a light-transmitting conductive film (specifically, a pixel electrode) for the other electrode, and a light-transmitting insulating film for the dielectric film. In addition, one electrode included in the storage capacitor is a thin film transistor (Thin Film Transistor) that is included in the display device and serves as a switching element.
The one electrode is formed of a channel layer (specifically, an oxide semiconductor) provided on a gate insulating layer of a thin film transistor (TFT). The oxide semiconductor used as the one electrode is an oxide semiconductor with increased electron density that can be used in a depression type TFT. The other electrode is a pixel electrode. In Patent Document 3, the range of the potential difference (voltage) between the common potential applied to the capacitance line connected to one electrode and the pixel potential applied to the pixel electrode is set to around 0 V, and the storage capacitor is operated.
特許文献3のように、保持容量の一方の電極を、電子密度が増大した酸化物半導体とす
る場合、表示装置の作製方法を考慮すると、表示装置に含まれ、スイッチング素子として
機能するTFTはデプレッション型のTFTとなりうる。デプレッション型のトランジス
タをスイッチング素子として用いる場合、トランジスタのしきい値電圧は、0Vよりも低
い電圧である。
When one electrode of a storage capacitor is made of an oxide semiconductor with increased electron density as in Patent Document 3, a TFT included in the display device and functioning as a switching element can be a depletion-type TFT in consideration of a manufacturing method of the display device. When a depletion-type transistor is used as a switching element, the threshold voltage of the transistor is lower than 0 V.
また、一般に、表示装置において、表示素子に供給するビデオデータ電位は、コモン電
位を中心とした電位振幅内の電位を用いており、当該コモン電位を0Vとすることが多い
。
Generally, in a display device, the video data potential supplied to a display element is a potential within a potential amplitude centered on a common potential, and the common potential is often set to 0V.
上記より、特許文献3のように、スイッチング素子にデプレッション型のTFTを用い
、当該TFTに含まれる酸化物半導体を用いて形成した保持容量を有する表示装置は、当
該表示装置を駆動させるために必要な電圧範囲が広くなることから、消費電力が増大した
表示装置となる。また、当該TFTをスイッチング素子と機能させるため、TFTには常
に電圧を与える必要があることも、表示装置の消費電力の増大を招く。
As described above, a display device using a depletion-type TFT as a switching element and having a storage capacitor formed using an oxide semiconductor contained in the TFT as in Patent Document 3 requires a wider voltage range to drive the display device, resulting in a display device with increased power consumption. In addition, the TFT must be constantly supplied with a voltage in order to function as a switching element, which also leads to an increase in the power consumption of the display device.
そこで、本発明の一態様は、透光性有する半導体膜、透光性を有する導電膜、及び透光
性を有する絶縁膜で構成される、透光性を有する保持容量を備えた半導体装置において、
消費電力が低減された半導体装置を提供することを課題の一とする。
In view of the above, one embodiment of the present invention is a semiconductor device including a light-transmitting storage capacitor including a light-transmitting semiconductor film, a light-transmitting conductive film, and a light-transmitting insulating film,
An object of the present invention is to provide a semiconductor device with reduced power consumption.
また、特許文献3に記載された保持容量は、その動作中において、他方の電極である透
光性を有する導電膜に正バイアスが常に加わっている状態である。そのため、保持容量の
しきい値電圧は経時的にプラス方向に変動する。従って、保持容量を動作させる電圧範囲
が0V付近の場合、当該しきい値電圧の経時的な変化によって、保持容量が動作しない可
能性がある。
In addition, the storage capacitor described in Patent Document 3 is in a state where a positive bias is always applied to the other electrode, which is a conductive film having transparency, during its operation. Therefore, the threshold voltage of the storage capacitor fluctuates in the positive direction over time. Therefore, when the voltage range for operating the storage capacitor is near 0 V, the storage capacitor may not operate due to the change in the threshold voltage over time.
それゆえ、一方の電極に酸化物半導体を用いた保持容量において、その動作範囲を広げ
ることは有意なことである。
Therefore, it is significant to widen the operating range of a storage capacitor using an oxide semiconductor for one electrode.
そこで、本発明の一態様は、透光性有する半導体膜、透光性を有する導電膜、及び透光
性を有する絶縁膜で構成される、透光性を有する保持容量を備えた半導体装置において、
当該保持容量を安定に動作させるための駆動方法を提供することを課題の一とする。
In view of the above, one embodiment of the present invention is a semiconductor device including a light-transmitting storage capacitor including a light-transmitting semiconductor film, a light-transmitting conductive film, and a light-transmitting insulating film,
It is an object of the present invention to provide a driving method for stably operating the storage capacitor.
また、本発明の一態様は、透光性を有する保持容量を安定に動作させることが可能な半
導体装置を提供することを課題の一とする。
Another object of one embodiment of the present invention is to provide a semiconductor device in which a light-transmitting storage capacitor can operate stably.
上記課題に鑑みて、本発明の一態様は、エンハンスメント型のトランジスタと、トラン
ジスタと電気的に接続された保持容量と、保持容量と電気的に接続された容量線と、トラ
ンジスタ及び保持容量と電気的に接続された表示素子とを、備え、保持容量は、容量線と
電気的に接続され、一方の電極として機能する透光性を有する半導体膜と、他方の電極と
して機能し、表示素子に含まれる透光性を有する導電膜と、一方の電極及び他方の電極の
間に設けられた誘電体膜と、を有し、且つしきい値電圧が0V以上であり、保持容量は、
透光性を有する導電膜と容量線との電位差が、透光性を有する半導体膜を導通状態にする
電位差で動作することを特徴とする半導体装置である。
In view of the above problems, one embodiment of the present invention includes an enhancement type transistor, a storage capacitor electrically connected to the transistor, a capacitance line electrically connected to the storage capacitor, and a display element electrically connected to the transistor and the storage capacitor, the storage capacitor includes a light-transmitting semiconductor film electrically connected to the capacitance line and functioning as one electrode, a light-transmitting conductive film included in the display element and functioning as the other electrode, and a dielectric film provided between the one electrode and the other electrode, and has a threshold voltage of 0 V or more. The storage capacitor includes
The semiconductor device is characterized in that the potential difference between the light-transmitting conductive film and the capacitance line is such that the light-transmitting semiconductor film is brought into a conductive state.
また、本発明の一態様は、エンハンスメント型のトランジスタと、トランジスタと電気
的に接続された保持容量と、保持容量と電気的に接続された容量線と、トランジスタ及び
保持容量と電気的に接続された表示素子とを、備え、保持容量は、容量線と電気的に接続
され、一方の電極として機能する透光性を有する半導体膜と、他方の電極として機能し、
表示素子に含まれる透光性を有する導電膜と、一方の電極及び他方の電極の間に設けられ
た誘電体膜と、を有し、且つしきい値電圧が0V以上であり、保持容量は、透光性を有す
る導電膜と容量線との電位差が、保持容量のしきい値電圧よりも大きい電位差で動作する
ことを特徴とする半導体装置である。
Another embodiment of the present invention includes an enhancement type transistor, a storage capacitor electrically connected to the transistor, a capacitance line electrically connected to the storage capacitor, and a display element electrically connected to the transistor and the storage capacitor. The storage capacitor is electrically connected to the capacitance line and includes a light-transmitting semiconductor film functioning as one electrode and a light-transmitting semiconductor film functioning as the other electrode.
The semiconductor device includes a light-transmitting conductive film included in a display element and a dielectric film provided between one electrode and the other electrode, has a threshold voltage of 0 V or more, and a storage capacitor operates with a potential difference between the light-transmitting conductive film and a capacitance line that is larger than a threshold voltage of the storage capacitor.
当該保持容量は、当該トランジスタの形成工程を利用することで形成できる。保持容量
の一方の電極として機能する透光性を有する半導体膜は、トランジスタに含まれる半導体
膜の形成工程を利用して形成することができる。つまり、保持容量の一方の電極として機
能する透光性を有する半導体膜は、トランジスタの透光性を有する半導体膜と同一表面上
に形成される。トランジスタの透光性を有する半導体膜には酸化物半導体膜を用いること
ができ、適切な処理を行って形成した酸化物半導体膜を用いたトランジスタは、エンハン
スメント型のトランジスタである。そして、当該トランジスタは、極めてオフ電流が低い
ことから、半導体装置の消費電力を低減することができる。
The storage capacitor can be formed by utilizing a formation process of the transistor. A light-transmitting semiconductor film functioning as one electrode of the storage capacitor can be formed by utilizing a formation process of a semiconductor film included in the transistor. That is, the light-transmitting semiconductor film functioning as one electrode of the storage capacitor is formed on the same surface as the light-transmitting semiconductor film of the transistor. An oxide semiconductor film can be used as the light-transmitting semiconductor film of the transistor, and a transistor using an oxide semiconductor film formed by performing appropriate treatment is an enhancement type transistor. Since the off-state current of the transistor is extremely low, the power consumption of the semiconductor device can be reduced.
なお、以下において、トランジスタに含まれる半導体膜及び保持容量が有する透光性を
有する半導体膜は、酸化物半導体膜として記載する。
Note that in the following description, a semiconductor film included in a transistor and a light-transmitting semiconductor film included in a storage capacitor are described as an oxide semiconductor film.
上記において、保持容量が有する酸化物半導体膜、及びトランジスタが有する酸化物半
導体膜は、同等のキャリア密度を有する。そして、保持容量が有する酸化物半導体膜は、
キャリア密度を意図的に増大させるために、導電率を増大させる不純物を添加する処理な
どが行われていない酸化物半導体膜である。
In the above, the oxide semiconductor film included in the storage capacitor and the oxide semiconductor film included in the transistor have the same carrier density.
The oxide semiconductor film is not subjected to treatment for adding impurities which increase electrical conductivity in order to intentionally increase the carrier density.
本発明の一態様である半導体装置のように、スイッチング素子と機能するトランジスタ
を、酸化物半導体膜を有するエンハンスメント型のトランジスタとし、保持容量の一方の
電極に、当該エンハンスメント型のトランジスタを構成する酸化物半導体膜と同時に形成
された酸化物半導体膜を用いることで、デプレッション型のトランジスタを用いた半導体
装置に比べて、半導体装置を駆動させるための電圧範囲を狭くすることができ、半導体装
置の消費電力を低減することができる。
In a semiconductor device according to one embodiment of the present invention, a transistor functioning as a switching element is an enhancement-type transistor having an oxide semiconductor film, and an oxide semiconductor film formed simultaneously with the oxide semiconductor film constituting the enhancement-type transistor is used for one electrode of a storage capacitor. In this way, the voltage range for driving the semiconductor device can be narrowed compared to a semiconductor device using a depletion-type transistor, and the power consumption of the semiconductor device can be reduced.
また、保持容量の誘電体膜は、トランジスタに含まれる酸化物半導体膜上に設けられる
絶縁膜を適用することができ、保持容量の他方の電極として機能する透光性を有する導電
膜は、表示素子に含まれ、トランジスタと電気的に接続される画素電極を適用することが
できる。
In addition, the dielectric film of the storage capacitor can be an insulating film provided over an oxide semiconductor film included in a transistor, and the light-transmitting conductive film functioning as the other electrode of the storage capacitor can be a pixel electrode included in a display element and electrically connected to the transistor.
このようにすることで、保持容量は透光性を有するため、画素において、トランジスタ
が形成される箇所以外の領域に大きく(大面積に)形成することができる。従って、本発
明の一態様によって、開口率を高めつつ、電荷容量を増大させた半導体装置を得ることが
できる。また、開口率を向上することによって表示品位の優れた半導体装置を得ることが
できる。
In this manner, since the storage capacitor has light-transmitting properties, it can be formed large (with a large area) in a region of the pixel other than the region where the transistor is formed. Therefore, according to one embodiment of the present invention, a semiconductor device with an increased aperture ratio and an increased charge capacitance can be obtained. Furthermore, by improving the aperture ratio, a semiconductor device with excellent display quality can be obtained.
なお、本発明の一態様は、上記半導体装置だけではく、上記半導体装置の駆動方法も含
まれる。
Note that one embodiment of the present invention includes not only the semiconductor device but also a method for driving the semiconductor device.
本発明の一態様は、エンハンスメント型のトランジスタと、トランジスタを介して信号
線から所定の電位が供給される画素電極と、画素電極が一方の電極として機能し、容量線
と電気的に接続され、他方の電極として機能する透光性を有する半導体膜とを有する保持
容量と、を有する画素を備える表示装置の駆動方法であって、トランジスタのゲート電極
を有する走査線に、トランジスタのしきい値電圧以上の電位を供給してトランジスタを導
通状態にし、画素電極に信号線から所定の電位を供給し、容量線に、透光性を有する半導
体膜と容量線との電位差が、保持容量のしきい値電圧より高くなる電位を供給して、保持
容量に、画素電極の電位と容量線の電位との電位差を一定期間保持させることを特徴とす
る半導体装置の駆動方法である。
One embodiment of the present invention is a method for driving a display device including a pixel having an enhancement type transistor, a pixel electrode to which a predetermined potential is supplied from a signal line via the transistor, and a storage capacitor having a light-transmitting semiconductor film that functions as one electrode of the pixel electrode and is electrically connected to a capacitance line and functions as the other electrode, the method comprising the steps of: supplying a potential that is equal to or higher than a threshold voltage of the transistor to a scan line having a gate electrode of the transistor to turn the transistor on; supplying a predetermined potential from the signal line to the pixel electrode; and supplying a potential to the capacitance line such that a potential difference between the light-transmitting semiconductor film and the capacitance line is higher than a threshold voltage of the storage capacitor, thereby causing the storage capacitor to store a potential difference between the potential of the pixel electrode and the potential of the capacitance line for a certain period.
また、本発明の一態様は、エンハンスメント型のトランジスタと、トランジスタを介し
て信号線から所定の電位が供給される画素電極と、画素電極が一方の電極として機能し、
容量線と電気的に接続され、他方の電極として機能する透光性を有する半導体膜とを有す
る保持容量と、を有する画素を備える表示装置の駆動方法であって、トランジスタのゲー
ト電極を有する走査線に、トランジスタのしきい値電圧以上の電位を供給してトランジス
タを導通状態にし、画素電極に信号線から所定の電位を供給し、容量線に、画素電極に供
給される所定の電位よりも保持容量のしきい値電圧分以上低い電位を供給して、保持容量
に、画素電極の電位と容量線の電位との電位差を一定期間保持させることを特徴とする半
導体装置の駆動方法である。
Another embodiment of the present invention is a pixel electrode including an enhancement type transistor, a pixel electrode to which a predetermined potential is supplied from a signal line through the transistor, and a pixel electrode which functions as one of the electrodes.
A method for driving a display device including a pixel having a storage capacitor including a light-transmitting semiconductor film electrically connected to a storage capacitor line and functioning as the other electrode, the method comprising: supplying a potential equal to or higher than a threshold voltage of the transistor to a scan line having a gate electrode of the transistor to turn the transistor on; supplying a predetermined potential from a signal line to the pixel electrode; and supplying a potential to the storage capacitor line that is lower than the predetermined potential supplied to the pixel electrode by at least the threshold voltage of the storage capacitor, thereby causing the storage capacitor to store a potential difference between the potential of the pixel electrode and the potential of the storage capacitor line for a certain period of time.
上記駆動方法によって、透光性を有する半導体膜、透光性を有する導電膜、及び透光性
を有する絶縁膜を有する保持容量を備える半導体装置の保持容量の動作範囲を広げること
ができ、保持容量を安定に動作させることができる。
By using the above driving method, the operating range of a storage capacitor of a semiconductor device including a storage capacitor having a light-transmitting semiconductor film, a light-transmitting conductive film, and a light-transmitting insulating film can be expanded, and the storage capacitor can be operated stably.
なお、本明細書において、保持容量のしきい値電圧とは、透光性を有する半導体膜と画
素電極とその間に設けられる絶縁膜によって、いわゆるMOS容量が形成されるとみなし
たとき、当該透光性を有する半導体膜に蓄積層が形成され、電荷容量が増加し始める電圧
をいう。
In this specification, the threshold voltage of a storage capacitance refers to a voltage at which an accumulation layer is formed in a light-transmitting semiconductor film and the charge capacitance begins to increase, when a so-called MOS capacitance is considered to be formed by a light-transmitting semiconductor film, a pixel electrode, and an insulating film provided between the pixel electrode and the insulating film.
透光性を有する半導体膜、透光性を有する導電膜、及び透光性を有する絶縁膜を有する
保持容量を備える半導体装置において、当該保持容量を安定に動作させる方法を提供する
ことができる。また、本発明の一態様より、開口率が高く、電荷容量を大きくした保持容
量を有し、消費電力を低減した半導体装置を提供することができる。
In a semiconductor device including a storage capacitor having a light-transmitting semiconductor film, a light-transmitting conductive film, and a light-transmitting insulating film, a method for stably operating the storage capacitor can be provided. In addition, according to one embodiment of the present invention, a semiconductor device having a high aperture ratio, a storage capacitor with a large charge capacitance, and reduced power consumption can be provided.
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明
は以下の説明に限定されず、その形態及び詳細を様々に変更し得ることは、当業者であれ
ば容易に理解される。また、本発明は以下に示す実施の形態の記載内容に限定して解釈さ
れるものではない。
Hereinafter, the embodiments of the present invention will be described in detail with reference to the drawings. However, the present invention is not limited to the following description, and it will be easily understood by those skilled in the art that the form and details of the present invention can be modified in various ways. Furthermore, the present invention is not to be interpreted as being limited to the description of the embodiments shown below.
以下に説明する本発明の構成において、同一部分又は同様の機能を有する部分には同一
の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。また、同様の機
能を有する部分を指す場合には、ハッチパターンを同じくし、特に符号を付さない場合が
ある。
In the configuration of the present invention described below, the same parts or parts having similar functions are denoted by the same reference numerals in different drawings, and the repeated explanations are omitted. In addition, when referring to parts having similar functions, the same hatch pattern may be used and no particular reference numeral may be used.
本明細書で説明する各図において、各構成の大きさ、膜の厚さ、又は領域は、明瞭化の
ために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。
In each figure described in this specification, the size of each component, the thickness of a film, or an area may be exaggerated for clarity, and therefore are not necessarily limited to the scale.
本明細書などにおいて、第1、第2などとして付される序数詞は便宜上用いるものであ
り、工程順又は積層順を示すものではない。また、本明細書などにおいて発明を特定する
ための事項として固有の名称を示すものではない。
In this specification and the like, ordinal numbers such as first, second, etc. are used for convenience and do not indicate the order of steps or stacking. Furthermore, in this specification and the like, they do not indicate specific names as matters for identifying the invention.
また、本発明における「ソース」及び「ドレイン」の機能は、回路動作において電流の
方向が変化する場合などには入れ替わることがある。このため、本明細書においては、「
ソース」及び「ドレイン」の用語は、入れ替えて用いることができるものとする。
In addition, the functions of the "source" and "drain" in the present invention may be interchanged when the direction of the current changes during the circuit operation.
The terms "source" and "drain" may be used interchangeably.
また、電圧とは2点間における電位差のことをいい、電位とはある一点における静電場
の中にある単位電荷が持つ静電エネルギー(電気的な位置エネルギー)のことをいう。た
だし、一般的に、ある一点における電位と基準となる電位(例えば接地電位)との電位差
のことを、単に電位もしくは電圧と呼び、電位と電圧が同義語として用いられることが多
い。このため、本明細書では特に指定する場合を除き、電位を電圧と読み替えてもよいし
、電圧を電位と読み替えてもよいこととする。
Furthermore, voltage refers to the potential difference between two points, and potential refers to the electrostatic energy (electrical potential energy) of a unit charge in an electrostatic field at a certain point. However, in general, the potential difference between the potential at a certain point and a reference potential (e.g., ground potential) is simply called potential or voltage, and potential and voltage are often used as synonyms. For this reason, in this specification, unless otherwise specified, potential may be read as voltage, and voltage may be read as potential.
本明細書において、フォトリソグラフィ処理を行った後にエッチング処理を行う場合は
、フォトリソグラフィ処理で形成したマスクは除去するものとする。
In this specification, when etching is performed after photolithography, the mask formed in the photolithography is removed.
(実施の形態1)
本実施の形態では、本発明の一態様である半導体装置及び半導体装置の駆動方法につい
て、図面を用いて説明する。なお、本実施の形態では、本発明の一態様である半導体装置
を液晶表示装置として説明する。
(Embodiment 1)
In this embodiment, a semiconductor device according to one embodiment of the present invention and a method for driving the semiconductor device will be described with reference to the drawings. Note that in this embodiment, the semiconductor device according to one embodiment of the present invention will be described as a liquid crystal display device.
〈半導体装置の構成〉
図1(A)に、半導体装置の構成例を示す図を示す。図1(A)に示す半導体装置は、
画素部100と、走査線駆動回路104と、信号線駆動回路106と、各々が平行又は略
平行に配設され、且つ走査線駆動回路104によって電位が制御されるm本の走査線10
7と、各々が平行又は略平行に配設され、且つ信号線駆動回路106によって電位が制御
されるn本の信号線109と、を有する。さらに、画素部100はマトリクス状に配設さ
れた複数の画素101を有する。また、走査線107に沿って、各々が平行又は略平行に
配設された容量線115を有する。なお、容量線115は、信号線109に沿って、各々
が平行又は略平行に配設されていてもよい。
(Configuration of Semiconductor Device)
FIG. 1A illustrates a configuration example of a semiconductor device. The semiconductor device illustrated in FIG.
The
The
各走査線107は、画素部100においてm行n列に配設された画素101のうち、い
ずれかの行に配設されたn個の画素101と電気的に接続される。また、各信号線109
は、m行n列に配設された画素101のうち、いずれかの列に配設されたm個の画素10
1に電気的と接続される。m、nは、ともに1以上の整数である。また、各容量線115
は、m行n列に配設された画素101のうち、いずれかの行に配設されたn個の画素10
1と電気的に接続される。なお、容量線115が、信号線109に沿って、各々が平行又
は略平行に配設されている場合は、m行n列に配設された画素101のうち、いずれかの
列に配設されたm個の画素101に電気的と接続される。
Each
is m
1. Both m and n are integers of 1 or more.
is n
When the
図1(B)は、図1(A)に示す半導体装置が有する画素101の回路図の一例である
。図1(B)に示す画素101は、走査線107及び信号線109と電気的に接続された
トランジスタ103と、一方の電極が一定の電位を供給する容量線115と電気的に接続
され、他方の電極がトランジスタ103のドレイン電極と電気的に接続された保持容量1
05と、画素電極121がトランジスタ103のドレイン電極及び保持容量105の他方
の電極に電気的に接続され、画素電極121と対向して設けられる電極(対向電極)が対
向電位を供給する配線に電気的に接続された液晶素子108と、を有する。
1B is an example of a circuit diagram of a
05, and a
トランジスタ103は、エンハンスメント型のトランジスタである。そのため、しきい
値電圧が0V以上のとき、すなわちゲート電圧(Vg)が0V以上のときにオン電流(ド
レイン電流:Id)が流れ、トランジスタ103が導通状態になる(図2(A)参照)。
つまり、ゲート電圧を与えていないときにオン電流は流れないため、トランジスタ103
にデプレッション型のトランジスタを適用した場合に比べて、半導体装置の消費電力を低
減することができる。なお、本明細書において、ゲート電圧とは、ゲート電極とソース電
極との電位差をいう。
The
In other words, when no gate voltage is applied, no on-current flows.
In this specification, the gate voltage refers to a potential difference between a gate electrode and a source electrode.
また、トランジスタのチャネル形成領域に、適切な条件にて処理した酸化物半導体膜を
用いると、トランジスタのオフ電流を極めて低減することができる。トランジスタ103
のチャネル形成領域には適切な条件にて処理した酸化物半導体膜111を用いているため
、トランジスタ103はオフ電流が極めて低いトランジスタである。このことから、本発
明の一態様である半導体装置は消費電力が低減された半導体装置である。
When an oxide semiconductor film that is treated under appropriate conditions is used for a channel formation region of a transistor, the off-state current of the transistor can be significantly reduced.
Since the
また、キャリア密度を増大させた酸化物半導体を用いたトランジスタは、デプレッショ
ン型のトランジスタとなる。一方、トランジスタ103はエンハンスメント型のトランジ
スタであり、トランジスタ103に含まれる酸化物半導体膜111は、キャリア密度を意
図的に増大させるために、導電率を増大させる不純物を添加する処理などが行われていな
い酸化物半導体膜である。
A transistor using an oxide semiconductor with increased carrier density is a depletion-type transistor. On the other hand, the
保持容量105は、一対の電極の間に誘電体膜が設けられており、且つ透光性を有する
。保持容量105の一方の電極は、酸化物半導体膜119であり、誘電体膜は、トランジ
スタ103に含まれる酸化物半導体膜111上に設けられる透光性を有する絶縁膜であり
、他方の電極は、画素電極121である。このため、保持容量105は、トランジスタ1
03の形成工程を利用して形成することができる。画素電極121に加える電位を制御し
、酸化物半導体膜119を導通状態とさせることで、酸化物半導体膜119は一方の電極
として機能する。従って、保持容量105は、MOS(Metal Oxide Sem
iconductor)キャパシタ構造であるといえる。
The
The
It can be said that this is a (conductor) capacitor structure.
また、保持容量105の酸化物半導体膜119は、エンハンスメント型のトランジスタ
であるトランジスタ103に含まれる酸化物半導体膜111の形成工程を利用して形成さ
れることから、保持容量105は、トランジスタ103と同様に画素電極121と容量線
115との電位差が0V以上になると充電し始める。別言すると、保持容量105のしき
い値電圧は0V以上である。
In addition, since the
図2(B)に保持容量105のCV曲線を示す。図2(B)において、横軸は保持容量
105の画素電極121と容量線115との電位差(VP-VC)を表し、縦軸は当該電
位差に対する容量(C)を表している。なお、CV測定(Capacitance-Vo
ltage-Measurement)の際の電圧の周波数が、半導体装置のフレーム周
波数より小さい場合において、図2(B)に示すようなCV曲線となる。
2B shows a CV curve of the
When the frequency of the voltage during the time-domain measurement is lower than the frame frequency of the semiconductor device, a CV curve as shown in FIG.
なお、本明細書において、画素電極121と容量線115との電位差は、画素電極12
1の電位(VP)から容量線115の電位(VC)を引いた値である(図2(C)参照)
。なお、図2(C)は、明瞭化のためトランジスタ103及び保持容量105について示
している。
In this specification, the potential difference between the
The potential (V) of the
Note that in FIG. 2C, the
また、保持容量105の酸化物半導体膜119は、トランジスタ103に含まれる酸化
物半導体膜111の形成工程を利用して形成できることから、キャリア密度を意図的に増
大させるために、導電率を増大させる不純物を添加する処理などが行われていない酸化物
半導体膜である。酸化物半導体膜119のキャリア密度は、酸化物半導体膜111のキャ
リア密度と同等である。
The
上記より、保持容量105の酸化物半導体膜119とトランジスタ103に含まれる酸
化物半導体膜111は同一の構成であるため、保持容量105のしきい値電圧(Vth)
はトランジスタ103のしきい値電圧(Vth_Tr)と同等である(図2(A)及び図
2(B)参照)。
As described above, since the
is equal to the threshold voltage (Vth_Tr) of the transistor 103 (see FIGS. 2A and 2B).
液晶素子108は、トランジスタ103及び画素電極121が形成される基板と、対向
電極が形成される基板とで挟持される液晶の光学的変調作用によって、光の透過又は非透
過を制御する素子である。なお、液晶の光学的変調作用は、液晶にかかる電界(縦方向の
電界又は斜め方向の電界を含む。)によって制御される。なお、画素電極が形成される基
板において対向電極(共通電極ともいう。)が形成される場合、液晶にかかる電界は横方
向の電界となる。
The
走査線駆動回路104及び信号線駆動回路106は、論理回路部と、スイッチ部又はバ
ッファ部とに大別される。走査線駆動回路104及び信号線駆動回路106の詳細な構成
については省略するが、走査線駆動回路104及び信号線駆動回路106にはトランジス
タが含まれている。
The scanning
なお、走査線駆動回路104及び信号線駆動回路106の一方又は双方に含まれるトラ
ンジスタは、トランジスタ103の形成工程を利用して形成することができる。つまり、
走査線駆動回路104及び信号線駆動回路106一方又は双方は、トランジスタ103及
び画素電極121が設けられる基板に設けることができる。このように、走査線駆動回路
104及び信号線駆動回路106一方又は双方を当該基板に一体形成することで、半導体
装置の部品点数を削減することができ、作製コストを低減することができる。
Note that the transistors included in one or both of the scanning
One or both of the scanning
また、走査線駆動回路104及び信号線駆動回路106の一方又は双方に含まれるトラ
ンジスタは、走査線駆動回路104及び信号線駆動回路106を的確に動作させるために
も、デプレッション型ではなくエンハンスメント型のトランジスタとすることが好ましい
。このことからも、トランジスタ103をエンハンスメント型のトランジスタとすること
は有意なことである。
In addition, the transistors included in one or both of the scanning
上記より、保持容量105は透光性を有するため、画素101のトランジスタ103が
形成される箇所以外の領域に大きく(大面積に)形成することができる。従って、図1に
示した半導体装置は、開口率を高めつつ、電荷容量を増大させた半導体装置である。また
、表示品位の優れた半導体装置である。例えば、本発明の一態様である半導体装置におい
て、画素密度を300ppi(pixel per inch)以上(例えば300pp
i~330ppi程度)とする場合、画素の開口率を50%以上、さらには画素の開口率
を55%以上、さらには画素の開口率を60%以上にすることができる。また、本発明の
一態様は、従来の半導体装置よりも画素の開口率が高められた半導体装置である。
As described above, since the
In the case where the pixel aperture ratio is set to about 100 ppi to 330 ppi, the pixel aperture ratio can be set to 50% or more, further to 55% or more, and further to 60% or more. Another embodiment of the present invention is a semiconductor device having a pixel aperture ratio higher than that of a conventional semiconductor device.
ここで、本発明の一態様である半導体装置の駆動方法について説明する。本発明の一態
様である半導体装置は、MOSキャパシタ構造の保持容量105を有していることから、
保持容量105を安定に動作させるためには、保持容量105の一方の電極として機能す
る酸化物半導体膜119(換言すれば容量線115)に加える電位を以下のようにする。
Here, a method for driving the semiconductor device according to one embodiment of the present invention will be described. Since the semiconductor device according to one embodiment of the present invention has a
In order to stably operate the
保持容量105のCV曲線は、図2(B)で表されるようにしきい値電圧が0V以上の
CV曲線である。保持容量105を動作させる期間において、保持容量105を安定に動
作させるためには、保持容量105を十分に充電された状態にする。例えば、当該期間に
おける、保持容量105の画素電極121の電位と容量線115の電位との電位差(VP
-VC)が、図2(B)のV1以上V2以下となるように、容量線115に電位VCを与
える(図2(B)及び図2(C)参照)。
The CV curve of the
A potential VC is applied to the
また、保持容量105を動作させる期間において、画素電極121の電位は、信号線1
09に入力される信号に応じてプラス方向及びマイナス方向の振幅を有する。具体的には
、ビデオ信号の中心電位を基準としてプラス方向及びマイナス方向に変動する。それゆえ
、当該期間において、電位差(VP-VC)をV1以上V2以下とするためには、容量線
115(酸化物半導体膜119)の電位(VC)を、画素電極121の低電位から保持容
量105のしきい値電圧分以上低くした電位にすればよい(図3参照)。なお、図3にお
いて、走査線107に供給される電位のうち、最も低い電位をGVssとし、最も高い電
位をGVddとする。
During the period in which the
09. Specifically, it fluctuates in the positive and negative directions based on the central potential of the video signal. Therefore, in order to set the potential difference (VP-VC) to be V1 or more and V2 or less during that period, the potential (VC) of the capacitance line 115 (oxide semiconductor film 119) may be set to a potential lower than the low potential of the
上記を換言すると、保持容量105を動作させるためには、保持容量105を動作させ
る期間において、画素電極121と容量線115(酸化物半導体膜119)との電位差が
、保持容量105のしきい値電圧より高くなればよい。
In other words, in order to operate the
また、保持容量105のしきい値電圧はトランジスタ103のしきい値電圧と同等であ
ることから、容量線115(酸化物半導体膜119)の電位をトランジスタ103のしき
い値電圧分以上低くしておけばよい。このようにすることで、保持容量105を動作させ
る期間において、酸化物半導体膜119を常に導通状態にさせておくことができ、保持容
量105を安定させて動作させておくことができる。
Further, since the threshold voltage of the
上記より、本発明の一態様である駆動方法を用いることで、透光性を有する半導体膜、
透光性を有する導電膜、及び透光性を有する絶縁膜を有する保持容量を備える半導体装置
において、当該保持容量を経時的に安定させて動作させることができる。
As described above, by using the driving method of one embodiment of the present invention,
In a semiconductor device including a storage capacitor having a light-transmitting conductive film and a light-transmitting insulating film, the storage capacitor can be operated stably over time.
また、トランジスタ103はエンハンスメント型のトランジスタであり、保持容量10
5をエンハンスメント型のトランジスタであるトランジスタ103の形成工程を利用して
形成する。このため、本発明の一態様である半導体装置において保持容量を駆動させるた
めに必要な電圧範囲は、トランジスタにデプレッション型のトランジスタを適用し、且つ
デプレッション型のトランジスタの形成工程を利用して形成したキャリア密度が増大した
酸化物半導体膜を用いて形成した保持容量を駆動させるために必要な電圧範囲より狭い。
それゆえ、本発明の一態様とすることで、半導体装置の消費電力を低減することができる
。
The
5 is formed by utilizing the formation process of the
Therefore, according to one embodiment of the present invention, the power consumption of a semiconductor device can be reduced.
〈半導体装置の上面構造及び断面構造〉
次いで、半導体装置の具体的な構造について説明する。ここでは、画素101を例に説
明する。画素101の上面図を図4に示す。なお、図4は、図面の明瞭化のため、当該半
導体装置の構成要素(例えば、液晶素子108など)の一部を省略している。
<Top and cross-sectional structures of semiconductor device>
Next, a specific structure of the semiconductor device will be described. Here, the
図4において、走査線107は、信号線109に略直交する方向(図中左右方向)に延
伸して設けられている。信号線109は、走査線107に略直交する方向(図中上下方向
)に延伸して設けられている。容量線115は、走査線107と平行方向に延伸して設け
られている。なお、走査線107及び容量線115は、走査線駆動回路104(図1(A
)を参照)と電気的に接続されており、信号線109は、信号線駆動回路106(図1(
A)参照)と電気的に接続されている。
4, the
1( )) and the
A) is electrically connected to the
トランジスタ103は、走査線107及び信号線109が交差する領域に設けられてい
る。トランジスタ103は、少なくとも、チャネル形成領域を有する酸化物半導体膜11
1と、ゲート電極と、ゲート絶縁膜(図4に図示せず。)と、ソース電極と、ドレイン電
極とを含む。
The
1, a gate electrode, a gate insulating film (not shown in FIG. 4), a source electrode, and a drain electrode.
また、走査線107はトランジスタ103のゲート電極として機能する領域を含み、信
号線109はトランジスタ103のソース電極として機能する領域を含む。導電膜113
は、トランジスタ103のドレイン電極として機能する領域を含み、開口117を通じて
画素電極121と電気的に接続されている。なお、図4において、画素電極121はハッ
チングを省略して図示している。
The
includes a region that functions as a drain electrode of the
ゲート電極として機能する領域は、走査線107において少なくとも酸化物半導体膜1
11と重畳する領域である。ソース電極として機能する領域は、信号線109において少
なくとも酸化物半導体膜111と重畳する領域である。ドレイン電極として機能する領域
は、導電膜113において少なくとも酸化物半導体膜111と重畳する領域である。なお
、以下において、トランジスタ103のゲート電極を指し示す場合にも走査線107と記
載する場合があり、トランジスタ103のソース電極を指し示す場合にも信号線109と
記載する場合がある。トランジスタ103のドレイン電極を指し示す場合にも導電膜11
3と記載する。
The region functioning as a gate electrode is formed by forming the
11. The region functioning as a source electrode is a region of the
It is written as 3.
また、走査線107は、上面形状において端部が半導体膜の端部より外側に位置する。
このため、走査線107はバックライトなどの光源からの光を遮る遮光膜として機能する
。この結果、トランジスタに含まれる酸化物半導体膜111に光が照射されず、トランジ
スタの電気特性の変動を抑制することができる。
Further, the end of the
For this reason, the
保持容量105は、走査線107と、信号線109とで囲まれる領域に設けられている
。保持容量105は、酸化物半導体膜119と、透光性を有する画素電極121と、誘電
体膜として、トランジスタ103上に形成される透光性を有する絶縁膜(図4に図示せず
。)とで構成されている。酸化物半導体膜119と、透光性を有する画素電極121、及
び誘電体膜はそれぞれ、透光性を有するため、保持容量105は透光性を有する。また、
酸化物半導体膜119は、開口123に設けられた導電膜125を通じて容量線115と
接していることから、保持容量105は容量線115と電気的に接続されている。
The
The
保持容量は、一対の電極が重畳している面積に応じて蓄積される電荷容量は変化する。
解像度を高くするために画素の大きさを小さくすると、それだけ保持容量の大きさも小さ
くなり、蓄積できる電荷容量が小さくなる。その結果、液晶素子を十分に動作させること
ができない可能性がある。保持容量105は透光性を有するため、画素内にできる限り大
きく(大面積に)保持容量を形成することが可能であり、液晶素子108が動作する範囲
全体に保持容量を形成することができる。液晶素子を十分に動作させることができる電荷
容量を確保できる限り、画素密度を大きく、解像度を高くすることができる。
The amount of charge stored in the storage capacitor changes depending on the area where the pair of electrodes overlap.
When the size of a pixel is reduced to increase the resolution, the size of the storage capacitor is also reduced accordingly, and the charge capacity that can be stored is reduced. As a result, there is a possibility that the liquid crystal element cannot be operated sufficiently. Since the
ここで、酸化物半導体を用いたトランジスタの特徴について記載する。酸化物半導体を
用いたトランジスタはnチャネル型トランジスタである。また、酸化物半導体に含まれる
酸素欠損に起因してキャリアが生成されることがあり、トランジスタの電気特性及び信頼
性を低下させる恐れがある。例えば、トランジスタのしきい値電圧をマイナス方向に変動
し、ゲート電圧が0Vの場合にドレイン電流が流れてしまうことがある。このように、ゲ
ート電圧が0Vの場合にドレイン電流が流れてしまうことをノーマリーオン特性という。
なお、ゲート電圧が0Vの場合にドレイン電流が流れていないとみなすことができるトラ
ンジスタをノーマリーオフ特性という。
Here, the characteristics of a transistor using an oxide semiconductor are described. A transistor using an oxide semiconductor is an n-channel transistor. Oxygen vacancies contained in the oxide semiconductor may cause carriers to be generated, which may degrade the electrical characteristics and reliability of the transistor. For example, the threshold voltage of the transistor may shift in the negative direction, and a drain current may flow when the gate voltage is 0 V. Such a state in which a drain current flows when the gate voltage is 0 V is called a normally-on characteristic.
A transistor in which it can be considered that no drain current flows when the gate voltage is 0 V is called a normally-off transistor.
そこで、酸化物半導体膜を用いる際、酸化物半導体膜に含まれる欠陥、代表的には酸素
欠損はできる限り低減されていることが好ましい。例えば、磁場の向きを膜面に対して平
行に印加した電子スピン共鳴法によるg値=1.93のスピン密度(酸化物半導体膜に含
まれる欠陥密度に相当する。)は、測定器の検出下限以下まで低減されていることが好ま
しい。酸化物半導体膜に含まれる欠陥、代表的には酸素欠損をできる限り低減することで
、トランジスタがノーマリーオン特性となることを抑制することができ、半導体装置の電
気特性及び信頼性を向上させることができる。
Therefore, when an oxide semiconductor film is used, it is preferable that defects contained in the oxide semiconductor film, typically oxygen vacancies, are reduced as much as possible. For example, it is preferable that the spin density (corresponding to the defect density contained in the oxide semiconductor film) with a g value of 1.93 measured by electron spin resonance in which a magnetic field is applied parallel to the film surface is reduced to a lower limit of detection by a measuring device or less. By reducing defects contained in the oxide semiconductor film, typically oxygen vacancies, as much as possible, a transistor can be prevented from becoming normally on, and the electrical characteristics and reliability of a semiconductor device can be improved.
トランジスタのしきい値電圧のマイナス方向への変動は酸素欠損だけではなく、酸化物
半導体膜に含まれる水素(水などの水素化合物を含む。)によっても引き起こされること
がある。酸化物半導体膜に含まれる水素は金属原子と結合する酸素と反応して水になると
共に、酸素が脱離した格子(又は酸素が脱離した部分)に欠損(酸素欠損ともいえる。)
を形成する。また、水素の一部が酸素と反応することで、キャリアである電子を生成して
しまう。従って、水素が含まれている酸化物半導体膜を有するトランジスタはノーマリー
オン特性となりやすい。
A shift in the threshold voltage of a transistor in the negative direction can be caused not only by oxygen vacancies but also by hydrogen (including hydrogen compounds such as water) contained in the oxide semiconductor film. Hydrogen contained in the oxide semiconductor film reacts with oxygen that is bonded to metal atoms to form water, and a vacancy (which can also be referred to as oxygen vacancy) occurs in the lattice from which oxygen has been released (or in the portion from which oxygen has been released).
In addition, part of the hydrogen reacts with oxygen to generate electrons that serve as carriers. Therefore, a transistor including an oxide semiconductor film containing hydrogen tends to have normally-on characteristics.
上記より、トランジスタ103に含まれる酸化物半導体膜111において水素はできる
限り低減されていることが好ましい。具体的には、酸化物半導体膜111において、二次
イオン質量分析法(SIMS:Secondary Ion Mass Spectro
metry)により得られる水素濃度を、5×1018atoms/cm3未満、好まし
くは1×1018atoms/cm3以下、より好ましくは5×1017atoms/c
m3以下、さらに好ましくは1×1016atoms/cm3以下とする。
From the above, it is preferable that hydrogen be reduced as much as possible in the
The hydrogen concentration obtained by the hydrogen concentration measuring method is less than 5×10 18 atoms/cm 3 , preferably 1×10 18 atoms/cm 3 or less, more preferably 5×10 17 atoms/cm 3 or less.
m3 or less, and more preferably 1×10 16 atoms/cm 3 or less.
また、酸化物半導体膜111は、二次イオン質量分析法により得られるアルカリ金属又
はアルカリ土類金属の濃度を、1×1018atoms/cm3以下、好ましくは2×1
016atoms/cm3以下にする。アルカリ金属及びアルカリ土類金属は、酸化物半
導体と結合するとキャリアを生成する場合があり、トランジスタ103のオフ電流を増大
させることがある。
The
The concentration is set to 0 to 16 atoms/cm 3 or less. When an alkali metal or an alkaline earth metal is bonded to an oxide semiconductor, carriers might be generated, which might increase the off-state current of the
また、酸化物半導体膜111に窒素が含まれていると、キャリアである電子が生じ、キ
ャリア密度が増加し、n型化しやすい。この結果、窒素が含まれている酸化物半導体膜を
有するトランジスタはノーマリーオン特性となりやすい。従って、酸化物半導体膜111
において、窒素はできる限り低減されていることが好ましい、例えば、窒素濃度は、5×
1018atoms/cm3以下にすることが好ましい。
Furthermore, when the
In the above, it is preferable that the nitrogen is reduced as much as possible. For example, the nitrogen concentration is 5×
It is preferable to set the concentration to 10 18 atoms/cm 3 or less.
また、酸化物半導体にシリコン及び炭素などの第14族元素含まれていると、キャリア
である電子が生じ、キャリア密度が増加し、n型化しやすい。そこで、酸化物半導体膜を
有するトランジスタにおいて、特に、ゲート絶縁膜127(図4に図示せず。)と当該酸
化物半導体膜111の界面において、二次イオン質量分析法により得られるシリコン濃度
は、3×1018atoms/cm3以下、好ましくは3×1017atoms/cm3
以下とする。なお、当該界面において、二次イオン質量分析法により得られる炭素濃度は
、3×1018atoms/cm3以下、好ましくは3×1017atoms/cm3以
下とする。
In addition, when an oxide semiconductor contains a Group 14 element such as silicon or carbon, electrons serving as carriers are generated, the carrier density increases, and the oxide semiconductor is easily made n-type. Therefore, in a transistor having an oxide semiconductor film, particularly at the interface between the gate insulating film 127 (not shown in FIG. 4 ) and the
At the interface, the carbon concentration obtained by secondary ion mass spectrometry is 3×10 18 atoms/cm 3 or less, and preferably 3×10 17 atoms/cm 3 or less.
上記より、不純物(水素、窒素、シリコン、炭素、アルカリ金属又はアルカリ土類金属
など)をできる限り低減させ、高純度化させた酸化物半導体膜111を用いることで、ト
ランジスタ103がノーマリーオン特性となることを抑制でき、トランジスタ103のオ
フ電流を極めて低減することができる。従って、本発明の一態様は、良好な電気特性に有
する半導体装置であり、信頼性に優れた半導体装置である。なお、高純度化させた酸化物
半導体は、真性又は実質的に真性な半導体といえる。
As described above, by using the highly purified
また、トランジスタ103はエンハンスメント型のトランジスタであり、酸化物半導体
膜111はキャリア密度を意図的に増大させるために、導電率を増大させる不純物を添加
する処理などが行われていない酸化物半導体膜であることから、酸化物半導体膜111の
キャリア密度は、1×1017/cm3以下であり、又は1×1016/cm3以下、又
は1×1015/cm3以下、又は1×1014/cm3以下、又は1×1013/cm
3以下である。
The
3 or less.
また、保持容量105に含まれる酸化物半導体膜119は、トランジスタ103に含ま
れる酸化物半導体膜111の形成工程を利用して形成できることから、酸化物半導体膜1
19のキャリア密度は、酸化物半導体膜111のキャリア密度と同等であることから、酸
化物半導体膜119のキャリア密度は上記範囲である。
In addition, the
The carrier density of the
なお、高純度化された酸化物半導体膜を用いたトランジスタのオフ電流が低いことは、
いろいろな実験により証明できる。例えば、チャネル幅が1×106μmでチャネル長L
が10μmの素子であっても、ソース電極とドレイン電極間の電圧(ドレイン電圧)が1
Vから10Vの範囲において、オフ電流が、半導体パラメータアナライザの測定限界以下
、すなわち1×10-13A以下という特性を得ることができる。この場合、トランジス
タのチャネル幅で除した数値に相当するオフ電流は、100zA/μm以下であることが
分かる。また、保持容量とトランジスタとを接続して、保持容量に流入又は保持容量から
流出する電荷を当該トランジスタで制御する回路を用いて、オフ電流の測定を行った。当
該測定では、上記トランジスタに高純度化された酸化物半導体膜をチャネル形成領域に用
い、保持容量の単位時間あたりの電荷量の推移から当該トランジスタのオフ電流を測定し
た。その結果、トランジスタのソース電極とドレイン電極間の電圧が3Vの場合に、数十
yA/μmという、さらに低いオフ電流が得られることが分かった。従って、高純度化さ
れた酸化物半導体膜を用いたトランジスタは、オフ電流が著しく小さい。
The reason why the off-state current of a transistor using a highly purified oxide semiconductor film is low is that
This can be proved by various experiments. For example, if the channel width is 1×10 6 μm and the channel length is L
Even if the element has a thickness of 10 μm, the voltage between the source electrode and the drain electrode (drain voltage) is 1
In the range of V to 10 V, the off-current is equal to or less than the measurement limit of the semiconductor parameter analyzer, that is, 1×10 −13 A or less. In this case, it is found that the off-current equivalent to the value divided by the channel width of the transistor is equal to or less than 100 zA/μm. In addition, the off-current was measured using a circuit in which a storage capacitor and a transistor are connected and the transistor controls the charge flowing into or out of the storage capacitor. In this measurement, a highly purified oxide semiconductor film was used in the channel formation region of the transistor, and the off-current of the transistor was measured from the change in the amount of charge per unit time of the storage capacitor. As a result, it was found that an even lower off-current of several tens of yA/μm was obtained when the voltage between the source electrode and the drain electrode of the transistor was 3 V. Therefore, the transistor using the highly purified oxide semiconductor film has a significantly small off-current.
次いで、図4の一点鎖線A1-A2間及び一点鎖線B1-B2間の断面図を図5に示す
。
Next, cross-sectional views taken along dashed lines A1-A2 and B1-B2 in FIG. 4 are shown in FIG.
一点鎖線A1-A2間及び一点鎖線B1-B2間の断面構造は以下の通りである。基板
102上に、ゲート電極として機能する領域を含む走査線107と、容量線115と、が
設けられている。走査線107及び容量線115上にゲート絶縁膜127が設けられてい
る。ゲート絶縁膜127の走査線107と重畳する領域上に酸化物半導体膜111が設け
られている。ゲート絶縁膜127上に酸化物半導体膜119が設けられている。酸化物半
導体膜111上、及びゲート絶縁膜127上にソース電極として機能する領域を含む信号
線109と、ドレイン電極として機能する領域を含む導電膜113と、が設けられている
。容量線115と接しているゲート絶縁膜127の一部に、容量線115に達する開口1
23が設けられており、開口123、ゲート絶縁膜127及び酸化物半導体膜119上に
導電膜125が設けられている。ゲート絶縁膜127上、信号線109上、酸化物半導体
膜111上、導電膜113上、導電膜125上、及び酸化物半導体膜119上にトランジ
スタ103の保護絶縁膜として機能する絶縁膜129、絶縁膜131、及び絶縁膜132
が設けられている。絶縁膜129、絶縁膜131、及び絶縁膜132には導電膜113に
達する開口117が設けられており、開口117及び絶縁膜132上には画素電極121
が設けられている。また、画素電極121及び絶縁膜132上に配向膜158が設けられ
ている。なお、基板102と、走査線107及び容量線115と、ゲート絶縁膜127と
の間には下地絶縁膜が設けられていてもよい。
The cross-sectional structures between dashed dotted lines A1-A2 and B1-B2 are as follows. A
23, and a
An
An
また、液晶素子108の断面構造は以下の通りである。基板150の基板102と対向
している面の少なくともトランジスタ103と重畳する領域に遮光膜152が設けられて
おり、遮光膜152を覆うように透光性を有する導電膜である対向電極154が設けられ
ており、対向電極を覆うように配向膜156が設けられている。画素電極121及び絶縁
膜132上に配向膜158が設けられている。基板102側の絶縁膜132及び画素電極
121上に配向膜158が設けられている。液晶160は配向膜156及び配向膜158
に接して設けられており、基板102及び基板150によって挟持されている。
The cross-sectional structure of the
1 and is sandwiched between the
なお、本発明の一態様である半導体装置を液晶表示装置とする場合、バックライトなど
の光源、基板102側及び基板150側にそれぞれ設けられる偏光板などの光学部材(光
学基板)、基板102と基板150とを固定するシール材などが必要となるが、これらに
ついては後述する。
In the case where the semiconductor device of one embodiment of the present invention is used as a liquid crystal display device, a light source such as a backlight, optical members (optical substrates) such as polarizing plates provided on the
上記より、本実施の形態に示す保持容量105において、一対の電極のうち一方の電極
は酸化物半導体膜119であり、一対の電極のうち他方の電極は画素電極121であり、
一対の電極の間に設けられた誘電体膜は絶縁膜129、絶縁膜131、及び絶縁膜132
である。
As described above, in the
The dielectric films provided between the pair of electrodes are the insulating
It is.
以下に、上記断面構造の構成要素について詳細を記載する。 The components of the above cross-sectional structure are described in detail below.
基板102の材質などに大きな制限はないが、少なくとも、半導体装置の作製工程にお
いて行う加熱処理に耐えうる程度の耐熱性を有している必要がある。例えば、ガラス基板
、セラミック基板、プラスチック基板などがあり、ガラス基板としては、バリウムホウケ
イ酸ガラス、アルミノホウケイ酸ガラス若しくはアルミノケイ酸ガラスなどの無アルカリ
ガラス基板を用いるとよい。また、ステンレス合金などの透光性を有していない基板を用
いることもできる。その場合は、基板表面に絶縁膜を設けることが好ましい。なお、基板
102として石英基板、サファイア基板、又は単結晶半導体基板、多結晶半導体基板、化
合物半導体基板、SOI(Silicon On Insulator)基板などを用い
ることもできる。なお、本発明の一態様である半導体装置を透過型の液晶表示装置とする
場合、基板102は透光性を有する基板を用いる。
There is no particular limitation on the material of the
走査線107及び容量線115は、大電流を流すため、金属膜で形成することが好まし
く、代表的には、モリブデン(Mo)、チタン(Ti)、タングステン(W)タンタル(
Ta)、アルミニウム(Al)、銅(Cu)、クロム(Cr)、ネオジム(Nd)、スカ
ンジウム(Sc)などの金属材料又はこれらを主成分とする合金材料を用いた、単層構造
又は積層構造で設ける。
The
The insulating layer 11 is provided in a single layer structure or a multilayer structure using a metal material such as Ta, aluminum (Al), copper (Cu), chromium (Cr), neodymium (Nd), scandium (Sc), or an alloy material having these as main components.
走査線107及び容量線115の一例としては、シリコンを含むアルミニウムを用いた
単層構造、アルミニウム上にチタンを積層する二層構造、窒化チタン上にチタンを積層す
る二層構造、窒化チタン上にタングステンを積層する二層構造、窒化タンタル上にタング
ステンを積層する二層構造、銅-マグネシウム-アルミニウム合金上に銅を積層する二層
構造、窒化チタン上に銅を積層し、さらにその上にタングステンを形成する三層構造など
がある。
Examples of the
また、走査線107及び容量線115の材料として、画素電極121に適用可能な透光
性を有する導電性材料を用いることができる。なお、本発明の一態様である半導体装置を
反射型の表示装置とする場合、画素電極121に透光性を有していない導電性材料(例え
ば金属材料)を用いることができる。その際は基板102も透光性を有していない基板を
用いることができる。
Further, a conductive material having a light-transmitting property that can be applied to the
さらに、走査線107及び容量線115の材料として、窒素を含む金属酸化物、具体的
には、窒素を含むIn-Ga-Zn系酸化物や、窒素を含むIn-Sn系酸化物や、窒素
を含むIn-Ga系酸化物や、窒素を含むIn-Zn系酸化物や、窒素を含むSn系酸化
物や、窒素を含むIn系酸化物や、金属窒化膜(InN、SnNなど)を用いることがで
きる。これらの材料は5eV(電子ボルト)以上の仕事関数を有する。これら窒素を含む
金属酸化物を当該走査線(ゲート電極)として用いることで、トランジスタ103のしき
い値電圧をプラス方向に変動させることができ、所謂ノーマリーオフ特性を有するトラン
ジスタを実現できる。例えば、窒素を含むIn-Ga-Zn系酸化物を用いる場合、少な
くとも酸化物半導体膜111より高い窒素濃度、具体的には窒素濃度が7原子%以上のI
n-Ga-Zn系酸化物を用いることができる。
Furthermore, as the material of the
An n-Ga-Zn oxide can be used.
走査線107及び容量線115において、低抵抗材料であるアルミニウムや銅を用いる
ことが好ましい。アルミニウムや銅を用いることで、信号遅延を低減し、表示品位を高め
ることができる。なお、アルミニウムは耐熱性が低く、ヒロック、ウィスカー、あるいは
マイグレーションによる不良が発生しやすい。アルミニウムのマイグレーションを防ぐた
め、アルミニウムに、モリブデン、チタン、タングステンなどの、アルミニウムよりも融
点の高い金属材料を積層することが好ましい。また、銅を用いる場合も、マイグレーショ
ンによる不良や銅元素の拡散を防ぐため、モリブデン、チタン、タングステンなどの、銅
よりも融点の高い金属材料を積層することが好ましい。
It is preferable to use aluminum or copper, which is a low resistance material, in the
また、図4及び図5に示したように、走査線107は、酸化物半導体膜111を走査線
107の領域内に設けることが可能な形状として設けることが好ましい。図4のように酸
化物半導体膜111が設けられる領域において突出した形状とし、酸化物半導体膜111
を走査線107の内側に設けることができるようにすることが好ましい。このようにする
ことで、基板102の走査線107が設けられている面とは反対の面(基板102の裏面
)から照射される光(液晶表示装置においてはバックライトなど光源の光)を、走査線1
07が遮光するため、トランジスタ103の電気特性(例えばしきい値電圧など)が変動
又は低下を抑制することができる。
4 and 5, the
It is preferable that the
Since the insulating film 07 blocks light, fluctuation or deterioration of the electrical characteristics (eg, threshold voltage) of the
ゲート絶縁膜127は、例えば酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、
窒化シリコン、酸化アルミニウム、酸化ハフニウム、酸化ガリウム又はGa-Zn系金属
酸化物などの絶縁材料を用いた、単層構造又は積層構造で設ける。なお、酸化物半導体膜
111との界面特性を向上させるため、ゲート絶縁膜127において少なくとも酸化物半
導体膜111と接する領域は酸化絶縁膜で形成することが好ましい。
The
The
また、ゲート絶縁膜127に、酸素、水素、水などに対するバリア性を有する絶縁膜を
設けることで、酸化物半導体膜111に含まれる酸素の外部への拡散と、外部から酸化物
半導体膜111への水素、水などの侵入を防ぐことができる。酸素、水素、水などに対す
るバリア性を有する絶縁膜としては、酸化アルミニウム膜、酸化窒化アルミニウム膜、酸
化ガリウム膜、酸化窒化ガリウム膜、酸化イットリウム膜、酸化窒化イットリウム膜、酸
化ハフニウム膜、酸化窒化ハフニウム膜、窒化シリコン膜などがある。
Furthermore, by providing the
また、ゲート絶縁膜127として、ハフニウムシリケート(HfSiOx)、窒素を有
するハフニウムシリケート(HfSixOyNz)、窒素を有するハフニウムアルミネー
ト(HfAlxOyNz)、酸化ハフニウム、酸化イットリウムなどのhigh-k材料
を用いることでトランジスタ103のゲートリーク電流を低減できる。
In addition, by using a high-k material such as hafnium silicate (HfSiO x ), hafnium silicate containing nitrogen (HfSi x O y N z ), hafnium aluminate containing nitrogen (HfAl x O y N z ), hafnium oxide, or yttrium oxide for the
また、ゲート絶縁膜127は、以下の積層構造とすることが好ましい。第1の窒化シリ
コン膜として、欠陥量が少ない窒化シリコン膜を設け、第1の窒化シリコン膜上に第2の
窒化シリコン膜として、水素脱離量及びアンモニア脱離量の少ない窒化シリコン膜を設け
、第2の窒化シリコン膜上に、上記ゲート絶縁膜127として適用できる酸化絶縁膜のい
ずれかを設けた積層構造である。
The
第2の窒化シリコン膜としては、昇温脱離ガス分析法において、水素分子の脱離量が5
×1021分子/cm3未満、好ましくは3×1021分子/cm3以下、さらに好まし
くは1×1021分子/cm3以下であり、アンモニア分子の脱離量が1×1022分子
/cm3未満、好ましくは5×1021分子/cm3以下、さらに好ましくは1×102
1分子/cm3以下である窒化絶縁膜を用いることが好ましい。上記第1の窒化シリコン
膜及び第2の窒化シリコン膜をゲート絶縁膜127の一部として用いることで、ゲート絶
縁膜127として、欠陥量が少なく、且つ水素及びアンモニアの脱離量の少ないゲート絶
縁膜を形成することができる。この結果、ゲート絶縁膜127に含まれる水素及び窒素の
、酸化物半導体膜111への移動量を低減することが可能である。
The second silicon nitride film is a film in which the amount of desorption of hydrogen molecules is 5
x 1021 molecules/cm3 or less , preferably 3 x 1021 molecules/cm3 or less , more preferably 1 x 1021 molecules/ cm3 or less, and the amount of ammonia molecules desorbed is less than 1 x 1022 molecules/ cm3 , preferably 5 x 1021 molecules/ cm3 or less, more preferably 1 x 1022 molecules/cm3 or less.
It is preferable to use a nitride insulating film having a conductivity of 1 molecule/cm 3 or less. By using the first silicon nitride film and the second silicon nitride film as part of the
なお、酸化物半導体を用いたトランジスタにおいて、酸化物半導体膜及びゲート絶縁膜
の界面又はゲート絶縁膜に捕獲準位(界面準位ともいう。)が存在すると、トランジスタ
のしきい値電圧の変動、代表的にはしきい値電圧のマイナス方向への変動、及びトランジ
スタがオン状態となるときにドレイン電流が一桁変化するのに必要なゲート電圧を示すサ
ブスレッショルド係数(S値)の増大の原因となる。この結果、トランジスタごとに電気
特性が変動するという問題がある。このため、ゲート絶縁膜として、欠陥量の少ない窒化
シリコン膜を用いることで、また、酸化物半導体膜111と接する領域に酸化絶縁膜を設
けることで、しきい値電圧のマイナスシフトを低減すると共に、S値の増大を抑制するこ
とができる。
In a transistor including an oxide semiconductor, the presence of a trap state (also referred to as an interface state) at the interface between the oxide semiconductor film and the gate insulating film or at the gate insulating film causes a shift in the threshold voltage of the transistor, typically in the negative direction, and an increase in a subthreshold coefficient (S value) indicating a gate voltage required for a drain current to change by one order of magnitude when the transistor is turned on. As a result, there is a problem that the electrical characteristics vary from transistor to transistor. For this reason, by using a silicon nitride film with few defects as the gate insulating film and by providing an oxide insulating film in a region in contact with the
ゲート絶縁膜127の厚さは、5nm以上400nm以下、好ましくは10nm以上3
00nm以下、より好ましくは50nm以上250nm以下とするとよい。
The thickness of the
00 nm or less, and more preferably 50 nm or more and 250 nm or less.
酸化物半導体膜111及び酸化物半導体膜119は、非晶質構造、単結晶構造、又は多
結晶構造とすることができる。また、酸化物半導体膜111の厚さは、1nm以上100
nm以下、より好ましくは1nm以上50nm以下、より好ましくは1nm以上30nm
以下、更に好ましくは3nm以上20nm以下とすることである。
The
nm or less, more preferably 1 nm to 50 nm, more preferably 1 nm to 30 nm
Further, it is more preferable to set the thickness to 3 nm or more and 20 nm or less.
また、酸化物半導体膜111及び酸化物半導体膜119は、同じ金属元素で構成される
。
酸化物半導体膜111に適用可能な酸化物半導体として、エネルギーギャップが2eV以
上、好ましくは2.5eV以上、より好ましくは3eV以上である。このように、エネル
ギーギャップの広い酸化物半導体を用いることで、トランジスタ103のオフ電流を低減
することができる。
The
An oxide semiconductor that can be used for the
酸化物半導体膜111に適用可能な酸化物半導体は、少なくともインジウム(In)若
しくは亜鉛(Zn)を含む金属酸化物であることが好ましい。又は、InとZnの双方を
含むことが好ましい。また、当該酸化物半導体を用いたトランジスタの電気特性の変動を
減らすため、それらと共に、スタビライザーの一又は複数を有することが好ましい。
An oxide semiconductor applicable to the
スタビライザーとしては、ガリウム(Ga)、スズ(Sn)、ハフニウム(Hf)、ア
ルミニウム(Al)、又はジルコニウム(Zr)等がある。また、他のスタビライザーと
しては、ランタノイドである、ランタン(La)、セリウム(Ce)、プラセオジム(P
r)、ネオジム(Nd)、サマリウム(Sm)、ユウロピウム(Eu)、ガドリニウム(
Gd)、テルビウム(Tb)、ジスプロシウム(Dy)、ホルミウム(Ho)、エルビウ
ム(Er)、ツリウム(Tm)、イッテルビウム(Yb)、ルテチウム(Lu)などがあ
る。
The stabilizer may be gallium (Ga), tin (Sn), hafnium (Hf), aluminum (Al), or zirconium (Zr). Other stabilizers include lanthanides such as lanthanum (La), cerium (Ce), and praseodymium (P).
r), neodymium (Nd), samarium (Sm), europium (Eu), gadolinium (
Examples of such elements include arsenic (Au), terbium (Tb), dysprosium (Dy), holmium (Ho), erbium (Er), thulium (Tm), ytterbium (Yb), and lutetium (Lu).
酸化物半導体膜111及び酸化物半導体膜119に適用できる酸化物半導体としては、
例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、二種類の金属を含
む酸化物であるIn-Zn系酸化物、Sn-Zn系酸化物、Al-Zn系酸化物、Zn-
Mg系酸化物、Sn-Mg系酸化物、In-Mg系酸化物、In-Ga系酸化物、三種類
の金属を含む酸化物であるIn-Ga-Zn系酸化物(IGZOとも表記する。)、In
-Al-Zn系酸化物、In-Sn-Zn系酸化物、Sn-Ga-Zn系酸化物、Al-
Ga-Zn系酸化物、Sn-Al-Zn系酸化物、In-Hf-Zn系酸化物、In-Z
r-Zn系酸化物、In-Ti-Zn系酸化物、In-Sc-Zn系酸化物、In-Y-
Zn系酸化物、In-La-Zn系酸化物、In-Ce-Zn系酸化物、In-Pr-Z
n系酸化物、In-Nd-Zn系酸化物、In-Sm-Zn系酸化物、In-Eu-Zn
系酸化物、In-Gd-Zn系酸化物、In-Tb-Zn系酸化物、In-Dy-Zn系
酸化物、In-Ho-Zn系酸化物、In-Er-Zn系酸化物、In-Tm-Zn系酸
化物、In-Yb-Zn系酸化物、In-Lu-Zn系酸化物、四種類の金属を含む酸化
物であるIn-Sn-Ga-Zn系酸化物、In-Hf-Ga-Zn系酸化物、In-A
l-Ga-Zn系酸化物、In-Sn-Al-Zn系酸化物、In-Sn-Hf-Zn系
酸化物、In-Hf-Al-Zn系酸化物を用いることができる。
Examples of oxide semiconductors that can be used for the
Examples of oxide semiconductors include indium oxide, tin oxide, zinc oxide, In-Zn oxides, which are oxides containing two kinds of metals, Sn-Zn oxides, Al-Zn oxides, Zn-
Mg-based oxides, Sn-Mg-based oxides, In-Mg-based oxides, In-Ga-based oxides, In-Ga-Zn-based oxides (also referred to as IGZO) which are oxides containing three types of metals, In
-Al-Zn oxide, In-Sn-Zn oxide, Sn-Ga-Zn oxide, Al-
Ga-Zn oxide, Sn-Al-Zn oxide, In-Hf-Zn oxide, In-Z
r-Zn oxide, In-Ti-Zn oxide, In-Sc-Zn oxide, In-Y-
Zn-based oxides, In-La-Zn-based oxides, In-Ce-Zn-based oxides, In-Pr-Z
n-type oxides, In-Nd-Zn-type oxides, In-Sm-Zn-type oxides, In-Eu-Zn
In-based oxides, In-Gd-Zn-based oxides, In-Tb-Zn-based oxides, In-Dy-Zn-based oxides, In-Ho-Zn-based oxides, In-Er-Zn-based oxides, In-Tm-Zn-based oxides, In-Yb-Zn-based oxides, In-Lu-Zn-based oxides, oxides containing four types of metals such as In-Sn-Ga-Zn-based oxides, In-Hf-Ga-Zn-based oxides, In-A
In-Ga-Zn based oxides, In-Sn-Al-Zn based oxides, In-Sn-Hf-Zn based oxides, and In-Hf-Al-Zn based oxides can be used.
ここで、In-Ga-Zn系酸化物とは、InとGaとZnを主成分として有する酸化
物という意味であり、InとGaとZnの比率は問わない。また、InとGaとZn以外
の金属元素が入っていてもよい。
Here, the In-Ga-Zn oxide means an oxide having In, Ga, and Zn as main components, and the ratio of In, Ga, and Zn does not matter. Also, metal elements other than In, Ga, and Zn may be contained.
また、酸化物半導体として、InMO3(ZnO)m(m>0)で表記される材料を用
いてもよい。なお、Mは、Ga、Fe、Mn及びCoから選ばれた一の金属元素又は複数
の金属元素、若しくは上記のスタビライザーとしての元素を示す。
Alternatively, the oxide semiconductor may be a material represented by InMO 3 (ZnO) m (m>0), where M represents one or more metal elements selected from Ga, Fe, Mn, and Co, or the above-mentioned element serving as a stabilizer.
例えば、In:Ga:Zn=1:1:1(=1/3:1/3:1/3)、In:Ga:
Zn=2:2:1(=2/5:2/5:1/5)、あるいはIn:Ga:Zn=3:1:
2(=1/2:1/6:1/3)の原子数比のIn-Ga-Zn系金属酸化物を用いるこ
とができる。あるいは、In:Sn:Zn=1:1:1(=1/3:1/3:1/3)、
In:Sn:Zn=2:1:3(=1/3:1/6:1/2)あるいはIn:Sn:Zn
=2:1:5(=1/4:1/8:5/8)の原子数比のIn-Sn-Zn系金属酸化物
を用いるとよい。なお、金属酸化物に含まれる金属元素の原子数比は、誤差として上記の
原子数比のプラスマイナス20%の変動を含む。
For example, In:Ga:Zn=1:1:1 (=1/3:1/3:1/3), In:Ga:
Zn=2:2:1 (=2/5:2/5:1/5), or In:Ga:Zn=3:1:
Alternatively, an In-Ga-Zn-based metal oxide having an atomic ratio of In:Sn:Zn=1:1:1 (=1/3:1/3:1/3),
In:Sn:Zn=2:1:3 (=1/3:1/6:1/2) or In:Sn:Zn
It is preferable to use an In-Sn-Zn-based metal oxide having an atomic ratio of 2:1:5 (=1/4:1/8:5/8). Note that the atomic ratio of metal elements contained in the metal oxide includes an error of ±20% from the above atomic ratio.
しかし、これらに限られず、必要とする半導体特性及び電気特性(電界効果移動度、し
きい値電圧、ばらつきなど)に応じて適切な原子数比のものを用いればよい。また、必要
とする半導体特性を得るために、キャリア密度や不純物濃度、欠陥密度、金属元素と酸素
の原子数比、原子間距離、密度等を適切なものとすることが好ましい。例えば、In-S
n-Zn系酸化物では比較的容易に高い電界効果移動度が得られる。しかしながら、In
-Ga-Zn系酸化物でも、バルク内欠陥密度を低くすることにより、電界効果移動度を
上げることができる。
However, the present invention is not limited to these, and any suitable atomic ratio may be used depending on the required semiconductor characteristics and electrical characteristics (field effect mobility, threshold voltage, variation, etc.). In order to obtain the required semiconductor characteristics, it is preferable to appropriately select the carrier density, impurity concentration, defect density, atomic ratio of metal elements to oxygen, interatomic distance, density, etc. For example, In-S
High field effect mobility can be obtained relatively easily with n-Zn oxides.
Even in the case of Ga—Zn-based oxides, the field effect mobility can be increased by lowering the defect density in the bulk.
酸化物半導体膜119は、酸化物半導体膜111に適用可能な酸化物半導体を用いるこ
とができる。また、酸化物半導体膜111を形成すると共に酸化物半導体膜119を形成
することができることから、酸化物半導体膜119は酸化物半導体膜111を構成する酸
化物半導体の金属元素を含む。
The
トランジスタ103の保護絶縁膜、及び保持容量105の誘電体膜として機能する絶縁
膜129と、絶縁膜131と、絶縁膜132とは、ゲート絶縁膜127に適用できる材料
を用いた絶縁膜である。特に、絶縁膜129及び絶縁膜131を酸化絶縁膜とし、絶縁膜
132を窒化絶縁膜とすることが好ましい。また、絶縁膜132を窒化絶縁膜とすること
で外部から水素や水などの不純物がトランジスタ103(特に酸化物半導体膜111)に
侵入することを抑制できる。なお、絶縁膜129は設けない構造であってもよい。
The insulating
また、絶縁膜129及び絶縁膜131の一方又は双方は、化学量論的組成を満たす酸素
よりも多くの酸素を含む酸化絶縁膜であることが好ましい。このようにすることで、酸化
物半導体膜111からの酸素の脱離を防止するとともに、酸素過剰領域に含まれる当該酸
素を酸化物半導体膜111に移動させ、酸素欠損を低減することが可能となる。例えば、
昇温脱離ガス分析(以下、TDS分析とする。)によって測定される酸素分子の放出量が
、1.0×1018分子/cm3以上ある酸化絶縁膜を用いることで、酸化物半導体膜1
11に含まれる酸素欠損を低減することができる。なお、絶縁膜129及び絶縁膜131
の一方又は双方において、化学量論的組成よりも過剰に酸素を含む領域(酸素過剰領域)
が部分的に存在している酸化絶縁膜であってもよく、少なくとも酸化物半導体膜111と
重畳する領域に酸素過剰領域が存在することで、酸化物半導体膜111からの酸素の脱離
を防止するとともに、酸素過剰領域に含まれる当該酸素を酸化物半導体膜111に移動さ
せ、酸素欠損を低減することが可能となる。
One or both of the insulating
By using an oxide insulating film having a release amount of oxygen molecules of 1.0× 10 molecules/cm or more as measured by thermal desorption spectroscopy (hereinafter referred to as TDS analysis),
The oxygen vacancies in the insulating
In one or both of the above, a region containing oxygen in excess of the stoichiometric composition (oxygen excess region)
The presence of an oxygen-excess region at least in a region overlapping with the
絶縁膜131が化学量論的組成を満たす酸素よりも多くの酸素を含む酸化絶縁膜である
場合、絶縁膜129は、酸素を透過する酸化絶縁膜とすることが好ましい。絶縁膜129
において、外部から絶縁膜129に入った酸素は、全て絶縁膜129を通過せず、絶縁膜
129にとどまる酸素もある。また、あらかじめ絶縁膜129に含まれており、絶縁膜1
29から外部に移動する酸素もある。そこで、絶縁膜129は酸素の拡散係数が大きい酸
化絶縁膜であることが好ましい。
In the case where the insulating
In this case, oxygen that has entered the insulating
Some oxygen moves to the outside from the insulating
また、絶縁膜129は酸化物半導体膜111と接することから、酸素を透過させるだけ
ではなく、酸化物半導体膜111との界面準位密度を低減できる酸化絶縁膜であることが
好ましい。例えば、絶縁膜129は絶縁膜131よりも膜中の欠陥密度が低い酸化絶縁膜
であることが好ましい。具体的には、電子スピン共鳴測定によるg値=2.001(E´
-center)のスピン密度が3.0×1017spins/cm3以下、好ましくは
5.0×1016spins/cm3以下の酸化絶縁膜である。なお、電子スピン共鳴測
定によるg値=2.001のスピン密度は、絶縁膜129に含まれるダングリングボンド
の存在量に対応する。
Further, since the insulating
The spin density of the insulating film 129 (g-center) is 3.0×10 17 spins/cm 3 or less, preferably 5.0×10 16 spins/cm 3 or less. Note that the spin density at g value=2.001 measured by electron spin resonance corresponds to the amount of dangling bonds present in the insulating
絶縁膜129の厚さは、5nm以上150nm以下、好ましくは5nm以上50nm以
下、好ましくは10nm以上30nm以下とすることができる。絶縁膜131の厚さは、
30nm以上500nm以下、好ましくは150nm以上400nm以下とすることがで
きる。
The thickness of the insulating
The thickness can be set to 30 nm or more and 500 nm or less, and preferably 150 nm or more and 400 nm or less.
また、酸化物半導体膜111上に設けられる絶縁膜129を、酸素を透過させると共に
、酸化物半導体膜111との界面準位密度を低減できる酸化絶縁膜とし、絶縁膜131を
、酸素過剰領域を含む酸化絶縁膜又は化学量論的組成を満たす酸素よりも多くの酸素を含
む酸化絶縁膜とすることで、酸化物半導体膜111へ酸素を供給することが容易になり、
酸化物半導体膜111からの酸素の脱離を防止すると共に、絶縁膜131に含まれる酸素
を酸化物半導体膜111に移動させ、酸化物半導体膜111に含まれる酸素欠損を補填す
ることが可能となる。この結果、トランジスタ103がノーマリーオン特性となることを
抑制することができる。
In addition, the insulating
This makes it possible to prevent oxygen from being released from the
なお、絶縁膜129及び絶縁膜131の一方又は双方を、酸化窒化シリコン又は窒化酸
化シリコンなど、窒素を含む酸化絶縁膜とする場合、SIMSより得られる窒素濃度は、
SIMS検出下限以上3×1020atoms/cm3未満、好ましくは1×1018a
toms/cm3以上1×1020atoms/cm3以下とすることが好ましい。この
ようにすることで、トランジスタ103に含まれる酸化物半導体膜111への窒素の移動
量を少なくすることができる。また、このようにすることで、窒素を含む酸化絶縁膜自体
の欠陥量を少なくすることができる。
Note that in the case where one or both of the insulating
SIMS detection limit or more and less than 3×10 20 atoms/cm 3 , preferably 1×10 18 a
The concentration of nitrogen in the oxide insulating film containing nitrogen is preferably greater than or equal to 1×10 20 atoms/cm 3 and less than or equal to 1×10 20 atoms/cm 3. This can reduce the amount of nitrogen transferred to the
絶縁膜132を窒化絶縁膜とする場合、絶縁膜129及び絶縁膜131の一方又は双方
が窒素に対するバリア性を有する絶縁膜であることが好ましい。例えば、緻密な酸化絶縁
膜とすることで窒素に対するバリア性を有することができ、具体的には、25℃において
0.5重量%のフッ酸を用いた場合のエッチング速度が10nm/分以下である酸化絶縁
膜とすることが好ましい。
When the insulating
絶縁膜132として、水素含有量が少ない窒化絶縁膜を設けることができる。当該窒化
絶縁膜としては、例えば、TDS分析によって測定される水素分子の放出量が、5.0×
1021/cm3未満であり、好ましくは3.0×1021/cm3未満であり、さらに
好ましくは1.0×1021/cm3未満である窒化絶縁膜である。
As the insulating
The nitride insulating film has a concentration of less than 10 21 /cm 3 , preferably less than 3.0×10 21 /cm 3 , and more preferably less than 1.0×10 21 /cm 3 .
また、上記窒化絶縁膜は段差被覆性に優れていることからトランジスタ103の保護絶
縁膜として有用である。
In addition, the nitride insulating film has excellent step coverage and is therefore useful as a protective insulating film for the
絶縁膜132は、外部から水素や水などの不純物の侵入を抑制する機能を発揮できる厚
さとする。例えば、50nm以上200nm以下、好ましくは50nm以上150nm以
下、さらに好ましくは50nm以上100nm以下とすることができる。
The insulating
また、絶縁膜131上に設けられる絶縁膜132として、窒化絶縁膜を用いることで、
外部から水素や水などの不純物が、酸化物半導体膜111に侵入することを抑制できる。
さらには、絶縁膜132として、水素含有量が少ない窒化絶縁膜を設けることで、トラン
ジスタ103の電気特性変動を抑制することができる。
In addition, by using a nitride insulating film as the insulating
Impurities such as hydrogen and water can be prevented from entering the
Furthermore, by providing a nitride insulating film with a low hydrogen content as the insulating
また、絶縁膜131と絶縁膜132との間に、有機シランガスを用いたCVD法により
形成した酸化シリコン膜を設けてもよい。当該酸化シリコン膜は段差被覆性に優れている
ことからトランジスタ103の保護絶縁膜として有用である。当該酸化シリコン膜は30
0nm以上600nm以下で設けることができる。有機シランガスとしては、珪酸エチル
(TEOS:化学式Si(OC2H5)4)、テトラメチルシラン(TMS:化学式Si
(CH3)4)、テトラメチルシクロテトラシロキサン(TMCTS)、オクタメチルシ
クロテトラシロキサン(OMCTS)、ヘキサメチルジシラザン(HMDS)、トリエト
キシシラン(SiH(OC2H5)3)、トリスジメチルアミノシラン(SiH(N(C
H3)2)3)などのシリコン含有化合物を用いることができる。
Alternatively, a silicon oxide film formed by a CVD method using an organosilane gas may be provided between the insulating
The organic silane gas may be ethyl silicate (TEOS: chemical formula Si(OC 2 H 5 ) 4 ), tetramethylsilane (TMS: chemical formula Si
(CH 3 ) 4 ), tetramethylcyclotetrasiloxane (TMCTS), octamethylcyclotetrasiloxane (OMCTS), hexamethyldisilazane (HMDS), triethoxysilane (SiH(OC 2 H 5 ) 3 ), trisdimethylaminosilane (SiH(N(C
Silicon-containing compounds such as H 3 ) 2 ) 3 ) can be used.
画素電極121は、透光性を有する導電膜を用いて形成する。透光性を有する導電膜は
、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを
含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むイン
ジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物など
の透光性を有する導電性材料で設ける。
The
基板150は、基板102に適用できる基材を用いることができる。
遮光膜152は、ブラックマトリクスとも呼ばれ、液晶表示装置においてバックライト
などの光源の光漏れの抑制や、カラーフィルタを用いてカラー表示を行う際に生じる混色
によるコントラスト低下の抑制などのために設けられる。遮光膜152は、汎用されてい
るものを用いて設けることができる。例えば、遮光性を有する材料として金属や、顔料を
含む有機樹脂などが挙げられる。なお、遮光膜152は、トランジスタ103と重畳する
領域の他、走査線駆動回路104、信号線駆動回路106(図1参照)などの画素部10
0以外の領域に設けてもよい。
The light-shielding
It may be provided in an area other than 0.
また、画素部100において、各画素に設けられる遮光膜の間に、所定の波長の光を透
過させる機能を有する着色膜を設けてもよい。さらには、遮光膜及び着色膜と、対向電極
の間にオーバーコート膜を設けてもよい。
Furthermore, a colored film having a function of transmitting light of a predetermined wavelength may be provided between the light-shielding films provided in each pixel in the
対向電極154は、画素電極121に適用できる材料を適宜用いて設ける。
The opposing
配向膜156及び配向膜158は、ポリアミドなどの汎用されているものを用いて設け
ることができる。
The
液晶160は、サーモトロピック液晶、低分子液晶、高分子液晶、高分子分散型液晶、
強誘電性液晶、反強誘電性液晶などを用いることができる。これらの液晶材料は、条件に
より、コレステリック相、スメクチック相、キュービック相、カイラルネマチック相、等
方相などを示す。
The
Ferroelectric liquid crystals, antiferroelectric liquid crystals, etc. can be used. These liquid crystal materials exhibit a cholesteric phase, a smectic phase, a cubic phase, a chiral nematic phase, an isotropic phase, etc., depending on the conditions.
また、液晶160は、配向膜を用いないブルー相を示す液晶を用いてもよい。ブルー相
は液晶相の一つであり、コレステリック液晶を昇温していくと、コレステリック相から等
方相へ転移する直前に発現する相である。ブルー相は狭い温度範囲でしか発現しないため
、温度範囲を改善するためにカイラル剤を混合させた液晶組成物を用いる。なお、配向膜
は有機樹脂で形成されており、有機樹脂は水素又は水などを含むことから、本発明の一態
様である半導体装置のトランジスタの電気特性を低下させるおそれがある。そこで、液晶
160として、ブルー相を用いることで、有機樹脂を用いずに本発明の一態様である半導
体装置を作製することができ、信頼性の高い半導体装置を得ることができる。
The
なお、液晶素子108は、液晶素子の108の表示モードにもとづいて、画素電極12
1及び対向電極154などの形状の変形や、リブと呼ばれる突起の形成など、適宜構成を
変えることができる。
The
The configuration can be changed as appropriate, for example, by modifying the shapes of the
〈半導体装置の作製方法〉
次に、上記の半導体装置の作製方法について、図6及び図7を用いて説明する。
<Method for Manufacturing Semiconductor Device>
Next, a method for manufacturing the above semiconductor device will be described with reference to FIGS.
まず、基板102に走査線107及び容量線115を形成し、走査線107及び容量線
115を覆うように後にゲート絶縁膜127に加工される絶縁膜126を形成し、絶縁膜
126の走査線107と重畳する領域に酸化物半導体膜111を形成し、後に画素電極1
21が形成される領域と重畳するように酸化物半導体膜119を形成する(図6(A)参
照)。
First, the
An
走査線107及び容量線115は、上記列挙した材料を用いて導電膜を形成し、当該導
電膜上にマスクを形成し、当該マスクを用いて加工することにより形成できる。当該導電
膜は、蒸着法、CVD法、スパッタリング法、スピンコート法などの各種成膜方法を用い
ることができる。なお、当該導電膜の厚さは特に限定されず、形成する時間や所望の抵抗
率などを考慮して決めることができる。当該マスクは、例えば第1のフォトリソグラフィ
工程によって形成したレジストマスクとすることができる。また、当該導電膜の加工はド
ライエッチング及びウェットエッチングの一方又は双方によって行うことができる。
The
絶縁膜126は、ゲート絶縁膜127に適用可能な材料を用いて、CVD法又はスパッ
タリング法などの各種成膜方法を用いて形成することができる。また、ゲート絶縁膜12
7に酸化ガリウムを適用する場合は、MOCVD(Metal Organic Che
mical Vapor Deposition)法を用いて絶縁膜126を形成するこ
とができる。
The insulating
When gallium oxide is applied to 7, MOCVD (Metal Organic Chemical Vapor Deposition) is used.
The insulating
酸化物半導体膜111及び酸化物半導体膜119は、上記列挙した酸化物半導体を用い
て酸化物半導体膜を形成し、当該酸化物半導体膜上にマスクを形成し、当該マスクを用い
て加工することにより形成できる。このため、酸化物半導体膜111及び酸化物半導体膜
119は同じ金属元素で構成される。当該酸化物半導体膜は、スパッタリング法、塗布法
、パルスレーザー蒸着法、レーザーアブレーション法などを用いて形成することができる
。印刷法を用いることで、素子分離された酸化物半導体膜111及び酸化物半導体膜11
9をゲート絶縁膜127上に直接形成することができる。スパッタリング法で当該酸化物
半導体膜を形成する場合、プラズマを発生させるための電源装置は、RF電源装置、AC
電源装置又はDC電源装置などを適宜用いることができる。スパッタリングガスは、希ガ
ス(代表的にはアルゴン)、酸素、又は希ガス及び酸素の混合ガスを適宜用いる。なお、
希ガス及び酸素の混合ガスの場合、希ガスに対して酸素のガス比を高めることが好ましい
。また、ターゲットは、形成する酸化物半導体膜の組成にあわせて、適宜選択すればよい
。なお、当該マスクは、例えば第2のフォトリソグラフィ工程によって形成したレジスト
マスクとすることができる。また、当該酸化物半導体膜の加工はドライエッチング及びウ
ェットエッチングの一方又は双方によって行うことができる。所望の形状にエッチングで
きるよう、材料に合わせてエッチング条件(エッチングガスやエッチング液、エッチング
時間、温度など)を適宜設定する。
The
9 can be formed directly on the
A power supply or a DC power supply can be appropriately used. A rare gas (typically argon), oxygen, or a mixed gas of a rare gas and oxygen can be appropriately used as the sputtering gas.
In the case of a mixed gas of a rare gas and oxygen, it is preferable to increase the gas ratio of oxygen to the rare gas. The target may be appropriately selected depending on the composition of the oxide semiconductor film to be formed. Note that the mask can be a resist mask formed by, for example, a second photolithography process. The oxide semiconductor film can be processed by one or both of dry etching and wet etching. Etching conditions (etching gas, etching solution, etching time, temperature, and the like) are appropriately set depending on the material so that the oxide semiconductor film can be etched into a desired shape.
酸化物半導体膜111及び酸化物半導体膜119を形成した後に加熱処理をし、酸化物
半導体膜111及び酸化物半導体膜119の脱水素化又は脱水化をすることが好ましい。
当該加熱処理の温度は、代表的には、150℃以上基板歪み点未満、好ましくは200℃
以上450℃以下、更に好ましくは300℃以上450℃以下とする。なお、当該加熱処
理は酸化物半導体膜111及び酸化物半導体膜119に加工する前の酸化物半導体膜に行
ってもよい。
After the
The temperature of the heat treatment is typically 150° C. or higher and lower than the substrate distortion point, preferably 200° C.
The heat treatment is preferably performed at a temperature higher than or equal to 450° C., more preferably at a temperature higher than or equal to 300° C. and lower than or equal to 450° C. Note that the heat treatment may be performed on the
当該加熱処理において、加熱処理装置は電気炉に限られず、加熱されたガスなどの媒体
からの熱伝導、又は熱輻射によって、被処理物を加熱する装置であってもよい。例えば、
GRTA(Gas Rapid Thermal Anneal)装置、LRTA(La
mp Rapid Thermal Anneal)装置等のRTA(Rapid Th
ermal Anneal)装置を用いることができる。LRTA装置は、ハロゲンラン
プ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリ
ウムランプ、高圧水銀ランプなどのランプから発する光(電磁波)の輻射により、被処理
物を加熱する装置である。GRTA装置は、高温のガスを用いて加熱処理を行う装置であ
る。
In the heat treatment, the heat treatment device is not limited to an electric furnace, and may be a device that heats the object to be treated by heat conduction or heat radiation from a medium such as a heated gas. For example,
GRTA (Gas Rapid Thermal Anneal) equipment, LRTA (La
Rapid Thermal Anneal (RTA) equipment such as
A LRTA apparatus can be used. The LRTA apparatus is an apparatus that heats the workpiece by radiating light (electromagnetic waves) emitted from a lamp such as a halogen lamp, a metal halide lamp, a xenon arc lamp, a carbon arc lamp, a high-pressure sodium lamp, or a high-pressure mercury lamp. The GRTA apparatus is an apparatus that performs heat treatment using a high-temperature gas.
当該加熱処理は、窒素、酸素、超乾燥空気(水の含有量が20ppm以下、好ましくは
1ppm以下、好ましくは10ppb以下の空気)、又は希ガス(アルゴン、ヘリウム等
)の雰囲気下で行えばよい。なお、上記窒素、酸素、超乾燥空気、又は希ガスに水素、水
などが含まれないことが好ましい。不活性ガス雰囲気で加熱した後、酸素雰囲気で加熱し
てもよい。なお、処理時間は3分~24時間とする。
The heat treatment may be performed in an atmosphere of nitrogen, oxygen, ultra-dry air (air with a water content of 20 ppm or less, preferably 1 ppm or less, and preferably 10 ppb or less), or a rare gas (argon, helium, etc.). Note that it is preferable that the nitrogen, oxygen, ultra-dry air, or rare gas does not contain hydrogen, water, or the like. After heating in an inert gas atmosphere, heating in an oxygen atmosphere may be performed. Note that the treatment time is 3 minutes to 24 hours.
なお、基板102と、走査線107及び容量線115並びにゲート絶縁膜127との間
に下地絶縁膜を設ける場合、当該下地絶縁膜は、酸化シリコン、酸化窒化シリコン、窒化
シリコン、窒化酸化シリコン、酸化ガリウム、酸化ハフニウム、酸化イットリウム、酸化
アルミニウム、酸化窒化アルミニウムなどで形成することができる。なお、下地絶縁膜と
して、窒化シリコン、酸化ガリウム、酸化ハフニウム、酸化イットリウム、酸化アルミニ
ウムなどで形成することで、基板102から不純物、代表的にはアルカリ金属、水、水素
などが酸化物半導体膜111に拡散することを抑制できる。下地絶縁膜は、スパッタリン
グ法又はCVD法を用いて形成することができる。
Note that in the case where a base insulating film is provided between the
次に、絶縁膜126に容量線115に達する開口123を形成してゲート絶縁膜127
を形成した後、トランジスタ103のソース電極を含む信号線109、トランジスタ10
3のドレイン電極を含む導電膜113、酸化物半導体膜119と容量線115とを電気的
に接続する導電膜125を形成する(図6(B)参照)。
Next, an
After forming the
Then, the
開口123は、絶縁膜126の容量線115と重畳する領域の一部が露出されるように
、第3のフォトリソグラフィ工程によりマスクを形成し、当該マスクを用いて加工するこ
とで形成できる。なお、当該マスク及び当該加工は、走査線107及び容量線115と同
じようにして行うことができる。
The
信号線109、導電膜113及び導電膜125は、信号線109、導電膜113及び導
電膜125に適用できる材料を用いて導電膜を形成し、当該導電膜上に、第4のフォトリ
ソグラフィ工程によりマスクを形成し、当該マスクを用いて加工することにより形成でき
る。当該マスク及び当該加工は、走査線107及び容量線115と同じようにして行うこ
とができる。なお、信号線109及び導電膜113を形成した後、酸化物半導体膜111
の表面を洗浄することで、トランジスタ103の電気特性の変動を低減することができる
。例えば、希釈したリン酸溶液を用いることができ、具体的には85%のリン酸を100
倍に希釈したリン酸溶液を用いることができる。
The
By cleaning the surface of the
A phosphate solution diluted 2-fold can be used.
次に、酸化物半導体膜111、酸化物半導体膜119、信号線109、導電膜113、
導電膜125、及びゲート絶縁膜127上に絶縁膜128を形成し、絶縁膜128上に絶
縁膜130を形成し、絶縁膜130上に絶縁膜133を形成する(図7(A)参照)。な
お、絶縁膜128、絶縁膜130及び絶縁膜133は連続して形成することが好ましい。
このようにすることで、絶縁膜128、絶縁膜130及び絶縁膜133のそれぞれの界面
に不純物が混入することを抑制できる。
Next, the
An insulating
In this manner, impurities can be prevented from being mixed into the interfaces of the insulating
絶縁膜128は、絶縁膜129に適用可能な材料を用いて、CVD法又はスパッタリン
グ法などの各種成膜方法を用いて形成することができる。絶縁膜130は、絶縁膜131
に適用可能な材料を用いて形成できる。絶縁膜133は、絶縁膜132に適用可能な材料
を用いて形成できる。
The insulating
The insulating
絶縁膜129に酸化物半導体膜111との界面準位密度を低減できる酸化絶縁膜を適用
する場合、絶縁膜128は以下の形成条件を用いて形成できる。なお、ここでは当該酸化
絶縁膜として、酸化シリコン膜又は酸化窒化シリコン膜を形成する場合について記載する
。当該形成条件は、プラズマCVD装置の真空排気された処理室内に載置された基板を1
80℃以上400℃以下、さらに好ましくは200℃以上370℃以下に保持し、処理室
に原料ガスのシリコンを含む堆積性気体及び酸化性気体を導入して処理室内における圧力
を20Pa以上250Pa以下、さらに好ましくは40Pa以上200Pa以下とし、処
理室内に設けられた電極に高周波電力を供給する条件である。
In the case where an oxide insulating film capable of reducing the interface state density with the
The conditions are as follows: the temperature is maintained at 80° C. or higher and 400° C. or lower, and more preferably 200° C. or higher and 370° C. or lower; a deposition gas containing silicon as a raw material gas and an oxidizing gas are introduced into the processing chamber to set the pressure in the processing chamber to 20 Pa or higher and 250 Pa or lower, and more preferably 40 Pa or higher and 200 Pa or lower; and high-frequency power is supplied to an electrode provided in the processing chamber.
シリコンを含む堆積性気体の代表例としては、シラン、ジシラン、トリシラン、フッ化
シランなどがある。酸化性気体としては、酸素、オゾン、一酸化二窒素、二酸化窒素など
がある。
Representative examples of silicon-containing deposition gases include silane, disilane, trisilane, fluorinated silane, etc. Oxidizing gases include oxygen, ozone, nitrous oxide, nitrogen dioxide, etc.
なお、シリコンを含む堆積性気体に対する酸化性気体量を100倍以上とすることで、
絶縁膜128(絶縁膜129)に含まれる水素含有量を低減することが可能であると共に
、絶縁膜128(絶縁膜129)に含まれるダングリングボンドを低減することができる
。絶縁膜130(絶縁膜131)から移動する酸素は、絶縁膜128(絶縁膜129)に
含まれるダングリングボンドによって捕獲される場合があるため、絶縁膜128(絶縁膜
129)に含まれるダングリングボンドが低減されていると、絶縁膜130(絶縁膜13
1)に含まれる酸素を酸化物半導体膜111に効率よく移動させることができ、酸化物半
導体膜111に含まれる酸素欠損を低減することが可能である。この結果、酸化物半導体
膜111に混入する水素量を低減できると共に酸化物半導体膜111に含まれる酸素欠損
を低減させることが可能である。
In addition, by making the amount of oxidizing
It is possible to reduce the hydrogen content in the insulating film 128 (insulating film 129) and also to reduce the dangling bonds in the insulating film 128 (insulating film 129). Since oxygen moving from the insulating film 130 (insulating film 131) may be captured by the dangling bonds in the insulating film 128 (insulating film 129), when the dangling bonds in the insulating film 128 (insulating film 129) are reduced, the insulating film 130 (insulating film 131) can be easily oxidized.
1) can be efficiently transferred to the
絶縁膜131を上記の酸素過剰領域を含む酸化絶縁膜又は化学量論的組成を満たす酸素
よりも多くの酸素を含む酸化絶縁膜とする場合、絶縁膜130は以下の形成条件を用いて
形成できる。なお、ここでは当該酸化絶縁膜として、酸化シリコン膜又は酸化窒化シリコ
ン膜を形成する場合について記載する。当該形成条件は、プラズマCVD装置の真空排気
された処理室内に載置された基板を180℃以上260℃以下、さらに好ましくは180
℃以上230℃以下に保持し、処理室に原料ガスを導入して処理室内における圧力を10
0Pa以上250Pa以下、さらに好ましくは100Pa以上200Pa以下とし、処理
室内に設けられた電極に0.17W/cm2以上0.5W/cm2以下、さらに好ましく
は0.25W/cm2以上0.35W/cm2以下の高周波電力を供給する条件である。
When the insulating
The temperature was kept at 230° C. or higher, and the source gas was introduced into the processing chamber to reduce the pressure in the processing chamber to 10
The pressure is set to 0 Pa or more and 250 Pa or less, more preferably 100 Pa or more and 200 Pa or less, and high-frequency power of 0.17 W/cm 2 or more and 0.5 W/cm 2 or less, more preferably 0.25 W/cm 2 or more and 0.35 W/cm 2 or less is supplied to the electrode provided in the processing chamber.
絶縁膜130の原料ガスは、絶縁膜128の形成に適用できる原料ガスとすることがで
きる。
The source gas for the insulating
絶縁膜130の形成条件として、上記圧力の処理室において上記パワー密度の高周波電
力を供給することで、プラズマ中で原料ガスの分解効率が高まり、酸素ラジカルが増加し
、原料ガスの酸化が進むため、絶縁膜130中における酸素含有量が化学量論的組成より
も多くなる。しかしながら、基板温度が、上記温度であると、シリコンと酸素の結合力が
弱いため、加熱により酸素の一部が脱離する。この結果、化学量論的組成を満たす酸素よ
りも多くの酸素を含み、加熱により酸素の一部が脱離する酸化絶縁膜を形成することがで
きる。また、酸化物半導体膜111上に絶縁膜128が設けられている。このため、絶縁
膜130の形成工程において、絶縁膜128が酸化物半導体膜111の保護膜となる。こ
の結果、パワー密度の高い高周波電力を用いて絶縁膜130を形成しても、酸化物半導体
膜111へのダメージを抑制できる。
As a forming condition of the insulating
また、絶縁膜130は膜厚を厚くすることで加熱によって脱離する酸素の量を多くする
ことができることから、絶縁膜130は絶縁膜128より厚く設けることが好ましい。絶
縁膜128を設けることで絶縁膜130を厚く設ける場合でも被覆性を良好にすることが
できる。
In addition, since the amount of oxygen desorbed by heating can be increased by increasing the thickness of the insulating
絶縁膜132を水素含有量が少ない窒化絶縁膜で設ける場合、絶縁膜133は以下の形
成条件を用いて形成できる。なお、ここでは当該窒化絶縁膜として、窒化シリコン膜を形
成する場合について記載する。当該形成条件は、プラズマCVD装置の真空排気された処
理室内に載置された基板を80℃以上400℃以下、さらに好ましくは200℃以上37
0℃以下に保持し、処理室に原料ガスを導入して処理室内における圧力を100Pa以上
250Pa以下とし、好ましくは100Pa以上200Pa以下とし、処理室内に設けら
れた電極に高周波電力を供給する条件である。
When the insulating
The conditions are as follows: the temperature is kept at 0° C. or less, a source gas is introduced into the processing chamber to set the pressure in the processing chamber to 100 Pa or more and 250 Pa or less, preferably 100 Pa or more and 200 Pa or less, and high frequency power is supplied to an electrode provided in the processing chamber.
絶縁膜133の原料ガスとしては、シリコンを含む堆積性気体、窒素、及びアンモニア
を用いることが好ましい。シリコンを含む堆積性気体の代表例としては、シラン、ジシラ
ン、トリシラン、フッ化シランなどがある。また、窒素の流量は、アンモニアの流量に対
して5倍以上50倍以下、好ましくは10倍以上50倍以下とすることが好ましい。なお
、原料ガスとしてアンモニアを用いることで、シリコンを含む堆積性気体及び窒素の分解
を促すことができる。これは、アンモニアがプラズマエネルギーや熱エネルギーによって
解離し、解離することで生じるエネルギーが、シリコンを含む堆積性気体分子の結合及び
窒素分子の結合の分解に寄与するためである。このようにすることで、水素含有量が少な
く、外部から水素や水などの不純物の侵入を抑制することが可能な窒化シリコン膜を形成
することができる。
As the source gas of the insulating
なお、絶縁膜131と絶縁膜132との間に、有機シランガスを用いたCVD法により
形成した酸化シリコン膜を設ける場合は、上記列挙した有機シランガスを用いてCVD法
により酸化シリコン膜を絶縁膜130上に形成する。
In addition, when a silicon oxide film formed by a CVD method using an organosilane gas is provided between the insulating
少なくとも絶縁膜130を形成した後に加熱処理を行い、絶縁膜128又は絶縁膜13
0に含まれる酸素を少なくとも酸化物半導体膜111に移動させ、酸化物半導体膜111
の酸素欠損を低減することが好ましい。なお、当該加熱処理は、酸化物半導体膜111及
び酸化物半導体膜119の脱水素化又は脱水化を行う加熱処理の詳細を参照して適宜行う
ことができる。
After at least the insulating
At least oxygen contained in the
Note that the heat treatment can be performed as appropriate with reference to the details of the heat treatment for dehydrogenating or dehydrating the
また、トランジスタ103の好ましい形成手順の1つは、絶縁膜130として、化学量
論的組成を満たす酸素よりも多くの酸素を含み、加熱により酸素の一部が脱離する酸化絶
縁膜を形成し、絶縁膜130を形成した後に350℃の加熱処理を行い、上記列挙した有
機シランガスを用い、基板温度を350℃に保持したCVD法で酸化シリコン膜を形成し
、絶縁膜132として基板温度を350℃として、水素含有量が少ない窒化絶縁膜を形成
することである。
In addition, one of the preferable procedures for forming the
次に、絶縁膜128、絶縁膜130及び絶縁膜133の導電膜113と重畳する領域に
、第5のフォトリソグラフィ工程によりマスクを形成した後、絶縁膜128、絶縁膜13
0及び絶縁膜133をエッチングして、導電膜113に達する開口117を形成すると共
に、絶縁膜129、絶縁膜131及び絶縁膜132を形成する(図7(B)参照)。次に
、開口117及び絶縁膜132上に画素電極121を形成する(図5参照)。
Next, a mask is formed in a region of the insulating
The
開口117は、開口123と同様にして形成することができる。画素電極121は、上
記列挙した材料を用い、開口117を通じて導電膜113に接する導電膜を形成し、当該
導電膜上に第6のフォトリソグラフィ工程によりマスクを形成し、当該マスクを用いて加
工することにより形成できる。なお、当該マスク及び当該加工は、走査線107及び容量
線115と同じようにして行うことができる。
The
次に、絶縁膜132上及び画素電極121上に配向膜158を形成する。また、基板1
50上に遮光膜152を形成する。また、遮光膜152を覆うように対向電極154を形
成し、対向電極154上に配向膜156を形成する。配向膜158上に液晶160を設け
て、配向膜156が液晶160に接するように基板150を基板102上に設けてシール
材(図示せず)によって基板102と基板150とを固定する。
Next, an
A light-shielding
配向膜156及び配向膜158は、上記した材料を用いてスピンコート法や印刷法など
各種成膜方法を適宜利用することで形成できる。
The
遮光膜152は、上記列挙した材料を用いて、スパッタリング法で成膜し、マスクを用
いて加工することで形成できる。
The light-shielding
対向電極154は、画素電極121に適用できる材料を用いて、CVD法やスパッタリ
ング法などの各種成膜方法を利用して形成できる。
The
液晶160は、配向膜158上にディスペンサ法(滴下法)で直接設けることができる
。また、基板102と基板150とを貼り合わせてから毛細管現象などを用いて液晶16
0を注入させてもよい。また、液晶160は、配向させやすくするために、配向膜156
及び配向膜158にラビング工程を行うことが好ましい。
The
In addition, the
In addition, it is preferable to perform a rubbing process on the
以上の工程により、本発明の一態様である半導体装置を作製することができる(図5参
照)。
Through the above steps, a semiconductor device which is one embodiment of the present invention can be manufactured (see FIG. 5).
〈変形例1〉
本発明の一態様である半導体装置において、保持容量を構成する一方の電極として機能
する酸化物半導体膜と、容量線との接続は適宜変更することができる。例えば、さらに開
口率を高めるために、導電膜を介せず、容量線に直接半導体膜が接する構造とすることが
できる。本構造の具体例について、図8及び図9を用いて説明する。
<
In the semiconductor device according to one embodiment of the present invention, the connection between the oxide semiconductor film that functions as one electrode of a storage capacitor and a capacitor line can be changed as appropriate. For example, in order to further increase the aperture ratio, a structure in which the semiconductor film is in direct contact with the capacitor line without an intermediate conductive film can be used. A specific example of this structure will be described with reference to FIGS.
なお、以下、変形例を示す図面においては、図面の明瞭化のため、基板150、遮光膜
152、対向電極154、配向膜156、配向膜158、及び液晶160を省略している
。また、変形例を示す図面において、図4又は図5で用いた符号を適宜用いる。なお、以
下の変形例では、図4及び図5に示した構造と異なる点についてのみ説明する。
In the drawings showing the modified examples below, the
本構造の具体例について、図8及び図9を用いて説明する。図8は画素101の上面図
であり、図9(A)は図8の一点鎖線A1-A2間、及び一点鎖線B1-B2間の断面図
である。
A specific example of this structure will be described with reference to Fig. 8 and Fig. 9. Fig. 8 is a top view of the
図8及び図9に示した画素101において、保持容量145の一方の電極として機能す
る酸化物半導体膜119は、容量線115と開口143において直接接している。図4及
び図5に示す保持容量105のように、導電膜125を介さずに酸化物半導体膜119及
び容量線115が直接接しており、遮光膜となる導電膜125が形成されないため、画素
の開口率をさらに高めることができる。これは、図6(A)において、酸化物半導体膜1
11、119を形成する前に、容量線115を露出する開口を形成した後、酸化物半導体
膜111、119を形成すればよい。
8 and 9, the
Before the formation of the
また、図9においては、開口143を容量線115上にのみ設けたが、図10に示すよ
うに、容量線115及び基板102のそれぞれ一部が露出するようにゲート絶縁膜127
を形成し、容量線115及び基板102上に酸化物半導体膜119を形成して、酸化物半
導体膜119が容量線115と接する面積を増大させてもよい。これは、図6(A)にお
いて、酸化物半導体膜111、119を形成する前に、容量線115及び基板102のそ
れぞれ一部が露出するようにゲート絶縁膜127を形成した後、酸化物半導体膜111、
119を形成すればよい。この結果、開口率を高めることができると共に、酸化物半導体
膜119の導電性が増大し、酸化物半導体膜119を容易に導通状態にさせることができ
るため、保持容量146を容易に機能させることができる。
9, the
6A , before the
As a result, the aperture ratio can be increased, and the conductivity of the
〈変形例2〉
本発明の一態様である半導体装置において、保持容量を構成する一方の電極として機能
する酸化物半導体膜と、容量線との接続は適宜変更することができる。例えば、当該半導
体膜と導電膜の接触抵抗を低減させるために、当該導電膜を当該半導体膜の外周に沿って
接して設けることができる。本構造の具体例について、図11及び図12を用いて説明す
る。なお、図11は本構造の画素101の上面図を示し、図12(A)は図11の一点鎖
線A1-A2間、及び一点鎖線B1-B2間の断面図であり、図12(B)は図11の一
点鎖線C1-C2間の断面図である。
<
In a semiconductor device according to one embodiment of the present invention, a connection between an oxide semiconductor film that functions as one electrode of a storage capacitor and a capacitor line can be changed as appropriate. For example, in order to reduce contact resistance between the semiconductor film and a conductive film, the conductive film can be provided in contact with the semiconductor film along its outer periphery. A specific example of this structure will be described with reference to FIGS. 11 and 12. Note that FIG. 11 is a top view of a
図11及び図12に示した画素101において、導電膜167は、酸化物半導体膜11
9の外周に沿って接しており、開口123を通じて容量線115と接して設けられている
。また、導電膜167は酸化物半導体膜119の端部を覆うように設けられている。導電
膜167は、信号線109、導電膜113及び導電膜125の形成工程を利用して形成で
きる。それゆえ、導電膜167は遮光性を有する場合があるため、ループ状に形成するこ
とが好ましい。なお、導電膜167と酸化物半導体膜119との接触面積が大きくなるほ
ど、酸化物半導体膜119の導電性が増大し、酸化物半導体膜119を容易に導通状態に
させることができるため、保持容量165の一方の電極として容易に機能する。
In the
9 and is in contact with the
また、図11及び図12に示した画素101において、酸化物半導体膜119及び容量
線115は導電膜167に接するようにするため、酸化物半導体膜119の形状を適宜変
えることできる。
In addition, in the
また、導電膜167はループ状の部分が分離された状態で酸化物半導体膜119に接し
て設けられていてもよい。
Alternatively, the
〈変形例3〉
本発明の一態様である半導体装置において、保持容量を構成する一方の電極として機能
する酸化物半導体膜と、容量線との接続は適宜変更することができる。例えば、図13及
び図14に示した画素101のように、信号線109を形成する工程を利用して容量線1
75を形成することができる。
<Modification 3>
In the semiconductor device according to one embodiment of the present invention, the connection between the oxide semiconductor film which functions as one electrode of a storage capacitor and a capacitor line can be changed as appropriate. For example, as in the
75 can be formed.
なお、図13は本構造の画素101の上面図を示し、図14は図13の一点鎖線A1-
A2間、一点鎖線B1-B2間、及び一点鎖線D1-D2間の断面図である。
13 shows a top view of the
13A and 13B are cross-sectional views taken along dashed lines B1-B2 and D1-D2, respectively.
容量線175は、信号線109と平行方向に延伸して設けられている。なお、信号線1
09及び容量線175は、信号線駆動回路106(図1(A)参照)に電気的に接続され
ている。
The
The signal
図13及び図14に示した画素101において、酸化物半導体膜119上に設けられる
絶縁膜129、絶縁膜131及び絶縁膜132を介して酸化物半導体膜119と画素電極
121とが重畳する領域が、保持容量174となる。
In the
容量線175のように、容量線を信号線109と平行方向に延伸して設ける場合は、画
素の形状を、図13に示す画素101のように、信号線109と平行な辺と比較して走査
線107と平行な辺の方が長い形状とすることが好ましい。なぜなら、画素の形状が、走
査線107と平行な辺と比較して信号線109と平行な辺のほうが長い形状である場合に
比べて、画素電極121及び容量線175が重なる面積を縮小することが可能であり、開
口率を向上させることができるからである。
When a capacitance line is provided extending in a direction parallel to the
〈変形例4〉
本発明の一態様である半導体装置において、保持容量を構成する一方の電極、及び容量
線を半導体膜(具体的には酸化物半導体膜)とすることができる。具体例について、図1
5を用いて説明する。なお、ここでは、図4及び図5で説明した酸化物半導体膜119及
び容量線115と異なる、酸化物半導体膜198ついてのみ説明する。図15は、本変形
例の画素101の上面図であり、図15に示した画素101において、保持容量197の
一方の電極及び容量線を兼ねる酸化物半導体膜198が設けられている。酸化物半導体膜
198は信号線109と平行方向に延伸した領域を有し、当該領域は容量線として機能す
る。酸化物半導体膜198において、画素電極121と重畳する領域は保持容量197の
一方の電極として機能する。なお、酸化物半導体膜198は図15に示した画素101に
設けられるトランジスタ103に含まれる酸化物半導体膜111を形成する工程を利用し
て形成することができる。
<Modification 4>
In a semiconductor device according to one embodiment of the present invention, one electrode of a storage capacitor and a capacitor line can be formed using a semiconductor film (specifically, an oxide semiconductor film).
5. Note that only the
酸化物半導体膜198は、画素101それぞれにおいて走査線107と重畳するように
1つの酸化物半導体膜として設けることができる。つまり、酸化物半導体膜198は、1
行分全ての画素101において離間せず一続きの酸化物半導体膜として設けることができ
る。
The
The oxide semiconductor film can be provided as a continuous film without any gaps in all the
また、酸化物半導体膜198を、1行分全ての画素101において離間せず一続きの酸
化物半導体膜として設ける場合、酸化物半導体膜198は走査線107と重畳するため、
走査線107の電位変化の影響により、容量線及び保持容量197の一方の電極として機
能しない場合がある。従って、図15に示すように、各画素101において酸化物半導体
膜198を離間して設ける。また、離間して設けられた酸化物半導体膜198を信号線1
09及び導電膜113の形成工程を利用して形成できる導電膜199を用いて電気的に接
続させることが好ましい。
In addition, when the
Due to the influence of a change in potential of the
It is preferable that the
図15では、酸化物半導体膜198の容量線として機能する領域が信号線109と平行
方向に延伸した構造であるが、容量線と機能する領域は、走査線107と平行方向に延伸
している構造であってもよい。なお、酸化物半導体膜198の容量線と機能する領域が走
査線107と平行方向に延伸している構造の場合、トランジスタ103及び保持容量19
7において、酸化物半導体膜111と及び酸化物半導体膜198と、信号線109及び導
電膜113との間に絶縁膜を設けて電気的に分離させることが必要である。
15 , the region of the
In No. 7, it is necessary to provide an insulating film between the
上記より、図15に示した画素101のように、酸化物半導体膜を、画素に設けられる
保持容量の一方の電極及び容量線として設けることで、画素の開口率を向上させることが
できる。
As described above, by providing an oxide semiconductor film as one electrode of a storage capacitor and a capacitor line in the pixel as in the
〈変形例5〉
また、上記変形例として説明した画素101において、画素電極121と導電膜113
との間に生じる寄生容量、又は画素電極121と導電膜167との間に生じる寄生容量を
低減するため、当該寄生容量が生じる領域に有機絶縁膜を設けることができる。別言する
と、当該有機絶縁膜は、上記画素101において部分的に設けることができる。
<Modification 5>
In the
In order to reduce the parasitic capacitance generated between the
当該有機絶縁膜としては、感光性、非感光性の有機樹脂を適用でき、例えば、アクリル
樹脂、ベンゾシクロブテン系樹脂、エポキシ樹脂、又はシロキサン系樹脂などを用いるこ
とができる。また、有機絶縁膜としては、ポリアミドを用いることができる。
The organic insulating film can be made of a photosensitive or non-photosensitive organic resin, such as an acrylic resin, a benzocyclobutene resin, an epoxy resin, a siloxane resin, or a polyamide.
当該有機絶縁膜を部分的に設けるために上記列挙した材料を用いて絶縁膜を形成した後
、当該絶縁膜の加工が必要となる場合がある。当該有機絶縁膜の形成方法は特に限定され
ず、用いる材料に応じて適宜選択できる。例えば、スピンコート、ディップ、スプレー塗
布、液滴吐出法(インクジェット法)、スクリーン印刷、オフセット印刷などを適用する
ことができる。また、当該有機絶縁膜として感光性の有機樹脂を用いることで、当該有機
絶縁膜を形成する際にレジストマスクが不要となり、工程を簡略化できる。
In order to partially provide the organic insulating film, after forming the insulating film using the materials listed above, the insulating film may need to be processed. The method for forming the organic insulating film is not particularly limited and can be appropriately selected depending on the material used. For example, spin coating, dipping, spray coating, droplet discharge method (inkjet method), screen printing, offset printing, etc. can be applied. In addition, by using a photosensitive organic resin as the organic insulating film, a resist mask is not required when forming the organic insulating film, and the process can be simplified.
〈変形例6〉
また、本発明の一態様である半導体装置において、容量線の構成を適宜変更することが
できる。本構造について、図16を用いて説明する。なお、ここでは、図4で説明した容
量線115と比較して、隣接する2つの画素の間において、容量線が位置する点が異なる
。
<Modification 6>
In addition, in the semiconductor device according to one embodiment of the present invention, the configuration of the capacitance line can be changed as appropriate. This structure will be described with reference to Fig. 16. Note that, compared to the
図16は、信号線409の伸張方向に隣接する画素401_1及び画素401_2の上
面図である。
FIG. 16 is a top view of a pixel 401_1 and a pixel 401_2 adjacent to each other in the extension direction of a
走査線407_1及び走査線407_2は、互いに平行であって、且つ信号線109に
略直交する方向に延伸して設けられている。走査線407_1及び走査線407_2の間
に、走査線407_1及び走査線407_2と互いに平行に容量線415が設けられてい
る。なお、容量線415は、画素401_1に設けられる保持容量405_1、及び画素
401_2に設けられる保持容量405_2と接続する。画素401_1及び画素401
_2の上面形状、及び構成要素の配置位置は、容量線415に対して対称である。
The scanning line 407_1 and the scanning line 407_2 are parallel to each other and extend in a direction substantially perpendicular to the
The top shape of the capacitor _2 and the arrangement positions of the components are symmetrical with respect to the
画素401_1には、トランジスタ403_1及び当該トランジスタ403_1と接続
する画素電極421_1、及び保持容量405_1が設けられる。
The pixel 401_1 includes a transistor 403_1, a pixel electrode 421_1 connected to the transistor 403_1, and a storage capacitor 405_1.
トランジスタ403_1は、走査線407_1及び信号線409が交差する領域に設け
られている。トランジスタ403_1は、少なくとも、チャネル形成領域を有する酸化物
半導体膜411_1と、ゲート電極と、ゲート絶縁膜(図16に図示せず)と、ソース電
極と、及びドレイン電極とを含む。なお、走査線407_1において、酸化物半導体膜4
11_1と重畳する領域はトランジスタ403_1のゲート電極として機能する。信号線
409において、酸化物半導体膜411_1と重畳する領域はトランジスタ403_1の
ソース電極として機能する。導電膜413_1において、酸化物半導体膜411_1と重
畳する領域はトランジスタ403_1のドレイン電極として機能する。導電膜413_1
及び画素電極421_1が開口417_1において接続する。
The transistor 403_1 is provided in a region where the scan line 407_1 and the
A region of the
And the pixel electrode 421_1 is connected at the opening 417_1.
保持容量405_1は、開口423に設けられた導電膜425を通じて容量線415と
電気的に接続されている。保持容量405_1は、透光性を有する酸化物半導体で形成さ
れる酸化物半導体膜419_1と、透光性を有する画素電極421_1と、誘電体膜とし
て、トランジスタ403_1に含まれ、透光性を有する絶縁膜(図16に図示せず)とで
構成されている。即ち、保持容量405_1は透光性を有する。
The storage capacitor 405_1 is electrically connected to the
画素401_2には、トランジスタ403_2及び当該トランジスタ403_2と接続
する保持容量405_2が設けられる。
The pixel 401_2 includes a transistor 403_2 and a storage capacitor 405_2 connected to the transistor 403_2.
トランジスタ403_2は、走査線407_2及び信号線409が交差する領域に設け
られている。トランジスタ403_2は、少なくとも、チャネル形成領域を有する酸化物
半導体膜411_2と、ゲート電極と、ゲート絶縁膜(図16に図示せず。)と、ソース
電極と、及びドレイン電極とを含む。なお、走査線407_2において、酸化物半導体膜
411_2と重畳する領域はトランジスタ403_2のゲート電極として機能する。信号
線409において、酸化物半導体膜411_2と重畳する領域はトランジスタ403_2
のソース電極として機能する。導電膜413_2において、酸化物半導体膜411_2と
重畳する領域はトランジスタ403_2のドレイン電極として機能する。導電膜413_
2及び画素電極421_2が開口417_2において接続する。
The transistor 403_2 is provided in a region where the scan line 407_2 and the
A region of the conductive film 413_2 overlapping with the oxide semiconductor film 411_2 functions as a drain electrode of the transistor 403_2.
2 and the pixel electrode 421_2 are connected at the opening 417_2.
保持容量405_2は、保持容量405_1と同様に、開口423に設けられた導電膜
425を通じて容量線415と電気的に接続されている。保持容量405_2は、酸化物
半導体で形成される酸化物半導体膜419_2と、画素電極421_2と、誘電体膜とし
て、トランジスタ403_2に含まれる絶縁膜(図16に図示せず)とで構成されている
。酸化物半導体膜419_2、画素電極421_2、及び誘電体膜はそれぞれ透光性を有
するため、保持容量405_2は透光性を有する。
The storage capacitor 405_2 is electrically connected to the
なお、トランジスタ403_1及びトランジスタ403_2、並びに保持容量405_
1及び保持容量405_2の断面構造はそれぞれ、図5に示すトランジスタ103及び保
持容量105同様であるため、ここでは省略する。また、トランジスタ403_1及びト
ランジスタ403_2、並びに保持容量405_1及び保持容量405_2は、トランジ
スタ103及び保持容量105を説明するために付した符号を適宜参照できる。
Note that the transistor 403_1, the transistor 403_2, and the storage capacitor 405
5, and therefore will not be described here. For the transistor 403_1 and the transistor 403_2, and the storage capacitors 405_1 and 405_2, the reference symbols used to describe the
上面形状において、隣接する2つ画素の間に容量線を設け、それぞれの画素に含まれる
保持容量及び当該容量線を接続することで、容量線の数を削減することが可能である。こ
の結果、各画素に容量線を設ける構造と比較して、画素の開口率をさらに高めることが可
能である。
In the top view, a capacitance line is provided between two adjacent pixels, and the storage capacitors included in each pixel are connected to the capacitance line, thereby making it possible to reduce the number of capacitance lines, and as a result, it is possible to further increase the aperture ratio of the pixels compared to a structure in which a capacitance line is provided for each pixel.
〈変形例7〉
本発明の一態様である半導体装置において、画素内に設けられるトランジスタの形状は
上記変形例に示したトランジスタの形状に限定されず、適宜変更することができる。例え
ば、トランジスタにおいて、信号線109に含まれるソース電極がU字型(C字型、コの
字型、又は馬蹄型)とし、ドレイン電極を含む導電膜を囲む形状のトランジスタであって
もよい。このような形状とすることで、トランジスタの面積が小さくても、十分なチャネ
ル幅を確保することが可能となり、トランジスタの導通時に流れるドレイン電流(オン電
流ともいう。)の量を増やすことが可能となる。
<Modification 7>
In the semiconductor device according to one embodiment of the present invention, the shape of a transistor provided in a pixel is not limited to the shape of the transistor shown in the above modified example, and can be changed as appropriate. For example, the source electrode of the transistor included in the
〈変形例8〉
上記変形例として説明した画素101、画素401_1及び画素401_2において、
酸化物半導体膜111が、ゲート絶縁膜127とソース電極として機能する領域を含む信
号線109及びドレイン電極として機能する領域を含む導電膜113との間に位置するト
ランジスタを用いたが、その代わりに、酸化物半導体膜111が、ソース電極として機能
する領域を含む信号線109及びドレイン電極として機能する領域を含む導電膜113と
、絶縁膜129の間に位置するトランジスタを用いることができる。
<Variation 8>
In the
Although a transistor in which the
〈変形例9〉
上記変形例として説明した画素101、画素401_1及び画素401_2において、
トランジスタ103として、チャネルエッチ型のトランジスタを示したが、その代わりに
、チャネル保護型のトランジスタを用いることができる。チャネル保護膜を設けることで
、酸化物半導体膜111の表面は、信号線109及び導電膜113の形成工程で用いるエ
ッチャントやエッチングガスに曝されず、酸化物半導体膜111及びチャネル保護膜の間
の不純物を低減できる。この結果、トランジスタ103のソース電極及びドレイン電極の
間に流れるリーク電流を低減することが可能である。
<Modification 9>
In the
Although a channel-etched transistor is illustrated as the
〈変形例10〉
上記変形例として説明した画素101、画素401_1及び画素401_2において、
トランジスタ103として、1つのゲート電極を有するトランジスタを示したが、その代
わりに酸化物半導体膜111を介して対向する2つのゲート電極を有するトランジスタ(
デュアルゲートトランジスタ)を用いることができる。
<Modification 10>
In the
Although a transistor having one gate electrode is illustrated as the
A dual gate transistor can be used.
デュアルゲートトランジスタは、本実施の形態で説明したトランジスタ103の絶縁膜
129上に、導電膜(バックゲート電極ともいえる。)を有する。当該導電膜は、少なく
とも酸化物半導体膜111のチャネル形成領域と重なる。例えば、当該導電膜は、チャネ
ル長方向の幅において、トランジスタのソース電極として機能する領域を含む信号線10
9とドレイン電極として機能する導電膜113との間の幅よりも短い形状とすることがで
きる。導電膜を酸化物半導体膜111のチャネル形成領域と重なる位置に設けることによ
って、当該導電膜の電位は、信号線109に入力されるビデオ信号の最低電位とすること
が好ましい。この結果、当該導電膜と対向する酸化物半導体膜111の面において、ソー
ス電極及びドレイン電極の間に流れる電流を制御することが可能であり、トランジスタの
電気特性のばらつきを低減することができる。また、当該導電膜を設けることで、周囲の
電界の変化が酸化物半導体膜111へ与える影響を軽減し、トランジスタ103の信頼性
を向上させることができる。
The dual-gate transistor includes a conductive film (also referred to as a backgate electrode) over the insulating
The
当該導電膜は、走査線107、信号線109、画素電極121などと同様の材料及び方
法により形成することができる。また、当該導電膜は、画素電極121を形成する工程を
利用して形成することができる。以上より、保持容量の一方の電極として、トランジスタ
に含まれる酸化物半導体と同じ形成工程で形成される半導体膜を用いることで、開口率を
高めつつ、電荷容量を大きくした保持容量を有する半導体装置を作製することができる。
また、開口率を高めることによって表示品位の優れた半導体装置を得ることができる。
The conductive film can be formed using the same material and method as those of the
Moreover, by increasing the aperture ratio, a semiconductor device with excellent display quality can be obtained.
また、画素内のトランジスタを、酸化物半導体を用いたトランジスタとし、当該トラン
ジスタに含まれる酸化物半導体膜を、酸素欠損が低減され、水素、窒素などの不純物が低
減された酸化物半導体膜とすることで、良好な電気特性を有する半導体装置を得ることで
きる。
Furthermore, a transistor in a pixel is a transistor using an oxide semiconductor, and an oxide semiconductor film included in the transistor is an oxide semiconductor film in which oxygen vacancies are reduced and impurities such as hydrogen and nitrogen are reduced, whereby a semiconductor device with favorable electrical characteristics can be obtained.
なお、本実施の形態に示す構成などは、他の実施の形態に示す構成と適宜組み合わせて
用いることができる。
Note that the structure described in this embodiment mode can be used in appropriate combination with structures described in other embodiments.
(実施の形態2)
本実施の形態では、上記実施の形態で説明した半導体装置に含まれているトランジスタ
及び保持容量において、半導体膜である酸化物半導体膜に適用可能な一態様について説明
する。
(Embodiment 2)
In this embodiment, one mode in which the transistor and the storage capacitor included in the semiconductor device described in the above embodiment can be applied to an oxide semiconductor film that is a semiconductor film will be described.
上記酸化物半導体膜は、非晶質酸化物半導体、単結晶酸化物半導体、及び多結晶酸化物
半導体の他に、結晶部分を有する酸化物半導体(C Axis Aligned Cry
stalline Oxide Semiconductor:CAAC-OS)で構成
されていることが好ましい。
The oxide semiconductor film may be an oxide semiconductor having a crystalline portion (C Axis Aligned Cryogenic Semiconductor) in addition to an amorphous oxide semiconductor, a single crystal oxide semiconductor, or a polycrystalline oxide semiconductor.
It is preferable that the insulating
CAAC-OS膜は、複数の結晶部を有する酸化物半導体膜の一つであり、ほとんどの
結晶部は、一辺が100nm未満の立方体内に収まる大きさである。従って、CAAC-
OS膜に含まれる結晶部は、一辺が10nm未満、5nm未満または3nm未満の立方体
内に収まる大きさの場合も含まれる。CAAC-OS膜は、微結晶酸化物半導体膜よりも
欠陥準位密度が低いという特徴がある。以下、CAAC-OS膜について詳細な説明を行
う。
The CAAC-OS film is one of oxide semiconductor films having a plurality of crystal parts, and most of the crystal parts fit within a cube with one side less than 100 nm.
The crystal parts in the OS film may be contained within a cube having one side of less than 10 nm, less than 5 nm, or less than 3 nm. The CAAC-OS film has a characteristic of having a lower density of defect states than a microcrystalline oxide semiconductor film. The CAAC-OS film is described in detail below.
CAAC-OS膜を透過型電子顕微鏡(TEM:Transmission Elec
tron Microscope)によって観察すると、結晶部同士の明確な境界、即ち
結晶粒界(グレインバウンダリーともいう。)を確認することができない。そのため、C
AAC-OS膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
The CAAC-OS film was observed using a transmission electron microscope (TEM).
When observed with a CT microscope, it is not possible to confirm clear boundaries between crystal parts, i.e., grain boundaries.
It can be said that the AAC-OS film is less susceptible to a decrease in electron mobility due to grain boundaries.
CAAC-OS膜を、試料面と概略平行な方向からTEMによって観察(断面TEM観
察)すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原
子の各層は、CAAC-OS膜の膜を形成する面(被形成面ともいう。)または上面の凹
凸を反映した形状であり、CAAC-OS膜の被形成面または上面と平行に配列する。
When the CAAC-OS film is observed by a TEM from a direction approximately parallel to the sample surface (cross-sectional TEM observation), it can be seen that metal atoms are arranged in layers in the crystal parts. Each layer of metal atoms has a shape that reflects the unevenness of the surface (also referred to as the surface on which the CAAC-OS film is formed) or the top surface of the CAAC-OS film, and is arranged in parallel to the surface on which the CAAC-OS film is formed or the top surface.
一方、CAAC-OS膜を、試料面と概略垂直な方向からTEMによって観察(平面T
EM観察)すると、結晶部において、金属原子が三角形状または六角形状に配列している
ことを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られ
ない。
On the other hand, the CAAC-OS film was observed by TEM from a direction approximately perpendicular to the sample surface (plane T
When observed by EM, it can be seen that the metal atoms are arranged in triangular or hexagonal shapes in the crystal parts. However, no regularity is observed in the arrangement of the metal atoms between different crystal parts.
断面TEM観察および平面TEM観察より、CAAC-OS膜の結晶部は配向性を有し
ていることがわかる。
Cross-sectional and planar TEM observations reveal that the crystal parts of the CAAC-OS film have orientation.
CAAC-OS膜に対し、X線回折(XRD:X-Ray Diffraction)
装置を用いて構造解析を行うと、例えばInGaZnO4の結晶を有するCAAC-OS
膜のout-of-plane法による解析では、回折角(2θ)が31°近傍にピーク
が現れる場合がある。このピークは、InGaZnO4の結晶の(009)面に帰属され
ることから、CAAC-OS膜の結晶がc軸配向性を有し、c軸が被形成面または上面に
概略垂直な方向を向いていることが確認できる。
X-ray diffraction (XRD) of the CAAC-OS film
When the structure was analyzed using the device, for example, a CAAC-OS having InGaZnO 4 crystals was found.
In an out-of-plane analysis of the film, a peak may appear at a diffraction angle (2θ) of approximately 31°. This peak is attributed to the (009) plane of the InGaZnO 4 crystals, which confirms that the crystals of the CAAC-OS film have c-axis orientation, and the c-axis faces a direction approximately perpendicular to the surface on which the film is formed or the top surface.
一方、CAAC-OS膜に対し、c軸に概略垂直な方向からX線を入射させるin-p
lane法による解析では、2θが56°近傍にピークが現れる場合がある。このピーク
は、InGaZnO4の結晶の(110)面に帰属される。InGaZnO4の単結晶酸
化物半導体膜であれば、2θを56°近傍に固定し、試料面の法線ベクトルを軸(φ軸)
として試料を回転させながら分析(φスキャン)を行うと、(110)面と等価な結晶面
に帰属されるピークが6本観察される。これに対し、CAAC-OS膜の場合は、2θを
56°近傍に固定してφスキャンした場合でも、明瞭なピークが現れない。
On the other hand, in-p diffraction is performed by irradiating the CAAC-OS film with X-rays from a direction approximately perpendicular to the c-axis.
In the analysis by the lane method, a peak may appear when 2θ is around 56°. This peak is attributed to the (110) plane of the InGaZnO 4 crystal. In the case of a single crystal oxide semiconductor film of InGaZnO 4 , 2θ is fixed at around 56°, and the normal vector of the sample plane is set as the axis (φ axis).
When the analysis (φ scan) is performed while rotating the sample at 2θ, six peaks attributable to a crystal plane equivalent to the (110) plane are observed. In contrast, in the case of the CAAC-OS film, no clear peaks appear even when φ scan is performed with 2θ fixed at around 56°.
以上のことから、CAAC-OS膜では、異なる結晶部間ではa軸およびb軸の配向は
不規則であるが、c軸配向性を有し、かつc軸が被形成面または上面の法線ベクトルに平
行な方向を向いていることがわかる。従って、前述の断面TEM観察で確認された層状に
配列した金属原子の各層は、結晶のab面に平行な面である。
From the above, it can be seen that the a-axis and b-axis orientations are irregular between different crystal parts in the CAAC-OS film, but the film has a c-axis orientation, and the c-axis is parallel to the normal vector of the surface on which the film is formed or the top surface. Therefore, each layer of metal atoms arranged in layers confirmed by the above-mentioned cross-sectional TEM observation is a plane parallel to the a-b plane of the crystal.
なお、結晶部は、CAAC-OS膜を成膜した際、または加熱処理などの結晶化処理を
行った際に形成される。上述したように、結晶のc軸は、CAAC-OS膜の被形成面ま
たは上面の法線ベクトルに平行な方向に配向する。従って、例えば、CAAC-OS膜の
形状をエッチングなどによって変化させた場合、結晶のc軸がCAAC-OS膜の被形成
面または上面の法線ベクトルと平行にならないこともある。
The crystalline parts are formed when the CAAC-OS film is formed or when a crystallization treatment such as heat treatment is performed. As described above, the c-axis of the crystal is oriented in a direction parallel to the normal vector of the surface on which the CAAC-OS film is formed or the top surface. Therefore, for example, when the shape of the CAAC-OS film is changed by etching or the like, the c-axis of the crystal may not be parallel to the normal vector of the surface on which the CAAC-OS film is formed or the top surface.
また、CAAC-OS膜中の結晶化度が均一でなくてもよい。例えば、CAAC-OS
膜の結晶部が、CAAC-OS膜の上面近傍からの結晶成長によって形成される場合、上
面近傍の領域は、被形成面近傍の領域よりも結晶化度が高くなることがある。また、CA
AC-OS膜に不純物を添加する場合、不純物が添加された領域の結晶化度が変化し、部
分的に結晶化度の異なる領域が形成されることもある。
The degree of crystallinity in the CAAC-OS film does not have to be uniform.
When the crystalline portion of the film is formed by crystal growth from the vicinity of the top surface of the CAAC-OS film, the region near the top surface may have a higher degree of crystallinity than the region near the surface on which the film is formed.
When an impurity is added to an AC-OS film, the degree of crystallinity of a region to which the impurity is added changes, and a region with a different degree of crystallinity may be formed.
なお、InGaZnO4の結晶を有するCAAC-OS膜のout-of-plane
法による解析では、2θが31°近傍のピークの他に、2θが36°近傍にもピークが現
れる場合がある。2θが36°近傍のピークは、CAAC-OS膜中の一部に、c軸配向
性を有さない結晶が含まれることを示している。CAAC-OS膜は、2θが31°近傍
にピークを示し、2θが36°近傍にピークを示さないことが好ましい。
Note that the out-of-plane phase of the CAAC-OS film containing InGaZnO 4 crystals
In the analysis by the method, in addition to the peak when 2θ is around 31°, a peak may also appear when 2θ is around 36°. The peak when 2θ is around 36° indicates that crystals without c-axis orientation are contained in part of the CAAC-OS film. It is preferable that the CAAC-OS film shows a peak when 2θ is around 31° and does not show a peak when 2θ is around 36°.
CAAC-OSの形成方法としては、三つ挙げられる。 There are three methods for forming CAAC-OS:
第1の方法は、成膜温度を100℃以上450℃以下として酸化物半導体膜を成膜する
ことで、酸化物半導体膜に含まれる結晶部のc軸が、被形成面の法線ベクトル又は表面の
法線ベクトルに平行な方向に揃った結晶部を形成する方法である。
The first method is a method in which an oxide semiconductor film is formed at a film formation temperature of 100° C. or higher and 450° C. or lower, thereby forming crystal parts in which the c-axes of crystal parts included in the oxide semiconductor film are aligned in a direction parallel to the normal vector of the surface on which the film is formed or the normal vector of the surface.
第2の方法は、酸化物半導体膜を薄い厚さで成膜した後、200℃以上700℃以下の
加熱処理を行うことで、酸化物半導体膜に含まれる結晶部のc軸が、被形成面の法線ベク
トル又は表面の法線ベクトルに平行な方向に揃った結晶部を形成する方法である。
The second method is a method in which an oxide semiconductor film is formed to a small thickness and then heat treatment is performed at a temperature higher than or equal to 200° C. and lower than or equal to 700° C., thereby forming crystal parts in which the c-axes of crystal parts included in the oxide semiconductor film are aligned in a direction parallel to the normal vector of the surface on which the film is formed or the normal vector of the surface.
第3の方法は、一層目の酸化物半導体膜を薄い厚さで成膜した後、200℃以上700
℃以下の加熱処理を行い、さらに二層目の酸化物半導体膜の成膜を行うことで、酸化物半
導体膜に含まれる結晶部のc軸が、被形成面の法線ベクトル又は表面の法線ベクトルに平
行な方向に揃った結晶部を形成する方法である。
The third method is to form a first oxide semiconductor film to a thin thickness, and then heat the film at 200° C. or higher for up to 700° C.
This method involves performing heat treatment at 0.degree. C. or less, and then forming a second oxide semiconductor film, thereby forming crystal parts in which the c-axes of crystal parts included in the oxide semiconductor film are aligned in a direction parallel to the normal vector of the formation surface or the normal vector of the surface.
酸化物半導体膜にCAAC-OSを適用したトランジスタは、可視光や紫外光の照射に
よる電気特性の変動が小さい。よって、酸化物半導体膜にCAAC-OSを適用したトラ
ンジスタは、良好な信頼性を有する。
A transistor in which the CAAC-OS is used for its oxide semiconductor film has small change in its electrical characteristics due to irradiation with visible light or ultraviolet light, and thus has good reliability.
また、CAAC-OSは、多結晶である酸化物半導体スパッタリング用ターゲットを用
い、スパッタリング法によって成膜することが好ましい。当該スパッタリング用ターゲッ
トにイオンが衝突すると、スパッタリング用ターゲットに含まれる結晶領域がa-b面か
ら劈開し、a-b面に平行な面を有する平板状又はペレット状のスパッタリング粒子とし
て剥離することがある。この場合、当該平板状又はペレット状のスパッタリング粒子が、
結晶状態を維持したまま被成膜面に到達することで、CAAC-OSを成膜することがで
きる。
In addition, the CAAC-OS is preferably formed by a sputtering method using a polycrystalline oxide semiconductor sputtering target. When ions collide with the sputtering target, a crystalline region included in the sputtering target may be cleaved from the a-b plane and peeled off as a plate-like or pellet-like sputtering particle having a surface parallel to the a-b plane. In this case, the plate-like or pellet-like sputtering particle may be
By reaching the deposition surface while maintaining the crystalline state, a CAAC-OS film can be deposited.
また、CAAC-OSを成膜するために、以下の条件を適用することが好ましい。 In addition, it is preferable to apply the following conditions to form a CAAC-OS film.
成膜時の不純物混入を低減することで、不純物によって結晶状態が崩れることを抑制で
きる。例えば、成膜室内に存在する不純物濃度(水素、水、二酸化炭素および窒素など)
を低減すればよい。また、成膜ガス中の不純物濃度を低減すればよい。具体的には、露点
が-80℃以下、好ましくは-100℃以下である成膜ガスを用いる。
By reducing the amount of impurities introduced during film formation, it is possible to prevent the crystal state from being destroyed by impurities. For example, the concentration of impurities (hydrogen, water, carbon dioxide, nitrogen, etc.) present in the film formation chamber can be reduced.
In addition, the impurity concentration in the deposition gas may be reduced. Specifically, a deposition gas having a dew point of −80° C. or less, preferably −100° C. or less, may be used.
また、成膜時の被成膜面の加熱温度(例えば基板加熱温度)を高めることで、被成膜面
に到達後にスパッタリング粒子のマイグレーションが起こる。具体的には、被成膜面の温
度を100℃以上740℃以下、好ましくは150℃以上500℃以下として成膜する。
成膜時の被成膜面の温度を高めることで、平板状又はペレット状のスパッタリング粒子が
被成膜面に到達した場合、当該被成膜面上でマイグレーションが起こり、スパッタリング
粒子の平らな面が被成膜面に付着する。
In addition, by increasing the heating temperature of the deposition surface (e.g., the substrate heating temperature) during deposition, migration of sputtered particles occurs after the deposition surface is reached. Specifically, the deposition surface is heated to a temperature of 100° C. to 740° C., preferably 150° C. to 500° C.
By increasing the temperature of the deposition surface during deposition, when the plate-shaped or pellet-shaped sputtered particles reach the deposition surface, migration occurs on the deposition surface, and the flat surfaces of the sputtered particles adhere to the deposition surface.
また、成膜ガス中の酸素割合を高め、電力を最適化することで成膜時のプラズマダメー
ジを軽減すると好ましい。成膜ガス中の酸素割合は、30体積%以上、好ましくは100
体積%とする。
It is also preferable to increase the oxygen ratio in the deposition gas and optimize the power to reduce plasma damage during deposition. The oxygen ratio in the deposition gas is 30% by volume or more, preferably 100% by volume or more.
Expressed as volume percent.
スパッタリング用ターゲットの一例として、In-Ga-Zn-O化合物ターゲットに
ついて以下に示す。
As an example of a sputtering target, an In-Ga-Zn-O compound target will be described below.
InOX粉末、GaOY粉末及びZnOZ粉末を所定のmol数で混合し、加圧処理後
、1000℃以上1500℃以下の温度で加熱処理をすることで多結晶であるIn-Ga
-Zn系金属酸化物ターゲットとする。なお、当該加圧処理は、冷却(又は放冷)しなが
ら行ってもよいし、加熱しながら行ってもよい。なお、X、Y及びZは任意の正数である
。ここで、所定のmol数比は、例えば、InOX粉末、GaOY粉末及びZnOZ粉末
が、2:2:1、8:4:3、3:1:1、1:1:1、4:2:3又は3:1:2であ
る。なお、粉末の種類、及びその混合するmol数比は、作製するスパッタリング用ター
ゲットによって適宜変更すればよい。
InO X powder, GaO Y powder, and ZnO Z powder are mixed in a predetermined molar ratio, pressurized, and then heated at a temperature of 1000° C. to 1500° C. to obtain polycrystalline In—Ga
-Zn-based metal oxide target. The pressure treatment may be performed while cooling (or cooling), or while heating. X, Y, and Z are any positive numbers. Here, the predetermined molar ratio is, for example, 2:2:1, 8:4:3, 3:1:1, 1:1:1, 4:2:3, or 3:1:2 for the InO X powder, GaO Y powder, and ZnO Z powder. The type of powder and the molar ratio of the powders to be mixed may be appropriately changed depending on the sputtering target to be produced.
また、酸化物半導体膜は、複数の酸化物半導体膜が積層された構造でもよい。例えば、
酸化物半導体膜を、第1の酸化物半導体膜と第2の酸化物半導体膜の積層として、第1の
酸化物半導体膜と第2の酸化物半導体膜に、異なる原子数比の金属酸化物を用いてもよい
。例えば、第1の酸化物半導体膜に二種類の金属を含む酸化物、三種類の金属を含む酸化
物、四種類の金属を含む酸化物のうち一つを用い、第2の酸化物半導体膜に第1の酸化物
半導体膜と異なる二種類の金属を含む酸化物、三種類の金属を含む酸化物、四種類の金属
を含む酸化物を用いてもよい。
The oxide semiconductor film may have a structure in which a plurality of oxide semiconductor films are stacked. For example,
The oxide semiconductor film may be a stack of a first oxide semiconductor film and a second oxide semiconductor film, and the first oxide semiconductor film and the second oxide semiconductor film may be formed using metal oxides having different atomic ratios. For example, one of an oxide containing two types of metals, an oxide containing three types of metals, and an oxide containing four types of metals may be used for the first oxide semiconductor film, and an oxide containing two types of metals, an oxide containing three types of metals, or an oxide containing four types of metals different from that of the first oxide semiconductor film may be used for the second oxide semiconductor film.
酸化物半導体膜を2層構造とし、第1の酸化物半導体膜と第2の酸化物半導体膜の構成
元素を同一とし、両者の原子数比を異ならせてもよい。例えば、第1の酸化物半導体膜の
原子数比をIn:Ga:Zn=3:1:2とし、第2の酸化物半導体膜の原子数比をIn
:Ga:Zn=1:1:1としてもよい。また、第1の酸化物半導体膜の原子数比をIn
:Ga:Zn=2:1:3とし、第2の酸化物半導体膜の原子数比をIn:Ga:Zn=
1:3:2としてもよい。なお、各酸化物半導体膜の原子数比は、誤差として上記の原子
数比のプラスマイナス20%の変動を含む。
The oxide semiconductor film may have a two-layer structure, and the first oxide semiconductor film and the second oxide semiconductor film may be made to contain the same elements but have different atomic ratios. For example, the atomic ratio of the first oxide semiconductor film is In:Ga:Zn=3:1:2, and the atomic ratio of the second oxide semiconductor film is In:Ga:Zn=3:1:2.
The atomic ratio of the first oxide semiconductor film may be In:Ga:Zn=1:1:1.
The atomic ratio of the second oxide semiconductor film was In:Ga:Zn=2:1:3.
Alternatively, the atomic ratio may be 1:3:2. Note that the atomic ratio of each oxide semiconductor film includes a variation of ±20% of the above atomic ratio as an error.
この時、第1の酸化物半導体膜と第2の酸化物半導体膜のうち、ゲート電極に近い側(
チャネル側)の酸化物半導体膜のInとGaの原子数比をIn≧Gaとするとよい。また
ゲート電極から遠い側(バックチャネル側)の酸化物半導体膜のInとGaの原子数比を
In<Gaとするとよい。これらの積層構造により、電界効果移動度の高いトランジスタ
を作製することができる。一方、ゲート電極に近い側(チャネル側)の酸化物半導体膜の
InとGaの原子数比をIn<Gaとし、バックチャネル側の酸化物半導体膜のInとG
aの原子数比をIn≧Gaとすることで、トランジスタの経時変化や信頼性試験によるし
きい値電圧の変動量を低減することができる。
At this time, the first oxide semiconductor film and the second oxide semiconductor film, whichever is closer to the gate electrode (
The atomic ratio of In to Ga in the oxide semiconductor film on the side closer to the gate electrode (channel side) is preferably In≧Ga. The atomic ratio of In to Ga in the oxide semiconductor film on the side farther from the gate electrode (back channel side) is preferably In<Ga. With these stacked structures, a transistor with high field-effect mobility can be manufactured. On the other hand, the atomic ratio of In to Ga in the oxide semiconductor film on the side closer to the gate electrode (channel side) is preferably In<Ga, and the atomic ratio of In to Ga in the oxide semiconductor film on the back channel side is preferably In<Ga.
By making the atomic ratio of a satisfy In≧Ga, the amount of change in threshold voltage due to deterioration over time of the transistor or due to reliability testing can be reduced.
原子数比がIn:Ga:Zn=1:3:2である第1の酸化物半導体膜は、原子数比が
In:Ga:Zn=1:3:2である酸化物ターゲットを用いたスパッタリング法によっ
て形成できる。基板温度を室温とし、スパッタリングガスにアルゴン、又はアルゴンと酸
素の混合ガスを用いて形成することができる。原子数比がIn:Ga:Zn=3:1:2
である第2の酸化物半導体膜は、原子数比がIn:Ga:Zn=3:1:2である酸化物
ターゲットを用い、第1の酸化物半導体膜と同様にして形成できる。
The first oxide semiconductor film having an atomic ratio of In:Ga:Zn=1:3:2 can be formed by a sputtering method using an oxide target having an atomic ratio of In:Ga:Zn=1:3:2. The first oxide semiconductor film can be formed at room temperature using argon or a mixed gas of argon and oxygen as a sputtering gas.
The second oxide semiconductor film can be formed in a manner similar to that for the first oxide semiconductor film by using an oxide target having an atomic ratio of In:Ga:Zn=3:1:2.
また、酸化物半導体膜を3層構造とし、第1の酸化物半導体膜乃至第3の酸化物半導体
膜の構成元素を同一とし、且つそれぞれの原子数比を異ならせてもよい。酸化物半導体膜
を3層構造とする構成について、図17を用いて説明する。
Alternatively, the oxide semiconductor film may have a three-layer structure in which the first to third oxide semiconductor films contain the same elements but have different atomic ratios. A three-layer structure of the oxide semiconductor film will be described with reference to FIG.
図17に示すトランジスタ297は、第1の酸化物半導体膜299a、第2の酸化物半
導体膜299b、及び第3の酸化物半導体膜299cがゲート絶縁膜127側から順に積
層されている。第1の酸化物半導体膜299a及び第3の酸化物半導体膜299cを構成
する材料は、InM1xZnyOz(x≧1、y>1、z>0、M1=Ga、Hfなど)
で表記できる材料を用いる。ただし、第1の酸化物半導体膜299a及び第3の酸化物半
導体膜299cを構成する材料にGaを含ませる場合、含ませるGaの割合が多い、具体
的にはInM1XZnYOZで表記できる材料でX=10を超えると成膜時に粉が発生す
る恐れがあり、不適である。なお、トランジスタ297において、第1の酸化物半導体膜
299a、第2の酸化物半導体膜299b、及び第3の酸化物半導体膜299c以外の構
成は、上記実施の形態に記載したトランジスタ(例えば、実施の形態1に記載したトラン
ジスタ103)と同様の構成である。
17, a first
However, when Ga is contained in the materials constituting the first
また、第2の酸化物半導体膜299bを構成する材料は、InM2xZnyOz(x≧
1、y≧x、z>0、M2=Ga、Snなど)で表記できる材料を用いる。
The material of the second
1, y≧x, z>0, M2=Ga, Sn, etc.) is used.
第1の酸化物半導体膜299aの伝導帯及び第3の酸化物半導体膜299cの伝導帯に
比べて第2の酸化物半導体膜299bの伝導帯が真空準位から最も深くなるような井戸型
構造を構成するように、第1、第2、及び第3の酸化物半導体膜の材料を適宜選択する。
Materials of the first, second, and third oxide semiconductor films are appropriately selected so as to form a well structure in which the conduction band of the second
なお、実施の形態1で記載したように、酸化物半導体膜において第14族元素の一つで
あるシリコンや炭素はキャリアである電子を生成し、キャリア密度を増大させる。このた
め、シリコンや炭素が酸化物半導体膜に含まれると、酸化物半導体膜はn型化してしまう
。このため、各酸化物半導体膜に含まれるシリコン濃度及び炭素濃度は3×1018/c
m3以下、好ましくは3×1017/cm3以下とする。特に、第2の酸化物半導体膜2
99bに第14族元素が多く混入しないように、第1の酸化物半導体膜299a及び第3
の酸化物半導体膜299cで、キャリアパスとなる第2の酸化物半導体膜299bを挟む
、又は囲む構成とすることが好ましい。即ち、第1の酸化物半導体膜299a及び第3の
酸化物半導体膜299cは、シリコン、炭素などの第14族元素が第2の酸化物半導体膜
299bに混入することを防ぐバリア膜とも呼べる。
As described in
m3 or less, preferably 3×10 17 /cm 3 or less.
In order to prevent a large amount of Group 14 elements from being mixed into the first
In other words, the first
例えば、第1の酸化物半導体膜299aの原子数比をIn:Ga:Zn=1:3:2と
し、第2の酸化物半導体膜299bの原子数比をIn:Ga:Zn=3:1:2とし、第
3の酸化物半導体膜299cの原子数比をIn:Ga:Zn=1:1:1としてもよい。
なお、第3の酸化物半導体膜299cは、原子数比がIn:Ga:Zn=1:1:1であ
る酸化物ターゲットを用いたスパッタリング法によって形成できる。
For example, the atomic ratio of the first
Note that the third
または、第1の酸化物半導体膜299aを、原子数比がIn:Ga:Zn=1:3:2
である酸化物半導体膜とし、第2の酸化物半導体膜299bを、原子数比がIn:Ga:
Zn=1:1:1又はIn:Ga:Zn=1:3:2である酸化物半導体膜とし、第3の
酸化物半導体膜299cを、原子数比がIn:Ga:Zn=1:3:2である酸化物半導
体膜とした、3層構造としてもよい。
Alternatively, the first
and the second
A three-layer structure may be used in which an oxide semiconductor film having an atomic ratio of In:Ga:Zn=1:1:1 or In:Ga:Zn=1:3:2 is used as the first oxide semiconductor film, and a third
第1の酸化物半導体膜299a乃至第3の酸化物半導体膜299cの構成元素は同一で
あるため、第2の酸化物半導体膜299bは、第1の酸化物半導体膜299aとの界面に
おける欠陥準位(トラップ準位)が少ない。詳細には、当該欠陥準位(トラップ準位)は
、ゲート絶縁膜127と第1の酸化物半導体膜299aとの界面における欠陥準位よりも
少ない。このため、上記のように酸化物半導体膜が積層されていることで、トランジスタ
の経時変化や信頼性試験によるしきい値電圧の変動量を低減することができる。
Since the first to third
また、第1の酸化物半導体膜299aの伝導帯及び第3の酸化物半導体膜299cの伝
導帯に比べて第2の酸化物半導体膜299bの伝導帯が真空準位から最も深くなるような
井戸型構造を構成するように、第1、第2、及び第3の酸化物半導体膜の材料を適宜選択
することで、トランジスタの電界効果移動度を高めることが可能であると共に、トランジ
スタの経時変化や信頼性試験によるしきい値電圧の変動量を低減することができる。
Furthermore, by appropriately selecting materials for the first, second, and third oxide semiconductor films to form a well structure in which the conduction band of the second
また、第1の酸化物半導体膜299a乃至第3の酸化物半導体膜299cに、結晶性の
異なる酸化物半導体を適用してもよい。すなわち、単結晶酸化物半導体、多結晶酸化物半
導体、非晶質酸化物半導体、及びCAAC-OSを適宜組み合わせた構成としてもよい。
また、第1の酸化物半導体膜299a乃至第3の酸化物半導体膜299cのいずれか一に
非晶質酸化物半導体を適用すると、酸化物半導体膜の内部応力や外部からの応力を緩和し
、トランジスタの電気特性の変動が低減され、またトランジスタの経時変化や信頼性試験
によるしきい値電圧の変動量を低減することができる。
The first to third
When an amorphous oxide semiconductor is used for any one of the first to third
また、少なくともチャネル形成領域となりうる第2の酸化物半導体膜299bはCAA
C-OSであることが好ましい。また、バックチャネル側の酸化物半導体膜、本実施の形
態では、第3の酸化物半導体膜299cは、非晶質酸化物半導体又はCAAC-OSであ
ることが好ましい。このような構造とすることで、トランジスタの経時変化や信頼性試験
によるしきい値電圧の変動量を低減することができる。
At least the second
The oxide semiconductor film on the back channel side, that is, the third
また、本発明の一態様である半導体装置において、トランジスタ103に図17に示す
トランジスタ297を適用した場合、保持容量105の一方の電極として機能する酸化物
半導体膜119も第1の酸化物半導体膜299a乃至第3の酸化物半導体膜299cの3
層構造となる。
In the case where the
It has a layered structure.
この場合、画素のスイッチング素子であるトランジスタ297のチャネル形成領域は第
2の酸化物半導体膜299bであるといえる。そして、保持容量105においては、第1
の酸化物半導体膜299a乃至第3の酸化物半導体膜299cが保持容量105の一方の
電極として機能するといえる。
In this case, it can be said that a channel formation region of the
It can be said that the first to third
つまり、この構成とする場合、画素のスイッチング素子であるトランジスタのチャネル
形成領域は、保持容量の一方の電極として機能する酸化物半導体膜が設けられている表面
とは、異なる表面上に設けられる。
In other words, in this structure, a channel formation region of a transistor which is a switching element of a pixel is provided on a surface different from a surface on which an oxide semiconductor film which functions as one electrode of a storage capacitor is provided.
なお、本実施の形態に示す構成などは、他の実施の形態に示す構成と適宜組み合わせて
用いることができる。
Note that the structure described in this embodiment mode can be used in appropriate combination with structures described in other embodiments.
(実施の形態3)
上記実施の形態で一例を示したトランジスタ及び保持容量を用いて表示機能を有する半
導体装置(表示装置ともいう。)を作製することができる。また、トランジスタを含む駆
動回路の一部又は全体を、画素部と同じ基板上に一体形成し、システムオンパネルを形成
することができる。本実施の形態では、上記実施の形態で一例を示したトランジスタを用
いた表示装置の例について、図面を用いて説明する。
(Embodiment 3)
A semiconductor device (also referred to as a display device) having a display function can be manufactured using the transistor and the storage capacitor described in the above embodiment. In addition, a part or the entirety of a driver circuit including a transistor can be integrally formed over the same substrate as a pixel portion to form a system-on-panel. In this embodiment, an example of a display device using the transistor described in the above embodiment will be described with reference to the drawings.
図18(A)において、第1の基板901上に設けられた画素部902を囲むようにし
て、シール材905が設けられ、第2の基板906によって封止されている。図18(A
)においては、第1の基板901上のシール材905によって囲まれている領域とは異な
る領域に、別途用意された基板上に単結晶半導体又は多結晶半導体で形成された信号線駆
動回路903、及び走査線駆動回路904が実装されている。また、信号線駆動回路90
3、走査線駆動回路904、又は画素部902に与えられる各種信号及び電位は、FPC
(Flexible printed circuit)918a、FPC918bから
供給されている。
In FIG. 18A, a
In the above-mentioned embodiment, a signal
3. Various signals and potentials given to the scanning
(Flexible Printed Circuit) 918a and
図18(B)及び図18(C)において、第1の基板901上に設けられた画素部90
2と、走査線駆動回路904とを囲むようにして、シール材905が設けられている。ま
た画素部902と、走査線駆動回路904の上に第2の基板906が設けられている。従
って、画素部902と、走査線駆動回路904とは、第1の基板901とシール材905
と第2の基板906とによって、表示素子と共に封止されている。図18(B)及び図1
8(C)においては、第1の基板901上のシール材905によって囲まれている領域と
は異なる領域に、別途用意された基板上に単結晶半導体又は多結晶半導体で形成された信
号線駆動回路903が実装されている。図18(B)及び図18(C)においては、信号
線駆動回路903、走査線駆動回路904、又は画素部902に与えられる各種信号及び
電位は、FPC918から供給されている。
In FIG. 18B and FIG. 18C, a pixel portion 90 provided on a
A
The display element is sealed by the
18C, a signal
また、図18(B)及び図18(C)においては、信号線駆動回路903を別途形成し
、第1の基板901に実装している例を示しているが、この構成に限定されない。走査線
駆動回路を別途形成して実装してもよいし、信号線駆動回路の一部又は走査線駆動回路の
一部のみを別途形成して実装してもよい。
18B and 18C show an example in which the signal
なお、別途形成した駆動回路の接続方法は、特に限定されるものではなく、COG(C
hip On Glass)方法、ワイヤボンディング方法、或いはTAB(Tape
Automated Bonding)方法などを用いることができる。図18(A)は
、COG方法により信号線駆動回路903、走査線駆動回路904を実装する例であり、
図18(B)は、COG方法により信号線駆動回路903を実装する例であり、図18(
C)は、TAB方法により信号線駆動回路903を実装する例である。
The method of connecting the separately formed drive circuit is not particularly limited, and may be any method such as COG (
hip on glass method, wire bonding method, or TAB (Tape
FIG. 18A shows an example in which a signal
FIG. 18B shows an example in which a signal
C) is an example in which a signal
また、表示装置は、表示素子が封止された状態にあるパネルと、当該パネルにコントロ
ーラを含むICなどを実装した状態にあるモジュールとを含む。
The display device includes a panel in which a display element is sealed, and a module in which an IC including a controller is mounted on the panel.
なお、本明細書における表示装置とは、画像表示デバイスまたは表示デバイスを指す。
また、表示装置の代わりに光源(照明装置含む。)として機能させることができる。また
、コネクター、例えばFPCもしくはTCPが取り付けられたモジュール、TCPの先に
プリント配線板が設けられたモジュール、又は表示素子にCOG方式によりIC(集積回
路)が直接実装されたモジュールも全て表示装置に含むものとする。
In this specification, the display device refers to an image display device or a display device.
It can also function as a light source (including lighting equipment) instead of a display device. In addition, the display device includes all of the following: a module to which a connector, such as an FPC or TCP, a module to which a printed wiring board is provided at the end of a TCP, and a module in which an IC (integrated circuit) is directly mounted on a display element by a COG method.
また、第1の基板901上に設けられた画素部902及び走査線駆動回路904は、ト
ランジスタを複数有しており、上記実施の形態で示したトランジスタを適用することがで
きる。
In addition, the
表示装置に設けられる表示素子としては液晶素子(液晶表示素子ともいう。)、発光素
子(発光表示素子ともいう。)を用いることができる。発光素子は、電流又は電圧によっ
て輝度が制御される素子をその範疇に含んでおり、具体的には有機EL(Electro
Luminescence)素子、無機EL素子などが含まれる。また、電子インクな
ど、電気的作用によりコントラストが変化する表示媒体も適用することができる。図19
に、表示素子として液晶素子を用いた液晶表示装置の例を示す。
A liquid crystal element (also called a liquid crystal display element) or a light-emitting element (also called a light-emitting display element) can be used as a display element provided in the display device. The light-emitting element includes an element whose luminance is controlled by a current or a voltage, and specifically, an organic EL (Electroluminescent) element
Luminescence elements, inorganic EL elements, etc. Also, display media in which the contrast changes due to electrical action, such as electronic ink, can be used.
An example of a liquid crystal display device using a liquid crystal element as a display element is shown in FIG.
図19及び図20は、図18(B)の一点鎖線X1-X2間の断面図である。なお、図
19及び図20において、画素部の構造は一部のみ記載している。
19 and 20 are cross-sectional views taken along dashed line X1-X2 in Fig. 18B. Note that in Fig. 19 and 20, only a part of the structure of the pixel portion is shown.
図19及び図20に示す表示装置は、縦電界方式の液晶表示装置である。液晶表示装置
は、接続端子電極915及び端子電極916を有しており、接続端子電極915及び端子
電極916はFPC918が有する端子と異方性導電剤919を介して、電気的に接続さ
れている。
19 and 20 is a vertical electric field type liquid crystal display device. The liquid crystal display device has a
接続端子電極915は、第1の電極930と同じ導電膜から形成され、端子電極916
は、トランジスタ910、911のソース電極及びドレイン電極と同じ導電膜で形成され
ている。
The
is formed of the same conductive film as the source and drain electrodes of the
また、第1の基板901上に設けられた画素部902及び走査線駆動回路904は、ト
ランジスタを複数有しており画素部902に含まれるトランジスタ910と、走査線駆動
回路904に含まれるトランジスタ911とを例示している。トランジスタ910及びト
ランジスタ911に含まれる酸化物半導体膜上には実施の形態1に示す絶縁膜129、絶
縁膜131及び絶縁膜132に相当する絶縁膜924が設けられている。なお、絶縁膜9
23は下地膜として機能する絶縁膜である。
A
Reference numeral 23 denotes an insulating film that functions as a base film.
本実施の形態では、トランジスタ910及びトランジスタ911として、上記実施の形
態で示したトランジスタのいずれかを適用することができる。また、酸化物半導体膜92
7、絶縁膜924、及び第1の電極930を用いて保持容量926が構成されている。な
お、酸化物半導体膜927は、容量線929と、ゲート絶縁膜922に形成された開口に
形成される電極928を介して、電気的に接続されている。容量線929は、トランジス
タ910及びトランジスタ911のゲート電極として機能する領域を含む走査線と同じ導
電膜から形成される。なお、ここでは、保持容量926として実施の形態1に示した構成
の保持容量を図示しているが、適宜他の実施の形態に示した構成の保持容量を用いること
ができる。
In this embodiment, any of the transistors described in the above embodiments can be used as the
A
また、走査線駆動回路904に含まれるトランジスタ911において、図19(A)で
は、絶縁膜924上であって、酸化物半導体膜のチャネル形成領域と重なる位置に導電膜
917が設けられている構造を示している。図19(B)では、絶縁膜924上に絶縁膜
951が設けられており、絶縁膜951上であって、酸化物半導体膜のチャネル形成領域
と重なる位置に導電膜917が設けられている構造を示している。
19A shows a structure in which a
導電膜917は電位を供給することが可能であり、トランジスタ911のゲート電極と
して機能する。つまり、トランジスタ911はデュアルゲートトランジスタである。なお
、導電膜917は第1の電極930と同じ導電膜で形成することができる。また、導電膜
917は、チャネル長方向の幅において、トランジスタ911のソース電極とドレイン電
極との間の幅よりも短い形状とすることができる。
The
走査線駆動回路904に含まれるトランジスタ911は、導電膜917が設けられてい
ることで、異なるドレイン電圧においてオン電流が流れ始めるゲート電圧(立ち上がりゲ
ート電圧)の変動を低減することができる。また、トランジスタ911は、導電膜917
が設けられていることで、酸化物半導体膜の導電膜917側の領域において、トランジス
タ911のソース電極及びドレイン電極間に流れる電流を制御することが可能である。そ
れゆえ、走査線駆動回路904に含まれる複数のトランジスタ間における電気特性の変動
を低減することができる。そして、トランジスタ911において、導電膜917の電位を
走査線駆動回路904の最低電位と同電位、又は当該最低電位と同等の電位とすることで
、トランジスタ911のしきい値電圧の変動を低減することが可能であるため、信頼性を
高めることができる。なお、走査線駆動回路904の最低電位とは、走査線駆動回路90
4を動作させる際に供給する電位のうち、最も低い電位のことをいう。例えば、走査線駆
動回路104を動作させる際に供給する電位を、トランジスタ911のソース電極の電位
を基準とする場合、当該ソース電極の電位(Vss)である。
The
By providing the
For example, when the potential of the source electrode of the
走査線駆動回路904に含まれるトランジスタ911において、絶縁膜924の厚さが
薄いと、酸化物半導体膜に加わる導電膜917からの電界の影響によって、トランジスタ
911の電気特性の変動が生じる場合がある。そこで、図19(B)のように絶縁膜95
1を設けることによって、当該電界の影響を制御することができ、トランジスタ911の
電気特性を良好にすることができる。
In the
By providing the
絶縁膜951は、絶縁膜924に適用できる材料で設けることができる。また、絶縁膜
951として、有機絶縁膜を用いることができる。当該有機絶縁膜としては、感光性、非
感光性の有機樹脂が挙げられ、例えば、アクリル樹脂、ベンゾシクロブテン系樹脂、エポ
キシ樹脂、又はシロキサン系樹脂などを用いることができる。また、当該有機絶縁膜とし
ては、ポリアミドを用いることができる。なお、当該有機絶縁膜の形成方法は特に限定さ
れず、用いる材料に応じて適宜選択できる。例えば、スピンコート、ディップ、スプレー
塗布、液滴吐出法(インクジェット法)、スクリーン印刷、オフセット印刷などを適用す
ることができる。
The insulating film 951 can be formed using a material that can be used for the insulating
また、導電膜917は外部の電場を遮蔽する機能も有する。すなわち外部の電場が内部
(トランジスタを含む回路部)に作用しないようにする機能(特に静電気に対する静電遮
蔽機能)も有する。導電膜917の遮蔽機能により、トランジスタ911は、静電気など
の外部の電場の影響によるトランジスタの電気特性の変動が抑制することができ、信頼性
を高めることができる。
The
なお、図19においては、走査線駆動回路に含まれるトランジスタを図示したが、信号
線駆動回路に含まれるトランジスタもトランジスタ911と同様にデュアルゲートトラン
ジスタとすることができる。信号線駆動回路に含まれるトランジスタをデュアルゲートト
ランジスタとすることで、当該トランジスタはトランジスタ911と同様の効果を奏する
。
19 illustrates a transistor included in the scanning line driver circuit, a transistor included in the signal line driver circuit can also be a dual-gate transistor like the
上記より、本発明の一態様である半導体装置(表示装置)は信頼性の高い半導体装置で
ある。
As described above, the semiconductor device (display device) which is one embodiment of the present invention is a highly reliable semiconductor device.
次に、図19に示す縦電界方式の液晶表示装置と異なる構造について説明する。具体的
には横電界方式の液晶表示装置について図20を用いて説明する。図20は、横電界方式
の一例である、FFS(Fringe Field Switching)モードの液晶
表示装置である。
Next, a structure different from that of the vertical electric field type liquid crystal display device shown in Fig. 19 will be described. Specifically, a horizontal electric field type liquid crystal display device will be described with reference to Fig. 20. Fig. 20 shows a FFS (Fringe Field Switching) mode liquid crystal display device, which is an example of the horizontal electric field type.
図20に示す液晶表示装置において、接続端子電極915は、第1の電極940と同じ
材料及び同じ工程で形成され、端子電極916は、トランジスタ910、911のソース
電極及びドレイン電極と同じ材料及び同じ工程で形成されている。
In the liquid crystal display device shown in Figure 20, the
また、液晶素子943は、絶縁膜924上に形成される第1の電極940、第2の電極
941、及び液晶908を含む。なお、液晶素子943は、実施の形態1に示す保持容量
105と同様の構造とすることができる。第1の電極940は、図19に示す第1の電極
930に示す材料を適宜用いることができる。また、第1の電極940は、平面形状が、
櫛歯状、階段状、梯子状等である。第2の電極941は共通電極として機能し、実施の形
態1に示す酸化物半導体膜119と同様に形成することができる。第1の電極940及び
第2の電極941の間には絶縁膜924が設けられている。
The
The
第2の電極941は、電極945を介して、共通配線946と接続する。なお、電極9
45は、トランジスタ910、トランジスタ911のソース電極及びドレイン電極と同じ
導電膜から形成される。共通配線946は、トランジスタ910、トランジスタ911の
ゲート電極と同じ材料及び同じ工程で形成される。なお、ここでは、液晶素子943とし
て実施の形態1に示した保持容量を用いて説明したが、適宜他の実施の形態に示した保持
容量を用いることができる。
The
A conductive film 45 is formed from the same conductive film as the source and drain electrodes of the
なお、図20に示す液晶表示装置の走査線駆動回路904に含まれるトランジスタ91
1において、図19(B)と同様に導電膜917と絶縁膜924との間に絶縁膜951を
設けることができる。
Note that the transistor 91 included in the scanning
1, an insulating film 951 can be provided between the
ここで、本発明の一態様である半導体装置(表示装置)に含まれるトランジスタにおい
て、例えば、走査線駆動回路904に含まれる複数のトランジスタにおいて、ゲート電極
を含む配線とソース電極又はドレイン電極を含む配線とが導電膜によって電気的に接続さ
れる構造について説明する。図21(A)に当該構造の上面図を示し、図21(B)に図
21(A)の一点鎖線Y1-Y2間及び一点鎖線Z1-Z2間の断面図を示す。
Here, a structure in which a wiring including a gate electrode and a wiring including a source electrode or a drain electrode are electrically connected to each other through a conductive film in a plurality of transistors included in a semiconductor device (display device) which is one embodiment of the present invention, for example, in a scan
図21(A)より、トランジスタ911のゲート電極を含む配線950、及びトランジ
スタ911のソース電極を含む配線952は、開口954及び開口956に設けられた導
電膜958と接している。
In FIG. 21A , a
図21(B)より、断面構造は、基板901上に絶縁膜923が設けられており、絶縁
膜923上に配線950が設けられており、配線950及び絶縁膜923上にはゲート絶
縁膜922が設けられており、ゲート絶縁膜922上には配線952が設けられており、
ゲート絶縁膜922及び配線952上には絶縁膜924が設けられている。そして、一点
鎖線Y1-Y2の領域において、ゲート絶縁膜922及び絶縁膜924に配線950に達
する開口954が設けられており、一点鎖線Z1-Z2の領域において、絶縁膜924に
配線952に達する開口956が設けられている。そして、絶縁膜924上と、開口95
4及び開口956とには導電膜958が設けられている。
In FIG. 21B, the cross-sectional structure is such that an insulating
An insulating
A
上記より、ゲート電極を含む配線950とソース電極又はドレイン電極を含む配線95
2とが、導電膜958によって電気的に接続されている。
From the above, the
2 are electrically connected to each other by a
導電膜958は、トランジスタ911の導電膜917の形成工程を利用して形成するこ
とができる。なお、走査線駆動回路904に含まれる複数のトランジスタにおいて、ゲー
ト電極を含む配線とソース電極又はドレイン電極を含む配線とが導電膜によって電気的に
接続される構造とする場合は、トランジスタのチャネル形成領域と重なる位置に導電膜を
設けない構成とすることが好ましい。
The
開口954及び開口956は一括して形成することができる。詳細は以下の通りである
。配線950上にゲート絶縁膜922に加工される絶縁膜を形成し、当該絶縁膜上に配線
952を形成し、配線952上に絶縁膜924に加工される絶縁膜を形成する。その後、
絶縁膜924上にマスクを形成し、当該マスクを用いて加工することにより、開口954
及び開口956を形成することができる。当該マスクとしては、レジストマスクを用いる
ことができる。当該加工としては、ドライエッチングを利用することができる。配線95
0が金属材料などで形成することで、配線950及びゲート絶縁膜922におけるエッチ
ング選択比を高くすることができるため、当該ドライエッチングによって、開口954及
び開口956を一括して形成することができる。
The
A mask is formed on the insulating
A resist mask can be used as the mask. Dry etching can be used for the processing.
By forming the
画素部902に設けられたトランジスタ910は表示素子と電気的に接続されている。
The
表示素子である液晶素子913は、第1の電極930、第2の電極931、及び液晶9
08を含む。なお、液晶908を挟持するように配向膜932、933が設けられている
。また、第2の電極931は第2の基板906側に設けられ、第1の電極930と第2の
電極931とは液晶908を介して重なる構成となっている。液晶素子913は実施の形
態1に記載した液晶素子108を参照することができる。第1の電極930は、実施の形
態1に記載した画素電極121に相当し、第2の電極931は、実施の形態1に記載した
対向電極154に相当し、液晶908は実施の形態1に記載した液晶160に相当し、配
向膜932は実施の形態1に記載した配向膜158に相当し、配向膜933は実施の形態
1に記載した配向膜156に相当する。
The
08. Note that
表示素子に電圧を印加する第1の電極930及び第2の電極931(画素電極、共通電
極、対向電極などともいう。)においては、取り出す光の方向、電極が設けられる場所、
及び電極のパターン構造によって透光性又は反射性を選択すればよい。
In the
The light transmitting or reflective property can be selected depending on the pattern structure of the electrodes.
第1の電極930及び第2の電極931は、実施の形態1に示す画素電極121及び対
向電極154と同様の材料を適宜用いることができる。
For the
また、スペーサ935は絶縁膜を選択的にエッチングすることで得られる柱状のスペー
サであり、第1の電極930と第2の電極931との間隔(セルギャップ)を制御するた
めに設けられている。なお、球状のスペーサを用いていてもよい。
The
第1の基板901及び第2の基板906はシール材905によって固定されている。シ
ール材905は、熱硬化樹脂、光硬化樹脂などの有機樹脂を用いることができる。また、
シール材905は、絶縁膜924と接している。
The
The
また、本発明の一態様である半導体装置(表示装置)において、遮光膜(ブラックマト
リクス)、偏光部材、位相差部材、反射防止部材などの光学部材(光学基板)などは適宜
設ける。例えば、偏光基板及び位相差基板による円偏光を用いてもよい。また、光源とし
てバックライト、サイドライトなどを用いてもよい。
In addition, in a semiconductor device (display device) according to one embodiment of the present invention, optical members (optical substrates) such as a light-shielding film (black matrix), a polarizing member, a retardation member, and an antireflection member are appropriately provided. For example, circular polarization using a polarizing substrate and a retardation substrate may be used. In addition, a backlight, a sidelight, or the like may be used as a light source.
また、トランジスタは静電気などにより破壊されやすいため、駆動回路保護用の保護回
路を設けることが好ましい。保護回路は、非線形素子を用いて構成することが好ましい。
In addition, since a transistor is easily damaged by static electricity, etc., it is preferable to provide a protection circuit for protecting the driver circuit. The protection circuit is preferably configured using a nonlinear element.
図22に、図18及び図19に示す表示装置において、基板906に設けられた第2の
電極931と電気的に接続するための共通接続部(パッド部)を、基板901上に形成す
る例を示す。
FIG. 22 shows an example in which a common connection portion (pad portion) for electrically connecting to a
共通接続部は、基板901と基板906とを接着するためのシール材925と重なる位
置に配置され、シール材925に含まれる導電性粒子を介して第2の電極931と電気的
に接続される。又は、シール材925と重ならない箇所(但し、画素部を除く)に共通接
続部を設け、共通接続部に重なるように導電性粒子を含むペーストをシール材925とは
別途設けて第2の電極931と電気的に接続してもよい。
The common connection portion is disposed at a position overlapping with a
図22(A)は、共通接続部の断面図であり、図22(B)に示す上面図のI-Jに相
当する。
FIG. 22A is a cross-sectional view of the common connection portion, and corresponds to IJ in the top view shown in FIG. 22B.
共通電位線975は、ゲート絶縁膜922上に設けられ、図22に示すトランジスタ9
10のソース電極971又はドレイン電極973と同じ材料及び同じ工程で作製される。
The common
The electrode is made of the same material and in the same process as the
また、共通電位線975は、絶縁膜924で覆われ、絶縁膜924は、共通電位線97
5と重なる位置に複数の開口を有している。この開口は、トランジスタ910のソース電
極971又はドレイン電極973の一方と、第1の電極930とを接続するコンタクトホ
ールと同じ工程で作製される。
The common
5. These openings are formed in the same process as contact holes that connect one of a
また、共通電位線975及び共通電極977が開口において接続する。共通電極977
は、絶縁膜924上に設けられ、接続端子電極915や、画素部の第1の電極930と同
じ材料及び同じ工程で作製される。
In addition, the common
is provided on an insulating
このように、画素部902のスイッチング素子の作製工程と共通させて共通接続部を作
製することができる。
In this manner, the common connection portion can be manufactured in the same manufacturing process as the switching element of the
共通電極977は、シール材に含まれる導電性粒子と接触する電極であり、基板906
の第2の電極931と電気的に接続が行われる。
The
An electrical connection is made with the
また、図22(C)に示すように、共通電位線985を、トランジスタ910のゲート
電極と同じ材料、同じ工程で形成してもよい。
As shown in FIG. 22C, a common
図22(C)に示す共通接続部において、共通電位線985は、ゲート絶縁膜922及
び絶縁膜924の下層に設けられ、ゲート絶縁膜922及び絶縁膜924は、共通電位線
985と重なる位置に複数の開口を有する。該開口は、トランジスタ910のソース電極
971又はドレイン電極973の一方と第1の電極930とを接続するコンタクトホール
と同じ工程で絶縁膜924をエッチングした後、さらにゲート絶縁膜922を選択的にエ
ッチングすることで形成される。
22C , a common
また、共通電位線985及び共通電極987が開口において接続する。共通電極987
は、絶縁膜924上に設けられ、接続端子電極915や、画素部の第1の電極930と同
じ材料及び同じ工程で作製される。
In addition, the common
is provided on an insulating
以上より、保持容量の一方の電極として、トランジスタに含まれる酸化物半導体膜と同
じ形成工程で形成される酸化物半導体膜を用いることで、開口率を高めつつ、電荷容量を
大きくした保持容量を有する半導体装置を作製することができる。例えば、本実施の形態
における半導体装置においても、画素密度を300ppi以上とする場合、画素の開口率
を50%以上、さらには画素の開口率を55%以上、さらには画素の開口率を60%以上
にすることができる。また、開口率を高めることによって表示品位が優れた半導体装置を
得ることができる。
As described above, by using an oxide semiconductor film formed in the same formation process as an oxide semiconductor film included in a transistor as one electrode of a storage capacitor, a semiconductor device having a storage capacitor with a large charge capacity while increasing the aperture ratio can be manufactured. For example, in the semiconductor device of this embodiment, when the pixel density is 300 ppi or more, the pixel aperture ratio can be 50% or more, further the pixel aperture ratio can be 55% or more, and further the pixel aperture ratio can be 60% or more. Furthermore, by increasing the aperture ratio, a semiconductor device with excellent display quality can be obtained.
また、トランジスタに含まれる酸化物半導体膜は酸素欠損が低減され、水素、窒素など
の不純物が低減されていることから、本発明の一態様である半導体装置は、良好な電気特
性を有する半導体装置である。
Furthermore, oxygen vacancies are reduced in the oxide semiconductor film included in the transistor, and impurities such as hydrogen and nitrogen are reduced; therefore, the semiconductor device which is one embodiment of the present invention has favorable electrical characteristics.
なお、本実施の形態に示す構成などは、他の実施の形態に示す構成と適宜組み合わせて
用いることができる。
Note that the structure described in this embodiment mode can be used in appropriate combination with structures described in other embodiments.
(実施の形態4)
本発明の一態様である半導体装置は、さまざまな電子機器(遊技機も含む)に適用する
ことができる。電子機器としては、テレビジョン装置(テレビ、又はテレビジョン受信機
ともいう。)、コンピュータ用などのモニタ、デジタルカメラ、デジタルビデオカメラ、
デジタルフォトフレーム、携帯電話機、携帯型ゲーム機、携帯情報端末、音響再生装置、
遊技機(パチンコ機、スロットマシン等)、ゲーム筐体が挙げられる。これらの電子機器
の一例を図23に示す。
(Embodiment 4)
The semiconductor device according to one embodiment of the present invention can be applied to various electronic devices (including game machines). Examples of the electronic devices include television sets (also called televisions or television receivers), monitors for computers, digital cameras, digital video cameras,
Digital photo frames, mobile phones, portable game consoles, personal digital assistants, audio playback devices,
Examples of such electronic devices include gaming machines (pachinko machines, slot machines, etc.) and game cabinets. An example of such electronic devices is shown in FIG.
図23(A)は、表示部を有するテーブル9000を示している。テーブル9000は
、筐体9001に表示部9003が組み込まれており、表示部9003により映像を表示
することが可能である。なお、4本の脚部9002により筐体9001を支持した構成を
示している。また、電力供給のための電源コード9005を筐体9001に有している。
23A shows a table 9000 having a display unit. In the table 9000, a
上記実施の形態のいずれかに示す半導体装置は、表示部9003に用いることが可能で
ある。それゆえ、表示部9003の表示品位を高くすることができる。
The semiconductor device described in any of the above embodiment modes can be used for the
表示部9003は、タッチ入力機能を有しており、テーブル9000の表示部9003
に表示された表示ボタン9004を指などで触れることで、画面操作や、情報を入力する
ことができ、また他の家電製品との通信を可能とする、又は制御を可能とすることで、画
面操作により他の家電製品をコントロールする制御装置としてもよい。例えば、イメージ
センサ機能を有する半導体装置を用いれば、表示部9003にタッチ入力機能を持たせる
ことができる。
The
By touching the
また、筐体9001に設けられたヒンジによって、表示部9003の画面を床に対して
垂直に立てることもでき、テレビジョン装置としても利用できる。狭い部屋においては、
大きな画面のテレビジョン装置は設置すると自由な空間が狭くなってしまうが、テーブル
に表示部が内蔵されていれば、部屋の空間を有効に利用することができる。
In addition, the screen of the
When a large-screen television set is installed, the free space becomes narrow, but if the display unit is built into the table, the space in the room can be used effectively.
図23(B)は、テレビジョン装置9100を示している。テレビジョン装置9100
は、筐体9101に表示部9103が組み込まれており、表示部9103により映像を表
示することが可能である。なお、ここではスタンド9105により筐体9101を支持し
た構成を示している。
FIG. 23B shows a
In this embodiment, a
テレビジョン装置9100の操作は、筐体9101が備える操作スイッチや、別体のリ
モコン操作機9110により行うことができる。リモコン操作機9110が備える操作キ
ー9109により、チャンネルや音量の操作を行うことができ、表示部9103に表示さ
れる映像を操作することができる。また、リモコン操作機9110に、当該リモコン操作
機9110から出力する情報を表示する表示部9107を設ける構成としてもよい。
The
図23(B)に示すテレビジョン装置9100は、受信機やモデムなどを備えている。
テレビジョン装置9100は、受信機により一般のテレビ放送の受信を行うことができ、
さらにモデムを介して有線又は無線による通信ネットワークに接続することにより、一方
向(送信者から受信者)又は双方向(送信者と受信者間、あるいは受信者間同士など)の
情報通信を行うことも可能である。
A
The
Furthermore, by connecting to a wired or wireless communication network via a modem, it is possible to carry out one-way (from sender to receiver) or two-way (between sender and receiver, or between receivers themselves) information communication.
上記実施の形態のいずれかに示す半導体装置は、表示部9103、9107に用いるこ
とが可能である。それゆえ、テレビジョン装置の表示品位を向上させることができる。
The semiconductor device described in any of the above embodiment modes can be used for the
図23(C)はコンピュータ9200であり、本体9201、筐体9202、表示部9
203、キーボード9204、外部接続ポート9205、ポインティングデバイス920
6などを含む。
FIG. 23C shows a
203,
6, etc.
上記実施の形態のいずれかに示す半導体装置は、表示部9203に用いることが可能で
ある。それゆえ、コンピュータ9200の表示品位を向上させることができる。
The semiconductor device described in any of the above embodiments can be used for the
表示部9003は、タッチ入力機能を有しており、テーブル9000の表示部9003
に表示された表示ボタンを指などで触れることで、画面操作や、情報を入力することがで
き、また他の家電製品との通信を可能とする、又は制御を可能とすることで、画面操作に
より他の家電製品をコントロールする制御装置としてもよい。例えば、イメージセンサ機
能を有する半導体装置を用いれば、表示部9003にタッチ入力機能を持たせることがで
きる。
The
The
また、筐体9001に設けられたヒンジによって、表示部9003の画面を床に対して
垂直に立てることもでき、テレビジョン装置としても利用できる。狭い部屋においては、
大きな画面のテレビジョン装置は設置すると自由な空間が狭くなってしまうが、テーブル
に表示部が内蔵されていれば、部屋の空間を有効に利用することができる。
In addition, the screen of the
When a large-screen television set is installed, the free space becomes narrow, but if the display unit is built into the table, the space in the room can be used effectively.
図24(A)及び図24(B)は2つ折り可能なタブレット型端末である。図24(A
)は、開いた状態であり、タブレット型端末は、筐体9630、表示部9631a、表示
部9631b、表示モード切り替えスイッチ9034、電源スイッチ9035、省電力モ
ード切り替えスイッチ9036、留め具9033、操作スイッチ9038、を有する。
24(A) and 24(B) show a tablet terminal that can be folded in two.
) is in an open state, and the tablet terminal has a
上記実施の形態のいずれかに示す半導体装置は、表示部9631a、表示部9631b
に用いることが可能である。それゆえ、タブレット端末の表示品位を向上させることがで
きる。
The semiconductor device described in any of the above embodiments includes a
Therefore, the display quality of the tablet terminal can be improved.
表示部9631aは、一部をタッチパネルの領域9632aとすることができ、表示さ
れた操作キー9638にふれることでデータ入力をすることができる。なお、表示部96
31aにおいては、一例として半分の領域が表示のみの機能を有する構成、もう半分の領
域がタッチパネルの機能を有する構成を示しているが該構成に限定されない。表示部96
31aの全ての領域がタッチパネルの機能を有する構成としても良い。例えば、表示部9
631aの全面をキーボードボタン表示させてタッチパネルとし、表示部9631bを表
示画面として用いることができる。
A part of the
In the example of the display unit 96, half of the display area has a display function and the other half has a touch panel function, but the display unit 96 is not limited to this configuration.
The entire area of the display unit 931a may have a touch panel function.
The entire surface of the
また、表示部9631bにおいても表示部9631aと同様に、表示部9631bの一
部をタッチパネルの領域9632bとすることができる。また、タッチパネルのキーボー
ド表示切り替えボタン9639が表示されている位置に指やスタイラスなどでふれること
で表示部9631bにキーボードボタン表示することができる。
Similarly to the
また、タッチパネルの領域9632aとタッチパネルの領域9632bに対して同時に
タッチ入力することもできる。
In addition, touch input can be made simultaneously to touch
また、表示モード切り替えスイッチ9034は、縦表示又は横表示などの表示の向きを
切り替え、白黒表示やカラー表示の切り替えなどを選択できる。省電力モード切り替えス
イッチ9036は、タブレット型端末に内蔵している光センサで検出される使用時の外光
の光量に応じて表示の輝度を最適なものとすることができる。タブレット型端末は光セン
サだけでなく、ジャイロ、加速度センサ等の傾きを検出するセンサなどの他の検出装置を
内蔵させてもよい。
Furthermore, the display
また、図24(A)では表示部9631bと表示部9631aの表示面積が同じ例を示
しているが特に限定されず、一方のサイズともう一方のサイズが異なっていてもよく、表
示の品質も異なっていてもよい。例えば一方が他方よりも高精細な表示を行える表示パネ
ルとしてもよい。
24A shows an example in which the display areas of the
図24(B)は、閉じた状態であり、タブレット型端末は、筐体9630、太陽電池9
633、充放電制御回路9634を有する。なお、図24(B)では充放電制御回路96
34の一例としてバッテリー9635、DCDCコンバータ9636を有する構成につい
て示している。
FIG. 24B shows the tablet terminal in a closed state. The tablet terminal includes a
24B, the charge/discharge control circuit 96
As an example of the power supply 34, a configuration having a
なお、タブレット型端末は2つ折り可能なため、未使用時に筐体9630を閉じた状態
にすることができる。従って、表示部9631a、表示部9631bを保護できるため、
耐久性に優れ、長期使用の観点からも信頼性の優れたタブレット型端末を提供できる。
Note that the tablet terminal can be folded in half, and therefore the
This makes it possible to provide a tablet device that is highly durable and reliable even when used for a long period of time.
また、この他にも図24(A)及び図24(B)に示したタブレット型端末は、様々な
情報(静止画、動画、テキスト画像など)を表示する機能、カレンダー、日付又は時刻な
どを表示部に表示する機能、表示部に表示した情報をタッチ入力操作又は編集するタッチ
入力機能、様々なソフトウェア(プログラム)によって処理を制御する機能、等を有する
ことができる。
In addition, the tablet terminals shown in Figures 24 (A) and 24 (B) can have a function to display various information (still images, videos, text images, etc.), a function to display a calendar, date or time on the display unit, a touch input function to perform touch input operations or edit the information displayed on the display unit, and a function to control processing using various software (programs), etc.
タブレット型端末の表面に装着された太陽電池9633によって、電力をタッチパネル
、表示部、又は映像信号処理部等に供給することができる。なお、太陽電池9633は、
筐体9630の片面又は両面に設けることができ、バッテリー9635の充電を効率的に
行う構成とすることができるため好適である。なお、バッテリー9635としては、リチ
ウムイオン電池を用いると、小型化を図れるなどの利点がある。
A
This is preferable because the
また、図24(B)に示す充放電制御回路9634の構成、及び動作について図24(
C)にブロック図を示し説明する。図24(C)には、太陽電池9633、バッテリー9
635、DCDCコンバータ9636、コンバータ9637、スイッチSW1乃至SW3
、表示部9631について示しており、バッテリー9635、DCDCコンバータ963
6、コンバータ9637、スイッチSW1乃至SW3が、図24(B)に示す充放電制御
回路9634に対応する箇所となる。
The configuration and operation of the charge/
FIG. 24C shows a block diagram of the
635, DC-
, a display unit 9631, a
6, a converter 9637, and switches SW1 to SW3 correspond to the charge/
まず、外光により太陽電池9633により発電がされる場合の動作の例について説明す
る。太陽電池で発電した電力は、バッテリー9635を充電するための電圧となるようD
CDCコンバータ9636で昇圧又は降圧がなされる。そして、表示部9631の動作に
太陽電池9633からの電力が用いられる際にはスイッチSW1をオンにし、コンバータ
9637で表示部9631に必要な電圧に昇圧又は降圧をすることとなる。また、表示部
9631での表示を行わない際には、SW1をオフにし、SW2をオンにしてバッテリー
9635の充電を行う構成とすればよい。
First, an example of operation in the case where power is generated by the
The voltage is increased or decreased by the
なお、太陽電池9633については、発電手段の一例として示したが、特に限定されず
、圧電素子(ピエゾ素子)や熱電変換素子(ペルティエ素子)などの他の発電手段による
バッテリー9635の充電を行う構成であってもよい。例えば、無線(非接触)で電力を
送受信して充電する無接点電力伝送モジュールや、また他の充電手段を組み合わせて行う
構成としてもよい。
Although the
なお、本実施の形態に示す構成などは、他の実施の形態に示す構成と適宜組み合わせて
用いることができる。
Note that the structure described in this embodiment mode can be used in appropriate combination with structures described in other embodiments.
Claims (4)
第2のトランジスタと、前記第2のトランジスタと電気的に接続された第2の画素電極と、第2の容量素子と、を有する第2の画素と、
第3の導電膜と、
を有し、
前記第1のトランジスタは、ゲート電極として機能する領域を有する第1の導電膜と、前記第1の導電膜と重なる領域を有する第1の酸化物半導体膜と、を有し、
前記第1の容量素子は、第2の酸化物半導体膜を有し、
前記第2の酸化物半導体膜は、透光性を有し、且つ前記第1の容量素子の一方の電極として機能する領域を有し、
前記第1の画素電極は、透光性を有し、且つ前記第1の容量素子の他方の電極として機能する領域を有し、
前記第2のトランジスタは、ゲート電極として機能する領域を有し、前記第1の導電膜と同じ層からなる第2の導電膜と、前記第2の導電膜と重なる領域を有する第3の酸化物半導体膜と、を有し、
前記第2の容量素子は、第4の酸化物半導体膜を有し、
前記第4の酸化物半導体膜は、透光性を有し、且つ前記第2の容量素子の一方の電極として機能する領域を有し、
前記第2の画素電極は、透光性を有し、且つ前記第2の容量素子の他方の電極として機能する領域を有し、
前記第2の酸化物半導体膜は、前記第3の導電膜を介して、前記第4の酸化物半導体膜と電気的に接続され、
平面視において、前記第1の導電膜は、第1の方向に沿うように延伸された領域を有し、
平面視において、前記第3の導電膜は、前記第1の方向と交差する第2の方向に沿うように延伸された領域を有し、
平面視において、前記第2の酸化物半導体膜は、前記第2の方向に沿うように突出している第1の領域を有し、
前記第2の酸化物半導体膜は、第1の幅を有する前記第1の領域を介して、前記第1の幅よりも大きい第2の幅を有する前記第3の導電膜と電気的に接続され、
平面視において、前記第4の酸化物半導体膜は、前記第2の方向に沿うように突出している第2の領域を有し、
前記第4の酸化物半導体膜は、前記第2の幅よりも小さい第3の幅を有する前記第2の領域を介して、前記第3の導電膜と電気的に接続されている、表示装置。 a first pixel including a first transistor, a first pixel electrode electrically connected to the first transistor, and a first capacitor;
a second pixel including a second transistor, a second pixel electrode electrically connected to the second transistor, and a second capacitor;
A third conductive film;
having
the first transistor includes a first conductive film having a region functioning as a gate electrode and a first oxide semiconductor film having a region overlapping with the first conductive film;
the first capacitor includes a second oxide semiconductor film;
the second oxide semiconductor film has a light-transmitting property and includes a region that functions as one electrode of the first capacitor;
the first pixel electrode has a light-transmitting property and has a region that functions as the other electrode of the first capacitor element;
the second transistor has a region functioning as a gate electrode, and includes a second conductive film formed in the same layer as the first conductive film, and a third oxide semiconductor film having a region overlapping with the second conductive film;
the second capacitor includes a fourth oxide semiconductor film;
the fourth oxide semiconductor film has a light-transmitting property and has a region which functions as one electrode of the second capacitor;
the second pixel electrode has a light-transmitting property and has a region that functions as the other electrode of the second capacitor element;
the second oxide semiconductor film is electrically connected to the fourth oxide semiconductor film via the third conductive film;
In a plan view, the first conductive film has a region extending along a first direction,
In a plan view, the third conductive film has a region extending along a second direction intersecting the first direction,
In a plan view, the second oxide semiconductor film has a first region protruding along the second direction,
the second oxide semiconductor film is electrically connected to the third conductive film having a second width larger than the first width through the first region having a first width;
In a plan view, the fourth oxide semiconductor film has a second region protruding along the second direction,
the fourth oxide semiconductor film is electrically connected to the third conductive film through the second region having a third width smaller than the second width .
第2のトランジスタと、前記第2のトランジスタと電気的に接続された第2の画素電極と、第2の容量素子と、を有する第2の画素と、
第3の導電膜と、
を有し、
前記第1のトランジスタは、ゲート電極として機能する領域を有する第1の導電膜と、前記第1の導電膜と重なる領域を有する第1の酸化物半導体膜と、を有し、
前記第1の容量素子は、第2の酸化物半導体膜を有し、
前記第2の酸化物半導体膜は、透光性を有し、且つ前記第1の容量素子の一方の電極として機能する領域を有し、
前記第1の画素電極は、透光性を有し、且つ前記第1の容量素子の他方の電極として機能する領域を有し、
前記第2のトランジスタは、ゲート電極として機能する領域を有し、前記第1の導電膜と同じ層からなる第2の導電膜と、前記第2の導電膜と重なる領域を有する第3の酸化物半導体膜と、を有し、
前記第2の容量素子は、第4の酸化物半導体膜を有し、
前記第4の酸化物半導体膜は、透光性を有し、且つ前記第2の容量素子の一方の電極として機能する領域を有し、
前記第2の画素電極は、透光性を有し、且つ前記第2の容量素子の他方の電極として機能する領域を有し、
前記第2の酸化物半導体膜は、前記第3の導電膜を介して、前記第4の酸化物半導体膜と電気的に接続され、
平面視において、前記第1の導電膜は、第1の方向に沿うように延伸された領域を有し、
平面視において、前記第3の導電膜は、前記第1の方向と交差する第2の方向に沿うように延伸された領域を有し、
平面視において、前記第2の酸化物半導体膜は、前記第2の方向に沿うように延伸された第1の領域を有し、
前記第2の酸化物半導体膜は、第1の幅を有する前記第1の領域を介して、前記第1の幅よりも大きい第2の幅を有する前記第3の導電膜と電気的に接続され、
平面視において、前記第4の酸化物半導体膜は、前記第2の方向に沿うように延伸された第2の領域を有し、
前記第4の酸化物半導体膜は、前記第2の幅よりも小さい第3の幅を有する前記第2の領域を介して、前記第3の導電膜と電気的に接続されている、表示装置。 a first pixel including a first transistor, a first pixel electrode electrically connected to the first transistor, and a first capacitor;
a second pixel including a second transistor, a second pixel electrode electrically connected to the second transistor, and a second capacitor;
A third conductive film;
having
the first transistor includes a first conductive film having a region functioning as a gate electrode and a first oxide semiconductor film having a region overlapping with the first conductive film;
the first capacitor includes a second oxide semiconductor film;
the second oxide semiconductor film has a light-transmitting property and includes a region that functions as one electrode of the first capacitor;
the first pixel electrode has a light-transmitting property and has a region that functions as the other electrode of the first capacitor element;
the second transistor has a region functioning as a gate electrode, and includes a second conductive film formed in the same layer as the first conductive film, and a third oxide semiconductor film having a region overlapping with the second conductive film;
the second capacitor includes a fourth oxide semiconductor film;
the fourth oxide semiconductor film has a light-transmitting property and has a region which functions as one electrode of the second capacitor;
the second pixel electrode has a light-transmitting property and has a region that functions as the other electrode of the second capacitor element;
the second oxide semiconductor film is electrically connected to the fourth oxide semiconductor film via the third conductive film;
In a plan view, the first conductive film has a region extending along a first direction,
In a plan view, the third conductive film has a region extending along a second direction intersecting the first direction,
the second oxide semiconductor film has a first region extending along the second direction in a plan view;
the second oxide semiconductor film is electrically connected to the third conductive film having a second width larger than the first width through the first region having a first width;
the fourth oxide semiconductor film has a second region extending along the second direction in a plan view;
the fourth oxide semiconductor film is electrically connected to the third conductive film through the second region having a third width smaller than the second width .
前記第3の導電膜は、前記第1の導電膜と交差する領域を有する、表示装置。 In claim 1 or 2,
The display device, wherein the third conductive film has a region where it intersects with the first conductive film.
前記第1の領域及び前記第2の領域は、容量線としての機能を有する、表示装置。 In any one of claims 1 to 3,
The display device, wherein the first region and the second region function as a capacitance line.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2024079612A JP2024100842A (en) | 2012-09-13 | 2024-05-15 | Display device |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2012202135 | 2012-09-13 | ||
JP2012202135 | 2012-09-13 | ||
JP2020141755A JP2021028719A (en) | 2012-09-13 | 2020-08-25 | Driving method for semiconductor device |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2020141755A Division JP2021028719A (en) | 2012-09-13 | 2020-08-25 | Driving method for semiconductor device |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2024079612A Division JP2024100842A (en) | 2012-09-13 | 2024-05-15 | Display device |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2022058513A JP2022058513A (en) | 2022-04-12 |
JP7490686B2 true JP7490686B2 (en) | 2024-05-27 |
Family
ID=50749055
Family Applications (5)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2013189247A Withdrawn JP2014074908A (en) | 2012-09-13 | 2013-09-12 | Semiconductor device and method of driving semiconductor device |
JP2018241952A Withdrawn JP2019053329A (en) | 2012-09-13 | 2018-12-26 | Semiconductor device |
JP2020141755A Withdrawn JP2021028719A (en) | 2012-09-13 | 2020-08-25 | Driving method for semiconductor device |
JP2022000945A Active JP7490686B2 (en) | 2012-09-13 | 2022-01-06 | Display device |
JP2024079612A Pending JP2024100842A (en) | 2012-09-13 | 2024-05-15 | Display device |
Family Applications Before (3)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2013189247A Withdrawn JP2014074908A (en) | 2012-09-13 | 2013-09-12 | Semiconductor device and method of driving semiconductor device |
JP2018241952A Withdrawn JP2019053329A (en) | 2012-09-13 | 2018-12-26 | Semiconductor device |
JP2020141755A Withdrawn JP2021028719A (en) | 2012-09-13 | 2020-08-25 | Driving method for semiconductor device |
Family Applications After (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2024079612A Pending JP2024100842A (en) | 2012-09-13 | 2024-05-15 | Display device |
Country Status (1)
Country | Link |
---|---|
JP (5) | JP2014074908A (en) |
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-
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-
2020
- 2020-08-25 JP JP2020141755A patent/JP2021028719A/en not_active Withdrawn
-
2022
- 2022-01-06 JP JP2022000945A patent/JP7490686B2/en active Active
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---|---|
JP2019053329A (en) | 2019-04-04 |
JP2024100842A (en) | 2024-07-26 |
JP2022058513A (en) | 2022-04-12 |
JP2021028719A (en) | 2021-02-25 |
JP2014074908A (en) | 2014-04-24 |
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Legal Events
Date | Code | Title | Description |
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A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20220201 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20220929 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20221011 |
|
A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20221208 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20230208 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20230314 |
|
A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20230511 |
|
A521 | Request for written amendment filed |
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|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20230919 |
|
A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20231116 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20240117 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20240416 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20240515 |
|
R150 | Certificate of patent or registration of utility model |
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