JP7484971B2

JP7484971B2 - Printing device

Info

Publication number: JP7484971B2
Application number: JP2022106542A
Authority: JP
Inventors: 翼堀江; 周平鶸田
Original assignee: Brother Industries Ltd
Current assignee: Brother Industries Ltd
Priority date: 2022-06-30
Filing date: 2022-06-30
Publication date: 2024-05-16
Anticipated expiration: 2042-06-30
Also published as: JP2024006011A

Description

本技術は、ノズルから液体を吐出する印刷装置に関する。 This technology relates to a printing device that ejects liquid from a nozzle.

圧電素子を駆動させてノズルから液体を吐出する印刷装置が提案されている。圧電素子は駆動回路によって駆動される。駆動回路はデジタルアンプを備える。デジタルアンプは、駆動波形信号と帰還信号とに基づいて誤差信号を出力する演算回路と、演算回路からの誤差信号をパルス変調して変調信号に変換する変調回路とを備える。変調回路は、誤差信号と三角波とを比較する。即ち前記デジタルアンプは他励式のデジタルアンプである。 A printing device has been proposed that drives a piezoelectric element to eject liquid from a nozzle. The piezoelectric element is driven by a drive circuit. The drive circuit includes a digital amplifier. The digital amplifier includes an arithmetic circuit that outputs an error signal based on a drive waveform signal and a feedback signal, and a modulation circuit that pulse-modulates the error signal from the arithmetic circuit to convert it into a modulated signal. The modulation circuit compares the error signal with a triangular wave. In other words, the digital amplifier is a separately excited digital amplifier.

デジタルアンプはパルス波状のまま増幅しているため、誤差信号をアナログ波形のまま増幅する場合に比べて電力損失を抑制することができる（特許文献１参照）。 Since a digital amplifier amplifies the pulse waveform, power loss can be reduced compared to amplifying the error signal while keeping it as an analog waveform (see Patent Document 1).

特開２０１３－１４００８４号公報JP 2013-140084 A

しかし、他励式のデジタルアンプは演算回路及び変調回路等、多数の回路を必要とし、回路規模が大きくなりやすい。 However, separately excited digital amplifiers require many circuits, such as arithmetic circuits and modulation circuits, and the circuit size tends to become large.

本開示は斯かる事情に鑑みてなされたものであり、駆動波形を増幅する増幅回路の大型化を抑制することができる印刷装置を提供することを目的とする。 This disclosure has been made in consideration of these circumstances, and aims to provide a printing device that can prevent the amplifier circuit that amplifies the drive waveform from becoming too large.

本開示の一実施形態に係る印刷装置は、駆動波形を増幅する増幅回路と、前記増幅回路にて増幅された前記駆動波形によって駆動し、液体にエネルギーを付与してノズルから吐出させるエネルギー付与素子とを備え、前記増幅回路は、前記駆動波形がプラス入力端子に入力されるコンパレータと、前記コンパレータの出力が入力されるゲートドライバと、前記ゲートドライバによって駆動される第１Ｎ型ＭＯＳＦＥＴと、前記ゲートドライバによって駆動される第２Ｎ型ＭＯＳＦＥＴと、前記第１Ｎ型ＭＯＳＦＥＴを駆動させるためのブートストラップコンデンサとを備え、前記第１Ｎ型ＭＯＳＦＥＴのドレインは第１電源に接続され、前記第１Ｎ型ＭＯＳＦＥＴのソースは前記第２Ｎ型ＭＯＳＦＥＴのドレインに接続され、前記第２Ｎ型ＭＯＳＦＥＴのソースはグランドに接続され、前記ブートストラップコンデンサの一方の端子は、前記第１Ｎ型ＭＯＳＦＥＴのソース及び前記第２Ｎ型ＭＯＳＦＥＴのドレインに接続され、前記ブートストラップコンデンサの他方の端子は、前記ゲートドライバ及び第２電源に接続され、前記コンパレータのマイナス入力端子と、前記第１Ｎ型ＭＯＳＦＥＴのソース及び前記第２Ｎ型ＭＯＳＦＥＴのドレインとを接続する負帰還配線を備える。 A printing device according to an embodiment of the present disclosure includes an amplifier circuit that amplifies a drive waveform, and an energy imparting element that is driven by the drive waveform amplified by the amplifier circuit and imparts energy to a liquid to cause it to be ejected from a nozzle. The amplifier circuit includes a comparator to which the drive waveform is input at a positive input terminal, a gate driver to which the output of the comparator is input, a first N-type MOSFET driven by the gate driver, a second N-type MOSFET driven by the gate driver, and a bootstrap capacitor for driving the first N-type MOSFET. The drain of the SFET is connected to a first power supply, the source of the first N-type MOSFET is connected to the drain of the second N-type MOSFET, the source of the second N-type MOSFET is connected to ground, one terminal of the bootstrap capacitor is connected to the source of the first N-type MOSFET and the drain of the second N-type MOSFET, the other terminal of the bootstrap capacitor is connected to the gate driver and a second power supply, and a negative feedback wiring is provided that connects the negative input terminal of the comparator to the source of the first N-type MOSFET and the drain of the second N-type MOSFET.

本開示の一実施形態に係る印刷装置にあっては、増幅回路の構成が簡素化され、増幅回路の大型化を抑制することができる。 In a printing device according to an embodiment of the present disclosure, the configuration of the amplifier circuit is simplified, and the size of the amplifier circuit can be prevented from increasing.

実施の形態１に係る印刷装置を略示する平面図である。1 is a plan view illustrating a printing device according to a first embodiment of the present invention; インクジェットヘッドの略示部分拡大断面図である。FIG. 2 is a simplified partial enlarged cross-sectional view of an ink-jet head. 制御装置のブロック図である。FIG. 2 is a block diagram of a control device. 駆動波形の一例を説明する説明図である。FIG. 4 is an explanatory diagram illustrating an example of a driving waveform. 時系列データ、アナログ信号及び時分割多重信号の一例を説明する説明図である。2A to 2C are explanatory diagrams illustrating an example of time series data, an analog signal, and a time division multiplexed signal. 時分割多重信号と、同期信号との関係を説明する説明図である。FIG. 2 is an explanatory diagram illustrating the relationship between a time division multiplexed signal and a synchronization signal. 第ｎスイッチの開閉によってアクチュエータに入力される駆動波形の模式図である。5 is a schematic diagram of a drive waveform input to an actuator by opening and closing an n-th switch. FIG. アンプの構成を略示する回路図である。FIG. 2 is a circuit diagram illustrating a simplified configuration of an amplifier. ゲートドライバ回路、ＮＭＯＳ回路及びブートストラップ回路の構成を略示する回路図である。FIG. 2 is a circuit diagram illustrating the configuration of a gate driver circuit, an NMOS circuit, and a bootstrap circuit. 実施の形態２に係る印刷装置のアンプの構成を略示する回路図である。FIG. 11 is a circuit diagram illustrating a simplified configuration of an amplifier of a printing device according to a second embodiment. 実施の形態３に係る印刷装置のアンプの構成を略示する回路図である。FIG. 11 is a circuit diagram illustrating a simplified configuration of an amplifier of a printing device according to a third embodiment. 実施の形態４に係る印刷装置のアンプの構成を略示する回路図である。FIG. 11 is a circuit diagram illustrating a simplified configuration of an amplifier of a printing device according to a fourth embodiment. 実施の形態５に係る印刷装置のアンプの構成を略示する回路図である。FIG. 13 is a circuit diagram illustrating a simplified configuration of an amplifier of a printing device according to a fifth embodiment.

（実施の形態１）
以下本発明を実施の形態１に係る印刷装置を示す図面に基づいて説明する。図１は、印刷装置を略示する平面図である。以下の説明では、図１に示す前後左右を使用する。前後方向は搬送方向に対応し、左右方向は走査方向に対応する。また図１の表側が上側に対応し、裏側が下側に対応し、上下も使用する。 (Embodiment 1)
The present invention will be described below based on the drawings showing a printing device according to a first embodiment. Fig. 1 is a plan view showing a simplified view of the printing device. In the following description, the front, back, left and right directions shown in Fig. 1 will be used. The front and back directions correspond to the transport direction, and the left and right directions correspond to the scanning direction. The front side of Fig. 1 corresponds to the top, and the back side corresponds to the bottom, and up and down will also be used.

図１に示すように、印刷装置１は、プラテン２と、インク吐出装置３と、搬送ローラ４、５等を備える。プラテン２の上面には、記録媒体である記録用紙２００が載置される。インク吐出装置３は、プラテン２に載置された記録用紙２００に対してインクを吐出して画像を記録する。インク吐出装置３は、キャリッジ６と、サブタンク７と、四つのインクジェットヘッド８と、循環ポンプ（図示略）等を備える。 As shown in FIG. 1, the printing device 1 includes a platen 2, an ink ejection device 3, and transport rollers 4 and 5. A recording medium, ie, a recording paper 200, is placed on the upper surface of the platen 2. The ink ejection device 3 ejects ink onto the recording paper 200 placed on the platen 2 to record an image. The ink ejection device 3 includes a carriage 6, a subtank 7, four inkjet heads 8, a circulation pump (not shown), and the like.

プラテン２の上側には、キャリッジ６を案内する左右に延びた２本のガイドレール１１、１２が設けられている。キャリッジ６には、左右に延びた無端ベルト１３が連結されている。無端ベルト１３は、キャリッジ駆動モータ１４によって駆動される。無端ベルト１３の駆動によって、キャリッジ６は、ガイドレール１１、１２に案内され、プラテン２に対向する領域において、走査方向に往復移動される。より具体的には、キャリッジ６は、四つのインクジェットヘッド８を支持した状態で、走査方向において、左方から右方へとある位置から他の位置へ前記ヘッドを移動させる第１移動と、走査方向において、右方か
ら左方へと他の位置からある位置へ前記ヘッドを移動させる第２移動とを行う。 Two guide rails 11, 12 extending to the left and right are provided above the platen 2 to guide the carriage 6. An endless belt 13 extending to the left and right is connected to the carriage 6. The endless belt 13 is driven by a carriage drive motor 14. By driving the endless belt 13, the carriage 6 is guided by the guide rails 11, 12 and reciprocates in the scanning direction in an area facing the platen 2. More specifically, while supporting the four inkjet heads 8, the carriage 6 performs a first movement in which the heads are moved from one position to another position from left to right in the scanning direction, and a second movement in which the heads are moved from another position to one position from right to left in the scanning direction.

ガイドレール１１、１２の間に、キャップ２０及びフラッシング受け２１が設けられている。キャップ２０及びフラッシング受け２１は、インク吐出装置３よりも下側に配置されている。キャップ２０はガイドレール１１、１２の右端部に配置され、フラッシング受け２１はガイドレール１１、１２の左端部に配置されている。なお、キャップ２０及びフラッシング受け２１は、左右逆に配置されてもよい。 A cap 20 and a flushing receiver 21 are provided between the guide rails 11 and 12. The cap 20 and the flushing receiver 21 are disposed below the ink ejection device 3. The cap 20 is disposed at the right end of the guide rails 11 and 12, and the flushing receiver 21 is disposed at the left end of the guide rails 11 and 12. The cap 20 and the flushing receiver 21 may be disposed in reverse.

サブタンク７及び四つのインクジェットヘッド８はキャリッジ６に搭載され、キャリッジ６と共に走査方向に往復移動する。サブタンク７はカートリッジホルダ１５とチューブ１７を介して接続されている。カートリッジホルダ１５には、一又は複数色（本実施例においては４色）のインクカートリッジ１６が装着される。４色としては、例えばブラック、イエロー、シアン及びマゼンタが挙げられる。 The subtank 7 and the four inkjet heads 8 are mounted on the carriage 6 and move back and forth in the scanning direction together with the carriage 6. The subtank 7 is connected to the cartridge holder 15 via a tube 17. The cartridge holder 15 is fitted with ink cartridges 16 of one or more colors (four colors in this embodiment). Examples of the four colors include black, yellow, cyan, and magenta.

サブタンク７の内部には、四つのインク室（図示略）が形成されている。四つのインク室には、四つのインクカートリッジ１６から供給された４色のインクがそれぞれ貯留される。 Four ink chambers (not shown) are formed inside the subtank 7. The four ink chambers store four colors of ink supplied from the four ink cartridges 16, respectively.

四つのインクジェットヘッド８は、サブタンク７の下側において、走査方向に並んでいる。各インクジェットヘッド８の下面には、複数のノズル８０（図２参照）が形成されている。一つのインクジェットヘッド８は、１色のインクに対応し、一つのインク室に接続されている。すなわち、四つのインクジェットヘッド８は、４色のインクにそれぞれ対応し、四つのインク室にそれぞれ接続されている。 The four inkjet heads 8 are aligned in the scanning direction below the subtank 7. A plurality of nozzles 80 (see FIG. 2) are formed on the underside of each inkjet head 8. Each inkjet head 8 corresponds to one color of ink and is connected to one ink chamber. In other words, the four inkjet heads 8 correspond to four colors of ink, respectively, and are connected to four ink chambers.

インクジェットヘッド８には、インク供給口と、インク排出口とが設けられている。インク供給口及びインク排出口は、チューブ等を介してインク室に接続されている。インク供給口及びインク室の間には、循環ポンプが介装されている。 The inkjet head 8 is provided with an ink supply port and an ink discharge port. The ink supply port and the ink discharge port are connected to the ink chamber via a tube or the like. A circulation pump is installed between the ink supply port and the ink chamber.

循環ポンプによってインク室から送出されたインクは、インク供給口を通ってインクジェットヘッド８に流入し、ノズル８０から吐出される。ノズル８０から吐出されないインクは、インク排出口を通って、インク室に戻る。インクは、インク室及びインクジェットヘッド８の間を循環する。四つのインクジェットヘッド８は、キャリッジ６と共に走査方向に移動しながら、サブタンク７から供給された４色のインクを記録用紙２００に吐出する。 Ink sent from the ink chamber by the circulation pump flows into the inkjet head 8 through the ink supply port and is ejected from the nozzle 80. Ink that is not ejected from the nozzle 80 returns to the ink chamber through the ink outlet port. The ink circulates between the ink chamber and the inkjet head 8. The four inkjet heads 8 eject the four colors of ink supplied from the subtanks 7 onto the recording paper 200 while moving in the scanning direction together with the carriage 6.

図１に示すように、搬送ローラ４は、プラテン２よりも搬送方向上流側（後側）に配置されている。搬送ローラ５は、プラテン２よりも搬送方向下流側（前側）に配置されている。二つの搬送ローラ４、５は、モータ（図示略）によって、同期して駆動する。二つの搬送ローラ４、５は、プラテン２に載置された記録用紙２００を、走査方向と直交する搬送方向に搬送する。印刷装置１は制御装置５０を備える。制御装置５０は、ＣＰＵ又はロジック回路（例えばＦＰＧＡ）を有する制御回路５１（図３参照）、不揮発性メモリ及びＲＡＭ等のメモリ５５、ネットワークインターフェース５６等を備える。ネットワークインターフェース５６は外部装置１００から印刷ジョブ及び駆動波形データを受信し、メモリ５５は受信した印刷ジョブ及び駆動波形データを記憶する。制御装置５０は、印刷ジョブに基づいて、インク吐出装置３及び搬送ローラ４等の駆動を制御し、印刷処理を実行する。制御回路５１は制御部に対応し、ネットワークインターフェース５６は受信部に対応する。 As shown in FIG. 1, the transport roller 4 is disposed upstream (rear) of the platen 2 in the transport direction. The transport roller 5 is disposed downstream (front) of the platen 2 in the transport direction. The two transport rollers 4 and 5 are driven synchronously by a motor (not shown). The two transport rollers 4 and 5 transport the recording paper 200 placed on the platen 2 in a transport direction perpendicular to the scanning direction. The printing device 1 includes a control device 50. The control device 50 includes a control circuit 51 (see FIG. 3) having a CPU or a logic circuit (e.g., FPGA), a memory 55 such as a non-volatile memory and RAM, a network interface 56, and the like. The network interface 56 receives a print job and drive waveform data from the external device 100, and the memory 55 stores the received print job and drive waveform data. The control device 50 controls the drive of the ink ejection device 3 and the transport roller 4, etc., based on the print job, and executes the print process. The control circuit 51 corresponds to the control unit, and the network interface 56 corresponds to the receiving unit.

図２は、インクジェットヘッド８の略示部分拡大断面図である。インクジェットヘッド８は、複数の圧力室８１を備える。圧力室８１の上側には振動板８２が形成されている。振動板８２の上側には、層状の圧電体８３が形成されている。各圧力室８１の上側であって、圧電体８３と振動板８２との間に第１共通電極８４が形成されている。 Figure 2 is a simplified partial enlarged cross-sectional view of the inkjet head 8. The inkjet head 8 has a number of pressure chambers 81. A vibration plate 82 is formed above the pressure chambers 81. A layered piezoelectric body 83 is formed above the vibration plate 82. A first common electrode 84 is formed above each pressure chamber 81, between the piezoelectric body 83 and the vibration plate 82.

圧電体８３の内部に第２共通電極８６が設けられている。第２共通電極８６は各圧力室８１の上側且つ第１共通電極８４よりも上側に配置されている。第２共通電極８６は、第１共通電極８４と対向しない位置に配置されている。各圧力室８１の上側であって、圧電体８３の上面に個別電極８５が形成されている。個別電極８５と、第１共通電極８４及び第２共通電極８６とは圧電体８３を挟んで上下に対向する。振動板８２、圧電体８３、第１共通電極８４、個別電極８５及び第２共通電極８６はアクチュエータ８８を構成する。 A second common electrode 86 is provided inside the piezoelectric body 83. The second common electrode 86 is disposed above each pressure chamber 81 and above the first common electrode 84. The second common electrode 86 is disposed in a position that does not face the first common electrode 84. An individual electrode 85 is formed on the upper surface of the piezoelectric body 83 above each pressure chamber 81. The individual electrode 85 faces the first common electrode 84 and the second common electrode 86 above and below, sandwiching the piezoelectric body 83. The vibration plate 82, the piezoelectric body 83, the first common electrode 84, the individual electrode 85, and the second common electrode 86 constitute an actuator 88.

各圧力室８１の下部にノズルプレート８７が設けられている。ノズルプレート８７には、上下に貫通した複数のノズル８０が形成されている。各ノズル８０は、各圧力室８１の下側に配置されている。 A nozzle plate 87 is provided below each pressure chamber 81. A plurality of nozzles 80 are formed in the nozzle plate 87, penetrating vertically. Each nozzle 80 is disposed below each pressure chamber 81.

第１共通電極８４はＣＯＭ端子、本実施例ではグランドに接続され、第２共通電極８６は、ＶＣＯＭ端子に接続される。ＶＣＯＭ電圧はＣＯＭ電圧よりも高い。個別電極８５は、スイッチ群５４（図３参照）に接続される。個別電極８５にＨＩｇｈ又はＬｏｗ電圧が印加され、圧電体８３が変形し、振動板８２が振動する。振動板８２の振動によって、ノズル８０を介して、圧力室８１からインクが吐出される。 The first common electrode 84 is connected to the COM terminal, which in this embodiment is ground, and the second common electrode 86 is connected to the VCOM terminal. The VCOM voltage is higher than the COM voltage. The individual electrode 85 is connected to the switch group 54 (see FIG. 3). When a high or low voltage is applied to the individual electrode 85, the piezoelectric body 83 deforms and the diaphragm 82 vibrates. The vibration of the diaphragm 82 causes ink to be ejected from the pressure chamber 81 through the nozzle 80.

個別電極８５は第１電極に対応し、第２共通電極８６は第２電極に対応し、第１共通電極８４は第３電極に対応する。また圧電体８３における個別電極８５と第２共通電極８６との間の第１部分８３ａは第１圧電層に対応し、圧電体８３における第２共通電極８６と第１共通電極８４との間の第２部分８３ｂは第２圧電層に対応する。振動板８２は第３圧電層に対応する。即ちアクチュエータ８８は３層構造を有する。 The individual electrode 85 corresponds to the first electrode, the second common electrode 86 corresponds to the second electrode, and the first common electrode 84 corresponds to the third electrode. Furthermore, the first portion 83a between the individual electrode 85 and the second common electrode 86 in the piezoelectric body 83 corresponds to the first piezoelectric layer, and the second portion 83b between the second common electrode 86 and the first common electrode 84 in the piezoelectric body 83 corresponds to the second piezoelectric layer. The vibration plate 82 corresponds to the third piezoelectric layer. In other words, the actuator 88 has a three-layer structure.

図３は、制御装置５０のブロック図である。制御装置５０は、制御回路５１、Ｄ／Ａコンバータ５２、アンプ５３、スイッチ群５４及びメモリ５５を備える。メモリ５５には、駆動波形データが記憶されている。駆動波形データは、個別電極８５に印加される電圧波形、即ちアクチュエータ８８を駆動させる駆動波形を示すデータであり、量子化されたデータである。本実施例においては、駆動波形データＤａ、Ｄｂ、Ｄｃがメモリ５５に記憶されている。 Figure 3 is a block diagram of the control device 50. The control device 50 includes a control circuit 51, a D/A converter 52, an amplifier 53, a group of switches 54, and a memory 55. Drive waveform data is stored in the memory 55. The drive waveform data is data indicating the voltage waveform applied to the individual electrodes 85, i.e., the drive waveform that drives the actuator 88, and is quantized data. In this embodiment, the drive waveform data Da, Db, and Dc are stored in the memory 55.

Ｄ／Ａコンバータ５２はデジタル信号をアナログ信号に変換する。アンプ５３はアナログ信号を増幅する増幅回路である。スイッチ群５４は、複数の第ｎスイッチ５４（ｎ）（ｎ＝１、２、・・・）を備える。第ｎスイッチ５４（ｎ）は、例えばアナログスイッチＩＣによって構成される。複数の第ｎスイッチ５４（ｎ）の一端は、共通バスを介して、アンプ５３に接続される。各第ｎスイッチ５４（ｎ）の他端は、複数のノズル８０に対応した各個別電極８５に接続される。つまり、第ｎスイッチ５４（ｎ）は、１つのアクチュエータ８８に対して、１つ設けられている。 The D/A converter 52 converts a digital signal into an analog signal. The amplifier 53 is an amplifier circuit that amplifies the analog signal. The switch group 54 includes a plurality of nth switches 54(n) (n=1, 2, ...). The nth switch 54(n) is, for example, configured with an analog switch IC. One end of each of the nth switches 54(n) is connected to the amplifier 53 via a common bus. The other end of each of the nth switches 54(n) is connected to each individual electrode 85 corresponding to the plurality of nozzles 80. In other words, one nth switch 54(n) is provided for each actuator 88.

個別電極８５、第１共通電極８４、及び圧電体８３によって第１コンデンサ８９ａが構成されている。個別電極８５、第２共通電極８６、及び圧電体８３によって第２コンデンサ８９ｂが構成されている。 The first capacitor 89a is formed by the individual electrode 85, the first common electrode 84, and the piezoelectric body 83. The second capacitor 89b is formed by the individual electrode 85, the second common electrode 86, and the piezoelectric body 83.

図４は、駆動波形Ａ、Ｂ、Ｃの一例を説明する説明図である。駆動波形Ａ、Ｂ、Ｃは、圧電体８３を変形させ、振動板８２が振動し、振動板８２の振動によって、ノズル８０を介して、圧力室８１にあるインクを、ディセンダーを通過させてから吐出させるための波形である。例えば、駆動波形Ａは、大玉を吐出するための波形であり、駆動波形Ｂは、中玉を吐出するための波形であり、駆動波形Ｃは、大玉を吐出するための波形であるが、駆動波形Ａとは吐出タイミングが異なる。図４において、右側は左側よりも過去の状態を示す。図５～図７、図１０、及び図１５も同様である。駆動波形データＤａは、駆動波形Ａの量子化データであり、駆動波形データＤｂは、駆動波形Ｂの量子化データであり、駆動波形データＤｃは、駆動波形Ｃの量子化データである。駆動波形データＤａは量子化されたデータＡｋ（ｋ＝０、１、２、・・・）を有し、駆動波形データＤｂは量子化されたデータＢｋを有し、駆動波形データＤｃは量子化されたデータＣｋを有する。 Figure 4 is an explanatory diagram explaining an example of drive waveforms A, B, and C. Drive waveforms A, B, and C are waveforms that deform the piezoelectric body 83, vibrate the vibration plate 82, and eject ink in the pressure chamber 81 through the nozzle 80 after passing through the descender due to the vibration of the vibration plate 82. For example, drive waveform A is a waveform for ejecting large balls, drive waveform B is a waveform for ejecting medium balls, and drive waveform C is a waveform for ejecting large balls, but the ejection timing is different from drive waveform A. In Figure 4, the right side shows a state earlier than the left side. The same applies to Figures 5 to 7, 10, and 15. Drive waveform data Da is quantized data of drive waveform A, drive waveform data Db is quantized data of drive waveform B, and drive waveform data Dc is quantized data of drive waveform C. The drive waveform data Da has quantized data Ak (k = 0, 1, 2, ...), the drive waveform data Db has quantized data Bk, and the drive waveform data Dc has quantized data Ck.

図５は、時系列データ、アナログ信号及び時分割多重信号の一例を説明する説明図である。図５において、Ａ、Ｂ、Ｃは、駆動波形Ａ、Ｂ、Ｃにそれぞれ対応することを示す。アクチュエータ８８を駆動させる場合、制御回路５１はメモリ５５にアクセスして、駆動波形データＤａ、Ｄｂ、Ｄｃを取得し、時系列データを作成する。時系列データは、データＡｋ、Ｂｋ、Ｃｋを時間間隔Δｔを設けて順に並べたものであり、Ａ０、Ｂ０、Ｃ０、Ａ１、Ｂ１、Ｃ１、・・・、Ａｋ、Ｂｋ、Ｃｋの順に並べたものである。時系列データはデジタル信号である。なお、時間間隔Δｔは、所定のサンプリング周波数の逆数である。量子化されたデータＡｋ、Ｂｋ、Ｃｋは、所定のサンプリング周波数の逆数に対応する時間ごとに、Ａ０、Ｂ０、Ｃ０、Ａ１、Ｂ１、Ｃ１、・・・、Ａｋ、Ｂｋ、Ｃｋの順に並べられる。言い換えると、量子化されたデータＡｋ、Ｂｋ、Ｃｋのデータ長は、所定のサンプリング周波数の逆数に対応する長さ以下である。また、量子化されたデータＡ０と量子化されたデータＢ０とは連続し、量子化されたデータＢ０と量子化されたデータＣ０とは連続し、量子化されたデータＣ０と量子化されたデータＡ１とは連続する。つまり、量子化されたデータＡ０と量子化されたデータＢ０との間に、量子化されたデータＣ０、その他の量子化されたデータ及びその他の波形のデータがない。また、量子化されたデータＢ０と量子化されたデータＣ０との間に、量子化されたデータＡ０、その他の量子化されたデータ及びその他の波形のデータがない。また、量子化されたデータＣ０と量子化されたデータＡ１との間に、量子化されたデータＢ０、その他の量子化されたデータ及びその他の波形のデータがない。なお、サンプリング周波数は、２４ＭＨｚであり、量子化されたデータＡｋ、Ｂｋ、Ｃｋのデータ長は、約４１ｎＳである。 Figure 5 is an explanatory diagram for explaining an example of time series data, analog signals, and time division multiplexed signals. In Figure 5, A, B, and C indicate that they correspond to drive waveforms A, B, and C, respectively. When driving the actuator 88, the control circuit 51 accesses the memory 55 to obtain drive waveform data Da, Db, and Dc, and creates time series data. The time series data is data Ak, Bk, and Ck arranged in order with a time interval Δt, and arranged in the order of A0, B0, C0, A1, B1, C1, ..., Ak, Bk, and Ck. The time series data is a digital signal. The time interval Δt is the reciprocal of a predetermined sampling frequency. The quantized data Ak, Bk, and Ck are arranged in the order of A0, B0, C0, A1, B1, C1, ..., Ak, Bk, and Ck for each time corresponding to the reciprocal of the predetermined sampling frequency. In other words, the data length of the quantized data Ak, Bk, and Ck is equal to or less than the length corresponding to the inverse of a predetermined sampling frequency. In addition, the quantized data A0 and the quantized data B0 are continuous, the quantized data B0 and the quantized data C0 are continuous, and the quantized data C0 and the quantized data A1 are continuous. In other words, there is no quantized data C0, other quantized data, or other waveform data between the quantized data A0 and the quantized data B0. In addition, there is no quantized data A0, other quantized data, or other waveform data between the quantized data B0 and the quantized data C0. In addition, there is no quantized data B0, other quantized data, or other waveform data between the quantized data C0 and the quantized data A1. The sampling frequency is 24 MHz, and the data length of the quantized data Ak, Bk, and Ck is about 41 nS.

制御回路５１は時系列データをＤ／Ａコンバータ５２に出力する。図５に示すように、Ｄ／Ａコンバータ５２は時系列データをアナログ信号に変換し、アンプ５３に出力する。アンプ５３は、入力されたアナログ信号を増幅させて、スイッチ群５４に出力する。図５に示すように、アンプ５３にて増幅されたアナログ信号は時分割多重信号を構成する。つまり、時分割多重信号は、データＡｋのみに対応するアナログ信号、データＢｋのみに対応するアナログ信号、データＣｋのみに対応するアナログ信号ではない。また、時分割多重信号は、少なくとも、１つのデータＡｋ、１つのデータＢｋ、１つのデータＣｋの合計３つのデータの組に対応するアナログ信号、１つのデータＡｋ＋１、１つのデータＢｋ＋１、１つのデータＣｋ＋１の合計３つのデータの組に対応するアナログ信号、が時系列で連続する信号である。例えば、時分割多重信号は、図５において、１つである。図５において、データＣ０に対応するアナログ信号が孤立しているように見えるが、データＡ０、データＢ０、データＣ０の合計３つのデータの組に対応するアナログ信号であってデータＡ０及びデータＢ０が０の状態のアナログ信号が、データＡ１、データＢ１、データＣ１の合計３つのデータの組に対応するアナログ信号であってデータＡ１が０の状態のアナログ信号に時系列的に連続する結果である。また、データＡｋ及びデータＢｋの組に対応するアナログ信号が孤立しているように見えるが、データＡｋ―１、データＢｋ―１、データＣｋ―１の合計３つのデータの組に対応するアナログ信号であってデータＣｋ―１が０の状態のアナログ信号が、データＡｋ、データＢｋ、データＣｋの合計３つのデータの組に対応するアナログ信号に時系列的に連続する結果である。また、データＡｋ―１及びデータＢｋ―１の組に対応するアナログ信号が孤立しているように見える理由も同様である。よって、図５のアナログ信号を、１つの時分割多重信号として取り扱うことができる。時分割多重信号において、データＡｋ－１に対応する部分を第１部分、データＡｋに対応する部分を第２部分、データＢｋ－１に対応する部分を第３部分、データＢｋに対応する部分を第４部分とすると、第１部分と第２部分との間に第３部分があり、第３部分と第４部分との間に第２部分がある。言い換えると、第１部分と第３部分とは連続し、第３部分と第２部分とは連続し、第２部分と第４部分とは連続する。つまり、時分割多重信号において、第１部分と第３部分との間には、第２部分、第４部分及び他の波形はない。また、時分割多重信号において、第３部分と第２部分との間には、第１部分、第４部分及び他の波形はない。また、時分割多重信号において、第２部分と第４部分との間には、第１部分、第３部分及び他の波形はない。なお、データＡｋ及びＣｋとの間でも同様な関係が成立し、データＢｋ及びＣｋとの間でも同様な関係が成立する。１つの時分割多重信号は、１つの吐出駆動周期に収まる。例えば、吐出駆動周波数（噴射周波数）が１００ｋＨｚであれば、１つの吐出駆動周期（噴射周期）は、１０μＳであり、１つの時分割多重信号は、１０μＳ未満の長さである。データＡｋ、データBｋ及びデータＣｋは、１つの時分割多重信号に各々３個以上あることが好ましい。理由を後述する。 The control circuit 51 outputs the time series data to the D/A converter 52. As shown in FIG. 5, the D/A converter 52 converts the time series data into an analog signal and outputs it to the amplifier 53. The amplifier 53 amplifies the input analog signal and outputs it to the switch group 54. As shown in FIG. 5, the analog signal amplified by the amplifier 53 constitutes a time division multiplexed signal. In other words, the time division multiplexed signal is not an analog signal corresponding only to data Ak, an analog signal corresponding only to data Bk, or an analog signal corresponding only to data Ck. In addition, the time division multiplexed signal is a signal in which at least an analog signal corresponding to a total of three data sets, one data Ak, one data Bk, and one data Ck, and an analog signal corresponding to a total of three data sets, one data Ak+1, one data Bk+1, and one data Ck+1, are continuous in time series. For example, there is one time division multiplexed signal in FIG. 5. In Fig. 5, the analog signal corresponding to data C0 appears to be isolated, but the analog signal corresponding to a total of three data sets, data A0, data B0, and data C0, where data A0 and data B0 are in a state of 0, is a result of being chronologically continuous with an analog signal corresponding to a total of three data sets, data A1, data B1, and data C1, where data A1 is in a state of 0. Also, the analog signal corresponding to a set of data Ak and data Bk appears to be isolated, but the analog signal corresponding to a total of three data sets, data Ak-1, data Bk-1, and data Ck-1, where data Ck-1 is in a state of 0, is a result of being chronologically continuous with an analog signal corresponding to a total of three data sets, data Ak, data Bk, and data Ck. Also, the reason why the analog signal corresponding to the set of data Ak-1 and data Bk-1 appears to be isolated is the same. Therefore, the analog signal in Fig. 5 can be treated as one time division multiplexed signal. In the time division multiplexed signal, if the portion corresponding to data Ak-1 is the first portion, the portion corresponding to data Ak is the second portion, the portion corresponding to data Bk-1 is the third portion, and the portion corresponding to data Bk is the fourth portion, then the third portion is between the first portion and the second portion, and the second portion is between the third portion and the fourth portion. In other words, the first portion and the third portion are continuous, the third portion and the second portion are continuous, and the second portion and the fourth portion are continuous. That is, in the time division multiplexed signal, the second portion, the fourth portion, and other waveforms are not between the first portion and the third portion. Also, in the time division multiplexed signal, the first portion, the fourth portion, and other waveforms are not between the third portion and the second portion. Also, in the time division multiplexed signal, the first portion, the third portion, and other waveforms are not between the second portion and the fourth portion. Note that a similar relationship is established between data Ak and Ck, and a similar relationship is established between data Bk and Ck. One time division multiplexed signal fits into one ejection drive period. For example, if the ejection drive frequency (ejection frequency) is 100 kHz, one ejection drive period (ejection period) is 10 μS, and one time division multiplexed signal has a length of less than 10 μS. It is preferable that one time division multiplexed signal has three or more pieces of data Ak, data Bk, and data Ck. The reason will be explained later.

制御回路５１は、複数の第ｎスイッチ５４（ｎ）の開閉を制御するスイッチ制御信号Ｓ１と、駆動波形Ａに対応した同期信号Ｓ２ａと、駆動波形Ｂに対応した同期信号Ｓ２ｂと、駆動波形Ｃに対応した同期信号Ｓ２ｃとをスイッチ群５４に出力する。なお三つの同期信号Ｓ２ａ、Ｓ２ｂ及びＳ２ｃを単に同期信号Ｓ２とも表す（図３参照）。スイッチ制御信号Ｓ１は、複数の第ｎスイッチ５４（ｎ）のいずれかを選択することを示す第一選択情報と、三つの同期信号Ｓ２ａ、Ｓ２ｂ、Ｓ２ｃのいずれかを選択することを示す第二選択情報とを含む。第一選択情報及び第二選択情報は紐づけられている。 The control circuit 51 outputs to the switch group 54 a switch control signal S1 that controls the opening and closing of the multiple nth switches 54(n), a synchronization signal S2a corresponding to the drive waveform A, a synchronization signal S2b corresponding to the drive waveform B, and a synchronization signal S2c corresponding to the drive waveform C. The three synchronization signals S2a, S2b, and S2c are also simply referred to as synchronization signals S2 (see FIG. 3). The switch control signal S1 includes first selection information indicating the selection of one of the multiple nth switches 54(n), and second selection information indicating the selection of one of the three synchronization signals S2a, S2b, and S2c. The first selection information and the second selection information are linked.

なお３つの同期信号Ｓ２ａ、Ｓ２ｂ及びＳ２ｃを生成する同期信号生成回路を制御装置５０に設け、制御回路５１からトリガ信号を受信した場合に、同期信号生成回路からスイッチ群５４に３つの同期信号Ｓ２ａ、Ｓ２ｂ及びＳ２ｃを出力してもよい。またスイッチ群５４が同期信号Ｓ２ａ、Ｓ２ｂ及びＳ２ｃを生成してもよい。また制御回路５１からトリガ信号を受信した場合に、スイッチ群５４が同期信号Ｓ２ａ、Ｓ２ｂ及びＳ２ｃを生成してもよい。 The control device 50 may be provided with a synchronization signal generating circuit that generates the three synchronization signals S2a, S2b, and S2c, and when a trigger signal is received from the control circuit 51, the synchronization signal generating circuit may output the three synchronization signals S2a, S2b, and S2c to the switch group 54. The switch group 54 may also generate the synchronization signals S2a, S2b, and S2c. When a trigger signal is received from the control circuit 51, the switch group 54 may also generate the synchronization signals S2a, S2b, and S2c.

図６は、時分割多重信号と、同期信号Ｓ２ａ、Ｓ２ｂ及びＳ２ｃとの関係を説明する説明図である。同期信号Ｓ２ａ、Ｓ２ｂ及びＳ２ｃはパルス波である。同期信号Ｓ２ａのパルスの立ち上がり時点と、同期信号Ｓ２ｂのパルスの立ち上がり時点との間には時間間隔Δｔが設けられている。また同期信号Ｓ２ｂのパルスの立ち上がり時点と、同期信号Ｓ２ｃのパルスの立ち上がり時点との間に時間間隔Δｔが設けられ、同期信号Ｓ２ｃのパルスの立ち上がり時点と、同期信号Ｓ２ａのパルスの立ち上がり時点との間に時間間隔Δｔが設けられている。前述したように、時系列データを構成するデータＡｋ、Ｂｋ、Ｃｋは時間間隔Δｔを設けて順に並べられている。そのため、同期信号Ｓ２ａのパルスの立ち上がり時点において、時分割多重信号にアクセスした場合、データＡｋに対応し、駆動波形Ａを示す駆動波形信号Ｐａを取得することができる。同期信号Ｓ２ｂのパルスの立ち上がり時点において、時分割多重信号にアクセスした場合、データＢｋに対応し、駆動波形Ｂを示す駆動波形信号Ｐｂを取得することができる。同期信号Ｓ２ｃのパルスの立ち上がり時点において、時分割多重信号にアクセスした場合、データＣｋに対応し、駆動波形Ｃを示す駆動波形信号Ｐｃを取得することができる。換言すれば、１つの第ｎスイッチ５４（ｎ）は、１種類の時分割多重信号を入力され、駆動波形Ａを示す駆動波形信号Ｐａ、駆動波形Ｂを示す駆動波形信号Ｐｂ、駆動波形Ｃを示す駆動波形信号Ｐｃのいずれか１つを分離する。 Figure 6 is an explanatory diagram explaining the relationship between the time division multiplexed signal and the synchronization signals S2a, S2b, and S2c. The synchronization signals S2a, S2b, and S2c are pulse waves. A time interval Δt is provided between the rising point of the pulse of the synchronization signal S2a and the rising point of the pulse of the synchronization signal S2b. A time interval Δt is also provided between the rising point of the pulse of the synchronization signal S2b and the rising point of the pulse of the synchronization signal S2c, and a time interval Δt is provided between the rising point of the pulse of the synchronization signal S2c and the rising point of the pulse of the synchronization signal S2a. As described above, the data Ak, Bk, and Ck constituting the time series data are arranged in order with a time interval Δt. Therefore, when the time division multiplexed signal is accessed at the rising point of the pulse of the synchronization signal S2a, a driving waveform signal Pa corresponding to the data Ak and indicating the driving waveform A can be obtained. When the time division multiplexed signal is accessed at the rising point of the pulse of the synchronization signal S2b, a driving waveform signal Pb corresponding to the data Bk and indicating the driving waveform B can be obtained. When the time division multiplexed signal is accessed at the rising edge of the pulse of the synchronization signal S2c, it is possible to obtain a drive waveform signal Pc that corresponds to the data Ck and indicates drive waveform C. In other words, one nth switch 54(n) receives one type of time division multiplexed signal as input, and separates one of the drive waveform signal Pa indicating drive waveform A, the drive waveform signal Pb indicating drive waveform B, and the drive waveform signal Pc indicating drive waveform C.

スイッチ群５４は、選択された同期信号Ｓ２ａ～Ｓ２ｃが示す開閉タイミングで、選択された第ｎスイッチ５４（ｎ）を開閉させる。換言すれば、スイッチ群５４は、所定のサンプリング周波数によって、第ｎスイッチ５４（ｎ）を開閉させる。 The switch group 54 opens and closes the selected nth switch 54(n) at the opening and closing timing indicated by the selected synchronization signal S2a to S2c. In other words, the switch group 54 opens and closes the nth switch 54(n) at a predetermined sampling frequency.

図７は、第ｎスイッチ５４（ｎ）の開閉によってアクチュエータ８８に入力される駆動波形の模式図である。同期信号Ｓ２ａが選択された場合、スイッチ群５４は、同期信号Ｓ２ａのパルスがハイレベル区間の場合、第ｎスイッチ５４（ｎ）を閉じ、同期信号Ｓ２ａのパルスがローレベル区間の場合、第ｎスイッチ５４（ｎ）を開ける。第１コンデンサ８９ａ及び第２コンデンサ８９ｂによって、第ｎスイッチ５４（ｎ）を閉じたときに個別電極８５に印加された電荷が保持され、図７に示すように、駆動波形Ａ１がアクチュエータ８８に入力される。換言すれば、所定のサンプリング周波数によって、時分割多重信号か
ら駆動波形信号Ｐａが分離されて、駆動波形信号Ｐａによってアクチュエータ８８が駆動される。なお、駆動波形信号Ｐａの凹凸を表すために、データＡｋを３個以上必要とする。 7 is a schematic diagram of a drive waveform input to the actuator 88 by opening and closing the nth switch 54(n). When the synchronization signal S2a is selected, the switch group 54 closes the nth switch 54(n) when the pulse of the synchronization signal S2a is in a high level section, and opens the nth switch 54(n) when the pulse of the synchronization signal S2a is in a low level section. The first capacitor 89a and the second capacitor 89b hold the charge applied to the individual electrode 85 when the nth switch 54(n) is closed, and the drive waveform A1 is input to the actuator 88 as shown in FIG. 7. In other words, the drive waveform signal Pa is separated from the time division multiplexed signal by a predetermined sampling frequency, and the actuator 88 is driven by the drive waveform signal Pa. Note that three or more pieces of data Ak are required to represent the concave and convex portions of the drive waveform signal Pa.

同期信号Ｓ２ｂが選択された場合、スイッチ群５４は、同期信号Ｓ２ｂのパルスがハイレベル区間の場合、第ｎスイッチ５４（ｎ）を閉じ、同期信号Ｓ２ｂのパルスがローレベル区間の場合、第ｎスイッチ５４（ｎ）を開ける。第１コンデンサ８９ａ及び第２コンデンサ８９ｂによって、第ｎスイッチ５４（ｎ）を閉じたときに個別電極８５に印加された電荷が保持され、図７に示すように、駆動波形Ｂ１がアクチュエータ８８に入力される。換言すれば、所定のサンプリング周波数によって、時分割多重信号から駆動波形信号Ｐｂが分離されて、駆動波形信号Ｐｂによってアクチュエータ８８が駆動される。なお、駆動波形信号Ｐｂの凹凸を表すために、データＢｋを３個以上必要とする。 When the synchronization signal S2b is selected, the switch group 54 closes the nth switch 54(n) when the pulse of the synchronization signal S2b is in a high level section, and opens the nth switch 54(n) when the pulse of the synchronization signal S2b is in a low level section. The first capacitor 89a and the second capacitor 89b hold the charge applied to the individual electrode 85 when the nth switch 54(n) is closed, and the drive waveform B1 is input to the actuator 88 as shown in FIG. 7. In other words, the drive waveform signal Pb is separated from the time division multiplexed signal by a predetermined sampling frequency, and the actuator 88 is driven by the drive waveform signal Pb. Note that three or more pieces of data Bk are required to represent the unevenness of the drive waveform signal Pb.

同期信号Ｓ２ｃが選択された場合、スイッチ群５４は、同期信号Ｓ２ｃのパルスがハイレベル区間の場合、第ｎスイッチ５４（ｎ）を閉じ、同期信号Ｓ２ｃのパルスがローレベル区間の場合、第ｎスイッチ５４（ｎ）を開ける。第１コンデンサ８９ａ及び第２コンデンサ８９ｂによって、第ｎスイッチ５４（ｎ）を閉じたときに個別電極８５に印加された電荷が保持され、図７に示すように、駆動波形Ｃ１がアクチュエータ８８に入力される。換言すれば、所定のサンプリング周波数によって、時分割多重信号から駆動波形信号Ｐｃが分離されて、駆動波形信号Ｐｃによってアクチュエータ８８が駆動される。なお、駆動波形信号Ｐｃの凹凸を表すために、データＣｋを３個以上必要とする。 When the synchronization signal S2c is selected, the switch group 54 closes the nth switch 54(n) when the pulse of the synchronization signal S2c is in a high level section, and opens the nth switch 54(n) when the pulse of the synchronization signal S2c is in a low level section. The charge applied to the individual electrode 85 when the nth switch 54(n) is closed is held by the first capacitor 89a and the second capacitor 89b, and the drive waveform C1 is input to the actuator 88 as shown in FIG. 7. In other words, the drive waveform signal Pc is separated from the time division multiplexed signal by a predetermined sampling frequency, and the actuator 88 is driven by the drive waveform signal Pc. Note that three or more pieces of data Ck are required to represent the unevenness of the drive waveform signal Pc.

前記所定のサンプリング周波数は、インクジェットヘッド８の共振周波数以上である。インクジェットヘッド８の共振周波数は、圧力室８１にインク（液体）を充填していない場合における共振周波数であるか、又は圧力室８１にインクを充填している場合における共振周波数である。例えば、圧力室８１にインクを充填していない場合におけるインクジェットヘッド８の共振周波数が１００ｋＨｚである場合、圧力室８１にインクを充填している場合におけるインクジェットヘッド８の共振周波数が１００ｋＨｚ未満となる。具体的には、圧力室８１にインクを充填している場合におけるインクジェットヘッド８の共振
周波数が９０ｋＨｚとなる。つまり、圧力室８１にインクを充填していない場合におけるインクジェットヘッド８の共振周波数は、圧力室８１にインクを充填している場合におけるインクジェットヘッド８の共振周波数よりも大きい。 The predetermined sampling frequency is equal to or higher than the resonance frequency of the inkjet head 8. The resonance frequency of the inkjet head 8 is the resonance frequency when the pressure chamber 81 is not filled with ink (liquid) or the resonance frequency when the pressure chamber 81 is filled with ink. For example, if the resonance frequency of the inkjet head 8 when the pressure chamber 81 is not filled with ink is 100 kHz, the resonance frequency of the inkjet head 8 when the pressure chamber 81 is filled with ink is less than 100 kHz. Specifically, the resonance frequency of the inkjet head 8 when the pressure chamber 81 is filled with ink is 90 kHz. In other words, the resonance frequency of the inkjet head 8 when the pressure chamber 81 is not filled with ink is higher than the resonance frequency of the inkjet head 8 when the pressure chamber 81 is filled with ink.

図８は、アンプ５３の構成を略示する回路図である。アンプ５３は自励式のデジタルアンプである。アンプ５３は、コンパレータ５３ａと、ゲートドライバ回路５３ｂと、ＮＭＯＳ回路５３ｃと、ブートストラップ回路５３ｄと、ローパスフィルタ５３ｅと、負帰還配線５３ｈとを備える。 Figure 8 is a circuit diagram showing the configuration of the amplifier 53. The amplifier 53 is a self-excited digital amplifier. The amplifier 53 includes a comparator 53a, a gate driver circuit 53b, an NMOS circuit 53c, a bootstrap circuit 53d, a low-pass filter 53e, and a negative feedback wiring 53h.

コンパレータ５３ａのプラス入力端子はＤ/Ａコンバータ５２に接続され、コンパレータ５３ａのプラス入力端子にはＤ/Ａコンバータ５２からのアナログ信号が入力される。コンパレータ５３ａの出力端子はゲートドライバ回路５３ｂに接続され、コンパレータ５３ａの出力信号はゲートドライバ回路５３ｂに入力される。ゲートドライバ回路５３ｂはＮＭＯＳ回路５３ｃに接続され、コンパレータ５３ａからの出力信号に基づいて、ＮＭＯＳ回路５３ｃにオン又はオフ信号を出力する。ＮＭＯＳ回路５３ｃは、ゲートドライバ回路５３ｂからのオン又はオフ信号によって駆動され、ローパスフィルタ（ＬＰＦ）５３ｅに信号を出力する。 The positive input terminal of the comparator 53a is connected to the D/A converter 52, and an analog signal from the D/A converter 52 is input to the positive input terminal of the comparator 53a. The output terminal of the comparator 53a is connected to the gate driver circuit 53b, and the output signal of the comparator 53a is input to the gate driver circuit 53b. The gate driver circuit 53b is connected to the NMOS circuit 53c, and outputs an on or off signal to the NMOS circuit 53c based on the output signal from the comparator 53a. The NMOS circuit 53c is driven by the on or off signal from the gate driver circuit 53b, and outputs a signal to a low pass filter (LPF) 53e.

ローパスフィルタ５３ｅは、インダクタ５３ｆと、コンデンサ５３ｇとを備える。インダクタ５３ｆの一端はＮＭＯＳ回路５３ｃに接続され、他端はコンデンサ５３ｇの一端に接続される。コンデンサ５３ｇの他端はグランドに接続される。インダクタ５３ｆの他端及びコンデンサ５３ｇの一端は、スイッチ群５４（ｎ）に接続される。即ち、ローパスフィルタ５３ｅはスイッチ群５４（ｎ）に信号、即ちアナログ信号を増幅させて生成された時分割多重信号を出力する。負帰還配線５３ｈの一端は、インダクタ５３ｆの他端及びコンデンサ５３ｇの一端に接続され、負帰還配線５３ｈの他端は、コンパレータ５３ａのマイナス入力端子に接続される。ブートストラップ回路５３ｄはゲートドライバ回路５３ｂと、ＮＭＯＳ回路５３ｃとに接続される。 The low-pass filter 53e includes an inductor 53f and a capacitor 53g. One end of the inductor 53f is connected to the NMOS circuit 53c, and the other end is connected to one end of the capacitor 53g. The other end of the capacitor 53g is connected to ground. The other end of the inductor 53f and one end of the capacitor 53g are connected to the switch group 54(n). That is, the low-pass filter 53e outputs a signal, that is, a time-division multiplexed signal generated by amplifying an analog signal, to the switch group 54(n). One end of the negative feedback wiring 53h is connected to the other end of the inductor 53f and one end of the capacitor 53g, and the other end of the negative feedback wiring 53h is connected to the negative input terminal of the comparator 53a. The bootstrap circuit 53d is connected to the gate driver circuit 53b and the NMOS circuit 53c.

図９は、ゲートドライバ回路５３ｂ、ＮＭＯＳ回路５３ｃ及びブートストラップ回路５３ｄの構成を略示する回路図である。ゲートドライバ回路５３ｂは第１ゲートドライバ５３ｂ１と、第２ゲートドライバ５３ｂ２とを備える。ＮＭＯＳ回路５３ｃは、第１Ｎ型ＭＯＳＦＥＴ５３ｃ１と、第２Ｎ型ＭＯＳＦＥＴ５３ｃ２とを備える。第１ゲートドライバ５３ｂ１は第１Ｎ型ＭＯＳＦＥＴ５３ｃ１のゲートに接続される。第２ゲートドライバ５３ｂ２は第２Ｎ型ＭＯＳＦＥＴ５３ｃ２のゲートに接続される。第１Ｎ型ＭＯＳＦＥＴ５３ｃ１のドレインは第１電源５３ｋに接続される。第１Ｎ型ＭＯＳＦＥＴ５３ｃ１のソースは第２Ｎ型ＭＯＳＦＥＴ５３ｃ２のドレインに接続される。第２Ｎ型ＭＯＳＦＥＴ５３ｃ２のソースはグランドに接続される。第１Ｎ型ＭＯＳＦＥＴ５３ｃ１のソースと、第２Ｎ型ＭＯＳＦＥＴ５３ｃ２のドレインとは、ローパスフィルタ（ＬＰＦ）５３ｅ、即ちインダクタ５３ｆの一端に接続される。即ち、負帰還配線５３ｈは、ローパスフィルタ５３ｅを介して第１Ｎ型ＭＯＳＦＥＴ５３ｃ１のソース及び第２Ｎ型ＭＯＳＦＥＴ５３ｃ２のドレインに接続される。 Figure 9 is a circuit diagram showing the configuration of the gate driver circuit 53b, the NMOS circuit 53c, and the bootstrap circuit 53d. The gate driver circuit 53b includes a first gate driver 53b1 and a second gate driver 53b2. The NMOS circuit 53c includes a first N-type MOSFET 53c1 and a second N-type MOSFET 53c2. The first gate driver 53b1 is connected to the gate of the first N-type MOSFET 53c1. The second gate driver 53b2 is connected to the gate of the second N-type MOSFET 53c2. The drain of the first N-type MOSFET 53c1 is connected to the first power supply 53k. The source of the first N-type MOSFET 53c1 is connected to the drain of the second N-type MOSFET 53c2. The source of the second N-type MOSFET 53c2 is connected to ground. The source of the first N-type MOSFET 53c1 and the drain of the second N-type MOSFET 53c2 are connected to one end of a low-pass filter (LPF) 53e, i.e., an inductor 53f. That is, the negative feedback wiring 53h is connected to the source of the first N-type MOSFET 53c1 and the drain of the second N-type MOSFET 53c2 via the low-pass filter 53e.

ブートストラップ回路５３ｄは、第２電源５３ｄ１と、ダイオード５３ｄ２と、ブートストラップコンデンサ５３ｄ３とを備える。第２電源５３ｄ１のマイナス端子はグランドに接続され、第２電源５３ｄ１のプラス端子はダイオード５３ｄ２のアノードに接続される。ダイオード５３ｄ２のカソードはブートストラップコンデンサ５３ｄ３の一端に接続される。ブートストラップコンデンサ５３ｄ３の他端は第１Ｎ型ＭＯＳＦＥＴ５３ｃ１のソースと、第２Ｎ型ＭＯＳＦＥＴ５３ｃ２のドレインとに接続される。またダイオード５３ｄ２のカソードと、ブートストラップコンデンサ５３ｄ３の一端とは、第１ゲートドライバ５３ｂ１に接続される。 The bootstrap circuit 53d includes a second power supply 53d1, a diode 53d2, and a bootstrap capacitor 53d3. The negative terminal of the second power supply 53d1 is connected to ground, and the positive terminal of the second power supply 53d1 is connected to the anode of the diode 53d2. The cathode of the diode 53d2 is connected to one end of the bootstrap capacitor 53d3. The other end of the bootstrap capacitor 53d3 is connected to the source of the first N-type MOSFET 53c1 and the drain of the second N-type MOSFET 53c2. The cathode of the diode 53d2 and one end of the bootstrap capacitor 53d3 are connected to the first gate driver 53b1.

コンパレータ５３ａのプラス入力端子に入力された電圧が、マイナス入力端子に入力された電圧よりも小さい場合、コンパレータ５３ａはゲートドライバ回路５３ｂにＬｏｗ信号を出力する。ゲートドライバ回路５３ｂにＬｏｗ信号が入力された場合、第２ゲートドライバ５３ｂ２は第２Ｎ型ＭＯＳＦＥＴ５３ｃ２のゲートにオン信号を出力し、第１ゲートドライバ５３ｂ１は第１Ｎ型ＭＯＳＦＥＴ５３ｃ１のゲートにオン信号を出力しない。即ち、第２Ｎ型ＭＯＳＦＥＴ５３ｃ２は導通し、第１Ｎ型ＭＯＳＦＥＴ５３ｃ１は導通しない。そのため、ブートストラップコンデンサ５３ｄ３の他端はグランドに接続され、ブートストラップコンデンサ５３ｄ３は第２電源５３ｄ１によって充電される。換言すれば、ブートストラップコンデンサ５３ｄ３は第２Ｎ型ＭＯＳＦＥＴ５３ｃ２の導通によって充電される。 When the voltage input to the positive input terminal of the comparator 53a is smaller than the voltage input to the negative input terminal, the comparator 53a outputs a low signal to the gate driver circuit 53b. When a low signal is input to the gate driver circuit 53b, the second gate driver 53b2 outputs an on signal to the gate of the second N-type MOSFET 53c2, and the first gate driver 53b1 does not output an on signal to the gate of the first N-type MOSFET 53c1. That is, the second N-type MOSFET 53c2 is conductive, and the first N-type MOSFET 53c1 is not conductive. Therefore, the other end of the bootstrap capacitor 53d3 is connected to ground, and the bootstrap capacitor 53d3 is charged by the second power supply 53d1. In other words, the bootstrap capacitor 53d3 is charged by the conduction of the second N-type MOSFET 53c2.

ブートストラップコンデンサ５３ｄ３の充電完了後に、コンパレータ５３ａのプラス入力端子に入力された電圧が、マイナス入力端子に入力された電圧よりも大きくなった場合、コンパレータ５３ａはゲートドライバ回路５３ｂにＨｉｇｈ信号を出力する。ゲートドライバ回路５３ｂにＨｉｇｈ信号が入力された場合、第１ゲートドライバ５３ｂ１は第１Ｎ型ＭＯＳＦＥＴ５３ｃ１のゲートにオン信号を出力し、第２ゲートドライバ５３ｂ２は第２Ｎ型ＭＯＳＦＥＴ５３ｃ２のゲートにオン信号を出力しない。即ち、第１Ｎ型ＭＯＳＦＥＴ５３ｃ１は導通し、第２Ｎ型ＭＯＳＦＥＴ５３ｃ２は導通しない。 After the charging of the bootstrap capacitor 53d3 is completed, if the voltage input to the positive input terminal of the comparator 53a becomes greater than the voltage input to the negative input terminal, the comparator 53a outputs a High signal to the gate driver circuit 53b. When a High signal is input to the gate driver circuit 53b, the first gate driver 53b1 outputs an ON signal to the gate of the first N-type MOSFET 53c1, and the second gate driver 53b2 does not output an ON signal to the gate of the second N-type MOSFET 53c2. In other words, the first N-type MOSFET 53c1 is conductive and the second N-type MOSFET 53c2 is not conductive.

第２Ｎ型ＭＯＳＦＥＴ５３ｃ２の非導通時における第１Ｎ型ＭＯＳＦＥＴ５３ｃ１のソースの電圧をＶＳとし、充電されたブートストラップコンデンサ５３ｄ３の両端に印加される電圧をＶＣとすると、ブートストラップコンデンサ５３ｄ３の一端の電圧は、ＶＳ＋ＶＣとなる。そのため、第１ゲートドライバ５３ｂ１は第１Ｎ型ＭＯＳＦＥＴ５３ｃ１のゲートに、第１Ｎ型ＭＯＳＦＥＴ５３ｃ１のソースの電圧ＶＳよりも高い電圧の信号、即ちオン信号を出力することができる。即ち、第１ゲートドライバ５３ｂ１はブートストラップコンデンサ５３ｄ３の充電後の電圧により、第１Ｎ型ＭＯＳＦＥＴ５３ｃ１を導通させる。換言すれば、ブートストラップコンデンサ５３ｄ３の充電後でなければ、第１Ｎ型ＭＯＳＦＥＴ５３ｃ１を導通させることはできない。第１Ｎ型ＭＯＳＦＥＴ５３ｃ１の導通によって、第１電源５３ｋの電圧に基づく信号がローパスフィルタ５３ｅに出力される。 When the second N-type MOSFET 53c2 is not conducting, the voltage of the source of the first N-type MOSFET 53c1 is VS, and the voltage applied across the charged bootstrap capacitor 53d3 is VC. The voltage of one end of the bootstrap capacitor 53d3 is VS+VC. Therefore, the first gate driver 53b1 can output a signal with a voltage higher than the voltage VS of the source of the first N-type MOSFET 53c1, that is, an ON signal, to the gate of the first N-type MOSFET 53c1. That is, the first gate driver 53b1 makes the first N-type MOSFET 53c1 conductive by the voltage after charging the bootstrap capacitor 53d3. In other words, the first N-type MOSFET 53c1 cannot be made conductive unless the bootstrap capacitor 53d3 is charged. When the first N-type MOSFET 53c1 is conducting, a signal based on the voltage of the first power supply 53k is output to the low-pass filter 53e.

印刷ジョブをネットワークインターフェース５６が受信した場合、即ちネットワークインターフェース５６を介して印刷ジョブを受信し、当該印刷ジョブをメモリ５５に記憶させた場合、制御回路５１は第２Ｎ型ＭＯＳＦＥＴ５３ｃ２を導通させて、ブートストラップコンデンサ５３ｄ３を充電させる。即ち、制御回路５１は、印刷を開始する前に、ブートストラップコンデンサ５３ｄ３を充電させることができる。 When the network interface 56 receives a print job, i.e., when the print job is received via the network interface 56 and stored in the memory 55, the control circuit 51 turns on the second N-type MOSFET 53c2 to charge the bootstrap capacitor 53d3. That is, the control circuit 51 can charge the bootstrap capacitor 53d3 before starting printing.

実施の形態１に係る印刷装置１にあっては、アンプ５３（増幅回路）は自励式のデジタルアンプであり、他励式のデジタルアンプに比べて、その構成が簡素化される。そのため、増幅回路の大型化を抑制することができる。 In the printing device 1 according to the first embodiment, the amplifier 53 (amplification circuit) is a self-excited digital amplifier, and its configuration is simpler than that of a separately excited digital amplifier. Therefore, it is possible to prevent the amplifier circuit from becoming large.

（実施の形態２）
以下本発明を実施の形態２に係る印刷装置１を示す図面に基づいて説明する。図１０は、アンプ５３の構成を略示する回路図である。実施の形態２の構成のうち、実施の形態１と同様な構成については同じ符号を付し、その詳細な説明を省略する。実施の形態２は、実施の形態１と異なり、第１スイッチ５３１を備える。第１スイッチ５３１は、コンパレータ５３ａのプラス入力端子とグランドとを接続するか、又は両者の接続を解除する。 (Embodiment 2)
The present invention will be described below with reference to the drawings showing a printing device 1 according to a second embodiment. Fig. 10 is a circuit diagram showing a simplified configuration of an amplifier 53. Among the configurations of the second embodiment, the same components as those of the first embodiment are given the same reference numerals, and detailed description thereof will be omitted. Unlike the first embodiment, the second embodiment includes a first switch 531. The first switch 531 connects the positive input terminal of the comparator 53a to ground, or disconnects the two.

製造コストを考慮すると、コンパレータ５３ａに使用する電源は単電源であることが望ましい。しかし、単電源を使用して小振幅のアナログ信号を生成した場合、０Ｖのアナログ信号を生成することは難しい。即ち、コンパレータ５３ａが数十ｍＶ～数百ｍＶの正のオフセット電圧を持つことが有り得る。この場合、コンパレータ５３ａのマイナス入力端子の電圧が０Ｖであるのに対し、プラス入力端子の電圧は０Ｖよりも大きくなり、コンパレータ５３ａはＨＩｇｈ信号を出力する。 Considering manufacturing costs, it is desirable to use a single power supply for the comparator 53a. However, when a small-amplitude analog signal is generated using a single power supply, it is difficult to generate an analog signal of 0V. In other words, the comparator 53a may have a positive offset voltage of several tens to several hundred mV. In this case, while the voltage at the negative input terminal of the comparator 53a is 0V, the voltage at the positive input terminal becomes greater than 0V, and the comparator 53a outputs a HIGH signal.

印刷装置１の起動前に、ブートストラップコンデンサ５３ｄ３は充電されていない。印刷装置１の起動後、上述したように、コンパレータ５３ａはＨＩｇｈ信号を出力する。しかし、ブートストラップコンデンサ５３ｄ３は充電されていないので、ブートストラップコンデンサ５３ｄ３の他端の電圧は、第１Ｎ型ＭＯＳＦＥＴ５３ｃ１のソースの電圧ＶＳよりも高くならない。そのため、第１ゲートドライバ５３ｂ１は第１Ｎ型ＭＯＳＦＥＴ５３ｃ１のゲートにオン信号を出力することができず、アンプ５３が発振しない。 Before the printer 1 is started, the bootstrap capacitor 53d3 is not charged. After the printer 1 is started, as described above, the comparator 53a outputs a HIGH signal. However, because the bootstrap capacitor 53d3 is not charged, the voltage at the other end of the bootstrap capacitor 53d3 does not become higher than the voltage VS of the source of the first N-type MOSFET 53c1. Therefore, the first gate driver 53b1 cannot output an ON signal to the gate of the first N-type MOSFET 53c1, and the amplifier 53 does not oscillate.

実施の形態２において、制御回路５１は、起動する場合、第１スイッチ５３１を所定時間、接続させる。第１スイッチ５３１の接続によって、コンパレータ５３ａのプラス入力端子の電圧は０Ｖになる。コンパレータ５３ａのマイナス入力端子の電圧も０Ｖであるので、コンパレータ５３ａからＬｏｗ信号が出力されない可能性がある。しかし、リーク電流によって、マイナス入力端子の電圧は徐々に上昇するので、コンパレータ５３ａのプラス入力端子に入力された電圧が、マイナス入力端子に入力された電圧よりも小さくなり、コンパレータ５３ａからＬｏｗ信号が出力される。ゲートドライバ回路５３ｂにＬｏｗ信号が出力されると、第１ゲートドライバ５３ｂ１は第１Ｎ型ＭＯＳＦＥＴ５３ｃ１のゲートにオン信号を出力せず、第２ゲートドライバ５３ｂ２は第２Ｎ型ＭＯＳＦＥＴ５３ｃ２のゲートにオン信号を出力する。即ち、ブートストラップコンデンサ５３ｄ３は第２Ｎ型ＭＯＳＦＥＴ５３ｃ２の導通によって充電される。なお第１スイッチ５３１の接続は、リーク電流によってマイナス入力端子の電圧が上昇するタイミングで実行される。 In the second embodiment, when the control circuit 51 is started, the first switch 531 is connected for a predetermined time. By connecting the first switch 531, the voltage of the positive input terminal of the comparator 53a becomes 0V. Since the voltage of the negative input terminal of the comparator 53a is also 0V, there is a possibility that a low signal is not output from the comparator 53a. However, since the voltage of the negative input terminal gradually increases due to the leakage current, the voltage input to the positive input terminal of the comparator 53a becomes smaller than the voltage input to the negative input terminal, and a low signal is output from the comparator 53a. When a low signal is output to the gate driver circuit 53b, the first gate driver 53b1 does not output an on signal to the gate of the first N-type MOSFET 53c1, and the second gate driver 53b2 outputs an on signal to the gate of the second N-type MOSFET 53c2. That is, the bootstrap capacitor 53d3 is charged by the conduction of the second N-type MOSFET 53c2. The first switch 531 is connected when the voltage at the negative input terminal rises due to leakage current.

実施の形態２に係る印刷装置１にあっては、第１スイッチ５３１を設けることによって、起動時に、コンパレータ５３ａからＬｏｗ信号を出力させて、ブートストラップコンデンサ５３ｄ３を充電する。そのため、アンプ５３の未発振を防止することができる。例えば、コンパレータ５３ａに単電源を使用した場合、０Ｖのアナログ信号を生成することができ、アンプ５３の未発振を防止することができる。 In the printer 1 according to the second embodiment, the first switch 531 is provided, so that at startup, the comparator 53a outputs a low signal to charge the bootstrap capacitor 53d3. This makes it possible to prevent the amplifier 53 from not oscillating. For example, if a single power supply is used for the comparator 53a, a 0V analog signal can be generated, making it possible to prevent the amplifier 53 from not oscillating.

（実施の形態３）
以下本発明を実施の形態３に係る印刷装置１を示す図面に基づいて説明する。図１１は、アンプ５３の構成を略示する回路図である。実施の形態３の構成のうち、実施の形態１と同様な構成については同じ符号を付し、その詳細な説明を省略する。実施の形態３は、実施の形態１と異なり、第２スイッチ５３２を備える。第２スイッチ５３２は、コンパレータ５３ａの出力端子とグランドとを接続するか、又は両者の接続を解除する。 (Embodiment 3)
The present invention will be described below with reference to the drawings showing a printing device 1 according to a third embodiment. Fig. 11 is a circuit diagram showing a simplified configuration of an amplifier 53. Among the configurations of the third embodiment, the same components as those of the first embodiment are given the same reference numerals, and detailed description thereof will be omitted. Unlike the first embodiment, the third embodiment includes a second switch 532. The second switch 532 connects the output terminal of the comparator 53a to the ground, or disconnects the two.

実施の形態３において、制御回路５１は、起動する場合、第２スイッチ５３２を所定時間、接続させる。第２スイッチ５３２の接続によって、コンパレータ５３ａのプラス入力端子に入力された電圧が、マイナス入力端子に入力された電圧よりも小さくなり、コンパレータ５３ａの出力電圧は０Ｖになる。即ち、コンパレータ５３ａからＬｏｗ信号が出力される。つまり、ゲートドライバ回路５３ｂにＬｏｗ信号が出力されると、第１ゲートドライバ５３ｂ１は第１Ｎ型ＭＯＳＦＥＴ５３ｃ１のゲートにオン信号を出力せず、第２ゲートドライバ５３ｂ２は第２Ｎ型ＭＯＳＦＥＴ５３ｃ２のゲートにオン信号を出力する。そのため、ブートストラップコンデンサ５３ｄ３は第２Ｎ型ＭＯＳＦＥＴ５３ｃ２の導通によって充電される。 In the third embodiment, when the control circuit 51 is started, it connects the second switch 532 for a predetermined time. By connecting the second switch 532, the voltage input to the positive input terminal of the comparator 53a becomes smaller than the voltage input to the negative input terminal, and the output voltage of the comparator 53a becomes 0 V. That is, a low signal is output from the comparator 53a. In other words, when a low signal is output to the gate driver circuit 53b, the first gate driver 53b1 does not output an on signal to the gate of the first N-type MOSFET 53c1, and the second gate driver 53b2 outputs an on signal to the gate of the second N-type MOSFET 53c2. Therefore, the bootstrap capacitor 53d3 is charged by the conduction of the second N-type MOSFET 53c2.

実施の形態３に係る印刷装置１にあっては、第２スイッチ５３２を設けることによって、起動時に、コンパレータ５３ａからＬｏｗ信号を出力させて、ブートストラップコンデンサ５３ｄ３を充電する。そのため、アンプ５３の未発振を防止することができる。 In the printing device 1 according to the third embodiment, the second switch 532 is provided, so that at startup, the comparator 53a outputs a low signal to charge the bootstrap capacitor 53d3. This makes it possible to prevent the amplifier 53 from not oscillating.

（実施の形態４）
以下本発明を実施の形態４に係る印刷装置１を示す図面に基づいて説明する。図１２は、アンプ５３の構成を略示する回路図である。実施の形態４の構成のうち、実施の形態１と同様な構成については同じ符号を付し、その詳細な説明を省略する。実施の形態４は、実施の形態１と異なり、第３スイッチ５３４を備える。第３スイッチ５３３は、電源ＶＤＤと負帰還配線５３ｈの一端とを接続するか、又は両者の接続を解除する。電源ＶＤＤの電圧はコンパレータ５３ａのプラス入力端子に入力される電圧よりも充分に高い。 (Embodiment 4)
The present invention will be described below with reference to the drawings showing a printing device 1 according to a fourth embodiment. FIG. 12 is a circuit diagram showing a simplified configuration of an amplifier 53. Among the configurations of the fourth embodiment, the same components as those of the first embodiment are given the same reference numerals, and detailed description thereof will be omitted. Unlike the first embodiment, the fourth embodiment includes a third switch 534. The third switch 533 connects the power supply VDD to one end of the negative feedback wiring 53h, or disconnects the two. The voltage of the power supply VDD is sufficiently higher than the voltage input to the positive input terminal of the comparator 53a.

実施の形態４において、制御回路５１は、起動する場合、第３スイッチ５３３を所定時間、接続させる。第３スイッチ５３３の接続によって、コンパレータ５３ａのマイナス入力端子に入力される電圧は、プラス入力端子に入力される電圧よりも高くなり、コンパレータ５３ａの出力電圧は０Ｖになる。即ち、コンパレータ５３ａからＬｏｗ信号が出力される。ゲートドライバ回路５３ｂにＬｏｗ信号が出力されると、第１ゲートドライバ５３ｂ１は第１Ｎ型ＭＯＳＦＥＴ５３ｃ１のゲートにオン信号を出力せず、第２ゲートドライバ５３ｂ２は第２Ｎ型ＭＯＳＦＥＴ５３ｃ２のゲートにオン信号を出力する。そのため、第２Ｎ型ＭＯＳＦＥＴ５３ｃ２の導通によってブートストラップコンデンサ５３ｄ３は充電される。 In the fourth embodiment, when the control circuit 51 is started, the third switch 533 is connected for a predetermined time. By connecting the third switch 533, the voltage input to the negative input terminal of the comparator 53a becomes higher than the voltage input to the positive input terminal, and the output voltage of the comparator 53a becomes 0 V. That is, a low signal is output from the comparator 53a. When a low signal is output to the gate driver circuit 53b, the first gate driver 53b1 does not output an on signal to the gate of the first N-type MOSFET 53c1, and the second gate driver 53b2 outputs an on signal to the gate of the second N-type MOSFET 53c2. Therefore, the bootstrap capacitor 53d3 is charged by the conduction of the second N-type MOSFET 53c2.

実施の形態４に係る印刷装置１にあっては、第３スイッチ５３３を設けることによって、起動時に、コンパレータ５３ａからＬｏｗ信号を出力させて、ブートストラップコンデンサ５３ｄ３を充電する。そのため、アンプ５３の未発振を防止することができる。 In the printing device 1 according to the fourth embodiment, the third switch 533 is provided, so that at startup, the comparator 53a outputs a low signal to charge the bootstrap capacitor 53d3. This makes it possible to prevent the amplifier 53 from not oscillating.

（実施の形態５）
以下本発明を実施の形態５に係る印刷装置１を示す図面に基づいて説明する。図１３は、スイッチ群５４の動作を説明する説明図である。実施の形態５の構成のうち、実施の形態１と同様な構成については同じ符号を付し、その詳細な説明を省略する。 (Embodiment 5)
The present invention will be described below with reference to the drawings showing a printer 1 according to a fifth embodiment. Fig. 13 is an explanatory diagram for explaining the operation of the switch group 54. Among the configurations of the fifth embodiment, the same components as those of the first embodiment are given the same reference numerals, and detailed description thereof will be omitted.

実施の形態５において、制御回路５１は、例えば起動する場合、スイッチ群５４の第ｎスイッチ５４（ｎ）を所定時間、接続させる。第ｎスイッチ５４（ｎ）は第４スイッチ及び第５スイッチに対応する。第ｎスイッチ５４（ｎ）の接続によって、個別電極８５と負帰還配線５３ｈとが接続され、コンパレータ５３ａのプラス入力端子に印加された電圧よりも高い電圧、例えばＶＣＯＭ電圧が負帰還配線５３ｈを介して、コンパレータ５３ａのマイナス入力端子に供給される。即ち、ＶＣＯＭ端子から負帰還配線５３ｈにリーク電流が流れる。そのため、コンパレータ５３ａのマイナス入力端子の電圧は、プラス入力端子の電圧よりも大きくなり、コンパレータ５３ａの出力電圧は０Ｖになる。即ち、コンパレータ５３ａからＬｏｗ信号が出力される。ゲートドライバ回路５３ｂにＬｏｗ信号が出力されると、第１ゲートドライバ５３ｂ１は第１Ｎ型ＭＯＳＦＥＴ５３ｃ１のゲートにオン信号を出力せず、第２ゲートドライバ５３ｂ２は第２Ｎ型ＭＯＳＦＥＴ５３ｃ２のゲートにオン信号を出力する。そのため、ブートストラップコンデンサ５３ｄ３は第２Ｎ型ＭＯＳＦＥＴ５３ｃ２の導通によって充電される。 In the fifth embodiment, when the control circuit 51 is started, for example, the control circuit 51 connects the n-th switch 54(n) of the switch group 54 for a predetermined time. The n-th switch 54(n) corresponds to the fourth switch and the fifth switch. By connecting the n-th switch 54(n), the individual electrode 85 and the negative feedback wiring 53h are connected, and a voltage higher than the voltage applied to the positive input terminal of the comparator 53a, for example, the VCOM voltage, is supplied to the negative input terminal of the comparator 53a via the negative feedback wiring 53h. That is, a leakage current flows from the VCOM terminal to the negative feedback wiring 53h. Therefore, the voltage of the negative input terminal of the comparator 53a becomes higher than the voltage of the positive input terminal, and the output voltage of the comparator 53a becomes 0V. That is, a Low signal is output from the comparator 53a. When a low signal is output to the gate driver circuit 53b, the first gate driver 53b1 does not output an on signal to the gate of the first N-type MOSFET 53c1, and the second gate driver 53b2 outputs an on signal to the gate of the second N-type MOSFET 53c2. Therefore, the bootstrap capacitor 53d3 is charged by the conduction of the second N-type MOSFET 53c2.

上述のように、アクチュエータ８８は、コンパレータ５３ａのプラス入力端子に印加された電圧よりも高いＶＣＯＭ電圧が印加される３層の圧電層を有する。第ｎスイッチ５４（ｎ）により負帰還配線５３ｈを介してコンパレータ５３ａのマイナス入力端子にＶＣＯＭ電圧が供給された場合、マイナス入力端子の電圧はプラス入力端子よりも高くなり、第２Ｎ型ＭＯＳＦＥＴ５３ｃ２が導通し、ブートストラップコンデンサ５３ｄ３は充電される。 As described above, the actuator 88 has three piezoelectric layers to which a VCOM voltage higher than the voltage applied to the positive input terminal of the comparator 53a is applied. When the n-th switch 54(n) supplies the VCOM voltage to the negative input terminal of the comparator 53a via the negative feedback wiring 53h, the voltage of the negative input terminal becomes higher than the positive input terminal, the second N-type MOSFET 53c2 becomes conductive, and the bootstrap capacitor 53d3 is charged.

実施の形態５に係る印刷装置１にあっては、第ｎスイッチ５４（ｎ）を接続させることによって、起動時に、コンパレータ５３ａからＬｏｗ信号を出力させて、ブートストラップコンデンサ５３ｄ３を充電する。そのため、アンプ５３の未発振を防止することができる。 In the printing device 1 according to the fifth embodiment, by connecting the n-th switch 54(n), a low signal is output from the comparator 53a at startup, and the bootstrap capacitor 53d3 is charged. This makes it possible to prevent the amplifier 53 from not oscillating.

図２において、個別電極８５は圧電体８３の上面に形成され、第２共通電極８６は圧電体８３の内部に形成されているが、個別電極８５は圧電体８３の内部に形成され、第２共通電極８６は圧電体８３の上面に形成されてもよい。即ち、図２において、個別電極８５と第２共通電極８６とを入れ替えてもよい。この場合、個別電極８５は第２電極に対応し、第２共通電極８６は第１電極に対応する。第ｎスイッチ５４（ｎ）は負帰還配線５３ｈと個別電極８５とを接続する。第ｎスイッチ５４（ｎ）は第６スイッチに対応する。第２共通電極８６には個別電極８５よりも高い電圧、例えばＶＣＯＭ電圧が供給される。第２共通電極８６に供給される電圧は、コンパレータ５３ａのプラス入力端子に入力される電圧よりも高い。 2, the individual electrode 85 is formed on the upper surface of the piezoelectric body 83, and the second common electrode 86 is formed inside the piezoelectric body 83, but the individual electrode 85 may be formed inside the piezoelectric body 83, and the second common electrode 86 may be formed on the upper surface of the piezoelectric body 83. That is, in FIG. 2, the individual electrode 85 and the second common electrode 86 may be interchanged. In this case, the individual electrode 85 corresponds to the second electrode, and the second common electrode 86 corresponds to the first electrode. The n-th switch 54(n) connects the negative feedback wiring 53h and the individual electrode 85. The n-th switch 54(n) corresponds to the sixth switch. A voltage higher than that of the individual electrode 85, for example, a VCOM voltage, is supplied to the second common electrode 86. The voltage supplied to the second common electrode 86 is higher than the voltage input to the positive input terminal of the comparator 53a.

第ｎスイッチ５４（ｎ）が負帰還配線５３ｈと個別電極８５とを導通させることで、負帰還配線５３ｈを介してコンパレータ５３ａのマイナス入力端子に、コンパレータ５３ａのプラス入力端子に入力される電圧よりも高い電圧が入力されることで、コンパレータ５３ａのマイナス入力端子の電圧は、プラス入力端子の電圧よりも大きくなり、コンパレータ５３ａの出力電圧は０Ｖになる。即ち、コンパレータ５３ａからＬｏｗ信号が出力される。ゲートドライバ回路５３ｂにＬｏｗ信号が出力されると、第１ゲートドライバ５３ｂ１は第１Ｎ型ＭＯＳＦＥＴ５３ｃ１のゲートにオン信号を出力せず、第２ゲートドライバ５３ｂ２は第２Ｎ型ＭＯＳＦＥＴ５３ｃ２のゲートにオン信号を出力する。そのため、ブートストラップコンデンサ５３ｄ３は、第２Ｎ型ＭＯＳＦＥＴ５３ｃ２の導通によって充電される。 When the n-th switch 54(n) conducts the negative feedback wiring 53h and the individual electrode 85, a voltage higher than the voltage input to the positive input terminal of the comparator 53a is input to the negative input terminal of the comparator 53a via the negative feedback wiring 53h, so that the voltage of the negative input terminal of the comparator 53a becomes higher than the voltage of the positive input terminal, and the output voltage of the comparator 53a becomes 0V. That is, a low signal is output from the comparator 53a. When a low signal is output to the gate driver circuit 53b, the first gate driver 53b1 does not output an on signal to the gate of the first N-type MOSFET 53c1, and the second gate driver 53b2 outputs an on signal to the gate of the second N-type MOSFET 53c2. Therefore, the bootstrap capacitor 53d3 is charged by the conduction of the second N-type MOSFET 53c2.

実施の形態５において、アクチュエータ８８は３層の圧電層に代えて、コンパレータ５３ａのプラス入力端子に印加された電圧よりも高いＶＣＯＭ電圧が印加される２層の圧電層を使用してもよい。第ｎスイッチ５４（ｎ）により負帰還配線５３ｈを介してコンパレータ５３ａのマイナス入力端子にＶＣＯＭ電圧が供給されると、コンパレータ５３ａのマイナス入力端子の電圧は、プラス入力端子の電圧よりも大きくなり、コンパレータ５３ａの出力電圧は０Ｖになる。即ち、コンパレータ５３ａからＬｏｗ信号が出力される。ゲートドライバ回路５３ｂにＬｏｗ信号が出力されると、第１ゲートドライバ５３ｂ１は第１Ｎ型ＭＯＳＦＥＴ５３ｃ１のゲートにオン信号を出力せず、第２ゲートドライバ５３ｂ２は第２Ｎ型ＭＯＳＦＥＴ５３ｃ２のゲートにオン信号を出力する。そのため、ブートストラップコンデンサ５３ｄ３は、第２Ｎ型ＭＯＳＦＥＴ５３ｃ２の導通によって充電される。 In the fifth embodiment, the actuator 88 may use two piezoelectric layers to which a VCOM voltage higher than the voltage applied to the positive input terminal of the comparator 53a is applied, instead of the three piezoelectric layers. When the VCOM voltage is supplied to the negative input terminal of the comparator 53a via the negative feedback wiring 53h by the n-th switch 54(n), the voltage of the negative input terminal of the comparator 53a becomes greater than the voltage of the positive input terminal, and the output voltage of the comparator 53a becomes 0V. That is, a low signal is output from the comparator 53a. When a low signal is output to the gate driver circuit 53b, the first gate driver 53b1 does not output an on signal to the gate of the first N-type MOSFET 53c1, and the second gate driver 53b2 outputs an on signal to the gate of the second N-type MOSFET 53c2. Therefore, the bootstrap capacitor 53d3 is charged by the conduction of the second N-type MOSFET 53c2.

実施の形態１～５においては、駆動波形Ａ～Ｃに基づいて時分割多重信号を生成しているが、アナログ信号である駆動波形Ａ、駆動波形Ｂ及び駆動波形Ｃそれぞれをアンプ５３に入力させて、増幅してもよい。即ち、時分割多重信号を生成することなく、アナログ信号である駆動波形をアンプ５３にて増幅してもよい。また印刷装置は、ラインヘッド方式の印刷装置であってもよい。
実施の形態１～５では、振動板８２、圧電体８３、第１共通電極８４、個別電極８５及び第２共通電極８６はアクチュエータ８８を構成したが、これに限られない。共通電極は１つであってもよい。即ち、２層材であってもよい。２層材は、振動板８２、圧電体８３、共通電極及び個別電極８５から構成される。 In the first to fifth embodiments, a time division multiplexed signal is generated based on the drive waveforms A to C, but the drive waveforms A, B, and C, which are analog signals, may be input to the amplifier 53 and amplified. That is, the drive waveforms, which are analog signals, may be amplified by the amplifier 53 without generating a time division multiplexed signal. The printing device may also be a line head type printing device.
In the first to fifth embodiments, the vibration plate 82, the piezoelectric body 83, the first common electrode 84, the individual electrodes 85, and the second common electrode 86 constitute the actuator 88, but this is not limited to the above. There may be only one common electrode. In other words, a two-layer material may be used. The two-layer material is composed of the vibration plate 82, the piezoelectric body 83, the common electrode, and the individual electrodes 85.

今回開示した実施の形態は、全ての点で例示であって、制限的なものではないと考えられるべきである。本発明の範囲は、特許請求の範囲内での全ての変更及び特許請求の範囲と均等の範囲が含まれることが意図される。各実施形態に記載した事項は相互に組み合わせることが可能である。また、特許請求の範囲に記載した独立請求項及び従属請求項は、引用形式に関わらず全てのあらゆる組み合わせにおいて、相互に組み合わせることが可能である。さらに、特許請求の範囲には他の２以上のクレームを引用するクレームを記載する形式（マルチクレーム形式）を用いているが、これに限るものではない。マルチクレームを少なくとも一つ引用するマルチクレーム（マルチマルチクレーム）を記載する形式を用いて記載してもよい。 The embodiments disclosed herein are illustrative in all respects and should not be considered restrictive. The scope of the present invention is intended to include all modifications within the scope of the claims and equivalents to the scope of the claims. The matters described in each embodiment can be combined with each other. In addition, the independent claims and dependent claims described in the claims can be combined with each other in all combinations regardless of the citation format. Furthermore, the claims use a format in which a claim cites two or more other claims (multi-claim format), but this is not limited to this. They may also be written in a format in which a multiple claim cites at least one other claim (multi-multi-claim).

５１制御回路（制御部）
５３アンプ（増幅回路）
５３ａコンパレータ
５３ｂゲートドライバ回路（ゲートドライバ）
５３ｂ１第１ゲートドライバ
５３ｂ２第２ゲートドライバ
５３ｃ１第１Ｎ型ＭＯＳＦＥＴ
５３ｃ２第２Ｎ型ＭＯＳＦＥＴ
５３ｄ１第２電源
５３ｄ３ブートストラップコンデンサ
５３ｅローパスフィルタ
５３ｈ負帰還配線
５３ｋ第１電源
５３１第１スイッチ
５３２第２スイッチ
５３３第３スイッチ
５４（ｎ）第ｎスイッチ（第４スイッチ、第５スイッチ、第６スイッチ）
５６ネットワークインターフェース（受信部）
８２振動板（第３圧電層）
８３圧電体
８３ａ第１部分（第１圧電層）
８３ｂ第２部分（第２圧電層）
８４第１共通電極（第３電極）
８５個別電極（第１電極、第２電極）
８６第２共通電極（第２電極、第１電極）
８８アクチュエータ（エネルギー付与素子） 51 Control circuit (control unit)
53 Amplifier (amplification circuit)
53a Comparator 53b Gate driver circuit (gate driver)
53b1: First gate driver 53b2: Second gate driver 53c1: First N-type MOSFET
53c2 Second N-type MOSFET
53d1: second power supply; 53d3: bootstrap capacitor; 53e: low-pass filter; 53h: negative feedback wiring; 53k: first power supply; 531: first switch; 532: second switch; 533: third switch; 54(n): nth switch (fourth switch, fifth switch, sixth switch)
56 Network interface (receiving section)
82 Vibration plate (third piezoelectric layer)
83 Piezoelectric body 83a First portion (first piezoelectric layer)
83b Second portion (second piezoelectric layer)
84 First common electrode (third electrode)
85 Individual electrodes (first electrode, second electrode)
86 Second common electrode (second electrode, first electrode)
88 Actuator (energy imparting element)

Claims

an amplifier circuit for amplifying the drive waveform;
an energy imparting element that is driven by the drive waveform amplified by the amplifier circuit and imparts energy to the liquid to eject it from the nozzle,
The amplifier circuit includes:
a comparator having a positive input terminal to which the drive waveform is input;
a gate driver to which the output of the comparator is input;
a first N-type MOSFET driven by the gate driver;
a second N-type MOSFET driven by the gate driver;
a bootstrap capacitor for driving the first N-type MOSFET;
The drain of the first N-type MOSFET is connected to a first power supply;
the source of the first N-type MOSFET is connected to the drain of the second N-type MOSFET;
The source of the second N-type MOSFET is connected to ground,
one terminal of the bootstrap capacitor is connected to the source of the first N-type MOSFET and the drain of the second N-type MOSFET;
The other terminal of the bootstrap capacitor is connected to the gate driver and a second power supply.
a negative feedback wiring connecting a negative input terminal of the comparator to the source of the first N-type MOSFET and to the drain of the second N-type MOSFET.

The bootstrap capacitor is charged by the conduction of the second N-type MOSFET,
The printing device according to claim 1 , wherein the gate driver causes the first N-type MOSFET to conduct by a voltage after the bootstrap capacitor is charged.

a first switch that connects the positive input terminal of the comparator to a ground;
The printing device according to claim 2 , wherein the bootstrap capacitor is charged by the conduction of the second N-type MOSFET when the positive input terminal is connected to the ground by the first switch.

a second switch connecting the output terminal of the comparator to a ground;
The printing device according to claim 2 , wherein the bootstrap capacitor is charged by the conduction of the second N-type MOSFET when the output terminal is connected to the ground by the second switch.

a third switch that connects the negative feedback wiring to a third power supply that supplies a voltage higher than a voltage applied to a positive input terminal of the comparator;
3. The printing device according to claim 2, wherein the bootstrap capacitor is charged by conduction of the second N-type MOSFET when the voltage supplied from the third power supply is supplied to the negative input terminal via the negative feedback line by the third switch.

a fourth switch that connects the negative feedback wiring and the energy imparting element;
The printing device according to claim 2 , wherein the energy imparting element is supplied with a voltage higher than a voltage applied to a positive input terminal of the comparator.

the energy application element has two piezoelectric layers to which a voltage higher than a voltage applied to a positive input terminal of the comparator is applied;
7. The printing device according to claim 6, wherein the bootstrap capacitor is charged by conduction of the second N-type MOSFET when a voltage higher than a voltage supplied to the positive input terminal is supplied to the negative input terminal by the fourth switch via the negative feedback wiring.

the energy application element has three piezoelectric layers to which a voltage higher than a voltage applied to a positive input terminal of the comparator is applied;
7. The printing device according to claim 6, wherein the bootstrap capacitor is charged by conduction of the second N-type MOSFET when a voltage higher than a voltage supplied to the positive input terminal is supplied to the negative input terminal by the fourth switch via the negative feedback wiring.

the energy delivery element includes a first electrode, a second electrode, a third electrode, a first piezoelectric layer, a second piezoelectric layer, and a third piezoelectric layer;
a fifth switch that connects the negative feedback wiring and the first electrode;
the first piezoelectric layer is between the first electrode and the second electrode;
the second piezoelectric layer is between the second electrode and the third electrode;
the third electrode is between the second piezoelectric layer and the third piezoelectric layer;
The second electrode is supplied with a voltage higher than that of the first electrode,
3. The printing device according to claim 2, wherein the bootstrap capacitor is charged by conduction of the second N-type MOSFET when the fifth switch connects the negative feedback wiring and the first electrode to each other, thereby inputting a voltage higher than a voltage input to the positive input terminal to the negative input terminal via the negative feedback wiring.

the energy delivery element includes a first electrode, a second electrode, a third electrode, a first piezoelectric layer, a second piezoelectric layer, and a third piezoelectric layer;
a sixth switch that connects the negative feedback wiring and the second electrode;
the first piezoelectric layer is between the first electrode and the second electrode;
the second piezoelectric layer is between the second electrode and the third electrode;
the third electrode is between the second piezoelectric layer and the third piezoelectric layer;
The first electrode is supplied with a higher voltage than the second electrode,
3. The printing device according to claim 2, wherein the bootstrap capacitor is charged by conduction of the second N-type MOSFET when the sixth switch brings the negative feedback wiring and the second electrode into electrical continuity, such that a voltage higher than a voltage input to the positive input terminal is input to the negative input terminal via the negative feedback wiring.

A receiving unit that receives a print job and a control unit are provided,
11. The printing apparatus according to claim 2, wherein the control unit charges the bootstrap capacitor by conducting the second N-type MOSFET when the receiving unit receives the print job.

The printing device according to claim 1 , wherein the negative feedback wiring is connected to the source of the first N-type MOSFET and the drain of the second N-type MOSFET via a low-pass filter.