JP7464274B2

JP7464274B2 - 入力信号補正装置

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Publication number: JP7464274B2
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Inventors: 真畠中; 隆坂本; 美英峯岸; 良平初田; 哲理仙田
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Description

本発明は、Ｒ、Ｇ、Ｂのサブピクセルの数が不均等な表示パネルについて、入力信号を補正する入力信号補正装置に関する。

従来から、特許文献１に記載のように、Ｒ、Ｇ、Ｂのサブピクセルの数が不均等なペンタイル構造（「ＰＥＮＴＩＬＥ」（ペンタイル）は登録商標）とも呼ばれるＬＣＤ、ＯＬＥＤ、マイクロＬＥＤ等の表示パネルが知られている。このような構造の表示パネルでは、少ないサブピクセルで解像度を確保することができ、最近ではスマートフォンのディスプレイ等に多く採用されている。

図６に示すように、ＲＧＢＧのピクセル構造を有する表示パネル１において、第１のピクセルＰ_１がＲのサブピクセルＰ_１ＲとＧのサブピクセルＰ_１Ｇとを含み、第２のピクセルＰ_２がＢのサブピクセルＰ_２ＢとＧのサブピクセルＰ_２Ｇとを含み、第（２ｋ＋１）（ｋは１以上の整数）のピクセルＰ_{（２ｋ＋１）}がＲのサブピクセルＰ_{（２ｋ＋１）Ｒ}とＧのサブピクセルＰ_{（２ｋ＋１）Ｇ}とを含み、第（２ｋ＋２）のピクセルＰ_{（２ｋ＋２）}がＢのサブピクセルＰ_{（２ｋ＋２）Ｂ}とＧのサブピクセルＰ_{（２ｋ＋２）Ｇ}とを含み、この表示パネル１が、そのパネル本体がハードウェアとしてムラを生じるものであっても、入力された画像信号をソフトウェアでムラ消し（デムラ）をする（ムラを減殺する）ように補正してパネル本体に出力するために、図７に示すような入力信号補正装置２を有することがある。

入力信号補正装置２は、動作周波数ｆで動作し、Ｒ、Ｇ、Ｂの入力信号（画像信号）が入力される入力回路３と、動作周波数ｆで動作し、入力回路３に入力されたＲ、Ｇ、Ｂの入力信号のうちＲのサブピクセルに関する入力信号Ｒｉ、Ｂのサブピクセルに関する入力信号Ｂｉの周期を２倍に拡張して前処理信号ＲｉＡ，ＢｉＡを出力する拡張回路４と、動作周波数ｆで動作し、入力回路３に入力されたＲ、Ｇ、Ｂの入力信号のうちＧのサブピクセルに関する入力信号Ｇｉを遅延させ、拡張回路４からの前処理信号ＲｉＡ，ＢｉＡの出力と略同時に前処理信号ＧｉＡを出力する遅延回路５と、動作周波数ｆで動作し、前処理信号ＲｉＡ，ＢｉＡ，ＧｉＡを補正して補正信号ΔＲｏ，ΔＢｏ，ΔＧｏを出力するデムラ回路６と、動作周波数ｆで動作し、入力信号Ｒｉ，Ｂｉ，Ｇｉを遅延させて遅延信号ＲｉＤ，ＢｉＤ，ＧｉＤを出力する遅延調整回路７と、遅延信号ＲｉＤ，ＢｉＤ，ＧｉＤに補正信号ΔＲｏ，ΔＢｏ，ΔＧｏを加算して出力信号Ｒｏ，Ｂｏ，Ｇｏ（Ｒｏ＝ＲｉＤ＋ΔＲｏ、Ｂｏ＝ＢｉＤ＋ΔＢｏ、Ｇｏ＝ＧｉＤ＋ΔＧｏ）を出力する加算回路８と、入力回路３、拡張回路４、遅延回路５、デムラ回路６及び遅延調整回路７に入力される動作周波数ｆのクロック信号を生成するクロック回路９とを備え、特許文献２に記載のように、パネル本体に入力信号Ｒｉ，Ｂｉ，Ｇｉがそのまま入力されるのではなく出力信号Ｒｏ，Ｂｏ，Ｇｏが入力されることによって、パネル本体のムラ補正が行われる。

特許第４６４７２１３号公報

特許第６２２０６７４号公報

ところで、嘗ては、入力信号補正装置によるムラ補正性能が技術競争力上重要であったが、表示パネルの性能向上が著しい近年においては、消費電力の低減が差別化のポイントになってきている。特に、スマートフォン等のモバイル機器ではディスプレイサイズが大型化してプロセッサも高速化しているので、バッテリーを消耗しやすく、表示パネルに関する消費電力の低減が課題となっている。

本発明は、上記の事情に鑑みてなされたもので、消費電力を低減可能な入力信号補正装置を提供することを課題としている。

上記課題を解決するために、本発明は、Ｒ、Ｇ、Ｂのサブピクセルの数が、少数のサブピクセルの数：多数のサブピクセルの数＝１：Ｎ（Ｎは２以上の整数）で不均等な表示パネルについて、入力信号を補正する入力信号補正装置であって、動作周波数ｆで動作し、Ｒ、Ｇ、Ｂの入力信号が入力される入力回路と、動作周波数ｆで動作し、前記入力回路に入力されたＲ、Ｇ、Ｂの入力信号のうち前記少数のサブピクセルに関する第１の入力信号の周期をＮ倍にして第１の前処理信号を出力する拡張回路と、動作周波数ｆで動作し、前記入力回路に入力されたＲ、Ｇ、Ｂの入力信号のうち前記多数のサブピクセルに関する第２の入力信号を１／Ｎに縮退させて第２の前処理信号を前記第１の前処理信号と略同時に出力する縮退回路と、動作周波数ｆ／Ｎで動作し、前記第１の前処理信号を補正して第１の補正信号を出力するとともに、前記第２の前処理信号を補正して第２の補正信号を出力する補正回路と、動作周波数ｆで動作し、前記第１の補正信号の周期を１／Ｎにして第１の差分信号を出力する分離回路と、動作周波数ｆで動作し、前記第２の補正信号の周期を１／ＮにするとともにＮ周期にわたって同一の第２の差分信号を出力する復元回路と、動作周波数ｆで動作し、前記第１の入力信号を遅延させて第１の遅延信号を出力するとともに、前記第２の入力信号を遅延させて第２の遅延信号を出力する遅延調整回路と、前記第１の遅延信号に前記第１の差分信号を加算するとともに、前記第２の遅延信号に前記第２の差分信号を加算する加算回路とを備えることを特徴とする。

この入力信号補正装置は、前記入力回路、前記拡張回路、前記縮退回路、前記分離回路、前記復元回路及び前記遅延調整回路に入力される動作周波数ｆのクロック信号を生成するクロック回路と、前記補正回路に入力される動作周波数ｆ／Ｎのクロック信号を前記動作周波数ｆのクロック信号を分周して生成する分周回路とを備えていてもよい。

あるいは、本発明は、Ｒ、Ｇ、Ｂのサブピクセルの数が、少数のサブピクセルの数：多数のサブピクセルの数＝１：Ｎ（Ｎは２以上の整数）で不均等な表示パネルについて、入力信号を補正する入力信号補正装置であって、周波数ｆのクロック信号で動作し、Ｒ、Ｇ、Ｂの入力信号が入力される入力回路と、前記クロック信号で動作し、前記入力回路に入力されたＲ、Ｇ、Ｂの入力信号のうち前記少数のサブピクセルに関する第１の入力信号の周期をＮ倍にして第１の前処理信号を出力する拡張回路と、前記クロック信号で動作し、前記入力回路に入力されたＲ、Ｇ、Ｂの入力信号のうち前記多数のサブピクセルに関する第２の入力信号を１／Ｎに縮退させて第２の前処理信号を前記第１の前処理信号と略同時に出力する縮退回路と、前記クロック信号で動作するとともに前記クロック信号の有効・無効を周波数ｆ／Ｎで切り替えるクロックイネーブル信号が入力され、前記第１の前処理信号を補正して第１の補正信号を出力するとともに、前記第２の前処理信号を補正して第２の補正信号を出力する補正回路と、前記クロック信号で動作し、前記第１の補正信号の周期を１／Ｎにして第１の差分信号を出力する分離回路と、前記クロック信号で動作し、前記第２の補正信号の周期を１／ＮにするとともにＮ周期にわたって同一の第２の差分信号を出力する復元回路と、前記クロック信号で動作し、前記第１の入力信号を遅延させて第１の遅延信号を出力するとともに、前記第２の入力信号を遅延させて第２の遅延信号を出力する遅延調整回路と、前記第１の遅延信号に前記第１の差分信号を加算するとともに、前記第２の遅延信号に前記第２の差分信号を加算する加算回路とを備えることを特徴とする。

この入力信号補正装置は、前記クロック信号を生成するクロック回路と、前記クロックイネーブル信号を前記クロック信号に基づいて生成するクイックイネーブル回路とを備えていてもよい。

さらに、前記補正回路は、前記第１の前処理信号を前記表示パネルのムラを低減させるように補正して前記第１の補正信号を出力するとともに、前記第２の前処理信号を前記表示パネルのムラを低減させるように補正して前記第２の補正信号を出力してもよい。

本発明に係る入力信号補正装置によれば、消費電力を低減することができる。

発明を実施するための形態に係る入力信号補正装置を示すブロック図である。図１の入力信号補正装置が適用される表示パネルのパネル本体を示す説明図である。図１の入力信号補正装置の入力回路、拡張回路、縮退回路、デムラ回路、分離回路、復元回路及び加算回路における出力を示す説明図である。発明を実施するための形態に係る他の入力信号補正装置を示すブロック図である。図４の入力信号補正装置の入力回路、拡張回路、縮退回路、デムラ回路、分離回路、復元回路及び加算回路における出力を示す説明図である。ＲＧＢＧのピクセル構造を有する表示パネルのパネル本体を示す説明図である。従来の入力信号補正装置を示すブロック図である。

本発明を実施するための形態について、図面を用いて説明する。

図１は、本形態に係る入力信号補正装置を示す。この入力信号補正装置１０は、表示パネル１と同様にＲＧＢＧのピクセル構造を有する図２に示す表示パネル１１において、入力された画像信号にあらかじめ取得したムラ信号の極性と反転した信号を重畳し、パネル本体のムラをキャンセリングする。

表示パネル１１のパネル本体は、Ｒのサブピクセル及びＧのサブピクセルからなるピクセルと、Ｂのサブピクセル及びＧのサブピクセルからなるピクセルとが横方向及び縦方向に交互に配列されてなり、詳しくは、第１のピクセルＰ_１がＲのサブピクセルＰ_１ＲとＧのサブピクセルＰ_１Ｇとを含み、第２のピクセルＰ_２がＢのサブピクセルＰ_２ＢとＧのサブピクセルＰ_２Ｇとを含み、第（２ｋ＋１）のピクセルＰ_{（２ｋ＋１）}がＲのサブピクセルＰ_{（２ｋ＋１）Ｒ}とＧのサブピクセルＰ_{（２ｋ＋１）Ｇ}とを含み、第（２ｋ＋２）のピクセルＰ_{（２ｋ＋２）}がＢのサブピクセルＰ_{（２ｋ＋２）Ｂ}とＧのサブピクセルＰ_{（２ｋ＋２）Ｇ}とを含む。

また、入力信号補正装置１０は、入力回路１２と、拡張回路１３と、縮退回路１４と、デムラ回路１５と、分離回路１６と、復元回路１７と、遅延調整回路１８と、加算回路１９と、クロック回路２０と、分周回路２１とを備える。

入力回路１２は、動作周波数ｆで動作し、Ｒ、Ｇ、Ｂの入力信号（画像信号）が入力されて拡張回路１３に出力する。

拡張回路１３は、動作周波数ｆで動作し、入力回路１２に入力されたＲ、Ｇ、Ｂの入力信号のうちＲのサブピクセルに関する入力信号Ｒｉ、Ｂのサブピクセルに関する入力信号Ｂｉの周期を２倍に拡張して前処理信号ＲｉＡ，ＢｉＡを出力する。

すなわち、図３に示すように、拡張回路１３には、例えば第１のピクセルＰ_１のＲのサブピクセルＰ_１Ｒに関する信号Ｒ１が１周期目で入力され、２周期目では第２のピクセルＰ_２のＲのサブピクセルに関する信号が存在しないので入力されず、拡張回路１３では、１周期目の信号Ｒ１を２周期に拡張した前処理信号ＲｉＡが生成される。

また、拡張回路１３には、２周期目で第２のピクセルＰ_２のＢのサブピクセルＰ_２Ｂに関する信号Ｂ２が入力され、拡張回路１３では、その信号Ｂ２に対して１周期目にデータのないダミー信号を付加した前処理信号ＢｉＡが生成される。

縮退回路１４は、動作周波数ｆで動作し、入力回路１２に入力されたＲ、Ｇ、Ｂの入力信号のうちＧのサブピクセルに関する入力信号Ｇｉを縮退させ、拡張回路１３からの前処理信号ＲｉＡ，ＢｉＡの出力と略同時に前処理信号ＧｉＡを出力する。ここで、「縮退」とは、Ｘ画素のデータを加算平均値、加重平均値、中心値等を求めることによりＹ画素（Ｙ＜Ｘ）のデータに変換することで、縮退回路１４には、１周期目で第１のピクセルＰ_１のＧのサブピクセルＰ_１Ｇに関する信号Ｇ１が入力されるとともに、２周期目で第２のピクセルＰ_２のＧのサブピクセルＰ_２Ｇに関する信号Ｇ２が入力され、縮退回路１４では、信号Ｇ１と信号Ｇ２とを加算平均した信号（Ｇ１＋Ｇ２）／２を２周期目に配して１周期目にダミー信号を付加した前処理信号ＧｉＡが生成される。

デムラ回路１５は、動作周波数ｆ／２で動作し、前処理信号ＲｉＡ，ＢｉＡ，ＧｉＡを補正して補正信号ΔＲｏ，ΔＢｏ，ΔＧｏを出力する。すなわち、デムラ回路１５には、前処理信号ＲｉＡ，ＢｉＡ，ＧｉＡの２周期目である信号Ｒ１，Ｂ２，（Ｇ１＋Ｇ２）／２が入力され、デムラ回路１５では、その信号Ｒ１，Ｂ２，（Ｇ１＋Ｇ２）／２がデムラ回路１５に記憶された補正データに基づいて補正されることにより、補正信号ΔＲｏ，ΔＢｏ，ΔＧｏとして信号ΔＲｏ１，ΔＢｏ２，ΔＧｏ１２が生成される。このとき、デムラ回路１５の動作周波数はｆ／２であるので、補正信号ΔＲｏ１，ΔＢｏ２，ΔＧｏ１２の信号長は２倍（２周期分）になる。

分離回路１６は、動作周波数ｆで動作し、補正信号ΔＲｏ，ΔＢｏの周期を１／２にして差分信号ΔＲｏＲ，ΔＢｏＲを出力する。すなわち、分離回路１６には、補正信号ΔＲｏとして信号ΔＲｏ１が１周期目で入力されるとともに、補正信号ΔＢｏとして信号ΔＢｏ２が２周期目で入力され、分離回路１６では、信号ΔＲｏ１に対して２周期目にダミー信号を付加して信号ΔＲｏ１を１周期目に分離した信号ΔＲｏＲ１が生成されるとともに、信号ΔＢｏ２に対して１周期目にダミー信号を付加して信号ΔＢｏ２を２周期目に分離した信号ΔＢｏＲ２が生成される。

復元回路１７は、動作周波数ｆで動作し、補正信号ΔＧｏの周期を１／２にするとともに２周期にわたって同一の差分信号ΔＧｏＲを出力する。すなわち、復元回路１７には、補正信号ΔＧｏとして信号ΔＧｏ１２が１周期目で入力され、復元回路１７では、信号ΔＧｏ１２が２周期目にもコピーされて入力信号Ｇｉと同様に２周期（第１のピクセルＰ_１のＧのサブピクセルＰ_１Ｇに関する信号及び第２のピクセルＰ_２のＧのサブピクセルＰ_２Ｇに関する信号）に復元され、信号ΔＧｏＲ１２が生成される。

遅延調整回路１８は、動作周波数ｆで動作し、入力信号Ｒｉ，Ｂｉ，Ｇｉを遅延させて遅延信号ＲｉＤ，ＢｉＤ，ＧｉＤを出力するもので、遅延調整回路１８では、信号Ｒ１，Ｂ１，Ｇ１が入力されると、信号Ｒ１，Ｂ１，Ｇ１が遅延した信号ＲｉＤ１，ＢｉＤ１，ＧｉＤ１が生成される。

加算回路１９は、遅延信号ＲｉＤ，ＢｉＤ，ＧｉＤに差分信号ΔＲｏＲ，ΔＢｏＲ，ΔＧｏＲを加算して出力信号Ｒｏ，Ｂｏ，Ｇｏ（Ｒｏ＝ＲｉＤ＋ΔＲｏＲ、Ｂｏ＝ＢｉＤ＋ΔＢｏＲ、Ｇｏ＝ＧｉＤ＋ΔＧｏＲ：なお、差分信号ΔＲｏＲ，ΔＢｏＲ，ΔＧｏＲは正の場合も負の場合もある。）を出力するもので、加算回路１９では、信号ＲｉＤ１に信号ΔＲｏ１が加算されて信号Ｒｏ１が生成され、信号ＢｉＤ２に信号ΔＢｏ２が加算されて信号Ｂｏ２が生成され、信号ＧｉＤ１に信号ΔＧｏ１２が加算されて信号Ｇｏ１が生成され、信号ＧｉＤ２に信号ΔＧｏ１２が加算されて信号Ｇｏ１が生成される。

クロック回路２０は、入力回路１２、拡張回路１３、縮退回路１４、分離回路１６、復元回路１７及び遅延調整回路１８に入力される動作周波数ｆのクロック信号を生成し、分周回路２１は、デムラ回路１５に入力される動作周波数ｆ／２のクロック信号を動作周波数ｆのクロック信号を２分周して生成する。

本形態に係る入力信号補正装置１０は、動作周波数ｆで動作し、Ｒ、Ｇ、Ｂの入力信号が入力される入力回路１２と、動作周波数ｆで動作し、入力回路１２に入力されたＲ、Ｇ、Ｂの入力信号のうちＲのサブピクセルに関する入力信号Ｒｉ、Ｂのサブピクセルに関する入力信号Ｂｉの周期を２倍にして前処理信号ＲｉＡ，ＢｉＡを出力する拡張回路１３と、動作周波数ｆで動作し、入力回路２に入力されたＲ、Ｇ、Ｂの入力信号のうちＧのサブピクセルに関する入力信号Ｇｉを縮退させ（ここでは、平均化し）、拡張回路１３から出力される前処理信号ＲｉＡ，ＢｉＡと略同時に前処理信号ＧｉＡを出力する縮退回路１４と、動作周波数ｆ／２で動作し、前処理信号ＲｉＡ，ＢｉＡ，ＧｉＡを補正して補正信号ΔＲｏ，ΔＢｏ，ΔＧｏを出力するデムラ回路１５と、動作周波数ｆで動作し、補正信号ΔＲｏ，ΔＢｏの周期を１／２にして差分信号ΔＲｏＲ，ΔＢｏＲを出力する分離回路１６と、動作周波数ｆで動作し、補正信号ΔＧｏの周期を１／２にするとともに２周期にわたって同一の差分信号ΔＧｏを出力する復元回路１７と、動作周波数ｆで動作し、入力信号Ｒｉ，Ｂｉ，Ｇｉを遅延させて遅延信号ＲｉＤ，ＢｉＤ，ＧｉＤを出力する遅延調整回路１８と、遅延信号ＲｉＤ，ＢｉＤ，ＧｉＤに差分信号ΔＲｏＲ，ΔＢｏＲ，ΔＧｏＲを加算して出力信号Ｒｏ，Ｂｏ，Ｇｏを出力する加算回路１９とを備え、縮退回路１４により入力信号Ｇｉを１／２に縮退させることによって、デムラ回路１５の動作周波数を１／２に落とすことができるので、デムラ（ムラ補正）に必要な消費電力をほぼ半減させることができる。

図４は、本形態に係る他の入力信号補正装置を示す。この入力信号補正装置３０は、表示パネル１１において、入力された画像信号にあらかじめ取得したムラ信号の極性と反転した信号を重畳し、パネル本体のムラをキャンセリングするもので、入力信号補正装置１０に対してデムラ回路１５の動作が異なり、分周回路２１の代わりにクロックイネーブル回路３１を有するほかは、入力信号補正装置１０と同様な構成を有する。

入力信号補正装置３０において、クロックイネーブル回路３１は、クロック回路２０で生成された周波数ｆのクロック信号に基づいて、クロック信号の有効・無効を周波数ｆ／Ｎで切り替えるクロックイネーブル信号を生成し、これをデムラ回路１５に出力する。

デムラ回路１５は、図５に示すように、クロック回路２０で生成された周波数ｆのクロック信号で動作するとともに、クロックイネーブル回路３１で生成されたクロックイネーブル信号が入力され、入力信号補正装置１０における場合と同様に、デムラ回路１５には、前処理信号ＲｉＡ，ＢｉＡ，ＧｉＡの２周期目である信号Ｒ１，Ｂ２，（Ｇ１＋Ｇ２）／２が、クロックイネーブル信号がＨｉｇｈのタイミング（このとき、クロック信号が有効（イネーブル）となり、クロックイネーブル信号がＬｏｗのときには、クロック信号が無効（ディスイネーブル）となる。）で入力される。デムラ回路１５では、その信号Ｒ１，Ｂ２，（Ｇ１＋Ｇ２）／２がデムラ回路１５に記憶された補正データに基づいて補正されることにより、補正信号ΔＲｏ，ΔＢｏ，ΔＧｏとして信号ΔＲｏ１，ΔＢｏ２，ΔＧｏ１２が生成される。

この入力信号補正装置３０は、周波数ｆのクロック信号で動作し、Ｒ、Ｇ、Ｂの入力信号が入力される入力回路１２と、周波数ｆのクロック信号で動作し、入力回路１２に入力されたＲ、Ｇ、Ｂの入力信号のうちＲのサブピクセルに関する入力信号Ｒｉ、Ｂのサブピクセルに関する入力信号Ｂｉの周期を２倍にして前処理信号ＲｉＡ，ＢｉＡを出力する拡張回路１３と、周波数ｆのクロック信号で動作し、入力回路２に入力されたＲ、Ｇ、Ｂの入力信号のうちＧのサブピクセルに関する入力信号Ｇｉを縮退させ、拡張回路１３から出力される前処理信号ＲｉＡ，ＢｉＡと略同時に前処理信号ＧｉＡを出力する縮退回路１４と、周波数ｆのクロック信号で動作するとともにクロック信号の有効・無効を周波数ｆ／２で切り替えるクロックイネーブル信号が入力され、前処理信号ＲｉＡ，ＢｉＡ，ＧｉＡを補正して補正信号ΔＲｏ，ΔＢｏ，ΔＧｏを出力するデムラ回路１５と、周波数ｆのクロック信号で動作し、補正信号ΔＲｏ，ΔＢｏの周期を１／２にして差分信号ΔＲｏＲ，ΔＢｏＲを出力する分離回路１６と、周波数ｆのクロック信号で動作し、補正信号ΔＧｏの周期を１／２にするとともに２周期にわたって同一の差分信号ΔＧｏを出力する復元回路１７と、周波数ｆのクロック信号で動作し、入力信号Ｒｉ，Ｂｉ，Ｇｉを遅延させて遅延信号ＲｉＤ，ＢｉＤ，ＧｉＤを出力する遅延調整回路１８と、遅延信号ＲｉＤ，ＢｉＤ，ＧｉＤに差分信号ΔＲｏＲ，ΔＢｏＲ，ΔＧｏＲを加算して出力信号Ｒｏ，Ｂｏ，Ｇｏを出力する加算回路１９とを備え、縮退回路１４により入力信号Ｇｉを１／２に縮退させること及びデムラ回路１５にクロックイネーブル信号が入力することによって、デムラ回路１５の動作を入力信号補正装置１０と等価にすることができ、デムラに必要な消費電力を低減させることができる。

以上、本発明を実施するための形態について例示したが、本発明の実施形態は上述したものに限られず、本発明の趣旨を逸脱しない範囲で適宜変更等してもよい。

例えば、入力信号補正装置が適用される表示パネルのパネル本体はＲＧＢＧのピクセル構造を有するものに限られず、ＲのサブピクセルとＢのサブピクセルとを含むピクセル及びＧのサブピクセルとＢのサブピクセルとを含むピクセルが組み合わされてなるＲＢＧＢのピクセル構造を有していても、ＧのサブピクセルとＲのサブピクセルとを含むピクセル及びＧのサブピクセルとＲのサブピクセルとを含むピクセルが組み合わされてなるＲＢＲＧのピクセル構造を有していてもよい。

また、Ｒ、Ｇ、Ｂのサブピクセルの数が、少数のサブピクセルの数：多数のサブピクセルの数＝１：２を充足することも必須ではなく、例えば少数のサブピクセルの数：多数のサブピクセルの数＝１：３として、縮退回路で多数のサブピクセルについての信号を１／２ではなく１／３に縮退させ、分周回路を２分周回路ではなく３分周回路としてもよい。

さらに、入力信号の補正はムラ補正を目的とするものに限られず、本発明に係る入力信号補正装置はどのような補正を行うものであってもよい。

１０入力信号補正装置
１１表示パネル
１２入力回路
１３拡張回路
１４縮退回路
１５デムラ回路（補正回路）
１６分離回路
１７復元回路
１８遅延調整回路
１９加算回路
２０クロック回路
２１分周回路
３０入力信号補正装置
３１クロックイネーブル回路

Claims

Ｒ、Ｇ、Ｂのサブピクセルの数が、少数のサブピクセルの数：多数のサブピクセルの数＝１：Ｎ（Ｎは２以上の整数）で不均等な表示パネルについて、入力信号を補正する入力信号補正装置であって、
動作周波数ｆで動作し、Ｒ、Ｇ、Ｂの入力信号が入力される入力回路と、
動作周波数ｆで動作し、前記入力回路に入力されたＲ、Ｇ、Ｂの入力信号のうち前記少数のサブピクセルに関する第１の入力信号の周期をＮ倍にして第１の前処理信号を出力する拡張回路と、
動作周波数ｆで動作し、前記入力回路に入力されたＲ、Ｇ、Ｂの入力信号のうち前記多数のサブピクセルに関する第２の入力信号を１／Ｎに縮退させて第２の前処理信号を前記第１の前処理信号と略同時に出力する縮退回路と、
動作周波数ｆ／Ｎで動作し、前記第１の前処理信号を補正して第１の補正信号を出力するとともに、前記第２の前処理信号を補正して第２の補正信号を出力する補正回路と、
動作周波数ｆで動作し、前記第１の補正信号の周期を１／Ｎにして第１の差分信号を出力する分離回路と、
動作周波数ｆで動作し、前記第２の補正信号の周期を１／ＮにするとともにＮ周期にわたって同一の第２の差分信号を出力する復元回路と、
動作周波数ｆで動作し、前記第１の入力信号を遅延させて第１の遅延信号を出力するとともに、前記第２の入力信号を遅延させて第２の遅延信号を出力する遅延調整回路と、
前記第１の遅延信号に前記第１の差分信号を加算するとともに、前記第２の遅延信号に前記第２の差分信号を加算する加算回路とを備えることを特徴とする入力信号補正装置。
前記入力回路、前記拡張回路、前記縮退回路、前記分離回路、前記復元回路及び前記遅延調整回路に入力される動作周波数ｆのクロック信号を生成するクロック回路と、
前記補正回路に入力される動作周波数ｆ／Ｎのクロック信号を前記動作周波数ｆのクロック信号を分周して生成する分周回路とを備えることを特徴とする請求項１に記載の入力信号補正装置。
Ｒ、Ｇ、Ｂのサブピクセルの数が、少数のサブピクセルの数：多数のサブピクセルの数＝１：Ｎ（Ｎは２以上の整数）で不均等な表示パネルについて、入力信号を補正する入力信号補正装置であって、
周波数ｆのクロック信号で動作し、Ｒ、Ｇ、Ｂの入力信号が入力される入力回路と、
前記クロック信号で動作し、前記入力回路に入力されたＲ、Ｇ、Ｂの入力信号のうち前記少数のサブピクセルに関する第１の入力信号の周期をＮ倍にして第１の前処理信号を出力する拡張回路と、
前記クロック信号で動作し、前記入力回路に入力されたＲ、Ｇ、Ｂの入力信号のうち前記多数のサブピクセルに関する第２の入力信号を１／Ｎに縮退させて第２の前処理信号を前記第１の前処理信号と略同時に出力する縮退回路と、
前記クロック信号で動作するとともに前記クロック信号の有効・無効を周波数ｆ／Ｎで切り替えるクロックイネーブル信号が入力され、前記第１の前処理信号を補正して第１の補正信号を出力するとともに、前記第２の前処理信号を補正して第２の補正信号を出力する補正回路と、
前記クロック信号で動作し、前記第１の補正信号の周期を１／Ｎにして第１の差分信号を出力する分離回路と、
前記クロック信号で動作し、前記第２の補正信号の周期を１／ＮにするとともにＮ周期にわたって同一の第２の差分信号を出力する復元回路と、
前記クロック信号で動作し、前記第１の入力信号を遅延させて第１の遅延信号を出力するとともに、前記第２の入力信号を遅延させて第２の遅延信号を出力する遅延調整回路と、
前記第１の遅延信号に前記第１の差分信号を加算するとともに、前記第２の遅延信号に前記第２の差分信号を加算する加算回路とを備えることを特徴とする入力信号補正装置。
前記クロック信号を生成するクロック回路と、
前記クロックイネーブル信号を前記クロック信号に基づいて生成するクイックイネーブル回路とを備えることを特徴とする請求項３に記載の入力信号補正装置。
前記補正回路は、前記第１の前処理信号を前記表示パネルのムラを低減させるように補正して前記第１の補正信号を出力するとともに、前記第２の前処理信号を前記表示パネルのムラを低減させるように補正して前記第２の補正信号を出力することを特徴とする請求項１乃至請求項４のいずれか１項に記載の入力信号補正装置。