JP7458923B2 - 共有メモリの設定方法及び計算機 - Google Patents

Description

本発明は、装置上で並列実行される制御系プログラム及び情報系プログラムが相互にデータを送受信するために使用する共有メモリの設定方法に関する。

産業用制御システムでは、システム全体のネットワークトラフィックの負荷を軽減するために、クラウドコンピュータ側で従来行われていた高度な情報処理の一部を、制御装置側に搭載したエッジ端末に実行させるシステム構成を採用する動きがある。

このような制御システムでは、リアルタイム処理を実行する制御系プログラムと、高度な情報処理を実行する情報系プログラムとが共存しながら、一つの装置上で並列稼働する。制御系プログラム及び情報系プログラムは、処理の目的が異なることから、一般的に、プログラミング言語、メモリの割当て方式、タスクスケジューリングの方式、及びプログラムの実行周期等が異なる。

従来の制御システムでは、図３０に示すように、制御系プログラム２９０５及び情報系プログラム２９０６が共有メモリ２９０１を介してデータを共有する。すなわち、共有メモリを介してプログラム間でデータの送受信が行われる。制御系プログラム２９０５は、共有メモリＡＰＩ２９０３を用いて、共有メモリ２９０１を介して情報系プログラム２９０６に収集した情報を送信する。情報系プログラム２９０６は、共有メモリＡＰＩ２９０４を用いて、共有メモリ２９０１を介して、データを受け取って高度な処理を実行し、また、処理結果に基づく制御系プログラム２９０５へのフィードバックを行う。

共有メモリ２９０１を介して、制御系プログラム２９０５と情報系プログラム２９０６との間でデータを送受信する場合、両プログラムが互いにアクセスできるように、共有メモリ２９０１上のデータの配置及びデータサイズを設定する手段として、特許文献１に記載の技術が知られている。

特許文献１では、図３１に示すユーザインタフェース３０００を提示する設定ツールが開示されている。設定ツールが動作する設定装置は、共有する変数の名称及びサイズ、並びに、変数に対するデータの読書の周期情報等を設定する。さらに、設定装置は、設定内容に基づいて、図３２に示すように、共有メモリ２９０１上への共有する変数の配置、共有メモリ２９０１上のアドレスを示すオフセット、及びサイズを記述したマップファイル３０１０を出力する。

両プログラムは、マップファイル３０１０を参照することによって、共有する変数の位置及びサイズを認識することができる。これによって、プログラミング言語及びプログラム実行環境が異なる制御系プログラム２９０５と情報系プログラム２９０６との間でデータを齟齬なく受け渡すことができる。

特開２０１８－１８５７７２号公報

制御系プログラムと情報系プログラムとの間で共有するデータが複雑な構造である場合、データサイズが大きくなり共有メモリの使用量が増大する。

また、制御系プログラム及び情報系プログラムの実行周期に大きな差が存在する場合、制御系プログラムが取得したデータを、情報系プログラムに漏れなく送信するためには、データをバッファリングできるキューを含む共有メモリが必要となる。この場合、共有メモリに必要なメモリ容量は大きくなる。なお、両プログラムの実行周期に大きな差が存在するケースとしては、制御系プログラムが、制御対象機器から極めて短い周期で取得したデータを共有メモリに書き込み、情報系プログラムが、当該周期の一桁から二桁以上の長い周期で共有メモリからデータを読み出すようなケースである。

ここで、プログラム間におけるデータの漏れのない送信とは、第１プログラムがメモリにデータを書き込み、第２プログラムがメモリからデータを読み出すシステムにおいて、第１プログラムがメモリに書き込んだデータが上書きにより消去される前に、第２プログラムがデータを読み出すことを意味する。すなわち、第２プログラムが第１プログラムによってメモリ書き込まれた全てのデータを読み出すことを意味する。

従来技術では、両プログラム間でデータを漏れなく送受信することができ、かつ、メモリ容量を抑えた共有メモリを設定する手段については記載されていない。

本発明は、制御系プログラム及び情報系プログラムが並列稼働する装置において、両プログラムがデータを漏れなく送受信することができ、かつ、メモリ容量を抑えた共有メモリを設定する方法及びその方法を実現するシステムを提供する。

本願において開示される発明の代表的な一例を示せば以下の通りである。すなわち、演算装置、前記演算装置接続される記憶装置、前記演算装置に接続されるインタフェースを有する計算機が実行する共有メモリの設定方法であって、前記計算機は、機器を制御する制御系プログラムと、前記機器から取得された情報を用いた処理を実行する情報系プログラムとが稼働する制御装置と接続し、前記制御装置は、前記制御系プログラム及び前記情報系プログラムが、互いに、構造体によって関連付けられたデータ群を送受信するために使用する、所定のサイズの複数のブロックから構成されるキューを含む共有メモリを設定可能であり、前記共有メモリの設定方法は、前記演算装置が、前記制御系プログラム及び前記情報系プログラムの各々の実行周期に基づいて、前記制御系プログラムが前記キューに書き込んだ前記データ群を、当該データ群が上書きにより消去される前に前記情報系プログラムが読み出すことができる、前記ブロックの数を算出する第１のステップと、前記演算装置が、前記共有メモリを介して送受信する前記データ群の構造を分析することによって、前記制御系プログラムが前記キューに書き込んだ前記データ群を、当該データ群が上書きにより消去される前に前記情報系プログラムが読み出すことができる、前記ブロックのサイズを算出する第２のステップと、前記演算装置が、前記算出されたブロックの数及びサイズに基づいて定義される前記キューを含む前記共有メモリを設定するための共有メモリ定義情報を生成し、前記制御装置に出力する第３のステップと、を含む。

本発明によれば、制御系プログラム及び情報系プログラムがデータを漏れなく送受信することができ、かつ、メモリ使用量を抑えた共有メモリを設定できる。上記した以外の課題、構成及び効果は、以下の実施例の説明により明らかにされる。

実施例１の制御システムの構成の一例を示すブロック図である。 実施例１の制御装置のソフトウェア構成の一例を示す図である。 実施例１の共有メモリに含まれるキューの実装方式の一例を説明する図である。 実施例１の共有メモリに含まれるキューの実装方式の一例を説明する図である。 実施例１の共有メモリに含まれるキューの実装方式の一例を説明する図である。 実施例１の設定装置のソフトウェア構成の一例を示す図である。 実施例１の設定装置の設定プログラムに含まれる機能の一例を示す図である。 実施例１の制御システムにおけるシステム構築の手順の一例を示す図である。 実施例１の設定装置が保持する情報の一例を示す図である。 実施例１のデータモデル定義情報の一例を示す図である。 実施例１のデータモデル定義情報の記述仕様の一例を示す図である。 実施例１のデータ型変換テーブルの一例を示す図である。 実施例１のデータ型変換テーブルの記述仕様の一例を示す図である。 実施例１の出力変数配置方式情報の一例を示す図である。 実施例１の出力変数配置方式情報のアラインメント方式識別子の記述仕様の一例を示す図である。 実施例１の出力変数配置方式情報のアラインメントサイズ識別子の記述仕様の一例を示す図である。 実施例１の構造体メンバ情報の一例を示す図である。 実施例１の共有メモリ定義情報の一例を示す図である。 実施例１の共有メモリ定義情報の記述仕様の一例を示す図である。 実施例１の設定プログラムが実行するメイン処理を説明するフローチャートである。 実施例１の設定プログラムが実行する出力アラインメント形式決定処理の一例を説明するフローチャートである。 アラインメント方式と変数配置との関係を説明する図である。 実施例１の設定プログラムが実行する構造体メンバ決定処理の一例を説明するフローチャートである。 実施例１の設定プログラムが実行する制御系プログラム構造体定義情報生成処理の一例を説明するフローチャートである。 実施例１の設定プログラムが実行する情報系プログラム構造体定義情報生成処理の一例を説明するフローチャートである。 実施例１の設定プログラムが出力する構造体定義情報の一例を示す図である。 実施例１の設定プログラムが実行する共有メモリ定義情報生成処理の一例を説明するフローチャートである。 実施例１の制御装置が設定するリングバッファ管理情報の一例を示す図である。 実施例１の制御装置が生成するリングバッファの構成の一例を示す図である。 実施例１の変形例の制御システム１の構成の一例を示すブロック図である。 実施例１の変形例の制御装置のソフトウェア構成の一例を示す図である。 従来技術の制御装置のソフトウェア構成の一例を示す図である。 従来技術のユーザインタフェースの一例を示す図である。 従来技術の共有メモリの設定方法の一例を示す図である。

実施の形態について、図面を用いて詳細に説明する。ただし、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。本発明の思想ないし趣旨から逸脱しない範囲で、その具体的構成を変更し得ることは当業者であれば容易に理解される。

以下に説明する発明の構成において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、重複する説明は省略することがある。

同一あるいは同様な機能を有する要素が複数ある場合には、同一の符号に異なる添字を付して説明する場合がある。ただし、複数の要素を区別する必要がない場合には、添字を省略して説明する場合がある。

本明細書等における構成要素の番号や記号などの表記は、構成要素を識別するために付するものであり、必ずしも、数、順序、もしくはその内容を限定するものではない。

図面等において示す各構成の位置、大きさ、形状、範囲などは、発明の理解を容易にするため、実際の位置、大きさ、形状、範囲などを表していない場合がある。このため、本発明は、必ずしも、図面等に開示された位置、大きさ、形状、範囲などに限定されない。

図１は、実施例１の制御システム１の構成の一例を示すブロック図である。

制御システム１は、設定装置１０、制御装置３０、制御対象機器５０、設定装置１０と制御装置３０との間を接続するネットワーク２０、及び制御装置３０と制御対象機器５０との間を接続するネットワーク４０から構成される。ネットワーク２０、４０は、装置間を接続するシリアル／パラレル通信又はバス接続であってもよい。

設定装置１０は、ＣＰＵ１１、ＥＰＲＯＭ１２、メインメモリ１３、周辺制御装置１４、不揮発性記憶装置１５、ユーザＩ／Ｆ装置１６、及びネットワークＩ／Ｆ１７を備える。不揮発性記憶装置１５、ユーザＩ／Ｆ装置１６、及びネットワークＩ／Ｆ１７は、周辺制御装置１４を介し、ＣＰＵ１１と接続する。

設定装置１０の起動時、ＥＰＲＯＭ１２に格納されたプログラムは、メインメモリ１３にコピーされ、ＣＰＵ１１によってメインメモリ１３上のデータを読書きしながら実行される。以下の説明では、プログラムを主語に処理を説明する場合、ＣＰＵ１１が当該プログラムを実行していることを示す。

ユーザは、プログラムを操作するために、ディスプレイ、キーボード、及びポインティングデバイス等を含むユーザＩ／Ｆ装置１６を用いる。例えば、ユーザは、ユーザＩ／Ｆ装置１６を用いて電源断時に消失したくないデータを不揮発性記憶装置１５に保存する。プログラムが生成した設定情報は、ネットワークＩ／Ｆ１７を介して、制御装置３０に送信される。

制御装置３０は、ＣＰＵ３１、ＥＰＲＯＭ３２、メインメモリ３３、タイマ３４、周辺制御装置３５、不揮発性記憶装置３６、ユーザＩ／Ｆ装置３７、及びネットワークＩ／Ｆ３８、３９を備える。不揮発性記憶装置３６、ユーザＩ／Ｆ装置３７、及びネットワークＩ／Ｆ３８、３９は、周辺制御装置３５を介し、ＣＰＵ３１と接続する。

制御装置３０の起動時、ＥＰＲＯＭ３２に格納されたプログラムは、メインメモリ３３にコピーされ、ＣＰＵ３１によって、メインメモリ３３上のデータを読書きしながら実行される。タイマ３４は、プログラムを周期的に実行する場合に用いる。

ユーザは、プログラムを操作するために、ディスプレイ及びボタン等を含むユーザＩ／Ｆ装置３７を用いる。例えば、ユーザは、ユーザＩ／Ｆ装置３７を用いて電源断時に消失したくないデータを不揮発性記憶装置３６に保存する。

ネットワークＩ／Ｆ３８は、設定装置１０と接続するために用いられる。制御装置３０は、ネットワークＩ／Ｆ３８を介して設定装置１０から設定情報等を受信する。ネットワークＩ／Ｆ３９は、センサ５１及びアクチュエータ５２等の制御対象機器５０と接続するために用いられる。制御装置３０は、ネットワークＩ／Ｆ３９を介して、制御対象機器５０から情報を取得し、また、制御対象機器５０を制御する。

図２は、実施例１の制御装置３０のソフトウェア構成の一例を示す図である。図２では、ハイブリッドＯＳ型の制御装置３０について説明する。

ハイブリッドＯＳ型の制御装置３０上では、低遅延かつ低ジッタでプログラムを実時間処理が可能なリアルタイムＯＳ７１と、高機能な非リアルタイムＯＳ７２とが共存し、かつ、並列実行が可能となっている。本実施例では、非リアルタイムＯＳ７２上で負荷が大きいプログラムが実行される場合でも、リアルタイムＯＳ７１上で稼働するプログラムのリアルタイム性能が悪化しないよう構成されている。

リアルタイムＯＳ７１にはリアルタイム・タスク・スケジューラ７３が実装される。制御系プログラム７５は、ＳＶＣ（ｓｕｐｅｒｖｉｓｏｒ ｃａｌｌ）８０を介してリアルタイムＯＳ７１の機能を利用しながら、タスクとして動作する。

非リアルタイムＯＳ７２にはプリエンプティブ・タスク・スケジューラ７４が実装される。情報系プログラム７６は、ＳＶＣ８０を介して非リアルタイムＯＳ７２の機能を利用しながら、タスクとして動作する。

制御系プログラム７５は、デバイス制御ＡＰＩ８３を介して、制御対象機器５０の制御及び情報の取得を行う。情報系プログラム７６は、記憶装置制御ＡＰＩ８４を介して、不揮発性記憶装置３６に対するデータの読書きを行い、ネットワーク制御ＡＰＩ８５を介して、ネットワーク２０と通信し、表示／入力ＡＰＩ８６を介して、ユーザＩ／Ｆ装置３７とのやり取りを行う。

制御装置３０は、制御系プログラム７５及び情報系プログラム７６との間でデータを送受信するためのキューを含む共有メモリ７７を備える。制御系プログラム７５は、共有メモリＡＰＩ８１を介して、共有メモリ７７に対するデータの読書きを行うことができ、また、情報系プログラム７６は、共有メモリＡＰＩ８２を介して、共有メモリ７７に対するデータの読書きを行うことができる。制御系プログラム７５及び情報系プログラム７６は、互いの書き込みタイミング及び排他処理を意識することなく、共有メモリ７７に対するデータの読書きを行うことができる。

ここで、図３Ａ、図３Ｂ、及び図３Ｃを用いて、共有メモリ７７に含まれるキューの実装方式について詳しく説明する。

図３Ａ、図３Ｂ、及び図３Ｃは、実施例１の共有メモリ７７に含まれるキューの実装方式の一例を説明する図である。

制御系プログラム７５は、制御装置３０において、短い周期で制御対象機器５０からデータを収集し、制御対象機器５０に対する制御を行うことが求められている。一方で、情報系プログラム７６は、制御装置３０において、制御対象機器５０からの各種データを統合的に処理し、より高度な情報処理を行うことが求められている。

高度な情報処理としては、例えば、情報系プログラム７６の負荷に応じた制御系プログラム７５によるデータ収集の周期の変更、制御システム１全体の処理渋滞部分の検知、検知した渋滞を緩和するための制御システム１全体の制御ポリシの変更等が考えられる。前述のような高度な処理では、制御系プログラム７５の実行周期に比べて極めて長い周期の単位でデータを処理し、また、判断を行う必要がある。

制御系プログラム７５が、制御系プログラム７５から情報系プログラム７６にデータを受け渡すために、短い周期で、情報系プログラム７６に送信するデータを共有メモリ７７に書き込んだ場合、情報系プログラム７６は、実行周期が制御系プログラム７５の実行周期と比較して極めて長いため、共有メモリ７７に書き込まれたデータをリアルタイムに受け取ることができない。情報系プログラム７６が、情報系プログラム７６が共有メモリ７７からデータを読み出す前に、次の周期のデータを共有メモリ７７に書き込んだ場合、共有メモリ７７上の古いデータは消去されるため、情報系プログラム７６はデータを取りこぼしてしまう。情報系プログラム７６は、データの漏れが発生した場合、高度な情報処理を正しく実行できなくなる。

このような問題を回避するため、本実施例ではキューを含む共有メモリ７７を設定する。

キューの実装例としては、単純配列待ち行列３１００、リングバッファ３１１０、及び連結リスト３１２０等がある。

単純配列待ち行列３１００は、固定のブロックサイズのＮ個のブロックの配列から構成される。書き込まれたデータブロックの先頭を示す先頭ポインタ３１０１と、末尾を示す末尾ポインタ３１０２とを用いて単純配列待ち行列３１００が管理される。

単純配列待ち行列３１００にキューイングする場合、プログラムは、末尾ポインタ３１０２をインクリメントし、末尾ポインタ３１０２が示すブロックにデータを格納する。単純配列待ち行列３１００からデキューする場合、プログラムは、先頭ポインタ３１０１が示すブロックからデータを読み出し、先頭ポインタ３１０１をインクリメントする。

リングバッファ３１１０は、単純配列待ち行列３１００と同じデータ構造であるが、配列の末尾の次のデータ格納先が配列先頭となるように設定される。リングバッファ３１１０は、単純配列待ち行列３１００よりメモリ利用効率がよいキューを構成できるため、よく採用される。

連結リスト３１２０は、データ本体をポインタで連結したリスト構造のキューで、可変長のデータの待ち行列を扱うことができるメリットはある。ただし、データごとにポインタ情報を付加する必要があるため、データ容量が増加することと、キューイング及びデューの処理でポインタの繋ぎ変え処理を行う必要があり、処理が重くなることとがデメリットとして上げられる。

メモリリソースに限りがあり、リアルタイム性が重視されるシステムでは、リングバッファ３１１０が採用されることが多い。本実施例では、共有メモリ７７に含まれるキューはリングバッファ３１１０として実装されるものとする。ただし、他のキューの実装方法であっても、本発明は同様に適用可能であり、本発明は、キューの実装方法には左右されない。

図４は、実施例１の設定装置１０のソフトウェア構成の一例を示す図である。

設定装置１０は、一般的に、ユーザＩ／Ｆとして高度なＧＵＩ環境を備えた、Ｌｉｎｕｘ（登録商標、以下同じ）やＷｉｎｄｏｗｓ（登録商標、以下同じ）等の高機能な非リアルタイムＯＳ７２を搭載する。非リアルタイムＯＳ７２に実装される設定プログラム９０は、プリエンプティブ・タスク・スケジューラ７４上で、ＳＶＣ８０を介して非リアルタイムＯＳ７２の機能を利用しながら、タスクとして動作する。

設定プログラム９０は、記憶装置制御ＡＰＩ８４を介して、不揮発性記憶装置１５に対するデータ読書きを行い、ネットワーク制御ＡＰＩ８５を介して、ネットワーク２０と通信し、表示／入力ＡＰＩ８６を介して、ユーザＩ／Ｆ装置１６とのやり取りを行う。

設定プログラム９０は、ユーザがユーザＩ／Ｆ装置１６を介して指定した設定内容に基づいて制御装置３０の設定情報等を生成し、不揮発性記憶装置１５に保存し、また、ネットワーク２０を介して制御装置３０に情報を送信する。これによって、制御装置３０を設定に従い動作させることができる。

図５は、実施例１の設定装置１０の設定プログラム９０に含まれる機能の一例を示す図である。

実施例１では、データモデル定義情報１０００、制御系プログラム定義情報１１００、及び情報系プログラム定義情報１２００を設定プログラム９０に入力する。

データモデル定義情報１０００は、共有メモリ７７を介して、制御系プログラム７５と情報系プログラム７６との間で共有するデータ群の構成の定義を格納する情報である。

制御系プログラム定義情報１１００は、制御系プログラム７５に関する定義を格納する情報であり、変数配置方式情報１１１０及び実行周期１１２０を含む。変数配置方式情報１１１０は、データモデル定義情報１０００で定義されたデータ群を、制御系プログラム７５が使用する変数として配置する方式を指定する情報である。実行周期１１２０は、制御系プログラム７５の実行周期である。

情報系プログラム定義情報１２００は、情報系プログラム７６に関する定義を格納する情報であり、変数配置方式情報１２１０及び実行周期１２２０を含む。変数配置方式情報１２１０は、データモデル定義情報１０００で定義されたデータ群を、情報系プログラム７６が使用する変数として配置する方式を指定する情報である。実行周期１２２０は、情報系プログラム７６の実行周期である。

設定プログラム９０は、機能として、変数配置方式決定手段９１、変数配置手段９２、ブロックサイズ算出手段９３、制御系プログラム構造体定義出力手段９４、情報系プログラム構造体定義出力手段９５、ブロック数算出手段９６、及び共有メモリ定義情報出力手段９７を有する。

変数配置方式決定手段９１は、制御系プログラム７５及び情報系プログラム７６の各々の変数配置方式情報１１１０、１２１０に基づいて、制御系プログラム７５及び情報系プログラム７６の両方がアクセス可能かつメモリ効率の良い変数の配置方式を決定する。

変数配置手段９２は、決定された変数の配置方式に従って、データモデル定義情報１０００に定義されたデータ群を変数として配置する。

ブロックサイズ算出手段９３は、変数配置手段９２による変数の配置の結果に基づいて、変数を格納するために必要最小限のリングバッファ３１１０のブロックサイズを算出する。

ブロック数算出手段９６は、制御系プログラム７５及び情報系プログラム７６の各々の実行周期１１２０、１２２０の差に基づいて、必要最小限のリングバッファ３１１０のブロック数を算出する。

共有メモリ定義情報出力手段９７は、ブロックサイズ算出手段９３によって算出されたブロックサイズと、ブロックサイズ算出手段９３によって算出されたブロック数とに基づいて共有メモリ定義情報１６００を生成し、出力する。

制御装置３０は、設定装置１０から共有メモリ定義情報１６００を受信した後、ＯＳ起動時に共有メモリ定義情報１６００を読み出し、共有メモリ定義情報１６００に格納されるブロックサイズ及びブロック数で構成されるリングバッファ３１１０を、共有メモリ７７に生成する。これによって、制御系プログラム７５及び情報系プログラム７６の双方からアクセスでき、かつ、メモリ使用量が抑制された共有メモリ７７を設定できる。

制御系プログラム構造体定義出力手段９４は、変数配置手段９２によって決定された変数の配置に基づいて、制御系プログラム構造体定義情報１７００を生成し、出力する。また、情報系プログラム構造体定義出力手段９５は、変数配置手段９２によって決定された変数の配置に基づいて、情報系プログラム構造体定義情報１８００を生成し、出力する。

なお、設定プログラム９０の各手段（各機能）は、複数の機能を一つの機能にまとめてもよいし、一つの機能を複数の機能に分けてもよい。

図６は、実施例１の制御システム１におけるシステム構築の手順の一例を示す図である。

設定装置１０は、制御系プログラム７５の開発時に、制御系プログラム７５のソースコード３３００として制御系プログラム構造体定義情報１７００を取り込む。これによって、制御系プログラム７５は、リングバッファ３１１０に対して、データモデル定義情報１０００に定義されたデータ群の読み書きが可能となる。設定装置１０は、制御系プログラム構造体定義情報１７００を取り込んだソースコード３３００をビルドすることによって、制御系プログラムの実行ファイル３３１０を生成する。

設定装置１０は、情報系プログラム７６の開発時に、情報系プログラム７６のソースコード３４００として情報系プログラム構造体定義情報１８００を取り込む。これによって、情報系プログラム７６は、リングバッファ３１１０に対して、データモデル定義情報１０００に定義されたデータ群の読み書きが可能となる。設定装置１０は、情報系プログラム構造体定義情報１８００を取り込んだソースコード３４００をビルドすることによって、情報系プログラム７６の実行ファイル３４１０を生成する。

また、設定装置１０は、共有メモリ定義情報１６００と、制御系プログラム７５の実行ファイル３３１０と、情報系プログラム７６の実行ファイル３４１０とを、ネットワーク２０を介して、制御装置３０に送信する。

制御装置３０は、受信した共有メモリ定義情報１６００、制御系プログラム７５の実行ファイル３３１０、情報系プログラム７６の実行ファイル３４１０を、リアルタイムＯＳ７１及び非リアルタイムＯＳ７２が参照できるよう、不揮発性記憶装置３６に格納する。

制御装置３０は、ＯＳ起動時の初期処理３５００において、共有メモリ定義情報１６００を参照してリングバッファ３１１０を生成する。制御装置３０は、初期処理３５００が完了した後、リアルタイムＯＳ７１上で制御系プログラム７５の実行ファイル３３１０をタスクとして実行し、非リアルタイムＯＳ７２上で情報系プログラム７６の実行ファイル３４１０をタスクとして実行する。

共有メモリ定義情報１６００に基づいてキュー（リングバッファ３１１０）を含む共有メモリ７７を設定することによって、制御系プログラム７５及び情報系プログラム７６は、共有メモリ７７を介してデータを共有しながら、並列して処理を実行できる。

以上、実施例１の制御システム１の構成及び処理の概要を説明した。次に、本発明の特徴となる設定プログラム９０の処理の詳細について説明する。

図７から図１７を用いて設定プログラム９０が使用する情報（テーブル及びファイル等）のデータ構造を説明する。

図７は、実施例１の設定装置１０が保持する情報の一例を示す図である。

不揮発性記憶装置１５は、設定プログラム９０へ入力する情報として、データモデル定義情報１０００、制御系プログラム定義情報１１００、情報系プログラム定義情報１２００を格納する。また、不揮発性記憶装置１５は、設定プログラム９０から出力される情報として、共有メモリ定義情報１６００、制御系プログラム構造体定義情報１７００、及び情報系プログラム構造体定義情報１８００を格納する。さらに、不揮発性記憶装置１５は、内部処理用の情報としてデータ型変換テーブル１４００を格納する。

メインメモリ１３は、内部処理用の情報として、出力変数配置方式情報１３００、構造体メンバ情報１５００、アラインメントカウンタ１９００、及びブロックサイズカウンタ１９１０を格納する。

データモデル定義情報１０００及び共有メモリ定義情報１６００は、ＩＮＩ形式のテキストファイルであり、制御系プログラム定義情報１１００及び情報系プログラム定義情報１２００は、それぞれのプログラム言語仕様に基づく構造体の定義を記述したテキストファイルである。

ＩＮＩ形式は、［］で囲った文字列で定義したセクションの後ろに、そのセクションに属する「（キー名称）＝（値）」の形式で、様々な情報を定義できる形式である。

図８は、実施例１のデータモデル定義情報１０００の一例を示す図である。図９は、実施例１のデータモデル定義情報１０００の記述仕様の一例を示す図である。

まず、図９を用いて、データモデル定義情報１０００で使用できるセクション名称、キー名称、及びキーに対して使用できる値について説明する。

セクション「Ｂｕｆｆｅｒ」の下には、共有メモリ７７に定義できるリングバッファ３１１０の数を指定する。

「ＢｕｆｆｅｒＮｕｍ」で定義した数がＮ個の場合、セクション「ＲｉｎｇＢｕｆｆｅｒ１」からセクション「ＲｉｎｇＢｕｆｆｅｒＮ」のＮ個のセクションを指定し、各セクションの下に、リングバッファ３１１０のブロック数を、キー「ＢｌｏｃｋＮｕｍ」として定義し、リングバッファ３１１０を指定する名称を、キー「ＢｕｆｆＮａｍｅ」として定義する。

各リングバッファ３１１０のブロック数はキー「ＢｌｏｃｋＮｕｍ」で指定できる。ただし、ブロック数の指定は必須ではなく、制御系プログラム７５及び情報系プログラム７６の実行周期が指定されていれば省略可能である。

キー「ＷｒｉｔａｂｌｅＰｒｏｇＴｙｐｅ」は、リングバッファ３１１０にデータを書き込むプログラムが、制御系プログラム７５（ＲＴ）及び情報系プログラム７６（ＩＮＦＯ）のいずれであるかを識別する情報を定義するキーである。その後には、各リングバッファ３１１０に、制御系プログラム７５及び情報系プログラム７６が相互に読み書きするデータモデルを定義するキーを記述できる。

プログラムが読み書きするデータモデルのメンバ数がＭ個である場合、「Ｍｅｍｂｅｒ１＿Ｔｙｐｅ１」から「Ｍｅｍｂｅｒ１＿ＴｙｐｅＭ」、「Ｍｅｍｂｅｒ１＿Ｎａｍｅ１」から「Ｍｅｍｂｅｒ１＿ＮａｍｅＭ」まで、それぞれＭ個、データモデルのデータ型及びデータ名称を定義できる。

データ名称の直後に［（正整数値）］の形式で配列を指定することもできる。本実施例では、配列は２次元配列まで指定できるものとする。

以上の仕様に基づき記述されたデータモデル定義情報１０００の一例を図８に示す。図８のデータモデル定義情報１０００には、３個のリングバッファ３１１０が定義されている。

図１０は、実施例１のデータ型変換テーブル１４００の一例を示す図である。図１１は、実施例１のデータ型変換テーブル１４００の記述仕様の一例を示す図である。

データ型変換テーブル１４００は、データモデル型名１４１０、データサイズ１４２０、制御系プログラム変数型名１４３０、及び情報系プログラム変数型名１４４０から構成される構造体の配列となっている。データ型変換テーブル１４００の取り得る値の一例は図１１に示すとおりである。

設定プログラム９０は、データモデル定義情報１０００のデータ型の名称が指定された場合、当該名称に対応するデータモデル型名１４１０を含むデータ型変換テーブル１４００の、データサイズ１４２０を出力し、また、データ型の名称を制御系プログラム変数型名１４３０及び情報系プログラム変数型名１４４０に変換する。

図１２は、実施例１の出力変数配置方式情報１３００の一例を示す図である。図１３は、実施例１の出力変数配置方式情報１３００のアラインメント方式識別子の記述仕様の一例を示す図である。図１４は、実施例１の出力変数配置方式情報１３００のアラインメントサイズ識別子の記述仕様の一例を示す図である。

出力変数配置方式情報１３００は、アラインメント方式識別子１３１０及びアラインメントサイズ識別子１３２０から構成される。制御系プログラム定義情報１１００の変数配置方式情報１１１０及び情報系プログラム定義情報１２００の変数配置方式情報１２１０も同一のデータ構造である。

アラインメント方式識別子１３１０の取り得る値の一例は図１３に示すとおりであり、また、アラインメントサイズ識別子１３２０の取り得る値の一例は図１４に示すとおりである。

実施例１では、固定アラインメント及びナチュラルアラインメントのいずれかをアラインメント方式として選択でき、また、１バイト、２バイト、４バイト、及び８バイトのいずれかをアラインメントサイズとして選択できる。

図１５は、実施例１の構造体メンバ情報１５００の一例を示す図である。

図１５に示す構造体メンバ情報１５００は、ＩＮＩ形式のデータモデル定義情報１０００を参照しやすくするために、テーブル形式に変換した情報である。構造体メンバ情報１５００は、メンバ名称１５１０、制御系プログラム変数型名１５２０、情報系プログラム変数型名１５３０、変数サイズ１５４０、変数配列数１次１５５０、及び変数配列数２次１５６０からなる構造体の配列である。

図１６は、実施例１の共有メモリ定義情報１６００の一例を示す図である。図１７は、実施例１の共有メモリ定義情報１６００の記述仕様の一例を示す図である。

共有メモリ定義情報１６００は、ＩＮＩ形式のテキストファイルである。セクション及びキーがとりうる値は図１７に示すとおりである。

セクション「Ｂｕｆｆｅｒ」のキー「ＢｕｆｆｅｒＮｕｍ」と、各リングバッファ３１１０のセクションで定義できるキー「ＢｌｏｃｋＮｕｍ」、キー「ＢｕｆｆＮａｍｅ」、及びキー「ＷｒｉｔａｂｌｅＰｒｏｇＴｙｐｅ」との仕様は、データモデル定義情報１０００と同じである。キー「ＢｌｏｃｋＳｉｚｅ」は、リングバッファ３１１０の１つのブロックサイズを表す。

以上の仕様に基づき記述された共有メモリ定義情報１６００の一例を図１６に示す。

以上が設定プログラム９０が使用する情報の説明である。次に、フローチャートを用いて、設定プログラム９０が実行する処理を説明する。

図１８は、実施例１の設定プログラム９０が実行するメイン処理を説明するフローチャートである。

設定プログラム９０は、実行指示を受け付けた場合、又は、必要な情報が全て入力された場合、メイン処理を開始する（ステップＳ１００）。

まず、設定プログラム９０は、データモデル定義情報１０００を読み出し（ステップＳ１１０）、出力アラインメント形式決定処理を実行する（ステップＳ２００）。これらの処理は、図５の変数配置方式決定手段９１に対応する。出力アラインメント形式決定処理の詳細は図１９を用いて説明する。

次に、設定プログラム９０は、データモデル定義情報１０００に定義されたＮ個のリングバッファ３１１０のループ処理Ａを開始する（ステップＳ１２０）。ここでは、設定プログラム９０は、ＩＮＩ形式のデータモデル定義情報１０００に含まれるセクションを１つ選択する。

次に、設定プログラム９０は、選択したリングバッファ３１１０に対して構造体メンバ決定処理を実行する（ステップＳ３００）。この処理は、図５の変数配置手段９２に対応する。構造体メンバ決定処理の詳細は図２１を用いて説明する。

次に、設定プログラム９０は、制御系プログラム構造体定義情報生成処理及び情報系プログラム構造体定義情報生成処理を実行する（ステップＳ５００、ステップＳ７００）。各処理は、図５における制御系プログラム構造体定義出力手段９４及び情報系プログラム構造体定義出力手段９５に対応する。制御系プログラム構造体定義情報生成処理の詳細は図２２を用いて説明する。情報系プログラム構造体定義情報生成処理の詳細は図２３を用いて説明する。

次に、設定プログラム９０は、共有メモリ定義情報生成処理を実行する（ステップＳ９００）。この処理は、図５の共有メモリ定義情報出力手段９７に対応する。共有メモリ定義情報生成処理の詳細は図２５を用いて説明する。

次に、設定プログラム９０は、データモデル定義情報１０００に定義された全てのリングバッファ３１１０について処理が完了したか否かを判定する（ステップＳ１４０）。

データモデル定義情報１０００に定義された全てのリングバッファ３１１０について処理が完了していない場合、設定プログラム９０はステップＳ１２０に戻り、同様の処理を実行する。

データモデル定義情報１０００に定義された全てのリングバッファ３１１０について処理が完了した場合、設定プログラム９０はメイン処理を終了する。

図１９は、実施例１の設定プログラム９０が実行する出力アラインメント形式決定処理の一例を説明するフローチャートである。図２０は、アラインメント方式と変数配置との関係を説明する図である。

図２０では、Ｃ言語の構造体定義４０００にて関連付けられる変数を、異なるアラインメント方式及びアラインメントサイズの組合せでプログラムとしてビルドした場合の変数配置４０１０、４０２０、４０３０を示す。図２０に示すように、アラインメント方式（固定アラインメント方式又はナチュラルアラインメント方式）と、アラインメントサイズとの組み合わせによって、構造体に属する変数の配置は異なった結果となる。

変数配置４０１０は、８バイトのナチュラルアラインメントを選択した場合の変数は位置を示す。変数配置４０２０は、４バイトのナチュラルアラインメントを選択した場合の変数は位置を示す。変数配置４０３０は、８バイトの固定アラインメントを選択した場合の変数は位置を示す。斜線部分はパディングを表す。

従って、制御系プログラム７５と情報系プログラム７６との間で、リングバッファ３１１０を介して正しくデータの送受信を行うためには、各処理系のプログラムにおける変数の配置を完全に一致させる必要がある。

また、処理系のプログラムにおいては、次のルールがあるため、それを満たせるように変数のアラインメント方式を決定する必要がある。
（１）ナチュラルアラインメントの処理系のプログラムは、固定アラインメントの変数配置にアクセスできるが、固定アラインメントの処理系のプログラムは、ナチュラルアラインメントの変数配置にアクセスできない場合がある。
（２）アラインメントサイズが小さい処理系のプログラムは、当該アラインメントサイズより大きなアラインメントサイズの変数配列にアクセスできるが、アラインメントサイズが大きな処理系のプログラムは、当該アラインメントサイズより小さなアラインメントサイズの変数配列にアクセスできない場合がある。

設定プログラム９０は、制御系プログラム７５の変数配置方式情報１１１０及び情報系プログラム７６の変数配置方式情報１２１０を参照し（ステップＳ２０１）、両方のプログラムのアラインメント方式がナチュラルアラインメントであるか否かを判定する（ステップＳ２０３）。

両方のプログラムのアラインメント方式がナチュラルアラインメントである場合、設定プログラム９０は、出力アラインメント方式としてナチュラルアラインメントを設定し（ステップＳ２０５）、その後、ステップＳ２０９に進む。具体的には、設定プログラム９０は、出力変数配置方式情報１３００のアラインメント方式識別子１３１０に０を設定する。

いずれか一方のプログラムのアラインメント方式が固定アラインメントである場合、設定プログラム９０は、出力アラインメント方式として固定アラインメントを設定し（ステップＳ２０７）、その後、ステップＳ２０９に進む。具体的には、設定プログラム９０は、出力変数配置方式情報１３００のアラインメント方式識別子１３１０に１を設定する。

ステップＳ２０９では、設定プログラム９０は、情報系プログラム７６のアラインメントサイズが制御系プログラム７５のアラインメントサイズ以上であるか否かを判定する（ステップＳ２０９）。

情報系プログラム７６のアラインメントサイズが制御系プログラム７５のアラインメントサイズ以上である場合、設定プログラム９０は、出力アラインメントサイズに、情報系プログラム７６のアラインメントサイズを設定し（ステップＳ２１１）、出力アラインメント形式決定処理を終了する。具体的には、設定プログラム９０は、出力変数配置方式情報１３００のアラインメントサイズ識別子１３２０に、情報系プログラム７６のアラインメントサイズに対応するアラインメントサイズ識別子を設定する。

情報系プログラム７６のアラインメントサイズが制御系プログラム７５のアラインメントサイズより小さい場合、設定プログラム９０は、出力アラインメントサイズに、制御系プログラム７５のアラインメントサイズを設定し（ステップＳ２１３）、出力アラインメント形式決定処理を終了する。具体的には、設定プログラム９０は、出力変数配置方式情報１３００のアラインメントサイズ識別子１３２０に、制御系プログラム７５のアラインメントサイズに対応するアラインメントサイズ識別子を設定する。

図２１は、実施例１の設定プログラム９０が実行する構造体メンバ決定処理の一例を説明するフローチャートである。

構造体メンバ決定処理では、データモデル定義情報１０００から構造体メンバ情報１５００が生成される。

設定プログラム９０は、データモデル定義情報１０００の選択されたリングバッファ３１１０を介して送受信されるデータ群のデータモデルのループ処理Ｂを開始する（ステップＳ３０１）。ここでは、設定プログラム９０は、選択されたリングバッファ３１１０におけるデータモデルを示すメンバを１つ選択する。

設定プログラム９０は、データモデル定義情報１０００から、選択したデータモデル（メンバ）のデータ型の名称、データ名称、及び配列数を抽出する（ステップＳ３０３）。

次に、設定プログラム９０は、構造体メンバ情報１５００に、変数型名及びサイズを設定する（ステップＳ３０５）。

具体的には、設定プログラム９０は、データモデル型名１４１０に抽出されたデータ型の名称を格納するデータ型変換テーブル１４００を参照する。設定プログラム９０は空の構造体メンバ情報１５００を生成する。設定プログラム９０は、変数サイズ１５４０に、データ型変換テーブル１４００のデータサイズ１４２０を設定し、制御系プログラム変数型名１５２０に、データ型変換テーブル１４００の制御系プログラム変数型名１４３０を設定し、情報系プログラム変数型名１５３０に、データ型変換テーブル１４００の情報系プログラム変数型名１４４０を設定する。

次に、設定プログラム９０は、データモデルに配列が指定されているか否かを判定する（ステップＳ３０７）。具体的には、ステップＳ３０３において、設定プログラム９０は、配列数が抽出されたか否かを判定する。

データモデルに配列が指定されている場合、設定プログラム９０は、構造体メンバ情報１５００の変数配列数１次１５５０及び変数配列数２次１５６０に、データモデルに指定された配列数を設定し（ステップＳ３０９）、その後、ステップＳ３１３に進む。

なお、指定された配列が１次元のみの場合、設定プログラム９０は、変数配列数１次１５５０にのみ指定された値を設定し、変数配列数２次１５６０には１を設定する。指定された配列が２次元の場合、設定プログラム９０は、変数配列数１次１５５０及び変数配列数２次１５６０の両方に、指定された配列数を設定する。

データモデルに配列が指定されていない場合、設定プログラム９０は、構造体メンバ情報１５００の変数配列数１次１５５０及び変数配列数２次１５６０の各々に１を設定し（ステップＳ３１１）、その後、ステップＳ３１３に進む。配列数が１の場合、設定プログラム９０は配列ではないと識別できる。

ステップＳ３１３では、設定プログラム９０は、構造体メンバ情報１５００のメンバ名称１５１０に、選択されたデータモデルのメンバ名称を設定する（ステップＳ３１３）。

次に、設定プログラム９０は、選択されたリングバッファ３１１０における全てのデータモデルについて処理が完了したか否かを判定する（ステップＳ３１５）。

選択されたリングバッファ３１１０における全てのデータモデルについて処理が完了していない場合、設定プログラム９０はステップＳ３０１に戻り、同様の処理を実行する。

選択されたリングバッファ３１１０における全てのデータモデルについて処理が完了した場合、設定プログラム９０は構造体メンバ決定処理を終了する。

図２２は、実施例１の設定プログラム９０が実行する制御系プログラム構造体定義情報生成処理の一例を説明するフローチャートである。

設定プログラム９０は、構造体定義のひな型の文字列を、制御系プログラム構造体定義情報１７００に出力し（ステップＳ５０１）、アラインメントカウンタ１９００及びブロックサイズカウンタ１９１０を０に初期化する（ステップＳ５０３）。

次に、設定プログラム９０は、データモデル定義情報１０００の選択されたリングバッファ３１１０を定義するセクションのメンバのループ処理Ｃを開始する（ステップＳ５０５）。ここでは、設定プログラム９０は、選択されたリングバッファ３１１０を定義するセクションのメンバに対応する構造体メンバ情報１５００を１つ選択する。

設定プログラム９０は、出力変数配置方式情報１３００を参照し、アラインメント方式がナチュラルアラインメントであるか否かを判定する（ステップＳ５０７）。

アラインメント方式がナチュラルアラインメントである場合、設定プログラム９０は、出力アラインメントサイズからアラインメントカウンタ１９００を減算した値（算出値）が、構造体メンバの変数サイズ以上であるか否かを判定する（ステップＳ５０９）。

具体的には、設定プログラム９０は、算出値が構造体メンバ情報１５００の変数サイズ１５４０以上であるか否かを判定する。

算出値が構造体メンバの変数サイズ以上であると判定された場合、設定プログラム９０はステップＳ５１１に進む。

算出値が構造体メンバの変数サイズより小さい場合、設定プログラム９０はステップ５１９に進む。これは、前の変数に連続して変数を配置できないためである。

ステップＳ５０７において、アラインメント方式が固定アラインメントである場合、設定プログラム９０は、アラインメントカウンタ１９００が０であるか否かを判定する（ステップＳ５１７）。

アラインメントカウンタ１９００が０である場合、設定プログラム９０はステップＳ５１１に進む。アラインメントカウンタ１９００が０でない場合、設定プログラムはステップＳ５１９に進む。

ステップＳ５１１では、設定プログラム９０は、構造体メンバ定義文字列を、制御系プログラム構造体定義情報１７００の構造体メンバとして出力する（ステップＳ５１１）。

ただし、構造体メンバに配列が指定されている場合、設定プログラム９０は、構造体メンバの変数サイズに配列数を乗算し、さらに、アラインメントサイズで除算して得られた剰余を変数サイズとして採用する。なお、配列の指定の有無は、構造体メンバ情報１５００の変数配列数１次１５５０及び変数配列数２次１５６０に基づいて判定できる。

次に、設定プログラム９０は、構造体メンバサイズに基づいて、アラインメントカウンタ１９００及びブロックサイズカウンタ１９１０を更新する（ステップＳ５１３、ステップＳ５１５）。その後、設定プログラム９０はステップＳ５２５に進む。

具体的には、設定プログラム９０は、アラインメントカウンタ１９００及びブロックサイズカウンタ１９１０の各々に構造体メンバ情報１５００の変数サイズ１５４０を加算する。

ステップＳ５１９では、設定プログラム９０は、算出値に対応するサイズのダミーメンバ定義文字列を、制御系プログラム構造体定義情報１７００の構造体メンバとして出力する（ステップＳ５１９）。ダミーメンバ定義文字列はパディングに相当する。

次に、設定プログラム９０は、アラインメントカウンタ１９００を０に初期化し（ステップＳ５２１）、ダミー変数サイズに基づいてブロックサイズカウンタ１９１０を更新する（ステップＳ５２３）。その後、設定プログラム９０はステップＳ５２５に進む。

具体的には、設定プログラム９０はブロックサイズカウンタ１９１０のダミー変数サイズを加算する。

ステップＳ５２５では、設定プログラム９０は、選択されたリングバッファ３１１０を定義するセクションの全てのメンバについて処理が完了したか否かを判定する（ステップＳ５２５）。

選択されたリングバッファ３１１０を定義するセクションの全てのメンバについて処理が完了していない場合、設定プログラム９０はステップＳ５０５に戻り、同様の処理を実行する。

選択されたリングバッファ３１１０を定義するセクションの全てのメンバについて処理が完了した場合、設定プログラム９０は制御系プログラム構造体定義情報生成処理を終了する。以上の処理によって得られたブロックサイズカウンタ１９１０の値が、共有メモリ７７を介して送受信されるデータ群を定義する構造体のサイズとして算出される。

アラインメント方式がナチュラルアラインメントの場合、設定プログラム９０は前の変数に連続して変数を配置するように設定する。アラインメント方式が固定アラインメントの場合、設定プログラム９０はアラインメントカウンタ１９００が０のとき変数を配置するように設定する。

図２３は、実施例１の設定プログラム９０が実行する情報系プログラム構造体定義情報生成処理の一例を説明するフローチャートである。

情報系プログラム構造体定義情報生成処理（ステップＳ７０１からステップＳ７２５）は、制御系プログラム構造体定義情報生成処理（ステップＳ５０１からステップＳ５２５）とほぼ同一の処理である。ただし、情報系プログラム７６は制御系プログラム７５とはプログラミング言語の仕様自体が異なるため、構造体定義情報に出力する定義文字列の形式が異なる。

なお、制御系プログラム構造体定義情報生成処理が実行済みの場合、情報系プログラム構造体定義情報生成処理では、ブロックサイズカウンタ１９１０は使用しなくてもよい。また、情報系プログラム構造体定義情報生成処理が実行済みの場合、制御系プログラム構造体定義情報生成処理では、ブロックサイズカウンタ１９１０は使用しなくてもよい。

図２４は、実施例１の設定プログラム９０が出力する構造体定義情報の一例を示す図である。

図２４には、一例として、リングバッファ３１１０上で読み書きするデータモデルが８バイトサイズかつナチュラルアラインメントで配置された場合の例を示す。この場合、設定プログラム９０は、図２４に示すような制御系プログラム構造体定義情報１７００及び情報系プログラム構造体定義情報１８００を出力する。

図２５は、実施例１の設定プログラム９０が実行する共有メモリ定義情報生成処理の一例を説明するフローチャートである。

設定プログラム９０は、共有メモリ定義情報のひな形文字列を共有メモリ定義情報１６００に出力する（ステップＳ９０１）。

設定プログラム９０は、出力変数配置方式情報１３００の変数アラインメントサイズに基づいて、ブロックサイズカウンタ１９１０の値を補正する（ステップＳ９０３）。

具体的には、ブロックサイズカウンタ１９１０の値（ブロックサイズ）が変数アラインメントサイズの整数倍でない場合、設定プログラム９０は、ブロックサイズより大きく、かつ、最も小さな変数アラインメントサイズの整数倍の値になるようにブロックサイズを補正する。

次に、設定プログラム９０は、共有メモリ定義情報１６００のブロックサイズ定義文字列としてブロックサイズカウンタ１９１０の値を出力する（ステップＳ９０５）。

次に、設定プログラム９０は、制御系プログラム７５の実行周期が情報系プログラム７６の実行周期より小さいか否かを判定する（ステップＳ９０７）。

具体的には、設定プログラム９０は、制御系プログラム定義情報１１００の実行周期１１２０と、情報系プログラム定義情報１２００の実行周期１２２０とを比較する。

制御系プログラム７５の実行周期が情報系プログラム７６の実行周期より小さい場合、設定プログラム９０は、情報系プログラム７６の実行周期を制御系プログラム７５の実行周期で除算した値を周期比率として算出する（ステップＳ９０９）。その後、設定プログラム９０はステップＳ９１３に進む。

制御系プログラム７５の実行周期が情報系プログラム７６の実行周期以上である場合、設定プログラム９０は、制御系プログラム７５の実行周期を情報系プログラム７６の実行周期で除算した値を周期比率として算出する（ステップＳ９１１）。その後、設定プログラム９０はステップＳ９１３に進む。

ステップＳ９１３では、設定プログラム９０は、周期比率に基づいてリングバッファ３１１０のブロック数を算出する（ステップＳ９１３）。

周期比率からリングバッファ３１１０のブロック数を算出する方法としては、例えば、周期比率より大きく、かつ、一番小さな整数値を、ブロック数として算出する方法が考えられる。

ただし、前述の算出方法で算出されたブロック数をそのまま用いた場合、非リアルタイムＯＳ７２上で動作する情報系プログラム７６の周期実行における実行遅延時間及びジッタの発生によってキューがあふれてしまう危険性がある。そのため、安全性を考慮して、余裕を持ったブロック数を設定するのが通例である。すなわち、算出されたブロック数（整数）に余裕を見積もったブロック数（整数）を加算する。

例えば、非リアルタイムＯＳ７２上でのタスク最大ジッタ量に応じて、固定的な比率でブロック数を加算する方法、非リアルタイムＯＳ７２上でのタスクのジッタ量を実行中に計測し、ジッタ量の大きさに応じてブロック数を加算する比率を変える方法等がある。

次に、設定プログラム９０は、共有メモリ定義情報１６００のブロック数定義文字列として、算出したブロック数を出力する（ステップＳ９１５）。その後、設定プログラム９０は共有メモリ定義情報生成処理を終了する。

図２６は、実施例１の制御装置３０が設定するリングバッファ管理情報２２００の一例を示す図である。図２７は、実施例１の制御装置３０が生成するリングバッファ３１１０の構成の一例を示す図である。

制御装置３０は、初期処理３５００において、設定プログラム９０によって出力された共有メモリ定義情報１６００を読み出し、共有メモリ定義情報１６００に基づいてリングバッファ管理情報２２００のブロック数２２１０及びブロックサイズ２２２０を設定する。また、制御装置３０は、ブロックサイズ２２２０で指定されたサイズのブロックを、ブロック数２２１０で指定された数だけ含む配列からなるリングバッファ３１１０を共有メモリ７７に生成する。

また、制御装置３０は、リングバッファ管理情報２２００に先頭ブロックＩＮＤＥＸ２２３０及び末尾ブロックＩＮＤＥＸ２２４０に初期値を設定する。ここで、先頭ブロックＩＮＤＥＸ２２３０及び末尾ブロックＩＮＤＥＸ２２４０は、リングバッファ３１１０に書き込む先頭ブロック及び読み出す末尾のブロックを管理するためのものである。

例えば、先頭ブロックＩＮＤＥＸ２２３０及び末尾ブロックＩＮＤＥＸ２２４０は、初期状態では、リングバッファ３１１０先頭を示す状態に設定される。

ここで、制御系プログラム７５は、１ブロックサイズ分の構造体データ２３００（データ群）を、共有メモリＡＰＩ８１を用いて、リングバッファ３１１０の先頭ブロックＩＮＤＥＸ２２３０が示すブロックに書き込み、先頭ブロックＩＮＤＥＸ２２３０の値を１つ進める。構造体データ２３００は１つのセクションにおいて定義されたメンバから構成されるデータである。

情報系プログラム７６は、共有メモリＡＰＩ８２を用いて、制御系プログラム５によってリングバッファ３１１０にキューイングされた、先頭ブロックＩＮＤＥＸ２２３０から末尾ブロックＩＮＤＥＸ２２４０が示す複数の構造体データ２３１０を、まとめて読み出すことができる。このとき、情報系プログラム７６は、読出ブロック数２４２０と、読出ブロック数分の構造体データ群２４１０を一括して取得する。

これによって、情報系プログラム７６は、制御系プログラム７５が書き込んだデータ群を、制御系プログラム７５より長い周期でデータ群を読み出す場合でも、漏れなく全てのデータを取得できる。

以上で説明したように、実施例１によれば、共有メモリ７７上に、必要最小限のブロックサイズ、かつ、必要最小限のブロック数のリングバッファ３１１０を設定できる。これによって、制御系プログラム７５と情報系プログラム７６との間で漏れなくデータを送受信することができ、また、制御装置３０にリングバッファ３１１０を設定するために必要なメモリ使用量を低く抑えることができる。

（変形例１）
実施例１の制御システム１では制御装置３０及び設定装置１０を独立した装置としているが、１つの装置にまとめてもよい。

図２８は、実施例１の変形例の制御システム１の構成の一例を示すブロック図である。

図２８に示す制御システム１は、制御装置３０、制御対象機器５０、及び制御装置３０と制御対象機器５０との間を接続するネットワーク４０から構成される。

変形例の制御装置３０は、設定プログラム９０が動作するように構成される。この場合、設定プログラム９０は、非リアルタイムＯＳ７２上で、情報系プログラム７６と周辺制御装置３５を共有し、並列動作する。図２８に示すような制御システム１であっても本発明を適用することができる。

（変形例２）
実施例１では、制御装置３０は、リアルタイムＯＳ７１及び非リアルタイムＯＳ７２が共存するハイブリッドＯＳ型であったがこれ以外の構成でもよい。

図２９は、実施例１の変形例の制御装置３０のソフトウェア構成の一例を示す図である。

変形例では、本来、プリエンプティブ・タスク・スケジューラ７４しか搭載しないＯＳのリアルタイム性能を強化し、リアルタイム・タスク・スケジューラ７３を搭載したリアルタイムＯＳ７１上で、制御系プログラム７５及び情報系プログラム７６を共存させ、並列実行させる。図２９に示すような制御装置３０であっても本発明を適用することができる。

なお、本発明は上記した実施例に限定されるものではなく、様々な変形例が含まれる。また、例えば、上記した実施例は本発明を分かりやすく説明するために構成を詳細に説明したものであり、必ずしも説明した全ての構成を備えるものに限定されるものではない。また、各実施例の構成の一部について、他の構成に追加、削除、置換することが可能である。

また、上記の各構成、機能、処理部、処理手段等は、それらの一部又は全部を、例えば集積回路で設計する等によりハードウェアで実現してもよい。また、本発明は、実施例の機能を実現するソフトウェアのプログラムコードによっても実現できる。この場合、プログラムコードを記録した記憶媒体をコンピュータに提供し、そのコンピュータが備えるプロセッサが記憶媒体に格納されたプログラムコードを読み出す。この場合、記憶媒体から読み出されたプログラムコード自体が前述した実施例の機能を実現することになり、そのプログラムコード自体、及びそれを記憶した記憶媒体は本発明を構成することになる。このようなプログラムコードを供給するための記憶媒体としては、例えば、フレキシブルディスク、ＣＤ－ＲＯＭ、ＤＶＤ－ＲＯＭ、ハードディスク、ＳＳＤ（Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｒｉｖｅ）、光ディスク、光磁気ディスク、ＣＤ－Ｒ、磁気テープ、不揮発性のメモリカード、ＲＯＭなどが用いられる。

また、本実施例に記載の機能を実現するプログラムコードは、例えば、アセンブラ、Ｃ／Ｃ＋＋、ｐｅｒｌ、Ｓｈｅｌｌ、ＰＨＰ、Ｐｙｔｈｏｎ、Ｊａｖａ（登録商標）等の広範囲のプログラム又はスクリプト言語で実装できる。

さらに、実施例の機能を実現するソフトウェアのプログラムコードを、ネットワークを介して配信することによって、それをコンピュータのハードディスクやメモリ等の記憶手段又はＣＤ－ＲＷ、ＣＤ－Ｒ等の記憶媒体に格納し、コンピュータが備えるプロセッサが当該記憶手段や当該記憶媒体に格納されたプログラムコードを読み出して実行するようにしてもよい。

上述の実施例において、制御線や情報線は、説明上必要と考えられるものを示しており、製品上必ずしも全ての制御線や情報線を示しているとは限らない。全ての構成が相互に接続されていてもよい。

１ 制御システム
１０ 設定装置
２０、４０ ネットワーク
３０ 制御装置
５０ 制御対象機器
１１、３１ ＣＰＵ
１２、３２ ＥＰＲＯＭ
１３、３３ メインメモリ
１４、３５ 周辺制御装置
１５、３６ 不揮発性記憶装置
１６、３７ ユーザＩ／Ｆ装置
１７、３８、３９ ネットワークＩ／Ｆ
３４ タイマ
５１ センサ
５２ アクチュエータ
７１ リアルタイムＯＳ
７２ 非リアルタイムＯＳ
７５ 制御系プログラム
７６ 情報系プログラム
７７ 共有メモリ
９０ 設定プログラム
９１ 変数配置方式決定手段
９２ 変数配置手段
９３ ブロックサイズ算出手段
９４ 制御系プログラム構造体定義出力手段
９５ 情報系プログラム構造体定義出力手段
９６ ブロック数算出手段
９７ 共有メモリ定義情報出力手段
１０００ データモデル定義情報
１１００ 制御系プログラム定義情報
１２００ 情報系プログラム定義情報
１３００ 出力変数配置方式情報
１４００ データ型変換テーブル
１５００ 構造体メンバ情報
１６００ 共有メモリ定義情報
１７００ 制御系プログラム構造体定義情報
１８００ 情報系プログラム構造体定義情報
２２００ リングバッファ管理情報
３１００ 単純配列待ち行列
３１１０ リングバッファ
３１２０ 連結リスト

Claims (10)

1. 演算装置、前記演算装置に接続される記憶装置、前記演算装置に接続されるインタフェースを有する計算機が実行する共有メモリの設定方法であって、
   前記計算機は、機器を制御する制御系プログラムと、前記機器から取得された情報を用いた処理を実行する情報系プログラムとが稼働する制御装置と接続し、
   前記制御装置は、前記制御系プログラム及び前記情報系プログラムが、互いに、構造体によって関連付けられたデータ群を送受信するために使用する、所定のサイズの複数のブロックから構成されるキューを含む共有メモリを設定可能であり、
   前記共有メモリの設定方法は、
   前記演算装置が、前記制御系プログラム及び前記情報系プログラムの各々の実行周期に基づいて、前記制御系プログラムが前記キューに書き込んだ前記データ群を、当該データ群が上書きにより消去される前に前記情報系プログラムが読み出すことができる、前記ブロックの数を算出する第１のステップと、
   前記演算装置が、前記共有メモリを介して送受信する前記データ群の構造を分析することによって、前記制御系プログラムが前記キューに書き込んだ前記データ群を、当該データ群が上書きにより消去される前に前記情報系プログラムが読み出すことができる、前記ブロックのサイズを算出する第２のステップと、
   前記演算装置が、前記算出されたブロックの数及びサイズに基づいて定義される前記キューを含む前記共有メモリを設定するための共有メモリ定義情報を生成し、前記制御装置に出力する第３のステップと、
   を含むことを特徴とする共有メモリの設定方法。
2. 請求項１に記載の共有メモリの設定方法であって、
   前記第１のステップは、
   前記演算装置が、前記制御系プログラムの実行周期及び前記情報系プログラムの実行周期に基づいて、実行周期比率を算出する第４のステップと、
   前記演算装置が、前記実行周期比率に基づいて前記ブロックの数を算出する第５のステップと、を含むことを特徴とする共有メモリの設定方法。
3. 請求項２に記載の共有メモリの設定方法であって、
   前記第５のステップは、前記演算装置が、前記実行周期比率より大きい整数の中で最も小さい前記整数を、前記ブロックの数として算出するステップを含むことを特徴とする共有メモリの設定方法。
4. 請求項３に記載の共有メモリの設定方法であって、
   前記第５のステップは、前記演算装置が、前記最も小さい整数に、処理の遅延及びジッタを考慮して補正整数を加算した値を、前記ブロックの数として算出するステップを含むことを特徴とする共有メモリの設定方法。
5. 請求項１に記載の共有メモリの設定方法であって、
   前記計算機は、前記構造体の情報と、前記制御系プログラムにおける前記データ群に対応する複数の変数の配置方式を定義する第１変数配置方式情報と、前記情報系プログラムにおける前記データ群に対応する複数の変数の配置方式を定義する第２変数配置方式情報とを管理し、
   前記第１変数配置方式情報及び前記第２変数配置方式情報は、アラインメント方式及びアラインメントサイズを含み、
   前記第２のステップは、
   前記演算装置が、前記第１変数配置方式情報及び前記第２変数配置方式情報に基づいて、前記制御系プログラム及び前記情報系プログラムの各々が前記共有メモリを介した前記データ群の送受信が可能なアラインメント方式及びアラインメントサイズを決定する第６のステップと、
   前記演算装置が、前記構造体の情報と、前記決定されたアラインメント方式及び前記決定されたアラインメントサイズとに基づいて、前記共有メモリを介して送受信する前記データ群に対応する前記変数を前記共有メモリ上に配置した場合の前記構造体のサイズを、前記ブロックのサイズとして算出する第７のステップと、を含むことを特徴とする共有メモリの設定方法。
6. 演算装置、前記演算装置に接続される記憶装置、前記演算装置に接続されるインタフェースを備える計算機であって、
   機器を制御する制御系プログラムと、前記機器から取得された情報を用いた処理を実行する情報系プログラムとが稼働する制御装置と接続し、
   前記制御装置は、前記制御系プログラム及び前記情報系プログラムが、互いに、構造体によって関連付けられたデータ群を送受信するために使用する、所定のサイズの複数のブロックから構成されるキューを含む共有メモリを設定可能であり、
   前記計算機は、
   前記制御系プログラム及び前記情報系プログラムの各々の実行周期に基づいて、前記制御系プログラムが前記キューに書き込んだ前記データ群を、当該データ群が上書きにより消去される前に前記情報系プログラムが読み出すことができる、前記ブロックの数を算出するブロック数算出部と、
   前記共有メモリを介して送受信する前記データ群の構造を分析することによって、前記制御系プログラムが前記キューに書き込んだ前記データ群を、当該データ群が上書きにより消去される前に前記情報系プログラムが読み出すことができる、前記ブロックのサイズを算出するブロックサイズ算出部と、
   前記演算装置が、前記算出されたブロックの数及びサイズに基づいて定義される前記キューを含む前記共有メモリを設定するための共有メモリ定義情報を生成し、前記制御装置に出力する情報出力部と、
   を備えることを特徴とする計算機。
7. 請求項６に記載の計算機であって、
   前記ブロック数算出部は、
   前記制御系プログラムの実行周期及び前記情報系プログラムの実行周期に基づいて、実行周期比率を算出し、
   前記実行周期比率に基づいて前記ブロックの数を算出することを特徴とする計算機。
8. 請求項７に記載の計算機であって、
   前記ブロック数算出部は、前記実行周期比率より大きい整数の中で最も小さい前記整数を、前記ブロックの数として算出することを特徴とする計算機。
9. 請求項８に記載の計算機であって、
   前記ブロック数算出部は、前記最も小さい整数に、処理の遅延及びジッタを考慮して補正整数を加算した値を、前記ブロックの数として算出することを特徴とする計算機。
10. 請求項６に記載の計算機であって、
    前記計算機は、前記構造体の情報と、前記制御系プログラムにおける前記データ群に対応する複数の変数の配置方式を定義する第１変数配置方式情報と、前記情報系プログラムにおける前記データ群に対応する複数の変数の配置方式を定義する第２変数配置方式情報とを管理し、
    前記第１変数配置方式情報及び前記第２変数配置方式情報は、アラインメント方式及びアラインメントサイズを含み、
    前記ブロックサイズ算出部は、
    前記第１変数配置方式情報及び前記第２変数配置方式情報に基づいて、前記制御系プログラム及び前記情報系プログラムの各々が前記共有メモリを介した前記データ群の送受信が可能なアラインメント方式及びアラインメントサイズを決定し、
    前記構造体の情報と、前記決定されたアラインメント方式及び前記決定されたアラインメントサイズとに基づいて、前記共有メモリを介して送受信する前記データ群に対応する前記変数を前記共有メモリ上に配置した場合の前記構造体のサイズを、前記ブロックのサイズとして算出することを特徴とする計算機。

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