JP7452663B2

JP7452663B2 - コンピュータシステム

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Publication number: JP7452663B2
Application number: JP2022541410A
Authority: JP
Inventors: 勇輝有川; 顕至田仲; 猛伊藤; 健坂本
Original assignee: Nippon Telegraph and Telephone Corp
Current assignee: Nippon Telegraph and Telephone Corp
Priority date: 2020-08-05
Filing date: 2020-08-05
Publication date: 2024-03-19
Anticipated expiration: 2040-08-05
Also published as: WO2022029928A1; JPWO2022029928A1

Description

本発明は、通信ネットワークを介して演算装置と複数の記憶装置またはデータ生成装置が接続されたシステムにおいて、全体が協調して動作するコンピュータシステムに関する。

機械学習や人工知能（ＡＩ）やＩｏＴ（Internet of Things）など多くの分野で技術革新が進み、様々な情報やデータを活用することで、サービスの高度化・付加価値の提供が盛んに行われている。このような処理では、大量の計算をする必要があり、そのための情報処理基盤が必須である。

例えば、非特許文献１では、既存の情報処理基盤をアップデートしようとする試みが展開されてはいるものの、急速に増えていくデータに対して現代のコンピュータが対応しきれていないのも事実であり、今後さらなる進化を遂げていくためには、ムーアの法則を越える「ポストムーア技術」が確立されなければいけないと指摘している。

ポストムーア技術として、例えば、非特許文献２では、フローセントリックコンピューティングという技術が開示されている。フローセントリックコンピューティングでは、データのある場所で処理を行うというこれまでのコンピューティングの考えではなく、計算機能が存在する場所にデータを移動して処理を行うという新たな概念を導入した。

"NTT Technology Report for Smart World 2020," 日本電信電話株式会社，２０２０年,<URL:https://www.rd.ntt/_assets/pdf/techreport/NTT_TRFSW_2020_EN_W.pdf> R. Takano and T. Kudoh, "Flow-centric computing leveraged by photonic circuit switching for the post-moore era," Tenth IEEE/ACM International Symposium on Networks-on-Chip (NOCS), Nara, 2016, pp. 1-3,<URL:https://ieeexplore.ieee.org/abstract/document/7579339> A. J. Smith, "Sequential Program Prefetching in Memory Hierarchies," in Computer, vol. 11, no. 12, pp. 7-21, Dec. 1978,<URL:https://ieeexplore.ieee.org/document/1646791>

上記のようなフローセントリックコンピューティングを実現するためには、データ移動に必要な広帯域な通信ネットワークが必要になるだけでなく、同時に効率よく通信ネットワークを制御しないと、データの移動を効率よく実施できない可能性がある。

一般に、プリフェッチと呼ばれる技術がコンピュータアーキテクチャ分野では広く知られており、データ移動の高速化・高効率化のために用いられる（例えば、非特許文献３）。プリフェッチは、予測アルゴリズムに基づきメモリアクセスを先行させることで、プロセッサが処理を開始する前に必要なメモリアクセス時間を削減・隠蔽することが可能である。しかしながら、上記のような、通信ネットワークを介したフローセントリックコンピューティングにおいて、当該技術を適用している例は開示されていない。

本発明は、上述した課題を解決するためになされたものであり、通信ネットワークで接続された記憶装置や演算装置間のデータ移動を効率よく行うことができるコンピューティングシステムを提供することを目的とする。

上述した課題を解決するために、本発明に係るコンピュータシステムは、Ｎ（Ｎは２以上の整数）台のデータ出力装置と、データプリフェッチ制御装置と、Ｍ（Ｍは１以上の整数）台の演算装置とを備え、前記演算装置は、前記データ出力装置と前記演算装置との間を接続する通信ネットワークを介して、Ｎ台の前記データ出力装置から収集されたデータに対して演算処理を実行し、前記データプリフェッチ制御装置は、前記データ出力装置から読み出したデータと、前記演算装置にて処理した結果を、前記演算装置において記憶するか、あるいは消去するかを、前記演算装置に指示するように構成されるように構成される。

本発明によれば、通信ネットワークで接続された記憶装置や演算装置間のデータ移動を効率よく行うことができるコンピューティングシステムを提供することができる。

図１は、第１の実施の形態にかかるコンピュータシステムの構成を示すブロック図である。図２は、第１の実施の形態にかかるコンピュータシステムにおけるデータプリフェッチ制御装置の構成を示すブロック図である。図３は、第１の実施の形態にかかるコンピュータシステムにおける処理を説明する図である。図４は、第１の実施の形態にかかるコンピュータシステムの動作を示すフローチャートである。図５は、第２の実施の形態にかかるコンピュータシステムにおけるデータプリフェッチ制御装置の構成を示すブロック図である。図６は、第３の実施の形態にかかるコンピュータシステムにおけるデータプリフェッチ制御装置の構成を示すブロック図である。図７は、本発明の実施の形態に係るコンピュータシステムのハードウェア構成を示すブロック図である。図８は、従来のコンピュータシステムの構成を示すブロック図である。

以下、本発明の好適な実施の形態について、図面を参照して説明する。本発明は、以下の実施の形態に限定されるものではない。

［第１の実施の形態］
図１～３を参照して、本発明の第１の実施の形態にかかるコンピュータシステム１の構成について説明する。図１は、第１の実施の形態にかかるコンピュータシステムの構成を示すブロック図である。図２は、第１の実施の形態にかかるコンピュータシステムにおけるデータプリフェッチ制御装置の構成を示すブロック図である。図３は、第１の実施の形態にかかるコンピュータシステムにおける処理を説明する図である。

［コンピュータシステム］
図１に示すように、本実施の形態のコンピュータシステム１は、Ｎ台の第１～Ｎ（Ｎは１以上の整数）記憶装置（１０～１０－Ｎ）と、データプリフェッチ制御装置２０と、演算部および記憶部を具備するＭ台の第１～Ｍ（Ｍは１以上の整数）演算装置（３０～３０－Ｍ）と、記憶装置１０と演算装置３０間を接続する通信ネットワークとを備えている。コンピュータシステム１は、全体として、前記通信ネットワークを介して、第１～Ｎ記憶装置（１０～１０－Ｎ）が出力したデータに対して、第１～Ｍ演算装置（３０～３０－Ｍ）において所定の演算または処理を行い、その演算結果を出力する。

なお、図８に示す従来のコンピュータシステム１との違いは、データプリフェッチ制御装置２０を備える点である。従来のコンピュータシステム１では、記憶装置１０は、当該処理に必要な全てのデータの処理を行うたびに演算装置３０に送信する必要があるのに対して、本実施の形態のコンピュータシステム１は、データプリフェッチ制御装置２０にて、当該処理に用いる可能性のあるデータを予測し、予め演算装置３０にて保持しておく。これにより、当該処理に必要な全てのデータが演算装置３０にて揃うまでの時間を短縮することができ、当該処理の処理時間を削減できる効果がある。

また、データプリフェッチ制御装置２０は、当該処理において、繰り返し使うようなデータを演算装置３０にて保持するように指示する。これにより、記憶装置１０と演算装置３０との間のデータ送受信量を削減できるため、低電力化および通信ネットワーク負荷を低減できる効果がある。

［記憶装置］
記憶装置１０は、データを記憶し、当該データをデータプリフェッチ制御装置２０から指定される演算装置３０に送信する機能を有するデータ出力装置である。データ出力装置として、データを生成し、当該データをデータプリフェッチ制御装置が指定した演算装置３０に送信する機能を有するデータ生成装置を用いてもよい。

記憶装置１０としては、データストレージやデータサーバなどのデータ保持に特化した装置や、一般に記憶機能を有する汎用コンピュータなどが該当する。また、データ生成装置としては、センサ端末等の自装置がデータを生成する機能を有している装置が該当する。本実施の形態では、データ出力装置として、記憶したデータを出力する記憶装置１０を用いる。

なお、データ生成装置は、データプリフェッチ制御装置２０が指定する送信開始時刻までの間、当該データを保持する。当該データを外部の記憶装置等へ格納しておくこともある。

［データプリフェッチ制御装置］
図２は、第１の実施の形態にかかるコンピュータシステムにおけるデータプリフェッチ制御装置の構成を示すブロック図である。データプリフェッチ制御装置２０は、各演算装置３０が記憶しているデータを管理する機能と、記憶装置１０から読み出したデータと、演算装置３０にて処理した結果とを、当該演算装置３０にて所定の時間内記憶するか否かを判定する機能と、各演算装置３０にて記憶しているデータを消去するか否かを判定する機能と、各演算装置３０のデータ記憶状態を考慮して第１～Ｍのいずれの演算装置（３０～３０－Ｍ）で処理を実行するかを決定する機能と、各演算装置３０にて処理した結果を第１～Ｎのいずれの記憶装置（１０～１０－Ｎ）に出力し、記憶するかを決定する機能とを有する。

具体的には、データプリフェッチ制御装置２０は、各演算装置３０が記憶しているデータを管理するデータ管理部２５と、各演算装置３０のデータ記憶状態を考慮して第１～Ｍのいずれの演算装置（３０～３０－Ｍ）で処理を実行するかを決定する演算装置決定部２４２３と、各演算装置３０にて処理した結果を第１～Ｎのいずれの記憶装置（１０～１０－Ｎ）に出力し、記憶するかを決定する出力先決定部２３と、各演算装置３０にてプリフェッチするデータ量を決定するデータ量決定部２１と、各演算装置３０においてプリフェッチしているデータがヒットしたか否か、すなわち、使用されたか否かを統計的に収集し解析するデータ解析部２２とを備える。

データ量決定部２１は、記憶装置１０から読み出したデータと、演算装置３０にて処理した結果と、を当該演算装置３０にて所定の時間内記憶するか否か、および各演算装置３０にて記憶しているデータを消去するか否か、を判定するために、当該演算装置３０におけるプリフェッチデータ量を決定する。

例えば、記憶装置１０が記憶するデータのうち所定の割合のデータを当該演算装置３０にてプリフェッチする。このとき、データ解析部２２は、各演算装置３０においてプリフェッチしているデータがヒットしたか否かを統計的に収集し解析する。プリフェッチヒット率が閾値よりも低い場合には、プリフェッチデータ量を増加させて、プリフェッチヒット率が閾値よりも高い場合には、プリフェッチデータ量を維持または減らす。

データプリフェッチ制御装置２０は、各演算装置３０のデータ記憶状態を考慮して第１～Ｍのいずれの演算装置（３０～３０－Ｍ）で処理を実行するかを決定する際に、演算装置３０の記憶部のデータを当該処理において利用できるか否かを判定する。利用できる場合は当該演算装置３０を選択する。

図３は、第１の実施の形態にかかるコンピュータシステムにおける処理を説明する図である。図３の例では、第１演算装置で処理したデータを、処理Ｂで流用可能なデータであるため処理Ｂを行う演算装置３０として第１演算装置が選択されている。また、第２演算装置では、処理Ａを行うためのデータがプリフェッチされ、第３演算装置においては、処理Ｃを行うために処理Ａの結果が、第１演算装置にから第３演算装置に送信される。

一方、利用できない場合は、他の演算装置３０において利用できるデータが記憶部に保持されているかを探索する。第１～Ｍのいずれの演算装置（３０～３０－Ｍ）においても利用できるデータが記憶されていない場合は、演算装置３０の記憶部の利用率が少ないものから演算装置３０を順次選択すればよい。

なお、上記の例では所定の時間の経過を契機として、演算装置３０にて記憶しているデータを消去する例を示したが、消去するか否かの判定はこれに限らない。例えば、演算装置３０に対して、外部から消去を指示する信号の入力を契機として、演算装置３０にて記憶しているデータを消去するようにしてもよい。また、演算装置３０にて記憶しているデータの量が所定の値よりも大きくなった場合に、記憶しているデータの利用率の低いものから順次消去するようにしてもよい。

［演算装置］
演算装置３０は、記憶装置１０から入力されたデータに対して、所定の演算または処理を行い、その演算結果を出力する機能を有する。演算装置３０の出力は、通信ネットワークを介して、記憶装置１０または他の演算装置３０へ入力される。他の演算装置３０へ入力することで、一つの演算装置３０で完了しないような複数のステップから構成されるプログラムに対しても、コンピュータシステム１を適用できる。

演算装置３０は、ＣＰＵやＧＰＵ上のソフトウェアや、ＦＰＧＡ（Field Programmable Gate Array）やＡＳＩＣ（Application Specific Integrated Circuit）に形成したＬＳＩ（Large Scale Integration）回路で実現してもよい。

通信ネットワークは、任意のネットワークトポロジーまたは構成を対象としている。例えば、ツリー型やスター型、トーラス構造、ＦＴＴＨ（Fiber to the home）で用いられるＰＯＮ（Passive Optical Network）などのネットワークトポロジーがある。また、構成要素として、ネットワークスイッチやルーターなどのネットワーク機器が含んでもよい。

なお、処理対象タスクが複数あり、そのうちの一部のデータを共用できる場合は、当該データを複数の演算装置３０に対してブロードキャスト送信し、当該タスクを並列に処理することもある。

なお、複数の演算装置３０にて、当該処理に必要なデータが保持されている場合、いずれの演算装置３０を選択しても良いが、例えば、より演算装置３０の計算性能がよいものを選択したり、また当該時刻における演算装置３０の負荷が低いものを選択するようにしてもよい。

なお、演算装置３０にて、必ずしも当該処理に必要な全てのデータがプリフェッチされている必要はなく、例えば、一部のデータのみプリフェッチされている場合は、当該処理に必要な残りのデータのみを、記憶装置１０から演算装置３０へ送信すればよい。

［第１の実施の形態の動作］
図４を参照して、第１の実施の形態にかかるコンピュータシステム１の動作について説明する。図４は、第１の実施の形態にかかるコンピュータシステムの動作を示すフローチャートである。

まず、データプリフェッチ制御装置２０は、各演算装置３０の内部に記憶されているデータの情報を取得する（ステップＳ１－１）。次に、データプリフェッチ制御装置２０は、前記各演算装置３０のデータ記憶状態を考慮して第１～Ｍのいずれの演算装置（３０～３０－Ｍ）で処理を実行するかを決定する（ステップＳ１－２）。

次に、記憶装置１０は、前記データプリフェッチ制御装置が指定した演算装置３０にデータを出力する（ステップＳ１－３）。

次に、演算装置３０は、記憶装置１０から入力されるデータに対して、所定の演算処理を実施する（ステップＳ１－４）。

次に、データプリフェッチ制御装置２０は、各演算装置３０にて記憶しているデータを消去するか否かを判定する（Ｓ１－５）。データを消去すると判定した場合は、当該演算装置３０に対して、データを消去する指示を出し、各演算装置３０のデータを消去する（ステップＳ１－６）。データを消去しないと判定した場合は、各演算装置３０は内部に記憶しているデータを消去することなく記憶を継続する。

次に、データプリフェッチ制御装置２０は、記憶装置１０から読み出したデータと、演算装置３０にて処理した結果とを当該演算装置３０にて所定の時間内記憶するか否かを判定する（ステップＳ１－７）。記憶すると判定した場合、当該演算装置３０は、所定の領域に入力データまたは処理結果を記憶する（ステップＳ１－８）。

次に、データプリフェッチ制御装置２０は、各演算装置３０にて処理した結果を第１～Ｎのいずれの記憶装置１０に出力し、記憶するかを決定する（ステップＳ１－９）。

次に、演算装置３０は、データプリフェッチ制御装置２０が指定した出力先の記憶装置１０に対して演算結果を出力する（ステップＳ１－９、Ｓ１－１０）。ここで、必ずしも処理の開始前に入力データを読み出した記憶装置１０に対して、演算結果を出力しなくともよい。

［第１の実施の形態の効果］
このように、本実施の形態のコンピュータシステム１は、データプリフェッチ制御装置２０にて、当該処理に用いる可能性のあるデータを予測し、予め演算装置３０にて保持しておく。これにより、当該処理に必要な全てのデータが演算装置３０にて揃うまでの時間を短縮することができ、当該処理の処理時間を削減できる。

また、データプリフェッチ制御装置２０は、当該処理において、繰り返し使うようなデータを演算装置３０にて保持するように指示する。これにより、記憶装置１０と演算装置３０との間のデータ送受信量を削減できるため、低電力化および通信ネットワーク負荷の低減を実現できる。

また、ローカライズされているデータを一旦いずれか一つの演算装置３０に保持しておけば、そのデータを通信ネットワークの経路設定やプリフェッチデータを活用することで効率よく共有することができる。

［第２の実施の形態］
図５を参照して、本発明の第２の実施の形態にかかるコンピュータシステム１の構成について説明する。図５は、第２の実施の形態にかかるコンピュータシステムにおけるデータプリフェッチ制御装置の構成を示すブロック図である。

第１の実施の形態との違いは、データプリフェッチ制御装置２０において、処理内容とその処理において用いたデータとの関係をニューラルネットワークにより推定し、その推定結果に基づいてデータをプリフェッチするかを判断する点である。

データプリフェッチ制御装置２０は、各演算装置３０が記憶しているデータを管理する機能と、記憶装置１０から読み出したデータと、演算装置３０にて処理した結果とを演算装置３０にて所定の時間内記憶するか否かを、ニューラルネットワークを用いて判定する機能と、各演算装置３０にて記憶しているデータを消去するか否かを、ニューラルネットワークを用いて判定する機能と、各演算装置３０のデータ記憶状態を考慮して第１～Ｍのいずれの演算装置（３０～３０－Ｍ）で処理を実行するかを決定する機能と、各演算装置３０にて処理した結果を第１～Ｎのいずれの記憶装置（１０～１０－Ｎ）に出力し、記憶するかを決定する機能とを有する。

具体的には、データプリフェッチ制御装置２０は、各演算装置３０が記憶しているデータを管理するデータ管理部２５と、各演算装置３０のデータ記憶状態を考慮して第１～Ｍのいずれの演算装置（３０～３０－Ｍ）で処理を実行するかを決定する演算装置決定部２４２３と、各演算装置３０にて処理した結果を第１～Ｎのいずれの記憶装置（１０～１０－Ｎ）に出力し、記憶するかを決定する出力先決定部２３と、ニューラルネットワーク処理にて各演算装置３０にてプリフェッチするデータを決定するデータ学習部と、各演算装置３０においてプリフェッチしているデータがヒットしたか否かを統計的に収集し解析するデータ解析部２２とを備える。

データ学習部は、処理内容とその処理において用いたデータとの関係をニューラルネットワークにより推定する。このニューラルネットワークによる推定結果に基づき、記憶装置１０から読み出したデータと、演算装置３０にて処理した結果とを演算装置３０にて所定の時間内記憶するか否か、および各演算装置３０にて記憶しているデータを消去するか否かを判定する。

また、データ解析部２２は、各演算装置３０においてプリフェッチしているデータがヒットしたか否かを統計的に収集し解析する。プリフェッチヒット率が閾値よりも低い場合、プリフェッチデータ学習部は、別途オフラインで異なるデータセットを用いて学習を行ったニューラルネットワークのモデルに更新・変更したり、強化学習に基づくアプローチにより、ニューラルネットワークのパラメータを調整したりすることができる。

なお、用いるニューラルネットに制限はない。また、ニューラルネットワークの学習は、過去に本システムを用いて処理した際のログ等を利用して実施する。

［第２の実施の形態の効果］
このように、本実施の形態のコンピュータシステム１は、データプリフェッチ制御装置２０にて、当該処理に用いる可能性のあるデータをニューラルネットワーク処理によって予測し、予め演算装置３０にて保持しておく。これにより、当該処理に必要な全てのデータが演算装置３０にて揃うまでの時間を短縮することができ、当該処理の処理時間を削減できる効果がある。

［第３の実施の形態］
図６を参照して、本発明の第３の実施の形態にかかるコンピュータシステム１の構成について説明する。図６は、第３の実施の形態にかかるコンピュータシステムにおけるデータプリフェッチ制御装置の構成を示すブロック図である。

第１および第２の実施の形態との違いは、データプリフェッチ制御装置２０において、演算処理のプログラムまたはソースコードを解析し、当該処理に必要なデータを演算装置３０にてプリフェッチする点である。

データプリフェッチ制御装置２０は、各演算装置３０が記憶しているデータを管理する機能と、記憶装置１０から読み出したデータと、演算装置３０にて処理した結果とを演算装置３０にて所定の時間内記憶するか否かを、プログラムまたはソースコードを解析した結果に基づき判定する機能と、各演算装置３０にて記憶しているデータを消去するか否かを、プログラムまたはソースコードを解析した結果に基づき判定する機能と、各演算装置３０のデータ記憶状態を考慮して第１～Ｍのいずれの演算装置（３０～３０－Ｍ）で処理を実行するかを決定する機能と、各演算装置３０にて処理した結果を第１～Ｎのいずれの記憶装置（１０～１０－Ｎ）に出力し、記憶するかを決定する機能と、を有する。

具体的には、データプリフェッチ制御装置２０は、各演算装置３０が記憶しているデータを管理するデータ管理部２５と、各演算装置３０のデータ記憶状態を考慮して第１～Ｍのいずれの演算装置（３０～３０－Ｍ）で処理を実行するかを決定する演算装置決定部２４２３と、各演算装置３０にて処理した結果を第１～Ｎのいずれの記憶装置（１０～１０－Ｎ）に出力し、記憶するかを決定する出力先決定部２３と、プログラムまたはソースコードを解析した結果に基づき各演算装置３０にてプリフェッチするデータを決定するコード解析部と、各演算装置３０においてプリフェッチしているデータがヒットしたか否かを統計的に収集し解析するデータ解析部２２とを備える。

コード解析部は、演算処理を行うプログラムまたはソースコードを解析した結果に基づき各演算装置３０にてプリフェッチするデータを決定する。コード解析部は、当該処理の開始から終了までの間に必要なデータをプログラムまたはソースコードから解析し、解析結果に基いて記憶装置１０から読み出したデータと、演算装置３０にて処理した結果とを演算装置３０にて所定の時間内記憶するか否か、および各演算装置３０にて記憶しているデータを消去するか否かを判定する。

具体的には、コード解析の結果、演算処理が同一データを繰り返し使う場合は、当該データを演算装置３０に保持しておき、同一データを繰り返し使わない場合は、当該データを保持しない。また、演算装置３０に記憶されているプリフェッチデータのうち、コード解析により不要なデータがある場合は、当該データをクリアする。

このとき、データ解析部２２は、各演算装置３０においてプリフェッチしているデータがヒットしたか否かを統計的に収集し解析する。プリフェッチヒット率が閾値よりも低い場合、コード解析部は、コード解析をどの程度詳細に実施するかを設定できる場合、より詳細にコード解析を行うこととする。

上記コード解析の詳細さ（解析のレベル）については、例えば、同一データを繰り返し使う処理をターゲットとする場合、ループ構造になっている個所に限定したコード解析を行う。より詳細にコード解析を行う場合には、上記に加え、複数の関数の間で同一データを使うか否かを含めて解析すればよい。

［第３の実施の形態の効果］
このように、本実施の形態のコンピュータシステム１は、データプリフェッチ制御装置２０にて、当該処理のプログラムまたはソースコードを解析し、当該処理に用いる可能性のあるデータを予測し、予め演算装置３０にて保持しておく。これにより、当該処理に必要な全てのデータが演算装置３０にて揃うまでの時間を短縮することができ、当該処理の処理時間を削減することができる。

［コンピュータシステムのハードウェア構成］
次に、上述した構成を有するコンピュータシステム１のハードウェア構成の一例について図７を参照して説明する。

図７に示すように、コンピュータシステム１のデータプリフェッチ制御装置２０は、例えば、バス１０１を介して接続されるプロセッサ１０２、主記憶装置１０３、通信インターフェース１０４、補助記憶装置１０５、入出力Ｉ／Ｏ１０６を備えるコンピュータと、これらのハードウェア資源を制御するプログラムによって実現することができる。データプリフェッチ制御装置２０は、通信ネットワークＮＷを介して演算装置３０、記憶装置１０と接続されている。

主記憶装置１０３は、例えば、ＳＲＡＭ、ＤＲＡＭ、およびＲＯＭなどの半導体メモリによって実現される。主記憶装置１０３は、図１等で説明した記憶部を実現する。

主記憶装置１０３には、プロセッサ１０２が各種制御や演算を行うためのプログラムが予め格納されている。プロセッサ１０２と主記憶装置１０３とによって、データプリフェッチ制御装置２０の機能が実現される。

通信インターフェース１０４は、通信ネットワークＮＷを介して記憶装置１０との通信を行うためのインターフェース回路である。データプリフェッチ制御装置２０は、通信インターフェース１０４を介して接続された演算装置３０にデータの記憶／消去を指示し、演算装置３０は、通信ネットワークＮＷを介して、記憶装置１０に演算結果を送信する。

通信インターフェース１０４としては、例えば、ＬＴＥ、３Ｇ、無線ＬＡＮ、Ｂｌｕｅｔｏｏｔｈ（登録商標）などの無線データ通信規格に対応したインターフェースおよびアンテナが用いられる。通信ネットワークＮＷは、例えば、ＷＡＮ（ＷｉｄｅＡｒｅａＮｅｔｗｏｒｋ）やＬＡＮ（ＬｏｃａｌＡｒｅａＮｅｔｗｏｒｋ）、インターネット、専用回線、無線基地局、プロバイダなどを含む。

補助記憶装置１０５は、読み書き可能な記憶媒体と、その記憶媒体に対してプログラムやデータなどの各種情報を読み書きするための駆動装置とで構成されている。補助記憶装置１０５には、記憶媒体としてハードディスクやフラッシュメモリなどの半導体メモリを使用することができる。

補助記憶装置１０５は、演算装置３０が演算処理を行うためのプログラムを格納するプログラム格納領域を有する。さらには、補助記憶装置１０５は、例えば、上述したデータやプログラムやなどをバックアップするためのバックアップ領域などを有していてもよい。

入出力Ｉ／Ｏ１０６は、外部装置１０７からの信号を入力したり、外部装置１０７へ信号を出力したりするＩ／Ｏ端子により構成される。

なお、データプリフェッチ制御装置２０は、１つのコンピュータによって実現される場合だけでなく、互いに通信ネットワークＮＷで接続された複数のコンピュータによって分散されていてもよい。また、プロセッサ１０２は、ＦＰＧＡ（Field Programmable Gate Array）やＡＳＩＣ（Application Specific Integrated Circuit）に形成したＬＳＩ（Large Scale Integration）回路で実現してもよい。

特に、データプリフェッチ制御装置２０をＦＰＧＡなどの書き換え可能なゲートアレイを用いて構成することができる。この場合、様々なアプリケーションに対応することが可能なコンピュータシステム１を実現できる。

［実施の形態の拡張］
以上、実施形態を参照して本発明を説明したが、本発明は上記実施形態に限定されるものではない。本発明の構成や詳細には、本発明のスコープ内で当業者が理解しうる様々な変更をすることができる。また、各実施形態については、矛盾しない範囲で任意に組み合わせて実施することができる。

１…コンピュータシステム、１０、１０－Ｎ…記憶装置、２０…データプリフェッチ制御装置、３０、３０－Ｍ…演算装置、１０１…バス、１０２…プロセッサ、１０３…主記憶装置、１０４…通信インターフェース、１０５…補助記憶装置、１０６…入出力Ｉ／Ｏ、１０７…外部装置。

Claims

Ｎ（Ｎは２以上の整数）台のデータ出力装置と、データプリフェッチ制御装置と、Ｍ（Ｍは１以上の整数）台の演算装置とを備え、
前記演算装置は、前記データ出力装置と前記演算装置との間を接続する通信ネットワークを介して、Ｎ台の前記データ出力装置から収集されたデータに対して演算処理を実行し、
前記データプリフェッチ制御装置は、
前記データ出力装置から収集されたデータと、前記演算装置にて演算処理を実行した結果を、前記演算装置において記憶するか、あるいは消去するかを、前記演算装置に指示するように構成される
コンピュータシステム。
請求項１記載のコンピュータシステムであって、
前記データプリフェッチ制御装置は、
前記演算装置において記憶するデータ量を決定するデータ量決定部を備え、
前記データ量決定部において決定された記憶するデータ量に基づいて、前記データ出力装置から収集されたデータと、前記演算装置にて演算処理を実行した結果を、当該演算装置において記憶するか否かを判定するように構成される
コンピュータシステム。
請求項２記載のコンピュータシステムであって、
前記データプリフェッチ制御装置は、
前記演算装置において記憶したデータがヒットしたか否かを示すデータを解析するデータ解析部を備え、
前記データ量決定部は、
前記データ解析部における記憶したデータのヒット率に基づいて、記憶するデータ量を決定するように構成される
コンピュータシステム。
請求項１記載のコンピュータシステムであって、
前記データプリフェッチ制御装置は、
前記演算装置における演算処理と演算処理に用いたデータとの関係をニューラルネットワークにより推定するデータ学習部を備え、
前記データ学習部において推定された演算処理と演算処理に用いたデータとの関係に基づいて、前記データ出力装置から収集されたデータと、前記演算装置にて演算処理を実行した結果を、当該演算装置において記憶するか否かを判定するように構成される
コンピュータシステム。
請求項４記載のコンピュータシステムであって、
前記データプリフェッチ制御装置は、
前記演算装置において記憶したデータがヒットしたか否かを示すデータを解析するデータ解析部を備え、
前記データ学習部は、
前記データ解析部における記憶したデータのヒット率に基づいて、前記ニューラルネットワークのモデルを変更し、あるいは、前記ニューラルネットワークのパラメータを変更するように構成される
コンピュータシステム。
請求項１記載のコンピュータシステムであって、
前記データプリフェッチ制御装置は、
前記演算装置における演算処理に必要なデータを解析するコード解析部を備え、
前記コード解析部における解析結果に基づいて、前記データ出力装置から収集されたデータと、前記演算装置にて演算処理を実行した結果を、当該演算装置において記憶するか否かを判定するように構成される
コンピュータシステム。
請求項６記載のコンピュータシステムであって、
前記データプリフェッチ制御装置は、
前記演算装置においてプリフェッチしたデータがヒットしたか否かを示すデータを解析するデータ解析部を備え、
前記コード解析部は、
前記データ解析部における記憶したデータのヒット率に基づいて、前記コード解析部におけるコード解析のレベルを変更するように構成される
コンピュータシステム。
請求項１～７の何れか１項にコンピュータシステムであって、
前記データプリフェッチ制御装置は、
前記各演算装置のデータ記憶状態に基づいて、Ｍ台のいずれの前記演算装置で演算処理を実行するかを決定するコンピュータシステム。