JP7441861B2

JP7441861B2 - 演算装置及び検査方法

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Publication number: JP7441861B2
Application number: JP2021569778A
Authority: JP
Inventors: 一芹沢; 宏貴中村
Original assignee: Hitachi Astemo Ltd
Current assignee: Hitachi Astemo Ltd
Priority date: 2020-01-09
Filing date: 2020-12-08
Publication date: 2024-03-01
Anticipated expiration: 2040-12-08
Also published as: JPWO2021140812A1; WO2021140812A1

Description

本開示は、演算装置及び検査方法に関する。

近年、電子機器の多機能化などにより、電子機器で実行される演算処理の演算量が年々増加しており、それに伴い、電子機器に搭載するＣＰＵ（Central Processing Unit）などのプロセッサの性能の向上が望まれている。このため、電子機器に搭載するプロセッサの数を増やしたり、プロセッサに内蔵させるプロセッサコアの数を増やしたりすることで、電子機器にプロセッサコアを複数搭載するマルチコア化を図ることが多くなっている。

また、複数のプロセッサコアを利用するために、単一のプロセッサコア向けのプログラムから並列処理が可能な部分を抽出して、各プロセッサコアで実行される複数のプログラムを含むマルチコア用プログラムを作成することがある。マルチコア用プログラムでは、元のプログラムの各タスクが複数のプロセッサコアに適宜割り当てられている。

マルチコア用プログラムによって元のプログラムと同じ実行結果を得るためには、各タスクの依存関係を考慮して、各プロセッサコアで実行されるプログラムを作成する必要がある。例えば、あるタスクの計算結果が別のタスクで使用される場合、それらのタスクの実行順序が元のプログラムでの実行順序と同じにように、各プロセッサコアで実行されるプログラムを作成する必要がある。

このため、マルチコア用プログラムの動作を検査する際に、依存関係を有するタスクの実行順序が元のプログラムでの実行順序と同一か否かを確認することがある。

これに対して特許文献１には、各ＣＰＵコアに割り当てた複数のタスクを、実行可能な全て実行順序で網羅的に実行して、マルチコア用プログラムによって元のプログラムと同じ実行結果が得られるか否かを確認する方法が開示されている。

特開２０１８－３２０６２号公報

しかしながら、特許文献１に記載の技術では、ＣＰＵコアの数及びタスクの数が多くなると、複数のタスクの実行可能な実行順序の組み合わせの数が膨大となり、マルチコア用プログラムの動作の検査に大きな負荷が生じるという問題がある。

本開示の目的は、マルチコア用プログラムの動作の検査に係る負荷を軽減することが可能な演算装置及び検査方法を提供することである。

本開示の一態様に従う演算装置は、複数のプロセッサコアのそれぞれで実行される複数のプログラムを含むマルチコア用プログラムの動作を検査する演算装置であって、前記マルチコア用プログラムの実行結果の期待値を記憶する記憶部と、前記複数のプロセッサコアに対して前記マルチコア用プログラムの各タスクを実行する優先度に関する条件を設定し、各タスクの実行順序に関する制約を満たしつつ、前記条件に従って各タスクを前記複数のプロセッサコアに順次実行させることで、前記マルチコア用プログラムを実行し、当該実行結果と前記期待値とを比較する検査処理を実行する制御部と、を有し、前記制御部は、前記条件を変えて前記検査処理を複数回実行して、各タスクのうち互いに異なるプロセッサコアで並列に実行可能な２つのタスクの組み合わせのそれぞれにおいて、一方のタスクが他方のタスクよりも先に実行されるパターンと、前記一方のタスクが前記他方のタスクよりも後に実行されるパターンとを実行する。

本発明によれば、マルチコア用プログラムの動作の検査に係る負荷を軽減することが可能になる。

本開示の第１の実施形態に係るテスト装置の構成を示すブロック図である。本開示の第１の実施形態に係るテスト装置の機能的な構成を示す図である。本開示の第１の実施形態に係るテスト装置の動作の一例を説明するためのフローチャートである。本開示の第１の実施形態に係るタスク実行処理の一例である最遅処理を説明するための図である。最遅処理の具体例を説明するための図である。最遅処理の他の具体例を説明するための図である。本開示の第１の実施形態に係るタスク実行処理の他の例である最優先処理を説明するための図である。本開示の第２の実施形態に係るテスト装置の動作の一例を説明するためのフローチャートである。本開示の第２の実施形態に係るタスク実行処理の一例を説明するための図である。本開示の第３の実施形態に係るテスト装置の構成を示すブロック図である。

以下、本開示の実施形態について図面を参照して説明する。

図１は、本開示の第１の実施形態に係るテスト装置の構成を示すブロック図である。図１に示すテスト装置１００は、複数のプロセッサコア向けのプログラムであるマルチコア用プログラムの動作を検査する検査処理を実行する演算装置である。マルチコア用プログラムは、単一のプロセッサコア向けのプログラムである単一コア用プログラムから所定のツール等を用いて生成されたものでもよい。マルチコア用プログラムは、複数のプロセッサコアのそれぞれで実行される複数の個別プログラムを含む。

テスト装置１００は、メモリ１０と、ＣＰＵ１１とを有する。メモリ１０及びＣＰＵ１１は、内部バス又はアダプタなどを介して相互に接続される。

メモリ１０は、ＣＰＵ１１の動作を規定する種々のプログラムを含む種々の情報を記憶する記憶部である。本実施形態では、メモリ１０は、エミュレータ２１と、テスト管理プログラム２２と、ｃｏｒｅ０用プログラム２３と、ｃｏｒｅ１用プログラム２４と、入力値２５と、出力期待値２６と、フラグ２７と、選択コア情報２８とを記憶する。

エミュレータ２１は、マルチコア用プログラムの各個別プログラムを実行する複数のプロセッサコアを仮想的に実現するためのプログラムである。本実施形態では、複数のプロセッサコアとして、２つのＣＰＵコア（仮想ＣＰＵコア０及び１）が仮想的に実現される。

テスト管理プログラム２２は、エミュレータ２１にて実現された仮想ＣＰＵコア０及び１を、マルチコア用プログラムを実行させるプロセッサコアとして用いて、マルチコア用プログラムの検査処理を行うためのプログラムである。

ｃｏｒｅ０用プログラム２３及びｃｏｒｅ１用プログラム２４は、検査処理の検査対象となるマルチコア用プログラムを構成する。ｃｏｒｅ０用プログラム２３は、エミュレータ２１にて実現される仮想ＣＰＵコア０用の個別プログラムであり、ｃｏｒｅ１用プログラム２４は、エミュレータ２１にて実現される仮想ＣＰＵコア１用の個別プログラムである。

入力値２５は、検査処理においてマルチコア用プログラムに設定する初期値である。出力期待値２６は、検査処理におけるマルチコア用プログラムの出力値（実行結果）の期待値である。出力期待値２６は、例えば、マルチコア用プログラムの元となる単一コア用プログラムに入力値２５を設定した際の、単一コア用プログラムの出力値である。

フラグ２７は、マルチコア用プログラムの各タスクの実行順序に関する制約を規定するための制約情報である。フラグ２７は、具体的には、マルチコア用プログラムの各タスクのうち、他のタスクに依存している依存タスクの実行可否を示す。依存タスクは、依存対象のタスクの演算結果を使用するなど、依存対象のタスクとの間に実行順序に関する制約を有するタスクである。なお、フラグ２７は、複数あってもよい。

選択コア情報２８は、検査処理においてプロセッサコアを管理するために使用される管理情報であり、本実施形態では、検査処理において選択中及び選択済みのプロセッサコアを示す。

ＣＰＵ１１は、メモリ１０に記憶されたプログラムを読み取り、その読み取ったプログラムを実行して、マルチコア用プログラムの検査処理を実行する制御部である。具体的には、ＣＰＵ１１は、エミュレータ２１を実行して仮想ＣＰＵコア０及び１を仮想的に実現し、テスト管理プログラム２２を実行して、エミュレータ２１にて実現された仮想ＣＰＵコア０及び１を、マルチコア用プログラムを実行させるプロセッサコアとして用いて、マルチコア用プログラムの検査処理を行う。以下では、便宜上、プログラム及びタスクを各処理の動作主体として説明することもあるが、各処理の実際の動作主体はＣＰＵ１１である。

検査処理では、テスト管理プログラム２２（ＣＰＵ１１）は、複数のプロセッサコアに対してマルチコア用プログラムの各タスクを実行する優先度に関する条件である優先条件を設定する。テスト管理プログラム２２は、フラグ２７にて規定される各タスクの実行順序に関する制約を満たしつつ、設定した優先条件に従って各タスクを複数のプロセッサコアに順次実行させることで、マルチコア用プログラムを実行する。テスト管理プログラム２２は、マルチコア用プログラムの実行結果と出力期待値２６とを比較する。

また、テスト管理プログラム２２は、優先条件を適宜変更して検査処理を複数回行う。このとき、テスト管理プログラム２２は、各タスクのうち互いに異なるプロセッサコアで並列に実行可能な２つのタスクの組み合わせのそれぞれにおいて、一方のタスクが他方のタスクよりも先に実行されるパターンと、前記一方のタスクが前記他方のタスクよりも後に実行されるパターンとが実行されるように優先条件を変更する

図２は、プログラムが実行されることで実現されるＣＰＵ１１の機能的な構成の一例を示す図である。

図２に示すようにエミュレータ２１にて、仮想ＣＰＵコア０及び１が仮想的に実現される。ｃｏｒｅ０用プログラム２３及びｃｏｒｅ１用プログラム２４は、ここでは、タスクＴ１～Ｔ７を含む単一コア用プログラムから、２つのプロセッサコアで並列処理が可能なように作成されている。

ｃｏｒｅ０用プログラム２３は、仮想ＣＰＵコア０にタスクＴ１、Ｔ２、Ｔ６及びＴ７を実行させる個別プログラムであり、ｃｏｒｅ１用プログラム２４は、仮想ＣＰＵコア１にタスクＴ３、Ｔ４及びＴ５を実行させるためのプログラムである。また、タスクＴ３は、タスクＴ１に依存した依存タスクであり、タスクＴ７は、タスクＴ３に依存した依存タスクである。つまり、タスクＴ３はタスクT１よりも後に実行される必要があり、タスクＴ７はタスクT４よりも後に実行される必要がある。

したがって、仮想ＣＰＵコア０及び１とは、フラグＡ及びＢを用いて、タスクＴ１が終了するまでタスクＴ３を開始させない、かつ、及びタスクＴ４が終了するまでタスクＴ７を開始させないという依存関係を満たしながら、タスクＴ１～Ｔ７を並列に実行する。

この場合、フラグ２７として、タスクＴ３の実行可否を示すフラグＡと、タスクＴ７の実行可否を示すフラグＢとが設定される。フラグAは、タスクT１によってセットされ、フラグBは、タスクT４によってセットされる。なお、フラグを、実行可能を示す状態にすることを「フラグをセットする」と呼び、フラグが実行可能を示す状態になるまで待機することを「セット待ち」と呼ぶ。

テスト管理プログラム２２は、フラグ２７にて規定される各タスクＴ１～Ｔ７の実行順序に関する制約を満たしつつ、優先条件に従ってタスクＴ１～Ｔ７を順次実行させる検査処理を行うことで、ｃｏｒｅ０用プログラム２３及びｃｏｒｅ１用プログラム２４の各タスクの実行順序に関する制約、つまり各タスクの依存関係が元の単一コア用プログラムと等しいか否かを検査する。

図３は、テスト管理プログラム２２によるテスト装置１００の動作の一例を説明するためのフローチャートである。

先ず、テスト管理プログラム２２は、選択コア情報２８に基づいて、プロセッサコアである仮想ＣＰＵコア０及び１のうち、まだ選択されていないプロセッサコアを対象プロセッサコアとして選択し、その選択結果に基づいて選択コア情報２８を更新する（ステップＳ１０１）。テスト管理プログラム２２は、入力値２５をマルチコア用プログラムであるｃｏｒｅ０用プログラム２３及びｃｏｒｅ１用プログラム２４に設定する（ステップＳ１０２）。

そして、テスト管理プログラム２２は、マルチコア用プログラムの各タスクを仮想ＣＰＵコア０及び１に実行させるタスク実行処理を行う（ステップＳ１０３）。

テスト管理プログラム２２は、タスク実行処理の処理結果をマルチコア用プログラムの出力値として出力期待値２６と比較し、その比較結果を出力する（ステップＳ１０４）。

テスト管理プログラム２２は、選択コア情報２８に基づいて、プロセッサコアである仮想ＣＰＵコア０及び１を全て選択したか否かを判断する（ステップS１０５）。テスト管理プログラム２２は、仮想ＣＰＵコア０及び１を全て選択した場合、処理を終了し、仮想ＣＰＵコア０及び１を全て選択していない場合、ステップＳ１０１の処理に戻る。

上記の動作において、ステップＳ１０４で出力された比較結果の全てにおいて、出力値と出力期待値２６とが一致している場合、検査処理は成功となり、タスクＴ１～Ｔ７の依存関係が正しいこととなる。一方、比較結果のいずれか１つでも出力値と出力期待値２６とが一致していない場合、検査処理は失敗となり、タスクＴ１～Ｔ７の依存関係が正しくないこととなる。

図４は、図３のステップＳ１０３のタスク実行処理の一例を説明するための図である。
図４におけるタスク実行処理は、優先条件を、対象プロセッサコアを他の全てのプロセッサコアよりも優先度を低くする最遅条件とした最遅処理である。

最遅条件は、対象プロセッサコアによるタスクの実行をできるだけ後に行うことを意味する。最遅条件は、より具体的には、他のプロセッサコアがタスクを実行可能な場合、他のプロセッサコアにタスクを実行させ、他のプロセッサコアがタスクを実行可能でない場合、対象プロセッサコアにタスクを実行させる条件である。タスクを実行可能なプロセッサコアは、割り当てられたタスクに未だ実行していないタスクがあり、かつ、次に実行するタスクがセット待ちでないプロセッサコアである。

タスク実行処理（最遅処理）では、先ず、テスト管理プログラム２２は、タスクを実行可能な他のプロセッサコアが存在するか否かを判断する（ステップＳ２０１）。このとき、テスト管理プログラム２２は、対象プロセッサコアがタスクを実行可能でなくなるまで、タスクを実行させる。なお、他のプロセッサコアは、選択中の対象プロセッサコア以外のプロセッサコアである。

タスクを実行可能な他のプロセッサコアが存在する場合、テスト管理プログラム２２は、そのタスクを実行可能な他のプロセッサコアに対してタスクの実行を指示して、タスクを実行させ（ステップＳ２０２）、ステップＳ２０１の処理に戻る。

タスクを実行可能な他のプロセッサコアが存在しない場合、テスト管理プログラム２２は、選択中の対象プロセッサコアに対してタスクの実行を指示して、タスクを実行させる。このとき、テスト管理プログラム２２は、対象プロセッサコアがフラグ２７をセットするか、セット待ちになるか、又は、全てのタスクを終了するまで、対象プロセッサコアにタスクを実行させる（ステップＳ２０３）。

テスト管理プログラム２２は、全てのプロセッサコアの全てのタスクが終了したか否かを判断する（ステップＳ２０４）。テスト管理プログラム２２は、全てのタスクが終了していない場合、ステップＳ２０１の処理に戻り、全てのタスクが終了した場合、処理を終了する。

以上の動作により、図３のステップＳ１０１で選択された対象プロセッサコアより、それ以外のプロセッサコアにおいて優先してタスクを実行させることができるため、対象プロセッサコアに割り当てられたタスクを最も遅く実行することができる。この処理が全てのプロセッサコアを対象プロセッサコアとして行われるため、互いに異なるプロセッサコアで並列に実行可能な２つのタスクの組み合わせの全てで、一方のタスクが他方のタスクよりも先に実行されるパターンと、その逆のパターンとの両方を実行することができる。

図５及び図６は、図２に示した構成例の場合におけるタスク実行処理の具体例を説明するための図である。図５は、仮想ＣＰＵコア０が対象プロセッサコアとして選択された例であり、図６は、仮想ＣＰＵコア１が対象プロセッサコアとして選択された例である。

図５の例では、仮想ＣＰＵコア０が対象プロセッサコアとして選択されている（Ｌ１）。この場合、仮想ＣＰＵコア１がフラグＡのセット待ちであるため（Ｌ２）、テスト管理プログラム２２は、仮想ＣＰＵコア１が実行可能でないと判断する（図４のステップＳ２０１：NO）。

この場合、テスト管理プログラム２２は、ステップＳ２０３で仮想ＣＰＵコア０にタスクＴ１を実行させる（Ｌ３）。これにより、仮想ＣＰＵコア０がフラグＡをセットし（Ｌ４）、仮想ＣＰＵコア１のフラグＡのセット待ちが解除される（Ｌ５）。

これにより、仮想ＣＰＵコア１が実行可能となるため（ステップＳ２０１：ＹＥＳ）、テスト管理プログラム２２は、ステップＳ２０２で仮想ＣＰＵコア１にタスクＴ３を実行させ（Ｌ６）、続いて、タスクＴ４を実行させる（Ｌ７）。これにより、仮想ＣＰＵコア０がフラグＢセットし（Ｌ８）、仮想ＣＰＵコア０のフラグＢのセット待ちが解除される（Ｌ９）。このとき、仮想ＣＰＵコア１は未だタスクを実行可能であるため、テスト管理プログラム２２は、仮想ＣＰＵコア１にタスクＴ５を実行させる（Ｌ１０）。

これにより、仮想ＣＰＵコア１に割り当てられたタスクが全て終了し（Ｌ１１）、仮想ＣＰＵコア１が実行可能でなくなる（ステップＳ２０１：ＮＯ）。このため、テスト管理プログラム２２は、ステップＳ２０２で仮想ＣＰＵコア０にタスクＴ２を実行させ（Ｌ１２）、続いて、タスクＴ６を実行させる（Ｌ１３）。

このとき、仮想ＣＰＵコア０のフラグＢのセット待ちは既に解除され（Ｌ１４）、かつ、仮想ＣＰＵコア１が実行可能でない（ステップＳ２０１：ＮＯ）ため、テスト管理プログラム２２は、ステップＳ２０２で仮想ＣＰＵコア０にタスクＴ７を実行させる（Ｌ１５）。これにより、仮想ＣＰＵコア０に割り当てられたタスクが全て終了し、仮想ＣＰＵコア０及び１の両方の処理が終了する（Ｌ１６）。

図６の例では、仮想ＣＰＵコア１が対象プロセッサコアとして選択されている（Ｍ１）。この場合、仮想ＣＰＵコア０が実行可能である（図４のステップＳ２０１：ＹＥＳ）ため、テスト管理プログラム２２は、ステップＳ２０２で仮想ＣＰＵコア０にタスクＴ１を実行させる（Ｍ２）。これにより、仮想ＣＰＵコア０がフラグＡをセットし（Ｍ３）、仮想ＣＰＵコア１のフラグＡのセット待ちが解除される（Ｍ４）。このとき、仮想ＣＰＵコア０は未だタスクを実行可能であるため、テスト管理プログラム２２は、仮想ＣＰＵコア０にタスクＴ２を実行させ（Ｍ５）、続けて、タスクＴ６を実行させる（Ｍ６）。

これにより、仮想ＣＰＵコア０がフラグＢのセット待ちとなり（Ｍ７）、仮想ＣＰＵコア０が実行可能でなくなる（ステップＳ２０１：ＮＯ）。このとき、仮想ＣＰＵコア１のフラグＡのセット待ちは既に解除されているため（Ｍ８）、テスト管理プログラム２２は、ステップＳ２０３で仮想ＣＰＵコア１にタスクＴ３を実行させ（Ｍ９）、続いて、タスクＴ４を実行させる（Ｍ１０）。これにより、タスクＴ４により仮想ＣＰＵコア０がフラグＢをセットし（Ｍ１１）、仮想ＣＰＵコア０のフラグＢのセット待ちが解除される（Ｍ１２）。

これにより、仮想ＣＰＵコア０が実行可能となるため（ステップＳ２０１：ＹＥＳ）、テスト管理プログラム２２は、ステップＳ２０２で仮想ＣＰＵコア０にタスクＴ７を実行させる（Ｍ１３）。これにより、仮想ＣＰＵコア０に割り当てられたタスクが全て終了したため（Ｍ１４）、仮想ＣＰＵコア０が実行可能でなくなる（ステップＳ２０１：ＮＯ）。このため、テスト管理プログラム２２は、ステップＳ２０２で仮想ＣＰＵコア１にタスクＴ５を実行させる（Ｍ１５）。これにより、仮想ＣＰＵコア０に割り当てられたタスクが全て終了し、仮想ＣＰＵコア０及び１の両方の処理が終了する（Ｍ１６）。

図７は、図３のステップＳ１０３のタスク実行処理の他の例を説明するための図である。図７におけるタスク実行処理は、優先条件を、対象プロセッサコアを他の全てのプロセッサコアよりも優先度を高くする最優先条件とした最優先処理である。

最優先条件は、対象プロセッサコアによるタスクの実行をできるだけ早く行うことを意味する。最優先条件は、より具体的には、対象プロセッサコアがタスクを実行可能な場合、対象プロセッサコアにタスクを実行させ、対象プロセッサコアがタスクを実行可能でない場合、他のプロセッサコアにタスクを実行させる条件である。

タスク実行処理（最優先処理）では、先ず、テスト管理プログラム２２は、選択中の対象プロセッサコアがタスクを実行可能であるか否かを判断する（ステップＳ３０１）。

対象プロセッサコアがタスクを実行可能である場合、テスト管理プログラム２２は、対象プロセッサコアに対してタスクの実行を指示して、タスクを実行させ（ステップＳ３０２）、ステップＳ３０１の処理に戻る。このとき、テスト管理プログラム２２は、対象プロセッサコアがタスクを実行可能でなくなるまで、タスクを実行させる。

対象プロセッサコアがタスクを実行可能でない場合、テスト管理プログラム２２は、対象プロセッサコアのセット待ちのフラグをセットするプロセッサコアを検索する（ステップＳ３０３）。

テスト管理プログラム２２は、検索されたプロセッサコアがセット待ちか否かを判断する（ステップＳ３０４）。

検索されたプロセッサコアがセット待ちの場合、テスト管理プログラム２２は、検索されたプロセッサコアのセット待ちのフラグをセットするプロセッサコアを検索し（ステップＳ３０５）、ステップＳ３０４の処理に戻る。なお、ステップＳ３０４では、最後に選択されたプロセッサコアがセット待ちか否かが判断される。

検索されたプロセッサコアがセット待ちでない場合、テスト管理プログラム２２は、検索されたプロセッサコアに対してタスクの実行を指示して、タスクを１つ実行させる（ステップＳ３０６）。

テスト管理プログラム２２は、全てのプロセッサコアの全てのタスクが終了したか否かを判断する（ステップＳ３０７）。テスト管理プログラム２２は、全てのタスクが終了していない場合、ステップＳ３０１の処理に戻り、全てのタスクが終了した場合、処理を終了する。

なお、上記の動作において、ステップＳ３０２によって対象プロセッサコアが割り当てられたタスクを終了した場合、ステップＳ３０３では、テスト管理プログラム２２は、対象プロセッサコアのセット待ちのフラグをセットするプロセッサコアを検索する代わりに、他のプロセッサコアのうち実行可能なプロセッサコアを検索する。

以上の動作により、図３のステップＳ１０１で選択された対象プロセッサコアに優先してタスクを実行させることができるため、対象プロセッサコアに割り当てられたタスクを最も早く実行することができる。この処理が全てのプロセッサコアを対象プロセッサコアとして行われるため、図４の例と同様に、互いに異なるプロセッサコアで並列に実行可能な２つのタスクの組み合わせの全てで、一方のタスクが他方のタスクよりも先に実行されるパターンと、その逆のパターンとの両方を実行することができる。

以上説明したように本実施形態によれば、テスト管理プログラム２２（ＣＰＵ１１）は、仮想ＣＰＵコア０及び１に対してマルチコア用プログラムの各タスクを実行する優先度に関する優先条件を設定し、各タスクの実行順序に関する制約を満たしつつ、優先条件に従って各タスクを複数のプロセッサコアに順次実行させることで、マルチコア用プログラムを実行し、当該実行結果と出力期待値２６とを比較する検査処理を実行する。テスト管理プログラム２２は、優先条件を変えて検査処理を複数回実行して、各タスクのうち互いに異なるプロセッサコアで並列に実行可能な２つのタスクの組み合わせのそれぞれにおいて、一方のタスクが他方のタスクよりも先に実行されるパターンと、一方のタスクが他方のタスクよりも後に実行されるパターンとを実行する。

したがって、複数のタスクの実行可能な実行順序の組み合わせの全てを網羅しなくても、並列に実行可能な２つのタスクの組み合わせのそれぞれにおいて、一方のタスクが他方のタスクよりも先に実行されるパターンと、一方のタスクが他方のタスクよりも後に実行されるパターンとで検査処理を実行することが可能になるため、マルチコア用プログラムの動作の検査に係る負荷を軽減することが可能になる。

また、本実施形態の図４に示したタスク実行処理を用いる例では、優先条件は、複数のプロセッサコアのいずれかである対象プロセッサコアを他の全てのプロセッサコアよりも優先度を低くすることであり、テスト管理プログラム２２は、プロセッサコアごとに、そのプロセッサコアを対象プロセッサコアとした検査処理を実行する。この場合、プロセッサコアの数だけ検査処理を実行すればよいため、マルチコア用プログラムの動作の検査に係る負荷を軽減することが可能になる。

また、本実施形態の図７に示したタスク実行処理を用いる例では、優先条件は、複数のプロセッサコアのいずれかである対象プロセッサコアを他の全てのプロセッサコアよりも優先度を高くすることであり、テスト管理プログラム２２は、プロセッサコアごとに、そのプロセッサコアを対象プロセッサコアとした検査処理を実行する。この場合、プロセッサコアの数だけ検査処理を実行すればよいため、マルチコア用プログラムの動作の検査に係る負荷を軽減することが可能になる。

また、本実施形態では、複数のプロセッサコアを仮想的に実現する。このため、マルチコア用プログラムを実際に実行する環境がなくても、マルチコア用プログラムの動作の検査を行うことが可能になる。

（第２の実施形態）
本実施形態では、テスト管理プログラム２２による検査処理の変形例について説明する。

本実施形態では、優先条件は、複数のプロセッサコアのそれぞれに所定の順番に設定された優先順位である。テスト管理プログラム２２は、優先順位を降順及び昇順のそれぞれとした２つの検査処理を実行する。

図８は、テスト管理プログラム２２によるテスト装置１００の動作の一例を説明するためのフローチャートである。

先ず、テスト管理プログラム２２は、プロセッサコアである仮想ＣＰＵコア０、仮想ＣＰＵコア１の順に優先順位を降順又は昇順に設定する（ステップS１１１）。

その後、図３で説明したステップS１０２～S１０４の処理が実行される。ステップS１０４の処理が終了すると、テスト管理プログラム２２は、仮想ＣＰＵコア０及び１に優先順位を降順と昇順の両方で設定したか否かを判断する（ステップS１１２）。テスト管理プログラム２２は、優先順位を降順と昇順の両方で設定していない場合、ステップＳ１１１の処理に戻り、優先順位を降順と昇順の両方で設定した場合、処理を終了する。

図９は、図８のステップＳ１０３のタスク実行処理の一例を説明するための図である。

タスク実行処理では、テスト管理プログラム２２は、優先順位が最も高いプロセッサコアを対象プロセッサコアとして選択する（ステップS４０１）。

テスト管理プログラム２２は、選択中の対象プロセッサコアが実行可能か否かを判断する（ステップS４０２）。

対象プロセッサコアが実行可能でない場合、テスト管理プログラム２２は、優先順位が選択中の対象プロセッサコアの次に高いプロセッサコアを対象プロセッサコアとして選択し（ステップS４０３）、ステップS４０２の処理に戻る。

対象プロセッサコアが実行可能である場合、テスト管理プログラム２２は、対象プロセッサコアに対してタスクの実行を指示して、タスクを１つ実行させ（ステップＳ４０４）。

テスト管理プログラム２２は、タスクを実行した、対象プロセッサコアがフラグをセットしたか否かを判断する（ステップS４０５）。

対象プロセッサコアがフラグをセットした場合、テスト管理プログラム２２は、ステップS４０１の処理に戻る。一方、対象プロセッサコアがフラグをセットしていない場合、テスト管理プログラム２２は、全てのプロセッサコアの全てのタスクが終了したか否かを判断する（ステップＳ４０６）。テスト管理プログラム２２は、全てのタスクが終了していない場合、ステップＳ４０２の処理に戻り、全てのタスクが終了した場合、処理を終了する。

以上の動作により、図８のステップS１１０で設定した優先順位に従って各プロセッサコアにタスクを実行させることができる。また、プロセッサコアのいずれかがフラグ２７をセットした場合（ステップS４０５：ＹＥＳ）、そのプロセッサコアよりも優先順位が高いプロセッサコアがタスクを実行可能である可能性があるため、ステップＳ４０１の処理に戻している。

図７及び図８で説明した処理でも、互いに異なるプロセッサコアで並列に実行可能な２つのタスクの組み合わせの全てで、一方のタスクが他方のタスクよりも先に実行されるパターンと、その逆のパターンとの両方を実行することができる。

以上説明した本実施形態では、優先条件は、複数のプロセッサコアのそれぞれに所定の順番に設定された優先順位であり、テスト管理プログラム２２は、優先順位を降順及び昇順のそれぞれとした２回の検査処理を実行する。この場合、２回の検査処理を実行すればよいため、マルチコア用プログラムの動作の検査に係る負荷を軽減することが可能になる。

本実施形態のさらなる変形例として、優先条件は、２つのプロセッサコアの組み合わせの全てにおいて、２つのプロセッサ間の優先順位が昇順及び降順の両方の場合を含むものでもよい。

例えば、４つのプロセッサコアの場合、コア０＞コア１＞コア２＞コア３と、コア２＞コア３＞コア０＞コア１と、コア３＞コア２＞コア１＞コア０の３通りの優先順位が設定されてもよい。この場合でも、一方のタスクが他方のタスクよりも先に実行されるパターンと、その逆のパターンとの両方を実行することができる。ただし、不等号の左辺は右辺よりも優先順位が高い。

すなわち、優先条件は、２つのプロセッサコア間の優先順位を降順と昇順の2通りのパターンとしたものに限らない。

（第３の実施形態）
図１０は、本開示の第３の実施形態に係るＥＣＵ（Engine Control Unit：エンジンコントロールユニット）の構成を示すブロック図である。図１０に示すＥＣＵ２００は、車両（図示せず）に搭載され、車両の内燃機関（図示せず）、トランスミッション（図示せず）及びパワーステアリング（図示せず）等を制御する電子制御装置であり、マルチコア用プログラムの動作を検査する検査処理を実行する演算装置として使用される。なお、ＥＣＵ２００は、自動運転（ＡＤ：Autonomous Driving）用のシステム又は高度運転支援システム（ＡＤＡＳ：Advanced driver-assistance systems）などに設けられてもよい。

ＥＣＵ２００は、メモリ３０と、ＣＰＵ３１とを有する。メモリ３０及びＣＰＵ３１は、内部バス又はアダプタなどを介して相互に接続している。

メモリ３０は、ＣＰＵ３１の動作を規定する種々のプログラムを含む種々の情報を記憶する記憶部である。メモリ３０は、図１に示した第１の実施形態のメモリ１０と比べて、エミュレータ２１の代わりに、ｃｏｒｅ０用実装プログラム４１と、ｃｏｒｅ１用実装プログラム４２を記憶する点で異なる。

ｃｏｒｅ０用実装プログラム４１及びｃｏｒｅ１用実装プログラム４２は、電子制御装置としての機能を実現するためのマルチコア用プログラムである。

ＣＰＵ３１は、メモリ３０に記憶されたプログラムを読み取り、その読み取ったプログラムを実行して、マルチコア用プログラムの検査処理を実行する制御部である。以下では、便宜上、プログラムを主語として説明することもあるが、各処理の実行主体は、実際にはＣＰＵ３１である。

ＣＰＵ３１は、ＣＰＵコア５０及び５１を有する。ＣＰＵコア５０は、ｃｏｒｅ０用実装プログラム４１を実行し、ＣＰＵコア５１はｃｏｒｅ１用実装プログラム４２を実行することで、電子制御装置としての種々の機能を実現する。

また、テスト管理プログラム２２は、第１の実施形態及び第２の実施形態では、エミュレータ２１にて実現される仮想ＣＰＵコア０及び１を用いて検査処理を行っていたのに対して、本実施形態では、実際のＣＰＵコア５０及び５１を用いて検査処理を行う点で異なる。

なお。テスト管理プログラム２２は、例えば、ｃｏｒｅ０用実装プログラム４１及びｃｏｒｅ１用実装プログラム４２が実行されていない場合（例えば、ＥＣＵ２００を搭載した車両が停止している場合）に検査処理を行う。また、検査処理が成功した場合、ｃｏｒｅ０用プログラム２３及びｃｏｒｅ１用プログラム２４をｃｏｒｅ０用実装プログラム４１及びｃｏｒｅ１用実装プログラム４２として用いてもよい。

本実施形態では、マルチコア用プログラムを実際に使用する環境でマルチコア用プログラムの検査を行うことが可能になる。

上述した本開示の実施形態は、本開示の説明のための例示であり、本開示の範囲をそれらの実施形態にのみ限定する趣旨ではない。当業者は、本開示の範囲を逸脱することなしに、他の様々な態様で本開示を実施することができる。

０～１：仮想ＣＰＵコア、１０：メモリ、１１：ＣＰＵ、２１：エミュレータ、２２：テスト管理プログラム、２３：ｃｏｒｅ０用プログラム、２４：ｃｏｒｅ１用プログラム、２５：入力値、２６：出力期待値、２７：フラグ、２８：選択コア情報、３０：メモリ、３１：ＣＰＵ、４１：ｃｏｒｅ０用実装プログラム、４２：ｃｏｒｅ１用実装プログラム、５０～５１：ＣＰＵコア、１００：テスト装置、２００：ＥＣＵ

Claims

複数のプロセッサコアのそれぞれで実行される複数のプログラムを含むマルチコア用プログラムの動作を検査する演算装置であって、
前記マルチコア用プログラムの実行結果の期待値を記憶する記憶部と、
前記複数のプロセッサコアに対して前記マルチコア用プログラムの各タスクを実行する優先度に関する条件を設定し、各タスクの実行順序に関する制約を満たしつつ、前記条件に従って各タスクを前記複数のプロセッサコアに順次実行させることで、前記マルチコア用プログラムを実行し、当該実行結果と前記期待値とを比較する検査処理を実行する制御部と、を有し、
前記制御部は、前記条件を変えないまま前記検査処理を複数回実行して、各タスクのうち互いに異なるプロセッサコアで並列に実行可能な２つのタスクの組み合わせのそれぞれにおいて、一方のタスクが他方のタスクよりも先に実行されるパターンと、前記一方のタスクが前記他方のタスクよりも後に実行されるパターンとを実行し、
前記条件は、前記複数のプロセッサコアのいずれかである対象プロセッサコアを他の全てのプロセッサコアよりも優先度を低く又は高くすることであり、
前記制御部は、前記プロセッサコアごとに、当該プロセッサコアを前記対象プロセッサコアとした前記検査処理を実行する、演算装置。
複数のプロセッサコアのそれぞれで実行される複数のプログラムを含むマルチコア用プログラムの動作を検査する演算装置であって、
前記マルチコア用プログラムの実行結果の期待値を記憶する記憶部と、
前記複数のプロセッサコアに対して前記マルチコア用プログラムの各タスクを実行する優先度に関する条件を設定し、各タスクの実行順序に関する制約を満たしつつ、前記条件に従って各タスクを前記複数のプロセッサコアに順次実行させることで、前記マルチコア用プログラムを実行し、当該実行結果と前記期待値とを比較する検査処理を実行する制御部と、を有し、
前記制御部は、前記条件を変えて前記検査処理を複数回実行して、各タスクのうち互いに異なるプロセッサコアで並列に実行可能な２つのタスクの組み合わせのそれぞれにおいて、一方のタスクが他方のタスクよりも先に実行されるパターンと、前記一方のタスクが前記他方のタスクよりも後に実行されるパターンとを実行し、
前記条件は、前記複数のプロセッサコアのそれぞれに所定の順番に設定された番号の優先順位であり、
前記制御部は、前記条件を変えて前記検査処理を複数回実行することとして、前記優先順位を、前記番号を降順及び昇順のそれぞれとした２回の前記検査処理を実行する、演算装置。
複数のプロセッサコアのそれぞれで実行される複数のプログラムを含むマルチコア用プログラムの動作を検査する演算装置であって、
前記マルチコア用プログラムの実行結果の期待値を記憶する記憶部と、
前記複数のプロセッサコアに対して前記マルチコア用プログラムの各タスクを実行する優先度に関する条件を設定し、各タスクの実行順序に関する制約を満たしつつ、前記条件に従って各タスクを前記複数のプロセッサコアに順次実行させることで、前記マルチコア用プログラムを実行し、当該実行結果と前記期待値とを比較する検査処理を実行する制御部と、を有し、
前記制御部は、前記条件を変えて前記検査処理を複数回実行して、各タスクのうち互いに異なるプロセッサコアで並列に実行可能な２つのタスクの組み合わせのそれぞれにおいて、一方のタスクが他方のタスクよりも先に実行されるパターンと、前記一方のタスクが前記他方のタスクよりも後に実行されるパターンとを実行し、
前記条件は、前記複数のプロセッサコアのそれぞれに所定の順番に設定された優先順位であって、
該優先順位は、互いに異なるプロセッサコア間で、一方が他方より優先となる場合と、他方が一方より優先となる場合との２つの組み合わせを含み、
前記制御部は、前記優先順位の組み合わせのそれぞれに従った別個の前記検査処理を実行する、演算装置。
前記複数のプロセッサコアは、第０コア、第１コア、第２コア及び第３コアを含み、
前記優先順位は、高い方から順に第０コア＞第１コア＞第２コア＞第３コアとなる場合、高い方から順に第２コア＞第３コア＞第０コア＞第１コアとなる場合と、高い方から順に第３コア＞第２コア＞第１コア＞第０コアとなる場合との３つの組み合わせを含む、請求項３に記載の演算装置。
前記制御部は、前記複数のプロセッサコアを仮想的に実現する、請求項１から４のいずれか一項に記載の演算装置。
前記演算装置は、前記複数のプロセッサコアを含む電子制御装置である、請求項１から４のいずれか一項に記載の演算装置。
複数のプロセッサコアのそれぞれで実行される複数のプログラムを含むマルチコア用プログラムの実行結果の期待値を記憶し、前記期待値を用いて前記マルチコア用プログラム
の動作を検査する演算装置による検査方法であって、
前記複数のプロセッサコアに対して前記マルチコア用プログラムの各タスクを実行する優先度に関する条件を設定し、各タスクの実行順序に関する制約を満たしつつ、前記条件に従って各タスクを前記複数のプロセッサコアに順次実行させることで、前記マルチコア用プログラムを実行し、当該実行結果と前記期待値とを比較する検査処理を実行し、
前記条件を変えないまま複数の前記検査処理を実行して、各タスクのうち互いに異なるプロセッサコアで並列に実行可能な２つのタスクの組み合わせのそれぞれにおいて、一方のタスクが他方のタスクよりも先に実行されるパターンと、前記一方のタスクが前記他方のタスクよりも後に実行されるパターンとを実行し、
前記条件は、前記複数のプロセッサコアのいずれかである対象プロセッサコアを他の全てのプロセッサコアよりも優先度を低く又は高くすることであり、
前記複数の前記検査処理の実行では、前記プロセッサコアごとに、当該プロセッサコアを前記対象プロセッサコアとした前記検査処理を実行する、検査方法。
複数のプロセッサコアのそれぞれで実行される複数のプログラムを含むマルチコア用プログラムの実行結果の期待値を記憶し、前記期待値を用いて前記マルチコア用プログラム
の動作を検査する演算装置による検査方法であって、
前記複数のプロセッサコアに対して前記マルチコア用プログラムの各タスクを実行する優先度に関する条件を設定し、各タスクの実行順序に関する制約を満たしつつ、前記条件に従って各タスクを前記複数のプロセッサコアに順次実行させることで、前記マルチコア用プログラムを実行し、当該実行結果と前記期待値とを比較する検査処理を実行し、
前記条件を変えた複数の前記検査処理を実行して、各タスクのうち互いに異なるプロセッサコアで並列に実行可能な２つのタスクの組み合わせのそれぞれにおいて、一方のタスクが他方のタスクよりも先に実行されるパターンと、前記一方のタスクが前記他方のタスクよりも後に実行されるパターンとを実行し、
前記条件は、前記複数のプロセッサコアのそれぞれに所定の順番に設定された番号の優先順位であり、
前記複数の前記検査処理の実行では、前記優先順位を、前記順番を降順及び昇順のそれぞれとした２回の前記検査処理を実行する、検査方法。
複数のプロセッサコアのそれぞれで実行される複数のプログラムを含むマルチコア用プログラムの実行結果の期待値を記憶し、前記期待値を用いて前記マルチコア用プログラム
の動作を検査する演算装置による検査方法であって、
前記複数のプロセッサコアに対して前記マルチコア用プログラムの各タスクを実行する優先度に関する条件を設定し、各タスクの実行順序に関する制約を満たしつつ、前記条件に従って各タスクを前記複数のプロセッサコアに順次実行させることで、前記マルチコア用プログラムを実行し、当該実行結果と前記期待値とを比較する検査処理を実行し、
前記条件を変えた複数の前記検査処理を実行して、各タスクのうち互いに異なるプロセッサコアで並列に実行可能な２つのタスクの組み合わせのそれぞれにおいて、一方のタスクが他方のタスクよりも先に実行されるパターンと、前記一方のタスクが前記他方のタスクよりも後に実行されるパターンとを実行し、
前記条件は、前記複数のプロセッサコアのそれぞれに所定の順番に設定された優先順位であって、
該優先順位は、互いに異なるプロセッサコア間で、一方が他方より優先となる場合と、他方が一方より優先となる場合の２つの組み合わせを含み、
前記複数の前記検査処理の実行では、前記優先順位の組み合わせのそれぞれに従った別個の前記検査処理を実行する、検査方法。