JP7440782B2

JP7440782B2 - Manufacturing method of light emitting device

Info

Publication number: JP7440782B2
Application number: JP2022009471A
Authority: JP
Inventors: 勇也山上
Original assignee: Nichia Corp
Current assignee: Nichia Corp
Priority date: 2022-01-25
Filing date: 2022-01-25
Publication date: 2024-02-29
Anticipated expiration: 2042-01-25
Also published as: JP2023108377A

Description

本発明は、発光素子の製造方法に関する。 The present invention relates to a method for manufacturing a light emitting device.

光取り出し面を粗面化する工程を有する発光素子の製造方法において、製造工程の簡略化が求められている。 In a method for manufacturing a light emitting element that includes a step of roughening a light extraction surface, there is a need to simplify the manufacturing process.

特開２００８－６６７０４号公報Japanese Patent Application Publication No. 2008-66704

本発明の一実施形態は、工程が簡略化された発光素子の製造方法を提供することを目的とする。 One embodiment of the present invention aims to provide a method for manufacturing a light emitting device with simplified steps.

本発明の一態様によれば、発光素子の製造方法は、ｎ側半導体層と、活性層と、ｐ側半導体層とをこの順に有する半導体積層体を準備する工程であって、前記半導体積層体の積層方向において前記ｎ側半導体層、前記活性層、及び前記ｐ側半導体層を含む第１領域と、平面視において前記第１領域の周囲に位置し、前記積層方向において前記活性層及び前記ｐ側半導体層を含まず前記ｎ側半導体層を含む第２領域とを有する前記半導体積層体を準備する工程と、前記第１領域の前記ｎ側半導体層の表面に複数の第１部分を有するマスクを形成する工程と、前記マスクから露出した前記半導体積層体を除去する工程であって、前記第２領域の前記ｎ側半導体層を除去することで前記半導体積層体を複数の半導体部に分離する分離溝を形成するとともに、前記第１領域の前記ｎ側半導体層のうち前記第１部分の周囲を除去することで前記第１領域の前記ｎ側半導体層に複数の凸部を形成しつつ、前記第１部分を除去する工程と、を備える。
本発明の一態様によれば、発光素子は、ｎ側半導体層と、活性層と、ｐ側半導体層とをこの順に有する半導体積層体であって、前記半導体積層体の積層方向において前記ｎ側半導体層、前記活性層、及び前記ｐ側半導体層を含む第１領域と、平面視において前記第１領域の周囲に位置し、前記積層方向において前記活性層及び前記ｐ側半導体層を含まず前記ｎ側半導体層を含む第２領域とを有する前記半導体積層体を備え、前記第１領域において、前記ｎ側半導体層は、前記ｐ側半導体層が設けられた側と反対の側に複数の凸部を含み、前記積層方向における前記凸部の高さは、前記積層方向における前記第２領域の前記ｎ側半導体層の厚さより大きい。 According to one aspect of the present invention, a method for manufacturing a light emitting device includes the step of preparing a semiconductor stack having an n-side semiconductor layer, an active layer, and a p-side semiconductor layer in this order, a first region including the n-side semiconductor layer, the active layer, and the p-side semiconductor layer in the stacking direction; a step of preparing the semiconductor stack having a second region including the n-side semiconductor layer but not including the side semiconductor layer; and a mask having a plurality of first portions on the surface of the n-side semiconductor layer in the first region. and removing the semiconductor stack exposed from the mask, the semiconductor stack being separated into a plurality of semiconductor parts by removing the n-side semiconductor layer in the second region. While forming a separation groove and removing a periphery of the first portion of the n-side semiconductor layer in the first region, forming a plurality of convex portions in the n-side semiconductor layer in the first region, removing the first portion.
According to one aspect of the present invention, the light emitting element is a semiconductor stack including an n-side semiconductor layer, an active layer, and a p-side semiconductor layer in this order, and the n-side a first region including a semiconductor layer, the active layer, and the p-side semiconductor layer; a first region located around the first region in plan view and not including the active layer and the p-side semiconductor layer in the stacking direction; and a second region including an n-side semiconductor layer, and in the first region, the n-side semiconductor layer has a plurality of convexities on a side opposite to the side on which the p-side semiconductor layer is provided. The height of the protrusion in the stacking direction is greater than the thickness of the n-side semiconductor layer in the second region in the stacking direction.

本発明の一態様によれば、工程が簡略化された発光素子の製造方法及び発光素子を提供することができる。 According to one embodiment of the present invention, a method for manufacturing a light-emitting element and a light-emitting element with simplified steps can be provided.

実施形態の発光素子の製造方法の一工程を説明するための断面図である。FIG. 2 is a cross-sectional view for explaining one step of a method for manufacturing a light emitting element according to an embodiment. 実施形態の発光素子の製造方法の一工程を説明するための断面図である。FIG. 2 is a cross-sectional view for explaining one step of a method for manufacturing a light emitting element according to an embodiment. 実施形態の発光素子の製造方法の一工程を説明するための平面図である。FIG. 2 is a plan view for explaining one step of a method for manufacturing a light emitting device according to an embodiment. 実施形態の発光素子の製造方法の一工程を説明するための断面図である。FIG. 2 is a cross-sectional view for explaining one step of a method for manufacturing a light emitting element according to an embodiment. 実施形態の発光素子の製造方法の一工程を説明するための断面図である。FIG. 2 is a cross-sectional view for explaining one step of a method for manufacturing a light emitting element according to an embodiment. 実施形態の発光素子の製造方法の一工程を説明するための断面図である。FIG. 2 is a cross-sectional view for explaining one step of a method for manufacturing a light emitting element according to an embodiment. 実施形態の発光素子の製造方法の一工程を説明するための断面図である。FIG. 2 is a cross-sectional view for explaining one step of a method for manufacturing a light emitting element according to an embodiment. 実施形態のマスクの第１部分の一例を示す平面図である。It is a top view showing an example of the 1st part of the mask of an embodiment. 実施形態の発光素子の製造方法の一工程を説明するための断面図である。FIG. 2 is a cross-sectional view for explaining one step of a method for manufacturing a light emitting element according to an embodiment. 実施形態の発光素子の断面図である。FIG. 2 is a cross-sectional view of a light emitting element according to an embodiment. 実施形態の発光素子の平面図である。FIG. 2 is a plan view of a light emitting element according to an embodiment.

以下、図面を参照し、実施形態について説明する。各図面中、同じ構成には同じ符号を付している。なお、各図面は、実施形態を模式的に示したものであるため、各部材のスケール、間隔若しくは位置関係などが誇張、又は部材の一部の図示を省略する場合がある。また、断面図として、切断面のみを示す端面図を示す場合がある。 Hereinafter, embodiments will be described with reference to the drawings. In each drawing, the same components are designated by the same reference numerals. Note that each drawing schematically shows an embodiment, so the scale, spacing, positional relationship, etc. of each member may be exaggerated, or illustration of some members may be omitted. Moreover, as a sectional view, an end view showing only a cut surface may be shown.

以下の説明において、実質的に同じ機能を有する構成要素は共通の参照符号で示し、説明を省略することがある。また、特定の方向又は位置を示す用語（例えば、「上」、「下」及びそれらの用語を含む別の用語）を用いる場合がある。しかしながら、それらの用語は、参照した図面における相対的な方向又は位置を分かり易さのために用いているに過ぎない。参照した図面における「上」、「下」等の用語による相対的な方向又は位置の関係が同一であれば、本開示以外の図面、実際の製品等において、参照した図面と同一の配置でなくてもよい。本明細書において「平行」とは、２つの直線、辺、面等が延長しても交わらない場合だけでなく、２つの直線、辺、面等がなす角度が１０°以内の範囲で交わる場合も含む。本明細書において「上」と表現する位置関係は、接している場合と、接していないが上方に位置している場合も含む。 In the following description, components having substantially the same functions are indicated by common reference numerals, and the description thereof may be omitted. In addition, terms indicating a specific direction or position (eg, "above", "below", and other terms including those terms) may be used. However, these terms are used only for clarity of relative orientation or position in the referenced drawings. If the relative directions or positional relationships using terms such as "upper" and "lower" in the referenced drawings are the same, the arrangement may not be the same in drawings other than this disclosure, actual products, etc. as in the referenced drawings. It's okay. In this specification, "parallel" refers not only to cases in which two straight lines, sides, planes, etc. do not intersect even if extended, but also to cases in which two lines, sides, planes, etc. intersect within an angle of 10°. Also included. In this specification, the positional relationship expressed as "above" includes cases in which they are in contact with each other, and cases in which they are not in contact with each other but are located above.

本実施形態の発光素子の製造方法は、図６に示す半導体積層体１０を準備する工程を有する。 The method for manufacturing a light emitting device according to this embodiment includes a step of preparing a semiconductor stack 10 shown in FIG. 6 .

半導体積層体１０を準備する工程は、図１に示すウェハＷを準備する工程を有する。ウェハＷは、第１基板１０１と、ｎ側半導体層１１と、活性層１２と、ｐ側半導体層１３とをこの順に有する。 The step of preparing the semiconductor stack 10 includes the step of preparing the wafer W shown in FIG. The wafer W includes a first substrate 101, an n-side semiconductor layer 11, an active layer 12, and a p-side semiconductor layer 13 in this order.

ウェハＷを準備する工程は、第１基板１０１の上方に、ｎ側半導体層１１と、活性層１２と、ｐ側半導体層１３とを有する半導体積層体１０を形成する工程を有する。ｎ側半導体層１１は、例えば、下地層１０３を介して第１基板１０１の上方に形成することができる。活性層１２は、ｎ側半導体層１１の上方に形成される。ｐ側半導体層１３は、活性層１２の上方に形成される。 The process of preparing the wafer W includes a process of forming a semiconductor stack 10 having an n-side semiconductor layer 11 , an active layer 12 , and a p-side semiconductor layer 13 above the first substrate 101 . For example, the n-side semiconductor layer 11 can be formed above the first substrate 101 with the base layer 103 interposed therebetween. Active layer 12 is formed above n-side semiconductor layer 11 . P-side semiconductor layer 13 is formed above active layer 12 .

半導体積層体１０は、窒化物半導体からなる。窒化物半導体は、Ｉｎ_ｘＡｌ_ｙＧａ_{１－ｘ－ｙ}Ｎ（０≦ｘ≦１、０≦ｙ≦１、ｘ＋ｙ≦１）なる化学式において組成比ｘ及びｙをそれぞれの範囲内で変化させた全ての組成の半導体を含む。半導体積層体１０は、例えば、ＭＯＣＶＤ（metal organic chemical vapor deposition）法により、第１基板１０１の上方に形成することができる。 The semiconductor stack 10 is made of a nitride semiconductor. The nitride semiconductor has a chemical formula of In _x Al _y Ga _1-x-y N (0≦x≦1, 0≦y≦1, x+y≦1), and the composition ratios x and y are varied within their respective ranges. Contains semiconductors of all compositions. The semiconductor stack 10 can be formed above the first substrate 101 by, for example, MOCVD (metal organic chemical vapor deposition).

第１基板１０１は、半導体積層体１０を成長させるための基板である。第１基板１０１の材料として、例えば、サファイア、シリコン、ＳｉＣ、ＧａＮなどを用いることができる。 The first substrate 101 is a substrate on which the semiconductor stack 10 is grown. As the material of the first substrate 101, for example, sapphire, silicon, SiC, GaN, etc. can be used.

ｎ側半導体層１１は、例えば、ｎ型不純物を含むｎ型層である。ｐ側半導体層１３は、例えば、ｐ型不純物を含むｐ型層である。 The n-side semiconductor layer 11 is, for example, an n-type layer containing n-type impurities. The p-side semiconductor layer 13 is, for example, a p-type layer containing p-type impurities.

活性層１２は、可視光または紫外光を発する。活性層１２は、例えば、複数の井戸層と複数の障壁層とを含む多重量子井戸構造を有することができる。 The active layer 12 emits visible light or ultraviolet light. The active layer 12 can have, for example, a multiple quantum well structure including a plurality of well layers and a plurality of barrier layers.

半導体積層体１０を準備する工程において、図２及び図３に示すように、第１領域１０ａ、第２領域１０ｂ、及び第３領域１０ｃを有する半導体積層体１０が準備される。図２は、図３のII-II線における断面図である。図１に示すウェハＷにおけるｐ側半導体層１３側から、ｐ側半導体層１３、活性層１２、及びｎ側半導体層１１を除去することで、第１領域１０ａ、第２領域１０ｂ、及び第３領域１０ｃが形成される。例えば、ＲＩＥ（Reactive Ion Etching）法により、ｐ側半導体層１３、活性層１２、及びｎ側半導体層１１側を除去することができる。 In the step of preparing the semiconductor stack 10, as shown in FIGS. 2 and 3, the semiconductor stack 10 having a first region 10a, a second region 10b, and a third region 10c is prepared. FIG. 2 is a sectional view taken along line II-II in FIG. 3. By removing the p-side semiconductor layer 13, the active layer 12, and the n-side semiconductor layer 11 from the p-side semiconductor layer 13 side of the wafer W shown in FIG. A region 10c is formed. For example, the p-side semiconductor layer 13, the active layer 12, and the n-side semiconductor layer 11 can be removed by RIE (Reactive Ion Etching).

第１領域１０ａは、半導体積層体１０の積層方向において、ｎ側半導体層１１、活性層１２、及びｐ側半導体層１３を含む。半導体積層体１０の積層方向は、ｎ側半導体層１１からｐ側半導体層１３に最短距離で向かう方向である。第１領域１０ａにおいて、ｐ側半導体層１３の表面１３ａが露出している。 The first region 10a includes an n-side semiconductor layer 11, an active layer 12, and a p-side semiconductor layer 13 in the stacking direction of the semiconductor stack 10. The stacking direction of the semiconductor stack 10 is the direction from the n-side semiconductor layer 11 to the p-side semiconductor layer 13 at the shortest distance. In the first region 10a, the surface 13a of the p-side semiconductor layer 13 is exposed.

第２領域１０ｂは、半導体積層体１０の積層方向において、活性層１２及びｐ側半導体層１３を含まずｎ側半導体層１１を含む。第２領域１０ｂは、図３に示すように、平面視において第１領域１０ａの周囲に位置する。第２領域１０ｂを形成することで、ｎ側半導体層１１におけるｐ側半導体層１３側に位置する第３面１１ｂが、活性層１２及びｐ側半導体層１３から露出する。 The second region 10b does not include the active layer 12 and the p-side semiconductor layer 13 but includes the n-side semiconductor layer 11 in the stacking direction of the semiconductor stacked body 10. As shown in FIG. 3, the second region 10b is located around the first region 10a in plan view. By forming the second region 10b, the third surface 11b of the n-side semiconductor layer 11 located on the p-side semiconductor layer 13 side is exposed from the active layer 12 and the p-side semiconductor layer 13.

第３領域１０ｃは、半導体積層体１０の積層方向において、活性層１２及びｐ側半導体層１３を含まずｎ側半導体層１１を含む。図３に示すように、例えば、複数の第３領域１０ｃが形成される。それぞれの第３領域１０ｃは、平面視において第１領域１０ａに囲まれている。第３領域１０ｃを形成することで、ｎ側半導体層１１におけるｐ側半導体層１３側に位置する第１面１１ａが、活性層１２及びｐ側半導体層１３から露出する。 The third region 10c does not include the active layer 12 and the p-side semiconductor layer 13 but includes the n-side semiconductor layer 11 in the stacking direction of the semiconductor stacked body 10. As shown in FIG. 3, for example, a plurality of third regions 10c are formed. Each third region 10c is surrounded by the first region 10a in plan view. By forming the third region 10c, the first surface 11a of the n-side semiconductor layer 11 located on the p-side semiconductor layer 13 side is exposed from the active layer 12 and the p-side semiconductor layer 13.

半導体積層体１０を準備する工程において、図４に示すように、ｎ側電極２３、第１ｐ側電極２１、第２ｐ側電極２２、導電部材２４、第１絶縁膜３１、第２絶縁膜３２、及び第３絶縁膜３３が形成された半導体積層体１０を準備することができる。 In the step of preparing the semiconductor stacked body 10, as shown in FIG. The semiconductor stacked body 10 in which the third insulating film 33 is formed can be prepared.

第１ｐ側電極２１は、ｐ側半導体層１３の表面１３ａに配置される。第１ｐ側電極２１は、ｐ側半導体層１３の表面１３ａに接し、ｐ側半導体層１３と電気的に接続される。第１ｐ側電極２１は、活性層１２が発する光に対して高い反射性を有することが好ましい。第１ｐ側電極２１として、例えば、銀（Ａｇ）及びアルミニウム（Ａｌ）の少なくともいずれかを含む金属層を用いることができる。第１ｐ側電極２１は、例えば、スパッタ法によって形成することができる。 The first p-side electrode 21 is arranged on the surface 13a of the p-side semiconductor layer 13. The first p-side electrode 21 is in contact with the surface 13a of the p-side semiconductor layer 13 and is electrically connected to the p-side semiconductor layer 13. It is preferable that the first p-side electrode 21 has high reflectivity for the light emitted by the active layer 12. As the first p-side electrode 21, for example, a metal layer containing at least one of silver (Ag) and aluminum (Al) can be used. The first p-side electrode 21 can be formed by, for example, a sputtering method.

第１絶縁膜３１は、ｐ側半導体層１３の表面１３ａ及び第１ｐ側電極２１を覆う。第１絶縁膜３１として、例えば、シリコン酸化膜またはシリコン窒化膜を用いることができる。第１絶縁膜３１を形成することで、第１ｐ側電極２１の近傍に水分が侵入することによるマイグレーションの発生を低減させることができる。第１絶縁膜３１は、ＣＶＤ法によって形成することができる。なお、第１絶縁膜３１を設けずに、後述する第２絶縁膜３２をｐ側半導体層１３の表面１３ａ及び第１ｐ側電極２１を覆うように設けてもよい。 The first insulating film 31 covers the surface 13a of the p-side semiconductor layer 13 and the first p-side electrode 21. As the first insulating film 31, for example, a silicon oxide film or a silicon nitride film can be used. By forming the first insulating film 31, it is possible to reduce the occurrence of migration caused by moisture entering the vicinity of the first p-side electrode 21. The first insulating film 31 can be formed by a CVD method. Note that a second insulating film 32, which will be described later, may be provided to cover the surface 13a of the p-side semiconductor layer 13 and the first p-side electrode 21 without providing the first insulating film 31.

第２絶縁膜３２は、第１絶縁膜３１を覆う。また、第２絶縁膜３２は、第２領域１０ｂにおいて露出するｎ側半導体層１１の第３面１１ｂ、及び第３領域１０ｃにおいて露出するｎ側半導体層１１の第１面１１ａを覆う。また、第２絶縁膜３２は、第１領域１０ａに位置するｎ側半導体層１１の側面、活性層１２の側面、及びｐ側半導体層１３の側面を覆う。第２絶縁膜３２として、例えば、シリコン酸化膜またはシリコン窒化膜を用いることができる。第２絶縁膜３２は、例えば、第１絶縁膜３１と同様の方法で形成することができる。 The second insulating film 32 covers the first insulating film 31. Further, the second insulating film 32 covers the third surface 11b of the n-side semiconductor layer 11 exposed in the second region 10b and the first surface 11a of the n-side semiconductor layer 11 exposed in the third region 10c. Further, the second insulating film 32 covers the side surface of the n-side semiconductor layer 11, the side surface of the active layer 12, and the side surface of the p-side semiconductor layer 13 located in the first region 10a. As the second insulating film 32, for example, a silicon oxide film or a silicon nitride film can be used. The second insulating film 32 can be formed, for example, by the same method as the first insulating film 31.

第１ｐ側電極２１上の第１絶縁膜３１及び第２絶縁膜３２には、第１ｐ側電極２１を第１絶縁膜３１及び第２絶縁膜３２から露出させる第１ｐ側開口部が形成される。第２ｐ側電極２２は、第２絶縁膜３２上に配置されるとともに、第１ｐ側開口部に配置される。第２ｐ側電極２２は、第１ｐ側開口部において、第１ｐ側電極２１と電気的に接続される。第２ｐ側電極２２として、例えば、アルミニウム及び銅（Ｃｕ）の少なくともいずれかを含む金属層を用いることができる。 A first p-side opening that exposes the first p-side electrode 21 from the first insulating film 31 and second insulating film 32 is formed in the first insulating film 31 and second insulating film 32 on the first p-side electrode 21. . The second p-side electrode 22 is placed on the second insulating film 32 and in the first p-side opening. The second p-side electrode 22 is electrically connected to the first p-side electrode 21 at the first p-side opening. As the second p-side electrode 22, for example, a metal layer containing at least one of aluminum and copper (Cu) can be used.

導電部材２４は、ｎ側半導体層１１の第３面１１ｂ上の第２絶縁膜３２上に配置される。導電部材２４は、第２ｐ側電極２２と同じ材料、且つ同じ工程で形成することができる。なお、第２基板１０２を導電性の材料とした場合、導電部材２４の形成、後述する第３ｎ側開口の形成、及び、後述するｎ側パッド電極２６の形成を省略することができる。その場合、第２基板１０２とｎ側半導体層１１とが、接合部材１０４とｎ側電極２３とを介して、電気的に接続される。 The conductive member 24 is arranged on the second insulating film 32 on the third surface 11b of the n-side semiconductor layer 11. The conductive member 24 can be formed using the same material and in the same process as the second p-side electrode 22. Note that when the second substrate 102 is made of a conductive material, the formation of the conductive member 24, the formation of the third n-side opening described later, and the formation of the n-side pad electrode 26 described later can be omitted. In that case, the second substrate 102 and the n-side semiconductor layer 11 are electrically connected via the bonding member 104 and the n-side electrode 23.

第３絶縁膜３３は、第２ｐ側電極２２及び導電部材２４を覆う。第３絶縁膜３３として、例えば、シリコン酸化膜またはシリコン窒化膜を用いることができる。第３絶縁膜３３は、例えば、第１絶縁膜３１と同様の方法で形成することができる。 The third insulating film 33 covers the second p-side electrode 22 and the conductive member 24. As the third insulating film 33, for example, a silicon oxide film or a silicon nitride film can be used. The third insulating film 33 can be formed, for example, by the same method as the first insulating film 31.

第３領域１０ｃに位置する第２絶縁膜３２及び第３絶縁膜３３には、ｎ側半導体層１１の第１面１１ａを第２絶縁膜３２及び第３絶縁膜３３から露出させる第１ｎ側開口部が形成される。ｎ側電極２３は、第３絶縁膜３３上に配置されるとともに、第１ｎ側開口部に配置される。ｎ側電極２３は、第１ｎ側開口部において、ｎ側半導体層１１の第１面１１ａに接し、ｎ側半導体層１１と電気的に接続される。ｎ側電極２３として、例えば、アルミニウム及び銅の少なくともいずれかを含む金属層を用いることができる。ｎ側電極２３は、例えば、スパッタ法によって形成することができる。 The second insulating film 32 and the third insulating film 33 located in the third region 10c have a first n-side opening that exposes the first surface 11a of the n-side semiconductor layer 11 from the second insulating film 32 and the third insulating film 33. part is formed. The n-side electrode 23 is placed on the third insulating film 33 and in the first n-side opening. The n-side electrode 23 is in contact with the first surface 11a of the n-side semiconductor layer 11 at the first n-side opening and is electrically connected to the n-side semiconductor layer 11. As the n-side electrode 23, for example, a metal layer containing at least one of aluminum and copper can be used. The n-side electrode 23 can be formed, for example, by sputtering.

また、導電部材２４上の第３絶縁膜３３には、導電部材２４を第３絶縁膜３３から露出させる第２ｎ側開口部が形成される。ｎ側電極２３は、第２ｎ側開口部に配置され、導電部材２４と電気的に接続される。 Further, a second n-side opening that exposes the conductive member 24 from the third insulating film 33 is formed in the third insulating film 33 on the conductive member 24 . The n-side electrode 23 is disposed in the second n-side opening and is electrically connected to the conductive member 24 .

半導体積層体１０を準備する工程において、図５に示すように、ｎ側電極２３の側に第２基板１０２を配置することができる。第２基板１０２として、例えば、シリコン基板を用いることができる。ｎ側電極２３は、接合部材１０４を介して第２基板１０２と接合される。接合部材１０４として、例えば、チタン（Ｔｉ）、ニッケル（Ｎｉ）、錫（Ｓｎ）などを含む金属層を用いることができる。 In the step of preparing the semiconductor stack 10, the second substrate 102 can be placed on the n-side electrode 23 side, as shown in FIG. For example, a silicon substrate can be used as the second substrate 102. The n-side electrode 23 is bonded to the second substrate 102 via a bonding member 104. As the bonding member 104, for example, a metal layer containing titanium (Ti), nickel (Ni), tin (Sn), etc. can be used.

半導体積層体１０を準備する工程において、第２基板１０２を配置した後に、第１基板１０１を除去することができる。第１基板１０１としてサファイア基板を用いた場合、第１基板１０１を、例えば、レーザーリフトオフ法により除去することができる。下地層１０３は、第１基板１０１の除去の際に併せて除去することができる。第１基板１０１を除去した後、露出したｎ側半導体層１１の表面を研磨してもよい。ｎ側半導体層１１の表面を研磨することでｎ側半導体層１１の表面の平坦性が向上し、後述するマスク５０をｎ側半導体層１１の表面に形成しやすくなる。ｎ側半導体層１１の表面は、例えば、ＣＭＰ（chemical mechanical polishing）法などで行うことができる。 In the step of preparing the semiconductor stack 10, the first substrate 101 can be removed after the second substrate 102 is placed. When a sapphire substrate is used as the first substrate 101, the first substrate 101 can be removed by, for example, a laser lift-off method. The base layer 103 can be removed when the first substrate 101 is removed. After removing the first substrate 101, the exposed surface of the n-side semiconductor layer 11 may be polished. Polishing the surface of the n-side semiconductor layer 11 improves the flatness of the surface of the n-side semiconductor layer 11, making it easier to form a mask 50, which will be described later, on the surface of the n-side semiconductor layer 11. The surface of the n-side semiconductor layer 11 can be polished by, for example, a CMP (chemical mechanical polishing) method.

第１基板１０１及び下地層１０３を除去することで、図６に示すように、第１領域１０ａのｎ側半導体層１１の表面１１ｃ、及び第２領域１０ｂのｎ側半導体層１１の表面１１ｄが第１基板１０１から露出する。さらに、第３領域１０ｃの第１面１１ａとは反対側に位置する第２面１１ｅが第１基板１０１から露出する。 By removing the first substrate 101 and the base layer 103, the surface 11c of the n-side semiconductor layer 11 in the first region 10a and the surface 11d of the n-side semiconductor layer 11 in the second region 10b are removed, as shown in FIG. It is exposed from the first substrate 101. Further, a second surface 11e of the third region 10c located on the opposite side to the first surface 11a is exposed from the first substrate 101.

このようにして半導体積層体１０を準備することができる。本実施形態の発光素子の製造方法は、半導体積層体１０を準備した後、図７に示すように、マスク５０を形成する工程を有する。マスク５０は、第１領域１０ａのｎ側半導体層１１の表面１１ｃに配置される複数の第１部分５１を有する。 In this way, the semiconductor stack 10 can be prepared. The method for manufacturing a light emitting device of this embodiment includes a step of forming a mask 50, as shown in FIG. 7, after preparing the semiconductor stack 10. The mask 50 has a plurality of first portions 51 arranged on the surface 11c of the n-side semiconductor layer 11 in the first region 10a.

図８に示すように、第１部分５１は、平面視における形状を円とすることができる。第１部分５１の平面視における最大幅は、０．５μｍ以上１０μｍ以下が好ましく、１μｍ以上３μｍ以下がより好ましい。隣り合う第１部分５１の間の最小間隔は、０．７５μｍ以上５μｍ以下が好ましい。第１部分５１の平面視における形状は、円に限らず、四角や六角などの多角であってもよい。 As shown in FIG. 8, the first portion 51 can have a circular shape in plan view. The maximum width of the first portion 51 in plan view is preferably 0.5 μm or more and 10 μm or less, more preferably 1 μm or more and 3 μm or less. The minimum interval between adjacent first portions 51 is preferably 0.75 μm or more and 5 μm or less. The shape of the first portion 51 in plan view is not limited to a circle, but may be a polygon such as a square or a hexagon.

マスク５０は、第３領域１０ｃの第２面１１ｅを覆う第２部分５２を有する。第２部分５２は、第２面１１ｅの全面を覆う。第２部分５２は、第３領域１０ｃの第２面１１ｅから、第１領域１０ａの表面１１ｃの一部まで延び、表面１１ｃの一部も覆っている。 The mask 50 has a second portion 52 that covers the second surface 11e of the third region 10c. The second portion 52 covers the entire second surface 11e. The second portion 52 extends from the second surface 11e of the third region 10c to a portion of the surface 11c of the first region 10a, and also covers a portion of the surface 11c.

マスク５０は、第２領域１０ｂのｎ側半導体層１１の表面１１ｄの一部を覆う第３部分５３を有する。第３部分５３は、第２領域１０ｂの表面１１ｄから、第１領域１０ａの表面１１ｃの一部まで延び、表面１１ｃの一部も覆っている。 The mask 50 has a third portion 53 that covers a portion of the surface 11d of the n-side semiconductor layer 11 in the second region 10b. The third portion 53 extends from the surface 11d of the second region 10b to a portion of the surface 11c of the first region 10a, and also covers a portion of the surface 11c.

マスク５０の材料として、例えば、レジストを用いることができる。レジストをｎ側半導体層１１の表面１１ｃの全面、第２面１１ｅの全面、及び表面１１ｄの全面に形成した後、レジストに対する露光及び現像により、第１部分５１、第２部分５２、及び第３部分５３を含むパターンに加工される。 As the material of the mask 50, for example, resist can be used. After forming a resist on the entire surface 11c, the entire second surface 11e, and the entire surface 11d of the n-side semiconductor layer 11, the resist is exposed to light and developed to form the first portion 51, the second portion 52, and the third portion. It is processed into a pattern including the portion 53.

本実施形態の発光素子の製造方法は、マスク５０から露出した半導体積層体１０を除去する工程を有する。半導体積層体１０を除去する工程において、第２領域１０ｂのｎ側半導体層１１を除去することで、図９に示すように、半導体積層体１０を複数の半導体部１００に分離する分離溝９０を形成する。図９には、分離溝９０によって他の半導体部と分離された１つの半導体部１００を示す。第２領域１０ｂのｎ側半導体層１１を除去することで、第２絶縁膜３２が露出する。また、半導体積層体１０を除去する工程において、第１領域１０ａのｎ側半導体層１１のうちマスク５０の第１部分５１の周囲を除去することで、第１領域１０ａのｎ側半導体層１１に複数の凸部１１ｆを形成しつつ、マスク５０の第１部分５１を除去する。マスク５０の第１部分５１の平面視における形状が円の場合、凸部１１ｆは円錐形状になる。 The method for manufacturing a light emitting device of this embodiment includes a step of removing the semiconductor stack 10 exposed from the mask 50. In the step of removing the semiconductor stack 10, by removing the n-side semiconductor layer 11 in the second region 10b, separation trenches 90 that separate the semiconductor stack 10 into a plurality of semiconductor parts 100 are formed as shown in FIG. Form. FIG. 9 shows one semiconductor section 100 separated from other semiconductor sections by a separation trench 90. As shown in FIG. By removing the n-side semiconductor layer 11 in the second region 10b, the second insulating film 32 is exposed. In addition, in the step of removing the semiconductor stack 10, by removing the periphery of the first portion 51 of the mask 50 in the n-side semiconductor layer 11 of the first region 10a, the n-side semiconductor layer 11 of the first region 10a is removed. The first portion 51 of the mask 50 is removed while forming the plurality of convex portions 11f. When the first portion 51 of the mask 50 has a circular shape in plan view, the convex portion 11f has a conical shape.

活性層１２の上方に位置するｎ側半導体層１１の第１領域１０ａに複数の凸部１１ｆが形成されることで、活性層１２の上方に位置するｎ側半導体層１１の面が粗面化され、活性層１２からの光取り出し効率を向上させることができる。活性層１２の上方に位置するｎ側半導体層１１の面は主な光取り出し面である。本実施形態の発光素子の製造方法によれば、半導体積層体１０の複数の半導体部１００への分離と、光の主な取り出し面の粗面化とを１つの工程で行うことができるので工程を簡略化することができる。半導体積層体１０を除去する工程において、例えば、塩素（Ｃｌ）を含むガスを用いたドライエッチングにより、窒化ガリウムを含む半導体積層体１０を除去することができる。 By forming the plurality of convex portions 11f in the first region 10a of the n-side semiconductor layer 11 located above the active layer 12, the surface of the n-side semiconductor layer 11 located above the active layer 12 is roughened. Therefore, the efficiency of light extraction from the active layer 12 can be improved. The surface of the n-side semiconductor layer 11 located above the active layer 12 is the main light extraction surface. According to the method for manufacturing a light emitting device of the present embodiment, separation of the semiconductor stack 10 into a plurality of semiconductor parts 100 and roughening of the main light extraction surface can be performed in one process. can be simplified. In the step of removing the semiconductor stack 10, the semiconductor stack 10 containing gallium nitride can be removed, for example, by dry etching using a gas containing chlorine (Cl).

ドライエッチングにより半導体積層体１０を除去することで、マスク５０の第１部分５１のサイズが小さくても、第１部分５１の周囲のｎ側半導体層１１を精度良く除去して確実に粗面が形成されやすい。 By removing the semiconductor laminate 10 by dry etching, even if the first portion 51 of the mask 50 is small in size, the n-side semiconductor layer 11 around the first portion 51 can be removed with high precision to ensure a rough surface. easy to form.

半導体積層体１０を除去する際に、マスク５０の第１部分５１も徐々に厚さ方向及び平面方向にエッチングされ、第１部分５１の厚さ方向及び平面方向のサイズが小さくなる、または第１部分５１は消失する。このようにマスク５０の第１部分５１が除去されることにより、凸部１１ｆが、活性層１２側に位置する下部から先端部（上部）に向かって徐々に細くなるように形成される。凸部１１ｆがこのような形状になることで、凸部１１ｆの上面の平坦面の面積が少なくなるため、光取り出し面から活性層１２の方向に反射される光を減少させることができ、光取り出し効率が向上する。半導体積層体１０を除去するときのエッチング条件において、半導体積層体１０のエッチングレートに対して、マスク５０のエッチングレートは、例えば０．５倍以上３倍以下であり、好ましくは、０．８倍以上１．５倍以下である。マスク５０のエッチングレートをこのような範囲にすることで、凸部１１ｆの形状を先端部に向かって徐々に細くなるように形成しやすくなる。 When removing the semiconductor stack 10, the first portion 51 of the mask 50 is also gradually etched in the thickness direction and the plane direction, and the size of the first portion 51 in the thickness direction and the plane direction becomes smaller, or the first portion 51 is etched in the thickness direction and the plane direction. Part 51 disappears. By removing the first portion 51 of the mask 50 in this manner, the convex portion 11f is formed so as to gradually become thinner from the lower portion located on the active layer 12 side toward the tip portion (upper portion). When the convex portion 11f has such a shape, the area of the flat surface of the upper surface of the convex portion 11f is reduced, so that the light reflected from the light extraction surface toward the active layer 12 can be reduced, and the light The extraction efficiency is improved. Under the etching conditions when removing the semiconductor stack 10, the etching rate of the mask 50 is, for example, 0.5 times or more and 3 times or less, preferably 0.8 times, as compared to the etching rate of the semiconductor stack 10. It is 1.5 times or less. By setting the etching rate of the mask 50 within this range, it becomes easier to form the convex portion 11f so that the shape gradually becomes thinner toward the tip.

本実施形態の発光素子の製造方法によれば、第１領域１０ａのｎ側半導体層１１のうちマスク５０の第１部分５１の周囲を除去する深さは、分離溝９０の深さ以上となる。これにより、活性層１２の上方に粗面が形成されるとともに、活性層１２の上方のｎ側半導体層１１が薄くなるので、光取り出し効率をより向上させやすい。 According to the method for manufacturing a light emitting device of the present embodiment, the depth at which the periphery of the first portion 51 of the mask 50 is removed from the n-side semiconductor layer 11 in the first region 10a is equal to or greater than the depth of the separation trench 90. . As a result, a rough surface is formed above the active layer 12, and the n-side semiconductor layer 11 above the active layer 12 becomes thinner, so that the light extraction efficiency can be more easily improved.

半導体積層体１０を除去する工程において、第３領域１０ｃの第２面１１ｅはマスク５０の第２部分５２に覆われているので、第３領域１０ｃのｎ側半導体層１１はエッチングされにくい。これにより、ｎ側電極２３が接続する第１面１１ａ上のｎ側半導体層１１の厚さが保たれるため、順方向電圧の上昇を低減することができる。 In the step of removing the semiconductor stack 10, since the second surface 11e of the third region 10c is covered with the second portion 52 of the mask 50, the n-side semiconductor layer 11 in the third region 10c is not easily etched. Thereby, the thickness of the n-side semiconductor layer 11 on the first surface 11a to which the n-side electrode 23 is connected is maintained, so that an increase in forward voltage can be reduced.

また、半導体積層体１０を除去する工程において、第２領域１０ｂの表面１１ｄの一部はマスク５０の第３部分５３に覆われているので、第２領域１０ｂのｎ側半導体層１１の一部は、第２領域１０ｂに残る。 Further, in the step of removing the semiconductor stack 10, since a part of the surface 11d of the second region 10b is covered with the third part 53 of the mask 50, a part of the n-side semiconductor layer 11 of the second region 10b is removed. remains in the second region 10b.

図２に示すｐ側半導体層１３、活性層１２、及びｎ側半導体層１１を除去する工程において、半導体積層体１０の積層方向におけるｎ側半導体層１１の第２領域１０ｂの厚さｔ２が、半導体積層体１０の積層方向におけるｎ側半導体層１１の第１領域１０ａの厚さｔ１の８０％以下であるようにすることが好ましい。これにより、マスク５０を用いて半導体積層体１０を除去する工程において、第２領域１０ｂの一部を除去することで形成される分離溝９０によって半導体積層体１０を複数の半導体部１００に確実に分離しつつ、マスク５０の第１部分５１の周囲のｎ側半導体層１１を除去する際のエッチングが活性層１２に到達しにくくできる。 In the step of removing the p-side semiconductor layer 13, the active layer 12, and the n-side semiconductor layer 11 shown in FIG. 2, the thickness t2 of the second region 10b of the n-side semiconductor layer 11 in the stacking direction of the semiconductor stack 10 is It is preferable that the thickness be 80% or less of the thickness t1 of the first region 10a of the n-side semiconductor layer 11 in the stacking direction of the semiconductor stack 10. As a result, in the step of removing the semiconductor stack 10 using the mask 50, the semiconductor stack 10 is reliably separated into the plurality of semiconductor parts 100 by the separation groove 90 formed by removing a part of the second region 10b. While separating, it is possible to make it difficult for etching to reach the active layer 12 when removing the n-side semiconductor layer 11 around the first portion 51 of the mask 50 .

マスク５０を用いて半導体積層体１０を除去する工程の後、図１０に示すように、保護膜６０、ｐ側パッド電極２５、及びｎ側パッド電極２６を形成する。保護膜６０は、ｎ側半導体層１１の表面１１ｄ、凸部１１ｆ、第２面１１ｅ、側面、及び第２絶縁膜３２を覆う。保護膜６０として、例えば、シリコン酸化膜又はシリコン窒化膜を用いることができる。保護膜６０は、例えば、第１絶縁膜３１と同様の方法で形成することができる。保護膜６０を形成した後、半導体積層体１０が配置されていない領域における第２ｐ側電極２２上の保護膜６０の一部及び第２絶縁膜３２の一部を除去し、第２ｐ側電極２２を露出させる第２ｐ側開口部を形成する。また、半導体積層体１０が配置されていない領域における導電部材２４上の保護膜６０の一部及び第２絶縁膜３２の一部を除去し、導電部材２４を露出させる第３ｎ側開口部を形成する。そして、第２ｐ側開口部にｐ側パッド電極２５を配置し、第３ｎ側開口部にｎ側パッド電極２６を配置する。ｐ側パッド電極２５は第２ｐ側電極２２と電気的に接続され、ｎ側パッド電極２６は導電部材２４を介してｎ側電極２３と電気的に接続される。ｎ側パッド電極２６及びｐ側パッド電極２５は、例えば、スパッタ法によって形成することができる。 After the step of removing the semiconductor stacked body 10 using the mask 50, as shown in FIG. 10, a protective film 60, a p-side pad electrode 25, and an n-side pad electrode 26 are formed. The protective film 60 covers the surface 11d, the convex portion 11f, the second surface 11e, the side surface, and the second insulating film 32 of the n-side semiconductor layer 11. As the protective film 60, for example, a silicon oxide film or a silicon nitride film can be used. The protective film 60 can be formed, for example, by the same method as the first insulating film 31. After forming the protective film 60, a part of the protective film 60 and a part of the second insulating film 32 on the second p-side electrode 22 in the region where the semiconductor stacked body 10 is not arranged are removed, and the second p-side electrode 22 is removed. A second p-side opening is formed to expose the second p-side opening. Further, a portion of the protective film 60 and a portion of the second insulating film 32 on the conductive member 24 in the region where the semiconductor stack 10 is not placed are removed to form a third n-side opening that exposes the conductive member 24. do. Then, the p-side pad electrode 25 is placed in the second p-side opening, and the n-side pad electrode 26 is placed in the third n-side opening. The p-side pad electrode 25 is electrically connected to the second p-side electrode 22 , and the n-side pad electrode 26 is electrically connected to the n-side electrode 23 via the conductive member 24 . The n-side pad electrode 26 and the p-side pad electrode 25 can be formed, for example, by sputtering.

この後、平面視において隣り合う半導体部１００の間の領域に位置する第２基板１０２及び接合部材１０４を少なくとも除去することで、本実施形態の発光素子１が得られる。平面視において隣り合う半導体部１００の間の領域に位置する第２基板１０２及び接合部材１０４は、例えば、レーザ光を照射することで除去することができる。図１１は、発光素子１の平面図である。図１０は、図１１のＸ-Ｘ線における断面図である。 Thereafter, at least the second substrate 102 and the bonding member 104 located in the region between the adjacent semiconductor parts 100 in plan view are removed, thereby obtaining the light emitting element 1 of this embodiment. The second substrate 102 and the bonding member 104 located in the region between the adjacent semiconductor parts 100 in plan view can be removed by, for example, irradiation with laser light. FIG. 11 is a plan view of the light emitting element 1. FIG. 10 is a sectional view taken along the line XX in FIG. 11.

発光素子１のｎ側半導体層１１は、第１領域１０ａにおいて、ｐ側半導体層１３が設けられた側と反対の側に複数の凸部１１ｆを含む。半導体積層体１０の積層方向における凸部１１ｆの高さｈは、第２領域１０ｂのｎ側半導体層１１の半導体積層体１０の積層方向における厚さｔより大きい。これにより、凸部１１ｆの高さｈを第２領域１０ｂのｎ側半導体層１１の厚さｔよりも小さくする場合に比べて、光取り出し効率を向上させることができる。第２領域１０ｂのｎ側半導体層１１の厚さｔは、第３面１１ｂと表面１１ｄとの間の最短距離を表す。凸部１１ｆの高さｈは、凸部１１ｆに隣接する凹部の底部と凸部１１ｆの先端部との間の半導体積層体１０の積層方向における距離を表す。 The n-side semiconductor layer 11 of the light-emitting element 1 includes a plurality of convex portions 11f on the side opposite to the side where the p-side semiconductor layer 13 is provided in the first region 10a. The height h of the convex portion 11f in the stacking direction of the semiconductor stack 10 is greater than the thickness t of the n-side semiconductor layer 11 of the second region 10b in the stacking direction of the semiconductor stack 10. Thereby, the light extraction efficiency can be improved compared to the case where the height h of the convex portion 11f is made smaller than the thickness t of the n-side semiconductor layer 11 in the second region 10b. The thickness t of the n-side semiconductor layer 11 in the second region 10b represents the shortest distance between the third surface 11b and the surface 11d. The height h of the convex portion 11f represents the distance in the stacking direction of the semiconductor stack 10 between the bottom of the concave portion adjacent to the convex portion 11f and the tip of the convex portion 11f.

ｎ側電極２３が接続する第３領域１０ｃの第２面１１ｅは凸部を含まない。すなわち、第３領域１０ｃには粗面が形成されないため、第３領域１０ｃの厚さが保たれているため、順方向電圧の上昇を低減することができる。 The second surface 11e of the third region 10c to which the n-side electrode 23 is connected does not include a convex portion. That is, since a rough surface is not formed in the third region 10c, the thickness of the third region 10c is maintained, so that an increase in forward voltage can be reduced.

以上、具体例を参照しつつ、本発明の実施形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。本発明の上述した実施形態を基にして、当業者が適宜設計変更して実施し得る全ての形態も、本発明の要旨を包含する限り、本発明の範囲に属する。その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものである。 The embodiments of the present invention have been described above with reference to specific examples. However, the present invention is not limited to these specific examples. All forms that can be implemented by appropriately modifying the design based on the above-described embodiments of the present invention by those skilled in the art also belong to the scope of the present invention as long as they encompass the gist of the present invention. In addition, those skilled in the art will be able to come up with various changes and modifications within the scope of the present invention, and these changes and modifications also fall within the scope of the present invention.

１…発光素子、１０…半導体積層体、１０ａ…第１領域、１０ｂ…第２領域、１０ｃ…第３領域、１１…ｎ側半導体層、１１ａ…第１面、１１ｅ…第２面、１１ｆ…凸部、１２…活性層、１３…ｐ側半導体層、２１…第１ｐ側電極、２２…第２ｐ側電極、２３…ｎ側電極、５０…マスク、５１…第１部分、５２…第２部分、９０…分離溝、１００…半導体部、１０１…第１基板、１０２…第２基板、Ｗ…ウェハ DESCRIPTION OF SYMBOLS 1... Light emitting element, 10... Semiconductor laminated body, 10a... First region, 10b... Second region, 10c... Third region, 11... N-side semiconductor layer, 11a... First surface, 11e... Second surface, 11f... Convex portion, 12... Active layer, 13... P-side semiconductor layer, 21... First p-side electrode, 22... Second p-side electrode, 23... N-side electrode, 50... Mask, 51... First portion, 52... Second portion , 90... Separation groove, 100... Semiconductor part, 101... First substrate, 102... Second substrate, W... Wafer

Claims

A step of preparing a semiconductor stack having an n-side semiconductor layer, an active layer, and a p-side semiconductor layer in this order, the step of preparing a semiconductor stack including an n-side semiconductor layer, an active layer, and a p-side semiconductor layer in the stacking direction of the semiconductor stack. a first region including a p-side semiconductor layer; and a second region located around the first region in plan view and including the n-side semiconductor layer but not the active layer and the p-side semiconductor layer in the stacking direction. a step of preparing the semiconductor laminate having;
forming a mask having a plurality of first portions on the surface of the n-side semiconductor layer in the first region;
a step of removing the semiconductor stack exposed from the mask, the step of forming a separation groove that separates the semiconductor stack into a plurality of semiconductor parts by removing the n-side semiconductor layer in the second region; , removing the first portion while forming a plurality of convex portions in the n-side semiconductor layer of the first region by removing the periphery of the first portion of the n-side semiconductor layer of the first region; A method for manufacturing a light emitting element, comprising the steps of:

2. The method of manufacturing a light emitting device according to claim 1, wherein the depth at which the periphery of the first portion of the n-side semiconductor layer in the first region is removed is greater than or equal to the depth of the separation trench.

In the step of preparing the semiconductor stack, the method further includes a third region surrounded by the first region in plan view and including the n-side semiconductor layer but not the active layer and the p-side semiconductor layer in the stacking direction. preparing the semiconductor stack having an n-side electrode on a first surface located on the p-side semiconductor layer side of the n-side semiconductor layer in the third region;
The light emitting device according to claim 1 or 2, wherein in the step of forming the mask, the mask further includes a second portion that covers a second surface of the third region located on the opposite side to the first surface. Method of manufacturing elements.

The step of preparing the semiconductor laminate includes:
preparing a wafer having a substrate, the n-side semiconductor layer, the active layer, and the p-side semiconductor layer in this order;
The first region, the second region, and the third region are formed by removing the p-side semiconductor layer, the active layer, and the n-side semiconductor layer from the p-side semiconductor layer side. process and
forming the n-side electrode on the first surface exposed by forming the third region;
removing the substrate and exposing the surface of the n-side semiconductor layer in the first region, the surface of the n-side semiconductor layer in the second region, and the second surface of the third region from the substrate; The method for manufacturing a light emitting element according to claim 3, comprising the step of:

In the step of preparing the semiconductor stack, the semiconductor stack is prepared in which the thickness of the second region in the stacking direction is 80% or less of the thickness of the first region in the stacking direction. 5. A method for manufacturing a light emitting device according to any one of 1 to 4.

6. The method for manufacturing a light emitting device according to claim 1, wherein the first portion has a circular shape in plan view.