JP7415895B2 - Multilayer ceramic electronic components - Google Patents
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Description
この発明は、積層セラミック電子部品に関する。 The present invention relates to a multilayer ceramic electronic component.
一般に、積層セラミック電子部品として、積層セラミックコンデンサは、チタン酸バリウムなどの誘電体セラミックスからなるセラミック焼結体（積層体）を用いて構成され、セラミック焼結体の内部には、セラミック層を介して重なり合うように複数の内部電極が形成されている。また、セラミック焼結体の一方端面上には、内部電極に電気的に接続されるように外部電極が形成され、他方端面上には、内部電極に電気的に接続されるように外部電極が形成されている。なお、それぞれの外部電極は、たとえば、Ｃｕ粉末にガラスフリット、樹脂バインダおよび溶剤を加えて混錬し、導電ペーストを焼成して形成した焼付電極層と、焼付電極層上に配置されるＮｉめっきやＳｎめっきで形成される第２の電極層および第３の電極層とを有している。 Generally, as a multilayer ceramic electronic component, a multilayer ceramic capacitor is constructed using a ceramic sintered body (laminated body) made of dielectric ceramic such as barium titanate, and the inside of the ceramic sintered body has a ceramic layer interposed therebetween. A plurality of internal electrodes are formed so as to overlap each other. Further, an external electrode is formed on one end surface of the ceramic sintered body so as to be electrically connected to the internal electrode, and an external electrode is formed on the other end surface so as to be electrically connected to the internal electrode. It is formed. Each external electrode is made of, for example, a baked electrode layer formed by adding and kneading Cu powder with glass frit, a resin binder, and a solvent and baking a conductive paste, and a Ni plating placed on the baked electrode layer. It has a second electrode layer and a third electrode layer formed by Sn plating.
しかしながら、特許文献１のように、セラミック焼結体上に形成する外部電極において、たとえば、Ｃｕ粉末にガラスフリット、樹脂バインダおよび溶剤を加えて混錬し、導電ペーストを焼成して焼付電極層を形成した場合、たとえば、積層セラミックコンデンサを実装基板に実装する際に実装機からの衝撃が電極材料の塑性変形によりエネルギー消費されにくいため、セラミック焼結体にその衝撃が伝わりやすく、場合によっては、セラミック焼結体にクラックが生じてしまうことが考えられる。
However, as in
また、特許文献１のような焼付電極層では、導電性を担保するため、フィラーとして比重が大きい金属粉が使用されており、焼結前の金属粉ペーストの安定性を担保するためにはポリマー等の添加剤が必要であり、その結果、高粘度となるため焼付電極層を薄くすることは困難である。そのため、積層セラミックコンデンサの低背化および高体積容量密度設計を実現することが困難であると考えられる。
In addition, in the baked electrode layer as in
それゆえに、この発明の主たる目的は、実装基板に対する実装時における耐衝撃性を有する積層セラミック電子部品を提供することである。 Therefore, a main object of the present invention is to provide a multilayer ceramic electronic component that has impact resistance when mounted on a mounting board.
この発明に係る積層セラミック電子部品は、積層された複数のセラミック層とセラミック層上に積層された複数の内部電極層とを含み、高さ方向に相対する第１の主面および第２の主面と、高さ方向に直交する幅方向に相対する第１の側面および第２側面と、高さ方向および幅方向に直交する長さ方向に相対する第１の端面および第２の端面と、を有する積層体と、第１の端面上、ならびに第１の主面上の一部、第１の側面上の一部および第２の側面上の一部に配置される第１の外部電極と、第２の端面上、ならびに第１の主面上の一部、第１の側面上の一部および第２の側面上の一部に配置される第２の外部電極と、を有し、第１の外部電極および第２の外部電極は、それぞれ導電性高分子からなる導電層と、導電層上に配置されるめっき層と、を有し、第１の外部電極および第２の外部電極の導電層は、それぞれ少なくとも第１の主面上の一部に配置されており、第１の外部電極および第２の外部電極のめっき層は、それぞれ導電層の表面および導電層が設けられていない第１の端面および第２の端面を覆うように配置され、かつ、内部電極層と直接的に接続されている、積層セラミック電子部品である。
A multilayer ceramic electronic component according to the present invention includes a plurality of stacked ceramic layers and a plurality of internal electrode layers stacked on the ceramic layers, and has a first main surface and a second main surface facing each other in the height direction. a first side surface and a second side surface facing each other in the width direction perpendicular to the height direction, and a first end surface and a second end surface facing each other in the length direction perpendicular to the height direction and the width direction; a first external electrode disposed on the first end surface, a portion of the first main surface, a portion of the first side surface, and a portion of the second side surface; , a second external electrode disposed on the second end surface, a part on the first main surface, a part on the first side surface and a part on the second side surface, The first external electrode and the second external electrode each have a conductive layer made of a conductive polymer and a plating layer disposed on the conductive layer. The conductive layer is disposed on at least a portion of the first main surface, and the plating layer of the first external electrode and the second external electrode are disposed on the surface of the conductive layer and the conductive layer is disposed on the surface of the conductive layer, respectively. The multilayer ceramic electronic component is arranged so as to cover a first end surface and a second end surface that are not covered by the present invention, and is directly connected to an internal electrode layer .
この発明に係る積層セラミック電子部品は、第１の端面上、ならびに第１の主面上の一部、第１の側面上の一部および第２の側面上の一部に配置される第１の外部電極と、第２の端面上、ならびに第１の主面上の一部、第１の側面上の一部および第２の側面上の一部に配置される第２の外部電極と、を有し、第１の外部電極および第２の外部電極は、それぞれ導電性高分子を含む導電層と、導電層上に配置されるめっき層と、を有し、第１の外部電極および第２の外部電極の導電層は、それぞれ少なくとも第１の主面上の一部に配置されているので、積層セラミック電子部品を実装基板に実装のする際に生じる実装機からの衝撃を和らげることが可能となる。その結果、積層セラミック電子部品にクラックが生じることを抑制することができる。
また、その導電層が、低粘度（低固形分濃度）の高分子溶液を使用するため、導電性高分子からなる導電層を薄く形成することが可能となる。その結果、積層セラミック電子部品をコンデンサとしたとき、積層セラミックコンデンサの低背化および高体積容量密度とする設計を実現することができる。
The multilayer ceramic electronic component according to the present invention provides a first end surface disposed on the first end surface, a portion on the first main surface, a portion on the first side surface, and a portion on the second side surface. a second external electrode disposed on the second end surface, a portion of the first main surface, a portion of the first side surface, and a portion of the second side surface; The first external electrode and the second external electrode each have a conductive layer containing a conductive polymer and a plating layer disposed on the conductive layer. Since the conductive layers of the second external electrodes are each arranged on at least a part of the first main surface, it is possible to soften the impact from the mounting machine that occurs when mounting the multilayer ceramic electronic component on the mounting board. It becomes possible. As a result, it is possible to suppress the occurrence of cracks in the multilayer ceramic electronic component.
Furthermore, since the conductive layer uses a polymer solution with low viscosity (low solid content concentration), it is possible to form a thin conductive layer made of conductive polymer. As a result, when a multilayer ceramic electronic component is used as a capacitor, it is possible to realize a design in which the multilayer ceramic capacitor has a low profile and high volume capacity density.
この発明によれば、実装基板に対する実装時における耐衝撃性を有する積層セラミック電子部品を提供し得る。 According to the present invention, it is possible to provide a multilayer ceramic electronic component that has impact resistance when mounted on a mounting board.
この発明の上述の目的、その他の目的、特徴および利点は、図面を参照して行う以下の発明を実施するための形態の説明から一層明らかとなろう。 The above-mentioned objects, other objects, features, and advantages of the present invention will become more apparent from the following description of the mode for carrying out the invention, which is given with reference to the drawings.
１．積層セラミックコンデンサ
（１）第１の実施の形態
この発明の実施の形態にかかる積層セラミック電子部品として積層セラミックコンデンサについて説明する。図１は、この発明の第１の実施の形態にかかる積層セラミックコンデンサの一例を示す外観斜視図である。図２は、図１に示す積層セラミックコンデンサの正面図である。図３ａは、この発明にかかる積層セラミックコンデンサを示す図１の線ＩＩＩ－ＩＩＩにおける断面図であり、図３ｂは、図３ａに示す積層セラミックコンデンサの変形例である。図４は、この発明の第１の実施の形態にかかる積層セラミックコンデンサを示す図１の線ＩＶ－ＩＶにおける断面図である。図５は、この発明の第１の実施の形態にかかる積層セラミックコンデンサを示す図３の線Ｖ－Ｖにおける断面図である。図６は、この発明の第１の実施の形態にかかる積層セラミックコンデンサを示す図３の線ＶＩ－ＶＩにおける断面図である。
1. Multilayer Ceramic Capacitor (1) First Embodiment A multilayer ceramic capacitor will be described as a multilayer ceramic electronic component according to an embodiment of the present invention. FIG. 1 is an external perspective view showing an example of a multilayer ceramic capacitor according to a first embodiment of the present invention. FIG. 2 is a front view of the multilayer ceramic capacitor shown in FIG. 1. FIG. 3a is a sectional view taken along line III--III in FIG. 1 showing a multilayer ceramic capacitor according to the present invention, and FIG. 3b is a modification of the multilayer ceramic capacitor shown in FIG. 3a. FIG. 4 is a sectional view taken along line IV-IV in FIG. 1, showing a multilayer ceramic capacitor according to the first embodiment of the present invention. FIG. 5 is a sectional view taken along line VV in FIG. 3, showing a multilayer ceramic capacitor according to the first embodiment of the invention. FIG. 6 is a sectional view taken along line VI-VI in FIG. 3, showing a multilayer ceramic capacitor according to the first embodiment of the invention.
図１ないし図４に示すように、積層セラミックコンデンサ１０は、たとえば、直方体状の積層体１２と、外部電極３０とを含む。
As shown in FIGS. 1 to 4, the multilayer
積層体１２は、積層された複数のセラミック層１４と複数の内部電極層１６とを有する。さらに、積層体１２は、高さ方向ｘに相対する第１の主面１２ａおよび第２の主面１２ｂと、高さ方向ｘに直交する幅方向ｙに相対する第１の側面１２ｃおよび第２の側面１２ｄと、高さ方向ｘおよび幅方向ｙに直交する長さ方向ｚに相対する第１の端面１２ｅおよび第２の端面１２ｆとを有する。この積層体１２には、角部および稜線部に丸みがつけられている。なお、角部とは、積層体の隣接する３面が交わる部分のことであり、稜線部とは、積層体の隣接する２面が交わる部分のことである。また、第１の主面１２ａおよび第２の主面１２ｂ、第１の側面１２ｃおよび第２の側面１２ｄ、ならびに第１の端面１２ｅおよび第２の端面１２ｆの一部または全部に凹凸などが形成されていてもよい。
The laminate 12 includes a plurality of stacked
セラミック層１４の枚数は、外層も含み、１０枚以上７００枚以下であることが好ましい。
The number of
積層体１２は、単数もしくは複数枚のセラミック層１４ｂとそれらの上に配置される複数枚の内部電極層１６から構成される内層部１８を有する。内層部１８では、複数枚の内部電極層１６が対向している。
The laminate 12 has an
積層体１２は、第１の主面１２ａ側に位置し、第１の主面１２ａと第１の主面１２ａ側の内層部１８の最表面とその最表面の一直線上との間に位置する複数のセラミック層１４ａから形成される第１の主面側外層部２０ａを有する。
同様に、積層体１２は、第２の主面１２ｂ側に位置し、第２の主面１２ｂと第２の主面１２ｂ側の内層部１８の最表面とその最表面の一直線上との間に位置する複数のセラミック層１４ａから形成される第２の主面側外層部２０ｂを有する。
The laminate 12 is located on the first
Similarly, the laminate 12 is located on the second
積層体１２は、第１の側面１２ｃ側に位置し、第１の側面１２ｃと第１の側面１２ｃ側の内層部１８の最表面との間に位置する複数のセラミック層１４ｂから形成される第１の側面側外層部２２ａを有する。
同様に、積層体１２は、第２の側面１２ｄ側に位置し、第２の側面１２ｄと第２の側面１２ｄ側の内層部１８の最表面との間に位置する複数のセラミック層１４ｂから形成される第２の側面側外層部２２ｂを有する。
The laminate 12 is located on the
Similarly, the laminate 12 is formed from a plurality of
積層体１２は、第１の端面側１２ｅ側に位置し、第１の端面１２ｅと第１の端面１２ｅ側の内層部１８の最表面との間に位置する複数のセラミック層１４ｂから形成される第１の端面側外層部２４ａを有する。
同様に、積層体１２は、第２の端面１２ｆ側に位置し、第２の端面１２ｆと第２の端面１２ｆ側の内層部１８の最表面との間に位置する複数のセラミック層１４ｂから形成される第２の端面側外層部２４ｂを有する。
The laminate 12 is formed from a plurality of
Similarly, the laminate 12 is formed from a plurality of
積層体１２の寸法は、特に限定されない。 The dimensions of the laminate 12 are not particularly limited.
セラミック層１４は、たとえば、セラミック材料として、誘電体材料により形成することができる。このような誘電体材料としては、たとえば、ＢａＴｉＯ3、ＣａＴｉＯ3、ＳｒＴｉＯ3、またはＣａＺｒＯ3などの成分を含む誘電体セラミックを用いることができる。上記の誘電体材料を主成分として含む場合、所望する積層体１２の特性に応じて、たとえば、Ｍｎ化合物、Ｆｅ化合物、Ｃｒ化合物、Ｃｏ化合物、Ｎｉ化合物などの主成分よりも含有量の少ない副成分を添加したものを用いてもよい。
The
なお、積層体１２に、圧電体セラミックを用いた場合、積層セラミック電子部品１は、セラミック圧電素子として機能する。圧電セラミック材料の具体例としては、たとえば、ＰＺＴ（チタン酸ジルコン酸鉛）系セラミック材料などが挙げられる。
また、積層体１２に、半導体セラミックを用いた場合、積層セラミック電子部品１は、サーミスタ素子として機能する。半導体セラミック材料の具体例としては、たとえば、スピネル系セラミック材料などが挙げられる。
また、積層体１２に、磁性体セラミックを用いた場合、積層セラミック電子部品１は、インダクタ素子として機能する。また、インダクタ素子として機能する場合は、内部電極層１６は、コイル状の導体となる。磁性体セラミック材料の具体例としては、たとえば、フェライトセラミック材料などが挙げられる。
In addition, when piezoelectric ceramic is used for the
Further, when a semiconductor ceramic is used for the laminate 12, the laminate ceramic
Furthermore, when a magnetic ceramic is used for the laminate 12, the laminate ceramic
焼成後のセラミック層１４の厚みは、０．４μｍ以上１０μｍ以下であることが好ましい。
The thickness of the
積層体１２は、複数の内部電極層１６として、複数の第１の内部電極層１６ａおよび複数の第２の内部電極層１６ｂを有する。複数の第１の内部電極層１６ａおよび複数の第２の内部電極層１６ｂは、積層体１２の高さ方向ｘに沿ってセラミック層１４を挟んで等間隔に交互に配置されるように埋設されている。
The laminate 12 has a plurality of first
第１の内部電極層１６ａは、第２の内部電極層１６ｂと対向する第１の対向電極部２６ａと、第１の内部電極層１６ａの一端側に位置し、第１の対向電極部２６ａから積層体１２の第１の端面１２ｅまでの第１の引出電極部２８ａとを有する。第１の引出電極部２８ａは、その端部が第１の端面１２ｅ側において、第１の端面１２ｅ、第１の側面１２ｃおよび第２の側面１２ｄに引き出され、露出している。
第１の内部電極層１６ａの形状は、図５に示すようにＴ字形状である。
The first
The shape of the first
第１の内部電極層１６ａの第１の対向電極部２６ａの形状は、特に限定されないが平面視矩形状であることが好ましい。もっとも、平面視コーナー部を丸められていたり、コーナー部を平面視斜めに形成したりしてよい（テーパー状）。また、どちらかに向かうにつれて傾斜がついている平面視テーパー状であってもよい。
Although the shape of the first opposing
第１の内部電極層１６ａの第１の引出電極部２８ａの形状は、特に限定されないが平面視矩形状であることが好ましい。もっとも、平面視コーナー部を丸められていたり、コーナー部を平面視斜めに形成したりしてよい（テーパー状）。また、どちらかに向かうにつれて傾斜がついている平面視テーパー状であってもよい。
Although the shape of the first
第２の内部電極層１６ｂは、第１の内部電極層１６ａと対向する第２の対向電極部２６ｂと、第２の内部電極層１６ｂの一端側に位置し、第２の対向電極部２６ｂから積層体１２の第２の端面１２ｆまでの第２の引出電極部２８ｂを有する。第２の引出電極部２８ｂは、その端部が第２の端面１２ｆ側において、第２の端面１２ｆ、第１の側面１２ｃおよび第２の側面１２ｄに引き出され、露出している。
第２の内部電極層１６ｂの形状は、図６に示すようにＴ字形状である。
The second
The shape of the second
第２の内部電極層１６ｂの第２の対向電極部２６ｂの形状は、特に限定されないが平面視矩形状であることが好ましい。もっとも、平面視コーナー部を丸められていたり、コーナー部を平面視斜めに形成したりしてよい（テーパー状）。また、どちらかに向かうにつれて傾斜がついている平面視テーパー状であってもよい。
Although the shape of the second opposing
第２の内部電極層１６ｂの第２の引出電極部２８ｂの形状は、特に限定されないが平面視矩形状であることが好ましい。もっとも、平面視コーナー部を丸められていたり、コーナー部を平面視斜めに形成したりしてよい（テーパー状）。また、どちらかに向かうにつれて傾斜がついている平面視テーパー状であってもよい。
Although the shape of the second
第１の内部電極層１６ａおよび第２の内部電極層１６ｂは、例えば、Ｎｉ、Ｃｕ、Ａｇ、Ｐｄ、Ａｕなどの金属や、Ａｇ－Ｐｄ合金等の、それらの金属の少なくとも一種を含む合金などの適宜の導電材料により構成することができる。
The first
内部電極層１６、すなわち第１の内部電極層１６ａおよび第２の内部電極層１６ｂのそれぞれの厚みは、０．２μｍ以上２．０μｍ以下であることが好ましい。
また、第１の内部電極層１６ａおよび第２の内部電極層１６ｂの枚数は、合わせて１５枚以上２００枚以下であることが好ましい。
The thickness of each of the internal electrode layers 16, that is, the first
Further, the total number of first
積層体１２の第１の端面１２ｅ側および第２の端面１２ｆ側には、図１ないし図３に示されるように、外部電極３０が配置される。
外部電極３０は、第１の外部電極３０ａおよび第２の外部電極３０ｂを有する。
As shown in FIGS. 1 to 3,
The
第１の外部電極３０ａは、第１の端面１２ｅの表面に配置され、第１の端面１２ｅから延伸して第１の主面１２ａの一部、ならびに第１の側面１２ｃの一部および第２の側面１２ｄの一部にも配置される。このとき、第１の外部電極３０ａは、第１の内部電極層１６ａの第１の引出電極部２８ａと電気的に接続される。
The first
第２の外部電極３０ｂは、第２の端面１２ｆの表面に配置され、第２の端面１２ｆから延伸して第１の主面１２ａの一部、ならびに第１の側面１２ｃの一部および第２の側面１２ｄの一部にも配置される。この場合、第２の外部電極３０ｂは、第２の内部電極層１６ｂの第２の引出電極部２８ｂと電気的に接続される。
The second
積層体１２内においては、第１の内部電極層１６ａの第１の対向電極部２６ａと第２の内部電極層１６ｂの第２の対向電極部２６ｂとがセラミック層１４を介して対向することにより、静電容量が形成されている。そのため、第１の内部電極層１６ａが接続された第１の外部電極３０ａと第２の内部電極層１６ｂが接続された第２の外部電極３０ｂとの間に、静電容量を得ることができ、コンデンサの特性が発現する。
In the laminate 12, the first opposing
なお、図１に示す積層体１２は、図７に示されるように、第１の内部電極層１６ａおよび第２の内部電極層１６ｂに加えて、第１の端面１２ｅおよび第２の端面１２ｆのどちらにも引き出されない浮き内部電極層１６ｃが設けられており、浮き内部電極層１６ｃによって、対向電極部２６ｃが複数に分割された構造としてもよい。例えば、図７（ａ）に示される２連、図７（ｂ）に示される３連、図７（ｃ）に示されるような４連構造であり、４連以上の構造でもよいことは言うまでもない。このように、対向電極部２６ｃを複数個に分割した構造とすることによって、対向する内部電極層１６ａ、１６ｂ、１６ｃ間において複数のコンデンサ成分が形成され、これらのコンデンサ成分が直列に接続された構成となる。そのため、それぞれのコンデンサ成分に印加される電圧が低くなり、積層セラミックコンデンサ１０の高耐圧化を図ることができる。
Note that, as shown in FIG. 7, the laminate 12 shown in FIG. A floating
外部電極３０は、導電性高分子からなる導電層３２と、導電層３２の表面に配置されるめっき層４０とを含む。
The
導電層３２は、それ自体で導電性を有している。
導電層３２は、第１の導電層３２ａおよび第２の導電層３２ｂを有する。
The
The
第１の導電層３２ａは、積層体１２の第１の端面１２ｅ側における第１の主面１２ａの表面の一部に配置される。
第２の導電層３２ｂは、積層体１２の第２の端面１２ｆ側における第１の主面１２ａの表面の一部に配置される。
The first
The second
なお、図３ｂに示すように、第１の導電層３２ａは、第１の端面１２ｅ側における第１の主面１２ａの表面の一部から連続して、第１の端面１２ｅの一部に配置されてもよい。このとき、第１の端面１２ｅの一部に配置される第１の導電層３２ａは、内部電極層１６にかからない、すなわち、内部電極層１６と電気的に接続されないように配置される。
同様に、第２の導電層３２ｂは、第２の端面１２ｆ側における第１の主面１２ａの表面の一部から連続して、第２の端面１２ｆの一部に配置されてもよい。このとき、第２の端面１２ｆの一部に配置される第２の導電層３２ｂは、内部電極層１６にかからない、すなわち、内部電極層１６と電気的に接続されないように配置される。
これにより、積層セラミックコンデンサ１０におけるＥＳＲが高くなることを防止することができる。
Note that, as shown in FIG. 3b, the first
Similarly, the second
Thereby, it is possible to prevent the ESR in the multilayer
導電層３２の導電性高分子としては、たとえば、少なくともポリピロール、ポリアニリン、ポリチオフェン、ＰＥＤＯＴ：ＰＳＳのいずれかを含む有機材料を有することが好ましい。これにより、溶解性が高く低粘度な導電性高分子溶液が作製でき、空気中で安定な導電性膜を形成できる。中でも、安定性の観点から、ＰＥＤＯＴ：ＰＳＳを用いることが、より好ましい。
なお、有機材料には、シランカップリング剤およびバインダを含んでもよい。
The conductive polymer of the
Note that the organic material may include a silane coupling agent and a binder.
導電層３２を形成する際に使用する導電性高分子の導電率は１００Ｓ／ｃｍ以上であることが好ましい。
The conductivity of the conductive polymer used in forming the
導電層３２の厚みは、２μｍ以下であることが好ましい。これにより、外部衝撃からの応力を吸収する効果を得ることができる。また、導電層３２の厚みは、０．０７μｍ以上であることがより好ましい。これにより、外部衝撃からの応力を吸収する効果をより顕著に得ることができる。
The thickness of the
なお、導電層３２の厚みは、第１の主面１２ａの一部に位置する導電層３２の第１の端面１２ｅと第２の端面１２ｆとを結ぶ長さ方向ｚの中央部における第１の主面１２ａと第２の主面１２ｂとを結ぶ高さ方向ｘの厚みである。
The thickness of the
めっき層４０は、第１のめっき層４０ａと第２のめっき層４０ｂとを含む。
Plating
第１のめっき層４０ａは、第１の導電層３２ａの表面、および第１の導電層３２ａが設けられていない第１の端面１２ｅを覆うように配置される。より具体的には、第１のめっき層４０ａは、第１の端面１２ｅ側の第１の主面１２ａ上の一部に配置されている第１の導電層３２ａの表面を完全に覆い、第１の端面１２ｅ側の第１の主面１２ａ上の一部に配置されている第１の導電層３２ａの表面から連続して第１の端面１２ｅ、第１の側面１２ｃおよび第２の側面１２ｄを覆うように配置される。このとき、第１のめっき層４０ａは、第１の内部電極層１６ａの第１の引出電極部２８ａと電気的に接続される。
なお、第１の導電層３２ａが、第１の端面１２ｅ側における第１の主面１２ａの表面の一部から連続して第１の端面１２ｅの一部に配置されている場合、第１のめっき層４０ａは、第１の端面１２ｅ側における第１の主面１２ａの表面の一部から連続して第１の端面１２ｅの一部に配置されている第１の導電層３２ａを完全に覆うように配置される。
The
Note that when the first
第２のめっき層４０ｂは、第２の導電層３２ｂの表面、および第２の導電層３２ｂが設けられていない第２の端面１２ｆを覆うように配置される。より具体的には、第２のめっき層４０ｂは、第２の端面１２ｆ側の第１の主面１２ａ上の一部に配置されている第２の導電層３２ｂの表面を完全に覆い、第２の端面１２ｆ側の第１の主面１２ａ上の一部に配置されている第２の導電層３２ｂの表面から連続して第２の端面１２ｆ、第１の側面１２ｃおよび第２の側面１２ｄを覆うように配置される。このとき、第２のめっき層４０ｂは、第２の内部電極層１６ｂの第２の引出電極部２８ｂと電気的に接続される。
なお、第２の導電層３２ｂが、第２の端面１２ｆ側における第１の主面１２ａの表面の一部から連続して第２の端面１２ｆの一部に配置されている場合、第２のめっき層４０ｂは、第２の端面１２ｆ側における第１の主面１２ａの表面の一部から連続して第２の端面１２ｆの一部に配置されている第２の導電層３２ｂを完全に覆うように配置される。
The
Note that when the second
めっき層４０は、複数層により形成されてもよい。
好ましくは、めっき層４０は、導電層３２を覆う下層めっき層４２と、下層めっき層４２を覆うように配置される中層めっき層４４と、中層めっき層４４を覆うように配置される上層めっき層４６とを含む。
めっき層一層あたりの厚みは、１μｍ以上１５μｍ以下であることが好ましい。
The
Preferably, the
The thickness of each plating layer is preferably 1 μm or more and 15 μm or less.
下層めっき層４２は、第１の下層めっき層４２ａおよび第２の下層めっき層４２ｂを有する。
The
第１の下層めっき層４２ａは、第１の導電層３２ａの表面および第１の導電層３２ａが設けられていない第１の端面１２ｅを覆うように配置されている。より具体的には、第１の下層めっき層４２ａは、第１の主面１２ａ上に配置される第１の導電層３２ａの表面を完全に覆い、第１の導電層３２ａの表面から連続して第１の端面１２ｅ、第１の側面１２ｃおよび第２の側面１２ｄを覆うように配置される。このとき、第１の下層めっき層４２ａは、第１の端面１２ｅ、第１の側面１２ｃおよび第２の側面１２ｄから露出される第１の内部電極層１６ａの第１の引出電極部２８ａと電気的に接続される。
The first
第２の下層めっき層４２ｂは、第２の導電層３２ｂの表面および第２の導電層３２ｂが設けられていない第２の端面１２ｆを覆うように配置されている。より具体的には、第２の下層めっき層４２ｂは、第１の主面１２ａ上に配置される第２の導電層３２ｂの表面を完全に覆い、第２の導電層３２ｂの表面から連続して第２の端面１２ｆ、第１の側面１２ｃおよび第２の側面１２ｄを覆うように配置される。このとき、第２の下層めっき層４２ｂは、第２の端面１２ｆ、第１の側面１２ｃおよび第２の側面１２ｄから露出される第２の内部電極層１６ｂの第２の引出電極部２８ｂと電気的に接続される。
The second
本実施の形態では、下層めっき層４２は、Ｃｕめっき層として形成されることが好ましい。下層めっき層４２が、Ｃｕめっき層として形成され、導電層３２の表面を覆うように設けられることで、めっき液の浸入を抑制する効果を有する。
下層めっき層４２の厚みは、５μｍ以上８μｍ以下であることが好ましい。
In this embodiment, the
The thickness of the
中層めっき層４４は、第１の中層めっき層４４ａおよび第２の中層めっき層４４ｂを有する。
The
第１の中層めっき層４４ａは、第１の下層めっき層４２ａを直接覆うように配置される。具体的には、第１の中層めっき層４４ａは、第１の下層めっき層４２ａの表面の第１の端面１２ｅに配置され、第１の下層めっき層４２ａの表面の第１の主面１２ａ、第１の側面１２ｃおよび第２の側面１２ｄにも至るように設けられていることが好ましい。
The first
第２の中層めっき層４４ｂは、第２の下層めっき層４２ｂを直接覆うように配置される。具体的には、第２の中層めっき層４４ｂは、第２の下層めっき層４２ｂの表面の第２の端面１２ｆに配置され、第２の下層めっき層４２ｂの表面の第１の主面１２ａ、第１の側面１２ｃおよび第２の側面１２ｄにも至るように設けられていることが好ましい。
The second
本実施の形態では、中層めっき層４４は、Ｃｕ、Ｎｉ、Ａｕ、Ｐｄ、Ａｇ－Ｐｄ合金、Ａｕ等から選ばれる少なくとも１つを含むことが好ましい。中でも、中層めっき層４４はＮｉめっき層として形成されることが好ましい。中層めっき層４４が、Ｎｉめっき層として形成され、下層めっき層４２の表面を覆うように設けられることで、下層めっき層４２が積層セラミックコンデンサ１０を実装基板に実装する際の半田によって侵食されることを防止することができる。
中層めっき層４４の厚みは、２μｍ以上４μｍ以下程度であることが好ましい。
In this embodiment, the
The thickness of the
上層めっき層４６は、第１の上層めっき層４６ａおよび第２の上層めっき層４６ｂを有する。
The
第１の上層めっき層４６ａは、第１の中層めっき層４４ａを直接覆うように配置される。具体的には、第１の上層めっき層４６ａは、第１の中層めっき層４４ａの表面の第１の端面１２ｅに配置され、第１の中層めっき層４４ａの表面の第１の主面１２ａ、第１の側面１２ｃおよび第２の側面１２ｄにも至るように設けられていることが好ましい。
The first
第２の上層めっき層４６ｂは、第２の中層めっき層４４ｂを直接覆うように配置される。具体的には、第２の上層めっき層４６ｂは、第２の中層めっき層４４ｂの表面の第２の端面１２ｆに配置され、第２の中層めっき層４４ｂの表面の第１の主面１２ａ、第１の側面１２ｃおよび第２の側面１２ｄにも至るように設けられていることが好ましい。
The second
本実施の形態では、上層めっき層４６は、Ｃｕ、Ｎｉ、Ｓｎ、Ａｕ、Ｐｄ、Ａｇ－Ｐｄ合金、Ａｕ等から選ばれる少なくとも１つを含むことが好ましい。中でも、上層めっき層４６はＳｎめっき層として形成されることが好ましい。上層めっき層４６が、Ｓｎめっき層として形成され、中層めっき層４４の表面を覆うように設けられることで、積層セラミックコンデンサ１０を実装基板に実装する際の半田の濡れ性を向上させ、積層セラミックコンデンサ１０を容易に実装することができる。
上層めっき層４６の厚みは、２μｍ以上４μｍ以下程度であることが好ましい。
In this embodiment, the
The thickness of the
なお、本実施の形態にかかる外部電極３０では、めっき層４０として、下層めっき層４２、中層めっき層４４および上層めっき層４６が３層に形成されているが、これに限るものではなく、下層めっき層４２のみが形成されていてもよく、中層めっき層４４のみが形成されていてもよく、上層めっき層４６のみが形成されていてもよい。
Note that in the
積層セラミックコンデンサ１０の長さ方向ｚの寸法をＬ寸法とし、積層セラミック電子部品１の高さ方向ｘの寸法をＴ寸法とし、積層セラミック電子部品１の幅方向ｙの寸法をＷ寸法とする。
積層セラミック電子部品１の寸法は、長さ方向ｚのＬ寸法が０．２ｍｍ以上５．０ｍｍ以下、幅方向ｙのＷ寸法が０．２ｍｍ以上５．０ｍｍ以下、高さ方向ｘのＴ寸法が０．０４ｍｍ以上０．３ｍｍ以下である。
なお、積層セラミックコンデンサ１０の第１の主面１２ａおよび第２の主面１２ｂを結ぶ高さ方向ｘのＴ寸法は、４０μｍ≦Ｔ≦２００μｍであることが好ましい。これにより、本発明の積層セラミックコンデンサ１０の耐衝撃性に関する効果がより顕著に現れる。
また、積層セラミックコンデンサ１０の寸法は、マイクロスコープにより測定することができる。
The dimension of the multilayer
The dimensions of the multilayer ceramic
Note that the T dimension in the height direction x connecting the first
Furthermore, the dimensions of the multilayer
図１に示す積層セラミックコンデンサ１０は、導電性高分子からなる導電層３２が第１の主面１２ａの一部に配置され、めっき層４０が導電層３２の表面および導電層３２が設けられていない第１の端面１２ｅおよび第２の端面１２ｆを覆うように配置されているので、積層セラミックコンデンサ１０を実装基板に実装のする際に生じる実装機からの衝撃を和らげることが可能となる。その結果、積層セラミックコンデンサ１０にクラックが生じることを抑制することができる。
In the multilayer
また、図１に示す積層セラミックコンデンサ１０によれば、導電層３２を形成する際に、低粘度（低固形分濃度）の高分子溶液を使用するため、導電性高分子からなる導電層３２を薄く形成することが可能となる。その結果、積層セラミックコンデンサ１０の低背化および高体積容量密度とする設計を実現することができる。
Furthermore, according to the multilayer
（２）第１の実施の形態の変形例
次に、この発明の第１の実施の形態の変形例に係る積層セラミック電子部品の一例として、積層セラミックコンデンサについて説明する。なお、本実施の形態では、積層セラミック電子部品の変形例の一例として積層セラミックコンデンサ１１０について説明するが、積層セラミックコンデンサに限定されない。
本発明の変形例である積層セラミックコンデンサ１１０は、導電層１３２が、第１の主面１２ａのみならず、第１の側面１２ｃおよび第２の側面１２ｄの一部に配置しており、内部電極層１１６が矩形状に形成されている点を除いて、積層セラミックコンデンサ１０の構成と同様のものである。従って、積層セラミックコンデンサ１０と同一の部分には、同一の符号を付してその説明は省略する。
(2) Modification of the first embodiment Next, a multilayer ceramic capacitor will be described as an example of a multilayer ceramic electronic component according to a modification of the first embodiment of the present invention. Note that in this embodiment, a multilayer
In the multilayer
図８は、この発明の第１の実施の形態の変形例にかかる積層セラミックコンデンサの一例を示す外観斜視図である。図９は、図８に示す積層セラミックコンデンサの正面図である。図１０は、この発明にかかる積層セラミックコンデンサを示す図８の線Ｘ－Ｘにおける断面図である。図１１は、この発明の第１の実施の形態の変形例にかかる積層セラミックコンデンサを示す図８の線ＸＩ－ＸＩにおける断面図である。図１２は、この発明の第１の実施の形態の変形例にかかる積層セラミックコンデンサを示す図１０の線ＸＩＩ－ＸＩＩにおける断面図である。図１３は、この発明の第１の実施の形態の変形例にかかる積層セラミックコンデンサを示す図１０の線ＶＩ－ＶＩにおける断面図である。 FIG. 8 is an external perspective view showing an example of a multilayer ceramic capacitor according to a modification of the first embodiment of the present invention. FIG. 9 is a front view of the multilayer ceramic capacitor shown in FIG. 8. FIG. 10 is a sectional view taken along line XX in FIG. 8 showing a multilayer ceramic capacitor according to the present invention. FIG. 11 is a sectional view taken along line XI-XI in FIG. 8, showing a multilayer ceramic capacitor according to a modification of the first embodiment of the invention. FIG. 12 is a sectional view taken along line XII-XII in FIG. 10, showing a multilayer ceramic capacitor according to a modification of the first embodiment of the present invention. FIG. 13 is a sectional view taken along line VI-VI in FIG. 10, showing a multilayer ceramic capacitor according to a modification of the first embodiment of the present invention.
積層体１２は、複数の内部電極層１１６として、たとえば略矩形状の複数の第１の内部電極層１１６ａおよび複数の第２の内部電極層１１６ｂを有する。複数の第１の内部電極層１１６ａおよび複数の第２の内部電極層１１６ｂは、積層体１２の高さ方向ｘに沿ってセラミック層１４を挟んで等間隔に交互に配置されるように埋設されている。
The laminate 12 has, as the plurality of internal electrode layers 116, a plurality of first
第１の内部電極層１１６ａは、第２の内部電極層１１６ｂと対向する第１の対向電極部１２６ａと、第１の内部電極層１１６ａの一端側に位置し、第１の対向電極部１２６ａから積層体１２の第１の端面１２ｅまでの第１の引出電極部１２８ａとを有する。第１の引出電極部１２８ａは、その端部が第１の端面１２ｅに引き出され、露出している。
The first
第１の内部電極層１１６ａの第１の対向電極部１２６ａの形状は、特に限定されないが平面視矩形状であることが好ましい。もっとも、平面視コーナー部を丸められていたり、コーナー部を平面視斜めに形成したりしてよい（テーパー状）。また、どちらかに向かうにつれて傾斜がついている平面視テーパー状であってもよい。
Although the shape of the first opposing
第１の内部電極層１１６ａの第１の引出電極部１２８ａの形状は、特に限定されないが平面視矩形状であることが好ましい。もっとも、平面視コーナー部を丸められていたり、コーナー部を平面視斜めに形成したりしてよい（テーパー状）。また、どちらかに向かうにつれて傾斜がついている平面視テーパー状であってもよい。
Although the shape of the first
第１の内部電極層１１６ａの第１の対向電極部１２６ａの幅と、第１の内部電極層１１６ａの第１の引出電極部１２８ａの幅は、同じ幅で形成されていてもよく、どちらか一方が、幅が狭く形成されていてもよい。
The width of the first
第２の内部電極層１１６ｂは、第１の内部電極層１１６ａと対向する第２の対向電極部１２６ｂと、第２の内部電極層１１６ｂの一端側に位置し、第２の対向電極部１２６ｂから積層体１２の第２の端面１２ｆまでの第２の引出電極部１２８ｂを有する。第２の引出電極部１２８ｂは、その端部が第２の端面１２ｆに引き出され、露出している。
The second
第２の内部電極層１１６ｂの第２の対向電極部１２６ｂの形状は、特に限定されないが平面視矩形状であることが好ましい。もっとも、平面視コーナー部を丸められていたり、コーナー部を平面視斜めに形成したりしてよい（テーパー状）。また、どちらかに向かうにつれて傾斜がついている平面視テーパー状であってもよい。
Although the shape of the second opposing
第２の内部電極層１１６ｂの第２の引出電極部１２８ｂの形状は、特に限定されないが平面視矩形状であることが好ましい。もっとも、平面視コーナー部を丸められていたり、コーナー部を平面視斜めに形成したりしてよい（テーパー状）。また、どちらかに向かうにつれて傾斜がついている平面視テーパー状であってもよい。
Although the shape of the second
第２の内部電極層１１６ｂの第２の対向電極層１２６ｂの幅と、第２の内部電極層１１６ｂの第２の引出電極部１２８ｂの幅は、同じ幅で形成されていてもよく、どちらか一方が、幅が狭く形成されていてもよい。
The width of the second opposing
内部電極層１１６の材料は、内部電極層１６の材料と共通であるので、その説明を省略する。また、内部電極層１１６の厚みや積層する枚数も内部電極層１６と共通であるので、その説明を省略する。
The material of the
積層体１２の第１の端面１２ｅ側および第２の端面１２ｆ側には、図８ないし図１１に示されるように、外部電極３０が配置される。
外部電極３０は、第１の外部電極３０ａおよび第２の外部電極３０ｂを有する。
As shown in FIGS. 8 to 11,
The
第１の外部電極３０ａは、第１の端面１２ｅの表面に配置され、第１の端面１２ｅから延伸して第１の主面１２ａの一部、ならびに第１の側面１２ｃの一部および第２の側面１２ｄの一部にも配置される。このとき、第１の外部電極３０ａは、第１の内部電極層１１６ａの第１の引出電極部１２８ａと電気的に接続される。
The first
第２の外部電極３０ｂは、第２の端面１２ｆの表面に配置され、第２の端面１２ｆから延伸して第１の主面１２ａの一部、ならびに第１の側面１２ｃの一部および第２の側面１２ｄの一部にも配置される。この場合、第２の外部電極３０ｂは、第２の内部電極層１１６ｂの第２の引出電極部１２８ｂと電気的に接続される。
The second
外部電極３０は、導電性高分子からなる導電層１３２と、導電層１３２の表面に配置されるめっき層４０とを含む。
導電層１３２は、それ自体で導電性を有している。
導電層１３２は、第１の導電層１３２ａおよび第２の導電層１３２ｂを有する。
The
The
第１の導電層１３２ａは、積層体１２の第１の端面１２ｅ側における第１の主面１２ａの表面の一部に配置され、さらに、第１の主面１２ａの一部から連続して、第１の端面１２ｅの一部、ならびに第１の側面１２ｃの一部および第２の側面１２ｄの一部に配置される。このとき、第１の端面１２ｅの一部に配置される第１の導電層１３２ａは、内部電極層１１６にかからない、すなわち、内部電極層１１６と電気的に接続されないように配置される。
The first
第２の導電層１３２ｂは、積層体１２の第２の端面１２ｆ側における第１の主面１２ａの表面の一部に配置され、さらに、第１の主面１２ａの一部から連続して、第２の端面１２ｆの一部、ならびに第１の側面１２ｃの一部および第２の側面１２ｄの一部に配置される。このとき、このとき、第２の端面１２ｆの一部に配置される第２の導電層１３２ｂは、内部電極層１１６にかからない、すなわち、内部電極層１１６と電気的に接続されないように配置される。
The second
これにより、積層セラミックコンデンサ１０におけるＥＳＲが高くなることを防止することができる。
Thereby, it is possible to prevent the ESR in the multilayer
めっき層４０は、第１のめっき層４０ａと第２のめっき層４０ｂとを含む。
Plating
第１のめっき層４０ａは、第１の導電層１３２ａの表面、第１の導電層１３２ａが設けられている第１の端面１２ｅ、第１の側面１２ｃの一部および第２の側面１２ｄの一部を覆うように配置される。より具体的には、第１のめっき層４０ａは、第１の端面１２ｅ側の第１の主面１２ａ上の一部に配置されている第１の導電層１３２ａの表面を完全に覆い、第１の端面１２ｅ側の第１の主面１２ａ上の一部に配置されている第１の導電層１３２ａの表面から連続して第１の端面１２ｅ、第１の側面１２ｃの一部および第２の側面１２ｄの一部を覆うように配置される。このとき、第１のめっき層４０ａは、第１の内部電極層１１６ａの第１の引出電極部１２８ａと電気的に接続される。
The
なお、第１の導電層１３２ａが、第１の端面１２ｅ側における第１の主面１２ａの表面の一部から連続して第１の端面１２ｅの一部、第１の側面１２ｃの一部および第２の側面１２ｄの一部に配置されている場合、第１のめっき層４０ａは、第１の端面１２ｅ側における第１の主面１２ａの表面の一部から連続して第１の端面１２ｅの一部、第１の側面１２ｃの一部および第２の側面１２ｄの一部に配置されている第１の導電層１３２ａを完全に覆うように配置される。
Note that the first
第２のめっき層４０ｂは、第２の導電層１３２ｂの表面、第２の導電層１３２ｂが設けられている第２の端面１２ｆ、第１の側面１２ｃの一部および第２の側面１２ｄの一部を覆うように配置される。より具体的には、第２のめっき層４０ｂは、第２の端面１２ｆ側の第１の主面１２ａ上の一部に配置されている第２の導電層１３２ｂの表面を完全に覆い、第２の端面１２ｆ側の第１の主面１２ａ上の一部に配置されている第２の導電層１３２ｂの表面から連続して第２の端面１２ｆ、第１の側面１２ｃの一部および第２の側面１２ｄの一部を覆うように配置される。このとき、第２のめっき層４０ｂは、第２の内部電極層１１６ｂの第２の引出電極部１２８ｂと電気的に接続される。
The
なお、第２の導電層１３２ｂが、第２の端面１２ｆ側における第１の主面１２ａの表面の一部から連続して第２の端面１２ｆの一部、第１の側面１２ｃの一部および第２の側面１２ｄの一部に配置されている場合、第２のめっき層４０ｂは、第２の端面１２ｆ側における第１の主面１２ａの表面の一部から連続して第２の端面１２ｆの一部、第１の側面１２ｃの一部および第２の側面１２ｄの一部に配置されている第２の導電層１３２ｂを完全に覆うように配置される。
Note that the second
図８ないし図１３に示す第１の実施の形態の変形例に係る積層セラミックコンデンサ１１０では、第１の実施の形態に係る積層セラミックコンデンサ１０と同一の効果を奏する。
The multilayer
（３）第２の実施の形態
次に、この発明の第２の実施の形態にかかる積層セラミックコンデンサ１０Ａについて説明する。
図１４は、この発明の第２の実施の形態にかかる積層セラミックコンデンサの一例を示す外観斜視図である。図１５は、図１４に示す積層セラミックコンデンサの正面図である。図１６ａは、この発明の実施の形態にかかる積層セラミックコンデンサを示す図１４の線ＸＶＩ－ＸＶＩにおける断面図であり、図１６ｂは、図１６ａに示す積層セラミックコンデンサの変形例である。図１７は、この発明の実施の形態にかかる積層セラミックコンデンサを示す図１４の線ＸＶＩＩ－ＸＶＩＩにおける断面図である。図１８は、この発明の第１の実施の形態の変形例にかかる積層セラミックコンデンサを示す図１６の線ＸＶＩＩＩ－ＸＶＩＩＩにおける断面図である。図１９は、この発明の第１の実施の形態の変形例にかかる積層セラミックコンデンサを示す図１６の線ＸＩＸ－ＸＩＸにおける断面図である。
なお、図１４ないし図１９に示す積層セラミックコンデンサ１０Ａにおいて、図１ないし図６に示した積層セラミックコンデンサ１０と同一の部分には、同一の符号を付し、その説明を省略する。
(3) Second Embodiment Next, a multilayer
FIG. 14 is an external perspective view showing an example of a multilayer ceramic capacitor according to a second embodiment of the invention. FIG. 15 is a front view of the multilayer ceramic capacitor shown in FIG. 14. 16a is a sectional view taken along line XVI-XVI in FIG. 14 showing a multilayer ceramic capacitor according to an embodiment of the invention, and FIG. 16b is a modification of the multilayer ceramic capacitor shown in FIG. 16a. FIG. 17 is a cross-sectional view taken along line XVII-XVII in FIG. 14 showing a multilayer ceramic capacitor according to an embodiment of the present invention. FIG. 18 is a sectional view taken along line XVIII-XVIII in FIG. 16, showing a multilayer ceramic capacitor according to a modification of the first embodiment of the present invention. FIG. 19 is a sectional view taken along line XIX-XIX in FIG. 16, showing a multilayer ceramic capacitor according to a modification of the first embodiment of the present invention.
In the multilayer
図１４ないし図１９に示す積層セラミックコンデンサ１０Ａの構成が図１ないし図６に示す積層セラミックコンデンサ１０の構成と異なる点は、導電層３２が、第１の主面１２ａだけでなく第２の主面１２ｂにも配置されており、めっき層４０も第２の主面１２ｂの一部を覆うように配置される結果、外部電極３０が、第２の主面１２ｂにも配置されている点である。
The structure of the multilayer
積層セラミックコンデンサ１０Ａは、積層体１２と、外部電極３０とを有する。
The multilayer
積層体１２は、複数のセラミック層１４と複数の内部電極層１６とを含む。
積層体１２は、第１の側面１２ｃと第２の側面１２ｄとを結ぶ幅方向ｙにおいて、複数の内部電極層１６がセラミック層１４を介して積層されている。
In the laminate 12, a plurality of internal electrode layers 16 are laminated with
積層体１２の第１の端面１２ｅ側および第２の端面１２ｆ側には、図１４ないし図１７に示されるように、外部電極３０が配置される。
外部電極３０は、第１の外部電極３０ａおよび第２の外部電極３０ｂを有する。
As shown in FIGS. 14 to 17,
The
第１の外部電極３０ａは、第１の端面１２ｅの表面に配置され、第１の端面１２ｅから延伸して第１の主面１２ａの一部および第２の主面１２ｂの一部、ならびに第１の側面１２ｃの一部および第２の側面１２ｄの一部にも配置される。このとき、第１の外部電極３０ａは、第１の内部電極層１６ａの第１の引出電極部２８ａと電気的に接続される。
The first
第２の外部電極３０ｂは、第２の端面１２ｆの表面に配置され、第２の端面１２ｆから延伸して第１の主面１２ａの一部および第２の主面１２ｂの一部、ならびに第１の側面１２ｃの一部および第２の側面１２ｄの一部にも配置される。この場合、第２の外部電極３０ｂは、第２の内部電極層１６ｂの第２の引出電極部２８ｂと電気的に接続される。
The second
積層体１２内においては、第１の内部電極層１６ａの第１の対向電極部２６ａと第２の内部電極層１６ｂの第２の対向電極部２６ｂとがセラミック層１４を介して対向することにより、静電容量が形成されている。そのため、第１の内部電極層１６ａが接続された第１の外部電極３０ａと第２の内部電極層１６ｂが接続された第２の外部電極３０ｂとの間に、静電容量を得ることができ、コンデンサの特性が発現する。
In the laminate 12, the first opposing
外部電極３０は、導電性高分子からなる導電層３２と、導電層３２の表面に配置されるめっき層４０とを含む。
The
導電層３２は、それ自体で導電性を有している。
導電層３２は、第１の導電層３２ａ、第２の導電層３２ｂ、第３の導電層３２ｃおよび第４の導電層３２ｄを有する。
The
The
第１の導電層３２ａは、積層体１２の第１の端面１２ｅ側における第１の主面１２ａの表面の一部に配置される。
第２の導電層３２ｂは、積層体１２の第２の端面１２ｆ側における第１の主面１２ａの表面の一部に配置される。
第３の導電層３２ｃは、積層体１２の第１の端面１２ｅ側における第２の主面１２ｂの表面の一部に配置される。
第４の導電層３２ｄは、積層体１２の第２の端面１２ｆ側における第２の主面１２ｂの表面の一部に配置される。
The first
The second
The third
The fourth
なお、図１６ｂに示すように、第１の導電層３２ａは、第１の端面１２ｅ側における第１の主面１２ａの表面の一部から連続して、第１の端面１２ｅの一部に配置されてもよい。このとき、第１の端面１２ｅの一部に配置される第１の導電層３２ａは、内部電極層１６にかからない、すなわち、内部電極層１６と電気的に接続されないように配置される。
同様に、第２の導電層３２ｂは、第２の端面１２ｆ側における第１の主面１２ａの表面の一部から連続して、第２の端面１２ｆの一部に配置されてもよい。このとき、第２の端面１２ｆの一部に配置される第２の導電層３２ｂは、内部電極層１６にかからない、すなわち、内部電極層１６と電気的に接続されないように配置される。
これにより、積層セラミックコンデンサ１０におけるＥＳＲが高くなることを防止することができる。
Note that, as shown in FIG. 16b, the first
Similarly, the second
Thereby, it is possible to prevent the ESR in the multilayer
また、図１６ｂに示すように、第３の導電層３２ｃは、第１の端面１２ｅ側における第２の主面１２ｂの表面の一部から連続して、第１の端面１２ｅの一部に配置されてもよい。このとき、第１の端面１２ｅの一部に配置される第３の導電層３２ｃは、内部電極層１６にかからない、すなわち、内部電極層１６と電気的に接続されないように配置される。
同様に、第４の導電層３２ｄは、第２の端面１２ｆ側における第２の主面１２ｂの表面の一部から連続して、第２の端面１２ｆの一部に配置されてもよい。このとき、第２の端面１２ｆの一部に配置される第４の導電層３２ｄは、内部電極層１６にかからない、すなわち、内部電極層１６と電気的に接続されないように配置される。
これにより、積層セラミックコンデンサ１０におけるＥＳＲが高くなることを防止することができる。
Further, as shown in FIG. 16b, the third
Similarly, the fourth
Thereby, it is possible to prevent the ESR in the multilayer
導電層３２の導電性高分子としては、たとえば、少なくともポリピロール、ポリアニリン、ポリチオフェン、ＰＥＤＯＴ：ＰＳＳのいずれかを含む有機材料を有することが好ましい。これにより、溶解性が高く低粘度な導電性高分子溶液が作製でき、空気中で安定な導電性膜を形成できる。中でも、安定性の観点から、ＰＥＤＯＴ：ＰＳＳを用いることが、より好ましい。
なお、有機材料には、シランカップリング剤およびバインダを含んでもよい。
The conductive polymer of the
Note that the organic material may include a silane coupling agent and a binder.
導電層３２を形成する際に使用する導電性高分子の導電率は１００Ｓ／ｃｍ以上であることが好ましい。
The conductivity of the conductive polymer used in forming the
導電層３２の厚みは、２μｍ以下であることが好ましい。これにより、外部衝撃からの応力を吸収する効果を得ることができる。また、導電層３２の厚みは、０．０７μｍ以上であることがより好ましい。これにより、外部衝撃からの応力を吸収する効果をより顕著に得ることができる。
The thickness of the
なお、導電層３２の厚みは、第１の主面１２ａの一部に位置する導電層３２の第１の端面１２ｅと第２の端面１２ｆとを結ぶ長さ方向ｚの中央部における第１の主面１２ａと第２の主面１２ｂとを結ぶ高さ方向ｘの厚みである。
The thickness of the
めっき層４０は、第１のめっき層４０ａと第２のめっき層４０ｂとを含む。
Plating
第１のめっき層４０ａは、第１の導電層３２ａの表面、第３の導電層３２ｃの表面、ならびに第１の導電層３２ａおよび第３の導電層３２ｃが設けられていない第１の端面１２ｅを覆うように配置される。より具体的には、第１のめっき層４０ａは、第１の端面１２ｅ側の第１の主面１２ａ上の一部に配置されている第１の導電層３２ａの表面を完全に覆い、第１の端面１２ｅ側の第２の主面１２ｂ上の一部に配置されている第３の導電層３２ｃを完全に覆い、第１の端面１２ｅ側の第１の主面１２ａ上の一部に配置されている第１の導電層３２ａの表面および第１の端面１２ｅ側の第２の主面１２ｂ上の一部に配置されている第３の導電層３２ｃの表面から連続して第１の端面１２ｅ、第１の側面１２ｃおよび第２の側面１２ｄを覆うように配置される。このとき、第１のめっき層４０ａは、第１の内部電極層１６ａの第１の引出電極部２８ａと電気的に接続される。
The
なお、第１の導電層３２ａが、第１の端面１２ｅ側における第１の主面１２ａの表面の一部から連続して第１の端面１２ｅの一部に配置され、第３の導電層３２ｃが、第１の端面１２ｅ側における第２の主面１２ｂの表面の一部から連続して第１の端面１２ｅの一部に配置されている場合、第１のめっき層４０ａは、第１の端面１２ｅ側における第１の主面１２ａの表面の一部から連続して第１の端面１２ｅの一部に配置されている第１の導電層３２ａおよび第１の端面１２ｅ側における第２の主面１２ｂの表面の一部から連続して第１の端面１２ｅの一部に配置されている第３の導電層３２ｃを完全に覆うように配置される。
Note that the first
第２のめっき層４０ｂは、第２の導電層３２ｂの表面、第４の導電層３２ｄの表面、ならびに第２の導電層３２ｂおよび第４の導電層３２ｄが設けられていない第２の端面１２ｆを覆うように配置される。より具体的には、第２のめっき層４０ｂは、第２の端面１２ｆ側の第１の主面１２ａ上の一部に配置されている第２の導電層３２ｂの表面を完全に覆い、第２の端面１２ｆ側の第２の主面１２ｂ上の一部に配置されている第４の導電層３２ｄを完全に覆い、第２の端面１２ｆ側の第１の主面１２ａ上の一部に配置されている第２の導電層３２ｂの表面および第２の端面１２ｆ側の第２の主面１２ｂ上の一部に配置されている第４の導電層３２ｄの表面から連続して第２の端面１２ｆ、第１の側面１２ｃおよび第２の側面１２ｄを覆うように配置される。このとき、第２のめっき層４０ｂは、第２の内部電極層１６ｂの第２の引出電極部２８ｂと電気的に接続される。
The
なお、第２の導電層３２ｂが、第２の端面１２ｆ側における第１の主面１２ａの表面の一部から連続して第２の端面１２ｆの一部に配置され、第４の導電層３２ｄが、第２の端面１２ｆ側における第２の主面１２ｂの表面の一部から連続して第２の端面１２ｆの一部に配置されている場合、第２のめっき層４０ｂは、第２の端面１２ｆ側における第１の主面１２ａの表面の一部から連続して第２の端面１２ｆの一部に配置されている第２の導電層３２ｂおよび第２の端面１２ｆ側における第２の主面１２ｂの表面の一部から連続して第２の端面１２ｆの一部に配置されている第４の導電層３２ｄを完全に覆うように配置される。
Note that the second
めっき層４０は、複数層により形成されてもよい。
好ましくは、めっき層４０は、導電層３２を覆う下層めっき層４２と、下層めっき層４２を覆うように配置される中層めっき層４４と、中層めっき層４４を覆うように配置される上層めっき層４６とを含む。
めっき層一層あたりの厚みは、１μｍ以上１５μｍ以下であることが好ましい。
The
Preferably, the
The thickness of each plating layer is preferably 1 μm or more and 15 μm or less.
下層めっき層４２は、第１の下層めっき層４２ａおよび第２の下層めっき層４２ｂを有する。
The
第１の下層めっき層４２ａは、第１の導電層３２ａの表面、第３の導電層３２ｃの表面ならびに第１の導電層３２ａおよび第３の導電層３２ｃが設けられていない第１の端面１２ｅを覆うように配置されている。より具体的には、第１の下層めっき層４２ａは、第１の端面１２ｅ側の第１の主面１２ａ上に配置される第１の導電層３２ａの表面を完全に覆い、第１の端面１２ｅ側の第２の主面１２ｂ上の一部に配置されている第３の導電層３２ｃを完全に覆い、第１の導電層３２ａの表面および第３の導電層３２ｃの表面から連続して第１の端面１２ｅ、第１の側面１２ｃおよび第２の側面１２ｄを覆うように配置される。このとき、第１の下層めっき層４２ａは、第１の端面１２ｅ、第１の側面１２ｃおよび第２の側面１２ｄから露出される第１の内部電極層１６ａの第１の引出電極部２８ａと電気的に接続される。
The first
第２の下層めっき層４２ｂは、第２の導電層３２ｂの表面、第４の導電層３２ｄの表面ならびに第２の導電層３２ｂおよび第４の導電層３２ｄが設けられていない第２の端面１２ｆを覆うように配置されている。より具体的には、第２の下層めっき層４２ｂは、第２の端面１２ｆ側の第１の主面１２ａ上に配置される第２の導電層３２ｂの表面を完全に覆い、第２の端面１２ｆ側の第２の主面１２ｂ上の一部に配置されている第４の導電層３２ｄを完全に覆い、第２の導電層３２ｂの表面および第４の導電層３２ｄの表面から連続して第２の端面１２ｆ、第１の側面１２ｃおよび第２の側面１２ｄを覆うように配置される。このとき、第２の下層めっき層４２ｂは、第２の端面１２ｆ、第１の側面１２ｃおよび第２の側面１２ｄから露出される第２の内部電極層１６ｂの第２の引出電極部２８ｂと電気的に接続される。
The second
本実施の形態では、下層めっき層４２は、Ｃｕめっき層として形成されることが好ましい。下層めっき層４２が、Ｃｕめっき層として形成され、導電層３２の表面を覆うように設けられることで、めっき液の浸入を抑制する効果を有する。
下層めっき層４２の厚みは、５μｍ以上８μｍ以下であることが好ましい。
In this embodiment, the
The thickness of the
中層めっき層４４は、第１の中層めっき層４４ａおよび第２の中層めっき層４４ｂを有する。
The
第１の中層めっき層４４ａは、第１の下層めっき層４２ａを直接覆うように配置される。具体的には、第１の中層めっき層４４ａは、第１の下層めっき層４２ａの表面の第１の端面１２ｅに配置され、第１の下層めっき層４２ａの表面の第１の主面１２ａおよび第２の主面１２ｂ、ならびに第１の側面１２ｃおよび第２の側面１２ｄにも至るように設けられていることが好ましい。
The first
第２の中層めっき層４４ｂは、第２の下層めっき層４２ｂを直接覆うように配置される。具体的には、第２の中層めっき層４４ｂは、第２の下層めっき層４２ｂの表面の第２の端面１２ｆに配置され、第２の下層めっき層４２ｂの表面の第１の主面１２ａおよび第２の主面１２ｂ、ならびに第１の側面１２ｃおよび第２の側面１２ｄにも至るように設けられていることが好ましい。
The second
本実施の形態では、中層めっき層４４は、Ｃｕ、Ｎｉ、Ａｕ、Ｐｄ、Ａｇ－Ｐｄ合金、Ａｕ等から選ばれる少なくとも１つを含むことが好ましい。中でも、中層めっき層４４はＮｉめっき層として形成されることが好ましい。中層めっき層４４が、Ｎｉめっき層として形成され、下層めっき層４２の表面を覆うように設けられることで、下層めっき層４２が積層セラミックコンデンサ１０を実装基板に実装する際の半田によって侵食されることを防止することができる。
中層めっき層４４の厚みは、２μｍ以上４μｍ以下程度であることが好ましい。
In this embodiment, the
The thickness of the
上層めっき層４６は、第１の上層めっき層４６ａおよび第２の上層めっき層４６ｂを有する。
The
第１の上層めっき層４６ａは、第１の中層めっき層４４ａを直接覆うように配置される。具体的には、第１の上層めっき層４６ａは、第１の中層めっき層４４ａの表面の第１の端面１２ｅに配置され、第１の中層めっき層４４ａの表面の第１の主面１２ａおよび第２の主面１２ｂ、ならびに第１の側面１２ｃおよび第２の側面１２ｄにも至るように設けられていることが好ましい。
The first
第２の上層めっき層４６ｂは、第２の中層めっき層４４ｂを直接覆うように配置される。具体的には、第２の上層めっき層４６ｂは、第２の中層めっき層４４ｂの表面の第２の端面１２ｆに配置され、第２の中層めっき層４４ｂの表面の第１の主面１２ａおよび第２の主面１２ｂ、ならびに第１の側面１２ｃおよび第２の側面１２ｄにも至るように設けられていることが好ましい。
The second
本実施の形態では、上層めっき層４６は、Ｃｕ、Ｎｉ、Ｓｎ、Ａｕ、Ｐｄ、Ａｇ－Ｐｄ合金、Ａｕ等から選ばれる少なくとも１つを含むことが好ましい。中でも、上層めっき層４６はＳｎめっき層として形成されることが好ましい。上層めっき層４６が、Ｓｎめっき層として形成され、中層めっき層４４の表面を覆うように設けられることで、積層セラミックコンデンサ１０を実装基板に実装する際の半田の濡れ性を向上させ、積層セラミックコンデンサ１０を容易に実装することができる。
上層めっき層４６の厚みは、２μｍ以上４μｍ以下程度であることが好ましい。
In this embodiment, the
The thickness of the
図１４に示す積層セラミックコンデンサ１０Ａは、図１に示す積層セラミックコンデンサ１０と同様の効果を奏するとともに、以下の効果を奏する。
すなわち、この積層セラミックコンデンサ１０Ａでは、第１の外部電極３０ａは、第１の主面１２ａの一部のみならず第２の主面１２ｂの一部にも配置され、第２の外部電極３０ｂは、第１の主面１２ａの一部のみならず第２の主面１２ｂの一部にも配置される。これにより、テーピングへの収納時や、基板実装時に積層セラミックコンデンサ１０Ａの方向選別を不要にすることができる。
The multilayer
That is, in this multilayer
（４）第２の実施の形態の変形例
次に、この発明の第２の実施の形態の変形例に係る積層セラミック電子部品の一例として、積層セラミックコンデンサについて説明する。なお、本実施の形態では、積層セラミック電子部品の変形例の一例として積層セラミックコンデンサ１１０Ａについて説明するが、積層セラミックコンデンサに限定されない。
本発明の変形例である積層セラミックコンデンサ１１０Ａは、導電層１３２が、第１の主面１２ａおよび第２の主面１２ｂのみならず、第１の側面１２ｃおよび第２の側面１２ｄの一部に配置しており、内部電極層１１６が矩形状に形成されている点を除いて、積層セラミックコンデンサ１０Ａの構成と同様のものである。従って、積層セラミックコンデンサ１０Ａと同一の部分には、同一の符号を付してその説明は省略する。
(4) Modification of Second Embodiment Next, a multilayer ceramic capacitor will be described as an example of a multilayer ceramic electronic component according to a modification of the second embodiment of the present invention. Note that in this embodiment, a multilayer
A multilayer
図２０は、この発明の第２の実施の形態の変形例にかかる積層セラミックコンデンサの一例を示す外観斜視図である。図２１は、図２０に示す積層セラミックコンデンサの正面図である。図２２は、この発明の実施の形態にかかる積層セラミックコンデンサを示す図２０の線ＸＸＩＩ－ＸＸＩＩにおける断面図である。図２３は、この発明の実施の形態にかかる積層セラミックコンデンサを示す図２０の線ＸＸＩＩＩ－ＸＸＩＩＩにおける断面図である。図２４は、この発明の第１の実施の形態の変形例にかかる積層セラミックコンデンサを示す図２２の線ＸＸＩＶ－ＸＸＩＶにおける断面図である。図２５は、この発明の第１の実施の形態の変形例にかかる積層セラミックコンデンサを示す図２２の線ＸＸＶ－ＸＸＶにおける断面図である。 FIG. 20 is an external perspective view showing an example of a multilayer ceramic capacitor according to a modification of the second embodiment of the present invention. FIG. 21 is a front view of the multilayer ceramic capacitor shown in FIG. 20. FIG. 22 is a sectional view taken along line XXII-XXII in FIG. 20 showing a multilayer ceramic capacitor according to an embodiment of the present invention. FIG. 23 is a sectional view taken along line XXIII-XXIII in FIG. 20 showing a multilayer ceramic capacitor according to an embodiment of the present invention. FIG. 24 is a sectional view taken along line XXIV-XXIV in FIG. 22, showing a multilayer ceramic capacitor according to a modification of the first embodiment of the invention. FIG. 25 is a sectional view taken along line XXV-XXV in FIG. 22, showing a multilayer ceramic capacitor according to a modification of the first embodiment of the invention.
積層体１２は、複数の内部電極層１１６として、たとえば略矩形状の複数の第１の内部電極層１１６ａおよび複数の第２の内部電極層１１６ｂを有する。複数の第１の内部電極層１１６ａおよび複数の第２の内部電極層１１６ｂは、積層体１２の高さ方向ｘに沿ってセラミック層１４を挟んで等間隔に交互に配置されるように埋設されている。
The laminate 12 has, as the plurality of internal electrode layers 116, a plurality of first
第１の内部電極層１１６ａは、第２の内部電極層１１６ｂと対向する第１の対向電極部１２６ａと、第１の内部電極層１１６ａの一端側に位置し、第１の対向電極部１２６ａから積層体１２の第１の端面１２ｅまでの第１の引出電極部１２８ａとを有する。第１の引出電極部１２８ａは、その端部が第１の端面１２ｅに引き出され、露出している。
The first
第１の内部電極層１１６ａの第１の対向電極部１２６ａの形状は、特に限定されないが平面視矩形状であることが好ましい。もっとも、平面視コーナー部を丸められていたり、コーナー部を平面視斜めに形成したりしてよい（テーパー状）。また、どちらかに向かうにつれて傾斜がついている平面視テーパー状であってもよい。
Although the shape of the first opposing
第１の内部電極層１１６ａの第１の引出電極部１２８ａの形状は、特に限定されないが平面視矩形状であることが好ましい。もっとも、平面視コーナー部を丸められていたり、コーナー部を平面視斜めに形成したりしてよい（テーパー状）。また、どちらかに向かうにつれて傾斜がついている平面視テーパー状であってもよい。
Although the shape of the first
第１の内部電極層１１６ａの第１の対向電極部１２６ａの幅と、第１の内部電極層１１６ａの第１の引出電極部１２８ａの幅は、同じ幅で形成されていてもよく、どちらか一方が、幅が狭く形成されていてもよい。
The width of the first
第２の内部電極層１１６ｂは、第１の内部電極層１１６ａと対向する第２の対向電極部１２６ｂと、第２の内部電極層１１６ｂの一端側に位置し、第２の対向電極部１２６ｂから積層体１２の第２の端面１２ｆまでの第２の引出電極部１２８ｂを有する。第２の引出電極部１２８ｂは、その端部が第２の端面１２ｆに引き出され、露出している。
The second
第２の内部電極層１１６ｂの第２の対向電極部１２６ｂの形状は、特に限定されないが平面視矩形状であることが好ましい。もっとも、平面視コーナー部を丸められていたり、コーナー部を平面視斜めに形成したりしてよい（テーパー状）。また、どちらかに向かうにつれて傾斜がついている平面視テーパー状であってもよい。
Although the shape of the second opposing
第２の内部電極層１１６ｂの第２の引出電極部１２８ｂの形状は、特に限定されないが平面視矩形状であることが好ましい。もっとも、平面視コーナー部を丸められていたり、コーナー部を平面視斜めに形成したりしてよい（テーパー状）。また、どちらかに向かうにつれて傾斜がついている平面視テーパー状であってもよい。
Although the shape of the second
第２の内部電極層１１６ｂの第２の対向電極層１２６ｂの幅と、第２の内部電極層１１６ｂの第２の引出電極部１２８ｂの幅は、同じ幅で形成されていてもよく、どちらか一方が、幅が狭く形成されていてもよい。
The width of the second
内部電極層１１６の材料は、内部電極層１６の材料と共通であるので、その説明を省略する。また、内部電極層１１６の厚みや積層する枚数も内部電極層１６と共通であるので、その説明を省略する。
The material of the
積層体１２の第１の端面１２ｅ側および第２の端面１２ｆ側には、図２０ないし図２３に示されるように、外部電極３０が配置される。
外部電極３０は、第１の外部電極３０ａおよび第２の外部電極３０ｂを有する。
As shown in FIGS. 20 to 23,
The
第１の外部電極３０ａは、第１の端面１２ｅの表面に配置され、第１の端面１２ｅから延伸して第１の主面１２ａの一部および第２の主面１２ｂの一部、ならびに第１の側面１２ｃの一部および第２の側面１２ｄの一部にも配置される。このとき、第１の外部電極３０ａは、第１の内部電極層１１６ａの第１の引出電極部１２８ａと電気的に接続される。
The first
第２の外部電極３０ｂは、第２の端面１２ｆの表面に配置され、第２の端面１２ｆから延伸して第１の主面１２ａの一部および第２の主面１２ｂの一部、ならびに第１の側面１２ｃの一部および第２の側面１２ｄの一部にも配置される。この場合、第２の外部電極３０ｂは、第２の内部電極層１１６ｂの第２の引出電極部１２８ｂと電気的に接続される。
The second
外部電極３０は、導電性高分子からなる導電層１３２と、導電層１３２の表面に配置されるめっき層４０とを含む。
導電層１３２は、それ自体で導電性を有している。
導電層１３２は、第１の導電層１３２ａ、第２の導電層１３２ｂ、第３の導電層１３２ｃおよび第４の導電層１３２ｄを有する。
The
The
第１の導電層１３２ａは、積層体１２の第１の端面１２ｅ側における第１の主面１２ａの表面の一部に配置され、さらに、第１の主面１２ａの一部から連続して、第１の端面１２ｅの一部、ならびに第１の側面１２ｃの一部および第２の側面１２ｄの一部に配置される。このとき、第１の端面１２ｅの一部に配置される第１の導電層１３２ａは、内部電極層１１６にかからない、すなわち、内部電極層１１６と電気的に接続されないように配置される。
The first
第２の導電層１３２ｂは、積層体１２の第２の端面１２ｆ側における第１の主面１２ａの表面の一部に配置され、さらに、第１の主面１２ａの一部から連続して、第２の端面１２ｆの一部、ならびに第１の側面１２ｃの一部および第２の側面１２ｄの一部に配置される。このとき、第２の端面１２ｆの一部に配置される第２の導電層１３２ｂは、内部電極層１１６にかからない、すなわち、内部電極層１１６と電気的に接続されないように配置される。
The second
第３の導電層１３２ｃは、積層体１２の第１の端面１２ｅ側における第２の主面１２ｂの表面の一部に配置され、さらに、第２の主面１２ｂの一部から連続して、第１の端面１２ｅの一部、ならびに第１の側面１２ｃの一部および第２の側面１２ｄの一部に配置される。このとき、第１の端面１２ｅの一部に配置される第３の導電層１３２ｃは、内部電極層１１６にかからない、すなわち、内部電極層１１６と電気的に接続されないように配置される。
The third
第４の導電層１３２ｄは、積層体１２の第２の端面１２ｆ側における第２の主面１２ｂの表面の一部に配置され、さらに、第２の主面１２ｂの一部から連続して、第２の端面１２ｆの一部、ならびに第１の側面１２ｃの一部および第２の側面１２ｄの一部に配置される。このとき、第２の端面１２ｆの一部に配置される第４の導電層１３２ｄは、内部電極層１１６にかからない、すなわち、内部電極層１１６と電気的に接続されないように配置される。
The fourth
これにより、積層セラミックコンデンサ１０におけるＥＳＲが高くなることを防止することができる。
Thereby, it is possible to prevent the ESR in the multilayer
めっき層４０は、第１のめっき層４０ａと第２のめっき層４０ｂとを含む。
Plating
第１のめっき層４０ａは、第１の導電層１３２ａの表面、第３の導電層１３２ｃの表面、第１の導電層１３２ａが設けられている第１の端面１２ｅ、第１の側面１２ｃの一部および第２の側面１２ｄの一部ならびに第３の導電層１３２ｃが設けられている第１の端面１２ｅ、第１の側面１２ｃの一部および第２の側面１２ｄの一部を覆うように配置される。より具体的には、第１のめっき層４０ａは、第１の端面１２ｅ側の第１の主面１２ａ上の一部に配置されている第１の導電層１３２ａの表面を完全に覆い、第１の端面１２ｅ側の第２の主面１２ｂ上の一部に配置されている第３の導電層１３２ｃを完全に覆い、第１の端面１２ｅ側の第１の主面１２ａ上の一部に配置されている第１の導電層１３２ａの表面および第１の端面１２ｅ側の第２の主面１２ｂ上の一部に配置されている第３の導電層１３２ｃの表面から連続して第１の端面１２ｅ、第１の側面１２ｃの一部および第２の側面１２ｄの一部を覆うように配置される。このとき、第１のめっき層４０ａは、第１の内部電極層１１６ａの第１の引出電極部１２８ａと電気的に接続される。
The
なお、第１の導電層１３２ａが、第１の端面１２ｅ側における第１の主面１２ａの表面の一部から連続して第１の端面１２ｅの一部、第１の側面１２ｃの一部および第２の側面１２ｄの一部に配置され、第３の導電層１３２ｃが、第１の端面１２ｅ側における第２の主面１２ｂの表面の一部から連続して第１の端面１２ｅの一部、第１の側面１２ｃの一部および第２の側面１２ｄの一部に配置されている場合、第１のめっき層４０ａは、第１の端面１２ｅ側における第１の主面１２ａの表面の一部から連続して第１の端面１２ｅの一部、第１の側面１２ｃの一部および第２の側面１２ｄの一部に配置されている第１の導電層１３２ａおよび第１の端面１２ｅ側における第２の主面１２ｂの表面の一部から連続して第１の端面１２ｅの一部、第１の側面１２ｃの一部および第２の側面１２ｄの一部に配置されている第３の導電層１３２ｃを完全に覆うように配置される。
Note that the first
第２のめっき層４０ｂは、第２の導電層１３２ｂの表面、第４の導電層１３２ｄの表面、第２の導電層１３２ｂが設けられている第２の端面１２ｆ、第１の側面１２ｃの一部および第２の側面１２ｄの一部ならびに第４の導電層１３２ｄが設けられている第２の端面１２ｆ、第１の側面１２ｃの一部および第２の側面１２ｄの一部を覆うように配置される。より具体的には、第２のめっき層４０ｂは、第２の端面１２ｆ側の第１の主面１２ａ上の一部に配置されている第２の導電層１３２ｂの表面を完全に覆い、第２の端面１２ｆ側の第２の主面１２ｂ上の一部に配置されている第４の導電層１３２ｄを完全に覆い、第２の端面１２ｆ側の第１の主面１２ａ上の一部に配置されている第２の導電層１３２ｂの表面および第２の端面１２ｆ側の第２の主面１２ｂ上の一部に配置されている第４の導電層１３２ｄの表面から連続して第２の端面１２ｆ、第１の側面１２ｃの一部および第２の側面１２ｄの一部を覆うように配置される。このとき、第２のめっき層４０ｂは、第２の内部電極層１１６ｂの第２の引出電極部１２８ｂと電気的に接続される。
The
なお、第２の導電層１３２ｂが、第２の端面１２ｆ側における第１の主面１２ａの表面の一部から連続して第２の端面１２ｆの一部、第１の側面１２ｃの一部および第２の側面１２ｄの一部に配置され、第４の導電層１３２ｄが、第２の端面１２ｆ側における第２の主面１２ｂの表面の一部から連続して第１の端面１２ｅの一部、第１の側面１２ｃの一部および第２の側面１２ｄの一部に配置されている場合、第２のめっき層４０ｂは、第２の端面１２ｆ側における第１の主面１２ａの表面の一部から連続して第２の端面１２ｆの一部、第１の側面１２ｃの一部および第２の側面１２ｄの一部に配置されている第２の導電層１３２ｂおよび第２の端面１２ｆ側における第２の主面１２ｂの表面の一部から連続して第１の端面１２ｅの一部、第１の側面１２ｃの一部および第２の側面１２ｄの一部に配置されている第４の導電層１３２ｄを完全に覆うように配置される。
Note that the second
図２０ないし図２５に示す第２の実施の形態の変形例に係る積層セラミックコンデンサ１１０では、第１の実施の形態に係る積層セラミックコンデンサ１０と同一の効果を奏する。
The multilayer
２．積層セラミックコンデンサの製造方法
次に、積層セラミック電子部品である積層セラミックコンデンサの製造方法について説明する。
2. Method for manufacturing a multilayer ceramic capacitor Next, a method for manufacturing a multilayer ceramic capacitor, which is a multilayer ceramic electronic component, will be described.
まず、セラミック層用のセラミックグリーンシートおよび内部電極層用の導電性ペーストが準備される。セラミックグリーンシートおよび内部電極層用の導電性ペーストは、バインダおよび溶剤を含む。バインダおよび溶剤は、公知のものであってよい。 First, a ceramic green sheet for the ceramic layer and a conductive paste for the internal electrode layer are prepared. The conductive paste for ceramic green sheets and internal electrode layers contains a binder and a solvent. The binder and solvent may be known.
そして、セラミックグリーンシート上に、内部電極層用の導電性ペーストが、たとえば、スクリーン印刷やグラビア印刷などにより所定のパターンで印刷される。これにより、第１の内部電極層のパターンが形成されたセラミックグリーンシート、および第２の内部電極層のパターンが形成されたセラミックグリーンシートが準備される。内部電極層用の導電性ペーストは、たとえば、金属粉末に有機バインダおよび有機溶剤が加えられたものである。なお、セラミックグリーンシートに関しては、内部電極層のパターンが印刷されていない外層用のセラミックグリーンシートも作製される。 Then, a conductive paste for internal electrode layers is printed in a predetermined pattern on the ceramic green sheet by, for example, screen printing or gravure printing. As a result, a ceramic green sheet on which the pattern of the first internal electrode layer is formed and a ceramic green sheet on which the pattern of the second internal electrode layer is formed are prepared. The conductive paste for the internal electrode layer is, for example, metal powder to which an organic binder and an organic solvent are added. Regarding the ceramic green sheet, an outer layer ceramic green sheet on which the pattern of the internal electrode layer is not printed is also produced.
続いて、内部電極層のパターンが印刷されていない外層用のセラミックグリーンシートが所定枚数積層されることにより、第２の主面側の第２の主面側外層部となる部分が形成される。その上に第１の内部電極層のパターンが印刷されたセラミックグリーンシート、および第２の内部電極層のパターンが印刷されたセラミックグリーンシートを本発明の構造となるように順次積層されることにより、内層部となる部分が形成される。この内層部となる部分の上に、内部電極層のパターンが印刷されてない外層用のセラミックグリーンシートが所定枚数積層されることにより、第１の主面側の第１の主面側外層部となる部分が形成される。これにより、積層シートが作製される。 Subsequently, a predetermined number of ceramic green sheets for the outer layer on which the pattern of the internal electrode layer is not printed are laminated to form a portion that will become the second main surface side outer layer portion on the second main surface side. . By sequentially laminating a ceramic green sheet on which a pattern of a first internal electrode layer is printed and a ceramic green sheet on which a pattern of a second internal electrode layer is printed so as to form the structure of the present invention. , a portion that will become the inner layer portion is formed. By laminating a predetermined number of ceramic green sheets for the outer layer on which the pattern of the internal electrode layer is not printed on the part that will become the inner layer part, the first main surface side outer layer part on the first main surface side is formed. A part is formed. In this way, a laminated sheet is produced.
次に、積層シートが静水圧プレスなどの手段により積層方向にプレスされることにより、積層ブロックが作製される。 Next, a laminated block is produced by pressing the laminated sheet in the lamination direction by means such as a hydrostatic press.
そして、積層ブロックを所定のサイズにカットされることにより、積層チップが切り出される。このとき、バレル研磨などにより積層チップの角部および稜線部に丸みをつけてもよい。 Then, by cutting the laminated block into a predetermined size, a laminated chip is cut out. At this time, the corners and ridges of the laminated chip may be rounded by barrel polishing or the like.
次に、積層チップが焼成されることにより、積層体１２が作製される。焼成温度は、誘電体であるセラミック層１４や内部電極層１６の材料にもよるが、９００℃以上１４００℃以下であることが好ましい。
Next, the stacked chips are fired to produce the
（導電層）
続いて、焼成後の積層体１２を粘着性のプレートへ整列させ、積層体１２の第１の端面側の第１の主面上の一部、第２の端面側の第１の主面上の一部に導電性高分子ペーストを塗布する。この導電性高分子ペーストの塗布は、たとえば、インクジェット等を使用することに塗布することができる。塗布後は、１００℃以上１２０℃以下の範囲内で３０分程度オーブン乾燥することで、第１の導電層３２ａおよび第２の導電層３２ａが形成される。
(conductive layer)
Subsequently, the fired
なお、第１の導電層３２ａを形成するために導電性高分子ペーストを塗布するとき、第１の端面の一部において引き出される第１の内部電極層１６ａの第１の引出電極部２８ａにかからないように塗布され、第２の導電層３２ｂを形成するために導電性高分子ペーストを塗布するとき、第２の端面の一部において引き出される第２の内部電極層１６ｂの第２の引出電極２８ｂにかからないように塗布される。このとき、導電性高分子ペーストは、インクジェット等を使用して塗布される。
Note that when applying the conductive polymer paste to form the first
また、図３ｂに示すように、第１の導電層３２ａが、第１の主面上の一部から第１の端面の内部電極層が露出していない積層体の表面上に配置され、第２の導電層３２ｂが、第１の主面上の一部から第２の端面の内部電極層が露出していない積層体の表面上に配置されるように形成する場合、導電性高分子ペーストを塗布する際に、積層チップのカット部位置も含めて印刷することにより第１の主面側外層部への導電層３２の形成を行う。積層チップを焼成し積層体を得た後にバレル研磨を行い、バレル研磨の時間を制御することにより、稜線部や角部の丸み（Ｒ量）を制御し、主面側外層部への導電性高分子ペーストの回り込みをしやすくする。
Further, as shown in FIG. 3b, the first
さらに、図１６ａに示すように、さらに、第３の導電層３２ｃが、第１の端面側の第２の主面上の一部に配置され、第４の導電層３２ｄが、第２の端面側の第２の主面上の一部に配置されるように形成する場合、上述したように、第１の主面側に、第１の導電層３２ａと第２の導電層３２ｂを形成した後、第２の主面に導電性高分子ペーストの塗布を行うため、積層チップを反転させ、第２の主面を支持基板と反対側へ移動させる。そして、導電性高分子ペーストを、インクジェット等を使用することにより塗布する。塗布後、１００℃以上１２０℃以下で３０分程度オーブン乾燥することで第２の主面上に、第３の導電層３２ｃおよび第４の導電層３２ｄが形成される。
Furthermore, as shown in FIG. 16a, a third
またさらに、図１６ｂに示すように、第１の導電層３２ａが、第１の主面上の一部から第１の端面の内部電極層が露出していない積層体の表面上に配置され、第２の導電層３２ｂが、第１の主面上の一部から第２の端面の内部電極層が露出していない積層体の表面上に配置されるとともに、第３の導電層３２ｃが第２の主面上の一部から第１の端面の内部電極層が露出していない積層体の表面上に配置され、第４の導電層３２ｄが、第２の主面上の一部から第２の端面の内部電極層が露出していない積層体の表面上に配置されるように形成する場合、導電性高分子ペーストを塗布する際に、積層チップのカット部位置も含めて印刷することにより第１の主面側外層部および第２の主面側外層部への導電層３２の形成を行う。積層チップを焼成し積層体を得た後にバレル研磨を行い、バレル研磨の時間を制御することにより、稜線部や角部の丸み（Ｒ量）を制御し、主面側外層部への導電性高分子ペーストの回り込みをしやすくする。
Furthermore, as shown in FIG. 16b, the first
その後、めっき層４０が形成される。
すなわち、第１の導電層３２ａの表面に第１のめっき層４０ａを形成し、第２の導電層３２ｂの表面に第２のめっき層４０ｂを形成する。具体的には、第１のめっき層４０ａは、第１の端面１２ｅ側の第１の主面１２ａ上の一部に配置されている第１の導電層３２ａの表面を完全に覆い、第１の端面１２ｅ側の第１の主面１２ａ上の一部に配置されている第１の導電層３２ａの表面から連続して第１の端面１２ｅを覆うように形成される。また、第２のめっき層４０ｂは、第２の端面１２ｆ側の第１の主面１２ａ上の一部に配置されている第２の導電層３２ｂの表面を完全に覆い、第２の端面１２ｆ側の第１の主面１２ａ上の一部に配置されている第２の導電層３２ｂの表面から連続して第２の端面１２ｆを覆うように形成される。
After that, plating
That is, a
さらに、第１のめっき層４０ａは、第１の端面１２ｅ側の第１の主面１２ａ上の一部から連続して第１の側面１２ｃの一部および第２の側面１２ｄの一部の表面も完全に覆うように形成される。また、第２のめっき層４０ｂは、第２の端面１２ｆ側の第１の主面１２ａ上の一部から連続して第１の側面１２ｃの一部および第２の側面１２ｄの一部の表面も完全に覆うように形成される。
Furthermore, the
より具体的には、めっき層４０は、下層めっき層４２と、下層めっき層４２上に配置される中層めっき層４４と、中層めっき層４４上に配置される上層めっき層４６で形成される。
More specifically, the
下層めっき層４２は、Ｃｕめっき層により形成されることが好ましい。下層めっき層４２は、めっき法によって形成されるため、内部電極層１６が露出している部分および導電層３２上を覆うように形成することができる。このとき、めっきの電流値を制御することで、第１の側面側外層部２２ａの表面および第２の側面側外層部２２ｂの表面においても下層めっき層４２を形成することができる。これにより、連続した下層めっき層４２を形成することができる。
The
次に、下層めっき層４２上に中層めっき層４４を形成する。中層めっき層４４はめっき法で形成される。中層めっき層４４は、Ｃｕ、Ｎｉ、Ａｇ、Ｐｄ、Ａｇ－Ｐｄ合金、Ａｕ等から選ばれる少なくとも１つを含むことが好ましい。本実施形態においては、中層めっき層４４は、Ｎｉめっき層として形成される。これにより、下層めっき層４２が積層セラミックコンデンサ１０を実装する際の半田によって浸食されることを防止することができる。
Next, an
その後、中層めっき層４４上に上層めっき層４６を形成する。上層めっき層４６はめっき法で形成される。上層めっき層４６は、Ｃｕ、Ｎｉ、Ｓｎ、Ａｇ、Ｐｄ、Ａｇ－Ｐｄ合金、Ａｕ等から選ばれる少なくとも１つを含むことが好ましい。本実施形態においては、上層めっき層４６は、Ｓｎめっき層として形成される。これにより、積層セラミックコンデンサ１０を実装基板に実装する際の半田の濡れ性を向上させ、積層セラミックコンデンサ１０を容易に実装することができる。
Thereafter, an
以上のようにして、積層セラミックコンデンサ１０が製造される。
In the manner described above, the multilayer
３．実験例
次に、上述した本発明にかかる積層セラミックコンデンサの効果を確認するために、積層セラミックコンデンサを製造し、抗折強度試験、耐湿信頼性試験およびＥＳＲの測定する実験を行った。
3. Experimental Example Next, in order to confirm the effects of the multilayer ceramic capacitor according to the present invention described above, a multilayer ceramic capacitor was manufactured, and experiments were conducted in which a bending strength test, a moisture resistance reliability test, and an ESR measurement were performed.
（１）実施例における試料の仕様
まず、上述した積層セラミックコンデンサの製造方法にしたがって、以下のような仕様の積層セラミックコンデンサを作製した。
・積層セラミックコンデンサのサイズＬ×Ｗ×Ｔ（設計値を含む）：１．０ｍｍ×０．５ｍｍ×０．１１ｍｍ。なお、Ｔ寸法は実施例毎に変化させた。Ｔ寸法の詳細は、表１を参照。
・セラミック層の材料：ＢａＴｉＯ3
・内部電極の材料：Ｎｉ
・内部電極パターン：図５および図６に示すパターン
・容量：０．３６μＦ
・定格電圧：６．３Ｖ
・外部電極の構造
電極の形状：表１を参照。片側電極による試料の外観は図１および図２を参照。両側電極による試料の外観は図１４および図１５を参照
導電層：導電性高分子膜
導電層の形成位置：積層体の主面の一部及び内部電極層の露出部以外の端面部分
導電層の厚み：０．１μｍ以上２．０μｍ以下。詳細は表１を参照
めっき層：Ｃｕめっき層とＮｉめっき層とＳｎめっき層の３層構造
Ｃｕめっき層の平均厚み：６μｍ
Ｎｉめっき層の平均厚み：３μｍ
Ｓｎめっき層の平均厚み：３μｍ
(1) Specifications of samples in Examples First, a multilayer ceramic capacitor having the following specifications was manufactured according to the method for manufacturing a multilayer ceramic capacitor described above.
-Size of multilayer ceramic capacitor L x W x T (including design value): 1.0 mm x 0.5 mm x 0.11 mm. Note that the T dimension was changed for each example. See Table 1 for details of T dimensions.
・Ceramic layer material: BaTiO 3
・Internal electrode material: Ni
・Internal electrode pattern: Pattern shown in Figures 5 and 6 ・Capacitance: 0.36μF
・Rated voltage: 6.3V
・Structure of external electrode Electrode shape: See Table 1. See Figures 1 and 2 for the appearance of the sample with one-sided electrode. See Figures 14 and 15 for the appearance of the sample with electrodes on both sides. Conductive layer: conductive polymer film Formation position of conductive layer: part of the main surface of the laminate and the end face portion of the internal electrode layer other than the exposed part of the conductive layer Thickness: 0.1 μm or more and 2.0 μm or less. See Table 1 for details Plating layer: 3-layer structure of Cu plating layer, Ni plating layer, and Sn plating layer Average thickness of Cu plating layer: 6 μm
Average thickness of Ni plating layer: 3 μm
Average thickness of Sn plating layer: 3 μm
（２）比較例における試料の仕様
比較例に用いた積層セラミックコンデンサは、各比較例について、導電層の材料や構造を変化させた。
なお、積層セラミックコンデンサの寸法やめっき層の仕様は以下のとおりとした。
・積層セラミックコンデンサのサイズＬ×Ｗ×Ｔ（設計値を含む）：１．０ｍｍ×０．５ｍｍ×０．０９５ｍｍ。なお、Ｔ寸法は比較例毎に変化させた。Ｔ寸法の詳細は、表１を参照。
・セラミック層の材料：ＢａＴｉＯ3
・内部電極の材料：Ｎｉ
・内部電極パターン：図１８および図１９に示すパターン
・容量：０．３４μＦ
・定格電圧：６．３Ｖ
・外部電極の構造
電極の形状：表１を参照。片側電極による試料の外観は図１および図２を参照。両側電極による試料の外観は図１４および図１５を参照
導電層：Ｎｉと誘電体材料との混合物（ただし、比較例９は導電性高分子）
導電層の形成位置：積層体の両端面の全面（ただし、比較例９は、積層体の主面の一部及び内部電極層の露出部を含む端面）
導電層の厚み：３μｍ
めっき層：Ｃｕめっき層とＮｉめっき層とＳｎめっき層の３層構造
Ｃｕめっき層の平均厚み：６μｍ
Ｎｉめっき層の平均厚み：３μｍ
Ｓｎめっき層の平均厚み：３μｍ
(2) Specifications of samples in comparative examples In the multilayer ceramic capacitors used in comparative examples, the material and structure of the conductive layer were changed for each comparative example.
The dimensions and plating layer specifications of the multilayer ceramic capacitor were as follows.
-Size of multilayer ceramic capacitor L x W x T (including design values): 1.0 mm x 0.5 mm x 0.095 mm. Note that the T dimension was changed for each comparative example. See Table 1 for details of T dimensions.
・Ceramic layer material: BaTiO 3
・Internal electrode material: Ni
・Internal electrode pattern: Pattern shown in Figures 18 and 19 ・Capacitance: 0.34μF
・Rated voltage: 6.3V
・Structure of external electrode Electrode shape: See Table 1. See Figures 1 and 2 for the appearance of the sample with one-sided electrode. See Figures 14 and 15 for the appearance of the sample with electrodes on both sides. Conductive layer: mixture of Ni and dielectric material (conductive polymer in Comparative Example 9)
Conductive layer formation position: the entire surface of both end surfaces of the laminate (However, in Comparative Example 9, the end surface includes a part of the main surface of the laminate and the exposed portion of the internal electrode layer)
Conductive layer thickness: 3μm
Plating layer: 3-layer structure of Cu plating layer, Ni plating layer, and Sn plating layer Average thickness of Cu plating layer: 6 μm
Average thickness of Ni plating layer: 3 μm
Average thickness of Sn plating layer: 3 μm
（３）重り落下試験
ステンレス鋼球からなる質量１ｇの重りを１８ｍｍの高さから試料である積層セラミックコンデンサの上（第１の主面側）に落下させ、外観によるクラックの有無を評価した。
良好か否かの基準として、クラックが確認されたものを「不良」とみなし、試料２０個に対する不良数を計数した。そして、各実施例および各比較例において、不良数に応じて、不良数が０個の場合を「良好」と判定し「◎」で示し、２個以下の場合を「良と判定し「〇」で示し、３個以上の場合を「不良」と判定し「×」で示した。
(3) Weight drop test A weight made of a stainless steel ball and having a mass of 1 g was dropped from a height of 18 mm onto the sample multilayer ceramic capacitor (on the first main surface side), and the presence or absence of cracks was evaluated based on the appearance.
As a criterion for determining whether the sample was good or not, those in which cracks were confirmed were considered to be "defective", and the number of defects was counted for 20 samples. In each Example and each Comparative Example, according to the number of defects, when the number of defects is 0, it is determined to be "good" and indicated by "◎", and when there are 2 or less defects, it is determined to be "good" and indicated by "〇". ", and cases where there were three or more were determined to be "defective" and marked with an "x".
（４）耐湿信頼性試験
耐湿信頼性は、以下のようにして確認した。
すなわち、温度１２５℃、湿度９５％の状態で３．２Ｖ以下を７２時間キープする耐湿負荷試験を実施した。
良好か否かの基準として、耐湿負荷試験後の絶縁抵抗値が１ＭΩ未満となった試験を「不良」と判定し、不良数を計数した。耐湿信頼性での不良数が０／１００である条件を「良好」と判定した。そして、各実施例および各比較例において、不良数に応じて、不良数が０個の場合を「良好」と判定し「◎」で示し、１０個以下の場合を「良と判定し「〇」で示した。
(4) Moisture resistance reliability test Moisture resistance reliability was confirmed as follows.
That is, a humidity load test was conducted in which the voltage was maintained at 3.2 V or less for 72 hours at a temperature of 125° C. and a humidity of 95%.
As a criterion for good performance, a test in which the insulation resistance value after the humidity load test was less than 1 MΩ was determined to be "defective", and the number of defects was counted. Conditions in which the number of defects in moisture resistance reliability was 0/100 were determined to be "good." In each Example and each Comparative Example, according to the number of defects, when the number of defects is 0, it is determined to be "good" and indicated by "◎", and when the number of defects is 10 or less, it is determined to be "good" and indicated by "〇". ”.
（５）ＥＳＲ評価試験
各実施例および各比較例において、５個の試料のＥＳＲを以下に記載する方法により測定し、平均値を求めた。実施例および比較例について、内部電極層の積層方向が実装面と平行になるように、実測基板に半田で試料を実装した。
各実施例および各比較例の試料を実装基板に実装後、前処理として１５０℃、６０分で熱処理した後、２４時間放置した。そして、ネットワークアナライザにて測定周波数１００ｋＨｚ以上９ＧＨｚのＳパラメータを測定し、５０ＭＨｚでのＥＳＲ値を算出した。
良好か否かの基準として、Ｔ寸法が３００μｍの場合７３ｍΩ以下を「良好」な試料とし、Ｔ寸法が２００μｍの場合１１０ｍΩ以下を「良好」な試料とし、Ｔ寸法が１１０μｍの場合２００ｍΩ以下を「良好」な試料とし、Ｔ寸法が４０μｍの場合５５０ｍΩ以下を「良好」な試料とした。
(5) ESR Evaluation Test In each Example and each Comparative Example, the ESR of five samples was measured by the method described below, and the average value was determined. For Examples and Comparative Examples, samples were mounted on actual measurement boards with solder so that the stacking direction of the internal electrode layers was parallel to the mounting surface.
After the samples of each Example and each Comparative Example were mounted on a mounting board, they were heat-treated at 150° C. for 60 minutes as a pretreatment, and then left for 24 hours. Then, S parameters at a measurement frequency of 100 kHz or more and 9 GHz were measured using a network analyzer, and an ESR value at 50 MHz was calculated.
As criteria for good or bad, if the T dimension is 300 μm, a sample of 73 mΩ or less is considered a “good” sample, if the T dimension is 200 μm, a sample of 110 mΩ or less is considered a “good” sample, and if the T dimension is 110 μm, a sample of 200 mΩ or less is considered a “good” sample. When the T dimension was 40 μm, a sample with a T dimension of 550 mΩ or less was considered a “good” sample.
評価結果は、表１に示される。 The evaluation results are shown in Table 1.
（６）実験結果
表１に示すように、重り落下試験の結果、実施例４はクラックが２０個中１個生じたものの、他の実施例では、クラックの発生が０個であり、良好な結果が得られた。実施例４では、導電層の厚みが０．０７μｍ以上０．０９μｍ以下と比較的薄い厚みであったためと考えられが、このような導電層の厚みでも、十分な耐衝撃性を有することが確認された。
また、耐湿信頼性試験の結果、実施例６は１００個中６個の不良が生じたものの、他の実施例では不良品が発生せず、良好な結果が得られた。実施例６では、導電層の厚みが２．１μｍ以上３．６μｍ以下と比較的厚い厚みであったため、外部電極において剥離が生じたためと考えられる。
さらに、ＥＳＲ評価試験の結果、実施例の試料は、いずれも良好な結果が得られた。実施例では、導電層が、積層体の主面の一部及び内部電極層の露出部以外の端面部分に配置されており、導電層と内部電極層とが直接電気的に接続されていないことから、良好なＥＳＲ評価結果が得られたと考えられる。
(6) Experimental Results As shown in Table 1, as a result of the weight drop test, 1 out of 20 cracks occurred in Example 4, but 0 cracks occurred in the other Examples, indicating a good condition. The results were obtained. In Example 4, this may be because the conductive layer had a relatively thin thickness of 0.07 μm or more and 0.09 μm or less, but it was confirmed that even such a conductive layer thickness had sufficient impact resistance. It was done.
Further, as a result of the moisture resistance reliability test, although 6 out of 100 products were defective in Example 6, no defective products occurred in the other Examples, and good results were obtained. In Example 6, the conductive layer had a relatively thick thickness of 2.1 μm or more and 3.6 μm or less, so it is thought that peeling occurred at the external electrode.
Furthermore, as a result of the ESR evaluation test, good results were obtained for all the samples of the examples. In the example, the conductive layer is arranged on a part of the main surface of the laminate and on the end face portion other than the exposed part of the internal electrode layer, and the conductive layer and the internal electrode layer are not directly electrically connected. Therefore, it is considered that good ESR evaluation results were obtained.
一方、比較例１ないし比較例８では、重り落下試験の結果、導電層が導電性高分子ではなく、Ｎｉと誘電体材料との混合物により形成されているため、耐衝撃性を有していないことから、いずれの比較例においても良好な結果が得られなかった。
なお、比較例１ないし比較例８は、重り落下試験の結果が良好でなかったため、耐湿信頼性試験およびＥＳＲ評価試験は行わなかった。
比較例９は、導電性高分子により形成された導電層が、積層体の主面の一部を含む領域に形成されているので、重り落下試験は良好な結果が得られ、耐湿信頼性試験においても、良好な結果が得られた。しかしながら、導電層が、内部電極層と電気的に接続するように形成されているため、ＥＳＲの値が上昇し、良好な結果が得られなかった。
On the other hand, as a result of the weight drop test, Comparative Examples 1 to 8 do not have impact resistance because the conductive layer is formed not from a conductive polymer but from a mixture of Ni and a dielectric material. Therefore, good results were not obtained in any of the comparative examples.
Note that in Comparative Examples 1 to 8, the results of the weight drop test were not good, so the moisture resistance reliability test and the ESR evaluation test were not conducted.
In Comparative Example 9, the conductive layer made of conductive polymer was formed in the area including a part of the main surface of the laminate, so good results were obtained in the weight drop test and the moisture resistance reliability test was successful. Good results were also obtained. However, since the conductive layer was formed to be electrically connected to the internal electrode layer, the ESR value increased and good results were not obtained.
以上の実験結果から、本発明に係る試料は、導電層が導電性高分子により形成されていることにより、導電層が、粘弾性材料である樹脂材料で形成されるため、たとえば、積層セラミックコンデンサを実装基板に実装する際に生じる実装機からの衝撃をやわらげることができる。その結果、積層セラミックコンデンサにクラックが生じることも抑制することができることが示唆された。
また、本発明では、導電層が導電性高分子から形成されていることにより、電極形成前の導電性高分子溶液はフィラーを含まず溶解したポリマーを使用しており、低粘度化および低固形分量化が可能である。そのため、導電層の厚みを薄く形成することができる。その結果、積層セラミックコンデンサの低背化および高体積容量密度設計を実現することができることが示唆された。
From the above experimental results, the sample according to the present invention has a conductive layer made of a conductive polymer, and the conductive layer is made of a resin material which is a viscoelastic material. It is possible to soften the impact from the mounting machine that occurs when mounting on a mounting board. As a result, it was suggested that it is possible to suppress the occurrence of cracks in multilayer ceramic capacitors.
In addition, in the present invention, since the conductive layer is formed from a conductive polymer, the conductive polymer solution before electrode formation uses a dissolved polymer without a filler, resulting in low viscosity and low solidity. Can be quantified. Therefore, the conductive layer can be formed thin. As a result, it was suggested that it is possible to realize a design with a low profile and high volumetric capacitance density for a multilayer ceramic capacitor.
なお、以上のように、本発明の実施の形態は、前記記載で開示されているが、本発明は、これに限定されるものではない。
すなわち、本発明の技術的思想および目的の範囲から逸脱することなく、以上説明した実施の形態に対し、機序、形状、材質、数量、位置又は配置等に関して、様々の変更を加えることができるものであり、それらは、本発明に含まれるものである。
Note that, as described above, although the embodiments of the present invention have been disclosed in the above description, the present invention is not limited thereto.
That is, various changes can be made to the embodiment described above in terms of mechanism, shape, material, quantity, position, arrangement, etc. without departing from the scope of the technical idea and purpose of the present invention. and are included in the present invention.
１０ １０Ａ １１０ １１０Ａ 積層セラミックコンデンサ
１２ 積層体
１２ａ 第１の主面
１２ｂ 第２の主面
１２ｃ 第１の側面
１２ｄ 第２の側面
１２ｅ 第１の端面
１２ｆ 第２の端面
１４、１４ａ、１４ｂ セラミック層
１６、１１６ 内部電極層
１６ａ、１１６ａ 第１の内部電極層
１６ｂ、１１６ｂ 第２の内部電極層
１８ 内層部
２０ａ 第１の主面側外層部
２０ｂ 第２の主面側外層部
２２ａ 第１の側面側外層部
２２ｂ 第２の側面側外層部
２４ａ 第１の端面側外層部
２４ｂ 第２の端面側外層部
２６ａ、１２６ａ 第１の対向電極部
２６ｂ、１２６ｂ 第２の対向電極部
２６ｃ 対向電極部
２８ａ、１２８ａ 第１の引出電極部
２８ｂ、１２８ｂ 第２の引出電極部
３０ 外部電極
３０ａ 第１の外部電極
３０ｂ 第２の外部電極
３２、１３２ 導電層
３２ａ、１３２ａ 第１の導電層
３２ｂ、１３２ｂ 第２の導電層
３２ｃ、１３２ｃ 第３の導電層
３２ｄ、１３２ｂ 第４の導電層
４０ めっき層
４０ａ 第１のめっき層
４０ｂ 第２のめっき層
４２ 下層めっき層
４２ａ 第１の下層めっき層
４２ｂ 第２の下層めっき層
４４ 中層めっき層
４４ａ 第１の中層めっき層
４４ｂ 第２の中層めっき層
４６ 上層めっき層
４６ａ 第１の上層めっき層
４６ｂ 第２の上層めっき層
ｘ 高さ方向
ｙ 幅方向
ｚ 長さ方向
10
Claims (10)
前記第１の端面上、ならびに前記第１の主面上の一部、第１の側面上の一部および第２の側面上の一部に配置される第１の外部電極と、
前記第２の端面上、ならびに前記第１の主面上の一部、第１の側面上の一部および第２の側面上の一部に配置される第２の外部電極と、を有し、
前記第１の外部電極および前記第２の外部電極は、それぞれ導電性高分子からなる導電層と、前記導電層上に配置されるめっき層と、を有し、
前記第１の外部電極および前記第２の外部電極の前記導電層は、それぞれ少なくとも前記第１の主面上の一部に配置されており、
前記第１の外部電極および前記第２の外部電極の前記めっき層は、それぞれ前記導電層の表面および前記導電層が設けられていない前記第１の端面および前記第２の端面を覆うように配置され、かつ、前記内部電極層と直接的に接続されている、積層セラミック電子部品。 It includes a plurality of laminated ceramic layers and a plurality of internal electrode layers laminated on the ceramic layers, and has a first main surface and a second main surface facing each other in the height direction and perpendicular to the height direction. A laminate having a first side surface and a second side surface facing each other in the width direction, and a first end surface and a second end surface facing each other in the length direction perpendicular to the height direction and the width direction;
a first external electrode disposed on the first end surface, a portion of the first main surface, a portion of the first side surface, and a portion of the second side surface;
a second external electrode disposed on the second end surface, a portion of the first main surface, a portion of the first side surface, and a portion of the second side surface; ,
The first external electrode and the second external electrode each have a conductive layer made of a conductive polymer and a plating layer disposed on the conductive layer,
The conductive layers of the first external electrode and the second external electrode are each disposed on at least a portion of the first main surface,
The plating layers of the first external electrode and the second external electrode are arranged to cover the surface of the conductive layer and the first end face and the second end face where the conductive layer is not provided, respectively. and is directly connected to the internal electrode layer .
前記第２の外部電極は、前記第２の主面上の一部にも配置され、
前記第１の外部電極および前記第２の外部電極の前記導電層は、それぞれ第２の主面上の一部に配置されており、
前記第１の外部電極および前記第２の外部電極の前記めっき層は、それぞれ前記導電層の表面および前記導電層が設けられていない前記第１の端面および前記第２の端面を覆うように配置される、請求項１に記載の積層セラミック電子部品。 The first external electrode is also arranged on a part of the second main surface,
The second external electrode is also arranged on a part of the second main surface,
The conductive layers of the first external electrode and the second external electrode are each disposed on a part of the second main surface,
The plating layers of the first external electrode and the second external electrode are arranged to cover the surface of the conductive layer and the first end face and the second end face where the conductive layer is not provided, respectively. The multilayer ceramic electronic component according to claim 1.
前記第１の外部電極および前記第２の外部電極の前記めっき層は、前記導電層の表面および前記導電層が設けられていない前記第１の端面および前記第２の端面を覆うように配置される、請求項１に記載の積層セラミック電子部品。 The conductive layers of the first external electrode and the second external electrode extend from a part of the first main surface of the laminate in which the internal electrode layer of the first end surface is not exposed. disposed on the surface of the laminate, extending from the surface and a part of the first main surface and not exposing the internal electrode layer of the second end surface;
The plating layer of the first external electrode and the second external electrode is arranged to cover the surface of the conductive layer and the first end face and the second end face where the conductive layer is not provided. The multilayer ceramic electronic component according to claim 1.
前記第２の外部電極は、前記第２の主面上の一部にも配置され、
前記第１の外部電極および前記第２の外部電極の前記導電層は、前記第２の主面上の一部に配置されており、前記第２の主面上の一部から延び前記第１の端面の前記内部電極層が露出していない前記積層体の表面上および前記第２の主面上の一部から延び前記第２の端面の前記内部電極層が露出していない前記積層体の表面上に配置されており、
前記めっき層は、前記導電層の表面および前記導電層が設けられていない前記第１の端面および前記第２の端面を覆うように配置される、請求項３に記載の積層セラミック電子部品。 The first external electrode is also arranged on a part of the second main surface,
The second external electrode is also arranged on a part of the second main surface,
The conductive layers of the first external electrode and the second external electrode are disposed on a part of the second main surface, and extend from a part of the second main surface to the first external electrode. of the laminate, extending from the surface of the laminate where the internal electrode layer on the end face is not exposed and from a part of the second main surface, and where the internal electrode layer on the second end face is not exposed. placed on the surface,
The multilayer ceramic electronic component according to claim 3, wherein the plating layer is arranged to cover the surface of the conductive layer and the first end face and the second end face where the conductive layer is not provided.
前記中層めっき層および前記上層めっき層は、Ｃｕ、Ｎｉ、Ｓｎ、Ａｇ、Ｐｄ、Ａｇ－Ｐｄ合金、Ａｕから選ばれる少なくとも１つを含む、請求項９に記載の積層セラミック電子部品。 The lower plating layer is a Cu plating layer,
The multilayer ceramic electronic component according to claim 9 , wherein the middle plating layer and the upper plating layer contain at least one selected from Cu, Ni, Sn, Ag, Pd, Ag-Pd alloy, and Au.
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