JP7359858B2 - 仮想化された環境におけるパススルーデバイスのための直接メモリアクセストラッキング - Google Patents

Description

実施形態は、一般に、仮想化された実行環境に関する。より詳細には、実施形態は、仮想化された環境におけるパススルーデバイスのための直接メモリアクセス（ＤＭＡ）トラッキングに関する。

仮想化された実行環境は、一般に、複数の仮想マシン（ＶＭ）が、同じ物理マシン（例えば、ホスト）上でオペレーティングシステムを独立して実行することを可能にする。このような場合、仮想マシンモニタ（ＶＭＭ、ハイパーバイザなど）は、ＶＭを作成して実行することができる。いくつかのアーキテクチャでは、デバイスはＶＭにパススルーされ、ＶＭによって直接制御される。例えば、「パススルー」デバイスは、ＤＭＡトランザクションを使用して、ＶＭＭとは無関係に「所有者」ＶＭのシステムメインメモリにアクセスすることができる。ＶＭＭがＤＭＡトランザクションを追跡できないと、ＶＭのブート待ち時間（例えば、ＶＭ作成時にすべてのゲストメモリページをＶＭＭがピン留めするため）、メモリのオーバーコミットの問題（例えば、ＶＭのピン留めされたページをリクラメーション及びスワップすることができないため）、および／またはＶＭライブマイグレーション中の許容できない長いサービスシャットダウン時間（例えば、ＶＭのすべてのゲストメモリページが汚されているとみなされるため）をもたらすことがある。

実施形態の様々な利点は、以下の明細書および添付の特許請求の範囲を読むことによって、および以下の図面を参照することによって、当業者に明らかになるであろう。

一実施形態によるＤＭＡアーキテクチャの一例のブロック図である。 一実施形態によるマッピング動作を行うためにフロントエンドドライバを操作する方法の一例のフローチャートである。 一実施形態によるＤＭＡビットマップを介してアンマッピング操作を行うためにフロントエンドドライバを操作する方法の一例のフローチャートである。 一実施形態によるハイパーバイザを操作する方法の一例のフローチャートである。 一実施形態によるピン留め操作を行うためにハイパーバイザを操作する方法の一例のフローチャートである。 一実施形態によるピン留めマネージャを操作する方法の一例のフローチャートである。 一実施形態による性能向上計算システムの一例のブロック図である。 一実施形態による半導体パッケージ装置の一例の説明図である。 一実施形態によるプロセッサの一例のブロック図である。 一実施形態によるマルチプロセッサベースの計算システムの一例のブロック図である。

ここで、図１を参照すると、ゲスト１２（例えば、ＶＭ）が、パススルーデバイス１６（例えば、グラフィックスプロセッサ、ストレージドライブ、ネットワークインターフェースカード／ＮＩＣ）が、システムメモリ（図示せず）と共に、ゲスト１２を生成および実行するハイパーバイザ１８（例えば、ＶＭＭ）の知識なしに、１つ以上のＤＭＡトランザクションを行うことを可能にするＤＭＡアーキテクチャが示されている。より詳細には、図示されたゲスト１２は、ハイパーバイザ１８によってモニタされないパス（例えば、ワイヤ）上のハイパーバイザ１８をバイパスする１つ以上のメッセージ４０を介してパススルーデバイス１６を直接制御する。一般に、ゲスト１２内のＤＭＡフロントエンドドライバ２２（例えば、協調情報ＤＭＡ／ｃｉＤＭＡドライバ）は、ハイパーバイザ１８内のＤＭＡバックエンドドライバ２８（例えば、ｃｉＤＭＡデバイスモデル）と協調し、パススルーデバイス１６が協調した方法でＤＭＡトランザクションを行うことができることを確実にし、ハイパーバイザ１８がパススルーデバイス１６上のＤＭＡアクティビティを追跡できるようにする。

より詳細には、図示されたフロントエンドドライバ２２は、共有メモリ２４を使用して、パススルーデバイス１６のゲストデバイスドライバ３６（例えば、ゲストドライバ）からのマップ要求１４をハイパーバイザ１８に通知し、マップ要求１４は、パススルーデバイス１６が仮想化された環境内のゲストメモリページにアクセスしようとする試みに関連付けられる。フロントエンドドライバ２２はまた、共有メモリ２４を使用して、ゲストメモリページがピン留め（pinned）された（例えば、ロックされた、固定された、ワイヤードされた、および／またはその他の方法でリクラメーション処理またはスワップ処理されることを防止された）かどうかを判定し得る。ゲストメモリページがピン留めされている場合、通知は、単に共有メモリ２４を更新するだけの「出口なし（exit-less）」である。ゲストメモリページがピン留めされていない場合、図示されたフロントエンドドライバ２２は、出るためにマップハイパーコール２６をＤＭＡバックエンドドライバ２８に送信し、マップハイパーコール２６は、ハイパーバイザ１８に、入出力メモリマップユニット（ＩＯＭＭＵ）２７内のゲストメモリページをピン留めさせる。

図示されたＩＯＭＭＵ ２７は、各パススルーデバイスがランダムシステムメモリを攻撃する代わりに、その所有者のメモリにＤＭＡのみをすることができるように、パススルーデバイス間でＤＭＡ活動を分離するハードウェアエージェントである。ＩＯＭＭＵ２７は、ハイパーバイザ１８によって構成されるデバイスごとのＤＭＡ再マッピング構造を提供し得る。ほとんどのデバイスはＤＭＡページフォールトを許容しないため、ＤＭＡ再マッピング構造でゲストメモリページをピン留めする必要があり得る。ハイパーバイザ１８がパススルーデバイスのＤＭＡ活動についての洞察を持たないため、ゲストメモリページの全てがＶＭ作成時にピン留めされる従来の解決策とは異なり、図示されたアーキテクチャ１０は、ハイパーバイザ１８が、現在ＤＭＡバッファとして使用されているゲストメモリページを正確にピン留めすることを可能にする。したがって、ピン留めされたメモリセットの合計は、所与の時間においてはるかに小さい。

マップハイパーコール２６に応答して、バックエンドドライバ２８は、ピン留めされるべきゲストメモリページのための要求をメモリマネージャ４２に送信し得る。一実施形態では、ゲストメモリページをピン留めすることは、ページがリクラメーション処理されたり、別のページとスワップ処理されたりすることを防止するやり方でメモリを割り当てることと、ＩＯＭＭＵ仕様に従ってＤＭＡ再マッピング構造を更新することと、を含む。図示されたバックエンドドライバ２８は、フロントエンドドライバ２２およびピン留めマネージャ３０（例えば、ゲストＤＭＡ／ｇＤＭＡマネージャ）に、ゲストメモリページが共有メモリ２４を介してピン留めされたことを通知する。

同様に、図示されたフロントエンドドライバ２２は、共有メモリ２４を使用して、その後、ハイパーバイザ１８のピン留めマネージャ３０に、ゲストデバイスドライバ３６によってアンマップ要求３８が発行されたことを通知する。一実施形態では、アンマップ要求３８は、ゲストメモリページへのアクセスを中止するためのパススルーデバイス１６の試みに関連付けられる。したがって、ピン留めマネージャ３０は、周期的にスキャンして、ゲストメモリページがピン留めされていることを判定し、かつアンマップ要求３８が発行されたことを判定し得る。このような場合、ゲストメモリページはリクラメーション可能であり、図示されたピン留めマネージャ３０は、ゲストメモリページをピン留め解除する（unpin）ために非同期要求をメモリマネージャ４２に送信する。また、ピン留めマネージャ３０は、共有メモリ２４を更新して、ゲストメモリページがピン留め解除されたことを反映し得る。このような実施形態では、アンマップ要求３８の通知は、常にｅｘｉｔ－ｌｅｓｓであり、共有メモリの更新のみを含む。

一実施形態では、ハイパーバイザ１８は、ゲスト１２の作成時に、すべてのゲストメモリに対するピン留め操作をバイパスする。したがって、ＤＭＡページのみが任意の時刻にピン留めされ、ＶＭブート待ち時間が大幅に低減される。さらに、メモリオーバーコミットエージェント４４は、オーバーコミットポリシーに従って、ピン留め解除されたゲストメモリページ（および任意の他の非ＤＭＡページ）をリクラメーションし得る。したがって、図示されたＤＭＡアーキテクチャ１０は、利用可能なメモリの量を増加させ、これは性能を向上させる。

追加的に、図示されたピン留めマネージャ３０は、ゲストメモリページが汚れている（例えば、変更されたが、まだディスクに書き出されていない）ことをライブマイグレーションマネージャ４６に通知する。したがって、ライブマイグレーションマネージャ４６は、ゲスト１２のすべてのゲストメモリページを汚れているとみなす必要はない。むしろ、あるプラットフォーム／サーバから別のプラットフォーム／サーバへゲスト１２をマイグレーションするときに、ライブマイグレーションマネージャ４６は、ＤＭＡトランザクションのターゲットであったゲストメモリページに対してのみ反復的な事前コピー操作を実行し得る。したがって、図示されたアーキテクチャ１０は、ＶＭライブマイグレーション中のサービスシャットダウン時間を低減する。

一例では、共有メモリ２４は、ＤＭＡビットマップ３２を含み、ＤＭＡビットマップ３２内の各ビットはゲストページフレーム番号（ＧＦＮ、例えば、特定のゲストメモリページに関連付けられる）に対応する。したがって、マップ要求１４をハイパーバイザ１８に通知するために、フロントエンドドライバ２２は、マップされるゲストメモリページのＧＦＮに対応するビットをセットし得る。一実施形態では、フロントエンドドライバ２２は、ハイパーコールを発行する必要なく、アンマップされるゲストメモリページのＧＦＮに対応するビットをクリアすることによって、アンマップ要求３８のハイパーバイザ１８に通知する。

同様に、図示された共有メモリ２４は、ピン留めされたビットマップ３４も含み、ピン留めされたビットマップ３４の各ビットは、ＧＦＮおよびゲストメモリページに対応する。したがって、フロントエンドドライバ２２及びピン留めマネージャ３０にゲストメモリページがピン留めされていることを通知するために、バックエンドドライバ２８は、ゲストメモリページのＧＦＮに対応するビットをセットする。追加的に、ゲストメモリページがピン留め解除されていることをフロントエンドドライバ２２及びバックエンドドライバ２８に非同期に通知するために、ピン留めマネージャ３０は、ゲストメモリページのＧＦＮに対応するビットをクリアしてもよい。一例では、ハイパーバイザ１８は、ゲストメモリページをピン留めし、レース状態が検出されると、ゲストメモリページのＧＦＮに対応するビットをリセットする。

レース条件に関して、ＤＭＡビットマップ３２およびピン留めビットマップ３４をチェックすることは、アトミックでない２つの操作である。したがって、ピン留めマネージャ３０がＤＭＡビットマップ３２内でクリアされたビットを見つけた後、およびピン留めマネージャ３０がピン留めビットマップ３４をクリアする前に、マップ要求１４が発生する可能性がある。その場合、要求されたページは、ゲストフロントエンドドライバ２２に既にピン留めされているように見えることがあり、ハイパーコールが発生する。このような場合、ピン留めマネージャ３０は、以下により詳細に説明するように、メモリマネージャ４２にピン止め解除要求を送信する前に、ＤＭＡビットマップ３２およびピン留めビットマップ３４を再検査する。

ＤＭＡビットマップ３２およびピン留めビットマップ３４は、マルチレベルページング構造として一緒に実装され得る。その場合、各ページテーブルエントリ（ＰＴＥ）は、ＤＭＡマップ／ピン留めステータスまたは他の許可情報を示すために、複数のビットを含んでもよい。したがって、ホスト／ゲストは、同じＰＴＥエントリ内の異なるビットを更新するために、アトミック比較および交換（ｃｍｐｘｃｈｇ）命令を使用し得る。

ゲスト１２とハイパーバイザ１８との間のインターフェースは、単に、フロントエンドドライバ２２が無視できるコストでゲスト１２のＤＭＡ活動の情報を収集するので、「情報（ｉｎｆｏｒｍａｔｉｏｎａｌ）」とみなすことができる。図示されたフロントエンドドライバ２２は、従来の仮想入出力メモリマップユニット（ｖＩＯＭＭＵ）が提供するような、ゲスト１２にＤＭＡ再マッピング機能を提供しない限り、「ダム（ｄｕｍｂ）」とみなすことができる。したがって、ゲストＤＭＡマップ／アンマップ要求に出会ったときに、物理入出力変換ルックアサイドバッファ（ＩＯＴＬＢ）エントリを無効にする必要はないかもしれない。

追加的に、ゲスト１２とハイパーバイザ１８との間のインターフェースは、ハイパーバイザ１８（例えば、ホスト）とゲスト１２との間で双方向の情報共有が発生するので、「調整された」とみなしてもよい。ゲスト１２は、現在ＤＭＡマップされているページビットマップをホストと共有し、ホストは、現在ピン留めされているページビットマップをゲスト１２と共有する。マップ要求のＶＭ出口は大幅に低減され（例えば、マップ対象のページが現在ピンされていないときのみ）、アンマップ要求のＶＭ出口は完全に削除される（例えば、物理的なＩＯＴＬＢを無効にする必要がないため）。ピン留めマネージャ３０（例えば、ホストスレッド）は、両方のビットマップ３２、３４を周期的にスキャンし、発見的ページピン留め解除を行う（例えば、ピン留めされたページが現在ＤＭＡマップされていない場合）。ピン留め解除ページは、その後、リクラメーションまたはスワップされ得る。

したがって、図示されたアーキテクチャ１０は、パススルーデバイス１６の軽量ＤＭＡトラッキングを行うためにパラ仮想化インターフェースを提供する。一実施形態では、アーキテクチャ１０はまた、ＤＭＡ管理フレームワーク４８、１つ以上の他のゲストデバイスドライバ５０および１つ以上のＤＭＡドライバ５２（例えば、ソフトウェアＩＯＴＬＢドライバ、ハードウェアＩＯＭＭＵドライバなど）を含む。一実施形態では、ゲストＯＳは、ＤＭＡドライバ５２のうちの１つのみが所定の時間に有効にされることを保証する。

図示されたアーキテクチャ１０はまた、既存のｖＩＯＭＭＵアプローチと比較して、はるかに低い性能コストを提供し、したがって、主要なゲストＯＳ （オペレーティングシステム）ディストリビューションに含めるための道を開く。例えば、全てのアンマップハイパーコールは、削除されてもよく、マップハイパーコールは、要求されたページがピンビットマップ３４内にない場合にのみ必要とされてもよい。マップハイパーコールの数は、ＤＭＡページの局所性を増加させることによってさらに減少させることができ、これは、所与の時間にピン留めページの総サイズを低減する。例えば、フロントエンドドライバ２２は、マッピングキャッシュメカニズム（例えば、最も最近に使用された／ＬＲＵポリシーに基づく）を実装することができる。同様に、ピン留めマネージャ３０は、頻繁にマップされるページ上の不必要なピン留め解除及びハイパーコールオーバーヘッドを低減するために、ピン留めキャッシュメカニズム（例えば、ＬＲＵポリシーにも基づく）を実装してもよい。

また、アーキテクチャ１０は、パススルーデバイス１６が関与する場合、無視できる程度の遅延で、高速なＶＭ作成時間を達成することができる。ＶＭは、ページがピン留めされていない状態で開始することができる（例えば、従来の解決策に比べてブート時のピンページのオーバーヘッドが低減する）。ゲストＤＭＡページは、実際のドライバの使用に基づいてオンデマンドでピン留めされることがありますが、これは主にブート後に発生する。

実際、ＤＭＡリマッピング機能は、パフォーマンスのオーバーヘッドとエコシステムの準備（例えば、共有仮想メモリ／ＳＶＭ対応デバイスの不足）の両方のために、現在、仮想化配備において広く使用されている特徴ではない。このような場合、前述のＤＭＡ再マッピングは、より多くのパススルーデバイスの使用を可能にする良好なトレードオフであり得る。

いくつかの使用では、図示されたアーキテクチャ１０は、ｖＩＯＭＭＵと組み合わせることができる。例えば、ゲスト１２は、ｖＩＯＭＭＵ上で割り込みリマッピング機能のみを有してもよい。このような場合、ｃｉＤＭＡは、ｖＩＯＭＭＵ上の特別なＤＭＡ機能（例えば、パススルーと同様）として定義することができ、同じ利点がある。さらに、ゲスト１２は、ｖＩＯＭＭＵのＤＭＡ再マッピング能力（例えば、データプレーンデベロッパキット／ＤＰＤＫまたはＳＶＭをサポートするために、ゲスト物理アドレスに対するＩＯＶＡ－＞ＧＰＡ／ＩＯ仮想アドレス）を必要とすることがある。このような場合、ゲスト１２によるマップ／アンマップ操作は、ホストＩＯＭＭＵ ＩＯＴＬＢエントリを無効にするためにトラップされてもよい。ここで、ｃｉＤＭＡにおける双方向情報共有は、ハイパーコールを低減するのに役立たないかもしれない。しかしながら、ピン留めマネージャ３０は、依然として発見的にページをピン留め解除するために活用されてもよい。

図２Ａは、マッピング操作を行うためにフロントエンドドライバを操作する方法６０を示す。本方法６０は、一般に、例えば、既に説明したＤＭＡフロントエンドドライバ２２（図１）のようなフロントエンドドライバに実装することができる。より具体的には、本方法６０は、ランダムアクセスメモリ（ＲＡＭ）、リードオンリーメモリ（ＲＯＭ）、プログラマブルＲＯＭ（ＰＲＯＭ）、ファームウェア、フラッシュメモリなどの機械またはコンピュータ可読記憶媒体に記憶された論理命令のセット、例えば、プログラマブル論理アレイ（ＰＬＡ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、複合プログラマブル論理デバイス（ＣＰＬＤ）などの設定可能な論理、例えば、特定用途向け集積回路（ＡＳＩＣ）、相補型金属酸化物半導体（ＣＭＯＳ）、トランジスタ－トランジスタ論理（ＴＴＬ）などの回路技術を使用した固定機能ハードウェア論理における、１つ以上のモジュール、またはそれらの任意の組み合わせとして実装されてもよい。

例えば、方法６０に示される操作を実行するためのコンピュータプログラムコードは、ＪＡＶＡ（登録商標）、ＳＭＡＬＬＴＡＬＫ（登録商標）、Ｃ＋＋などのオブジェクト指向プログラミング言語と、「Ｃ」プログラミング言語または類似のプログラミング言語などの従来の手続き型プログラミング言語とを含む、１つ以上のプログラミング言語の任意の組み合わせで書かれてもよい。追加的に、論理命令は、アセンブラ命令、命令セットアーキテクチャ（ＩＳＡ）命令、機械命令、機械依存命令、マイクロコード、状態設定データ、集積回路の設定データ、電子回路および／またはハードウェアに固有の他の構造コンポーネント（例えば、ホストプロセッサ、中央処理装置／ＣＰＵ、マイクロコントローラなど）をパーソナライズする状態情報を含んでもよい。

図示された処理ブロック６２は、パススルーデバイス（例えば、ＶＭにパススルーされ、ＶＭによって直接制御されるデバイス）のゲストドライバからマップ要求を受信（例えば、インターセプト）し、マップ要求は、パススルーデバイスが仮想化された実行環境においてゲストメモリページにアクセスする試みに関連付けられる。ハイパーバイザは、図示のブロック６４において、共有メモリへのアップデートを介してマップ要求を通知される。したがって、通知には、通常、データの更新およびイベントの送信（例えば、出口なし通知）が含まれる。より詳細には、ブロック６４は、ＤＭＡビットマップ内のＧＰＮに対応するビットを設定することを含むことができ、ＧＰＮはゲストメモリページに関連付けられる。さらに、ＤＭＡビットマップは、ハイパーバイザおよびフロントエンドドライバにアクセス可能な共有メモリ内に位置してもよい。

ブロック６６において、ゲストメモリページがピン留めされているかどうかを判定がなされ得る。一実施形態では、ブロック６６は、ピン留めされたビットマップ内のＧＰＮに対応するビットがセットされているかどうかを判定することを含み、ピン留めされたビットマップは、ハイパーバイザおよびフロントエンドドライバにアクセス可能な共有メモリ内にも位置する。ブロック６６においてゲストメモリページがピン留めされていないと判定された場合、図示されたブロック６８はハイパーバイザにマップハイパーコールを送信する。さもなければ、方法６０は、ハイパーバイザにマップハイパーコールを送信することなく終了する。図示された方法６０は、いかなるアンマップハイパーコールを実行しない。

図２Ｂは、フロントエンドドライバを操作して、ＤＭＡビットマップを介してアンマップ操作を行う方法７０を示す。本方法７０は、一般に、例えば、既に説明したＤＭＡフロントエンドドライバ２２（図１）のようなフロントエンドドライバで実施することができる。より詳細には、本方法７０は、ＲＡＭ、ＲＯＭ、ＰＲＯＭ、ファームウェア、フラッシュメモリなどの機械またはコンピュータ可読記憶媒体に記憶された論理命令のセット、例えば、ＰＬＡ、ＦＰＧＡ、ＣＰＬＤなどの設定可能な論理、例えば、ＡＳＩＣ、ＣＭＯＳ、ＴＴＬなどの回路技術を使用した固定機能ハードウェア論理における、１つ以上のモジュール、またはそれらの任意の組み合わせとして実装されてもよい。

図示された処理ブロック７２は、パススルーデバイスのゲストドライバからのアンマップ要求を受信することを提供し、アンマップ要求は、パススルーデバイスがゲストメモリページへのアクセスを中止する試みに関連付けられる。一実施形態では、ブロック７４は、ＤＭＡビットマップ内のＧＰＮに対応するビットをクリアし、ＧＰＮはゲストメモリページに関連付けられる。図示の例では、ＤＭＡビットマップは、ハイパーバイザおよびゲストドライバにアクセス可能な共有メモリに位置する。必須のホスト処理がないため、アンマップハイパーコールは行われない。必須のホスト処理に関しては、ＤＭＡリマッピング機能がゲストに公開されないため、物理的なＩＯＭＭＵキャッシュをフラッシュする必要がない。したがって、ホストは、ピン留めされたマネージャが最新の状態を後に取得するときまで、ページをピン留めしたままにしておくことができる。

図３Ａは、ハイパーバイザを操作する方法８０を示す。この方法８０は、一般に、例えば、既に説明したハイパーバイザ１８（図１）のようなハイパーバイザで実装することができる。より詳細には、本方法８０は、ＲＡＭ、ＲＯＭ、ＰＲＯＭ、ファームウェア、フラッシュメモリなどの機械またはコンピュータ可読記憶媒体に記憶された論理命令のセット、例えば、ＰＬＡ、ＦＰＧＡ、ＣＰＬＤなどの設定可能な論理、例えば、ＡＳＩＣ、ＣＭＯＳ、ＴＴＬなどの回路技術を使用した固定機能ハードウェア論理における、１つ以上のモジュール、またはそれらの任意の組み合わせとして実装されてもよい。

図示された処理ブロック８２は、ゲストメモリページが仮想化された実行環境においてピン留めされていることを判定する。一実施形態では、ブロック８２は、ピン留めされたビットマップ内のビットがセットされていることを非同期に検出することを含み、このビットはゲストメモリページのＧＰＮに対応する。すでに述べたように、ピン留めされたビットマップは、共有メモリに記憶され得る。ブロック８４は、ＤＭＡビットマップに基づいて、パススルーデバイスのゲストドライバからのアンマップ要求が発行されたことを判定することを提供する。ＤＭＡビットマップは、共有メモリ（例えば、ハイパーバイザおよびゲストドライバによってアクセス可能）に位置し得る。図示の例では、アンマップ要求は、パススルーデバイスがゲストメモリページへのアクセスを中止する試みに関連付けられる。一例において、ブロック８４は、ＤＭＡビットマップ内のＧＰＮに対応するビットがセットされていないことを判定することを含み、このＧＰＮはゲストメモリページに関連付けられる。

ブロック８６は、ゲストメモリページをピン留め解除する。一実施形態では、ブロック８６は、ゲストメモリページをピン留め解除するようにメモリマネージャに指示することと、ピン留めされたビットマップ内のＧＰＮに対応するビットをクリアすることと、を含み、ＧＰＮはゲストメモリページに関連付けられる。図示された方法８０はまた、ブロック８８において、オーバーコミットポリシーに従ってゲストメモリページをリクラメーションし、ブロック９０において、ゲストメモリページが汚れていることをライブマイグレーションマネージャに通知する。

図３Ｂは、ピン留め操作を行うためにハイパーバイザを操作する方法１００を示す。本方法１００は、一般に、例えば、既に説明したハイパーバイザ１８（図１）のようなハイパーバイザで実装することができる。より具体的には、本方法１００は、ＲＡＭ、ＲＯＭ、ＰＲＯＭ、ファームウェア、フラッシュメモリなどの機械またはコンピュータ可読記憶媒体に記憶された論理命令のセット、例えば、ＰＬＡ、ＦＰＧＡ、ＣＰＬＤなどの設定可能な論理、例えば、ＡＳＩＣ、ＣＭＯＳ、ＴＴＬなどの回路技術を使用した固定機能ハードウェア論理における、１つ以上のモジュール、またはそれらの任意の組み合わせとして実装されてもよい。

図示された処理ブロック１０２は、フロントエンドドライバからマップハイパーコールを受信し、マップハイパーコールに応答して、ピン留めされたビットマップ内のＧＰＮに対応するビットがブロック１０４でセットされる。図示の例では、ＧＰＮはＧＰＮと関連付けられ、ピン留めされたビットマップは、フロントエンドドライバおよびハイパーバイザにアクセス可能な共有メモリ内に位置する。一実施形態では、ゲストメモリページは、マップハイパーコールに応答してブロック１０６でピン留めされる。ブロック１０６は、メモリマネージャがゲストメモリページをピン留めすることを要求することを含むことができる。図示されたブロック１０８はハイパーコールを完了し、フロントエンドドライバに戻る。

図４は、ピン留めマネージャを操作する方法１１０を示す。方法１１０は、一般に、例えば、既に説明したピン留めマネージャ３０（図１）のようなピン留めマネージャで実装することができる。より具体的には、本方法１１０は、ＲＡＭ、ＲＯＭ、ＰＲＯＭ、ファームウェア、フラッシュメモリなどの機械またはコンピュータ可読記憶媒体に記憶された論理命令のセット、例えば、ＰＬＡ、ＦＰＧＡ、ＣＰＬＤなどの設定可能な論理、例えば、ＡＳＩＣ、ＣＭＯＳ、ＴＴＬなどの回路技術を使用した固定機能ハードウェア論理における、１つ以上のモジュール、またはそれらの任意の組み合わせとして実装されてもよい。

ピン留めされたページが与えられると、図示された処理ブロック１１２は、ページが現在ＤＭＡビットマップにセットされているかどうかを判定する。もしそうでなければ、ブロック１１４はピン留めされたビットマップ内のビットをクリアし得る。一実施形態では、フロントエンドドライバがブロック１１２と１１４との間でマップ要求を行うことができる場合、ブロック１１６において、ＤＭＡビットマップが再チェックされるべきかどうか（例えば、レース検出が有効であるかどうか）が判定される。このような場合、ピン留めされたビットマップ内のビットがまだ有効であるため、マップハイパーコールは発行されず、ピン留めマネージャはそのようなレースを捕捉し、直ちにピン留め解除操作を終了する。そのようなレースがブロック１１８で検出され得る場合、ピン留めマネージャは、ピン留めビットマップ内のビットをリセットする。次に、図示された方法１１０はブロック１２０に進み、別のページを見つける。ブロック１１６において、ＤＭＡビットマップが再チェックされないと判定された場合、方法１１０は、ブロック１２２においてページをピン留め解除し、ブロック１２０に進む。ブロック１１２において、ページが現在ＤＭＡビットマップにセットされていないと判定された場合、図示された方法１１０は直接ブロック１２０に進む。

ここで、図５を参照すると、性能向上計算システム１５０が示されている。システム１５０は、一般に、計算機能（例えば、パーソナルデジタルアシスタント／ＰＤＡ、ノートコンピュータ、タブレットコンピュータ、変換可能なタブレット、サーバ）、通信機能（例えば、スマートフォン）、画像化機能（例えば、カメラ、ビデオカメラ）、メディア再生機能（例えば、スマートテレビ／ＴＶ）、ウェアラブル機能（例えば、時計、アイウェア、ヘッドウェア、履物、ジュエリー）、車両機能（例えば、自動車、トラック、オートバイク）、ロボット機能（例えば、自律型ロボット）、またはそれらの任意の組み合わせを有する電子デバイス／プラットフォームの一部とすることができる。図示の例では、システム１５０は、システムメモリ１５６に結合された集積メモリコントローラ１５４を有するホストプロセッサ１５２（例えば、中央処理装置／ＣＰＵ）を含む。

図示されたシステム１５０はまた、システムオンチップ（ＳｏＣ）として、ホストプロセッサ１５２と共に実装された入力出力（ＩＯ）モジュール１５８と、半導体ダイ１６２上のグラフィックスプロセッサ１６０とを含む。図示されたＩＯモジュール１５８は、例えば、ディスプレイ１６４（例えば、タッチスクリーン、液晶ディスプレイ／ＬＣＤ、発光ダイオード／ＬＥＤディスプレイ）、ネットワークコントローラ１６６（例えば、有線および／または無線ＮＩＣ）、および大容量記憶装置１６８（例えば、ハードディスクドライブ／ＨＤＤ、光ディスク、ソリッドステートドライブ／ＳＳＤ、フラッシュメモリ）と通信する。

一実施形態では、ＳｏＣ １６２は、仮想化された実行環境であり、ホストプロセッサ１５２および／またはＩＯモジュール１５８は、一般に、１つ以上のＶＭ（例えば、ゲスト）をセットアップおよび実行するＶＭＭ／ハイパーバイザを実行する。追加的に、グラフィックスプロセッサ１６０は、ＶＭＭの知識なしに、システムメモリ１５６との間で１つ以上のＤＭＡトランザクションを行うパススルーデバイスであってもよい。したがって、ＶＭは、ＶＭＭにモニタされていないか、または隠されていないパス（例えば、ワイヤ）上でＶＭＭをパススルーする１つ以上のメッセージを介して、グラフィックスプロセッサ１６０を直接制御することができる。

このような場合、ホストプロセッサ１５２および／またはＩＯモジュール１５８は、システムメモリ１５６および／または大容量記憶装置１６８から取り出された命令１７０を実行して、すでに説明した方法６０（図２Ａ）、方法７０（図２Ｂ）、方法８０（図３Ａ）、方法１００（図３Ｂ）および／または方法４（図１１０）の１つ以上の態様を実行してもよい。したがって、図示された命令１７０は、フロントエンドドライバ命令を含み、これは、ホストプロセッサ１５２および／またはＩＯモジュール１５８によって実行されるときに、計算システム１５０に、グラフィックスプロセッサ１６０のゲストドライバからのマップ要求をハイパーバイザに通知させ、マップ要求は、グラフィックスプロセッサ１６０が仮想化された実行環境内のゲストメモリページにアクセスしようとする試みに関連付けられる。フロントエンドドライバ命令は、実行されるときに、ゲストメモリページがピン留めされているかどうかを計算システム１５０に判定させ、ゲストメモリページがピン留めされていない場合にマップハイパーコールをハイパーバイザに送信させることもできる。一実施形態では、フロントエンドドライバ命令は、実行されるときに、ゲストメモリページがピン留めされている場合、マップハイパーコールをバイパスし、アンマップハイパーコールを完全にバイパスする。

命令１７０はまた、ホストプロセッサ１５２および／またはＩＯモジュールによって実行されるとき、計算システム１５０にＶＭの作成時にピン留め操作をバイパスさせるハイパーバイザ命令を含み得る。また、ハイパーバイザ命令の実行により、計算システム１５０に、フロントエンドドライバからマップハイパーコールを受信し、マップハイパーコールに応答してゲストメモリページをピン留めし、マップハイパーコールに応答してピン留めビットマップ内のＧＦＮに対応するビットをセットするようにさせる。このような場合、ＧＦＮはゲストメモリページに関連付けられ、ピン留めされたビットマップは共有メモリ内にある。

一実施形態では、ハイパーバイザ命令は、実行されるときに、計算システムに、ゲストメモリページが仮想化された実行環境内にピン留めされていることを判定させ、ＤＭＡビットマップに基づいて、ゲストドライバからのアンマップ要求が発行されたことを判定させる。このような場合、ハイパーバイザ命令の実行により、計算システム１５０にゲストメモリページをピン留め解除させる。一例では、ハイパーバイザ命令の実行により、計算システム１５０に、オーバーコミットポリシーに従って、ピン留め解除されたゲストメモリページをリクラメーション処理し、および／または、ゲストメモリページが汚れていることをライブマイグレーションマネージャに通知させる。

図６は、半導体装置１７２（例えば、チップ、ダイ、パッケージ）を示す。図示された装置１７２は、基板１７４に結合された１つ以上の基板１７４（例えば、シリコン、サファイア、ガリウムヒ素）および論理１７６（例えば、トランジスタアレイおよび他の集積回路／ＩＣ構成要素）を含む。一実施形態では、論理１７６は、すでに説明した方法６０（図２Ａ）、方法７０（図２Ｂ）、方法８０（図３Ａ）、方法１００（図３Ｂ）および／または方法４（図１１０）の１つ以上の態様を実装する。このように、論理１７６は、デバイスのゲストドライバからのマップ要求をハイパーバイザに通知することができ、このデバイスは、ＶＭにパススルーされ、ＶＭによって直接制御され、マップ要求は、デバイスが仮想化された実行環境内のゲストメモリページにアクセスする試みに関連付けられる。また、論理１７６は、ゲストメモリページがピン留めされているかどうかを判定し、ゲストメモリページがピン留めされていない場合には、ハイパーバイザにマップハイパーコールを送信してもよい。一実施形態では、論理１７６は、ゲストメモリページがピン留めされている場合にマップハイパーコールをバイパスし、全てのアンマップハイパーコールをバイパスする。

また、論理１７６は、ＶＭの作成時にピン留め動作をバイパスしてもよい。一実施形態では、論理１７６は、フロントエンドドライバからマップハイパーコールを受信し、マップハイパーコールに応答してゲストメモリページをピン留めし、マップハイパーコールに応答してピン留めビットマップ内のＧＦＮに対応するビットをセットする。このような場合、ＧＦＮはゲストメモリページに関連付けられ、ピン留めされたビットマップは共有メモリ内にある。

実施形態において、論理１７６はまた、ゲストメモリページが仮想化された実行環境においてピン留めされていることを判定し、ＤＭＡビットマップに基づいて、ゲストドライバからのアンマップ要求が発行されたことを判定する。このような場合、論理１７６はゲストメモリページをピン留め解除する。一例では、論理１７６はまた、オーバーコミットポリシーに従って、ピン留め解除されたゲストメモリページをリクラメーションし、および／またはゲストメモリページが汚れていることをライブマイグレーションマネージャに通知する。

論理１７６は、少なくとも部分的に、設定可能な論理または固定機能性ハードウェア論理に実装することができる。一例では、論理１７６は、基板１７４内に位置決めされる（例えば、埋め込まれる）トランジスタチャネル領域を含む。したがって、論理１７６と基板１７４との間のインターフェースは、階段接合ではなくてもよい。論理１７６はまた、基板１７４の初期ウエハ上に成長されるエピタキシャル層を含むとみなされ得る。

図７は、一実施形態によるプロセッサコア２００を示す。プロセッサコア２００は、マイクロプロセッサ、埋め込みプロセッサ、デジタル信号プロセッサ（ＤＳＰ）、ネットワークプロセッサ、またはコードを実行するための他のデバイスなど、任意のタイプのプロセッサのコアであり得る。図７には１つのプロセッサコア２００のみが示されているが、代わりに、プロセッサ要素は、図７に示されたプロセッサコア２００のうちの１つ以上を含んでもよい。プロセッサコア２００は、シングルスレッドコアであってもよく、少なくとも１つの実施形態では、プロセッサコア２００は、コア当たり２つ以上のハードウェアスレッドコンテキスト（または「論理プロセッサ」）を含んでもよいという点で、マルチスレッドであってもよい。

図７はまた、プロセッサコア２００に結合されたメモリ２７０を示す。メモリ２７０は、当業者に既知であるか、またはそうでなければ利用可能であるような、広範な種類のメモリ（メモリ階層の種々の層を含む）のいずれであってもよい。メモリ２７０は、プロセッサコア２００によって実行される１つ以上のコード２１３命令を含んでもよく、コード２１３は、すでに説明した方法６０（図２Ａ）、方法７０（図２Ｂ）、方法８０（図３Ａ）、方法１００（図３Ｂ）および／または方法４（図１１０）を実装してもよい。プロセッサコア２００は、コード２１３によって示される命令のプログラムシーケンスに従う。各命令は、フロントエンド部分２１０に入り、１つ以上のデコーダ２２０によって処理されてもよい。デコーダ２２０は、その出力として、所定のフォーマットの固定幅マイクロ操作のようなマイクロ操作を生成することができ、又はオリジナルのコード命令を反映する他の命令、マイクロ命令、または制御信号を生成することができる。図示されたフロントエンド部分２１０はまた、レジスタリネーム論理２２５とスケジューリング論理２３０を含み、これらは一般にリソースを割り当て、実行のための変換命令に対応する操作を待ち行列に入れる。

プロセッサコア２００は、実行ユニット２５５－１～２５５－Ｎのセットを有する実行論理２５０を含むように示されている。いくつかの実施形態は、特定の機能または機能セットに専用の多数の実行ユニットを含んでもよい。他の実施形態は、特定の機能を実行できる１つの実行ユニットまたは１つの実行ユニットのみを含んでもよい。図示された実行論理２５０は、コード命令によって指定された操作を実行する。

コード命令によって指定された操作の実行の完了後、バックエンド論理２６０は、コード２１３の命令を退去させる。一実施形態では、プロセッサコア２００は、順序外れの実行を可能にするが、命令の順序リタイアメントを必要とする。リタイアメント論理２６５は、当業者に既知の種々の形態（例えば、リオーダバッファ等）をとることができる。このようにして、プロセッサコア２００は、コード２１３の実行中に、少なくとも、デコーダによって生成される出力、レジスタリネーム論理２２５によって利用されるハードウェアレジスタおよびテーブル、ならびに実行論理２５０によって修正される任意のレジスタ（図示せず）に関して、変換される。

図７には示されていないが、処理要素は、プロセッサコア２００を有するチップ上の他の要素を含んでもよい。例えば、処理要素は、プロセッサコア２００と共にメモリ制御論理を含んでもよい。処理要素は、Ｉ／Ｏ制御論理を含んでもよく、および／またはメモリ制御論理と一体化されたＩ／Ｏ制御論理を含んでもよい。処理要素はまた、１つ以上のキャッシュを含んでもよい。

次に、図８を参照すると、一実施形態による計算システム１０００の実施形態のブロック図が示される。図８には、第１の処理要素１０７０および第２の処理要素１０８０を含むマルチプロセッサシステム１０００が示されている。２つの処理要素１０７０および１０８０が示されているが、システム１０００の実施形態は、１つのそのような処理要素のみを含んでもよいことが理解されるべきである。

システム１０００は、ポイントツーポイント相互接続システムとして示され、第１の処理要素１０７０および第２の処理要素１０８０は、ポイントツーポイント相互接続１０５０を介して結合される。図８に示された相互接続のいずれかまたは全ては、ポイントツーポイント相互接続ではなくマルチドロップバスとして実装されてもよいことを理解されたい。

図８に示すように、処理要素１０７０および１０８０の各々は、第１および第２のプロセッサコア（すなわち、プロセッサコア１０７４ａおよび１０７４ｂ、ならびにプロセッサコア１０８４ａおよび１０８４ｂ）を含む、マルチコアプロセッサであってもよい。そのようなコア１０７４ａ、１０７４ｂ、１０８４ａ、１０８４ｂは、図７に関連して上述したものと同様のやり方で命令コードを実行するように構成されてもよい。

各処理要素１０７０、１０８０は、少なくとも１つの共有キャッシュ１８９６ａ、１８９６ｂを含んでもよい。共有キャッシュ１８９６ａ、１８９６ｂは、それぞれ、コア１０７４ａ、１０７４ｂ、および１０８４ａ、１０８４ｂのような、プロセッサの１つ以上の構成要素によって利用されるデータ（例えば、命令）を記憶してもよい。例えば、共有キャッシュ１８９６ａ、１８９６ｂは、プロセッサの構成要素によるより速いアクセスのために、メモリ１０３２、１０３４に記憶されたデータをローカルにキャッシュしてもよい。１つ以上の実施形態において、共有キャッシュ１８９６ａ、１８９６ｂは、レベル２（Ｌ２）、レベル３（Ｌ３）、レベル４（Ｌ４）、または他のレベルのキャッシュなどの１つ以上の中間レベルキャッシュ、最後のレベルキャッシュ（ＬＬＣ）、および／またはそれらの組み合わせを含んでもよい。

２つの処理要素１０７０、１０８０のみで示されるが、本実施形態の範囲は、それに限定されないことが理解されるべきである。他の実施形態では、１つ以上の追加の処理要素が、所与のプロセッサ内に存在してもよい。代替的には、処理要素１０７０、１０８０の１つ以上は、プロセッサ以外の要素、例えば、アクセラレータまたはフィールドプログラマブルゲートアレイであってもよい。例えば、追加の処理要素は、第１のプロセッサ１０７０と同じである追加のプロセッサ、第１のプロセッサ１０７０に対して不均一または非対称である追加のプロセッサ、アクセラレータ（例えば、グラフィックスアクセラレータまたはデジタル信号処理（ＤＳＰ）ユニット）、フィールドプログラマブルゲートアレイ、または任意の他の処理要素を含んでもよい。処理要素１０７０、１０８０の間には、アーキテクチャ、マイクロアーキテクチャ、熱、電力消費特性などを含むメトリックのスペクトルに関して、様々な差異があり得る。これらの差異は、実質的に、処理要素１０７０、１０８０間の非対称性および不均一性として現れ得る。少なくとも１つの実施形態について、様々な処理要素１０７０、１０８０は、同一のダイパッケージ内に存在してもよい。

第１の処理要素１０７０は、メモリコントローラ論理（ＭＣ）１０７２と、ポイントツーポイント（Ｐ－Ｐ）インターフェース１０７６および１０７８と、をさらに含んでもよい。同様に、第２の処理要素１０８０は、ＭＣ１０８２と、Ｐ－Ｐインターフェース１０８６および１０８８と、を含んでもよい。図８に示すように、ＭＣ１０７２および１０８２は、プロセッサをそれぞれのメモリ、すなわち、メモリ１０３２およびメモリ１０３４に結合し、これらは、それぞれのプロセッサにローカルに取り付けられたメインメモリの一部であってもよい。ＭＣ１０７２および１０８２は、処理素子１０７０、１０８０に統合されて示されているが、代替の実施形態では、ＭＣ論理は、その中に統合されるのではなく、処理素子１０７０、１０８０の外側の離散論理であってもよい。

第１の処理要素１０７０および第２の処理要素１０８０は、それぞれＰ－Ｐ相互接続１０７６ １０８６を介して、Ｉ／Ｏサブシステム１０９０に結合されてもよい。図８に示すように、Ｉ／Ｏサブシステム１０９０は、Ｐ－Ｐインターフェース１０９４および１０９８を含む。さらに、Ｉ／Ｏサブシステム１０９０は、Ｉ／Ｏサブシステム１０９０を高性能グラフィックスエンジン１０３８と結合するためのインターフェース１０９２を含む。一実施形態では、バス１０４９は、グラフィックスエンジン１０３８をＩ／Ｏサブシステム１０９０に結合するために使用されてもよい。代替的に、ポイントツーポイント相互接続は、これらの構成要素を結合することができる。

次に、Ｉ／Ｏサブシステム１０９０は、インターフェース１０９６を介して第１のバス１０１６に結合されてもよい。一実施形態では、第１のバス１０１６は、ペリフェラルコンポーネント相互接続（ＰＣＩ）バス、またはＰＣＩ Ｅｘｐｒｅｓｓバスまたは他の第３世代Ｉ／Ｏ相互接続バスのようなバスであってもよいが、実施形態の範囲はそれに限定されない。

図８に示すように、種々の入出力デバイス１０１４（例えば、バイオメトリクススキャナ、スピーカ、カメラ、センサ）は、第１のバス１０１６を第２のバス１０２０に結合することができるバスブリッジ１０１８と共に、第１のバス１０１６に結合されてもよい。一実施形態では、第２のバス１０２０は、ローピンカウント（ＬＰＣ）バスであってもよい。一実施形態では、例えば、キーボード／マウス１０１２、通信デバイス１０２６、および、ディスクドライブまたはコード１０３０を含み得る他の大容量記憶装置のようなデータ記憶ユニット１０１９を含む、種々のデバイスが、第２のバス１０２０に結合され得る。図示されたコード１０３０は、すでに説明した方法６０（図２Ａ）、方法７０（図２Ｂ）、方法８０（図３Ａ）、方法１００（図３Ｂ）および／または方法４（図１１０）を実装してもよく、すでに説明したコード２１３（図７）と同様であってもよい。さらに、オーディオＩ／Ｏ １０２４は、第２のバス１０２０に結合されてもよく、バッテリ１０１０は、計算システム１０００に電力を供給してもよい。

他の実施形態が企図されることに留意する。例えば、図８のポイントツーポイントアーキテクチャの代わりに、システムは、マルチドロップバスまたは他のそのような通信トポロジを実装してもよい。また、図８の要素は、代わりに、図８に示されているよりも多くの、またはより少ない集積チップを使用して分割されてもよい。

追加の注記および例：
例１は、性能向上計算システムであって、デバイスであって、前記デバイスが仮想マシンにパススルーされ、直接制御される、デバイスと、プロセッサと、フロントエンドドライバ命令のセットを含むシステムメモリであって、前記フロントエンドドライバ命令は、前記プロセッサによって実行されるときに、前記計算システムに、前記デバイスのゲストドライバからのマップ要求をハイパーバイザに通知することであって、前記マップ要求は、前記デバイスが仮想化された実行環境においてゲストメモリページにアクセスしようとする試みに関連付けられる、通知することと、前記ゲストメモリページがピン留めされているかどうかを判定することと、前記ゲストメモリページがピン留めされていない場合、前記ハイパーバイザにマップハイパーコールを送信することと、を行わせる、システムメモリと、を含む、計算システムを含む。
例２は、前記ハイパーバイザおよび前記フロントエンドドライバ命令にアクセス可能な共有メモリをさらに含み、前記マップ要求を前記ハイパーバイザに通知するために、前記フロントエンドドライバ命令は、実行されるときに、前記計算システムに、ダイレクトメモリアクセス（ＤＭＡ）ビットマップ内のゲストページフレーム番号に対応するビットを設定させ、前記ゲストページフレーム番号は、前記ゲストメモリページに関連付けられ、前記ＤＭＡビットマップは、前記共有メモリ内に位置する、例１に記載の計算システムを含む。
例３は、前記フロントエンドドライバ命令は、実行されるときに、前記計算システムに、前記ゲストドライバからのアンマップ要求に応答して前記ビットをクリアさせ、前記アンマップ要求は、前記デバイスが前記ゲストメモリページへのアクセスを中止する試みに関連付けられる、例２に記載の計算システムを含む。
例４は、前記ハイパーバイザおよび前記フロントエンドドライバ命令にアクセス可能な共有メモリをさらに含み、前記ゲストメモリページがピン留めされているかどうかを判定するために、前記フロントエンドドライバ命令は、実行されるときに、前記計算システムに、ピン留めされたビットマップ内のゲストページフレーム番号に対応するビットがセットされているかどうかを判定させ、前記ゲストページフレーム番号は、前記ゲストメモリページに関連付けられ、前記ピン留めされたビットマップは前記共有メモリ内に位置する、例１に記載の計算システムを含む。
例５は、前記フロントエンドドライバ命令は、実行されるときに、計算システムに、前記ゲストメモリページがピン留めされている場合、前記マップハイパーコールをバイパスすることと、 全てのアンマップハイパーコールをバイパスするすることと、を行わせる、例１～４のいずれか１つに記載の計算システムを含む。
例６は、フロントエンドドライバ命令のセットを含む少なくとも１つのコンピュータ可読記憶媒体であって、前記フロントエンドドライバ命令は、計算システムによって実行されるときに、前記計算システムに、デバイスのゲストドライバからのマップ要求をハイパーバイザに通知することであって、前記デバイスは、仮想マシンにパススルーされ、直接制御され、前記マップ要求は、前記デバイスが仮想化された実行環境においてゲストメモリページにアクセスしようとする試みに関連付けられる、通知することと、前記ゲストメモリページがピン留めされているかどうかを判定することと、前記ゲストメモリページがピン留めされていない場合、前記ハイパーバイザにマップハイパーコールを送信することと、を行わせる、少なくとも１つのコンピュータ可読記憶媒体を含む。
例７は、前記マップ要求を前記ハイパーバイザに通知するために、前記フロントエンドドライバ命令は、実行されるときに、前記計算システムに、ダイレクトメモリアクセス（ＤＭＡ）ビットマップ内のゲストページフレーム番号に対応するビットを設定させ、前記ゲストページフレーム番号は、前記ゲストメモリページに関連付けられ、前記ＤＭＡビットマップは、前記ハイパーバイザ及び前記フロントエンドドライバ命令にアクセス可能な共有メモリ内に位置する、例６に記載の少なくとも１つのコンピュータ可読記憶媒体を含む。
例８は、前記フロントエンドドライバ命令は、実行されるときに、前記計算システムに、前記ゲストドライバからのアンマップ要求に応答して前記ビットをクリアさせ、前記アンマップ要求は、前記デバイスが前記ゲストメモリページへのアクセスを中止する試みに関連付けられる、例７に記載の少なくとも１つのコンピュータ可読記憶媒体を含む。
例９は、前記ゲストメモリページがピン留めされているかどうかを判定するために、前記フロントエンドドライバ命令は、実行されるときに、前記計算システムに、ピン留めされたビットマップ内のゲストページフレーム番号に対応するビットがセットされているかどうかを判定させ、前記ゲストページフレーム番号は、前記ゲストメモリページに関連付けられ、前記ピン留めされたビットマップは、前記ハイパーバイザおよび前記フロントエンドドライバ命令にアクセス可能な共有メモリ内に位置する、例６に記載の少なくとも１つのコンピュータ可読記憶媒体を含む。
例１０は、前記フロントエンドドライバ命令は、実行されるときに、計算システムに、前記ゲストメモリページがピン留めされている場合、前記マップハイパーコールをバイパスすることと、全てのアンマップハイパーコールをバイパスすることと、を行わせる、例６～９のいずれか１つに記載の少なくとも１つのコンピュータ可読記憶媒体を含む。
例１１は、性能向上計算システムであって、デバイスであって、前記デバイスが仮想マシンにパススルーされ、直接制御される、デバイスと、プロセッサと、ハイパーバイザ命令のセットを含むシステムメモリであって、前記ハイパーバイザ命令は、前記プロセッサによって実行されるときに、前記計算システムに、ゲストメモリページが仮想化された実行環境でピン留めされていることを判定することと、ダイレクトメモリアクセス（ＤＭＡ）ビットマップに基づいて、デバイスのゲストドライバからのアンマップ要求が発行されたことを判定することであって、前記デバイスは、仮想マシンにパススルーされ、直接制御されるものであり、前記アンマップ要求は、前記デバイスが前記ゲストメモリページへのアクセスを中止する試みに関連付けられる、判定することと、前記ゲストメモリページをピン留め解除することと、を行わせる、計算デバイスを含む。
例１２は、前記フロントエンドドライバ及び前記ハイパーバイザ命令にアクセス可能な共有メモリをさらに含み、前記アンマップ要求が発行されたことを判定するために、前記ハイパーバイザ命令は、実行されるときに、前記計算システムに、前記ＤＭＡビットマップ内のゲストページフレーム番号に対応するビットがセットされていないことを判定させ、前記ゲストページフレーム番号が前記ゲストメモリページに関連付けられ、前記ＤＭＡビットマップは、前記共有メモリ内に位置する、例１１に記載の計算システムを含む。
例１３は、前記ハイパーバイザ命令は、実行されるときに、前記計算システムに、ピン留めされたビットマップ内のゲストページフレーム番号に対応するビットをクリアさせ、前記ゲストページフレーム番号は、前記ゲストメモリページに関連付けられ、前記ピン留めされたビットマップは、前記共有メモリ内に位置する、例１１に記載の計算システムを含む。
例１４は、前記ハイパーバイザ命令は、実行されるときに、前記計算システムに、レース条件が検出された場合、前記ビットをリセットさせ、前記レース条件が検出されない場合、前記ゲストメモリページはピン留め解除される、例１３に記載の計算システムを含む。
例１５は、前記ハイパーバイザ命令は、実行されるときに、前記計算システムに、前記フロントエンドドライバからマップハイパーコールを受信することと、前記マップハイパーコールに応答して、前記ゲストメモリページをピン留めすることと、前記マップハイパーコールに応答して、ピン留めされたビットマップ内の前記ゲストページフレーム番号に対応するビットをセットすることであって、前記ゲストページフレーム番号は、前記ゲストメモリページに関連付けられ、前記ピン留めされたビットマップは、前記共有メモリ内に位置する、セットすることと、を行わせる、例１１に記載の計算システムを含む。
例１６は、前記ハイパーバイザ命令は、実行されるときに、前記計算システムに、前記仮想マシンの作成時にピン留め操作をバイパスさせる、例１５に記載の計算システムを含む。
例１７は、前記ハイパーバイザ命令は、実行されるときに、前記計算システムに、オーバーコミットポリシーに従って、前記ピン留め解除されたゲストメモリページをリクラメーションすることと、前記ゲストメモリページが汚れていることをライブマイグレーションマネージャに通知することと、を行わせる、例１１～１６のいずれか１つに記載のコンピューティングシステムを含む。
例１８は、ハイパーバイザ命令のセットを含む少なくとも１つのコンピュータ可読記憶媒体であって、前記フロントエンドドライバ命令は、計算システムによって実行されるときに、前記計算システムに、ゲストメモリページが仮想化された実行環境でピン留めされていることを判定することと、ダイレクトメモリアクセス（ＤＭＡ）ビットマップに基づいて、デバイスのゲストドライバからのアンマップ要求が発行されたことを判定することであって、前記デバイスは、仮想マシンにパススルーされ、直接制御されるものであり、前記アンマップ要求は、前記デバイスが前記ゲストメモリページへのアクセスを中止する試みに関連付けられる、判定することと、前記ゲストメモリページをピン留め解除することと、を行わせる、計算デバイスを含む。
例１９は、前記アンマップ要求が発行されたことを判定するために、前記ハイパーバイザ命令は、実行されるときに、前記計算システムに、前記ＤＭＡビットマップ内のゲストページフレーム番号に対応するビットがセットされていないことを判定させ、前記ゲストページフレーム番号が前記ゲストメモリページに関連付けられ、前記ＤＭＡビットマップは、前記フロントエンドドライバ及び前記ハイパーバイザ命令にアクセス可能な共有メモリ内に位置する、例１８に記載の少なくとも１つのコンピュータ可読記憶媒体を含む。
例２０は、前記ハイパーバイザ命令は、実行されると、ピン留めされたビットマップ内のゲストページフレーム番号に対応するビットをクリアさせ、前記ゲストページフレーム番号は、前記ゲストメモリページに関連付けられ、前記ピン留めされたビットマップは、前記フロントエンドドライバがアクセス可能な共有メモリ内に配置される、例１８に記載の少なくとも１つのコンピュータ可読記憶媒体を含む。
例２１は、前記ハイパーバイザ命令は、実行されるときに、前記計算システムに、レース条件が検出された場合、前記ビットをリセットさせ、前記レース条件が検出されない場合、前記ゲストメモリページはピン留め解除される、例２０に記載の少なくとも１つのコンピュータ可読記憶媒体を含む。
例２２は、前記ハイパーバイザ命令は、実行されるときに、前記計算システムに、前記フロントエンドドライバからマップハイパーコールを受信することと、前記マップハイパーコールに応答して、前記ゲストメモリページをピン留めすることと、前記マップハイパーコールに応答して、ピン留めされたビットマップ内の前記ゲストページフレーム番号に対応するビットをセットすることであって、前記ゲストページフレーム番号は、前記ゲストメモリページに関連付けられ、前記ピン留めされたビットマップは、前記フロントエンドドライバにアクセス可能な共有メモリ内に位置する、セットすることと、を行わせる、例１８に記載の少なくとも１つのコンピュータ可読記憶媒体を含む。
例２３は、前記ハイパーバイザ命令は、実行されるときに、前記計算システムに、前記仮想マシンの作成時にピン留め操作をバイパスさせる、例２２に記載の少なくとも１つのコンピュータ可読記憶媒体を含む。
例２４は、前記ハイパーバイザ命令は、実行されるときに、前記計算システムに、オーバーコミットポリシーに従って、前記ピン留め解除されたゲストメモリページをリクラメーションすることと、前記ゲストメモリページが汚れていることをライブマイグレーションマネージャに通知することと、を行わせる、例１８～２２のいずれか１つに記載の少なくとも１つのコンピュータ可読記憶媒体を含む。
例２５は、フロントエンドドライバを操作する方法であって、デバイスのゲストドライバからのマップ要求をハイパーバイザに通知することであって、前記デバイスは、仮想マシンにパススルーされ、直接制御され、前記マップ要求は、前記デバイスが仮想化された実行環境においてゲストメモリページにアクセスしようとする試みに関連付けられる、通知することと、前記ゲストメモリページがピン留めされているかどうかを判定することと、前記ゲストメモリページがピン留めされていない場合、前記ハイパーバイザにマップハイパーコールを送信することと、を含む方法を含む。
例２６は、ハイパーバイザを操作する方法であって、ゲストメモリページが仮想化された実行環境でピン留めされていることを判定することと、ダイレクトメモリアクセス（ＤＭＡ）ビットマップに基づいて、デバイスのゲストドライバからのアンマップ要求が発行されたことを判定することであって、前記デバイスは、仮想マシンにパススルーされ、直接制御されるものであり、前記アンマップ要求は、前記デバイスが前記ゲストメモリページへのアクセスを中止する試みに関連付けられる、判定することと、前記ゲストメモリページをピン留め解除することと、を含む方法を含む。
例２７は、例２５～２６のいずれか１つの方法を実行するための手段を含む。

したがって、本明細書に記載される技術は、アクセラレータ（例えば、ＧＰＵ、ＦＰＧＡ、非揮発性メモリエクスプレス／ＮＶＭｅデバイスなど）およびベンダ固有Ｉ／Ｏオフローディングカードに関して、パススルーデバイスのより多くの使用を容易にし得る。この技術は、デバイスのパススルーに関連するフィーチャギャップ（例えば、ブート時間、メモリのオーバーコミット、ライブマイグレーションなど）を埋める。追加的に、入出力（Ｉ／Ｏ）ページフォールトの成熟したサポートが市販されているのに数年はかかるかもしれないが、既存のｖＩＯＭＭＵアプローチは、高性能コストのため、ほとんどの実稼働環境では有効にできない。

本明細書で説明される技術は、双方向ＤＭＡ情報共有フレームワーク（例えば、すべての既存のｖＩＯＭＭＵアプローチは、単方向であり得る）に基づいて、フィーチャギャップを埋めるためのクリーンでアーキテクチャ的なアプローチを提供する。このようなフレームワークにより、ゲストＩＯＭＭＵドライバは、すべてのアンマップ要求のＶＭ出口を削除し、ほとんどのマップ要求のＶＭ出口を大幅に低減することができる。したがって、ライトパフォーマンスコストを有する生産環境が達成される。一方、ピン留めマネージャの導入は、双方向情報をさらに使用して、発見的にゲストメモリページをピン留め／ピン留め解除してもよく、これは、ゲストのＤＭＡ要求（例えば、Ｉ／Ｏページフォールトなし）とホストのＤＭＡ追跡目的の両方に効果的に対処することができる。簡単に言えば、本明細書で説明される技術は、ｖＩＯＭＭＵに関連するパフォーマンスコストを回避し、Ｉ／Ｏページフォールトに関連するエコシステム準備の懸念に対処する。

実施形態は、全てのタイプの半導体集積回路（ＩＣ）チップでの使用に適用可能である。これらのＩＣチップの例としては、プロセッサ、コントローラ、チップセット構成要素、プログラマブル論理アレイ（ＰＬＡ）、メモリチップ、ネットワークチップ、システムオンチップ（ＳｏＣ）、ＳＳＤ／ＮＡＮＤコントローラＡＳＩＣなどを含むが、これらに限定されない。さらに、いくつかの図面では、信号導体線は線で表される。いくつかは、より多くの構成要素信号パスを示すために異なっており、ある数の構成要素信号パスを示すために、数字ラベルを有し、および／または、一次情報フロー方向を示すために、１つ以上の端部に矢印を有してもよい。しかし、これを限定的に解釈すべきではない。むしろ、回路のより容易な理解を容易にするために、１つ以上の例示的な実施形態に関連して、このような追加の詳細を使用してもよい。任意の表現された信号線は、追加情報を有するか否かにかかわらず、実際には、複数の方向に移動することができる１つ以上の信号を含むことができ、任意の適切なタイプの信号スキーム、例えば、差動ペア、光ファイバ線、および／またはシングルエンド線で実装されるデジタルまたはアナログ線で実装することができる。

実施形態は同じものに限定されないが、例示のサイズ／モデル／値／範囲が与えられてもよい。製造技術（例えば、フォトリソグラフィー）は、時間の経過とともに成熟するので、より小さなサイズのデバイスが製造されることが期待される。追加的に、ＩＣチップおよび他の構成要素への周知の電力／接地接続は、図示および説明を簡単にするために、また実施形態の特定の態様を不明瞭にしないために、図中に示されても示されなくてもよい。さらに、アレンジメントは、実施形態を不明瞭にすることを避けるために、また、このようなブロック図のアレンジメントの実装に関する詳細が、実施形態が実装されるプラットフォームに大きく依存するという事実を考慮して、ブロック図の形式で示されてもよく、すなわち、このような詳細は、当業者の範囲内であるべきである。例示の実施形態を説明するために具体的な詳細（例えば、回路）が記載されている場合、実施形態は、これらの具体的な詳細を伴わずに、またはそれらの変更を伴って実施可能であることは当業者に明らかであるべきである。説明は、よって、限定するものでなく例証するものとしてみなすこととする。

用語「結合」は、本明細書において、問題の構成要素間の直接的または間接的な任意のタイプの関係を指すために使用することができ、電気的、機械的、流体的、光学的、電磁的、電気機械的または他の接続に適用することができる。追加的に、用語「第１」、「第２」などは、議論を容易にするためにのみ使用することができ、特に指示がない限り、特別な時間的または時間的意味を持たない。

この出願及び特許請求の範囲において使用されているように、用語「１つ以上」によって接合された用語のリストは、列挙された用語の任意の組み合わせを意味することができる。例えば、「Ａ、Ｂ又はＣの１以上」という用語は、Ａ、Ｂ、Ｃ、Ａ及びＢ、Ｂ及びＣ、Ｂ及びＣ、又はＡ、Ｂ及びＣを意味してもよい。

当業者は、前述の説明から、実施形態の広範な技術が種々の形態で実施可能であることを理解するであろう。したがって、実施形態をその特定の例に関連して説明したが、図面、明細書、および以下の請求の範囲の検討により、他の修正が当業者に明らかになるので、実施形態の真の範囲はそれほど限定されるべきではない。

Claims (25)

1. 性能向上計算システムであって、
   デバイスであって、前記デバイスが仮想マシンにパススルーされ、直接制御される、デバイスと、
   プロセッサと、
   フロントエンドドライバ命令のセットを含むシステムメモリであって、前記フロントエンドドライバ命令は、前記プロセッサによって実行されるときに、前記性能向上計算システムに、
   前記デバイスのゲストドライバからのマップ要求をハイパーバイザに通知することであって、前記マップ要求は、前記デバイスが仮想化された実行環境においてゲストメモリページにアクセスしようとする試みに関連付けられる、通知することと、
   前記ゲストメモリページが前記仮想化された実行環境でピン留めされているかどうかを判定することと、
   前記ゲストメモリページが前記仮想化された実行環境でピン留めされていない場合、前記ハイパーバイザにマップハイパーコールを送信して、前記ゲストメモリページを前記仮想化された実行環境でピン留めさせることと、を行わせる、システムメモリと、を含む、性能向上計算システム。
2. 前記ハイパーバイザおよび前記フロントエンドドライバ命令にアクセス可能な共有メモリをさらに含み、前記マップ要求を前記ハイパーバイザに通知するために、前記フロントエンドドライバ命令は、実行されるときに、前記性能向上計算システムに、ダイレクトメモリアクセス（ＤＭＡ）ビットマップ内のゲストページフレーム番号に対応するビットを設定させ、前記ゲストページフレーム番号は、前記ゲストメモリページに関連付けられ、前記ＤＭＡビットマップは、前記共有メモリ内に位置する、請求項１に記載の性能向上計算システム。
3. 前記フロントエンドドライバ命令は、実行されるときに、前記性能向上計算システムに、前記ゲストドライバからのアンマップ要求に応答して前記ビットをクリアさせ、前記アンマップ要求は、前記デバイスが前記ゲストメモリページへのアクセスを中止する試みに関連付けられる、請求項２に記載の性能向上計算システム。
4. 前記ハイパーバイザおよび前記フロントエンドドライバ命令にアクセス可能な共有メモリをさらに含み、前記ゲストメモリページがピン留めされているかどうかを判定するために、前記フロントエンドドライバ命令は、実行されるときに、前記性能向上計算システムに、ピン留めされたビットマップ内のゲストページフレーム番号に対応するビットがセットされているかどうかを判定させ、前記ゲストページフレーム番号は、前記ゲストメモリページに関連付けられ、前記ピン留めされたビットマップは前記共有メモリ内に位置する、請求項１～３のいずれか一項に記載の性能向上計算システム。
5. 前記フロントエンドドライバ命令は、実行されるときに、前記性能向上計算システムに、
   前記ゲストメモリページがピン留めされている場合、前記マップハイパーコールをバイパスすることと、
   全てのアンマップハイパーコールをバイパスするすることと、を行わせる、請求項１～４のいずれか一項に記載の性能向上計算システム。
6. フロントエンドドライバ命令のセットを含む少なくとも１つのコンピュータ可読記憶媒体であって、前記フロントエンドドライバ命令は、性能向上計算システムによって実行されるときに、前記性能向上計算システムに、
   デバイスのゲストドライバからのマップ要求をハイパーバイザに通知することであって、前記デバイスは、仮想マシンにパススルーされ、直接制御され、前記マップ要求は、前記デバイスが仮想化された実行環境においてゲストメモリページにアクセスしようとする試みに関連付けられる、通知することと、
   前記ゲストメモリページが前記仮想化された実行環境でピン留めされているかどうかを判定することと、
   前記ゲストメモリページが前記仮想化された実行環境でピン留めされていない場合、前記ハイパーバイザにマップハイパーコールを送信して、前記ゲストメモリページを前記仮想化された実行環境でピン留めさせることと、を行わせる、少なくとも１つのコンピュータ可読記憶媒体。
7. 前記マップ要求を前記ハイパーバイザに通知するために、前記フロントエンドドライバ命令は、実行されるときに、前記性能向上計算システムに、ダイレクトメモリアクセス（ＤＭＡ）ビットマップ内のゲストページフレーム番号に対応するビットを設定させ、前記ゲストページフレーム番号は、前記ゲストメモリページに関連付けられ、前記ＤＭＡビットマップは、前記ハイパーバイザ及び前記フロントエンドドライバ命令にアクセス可能な共有メモリ内に位置する、請求項６に記載の少なくとも１つのコンピュータ可読記憶媒体。
8. 前記フロントエンドドライバ命令は、実行されるときに、前記性能向上計算システムに、前記ゲストドライバからのアンマップ要求に応答して前記ビットをクリアさせ、前記アンマップ要求は、前記デバイスが前記ゲストメモリページへのアクセスを中止する試みに関連付けられる、請求項７に記載の少なくとも１つのコンピュータ可読記憶媒体。
9. 前記ゲストメモリページがピン留めされているかどうかを判定するために、前記フロントエンドドライバ命令は、実行されるときに、前記性能向上計算システムに、ピン留めされたビットマップ内のゲストページフレーム番号に対応するビットがセットされているかどうかを判定させ、前記ゲストページフレーム番号は、前記ゲストメモリページに関連付けられ、前記ピン留めされたビットマップは、前記ハイパーバイザおよび前記フロントエンドドライバ命令にアクセス可能な共有メモリ内に位置する、請求項６～８のいずれか一項に記載の少なくとも１つのコンピュータ可読記憶媒体。
10. 前記フロントエンドドライバ命令は、実行されるときに、前記性能向上計算システムに、
    前記ゲストメモリページがピン留めされている場合、前記マップハイパーコールをバイパスすることと、
    全てのアンマップハイパーコールをバイパスすることと、を行わせる、請求項６～９のいずれか一項に記載の少なくとも１つのコンピュータ可読記憶媒体。
11. 性能向上計算システムであって、
    デバイスであって、前記デバイスが仮想マシンにパススルーされ、直接制御される、デバイスと、
    プロセッサと、
    ハイパーバイザ命令のセットを含むシステムメモリであって、前記ハイパーバイザ命令は、前記プロセッサによって実行されるときに、前記性能向上計算システムに、
    ゲストメモリページが仮想化された実行環境でピン留めされていることを判定することと、
    前記ゲストメモリページがピン留めされていた場合に、ダイレクトメモリアクセス（ＤＭＡ）ビットマップに基づいて、デバイスのゲストドライバからのアンマップ要求が発行されたことを判定することであって、前記デバイスは、仮想マシンにパススルーされ、直接制御されるものであり、前記アンマップ要求は、前記デバイスが前記ゲストメモリページへのアクセスを中止する試みに関連付けられる、判定することと、
    前記アンマップ要求が発行されていた場合、前記ゲストメモリページをピン留め解除することと、を行わせる、性能向上計算システム。
12. フロントエンドドライバ及び前記ハイパーバイザ命令にアクセス可能な共有メモリをさらに含み、前記アンマップ要求が発行されたことを判定するために、前記ハイパーバイザ命令は、実行されるときに、前記性能向上計算システムに、前記ＤＭＡビットマップ内のゲストページフレーム番号に対応するビットがセットされていないことを判定させ、前記ゲストページフレーム番号が前記ゲストメモリページに関連付けられ、前記ＤＭＡビットマップは、前記共有メモリ内に位置する、請求項１１に記載の性能向上計算システム。
13. 前記ハイパーバイザ命令は、実行されるときに、前記性能向上計算システムに、ピン留めされたビットマップ内のゲストページフレーム番号に対応するビットをクリアさせ、前記ゲストページフレーム番号は、前記ゲストメモリページに関連付けられ、前記ピン留めされたビットマップは、共有メモリ内に位置する、請求項１１または１２に記載の性能向上計算システム。
14. 前記ハイパーバイザ命令は、実行されるときに、前記性能向上計算システムに、レース条件が検出された場合、前記ビットをリセットさせ、前記レース条件が検出されない場合、前記ゲストメモリページはピン留め解除される、請求項１３に記載の性能向上計算システム。
15. 前記ハイパーバイザ命令は、実行されるときに、前記性能向上計算システムに、
    フロントエンドドライバからマップハイパーコールを受信することと、
    前記マップハイパーコールに応答して、前記ゲストメモリページをピン留めすることと、
    前記マップハイパーコールに応答して、ピン留めされたビットマップ内の前記ゲストページフレーム番号に対応するビットをセットすることであって、前記ゲストページフレーム番号は、前記ゲストメモリページに関連付けられ、前記ピン留めされたビットマップは、前記共有メモリ内に位置する、セットすることと、を行わせる、請求項１３または１４に記載の性能向上計算システム。
16. 前記ハイパーバイザ命令は、実行されるときに、前記性能向上計算システムに、前記仮想マシンの作成時にピン留め操作をバイパスさせる、請求項１１～１５のいずれか一項に記載の性能向上計算システム。
17. 前記ハイパーバイザ命令は、実行されるときに、前記性能向上計算システムに、
    オーバーコミットポリシーに従って、前記ピン留め解除されたゲストメモリページをリクラメーションすることと、
    前記ゲストメモリページが汚れていることをライブマイグレーションマネージャに通知することと、を行わせる、請求項１１～１６のいずれか一項に記載の性能向上計算システム。
18. ハイパーバイザ命令のセットを含む少なくとも１つのコンピュータ可読記憶媒体であって、前記ハイパーバイザ命令は、性能向上計算システムによって実行されるときに、前記性能向上計算システムに、
    ゲストメモリページが仮想化された実行環境でピン留めされていることを判定することと、
    前記ゲストメモリページがピン留めされていた場合に、ダイレクトメモリアクセス（ＤＭＡ）ビットマップに基づいて、デバイスのゲストドライバからのアンマップ要求が発行されたことを判定することであって、前記デバイスは、仮想マシンにパススルーされ、直接制御されるものであり、前記アンマップ要求は、前記デバイスが前記ゲストメモリページへのアクセスを中止する試みに関連付けられる、判定することと、
    前記アンマップ要求が発行されていた場合、前記ゲストメモリページをピン留め解除することと、を行わせる、少なくとも１つのコンピュータ可読記憶媒体。
19. 前記アンマップ要求が発行されたことを判定するために、前記ハイパーバイザ命令は、実行されるときに、前記性能向上計算システムに、前記ＤＭＡビットマップ内のゲストページフレーム番号に対応するビットがセットされていないことを判定させ、前記ゲストページフレーム番号が前記ゲストメモリページに関連付けられ、前記ＤＭＡビットマップは、フロントエンドドライバ及び前記ハイパーバイザ命令にアクセス可能な共有メモリ内に位置する、請求項１８に記載の少なくとも１つのコンピュータ可読記憶媒体。
20. 前記ハイパーバイザ命令は、実行されると、ピン留めされたビットマップ内のゲストページフレーム番号に対応するビットをクリアさせ、前記ゲストページフレーム番号は、前記ゲストメモリページに関連付けられ、前記ピン留めされたビットマップは、フロントエンドドライバがアクセス可能な共有メモリ内に配置される、請求項１８または１９に記載の少なくとも１つのコンピュータ可読記憶媒体。
21. 前記ハイパーバイザ命令は、実行されるときに、前記性能向上計算システムに、レース条件が検出された場合、前記ビットをリセットさせ、前記レース条件が検出されない場合、前記ゲストメモリページはピン留め解除される、請求項２０に記載の少なくとも１つのコンピュータ可読記憶媒体。
22. 前記ハイパーバイザ命令は、実行されるときに、前記性能向上計算システムに、
    フロントエンドドライバからマップハイパーコールを受信することと、
    前記マップハイパーコールに応答して、前記ゲストメモリページをピン留めすることと、
    前記マップハイパーコールに応答して、ピン留めされたビットマップ内の前記ゲストページフレーム番号に対応するビットをセットすることであって、前記ゲストページフレーム番号は、前記ゲストメモリページに関連付けられ、前記ピン留めされたビットマップは、前記フロントエンドドライバにアクセス可能な共有メモリ内に位置する、セットすることと、を行わせる、請求項２０または２１に記載の少なくとも１つのコンピュータ可読記憶媒体。
23. 前記ハイパーバイザ命令は、実行されるときに、前記性能向上計算システムに、前記仮想マシンの作成時にピン留め操作をバイパスさせる、請求項１８～２２のいずれか一項に記載の少なくとも１つのコンピュータ可読記憶媒体。
24. 前記ハイパーバイザ命令は、実行されるときに、前記性能向上計算システムに、
    オーバーコミットポリシーに従って、前記ピン留め解除されたゲストメモリページをリクラメーションすることと、
    前記ゲストメモリページが汚れていることをライブマイグレーションマネージャに通知することと、を行わせる、請求項１８～２３のいずれか一項に記載の少なくとも１つのコンピュータ可読記憶媒体。
25. 請求項１８～２４のいずれか一項に記載の前記ハイパーバイザ命令によって規定される命令を実行するための手段を含む装置。

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