JP7347537B2 - 分散処理システム - Google Patents
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Description
<分散処理システムの構成>
図1は、本発明の実施の形態を示す図である。分散処理システム101は、分散処理システム101を構成する複数の分散ノード102から構成されている。各分散ノード102は、複数の演算デバイス103、インタコネクトデバイス104を備えている。演算デバイス103、インタコネクトデバイス104は、それぞれ一つまたは複数のメモリ領域を備えている。
次に、分散ノードの具体的な装置構成例を説明する。本実施の形態では、各分散ノード103としては、例えば、Supermicro社製SYS-4028GR-TR2サーバ(以下、「サーバ」と称する。)を用いる。このサーバのCPUマザーボードには、CPUとしてIntel Xeon CPUプロセッサE5-2600V4を2台搭載し、メインメモリとして、DDR4-2400DIMM32GBのメモリカードを8枚搭載している。
図1を用いて本実施の形態における分散ノードの動作について説明する。図1では、分散処理システムにおいてユーザAとユーザBが分散深層学習を実行している場合を想定する。
<分散処理システムの構成>
図2は、本発明の第2の実施の形態を示す図である。第2の実施の形態は、第1の実施の形態のジョブA、ジョブBに加え、更にジョブC、ジョブDが加わり、各追加ユーザの学習ジョブの負荷が小さい場合のメモリ割り当て処理の様子を示したものである。図2では、点線500は、ジョブCに対する演算デバイスおよびインタコネクトデバイス内の固定メモリ領域を示し、ジョブCの固定メモリ領域106-2は、同一の演算デバイス103-1内において、ジョブAの固定メモリ領域106-1と併存している。メモリ領域107-2は、ジョブCに割り当てられたインタコネクトデバイス104内の固定メモリ領域である。メモリ領域106-3、106-4は、ユーザDに割り当てられた演算デバイス103-2、103-3内の固定メモリ領域である。メモリ領域107-3は、ユーザDに割り当てられたインタコネクトデバイス104内の固定メモリ領域である。
第2の実施の形態では、ジョブA、Bの学習ジョブの要求に加え、新たにユーザからジョブA、Bの処理負荷よりも処理負荷の軽い学習ジョブC、Dの要求があった場合を想定している。ジョブCは一番処理負荷が軽いので、ユーザAが利用していた左上の一番左側の演算デバイス103-1において、ジョブAに割り当てられたメモリ領域106-1とは別に、ユーザCに小さなメモリ領域106-2が割り当てられる。また、ジョブDの処理負荷は、ジョブCの処理負荷よりも重いので、ジョブBが使用していた演算デバイスのうち2台の演算デバイス103-2、103-3をジョブDに割り当てる。この際、ジョブBに対して割り当てていた固定メモリ領域をジョブDに対して割り当てるように割当ての変更を行う。
<分散処理システムの構成>
図3A、図3Bは、本発明の第3の実施の形態に係る分散処理システムの構成例と動作例を示す図である。第2の実施の形態では、インタコネクトデバイスに、複数のジョブの各ジョブの固定メモリ領域を設けていたが、第3の実施の形態では、インタコネクトデバイスに、複数のジョブで共有するメモリ領域を設けている。
本実施の形態では、ジョブ数が増加して各ジョブに対して割り当てる固定メモリ領域が不足する場合に、一つの固定メモリ領域を複数のジョブで共有する。固定メモリ領域として割り当てることが可能なインタコネクトデバイスのメモリ領域が、ジョブBに対する固定メモリ領域ですべて消費される場合、他のジョブA、C、Dに対しては割り当てる固定メモリ領域がなくなってしまう。このため、図3Aの右図に記載のように、インタコネクトデバイス104のメモリ領域を、ジョブA、B、C、Dで共有する固定共有メモリ領域107とする。
<分散処理システムの構成>
図4A、図4Bは、本発明の第4の実施の形態に係る分散ノードの構成例と動作タイムチャートを示す図である。
図4Bの演算タイムチャートにおいて、ジョブAは開始時刻にて開始され、タスクAが終了すると、演算デバイス-インタコネクトデバイス間でメモリ間ダイレクトメモリアクセスが行われる。深層学習の例では、各分散ノード間の計算結果の集約、共有がAll-Reduceなどの集団通信と呼ばれるプロトコルによる通信を介して行われる。この際、ユーザBがジョブ(この場合、タスクB後に演算デバイスーインタコネクト間で通信が発生しないものとする)を開始した場合、ジョブAが実行されている間は、ジョブB開始に伴うタスクBの演算を開始することができない。
(分散ノードの動作)
図5A、図5Bは、本発明の第5の実施の形態に係る分散ノードの構成例と動作タイムチャートを示す図である。第5の実施の形態では、ダイレクトメモリアクセスを行うメモリの間に、ハードウェア回路で生成した通信制御機能を有する通信コントローラが設置されている。
Claims (5)
- 複数の演算デバイスとインタコネクトデバイスとを備えた複数の分散ノードが接続されている分散処理システムにおいて、
1つの前記分散ノードにおける前記インタコネクトデバイス及び/または前記演算デバイスにおいて、前記分散処理システムが処理するジョブ毎にメモリ領域が割当てられ、前記インタコネクトデバイスの間、前記演算デバイスの間、前記インタコネクトデバイスと前記演算デバイスの間の少なくとも何れかにおいて、前記ジョブを処理するための前記メモリ領域の間のダイレクトメモリアクセスが実行され、
1つの前記インタコネクトデバイスに、複数のジョブのそれぞれを処理するための前記メモリ領域が時間分割に割当てられる
分散処理システム。 - 請求項1記載の分散処理システムにおいて、
1つの前記演算デバイスに、複数のジョブのそれぞれを処理するための前記メモリ領域が割当てられる
分散処理システム。 - 請求項2に記載の分散処理システムにおいて、
前記演算デバイスは、特定のジョブのための処理が実行されていない時間に、前記特定のジョブと異なる他のジョブのための処理を実行する
分散処理システム。 - 請求項1~3のいずれか1項に記載の分散処理システムにおいて、
前記分散ノードは、複数のジョブにおける前記ダイレクトメモリアクセスの中から、前記ジョブの優先度に応じて実行する前記ダイレクトメモリアクセスを選択する
分散処理システム。 - 請求項4に記載の分散処理システムにおいて
前記ダイレクトメモリアクセスにより転送されるデータは、前記ジョブ毎に異なる識別子を備え、
前記インタコネクトデバイスは、前記識別子に基づいて、前記ダイレクトメモリアクセスにより転送されるデータを選択する
分散処理システム。
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
PCT/JP2019/047633 WO2021111586A1 (ja) | 2019-12-05 | 2019-12-05 | 分散処理システム |
Publications (2)
Publication Number | Publication Date |
---|---|
JPWO2021111586A1 JPWO2021111586A1 (ja) | 2021-06-10 |
JP7347537B2 true JP7347537B2 (ja) | 2023-09-20 |
Family
ID=76221832
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2021562285A Active JP7347537B2 (ja) | 2019-12-05 | 2019-12-05 | 分散処理システム |
Country Status (3)
Country | Link |
---|---|
US (1) | US20230004425A1 (ja) |
JP (1) | JP7347537B2 (ja) |
WO (1) | WO2021111586A1 (ja) |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2014225088A (ja) | 2013-05-15 | 2014-12-04 | オリンパス株式会社 | 演算装置 |
-
2019
- 2019-12-05 WO PCT/JP2019/047633 patent/WO2021111586A1/ja active Application Filing
- 2019-12-05 JP JP2021562285A patent/JP7347537B2/ja active Active
- 2019-12-05 US US17/782,131 patent/US20230004425A1/en active Pending
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2014225088A (ja) | 2013-05-15 | 2014-12-04 | オリンパス株式会社 | 演算装置 |
Non-Patent Citations (2)
Title |
---|
佐藤 賢太,密結合並列演算加速機構TCAによるGPU対応GASNetの実装と評価,情報処理学会 シンポジウム ハイパフォーマンスコンピューティングと計算科学シンポジウム(HPCS) 2016,日本,情報処理学会,2016年05月30日,pp.68-76 |
藤井 久史,GPU向けQCDライブラリQUDAのTCAアーキテクチャによる実装,情報処理学会 研究報告 ハイパフォーマンスコンピューティング(HPC) ,日本,情報処理学会,2014年02月24日,第2014-HPC-143巻,第35号,pp.1-7 |
Also Published As
Publication number | Publication date |
---|---|
WO2021111586A1 (ja) | 2021-06-10 |
JPWO2021111586A1 (ja) | 2021-06-10 |
US20230004425A1 (en) | 2023-01-05 |
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