JP7337173B2 - トランスレーションルックアサイドバッファエビクションに基づくキャッシュ置換 - Google Patents

Description

命令の実行をサポートするために、プロセッシングシステムは、通常、１つ以上の計算コンプレックスを実装し、各計算コンプレックスは、１つ以上のプロセッサコアと、命令と命令を実行することによってアクセスされるデータとを記憶するためのメモリモジュールを有するメモリ階層と、を有する。各プロセッサコアは、対応するプロセッサコアにおいて命令を実行することによってアクセス可能な大量のデータを記憶する、階層の最上部におけるメインメモリと、メインメモリに記憶されたデータのサブセットを記憶する、メモリ階層の下位レベルの１つ以上のローカルレベルのキャッシュに関連付けられている。プロセッサコアは、命令を実行している過程において、プロセッサコアによって開始されるアクセスが比較的高速且つ低エネルギー消費で実行されるローカルキャッシュに記憶されているデータ、又は、プロセッサコアによって開始されるアクセスが比較的低速且つ高エネルギー消費で実行されるメインメモリに記憶されたデータにアクセスすることができる。

一般的に、メモリ階層に記憶されたデータがプロセッサに近いほど、プロセッサは、当該データに高速且つエネルギー効率良くアクセスすることができる。処理効率を高めるために、プロセッシングシステムは、メモリ階層の各レベルに記憶された特定のデータのセットを管理するメモリ管理プロトコルを実装することができる。例えば、プロセッシングシステムは、最近アクセス要求されたデータを、近い将来にプロセッサコアによって再度アクセスされることを想定して、メモリ階層のプロセッサコアにより近いレベルに移動させ、最近アクセスされたなかったデータを、メモリ階層のより遠いレベルに移動させる、メモリ管理プロトコルを実装することができる。しかしながら、メモリ管理プロトコルは、近い将来にプロセッサコアによってアクセスされる可能性が低いデータをローカルキャッシュに記憶したままにしておくという点で、最適ではない。

１つの態様では、方法は、プロセッサのトランスレーションルックアサイドバッファ（ＴＬＢ）において、ＴＬＢエントリがＴＬＢからエビクトされることに応じて、ＴＬＢエントリに対応するメモリページアドレスをキャッシュのキャッシュロジックに通信することと、メモリページアドレスに対応するキャッシュの１つ以上のキャッシュラインを、置換のために選択することと、を含む。いくつかの実施形態では、選択することは、メモリページアドレスに対応する１つ以上のキャッシュラインを識別するために、キャッシュをウォークすることと、キャッシュロジックにおいて、１つ以上のキャッシュラインの有効状態を無効状態に設定することと、無効状態を有する１つ以上のキャッシュラインに記憶されたデータをエビクトすることと、を含む。いくつかの実施形態では、ウォークすることは、ＴＬＢエントリに対応するメモリページアドレスに潜在的にマッピングするキャッシュラインを含むキャッシュのサブセットを識別することと、メモリページアドレスに対応する１つ以上のキャッシュラインを識別するために、キャッシュのサブセットをウォークすることと、を含む。これは、キャッシュロジックが他の要求を処理していないサイクルの間のみ、メモリページアドレスに対応する１つ以上のキャッシュラインを識別するために、キャッシュをウォークすることを含んでもよい。選択することは、キャッシュに実装されたキャッシュ置換ポリシーに従って、１つ以上のキャッシュラインの保持優先度を下げることを更に含んでもよい。いくつかの態様では、方法は、プロセッサの性能特性を測定することを更に含み、選択することは、測定された性能特性に基づいて、キャッシュロジックにおいて、１つ以上のキャッシュラインの有効状態を無効状態に設定すること、又は、キャッシュに実装されたキャッシュ置換ポリシーに従って１つ以上のキャッシュラインの保持優先度を下げること、を選択的に行うことを含む。いくつかの態様では、通信することは、ＴＬＢエントリのエビクトの通知をプロセッサのコヒーレンスディレクトリに通信することを含み、選択することは、コヒーレンスディレクトリにおいて、メモリページアドレスに対応するページをデッドとしてマーク付けすることを含む。いくつかの態様では、方法は、メモリページアドレスをバッファに記憶することと、キャッシュラインのセットにアクセスしたことに応じて、当該セットのキャッシュラインのアドレスを、バッファに記憶されたメモリページアドレスと比較することと、を更に含み、選択することは、バッファに記憶されたメモリページアドレスに一致する当該セットのキャッシュラインを、置換のために選択することを含む。

別の態様では、方法は、プロセッサのトランスレーションルックアサイドバッファ（ＴＬＢ）からの仮想アドレスから物理アドレスへの変換を示すＴＬＢエントリのエビクトに応じて、キャッシュに対して、ＴＬＢエントリの物理アドレス又は仮想アドレスに対応するアドレスを有するデータ又は命令を記憶するキャッシュラインのキャッシュ置換優先度を調整することを含む。いくつかの実施形態では、方法は、ＴＬＢエントリの物理アドレス又は仮想アドレスに対応するキャッシュラインを識別するために、キャッシュをウォークすることを更に含み、調整することは、キャッシュラインの有効状態を無効状態に設定することと、無効状態を有するキャッシュラインに記憶されたデータ又は命令をエビクトすることと、を含む。ウォークすることは、ＴＬＢエントリに対応する物理アドレス又は仮想アドレスに潜在的にマッピングするキャッシュラインのサブセットを識別することと、物理アドレスまたは仮想アドレスに対応するキャッシュラインを識別するために、キャッシュラインのサブセットをウォークすることと、を更に含んでもよい。ウォークすることは、キャッシュのキャッシュロジックが他の要求を処理していないサイクルの間のみ、物理アドレス又は仮想アドレスに対応するキャッシュラインを識別するために、キャッシュをウォークすることを含んでもよい。いくつかの態様では、調整することは、キャッシュに実装されたキャッシュ置換ポリシーに従って、キャッシュラインの保持優先度を下げることを含む。いくつかの態様では、方法は、プロセッサの性能特性を測定することを更に含み、調整することは、性能特性に基づいて、キャッシュラインの有効状態を無効状態に調整すること、又は、キャッシュに実装されたキャッシュ置換ポリシーに従ってキャッシュラインの保持優先度を下げること、を選択的に行うことを含む。方法は、物理アドレス又は仮想アドレスをバッファに記憶することと、キャッシュラインのセット内のキャッシュラインにアクセスしたことに応じて、当該セットのキャッシュラインに記憶されたデータ又は命令のアドレスを、バッファに記憶された物理アドレス又は仮想アドレスと比較することと、を更に含んでもよく、調整することは、バッファに記憶された物理アドレス又は仮想アドレスに一致する当該セットのキャッシュラインのキャッシュ置換優先度を調節することを含む。

更なる別の態様では、プロセッサは、トランスレーションルックアサイドバッファ（ＴＬＢ）と、キャッシュと、ＴＬＢのエントリがエビクトされたという通信をＴＬＢから受信したことに応じて、ＴＬＢのエントリの物理アドレス又は仮想アドレスに対応するアドレスを有するデータ又は命令を記憶するキャッシュの１つ以上のキャッシュラインのキャッシュ置換優先度を調整するように構成されたキャッシュロジックと、を備える。いくつかの実施形態では、キャッシュロジックは、キャッシュロジックが他の要求を処理していないサイクルの間にのみキャッシュをウォークすることによって、物理アドレス又は仮想アドレスに対応するキャッシュラインを識別するように構成されている。プロセッサは、プロセッサの性能特性を測定するように構成された性能モニタを更に備えてもよく、キャッシュロジックは、性能特性に基づいて、１つ以上のキャッシュラインの有効状態を無効状態に調整すること、又は、キャッシュに実装されたキャッシュ置換ポリシーに従って１つ以上のキャッシュラインの保持優先度を下げること、を選択的に行うように更に構成されている。プロセッサは、物理アドレス又は仮想アドレスを記憶するように構成されたバッファを更に備えてもよく、キャッシュロジックは、キャッシュラインのセットにアクセスしたことに応じて、当該セットのキャッシュラインに記憶されたデータ又は命令のアドレスを、バッファに記憶された物理アドレス又は仮想アドレスと比較し、バッファに記憶された物理アドレス又は仮想アドレスに一致する当該セットのキャッシュラインのキャッシュ置換優先度を調整する、ように更に構成されている。いくつかの態様では、キャッシュロジックは、ＴＬＢのエントリがエビクトされたという通信をＴＬＢから受信したことに応じて、物理アドレス又は仮想アドレスに対応するページをデッドとしてマーク付けするように構成されたコヒーレンシディレクトリを備える。

添付図面を参照することによって、本開示をより良好に理解することができ、その多くの特徴及び利点が当業者に明らかになる。異なる図面において同じ符号を使用することは、類似又は同一の要素を示す。

いくつかの実施形態による、トランスレーションルックアサイドバッファ（ＴＬＢ）からのエントリのエビクトに基づくキャッシュ置換ポリシーを採用するメモリ階層を有するプロセッシングシステムのブロック図である。 いくつかの実施形態による、エビクトされたＴＬＢエントリのアドレスに対応するキャッシュラインを識別する、図１のプロセッシングシステムの一例のブロック図である。 いくつかの実施形態による、エビクトされたＴＬＢエントリのアドレスに対応するキャッシュラインの置換優先度のエビクト又は調整を選択的に行う、図１のプロセッシングシステムの一例のブロック図である。 いくつかの実施形態による、ＴＬＢエントリのエビクトに基づくキャッシュ置換ポリシーを実施する方法を示すフローチャートである。 いくつかの実施形態による、対応するキャッシュラインを識別するためにエビクトされたＴＬＢエントリのアドレスを記憶するバッファを採用する、図１のプロセッシングシステムの一例のブロック図である。 いくつかの実施形態による、ＴＬＢエントリのエビクトに基づくキャッシュ置換ポリシーを実施する方法を示すフローチャートである。 いくつかの実施形態による、エビクトされたＴＬＢエントリのアドレスに対応するキャッシュラインを識別するために、キャッシュコヒーレンスディレクトリを有するキャッシュ階層を採用するプロセッシングシステムのブロック図である。

多くのプロセッシングシステムは、プログラム（例えば、アプリケーション、オペレーティングシステム、デバイスドライバ等）を実行することによってデータアクセスを処理するために、仮想メモリを使用している。このようなプロセッシングシステムでは、プログラムは、メモリのブロック（又は、「ページ」）の物理位置（又は、「物理アドレス」）に基づくアドレスを使用してメモリにアクセスする代わりに、対応するプログラムに固有のローカルアドレス空間である「仮想アドレス空間」内の「仮想アドレス」を使用してメモリにアクセスする。よって、プロセッシングシステムでは、メモリアクセスをサポートするために、通常、仮想アドレスを対応する物理アドレスに変換するアドレス変換回路を使用する。

プロセッシングシステムのプロセッサコアは、プログラムがメモリ内のページの物理位置を管理する必要がないように、プログラムのページの物理位置を管理する。ページの物理位置を管理するために、プロセッサコアは、メモリアクセス要求においてプログラムによって使用される仮想アドレスを、データが実際に位置する物理アドレスに変換する。次に、プロセッサコアは、物理アドレスを使用して、プログラムのためのメモリアクセスを実行する。

仮想アドレスから物理アドレスへの変換を可能にするために、コンピューティングデバイスは、ページテーブルを含み、ページテーブルは、メインメモリに記憶されたデータのページの仮想アドレスから物理アドレスへの変換情報と共に、エントリ又は「ページテーブルエントリ」を含むコンピューティングデバイスのメモリに記憶されたレコードである。プロセッサは、所定の仮想アドレスにおいてメモリにアクセスする要求をプログラムから受信すると、ページテーブルウォークを実行することによって、ページテーブルから対応する物理アドレス情報を取得する。ページテーブルウォークの間、ページテーブルは、仮想アドレスに関連する物理アドレスを提供するページテーブルエントリがエントリ毎に検索される。

上述したページテーブルウォークは比較的遅いので、プロセッシングシステムは、１つ以上のトランスレーションルックアサイドバッファ（ＴＬＢ）を含み、１つ以上のＴＬＢは、ページテーブルウォークの間に取得されたページテーブルエントリの限られた数のコピー（又は、ページテーブルエントリに基づく情報）を記憶するためにプロセッサコアによって使用される、各プロセッサ内のローカルキャッシュである。動作中、プロセッサコアは、先ず、仮想アドレスから物理アドレスへの変換を実行するために、対応するＴＬＢからキャッシュされたページテーブルエントリを取得しようとする。対応するページテーブルエントリのコピーがＴＬＢに存在しない場合（すなわち、「ミス」が発生した場合）、プロセッサコアは、所望のページテーブルエントリを取得するためにページテーブルウォークを実行し、取得されたページテーブルエントリのコピーをＴＬＢにキャッシュする。

ＴＬＢは、限られた記憶容量を有しており、メモリ管理プロトコルを使用して、ＴＬＢが満杯になると、新たに取得されたＴＬＢエントリをキャッシュするためのスペースを確保するために、何れのＴＬＢエントリがエビクトされるかを決定する。例えば、メモリ管理プロトコルは、ＬＲＵ（Least Recently Used）ポリシーに基づいてＴＬＢエントリをエビクトするように指定することができる。ＬＲＵポリシーに基づくＴＬＢエントリのエビクトは、ＴＬＢエントリのページアドレスに対応するキャッシュラインが最近アクセスされていないことを示す。例えば、４キロバイトページは、６４個の６４バイトキャッシュラインを含むので、ＴＬＢエビクトは、対応する６４個のキャッシュラインの何れもプロセッサコアによって最近アクセスされていないことを意味する。対応するキャッシュラインの何れも最近アクセスされていない場合、対応するキャッシュラインが近い将来にプロセッサコアによって必要とされなくなる可能性が高い。

図１～図７は、プロセッシングシステムが、トランスレーションルックアサイドバッファ（ＴＬＢ）から仮想物理アドレス変換をマッピングするエントリのエビクトに基づいて、キャッシュにおけるキャッシュラインのキャッシュ置換優先度を調整する技術を示している。ＴＬＢエントリがエビクトされると、プロセッシングシステムは、エビクトされたＴＬＢエントリの物理アドレスに対応するキャッシュラインを識別し、キャッシュラインをエビクトするか、キャッシュラインのキャッシュ置換優先度を調整して、キャッシュからのエビクトを加速化する。いくつかの実施形態では、キャッシュのキャッシュコントローラは、エビクトされたＴＬＢエントリの物理アドレスに一致するアドレスを有するキャッシュライン（すなわち、ＴＬＢエントリに対応するキャッシュライン）を識別するために、キャッシュ又はキャッシュのサブセットをウォークする。キャッシュコントローラは、識別されたキャッシュラインを無効にするか、識別されたキャッシュラインの保持優先度を低下させる。リソースを節約するために、いくつかの実施形態では、キャッシュコントローラは、キャッシュコントローラが他のキャッシュアクセスを実行していないサイクルの間、ＴＬＢエントリに対応するキャッシュラインを識別するために、キャッシュのウォークのみ行う。

他の実施形態では、キャッシュをウォークして、エビクトされたＴＬＢエントリの物理アドレスに一致するアドレスを有するキャッシュラインを識別する代わりに、キャッシュコントローラは、エビクトされたＴＬＢエントリの物理ページアドレスをバッファに記憶し、キャッシュのセットへのアクセスの間、セット内の全てのキャッシュラインのアドレスを、バッファに記憶されたページアドレスと比較する。セットへのアクセスの間に、バッファを使用し、セット内のキャッシュラインを記憶されたページアドレスと比較することによって、キャッシュコントローラは、エビクトされたＴＬＢエントリに対応するキャッシュラインを検索するために、キャッシュへの追加のアクセスを実行しない。いくつかの実施形態では、異なるプロセッサコアにキャッシュされたキャッシュラインを追跡するために、複数のプロセッサコア及びコヒーレンスディレクトリを使用し、ＴＬＢは、コヒーレンスディレクトリにＴＬＢエントリのエビクトを通知し、コヒーレンスディレクトリは、対応するページを「デッド」としてマーク付けし、これにより、ページに対応するキャッシュラインを無効化させるか、各プロセッサコアに関連する全てのキャッシュからフラッシュさせる。ＴＬＢエビクトに基づいてプロセッシングシステムのキャッシュ置換ポリシーをバイアスすることによって、プロセッシングシステムは、キャッシュ置換ポリシーを改善し、その結果、処理効率を向上させる。

図１は、いくつかの実施形態による、トランスレーションルックアサイドバッファ（ＴＬＢ）からのエントリのエビクトに少なくとも部分的に基づくキャッシュ置換ポリシーを採用するメモリ階層を有するプロセッシングシステム１００を示す図である。プロセッシングシステム１００は、ＴＬＢ１０５を有するプロセッサコア１１０と、キャッシュ階層１７０と、メモリコントローラ１５０と、システムメモリ１６０と、を含む。様々な実施形態では、プロセッシングシステム１００は、パーソナルコンピュータ、ワークステーション、スマートフォン等のモバイルデバイス、ビデオゲームコンソール、スマートＴＶ等のいくつかのデバイスのうち何れかに採用される。

プロセッサコア１１０は、中央プロセッサユニットコア（ＣＰＵ）、グラフィックプロセッサユニットコア（ＧＰＵ）、特殊プロセッサコア又はアクセラレータ、特定用途向け集積回路（ＡＳＩＣ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）等として実装される。プロセッサコア１１０は、命令を実行するための１つ以上の命令パイプラインを含み、それによって、電子デバイスの代わりにタスクを実行する。プロセッサコア１１０は、例えば、レジスタファイルの形式で或る程度の内部メモリを有してもよいが、そのようなメモリは、通常、記憶容量が限られている。したがって、命令を実行するために、プロセッサコア１１０は、キャッシュ階層１０４及びシステムメモリ１６０を含む、プロセッシングシステム１００のメモリ階層にデータを記憶し、メモリ階層からデータを取り出す。特に、命令を実行する過程で、プロセッサコア１１０は、メモリ階層にデータを記憶し（ストアオペレーション）、又は、メモリ階層からデータをロードする（ロードオペレーション）、メモリアクセス要求と呼ばれるオペレーションを生成する。キャッシュ階層１７０及びシステムメモリ１６０は、本明細書で更に説明するように、メモリアクセス要求を満たすように協働する。

メモリコントローラ１５０は、キャッシュ階層１７０とシステムメモリ１６０との間のインタフェースとして動作する。よって、キャッシュ階層１７０にキャッシュされるデータは、典型的には「キャッシュライン」と呼ばれ、システムメモリ１６０の物理アドレスを使用してメモリ階層にアドレス指定され又は他の方法でメモリ階層に配置されるデータのブロックとして操作される。キャッシュラインは、キャッシュ階層１７０からのメモリ要求に応じて、メモリコントローラ１５０によってシステムメモリ１６０からアクセスされ、キャッシュラインは、キャッシュ階層１７０の１つ以上のキャッシュに記憶又はキャッシュされる。同様に、変更されたデータを含むキャッシュラインがキャッシュ階層１７０からエビクトされ、よって、システムメモリ１６０内で更新される必要がある場合、メモリコントローラ１５０は、このライトバック処理を管理する。

キャッシュ階層１０４は、第１のレベル（Ｌ１）キャッシュ１２０及びＬ１キャッシュコントローラ１２５と、第２のレベル（Ｌ２）キャッシュ１３０及びＬ２キャッシュコントローラ１３５と、第３のレベル（Ｌ３）キャッシュ１４０及びＬ３キャッシュコントローラ１４５等のように、１つ以上のレベルのキャッシュを含む。図示した例は３つのレベルを含むが、他の実施形態では、キャッシュ階層は、３つよりも少ないレベル又は３つよりも多いレベルを含む。キャッシュ階層１７０のキャッシュは、プロセッサコア１１０によるアクセス及び操作のためにデータをキャッシュするために使用される。典型的には、下位レベル（例えば、Ｌ１）のキャッシュは、記憶容量が少なく、アクセスレイテンシが短い傾向があり、上位レベル（例えば、Ｌ３）のキャッシュは、記憶容量が多く、アクセスレイテンシが長い傾向がある。したがって、データのキャッシュラインは、キャッシュの記憶容量と、キャッシュ階層１７０の個々のキャッシュのキャッシュコントローラ１２５，１３５，１４５のキャッシュロジックによって管理されるキャッシュラインエビクト処理及びキャッシュラインインストール処理によるアクセスレイテンシと、を考慮して、キャッシュデータの利用をより良好に最適化するように、異なるキャッシュレベルのキャッシュ間で転送される。

Ｌ１キャッシュコントローラ１２５は、プロセッサコア１１０からデータのメモリアクセス要求を受信し、Ｌ１キャッシュ１２０を検索して、何れかのキャッシュエントリが、メモリアクセス要求の対象となるメモリアドレスに関連するキャッシュラインを記憶しているかどうかを判別する。要求されたキャッシュラインがＬ１キャッシュ１２０内で発見された場合、キャッシュヒットが発生したことになる。キャッシュヒットの場合、Ｌ１キャッシュコントローラ１２５は、読み出しオペレーションの場合に、要求されたキャッシュラインをＬ１キャッシュ１２０からプロセッサコア１１０に提供することによってメモリアクセス要求を満たし、書き込みオペレーションの場合に、書き込みデータをキャッシュエントリに記憶することによって、メモリアクセス要求を満たす。要求されたキャッシュラインがＬ１キャッシュ１２０内で発見されなかった場合、キャッシュミスが発生したことになる。Ｌ１キャッシュ１２０でキャッシュミスが発生した場合、Ｌ１キャッシュコントローラ１２５は、メモリアクセス要求をＬ２キャッシュ１３０に提供する。

Ｌ１キャッシュ１２０と同様に、Ｌ２キャッシュ１３０は、エントリのセットを含むメモリであり、エントリのセット内の各エントリは、関連するキャッシュラインを記憶する。Ｌ２キャッシュコントローラ１３５は、Ｌ１キャッシュ１２０でのキャッシュミスに応じて、Ｌ１キャッシュコントローラ１２５からメモリアクセス要求を受信する。メモリアクセス要求を受信したことに応じて、Ｌ２キャッシュコントローラ１３５は、Ｌ２キャッシュ１３０の何れかのキャッシュエントリが、メモリアクセス要求の対象となるメモリアドレスに関連するデータを記憶しているかどうかを識別する。記憶している場合、Ｌ２キャッシュコントローラ１３５は、キャッシュヒットを識別し、要求されたデータをＬ２キャッシュ１３０からＬ１キャッシュ１２０に提供する。要求されたデータがＬ２キャッシュ１３０内で発見されなかった場合、Ｌ２キャッシュコントローラ１３５は、キャッシュミスを識別し、メモリアクセス要求をＬ３キャッシュ１４０に提供する。

Ｌ１キャッシュ１２０及びＬ２キャッシュ１３０と同様に、Ｌ３キャッシュ１４０は、エントリのセットを含むメモリであり、各エントリは、キャッシュラインを記憶するように構成されている。Ｌ３キャッシュコントローラ１４５は、Ｌ２キャッシュコントローラ１３５からメモリアクセス要求を受信する。メモリアクセス要求を受信したことに応じて、Ｌ３キャッシュコントローラ１４５は、Ｌ３キャッシュ１４０のエントリが、メモリアクセス要求の対象となるメモリアドレスに関連するデータを記憶しているかどうかを識別する。キャッシュヒットの場合、Ｌ３キャッシュコントローラ１４５は、要求されたデータをＬ３キャッシュ１４０からＬ２キャッシュ１３０に提供し、Ｌ２キャッシュ１３０は、データを記憶し、次いで、データをＬ１キャッシュ１２０に提供し、Ｌ１キャッシュ１２０は、上述したようにメモリアクセス要求を満たす。Ｌ３キャッシュ１４０でキャッシュミスが発生した場合、Ｌ３キャッシュコントローラ１４５は、メモリアクセス要求をシステムメモリ１６０に提供する。システムメモリ１６０は、要求の対象となるメモリアドレスにおいてキャッシュラインを取り出し、そのキャッシュラインをＬ３キャッシュ１４０に提供し、Ｌ３キャッシュ１４０は、キャッシュラインを、メモリアクセス要求が満たされるようにＬ１キャッシュ１２０に提供するために、Ｌ２キャッシュ１３０に提供する。よって、上述したように、メモリアクセス要求は、要求されたデータが発見されるまで、メモリ階層をトラバースする。そして、要求されたデータがＬ１キャッシュ１２０に転送され、そこでメモリアクセス要求が満たされる。

いくつかの実施形態では、Ｌ１キャッシュ１２０、Ｌ２キャッシュ１３０及びＬ３キャッシュ１４０の各々は、各キャッシュがいくつかのセットに分割されているセットアソシアティブキャッシュである。各セットは、いくつかのウェイを含み、各ウェイは、キャッシュラインを記憶するキャッシュエントリに対応している。各セットは、メモリアドレスのサブセットに関連するキャッシュラインのみを記憶し、セットに関連するサブセットは、インデックスと呼ばれるメモリアドレスの一部に基づいて、対応するキャッシュコントローラによって識別される。セットアソシアティビィティを採用することによって、キャッシュ１２０，１３０，１４０は、キャッシュミス及びキャッシュヒットの比較的高速な識別を容易にする。更に、いくつかの実施形態では、Ｌ３キャッシュ１４０はＬ２キャッシュ１３０よりも大きく、そのセット毎により大きなインデックスサイズを採用するようになっている。

いくつかの実施形態では、キャッシュ１２０，１３０，１４０は、通常、所定の時点で、プロセッサコア１１０によって要求され、又は、プロセッサコア１１０に要求される可能性のある全てのデータを記憶することができないようなサイズになっており、それによって、上述したようにメモリ階層を介してデータを転送する必要がある。データコヒーレンシ及びメモリ階層を介してデータの効率的な転送を保証するために、キャッシュコントローラ１２５，１３５，１４５の各々は、受信したキャッシュラインを記憶するために利用可能なセット内にエントリが存在するどうかを識別し、そうでない場合には、置換のためにセット内の１つのエントリを選択するための置換ポリシーを実装する。キャッシュエントリの有効性は、エントリの有効状態と呼ばれる、エントリに関連する状態情報によって示される。特に、無効な有効状態（本明細書では無効キャッシュラインと呼ぶ）を有するキャッシュラインは、データを記憶するために利用可能なものであり、有効な有効状態（本明細書では有効キャッシュラインと呼ぶ）を有するキャッシュラインは、置換されない限りデータの記憶に利用できないものである。エントリの有効なキャッシュラインを着信キャッシュラインと置き換えるために、キャッシュのキャッシュコントローラは、先ず、有効なキャッシュラインをメモリ階層の１つ以上の他のレベルに転送することによってエビクトし、次に、着信キャッシュラインをエントリに記憶する。

例示すると、プロセッシングシステム１００のリセットに応じて、Ｌ１キャッシュ１２０、Ｌ２キャッシュ１３０及びＬ３キャッシュ１４０の各々の全てのキャッシュラインが、各々のキャッシュコントローラによって無効な状態に設定される。システムメモリ１６０から取得されたキャッシュラインがキャッシュエントリに入力されると、対応するキャッシュコントローラは、キャッシュエントリを有効な状態に設定する。無効状態に設定されたキャッシュラインを含むキャッシュウェイは、入力されたキャッシュラインを受信してもよく、入力されたキャッシュラインは、無効なキャッシュラインを置換又は上書きする。キャッシュは、記憶されるキャッシュラインを受信すると、キャッシュラインが記憶されるキャッシュウェイを選択する必要がある。入力されたキャッシュラインに関連するキャッシュセットが利用可能なスペースを有する場合（すなわち、無効なキャッシュラインを含むと示された１つ以上のキャッシュウェイを有する場合）、入力されたキャッシュラインは、無効なウェイのうち何れかに記憶される。しかしながら、入力されたキャッシュラインに関連するセット内の全てのキャッシュウェイが有効であると示されている場合、キャッシュコントローラは、入力されたキャッシュラインのためのスペースを確保するために、新たなキャッシュラインに関連するセットのキャッシュラインを、エビクトするために選択する。

置換されるキャッシュラインを選択するためにキャッシュコントローラによって採用される特定の基準は、置換ポリシーと呼ばれる。例えば、いくつかの実施形態では、キャッシュコントローラ１２５は、キャッシュ１２０において置換ポリシーを実装し、置換ポリシーは、エビクトするために、入力されたキャッシュラインに関連するキャッシュセット内で最近最も使用されていないキャッシュライン（すなわち、最近最もメモリアクセスオペレーションの対象にならなかったキャッシュライン）を選択する。他の実施形態では、キャッシュコントローラ１２５は、キャッシュ１２０において置換ポリシーを実装し、置換ポリシーは、エビクトするために、入力されたキャッシュラインに関連するキャッシュセット内で最も使用頻度の低いキャッシュライン（すなわち、履歴的に特定の期間の間に最もメモリアクセスオペレーションの対象とされなかったキャッシュライン）を選択する。他の置換ポリシーは、再参照間隔予測（re-reference interval prediction）を含む。

プロセッサコア１１０は、システムメモリ１６０内の物理アドレスにマッピングされた仮想アドレスに基づいて、システムメモリ１６０にアクセスする。仮想アドレスの物理アドレスへの変換は、１つ以上のページテーブル１５５に記憶される。プロセッシングシステム１００において実行されている各のプロセスは、対応するページテーブル１５５を有する。あるプロセス用のページテーブル１５５は、プロセスによって使用されている仮想アドレスをシステムメモリ１６０内の物理アドレスに変換する。いくつかの実施形態では、プロセス用のページテーブルの全体がシステムメモリ１６０に記憶される。

プロセッサコア１１０によって頻繁に使用される変換は、プロセッサコア１１０に実装されたＴＬＢ１０５に記憶される。ＴＬＢ１０５は、頻繁に要求される仮想物理アドレス変換をキャッシュするために使用される。頻繁に使用されるアドレス変換を含むエントリは、ページテーブル１５５からＴＬＢ１０５に書き込まれる。したがって、プロセッサコア１１０は、ページテーブル１５５内で変換を検索するオーバヘッドなしに、ＴＬＢ１０５からアドレス変換を取得することが可能である。ＴＬＢ置換ポリシーに従って新たなエントリのためのスペースを確保するために、エントリがＴＬＢ１０５からエビクトされる。各ＴＬＢエントリが６４個の６４バイトキャッシュラインを含む４キロバイトページを表し、ＴＬＢ置換ポリシーが最近最も使用されていないＴＬＢエントリをエビクトする場合、ＴＬＢエントリのエビクトは、６４個のキャッシュラインの何れもがプロセッサコア１１０によって最近アクセスされていないことを示す。それにも関わらず、既存のキャッシュ置換ポリシーにおける非効率性のために、エビクトされたＴＬＢエントリに対応する６４個のキャッシュラインのうち少なくとも一部が、有効なエントリとしてＬ１キャッシュ１２０、Ｌ２キャッシュ１３０又はＬ３キャッシュ１４０のうち１つ以上に依然として記憶されている可能性が高い。説明を容易にするために、４キロバイトページサイズを説明したが、ＴＬＢ１０５は４キロバイトページに限定されず、いくつかの実施形態では、２メガバイト、１ギガバイト等の他のページサイズや、ページサイズの組み合わせを記憶する。

処理効率を改善するために、ＴＬＢ１０５は、エビクトされたＴＬＢエントリ１１５のメモリページアドレスを、Ｌ１キャッシュコントローラ１２５、Ｌ２キャッシュコントローラ１３５及びＬ３キャッシュコントローラ１４５のうち１つ以上等のキャッシュロジックに通信する。いくつかの実施形態では、ＴＬＢ１０５は、エビクトされたＴＬＢエントリ１１５の物理アドレスをキャッシュロジックに通信し、他の実施形態では、ＴＬＢ１０５は、エビクトされたページの仮想アドレス及び物理アドレスの両方をキャッシュロジックに通信する。エビクトされたＴＬＢエントリ１１５のアドレスを受信したことに応じて、キャッシュロジックは、対応するキャッシュにおいて、エビクトされたＴＬＢエントリ１１５のメモリページアドレスに対応するキャッシュラインを識別する。キャッシュロジックは、それらの状態を無効に変更するか、キャッシュ置換ポリシーの下での置換のための優先度を調整するかの何れかによって、対応するキャッシュラインを置換のために選択する。このようにして、対応するキャッシュラインは、対応するＴＬＢエントリが依然としてアクティブに使用されている他のキャッシュラインよりも迅速に、Ｌ１キャッシュ１２０、Ｌ２キャッシュ１３０及びＬ３キャッシュ１４０からエビクトされる可能性が高くなる。

動作中、ＴＬＢ１０５からエビクトされると、エビクトされたＴＬＢエントリ１１５に対応する物理ページアドレスは、ＴＬＢ１０５によって、Ｌ１キャッシュコントローラ１２５、Ｌ２キャッシュコントローラ１３５及びＬ３キャッシュコントローラ１４５のうち１つ以上のキャッシュロジックに送信される。ＴＬＢ１０５が命令ＴＬＢ（ＩＴＬＢ）である実施形態では、ＩＴＬＢからエビクトされると、ＩＴＬＢは、ページアドレスをレベル１命令キャッシュ（ＩＬ１）ロジック（図示省略）に送信する。いくつかの実施形態では、ＴＬＢ１０５からエビクトされたＴＬＢエントリ１１５の物理ページアドレスを受信したことに応じて、Ｌ１キャッシュコントローラ１２５、Ｌ２キャッシュコントローラ１３５又はＬ３キャッシュコントローラ１４５等のキャッシュロジックは、対応するＬ１キャッシュ１２０、Ｌ２キャッシュ１３０又はＬ３キャッシュ１４０をウォークし、エビクトされたページに属する全てのキャッシュラインを無効化する。よって、４キロバイトページの場合、キャッシュをウォークするには、最大で６４回のキャッシュアクセスを必要とする。数メガバイトの容量を有するＬ３キャッシュ等の大きなキャッシュの場合、Ｌ３キャッシュコントローラ１４５は、６４個のキャッシュラインが潜在的に記憶されるＬ３キャッシュ１４０のサブセットのみをウォークする。

いくつかの実施形態では、ＴＬＢ１０５は、エビクトされたＴＬＢエントリ１１５のアドレスをＬ１キャッシュコントローラ１２５に通知し、他の実施形態では、ＴＬＢ１０５は、Ｌ１キャッシュコントローラ１２５をスキップして、エビクトされたＴＬＢエントリ１１５のアドレスを、Ｌ２キャッシュコントローラ１３５又はＬ３キャッシュコントローラ１４５に直接通知する。例えば、いくつかの実施形態では、Ｌ１キャッシュ１２０のタイミング及び／又はエリアがセンシティブ（sensitive）であるため、ＴＬＢエビクト情報を処理するための追加のルーティング及びロジックを含むことができず、又は、Ｌ１キャッシュ１２０が十分に小さいため、ＴＬＢエントリがエビクトされた時点で、対応するラインもＬ１キャッシュ１２０からエビクトされている可能性が高いと考えられる。

いくつかの実施形態では、プロセッシングシステム１００は、単一のＴＬＢエントリがＮ個の連続したページテーブルエントリについての変換情報を含む、結合されたＴＬＢエントリを採用する。例えば、４個の連続したページの結合がサポートされる場合、結合されたＴＬＢエントリがエビクトされると、ＴＬＢ１０５は、単一の結合された通知をキャッシュロジックに送信する（例えば、１６キロバイトページがＴＬＢ１０５からエビクトされたことをキャッシュロジックに通知する）か、４個の別個の通知を、対応する結合されたＴＬＢエントリ内の４個の元のページの各々に対応するキャッシュロジックに送信する。

図２は、いくつかの実施形態による、エビクトされたＴＬＢエントリ１１５のアドレスに対応するキャッシュラインを識別する図１のプロセッシングシステム１００の例を示す図である。プロセッサコア１１０は、頻繁に要求される仮想アドレスから物理アドレスへの変換を記憶するためにＴＬＢ１０５を維持する。物理ページアドレス１１５の仮想アドレスから物理アドレスへの変換を示すエントリがエビクトされると、ＴＬＢ１０５は、エビクトされたＴＬＢエントリ１１５の物理ページアドレスを、Ｌ１キャッシュ１２０のＬ１キャッシュコントローラ１２５のキャッシュロジックに通信し、その結果、Ｌ１キャッシュコントローラ１２５は、エビクトされたＴＬＢエントリ１１５の物理ページアドレスに対応するアドレスを有するＬ１キャッシュ１２０に記憶された何れかのキャッシュラインを、置換のために選択することができる。Ｌ１キャッシュ１２０のコンテキストで説明されるが、他の実施形態では、キャッシュコントローラ１２５は、Ｌ１キャッシュコントローラ１２５、Ｌ２キャッシュコントローラ１３５及びＬ３キャッシュコントローラ１４５のうち何れかに対応し、キャッシュ１２０は、Ｌ１キャッシュ１２０、Ｌ２キャッシュ１３０又はＬ３キャッシュ１４０に対応する。

図示した例では、キャッシュアクセス帯域幅を節約するために、キャッシュロジックは、他のメモリアクセス要求が処理されていないサイクルの間、エビクトされたＴＬＢエントリ１１５の物理ページアドレスに対応するキャッシュラインを識別するために、対応するキャッシュのウォークのみ行う。例えば、いくつかの実施形態では、キャッシュコントローラ１２５は、キャッシュアクセスアービトレーションを採用し、キャッシュアクセスアービトレーションは、最低優先度を、ＴＬＢエビクト関連のキャッシュの無効化に割り当てる。このようにして、キャッシュコントローラ１２５は、エビクトされたＴＬＢエントリに対応するキャッシュラインを置換のために識別し、これにより、他の性能に重要なキャッシュ要求の処理を遅延させることなく、キャッシュヒット率を潜在的に改善する。

図３は、いくつかの実施形態による、エビクトされたＴＬＢエントリ１１５のアドレスに対応するキャッシュラインの置換優先度を選択的にエビクト又は調整する、図１のプロセッシングシステム１００の例を示す図である。いくつかの例では、キャッシュラインを無効化するのではなく、キャッシュ１２０においてキャッシュコントローラ１２５によって実装されたキャッシュ置換ポリシーの下で、エビクトされたＴＬＢエントリ１１５の物理ページアドレスに対応するキャッシュラインのレベルを下げることは、追加のコヒーレンストラフィックを回避する（又は、延ばす）。例えば、影響を受けたキャッシュラインが変更された場合には、変更されたデータを、キャッシュ階層の次のレベルに書き戻す必要がある。キャッシュ階層の包含特性によっては、クリーンなキャッシュラインであってもエビクトをシステムに通知するために、追加のコヒーレンストラフィックが必要になる場合がある。一方で、キャッシュラインが何れかのイベントにおいて最終的にエビクトされることになる場合、コヒーレンスアクションを早期に実行することは、キャッシュ階層のトラフィックが減少している時間帯にスケジュールされる可能性があるため、有益な場合がある。したがって、いくつかの実施形態では、エビクトされたＴＬＢエントリ１１５の物理ページアドレスに対応するキャッシュラインを無効化するのではなく、キャッシュコントローラ１２５は、対応するキャッシュラインのキャッシュ置換優先度を調整する。例えば、いくつかの実施形態では、キャッシュコントローラ１２５は、エビクトされたＴＬＢエントリ１１５の物理ページアドレスに対応するキャッシュラインの保持優先度を下げる。

例示すると、キャッシュコントローラ１２５が最長時間未使用（ＬＲＵ）置換ポリシーを利用する実施形態では、キャッシュコントローラ１２５は、ＴＬＢエントリ１１５がエビクトされたという通信をＴＬＢ１０５から受信したことに応じて、置換スタック内で、エビクトされたＴＬＢエントリ１１５のページアドレスに対応するアドレスを有する何れかのキャッシュラインのレベルをＬＲＵ位置に下げる。キャッシュコントローラ１２５が最小使用頻度（ＬＦＵ）置換ポリシーを利用する実施形態では、ＴＬＢエントリ１１５がエビクトされたという通信をＴＬＢ１０５から受信したことに応じて、キャッシュコントローラ１２５は、最も頻繁に使用されていないラインと同等のものを示すように、エビクトされたＴＬＢエントリ１１５のページアドレスに対応するアドレスを有する何れかのキャッシュラインのアクセス頻度カウンタを０に設定する。キャッシュコントローラ１２５が再参照間隔予測（ＲＲＩＰ）置換ポリシーを利用する実施形態では、ＴＬＢエントリ１１５がエビクトされたという通信をＴＬＢ１０５から受信したことに応じて、キャッシュコントローラ１２５は、保持のための優先度が最も低いことを示すように、エビクトされたＴＬＢエントリのページアドレスに対応するアドレスを有するキャッシュラインの置換優先度カウンタを０に設定する。キャッシュコントローラ１２５がＲＲＩＰ置換ポリシーを利用する他の実施形態では、キャッシュコントローラは、エビクトされたＴＬＢエントリ１１５のページアドレスに対応するアドレスを有しない他のキャッシュラインのカウンタをインクリメントする。

図示した例では、プロセッシングシステム１００は、性能モニタ３３０を含む。性能モニタ３３０は、プロセッシングシステム１００のハードコードされたロジックとして、プロセッシングシステム１００のファームウェア若しくはプログラム可能ロジックとして、又は、これらの組み合わせとして実装される。性能モニタ３３０は、キャッシュコントローラ１２５が、エビクトされたＴＬＢエントリ１１５の物理ページアドレスに対応するキャッシュラインを選択的に無効化する又はレベルを下げることに基づいて、プロセッシングシステム１００の１つ以上の性能特性を測定する。例えば、キャッシュ１２０におけるトラフィックのレベルが閾値よりも高いと性能モニタ３３０が判別した場合、キャッシュコントローラ１２５は、追加のライトバック又はコヒーレンストラフィックを回避するために、エビクトされたＴＬＢエントリ１１５の物理ページアドレスに対応するキャッシュラインの保持優先度のレベルを選択的に下げる。一方、キャッシュ１２０におけるトラフィックのレベルが閾値未満であると性能モニタ３３０が判別した場合、キャッシュコントローラ１２５は、エビクトされたＴＬＢエントリ１１５の物理ページアドレスに対応するアドレスを有するキャッシュラインを選択的に無効化する。Ｌ１キャッシュコントローラ１２５のコンテキストで説明したが、他の実施形態では、キャッシュコントローラ１２５は、Ｌ１キャッシュコントローラ１２５、Ｌ２キャッシュコントローラ１３５及びＬ３キャッシュコントローラ１４５のうち何れかに対応し、キャッシュ１２０は、Ｌ１キャッシュ１２０、Ｌ２キャッシュ１３０又はＬ３キャッシュ１４０に対応する。

図４は、いくつかの実施形態による、ＴＬＢエントリのエビクトに基づくキャッシュ置換ポリシーを実施する方法４００を示す。方法４００は、図１～図３に示すプロセッシングシステム１００のいくつかの実施形態において実施される。

ブロック４０２において、ＴＬＢ１０５は、最長時間未使用ポリシー等のように、ＴＬＢ１０５において実装された置換ポリシーに従って、エントリをエビクトする。ブロック４０４において、ＴＬＢ１０５は、エビクトされたＴＬＢエントリ１１５の物理ページアドレス又は仮想ページアドレスを、プロセッシングシステム１００のキャッシュ１２０のキャッシュコントローラ１２５等のキャッシュロジックに通信する。ブロック４０６において、キャッシュコントローラ１２５は、エビクトされたＴＬＢエントリ１１５のページアドレスに一致するアドレスを有する何れかのキャッシュラインを識別するために、キャッシュ１２０又はキャッシュ１２０のサブセットをウォークする。ブロック４０８において、性能モニタ３３０は、プロセッシングシステム１００のトラフィック又は他の性能特性を測定する。ブロック４１０において、性能モニタ３３０は、キャッシュ１２０におけるトラフィックが閾値を超えているかどうかを判別する。ブロック４１０において、キャッシュ１２０におけるトラフィックが閾値を超えていると性能モニタ３３０が判別した場合、方法のフローは、ブロック４１２に続く。ブロック４１２において、キャッシュコントローラ１２５は、エビクトされたＴＬＢエントリ１１５のページアドレスに対応するアドレスを有するキャッシュ１２０におけるキャッシュラインの保持優先度のレベルを下げる。ブロック４１０において、キャッシュ１２０におけるトラフィックが閾値を超えていないと性能モニタ３３０が判別した場合、方法のフローは、ブロック４１４に続く。ブロック４１４において、キャッシュコントローラ１２５は、エビクトされたＴＬＢエントリ１１５のページアドレスに対応するアドレスを有するキャッシュ１２０におけるキャッシュラインを無効化する。

図５は、いくつかの実施形態による、対応するキャッシュラインの識別のために、エビクトされたＴＬＢエントリ１１５のアドレスを記憶するバッファ５１５を採用する、図１のプロセッシングシステム１００の例を示す図である。図示した例では、キャッシュ１２０をウォークして、エビクトされたＴＬＢエントリ１１５のページアドレスに対応するキャッシュラインを識別する代わりに、キャッシュコントローラ１２５は、エビクトされたＴＬＢエントリ１１５が通知されると、エビクトされたＴＬＢエントリ１１５の物理ページアドレスをバッファ５１５に挿入する。いくつかの実施形態では、バッファ５１５は、ファーストインファーストアウト（ＦＩＦＯ）バッファとして実装される。キャッシュ１２０のキャッシュセット（例えば、キャッシュセット５２５）の各アクセスに対して、キャッシュコントローラ１２５は、セット５２５内の全てのキャッシュラインのアドレスを、バッファ５１５内のページアドレスと比較する。キャッシュコントローラ１２５は、上述したメカニズムの何れかを使用して、一致するアドレスを無効化し又はレベルを下げる。このようにして、キャッシュコントローラ１２５は、エビクトされたＴＬＢページ（複数可）１１５に対応するキャッシュラインを検索するために、キャッシュへの追加のアクセスを行わない。

バッファ５１５のサイズは、設計上の選択の問題である。バッファ５１５を最新の状態に維持するために、エントリがＴＬＢ１０５に挿入される毎に、ＴＬＢ１０５は、ＴＬＢ１０５に挿入されるエントリに一致するエントリをバッファ５１５でチェックする。一致するエントリがバッファ５１５で発見された場合、ＴＬＢ１０５は、バッファ５１５で一致するエントリを無効化する。このようにして、バッファ５１５は、有効なＴＬＢエントリを記憶せず、キャッシュコントローラ１２５は、キャッシュ１２０からのエビクトのために、ＴＬＢ１０５に挿入されるエントリに対応するキャッシュラインを優先させない。

いくつかの実施形態では、最近エビクトされたＴＬＢエントリのバッファ５１５は、最近エビクトされたＴＬＢエントリのビクティムキャッシュとして動作する。プロセッサコア１１０が、ページテーブル１５５で変換を検索する前に、ＴＬＢ１０５に記憶されていない仮想アドレスから物理アドレスへの変換についてＴＬＢ１０５を検索する場合（すなわち、プロセッサコア１１０がＴＬＢミスを経験する場合）、ＴＬＢ１０５は、ミスした仮想アドレスについてバッファ５１５をチェックする。ミスした仮想アドレスが、バッファ５１５に記憶されているエビクトされたＴＬＢエントリの中に存在する場合、バッファ５１５は、仮想アドレスから物理アドレスへの変換を直接供給し、それによって、ページテーブルウォーク動作を実行するためにリソース及び帯域幅を費やすことを回避する。

図６は、いくつかの実施形態による、ＴＬＢエントリのエビクトに基づくキャッシュ置換ポリシーを実施する方法６００を示す図である。方法６００は、図１及び図５に示すプロセッシングシステム１００のいくつかの実施形態において実施される。

ブロック６０２において、ＴＬＢ１０５は、最長時間未使用ポリシー等のように、ＴＬＢ１０５において実装された置換ポリシーに従って、エントリをエビクトする。ブロック６０４において、ＴＬＢ１０５は、エビクトされたＴＬＢエントリ１１５の物理ページアドレスをバッファ５１５に記憶する。いくつかの実施形態では、ＴＬＢ１０５は、仮想アドレスから物理アドレスへの変換を含む、エビクトされたＴＬＢエントリ１１５をバッファ５１５に記憶する。ブロック６０６において、例えば、セット５２５へのメモリアクセス要求を実行する過程でキャッシュコントローラ１２５がセット５２５にアクセスしている間に、キャッシュコントローラ１２５は、バッファ５１５に記憶されているエビクトされたＴＬＢエントリ１１５のアドレスに一致するアドレスについて、セット５２５のキャッシュラインをチェックする。ブロック６０８において、キャッシュコントローラ１２５は、バッファ５１５に記憶されたアドレスに一致するセット５２５のキャッシュラインの保持優先度を無効化、又は、保持優先度のレベルを下げることを選択的に行う。ブロック６１０において、ＴＬＢ１０５は、新たなエントリがＴＬＢ１０５に挿入されたかどうかを判別する。ブロック６１０において、新たなエントリがＴＬＢ１０５に記憶された場合、方法フローは、ブロック６１２に続く。ブロック６１２において、ＴＬＢ１０５は、新たなＴＬＢエントリに一致するアドレスを有するエントリについてバッファ５１５をチェックし、バッファ５１５において一致するエントリを無効化する。ブロック６１０において、新たなエントリがＴＬＢ１０５に記憶されていない場合、方法フローは、ブロック６０２に戻る。

図７は、いくつかの実施形態による、エビクトされたＴＬＢエントリ７１５のアドレスに対応するキャッシュラインを識別するためのキャッシュコヒーレンスディレクトリ７８０を有するキャッシュ階層７７０を採用するプロセッシングシステム７００のブロック図である。図示した例では、プロセッシングシステム７００は、複数のプロセッサコア７１０ａ，７１０ｂ，７１０ｃ，７１０ｄを含み、これらの各々は、プライベートキャッシュと、１つ以上の共有キャッシュと、を含む。ＴＬＢエビクトを特定のキャッシュのキャッシュロジックに直接通信するのではなく、ＴＬＢ７０５ａ，７０５ｂ，７０５ｃ又は７０５ｄは、代わりに、エビクト通知をプロセッサシステムのコヒーレンスディレクトリ７８０、プローブフィルタ、又は、同様の構造に送信する。キャッシュコヒーレンスディレクトリ７８０は、以下に説明するように、異なるプロセッサコアに現在キャッシュされているキャッシュラインを追跡する。

キャッシュ階層７７０は、第１のレベル（Ｌ１）のキャッシュ、第２のレベル（Ｌ２）のキャッシュ、及び、第３のレベル（Ｌ３）のキャッシュ等のように、１つ以上のレベルのキャッシュを含む。図示した例は３つのレベルを含むが、他の実施形態では、キャッシュ階層７７０は、３つより少ないレベル又は３つより多くのレベルを含む。各キャッシュレベルは、そのレベルにおいて１つ以上のキャッシュを含む。例示すると、各プロセッサコア７１０ａ，７１０ｂ，７１０ｃ，７１０ｄは、Ｌ１キャッシュ７２０ａ，７２０ｂ，７２０ｃ，７２０ｄとして表される、Ｌ１における小さなプライベートキャッシュを実装し、Ｌ１キャッシュ７２０ａ，７２０ｂ，７２０ｃ，７２０ｄの各々は、プロセッサコア７１０ａ，７１０ｂ，７１０ｃ，７１０ｄのうち対応するプロセッサコアに関連付けられている。更に、Ｌ２について、各プロセッサコア７１０は、プロセッサコア７１０ａ，７１０ｂ，７１０ｃ，７１０ｄにそれぞれ対応するＬ２キャッシュ７３０ａ，７３０ｂ，７３０ｃ，７３０ｄとして表される、より大きなプライベートキャッシュを実装する。Ｌ２キャッシュ７３０ａ，７３０ｂ，７３０ｃ，７３０ｄの各々は、その対応するプロセッサコアに対してプライベートであるが、キャッシュ階層７７０は、Ｌ２キャッシュ７３０ａ，７３０ｂ，７３０ｃ，７３０ｄの間でコヒーレンシを維持するように動作する。他の実施形態では、２つ以上のＬ１キャッシュは、単一のＬ２キャッシュを共有してもよい。Ｌ３キャッシュレベルについて、キャッシュ階層７７０は、Ｌ３キャッシュ７４０を実装しており、Ｌ３キャッシュ７４０は、プロセッシングシステム７００のプロセッサコア７１０によって共有され、よって、少なくともＬ２キャッシュ７３０ａ，７３０ｂ，７３０ｃ，７３０ｄによって共有される。他の実施形態では、Ｌ３キャッシュレベルは、様々な組み合わせでＬ２キャッシュ７３０によって共有される複数のＬ３キャッシュを含んでもよい。Ｌ１キャッシュ７２０ａ，７２０ｂ，７２０ｃ，７２０ｄ、Ｌ２キャッシュ７３０ａ，７３０ｂ，７３０ｃ，７３０ｄ、及び、Ｌ３キャッシュ７４０は、いくつかの実施形態では、直接マッピングされてもよいし、Ｎ個のウェイのセットアソシアティブキャッシュであってもよい。

キャッシュ階層７７０のキャッシュは、プロセッサコア７１０ａ，７１０ｂ，７１０ｃ，７１０ｄによるアクセス及び操作のためにデータをキャッシュするために使用される。一般的に、下位レベル（例えば、Ｌ１）におけるキャッシュは、記憶容量が少なく、アクセスレイテンシが短い傾向があり、上位レベル（例えば、Ｌ３）におけるキャッシュは、記憶容量が多く、アクセスレイテンシが長い傾向がある。したがって、データのキャッシュラインは、キャッシュの記憶容量と、キャッシュ階層７７０の個々のキャッシュのキャッシュロジックによって管理されるキャッシュラインエビクト処理及びキャッシュラインインストール処理によるアクセスレイテンシと、を考慮して、キャッシュデータの利用をより良好に最適化するように、異なるキャッシュレベルのキャッシュ間で転送される。

キャッシュ階層７７０は、ＭＥＳＩ（Modified-Exclusive-Shared-Invalid）プロトコル又はＭＯＥＳＩ（Modified-Owned-Exclusive-Shared-Invalid）プロトコル等の１つ以上のコヒーレンシプロトコルを実装する。キャッシュ階層１０４は、ディレクトリに基づくコヒーレンシを実装しており、これにより、キャッシュ階層７７０内でコヒーレンシを維持するために、キャッシュコヒーレンスディレクトリ（ＣＣＤ）７８０を実装する。

少なくとも１つの実施形態では、ＣＣＤ７８０は、ページに基づくキャッシュコヒーレンスディレクトリであり、すなわち、ＣＣＤ７８０は、「キャッシュページ」又は単に「ページ」と呼ばれる連続したキャッシュラインのグループに基づいて、キャッシュラインを追跡する。この目標を達成するために、ＣＣＤ７８０は、複数のページエントリを含み、各ページエントリは、ページエントリが割り当てられた対応するキャッシュページのキャッシュラインのコヒーレンシ状態に関する情報を記憶する。ＣＣＤ７８０のディレクトリ構造は、キャッシュ階層７０４のキャッシュを実装するメモリとは別のメモリ（例えば、スタティックランダムアクセスメモリ（ＳＲＡＭ）や動的ＲＡＭ（ＤＲＡＭ））によって実装されてもよいし、ＣＣＤ７８０のディレクトリ構造は、１つ以上のキャッシュによって利用されるメモリに少なくとも部分的に実装されてもよい。例示すると、いくつかの実施形態では、ＣＣＤ７８０のディレクトリ構造を実装するために、Ｌ３キャッシュ１４０が使用するためのメモリの一部が代わりに使用される。ＣＣＤ７８０コントローラ７８５は、ディレクトリ構造を維持し、プロセッシングシステム７００を実装する１つ以上の集積回路（ＩＣ）チップ上でハードコードされたロジックとして、プログラム可能ロジックとして、構成可能ロジック（例えば、ヒューズ構成可能ロジック）として、命令のプログラムを実行する１つ以上のプロセッサとして、又は、これらの組み合わせとして、実装される。

動作中、キャッシュラインがインストールされたり、エビクトされたり、又は、そのコヒーレンシ状態が他の方法で変更される毎に、そのアクションに関連するキャッシュは、コントローラ７８５によって受信されるプローブメッセージを送信し、コントローラ７８５は、示されたキャッシュラインを含むキャッシュページに割り当てられたディレクトリ構造内のページエントリを更新する。さらに、キャッシュラインの変更、無効化又はエビクト等の特定の更新は、方向付けられた（directed）プローブメッセージ、マルチキャストプローブメッセージ、又は、ブロードキャストプローブメッセージを他のキャッシュに送信するようにコントローラ７８５をトリガし、他のキャッシュは、キャッシュラインのローカルコピーに対するローカルコヒーレンシ状態指標を更新するように、そのキャッシュラインのコピーを含んでもよい。このように、ディレクトリ構造は、プロセッシングシステム７００によって現在使用されているキャッシュページのキャッシュラインの現在のコヒーレンシ及びキャッシュされた状態を維持する。

ＣＣＤ７８０によって追跡されるキャッシュページのサイズは、各プロセッサコア７１０のＴＬＢ７０５ａ，７０５ｂ，７０５ｃ又は７０５ｄにおいて追跡されるページのサイズと同じであってもよいし、異なっていてもよい。例えば、いくつかの実施形態では、ＴＬＢ７０５ａ，７０５ｂ，７０５ｃ又は７０５ｄは、４キロバイトページを追跡し、ＣＣＤ７８０は、１キロバイトページを追跡する。ＴＬＢ７０５ａ，７０５ｂ，７０５ｃ又は７０５ｄのエントリがエビクトされることに応じて、ＴＬＢ７０５ａ，７０５ｂ，７０５ｃ又は７０５ｄは、エビクトをＣＣＤ７８０に通知する。次に、コントローラ７８５は、ディレクトリ構造における対応するページを「デッド」としてマーク付けする。その後、コントローラ７８５がＣＣＤ７８０のディレクトリ構造からページをエビクトすると、コントローラ７８５は、デッドとマーク付けされた何れかのページを選択する。包括的なポリシー（プロセッサコア７１０ａ，７１０ｂ，７１０ｃ，７１０ｄのうち何れかによってキャッシュされたラインがＣＣＤ７８０によって追跡される必要があり、したがって、ＣＣＤ７８０からエビクトされたページが、キャッシュ７２０ａ，７２０ｂ，７２０ｃ，７２０ｄ，７３０ａ，７３０ｂ，７３０ｃ，７３０ｄ，７４０の全てからエビクトされたその構成ラインを有する必要があることを意味する）を実装するＣＣＤ７８０の実施形態では、デッドページをエビクトすることは、ＣＣＤ７８０の既存のメカニズムを自動的に起動して、プロセッサコア７１０ａ，７１０ｂ，７１０ｃ，７１０ｄの全てにおいてキャッシュ７２０ａ，７２０ｂ，７２０ｃ，７２０ｄ，７３０ａ，７３０ｂ，７３０ｃ，７３０ｄ，７４０の全ての対応するページから全てのキャッシュラインを無効化又はフラッシュする。

コンピュータ可読記憶媒体は、命令及び／又はデータをコンピュータシステムに提供するために、使用中にコンピュータシステムによってアクセス可能な任意の非一時的な記憶媒体又は非一時的な記憶媒体の組み合わせを含む。このような記憶媒体には、限定されないが、光学媒体（例えば、コンパクトディスク（ＣＤ）、デジタル多用途ディスク（ＤＶＤ）、ブルーレイ（登録商標）ディスク）、磁気媒体（例えば、フロッピー（登録商標）ディスク、磁気テープ、磁気ハードドライブ）、揮発性メモリ（例えば、ランダムアクセスメモリ（ＲＡＭ）若しくはキャッシュ）、不揮発性メモリ（例えば、読取専用メモリ（ＲＯＭ）若しくはフラッシュメモリ）、又は、微小電気機械システム（ＭＥＭＳ）ベースの記憶媒体が含まれ得る。コンピュータ可読記憶媒体（例えば、システムＲＡＭ又はＲＯＭ）はコンピューティングシステムに内蔵されてもよいし、コンピュータ可読記憶媒体（例えば、磁気ハードドライブ）はコンピューティングシステムに固定的に取り付けられてもよいし、コンピュータ可読記憶媒体（例えば、光学ディスク又はユニバーサルシリアルバス（ＵＳＢ）ベースのフラッシュメモリ）はコンピューティングシステムに着脱可能に取り付けられてもよいし、コンピュータ可読記憶媒体（例えば、ネットワークアクセス可能ストレージ（ＮＡＳ））は有線又は無線ネットワークを介してコンピュータシステムに結合されてもよい。

いくつかの実施形態では、上記の技術のいくつかの態様は、ソフトウェアを実行するプロセッシングシステムの１つ以上のプロセッサによって実装されてもよい。ソフトウェアは、非一時的なコンピュータ可読記憶媒体に記憶され、又は、非一時的なコンピュータ可読記憶媒体上で有形に具現化された実行可能命令の１つ以上のセットを含む。ソフトウェアは、１つ以上のプロセッサによって実行されると、上記の技術の１つ以上の態様を実行するように１つ以上のプロセッサを操作する命令及び特定のデータを含むことができる。非一時的なコンピュータ可読記憶媒体は、例えば、磁気若しくは光ディスク記憶デバイス、例えばフラッシュメモリ、キャッシュ、ランダムアクセスメモリ（ＲＡＭ）等のソリッドステート記憶デバイス、又は、他の１つ以上の不揮発性メモリデバイス等を含むことができる。非一時的なコンピュータ可読記憶媒体に記憶された実行可能命令は、ソースコード、アセンブリ言語コード、オブジェクトコード、又は、１つ以上のプロセッサによって解釈若しくは実行可能な他の命令フォーマットであってもよい。

上述したものに加えて、概要説明において説明した全てのアクティビティ又は要素が必要とされているわけではなく、特定のアクティビティ又はデバイスの一部が必要とされない場合があり、１つ以上のさらなるアクティビティが実行される場合があり、１つ以上のさらなる要素が含まれる場合があることに留意されたい。さらに、アクティビティが列挙された順序は、必ずしもそれらが実行される順序ではない。また、概念は、特定の実施形態を参照して説明された。しかしながら、当業者であれば、特許請求の範囲に記載されているような本発明の範囲から逸脱することなく、様々な変更及び変形を行うことができるのを理解するであろう。したがって、明細書及び図面は、限定的な意味ではなく例示的な意味で考慮されるべきであり、これらの変更形態の全ては、本発明の範囲内に含まれることが意図される。

利益、他の利点及び問題に対する解決手段を、特定の実施形態に関して上述した。しかし、利益、利点、問題に対する解決手段、及び、何かしらの利益、利点若しくは解決手段が発生又は顕在化する可能性のある特徴は、何れか若しくは全ての請求項に重要な、必須の、又は、不可欠な特徴と解釈されない。さらに、開示された発明は、本明細書の教示の利益を有する当業者には明らかな方法であって、異なっているが同様の方法で修正され実施され得ることから、上述した特定の実施形態は例示にすぎない。添付の特許請求の範囲に記載されている以外に本明細書に示されている構成又は設計の詳細については限定がない。したがって、上述した特定の実施形態は、変更又は修正されてもよく、かかる変更形態の全ては、開示された発明の範囲内にあると考えられることが明らかである。したがって、ここで要求される保護は、添付の特許請求の範囲に記載されている。

Claims (20)

1. プロセッサのトランスレーションルックアサイドバッファ（ＴＬＢ）において、ＴＬＢエントリが前記ＴＬＢからエビクトされることに応じて、前記ＴＬＢエントリに対応するメモリページアドレスをキャッシュのキャッシュロジックに通信することと、
   前記プロセッサの性能特性を測定することと、
   測定された性能特性に基づいて、前記メモリページアドレスに対応する前記キャッシュの１つ以上のキャッシュラインを無効にすること、又は、前記１つ以上のキャッシュラインの保持優先度を下げることと、を含む、
   方法。
2. 前記無効にすることは、
   前記メモリページアドレスに対応する１つ以上のキャッシュラインを識別するために、前記キャッシュをウォークすることと、
   前記キャッシュロジックにおいて、前記１つ以上のキャッシュラインの有効状態を無効状態に設定することと、
   無効状態を有する前記１つ以上のキャッシュラインに記憶されたデータをエビクトすることと、を含む、
   請求項１の方法。
3. 前記ウォークすることは、
   前記ＴＬＢエントリに対応する前記メモリページアドレスに潜在的にマッピングするキャッシュラインを含む前記キャッシュのサブセットを識別することと、
   前記メモリページアドレスに対応する１つ以上のキャッシュラインを識別するために、前記キャッシュのサブセットをウォークすることと、を含む、
   請求項２の方法。
4. 前記ウォークすることは、前記キャッシュロジックが他の要求を処理していないサイクルの間のみ、前記メモリページアドレスに対応する１つ以上のキャッシュラインを識別するために、前記キャッシュをウォークすることを含む、
   請求項２の方法。
5. 前記１つ以上のキャッシュラインの保持優先度は、前記キャッシュに実装されたキャッシュ置換ポリシーに従って下げられる、
   請求項１の方法。
6. 前記１つ以上のキャッシュラインを無効にすることは、前記キャッシュロジックにおいて、前記１つ以上のキャッシュラインの有効状態を無効状態に設定することを含む、
   請求項１の方法。
7. 前記メモリページアドレスをバッファに記憶することと、
   キャッシュラインのセットにアクセスしたことに応じて、前記セットのキャッシュラインのアドレスを、前記バッファに記憶された前記メモリページアドレスと比較することと、を更に含み、
   前記１つ以上のキャッシュラインが無効にされるか、前記保持優先度が下げられることは、前記１つ以上のキャッシュラインが前記バッファに記憶された前記メモリページアドレスと一致することに基づいている、
   請求項１の方法。
8. 前記通信することは、前記ＴＬＢエントリのエビクトの通知を前記プロセッサのコヒーレンスディレクトリに通信することを含み、
   前記無効にすることは、前記コヒーレンスディレクトリにおいて、前記メモリページアドレスに対応するページをデッドとしてマーク付けすることを含む、
   請求項１の方法。
9. プロセッサのトランスレーションルックアサイドバッファ（ＴＬＢ）からの仮想アドレスから物理アドレスへの変換を示すＴＬＢエントリのエビクトに応じて、キャッシュに対して、前記ＴＬＢエントリの物理アドレス又は前記ＴＬＢエントリの仮想アドレスに対応するキャッシュラインのキャッシュ置換優先度を調整することであって、前記キャッシュ置換優先度を調整することは、前記キャッシュラインの１つ以上を有効状態に維持する、ことを含む、
   方法。
10. 前記ＴＬＢエントリの前記物理アドレス又は前記ＴＬＢエントリの前記仮想アドレスに対応するキャッシュラインを識別するために、前記キャッシュをウォークすることを更に含み、
    前記調整することは、
    前記キャッシュラインの有効状態を無効状態に設定することと、
    無効状態を有する前記キャッシュラインに記憶されたデータ又は命令をエビクトすることと、を含む、
    請求項９の方法。
11. 前記ウォークすることは、
    前記ＴＬＢエントリの前記物理アドレス又は前記ＴＬＢエントリの前記仮想アドレスに潜在的にマッピングするキャッシュラインのサブセットを識別することと、
    前記ＴＬＢエントリの前記物理アドレス又は前記ＴＬＢエントリの前記仮想アドレスに対応するキャッシュラインを識別するために、前記キャッシュラインのサブセットをウォークすることと、を含む、
    請求項１０の方法。
12. 前記ウォークすることは、前記キャッシュのキャッシュロジックが他の要求を処理していないサイクルの間のみ、前記ＴＬＢエントリの前記物理アドレス又は前記ＴＬＢエントリの前記仮想アドレスに対応するキャッシュラインを識別するために、前記キャッシュをウォークすることを含む、
    請求項１０の方法。
13. 前記調整することは、前記キャッシュに実装されたキャッシュ置換ポリシーに従って、前記キャッシュラインの保持優先度を下げることを含む、
    請求項９の方法。
14. 前記プロセッサの性能特性を測定することを更に含み、
    前記調整することは、前記性能特性に基づいて、前記キャッシュラインの有効状態を無効状態に調整すること、又は、前記キャッシュに実装されたキャッシュ置換ポリシーに従って前記キャッシュラインの保持優先度を下げること、を選択的に行うことを含む、
    請求項９の方法。
15. 前記ＴＬＢエントリの前記物理アドレス又は前記ＴＬＢエントリの前記仮想アドレスをバッファに記憶することと、
    キャッシュラインのセット内のキャッシュラインにアクセスしたことに応じて、前記セットのキャッシュラインのアドレスを、前記バッファに記憶された前記ＴＬＢエントリの前記物理アドレス又は前記ＴＬＢエントリの前記仮想アドレスと比較することと、を更に含み、
    前記調整することは、前記バッファに記憶された前記物理アドレス又は前記仮想アドレスに一致する前記セットのキャッシュラインの前記キャッシュ置換優先度を調整することを含む、
    請求項９の方法。
16. トランスレーションルックアサイドバッファ（ＴＬＢ）と、
    キャッシュと、
    前記ＴＬＢのエントリがエビクトされたという通信を前記ＴＬＢから受信したことに応じて、前記ＴＬＢの前記エントリの物理アドレス又は前記ＴＬＢの前記エントリの仮想アドレスに対応する前記キャッシュの１つ以上のキャッシュラインのキャッシュ置換優先度を調整することであって、前記キャッシュ置換優先度を調整することは、前記キャッシュラインの１つ以上を有効状態に維持する、ことを行うように構成されたキャッシュロジックと、を備える、
    プロセッサ。
17. 前記キャッシュロジックは、前記キャッシュロジックが他の要求を処理していないサイクルの間にのみ前記キャッシュをウォークすることによって、前記ＴＬＢの前記エントリの前記物理アドレス又は前記ＴＬＢの前記エントリの前記仮想アドレスに対応するキャッシュラインを識別するように構成されている、
    請求項１６のプロセッサ。
18. 前記プロセッサの性能特性を測定するように構成された性能モニタを更に備え、
    前記キャッシュロジックは、前記性能特性に基づいて、前記１つ以上のキャッシュラインの有効状態を無効状態に調整すること、又は、前記キャッシュに実装されたキャッシュ置換ポリシーに従って前記１つ以上のキャッシュラインの保持優先度を下げること、を選択的に行うように構成されている、
    請求項１６のプロセッサ。
19. 前記ＴＬＢの前記エントリの前記物理アドレス又は前記ＴＬＢの前記エントリの前記仮想アドレスを記憶するように構成されたバッファを更に備え、
    前記キャッシュロジックは、キャッシュラインのセットにアクセスしたことに応じて、前記セットのキャッシュラインのアドレスを、前記バッファに記憶された前記ＴＬＢの前記エントリの前記物理アドレス又は前記ＴＬＢの前記エントリの前記仮想アドレスと比較し、前記バッファに記憶された前記ＴＬＢの前記エントリの前記物理アドレス又は前記ＴＬＢの前記エントリの前記仮想アドレスに一致する前記セットのキャッシュラインのキャッシュ置換優先度を調整するように構成されている、
    請求項１６のプロセッサ。
20. 前記キャッシュロジックは、前記ＴＬＢのエントリがエビクトされたという通信を前記ＴＬＢから受信したことに応じて、前記ＴＬＢの前記エントリの前記物理アドレス又は前記ＴＬＢの前記エントリの前記仮想アドレスに対応するページをデッドとしてマーク付けするように構成されたコヒーレンシディレクトリを備える、
    請求項１６のプロセッサ。

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