JP7323478B2 - プログラム並列化方法、プログラム並列化装置、電子制御装置 - Google Patents

Description

本発明は、プログラム並列化方法、プログラム並列化装置、および電子制御装置に関する。

車両の自動運転を目指した技術開発が進められている。自動運転は運転者に代わり周囲の認識、車両の制御を行う必要があり、膨大な情報処理が求められる。増大する情報処理に対応するために、マルチコアプロセッサを活用する検討が進められており、使用するコア数の増加に伴う実装の複雑化を考慮した適切な処理が求められる。その中で、シングルコアプロセッサ向けの逐次プログラムから、マルチコアプロセッサ向けの並列プログラムを自動的に作成するプログラム並列化に期待が寄せられており、そのツールである自動並列化ツールを活用する検討も進められている。

特許文献１には、シングルコアプロセッサで処理可能なように記述された逐次プログラムからマルチコアプロセッサで処理可能なように並列化した並列プログラムを生成する並列化コンパイル方法であって、前記逐次プログラムを構成する処理群を、前記マルチコアプロセッサを構成する単一コア上で逐次動作する逐次処理と、前記マルチコアプロセッサを構成する複数コア上で並列動作する並列処理とに分類する分類手順と、前記分類手順によって前記並列処理に分類された処理を前記複数コアに対して不均一に割り当てる不均一割当処理を実行する割当手順と、前記分類手順の分類結果及び前記割当手順の割当結果に基づいて前記並列プログラムを生成する生成手順と、を備えることを特徴とする並列化コンパイル方法が開示されている。

特開２０１６－２１８５０３号公報

特許文献１に記載されている技術では、生成されるプログラムの性能に改善の余地がある。

本発明の第１の態様によるプログラム並列化方法は、コンピュータが実行するシングルコアプロセッサ用プログラムからマルチコアプロセッサ用プログラムを生成するプログラム並列化方法であって、前記シングルコアプロセッサ用プログラムのプログラム並列化処理のための事前変換を実行する事前変換ステップと、前記事前変換された前記シングルコアプロセッサ用プログラムを並列化処理する並列化処理ステップと、前記並列化処理された前記シングルコアプロセッサ用プログラムのうち並列化されなかった領域に前記事前変換の逆変換を実行する逆変換ステップとを含む。
本発明の第２の態様によるプログラム並列化装置は、上述のプログラム並列化方法を実行する。
本発明の第３の態様による電子制御装置は、上述のプログラム並列化方法を用いて作成された前記マルチコアプロセッサ用プログラムを格納する記憶部と、前記記憶部に格納される前記マルチコアプロセッサ用プログラムを実行するマルチコアプロセッサとを備える。

本発明によれば、プログラムの性能を向上させることができる。

プログラム並列化装置および車載システムの全体構成図 プログラム並列化装置および自律走行制御装置のハードウェア構成図 自律走行制御装置の機能構成図 プログラム並列化装置の機能構成図 プログラム並列化装置の処理を示すフローチャート 各処理とプログラムとの関係を示す図 プログラムの変化の概要を示す図 プログラム並列化装置から自律走行制御装置への情報送信を示すシーケンス図

―第１の実施の形態―
以下、図１～図８を参照して、プログラム並列化装置の第１の実施の形態を説明する。本実施の形態では、「プログラム」とはコンピュータが解釈可能でありコンピュータに実行させる処理を記述したものである。本実施の形態では、コンパイル型のプログラム言語の使用を想定しているが、インタプリタ型のプログラム言語にも適用可能である。また本実施の形態では、「プログラム」を人間が読み書き可能な「ソースコード」と同じ意味で用いるが、「プログラム」は人間による直接の理解が困難でコンピュータには理解が容易な「バイナリコード」であってもよい。

＜システム構成＞
図１は、プログラム並列化装置１１１、およびプログラム並列化装置１１１が出力するプログラムを利用する自律走行制御装置２を含む車載システム１の全体構成図である。プログラム並列化装置１１１の構成および動作は後に詳述する。

車載システム１は、車両１００に搭載され、車両１００の外界状況をカメラにより取得するカメラ情報取得部１０１と、車両１００の外界状況をレーダにより取得するレーダ情報取得部１０２と、車両１００の外界状況をレーザにより取得するレーザ情報取得部１０３と、衛星航法システム、たとえばＧＰＳ（Global Positioning System）の受信機を用いて車両１００の位置を検出する自車位置情報取得部１０４とを備える。車載システム１はさらに、車両１００の自動運転を設定するための自動運転設定部１０５と、ＯＴＡ（Over－The－Air）により車載システム１の情報を更新するための無線通信部１０６を備える。無線通信部１０６は例えば、無線ネットワークを介してプログラム並列化装置１１１に接続される。プログラム並列化装置１１１は、後述するプログラム並列化処理を実行する。

車載システム１はさらに、電子制御装置である自律走行制御装置２と、補助制御部１０７と、ブレーキ制御部１０８と、エンジン制御部１０９と、パワーステアリング制御部１１０とを備える。自律走行制御装置２、補助制御部１０７、ブレーキ制御部１０８、エンジン制御部１０９、およびパワーステアリング制御部１１０のそれぞれは、たとえばＥＣＵ（Electronic Control Unit）である。

カメラ情報取得部１０１、レーダ情報取得部１０２、レーザ情報取得部１０３、自車位置情報取得部１０４、自動運転設定部１０５、無線通信部１０６、自律走行制御装置２、補助制御部１０７、ブレーキ制御部１０８、エンジン制御部１０９、およびパワーステアリング制御部１１０は、ＣＡＮ（Controller Area Network）やイーサネット（登録商標）等の車載ネットワークによって相互に通信可能に接続される。

カメラ情報取得部１０１、レーダ情報取得部１０２、レーザ情報取得部１０３、および自車位置情報取得部１０４は、それぞれがセンサなどから受信した情報を自律走行制御装置２に送信する。自動運転設定部１０５は、自動運転時の目的地、ルート、走行速度等の設定情報を自律走行制御装置２に送信する。

自律走行制御装置２は、自動運転制御のための処理を行い処理結果に基づいて制御指令を、ブレーキ制御部１０８、エンジン制御部１０９、およびパワーステアリング制御部１１０へ出力する。補助制御部１０７は、自律走行制御装置２と同様の制御を補助として行う。ブレーキ制御部１０８は、車両１００の制動力を制御する。エンジン制御部１０９は、車両１００の駆動力を制御する。パワーステアリング制御部１１０は、車両１００のステアリングを制御する。

自律走行制御装置２は、自動運転設定部１０５により自動運転の設定要求を受け付けると、カメラ情報取得部１０１、レーダ情報取得部１０２、レーザ情報取得部１０３、および自車位置情報取得部１０４等からの外界の情報を基に車両１００が移動する軌道を算出する。そして、自律走行制御装置２は、算出した軌道に従って車両１００を移動させるように、制動力、駆動力、操舵などの制御指令を、ブレーキ制御部１０８、エンジン制御部１０９、およびパワーステアリング制御部１１０に出力する。ブレーキ制御部１０８、エンジン制御部１０９、およびパワーステアリング制御部１１０は、自律走行制御装置２から制御指令を受けて、それぞれ不図示の制御対象であるアクチュエータに操作信号を出力する。

＜ハードウェア構成＞
図２は、プログラム並列化装置１１１および自律走行制御装置２のハードウェア構成図である。両者のハードウェア構成は共通するので、ここでは代表してプログラム並列化装置１１１のハードウェア構成を説明する。プログラム並列化装置１１１は、ＣＰＵ２５１と、ＲＯＭ２５２と、ＲＡＭ２５３と、フラッシュメモリ２５４と、通信インタフェース２５６とを備える。フラッシュメモリ２５４は不揮発性の記憶領域である。ＣＰＵ２５１は、ＲＯＭ２５２およびフラッシュメモリ２５４の少なくとも一方に格納されたプログラムをＲＡＭ２５３に展開して実行することで後述する機能を実現する。

プログラム並列化装置１１１を構成するＣＰＵ２５１、ＲＯＭ２５２、ＲＡＭ２５３、フラッシュメモリ２５４、通信インタフェース２５６のハードウェアは、複数のデバイスとして構成されてもよい。また、ＣＰＵ２５１、ＲＯＭ２５２、ＲＡＭ２５３、フラッシュメモリ２５４は、ＳｏＣ（System on Chip）のように、複数のハードウェアを１つのデバイスとして構成されてもよい。

自律走行制御装置２のフラッシュメモリ２５４に格納されるプログラムは、プログラム並列化装置１１１から受信したプログラムであってもよい。自律走行制御装置２の通信インタフェース２５６は、ＣＡＮ等の所定のプロトコルで通信するインタフェースである。プログラム並列化装置１１１の通信インタフェース２５６は、車両１００の無線通信部１０６と通信するための、たとえば無線通信モジュールである。自律走行制御装置２は、１つのＥＣＵ（Electronic Control Unit；電子制御装置）で構成されてもよいし、複数のＥＣＵから構成されてもよい。

＜自律走行制御装置の機能構成＞
図３は、自律走行制御装置２の機能構成図である。自律走行制御装置２は、第１通信インタフェース２０１－１、第２通信インタフェース２０１－２、第１コア２０３－１～第Ｎコア２０３－Ｎ（Ｎは任意の２以上の自然数）を備えるマルチコアプロセッサ２０２、および記憶部２０４を有する。以下では、第１通信インタフェース２０１－１、第２通信インタフェース２０１－２をまとめて、「通信インタフェース２０１」と呼ぶ。また、第１コア２０３－１～第Ｎコア２０３－Ｎをまとめて、「コア２０３」と呼ぶ。

通信インタフェース２０１は、図２の通信インタフェース２５６により実現される。マルチコアプロセッサ２０２は、ＣＰＵ２５１により実現され、コア２０３はＣＰＵ２５１が備えるマルチコアにより構成される。マルチコアプロセッサ２０２は、ＳｏＣにより実現されてもよい。記憶部２０４は、ＣＰＵ２５１内に構成されてもよいし、ＲＯＭ２５２、ＲＡＭ２５３、または、フラッシュメモリ２５４により実現されてもよい。記憶部２０４は、マルチコアプロセッサ２０２がＲＯＭ２５２に格納されたプログラムをＲＡＭ２５３等に展開して実行する際などの、必要となる記憶領域の総称と考えてもよい。

自律走行制御装置２は、第１通信インタフェース２０１－１を介して、図１のカメラ情報取得部１０１、レーダ情報取得部１０２、レーザ情報取得部１０３、自車位置情報取得部１０４、自動運転設定部１０５、および無線通信部１０６と接続され、第２通信インタフェース２０１－２を介して補助制御部１０７、ブレーキ制御部１０８、エンジン制御部１０９、およびパワーステアリング制御部１１０と接続される。

自律走行制御装置２は、マルチコアプロセッサ２０２において、自動運転制御のための処理を実行する。マルチコアプロセッサ２０２は、第１通信インタフェース２０１－１から入力される、カメラ情報取得部１０１、レーダ情報取得部１０２、レーザ情報取得部１０３、及び自車位置情報取得部１０４からのセンサ情報、自動運転設定部１０５からの自動運転設定情報を取得する。取得した情報を用いて周辺の認知処理や軌道の算出処理を実行し、算出処理結果を基に、制動力や駆動力などの制御指令を第２通信インタフェース２０１－２から出力する。

自律走行制御装置２が処理を実行するためのプログラムはプログラム並列化装置１１１において作成される。自律走行制御装置２は、無線通信部１０６からプログラム情報を取得し、記憶部２０４に格納してもよい。

＜プログラム並列化装置の機能構成＞
図４は、プログラム並列化装置１１１の機能構成図である。プログラム並列化装置１１１は、判別部３１と、事前処理部３２と、並列化部３３と、事後処理部３４と、統合部３５と、コンパイラ３９と、装置記憶部３７とを備える。判別部３１、事前処理部３２、並列化部３３、事後処理部３４、統合部３５、およびコンパイラ３９は、ＣＰＵ２５１がＲＯＭ２５２に格納されるプログラムを実行することにより実現される。

装置記憶部３７には、オリジナルプログラム５１と、対象プログラム５２と、事前処理後プログラム５３と、変換済プログラム５４と、逆変換付加プログラム５５と、対象外プログラム５６と、統合済プログラム５７とが格納される。なお装置記憶部３７とは、図２に示したＲＡＭ２５３とフラッシュメモリ２５４を含む概念であり、両者のいずれでもよいし両者をあわせることで実現されてもよい。ただし符号５１～符号５７で示すプログラムは、説明のために列記したにすぎず、この全てが装置記憶部３７に同時に存在することは必須ではない。

オリジナルプログラム５１は、あらかじめ作成されたプログラムコードであり、たとえばプログラマやソースコードの自動生成ツールにより作成される。オリジナルプログラム５１には、後述するような並列化に関する明示の指令は記載されていない。すなわちオリジナルプログラム５１はマルチコアプロセッサでの処理に特化していないので、オリジナルプログラム５１は「シングルコアプロセッサ用プログラム」とも呼べる。

対象プログラム５２は、オリジナルプログラム５１のうち、判別部３１により並列処理の対象と判断されたプログラムである。対象外プログラム５６は、オリジナルプログラム５１のうち、判別部３１により並列処理の対象でないと判断されプログラムである。すなわち、対象プログラム５２と対象外プログラム５６とをあわせると、オリジナルプログラム５１となる。

事前処理後プログラム５３は、事前処理部３２により事前処理が施された対象プログラム５２である。変換済プログラム５４は、並列化部３３により並列化処理が施された事前処理後プログラム５３である。逆変換付加プログラム５５は、事後処理部３４により出力されるプログラムであり、並列化部３３が並列化しなかった変換済プログラム５４の部分を逆変換したプログラムである。詳しくは後述する。

統合済プログラム５７は、逆変換付加プログラム５５と対象外プログラム５６とを結合したプログラムである。対象外プログラム５６は、オリジナルプログラム５１から対象プログラム５２を除いたプログラムであり、対象プログラム５２は様々な処理により並列処理に適した逆変換付加プログラム５５に変換された。そのため統合済プログラム５７は、並列処理に最適化されたオリジナルプログラム５１とも言える。

判別部３１は、オリジナルプログラム５１を処理対象として、対象プログラム５２および対象外プログラム５６を出力する。判別部３１はオリジナルプログラム５１を読み込み、並列処理の対象と判断する部分を対象プログラム５２として出力し、並列処理の対象外と判断する部分を対象外プログラム５６として出力する。判別部３１が並列処理の対象と判断するのは、向上可能性と処理可能性の両方を満たす対象プログラム５２の一部分である。向上可能性とは、並列化により処理速度が向上する可能性が高いことを意味する。処理可能性とは、並列化部３３による並列化の処理が可能なことである。

並列化部３３による並列化の処理が可能な場合には、特別な処理を施すことなくそのまま並列化部３３が処理可能である場合と、事前処理部３２が記述変換処理を施すことで並列化部３３が処理可能になる場合とが含まれる。すなわち処理可能性が否定される場合とは、そのままでは並列化部３３による並列化の処理が不可能であり、かつ事前処理部３２による記述変換処理が不可能な場合である。

判別部３１は、オリジナルプログラム５１に対してプロファイリングを行い、並列化により処理速度が向上する可能性が高く、かつ並列化部３３が処理可能なように記述変換が可能な関数を並列処理の対象と判断する。判別部３１はたとえばプロファイラを用いて実現される。判別部３１は、各関数の実行時間の計測や関数同士の依存関係を考慮して並列化の対象を決定してもよい。

事前処理部３２は、対象プログラム５２を処理対象とし、事前処理後プログラム５３を出力する。事前処理部３２は、既知である並列化部３３の処理制限に沿うように対象プログラム５２を書き換える。この書き換えを「記述変換処理」とも呼ぶ。並列化部３３の処理制限とはたとえば、変数の型の制限や関数呼び出しの制限である。たとえば事前処理部３２は、変数の型において並列化部３３に浮動小数点形式の倍精度の変数である「double」型が使用できない制限が存在する場合は、浮動小数点形式の単精度である「float」型に書き換える。また事前処理部３２は、関数呼び出しにおいて並列化部３３は再帰呼び出しに対応できない制限がある場合には、再帰関数を非再帰関数に書き換える。

なお事前処理部３２は、事後処理部３４による逆変換処理が可能なように、事前処理の内容を記録する。この記録は、事前処理後プログラム５３に特定の書式を有するコメントとして記録してもよいし、事前処理後プログラム５３に特定の文字列を埋め込んでもよいし、不図示の中間処理ファイルに書き出してもよい。事前処理後プログラム５３へのコメントとしての記録とはたとえば、「// #preconv32# double value1 >> float value1」である。このコメントは、冒頭の「#preconv32#」が事前処理部３２の記載であることを示し、さらに「double value1」を「float value1」に書き換えたことを示している。

事前処理後プログラム５３に特定の文字列を埋め込む方法とは、たとえば事前処理後プログラム５３に「typedef float _preconv32_double_float」および「_preconv32_double_float value1」と記載する方法である。この記載は、「typedef」で規定する新規な名称の冒頭に「_preconv32_」を記載することで事前処理部３２の処理であることを示している。さらに「double_float」が「double」型を「float」型に変更したことを示している。

並列化部３３は、事前処理後プログラム５３を処理対象とし、変換済プログラム５４を出力する。並列化部３３は、既知の並列化ツールであり、ソースコードをソースコードに変換する。すなわち並列化部３３はコンパイラではなくソースコードを書き換えるプログラムである。並列化部３３は、事前処理後プログラム５３を書き換えてコンパイラ３９に並列化に関する明示の指令を与える。並列化部３３が書き換えた箇所は、たとえば「#pragma parallel」などの特定の文字列に続けて、具体的な並列処理の指令が挿入さる。

なお並列化部３３は、少なくとも事前処理部３２が記載するコメントは消去せずに変換済プログラム５４にそのまま残す。並列化部３３は、事前処理部３２が記載するコメントの特徴を事前に指定されることで、自動処理により事前処理部３２が記載するコメントのみを選択して残して他のコメントは削除してもよい。また並列化部３３は、動作オプションによりオペレータからコメントを削除しない動作モードが指定されてもよい。

事後処理部３４は、変換済プログラム５４を処理対象とし、逆変換付加プログラム５５を出力する。事後処理部３４は、変換済プログラム５４を読み込んで、並列化部３３による書き換えが行われていない箇所、たとえば並列化部３３により書き換えられていない関数を特定する。たとえば関数の直前に「#pragma parallel」などの特定の文字列が記載されていない関数を特定する。そして事後処理部３４は、並列化部３３による書き換えが行われていない箇所を事前処理部３２による事前処理が行われる前の状態に書き換える。換言すると、事前処理部３２はプログラムを並列化に適した形式に変換したが、事後処理部３４は元の形式に逆変換する。

事後処理部３４による逆変換の処理は、事前処理部３２が前述のようにその処理内容を記録しているので、その記録を参照することで行われる。事後処理部３４はたとえば、変換済プログラム５４に「// #preconv32# double value1 >> float value1」というコメントが含まれており、かつ「float value1」の宣言が含まれる関数の直前に「#pragma parallel」などの特定の文字列が記載されていない場合は、「float value1」を「double value1」に書き換える。

統合部３５は、逆変換付加プログラム５５および対象外プログラム５６を処理対象とし、統合済プログラム５７を出力する。すなわち統合部３５は、逆変換付加プログラム５５の記載内容、および対象外プログラム５６の記載内容をあわせて、統合済プログラム５７を作成する。

＜動作フローチャート＞
図５は、プログラム並列化装置１１１の処理を示すフローチャートである。プログラム並列化装置１１１はたとえば、オリジナルプログラム５１が記憶部に保存されると、または外部から処理実行の指令を受け取ると、以下のフローチャートで示される動作を実行する。なお以下に説明するステップＳ４０１～Ｓ４０４は判別部３１が実行し、ステップＳ４０５は事前処理部３２が実行し、ステップＳ４０６は並列化部３３が実行し、ステップＳ４０７は事後処理部３４が実行し、ステップＳ４０８は統合部３５が実行し、ステップＳ４０９はコンパイラ３９が実行する。以下では、プログラム並列化装置１１１がオリジナルプログラム５１に基づき統合済プログラム５７を作成する方法を「プログラム並列化方法」と呼ぶ。

ステップＳ４０１では、プログラム並列化装置１１１は、オリジナルプログラム５１をプロファイリングする。具体的には、プログラム並列化装置１１１は、逐次処理から並列処理に変更することで高速化できる箇所を抽出する。

ステップＳ４０２では、プログラム並列化装置１１１は、ステップＳ４０１で抽出した結果に基づいて、前述の向上可能性の評価、すなわち並列処理により高速化できる見込みがあるか否かを判断する。具体的には判別部３１は、並列処理によりオリジナルプログラム５１の少なくとも一部が高速化できる見込みがあると判断するとステップＳ４０３に進む。判別部３１は、オリジナルプログラム５１のいずれの箇所も並列処理により高速化できる見込みがないと判断するとステップＳ４０９に進む。

ステップＳ４０３では、プログラム並列化装置１１１の事前処理部３２は、ステップＳ４０２で高速化が見込まれたプログラムについて、前述の処理可能性の評価、換言すると、記述変換できるか否かを判断する。ここで実施する記述変換は、プログラム並列化を実施するために必要なプログラムの変換であり、後述する並列化部３３が解析できる範囲の記述に変換することを示す。プログラムの型や処理するビットサイズを調整することが一般的に求められ、具体的な変換例としては、倍精度を単精度に調整するために、ＯＳ（Operation System）が採用するデータモデルに応じてlong long型の長いビットサイズの型をint型などの短いビットサイズの型に変換することがあげられる。

ステップＳ４０３において判別部３１は、高速化が見込まれたプログラムが記述変換できると判断する場合はステップＳ４０４に進む。判別部３１は、高速化が見込まれたプログラムの全てが記述変換できない、すなわち、並列化部３３がプログラムを解析できないと判断するとステップＳ４０９に進む。ステップＳ４０４では、プログラム並列化装置１１１の判別部３１は、並列処理による高速化が見込め、記述変換が可能なプログラムを抽出する。具体的には判別部３１、シングルコアプロセッサ用のままとして使用する部分を対象プログラム５２として保存し、マルチコアプロセッサ用にプログラム並列化を実施する部分を対象外プログラム５６として保存する。

ステップＳ４０５では、プログラム並列化装置１１１の事前処理後プログラム５３は、抽出したプログラムの記述変換を実施する。具体的には、ステップＳ４０４において保存した対象プログラム５２に対して記述変換を実施して事前処理後プログラム５３を出力する。ステップＳ４０６では、プログラム並列化装置１１１の並列化部３３は、ステップＳ４０５において出力した事前処理後プログラム５３を対象として並列化を行い、変換済プログラム５４を出力する。換言するとステップＳ４０６では、シングルコアプロセッサ用のプログラムである逐次プログラム、すなわち事前処理後プログラム５３からマルチコアプロセッサ用のプログラムである並列プログラム、すなわち変換済プログラム５４が作成される。

ステップＳ４０７では、プログラム並列化装置１１１の事後処理部３４は、ステップＳ４０６において並列化部３３によって並列化されなかったプログラムに対して記述逆変換を実施する。並列化されなかったプログラムにおいて、ステップＳ４０５において事前処理部３２が実行した記述変換を、処理開始時に入力された元々のプログラムの記述にもどすように逆変換を実施する。

ステップＳ４０８では、プログラム並列化装置１１１の統合部３５は、ステップＳ４０７で記述逆変換した逆変換付加プログラム５５、およびステップＳ４０４で記述変換を実施しなかった対象外プログラム５６を結合して統合済プログラム５７を生成する。続くステップＳ４０９では、コンパイラ３９は統合済プログラム５７をコンパイルしてバイナリコード５９を生成し、図５に示す処理を終了する。ただしコンパイラ３９は、ステップＳ４０２およびステップＳ４０３からステップＳ４０９に進んだ場合には、統合済プログラム５７ではなくオリジナルプログラム５１をコンパイルする。以上が図５の説明である。

＜各処理とプログラムとの関係＞
図６は、プログラム並列化装置１１１における統合済プログラム５７の作成までの各処理とプログラムとの関係を示す図である。図５に示したフローチャートと合わせて説明する。オリジナルプログラム５１は、プログラム並列化装置１１１に入力されるシングルコアプロセッサ用の逐次プログラムである。「Ｃ」の記載は、例えばＣ言語で書かれたプログラムであることを示す。

オリジナルプログラム５１は、並列化抽出ステップＳ５０１において、対象プログラム５２と、対象外プログラム５６に分けられる。並列化抽出ステップＳ５０１は、図５に示したステップＳ４０１からステップＳ４０４に相当する。対象プログラム５２は、ステップＳ４０４においてマルチコアプロセッサ用にプログラム並列化を実施する部分として抽出されたプログラムである。対象外プログラム５６は、ステップＳ４０４に抽出されなかったプログラム、すなわちオリジナルプログラム５１から対象プログラム５２を除いたプログラムである。ステップＳ４０２およびステップＳ４０３において、ステップＳ４０９に進むと判断された場合には、並列化抽出ステップＳ５０１において対象プログラム５２が空集合の場合と考えてもよい。

次に、対象プログラム５２は、記述変換ステップＳ５０２において、事前処理後プログラム５３に変換される。記述変換ステップＳ５０２は、図５に示したステップＳ４０５に相当する。次に、事前処理後プログラム５３は、並列化処理ステップＳ５０３において、変換済プログラム５４に変換される。並列化処理ステップＳ５０３は、図５に示したステップＳ４０６に相当する。

次に、変換済プログラム５４は、記述逆変換ステップＳ５０４において、逆変換付加プログラム５５に変換される。記述逆変換ステップＳ５０４は、図５に示したステップＳ４０７に相当する。次に、逆変換付加プログラム５５及び対象外プログラム５６は、結合ステップＳ５０５において、統合済プログラム５７に変換される。結合ステップＳ５０５は、図５に示したステップＳ４０８に相当する。

＜プログラムの変化の概要＞
図７は、プログラム並列化装置１１１における、プログラムの変化の概要を示す図である。図７では、各プログラム内部に具体的なソースコードの名称を記載しており、図示横方向の長さがそのソースコードをそのままコンパイルして実行したと仮定した場合の処理時間を示す。また図７の説明では、「ソースコードＸをそのままコンパイルして実行したと仮定した場合の処理時間」のことを、「ソースコードＸの処理時間」と省略して記載する。さらに図７では、Ｎが３であり、３つのコア２０３を備えるマルチコアプロセッサ２０２を用いた例で説明する。

図７に示すオリジナルプログラム５１は、ソースコードＡ～Ｃに記載される処理を順番に実施する逐次プログラムであることを示す。なおオリジナルプログラム５１は、処理Ａ～Ｃを順番に実施する逐次プログラムとも言える。並列化抽出ステップＳ５０１により、ソースコードＡおよびソースコードＢは高速化が見込まれ記述変換が可能と判断されて対象プログラム５２となり、残りのソースコードＣは対象外プログラム５６となった。対象プログラム５２に含まれる、ソースコードＡおよびＢは、オリジナルプログラム５１から何ら変化がないため、図示横方向の長さである処理時間は変化がない。

事前処理後プログラム５３は、図６に示した記述変換ステップＳ５０２により、ソースコードＡ１およびＢ１に記載される処理を順番に実施するプログラムとして構成されている。ソースコードＡ１は、ソースコードＡに対して並列化部３３が処理可能なように記述変換が適用されたソースコードである。ソースコードＢ１は、ソースコードＢに対して記述変換が適用されたソースコードである。図７では、ソースコードＡ１，Ｂ１のようにハッチングを施しているソースコードは、記述変換が適用されていることを示す。

ここで、事前処理後プログラム５３は、対象プログラム５２より処理時間が長くなっている。この理由は以下のとおりである。すなわち、記述変換により並列化部３３が解析できる範囲にプログラムの型や処理するビットサイズ調整などを実施する場合は、制約された条件の中で同じ処理を実行できるように対応する必要がある。そしてこの記述変換を行ったソースコードをそのままコンパイルして得られるバイナリは、一般的には処理時間が長くなることなどのデメリットが存在すると考えられるからである。

変換済プログラム５４は、図６に示した並列化処理ステップＳ５０３の処理により、ソースコードＡ１に示される処理が３つに並列化されて、Ａ２－１，Ａ２－２，およびＡ２－３として並列に実行され、その後にソースコードＢ２に示される逐次処理が実行されることを示している。すなわち図７に示す例では、並列化部３３により、ソースコードＡ１は並列化のための記述がなされ、ソースコードＢ１は並列化のための処理がなされなかったことを示す。ソースコードＡ１の処理は変換済プログラム５４では処理Ａ２－１～処理Ａ２－３として３つに並列化されるため、図示横方向の長さで示す実行時間はソースコードＡ１よりも短いだけでなく、ソースコードＡよりも短い。記述変換や並列化のためのオーバーヘッドが存在しても、並列化による利点が大きく処理時間が短縮されるためである。

なお並列化部３３により並列化のための記述がされなかったソースコードＢ１も、並列化部３３によりソースコードＢ２に書き換えられている。これは、並列化部３３によりコンパイル処理がしやすい記述に書き換えられたことを意味する。なおソースコードＢ１の処理時間と、ソースコードＢ２の処理時間とは略同一である。

逆変換付加プログラム５５は、図６に示した記述逆変換ステップＳ５０４により、３つに並列化された並列プログラム（処理Ａ２－１～処理Ａ２－３）及び処理Ｂの逐次プログラムを順番に実施するプログラムとして構成されている。

ここで、逆変換付加プログラム５５は、変換済プログラム５４より処理時間が短くなっている。並列化部３３で並列化されなかったソースコードＢ２に対して記述逆変換を実施し、調整していたプログラムの型や処理するビットサイズを元に戻すなど、記述変換前と同じ処理に戻すように対応することで、処理時間を短くすることができる。統合済プログラム５７は、図６に示した結合ステップＳ５０５により、逆変換付加プログラム５５と対象外プログラム５６とを結合したものである。

＜情報受信シーケンスの例＞
図８は、プログラム並列化装置１１１から自律走行制御装置２への情報受信を示すシーケンス図である。図８では、例えば、自律走行制御装置２がマルチコアプロセッサ２０２の異常を検知した場合に、クラウド上などに設置されたプログラム並列化装置１１１に通知し、ＯＴＡにより無線ネットワーク経由で新しいプログラム情報を受信する例を示す。

はじめに、自律走行制御装置２は、マルチコアプロセッサ２０２の障害を検知すると（Ｓ７０１）、検知した情報を車載システム１の無線通信部１０６に転送する（Ｓ７０２）。次に、無線通信部１０６は、無線ネットワークを経由し、受信した検知情報をプログラム並列化装置１１１に転送する（Ｓ７０３）。

検知情報を受信したプログラム並列化装置１１１は、マルチコアプロセッサ２０２向けのプログラムを再構成する（Ｓ７０４）。具体的には、例えば、検知情報に基づき、障害の影響が無く、使用可能なコア２０３の数に応じたプログラム並列化処理を実施する。次に、プログラム並列化装置１１１は、再構成したプログラムの情報を無線通信部１０６に転送する（Ｓ７０５）。次に、無線通信部１０６は、受信したプログラム情報を自律走行制御装置２に転送する（Ｓ７０６）。その後、自律走行制御装置２が、車載システム１における更新タイミングやその方法に従って新しいプログラムで稼働し（Ｓ７０７）、処理を完了するとしてもよい。

本実施の形態によれば、自動変換ツールに合わせた記述変換を実施するだけでなく、記述逆変換を組み合わせることで、プログラム並列化における処理時間を短縮することができる。したがって、プログラム並列化を通して作成された並列プログラムにより動作するマルチコアプロセッサの性能を向上することができる。また、本実施例によれば、プログラムを実行するマルチコアプロセッサの状態に応じてプログラムを再構成することができる。

上述した第１の実施の形態によれば、次の作用効果が得られる。
（１）プログラム並列化装置１１１は、シングルコアプロセッサ用プログラムであるオリジナルプログラム５１からマルチコアプロセッサ用プログラムである統合済プログラム５７を生成するプログラム並列化方法を実行する。プログラム並列化方法は、シングルコアプロセッサ用プログラムのプログラム並列化処理のための事前変換を実行する事前変換ステップ（図５のステップＳ４０５）と、事前変換されたシングルコアプロセッサ用プログラムである事前処理後プログラム５３を並列化部３３が並列化処理する並列化処理ステップ（図５のステップＳ４０６）と、並列化処理されたシングルコアプロセッサ用プログラムのうち並列化されなかった領域、たとえば図７に示す例ではソースコードＢ２に事前変換の逆変換を実行する逆変換ステップ（図５のステップＳ４０７）と、を含む。そのため、並列化部３３により並列化されなかったプログラムの記述を逆変換することで、記述変換によるデメリットを解消できる。ここでいうデメリットとは、並列化部３３による処理が可能なように、変数のビット数を減らすことで計算の精度が低下することや、再帰的な表現を避けるように書き換えることで演算時間が延びることなどである。すなわちプログラム並列化装置１１１は、事後処理部３４が逆変換を行うことで、出力するプログラムの性能を向上させることができる。

（２）プログラム並列化方法には、シングルコアプロセッサ用プログラムのうち、プログラム並列化処理による高速化効果が見込まれ、プログラム並列化処理のための事前変換が可能である第１のプログラム領域である対象プログラム５２を抽出する抽出ステップ（図５のステップＳ４０２およびＳ４０３）が含まれる。事前変換ステップでは、第１のプログラム領域である対象プログラム５２に事前変換を実行する。そのため事前変換の対象をオリジナルプログラム５１の全体ではなくその一部に限定することで、ステップＳ４０４～Ｓ４０７における処理負荷を軽減できる。

（３）オリジナルプログラム５１のうち、対象プログラム５２以外の第２のプログラム領域である対象外プログラム５６及び、事前変換と並列化処理と逆変換とを実行された第１のプログラムである逆変換付加プログラム５５を結合して統合済プログラム５７を得る結合ステップ（図５のステップＳ４０８）を含む。そのため並列化処理に適しないプログラムをあらかじめ分離しておき、並列化処理の後に結合することで、オリジナルプログラム５１の全体をまとめてコンパイラ３９で処理ができる。

（４）事前変換処理（図５のステップＳ４０５）は、大きいビットサイズの型を小さいビットサイズの型に記述を変更する処理、たとえば倍精度型を単精度型に変更する処理を含む。逆変換処理（図５のステップＳ４０７）は、小さいビットサイズの型を大きいビットサイズの型に記述を変更する処理、たとえば単精度型を倍精度型に変更する処理を含む。そのため処理可能な変数のビットサイズに制限がある並列化部３３を用いて並列化処理を実行することができる。

（５）プログラム並列化装置１１１は、前述のプログラム並列化方法を実行する。そのためプログラム並列化装置１１１は、並列化されていない部分についての記述変換によるデメリットが解消されたプログラムである統合済プログラム５７を出力できる。

（６）自律走行制御装置２は、マルチコアプロセッサ２０２と、記憶部２０４と、を備える。記憶部２０４は、前述のプログラム並列化方法により作成されたマルチコアプロセッサ用プログラムである統合済プログラム５７をコンパイルして得られるバイナリコード５９を有する。そのため自律走行制御装置２は、並列化部３３の働きにより並列化され、かつ並列化されていない部分については事後処理部３４により記述変換によるデメリットが解消されたバイナリコード５９を実行できる。

（変形例１）
上述した実施の形態では、プログラム並列化装置１１１は、図７において並列化部３３で並列化されなかったソースコードＢ２のみに対して記述逆変換を実施した。しかし事後処理部３４は、並列処理の順序の依存関係を壊さず、コア間の同期を確保できる範囲であれば、並列化部３３で並列化されたソースコードＡ２に対しても記述逆変換を実施してもよい。

（変形例２）
上述した実施の形態では、プログラム並列化装置１１１はコンパイラ３９を含んで構成された。しかしプログラム並列化装置１１１はコンパイラ３９を含まず、ネットワーク等を介して接続される他の装置に含まれるコンパイラを利用してもよい。

（変形例３）
プログラム並列化装置１１１は判別部３１を備えず、オリジナルプログラム５１の全体を事前処理部３２が処理対象としてもよい。またこの場合は、対象外プログラム５６が存在しないので、プログラム並列化装置１１１は統合部３５も備えなくてよい。

（変形例４）
プログラム並列化装置１１１が作成したプログラムは、あらかじめ自律走行制御装置２のＲＯＭ２５２に格納されてもよい。

上述した各実施の形態および変形例において、機能ブロックの構成は一例に過ぎない。別々の機能ブロックとして示したいくつかの機能構成を一体に構成してもよいし、１つの機能ブロック図で表した構成を２以上の機能に分割してもよい。また各機能ブロックが有する機能の一部を他の機能ブロックが備える構成としてもよい。

本発明は前述した実施例や変形例に限定されるものではなく、添付した特許請求の範囲の趣旨内における様々な変形例及び同等の構成が含まれる。例えば、前述した実施例や変形例は本発明を分かりやすく説明するために詳細に説明したものであり、必ずしも説明した全ての構成を備えるものに本発明は限定されるものではない。また、制御線や情報線は説明上必要と考えられるものを示しており、実装上必要な全ての制御線や情報線を示しているとは限らない。実際にはほとんど全ての構成が相互に接続されていると考えてもよい。

上述した各実施の形態および変形例は、それぞれ組み合わせてもよい。上記では、種々の実施の形態および変形例を説明したが、本発明はこれらの内容に限定されるものではない。本発明の技術的思想の範囲内で考えられるその他の態様も本発明の範囲内に含まれる。

１…車載システム
２…自律走行制御装置
３１…判別部
３２…事前処理部
３３…並列化部
３４…事後処理部
３５…統合部
３９…コンパイラ
５１…オリジナルプログラム
５２…対象プログラム
５３…事前処理後プログラム
５４…変換済プログラム
５５…逆変換付加プログラム
５６…対象外プログラム
５７…統合済プログラム
５９…バイナリコード
１１１…プログラム並列化装置
２０２…マルチコアプロセッサ
２０４…記憶部

Claims (6)

1. コンピュータが実行する、シングルコアプロセッサ用プログラムからマルチコアプロセッサ用プログラムを生成するプログラム並列化方法であって、
   前記シングルコアプロセッサ用プログラムのプログラム並列化処理のための事前変換を実行する事前変換ステップと、
   前記事前変換された前記シングルコアプロセッサ用プログラムを並列化処理する並列化処理ステップと、
   前記並列化処理された前記シングルコアプロセッサ用プログラムのうち並列化されなかった領域に前記事前変換の逆変換を実行する逆変換ステップと、を含むプログラム並列化方法。
2. 請求項１に記載のプログラム並列化方法であって、
   前記シングルコアプロセッサ用プログラムのうち、前記プログラム並列化処理による高速化効果が見込まれ、前記プログラム並列化処理のための前記事前変換が可能である第１のプログラム領域を抽出する抽出ステップをさらに含み、
   前記事前変換ステップは、前記第１のプログラム領域に前記事前変換を実行するプログラム並列化方法。
3. 請求項２に記載のプログラム並列化方法であって、
   前記シングルコアプロセッサ用プログラムのうち、前記第１のプログラム領域以外の第２のプログラム領域及び、前記事前変換と前記並列化処理と前記逆変換とを実行された第１のプログラム、を結合する結合ステップをさらに含むプログラム並列化方法。
4. 請求項１に記載のプログラム並列化方法であって、
   前記事前変換は、大きいビットサイズの型を小さいビットサイズの型に記述を変更する処理を含み、
   前記逆変換は、小さいビットサイズの型を大きいビットサイズの型に記述を変更する処理を含むプログラム並列化方法。
5. 請求項１に記載のプログラム並列化方法を実行するプログラム並列化装置。
6. 請求項１に記載のプログラム並列化方法を用いて作成された前記マルチコアプロセッサ用プログラムを格納する記憶部と、
   前記記憶部に格納される前記マルチコアプロセッサ用プログラムを実行するマルチコアプロセッサとを備える電子制御装置。
   

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