JP7321080B2 - 遊技機 - Google Patents

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Description

本発明は、遊技動作に起因する抽選処理を行い、その抽選結果に対応する画像演出を実行する遊技機に関し、特に、電源回路を改善した遊技機に関する。
パチンコ機などの弾球遊技機は、遊技盤に設けた図柄始動口と、複数の表示図柄による一連の図柄変動態様を表示する図柄表示部と、開閉板が開閉される大入賞口などを備えて構成されている。そして、図柄始動口に設けられた検出スイッチが遊技球の通過を検出すると入賞状態となり、遊技球が賞球として払出された後、図柄表示部では表示図柄が所定時間変動される。その後、７・７・７などの所定の態様で図柄が停止すると大当り状態となり、大入賞口が繰返し開放されて、遊技者に有利な遊技状態を発生させている。
このような遊技状態を発生させるか否かは、図柄始動口に遊技球が入賞したことを条件に実行される大当り抽選で決定されており、上記の図柄変動動作は、この抽選結果を踏まえたものとなっている。例えば、抽選結果が当選状態である場合には、リーチアクションなどと称される演出動作を２０秒前後実行し、その後、特別図柄を整列させている。一方、ハズレ状態の場合にも、同様のリーチアクションが実行されることがあり、この場合には、遊技者は、大当り状態になることを強く念じつつ演出動作の推移を注視することになる。そして、図柄変動動作の終了時に、停止ラインに所定図柄が揃えば、大当り状態であることが遊技者に保証されたことになる。
特開２０１８－１３０３２０号公報 特開２０１８－０００６０１号公報 特開２０１５－２０５１１７号公報 特開２０１５－１９８７１６号公報
この種の遊技機では、各種の演出を複雑化かつ豊富化したいところ、特に、画像演出や役物演出については、その要請が高い。そこで、役物演出を豊富化すると共に、ランプ演出や画像演出についても豊富化したいところ、特定の遊技機だけが大電力を消費したのでは、遊技ホール全体としての電力供給能力が超過してしまう。
そこで、遊技機毎に使用可能な電力量の範囲内で、各種の演出を豊富化する必要があり、出願人も、各種の電源回路について提案をしている（引用文献１～引用文献４）。具体的には、引用文献１～引用文献４には、電源基板を部品化する構成、演出制御基板への経路にサーミスタを設ける構成、ＤＣコンバータを一斉遮断する構成、スイッチ回路がＯＮ動作してサーミスタをバイパスする構成を、各々開示している。
しかし、電源回路について更なる改善が望まれており、また、限られた電力消費量の範囲で、各種の演出制御を更に高度化したいところである。また、如何なる場合にも、電源トラブルは避ける必要がある。
本発明は、上記の課題に鑑みてなされたものであって、無駄な消費電力を更に抑制した遊技機を提供することを目的とする。また、不具合のない高度な各種の演出を実現する遊技機を提供することを目的とする。
上記の目的を達成するため、本発明は、所定のスイッチ信号に起因する抽選結果に基づいて各種の制御動作を実行する遊技機であって、外部から受ける交流電圧を整流する整流回路は、ＯＮ／ＯＦＦ動作可能な２×Ｎ（整数Ｎ＞０）個のＭＯＳＦＥＴと、各ＭＯＳＦＥＴのＯＮ／ＯＦＦ動作を制御する制御回路と、を有して構成され、２×Ｎ個のＭＯＳＦＥＴに付随する寄生ダイオードによって、全波整流回路が形成されている一方、前記制御回路が、適宜なタイミングでＮ個のＭＯＳＦＥＴをＯＮ動作させることで、前記Ｎ個のＭＯＳＦＥＴの寄生ダイオードをバイパスして整流動作を実現する構成を有し、前記整流回路の下流側に配置されるＤＣ／ＤＣ変換手段は、遊技制御動作を中心統括的に担う主制御手段に配電される第１種の直流電圧を生成する非同期整流式コンバータと、前記主制御手段から受ける指令に基づいて各種の演出動作を制御する演出制御手段に配電される第２種の直流電圧を生成する同期整流式コンバータと、を有して構成されている。
上記した本発明によれば、無駄な消費電力を更に抑制して、高度な各種の演出を不具合なく実現することができる。
本実施例のパチンコ機を示す斜視図である。 図１の遊技機の遊技領域を示す正面図である。 図１の遊技機の全体回路構成を示すブロック図である。 電源基板の構成を示すブロック図である。 リレー回路を関連回路と共に示す回路図である。 全波整流回路と力率改善回路を示す回路図である。 電圧監視回路を示す回路図である。 同期整流式のＤＣ／ＤＣコンバータを示す回路図である。 同期整流式の別のＤＣ／ＤＣコンバータを示す回路図である。 非同期整流式のＤＣ／ＤＣコンバータを示す回路図である。 電源基板の裏面側を示す概略図である。 電源基板の第１～第３コネクタの構成を示す概略図である。 図１の遊技機について、演出制御部の回路構成をやや詳細に示すブロック図である。 演出制御部を構成する複合チップを説明する図面である。 図１３に示すＣＰＵ回路の内部構成を示すブロック図である。 ＣＰＵ回路の内蔵ＣＰＵ（演出制御ＣＰＵ）のメモリマップを図示したものである。 ＤＭＡＣについて、各種の転送動作モード（ａ）～（ｂ）と、転送動作手順（ｃ）～（ｅ）を説明する図面である。 インデックス空間、インデックステーブル、仮想描画空間、及び、描画領域について説明する図面である。 データ転送回路の内部構成を、関連する回路構成と共に記載したブロック図である。 表示回路の内部構成を、関連する回路構成と共に記載したブロック図である。 ＣＰＵリセット後のパワーリセット動作を説明するフローチャートである。 図２１の一部であるメモリセクション初期化処理を説明するフローチャートである。 図２１の一部であるメイン制御処理と、割込み処理を説明するフローチャートである。 メイン制御処理の一部であるＣＧＲＯＭの初期化処理を説明するフローチャートである。 別の割込み処理について、処理内容の一部を説明するフローチャートである。 プリローダを使用しない場合について、演出制御ＣＰＵ６３の制御動作を説明するフローチャートである。 メモリREAD動作とメモリWRITE 動作の一例を示すタイムチャートである。 ディスプレイリストの構成を説明する図面である。
以下、実施例に基づいて本発明を詳細に説明する。図１は、本実施例のパチンコ機ＧＭを示す斜視図である。このパチンコ機ＧＭは、島構造体に着脱可能に装着される矩形枠状の木製外枠１と、外枠１に固着されたヒンジ２を介して開閉可能に枢着される内枠３とで構成されている。この内枠３には、遊技盤５が、裏側からではなく、表側から着脱自在に装着され、その前側には、ガラス扉６と前面板７とが夫々開閉自在に枢着されている。なお、本明細書では、ガラス扉６と前面板７を総称して前扉部材と称する。そして、前扉部材（ガラス扉６や前面板７）が枢着された状態の内枠３を遊技枠と称することがある。
ガラス扉６の外周には、ＬＥＤランプなどによる電飾ランプが、略Ｃ字状に配置されている。一方、ガラス扉６の上部左右位置と下側には、全３個のスピーカが配置されている。上部に配置された２個のスピーカは、各々、左右チャンネルＲ，Ｌの音声を出力し、下側のスピーカは低音を出力するよう構成されている。
前面板７には、発射用の遊技球を貯留する上皿８が装着され、内枠３の下部には、上皿８から溢れ出し又は抜き取った遊技球を貯留する下皿９と、発射ハンドル１０とが設けられている。発射ハンドル１０は発射モータと連動しており、発射ハンドル１０の回動角度に応じて動作する打撃槌によって遊技球が発射される。
上皿８の外周面には、チャンスボタン１１が設けられている。このチャンスボタン１１は、遊技者の左手で操作できる位置に設けられており、遊技者は、発射ハンドル１０から右手を離すことなくチャンスボタン１１を操作できる。このチャンスボタン１１は、通常時には機能していないが、ゲーム状態がボタンチャンス状態となると内蔵ランプが点灯されて操作可能となる。なお、ボタンチャンス状態は、必要に応じて設けられるゲーム状態である。
また、チャンスボタン１１の下方には、ロータリースイッチ型の音量スイッチＶＬＳＷが配置されており、遊技者が音量スイッチＶＬＳＷを操作することで、無音レベル（＝０）から最高レベル（＝７）まで、スピーカ音量を８段階に調整できるようになっている。なお、スピーカの音量は、係員だけが操作可能な設定スイッチ（不図示）によって初期設定されており、遊技者が音量スイッチＶＬＳＷを操作しない限り、初期設定音量が維持される。また、異常事態が発生したことを報知する異常報知音は、係員による初期設定音量や、遊技者の設定音量に拘らず最高音量で放音される。
上皿８の右部には、カード式球貸し機に対する球貸し操作用の操作パネル１２が設けられ、カード残額を３桁の数字で表示する度数表示部と、所定金額分の遊技球の球貸しを指示する球貸しスイッチと、ゲーム終了時にカードの返却を指令する返却スイッチとが設けられている。
図２に示すように、遊技盤５の表面には、金属製の外レールと内レールとからなるガイドレール１３が環状に設けられ、その略中央には、中央開口ＨＯが設けられている。そして、中央開口ＨＯの下方には、不図示の可動演出体が隠蔽状態で収納されており、可動予告演出時には、その可動演出体が上昇して露出状態となることで、所定の信頼度の予告演出を実現している。ここで、予告演出とは、遊技者に有利な大当り状態が招来することを不確定に報知する演出であり、予告演出の信頼度とは、大当り状態が招来する確率を意味している。
中央開口ＨＯには、大型（例えば、横１２８０×縦１０２４ピクセル）の液晶カラーディスプレイ（ＬＣＤ）で構成されたメイン表示装置ＤＳ１が配置され、メイン表示装置ＤＳ１の右側には、小型（例えば、横４８０×縦８００ピクセル）の液晶カラーディスプレイで構成された可動式のサブ表示装置ＤＳ２が配置されている。メイン表示装置ＤＳ１は、大当り状態に係わる特定図柄を変動表示すると共に背景画像や各種のキャラクタなどをアニメーション的に表示する装置である。この表示装置ＤＳ１は、中央部に特別図柄表示部Ｄａ～Ｄｃと右上部に普通図柄表示部１９とを有している。そして、特別図柄表示部Ｄａ～Ｄｃでは、大当り状態の招来を期待させるリーチ演出が実行されることがあり、特別図柄表示部Ｄａ～Ｄｃ及びその周りでは、適宜な予告演出などが実行される。
サブ表示装置ＤＳ２は、通常時には、その表示画面が遊技者に見やすい角度に傾斜した静止状態で画像情報を表示している。但し、所定の予告演出時には、遊技者に見やすい角度に傾斜角度を変えながら、図示の左側に移動する共に、所定の予告画像を表示するようになっている。
すなわち、実施例のサブ表示装置ＤＳ２は、単なる表示装置ではなく、予告演出を実行する可動演出体としても機能している。ここで、サブ表示装置ＤＳ２による予告演出は、その信頼度が高く設定されており、遊技者は、大きな期待感をもってサブ表示装置ＤＳ２の移動動作に注目することになる。
ところで、遊技球が落下移動する遊技領域には、第１図柄始動口１５ａ、第２図柄始動口１５ｂ、第１大入賞口１６ａ、第２大入賞口１６ｂ、普通入賞口１７、及び、ゲート１８が配設されている。これらの入賞口１５～１８は、それぞれ内部に検出スイッチを有しており、遊技球の通過を検出できるようになっている。
第１図柄始動口１５ａの上部には、導入口ＩＮから進入した遊技球がシーソー状又はルーレット状に移動した後に、第１図柄始動口１５に入賞可能に構成された演出ステージ１４が配置されている。そして、第１図柄始動口１５に遊技球が入賞すると、特別図柄表示部Ｄａ～Ｄｃの変動動作が開始されるよう構成されている。
第２図柄始動口１５ｂは、左右一対の開閉爪を備えた電動式チューリップで開閉されるように構成され、普通図柄表示部１９の変動後の停止図柄が当り図柄を表示した場合には、所定時間だけ、若しくは、所定個数の遊技球を検出するまで、開閉爪が開放されるようになっている。
なお、普通図柄表示部１９は、普通図柄を表示するものであり、ゲート１８を通過した遊技球が検出されると、普通図柄が所定時間だけ変動し、遊技球のゲート１８の通過時点において抽出された抽選用乱数値により決定される停止図柄を表示して停止する。
第１大入賞口１６ａは、前後方向に進退するスライド盤を有して構成され、第２大入賞口１６ｂは、下端が軸支されて前方に開放する開閉板を有して構成されている。第１大入賞口１６ａや第２大入賞口１６ｂの動作は、特に限定されないが、この実施例では、第１大入賞口１６ａは、第１図柄始動口１５ａに対応し、第２大入賞口１６ｂは、第１図柄始動口１５ｂに対応するよう構成されている。
すなわち、第１図柄始動口１５ａに遊技球が入賞すると、特別図柄表示部Ｄａ～Ｄｃの変動動作が開始され、その後、所定の大当り図柄が特別図柄表示部Ｄａ～Ｄｃに整列すると、第１大当りたる特別遊技が開始され、第１大入賞口１６ａのスライド盤が、前方に開放されて遊技球の入賞が容易化される。
一方、第２図柄始動口１５ｂへの遊技球の入賞によって開始された変動動作の結果、所定の大当り図柄が特別図柄表示部Ｄａ～Ｄｃに整列すると、第２大当りたる特別遊技が開始され、第２大入賞口１６ｂの開閉板が開放されて遊技球の入賞が容易化される。特別遊技（大当り状態）の遊技価値は、整列する大当り図柄などに対応して種々相違するが、何れの遊技価値が付与されるかは、遊技球の入賞タイミングに応じた抽選結果に基づいて予め決定される。
典型的な大当り状態では、大入賞口１６の開閉板が開放された後、所定時間が経過し、又は所定数（例えば１０個）の遊技球が入賞すると開閉板が閉じる。このような動作は、最大で例えば１５回まで継続され、遊技者に有利な状態に制御される。なお、特別図柄表示部Ｄａ～Ｄｃの変動後の停止図柄が特別図柄のうちの特定図柄であった場合には、特別遊技の終了後のゲームが高確率状態（確変状態）となるという特典が付与される。
図３（ａ）は、上記した各動作を実現するパチンコ機ＧＭの全体回路構成を示すブロック図である。また、図３（ｂ）は、払出制御基板２５に配置された電源モニタ部ＭＮＴの回路構成を示す回路図である。
図３（ａ）に示す通り、このパチンコ機ＧＭは、ＡＣ２４Ｖを受けて各種の直流電圧（３５Ｖ，１２Ｖ，５Ｖ）をＡＣ２４Ｖと共に出力する電源基板２０と、遊技制御動作を中心統括的に担う主制御基板２１と、音声演出用の回路素子ＳＮＤを搭載した演出インタフェイス基板２２と、主制御基板２１から受けた制御コマンドＣＭＤに基づいてランプ演出、音声演出、及び画像演出を統一的に実行する演出制御基板２３と、演出制御基板２３と表示装置ＤＳ１，ＤＳ２の間に位置する液晶インタフェイス基板２４と、主制御基板２１から受けた制御コマンドＣＭＤ’に基づいて払出モータＭを制御して遊技球を払い出す払出制御基板２５と、遊技者の操作に応答して遊技球を発射させる発射制御基板２６と、を中心に構成されている。
なお、演出インタフェイス基板２２と、演出制御基板２３と、液晶インタフェイス基板２４とは、配線ケーブルを経由することなく、雄型コネクタと雌型コネクタとを直結されている。そのため、各電子回路の回路構成を複雑高度化しても基板全体の収納空間を最小化できると共に、接続ラインを最短化することで耐ノイズ性を高めることができる。
図示の通り、主制御基板２１が出力する制御コマンドＣＭＤ’は、払出制御基板２５に伝送される。一方、主制御基板２１が出力する制御コマンドＣＭＤは、演出インタフェイス基板２２を経由して演出制御基板２３に伝送される。ここで、制御コマンドＣＭＤ，ＣＭＤ’は、何れも１６ｂｉｔ長であるが、８ｂｉｔ長毎に２回に分けてパラレル送信される。
主制御基板２１と払出制御基板２５には、ワンチップマイコンを含むコンピュータ回路が搭載されている。また、演出制御基板２３には、ＶＤＰ回路（Video Display Processor ）５２や内蔵ＣＰＵ回路５１などのコンピュータ回路が内蔵された複合チップ５０が搭載されている。そこで、これらの制御基板２１、２５、２３と、演出インタフェイス基板２２や液晶インタフェイス基板２４に搭載された回路、及びその回路によって実現される動作を機能的に総称して、本明細書では、主制御部２１、演出制御部２３、及び払出制御部２５と言うことがある。なお、主制御部２１に対して、演出制御部２３と、払出制御部２５がサブ制御部となる。
また、このパチンコ機ＧＭは、図３（ａ）の破線で囲む枠側部材ＧＭ１と、遊技盤５の背面に固定された盤側部材ＧＭ２とに大別されている。枠側部材ＧＭ１には、ガラス扉６や前面板７が枢着された内枠３と、その外側の木製外枠１とが含まれており、機種の変更に拘わらず、長期間にわたって遊技ホールに固定的に設置される。一方、盤側部材ＧＭ２は、機種変更に対応して交換され、新たな盤側部材ＧＭ２が、元の盤側部材の代わりに枠側部材ＧＭ１に取り付けられる。なお、枠側部材１を除く全てが、盤側部材ＧＭ２である。
図３（ａ）の破線枠に示す通り、枠側部材ＧＭ１には、電源基板２０と、バックアップ電源基板３３と、払出制御基板２５と、発射制御基板２６と、枠中継基板３６と、モータ／ランプ駆動基板３７と、が含まれており、これらの回路基板が、内枠３の適所に各々固定されている。一方、遊技盤５の背面には、主制御基板２１、演出制御基板２３が、表示装置ＤＳ１，ＤＳ２やその他の回路基板と共に固定されている。そして、枠側部材ＧＭ１と盤側部材ＧＭ２とは、一箇所に集中配置された集中接続コネクタＣ１～Ｃ３によって電気的に接続されている。
電源基板２０は、遊技ホールから配電される交流電圧ＡＣ２４Ｖに基づいて、三種類の直流電圧（３５Ｖ，１２Ｖ，５Ｖ）を生成し、各直流電圧を、集中接続コネクタＣ２を経由して、演出インタフェイス基板２２に配電している。また、三種類の直流電圧（３５Ｖ，１２Ｖ，５Ｖ）は、交流電圧ＡＣ２４Ｖと共に、払出制御基板２５に配電される。そして、払出制御基板２５に配電された直流電圧（３５Ｖ，１２Ｖ，５Ｖ）は、バックアップ電源ＢＡＫと共に、集中接続コネクタＣ１を経由して、主制御基板２１に配電されるよう構成されている。
直流３５Ｖは、遊技球の発射動作に関し、球送りソレノイドや発射ソレノイドの駆動電源、及び、電動式チューリップ（可変入賞装置）や大入賞口１６を開閉駆動する電磁ソレノイドの駆動電源として使用される。また、直流１２Ｖは、各制御基板から制御されるＬＥＤランプやモータの駆動電源、及びデジタルアンプの電源電圧として使用され、一方、直流５Ｖは、払出制御基板２５や主制御基板２１のワンチップマイコンの電源電圧、及び、各制御基板に搭載された論理素子の電源電圧として使用される。また、直流５Ｖは、演出インタフェイス基板２２のＤＣ／ＤＣコンバータでレベル降下された後、レベル降下された各種レベルの電圧が、各種コンピュータ回路（複合チップ５０や音声プロセッサ２７など）の電源電圧として使用される。
バックアップ電源ＢＡＫは、電源遮断後、主制御部２１と払出制御部２５のワンチップマイコンの内蔵ＲＡＭのデータを保持するためのＤＣ５Ｖの直流電源であり、例えば、電気二重層コンデンサで実現される。この実施例では、専用のバックアップ電源基板３３が設けられており、バックアップ電源基板３３に配置された電気二重層コンデンサは、払出制御基板２５から受ける直流電圧５Ｖによって遊技動作中に充電されるよう構成されている。
一方、電源遮断後は、バックアップ電源ＢＡＫが、主制御部２１と払出制御部２５のワンチップマイコンの内蔵ＲＡＭのデータを保持するので、主制御部２１と払出制御部２５は、電源遮断前の遊技動作を電源投入後に再開できることになる。なお、バックアップ電源基板３３には、少なくとも数日は、各ワンチップマイコンの内蔵ＲＡＭの記憶内容を保持可能な電気二重層コンデンサが配置されている。
ところで、本実施例では、従来の機器構成とは異なり、交流電圧ＡＣ２４Ｖの異常低下を示す電源異常信号ＡＢＮは、電源基板２０ではなく、払出制御基板２５の電源モニタ部ＭＮＴにおいて生成されるよう構成されている（図３及び図４参照）。電源モニタ部ＭＮＴは、図３（ｂ）に示す通り、電源基板２０から受けるＡＣ２４を整流する全波整流回路と、全波整流回路の出力を受けて通電発光するフォトダイオードＤと、電源基板２０から受ける直流電圧５Ｖを電源とし、フォトダイオードＤの発光に基づいてＯＮ動作するフォトトランジスＴＲと、フォトトランジスＴＲのＯＮ動作に基づいてＨレベルの検出信号ＡＢＮ（電源異常信号）を出力する出力部と、を有して構成されている。なお、フォトダイオードＤと、フォトトランジスＴＲとで、フォトカプラＰＨを構成している。
上記の構成において、電源投入後、フォトカプラＰＨが速やかにＯＮ状態になることで、電源異常信号ＡＢＮが正常レベル（Ｈ）となる。しかし、その後、交流電源が何らかの理由（正常には電源遮断）で異常降下すると、図７に示す監視信号Ｗｍ５，Ｗｍ５が出力されるタイミング以前に、フォトカプラＰＨがＯＦＦ状態に変化することで、電源異常信号ＡＢＮが異常レベル（Ｌ）に変化する。この電源異常信号ＡＢＮは、払出制御基板２５のワンチップマイコンに伝送されると共に、集中接続コネクタＣ１を経由して、主制御基板２１のワンチップマイコンにも伝送されるよう構成されている。したがって、異常レベルの電源異常信号ＡＢＮを受けた各ワンチップマイコンは、必要な情報を、各々の内蔵ＲＡＭに記憶するバックアップ処理を実行することになる（図７の右上部参照）。先に説明した通り、内蔵ＲＡＭの情報は、バックアップ電源ＢＡＫによって維持されるので、電源遮断前の遊技動作が電源投入後に再開可能となる。
図４（ａ）は、電源基板２０の回路構成を、やや詳細に示すブロック図である。図示の通り、電源基板２０には、ＡＣ２４Ｖを受けるフィルタ回路Ｆｉと、通電遮断回路ＣＵＴの制御に基づきＡＣ１００Ｖの通電を遮断するリレー回路ＲＬと、同期整流式の全波整流回路ＲＥＣＴと、昇圧式の力率改善回路（力率改善部品ＰＦＣなど）と、電圧監視回路ＷＴＣＨと、４種類の降下型のＤＣ／ＤＣコンバータなどが搭載されている。４種類のＤＣ／ＤＣコンバータは、何れも力率改善回路が出力するＤＣ３５Ｖを電圧降下させるが、出力する電圧レベル（５Ｖ／１２Ｖ）に応じて、５ＶコンバータＣＶ５ｍ，ＣＶ５ｓと、１２ＶコンバータＣＶ１２ｍ，ＣＶ１２ｓと、に区分される。
また、これらのコンバータは、整流方式に基づいて、非同期整流式コンバータＣＶ１２ｍ，ＣＶ５ｍと、同期整流式コンバータＣＶ１２ｓ，ＣＶ５ｓと、に区分される。ＤＣ／ＤＣコンバータの具体的な回路構成については、図８～図１０に基づいて後述するが、本明細書において、同期整流式とは、制御信号によって適宜にＯＮ／ＯＦＦ制御されるトランジスタ（典型的にはＭＯＳ型ＦＥＴ）によって通電動作が実行される形式を言い、一方、非同期整流式とは、ＯＮ／ＯＦＦ制御されることのない整流ダイオードによって通電動作が実行される形式を言う。
図３（ａ）に示す通り、電源基板２０から、払出制御基板２５及び演出インタフェイス基板２２に各種の電圧が配電されるが、図４（ａ）には、第１コネクタＭａｉｎと交流コネクタＡＣとを経由して、電源基板２０と払出制御基板２５が接続されること、及び、第２コネクタＳｕｂを経由して、電源基板２０と演出インタフェイス基板２２とが接続されることが示されている。また、第３コネクタＡｕｘを経由して、ガラス扉６や前面板７などの前扉部材に配置された演出モータやＬＥＤランプに対して、直接ＤＣ１２Ｖが供給されることが示されている。
この構成に対応して、第１コネクタＭａｉｎと第２コネクタＳｕｂを経由して、正常な通電が実現されていることを示す青色ＬＥＤと赤色ＬＥＤが、通電報知ランプとして、電源基板２０の表面側の縁部に各３個配置されている（図４（ｂ）参照）。具体的には、電源基板２０を奥側に配置し、これに重ねて払出制御基板２５を配置するが、払出制御基板２５を取り外さなくても、青色ＬＥＤと赤色ＬＥＤの点灯状態が確認できるよう、電源基板２０の表面側の縁部に通電報知ランプが配置されている。なお、これらのＬＥＤは、好適には砲弾型で構成されている。
通電報知ランプについて確認すると、まず、第１コネクタＭａｉｎに対応して、ヒューズＦｕ３の下流側と、２つの非同期整流式コンバータＣＶ１２ｍ，ＣＶ５ｍの各下流側とに、合計３個の赤色ＬＥＤが配置されている。これらは、３５Ｖと１２Ｖと５Ｖが各々、払出制御基板２５に配電されていることを、赤色点灯で示すものであり、何れかのＬＥＤの消灯は、配電停止状態を示す。
一方、第２コネクタＳｕｂに対応して、ヒューズＦｕ２の下流側と、２つの同期整流式コンバータＣＶ１２ｓ，ＣＶ５ｓの各下流側とに、合計３個の青色ＬＥＤが配置されている。これらは、３５Ｖと１２Ｖと５Ｖが各々配電されていることを、青色点灯で示すものであり、何れかの消灯は、配電停止状態を示す。
図４（ｂ）に示す通り、配電する電圧レベル（５／１２／３５Ｖ）に応じて、一対の赤色ＬＥＤと青色ＬＥＤが、互いに隣接して電源基板２０の縁部に配置されており、係員が内枠３を開放して遊技機の裏側を見るだけで、６個の通電報知ランプの点灯の有無と、点灯色が直ちに認識できるようになっている。したがって、６個の通電報知ランプのうち消灯状態のＬＥＤの位置から、配電されていない電圧の電圧レベルと、配電が停止されている回路基板が、払出制御基板２５か演出インタフェイス基板２２かが容易に認識できることになる。
ところで、先に説明した通り、本実施例では、第３コネクタＡｕｘを経由して、前扉部材たるガラス扉６や前面板７などに配置された演出モータのモータドライバや、ＬＥＤランプのＬＥＤドライバに対して、直接ＤＣ１２Ｖが供給される。通常の機器構成では、前扉部材に配置された演出モータやＬＥＤランプに対して、演出制御基板２３や、演出インタフェイス基板２２からＤＣ１２Ｖが配電されるが、この実施例では、演出モータやＬＥＤランプに対して、直接、ＤＣ１２Ｖが供給されるので、配電経路がシンプル化されるだけでなく、配電経路での電力損失が大幅に軽減され、無駄な電力消費が抑制される。
以下、図４（ａ）に示す電源基板２０の内部構成について、図５～図１０に基づいて説明する。先ず、図５は、通電遮断回路ＣＵＴを示す回路図である。図示の通り、通電遮断回路ＣＵＴは、交流２４Ｖを受けるブリッジ整流回路ＢＲＧと、降伏電圧４８Ｖ程度のツェナーダイオードＺＤ１と、降伏電圧１６Ｖ程度のツェナーダイオードＺＤ２と、降伏電圧２７Ｖ程度のツェナーダイオードＺＤ３と、ツェナーダイオードＺＤ１が非降伏状態である正常時には、ＯＦＦ動作を継続するトランジスタＴＲ１（ＮＰＮ型バイポーラ）と、正常時にはＯＮ動作を継続するトランジスタＱ０（ｎ型ＭＯＳＦＥＴ）と、半波整流ダイオードＤｒｅｃと、半波整流ダイオードＤｒｅｃを通過する電流で充電される平滑コンデンサＣｒｅｃと、リレー接点ＣＮ１，ＣＮ２をＯＮ動作させるリレーコイルＲＬ１，ＲＬ２などを有して構成されている。
なお、リレーコイルＲＬ１，ＲＬ２や、リレー接点ＣＮ１，ＣＮ２など、矩形枠で囲まれている部分が、一体化されたリレー部品ＲＬであり、電源基板２０の表面側に配置されている。また、以下で説明する電解コンデンサＣｒｅｃと、フィルムコンデンサＣｂｒも、電源基板２０の表面側から挿入配置されるが、それ以外の部品は、全て面実装部品で構成されて、電源基板２０の裏面側に面実装されている。
交流２４Ｖの波高値は、約３４Ｖ程度であることから、正常時には、ツェナーダイオードＺＤ１が降伏することはなく、ブリッジ整流回路ＢＲＧが全波整流回路として機能することはない。一方、ツェナーダイオードＺＤ２の降伏電圧は１６Ｖ程度であることから、ツェナーダイオードＺＤ２は、交流２４Ｖに基づいて降伏状態となり（導通電流Ｉ２）、また、トランジスタＱ０は、ツェナーダイオードＺＤ２の両端電圧１６Ｖに基づいてＯＮ動作状態となる。
そのため、平滑コンデンサＣｒｅｃは、電流Ｉ３に基づき、ＡＣ２４Ｖの波高値に近いレベルまで充電されることになり、ツェナーダイオードＺＤ３を降伏させる。したがって、リレーコイルＲＬ１，ＲＬ２には、電流制限抵抗Ｒに制限された状態で、ツェナーダイオードＺＤ３の降伏電圧２７Ｖに対応する電流が定常的に流れることになり、リレー接点ＣＮ１，ＣＮ２は、定常的にＯＮ状態を維持する。そして、リレー接点ＣＮ１，ＣＮ２がＯＮ状態を維持することから、フィルタ回路Ｆｉを経由した交流２４Ｖは、定常的に、全波整流回路ＲＥＣＴや玉貸機ＲＮＴに供給されることになる。なお、交流２４Ｖは、交流コネクタＡＣと払出制御基板２５とを経由して玉貸機ＲＮＴに配電される。
正常時に半波整流ダイオードＤｒｅｃに流れる電流Ｉｎｏｒｍａｌは、リレーコイルＲＬ１，ＲＬ２の全電流Ｉ１（＝ＩＬ１＋ＩＬ２）と、ツェナーダイオードＺＤ３への電流Ｉ２と、平滑コンデンサＣｒｅｃへの電流Ｉ３の総和である（Ｉｎｏｒｍａｌ＝Ｉ１＋Ｉ２＋Ｉ３）。また、平滑コンデンサＣｒｅｃは、７００μＦ程度の大容量円柱形状の電解コンデンサで構成され、電源基板２０の表面側に立設されている。
ところで、例えば、係員の思い違いなどに基づき、交流２４Ｖに代えて交流１００Ｖが遊技機に配電される場合も有り得る。しかし、そのような場合には、ツェナーダイオードＺＤ１が降伏して、フィルムコンデンサＣｂｒが充電され、ＯＦＦ状態のトランジスタＴＲ１がＯＮ状態に遷移するため、トランジスタＱ０がＯＦＦ状態に遷移する。そのため、図示の電流Ｉ３の径路が遮断されて、リレーコイルＲＬ１，ＲＬ２の通電電流が途絶えるので、リレー接点ＣＮ１，ＣＮ２が、直ちにＯＦＦ状態に遷移して、交流１００Ｖの伝送が阻止される。ここで、リレー接点が２つ設けられているので、何れのラインが、フレームグランド（不図示）に接続されたグランドラインであっても、確実に交流１００Ｖの通電を停止させることができる。なお、リレー接点ＣＮ１，ＣＮ２がＯＦＦ遷移するまでの動作は一瞬で終わるので、最上流位置のヒューズＦｕ１が溶断することはない。
以上の通り、本実施例では、万一、係員が設置ミスをしても、電源スイッチの投入に拘らず、遊技機が起動しないことで、係員は操作ミスを認識することができる。また、遊技機の破損が未然防止されるだけでなく、最上流位置のヒューズＦｕ１や、その他のヒューズＦｕ１～ＦＵ６が溶断することもないので、ヒューズ付け替えなどの手間も不要となる。なお、交流２４Ｖは、払出制御基板２５を経由して、球貸機ＲＮＴに伝送されるよう構成されているが（図４（ａ）右側参照）、交流１００Ｖが球貸機ＲＮＴを破損するおそれも無い。
次に、図６（ａ）に基づいて単一回路部品で構成された同期整流式の全波整流回路（全波整流チップ）ＲＥＣＴについて説明する。図示の通り、例えば、ハイブリッドＩＣである全波整流チップＲＥＣＴは、４個のＮ型ＭＯＳトランジスタＱ１～Ｑ４と、各ＭＯＳトランジスタのゲート端子Ｇに、適宜な制御電圧ＴＧａ，ＴＧｂを供給することで、同期整流動作を実現する駆動制御回路ＣＴＬとが内蔵されている。本明細書において、ハイブリッドＩＣとは、モノリシックＩＣに対比される用語であり、一般に、一枚の絶縁基板上に、個別部品を貼り付け、それらを金属配線で結んで一体化して構成されるが、特に限定されない。なお、以下の説明において、複合回路部品として説明するものを除いて、モノリシックＩＣと位置付けられる。
この全波整流チップＲＥＣＴは、２本の交流入力端子（ＡＣ＋，ＡＣ－）と、２本の脈流出力端子（Ｖ＋，Ｖ－）を有する一方、電源電圧端子が設けられておらず、駆動制御回路ＣＴＬは、交流電圧（ＡＣ＋，ＡＣ－）や脈流出力（Ｖ＋，Ｖ－）に基づいて、Ｎ型ＭＯＳトランジスタＱ１～Ｑ４のゲート端子Ｇとソース端子Ｓの間に供給すべき、適宜な駆動電圧Ｖｇを生成している。
４個のＭＯＳトランジスタＱ１～Ｑ４には、各々、ボディダイオード（寄生ダイオードＤ１～Ｄ４）が付随しているので、全てのＭＯＳトランジスタがＯＦＦ状態であれば、４個のボディダイオードＤ１～Ｄ４が、全体として、非同期整流式の全波整流回路（ブリッジ整流回路）を構成することになる。また、この全波整流チップＲＥＣＴには、先に説明した駆動制御回路ＣＴＬが内蔵されており、駆動制御回路ＣＴＬは、ＡＣ＋端子とＶ＋端子間の端子間電圧Ｖａと、ＡＣ＋端子とＶ－端子間の端子間電圧Ｖｂとを常時監視している。
そして、Ｖａ＞０となると、ボディダイオードＤ１が導通を開始する以前に、駆動制御回路ＣＴＬが、ＭＯＳトランジスタＱ１とＭＯＳトランジスタＱ３の駆動電圧Ｖｇを適宜なＨレベルに増加させることで、２つのトランジスタＱ１，Ｑ３をＯＮ動作させる。そのため、ボディダイオードＤ１，Ｄ３をバイパスして、ＡＣ＋端子→トランジスタＱ１→下流側負荷→トランジスタＱ３→ＡＣ－端子の経路で電流が流れることになる。この場合、各トランジスタＱ１，Ｄ３のドレイン端子Ｄとソース端子Ｓの間の電圧降下は、ボディダイオードＤ１，Ｄ３が導通した場合の電圧降下（順方向電圧０．６～１．０Ｖ）より格段に低いので、無駄な消費電力が大幅に軽減される。
更に、本実施例では、Ｎ型ＭＯＳトランジスタを使用するので、Ｐ型ＭＯＳトランジスタを使用する場合より、オン抵抗が低減され、この意味でも電源効率が向上される。因みに、全波整流チップＲＥＣＴは、ＡＣ２４Ｖ入力、脈流平均電流１０Ａ出力の動作状態でも、電源効率が９６％以上（９９％程度）であるので、放熱板の装着も不要である。このように本実施例では、Ｎ型ＭＯＳトランジスタを４個使用するが、電源効率が多少低下してよい場合には、Ｎ型ＭＯＳトランジスタ２個と、整流ダイオード２個でブリッジ整流回路を構成しても良い。
何れにしても、Ｖａ＞０となった後、Ｖａ＜０となると、駆動制御回路ＣＴＬは、トランジスタＱ１，Ｑ２がＯＦＦ動作するよう制御し、更にその後、Ｖｂ＞０となると、ボディダイオードＤ２が導通を開始する以前に、ＭＯＳトランジスタＱ２とＭＯＳトランジスタＱ４の駆動電圧Ｖｇを適宜なＨレベルに増加させる。この場合も、ボディダイオードＤ２，Ｄ４をバイパスして、ＡＣ－端子→トランジスタＱ２→下流側負荷→トランジスタＱ４→ＡＣ＋端子の経路で電流が流れるので、無駄な消費電力が大幅に軽減される。
図４（ａ）に示す通り、全波整流チップＲＥＣＴの下流側には、２～３μＦ程度の高周波バイパスコンデンサＣ１と、４０μＨ程度のチョークコイルＬ１が配置されており、高周波バイパスコンデンサＣ１は、高周波ノイズを吸収して、波高値３４Ｖ程度の脈流電圧で充電される。なお、高周波バイパスコンデンサＣ１は、角板状であって、電源基板２０の表面側に立設されている。
ところで、全波整流チップＲＥＣＴの内部消費電力は、上記の構成に基づいて、大幅に軽減されているものの、各接続端子には、定常的に大電流が流れる。そこで、この実施例では、全波整流チップＲＥＣＴを、直接、電源基板２０に半田付けするのではなく、全波整流チップＲＥＣＴの端子に各々複数本の回路接続バーを接続した複合第１回路部品としている。
すなわち、全波整流チップＲＥＣＴの２本の交流入力端子（ＡＣ＋，ＡＣ－）と、２本の脈流出力端子（Ｖ＋，Ｖ－）について、各端子に各々複数本の回路接続バーを接続して、その全体を適宜にモールドして薄板状の複合第１回路部品を完成させている。このように、全波整流チップＲＥＣＴへの入出力電流は、何れも複数本の回路接続バーを経由するので、他の回路部品への伝送路における伝送損失を効果的に低減することができる。なお、回路接続バーは、直接、全波整流チップＲＥＣＴに電気接続しても良いし、別の基板ＢＲ（好適には絶縁基板）に全波整流チップＲＥＣＴを配置した上で電気接続しても良い。
いずれにしても、複合第１回路部品の外観は、その本体が３０×６０×１０ｍｍ程度の薄板状であり、図６（ｂ）に示す通り、合計１７本の回路接続バーが一列に整列して、部品本体から略直交した状態で突出している。ここで、１７本の回路接続バーは、交流入力端子ＡＣ＋に電気接続された第１グループ４本と、交流入力端子ＡＣ－に電気接続された第２グループ４本と、脈流出力端子Ｖ＋に電気接続された第３グループ４本と、脈流出力端子Ｖ－に電気接続された第４グループ５本と、に区分される。
各グループの回路接続バーは、何れも、丸棒状または平板状であり、その直径Φや板幅ＷＤは、正面視で、１ｍｍ前後（Φ＝ＷＤ＝０．６～１．５ｍｍ程度）である。また、各グループの回路接続バーは、何れも、２ｍｍ以上（好適には２～３ｍｍ程度）の均一ピッチＰｉで整列しており、各グループの回路接続バーは、均一ピッチＰｉを維持した状態で、電源基板２０に略直交状態で電源基板２０の表面側から挿入され、その表裏面で、各グループに対応する回路パターンランドに半田付けされている。
回路パターンランドは、回路基板上に銅箔などで形成された導体面であり、本実施例では、パターン幅１ｍｍの導体面に１Ａの電流を流しても、消費電力が全く問題にならない材料を選択し、所定の膜厚を形成している。そして、各グループの回路パターンランドは、各グループに属する回路接続バーの最大離間距離を下回らない十分な平面幅に形成されている。
具体的には、第１グループ～第３グループの回路パターンランドは、各４本の回路接続バーに対応して、各々、４×Ｐｉを超える平面幅に形成され、第４グループの回路パターンランドは、５本の回路接続バーに対応して、各々、５×Ｐｉを超える平面幅に形成されている。特に限定されないが、本実施例の回路パターンランドは、各々、回路接続バーとの接続箇所を最低幅（４×Ｐｉ，５×Ｐｉ）とし、それ以外は、ほぼ最低幅以上のパターン幅に形成されている。
したがって、第１グループ～第３グループの回路パターンランドは、仮に、Ｐｉ＝２．５ｍｍの場合には、各々、４×Ｐｉ（１０ｍｍ）以上であり、１０Ａ以上の定常電流が許容されることになる。かかる構成に対応して、本実施例の全波整流チップＲＥＣＴは、その出力電流が最大１０Ａ程度で機能している。
上記の構成を有する全波整流チップＲＥＣＴ（複合第１回路部品）で全波整流された脈流電圧Ｖ１は、昇圧式の力率改善回路に供給される。力率改善回路は、力率改善部品ＰＦＣと関連する回路部品とで構成されるが、図６（ｃ）は、樹脂モールドされた力率改善部品ＰＦＣと、力率改善動作に関連する回路部品を図示したものである。図示の通り、力率改善部品ＰＦＣは、第１入力端子Ｖｉｎと、第２入力端子Ｖｉｎ２と、負電圧入力端子Ｖ－と、電圧出力端子Ｖｏｕｔと、グランド端子ＧＮＤと、電源電圧供給端子Ｖｃｃとを有して構成されている。
図６（ｄ）は、複合第２回路部品たる力率改善部品ＰＦＣの外観を図示している。図示の複合第２回路部品は、その本体が３０×６０×１０ｍｍ程度の薄板状であり、図６（ｅ）に示す電磁シールドボックスＳＨに収容されることで、一体化回路部品として完成される。電磁ボックスＳＨは、複合第２回路部品に対応して、３１ｍｍ×６５ｍｍ×１２ｍｍ程度の角型の導体ボックスで形成されている。そして、門型に形成された解放面ＢＫと、面一の閉塞面ＦＴと、解放面ＢＫと閉塞面ＦＴとを接続する板幅１２ｍｍ程度の上面及び側面とで、底面の無い略直方形状に形成されて電源基板２０に固定されている。
力率改善部品ＰＦＣの内部構成は、図６（ｃ）に示す通りであるが、ハイブリッドＩＣ（ＰＦＣ）として、単一素子化しても良いし、基板（絶縁基板）ＢＲに必要な回路部品を配置して完成させても良い。何れにしても、この複合第２回路部品ＰＦＣも、図６（ｄ）に示す通り、合計１６本の回路接続バーが一列に整列して、部品本体から略直交した状態で突出している。１６本の回路接続バーには、第１入力端子Ｖｉｎグループ４本と、負電圧入力端子Ｖ－グループ４本と、電圧出力端子Ｖｏｕｔグループ３本と、グランド端子ＧＮＤグループ３本とが含まれている。
複合第２回路部品においても、各グループの回路接続バーは、何れも、丸棒状または平板状であり、その直径Φや板幅ＷＤは、正面視で、１ｍｍ前後（Φ＝ＷＤ＝０．６～１．５ｍｍ程度）である。また、各グループの回路接続バーは、何れも、２ｍｍ以上（好適には２～３ｍｍ程度）の均一ピッチＰｉで整列しており、各グループの回路接続バーは、均一ピッチＰｉを維持した状態で、電源基板２０に略直交状態で電源基板２０の表面側から挿入され、その表裏面で、各グループに対応する回路パターンランドに半田付けされている。
複合第２回路部品においても、回路パターンランドは、各グループに属する回路接続バーの最大離間距離を下回らない十分な平面幅に形成されており、また、パターン幅１ｍｍの導体面に１Ａの電流を流しても、電力損失が全く問題にならない材料を選択し、所定の膜厚を形成している。回路パターンランドは、例えば、電圧出力端子Ｖｏｕｔやグランド端子ＧＮＤについて、各３本の回路接続バーに対応して、各々、３×Ｐｉを超える平面幅に形成されている。また、回路パターンランドは、回路接続バーとの接続箇所を最低幅（３×Ｐｉ）とし、それ以外は、ほぼ最低幅以上のパターン幅に形成されている。
したがって、電圧出力端子Ｖｏｕｔやグランド端子ＧＮＤについての回路パターンランドは、例えば、Ｐｉ＝２．５ｍｍの場合には、３×Ｐｉ（７．５ｍｍ）以上であり、７．５Ａ以上の定常電流が許容されることになる。かかる構成に対応して、本実施例の力率改善部品ＰＦＣは、その出力電流が最大７Ａ程度で機能している。
以上を踏まえて、力率改善部品ＰＦＣについて、関連する回路構成も含め更に説明する。図６（ｃ）に示す通り、全波整流回路ＲＥＣＴの脈流出力端子Ｖ＋，Ｖ－の両端電圧である脈流出力Ｖ１は、平滑コンデンサＣ１とサーミスタＴＨに供給されている。但し、サーミスタＴＨには、電源投入時に限り開放状態となるスイッチ回路ＳＷが並列接続されており、通常時は、スイッチ回路ＳＷがＯＮ状態であるので、サーミスタＴＨが機能することはない。
そして、平滑コンデンサＣ１の両端電圧（脈流出力）Ｖ１は、直接、第２入力端子Ｖｉｎ２に供給される共に、チョークコイルＬ１を経由して、第１入力端子Ｖｉｎに供給されている。また、全波整流回路ＲＥＣＴの脈流出力端子Ｖ－は、ＯＮ状態のスイッチ回路ＳＷを経由して、力率改善部品ＰＦＣの負電圧入力端子Ｖ－に接続されている。ここで、力率改善部品ＰＦＣを収容する電磁シールドボックスＳＨは、その閉塞面ＦＴが、チョークコイルＬ１に対面するように配置されており、チョークコイルＬ１からの高周波磁界に対応する渦電流が流れることで、力率改善部品ＰＦＣを、高周波磁界から確実に電磁シールドしている。
また、力率改善部品ＰＦＣの出力端子Ｖｏｕｔとグランド端子ＧＮＤとの間には、大容量の平滑コンデンサＣ２が接続されている。特に限定されないが、本実施例では、１０，０００μＦ程度の円柱形状の電解コンデンサＣ２を、電源基板２０の表面側に３個立設することで、３０，０００μＦの静電容量を実現している。そして、この平滑コンデンサＣ２の両端電圧Ｖ２が、平均値がＤＣ３５Ｖ程度になるよう力率改善回路が機能している。なお、電源電圧供給端子Ｖｃｃには、通電制御回路を機能させる直流電圧１２Ｖが供給されている。
また、第２入力端子Ｖｉｎ２と、出力端子Ｖｏｕｔの間には、一体化されたバイパスダイオードＤｂ，Ｄｂ（３端子の複合ダイオード素子）が接続されている。バイパスダイオードＤｂ，Ｄｂは、チョークコイルＬ１をバイパスして、電源投入時の突入電流を平滑コンデンサＣ２の吸収させることで、電源投入時のチョークコイルＬ１のリアクトル飽和を回避し、力率改善回路を構成する回路部品の破壊を防止している。
ここで、瞬間的に大電流を流せること、順方向電圧降下が低いこと、などの条件から、バイパスダイオードＤｂ，Ｄｂには、好適には、ショットキーバリアダイオードが選択される。実施例のショットキーバリアダイオードＤｂ，Ｄｂは、順方向電流１０Ａ時の順方向電圧降下が０．７９Ｖ程度である（瞬時電力消費は７．９Ｗ）。なお、実施例の力率改善回路は昇圧型であって、正常動作時は、Ｖ１＜Ｖ２であるので、逆方向電流が少ないことが望ましく、本実施例では、逆方向電圧１００Ｖにおいて、逆方向電流が３０μＡ以下の素子を選択している。
ただし、正常動作を継続するには、当然に、接合温度を上限値未満に維持する必要がある。したがって、如何なる動作条件でも素子破壊を防止するべく、実施例の複合ダイオード素子Ｄｂ，Ｄｂは、放熱板を保持した状態で、電源基板２０の表面側に立設されている。
上記の各部品が接続されている力率改善部品ＰＦＣは、高速度で相補的にＯＮ／ＯＦＦ動作するＮ型のＭＯＳトランジスタＱ５，Ｑ６と、力率改善動作が停止される動作時にＯＮ動作するＰ型のＭＯＳトランジスタＱ７と、ＭＯＳトランジスタＱ５，Ｑ６，Ｑ７のＯＮ／ＯＦＦ動作を制御して力率改善を実現する通電制御回路とを有して構成されている。
通電制御回路は、出力電圧Ｖ２（平均値３５Ｖ程度）を所定レベルの基準電圧Ｖｒと比較して、出力電圧Ｖ２が、基準電圧Ｖｒ以下を維持している間は、電圧波形と電流波形のピークの位置が一致し、かつ、電圧波形に相似する電流波形を形成するよう、ＭＯＳトランジスタＱ５，Ｑ６を連続的にＯＮ／ＯＦＦ制御する。なお、この正常動作時には、スイッチ回路Ｓ１がＯＮ状態、スイッチ回路Ｓ２，Ｓ３がＯＦＦ状態に制御される。そのため、Ｐ型ＭＯＳトランジスタＱ７のゲート端子Ｇは、ソース端子Ｓが同一電位となり、また、この動作状態では、入力電圧Ｖ１＜出力電圧Ｖ２であるので、Ｐ型ＭＯＳトランジスタＱ７のゲート端子Ｇが、ドレイン端子Ｄがより高低電位となってＯＦＦ状態を維持する。
ところで、遊技ホールでは、一の電源システムから多数の遊技機に対して交流電圧（２４Ｖ）を配電しているので、周囲の遊技機の動作状態に応じて、交流電圧の電圧レベルが一時的に増加する場合があり得る。かかる場合に、力率改善回路の出力電圧Ｖ２より高い電圧Ｖ１が力率改善回路に印加されると（Ｖ１＞Ｖ２）、正常な力率改善動作を継続することができない。そこで、本実施例の通電制御回路は、出力電圧Ｖ２が、所定の基準電圧Ｖｒより高くなると、ＭＯＳトランジスタＱ５，Ｑ６を共にＯＦＦ制御して、力率改善動作を停止している。また、スイッチ回路Ｓ１をＯＦＦ状態にする一方で、スイッチ回路Ｓ２，Ｓ３をＯＮ状態に制御している。
そのため、ＭＯＳトランジスタＱ７のゲート端子Ｇが、ドレイン端子Ｄより低電位となって、Ｐ型ＭＯＳトランジスタＱ７がＯＮ動作し、チョークコイルＬ１をバイパスして、ＭＯＳトランジスタＱ７を経由して、負荷側への配電が継続される。なお、この無制御状態での配電時には、チョークコイルＬ１がバイパスされるだけでなく、トランジスタＱ７のボディダイオードや、トランジスタＱ６のボディダイオードに電流が流れることがなく、且つ、複合ダイオード素子Ｄｂ，Ｄｂに電流が流れることもないので、無駄な電力消費が確実に抑制される。なお、その後、出力電圧Ｖ２が、所定の基準電圧Ｖｒ以下に戻れば、力率改善動作が再開される。
以上説明した通り、本実施例では、先ず、力率改善動作によって無効電力をゼロにすることで、無駄な電力消費を解消している。また、実施例の力率改善部品ＰＦＣでは、本来、ダイオードを使用すべき箇所に、ＭＯＳトランジスタＱ６を配置して、ＭＯＳトランジスタＱ５と相補的にスイッチング動作をさせるので（同期整流化）、無駄な消費電力を低減している。
さらに、本実施例では、入力電圧Ｖ１＞出力電圧Ｖ２となる動作時には、無制御での配電動作を継続し、この場合に、ＭＯＳトランジスタＱ７がＯＮ動作するので、トランジスタＱ６のボディダイオードなどにおける余分な電力消費を極限的に低減することができる。
ところで、先に説明した通り、本実施例の力率改善回路は、その出力電流が最大７Ａ程度で機能している。そのため、チョークコイルＬ１での消費電力も無視できないレベルになりえる。そこで、本実施例では、チョークコイルＬ１をトロイダルコア型とし（図６（ｆ）参照）、必要回数Ｎだけトロイダルコアに巻線を巻き付けることで、所定のインダクタンス値（実施例では４０μＨ）を確保している。
この種のチョークコイルのインダクタンス値は、コアの透磁率μ、コア断面積Ｓ，コアの平均円周長Ｌ、巻数Ｎに対応して、Ｌ＝μＳＮ２／Ｌとなり、巻線径（直径）Φは、インダクタンス値に何ら影響しない。一方、巻線の抵抗値は、断面積（巻線径Φの二乗）に反比例して、巻線が細いほど、抵抗値が増加する。そこで、本実施例では、直径１ｍｍ以上の巻線をトロイダルコアに巻き付けることで、必要なインダクタンス値を確保している。
一般に、抵抗値を下げるためには、巻線径Φは太いほど好ましいが、大型化や高コスト化を避ける意味では、１．０～１．５ｍｍの巻線径が好適である。ちなみに、本実施例では、巻線径Φ＝１．２ｍｍとすることで、インダクタンス値４０μＨのチョークコイルＬ１の内部抵抗を、１５ｍΩに抑制している。したがって、７Ａの通電時の電圧降下は、０．１Ｖ程度に抑制され、無駄な消費電力は、０．７Ｗ程度に抑制される。
続いて、図７に基づいて、力率改善回路の力率改善出力Ｖ２（脈流の平均値が３５Ｖ程度）を監視する電圧監視回路ＷＴＣＨについて説明する。電圧監視回路ＷＴＣＨは、力率改善出力Ｖ２を１／１０程度に分圧して監視電圧Ｖｓを生成する分圧抵抗Ｒ１，Ｒ２と、監視電圧Ｖｓを非反転流力端子（＋）に受ける第１と第２のコンパレータＣＭ１，ＣＭ２と、力率改善出力Ｖ２が第１レベルまで降下するとＯＮ動作するトランジスタＴＲｍと、力率改善出力Ｖ２が第２レベルまで降下するとＯＮ動作するトランジスタＴＲｓと、トランジスタＴＲｍのＯＮ動作に対応してＯＮ動作してＬレベルの監視信号Ｗｍ５，Ｗｓ５を出力するトランジスタＴＲ２，ＴＲ３と、トランジスタＴＲｓのＯＮ動作に対応してＯＮ動作してＬレベルの監視信号Ｗｍ１２，Ｗｓ１２を出力するトランジスタＴＲ４，ＴＲ５と、を有して構成されている。
図４（ａ）に示す通り、監視信号Ｗｍ１２，Ｗｓ１２は、ＤＣ１２Ｖを生成するＤＣ／ＤＣコンバータＣＶ１２ｍ，ＣＶ１２ｓのソフトスタート端子ＳＳに供給され、監視信号Ｗｍ５，Ｗｓ５は、ＤＣ５Ｖを生成するＤＣ／ＤＣコンバータＣＶ５ｍ，ＣＶ５ｓのソフトスタート端子ＳＳに供給されている。ここで、各ＤＣ／ＤＣコンバータＣＶ１２ｍ，ＣＶ１２ｓ，ＣＶ５ｍ，ＣＶ５ｓは、各々のソフトスタート端子ＳＳの電圧が、０Ｖ（Ｌレベル）から所定値（Ｈレベル）に達するまでは、ＤＣ変換動作を開始しないよう構成されている（ソフトスタート動作）。そして、ＤＣ変換動作を開始した後、もし、監視信号Ｗｍ１２，Ｗｓ１２，Ｗｍ５，Ｗｓ５が、ＨレベルからＬレベル降下すると、ＤＣ変換動作を停止するよう構成されている。
図７に戻って説明を続けると、第１コンパレータＣＭ１は、シャントレギュレータ（ＴＬ４３１ＡＩＰＫ）などで生成された第１基準電圧Ｖｒ１を、反転入力端子（－）に受け、また、第２コンパレータＣＭ２は、第１基準電圧Ｖｒ１を分圧した第２基準電圧Ｖｒ２を、反転入力端子（－）に受けるよう構成されている。特に限定されないが、本実施例では、第１基準電圧Ｖｒ１は、２．５Ｖであり、第２基準電圧Ｖｒ２は、分圧抵抗Ｒ３，Ｒ４の分圧比に基づいて１．９７Ｖに設定されている。先に説明した通り、監視電圧Ｖｓは、Ｖ２／１０程度であるので、第１基準電圧Ｖｒ１は、力率改善出力Ｖ２に対して、Ｖ２／１４程度となり、第２基準電圧Ｖｒ２は、Ｖ２／１７．７程度となる。
第１基準電圧Ｖｒ１と第２基準電圧Ｖｒ２が上記のレベルであることから、力率改善出力Ｖ２が正常レベル（３５Ｖ程度）であれば、何れのコンパレータＣＭ１，ＣＭ２も、非反転入力端子（＋）の電圧（＝Ｖ２／１０）が、反転入力端子（－）の電圧（＝Ｖ２／１４，Ｖ２／１７．７）より高レベルとなり、各コンパレータＣＭ１，ＣＭ２からＨレベルの信号が出力される。そのため、ＰＮＰトランジスタＴＲｍ，ＴＲｓは、何れもＯＦＦ状態を維持し、これに対応してＮＰＮトランジスタＴＲ２～ＴＲ５は、全てＯＦＦ状態を維持する。
このように、力率改善出力Ｖ２が正常レベル（３５Ｖ程度）であれば、全てのトランジスタＴＲ２～ＴＲ５がＯＦＦ状態であるので、ＤＣ／ＤＣコンバータＣＶ１２ｍ，ＣＶ１２ｓ，ＣＶ５ｍ，ＣＶ５ｓが動作を停止することはなく、ＤＣ変換動作を継続する。
一方、何等かの原因で力率改善回路に異常が発生して、力率改善出力Ｖ２が２５Ｖレベル（第１レベル）を下回ると、監視電圧Ｖｓ（＝Ｖ２／１０）は、２．５Ｖを下回るので、コンパレータＣＭ１の出力がＨレベルからＬレベルとなり、トランジスタＴＲｍがＯＮ状態に遷移する。そのため、トランジスタＴＲ２，ＴＲ３が共にＯＮ状態に遷移して、監視信号Ｗｍ５，Ｗｓ５が、Ｌレベルとなり、ＤＣ／ＤＣコンバータＣＶ５ｍ，ＣＶ５ｓが動作を停止する。ＤＣ／ＤＣコンバータＣＶ５ｍ，ＣＶ５ｓが動作を停止すると、払出制御基板２５や演出インタフェイス基板２２に対するＤＣ５Ｖの配電が停止される。
但し、監視電圧Ｖｓ（＝Ｖ２／１０）が２．５Ｖを下回る以前に、電源モニタ部ＭＮＴ（図３（ｂ））のフォトカプラＰＨがＯＦＦ動作して、電源異常信号ＡＢＮは、既に異常レベル（Ｌ）に変化している。したがって、ＤＣ／ＤＣコンバータＣＶ５ｍ，ＣＶ５ｓが動作を停止するＤＣ５Ｖの配電停止時には、払出制御基板２５や主制御基板２１において、バックアップ処理は完了している。なお、各制御基板２１，２５に配置された電解コンデンサによって、所定時間はＤＣ５Ｖの電圧レベルが維持されるので、ＤＣ５Ｖの配電停止時に、仮に、バックアップ処理が完了していなくても、問題なくバックアップ処理を終了させることができる。
先に説明した通り、直流５Ｖは、払出制御基板２５や主制御基板２１のワンチップマイコンの電源電圧、及び、各制御基板に搭載された論理素子の電源電圧として使用されている。また、直流５Ｖは、演出インタフェイス基板２２のＤＣ／ＤＣコンバータでレベル降下された後、レベル降下された各種レベルの電圧が、各種コンピュータ回路の電源電圧として使用されている。
したがって、直流５Ｖの配電が停止されると、各制御基板に搭載された論理素子が動作を停止して、制御信号の出力動作などの制御動作が停止される。また、払出制御基板２５や主制御基板２１に搭載されたリセット回路ＲＳＴ１，ＲＳＴ２が機能してリセット信号がＬレベルに変化することで、バックアップ処理を終えた払出制御基板２５や主制御基板２１のワンチップマイコンが制御動作を停止する。この点は、遊技制御動作を実行していたコンピュータ回路（複合チップ５０や音声プロセッサ２７など）についても同様であり、直ちに、遊技制御動作を停止する。
上記の通り、本実施例では、力率改善出力Ｖ２が２５Ｖレベルを下回ると、最初にＤＣ／ＤＣコンバータＣＶ５ｍ，ＣＶ５ｓが動作を停止するので、上記した停止動作が迅速に実行され、不安定な電源電圧レベルにおいて、遊技制御動作が継続されるおそれが回避される。なお、このような動作は、通常は、電源遮断時に実行されるが、本実施例では、交流電圧２４Ｖが正常レベルであって、力率改善回路だけが異常状態である場合にも、上記の動作が実行される利点がある。
以上、力率改善出力Ｖ２が２５Ｖを下回ったタイミングについて説明したが、電源遮断時や、力率改善回路の異常時には、その後も力率改善出力Ｖ２のレベル降下が続き、やがて、１９．７Ｖ（第２レベル）を下回るタイミングに至る。すると、監視電圧Ｖｓ（＝Ｖ２／１７．７）は、１．９７Ｖを下回るので、コンパレータＣＭ２の出力がＨレベルからＬレベルとなり、トランジスタＴＲｓがＯＮ状態に遷移する。そのため、トランジスタＴＲ４，ＴＲ５が共にＯＮ状態に遷移して、監視信号Ｗｍ１２，Ｗｓ１２が、Ｌレベルとなり、ＤＣ／ＤＣコンバータＣＶ１２ｍ，ＣＶ１２ｓが動作を停止する。
先に説明した通り、直流１２Ｖは、各制御基板から制御されるＬＥＤランプやモータの駆動電源、及びデジタルアンプの電源電圧として使用されるが、ＤＣ／ＤＣコンバータＣＶ１２ｍ，ＣＶ１２ｓが動作を停止すると、直流１２Ｖの配電が停止される。しかし、このタイミングでは、ＬＥＤランプ、演出モータ、及びデジタルアンプの制御動作は、既に停止状態であり、また、論理素子から制御信号が伝送されることもないので、不自然なランプ演出やモータ演出が生じることがなく、スピーカから異音が発生することもない。
以上の通り、本実施例では、演出モータなどの制御対象への配電停止に先行して、ワンチップマイコンなどの制御元が制御動作を停止するので、円滑な電源遮断動作を実現できる。また、力率改善回路だけが異常動作した場合にも、同様の円滑な動作終了動作が実現される。
次に、図８（ａ）は、力率改善回路の脈流出力Ｖ２（平均値３５Ｖ）を受けて直流電圧５Ｖを生成する同期整流型のＤＣ／ＤＣコンバータＣＶ５ｓの内部構成を示す回路図である。特に限定されないが、本実施例のＤＣ／ＤＣコンバータＣＶ５ｓは、コンバータＩＣ素子（モノリシックＩＣ）ＣＨＰと、関連する回路部品を、電源基板２０上で接続して構成されている。なお、チョークコイルＬ５と平滑コンデンサＣ６を、電源基板２０の表面側に配置する一方、それ以外の回路部品は、放熱板を設けないコンバータＩＣ素子ＣＨＰも含め、全て電源基板２０の裏面側に配置している。
このコンバータＩＣ素子ＣＨＰは、システムクロック信号ＣＬＫを発振する発振部ＯＳＣと、のこぎり波（ランプ波）を発生するランプ発生部ＲａＧＥＮと、電源投入時に適宜なソフトスタート動作を実現するスタート制御部ＳＳと、比較基準電圧（０．７Ｖ）とフィードバック電圧ＶＦＢとの差電圧を出力する誤差増幅部ＥＡＰと、誤差増幅部ＥＡＰの出力に基づいてＰＷＭ波を出力するＰＷＭコンパレータＰＷＭＣと、力率改善出力Ｖ２を受けて基準電圧１０Ｖを生成する定電圧部ＲＧと、力率改善出力Ｖ２を受けて各種の比較電圧を生成する比較電圧生成部ＲＦＧと、上側の外付けＭＯＳトランジスタＱＨを駆動するＨドライバＨＤＲＶと、下側の外付けＭＯＳトランジスタＱＬを駆動するＬドライバＬＤＲＶと、ドライバＨＤＲＶ，ＬＤＲＶの動作を制御するドライバ制御部ＤｒＣＴＬとを有して構成されている。
ここで外付けＭＯＳトランジスタＱＨ，ＱＬは、下側のＭＯＳトランジスタＱＬだけでなく、上側のＭＯＳトランジスタＱＨもＮ型ＭＯＳＦＥＴで構成されており、無駄な電力消費が軽減されている。すなわち、一般に、Ｎ型ＭＯＳトランジスタは、Ｐ型ＭＯＳトランジスタより安価であって、且つ、オン抵抗が低いので、本実施例の構成によれば、電源効率を向上させることができる。
また、このコンバータＩＣ素子ＣＨＰは、上記したソフトスタート機能だけでなく、過電流保護機能、短絡保護機能、過熱遮断保護機能、及び、低電圧誤動作防止機能（ＵＶＬＯ：Under Voltage Lock Out）を有し、且つ、ランプ波の傾斜や、システムクロックの周波数Ｆｓｗが、設定可能に構成されている。
具体的には、ＳＳ端子に適宜な静電容量のコンデンサＣｓを接続することで、コンデンサＣｓが所定レベルまで充電されるまで、コンバータの動作開始を待機して、突入電流を抑制すると共に、オーバーシュートを回避している。また、このＳＳ端子には、異常時には、Ｌレベルとなる監視信号Ｗｓ５が、電圧監視回路ＷＴＣＨから供給されており、力率改善出力Ｖ２の異常降下時には、ＤＣ変換動作が停止するよう構成されている。
また、ＩＬＩＭ端子に接続する抵抗の抵抗値に基づいて、上限電流を設定し、ＫＦＦ端子とＢＰ５端子との間に接続する抵抗の抵抗値に基づいてランプ波の傾斜が設定できるようになっている。本実施例では、システムクロック信号ＣＬＫの周波数Ｆｓｗは、ＲＴ端子に接続する抵抗の抵抗値によって、設定できるようになっており、本実施例では、Ｆｓｗ＝２００ｋＨｚ程度のシステムクロックＣＬＫとしている。
このようなコンバータＩＣ素子ＣＨＰの内部構成に対応して、ＶＩＮ端子には、力率改善出力Ｖ２が供給され、ＢＰ１０端子には適宜なコンデンサが接続されることで、ＢＰ１０端子を正確なＤＣ１０Ｖに維持している。また、ＢＯＯＳＴ端子とＷＳ端子との間にブートストラップコンデンサＣｂｔが接続されることで、ＢＯＯＳＴ端子とＷＳ端子との間は、内部ダイオードＤｉｎの順方向電圧Ｖｆに対応して、１０－Ｖｆ≒９Ｖ程度に維持される。このブートストラップコンデンサＣｂｔは、上側のＮ型ＭＯＳトランジスタＱＨをＯＮ動作させるためのチャージポンプ型昇圧回路の構成要素である。
また、コンバータＩＣ素子ＣＨＰのＨＤＲＶ端子は、適宜な抵抗を経由して、上側のＭＯＳトランジスタＱＨのゲート端子に接続され、ＬＤＲＶ端子は、適宜な抵抗を経由して、下側のＭＯＳトランジスタＱＬのゲート端子に接続されている。そして、ＳＷ端子は、上側のＭＯＳトランジスタＱＨのソース端子に接続され。ＰＧＮＤ端子は、下側のＭＯＳトランジスタＱＬのソース端子に接続されている。また、上側のＭＯＳトランジスタＱＨのドレイン端子には、力率改善出力Ｖ２が供給され、下側のＭＯＳトランジスタＱＬのドレイン端子は、上側のＭＯＳトランジスタＱＨのソース端子に接続されている。
このような構成に対応して、下側のＭＯＳトランジスタＱＬのドレイン端子、及び上側のＭＯＳトランジスタＱＨのソース端子は、共にＳＷ端子に接続された状態で、チョークコイルＬ５の一方端子に接続されている。また、チョークコイルＬ５の他方端子は、コンデンサＣ６を経由してグランド電位のＰＧＮＤ端子に接続されている。
そして、コンデンサＣ６の両端電圧は、分圧抵抗ＲＶ１，ＲＶ２で適宜に分圧された状態で、帰還電圧ＶＦＢとして、コンバータＩＣ素子ＣＨＰのＶＦＢ端子に供給されている。そして、帰還電圧ＶＦＢが基準電圧０．７Ｖに一致するようなデューティ比で、ＭＯＳトランジスタＱＨ、ＱＬがＯＮ／ＯＦＦ動作することで、所定レベルのＤＣ電圧が生成される。この実施例では、５×Ｒｖ２／（ＲＶ１＋ＲＶ２）＝０．７となるよう分圧抵抗の抵抗比が設定されているので、出力電圧がＤＣ５Ｖとなる。
図８（ａ）では、ＭＯＳトランジスタＱＨがＯＮ、ＭＯＳトランジスタＱＬがＯＦＦの動作状態における、チョークコイルＬ５の充電電流を実線矢印で示し、ＭＯＳトランジスタＱＨがＯＦＦ、ＭＯＳトランジスタＱＬがＯＮの動作状態における、チョークコイルＬ５の放電電流を破線矢印で示している。また、図８（ｃ）には、チョークコイルＬ５の充電電流と放電電流と平均電流Ｉｏを記載している。なお、下側のＭＯＳトランジスタＱＬのドレイン端子とソース端子の間には、ＲＣスナバ回路が接続されているので、ＯＮ／ＯＦＦ動作遷移時のリンギングが好適に吸収される。
先に説明したチョークコイルＬ５のインダクタンス値は、その値が大きいほどリップル電流は小さくなるが、一方、寸法が大型化する。一方、インダクタンスが小さいとリップル電流が増えるので、コンデンサＣ６として、大きな静電容量が必要となり、コンデンサＣ６を大型化せざるを得なくなる。そこで、本実施例では、上記の諸条件と、クロック周波数Ｆｓｗなどに基づいて、チョークコイルＬ５のインダクタンス値を３０μＨ、電解コンデンサＣ６の静電容量を、７００μＦに決定している。なお、電解コンデンサＣ６は、円柱形状であり、電源基板２０の表面側に立設されている。
ところで、チョークコイルＬ５に必要なインダクタンス値は、コアの透磁率μ、コアの断面積Ｓ、コイル巻数Ｎなどに基づいて一意に決定される。具体的には、トロイダルコアを使用する場合には、トロイダルコアの平均直径Ｌと、トロイダルコアの断面積Ｓと、巻数Ｎとに対応して、インダクタンス値が、Ｎ２μＳ／Ｌとなり、一方、円柱コアを使用する場合には、漏れ磁束を無視した単位長当たりのインダクタン値は、円筒コアの断面積Ｓと単位長当たりのコイル巻数Ｎとに対応してμＳＮ２となる（図１０（ａ）参照）。すなわち、インダクタンス値は、何れの場合も、コアの構成（μやＳ）と、コアに巻回されるコイル巻線の巻数Ｎに基づいて一意に決定される。
したがって、必要なインダクタンス値は、トロイダルコアを使用しても（図６（ｆ）及び図８（ｂ）参照）、円柱コアを使用しても（図１０（ａ）参照）、任意な値を得ることができることになる。しかし、チョークコイルＬ５には、定常的に大きな直流電流Ｉｏが流れるので、同じ巻数Ｎであっても、巻線の直径に基づいて、電力損失が大きく相違する。そこで、本実施例では、それほど大電流を必要としない場合には、円柱コアに直径Φ＜０．５ｍｍの巻線を巻回することで（小型構成１）、チョークコイルの小型化や製造コストの抑制を図る一方（図１０（ａ）参照）、大電流を必要とする場合には、トロイダルコアに直径Φ≧０．５ｍｍの巻線を使用することで（大型構成２）、電力損失の軽減を図っている（図６（ｆ）及び図８（ｂ）参照）。
なお、小型構成１を採る場合は、各チョークコイルの直流抵抗が３０ｍΩ以上（好適には１２０ｍΩ以下）となり、大型構成２を採る場合は、各チョークコイルの直流抵抗が３０ｍΩ未満となる。
以上の設計思想に基づき、本実施例では、第１コネクタＭａｉｎを経由して、払出制御基板２５に向けて配電される直流電圧（１２Ｖ，５Ｖ）を生成するＤＣ／ＤＣコンバータＣＶ１２ｍ，ＣＶ５ｍには、製造コストの抑制を最優先して、非同期整流方式を採用すると共に、図１０（ａ）に示す小型構成（１）のチョークコイルを使用している。一方、第２コネクタＳｕｂを経由して、演出インタフェイス基板２２に配電される直流電圧（１２Ｖ，５Ｖ）を生成するＤＣ／ＤＣコンバータＣＶ１２ｓ，ＣＶ５ｓについては、同期整流方式を採用すると共に、消費電力の軽減を最優先して図８（ｂ）や図９（ｂ）に示す大型構成（２）のチョークコイルを使用している。なお、何れの構成を採る場合でも、チョークコイルは、電源基板２０の表面側に立設される。これらの点は、力率改善回路に使用されるチョークコイルＬ１（図６（ｆ））についても同様であり、大型構成（２）のチョークコイルであって、電源基板２０の表面側に立設されている。
具体的な説明を続けると、図８（ｂ）に示すチョークコイルＬ５は、大型構成（２）に基づき、トロイダルコアに線径０．９０ｍｍの巻線を巻回して構成されている。この場合の巻線抵抗は、インダクタンス値を３０μＨにおいて、２０ｍΩ程度であり、消費電力を効果的に抑制することができる。また、同期整流方式を採用して、ＭＯＳトランジスタＱＬを使用するので、この箇所に整流ダイオードを使用する場合に比べて、消費電力を大幅に抑制することができる。
本実施例において、ＤＣ／ＤＣコンバータＣＶ５ｓの出力は、演出インタフェイス基板２２や演出制御基板２３に搭載された論理素子の電源電圧となるだけでなく、音声プロセッサ２７や、複合チップ５０の電源電圧（３．３Ｖ／１．５Ｖ／１．０５Ｖ）の基礎電圧ともなるので、チョークコイルＬ５の平均電流Ｉｏは、４．３Ａ程度となる。なお、演出制御を豊富化するには、最大５Ａ程度の平均電流を許容する設計が必要となるので、ＭＯＳトランジスタＱＬを使用することや、チョークコイルＬ５の巻線抵抗を抑制することの意義はきわめて大きい。
因みに、巻線径を仮に１／２倍にすれば巻線抵抗は４倍となるので、チョークコイルＬ５における無駄な消費電力が、Ｉｏ＝５Ａの場合、本実施例では０．５Ｗ（ワット）のものが、更に１．５Ｗ（＝５＊５＊２０／１０００＊３）も増加することになる。また、ＭＯＳトランジスタＱＬに代えて、整流ダイオードを使用すると、順方向電圧降下Ｖｆ（≒１Ｖ）と、ＰＷＭ波の平均デューティ比（τ≒５／３５）に対応して、無駄な消費電力が、１×４．３×（１－τ）≒１×４．３×０．８６＝３．７Ｗ程度に至ることになる。
次に、図９（ａ）は、演出インタフェイス基板２２に配電される直流電圧１２Ｖを生成する同期整流型のＤＣ／ＤＣコンバータＣＶ１２ｓの内部構成を示す回路図である。基本構成や動作内容は、図８（ａ）に示すＤＣ／ＤＣコンバータＣＶ５ｓと同一であるが、迫力ある各種の遊技動作を実行するためには、相当に大きな駆動電流が必要となり、この点を考慮した特別な構成が必要となる。
先ず確認するに、ＤＣ／ＤＣコンバータＣＶ１２ｓが生成したＤＣ１２Ｖは、図４に示す第２コネクタＳｕｂを経由して、盤側部材を構成する多数のＬＥＤランプや演出モータを駆動するだけでなく、デジタルアンプの電源電圧ともなる。また、第３コネクタＡｕｘを経由して、ガラス扉６や前面板７などの前扉部材に配置されたＬＥＤランプや演出モータも駆動するので、全体として、１３Ａ程度の駆動電流が必要となる。
そこで、本実施例では、ＭＯＳトランジスタＱＨ，ＱＬなどに流れる電流が大きいことを考慮して、必要な回路部品を、直接、電源基板２０に半田付けするのではなく、別の基板（回路基板又はは絶縁基板）に必要な回路部品を取り付けた上で、その全体を樹脂モールドして１２Ｖ用のＤＣ／ＤＣコンバータを完成させている。すなわち、ＤＣ／ＤＣコンバータＣＶ１２ｓは、図８（ａ）に示すコンバータＩＣ素子ＣＨＰを、関連する外付け部品と共に一体化した複合第３回路部品ＣＶ１２ｓとして構成されている。
このように、本実施例では、コンバータＩＣ素子ＣＨＰと、これに関連する外付け部品を、別の基板に配置して全体をモールドするので、回路部品間は、必ずしも配線パターンで接続する必要がなくなる。そして、この複合第３回路部品ＣＶ１２ｓでは、最適な太さの配線ケーブルで部品間を最短接続しており、配線抵抗を低減することで、無駄な電力消費を効果的に抑制している。なお、この複合第３回路部品ＣＶ１２ｓについても、複合第１回路部品ＲＥＣＴや、複合第２回路部品ＰＦＣと同様の外観であり、例えば、４０ｍｍ×３０ｍｍ×８ｍｍ程度の薄板状に形成されている。
また、ＭＯＳトランジスタＱＨ，ＱＬなどの放熱効果と共に、電磁遮蔽を実現するため、複合第３回路部品ＣＶ１２ｓは、図９（ｄ）に示す導電性の電磁シールドボックスＳＨに収容された一体化回路部品として、放熱板の使用を不要にしている。図９（ｄ）に示す電磁シールドボックスＳＨは、図６（ｃ）に関して説明した構成と同一構成であり、３１ｍｍ×６５ｍｍ×１２ｍｍ程度の角型の導体ボックスで形成されている。なお、電磁遮蔽を万全にするため、電磁シールドボックスＳＨの閉塞面ＦＴは、チョークコイルＬ３に対面して立設されている。また、静電遮蔽効果を合わせて実現するため、電磁シールドボックスＳＨは、電源基板２０のグランドラインに接続されている。
複合第３回路部品（ＤＣ／ＤＣコンバータＣＶ１２ｓ）は、図９（ｃ）に示す通り、合計１３本の回路接続バーが一列に整列して、部品本体から略直交した状態で突出している。１３本の回路接続バーには、入力端子ＩＮグループ３本と、出力端子ＯＵＴグループ４本と、グランド端子ＧＮＤグループ３本とが含まれている。なお、ＦＢ端子は、分圧抵抗ＲＶ１を経由して、コンバータＩＣ素子ＣＨＰのＶＲＥＦ端子に接続され、Ｒｒｅｆ端子と、ＯＮ／ＯＦＦ端子は、各々、コンバータＩＣ素子ＣＨＰのＶＦＢ端子と、ＳＳ端子に一対一の関係で接続されている。
複合第３回路部品においても、各グループの回路接続バーは、何れも、丸棒状または平板状であり、その直径Φや板幅ＷＤは、正面視で、１ｍｍ前後（Φ＝ＷＤ＝０．６～１．５ｍｍ程度）である。また、各グループの回路接続バーは、何れも、２ｍｍ以上（好適には２～３ｍｍ程度）の均一ピッチＰｉで整列しており、各グループの回路接続バーは、均一ピッチＰｉを維持した状態で、電源基板２０に略直交状態で電源基板２０の表面側から挿入され、その表裏面で、各グループに対応する回路パターンランドに半田付けされている。
複合第３回路部品においても、回路パターンランドは、各グループに属する回路接続バーの最大離間距離を下回らない十分な平面幅に形成されており、また、パターン幅１ｍｍの導体面に１Ａの電流を流しても、損失電力が全く問題にならない材料を選択し、所定の膜厚を形成している。例えば、出力端子ＯＵＴグループに対応する回路パターンランドは、４本の回路接続バーに対応して、４×Ｐｉを超える平面幅に形成されている。また、この回路パターンランドは、回路接続バーとの接続箇所を最低幅（４×Ｐｉ）とし、それ以外は、ほぼ最低幅以上のパターン幅に形成されている。
したがって、出力端子ＯＵＴグループに対応する回路パターンランドは、例えば、Ｐｉ＝２．５ｍｍの場合には、４×Ｐｉ（１０ｍｍ）以上であり、１０Ａ以上の定常電流が十分に許容されることになる。本実施例のＤＣ／ＤＣコンバータＣＶｓ１２は、その出力電流が、例えば、最大１３Ａ程度であり、この場合にはやや不足気味に感じるが、この最高電流が流れる時間は、演出上せいぜい１０数秒であるので、実質上何ら問題にならない。
回路動作は、図８〈ａ）に示すＤＣ／ＤＣコンバータＣＶ５ｓの場合と実質的に同じであり、ＰＷＭ波のデューティ比が適宜に変化することで、出力電圧は１２ＶとなるようＤＣ／ＤＣコンバータＣＶ１２ｓが機能している。なお、出力電圧を１２Ｖに維持するべく分圧抵抗ＲＶ１，ＲＶ２が規定されており、図９（ａ）に示す回路では、１２×Ｒｖ２／（ＲＶ１＋ＲＶ２）＝０．７となるよう分圧抵抗ＲＶ１，ＲＶ２の抵抗比が設定されている。また、コンバータＩＣ素子ＣＨＰの内部クロック周波数Ｆｓｗなどに基づいて、チョークコイルＬ３のインダクタンス値を７０μＨ、電解コンデンサＣ４の静電容量を１４００μＦにしている。なお、静電容量を１４００μＦは、円柱形状の電解コンデンサ７００μＦを、電源基板２０の表面側に２個立設して実現されている。
ところで、ＤＣ／ＤＣコンバータ（複合第３回路部品）ＣＶ１２ｓの出力は、第２コネクタＳｕｂや第３コネクタＡｕｘを経由して、多数の高輝度ＬＥＤを駆動電源となり、また、複数の大型演出モータの駆動電圧となる。そして、全ての演出モータの一斉に稼働すると、消費電流が例えば、１４Ａ以上まで増加するが、これでは、消費電力が過大に過ぎ、遊技ホールの配電システムの能力を超え兼ねない。
そこで、本実施例では、各演出モータの演出タイミングなどを適宜に割り振ることで、最大時でも限界電流Ｉｍａｘ（例えば１３Ａ）を超えないよう可動演出やランプ演出の演出内容を設計している。また、第２コネクタＳｕｂからの供給電流ＩＳ２の最大値Ｉｍ２と、第３コネクタＡｕｘからの供給電流ＩＡ３の最大値Ｉｍ３を、各々、例えばＩｍ２＝８Ａ及びＩｍ３＝６Ａと規定すると共に、如何なる動作時にも、第２コネクタＳｕｂと第３コネクタＡｕｘのＤＣ１２Ｖ端子から供給される総電流ＩＳ２＋ＩＡ３が、限界電流Ｉｍａｘを超えないよう、演出内容を設計している。すなわち、ＩＳ２＜Ｉｍ２（＝例えば８Ａ）、及びＩＡ３＜Ｉｍ３（＝例えば６Ａ）であって、且つ、ＩＳ２＋ＩＡ３＜Ｉｍａｘ（＝例えば１３Ａ）となるよう、可動演出やランプ演出の演出内容を規定している。
以上の通りに電流配分を抑制した場合でも、ＤＣ／ＤＣコンバータＣＶ１２ｓは、最大で、１３Ａを出力する必要があるので、チョークコイルＬ３での無駄な電力消費が問題になる。そこで、図９（ｂ）に示すように、トロイダルコアに、直径１．０ｍｍ程度の太径の巻線を必要回数巻回して、インダクタンス値７０μＨ程度を実現している（大型構成（２））。太径の巻線を使用することで、その抵抗値を２５ｍΩ程度に抑制することができ、限界電流Ｉｍａｘ（＝１３Ａ）の流通時での損失電力を４Ｗ程度に抑制している。なお、実施例のＤＣ／ＤＣコンバータＣＶ１２ｓは、同期整流方式を採っているが、仮に、非同期整流方式を採った場合には、ＰＷＭ波の平均デューティ比（τ≒１２／３５）に対応して、限界電流Ｉｍａｘの配電時の無駄な消費電力が、Ｖｆ＝１．０Ｖとして、１×１３×（１－τ）≒１×１３×０．６６＝８．５Ｗに至ることになる。
続いて、図１０に基づいて、非同期整流型のＤＣ／ＤＣコンバータについて説明する。図１０（ｂ）は、力率改善出力Ｖ２＝３５Ｖを降下させてＤＣ１２Ｖを出力するＤＣ／ＤＣコンバータＣＶ１２ｍであり、図１０（ｃ）は、ＤＣ５Ｖを出力するＤＣ／ＤＣコンバータＣＶ５ｍの回路構成を示している。図４に示す通り、ＤＣ／ＤＣコンバータＣＶ１２ｍと、ＤＣ／ＤＣコンバータＣＶ５ｍの出力（１２Ｖ／５Ｖ）は、第１コネクタＭｉａｎを経由して、先ず、払出制御部２５に配電され、さらに、払出制御部２５から主制御基板２１に配電される。
そして、ＤＣ５Ｖは、各制御基板２５，２１の論理素子や、ワンチップマイコンの電源電圧として使用されるが、ＤＣ５Ｖラインの総和電流は０．５Ａ程度で足りる。一方、ＤＣ１２Ｖは、払出モータや、可変入賞装置を開閉させるソレノイドなどの駆動電圧として使用されるが、それほどの個数を駆動しないので、１Ａ程度で足りる。
そこで、本実施例では、上記の点を考慮し、製造コストの抑制や、回路基板の小型化などを実現するべく、非同期整流式のＤＣ／ＤＣコンバータを採用している。また、図１０（ｂ）と図１０（ｃ）に示す通り、何れのＤＣ／ＤＣコンバータＣＶ１２ｍ，ＣＶ５ｍも、図１０（ｄ）に示すコンバータＩＣ素子ＳＲＧ（降圧型スイッチングレギュレータ）を使用して構成されている。なお、コンバータＩＣ素子ＳＲＧは、モノリシックＩＣに分類される。
なお、ＤＣ１２Ｖを出力するＤＣ／ＤＣコンバータＣＶ１２ｍの分圧抵抗ＲＡ１，ＲＡ２の分圧比と、ＤＣ５Ｖを出力するＤＣ／ＤＣコンバータＣＶ１２ｍの分圧抵抗ＲＢ１，ＲＢ２の分圧比は、各々の出力電圧レベル（１２Ｖ／５Ｖ）に応じて適宜に規定されている。具体的には１２×ＲＡ２／（ＲＡ１＋ＲＡ２）と、５×ＲＢ２／（ＲＢ１＋ＲＢ２）は、何れも、コンバータＩＣ素子ＳＲＧの比較基準電圧ＲｅＶに一致するよう設定されている。
図１０（ｄ）に示す通り、コンバータＩＣ素子ＳＲＧは、ＩＮ端子に受ける電圧に基づいて各部の電圧を生成する電源部ＰＲｅｇと、ＳＳ端子に受ける制御信号に基づいてソフトスタート動作や非常停止動作を実現する起動制御部Soft & ON/OFF と、過電流保護部Overcurrent Protectionと、加熱保護部Thermal Protectionと、３００ＫＨｚ程度のパルス波を発振する発振部ＯＳＣと、電源投入を検出するリセット部Ｒｓｅｔと、ＡＤＪ端子に受ける検出電圧を、比較電圧ＲｅＶと対比して誤差電圧を出力する誤差増幅部ＥｒＡｍｐと、発振器ＯＳＣの出力と誤差電圧に基づいてＰＷＭ波を出力するＰＷＭコンパレータＣＯＭＰと、各部から受ける制御信号に基づいて出力トランジスタＴＲｓｗをＯＮ／ＯＦＦ制御する駆動制御部Latch & Driverと、を有して構成されている。
何れのＤＣ／ＤＣコンバータＣＶ１２ｍ，ＣＶ５ｍも非同期整流型であり、ＳＷ端子とＧＮＤ端子の間には、チョークコイルＬ２／Ｌ４と平滑コンデンサＣ３／Ｃ５が直列接続される共に、整流ダイオードＤｃｖが接続されている。図１０（ｂ）の実線で示す通り、出力トランジスタＴＲｓｗのＯＮ動作時には、チョークコイルＬ２→平滑コンデンサＣ３→グランドの経路で、コイル充電電流が流れる。また、図１０（ｂ）に破線で示す通り、出力トランジスタＴＲｓｗのＯＦＦ動作時には、チョークコイルＬ２→平滑コンデンサＣ３→整流ダイオードＤｃｖの経路で、コイル放電電流が流れる。
このように、コイル放電電流は、順方向電圧Ｖｆが０．７～１．０Ｖ程度の整流ダイオードに流れるので、コイル平均電流Ｉｏ、ＰＷＭ波の平均デューティ比τに対応して、消費電力は、Ｉｏ×Ｖｆ×（１－τ）となる。しかし、ＤＣ／ＤＣコンバータＣＶ１２ｍの出力電流が２Ａ、ＤＣ／ＤＣコンバータＣＶ５ｍの出力電流を１Ａがであった場合、Ｖｆ＝１Ｖとして、消費電力は、各々、２×１×（１－１２／３５）＝１．３Ｗと、１×１×（１－５／３５）＝０．８６Ｗであり、それ程ではなく、非同期整流方式を採ることに、特に何の問題もない。
但し、出力トランジスタＴＲｓｗに流れる電流（２Ａ／１Ａ）に基づく発熱によって、出力トランジスタＴＲｓｗの熱暴走のおそれがある。また、過電流保護部Overcurrent Protectionが機能して、ＤＣ変換動作が非常停止されるおそれもある。そこで、本実施例では、各コンバータＩＣ素子ＳＲＧに、各々、必要な放熱板が取り付けることで、上記の問題を未然防止している。また、ＤＣ／ＤＣコンバータＣＶ１２ｍ，ＣＶ５ｍを構成するコンバータＩＣ素子は、各々、放熱板を保持した状態で、電源基板２０の表面側に立設されている。
先に説明した通り、実施例の場合、ＤＣ５Ｖラインの総和電流は０．５Ａ程度、ＤＣ１２Ｖラインの総和電流は１Ａ程度である。しかし、異なる機種では、遊技盤面に配置される可変入賞口や遊技球案内装置の数が異なる場合があり、それら数の増加に対応できるよう、また、必要に応じて派手なランプ演出を実現できるよう、ＤＣ／ＤＣコンバータＣＶ１２ｍは、その電流上限値として２Ａ程度が必要であり、また、ＤＣ／ＤＣコンバータＣＶ５ｍは、その電流上限値として１Ａ程度が必要となると考えられる。
しかし、この程度の電流上限値であれば、チョークコイルＬ２／Ｌ４での電力損失は、以下に説明するように問題にならないので、円柱状の中心コアに、やや細径の巻線を必要回数巻回することで、必要なインダクタンス値を実現している（図１０（ａ）の小型構成（１））。なお、小型構成（１）では、漏れ磁束を最小化するべく、中心コアを円筒状の外周コアで囲んでいる。このような構成を採る場合、漏れ磁束を無視すると、中心コアの断面積Ｓ、コアの透磁率μ、単位長当たりの巻数Ｎに対応して、単位長当たりのインダクタンス値は、Ｎ２μＳとなる。
本実施例の小型構成（１）を具体的に説明すると、ＤＣ１２Ｖを生成するＤＣ／ＤＣコンバータＣＶ１２ｍに使用するチョークコイルＬ２は、直径０．３ｍｍ程度の巻線を使用してインダクタンス値４５μＨを実現したが、巻線抵抗は９０ｍΩ程度であった。本実施例では、ＤＣ１２Ｖラインの電流上限値を２Ａとしているので、チョークコイルＬ２での電力損失は０．３６Ｗ程度であり、特に問題がない。なお、平滑コンデンサＣ３は、具体的には、円柱形状の電解コンデンサ７００μＦであり、電源基板２０の表面側に立設される。
一方、ＤＣ５Ｖを生成するＤＣ／ＤＣコンバータＣＶ５ｍに使用するチョークコイルＬ４は、直径０．４ｍｍ程度の巻線を使用してインダクタンス値２０μＨを実現したが、巻線抵抗は、４０ｍΩ程度であった。本実施例では、ＤＣ５Ｖラインの電流上限値を１Ａとしているので、チョークコイルＬ４での電力損失は０．０４Ｗ程度であり、何ら問題にならない。なお、平滑コンデンサＣ５は、具体的には、円柱形状の電解コンデンサ７００μＦであり、電源基板２０の表面側に立設される。
以上、電源基板２０の回路構成について詳細に説明したが、本実施例では、スルーホールを有する一層基板で構成された電源基板２０の表面側に、挿入部品を挿入配置する一方、電源基板２０に裏面側に、面実装部品を配置して面実装している。ここで、面実装品には、ツェナーダイオードと整流ダイオードが含まれており、本実施例では、全てのツェナーダイオードと整流ダイオード（複合第１回路部品ＲＥＣＴを除く）は、電源基板２０の裏面側に面実装されている。
図１１は、電源基板２０の裏面側を図示したものであり、面実装部品を中心に構成された各部回路が示されている。先ず、サーミスタＴＨと、サーミスタをバイパスするスイッチ回路ＳＷとで構成されたサーミスタ回路が、電源基板２０の裏面に配置される。また、電圧監視回路ＷＴＣＨは、実装部品だけで構成されており、全ての部品が、電源基板の裏面に面実装されている。
次に、通電遮断回路ＣＵＴは、フィルムコンデンサＣｂｒと、電流制限抵抗Ｒと、電解コンデンサＣｒｅｃを除いて面実装品で構成されて、電源基板２０の裏面に配置されている。一方、フィルムコンデンサＣｂｒと、電流制限抵抗Ｒと、電解コンデンサＣｒｅｃは、通電遮断回路ＣＵＴを構成する面実装品の配置位置に近接する電源基板２０の表面側に挿入実装されている。
同様に、同期整流型のＤＣ／ＤＣコンバータＣＶ５ｓは、電源基板２０の表面側に挿入実装されるチョークコイルＬ５と電解コンデンサＣ６を除いて、面実装部品で構成されて、全ての面実装部品が、電源基板２０の裏面に面実装されている。また、非同期整流型のＤＣ／ＤＣコンバータＣＶ１２ｍ及びＣＶ５ｍについても、電源基板２０の表面側に挿入実装されるチョークコイルＬ２／Ｌ４と電解コンデンサＣ３／Ｃ５を除いて、面実装部品で構成されて、全ての面実装部品は、電源基板２０の裏面に面実装されている。
ところで、この電源基板２０の表面側及び裏面側には、そこに流れる電流値に対応したパターン幅のパターンランドが縦横に形成されている。先に説明した通り、本実施例では、パターン幅１ｍｍの導体面に１Ａの電流を流しても、損失電力が全く問題にならないよう構成されている。しかし、無駄な消費電力を軽減するには、さらに、第１コネクタＭａｉｎ、第２コネクタＳｕｂ、第３コネクタＡｕｘにおける接触抵抗や給電路における電力損失についても、その軽減を図る必要がある。
そこで、本実施例では、何れにコネクタ端子も、コネクタ端子、及び、そのコネクタ端子に接続される配線ケーブルは、そこに３Ａ程度の電流を流しても損失電力が問題にならない抵抗値としている。また、３Ａを超える程度の大電流を給電する場合には、複数のコネクタ端子で分担して給電することとし、特定のコネクタ端子については、共通するパターンランドに並列接続している。
以下、各コネクタについて説明するが、第１と第２のコネクタＭａｉｎ，Ｓｕｂのコネクタ端子は、図１２（ａ）に示す二列構成であり、第３コネクタＡｕｘのコネクタ端子は一列構成である。但し、何れの場合も、コネクタ端子の配列ピッチＰｉは、図示の左右方向に２．０ｍｍ程度に設定されている。
以下、便宜上、コネクタ端子の一連番号を付して説明すると、第１コネクタＭａｉｎと、第２コネクタＳｕｂについては、奇数番目と偶数番目のコネクタ端子は、隣接番号のコネクタ端子と２．０ｍｍ程度離間した状態で、各々、同一の配列ピッチＰｉで一列に整列した状態で、電源基板２０の表側から挿入実装されている。また、第３コネクタＡｕｘの６本のコネクタ端子も、配列ピッチＰｉで一列に整列した状態で、電源基板２０の表面側から挿入実装されている。
まず、第１コネクタＭａｉｎについて説明すると、先に説明した通り、第１コネクタＭａｉｎを経由して、払出制御基板２５に対して、ＤＣ５Ｖ／ＤＣ１２Ｖ／ＤＣ３５Ｖが配電される。そして、本実施例では、ＤＣ／ＤＣコンバータＣＶ５ｍ，ＣＶ１２ｍの構成と、ＬＥＤランプやソレノイドの個数などに基づいて、ＤＣ５Ｖラインには最高２Ａ程度、ＤＣ１２Ｖラインには最高１Ａ程度、の電流が流れることがある。なお、ＤＣ３５Ｖラインは、発射ソレノイドと球送りソレノイドで使用されるので最高１Ａ程度が流れる。
そこで、上記の電流量を考慮して、十分な余裕をもって配電するべく、各レベルの電圧を、隣接する偶数端子から選択された各２本のコネクタ端子と、これらに対応する２本の配線ケーブルで配電している。なお、各レベルの電圧は、各１本のコネクタ端子でも足りるが、隣接する一対のコネクタ端子を選択することで（端子間の全体幅３ｍｍ程度）、対応する回路パターンランドのパターン幅と対応させることができる。また、そもそも、使用本数が多いほど、伝送損失が減少するので、コネクタ端子や配線ケーブルの使用本数は多ければ多いほど好適である。
そこで、かかる観点から、各電圧レベル（５／１２／３５）の配電ラインの総本数以上のコネクタ端子を、グランドラインとして使用している。具体的には、図１２（ｂ）に示す通りであり、２×３＝６本以上となる８本のコネクタ端子（グランド端子）を、電源基板２０のグランドライン（回路パターランド）に接続している。
次に、第２コネクタＳｕｂについて説明すると、第２コネクタＳｕｂを経由するＤＣ５Ｖ／ＤＣ１２Ｖ／ＤＣ３５Ｖが配電ラインには、本実施例では、各々、５Ａ／１３Ａ／４Ａの最大電流が予定されている。そこで、十分な余裕をもって配電するべく、各レベルの電圧を、隣接する偶数端子又は奇数端子から選択された複数本のコネクタ端子と、これらに対応する複数本の配線ケーブルで配電している。なお、ＤＣ３５Ｖは、演出インタフェイス基板２２を経由して配電され、可動物を往復移動させる電磁ソレノイドの駆動電源となる。
具体的には、ＤＣ５Ｖの配電ラインは、３番、５番、７番の３本のコネクタ端子と、これらの対応する配線ケーブルで構成されており、ＤＣ１２Ｖの配電ラインは、８番、１０番、１２番、１４番の４本のコネクタ端子と、これらの対応する配線ケーブルで構成されている。なお、ＤＣ５Ｖの配電ラインを構成する３本のコネクタ端子は、全て奇数番であって互い隣接している（他のコネクタ端子が介在しない状態）。そして、３本のコネクタ端子の全体幅は５ｍｍ程度であり、対応する一の回路パターランドに接続されている。
ＤＣ１２Ｖの配電ラインを構成する４本のコネクタ端子についても同様であり、全て偶数番であって互い隣接している（他のコネクタ端子が介在しない）。そして、４本のコネクタ端子の全体幅は７ｍｍ程度であり、対応する一の回路パターランドに接続されている。なお、ＤＣ３５Ｖラインを構成する２本のコネクタ端子は、何れも奇数番目として隣接しており（他のコネクタ端子が介在しない）、対応する一の回路パターランドに接続されている。
以上の構成に対応して、各電圧レベル（５／１２／３５）の配電ラインの総本数以上のコネクタ端子を、グランドラインとして使用している。具体的には、図１２（ｃ）に示す通りであり、３＋５＋２＝１０本以上となる同一１０本のコネクタ端子（グランド端子）を、電源基板２０のグランドラインに接続している。
一方、第３コネクタＡｕｘは、２列配置でないので、１～３番までの３本をＤＣ１２Ｖの配電ラインとし、４～６番の３本をグランドラインとしている。以上の通り、本実施例では、十分な余裕をもって配電するべく、第１コネクタＭａｉｎを経由するＤＣ５ＶとＤＣ１２Ｖの配電ラインは、各々、２本以上のコネクタ端子を使用して実現され、第２コネクタＳｕｂを経由するＤＣ５ＶとＤＣ１２Ｖの配電ラインは、各々、３本以上のコネクタ端子を使用して実現されている。また、グランド端子の本数は、配電ラインを構成するコネクタ端子の総数以上（同数を含む）であり、これを言い換えると、グランド端子の本数は、各コネクタのコネクタ端子総数の半数以上である。
以上、電源基板２０について詳細に説明したので、図３（ａ）に戻って、本遊技機ＧＭの他の構成について説明する。図３（ａ）に示す通り、演出インタフェイス基板２２には、音声プロセッサ２７などの音声回路ＳＮＤが搭載され、演出制御基板２３には、ＶＤＰ回路５２や内蔵ＣＰＵ回路５１などのコンピュータ回路が内蔵された複合チップ５０が搭載されている。以下、内蔵ＣＰＵ回路をＣＰＵ回路と略称することがある。
演出インタフェイス基板２２には、電源投入時に、電源電圧の上昇を検知して各種のリセット信号ＲＴ３，ＲＴ４を生成するリセット回路ＲＳＴ３，ＲＳＴ４が搭載されている。先ず、リセット回路ＲＳＴ３は、電源基板２０から配電された直流電圧１２Ｖと５Ｖに基づいて、リセット信号ＲＴ３を生成している。そして、リセット信号ＲＴ３は、音声メモリ２８だけを電源リセットして、そのまま演出制御基板２３に伝送される。
演出制御基板２３に伝送されたリセット信号ＲＴ３は、図１３（ａ）に示す通り、ＡＮＤゲートＧ１において、ＷＤＴ（Watch Dog Timer ）回路５８の出力とＡＮＤ演算され、システムリセット信号ＳＹＳとして、ＣＰＵ回路５１やＶＤＰ回路５２を電源リセットしている（図１３（ａ）及び図１３（ｄ）参照）。
リセット回路ＲＳＴ３が生成するリセット信号ＲＴ３は、電源投入後、電源リセット信号として所定時間Ｌレベルを維持した後、Ｈレベルに上昇する。しかし、その後、直流電圧１２Ｖ又は直流電圧５Ｖの何れか一以上が降下した場合（通常は電源遮断時）には、リセット信号ＲＴ３のレベル降下に対応して、システムリセット信号ＳＹＳもＬレベルに降下するので、演出制御基板２３のＣＰＵ回路５１とＶＤＰ回路５２は動作停止状態となる。
このシステムリセット信号ＳＹＳは、ＷＤＴ回路５８の出力（正常時にはＨレベル）に基づいても変化するので、リセット信号ＲＴ３＝Ｈの状態で、プログラム暴走時などに起因して、ＷＤＴ回路５８の出力がＬレベルに降下することに対応して、システムリセット信号ＳＹＳもＬレベルに変化して、ＣＰＵ回路５１やＶＤＰ回路５２を異常リセットする（図１３（ｄ）参照）。
一方、リセット回路ＲＳＴ４は、電源基板２０から配電された５Ｖを降下して生成された３．３Ｖに基づいて、リセット信号ＲＴ４を生成している。このリセット信号ＲＴ４は、電源投入時の電源リセット信号として、音声プロセッサ２７を電源リセットしている。
図示の通り、リセット回路ＲＳＴ４には、演出制御基板２３から返送されたシステムリセット信号ＳＹＳも供給されているので、ＣＰＵ回路５１やＶＤＰ回路５２の異常リセット時には、これらの回路の異常リセットに同期して、音声プロセッサ２７も異常リセットされる。この結果、音声演出は、画像演出やランプ演出と共に初期状態に戻ることになり、不自然な音声演出が継続するおそれがない。
次に、枠側部材ＧＭ１たる払出制御基板２５と、盤側部材ＧＭ２たる主制御部２１には、各々、リセット回路ＲＳＴ１，ＲＳＴ２が搭載されており、電源投入時に電源リセット信号が生成され、各コンピュータ回路が電源リセットされるよう構成されている。
このように、本実施例では、主制御部２１と、払出制御部２５と、演出インタフェイス基板２２に、各々、リセット回路ＲＳＴ１～ＲＳＴ４を配置しており、システムリセット信号ＳＹＳが回路基板間で伝送されることがない。すなわち、システムリセット信号ＳＹＳを伝送する配線ケーブルが存在しないので、配線ケーブルに重畳するノイズによって、コンピュータ回路が異常リセットされるおそれが解消される。
但し、主制御部２１や払出制御部２５に設けられたリセット回路ＲＳＴ１，ＲＳＴ２は、各々ウォッチドッグタイマを内蔵しており、各制御部２１，２５のＣＰＵから、定時的なクリアパルスを受けない場合には、各ＣＰＵは強制的にリセットされる。
また、主制御部２１には、係員が操作可能な初期化スイッチＳＷが配置されており、電源投入時、初期化スイッチＳＷがＯＮ操作されたか否かを示すＲＡＭクリア信号ＣＬＲが出力されるよう構成されている。このＲＡＭクリア信号ＣＬＲは、主制御部２１と払出制御部２５のワンチップマイコンに伝送され、各制御部２１，２５のワンチップマイコンの内蔵ＲＡＭの全領域を初期設定するか否かを決定している。
また、先に説明した通り、主制御部２１及び払出制御部２５のワンチップマイコンは、払出制御部２５に配置された電源モニタＭＮＴから電源異常信号ＡＢＮを受けることによって、停電や営業終了に先立って、必要な終了処理を開始するようになっている。
図３（ａ）に示す通り、主制御部２１は、払出制御部２５から、遊技球の払出動作を示す賞球計数信号や、払出動作の異常に係わるステイタス信号ＣＯＮや、動作開始信号ＢＧＮを受信している。ステイタス信号ＣＯＮには、例えば、補給切れ信号、払出不足エラー信号、下皿満杯信号が含まれる。動作開始信号ＢＧＮは、電源投入後、払出制御部２５の初期動作が完了したことを主制御部２１に通知する信号である。
また、主制御部２１は、遊技盤上の各入賞口１６～１８に内蔵された検出スイッチのスイッチ信号を受ける一方、電動式チューリップなどのソレノイド類を駆動している。ソレノイド類や検出スイッチは、主制御部２１から配電された電源電圧ＶＢ（１２Ｖ）で動作するよう構成されている。また、図柄始動口１５への入賞状態などを示す各スイッチ信号は、電源電圧ＶＢ（１２Ｖ）と電源電圧Ｖｃｃ（５Ｖ）とで動作するインタフェイスＩＣで、ＴＴＬレベル又はＣＭＯＳレベルのスイッチ信号に変換された上で、主制御部２１に伝送される。
先に説明した通り、演出インタフェイス基板２２は、集中接続コネクタＣ２を経由して、電源基板２０から各レベルの直流電圧（５Ｖ，１２Ｖ，３５Ｖ）を受けている（図３（ａ）及び図１３（ａ）参照）。直流電圧１２Ｖは、デジタルアンプ２９の電源電圧であると共に、ＬＥＤランプなどの駆動電圧として使用される。また、直流電圧３５Ｖは、遊技枠の適所に配電されて可動物を往復移動させるソレノイドの駆動電圧として使用される。
一方、直流電圧５Ｖは、演出インタフェイス基板２２各所の回路素子の電源電圧として供給されると共に、２つのＤＣ／ＤＣコンバータＤＣ１，ＤＣ２に供給されて３．３Ｖと１．０Ｖが生成される（図１３（ａ）参照）。生成された直流電圧３．３Ｖと１．０Ｖは、各々、Ｉ／Ｏ（入出力）用と、チップコア用の電源電圧として音声プロセッサ２７に供給される。また、直流電圧３．３Ｖは、リセット回路ＲＳＴ４が生成する電源リセット信号ＲＴ４の基礎電圧となる。
演出インタフェイス基板２２に配電された直流電圧５Ｖは、ＤＣ／ＤＣコンバータＤＣ１で生成された３．３Ｖと共に、演出制御基板２３に配電される。そして、演出制御基板２３に配電された直流電圧３．３Ｖは、電源電圧として、複合チップ５０や、ＰＲＯＭ５３及びＣＧＲＯＭ５５に供給される。
図１３（ａ）に示す通り、演出制御基板２３には、２つのＤＣ／ＤＣコンバータＤＣ３，ＤＣ４が配置されており、各々に供給される直流電圧５Ｖに基づいて、１．５Ｖと１．０５Ｖを生成している。ここで、直流電圧１．０５Ｖは、複合チップ５０のチップコア用の電源電圧であり、直流電圧１．５Ｖは、ＤＲＡＭ５４とのＩ／Ｏ（入出力）用の電源電圧である。したがって、直流電圧１．５Ｖは、電源電圧として、ＤＲＡＭ５４にも供給される。
図３（ａ）に示す通り、演出インタフェイス基板２２は、主制御部２１から制御コマンドＣＭＤとストローブ信号ＳＴＢとを受けて、演出制御基板２３に転送している。より詳細には、図１３（ａ）に示す通りであり、制御コマンドＣＭＤとストローブ信号ＳＴＢは、入力バッファ４０を経由して、演出制御基板２３の複合チップ５０（ＣＰＵ回路５１）に転送される。ここで、ストローブ信号ＳＴＢは、受信割込み信号IRQ_CMD であり、演出制御ＣＰＵ６３は、受信割込み信号IRQ_CMD を受けて起動される割込み処理プログラム（割込みハンドラ）に基づいて、制御コマンドＣＭＤを取得している。
図１３（ａ）に示す通り、演出インタフェイス基板２２の入力バッファ４４は、枠中継基板３６からチャンスボタン１１や音量スイッチＶＬＳＷのスイッチ信号を受け、各スイッチ信号を演出制御基板２３のＣＰＵ回路５１に伝送している。具体的には、音量スイッチＶＬＳＷの接点位置（０～７）を示すエンコーダ出力の３ｂｉｔ長と、チャンスボタン１１のＯＮ／ＯＦＦ状態を示す１ｂｉｔ長をＣＰＵ回路５１に伝送している。
また、演出インタフェイス基板２２には、ランプ駆動基板３０やモータ／ランプ駆動基板３１が接続されると共に、枠中継基板３６を経由して、モータ／ランプ駆動基板３７にも接続されている。図示の通り、ランプ駆動基板３０に対応して、出力バッファ４２が配置され、モータ／ランプ駆動基板３１に対応して、入力バッファ４３ａと出力バッファ４３ｂが配置されている。なお、図４（ａ）では、便宜上、入力バッファ４３ａと出力バッファ４３ｂを総称して、入出力バッファ４３と記載している。入力バッファ４３ａは、可動演出体たる役物の現在位置（演出モータＭ１～Ｍｎの回転位置）を把握する原点センサの出力ＳＮ０～ＳＮｎを受けて、演出制御基板２３のＣＰＵ回路５１に伝送している。
ランプ駆動基板３０、モータ／ランプ駆動基板３１、及び、モータ／ランプ駆動基板３７には、同種のドライバＩＣが搭載されており、演出インタフェイス基板２２は、演出制御基板２３から受けるシリアル信号を、各ドライバＩＣに転送している。シリアル信号は、具体的には、ランプ（モータ）駆動信号ＳＤＡＴＡとクロック信号ＣＫであり、駆動信号ＳＤＡＴＡがクロック同期方式で各ドライバＩＣに伝送され、多数のＬＥＤランプや電飾ランプによるランプ演出や、演出モータＭ１～Ｍｎによる役物演出が実行される。
本実施例の場合、ランプ演出は、三系統のランプ群ＣＨ０～ＣＨ２によって実行されており、モータ／ランプ駆動基板３７は、枠中継基板３６を経由して、ＣＨ０のランプ駆動信号ＳＤＡＴＡ０を、クロック信号ＣＫ０に同期して受けている。なお、シリアル信号として伝送される一連のランプ駆動信号ＳＤＡＴＡ０は、動作制御信号ＥＮＡＢＬＥ０がアクティブレベルに変化したタイミングで、ドライバＩＣからランプ群ＣＨ０に出力されることで一斉に点灯状態が更新される。
以上の点は、ランプ駆動基板３０についても同様であり、ランプ駆動基板３０のドライバＩＣは、ランプ群ＣＨ１のランプ駆動信号ＳＤＡＴＡ１を、クロック信号ＣＫ１に同期して受け、動作制御信号ＥＮＡＢＬＥ１がアクティブレベルに変化したタイミングで、ランプ群ＣＨ１の点灯状態を一斉に更新している。
一方、モータ／ランプ駆動基板３１に搭載されたドライバＩＣは、クロック同期式で伝送されるランプ駆動信号を受けてランプ群ＣＨ２を駆動すると共に、クロック同期式で伝送されるモータ駆動信号を受けて、複数のステッピングモータで構成された演出モータ群Ｍ１～Ｍｎを駆動している。なお、ランプ駆動信号とモータ駆動信号は、一連のシリアル信号ＳＤＡＴＡ２であって、クロック信号ＣＫ１に同期してシリアル伝送され、これを受けたドライバＩＣは、動作制御信号ＥＮＡＢＬＥ２がアクティブレベルに変化するタイミングで、ランプ群ＣＨ２やモータ群Ｍ１～Ｍｎの駆動状態を更新する。
続いて、音声回路ＳＮＤについて説明する。図１３（ａ）に示す通り、演出インタフェイス基板２２には、演出制御基板２３のＣＰＵ回路５１（演出制御ＣＰＵ６３）から受ける指示に基づいて音声信号を再生する音声プロセッサ（音声合成回路）２７と、再生される音声信号の元データである圧縮音声データなどを記憶する音声メモリ２８と、音声プロセッサ２７から出力される音声信号を受けるデジタルアンプ２９と、が搭載されている。
音声プロセッサ２７は、内部回路の異常動作時に、内部回路の設定値を自動的にデフォルト値（初期値）にリセットするＷＤＴ回路と、音声制御レジスタＳＲＧとを内蔵して構成されている。そして、音声プロセッサ２７は、演出制御ＣＰＵ６３から音声制御レジスタＳＲＧに受ける動作パラメータ（音声コマンドによる設定値）に基づいて、音声メモリ２８をアクセスして、必要な音声信号を再生して出力している。
図１３（ａ）に示す通り、音声プロセッサ２７と、音声メモリ２８とは、２６ｂｉｔ長の音声アドレスバスと、１６ｂｉｔ長の音声データバスで接続されている。そのため、音声メモリ２８には、１Ｇｂｉｔ（＝２２６＊１６）のデータが記憶可能となる。
音声制御レジスタＳＲＧは、レジスタバンク１～レジスタバンク６に区分され、各々、００Ｈ～ＦＦＨのレジスタ番号で特定される。したがって、所定の設定動作は、レジスタバンクを特定した上で、演出制御ＣＰＵ６３が、所定のレジスタ番号（１バイト長）の音声制御レジスタＳＲＧに、１バイト長の動作パラメータを書込むことで実現される。
本実施例の場合、音声制御レジスタＳＲＧのレジスタ番号（００Ｈ～ＦＦＨ）は、演出制御ＣＰＵ６３のアドレス空間ＣＳ３に対応しており、例えば、レジスタ番号ＸＸＨの音声制御レジスタＳＲＧに、動作パラメータＹＹＨを設定する場合には、演出制御ＣＰＵ６３は、アドレス空間ＣＳ３のゼロ番地にＸＸＨを書込み、次に、１番地にＹＹＨを書込むことになる。すなわち、演出制御ＣＰＵ６３は、そのデータバスにＸＸＨとＹＹＨを、この順番に書き出すことになる。なお、本明細書において、添え字Ｈや、０Ｘ／０ｘの接頭記号は、数値が１６進数表示であることを示している。
また、本明細書において、アドレス空間ＣＳ０～ＣＳ７とは、揮発性の有無を含むメモリ種別や、データバス幅（８／１６／３２ビット）を、各々、規定可能なＣＰＵ回路５１にとって外部メモリを意味する（内蔵メモリを除く）。このアドレス空間ＣＳ０～ＣＳ７は、異なるチップセレクト信号ＣＳ０～ＣＳ７で選択され、READ／WRITE アクセス時に機能するREAD／WRITE 制御信号がメモリ種別に対応して最適化できるよう設定可能に構成されている。なお、この設定動作は、バスステートコントローラ６６に対して実行される。
図１３（ｅ）は、演出制御ＣＰＵ６３による音声レジスタＳＲＧへの設定動作を図示したものであり、２ｂｉｔ長のアドレスバスＡ１－Ａ０と、１バイト長のデータバスＤ７－Ｄ０の内容が示されている。なお、本実施例では、チップセレクト信号ＣＳ３は、アドレス空間ＣＳ３をアクセスする場合に、自動的にアクティブになるよう、電源投入時に設定されるが、この点は図１５や図２１に関して後述する。
何れにしても、本実施例の場合、音声メモリ２８に記憶された圧縮音声データは、１３ｂｉｔ長のフレーズ番号ＮＵＭ（０００Ｈ～１ＦＦＦＨ）で特定されるフレーズ（phrase）圧縮データであり、一連の背景音楽の一曲分（ＢＧＭ）や、ひと纏まりの演出音（予告音）などが、最高８１９２種類（＝２１３）、各々、フレーズ番号ＮＵＭに対応して記憶されている。そして、このフレーズ番号ＮＵＭは、演出制御ＣＰＵ６３から音声プロセッサ２７の音声制御レジスタＳＲＧに伝送される音声コマンドの設定値（動作パラメータ）によって特定される。
前記の通り、上記の構成を有する音声メモリ２８は、リセット信号ＲＴ３で電源リセットされ、音声プロセッサ２７は、リセット信号ＲＴ４で電源リセットされる。図１３（ｃ）に示す通り、リセット信号ＲＴ４は、電源投入後、所定のアサート期間ＡＳＲＴ（Ｌレベル区間）を経て、Ｈレベルに立ち上がるが、本実施例では、その後、音声プロセッサ２７の内部回路が自動的に機能して、初期化シーケンス処理が実行されるよう構成されている。なお、この初期化シーケンス処理は、所定の手順で実行される内部動作であり、初期化シーケンス処理の動作中は、演出制御ＣＰＵ６３が音声レジスタＳＲＧをアクセスすることはできない。
そして、内部動作たる初期化シーケンス処理が完了すると、ＣＰＵ回路５１に対する割込み信号IRQ_SND がＬレベルに変化し、ＣＰＵ回路５１（演出制御ＣＰＵ６３）は、割込み信号IRQ_SND に基づき割込み処理プログラムを実行する。そして、所定の命令に基づいて割込み信号IRQ_SND がＨレベルに戻されるが、その詳細については、図２３（ｃ）を参照して更に後述する。
図１３（ａ）に示す通り、演出制御部２３のＣＰＵ回路５１のデータバスとアドレスバスは、液晶インタフェイス基板２４に搭載された時計回路（real time clock ）３８と演出データメモリ３９にも及んでいる。時計回路３８は、ＣＰＵ回路５１のアドレスバスの下位４ｂｉｔと、データバスの下位４ｂｉｔに接続されており、チップセレクト信号ＣＳ４で時計回路３８が選択された状態では、ＣＰＵ回路５１が、（４ｂｉｔ長アドレス値を有する）内部レジスタを任意にアクセスできるよう構成されている。
また、演出データメモリ３９は、高速アクセス可能なメモリ素子ＳＲＡＭ（Static Random Access Memory ）であって、ＣＰＵ回路５１のアドレスバスの１６ｂｉｔと、データバスの下位１６ｂｉｔに接続されており、チップセレクト信号ＣＳ４でチップ選択された状態では、ＳＲＡＭ（演出データメモリ）３９に記憶されている遊技実績情報その他が、ＣＰＵ回路５１から適宜にＲ／Ｗアクセスされるようになっている。なお、チップセレクト信号ＣＳ４で選択されるアドレス空間ＣＳ４において、０番地から１５番地までは時計回路３８に付番されているので、ＳＲＡＭ３９では使用しない。
時計回路３８と演出データメモリ３９は、不図示の二次電池で駆動されており、この二次電池は、遊技動作中、電源基板２０からの給電電圧によって適宜に充電される。そのため、電源遮断後も、時計回路３８の計時動作が継続され、また、演出データメモリ３９に記憶された遊技実績情報が、永続的に記憶保持されることになる（不揮発性を付与）。なお、時計回路（ＲＴＣ）３８は、ＣＰＵ回路５１に対して、割込み信号IRQ_RTC を出力可能に構成されている（ＲＴＣ割込み）。このＲＴＣ割込みには、日、曜日、時、分、秒が特定可能なアラーム割込みと、所定時間経過後に起動されるタイマ割込みが存在するが、本実施例では、毎日の営業終了時に、日々の遊技実績情報を更新するアラーム割込みを活用している。
図１３（ａ）の右側に示す通り、演出制御基板２３には、ＣＰＵ回路５１やＶＤＰ回路５２を内蔵する複合チップ５０と、ＣＰＵ回路５１の制御プログラムを記憶する制御メモリ（ＰＲＯＭ）５３と、大量のデータを高速にアクセス可能なＤＲＡＭ（Dynamic Random Access Memory）５４と、演出制御に必要な大量のＣＧデータを記憶するＣＧＲＯＭ５５と、が搭載されている。
図１６に関して後述するように、制御メモリ（ＰＲＯＭ）５３は、本実施例では、チップセレクト信号ＣＳ０で選択されるアドレス空間ＣＳ０に位置付けされている。また、ＤＤＲ（Double-Data-Rate 3）で構成されるＤＲＡＭ（Dynamic Random Access Memory）５４は、チップセレクト信号ＣＳ５で選択されるアドレス空間ＣＳ５に位置付けされている。
図１４（ａ）は、演出制御部２３を構成する複合チップ５０について、関連する回路素子も含めて図示した回路ブロック図である。図示の通り、実施例の複合チップ５０には、所定時間毎にディスプレイリストＤＬを発行するＣＰＵ回路５１と、発行されたディスプレイリストＤＬに基づいて画像データを生成して表示装置ＤＳ１，ＤＳ２を駆動するＶＤＰ回路５２とが内蔵されている。そして、ＣＰＵ回路５１とＶＤＰ回路５２とは、互いの送受信データを中継するＣＰＵＩＦ回路５６を通して接続されている。
なお、ＶＤＰ回路５２には、音声プロセッサ２７と同等の機能を発揮する音声回路ＳＮＤが内蔵されているが、これから説明する実施例では、音声回路ＳＮＤを活用していない。但し、ＶＤＰ回路５２に内蔵された音声回路ＳＮＤを活用すれば、音声メモリ２８や音声プロセッサ２７の配置が不要となる。
先ず、ＣＰＵ回路５１は、発振器ＯＳＣ１の発振出力（例えば１００／３ＭＨｚ）をHCLKI 端子に受けて、これを周波数逓倍（例えば８逓倍）して、２６６．７ＭＨｚ程度のＣＰＵ動作クロックとしている。ここで、発振器ＯＳＣ１は、スペクトラムス拡散波を出力するよう構成されることで、電波障害／電磁妨害を防止するＥＭＩ（Electromagnetic Interference）対策を図っている。
一方、ＶＤＰ回路５２は、発振器ＯＳＣ２の発振出力（例えば４０ＭＨｚ）をPLLREF端子に受け、ＰＬＬ（Phase Locked Loop ）回路で、適宜に周波数逓倍した上で、ＶＤＰ回路５２のシステムクロック、表示装置用の表示クロック（ドットクロックなど）、及び、外付けＤＲＡＭ５４のＤＤＲクロックとして使用している。すなわち、発振器ＯＳＣ２の出力は、ＶＤＰ回路５２全体のリファレンスクロックとして機能している。なお、ＰＬＬ回路の周波数逓倍比は、所定の設定端子への設定値で規定される。
そこで、このリファレンスクロックの重要性を考慮して、本実施例では、発振器ＯＳＣ２をＶＤＰ回路５２と同じ電源電圧３．３Ｖで動作させると共に、出力イネーブル端子ＯＥがＨレベル（＝３．３Ｖ）であることを条件に、リファレンスクロックを発振出力するよう構成されている。そして、万一、電源電圧３．３Ｖが所定レベル以下に低下した場合には、その後、正常な演出動作は望めないので、マスク不能の割込み（ＮＭＩ）が生じるよう構成されている。
また、複合チップ５０には、HBTSL 端子が設けられ、HBTSL 端子の論理レベルに基づいて、電源投入（ＣＰＵリセット）後に実行されるブートプログラム（初期設定プログラム）が、ＣＧＲＯＭ５５に記憶されているか（HBTSL ＝Ｈ）、それ以外のメモリに記憶されているか（HBTSL ＝Ｌ）を特定している。図示の通り、この実施例では、HBTSL ＝Ｌレベルに設定されており、演出制御ＣＰＵ６３のアドレス空間ＣＳ０のゼロ番地が、ＣＧＲＯＭ以外に割り当てられ、具体的には、アドレス空間ＣＳ０は、制御メモリ５３に割り当てられている。
一方、HBTSL 端子＝Ｈレベルに設定されている場合（破線参照）は、演出制御ＣＰＵ６３のアドレス空間ＣＳ０のゼロ番地が、ＣＧＲＯＭ５５に割り当てられる。この場合は、ＣＧＲＯＭ５５のメモリ種別と、バス幅（６４／３２／１６ｂｉｔ）とが、２ｂｉｔ長のHBTBWD端子と、４ｂｉｔ長のHBTRMSL 端子への入力値に基づいて各々特定されようになっている。
続いて、ＣＰＵ回路５１とＶＤＰ回路５２について、互いの送受信データを中継するＣＰＵＩＦ回路５６について説明する。図１４（ａ）に示す通り、ＣＰＵＩＦ回路５６には、制御プログラムや必要な制御データを不揮発的に記憶する制御メモリ（ＰＲＯＭ）５３と、２Ｍバイト程度の記憶容量を有するワークメモリ（ＲＡＭ）５７とが接続され、各々、ＣＰＵ回路５１からアクセス可能に構成されている。先に説明した通り、制御メモリ（ＰＲＯＭ）５３は、チップセレクト信号ＣＳ０で選択されるアドレス空間ＣＳ０に位置付けられ、ワークメモリ（ＲＡＭ）５７は、チップセレクト信号ＣＳ６で選択されるアドレス空間ＣＳ６に位置付けられている。
このワークメモリ（ＲＡＭ）５７には、表示装置ＤＳ１，ＤＳ２の各一フレームを特定する一連の指示コマンドが記載されたディスプレイリストＤＬを、一次的に記憶するＤＬバッファＢＵＦが確保されている。本実施例の場合、一連の指示コマンドには、ＣＧＲＯＭ５５から画像素材（テクスチャ）を読み出してデコード（展開）するためのTXLOADコマンドなどのテクスチャロード系コマンドと、デコード（展開）先のＶＲＡＭ領域（インデックス空間）を予め特定するなどの機能を有するSETINDEXコマンドなどのテクスチャ設定系コマンドと、デコード（展開）後の画像素材を仮想描画空間の所定位置に配置するためのSPRITEコマンドなどのプリミティブ描画系コマンドと、描画系コマンドによって仮想描画空間に描画された画像のうち、実際に表示装置に描画する描画領域を特定するためのSETDAVR コマンドやSETDAVF コマンドなどの環境設定コマンドと、インデックス空間を管理するインデックステーブルIDXTBLに関するインデックステーブル制御系コマンド（WRIDXTBL）が含まれる。
なお、図１８（ｃ）には、仮想描画空間（水平Ｘ方向±８１９２：垂直Ｙ方向±８１９２）と、仮想描画空間の中で任意に設定可能な描画領域と、表示装置ＤＳ１，ＤＳ２に出力する画像データを一次保存するフレームバッファＦＢａ，ＦＢｂにおける実描画領域と、の関係が図示されている。
次に、ＣＰＵ回路５１は、汎用のワンチップマイコンと同等の性能を有する回路であり、制御メモリ５３の制御プログラムに基づき画像演出を統括的に制御する演出制御ＣＰＵ６３と、プログラムが暴走状態になるとＣＰＵを強制リセットするウォッチドッグタイマ（ＷＤＴ）と、１６ｋバイト程度の記憶容量を有してＣＰＵの作業領域として使用される内蔵ＲＡＭ５９と、ＣＰＵ６３を経由しないでデータ転送を実現するＤＭＡＣ（Direct Memory Access Controller ）６０と、複数の入力ポートＳｉ及び出力ポートＳｏを有するシリアル入出力ポート（ＳＩＯ）６１と、複数の入力ポートＰｉ及び出力ポートＰｏを有するパラレル入出力ポート（ＰＩＯ）６２と、前記各部の動作を制御するべく設定値が設定される動作制御レジスタＲＥＧなどを有して構成されている。但し、外付けのＷＤＴ回路５８を設けた本実施例では、ＣＰＵ回路５１に内蔵されたウォッチドッグタイマ（ＷＤＴ）を活用していない。
なお、本明細書では、便宜上、入出力ポートとの表現を使用するが、演出制御部２３において、入出力ポートには、独立して動作する入力ポートと出力ポートとが含まれている。この点は、以下に説明する入出力回路６４ｐや入出力回路６４ｓについても同様である。
パラレル入出力ポート６２は、入出力回路６４ｐを通して外部機器（演出インタフェイス基板２２）に接続されており、演出制御ＣＰＵ６３は、入力回路６４ｐを経由して、音量スイッチＶＬＳＷのエンコーダ出力３ｂｉｔと、チャンスボタン１１のスイッチ信号と、制御コマンドＣＭＤと、割込み信号ＳＴＢと、を受信するようになっている。エンコーダ出力３ｂｉｔと、スイッチ信号１ｂｉｔは、入出力回路６４ｐを経由して、パラレル入出力ポート（ＰＩＯ）６２に供給されている。
同様に、受信した制御コマンドＣＭＤは、入出力回路６４ｐを経由して、パラレル入出力ポート（ＰＩＯ）６２に供給されている。また、ストローブ信号ＳＴＢは、入出力回路６４ｐを経由して、演出制御ＣＰＵ６３の割込み端子に供給されることで、受信割込み処理を起動させている。したがって、受信割込み処理に基づいて、制御コマンドＣＭＤを把握した演出制御ＣＰＵ６３は、演出抽選などを経て、この制御コマンドＣＭＤに対応する音声演出、ランプ演出、モータ演出、及び画像演出を統一的に制御することになる。
特に限定されないが、本実施例では、ランプ演出とモータ演出のために、ＶＤＰ回路５２のＳＭＣ部（Serial Management Controller）７８を使用している。ＳＭＣ部７８は、ＬＥＤコントローラとＭｏｔｏｒコントローラと、を内蔵した複合コントローラであり、クロック同期方式でシリアル信号を出力できるよう構成されている。また、Ｍｏｔｏｒコントローラは、所定の制御レジスタ７０への設定値に基づき、任意のタイミングでラッチパルスを出力可能に構成され、また、クロック同期方式でシリアル信号を入力可能に構成されている。
そこで、本実施例では、クロック信号に同期してモータ駆動信号やＬＥＤ駆動信号を、ＳＭＣ部７８から出力させる一方、適宜なタイミングで、ラッチパルスを、動作制御信号ＥＮＡＢＬＥとして出力するようにしている。また、演出モータ群Ｍ１～Ｍｎからの原点センサ信号ＳＮ０～ＳＮｎをクロック同期方式でシリアル入力するよう構成されている。
図１３（ａ）に関して説明した通り、クロック信号ＣＫ０～ＣＫ２、駆動信号ＳＤＡＴＡ０～ＳＤＡＴＡ２、及び、動作制御信号ＥＮＡＢＬＥ０～ＥＮＡＢＬＥ２は、出力バッファ４１～４３を経由して、所定の駆動基板３０，３１，３７に伝送される。また、原点センサ信号ＳＮ０～ＳＮｎは、モータ／ランプ駆動基板３１から入出力バッファ４３を経由して、ＳＭＣ部７８にシリアル入力される。
但し、本実施例において、ＳＭＣ部７８を使用することは必須ではない。すなわち、ＣＰＵ回路５１には、汎用のシリアル入出力ポートＳＩＯ６１が内蔵されているので、これらを使用して、ランプ演出とモータ演出を実行することもできる。
具体的には、図１４（ａ）の破線に示す通りであり、破線で示す構成では、シリアル入出力ポートＳＩＯ６１に内部接続されている入出力回路６４ｓを経由して、クロック信号ＣＫ０～ＣＫ２、駆動信号ＳＤＡＴＡ０～ＳＤＡＴＡ２が出力され、入出力回路６４ｐを経由して動作制御信号ＥＮＡＢＬＥ０～ＥＮＡＢＬＥ２が出力される。なお、便宜上、入出力ポートや入出力回路と表現するが、実際に機能するのは、出力ポートや出力回路である。
ここで、シリアル出力ポートＳＯは、１６段のＦＩＦＯレジスタを内蔵して構成されている。そして、ＤＭＡＣ回路６０は、演出制御ＣＰＵ６３から動作開始指示（図２６（ｂ）ＳＴ１８参照）を受けて起動し、ランプ／モータ駆動テーブル（図２６（ｂ）参照）から、必要な駆動テータを順番に読み出し、シリアル出力ポートＳＯのＦＩＦＯレジスタにＤＭＡ転送するよう構成されている。ＦＩＦＯレジスタに蓄積された駆動データは、クロック同期方式でシリアル出力ポートＳＯからシリアル出力される。なお、ＤＭＡＣ回路には、複数（例えば７）のＤＭＡチャネルが存在するが、優先度に劣る第３のＤＭＡチャネルでランプ駆動データをＤＭＡ転送し、最優先度の第１のＤＭＡチャネルでモータ駆動データをＤＭＡ転送するよう構成されている。
ＣＰＵ回路５１に内蔵された動作制御レジスタＲＥＧは、レジス番号（アドレス値）が０ｘＦＦ４０００００以降に付番された８ｂｉｔ、１６ｂｉｔ、又は３２ｂｉｔ長のレジスタであり、演出制御ＣＰＵ６３から適宜にWRITE/READアクセス可能に構成されている（図１６参照）。そのためノイズなどの影響で、動作制御レジスタＲＥＧに、不合理な値に設定される可能性がある。
但し、例えば、意図的に無限ループ処理を実行させて外付けのＷＤＴ回路５８を起動させることで、複合チップ５０を異常リセットすることができる。この場合、動作制御レジスタＲＥＧの値が、電源投入後と同じデフォルト値（初期値）に戻され、且つ、ＶＤＰ回路５２についても、ＶＤＰレジスタＲＧｉｊの値が、デフォルト値（初期値）に戻されることで異常状態が解消される。
図１３（ｂ）は、このリセット動作に関連する回路構成であって、本実施例に特徴的なリセット機構を説明する図面である。なお、本明細書において、ＲＧｉｊと表記するＶＤＰレジスタは、ＣＰＵ回路５１に内蔵された動作制御レジスタＲＥＧではなく、ＶＤＰ回路５２の内部動作を制御する制御レジスタ群７０（図１６参照）の何れかを意味する。また、図１３（ｂ）に示すシステム制御回路５２０とは、ＶＤＰレジスタＲＧｉｊ（図１６の制御レジスタ群７０の何れか）への設定値に基づいて機能するＶＤＰ回路５２の内部制御回路を意味する（図１４（ａ）参照）。なお、ＶＤＰレジスタＲＧｉｊは、演出制御ＣＰＵ６３のアドレスマップにおいて、チップセレクト信号ＣＳ７で選択されるアドレス空間ＣＳ７に位置付けられる。
以上を踏まえてリセット機構について説明すると、図１３（ｂ）に示す通り、複合チップ５０は、論理反転されたシステムリセット信号ＳＹＳバーを受ける３個のＯＲゲートＧ２～Ｇ４を経由して、内部回路がリセット可能に構成されている。但し、本実施例では、破線で示すように、内蔵ＷＤＴを有効化しないので、ＯＲゲートＧ２の入端子と出力端子は、直結状態となる。
何れにしても、ＣＰＵ回路５１とＶＤＰ回路５２の間に、パターンチェック回路ＣＨＫが設けられ、パターンチェック回路ＣＨＫは、パラレル入出力ポート（ＰＩＯ）６２から、所定のキーワード列（リセット用の暗号列）を受けることを条件に、リセット信号ＲＳＴを出力するよう構成されている。
そして、複合チップ５０の内部回路は、（１）ＣＰＵ回路５１と、（２）ＶＤＰ回路５２の表示回路７４と、（３）ＶＤＰ回路５２における表示回路以外とに三分されて、各々、ＯＲゲートＧ２～Ｇ４から第１リセット経路～第３リセット経路のリセット信号を受けるよう構成されている。
先ず、入出力端子が直結状態のＯＲゲートＧ２は、第１リセット経路に関連しており、システムリセット信号ＳＹＳバーに基づき、ＣＰＵ回路５１の全体をシステムリセットされるように構成されている。また、ＯＲゲートＧ３は、第２リセット経路に関連しており、システムリセット信号ＳＹＳバーと、パターンチェック回路ＣＨＫからのリセット信号ＲＳＴとを受けて、ＯＲ論理に基づき、ＶＤＰ回路５２全体をリセット可能に構成されている。
この第２リセット経路は、電源投入時の電源リセット動作だけでなく、所定の異常を検出した演出制御ＣＰＵ６３が、ＶＤＰ回路５２の全体を異常リセットして初期状態に戻す用途で使用される。具体的には、ＶＤＰ回路５２の内部動作を示す所定のステイタスレジスタＲＧｉｊに基づき、重大な異常が発生していると判断される場合には、パターンチェック回路ＣＨＫからリセット信号ＲＳＴを発生させることで、ＶＤＰ回路５２の全体を異常リセットしている。なお、表示回路７４は、ＯＲゲートＧ４を経由して、第２リセット経路→第３リセット経路で異常リセットされる。
一方、ＶＤＰ回路５２に内蔵された内部回路は、第４リセット経路で、必要時に個々的にリセットすることも可能に構成されている。個々的にリセット可能な内部回路には、図１４（ａ）に示すインデックステーブルIDXTBL、データ転送回路７２、プリローダ７３、表示回路７４、描画回路７６、ＳＭＣ回路７８、及び、音声回路ＳＮＤや、図１９に示すＩＣＭ回路が含まれている。
個別的なリセット動作を実現する手法は、図１３（ｂ）の下部に記載の通りであり、例えば、表示回路７４は、所定のＶＤＰレジスタＲＧｉｊ（システムコマンドレジスタ）に、第１リセット値を書き込むことで、第４リセット経路４Ａ→第３リセット経路を経てリセットされる。
また、ＶＤＰ回路５２の各内部回路（７２，７３，７４，７６，ＳＮＤ，・・・）は、（１）第１のＶＤＰレジスタＲＧｉｊ（リセットＲＱレジスタ）に、対象回路を特定する設定値を書き込んだ後、（２）所定のＶＤＰレジスタＲＧｉｊ（システムコマンドレジスタ）に、第２リセット値を書き込むことで、個々的にリセットされる（第４リセット経路４Ｂ）。なお、この実施例では使用しないが、音声回路ＳＮＤは、第４リセット経路４Ｂによるリセットだけでなく、所定のＶＤＰレジスタ（回路設定コマンドレジスタ）に、リセット値を書き込むことでもリセット可能である（第４リセット経路４Ｃ）。
本実施例は、上記の構成を有するので、電源投入時やプログラム暴走時に、ＶＤＰ回路５２全体が自動的に初期状態に戻るだけでなく、必要に応じて、各部を初期状態に戻して異常事態の回復を図ることができる。例えば、一定期間、内蔵ＶＲＡＭ７１に対してREAD／WRITE アクセスがない描画回路７６のフリーズ時には、第４リセット経路４Ｂを経由して描画回路７６が個別的に初期化される（図２６（ｄ）のＳＴ１６ａ参照）。プリローダ７３やデータ転送回路７２についても、ほぼ同様であり、所定の異常時には、第４リセット経路４Ｂを経由してプリローダ７３が初期化され（図２５のＳＴ２７参照）、第４リセット経路４Ｂを経由してデータ転送回路７２が初期化される（図２０や図２５のＳＴ２７参照）。
また、表示回路７４については、１／６０秒毎の表示タイミングに、表示データの生成が間に合わないアンダーラン（Underrun）異常が続くような場合に、第４リセット経路４Ａ又は第４リセット経路４Ｂを経由して、表示回路７４が個別的に初期化される（図２６のＳＴ１０ｃ参照）。
以上、本実施例に特徴的なリセット機構について説明したが、何れかのリセット経路１～４が機能して、複合チップ５０の内部回路がリセットされると、その内部回路に対応するＶＤＰレジスタＲＧｉｊの設定値は、電源投入後と同じデフォルト値に戻る。
続いて、ＣＰＵ回路５１の内部構成に戻って、特徴的な回路構成の説明を続ける。図１５は、ＣＰＵ回路５１の内部構成をやや詳細に示すブロック図である。ＣＰＵ回路５１は、先に説明した内蔵ＲＡＭ５９、ＤＭＡＣ回路６０、ＳＩＯ６１、ＰＩＯ６２、ＷＤＴ以外にも、多くの特徴的な回路を含んで構成されている。
先ず第１に、ＣＰＵ回路５１は、命令用のＣＰＵフェッチバスと、データ用のＣＰＵメモリアクセスバスとを別々に有してハーバード・アーキテクチャを実現している。そのため、ＣＰＵコア（演出制御ＣＰＵ）６３が命令をメモリから読むフェッチ動作と、メモリアクセス動作とが競合せず、フェッチ動作を連続させることで高速処理を実現している。
また、ＣＰＵコア６３は、複数個（例えば１５個）のレジスタバンクＲＢ０～ＲＢ１４を有して構成されており、その使用の有無を選択できるよう構成されている。そして、レジスタバンクＲＢｉの使用を許可した動作状態では、割込み処理の開始時に、ＣＰＵの内蔵レジスタ（例えば１９個）のレジスタ値（各３２ｂｉｔ長）が、空き状態のレジスタバンクＲＢｉに自動的に退避される。
また、割込み処理の終了時に所定の復帰命令を実行すると、例えば１９個の退避データが、対応する内蔵レジスタに自動的に復帰される。したがって、通常の構成のように、割込み処理の開始時にＰＵＳＨ命令を１９回実行し、割込み処理の終了時にＰＯＰ命令を１９回実行する手間が不要となり、高速処理が実現される。
また、実施例のＣＰＵ回路５１は、命令キャッシュメモリ６７と、オペランドキャッシュメモリ８９と、キャッシュコントローラ６９とを設けることで、ハーバードキャッシュ動作を実現しており、同一アドレスをアクセスする場合に、キャッシュ済みのデータを活用することでプログラム処理の更なる高速化を図っている。なお、バスブリッジ６５と、周辺バス(1) 用のコントローラ、周辺バス(2) 用のコントローラ、及び、周辺バス(3) 用のコントローラとが設けられることで、内部バスと、周辺バス(1) 、周辺バス(2) 、及び周辺バス(3) とを適宜に接続している。
次に、図１５の回路構成において、バスステートコントローラ６６は、動作制御レジスタＲＥＧへの適宜な設定値に基づいて動作して、ＣＰＵ回路５１に接続された各種メモリデバイスとのメモリREAD動作やメモリWRITE 動作を最適化する部分である。メモリREAD動作やメモリWRITE 動作は、例えば、図２７に例示した動作タイミングで実行されるが、アドレスバス（28Bit ）から出力されるアドレスデータと、READデータバス（32Bit ）に読み出されるREADデータと、WRITE データバス（32Bit ）に書き出されるWRITE データと、チップセレクト信号ＣＳ０～ＣＳ７などの制御信号との動作タイミングが、動作制御レジスタＲＥＧへの設定値に基づいて、各メモリデバイスの特性に対応して適宜に規定される。
READデータバスとWRITE データバスが別々に設けられているので、上記したハーバード・アーキテクチャによる高速動作が実現される。なお、本明細書では、アドレスバス（28Bit ）、READデータバス（32Bit ）、及び、WRITE データバス（32Bit ）について、図１５に示す内部バスや、周辺バス(1) ～周辺バス(3) などと区別する意味で、外部バスと総称することがある。
図１６は、チップセレクト信号ＣＳ０～ＣＳ７によって選択されるアドレス空間ＣＳ０～ＣＳ７を図示したものであり、バスステートコントローラ６６を経由してアクセスされる演出制御ＣＰＵ６３にとってのアドレスマップを図示したものである。先ず、各アドレス空間ＣＳ０～ＣＳ７は、何れも、最大６４Ｍバイトに（＝0x4000000H＝67108864）に規定されている。
先に説明した通り、アドレス空間ＣＳ０～ＣＳ７とは、揮発性の有無を含むメモリ種別や、データバス幅（８／１６／３２ビット）を、各々、規定可能なＣＰＵ回路５１にとって外部メモリを意味する。そして、本実施例では、図１５（ｂ）や図１６に示す通り、制御メモリ（ＰＲＯＭ）５３がアドレス空間ＣＳ０、音声プロセッサ２７の音声制御レジスタＳＲＧがアドレス空間ＣＳ３、時計回路３８の内部レジスタやＳＲＡＭ３９がアドレス空間ＣＳ４、外付けＤＲＡＭ（ＤＤＲ）５４がアドレス空間ＣＳ５、ワークメモリ５７がアドレス空間ＣＳ６、ＶＤＰレジスタＲＧｉｊがアドレス空間ＣＳ７に位置付けられている。なお、アドレス空間ＣＳ１，ＣＳ２についての説明は省略する。
ところで、図１６から確認される通り、アドレス空間ＣＳ０～ＣＳ７は、アドレス値0x00000000～0x1FFFFFFF（キャッシュ有効空間）だけでなく、アドレス値0x20000000～0x3FFFFFFF（キャッシュ無効空間）にも確保されている。これは、アドレスビットＡ２９＝１のときには、ＣＰＵ回路５１の内部動作に基づいて、キャッシュ無効とする一方、アドレスビットＡ２９＝０のときにキャッシュ有効とすることで、キャッシュ機能の活用を任意選択できるようにしたものである。
そのため、本実施例では、全３２ｂｉｔのアドレス情報（ビットＡ３１～Ａ０）のうち、ビットＡ２９の値が１又は０の何れであっても、残り３１ｂｉｔ（ビットＡ３１～Ａ３０とビットＡ２８～Ａ０）の値が同じであれば、同一のメモリの同一番地を指示することになる。例えば、0x18000000番地をREADアクセスしても、0x38000000番地をREADアクセスしても，ワークメモリ５７のゼロ番地から同一データが読み出されることになる。なお、0x18000000番地をREADアクセスした場合には、読み出したデータがキャッシュに保存されるが、図１５（ｂ）は、キャッシュ有効／無効のアクセス動作を図示している。
もっとも、所定の動作制御レジスタＲＥＧへの設定値に基づいて、命令キャッシュ及び／又はオペランドキャッシュについて、キャッシュ動作を無効化することもできる。但し、本実施例では、電源投入後、命令キャッシュ及びオペランドキャッシュについて、キャッシュ動作を有効化した上で、必要に応じて、キャッシュ無効空間をアクセスすることで、キャッシュ動作を無効化している。
図１６のメモリマップについて説明を続けると、0x40000000番地以降は、バスステートコントローラ６６が機能しない内部メモリ空間であって、0xF0000000番地～0xFF3FFFFF番地は、キャッシュのアドレスアレイ空間に割り当てられている。また、0xFF400000番地～0xFFF7FFFF番地と、0xFFFC0000番地～0xFFFFFFFF番地は、内蔵周辺モジュールに割り当てられ、具体的には、ＣＰＵ回路の動作制御レジスタＲＥＧに割り当てられている。なお、内蔵ＲＡＭ５９のアドレス範囲は、0xFFF80000～0xFFFBFFFFである。
ＣＰＵ回路５１の内部構成について説明を続けると、コンペアマッチタイマＣＭＴと、マルチファンクションタイマユニットＭＴＵは、ＣＰＵ回路５１に供給される外部信号をカウントしたり、或いは、内部クロックを逓倍又は分周した計数クロックをカウントして、カウント結果が所定値に達すると、割込み信号などを発生する回路である。特に限定されないが、本実施例では、マルチファンクションタイマユニットＭＴＵを活用して、１ｍＳ割込み信号と、２０μＳ割込み信号を発生させている。
次に、割込みコントローラＩＮＴＣは、ＶＤＰ回路５２やＤＭＡＣ回路６０やマルチファンクションタイマユニットＭＴＵなどからの内部割込みと、IRQ_CMD 、IRQ_SND 、IRQ_RCT などの外部割込みを受けて、予め規定されている優先順位に基づいて、割込み処理（割込みハンドラ）を起動させる回路である。ここで、IRQ_CMD は、制御コマンドＣＭＤを受信すべきコマンド受信割込み信号、IRQ_SND は、音声プロセッサ２７が初期化シーケンスを終えたことを示す終了割込み信号、IRQ_RCT は、アラーム割込み信号である。
そして、本実施例では、割込み優先度は、コマンド受信割込みIRQ_CMD が最高レベルであり、以下、２０μＳ割込み→１ｍＳ割込み→ＶＤＰ回路からの割込み（IRQ0，IRQ1，IRQ2，IRQ3）→ＤＭＡＣ割込み→IRQ_SND →IRQ_RCT の順になっている（図２３（ｄ）参照）。なお、これらは何れも、マスク可能な割込みであり、マスク不能な割込みＮＭＩは、先に説明した通り、発振器ＯＳＣ２からリファレンスクロックが出力されていない場合に演出制御ＣＰＵ６３に出力される。
そして、何れの割込み処理でも、ＣＰＵの複数の内蔵レジスタのレジスタ値（各３２ｂｉｔ長）は、空き状態の何れかのレジスタバンクＲＢｉに、自動的に退避される。そして、割込み処理の最後に所定の復帰命令を実行すると、退避データが、対応する内蔵レジスタに自動的に復帰される。
続いて、ＤＭＡＣ回路６０について説明する。実施例のＤＭＡＣ回路６０は、所定の動作制御レジスタＲＥＧへの設定値に基づいて、転送元（Source）から転送先（Destination ）に対して、所定のＤＭＡ転送モードで、所定のデータ転送単位毎に、所定回数、データ転送を繰り返す回路である。なお、同一の内部構成を有する複数チャネルのＤＭＡＣ０～ＤＭＡＣｎが用意されており、並列的に動作可能となっている。但し、優先度が決まっており（チャネル０＞・・・＞チャネルｎ）、チャネル調停動作モードの並列動作時には、所定タイミングでのチャネル調停によって優先度の高いＤＭＡＣｉの動作が優先される。
ＤＭＡＣ回路６０の活用としては、例えば、シリアル出力ポートＳＯが機能する実施例（図１６（ａ）破線部参照）では、ＣＰＵ回路５１の動作制御レジスタＲＥＧには、ランプ／モータ駆動テーブルの先頭アドレス（転送元アドレスの先頭値）と、シリアル出力ポートＳＯの入力レジスタのアドレス（転送先アドレスの固定値）と、データ転送単位（８ｂｉｔ）と、転送回数と、が指定される。そして、所定の動作制御レジスタＲＥＧに動作開始指示を受けたＤＭＡＣ回路６０は、転送元アドレスを更新しつつ、所定の転送先アドレスに駆動データをＤＭＡ転送する。そして、全てのＤＭＡ転送が終われば、ＤＭＡＣ割込み（動作終了割込み）が生じるよう構成されている。
この点は、ディスプレイリストＤＬをＤＭＡＣ回路６０が発行する実施例（図２１、図２５（ｃ））の場合もほぼ同様である。すなわち、演出制御ＣＰＵ６３は、ＣＰＵ回路５１の所定の動作制御レジスタＲＥＧに、転送元（ＤＬバッファＢＵＦ）の先頭アドレスと、転送先（転送ポートTR_PORT ）のアドレスと、ＤＭＡ転送モードと、データ転送単位と、転送回数、その他の条件を設定することになる。なお、これらの点は、図２１に関して更に後述する。
ところで、一般に、ＤＭＡ転送モードには、ＤＭＡ転送の単位動作（Ｒ動作／Ｗ動作）の途中でバス制御権を開放するなど、ＤＭＡ動作がメモリバスを占有しないサイクルスチール転送モードと、複数のＲ動作やＷ動作を連続させるなど、指定された転送回数が完了するまでバス制御権を解放しないバースト転送（パイプライン転送）モードと、他のデバイスから受けるＤＭＡ転送要求（デマンド）がアクティブの間はＤＭＡ動作を継続するデマンド転送モードなどが考えられる。しかし、本実施例のＤＭＡＣ回路６０は、ＤＭＡ転送時のリードアクセス起動（Ｒ動作）とライトアクセス起動（Ｗ動作）の間に、少なくとも１サイクルのメモリ開放期間を設けたサイクルスチール転送モードで機能することで、演出制御ＣＰＵ６３の動作に支障が出ないようにしている。
図１７は、サイクルスチール転送動作（ａ１）と、パイプライン転送（ａ２）とを説明する図面である。図１７（ａ１）に示す通り、サイクルスチール転送モードで機能するＤＭＡＣ回路６０は、１データ転送のリードアクセス起動（Ｒ）とライトアクセス起動（Ｗ）の間に、少なくとも１サイクル空けて動作しており、この空いたサイクルでは、演出制御ＣＰＵ６３のバス使用が可能となる。図１７（ａ１）と図１７（ａ２）の対比関係から明らかなように、パイプライン転送では、一サイクル（一オペランド転送）が終わるまでは、バスがＣＰＵに開放されないのに対して、サイクルスチール転送モードでは、リードアクセス毎に、バスがＣＰＵに開放されるので、ＣＰＵの動作が大きく遅れることがない。
そして、例えば、ディスプレイリストＤＬのＶＤＰ回路５２への発行時に、ＤＭＡＣ回路６０を使用する実施態様では、一サイクルのデータ転送単位（１オペランド）を、３２×２ｂｉｔに設定し、ディスプレイリストＤＬが格納されている内蔵ＲＡＭ５９のソースアドレスを適宜に増加しつつ（１オペランド転送毎に＋８）、固定アドレスで特定されるデータ転送回路７２の転送ポートレジスタTR_PORT （図１９参照）に対して、ＤＭＡ転送動作を実行している。
後述するように、実施例では、ディスプレイリストＤＬに、必要個数のNOP （no operation）コマンドを付加することで、全体のデータサイズを、固定値（例えば、４×６４＝２５６バイト、又はその整数倍）に調整しており、３２ｂｉｔ×２回の一オペランド転送を３２回（又はその整数倍）繰り返すことで、ディスプレイリストＤＬの発行を完了させている。なお、描画回路７６がNOP コマンドを実行しても、事実上、何の変化も生じない。
また、ＤＭＡ転送条件に関して動作モードを分類すると、一般に、単一オペランド転送（図１７（ｂ１）参照）と、連続オペランド転送（図１７（ｂ２）参照）と、ノンストップ転送（図１７（ｂ３）参照）とが考えられる。
ここで、単一オペランド転送とは、図１７（ｂ１）に示すように、ＤＭＡ転送要求が与えられるたびに、１オペランドの転送を繰り返し、転送バイト数をカウントするバイトカウントがゼロになった時点で、ＤＭＡ割込み要求が生じる動作モードを意味する。次に、連続オペランド転送とは、図１７（ｂ２）に示すように、１回のＤＭＡ要求で、バイトカウントがゼロになるまでＤＭＡ転送を繰り返す動作モードを意味する。
これら、連続オペランド転送（ｂ２）や単一オペランド転送（ｂ１）では、１オペランド転送が終了するごとにチャネル調停が行われ、優先順位の高いチャネルのＤＭＡ要求がないことを条件に、現在のチャネルの転送が継続される（チャネル調停動作モード）。そこで、本実施例では、ディスプレイリストＤＬのＶＤＰ回路への発行や、ランプ駆動データやモータ駆動データのＤＭＡ転送は、単一オペランド転送方式を採っている。そして、並列動作時には、例えば、モータデータ＞ディスプレイリストＤＬ＞ランプデータの優先度のチャネル調停となるよう、最適チャネルのＤＭＡＣｉを使用している。
一方、ノンストップ転送とは、チャネル調停が実行されない動作モードであって、図１７（ｂ３）に記載の通り、１回のＤＭＡ要求で、バイトカウントがゼロになるまで連続的にＤＭＡ転送が繰り返される。本実施例では、電源投入時のメモリセクション初期化処理（図２１のＳＰ８）では、ノンストップ転送でプログラムやデータをＤＭＡ転送している。
以上、ＣＰＵ回路５１について説明したので、次に、ＶＤＰ回路５２について説明すると、ＶＤＰ回路５２には、画像演出を構成する静止画や動画の構成要素となる圧縮データを記憶するＣＧＲＯＭ５５と、４Ｇｂｉｔ程度の記憶容量を有する外付けＤＲＡＭ（Dynamic Random Access Memory）５４と、メイン表示装置ＤＳ１と、サブ表示装置ＤＳ２とが接続されている。なお、ＤＲＡＭ５４は、好適にはＤＤＲ３（Double-Data-Rate3 SDRAM ）で構成される。
特に限定するものではないが、この実施例では、ＣＧＲＯＭ５５は、６２Ｇｂｉｔ程度の記憶容量のＮＡＮＤ型フラッシュメモリで構成されたフラッシュＳＳＤ（solid state drive ）で構成されており、シリアル伝送によって必要な圧縮データを取得するよう構成されている。そのため、パラレル伝送において不可避的に生じるスキュー（ビットデータ毎の伝送速度の差）の問題が解消され、極限的な高速伝送動作が可能となる。特に限定されないが、本実施例では、SerialＡＴＡに準拠したＨＳＳ（High Speed Serial ）方式で、ＣＧＲＯＭ５５を高速アクセスしている。
なお、SerialＡＴＡに準拠したＨＳＳ方式を採るか否かに拘らず、ＮＡＮＤ型のフラッシュメモリは、ハードディスクより機械的に安定であり、且つ高速アクセスが可能である一方で、シーケンシャルアクセスメモリであるため、ＤＲＡＭやＳＲＡＭ（Static Random Access Memory ）に比較すると、ランダムアクセス性に問題がある。そこで、本実施例では、一群の圧縮データ（ＣＧデータ）を、描画動作に先行してＤＲＡＭ５４に読み出しておくプリロード動作を実行することで、描画動作時におけるＣＧデータの円滑なランダムアクセスを実現している。ちなみに、アクセス速度は、内蔵ＶＲＡＭ＞外付けＤＲＡＭ＞ＣＧＲＯＭの順番に遅くなる。
ＶＤＰ回路５２は、詳細には、ＶＤＰ（Video Display Processor ）の動作を規定する各種の動作パラメータが演出制御ＣＰＵ６３によって設定可能な制御レジスタ群７０と、表示装置ＤＳ１，ＤＳ２に表示すべき画像データの生成時に使用される４８Ｍバイト程度の内蔵ＶＲＡＭ（video RAM ）７１と、チップ内部の各部間のデータ送受信及びチップ外部とのデータ送受信を実行するデータ転送回路７２と、内蔵ＶＲＡＭ７１に関して、SourceやDestination のアドレス情報を特定可能なインデックステーブルIDXTBLと、描画動作に先行してＣＧＲＯＭ５５をREADアクセスするプリロード動作が実行可能なプリローダ７３と、ＣＧＲＯＭ５５から読み出した圧縮データをデコード（復号伸長／展開）するグラフィックスデコーダ（ＧＤＥＣ）７５と、デコード（展開）後の静止画データや動画データを適宜に組み合わせて表示装置ＤＳ１，ＤＳ２の各一フレーム分の画像データを生成する描画回路７６と、描画回路７６の動作の一部として、適宜な座標変換によって立体画像を生成するジオメトリエンジン７７と、描画回路７６が生成したフレームバッファＦＢａ，ＦＢｂの画像データを読み出して、適宜な画像処理を並列的に実行可能な３系統（Ａ／Ｂ／Ｃ）の表示回路７４Ａ～７４Ｃと、３系統（Ａ／Ｂ／Ｃ）の表示回路７４の出力を適宜に選択出力する出力選択部７９と、出力選択部７９が出力する画像データをＬＶＤＳ信号に変換するＬＶＤＳ部８０と、シリアルデータ送受信可能なＳＭＣ部７８と、ＣＰＵＩＦ回路５６とのデータ送受信を中継するＣＰＵＩＦ部８１と、ＣＧＲＯＭ５５からのデータ受信を中継するＣＧバスＩＦ部８２と、外付けＤＲＡＭ５４とのデータ送受信を中継するＤＲＡＭＩＦ部８３と、内蔵ＶＲＡＭ７１とのデータ送受信を中継するＶＲＡＭＩＦ部８４と、を有して構成されている。なお、音声回路ＳＮＤも内蔵されている。
図１４（ｂ）には、ＣＰＵＩＦ部８１、ＣＧバスＩＦ部８２、ＤＲＡＭＩＦ部８３、及び、ＶＲＡＭＩＦ部８４と、制御レジスタ群７０、ＣＧＲＯＭ５５、ＤＲＡＭ５４、及び内蔵ＶＲＡＭ７１との関係が図示されている。図示の通り、ＣＧＲＯＭ５５から取得したＣＧデータは、例えば、プリロードデータとして、データ転送回路７２及びＤＲＡＭＩＦ部８３を経由して、外付けＤＲＡＭ５４のプリロード領域に転送される。
但し、上記したプリロード動作は、何ら必須動作ではなく、また、データ転送先も、外付けＤＲＡＭ５４に限定されず、内蔵ＶＲＡＭ７１であっても良い。したがって、例えば、プリロード動作を実行しない実施例では、ＣＧデータは、データ転送回路７２及びＶＲＡＭＩＦ部８４を経由して、内蔵ＶＲＡＭ７１に転送される（図１４（ｂ））。
ところで、本実施例では、内蔵ＶＲＡＭ７１には、ＣＧＲＯＭ５５から読み出した圧縮データの展開領域、表示装置のＷ×Ｈ個の表示ピクセルの各ＡＲＧＢ情報（３２ｂｉｔ＝８×４）を特定する画像データを格納するフレームバッファ領域、及び、各表示ピクセルの深度情報を記憶するＺバッファ領域などが必要となる。なお、ＡＲＧＢ情報において、Ａは、８ｂｉｔのαプレーンデータ、ＲＧＢは三原色の８ｂｉｔデータを意味する。
ここで、内蔵ＶＲＡＭ７１の上記した各領域は、演出制御ＣＰＵ６３がディスプレイリストＤＬに記載した各種の指示コマンド（前記したテクスチャやSPRITEなど）に基づいて間接的にアクセスされるが、そのREAD/WRITEアクセスにおいて、一々、内蔵ＶＲＡＭ７１のDestination アドレスや、Sourceアドレスを特定するのでは煩雑である。そこで、本実施例では、ＣＰＵリセット後の初期処理において、描画動作で必要となる一次元または二次元の論理アドレス空間（以下、インデックス空間という）を確保して、各インデックス空間にインデックス番号を付与することで、インデックス番号に基づくアクセスを可能にしている。
具体的には、ＣＰＵリセット後、内蔵ＶＲＡＭ７１を３種類のメモリ領域に大別すると共に、各メモリ領域に、必要数のインデックス空間を確保している。そして、インデックス空間とインデックス番号とを紐付けて記憶するインデックステーブルIDXTBL（図１８（ａ）参照）を構築することで、その後のインデックス番号に基づく動作を実現している。
このインデックス空間は、(1) 初期処理後に追加することや、逆に、(2) 開放することも必要となる。そこで、これら追加／開放の演出制御ＣＰＵ６３の動作時に、追加／開放の処理が可能なタイミングか否か、また、追加／開放などの処理が実際に完了したか否か、などを判定可能なフラグ領域ＦＧをインデックステーブルIDXTBLに設けている。なお、内蔵ＶＲＡＭ７１は、以下に説明する２つのＡＡＣ領域(a1,a2) と、ページ領域(b) と、任意領域(c) の三種類のメモリ領域に大別され、この三種類のメモリ領域(a1,a2)(b)(c) に対応して、インデックステーブルIDXTBLが３区分されている（図１８（ａ））。図示の通り、この実施例では、ＡＡＣ領域(a) として、第一ＡＡＣ領域（a1）と第二ＡＡＣ領域(a2)が確保されているが、特に限定されるものではなく、何れか一方だけでも良い。なお、以下の説明では、第一と第二のＡＡＣ領域(a1,a2) を総称する場合には、ＡＡＣ領域(a) と称する場合がある。
本実施例の場合、内蔵ＶＲＡＭ７１は、(a) インデックス空間とそのインデックス番号が内部処理によって自動付与され、且つメモリキャッシュ機能を有するＡＡＣ領域と、(b) 例えば４０９６ｂｉｔ×１２８ラインの二次元空間を単位空間として、その整数倍の範囲でインデックス空間が確保可能なページ領域と、(c) 先頭アドレス（空間先頭アドレス）ＳＴｘと水平サイズＨｘが任意に設定できる任意領域と、に区分可能に構成されている（図１８（ｂ）参照）。但し、ＶＤＰ回路５２の内部動作を円滑化するため、任意領域(c) において任意設定されるインデックス空間の空間先頭アドレスＳＴｘは、その下位１１ｂｉｔが０であって、所定ビット（２０４８ｂｉｔ＝２５６バイト）単位とする必要がある。
そして、ＣＰＵリセット後、各々に必要なアドレス空間の最大値と、領域先頭アドレス（下位１１ｂｉｔ＝０）を規定して、ＡＡＣ領域(a1)と、第二ＡＡＣ領域(a2)と、ページ領域(b) とが確保され、その残りのメモリ領域が任意領域(c) となる。ＶＤＰ回路５２の内部動作を円滑化するため、ＡＡＣ領域のアドレス空間の最大値は、２０４８ｂｉｔ単位で規定され、ページ領域のアドレス空間の最大値は、上記した４０９６ｂｉｔ×１２８ラインの単位空間の整数倍とされる。
次に、このように確保された各領域(a1,a2)(b)(c) に必要個数のインデックス空間が設定される。なお、任意領域(c) を使用する場合、ＶＤＰ回路５２の内部動作を円滑化するため、二次元データを扱うインデックス空間の水平サイズＨｘは、２５６ｂｉｔの倍数として、任意に設定可能である一方、その垂直サイズは固定値（例えば、２０４８ライン）となっている。
何れにしても、第一と第二のＡＡＣ領域(a1,a2) は、ＶＤＰ回路５２によって、インデックス空間とインデックス番号が自動的に付与されるので、例えば、テクスチャ設定系コマンドのSETINDEXコマンドによって、デコード先をＡＡＣ領域(a) に指定すれば、ＣＧＲＯＭ５５からＣＧデータを読み出すTXLOAD（テクスチャロード）コマンドでは、ＣＧＲＯＭ５５のSourceアドレスと、展開（デコード）後の水平・垂直サイズなどを指定するだけで足りることになる。そこで、本実施例では、予告演出時などに一時的に出現するキャラクタなどの静止画（テクスチャ）や、Ｉストリーム動画については、そのデコード先をＡＡＣ領域(a) にしている。
このＡＡＣ領域(a) は、いずれも、メモリキャッシュ機能が付与されているので、例えば、ＣＧＲＯＭ５５の同一のテクスチャを複数回、ＡＡＣ領域(a) に読み出すような場合には、二度目以降は、ＡＡＣ領域(a) にキャッシュされているデコードデータが活用可能となり、余分なREADアクセスとデコード処理が抑制可能となる。もっとも、ＡＡＣ領域(a) を使い切った場合には、古いデータが自動的に破壊されるので、本実施例では、ＡＡＣ領域(a) を使用する場合、原則として第一ＡＡＣ領域(a1)を使用することとし、繰り返し使用する特定のテクスチャだけを第二ＡＡＣ領域(a2)に取得するようにしている。
繰り返し使用するテクスチャとして、例えば、所定の予告演出時に繰り返し出現するキャラクタや、背景画面を静止画で構築する場合の背景画などを例示することができる。このような場合、テクスチャ設定系コマンドのSETINDEXコマンドによって、デコード先を第二ＡＡＣ領域(a2)に設定し、TXLOADコマンドによって、キャラクタや背景画などのテクスチャを第二ＡＡＣ領域(a2)にデコードした後は、第二ＡＡＣ領域(a2)を使用しないことで、デコード結果を保護する。
そして、その後、SETINDEXコマンドによって、デコード先を第二ＡＡＣ領域(a2)に指定した上で、取得済みのテクスチャを再取得する同一のTXLOADコマンドを実行させると、取得済みのテクスチャがキャッシュヒットするので、ＣＧＲＯＭ５５へのREADアクセスと、デコード処理に要する時間を削除することができる。後述するように、このようなキャッシュヒット機能は、プリロード領域に先読みされたプリロードデータでも発揮されるが、プリロード領域でキャッシュヒットするプリロードデータは、デコード前の圧縮データであるのに対して、ＡＡＣ領域でキャッシュヒットするのはデコード後の展開データである点に意義がある。
ところで、テクスチャ（texture ）とは、一般に、物の表面の質感・手触りなどを指す概念であるが、本明細書では、静止画を構成するスプライト画像データや、動画一フレームを構成する画像データや、三角形や四角形などの描画プリミティブ（primitive ）に貼り付ける画像データだけでなく、デコード後の画像データも含む概念として使用している。そして、内蔵ＶＲＡＭ７１の内部で、画像データをコピーする（以下、便宜上、移動と称する）場合には、テクスチャ設定系コマンドのSETINDEXコマンドによって、移動元の画像データをテクスチャとして設定した上で、SPRITEコマンドを実行することになる。
なお、SPRITEコマンドの実行により、移動元のSource画像データが、形式上は、図１８（ｃ）に示す仮想描画空間に描画されるが、表示装置に実際に描画される仮想描画空間内の描画領域と、フレームバッファとなるインデックス空間との対応関係を、予め環境設定コマンド（SETDAVR ，SETDAVF ）や、テクスチャ設定系コマンド（SETINDEX）によって設定しておけば、例えば、SPRITEコマンドによる仮想描画空間への描画により、所定のインデックス空間（フレームバッファ）には、移動元のSource画像データが描画されることになる（図１８（ｃ）参照）。
何れにしても、本実施例では、内蔵ＶＲＡＭ７１が、ＡＡＣ領域(a1,a2) とページ領域(b) と任意領域(c) に大別され、各々に、適当数のインデックス空間を確保することができ、各インデックス空間は、各領域(a)(b)(c) ごとに独立のインデックス番号によって特定される。インデックス番号は、例えば、１バイト長であり、（内部回路によって自動付与されるＡＡＣ領域(a) を除いた）ページ領域(b) と任意領域(c) については、０～２５５の範囲で演出制御ＣＰＵ６３が、インデックス番号を自由に付与することができる。
そこで、本実施例では、図１８（ａ）に示す通り、表示装置ＤＳ１用として、任意領域(c) に、一対のフレームバッファＦＢａを確保して、ダブルバッファ構造の双方に、インデックス番号２５５，２５４を付与している。すなわち、メイン表示装置ＤＳ１用のフレームバッファＦＢａとして、トグル的に切り換えて使用されるインデックス空間２５５と、インデックス空間２５４を確保している。特に限定されないが、このインデックス空間２５５，２５４は、表示装置ＤＳ１の横方向ピクセル数に対応して、水平サイズ１２８０としている。なお、各ピクセルは、ＡＲＧＢ情報３２ｂｉｔで特定されるので、水平サイズ１２８０は、３２×１２８０＝４０９６０ｂｉｔ（２５６ｂｉｔの倍数）を意味する。
また、表示装置ＤＳ２用として、任意領域(c) に、別の一対のフレームバッファＦＢｂを確保して、ダブルバッファ構造の双方にインデックス番号２５２，２５１を付与している。すなわち、サブ表示装置ＤＳ２用のフレームバッファＦＢｂとして、インデックス空間２５２と、インデックス空間２５１を確保している。このインデックス空間２５２，２５１は、表示装置ＤＳ２の横方向ピクセル数に対応して、水平サイズ４８０としている。この場合も、各ピクセルは、ＡＲＧＢ情報３２ｂｉｔで特定されるので、水平サイズ４８０は、３２×４８０＝１５３６０ｂｉｔ（２５６ｂｉｔの倍数）を意味する。
なお、フレームバッファＦＢａ，ＦＢｂを任意領域(c) に確保するのは、任意領域(c) には、３２バイト（＝２５６ｂｉｔ＝８ピクセル分）の倍数として、任意の水平サイズに設定することができ、上記のように、表示装置ＤＳ１，ＤＳ２の水平ピクセル数に一致させれば、確保領域に無駄が生じないからである。一方、ページ領域(b) には、１２８ピクセル×１２８ラインの単位空間の整数倍の水平／垂直サイズしか設定できない。
但し、任意領域（ｃ）に確保される二次元のインデックス空間は、その垂直サイズが固定値（例えば、２０４８ライン）となっている。そのため、フレームバッファＦＢａにおいて、水平サイズ１２８０×垂直サイズ１０２４の領域だけが、メイン表示装置ＤＳ１にとって有効データ領域となる。この点は、サブ表示装置ＤＳ２についても同様であり、フレームバッファＦＢｂにおいて、水平サイズ４８０×垂着サイズ８００の領域だけが、サブ表示装置ＤＳ２にとって有効データ領域となる（図１８（ｃ），図２６（ｅ）参照）。
上記の点は更に後述するが、何れにしても、フレームバッファＦＢａ，ＦＢｂは、描画回路７６にとっての描画領域として、各ダブルバッファ（255/254 ，252/251 ）が交互に使用され、また、表示回路７４Ａ，７４Ｂにとっての表示領域として、各ダブルバッファ（255/254 ，252/251 ）が交互に使用される。なお、本実施例では、表示ピクセルの深度情報を記憶するＺバッファを使用しないので欠番（２５３）が生じるが、Ｚバッファを使用する場合には、任意領域(c) におけるインデックス番号２５３，２５０のインデックス空間２５３，２５０が、表示装置ＤＳ１と表示装置ＤＳ２のためのＺバッファとなる。
また、本実施例では、フレームバッファＦＢａ，ＦＢｂが確保された任意領域(c) に、追加のインデックス空間（メモリ領域）を確保する場合には、０から始まるインデック番号を付与するようにしている。何ら限定されないが、本実施例では、キャラクタやその他の静止画で構成された演出画像を、必要に応じて、適宜な回転姿勢で表示画面の一部に出現させる予告演出用の作業領域として、任意領域(c) に、インデックス空間（０）を確保している。
但し、作業領域の使用は必須ではなく、また、任意領域(c) に代えて、ページ領域(b) に作業領域としてのインデックス空間を確保しても良い。ページ領域(b) を使用すれば、水平サイズ１２８（＝４０９６ｂｉｔ）×垂直サイズ１２８の正方形状の単位空間の倍数寸法のインデックス空間を確保できるので、小型の演出画像を扱うには好適である。
ところで、本実施例では、背景画も含め動画で構成されており、画像演出は、ほぼ動画のみで実現されている。特に、変動演出時には、多数（通常１０個以上）の動画が同時に描画されている。これらの動画は、何れも、一連の動画フレームとして、圧縮状態でＣＧＲＯＭ５５に格納されているが、Ｉフレームのみで構成されたＩストリーム動画と、ＩフレームとＰフレームとで構成されたＩＰストリーム動画とに区分される。ここで、Ｉフレーム（Intra coded frame ）とは、他画面とは独立して、入力画像をそのまま圧縮するフレームを意味する。一方、Ｐフレーム（Predictive coded frame）とは、前方向予測符号化を行うフレームを意味し、時間的に過去に位置するＩフレームまたはＰフレームが必要となる。
そこで、本実施例では、ＩＰストリーム動画については、旧データの破壊が懸念されるＡＡＣ領域(a) ではなく、ページ領域(b) に展開している。すなわち、水平サイズ１２８×垂直サイズ１２８の倍数寸法のインデックス空間を確保可能なページ領域(b) に、多数のインデックス空間（ＩＤＸ０～ＩＤＸＮ）を確保して、一連の動画フレームは、各動画ＭＶｉに対応する、常に同一のインデックス空間ＩＤＸｉを使用してデコードするようにしている。すなわち、動画ＭＶ１はインデックス空間ＩＤＸ１に展開され、動画ＭＶ２はインデックス空間ＩＤＸ２に展開され、以下同様に、動画ＭＶｉはインデックス空間ＩＤＸｉに展開されるよう構成されている。
動画ＭＶｉについて、更に具体的に説明すると、SETINDEXコマンドによって、「ＩＰストリーム動画ＭＶｉのデコード先は、ページ領域(b) におけるインデックス番号ｉのインデックス空間（ｉ）である」と予め指定した上で、ＩＰストリーム動画ＭＶｉの動画一フレームを取得するTXLOADコマンドを実行させている。
すると、TXLOADコマンドが特定するＣＧＲＯＭ５５上の動画一フレーム（一連の動画フレームの何れか）が、先ず、ＡＡＣ領域(a) に取得され、その後、自動的に起動するＧＤＥＣ（グラフィックスデコーダ）７５によって、ページ領域(b) のインデックス空間（ｉ）に、取得した動画一フレームがデコードされて展開されることになる。
一方、本実施例では、Ｉストリーム動画については、静止画と同一扱いとしており、SETINDEXコマンドによって、「Ｉストリーム動画ＭＶｊのデコード先は、第一ＡＡＣ領域(a1)である」と指定して、TXLOADコマンドを実行させる。その結果、動画フレームは第一ＡＡＣ領域(a1)に取得され、その後、自動的に起動するＧＤＥＣ７５が、第一ＡＣＣ領域(a1)にデコードデータを展開している。先に説明した通り、ＡＡＣ領域(a) のインデックス空間は、自動的に生成されるので、インデックス番号を指定する必要はない。なお、インデックス空間に必要となる展開ボリューム、つまり、デコードされたテクスチャ（動画フレーム）の水平サイズと垂直サイズは、展開先がＡＡＣ領域(a) か、ページ領域(b) かに拘らず、TXLOADコマンドによって特定される。
ところで、ＩＰストリーム動画ＭＶｉやＩストリーム動画ＭＶｊは、一般にＮ枚の動画フレーム（ＩフレームやＰフレーム）で構成されている。そのため、TXLOADコマンドでは、例えば、ｋ枚目（１≦ｋ≦Ｎ）の動画フレームが記憶されているＣＧＲＯＭ５５のSourceアドレスと、展開後の水平・垂直サイズなどを指定することになる。何ら限定されないが、静止画を殆ど使用しない実施例では、内蔵ＶＲＡＭ７１のアドレス空間４８Ｍバイトの大部分（３０Ｍバイト程度）をページ領域(b) に割り当てている。そして、静止画を殆ど使用しない実施例では、ＡＡＣ領域として、第一ＡＡＣ領域(a1)だけを確保し、第二ＡＡＣ領域(a2)を確保せず、また、前記したＡＡＣ領域のキャッシュヒット機能も活用しない。
なお、圧縮動画データのデコード処理を高速化するため、専用のＧＤＥＣ（グラフィックスデコーダ）回路を設けることも考えられる。そして、専用のＧＤＥＣ回路をＶＤＰ回路５２に内蔵させれば、Ｎ枚の圧縮動画フレームで構成された圧縮動画データのデコード処理において、動画圧縮データの先頭アドレスをＧＤＥＣ回路に指示すれば足りるので、Ｎ枚の圧縮動画フレームについて、１枚ごとに先頭アドレスを指定する必要がなくなる。
しかし、このような専用のＧＤＥＣ回路を、圧縮アルゴリズム毎に複数個内蔵させるのでは、ＶＤＰ回路５２の内部構成が更に複雑化する。そこで、本実施例では、ソフトウェアＧＤＥＣとし、ＩＰストリーム動画、Ｉストリーム動画、静止画、その他α値などのデータについて、各圧縮アルゴリズムに対応するソフトウェア処理によってデコード処理を実現している。なお、ハードウェア処理とソフトウェア処理の処理時間差は、あまり問題にならず、処理時間が問題になるのは、もっぱら、ＣＧＲＯＭ５５からのアクセス（READ）タイムである。
続いて、図１４（ａ）に戻って説明を続けると、データ転送回路７２は、ＶＤＰ回路内部のリソース（記憶媒体）と外部記憶媒体を、転送元ポート又は転送先ポートとして、これらの間でＤＭＡ（Direct Memory Access）的にデータ転送動作を実行する回路である。図１９は、このデータ転送回路７２の内部構成を、関連する回路構成と共に記載したブロック図である。
図１９に示す通り、データ転送回路７２は、ルータ機能を有する統合接続バスＩＣＭを経由して、ＣＧＲＯＭ５５、ＤＲＡＭ５４、及び、内蔵ＶＲＡＭ７１とデータを送受信するよう構成されている。なお、ＣＧＲＯＭ５５とＤＲＡＭ５４は、ＣＧバスＩＦ部８２や、ＤＭＡＭＩＦ部８３を経由してアクセスされる。
一方、ＣＰＵ回路５１は、データ転送回路７２に内蔵された転送ポートレジスタTR_PORT を経由して、描画回路７６やプリローダ７３にディスプレイリストＤＬを発行している。なお、ＣＰＵ回路５１とデータ転送回路７２は、双方向に接続されているが、ディスプレイリストＤＬの発行時には、転送ポートレジスタTR_PORT は、ディスプレイリストＤＬを構成する一単位のデータを受け入れるデータ書き込みポートとして機能する。なお、転送ポートレジスタTR_PORT の書込み単位（一単位データ長）は、ＣＰＵバス制御部７２ｄのＦＩＦＯ構造に対応して３２ｂｉｔとなる。
図示の通り、演出制御ＣＰＵ６３は、ＣＰＵＩＦ部８１を経由して、転送ポートレジスタTR_PORT をWRITE アクセスできる一方、ＤＭＡＣ回路６０を活用する場合には、ＤＭＡＣ回路６０が、転送ポートレジスタTR_PORT を直接的にWRITE アクセスすることになる。そして、転送ポートレジスタTR_PORT に書込まれた一連の指示コマンド（つまり、ディスプレイリストＤＬを構成する指示コマンド列）は、３２ｂｉｔ単位で、ＦＩＦＯ構造（３２ｂｉｔ×１３０段）のＦＩＦＯバッファを内蔵したＣＰＵバス制御部７２ｄに、自動蓄積されるよう構成されている。
また、このデータ転送回路７２は、３チャンネルＣｈＡ～ＣｈＣの伝送経路で、データの送受信動作を実行しており、ＦＩＦＯ構造（６４ｂｉｔ×Ｎ段）のＦＩＦＯバッファを有するＣｈＡ制御回路７２ａ（Ｎ＝１３０段）と、ＣｈＢ制御回路７２ｂ（Ｎ＝１０２６段）と、ＣｈＣ制御回路７２ｃ（Ｎ＝１３０段）と、を有している。
そして、ＣＰＵバス制御部７２ｄに蓄積された指示コマンド列（ディスプレイリストＤＬ）は、演出制御ＣＰＵ６３によるデータ転送レジスタＲＧｉｊ（各種制御レジスタ７０の一種）への設定値に基づき、描画回路７６か、又はプリローダ７３に転送される。矢印で示す通り、ディスプレイリストＤＬは、ＣＰＵバス制御部７２ｄから、ＣｈＢ制御回路７２ｂのＦＩＦＯバッファを経由して描画回路７６に転送され、ＣｈＣ制御回路７２ｃのＦＩＦＯバッファを経由してプリローダ７３に転送されるよう構成されている。
なお、本実施例では、ＣｈＢ制御回路７２ｂと、ＣｈＣ制御回路７２ｂは、ディスプレイリストＤＬの転送動作に特化されており、ＣＰＵバス制御部７２ｄのＦＩＦＯバッファに蓄積されたデータは、ＣｈＢ制御回路７２ｂか、ＣｈＣ制御回路７２ｃのＦＩＦＯバッファを経由して、各々、ディスプレイリストＤＬの一部として、描画回路７６かプリローダ７３のディスプレイリストアナライザ（Display List Analyzer ）に転送される。
そして、描画回路７６は、転送されたディスプレイリストＤＬに基づいた描画動作を開始する。一方、プリローダ７３は、転送されたディスプレイリストＤＬに基づき、必要なプリロード動作を実行する。プリロード動作によってＣＧＲＯＭ５５のＣＧデータが、ＤＲＡＭ５４に確保されたプリロード領域に先読みされ、TXLOADコマンドなどに関して、テクスチャのSourceアドレスを変更したディスプレイリストＤＬ（以下、書換えリストＤＬ’という）が、ＤＲＡＭ５４に確保されたＤＬバッファ領域ＢＵＦ’に保存される。
一方、ＣＧＲＯＭ５５、ＤＲＡＭ５４、及び、内蔵ＶＲＡＭ７１などの記憶媒体の間のデータ転送には、ＣｈＡ制御回路７２ａと、接続バスアクセス調停回路７２ｅとが機能する。また、インデックステーブルIDXTBLのアドレス情報が必要になる内蔵ＶＲＡＭ７１のアクセス時には、IDXTBLアクセス調停回路７２ｆが機能する。具体的に確認すると、ＣｈＡ制御回路７２ａは、例えば、（ａ）ＣＧＲＯＭ５５の圧縮データを内蔵ＶＲＡＭ７１に転送する場合や、（ｂ）ＣＧＲＯＭ５５の圧縮データをプリロード（先読み）して外付けＤＲＡＭ５４に転送する場合や、（ｃ）プリロード領域の先読みデータを、内蔵ＶＲＡＭ７１に転送する場合に機能する。
ここで、ＣｈＡ制御回路７２ａは、ＣｈＢ制御回路７２ｂやＣｈＣ制御回路７２ｃと並行して動作可能に構成されており、上記した（ａ）～（ｃ）の動作は、ディスプレイリストＤＬの発行動作（図２６のＳＴ８，図２３のＰＴ１１）や、書換えリストＤＬ’の転送動作（図２３のＰＴ１０）と並行して実行可能となる。また、ＣｈＢ制御回路７２ｂとＣｈＣ制御回路７２ｃも、同時実行可能であり、例えば、ＣｈＢ制御回路７２ｂが機能する図２３のステップＰＴ１０の処理と、ＣｈＣ制御回路７２ｃが機能するステップＰＴ１１の処理は並行して実行可能である。但し、転送ポートレジスタTR_PORT は単一であるので、何れか一方（７２ｂ／７２ｃ）が転送ポートレジスタTR_PORT を使用しているタイミングでは、他方（７２ｃ／７２ｂ）は、転送ポートレジスタTR_PORT をアクセスすることはできない。
なお、ＣｈＡ制御回路７２ａの動作時に、接続バスアクセス調停回路７２ｅは、統合接続バスＩＣＭを経由する各記憶素子（ＣＧＲＯＭ５５、ＤＲＡＭ５４）とのデータ伝送を調停（Arbitration ）している。一方、IDXTBLアクセス調停回路７２ｆは、インデックステーブルIDXTBLに基づいてＣｈＡ制御回路７２ａを制御することで、内蔵ＶＲＡＭ７１とのデータ交信を調停している。なお、プリローダ７３が機能する実施例の場合、ＤＲＡＭ５４のＤＬバッファ領域ＢＵＦ’に保存された書換えリストＤＬ’は、接続バスアクセス調停回路７２ｅと、ＣｈＢ制御回路７２ｂを経由して描画回路７６に転送されることになる（図２４（ｂ）参照）。
上記の通り、本実施例のデータ転送回路７２は、各種の記憶リソース（Resource）から任意に選択されたデータ転送元と、各種の記憶リソース（Resource）から任意に選択されたデータ転送先との間で、高速のデータ転送を実現している。図１９から確認される通り、データ転送回路７２が機能する記憶リソースには、内蔵ＶＲＡＭ７１だけでなく、ＣＰＵＩＦ部５６、ＣＧバスＩＦ部８２、ＤＲＡＭＩＦ部８３を経由する外部デバイスも含まれる。
そして、ＣＧＲＯＭ５５から１回に取得すべきデータ量（メモリシーケンシャルREAD）のように、ＣｈＡ制御回路７２ａが機能する外部デバイスとのデータ転送量は、ＣｈＢ制御回路７２ｂやＣｈＣ制御回路７２ｃが機能するディスプレイリストＤＬの場合と比較して膨大であり、互いに、データ転送量が大きく相違する。
ここで、これら各種のデータ転送について、単位データ量や総転送データ量を、細かく設定可能に構成することも考えらえるが、これでは、ＶＤＰ内部の制御動作が煩雑化し、円滑な転送動作が阻害される。そこで、本実施例では、データ転送の最低データ量Ｄｍｉｎを一意に規定すると共に、総転送データ量を、最低データ量ＤＴｍｉｎの整数倍となるよう制限することで、高速で円滑なデータ転送動作を実現している。特に限定されないが、実施例のデータ転送回路７２では、最低データ量Ｄｍｉｎ（単位データ量）を、２５６バイトとし、総転送データ量を、この整数倍に制限することにしている。
したがって、３２ｂｉｔ毎にＣＰＵバス制御部７２ｄのＦＩＦＯバッファに蓄積されたディスプレイリストＤＬの指示コマンド列は、その総量が最低データ量Ｄｍｉｎに達したタイミングで、ＣｈＢ制御回路７２ｂやＣｈＣ制御回路７２ｂに転送され、各々のＦＩＦＯバッファに蓄積されることになる。
ディスプレイリストＤＬは、一連の指示コマンドで構成されているが、本実施例では、転送ポートレジスタTR_PORT の書込み単位（３２ｂｉｔ）に対応して、ディスプレイリストＤＬは、コマンド長が、３２ｂｉｔの整数Ｎ倍（Ｎ＞０）の指示コマンドのみで構成されている。したがって、データ転送回路７２を経由して、ディスプレイリストＤＬの指示コマンドを受ける描画回路７６やプリローダ７３は、素早く円滑にコマンド解析処理（DL analyze）を開始することができる。なお、３２ｂｉｔの整数Ｎ倍のコマンド長は、その全てが有意ビットとは限らず、無意ビット(Don't care bit)も含んで、３２ｂｉｔの整数Ｎ倍という意味である。
次に、プリローダ７３について説明する。先に概略説明した通り、プリローダ７３は、データ転送回路７２（ＣｈＣ制御回路７２ｂ）から転送されたディスプレイリストＤＬを解釈して、TXLOADコマンドが参照しているＣＧＲＯＭ５５上のＣＧデータを、予め、ＤＲＡＭ５４のプリロード領域に転送する回路である。また、プリローダ７３は、このTXLOADコマンドに関し、ＣＧデータの参照先を、転送後のアドレスに書換えた書換えリストＤＬ’を、ＤＲＡＭ５４のＤＬバッファＢＵＦ’に記憶する。なお、ＤＬバッファＢＵＦ’や、プリロード領域は、ＣＰＵリセット後の初期処理時（図２６のＳＴ３）に、予め確保されている。
そして、書換えリストＤＬ’は、描画回路７６の描画動作の開始時に、データ転送回路７２の接続バスアクセス調停回路７２ｅや、ＣｈＢ制御回路７２ｂを経由して、描画回路７６のディスプレイリストアナライザ（DL Analyzer ）に転送される。そして、描画回路７６は、書換えリストＤＬ’に基づいて、描画動作を実行する。したがって、TXLOADコマンドなどに基づき、本来は、ＣＧＲＯＭ５５から取得すべきＣＧデータが、プリロード領域に先読みされているプリロードデータとして、ＤＲＡＭ５４のプリロード領域から取得される。この場合、プリロードデータは、上書き消去されない限り、繰り返し使用可能であり、プリロード領域にキャッシュヒットしたプリロードデータは、繰り返し再利用される。
本実施例では、十分な記憶容量を有する外付けＤＲＡＭ５４にプリロード領域を設定しているので、上記のキャッシュヒット機能が有効に機能する。また、外付けＤＲＡＭ５４の記憶容量が大きいので、例えば、複数フレーム分のＣＧデータを一気にプリロードする多重プリロードも可能である。すなわち、プリローダ７３の動作期間に関し、ＣＧデータの先読み動作を含んだ一連のプリロード動作の動作期間を、ＶＤＰ回路５２の間欠動作時の動作周期δの整数倍の範囲内で、適宜に設定することで多重プリロードが実現される。
但し、以下の説明では、便宜上、多重プリロードのない実施例について説明するので、実施例のプリローダ７３は、一動作周期（δ）の間に、一フレーム分のプリロード動作を完了することにする。なお、図２６に関し後述するように、本実施例では、ＶＤＰ回路５２の間欠動作時の動作周期δは、表示装置ＤＳ１の垂直同期信号の２倍周期である１／３０秒である。
次に、描画回路７６は、データ転送回路７２を経由して転送されたディスプレイリストＤＬや書換えリストＤＬ’の指示コマンド列を順番に解析して、グラフィックスデコーダ７５やジオメトリエンジン７７などと協働して、ＶＲＡＭ７１に形成されたフレームバッファに、各表示装置ＤＳ１，ＤＳ２の一フレーム分の画像を描画する回路である。
上記の通り、プリローダ７３を機能させる実施例では、書換えリストＤＬ’のＣＧデータの参照先は、ＣＧＲＯＭ５５ではなく、ＤＲＡＭ５４に設定されたプリロード領域である。そのため、描画回路７６による描画の実行中に生じるＣＧデータへのシーケンシャルアクセスを迅速に実行することができ、動きの激しい高解像度の動画についても問題なく描画することができる。すなわち、本実施例によれば、ＣＧＲＯＭ５５として、安価なＳＡＴＡモジュールを活用しつつ、複雑高度な画像演出を実行することができる。
ところで、プリローダ７３を機能させるか否かに拘らず、ディスプレイリストＤＬや書換えリストＤＬ’の転送時に、仮にデータ化けが発生しても、描画回路７６は、これを検出することはできない。また、ノイズなどの影響で、描画回路７６がフリーズして、内蔵ＶＲＡＭ７１のREAD／WRITE アクセスが異常停止することも有り得る。そこで、本実施例では、描画回路７６が不合理な指示コマンド（analyze 不能のビット並び）を検出した場合や、一定期間、内蔵ＶＲＡＭ７１に対してREAD／WRITE アクセスがない場合には、描画異常割込みを発生させるよう構成されている（描画異常割込みが許可状態）。なお、この点は、図２６（ｄ）に関して後述する。
次に、図１８に関して説明した通り、ＶＲＡＭ７１の任意領域(c) に確保されたフレームバッファＦＢは、描画領域と読出領域に区分されたダブルバッファであり、２つの領域を、交互に用途を切り替えて使用する。また、本実施例では、２つの表示装置ＤＳ１，ＤＳ２が接続されているので、図１８に示す通り、２区画のフレームバッファＦＢａ／ＦＢｂが確保されている。したがって、描画回路７６は、表示装置ＤＳ１用のフレームバッファＦＢａの描画領域（書込み領域）に、一フレーム分の画像データを描画すると共に、表示装置ＤＳ２用のフレームバッファＦＢａの描画領域（書込み領域）に、一フレーム分の画像データを描画することになる。なお、描画領域に、画像データが書込まれているとき、表示回路７４は、他方の読出領域（表示領域）の画像データを読み出して、各表示装置ＤＳ１，ＤＳ２に出力する。
表示回路７４は、フレームバッファＦＢａ，ＦＢｂの画像データを読み出して、最終的な画像処理を施した上で出力する回路である（図２０）参照）。最終的な画像処理には、例えば、画像を拡大／縮小するスケーラのスケーリング処理、微妙なカラー補正処理、画像全体の量子化誤差が最小化するディザリング処理が含まれている。そして、これらの画像処理を経たデジタルＲＧＢ信号（合計２４ｂｉｔ）が、水平同期信号や垂直同期信号と共に出力される。図２０に示す通り、本実施例では、上記の動作を並列的に実行する３系統の表示回路Ａ／Ｂ／Ｃが設けられており、各表示回路７４Ａ～７４Ｃは、各々に対応するフレームバッファＦＢａ／ＦＢｂ／ＦＢｃの画像データを読み出して、上記の最終画像処理を実行する。但し、本実施例では、表示装置は２個であるので、フレームバッファＦＢｃは確保されておらず、表示回路７４Ｃが機能することもない。
この動作に関連して、この実施例の出力選択部７９は、表示回路７４Ａの出力信号を、ＬＶＤＳ部８０ａに伝送し、表示回路７４Ｂの出力信号を、ＬＶＤＳ部８０ｂに伝送している（図２０）。そして、ＬＶＤＳ部８０ａは、画像データ（合計２４ｂｉｔのデジタルＲＧＢ信号）をＬＶＤＳ信号に変換して、クロック信号を伝送する一対を加えて、全五対の差動信号としてメイン表示装置ＤＳ１に出力している。なお、メイン表示装置ＤＳ１には、ＬＶＤＳ信号の変換受信部ＲＶが内蔵されており、ＬＶＤＳ信号からＲＧＢ信号を復元して、表示回路７４Ａの出力に対応する画像を表示している。
この点は、ＬＶＤＳ部８０ｂも同様であり、各８ｂｉｔのデジタルＲＧＢ信号の合計２４ｂｉｔについて、クロック信号を伝送する一対を加えて、全五対の差動信号として変換受信部ＲＶに出力し、サブ表示装置ＤＳ２が変換受信部ＲＶから受ける合計２４ｂｉｔのＲＧＢ信号による画像表示を実現している。そのため、サブ表示装置ＤＳ２と、メイン表示装置ＤＳ１は、２８＊２８＊２８の解像度を有することになる。
なお、必ずしもＬＶＤＳ信号とする必要は無く、例えば伝送距離が短い場合には、デジタルＲＧＢ信号を、デジタルＲＧＢ部８０ｃを経由して、そのまま表示装置に伝送するか、或いは、伝送距離が長い場合には、デジタルＲＧＢ信号を、変換送信部ＴＲ’において、Ｖ－Ｂｙ－ｏｎｅ（登録商標）信号に変換して変換受信部ＲＶ’に伝送した後、変換受信部ＲＶ’においてデジタルＲＧＢ信号に戻すのも好適である。なお、図２０の破線は、この動作態様を示しているが、出力選択部７９の動作を適宜に設定することで、表示回路７４Ａ～７４Ｃの何れの出力信号であっても上記の動作が可能となる。
ところで、本実施例の場合、各表示回路７４Ａ～７４Ｂには、表示タイミングに対して、表示データの生成が間に合わなかったUnderrun異常をカウントするアンダーランカウンタＵＲＣＮＴａ～ＵＲＣＮＴｃが設けられている（図２０参照）。そして、このアンダーランカウンタＵＲＣＮＴａ～ＵＲＣＮＴｃのカウンタ値は、アンダーラン異常が発生するとVBLANK毎に自動的に加算されるよう構成されている。
次に、ＳＭＣ部７８（Serial Management Controller）は、ＬＥＤコントローラとＭｏｔｏｒコントローラとを内蔵した複合コントローラである。そして、外部基板に搭載したＬＥＤ／Ｍｏｔｏｒドライバ（シフトレジスタを内蔵するドライバＩＣ）に対して、クロック信号に同期してＬＥＤ駆動信号やモータ駆動信号を出力する一方、適宜なタイミングで、ラッチパルスを出力可能に構成されている。
上記したＶＤＰ回路５２の内部回路及びその動作に関し、内部回路が実行すべき動作内容は、演出制御ＣＰＵ６３が、制御レジスタ群７０に設定する動作パラメータ（設定値）で規定され、ＶＤＰ回路５２の実行状態は、制御レジスタ群７０の動作ステイタス値をREADすることで特定できるようになっている。制御レジスタ群７０は、演出制御ＣＰＵ６３のメモリマップ上、１Ｍバイト程度のアドレス空間（０～ＦＦＦＦＦＨ）にマッピングされた多数のＶＤＰレジスタＲＧｉｊを意味し、演出制御ＣＰＵ６３は、ＣＰＵＩＦ部８１を経由して動作パラメータのWRITE （設定）動作と、動作ステイタス値のREAD動作を実行するようになっている（図１４（ｂ）参照）。
制御レジスタ群７０（ＶＤＰレジスタＲＧｉｊ）には、割り込み動作などシステム動作に関する初期設定値が書込まれる「システム制御レジスタ」と、内蔵ＶＲＡＭにＡＡＣ領域(a) やページ領域(b) を確定する共に、インデックステーブルIDXTBLを構築又は変更などに関する「インデックステーブルレジスタ」と、演出制御ＣＰＵ６３とＶＤＰ回路５２の内部回路との間のデータ転送回路７２によるデータ転送処理に関する設定値などが書込まれる「データ転送レジスタ」と、グラフィックスデコーダ７５の実行状況を特定する「ＧＤＥＣレジスタ」と、指示コマンドや描画回路７６に関する設定値が書込まれる「描画レジスタ」と、プリローダ７３の動作に関する設定値が書込まれる「プリローダレジスタ」と、表示回路７４の動作に関する設定値が書込まれる「表示レジスタ」と、ＬＥＤコントローラ（ＳＭＣ部７８）に関する設定値が書込まれる「ＬＥＤ制御レジスタ」と、Ｍｏｔｏｒコントローラ（ＳＭＣ部７８）に関する設定値が書込まれる「モータ制御レジスタ」と、音声回路ＳＮＤに関する設定値が書込まれる「音声制御レジスタＳＲＧ」と、が含まれている。但し、本実施例では、音声回路ＳＮＤを活用していない。
何れにしても、以下の説明では、制御レジスタ群７０に含まれる一又は複数のレジスタＲＧｉｊを、上記した個別名称で呼ぶ場合と、ＶＤＰレジスタＲＧｉｊと総称することがあるが、何れにしても、演出制御ＣＰＵ６３は、所定のＶＤＰレジスタＲＧｉｊに、適宜な設定値を書込むことで、ＶＤＰ回路５２の内部動作を制御している。具体的には、演出制御ＣＰＵ６３は、適宜な時間間隔で更新するディスプレイリストＤＬと、所定のＶＤＰレジスタＲＧｉｊへの設定値に基づいて、所定の画像演出を実現している。なお、この実施例では、ランプ演出やモータ演出も含め、演出制御ＣＰＵ６３が担当するので、ＶＤＰレジスタＲＧｉｊには、ＬＥＤ制御レジスタやモータ制御レジスタも含まれる。
続いて、上記したＣＰＵ回路５１とＶＤＰ回路５２とを内蔵した複合チップ５０によって実現される、画像演出、音声演出、モータ演出、及び、ランプ演出の統一的な演出制御動作について説明する。
本実施例の場合、複合チップ５０の動作は、電源投入や異常リセットによるパワーオンリセット動作（図２１（ａ）参照）によって開始され、初期設定プログラム（ブートプログラム）Ｐｉｎｉｔによる初期設定処理（ＳＰ１～ＳＰ９）を経て、演出制御プログラムＭａｉｎ及び割込み処理プログラム（ベクタハンドラ）Ｖｏｐｔによるメイン制御処理（ＳＰ１０）に移行するよう構成されている。メイン制御処理については、図２３（ａ）に、その導入部の処理内容が記載されており、本体部の処理内容が図２６（ａ）に記載されている。なお、図２３のステップＳＰ２７の処理は、図２６（ａ）のステップＳＴ１～ＳＴ３の処理を含んでいる。
以上を踏まえて、パワーオンリセット動作について図２１（ａ）に基づいて説明する。電源投入時など、システムリセット信号ＳＹＳが所定の期間（アサート期間）Ｌレベルを維持すると、全ての動作制御レジスタＲＥＧや、全てのＶＤＰレジスタＲＧｉｊは、所定のデフォルト値に自動設定される。そして、その後、システムリセット信号ＳＹＳがＨレベル（ネゲートレベル）に変化すると、本実施例では、最初に、アドレス空間ＣＳ０の先頭番地からの３２ｂｉｔデータが、演出制御ＣＰＵ６３のプログラムカウンタＰＣに設定され、これに続く３２ｂｉｔデータが、スタックポインタＳＰに設定されるよう構成されている。なお、図１６や図２２（ｃ）では、プログラムカウンタＰＣやスタックポインタＳＰの初期値を記憶するメモリの先頭領域をベクタテーブルＶＥＣＴと称している。
図２１（ｂ）に示す通り、このベクタテーブルＶＥＣＴには、優先度と割込み要因などを特定するベクタ番号と、アドレス情報とが対応して記憶されている。ベクタ番号は、その番号が小さいほど優先度が高いが、例えば、ベクタ番号１１は、マスク不能割込み（ＮＭＩ）であって、アドレス情報として、ＮＭＩ割込み時に実行される割込み処理プログラムの先頭アドレスが記憶されている。また、ベクタ番号６４は、ＶＤＰからの内部割込み（VDP_IRQ0）であって、アドレス情報として、VDP_IRQ0割込み時に実行される割込み処理プログラムの先頭アドレスが記憶されている。
割込み優先度は、図２３（ｄ）に示す通りであるので、ベクタ番号６４より小さいベクタ番号の欄には、制御コマンド受信割込みIRQ_CMD と、２０μＳタイマ割込みと、１ｍＳタイマ割込みについて、割込み処理プログラムの先頭アドレスが各々記憶されていることになる。一方、ベクタ番号６４より大きいベクタ番号の欄には、VDP_IRQ1より優先度が低い割込み処理プログラム（IRQ_SND ，IRQ_RTC など）の先頭アドレスが各々記憶されている。
また、ベクタテーブルＶＥＣＴにおいて、ベクタ番号０とベクタ番号１は、パワーオンリセット時にＣＰＵのプログラムカウンタと、スタックポインタに自動設定されるべき、設定値が規定されている。図２１（ｂ）に示す通り、この実施例では、パワーオンリセット時（リセットアサート期間）の内部動作として、４バイトデータ「＊＊＊＊」が、プログラムカウンタＰＣに設定され、４バイトデータ「＋＋＋＋」がスタックポインタＳＰに設定される。なお、「＊＊＊＊」は、アドレス空間ＣＳ０に不揮発的に記憶されている初期設定プログラムＰｉｎｉｔ（図２１のＳＰ１～ＳＰ９）の先頭アドレス値であり、「＋＋＋＋」は、内蔵ＲＡＭ５９に確保された、ＬＩＦＯ（Last-In First-Out ）方式で機能するスタック領域の先端又は終端のアドレス値である。
なお、本実施例では、レジスタバンクＲＢｉを有効活用するので、割込み処理時に、スタック領域が消費されることなく、それほどのメモリ容量は必要とされない。すなわち、本実施例では、スタック領域は、専ら、関数処理や、サブルーチン処理において活用される。
以上の動作の結果、その後、演出制御ＣＰＵ６３は、アドレス値「＊＊＊＊」以降に記載された初期設定プログラムＰｉｎｉｔを実行することになる。但し、アドレス空間ＣＳ０のメモリREAD動作は、バスステートコントローラ６６（図１５）の動作を規定する動作制御レジスタＲＥＧのデフォルト値（初期値）に基づいて実行される。この動作制御レジスタＲＥＧの初期値は、リセットアサート期間（システムリセット信号ＳＹＳがＬレベルを維持する図４（ｄ）に示す期間）に自動的に設定される値であり、アドレス空間ＣＳ０を、如何なるメモリデバイスで構成しても、問題なくREADアクセスできるよう、最遅READアクセス動作（デフォルトアクセス動作）に設定されている。
そこで、このデフォルトアクセス動作を、最適なアクセス動作に変更するべく、最初に、アドレス空間ＣＳ０に対するバスステートコントローラ６６（図１５）の動作を規定する所定の動作制御レジスタＲＥＧに最適値を設定する（ＳＰ１）。すなわち、初期設定プログラムＰｉｎｉｔ（ＳＰ１～ＳＰ９）、演出制御プログラムＭａｉｎＢ（ＳＰ１０）、定数データなどを格納したＰＲＯＭ５３をアクセスする場合のメモリREAD動作を、メモリデバイスに合わせて最適化するべく、バス幅やページアクセスの有無を設定すると共に、チップセレク信号ＣＳ０や、READ制御信号や、WRITE 制御信号その他の動作タイミングを最適設定する（図２７参照）。
以上の設定の結果、ステップＳＰ２以降の処理は、アドレス空間ＣＳ０に記憶されているプログラムを、最適にメモリREADして実行されることになる。そこで、次に、演出制御ＣＰＵ６３が、ＶＤＰレジスタＲＧｉｊをアクセスする場合のREAD／WRITE アクセス動作を最適化するべく、ＶＤＰレジスタＲＧｉｊに対するバスステートコントローラ６６（図１５）の動作を規定する所定の動作制御レジスタＲＥＧに最適値を設定する（ＳＰ２）。
先に説明した通り、本実施例では、ＶＤＰレジスタＲＧｉｊは、演出制御ＣＰＵ６３のアドレス空間ＣＳ７に位置付けられているので、チップセレク信号ＣＳ７や、その他の制御信号の動作タイミングを最適設定するべく所定の動作制御レジスタＲＥＧに所定値を書込むことになる。
続いて、特定のＶＤＰレジスタＲＧｉｊのレジスタ値を読み出して、その値が所定値（デバイスコード）か否かを判定する（ＳＰ３）。これは、ＶＤＰ回路５２のシステムクロックが安定化したことの確認判定である。すなわち、ＶＤＰ回路５２は、PLLREF端子に供給される発振器ＯＳＣ２の発振出力に基づいて動作するが、このＶＤＰ回路５２が、ＣＰＵ回路５１からの指令（つまり、ＶＤＰレジスタＲＧｉｊへの設定など）を正常に受け付け可能か否かの判定である。
そして、デバイスコードの読出し処理（ＳＰ３）によって、システムクロックが安定化したことが確認できれば、その後は、ＶＤＰ回路５２の正常動作を期待できるので、所定のＶＤＰレジスタＲＧｉｊに対する設定処理を実行する（ＳＰ４～ＳＰ６）。具体的には、先ず、演出制御ＣＰＵ６３からＶＤＰレジスタＲＧｉｊをアクセスする場合のエンディアン設定（ビッグ／リトル）や、データバス幅を設定する（ＳＰ４）。
なお、本実施例では、設定値の最上位ビット(Most significant Bit)を、ＶＤＰレジスタＲＧｉｊの最上位ビットに格納するビックエンディアンに設定し、データ３２バス幅を３２ｂｉｔに設定するが、これらの設定値が、仮に、デフォルト値と同じであれば、これらの設定処理を省略することもできる（以下の処理も同様）。
次に、ＶＤＰ回路からＣＰＵ回路への内部割込み（VDP_IRQ0，VDP_IRQ1，VDP_IRQ2，VDP_IRQ3）について、割込み有意レベル（Ｈ／Ｌ）を設定し、PLLREF端子（図１４（ａ）参照）へのクロック信号（リファレンスクロック）に基づいてＤＤＲ（ＤＲＡＭ５４）を機能させる旨を設定する（ＳＰ４）。なお、PLLREF端子に、発振器ＯＳＣ２のリファレンスクロックが供給されることは図１４（ａ）に関して説明した通りである。
続いて、図１６に示すメモリマップを実現するべく、アドレス空間ＣＳ１～ＣＳ６を定義する（ＳＰ５）。先に説明した通り、アドレス空間ＣＳ３は、音声プロセッサ２７の内部レジスタに付与され、アドレス空間ＣＳ４は、ＲＴＣ３８の内部レジスタやＳＲＡＭ３９のアドレス空間に付与され、アドレス空間ＣＳ５は、外付けＤＲＡＭ（ＤＤＲ）５４に付与され、アドレス空間ＣＳ６は、内蔵ＣＰＵのワークメモリ５７に付与される。
なお、ＶＤＰレジスタＲＧｉｊが、アドレス空間ＣＳ７に割り当てられることは固定的に規定されているので、アドレス空間ＣＳ７の定義処理は不要である。また、アドレス空間ＣＳ０は、ＣＰＵ回路５１のメモリマップ０ｘ０００００００００番地以降であることは予め固定的に規定されており、この規定を前提として、アドレス空間ＣＳ０が、ＣＧＲＯＭ５５に確保されているか、その他のメモリデバイスに付与されるかは、HBTSL 端子のＨ／Ｌレベルで規定される。
先に説明した通り、本実施例では、HBTSL 端子＝Ｌとなっており、ＣＧＲＯＭ５５以外にアドレス空間ＣＳ０が定義されていることが示されている。そして、ＣＧＲＯＭ５５以外である制御メモリ５３の具体的なバス幅や、最適なアクセス動作については、ステップＳＰ１において設定済みであるので、アドレス空間ＣＳ０についても、ステップＳＰ５の処理は不要である。
続いて、ステップＳＰ５の処理で定義されたアドレス空間ＣＳ１～ＣＳ６について、各アドレス空間ＣＳｉをアクセスする場合のバス幅やページアクセスの有無について、所定の動作制御レジスタＲＥＧに所定値を書込む（ＳＰ６）。また、チップセレク信号ＣＳｉその他を最適設定するべく、所定の動作制御レジスタＲＥＧに所定値を書込む（ＳＰ６）。これらの処理は、ステップＳＰ１やＳＰ２の処理と同様の内容であり、バスステートコントローラ６６（図１５）の動作を規定する動作制御レジスタへの書込み処理によって、チップセレク信号ＣＳｉ、READ制御信号、WRITE 制御信号、その他の動作タイミングが最適に設定される。
続いて、ＷＤＴ回路５８にクリア信号を出力することで、異常リセットを回避する（ＳＰ７）。これは、電源投入後、ＷＤＴ回路５８が自動的に動作を開始することを考慮したものであり、この後も、繰り返し同様の処理が実行される。なお、ステップＳＰ９の処理は、サブルーチンＳＰ７として制御メモリ５３に格納されているが、ステップＳＰ９の終了時までは、制御メモリ５３のサブルーチンＳＰ７が呼び出され、ステップＳＰ９の終了後は、外付けＤＲＡＭ５４に転送された別のサブルーチンＳＰ７’が呼び出されて実行される。
続いて、アドレス空間ＣＳ０に格納されているプログラムやデータのうち、図２１（ｂ）や図２２（ｃ）に示すベクタハンドラＶｏｐｔ（割込み処理プログラム）、エラー復帰処理プログラムＰｉｒａｍ、演出制御プログラムＭａｉｎＢ、初期値有り変数Ｄ、及び、定数データＣを、外付けＤＲＡＭ５４や、内蔵ＲＡＭ５９に転送する（ＳＰ８）。なお、初期値有り変数Ｄとは、所定の変数領域に記憶されている初期値データを意味する。このメモリセクションの初期化処理（ＳＰ８）は、演出制御処理の高速化を図るため、プログラムやデータを転送する処理であり、アクセス速度に劣るＲＯＭへのアクセスを回避するための処理である。
そして、次に、レジスタバンクＲＢｉを使用する旨の設定をする（ＳＰ９）。そのため、その後は、割込み処理時に、レジスタバンクＲＢ０～ＲＢ１４が機能することになり、割込み処理が迅速化されると共に、スタック領域の消費が緩和される。
以上の処理は、アドレス空間ＣＳ０である制御メモリ５３に格納されている「初期設定プログラムＰｉｎｉｔ」の実行によって実現される（図２２（ｃ）参照）。そして、この初期設定プログラムＰｉｎｉｔの実行が終われば、続いて、演出制御プログラムＭａｉｎによるメイン制御処理を実行する（ＳＰ１０）。ここで、メイン制御処理の実行とは、ステップＳＰ８の転送処理によって、制御メモリ５３から外付けＤＲＡＭ５４に転送された「演出制御プログラムＭａｉｎ」の実行を意味する（図２１（ｂ）参照）。
メイン制御処理（演出制御プログラムＭａｉｎ）の具体的な内容については、図２３（ａ）や、図２６（ａ）に基づいて説明するが、それに先行して、メモリセクションの初期化処理（ＳＰ８）について説明する。図２２（ａ）に示す通り、メモリセクションの初期化処理（ＳＰ８）では、最初に複数チャネルのＤＭＡＣを動作停止状態に初期設定する。なお、この処理は、念のための形式的な処理に過ぎない。
以上の処理が終われば、所定チャネルのＤＭＡＣｉを起動させて、制御メモリ５３の記憶されているベクタハンドラＶｏｐｔ（割込み処理プログラム）を、内蔵ＲＡＭ５９に、ノンストップ転送方式（図１７（ｂ３）参照）でＤＭＡ転送する。本実施例では、割込み処理プログラムＶｏｐｔを内蔵ＲＡＭ５９に転送するので、外付けＤＲＡＭ５４の異常時においても、適切な異常対応処理が可能となる。
その後の処理も同じであり、所定チャネルのＤＭＡＣｉを使用して、ノンストップ転送方式で実行され、エラー復帰処理プログラムＰｉｒａｍを内蔵ＲＡＭ５９にＤＭＡ転送する（ＳＰ６２）。本実施例では、エラー復帰処理プログラムＰｉｒａｍを内蔵ＲＡＭ５９に転送するので、エラー復帰処理において、周辺回路を確実にリセット状態にすることができる。例えば、エラー復帰処理プログラムＰｉｒａｍを、内蔵ＲＡＭ５９以外の例えば外付けＤＲＡＭ５４に転送すると、エラー復帰処理時に、外付けＤＲＡＭ５４をリセット処理できないことになる。
次に、演出制御プログラムＭａｉｎを、外付けＤＲＡＭ５４にＤＭＡ転送し（ＳＰ６３）、定数データＣを、外付けＤＲＡＭ５４にＤＭＡ転送する（ＳＰ６４）。定数データには、演出抽選に使用する抽選データや、図２６（ｂ）に示す各種の駆動データテーブルにおける、ランプ駆動データやモータ駆動データが含まれる。また、初期値の有る変数Ｄを、外付けＤＲＡＭ５４にＤＭＡ転送するが（ＳＰ６５）、これら何れも、所定チャネルのＤＭＡＣｉを使用したノンストップ転送方式で実行される。
最後に、外付けＤＲＡＭの変数領域Ｂの先頭にクリアデータを書込む（ＳＰ６６）。この先頭アドレスを、仮にＡＤｂとすると、その後のＤＭＡ転送処理では、転送元アドレスをＡＤｂとし、転送先アドレスをＡＤｂ＋１と初期設定した後、各アドレス値ＡＤｂ，ＡＤｂ＋１をインクリメント処理しつつ、このクリアデータを拡散させることで、変数領域Ｂのクリア処理を実行することになる（ＳＰ６７）。
以上説明したステップＳＰ６１～ＳＰ６６、及びステップＳＰ６７の処理は、何れも、類似の動作であり図２２（ｂ）に示す通りである。すなわち、先ず、所定チャネルのＤＭＡＣｉに関し、ＤＭＡ転送条件として、（１）サイクルスチール転送モード、（２）ノンストップ転送方式を採り、（３）Sourceと Destinationのアドレス値をincrement 更新すると、設定する（ＳＰ６８）。
次に、転送元Sourceアドレスと、転送先Destination アドレスの初期値を設定し（ＳＰ６９）、転送サイズを設定し、割込み禁止などに設定した上で（ＳＰ７０）、ＤＭＡ転送の動作を開始させる（ＳＰ７１）。なお、ステップＳＰ６８～ＳＰ７１の設定は、何れも所定の動作制御レジスタＲＥＧへの設定動作によって実現される。
このメモリセクションの初期化処理では、ＤＭＡ転送終了の割込みを禁止設定しているので（ＳＰ７０）、ＤＭＡ転送の動作を開始させた後は、所定の動作制御レジスタＲＥＧのステイタスフラグを、繰り返しREADアクセスして、ＤＭＡ転送の終了を待つ（ＳＰ７２）。但し、動作終了までの処理時間を考慮して、ＷＤＴ回路５８に対して、クリア信号を繰り返し出力する（ＳＰ７３）。そして、ＤＭＡ転送の終了時には、所定の動作制御レジスタＲＥＧへの設定動作に基づいてＤＭＡＣｉを停止設定する。
続いて、メイン制御処理の動作内容について図２３～図２６に基づいて説明する。先に説明した通り、メイン制御処理については、図２３（ａ）に、その導入部（ＳＰ２０～ＳＰ２７）の処理内容が記載されており、本体部（ＳＴ４～ＳＴ１４）の処理内容が図２６（ａ）に記載されている。なお、図２３のステップＳＰ２７の処理は、図２６（ａ）のステップＳＴ１～ＳＴ３の処理を含んでいる。
図２３（ａ）に示す通り、メイン制御処理（導入部）では、最初に、ＣＧＲＯＭ５５について、そのバス幅やＲＯＭデバイスの種別を特定する（ＳＰ２０）。具体的には、図２４（ａ）に示す通りであり、ＣＧＲＯＭ５５とのインタフェイスを司るＣＧバスの動作状態を特定する所定のＶＤＰレジスタＲＧｉｊ（例えばＣＧバスStatusレジスタ）をREADアクセスして（ＳＰ８０）、ＣＧバスについて動作設定が可能か否かを判定する（ＳＰ８１）。
ここで、ＣＧバスStatusレジスタの値が１であれば、ＣＧバスの内部回路がリセット動作中であることを意味し、ＶＤＰレジスタＲＧｉｊへの設定値を受け付けることができないことを意味する。そこで、ＣＧバスStatusレジスタの値が１から０に変化していることを確認した上で（ＳＰ８１）、ＣＧＲＯＭを構成するメモリデバイスに対応して規定可能なデバイス区間（ＳＰＡ０～ＳＰＡｎ）毎に（１）各デバイス区間ＳＰＡｉの有効／無効、（２）ＲＯＭデバイスの種別、（３）データバス幅などの動作パラメータを、所定のＶＤＰレジスタＲＧｉｊに設定する（ＳＰ８２）。
図２３（ａ）に示す通り、この実施例では、ＣＧＲＯＭ５５を複数領域（デバイス区間）に区分できるようになっており、例えば、デバイス区間（ＳＰＡ０～ＳＰＡｎ）毎に、メモリデバイスや、データバス幅を選択可能に構成されている。メモリデバイスとしては、例えば、（１）本実施例で採用するＳＡＴＡモジュール（ＡＨＳＩ／Ｆ）、（２）パラレルＩ／Ｆ（Interface ）形式を採るメモリ素子、（３）シーケンシャルＩ／Ｆ形式を採るメモリ素子などに大別されるが、大別されたメモリデバイスごとに、メモリデバイスを具体的に選択可能であり、且つ、データバス幅などを任意に規定できるようになっている。
次に、デバイス区間（ＳＰＡ０～ＳＰＡｎ）毎に選択されたメモリデバイスとのメモリREAD動作を最適化するべく、所定の動作パラメータを、所定のＶＤＰレジスタＲＧｉｊに設定する（ＳＰ８３）。動作パラメータには、チップセレクト信号と、その他の制御信号（READ制御信号など）との動作タイミングを規定する設定値が含まれている。また、シーケンシャルＩ／Ｆ形式を採るメモリ素子が選択された場合には、図２４（ｂ）も示す動作を実現するべく、アドレスラッチの出力タイミングや、読出しクロック数なども特定される。
したがって、種類の異なるメモリデバイスを組合せてＣＧＲＯＭ５５を構成することもできる。但し、本実施例では、ＳＡＴＡモジュールだけを使用してＣＧＲＯＭ５５を構成し、デバイス区間（ＳＰＡ０）だけを有効化し、他のデバイス区間（ＳＰＡ１～ＳＰＡｎ）を無効化している。
何れにしても、ステップＳＰ８２～ＳＰ８３の設定処理が終われば、その設定処理の実効化を図るべく、所定のＶＤＰレジスタＲＧｉｊに所定値を書込む（ＳＰ８４）。これは、ＣＧバスの内部回路がステップＳＰ８２～ＳＰ８３の設定処理に対応して動作できるまでに所定の時間を要することを考慮したものであり、内部回路の動作中は、前記したＣＧバスStatusレジスタ（ＳＰ８０参照）の値が０となる。
したがって、その後は、ＣＧバスStatusレジスタを繰り返しREADアクセスして（ＳＰ８５）、Statusレジスタの値が１から０に戻ることを確認して処理を終える（ＳＰ８６）。なお、所定回数の判定に拘らず、Statusレジスタの値が１から０に戻らない場合に、ステップＳＰ６６の処理を終えても良い。但し、その場合ＣＧＲＯＭが正常にアクセスできない状態で遊技処理が始まるので、その後、何れかのタイミングでＷＤＴ回路５８が起動して複合チップ５０が異常リセット状態になる。そして、この場合は、再度、パワーオンリセット動作が実行されることになる。
一方、図２３のステップＳＰ２０の処理が、正常に実行された後は、割込みコントローラＩＮＴＣや、ＤＭＡＣ回路６０や、マルチファンクションタイマユニットＭＴＵなど、ＣＰＵ回路５１の内蔵回路をソフトウェア処理によって個々的に初期化する（ＳＰ２１）。
次に、マルチファンクションタイマユニットＭＴＵについて、所定のタイマ計測動作を開始させた後（ＳＰ２２）、内部割込み及び内部割込みについて、所定の動作制御レジスタＲＥＧに許可設定値を書込んで割込み許可状態に設定する（ＳＰ２３）。
その結果、その後は、図２３（ｄ）に示す各種の割込みが生じ得ることになる。通常、このタイミングでは、音声プロセッサ２７は、その初期化シーケンスを終えているので、図４（ｃ）に示す通り、終了割込み信号IRQ_SND はＬレベルに降下している筈である。そのため、図２３（ｃ）に示す割込み処理が起動され、演出制御ＣＰＵ６３は、エラーフラグＥＲＲを１に初期設定すると共に、アドレス空間ＣＳ３をREADアクセスして（ＳＰ３０）、音声プロセッサ２７の所定の音声レジスタＳＲＧの値を取得して、初期化シーケンスが正常に終了しているか否かを判定する（ＳＰ３１）。
そして、万一、初期化シーケンスが正常に終了していない場合には、演出制御ＣＰＵ６３は、音声プロセッサ２７の所定の音声レジスタＳＲＧにリセットコマンドを書込むと共に（ＳＰ３２）、１に初期設定されているエラーフラグＥＲＲを２にセットする（ＳＰ３３）。このエラーフラグＥＲＲは、音声プロセッサ初期化処理（ＳＰ２６）を実行するか否かを規定しており、エラーフラグＥＲＲ＝１がステップＳＰ２６の実行条件となっている。
一方、音声プロセッサ２７は、リセットコマンドを受けたことに対応して、終了割込み信号IRQ_SND ＝Ｈレベルの状態で、再度、初期化シーケンスを開始し、初期化シーケンスが終われば、終了割込み信号IRQ_SND はＬレベルに降下させる。この結果、図２３（ｃ）の処理が再実行されることになる。
以上、初期化シーケンスが正常に終了していない例外的な場合について説明したが、通常は、ステップＳＰ３１に続いて、ステップＳＰ３２の処理が実行され、演出制御ＣＰＵ６３は、所定の音声レジスタＳＲＧに、所定値を書込むことで終了割込み信号IRQ_SND を、ＬレベルからＨレベルに復帰させる（ＳＰ３４）。
そして、最後に、所定の音声レジスタＳＲＧに所定値を書込むことで、全ての音声レジスタＳＲＧへのREAD／WRITE アクセスを許可する（ＳＰ３５）。この処理の結果、その後の音声プロセッサ初期化処理（ＳＰ２６）では、必要な設定処理を実行できることになる。
以上、ステップＳＰ２３の割込み許可設定に対応するMaskable Interruptの一例について説明したが、発振器ＯＳＣ２の発振停止に基づくマスク不能割込み（Non Maskable Interrupt）は、任意のタイミングで起動可能である。先に説明した通り、内蔵ＣＰＵ（演出制御ＣＰＵ６３）以外の回路の動作クロックは、発振器ＯＳＣ２の出力クロックをＰＬＬ（Phase Locked Loop ）で周波数逓倍して生成されており、発振器ＯＳＣ２の発振が停止されれば、その後のＶＤＰ回路５２の正常動作は不可能である。
一方、演出制御ＣＰＵ６３の動作クロックは、発振器ＯＳＣ１の出力クロックをＰＬＬで逓倍して生成されており、プログラム処理は継続可能である。しかも、割込み処理プログラムは、内蔵ＲＡＭ５９に格納されている。そこで、演出制御ＣＰＵ６３は、異常事態の発生を音声やランプによって異常報知すると共に（ＳＰ２８）、ＷＤＴ回路５８にクリア信号を出力し続ける（ＳＰ２９）。異常報知は、例えば「異常事態が発生しました。至急、係員に連絡して下さい」との音声報知となる。なお、ＷＤＴ回路５８にクリア信号を出力し続けるのは、異常リセット動作を回避するためである。すなわち、発振器ＯＳＣ１が動作を停止する重大な異常時には、仮に、異常リセット処理を繰り返しても、機器の正常復帰が望めないと考えられるからである。
以上、図２３（ｂ）と、図２３（ｃ）について説明したので、図２３（ａ）に戻って説明を続ける。ステップＳＰ２４では、外付けＤＲＡＭのプログラム領域を保護するため、必要領域を書込み禁止に設定する。次に、電源遮断時に電池で駆動されている時計回路３８について、電源遮断時の正常動作を確認すると共に、念のためアラーム割込みについて再設定する（ＳＰ２５）。
そして、エラーフラグＥＲＲ＝１であることを条件に、音声プロセッサ２７の内蔵レジスタ（音声レジスタＳＲＧ）に、必要な設定値を書込んで初期化処理を実行する（ＳＰ２６）。なお、エラーフラグＥＲＲ＝０の場合は、所定時間、エラーフラグＥＲＲ＝１となるまで待機するが、限界時間を超える場合には、ＷＤＴ回路５８を起動させるべく無限ループ処理に移行する。
次に、ＶＤＰレジスタＲＧｉｊに、必要な設定値を書込むことで、ＶＤＰ回路５２の初期化処理を実行する（ＳＰ２７）。なお、ステップＳＰ２７の処理には、図２６のＳＴ１～ＳＴ３の処理が含まれている。
以上、音声プロセッサから終了割込み信号IRQ_SND を受ける実施例について説明したが、図２３（ｃ）の割込み処理を省略するのも好適である。図２５は、変形実施例を示しており、終了割込み信号IRQ_SND に代えて、マルチファンクションタイマユニットＭＴＵが生成する１ｍｓタイマ割込信号を活用している。
図２５は、１ｍｓタイマ割込処理の一部を図示したものであり、初期状態がゼロである動作管理フラグＦＬＧの値（０／１／２／３）に基づいて、４段階の動作を実現している。なお、音声プロセッサ２７のIRQ_SND 出力端子は、開放状態とし、ＣＰＵ回路５１のIRQ_SND 入力端子は、Ｈレベルに固定されている。
１ｍＳタイマ割込み処理において、先ず、ステップＳＰ４２の処理で、動作管理フラグＦＬＧ＝０と判定される場合には、音声プロセッサ２７の初期化シーケンスが正常終了していることを確認する（ＳＰ４３）。そして、正常終了している場合には、所定の音声レジスタＳＲＧに所定値を書込むことで割込み信号（IRQ_SND ）をクリアさせ（ＳＰ４６）、動作管理フラグＦＬＧを１にする（ＳＰ４７）。なお、ステップＳＰ４３とＳＰ４６の処理は、図２３（ｃ）のステップＳＰ３１とＳＰ３４の処理と同じである。
一方、初期化シーケンスが正常終了していない場合には、所定の音声レジスタＳＲＧにリセットコマンドを書込むことで、音声プロセッサ２７に初期化シーケンスを起動させ（ＳＰ４４）、動作管理フラグＦＬＧをゼロに戻す（ＳＰ４５）。なお、ステップＳＰ４４の処理は、図２３（ｃ）のステップＳＰ３２の処理に対応している。
通常は、ステップＳＰ４７の処理を経て動作管理フラグＦＬＧ＝１となるので、次の１ｍｓタイマ割込みでは、所定の音声レジスタに所定値を書込むことで全ての音声レジスタへのアクセスを許可し（ＳＰ４８）、動作管理フラグＦＬＧ＝２に設定する（ＳＰ４９）。ステップＳＰ４８の処理は、図２３（ｃ）のステップＳＰ３５の処理に対応している。
次に、動作管理フラグＦＬＧ＝２の１ｍｓタイマ割込みでは、図２３（ａ）のステップＳＰ２６の場合と同様に、音声プロセッサ２７の内蔵レジスタ（音声レジスタＳＲＧ）に、必要な設定値を書込んで初期化処理を実行し（ＳＰ５０）、動作管理フラグＦＬＧ＝３に設定する。
動作管理フラグＦＬＧ＝３は、通常の音声制御状態を意味し、必要な音声レジスタＳＲＧに、必要な動作パラメータを設定することで、音声制御を進行させる（ＳＰ５２）。
以上、音声プロセッサ２７の初期化シーケンスの正常終了を、割込み信号（IRQ_SND ）に起因する割込み処理で確認する方法（図２３（ｃ）のＳＰ３１）と、１ｍＳタイマ割込み処理で確認する方法（図２５のＳＰ４３）について説明したが、これらの方法に、何ら限定されるものではない。例えば、図２３のステップＳＰ２６の処理の一部として、音声プロセッサ２７の初期化シーケンスが正常に終了したか否かを判定するのも好適である。
以上、メイン制御処理の導入部（図２３のＳＰ２０～ＳＰ２７）について説明したので、以下、図２６に基づいて、メイン制御処理の本体部の動作を説明する。図２６に示す通り、演出制御ＣＰＵ６３の動作は、メイン制御処理（ａ）と、１ｍＳ毎に起動するタイマ割込み処理（ｂ）と、制御コマンドＣＭＤを受けて起動する受信割込み処理（不図示）と、表示装置ＤＳ１のＶブランク（垂直帰線期間）の開始タイミングに生じるVBLANK信号を受けて起動するVBLANK割込み処理（ｃ）と、動作フリーズ時や不合理な指示コマンド検出時に生じる描画異常割込み処理（ｄ）と、を含んで構成されている。なお、２０μＳ割込み処理については説明を省略する。
受信割込み処理では、主制御部２１から受けた制御コマンドＣＭＤを、メイン制御処理（ＳＴ１３）において参照できるよう、所定の受信バッファに記憶して処理を終える。また、VBLANK割込み処理（図２６（ｂ））では、VBLANK割込み毎に、割込みカウンタＶＣＮＴをインクリメントし（ＳＴ１５）、メイン制御処理の開始タイミングでは、割込みカウンタＶＣＮＴの値に基づいて、１／３０秒の動作開始タイミングを把握した上で、割込みカウンタＶＣＮＴをゼロクリアしている（ＳＴ４）。
一方、タイマ割込み処理には、図２６（ｂ）に示す通り、ランプ演出やモータ演出の進行処理（ＳＴ１８）と、原点センサ信号ＳＮ０～ＳＮｎ信号や、チャンスボタン信号などを取得するセンサ信号取得処理（ＳＴ１９）とが含まれている。ランプ演出やモータ演出は、全ての演出動作を一元管理する演出シナリオに基づいて制御されており、演出カウンタＥＮが管理する演出開始時に達すれば、演出シナリオ更新処理（ＳＴ１１）において、モータ駆動テーブルやランプ駆動テーブルが特定されるようになっている。
そして、その後は、特定されたモータ駆動テーブルに基づいてモータ演出が進行し、特定されたモータ駆動テーブルに基づいてランプ演出が進行することになる。先に説明した通り、ステップＳＴ１８の動作時に、ＤＭＡＣ回路（第１と第２のＤＭＡチャンネル）６０が機能する実施例もある。なお、モータ演出は、１ｍＳ毎に進行するが、ランプ演出は、１ｍＳより長い適宜なタイミングで進行する。
一方、図２６（ｄ）に示す通り、描画異常割込み処理では、描画回路７６の動作状態を示すステイタスレジスタＲＧｉｊをREADアクセスして、割込み原因を特定する。具体的には、(1) 異常な指示コマンドの検出（ビット化け）による描画異常割込みか、(2) 描画回路７６の動作異常（フリーズ）による描画異常割込みかを特定する（ＳＴ１６ａ）。そして、異常な指示コマンドの検出に基づく描画異常割込みである場合には、所定のシステム制御レジスタＲＧｉｊに、所定値を書き込むことで、描画回路７６を初期化する（ＳＴ１６ｂ）。この動作は、図１３（ｂ）に示すリセット経路４Ｂの個別リセット動作に他ならない。
次に、個別リセット動作の正常終了を、所定のステイタスレジスタＲＧｉｊで確認した後、描画回路７６の動作を規定する一群の動作パラメータを所定の描画レジスタＲＧｉｊに再設定して処理を終える（ＳＴ１６ｃ）。そして、戻り先アドレスを記憶するスタック領域を調整した後（割込み処理後の戻り先アドレスを消去する開放処理）、ステップＳＴ１３の処理に移行させる（ＳＴ１６ｃ）。
一方、描画回路７６の動作異常に基づく描画異常割込みの場合には、無限ループ処理に移行させることで（ＳＴ１６ｄ）、ＷＤＴ回路５８を起動させ、複合チップ５０全体をリセットする。なお、ＣＰＵ回路５１をリセットしたくない場合には、所定のキーワード列をパターンチェック回路ＣＨＫに出力して、リセット信号ＲＳＴによってＶＤＰ回路５２だけをリセットしても良い（図１３（ｂ）参照）。この場合には、ＶＤＰ回路５２のリセット動作の正常終了を確認した後、ステップＳＴ４やＳＴ１３の処理に移行させる。なお、可能な限り制御コマンドＣＭＤの読み落しを回避するためには、他の場合も含め、ステップＳＴ４より、ステップＳＴ１３に移行される方が良い。
複合チップ５０全体をリセットすると、それまでの演出が消滅して、演出制御が完全に初期状態（電源投入状態）に戻るが、ＶＤＰ回路５２だけをリセットする場合には、ＶＤＰ回路５２のリセット動作が完了するまで、所定の待機時間は生じるものの、一連の演出制御を継続させることができる。なお、演出制御ＣＰＵ６３は、画像演出、ランプ演出、及び、音声演出を統一的に制御しているので、各演出に不自然なズレが生じることもない。
続いて、プリローダを機能しない実施例について、メイン制御処理（ａ）について説明する。図２６（ａ）に示す通り、メイン制御処理は、ＣＰＵリセット後に実行される導入初期処理（ＳＴ１～ＳＴ３）と、その後、１／３０秒毎に繰り返し実行される定常処理（ＳＴ４～ＳＴ１４）とに区分される。なお、初期処理（ＳＴ１～ＳＴ３）は、メイン制御処理の導入部の一部であり、定常処理がメイン制御処理の本体部を意味する。
そして、定常処理は、割込みカウンタＶＣＮＴが、ＶＣＮＴ≧２となったタイミングで開始されるので（ＳＴ４）、定常処理の動作周期δは、１／３０秒となる。この動作周期δは、演出制御ＣＰＵ６３の制御に基づいて間欠動作するＶＤＰ回路５２について、その実質的な動作周期δに他ならない。なお、判定条件を、ＶＣＮＴ≧２とするのは、定常処理（ＳＴ４～ＳＴ１４）が異常に長引いて、ＶＣＮＴ＝２のタイミングを見逃す可能性を考慮したものであるが、ＶＣＮＴ＝３となる事態が発生しないよう設計されている。
以上を踏まえてメイン制御処理（図２６（ａ））の説明を続けると、本実施例では、初期処理において、記憶容量４８Ｍバイトの内蔵ＶＲＡＭ７１を、適切な記憶容量を有するＡＣＣ領域(a) と、ページ領域(b) と、任意領域(c) と、に適宜に切り分ける（ＳＴ１）。具体的には、ＡＣＣ領域(a1,a2) と、ページ領域(b) について、各々の領域先頭アドレスと必要な総データサイズを、所定のインデックステーブルレジスタＲＧｉｊに設定する（ＳＴ１）。すると、確保されたＡＣＣ領域(a1,a2) と、ページ領域(b) には含まれない残余領域が任意領域(c) となる。
ここで、第一と第二のＡＣＣ領域(a1,a2) と、ページ領域(b) の領域先頭アドレスは、各々の下位１１ｂｉｔが０でなくてはならないが、２０４８ｂｉｔ単位で任意に選択可能である（１番地＝１バイトとして、２５６番地ごとの選択）。また、総データサイズも、単位サイズの整数倍の範囲で任意に選択される。特に限定されないが、ＡＣＣ領域(a) の単位サイズは、２０４８ｂｉｔ、ページ領域(b) の単位サイズは、５１２ｋｂｉｔである。
このように本実施例では、ＡＣＣ領域(a1,a2) と、ページ領域(b) の領域設定に一定の条件を設けるが、それは、メモリ容量が限られている内蔵ＶＲＡＭ７１について、可能な限り無駄領域を排除する一方で、ＶＤＰ回路５２の内部動作の円滑化を図るためである。すなわち、内蔵ＶＲＡＭ７１の記憶容量を無闇に増加させると、製造コストの高騰やチップ面積の大型化が懸念される一方、無駄領域を完全に排除するような自由な領域設定を認めると、内部処理が煩雑化して、ＶＲＡＭアクセスの処理時間を短縮化できないためである。なお、以下に説明するインデックス空間の確保に、一定の制約を設けるのも同じ理由による。
以上を踏まえて説明を続けると、ステップＳＴ１の処理に続いて、ページ領域(b) と、任意領域(c) について、必要なインデックス空間ＩＤＸｉを確保する（ＳＴ２）。具体的には、所定のインデックステーブルレジスタＲＧｉｊに、必要な情報を設定することで、各領域(b)(c)のインデックス空間ＩＤＸｉを確保する。
例えば、ページ領域(b) にインデックス空間ＩＤＸｉを設ける場合には、任意のインデックス番号ｉに対応して、任意の水平サイズＨｘと、任意の垂直サイズＷｘの倍数情報（単位空間に対する縦横の倍数情報）が、所定のインデックステーブルレジスタＲＧｉｊに設定される（ＳＴ２）。
先に説明した通り、ページ領域(b) のインデックス空間ＩＤＸｉは、水平サイズ１２８×垂直サイズ１２８ラインを単位空間としており、また、１ピクセルは３２ｂｉｔの情報で特定されるので、水平サイズＨｘと垂直サイズＷｘの設定に基づいて、データサイズ（ｂｉｔ長）＝３２×１２８×Ｈｘ×１２８×Ｗｘのインデックス空間ＩＤＸｉが確保されたことになる。なお、ページ領域(b) のインデックス空間ＩＤＸｉの先頭アドレス（空間先頭アドレス）は、内部的に自動付与される。
また、任意領域(c) にインデックス空間ＩＤＸｉを設ける場合には、任意のインデックス番号ｉに対応して、任意の先頭アドレス（空間先頭アドレス）ＳＴｘと、任意の水平サイズＨｘの倍数情報が、所定のインデックステーブルレジスタＲＧｉｊに設定される（ＳＴ２）。ここで、任意とは、所定条件を前提とするもので、水平サイズＨｘは２５６ｂｉｔ単位で任意決定され、先頭アドレスＳＴｘの下位１１ｂｉｔは０であって、２０４８ｂｉｔ単位で任意決定される。先に説明した通り、任意領域の垂直サイズは、２０４８ラインに固定化されるので、水平サイズＨｘの設定に基づいて、先頭アドレスＳＴｘ以降には、データサイズ（ｂｉｔ長）＝２０４８×Ｈｘのインデックス空間が確保されたことになる。
具体的には、メイン表示装置ＤＳ１のフレームバッファＦＢａとして、水平サイズ１２８０×垂直ライン２０４８の一対のインデックス空間が、各々インデックス番号を特定して、一又は複数の所定のインデックステーブルレジスタＲＧｉｊに設定され、サブ表示装置ＤＳ２のフレームバッファＦＢｂとして、水平サイズ４８０×垂直ライン２０４８の一対のインデックス空間が、各々インデックス番号を特定して、一又は複数の所定のインデックステーブルレジスタＲＧｉｊに設定される。なお、もし、表示装置の水平ピクセル数が、２５６ｂｉｔ／３２ｂｉｔの整数倍に一致しない場合には、各インデックス空間の水平サイズを、その表示装置の水平ピクセル数より大きく、且つ、２５６／３２＝８の整数倍となる値に設定して、無駄なメモリ領域の発生を最小限に抑制する。
以上のように、ページ領域(b) と、任意領域(c) について、必要なサイズ情報やアドレス情報を所定のインデックステーブルレジスタＲＧｉｊに各々設定することで、必要個数のインデックス空間ＩＤＸｉが生成される（ＳＴ２）。そして、この設定処理（ＳＴ２）に対応して、各インデックス空間ＩＤＸｉのアドレス情報やサイズ情報を特定するインデックステーブルIDXTBLが自動的に構築される。図１８（ａ）に示す通り、インデックステーブルIDXTBLには、各インデックス空間ＩＤＸｉの先頭アドレスが、その他の必要情報と共に記憶されており、ＶＤＰ回路５２内部でのデータ転送時や、外部記憶リソース（Resource）からのデータ取得時に参照される（図１９参照）。なお、ＡＡＣ領域(a) のインデックス空間ＩＤＸｉは、必要時に自動生成され、自動消滅するので、ステップＳＴ２の設定処理は不要である。
図１８（ａ）（ｂ）に示す通り、任意領域(c) には、各一対のフレームバッファＦＢａとＦＢｂが確保され、各々、インデックス番号が付与されている。Ｚバッファを使用しない実施例では、フレームバッファＦＢａとして、インデックス番号２５５，２５４が付与された、一対のインデックス空間２５５，２５４が確保される。また、フレームバッファＦＢｂとして、インデックス番号２５２，２５１が付与された、一対のインデックス空間２５２，２５１が確保される。なお、本実施例では、任意領域(c) に、インデックス番号０の作業領域（インデックス空間０）も確保されている。
また、本実施例では、ページ領域(a) に、ＩＰストリーム動画のデコード領域となる必要個数のインデックス空間ＩＤＸｉを確保し、インデックス番号ｉを付与することにしている。但し、初期的には、背景動画（ＩＰストリーム動画）のためのインデックス空間ＩＤＸ０だけを確保している。そして、画像演出（変動演出や予告演出）における必要性に応じて、インデックステーブルレジスタＲＧｉｊへの設定処理や、ディスプレイリストＤＬの指示コマンドに基づいて、ページ領域(a) のインデックス空間ＩＤＸｊを増やし、その後、不要になれば、そのインデックス空間ＩＤＸｊを開放するようにしている。すなわち、図１８（ａ）は、定常動作時のインデックステーブルIDXTBLを示している。
なお、ＡＣＣ領域(a) のインデックス空間は、ディスプレイリストＤＬに記載されている指示コマンドに基づいて、必要時に自動的に生成され、インデックステーブルIDXTBLには、自動生成されたインデックス空間ＩＤＸｊの先頭アドレスや、その他の必要情報が自動設定される。本実施例では、このＡＡＣ領域(a) を、静止画その他のテクスチャのデコード領域として使用している。
インデックス空間を確保する上記の動作は、もっぱら、制御レジスタ群７０に含まれるインデックステーブルレジスタＲＧｉｊへの設定動作によって実現されるが、ステップＳＴ１～ＳＴ２の処理に続いて、他のＶＤＰレジスタＲＧｉｊに、必要な設定動作を実行することで、ＶＤＰ回路５２の定常動作（間欠動作）を可能にしている。
例えば、表示回路７４の動作を規定する所定の表示レジスタＲＧｉｊに、所定の動作パラメータ（ライン数と画素数）を書込むことで、各表示装置ＤＳ１，ＳＤ２について表示ライン数と水平画素数を設定している（ＳＳ３０）。その結果、各フレームバッファＦＢａ，ＦＢｂにおいて、表示回路７４がREADアクセスすべき有効データ領域（図２６（ｅ）の破線部）の縦横寸法が、特定されることになる。
次に、所定の表示レジスタＲＧｉｊに、所定の動作パラメータ（アドレス値）を書込んで、各フレームバッファＦＢａ，ＦＢｂについて、垂直表示開始位置と水平表示開始位置を特定する（ＳＳ３１）。その結果、ステップＳＳ３０の処理で縦横寸法が特定された有効データ領域が、フレームバッファＦＢａ，ＦＢｂ上に確定されることになる。ここで、垂直表示開始位置と水平表示開始位置は、各インデックス空間における相対アドレス値であって、図２６（ｅ）に示す実施例では、表示開始位置は（０，０）となっている。
続いて、メイン表示装置ＤＳ１を駆動する表示回路７４Ａに関する表示レジスタＲＧｉｊ（DSPAINDEX ）と、サブ表示装置ＤＳ２を駆動する表示回路７４Ｂに関する表示レジスタＲＧｉｊ（DSPBINDEX ）に、各々、「表示領域（０）」と「表示領域（１）」を設定して、各表示領域を定義している（ＳＳ３２）。
ここで、「表示領域」とは、表示回路７４Ａ，７４Ｂが、表示装置ＤＳ１，ＤＳ２を駆動するために、画像データを読み出すべきインデックス空間（フレームバッファＦＢａ，ＦＢｂ）を意味し、各々ダブルバッファ構造であるフレームバッファＦＢａ，ＦＢｂにおけるダブルバッファの何れか一方を意味する。もっとも、表示回路７４Ａ，７４Ｂが、実際に画像データを読み出すのは、表示領域（０）又は表示領域（１）における、ステップＳＳ３０～ＳＳ３１で特定された「有効データ領域」に限定される。
何ら限定されないが、本実施例では、フレームバッファＦＢａについて、ＶＲＡＭ任意領域(c) におけるインデックス番号２５４のインデックス空間２５４を「表示領域（０）」と定義し、ＶＲＡＭ任意領域(c) におけるインデックス番号２５５のインデックス空間２５５を、「表示領域（１）」と定義している（ＳＳ３２）。
また、フレームバッファＦＢｂについて、ＶＲＡＭ任意領域(c) におけるインデックス番号２５１のインデックス空間２５１を「表示領域（０））とし、ＶＲＡＭ任意領域(c) におけるインデックス番号２５２のインデックス空間２５２を「表示領域（１）」としている（ＳＳ３２）。なお、「表示領域」を初期処理（ＳＳ３）において定義することは、特に限定されず、動作周期δ毎に、表示回路７４が画像データをREADアクセスすべきインデックス空間（表示領域）をトグル的に切換えても良い。
本実施例では、以上の初期処理（ＳＳ３０～ＳＳ３２）が終われば、次に、所定のシステム制御レジスタＲＧｉｊへの設定値が、その後、ノイズなどの影響で変更されないよう、第１種の禁止設定レジスタＲＧｉｊに、所定の禁止値を設定している（第１の禁止設定ＳＳ３３）。
ここで、今後の書込みが禁止される設定値には、(1) 表示装置ＤＳ１，ＤＳ２の表示クロックに関する設定値、(2) ＬＶＤＳのサンプリングクロックに関する設定値、(3) 出力選択回路７９の選択動作に関する設定値、(4) 複数の表示回路ＤＳ１，ＤＳ２の同期関係（表示回路７４Ｂが表示回路７４Ａの動作周期に従属すること）などが含まれている。なお、第１の禁止設定を解除するソフトウェア処理は存在するが、本実施例では使用していない。但し、必要に応じて使用するのも好適である。
次に、第２種の禁止設定レジスタＲＧｉｊに、所定の禁止値を設定することで、初期設定系のＶＤＰレジスタＲＧｉｊについて書込み禁止設定をしている（第２の禁止設定ＳＳ３４）。ここで、禁止設定されるレジスタには、ステップＳＳ３０～ＳＳ３２に係るＶＤＰレジスタＲＧｉｊが含まれている。
一方、第３種の禁止設定レジスタＲＧｉｊに、所定の禁止値を設定することで、ステップＳＴ１～ＳＴ３の設定処理に関するＶＤＰレジスタを含んだ、多数のＶＤＰレジスタへの禁止設定も可能である（第３の禁止設定）。但し、本実施例では原則として使用しない。何れにしても、第２の禁止設定や、第３の禁止設定は、所定の解除レジスタＲＧｉｊに、解除値を書込むことで任意に解除可能であり、定常動作中に設定値を変更することも可能となる。
なお、以上説明したステップＳＴ１～ＳＴ３の初期設定処理は、ＶＤＰレジスタＲＧｉｊのレジスタアドレス値と、そのレジスタＲＧｉｊへの設定値とを対応させた初期値設定テーブルSETTABLE（図３１参照）に基づいて実行される。以上、初期設定処理について説明したので、次に、定常処理（ＳＴ４～ＳＴ１４）を説明する前に、演出制御ＣＰＵ６３によって制御されるＶＤＰ回路５２の定常動作（間欠動作）について図２６（ａ）及び図２６（ｂ）に基づいて概略的に説明しておく。
ＶＤＰ回路５２の間欠動作は、図２６や図２６に示す通りであり、プリローダ７３を使用しない実施例では、図２６（ａ）に示すように、演出制御ＣＰＵ６３が完成させたディスプレイリストＤＬｉは、その動作周期（Ｔ１）で、描画回路７６に発行され、描画回路７６はディスプレイリストＤＬｉに基づく描画動作によって、フレームバッファＦＢａ，ＦＢｂに、画像データを完成させる。そして、フレームバッファＦＢａ，ＦＢｂに完成された画像データは、次の動作周期Ｔ１＋δに、表示回路７４が表示装置ＤＳ１，ＤＳ２に出力することで、その後の、表示装置ＤＳ１，ＤＳ２の描画動作に基づき、遊技者が感知する表示画面となる。
一方、プリローダ７３を使用する実施例では、図２６（ａ）に示すように、演出制御ＣＰＵ６３が完成させたディスプレイリストＤＬｉは、その動作周期（Ｔ１）で、プリローダ７３に発行され、プリローダ７３は、ディスプレイリストＤＬｉを解釈して、必要な先読み動作を実行すると共に、ディスプレイリストＤＬｉの一部を書き換えて、書換えリストＤＬ’を完成させる。なお、先読みされたＣＧデータと書換えリストＤＬ’は、ＤＲＡＭ５４の適所に格納される。
次に、描画回路７６は、その次の動作周期（Ｔ１＋δ）で、ＤＲＡＭ５４から書換えリストＤＬ’を取得し、書換えリストＤＬ’に基づく描画動作によって、フレームバッファＦＢａ，ＦＢｂに、画像データを完成させる。そして、フレームバッファＦＢａ，ＦＢｂに完成された画像データは、更にその次の動作周期（Ｔ１＋２δ）で、表示回路７４が表示装置ＤＳ１，ＤＳ２に出力することで、その後の表示装置ＤＳ１，ＤＳ２の描画動作に基づき、遊技者が感知する表示画面となる。
以上、ＶＤＰ回路５２の間欠動作について概略的に説明したが、上記した間欠動作を実現するため、演出制御ＣＰＵ６３は、初期処理（ＳＴ１～ＳＴ３）の後、割込みカウンタＶＣＮＴの値を繰り返し参照して、動作開始タイミングに達するのを待ち、動作開始タイミング（一つ飛びのＶブランク開始タイミング）に達すれば、割込みカウンタＶＣＮＴをゼロクリアする（ＳＴ４）。
その後、定常動作を開始するが、本実施例では、最初に、定常動作を開始すべき動作開始条件を満たしているか否かを判定する（ＳＴ５）。なお、この判定タイミングは、表示装置ＤＳ１の垂直帰線期間（VBLANK）の開始タイミングである。なお、表示装置ＤＳ２の表示タイミングは、表示装置ＤＳ１の表示タイミングに従属するよう、初期設定（ＳＴ３）時に設定されている。
垂直帰線期間（VBLANK）の開始タイミングで判定される動作開始条件は、プリローダ７３を活用するか否かで異なるので、先ず、プリローダ７３を活用しない実施例（図２６）について説明する。この場合は、本来、図２６（ａ）のタイムチャートに示す通りにＶＤＰの内部動作が進行するよう、回路構成やプログラムが設計されている。すなわち、動作周期（Ｔ１）で完成されたディスプレイリストＤＬ１に基づき、描画回路７６は、その動作周期中（Ｔ１～Ｔ１＋δ）に、描画動作を終える筈である。しかし、例えば、図２６（ａ）の動作周期（Ｔ１＋２δ）で完成されたディスプレイリストＤＬ３のように、その動作周期中（Ｔ１＋２δ～Ｔ１＋３δ）に、描画動作を終わらない場合も無いとは言えない。また、表示回路７４に関して、表示タイミングに対して、表示データの生成が間に合わないUnderrun異常が生じている可能性も無くはない。
ステップＳＴ５の判定処理は、かかる事態を考慮したのであり、演出制御ＣＰＵ６３は、描画回路７６の動作状態を示すステイタスレジスタＲＧｉｊ（制御レジスタ群７０の一種）をアクセスして、ステップＳＴ５のタイミングで、描画回路７６が、必要な動作を終えているか否かと、Underrun異常の有無を判定する。なお、Underrun異常の有無は、アンダーランカウンタＵＲＣＮＴａ～ＵＲＣＮＴｃに基づいて判定される。また、プリローダ７３を活用しない実施例では、例えば、図２６（ａ）のタイミングＴ１＋δでは、描画回路７６に関する描画レジスタのステイタス情報をREADアクセスして、ディスプレイリストＤＬ１に基づく描画動作が終わっていることを確認する。
そして、動作開始条件を満たさない場合（異常／不適合）には、異常回数をカウントする異常フラグＥＲをインクリメントして、ステップＳＴ６～ＳＴ８処理をスキップする。異常フラグＥＲは、その他の重大異常フラグＡＢＮと共に、ステップＳＴ９やＳＴ１０の処理で判定され、重大異常フラグＡＢＮがリセット状態である前提において、連続異常回数が多くない場合（ＥＲ≦２）には、正常時と同様に、演出コマンド解析処理を実行する（ＳＴ１３）。
Underrun異常時の場合も、同様に、ステップＳＴ６～ＳＴ８処理をスキップする。そして、所定のシステム制御レジスタＲＧｉｊに、所定のクリア値を書込むことで、表示クロック（周波数）と表示回路７４を初期化する（ＳＴ１０ｃ）。そして、この初期化処理の正常終了を確認した後、表示クロックの周波数や、表示回路７４の動作を規定する一群のシステム制御レジスタＲＧｉｊの値を、規定値に再設定した上で（ＳＴ１０ｃ）、演出コマンド解析処理を実行する（ＳＴ１３）。
演出コマンド解析処理（ＳＴ１３）では、主制御基板２１から制御コマンドＣＭＤを受けているか否かを判定し、制御コマンドＣＭＤを受けた場合には、その制御コマンドＣＭＤを解析して必要な処理を実行する（ＳＴ１３）。ここで、必要な処理には、変動演出の開始を指示する制御コマンドＣＭＤに基づく新規の変動演出の開始準備処理や、エラー発生を示す制御コマンドＣＭＤに基づくエラー報知の開始処理が含まれる。続いて、ＷＤＴ回路にクリアパルスを出力して（ＳＴ１４）、ステップＳＴ４の処理に戻る。
以上、軽微なUnderrun異常時や、動作開始条件が不適合の場合であって、異常フラグＥＲがＥＲ≦２である場合について説明したが、このような場合には、その動作周期では、表示回路７４が読み出す表示領域をトグル切換える処理（ＳＴ６）や、ディスプレイリストの作成処理（ＳＴ７）がスキップされ、且つ、演出シナリオが進行しないことになる（ＳＴ８～ＳＴ１２参照）。これは、不完全な状態のフレームバッファＦＢａ，ＦＢｂの画像データを出力させないためである。そのため、画像演出が進行せず、元の画面（ＤＬ２に基づく画面）が再表示されるフレーム落ちが生じる。
ここで、フレーム落ちを回避するため、動作開始条件が成立するまで待機する構成も考えられる。しかし、演出制御ＣＰＵ６３が実行すべき制御処理（ＳＴ６～ＳＴ１２）は数多く、各々の処理時間を確保する必要があるので、本実施例では、動作開始条件を満たさない場合にフレーム落ちを生じさせている。
但し、フレーム落ちが生じたとしても、割込み処理（図２６（ｂ））によって進行するランプ演出やモータ演出と比較して、１／３０～２／３０秒程度、画像演出の進行が遅れるだけであり、これに遊技者が気付くことはない。しかも、フレーム落ち時には、演出カウンタＥＮの更新処理を含んだ演出シナリオ処理（ＳＴ１１）や、音声進行処理（ＳＴ１２）も合わせてスキップされるので、その後に開始されるリーチ演出や予告演出や役物演出において、画像演出、音声演出、ランプ演出、及びモータ演出などの開始タイミングがずれるおそれはない。
すなわち、演出シナリオでは、画像演出、音声演出、ランプ演出、モータ演出の開始タイミングと、その後に実行すべき演出内容を一元的に管理しており、正常時に限り更新される演出カウンタＥＮによって、開始タイミングを制御しているので、各種の演出の同期が外れることはない。例えば、爆発音と、爆発画像と、役物移動と、ランプフラッシュ動作を複合した演出動作がある場合、フレーム落ちが生じた後であっても、上記した各演出動作は正しく同期して開始される。
以上、比較的軽微な異常時について説明したが、重大異常フラグＡＢＮがセット状態である場合や、連続異常回数が多い場合（ＥＲ＞２）や、繰り返しUnderrun異常が生じる場合には、ステップＳＴ１０の判定の後、無限ループ状態としている（ＳＴ１０ｂ）。その結果、ＷＤＴ回路５８の計時動作が進行して、演出制御ＣＰＵ６３を含んだ複合チップ５０は、異常リセットされ、その後、初期処理（ＳＴ１～ＳＴ３）が再実行されることで、異常事態発生の根本原因の解消が期待される。
なお、このリセット動作は、ＷＤＴ回路５８が起動して実行されるので、ＣＰＵ回路５１も含め複合チップ５０全体がリセット状態となる（図１３（ｂ））。そこで、ＣＰＵ回路５１のリセットを回避するべく、演出制御ＣＰＵ６３が、所定のキーワード列（例えば１バイトデータ３個）をパターンチェック回路ＣＨＫに出力して、リセット信号ＲＳＴをＶＤＰ回路５２に出力するのも好適である。この場合も、ＶＤＰ回路５２のリセット動作の正常終了を確認した後（ＳＴ１０１）、ステップＳＴ４やＳＴ１３の処理に移行させることになる。
何れにしても、この異常時には、音声回路ＳＮＤも合わせ異常リセットされるので、画像演出、音声演出、ランプ演出、モータ演出は、全て初期状態に戻ることになる。但し、これらのリセット動作は、主制御部２１や払出制御部２５には、何の影響も与えなので、大当り状態の消滅や、賞球の消滅のような事態が発生するおそれはない。
以上、異常事態について説明したが、実際には、軽微な場合も含め上記した異常が発生することは殆どなく、ステップＳＴ５の処理の後、所定の表示レジスタＲＧｉｊ（DSPACTL /DSPBCTL）への設定に基づき、表示回路７４Ａと表示回路７４Ｂが読み出すべき画像データを記憶するフレームバッファＦＢａ，ＦＢｂの「表示領域」をトグル的に切り換える（ＳＴ６）。先に説明した通り、「表示領域（０）」と「表示領域（１）」は、予め初期処理において定義されているので（ＳＴ３）、ステップＳＴ６の処理では、フレームバッファＦＢａ，ＦＢｂについて、今回の「表示領域」が、表示領域（０）／表示領域（１）の何れであるかを特定する。
このステップＳＴ６が実行されることで、表示回路７４Ａは、インデックス空間２５４（表示領域（０））と、インデックス空間２５５（表示領域（１））から、動作周期δ毎に、交互に画像データを読み出して表示装置ＤＳ１を駆動することになる。同様に、表示回路７４Ｂは、インデックス空間２５１（表示領域（０））と、インデックス空間２５２（表示領域（１））から、動作周期δ毎に、交互に画像データを読み出してサブ表示装置ＤＳ２を駆動することになる。なお、表示回路７４が実際にREADアクセスするのは、表示領域（０）／表示領域（１）における有効データ領域に限定されるのは先に説明した通りである。
何れにしても、本実施例では、動作周期毎に「表示領域」が切り替わるので、表示回路７４Ａ，７４Ｂは、直前の動作周期で描画回路７６が完成させた画像データについて、表示装置ＤＳ１，ＤＳ２への出力処理を開始することになる。但し、ステップＳＴ５の処理は、メイン表示装置ＤＳ１の垂直帰線期間（Ｖブランク）の開始時から開始されるので、実際には、垂直帰線期間が完了してから画像データの出力処理が開始されることになる。図２６（ａ）において、表示回路の欄に示す矢印は、この出力処理の動作周期を示している。
以上のような意義を有するステップＳＴ６の処理が終われば、演出制御ＣＰＵ６３は、続いて、次の動作周期で、表示回路７４が表示装置に出力するべき画像データを特定したディスプレイリストＤＬを完成させる（ＳＴ７）。特に限定されないが、この実施例では、ＲＡＭ５９のリストバッファ領域（ＤＬバッファＢＵＦ）を確保し、そこにディスプレイリストＤＬを完成させている（図１９参照）。
ディスプレイリストＤＬは、一連の指示コマンドを、適宜な順番で列記して構成され、EODL（End Of DL ）コマンドを記載して終わるよう構成されている。そして、本実施例では、データ転送回路７２、描画回路７６、プリローダ７３の円滑な動作を実現するべく、EODLコマンドを含む全ての指示コマンドを、コマンド長が３２ｂｉｔの整数Ｎ倍（Ｎ＞０）の指示コマンドだけに限定している。なお、３２ｂｉｔの整数Ｎ倍で構成された指示コマンドに、無意ビット（Don't care bit）も含んで良いことは先に説明した通りである。
このように、実施例のディスプレイリストＤＬは、コマンド長が３２ｂｉｔの整数Ｎ倍（Ｎ＞０）の指示コマンドだけで構成されているので、ディスプレイリストＤＬ全体のデータボリューム値（データ総量）は、必ず、コマンド長の最小単位（３２ｂｉｔ＝４バイト）の整数倍となる。更に、本実施例では、データ転送回路７２の最低データ量Ｄｍｉｎを考慮して、ディスプレイリストＤＬのデータボリューム値を、最低データ量Ｄｍｉｎの整数倍（１以上）であって、且つ、指示コマンドの最小単位（４バイト）の整数倍となるよう調整している。例えば、Ｄｍｉｎ＝２５６バイトであれば、ディスプレイリストＤＬのデータボリューム値は、２５６バイト、５１２バイト・・・の何れかの値に調整される。
ここで、演出内容の複雑さに応じて、適宜に、２５６バイトか、又は５１２バイトに調整するのも好適であるが、本実施例では、表示装置が二個であり、サブ表示装置ＤＳ２はそれほど複雑な画像演出を実行させないことを考慮して、ディスプレイリストＤＬのデータボリューム値を、常に、２５６バイトに調整している。
もっとも、この手法は、何ら限定されず、表示装置が三個以上になる場合や、サブ表示装置ＤＳ２も含め複雑な画像演出を実行する遊技機の場合には、５１２バイト又は、７６８バイトに調整される。また、通常の演出時は、ディスプレイリストＤＬのデータボリューム値を２５６バイトに調整し、特別な演出を実行する場合に限り、ディスプレイリストＤＬのデータボリューム値を、５１２バイト又は、７６８バイトに調整するのも好適である。
但し、本実施例の場合には、ディスプレイリストＤＬのデータボリューム値は、各動作周期δにおいて、予め規定された所定バイト長（２５６バイト）に調整される。調整手法としては、３２ｂｉｔ長のEODLコマンドの後に、不足領域を補填する３２ｂｉｔ長のNOP （No Operation）コマンドを埋める簡易手法（Ａ）か、或いは、不足領域を３２ｂｉｔ長のNOP コマンドで埋めた後、最後に３２ｂｉｔ長のEODLコマンドを記載する標準手法（Ｂ）が考えられる。なお、ディスプレイリストＤＬのデータボリューム値（データ総量）を全く調整することなくEODLコマンドで終結させ、データ転送回路７２の動作時に、ダミーデータを付加的に転送して、最低データ量Ｄｍｉｎの整数倍の転送量を確保する無調整手法（Ｃ）も考えられる。
ここで、標準手法（Ｂ）を採る場合には、最初、コマンドカウンタＣＮＴを規定値（２５６バイトに対応する６４－１）に初期設定し、ＤＬバッファ領域ＢＵＦに、有意な指示コマンドを書き込むごとに、コマンドカウンタＣＮＴを適宜に減算し、一連の有意な指示コマンドの書き込みが終われば、コマンドカウンタＣＮＴがゼロになるまで、NOP コマンドを記載し、最後にEODLコマンドを記載する手法が考えられる。本実施例の場合、指示コマンドは、そのコマンド長が３２ｂｉｔの整数Ｎ倍（Ｎ＞０）のものに限定されているので、上記の処理は容易であり、コマンドカウンタＣＮＴの減算処理は、整数Ｎに対応した減算処理となる。
一方、簡易手法（Ａ）を採る場合には、ディスプレイリストＤＬの作成時、最初に、リストバッファ領域（ＤＬバッファＢＵＦ）の全てをNOP コマンドで埋めれば足りるので、一見、標準手法（Ｂ）より優れているように思われる。また、簡易性の観点では、無調整手法（Ｃ）も優れているように思われる。しかし、本実施例では、基本的に標準手法（Ｂ）を採っており、ディスプレイリストＤＬの先頭からEODLコマンドまでの実データ量、つまり、EODLコマンドまでのデータ量が、常に、データ転送回路７２の最低データ量Ｄｍｉｎの整数倍となるよう調整している。
これは、プリローダ７３を活用する実施例を考慮したものであり、もし、簡易手法（Ａ）や無調整手法（Ｃ）を採用すると、EODLコマンドまでのディスプレイリストＤＬの実データ量が、ランダムな値となり、プリローダ７３が書き換えた書換えリストＤＬ’のＤＲＡＭ５４への転送時や、ＤＲＡＭ５４から描画回路７６への書換えリストＤＬ’の転送時に支障が生じるからである。なお、書換えリストＤＬ’のＤＲＡＭ５４への転送時には、データ転送回路７２のＣｈＡ制御回路７２ａが機能し、書換えリストＤＬ’の描画回路７６への転送時には、ＣｈＢ制御回路７２ｂが機能するが（図２４参照）、何れの場合もEODLコマンドまでの書換えリストＤＬ’しか転送しないことになる。
以上、ディスプレイリストＤＬのデータボリューム値を調整する標準手法（Ｂ）の利点を説明したが、プリローダ７３を使用しない実施例では、発行されたディスプレイリストＤＬは、描画回路７６によって処理されるだけであるので、簡易手法（Ａ）や無調整手法（Ｃ）の使用が何ら禁止されない。
但し、以下の説明では、プリローダ７３の使用の有無に拘らず、原則として標準手法（Ｂ）を採ることを前提に、図２８に基づいて、ディスプレイリストＤＬの詳細について説明する。
特に限定されないが、本実施例では、ディスプレイリストＤＬに、先ず、メイン表示装置ＤＳ１に関する指示コマンド列（Ｌ１１～Ｌ１６）を記載し、その後、サブ表示装置ＤＳ２に関する指示コマンド列（Ｌ１７～Ｌ２０）を記載するようにしている。また、標準手法（Ｂ）を採用して、ディスプレイリストＤＬのデータボリューム値を固定長（２５６バイト）に調整している。なお、図２８は、事実上、演出制御ＣＰＵ６３が、ＲＡＭ５９のリストバッファ領域に、指示コマンドを書き込む手順や、ディスプレイリストＤＬに基づく描画回路７６の動作を示したものともなっている。
図２８に示す通り、ディスプレイリストＤＬの先頭では、環境設定系の指示コマンド（SETDAVR ）を記載して、表示装置ＤＳ１のフレームバッファＦＢａについて、インデックス空間ＩＤＸ上の左上基点アドレス（Ｘ，Ｙ）を規定する（Ｌ１１）。図１８（ａ）に関して説明した通り、本実施例では、表示装置ＤＳ１用として、任意領域(c) に、一対のフレームバッファＦＢａが確保されている。そして、通常は、表示回路７４にとっての有効データ領域に対応して、基点アドレス（Ｘ，Ｙ）＝（０，０）とすることで、フレームバッファＦＢａの先頭位置から描画回路７６に活用される。
図１８（ｃ）では、その下方左側の実描画領域にＬ１１と付しているが、これは、指示コマンドＬ１１によって、フレームバッファＦＢａ上の実描画領域が、フレームバッファＦＢａの基点アドレス（０，０）位置から始まると特定されたことを意味している。ただし、実描画領域の縦横寸法や、その実描画領域を具体的に特定するインデックス番号は、未だ未確定であり、後述する指示コマンド（SETINDEX）Ｌ１３によって確定する。なお、指示コマンドＬ１１ではＺバッファの使用の有無も指定される。
次に、環境設定系の指示コマンド（SETDAVF ）によって、仮想描画空間上に、左上基点座標（Ｘｓ，Ｙｓ）と、右下対角点座標（Ｘｅ，Ｙｅ）を設定して、Ｗ×Ｈ寸法の描画領域を定義する（Ｌ１２）。ここで、仮想描画空間とは、描画用の指示コマンド（SPRITEコマンドなど）によって描画可能な、Ｘ方向±８１９２、Ｙ方向±８１９２の仮想的な二次元空間である（図１８（ｃ）参照）。
この指示コマンドＬ１２（SETDAVF ）によって、仮想描画空間は、描画内容が実際に表示装置ＤＳ１に反映される描画領域と、その他の非描画領域に区分される。また、指示コマンドＬ１２（SETDAVF ）は、指示コマンドＬ１１で開始位置（基点アドレス）が規定された実描画領域と、仮想描画空間上の描画領域とを対応付けることになる。
この点を言い換えると、指示コマンドＬ１２によって、（インデックス空間は未定の）フレームバッファＦＢａには、仮想描画空間上の描画領域に対応する、基点アドレスから始まるＷ×Ｈの実描画領域が定義されることになる。したがって、指示コマンドＬ１２で指定する描画領域は、フレームバッファＦＢａの水平サイズと同一か、それ以下とする必要がある。通常、描画領域や実描画領域は、表示回路７４にとっての有効データ領域（図２６（ｅ））と同寸法となるよう定義される。
そして、描画回路７６が指示コマンドＬ１１，Ｌ１２を実行した後は、仮想描画空間に描画された描画内容のうち、描画領域に含まれるものだけが、フレームバッファＦＢａの実描画領域に反映されることになる。したがって、描画領域からはみ出した部分や、図１８（ｃ）において作業領域と記載された部分の描画内容は、そのままでは、フレームバッファに反映されることはない。なお、仮想描画空間に作業領域を確保する場合には、仮想描画空間の非描画領域が使用される。
次に、今回の動作周期において、描画回路７６が、これから完成させるディスプレイリストＤＬに基づいて描画する描画内容を何処に描画すべきかを規定する（Ｌ１３）。具体的には、ダブルバッファ構成の表示装置ＤＳ１のフレームバッファＦＢａについて、今回のディスプレイリストＤＬに基づく描画内容の「書込み領域」となるインデックス空間ＩＤＸが特定される（Ｌ１３）。具体的には、テクスチャ設定系のコマンドであるSETINDEXコマンドによって、(1) フレームバッファＦＢａは、任意領域に確保されていること、及び、(2) 「書込み領域」となるインデックス空間ＩＤＸＮの任意領域上のインデックス番号Ｎが特定される。
この指示コマンドＬ１３によって、例えば、Ｎ＝２５５と特定された場合には、仮想描画空間上に定義された描画領域に対応する実描画領域は、具体的には、ダブルバッファ構造のフレームバッファＦＢａにおけるインデックス空間ＩＤＸ２５５であると定義されたことになる。
本実施例の場合、フレームバッファＦＢａのインデックス番号は、２５５又は２５４であり（図１８（ａ））、トグル的に切り換えた何れかが指定される（Ｌ１３）。なお、このインデックス番号は、メイン制御処理のステップＳＴ６で指定された表示領域（０）／（１）ではない方のインデック番号である。例えば、ステップＳＴ６の処理において、表示回路７４に対して、表示領域（０）が指定されている場合には、表示領域（１）が、描画回路７６にとっての「書込み領域」となる。
以上の通り、指示コマンドＬ１１と指示コマンドＬ１２とで、実描画領域（Ｗ×Ｈの論理空間）と描画領域（Ｗ×Ｈの仮想空間）との対応関係が、一般的に定義された後、インデックス空間ＩＤＸを具体的に特定する指示コマンドＬ１３（SETINDEX）によって、Ｗ×Ｈの仮想空間が、特定のインデックス空間ＩＤＸにおけるＷ×Ｈの論理空間であると対応付けられたことになる。
この点を言い換えると、今後、一連の指示コマンドに基づいて、Ｗ×Ｈの仮想空間に仮想的に描画される内容は、仮想空間と内蔵ＶＲＡＭ７１の実アドレスとの対応関係を規定するＶＤＰ内部の変換テーブルに基づいて、内蔵ＶＲＡＭ７１（フレームバッファ）の画像データとなる。 続いて、「書込み領域」として、特定されたインデックス空間ＩＤＸを、例えば、黒色で塗りつぶすフレームバッファ・クリア処理を実行する指示コマンドが記載される（Ｌ１４，Ｌ１５）。これは、二動作期間前にフレームバッファＦＢａに書き込まれた画像データの消去処理に他ならない。
具体的には、環境設定コマンドの一種であるSETFCOLOR コマンドによって、例えば黒色を選択し、プリミティブ描画系コマンドであるRECTANGLE コマンドによって矩形領域を塗り潰すべく規定する。なお、RECTANGLE コマンドでは、仮想描画空間に設定された描画領域（フレームバッファＦＢａに対応する仮想空間）について、その左上端点と、右下端点のＸＹ座標が指定される（図１８（ｃ）参照）。
以上の処理によって、描画準備処理が完了するので、次に、静止画や動画一フレームなど、適宜なテクスチャを、仮想描画空間に描画するための指示コマンドを列記する。典型的には、先ず、テクスチャの展開先となるインデックス空間ＩＤＸを、テクスチャ設定系のSETINDEXコマンドで特定した上で、テクスチャロード系の指示コマンドであるTXLOADコマンドを記載して、ＣＧＲＯＭ５５から読み出す所定のテクスチャを、所定のインデックス空間ＩＤＸに展開するようディスプレイリストＤＬに記載する。
先に説明した通り、本実施例では、背景動画が、ＩＰストリーム動画で構成されている。そこで、例えば、背景動画について、これを展開すべきインデックス空間ＩＤＸを、テクスチャ設定系のSETINDEXコマンドで、ページ領域(b) のインデックス空間ＩＤＸ０と特定した上で、テクスチャロード系のTXLOADコマンドを記載する。なお、TXLOADコマンドでは、今回LOADすべき動画フレームについて、ＣＧＲＯＭ５５の先頭アドレス（テクスチャのSourceアドレス）と、展開後のデータサイズ（水平×垂直）を特定する必要がある。
ＶＤＰ回路５２において、上記のTXLOADコマンドが実行されると、背景動画の一動画フレーム（テクスチャ）は、先ず、ＡＡＣ領域(a) に取得され、その後、自動的に起動するＧＤＥＣ７５によって、ページ領域(b) のインデックス空間ＩＤＸ０に展開される。次に、この一動画フレームを仮想描画空間に描画することになる。この場合に、SETINDEXコマンド（テクスチャ設定系）によって、「ページ領域(b) のインデックス空間ＩＤＸ０が、その後の処理対象のテクスチャである」と設定しても良いが、TXLOADコマンドに連続して処理する場合には、このSETINDEXコマンドの記載を省略することができる。
何れにしても、「ページ領域(b) のインデックス空間ＩＤＸ０が、その後の処理対象のテクスチャである」と特定されている状態で、次に、αブレンド処理のためのパラメータを設定するなど、適宜な描画間演算系の指示コマンドを記載する。なお、αブレンド処理とは、既に描画領域（フレームバッファＦＢａ）に記載されている画像と、これから上書きする画像との透明化／半透明化処理に関するものある。したがって、背景動画の動画フレームのように、第一枚目の描画動作では、描画間演算系の指示コマンドの使用は不要である。
続いて、プリミティブ描画系の指示コマンドであるSPRITEコマンドによって、「ページ領域(b) のインデックス空間ＩＤＸ０のテクスチャ（背景動画の一動画フレーム）」を、仮想描画空間の適所（矩形のDestination 領域）に描画するべくSPRITEコマンドを記載する。なお、SPRITEコマンドには、仮想描画空間のDestination 領域について、その左上端点と、右下端点を特定する必要がある。
このDestination 領域は、予め、指示コマンドＬ１１，Ｌ１２によって、実描画領域（ＦＢａ）に対応付けられた描画領域（仮想描画空間上に定義された仮想空間）の全体又はその一部である。但し、背景動画は、通常、表示画面全体に描画するので、このような場合のDestination 領域は、描画領域の全体又はそれ以上となる。なお、Destination 領域が、描画領域の全体より大きい場合とは、例えば、背景動画がズームアップされる場合である。
以上の処理によって、背景動画の動画フレームの描画が終わったので、続いて、テクスチャロード系、テクスチャ設定系、描画間演算系、プリミティブ描画系コマンドなどの指示コマンドを適宜な順番で列記して、背景動画に重ねて、各種のテクスチャを描画するべくディスプレイリストＤＬを構成することになる。先に説明したように、変動演出時では、多数の動画が必要となるので、その場合には、内蔵ＶＲＡＭ７１のページ領域(b) について、インデックス空間ＩＤＸを増加するべく、インデックステーブル制御系の指示コマンド（NEWPIX）を記載することになる。
例えば、二つ目のＩＰストリーム動画に関し、NEWPIXコマンドによって、ページ領域(b) に、追加のインデックス空間ＩＤＸ１を確保した後、このインデックス空間ＩＤＸ１を特定して（SETINDEX）、二つ目の動画の一フレームの展開を指示し（TXLOAD）、展開したテクスチャを描画領域の適所に配置する（SPRITE）。通常、この場合のDestination 領域は、描画領域の一部となる。
以下、同様であり、NEWPIXコマンドによって、次々、インデックス空間ＩＤＸｋを確保した後、適宜なαブレンド処理を実行しつつ、複数のＩＰストリームを描画領域に描画すれば、描画領域への描画内容は、実描画領域であるフレームバッファＦＢａに画像データとして順次蓄積されることになる。複数Ｎ個のＩＰストリーム動画が描画されている演出時には、ページ領域(b) において、複数Ｎ個のインデックス空間が機能している。
そして、一連の変動演出が終了したような場合には、ページ領域(b) に確保した多数のインデックス空間ＩＤＸ１～ＩＤＸｋのうち、不要と思われるインデックス空間ＩＤＸを開放するべく、DELPIXコマンドによって不要なインデックス空間ＩＤＸを削除すれば良い。
なお、静止画やＩストリーム動画を描画する場合には、SETINDEXコマンドによって、これらのテクスチャのデコード先が、ＡＡＣ領域(a) であると指定した上で、TXLOADコマンドを実行させれば、ＡＡＣ領域(a) に取得されたテクスチャは、その後、自動的に起動するＧＤＥＣ７５によってＡＣＣ領域(a) に展開される。そして、展開されたテクスチャは、SPRITEコマンドによって、描画領域の適所に描画すれば良い。なお、キャッシュヒット機能を活用するか否かに応じて、第一ＡＡＣ領域(a1)か、第二ＡＡＣ領域(a2)が使用される。
ここまでの説明では、各テクスチャは、直接的に、メイン表示装置用ＤＳ１の描画領域に描画されるが、必ずしも、このような動作に限定されない。例えば、既に表示装置ＤＳ１用に確保されている描画領域に重複しない状態で、適宜な描画領域を設け（図１８（ｃ））、この描画領域を内蔵ＶＲＡＭ７１の作業領域に対応付ければ、中間的な描画領域を構築して、適宜な演出画像を完成させることができる。ここで、表示装置ＤＳ１用の描画領域と重複しない状態とするのは、重複領域については、後の対応付け設定が優先され、その領域への描画内容がフレームバッファＦＢａに反映されないからである。
図１８（ｃ）に示す通り、本実施例の作業領域は、任意領域(c) におけるインデックス空間ＩＤＸ０である。そして、この作業領域を使用する演出タイミングでは、先行して、演出画像用の描画領域（図１８（ｃ）参照）を、作業領域（インデックス空間ＩＤＸ０の実描画領域）に対応付けるための指示コマンド列（SETDAVR ，SETDAVF ，SETINDEX）を記載しておく。図１８（ｃ）に示す通り、演出画像用の描画領域は、メイン表示装置ＤＳ１用の描画領域に含まれない領域に確保される。
そして、その後は、フレームバッファＦＢａに関する指示コマンド列Ｌ１６と同様の指示コマンドを列記して、インデックス空間ＩＤＸ０に、適宜な演出画像を完成させれば良い。本実施例の場合、演出画像は、静止画で構成されるので、デコードデータは第一ＡＡＣ領域(a1)に展開されるよう指示コマンド（SETINDEX）が記載され、次に、インデックス空間ＩＤＸ０の描画領域の適所をDestination とするプリミティブ描画系の指示コマンド（SPRITE）が使用されることになる。なお、このような動作は、演出内容に応じて、一回又は複数回繰り返される。
そして、演出画像を完成させたインデックス空間ＩＤＸ０をテクスチャと位置付けた後（SETINDEX）、SPRITEコマンドによって、メイン表示装置用ＤＳ１の描画領域の適所に、インデックス空間ＩＤＸ０の演出画像（テクスチャ）を描画すれば良い。このような場合、インデックス空間ＩＤＸ０の演出画像を、三角形の描画プリミティブ（primitive ）に分解し、適宜な角度に回転させた上で、描画領域に描画することが考えられる。なお、テクスチャの回転角度は、例えば、予告演出の信頼度などに対応付けられる。
以上、メイン表示装置ＤＳ１の一フレームを完成させるための指示コマンド列（Ｌ１１～Ｌ１６）について説明したが、サブ表示装置ＤＳ２の一フレームを完成させるための指示コマンド列（Ｌ１７～Ｌ１２）についても、同様である。すなわち、フレームバッファＦＢｂの開始ＸＹ座標を特定し（Ｌ１７）を定義し（通常はＸ＝０，Ｙ＝０）、図１８（ｃ）に示す仮想描画空間上に、サブ表示装置ＤＳ２のための描画領域を定義する（Ｌ１８）。
ところで、本実施例では、メイン表示装置ＤＳ１用の画像データの生成を終えた後、サブ表示装置ＤＳ２用の生成処理に移行するので、サブ表示装置ＤＳ２用の描画領域が、メイン表示装置ＤＳ１用の描画領域と重複しても何の問題もなく、描画領域を自由に設定することができる。そのため、ディスプレイリストＤＬの生成プログラムの開発時、例えば、SPRITEコマンドで、新規に設定された描画領域に適宜なテクスチャを貼り付けるような場合、SPRITEコマンドの動作パラメータ（Destination 領域）の設定その他を、ある程度、定型化することができる。
このような任意の描画領域の定義が終われば（Ｌ１８）、次に、ダブルバッファ構成の表示装置ＤＳ２のフレームバッファＦＢｂについて、今回のディスプレイリストＤＬに基づく描画内容の「書込み領域」となるインデックス空間ＩＤＸを特定する（Ｌ１９）。このインデックス空間ＩＤＸのインデックス番号は、フレームバッファＦＢｂに関し、メイン制御処理のステップＳＴ６で指定された表示領域（０）／（１）に対応しない方のインデック番号である。
そして、その後、サブ表示装置ＤＳ２についての指示コマンド列Ｌ２０～Ｌ２２が、メイン表示装置ＤＳ１に関する指示コマンド列Ｌ１４～Ｌ１６と同様に列記される。また、インデックス空間ＩＤＸ０に完成させた演出画像を使用することもできる。
以上、ディスプレイリストＤＬを構成するＬ１１～Ｌ２２の指示コマンドは、本実施例では、全て、コマンド長が３２ビットの整数倍のものに限定されている。そして、先に説明した通り、本実施例のディスプレイリストＤＬのデータボリューム値（データ総量）を、固定長（２５６バイト）に調整しており、ダミーコマンドたる必要数のNOP コマンド（Ｌ２３）を付加した上で、EODLコマンド（Ｌ２４）で終結させている。すなわち、図２８の実施例では、前記した標準手法（Ｂ）を採っている。
但し、標準手法（Ｂ）を採る場合でも、全ての動作周期において、ディスプレイリストＤＬのデータ総量を２５６バイトと固定化することは必ずしも必須ではない。すなわち、別の実施例では、NOP コマンドを除くディスプレイリストＤＬのデータ総量が、２５６バイトを超える場合（例えば、特別な演出期間）には、ディスプレイリストＤＬのデータ総量は、NOP コマンドを付加することで、５１２バイト又はそれ以上のＮ×２５６バイトに調整される。なお、標準手法（Ｂ）を採る場合、Ｎ×２５６バイトの最後はEODLコマンドで終端されることは先に説明した通りである。
以上、本発明の実施例について詳細に説明したが、各構成は、弾球遊技機に限らず、例えば、回胴遊技機にも好適に適用可能である。なお、力率改善回路については、省略することも可能である。また、遊技球は、必ずしも、遊技者に払い出される必要はなく、賞球数が電子カードの記憶されるいわゆる管理遊技機にも本発明が適用可能であることは勿論である。
ＧＭ 遊技機
２０ 電源基板
ＲＥＣＴ 整流回路

Claims (1)

  1. 所定のスイッチ信号に起因する抽選結果に基づいて各種の制御動作を実行する遊技機であって、
    外部から受ける交流電圧を整流する整流回路は、ＯＮ／ＯＦＦ動作可能な２×Ｎ（整数Ｎ＞０）個のＭＯＳＦＥＴと、各ＭＯＳＦＥＴのＯＮ／ＯＦＦ動作を制御する制御回路と、を有して構成され、
    ２×Ｎ個のＭＯＳＦＥＴに付随する寄生ダイオードによって、全波整流回路が形成されている一方、前記制御回路が、適宜なタイミングでＮ個のＭＯＳＦＥＴをＯＮ動作させることで、前記Ｎ個のＭＯＳＦＥＴの寄生ダイオードをバイパスして整流動作を実現する構成を有し、
    前記整流回路の下流側に配置されるＤＣ／ＤＣ変換手段は、遊技制御動作を中心統括的に担う主制御手段に配電される第１種の直流電圧を生成する非同期整流式コンバータと、前記主制御手段から受ける指令に基づいて各種の演出動作を制御する演出制御手段に配電される第２種の直流電圧を生成する同期整流式コンバータと、を有して構成されていることを特徴とする遊技機。
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