JP7315311B2 - FIELD EFFECT TRANSISTOR AND METHOD OF MANUFACTURING FIELD EFFECT TRANSISTOR - Google Patents

FIELD EFFECT TRANSISTOR AND METHOD OF MANUFACTURING FIELD EFFECT TRANSISTOR Download PDF

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Description

本発明は、縦型電界効果トランジスタ、特に縦型高電子移動度トランジスタ（ＨＥＭＴ）、及び、縦型電界効果トランジスタ乃至縦型高電子移動度トランジスタ（ＨＥＭＴ）を製造する方法に関する。 The present invention relates to a vertical field effect transistor, in particular a vertical high electron mobility transistor (HEMT), and a method of manufacturing a vertical field effect transistor or a vertical high electron mobility transistor (HEMT).

背景技術
窒化ガリウム層を有する縦型電界効果トランジスタは、高い逆電圧を、同時に低いオン抵抗のもとで可能にする。この種の電界効果トランジスタは、通常、窒化アルミニウムガリウム（ＡｌＧａＮ）層及び窒化ガリウム（ＧａＮ）層を有する。電気抵抗を最小化するためには、高導電性の中間層を、電界効果トランジスタの窒化アルミニウムガリウム層と窒化ガリウム層との間の境界面にチャネルとして使用することができる。相互接続なしでは、この種のチャネルは、導電性（常時閉）である。ゲート電圧を印加することにより、電流通流を中断することができる。しかしながら、安全上の理由から、特に自動車分野への適用に対しては、駆動制御なしで非導電性（常時開）であるチャネルの実施形態が必要である。 BACKGROUND OF THE INVENTION Vertical field effect transistors with gallium nitride layers allow high reverse voltages with at the same time low on-resistance. This kind of field effect transistor usually has an aluminum gallium nitride (AlGaN) layer and a gallium nitride (GaN) layer. To minimize the electrical resistance, a highly conductive intermediate layer can be used as a channel at the interface between the aluminum gallium nitride and gallium nitride layers of the field effect transistor. Without interconnections, such channels are conductive (normally closed). Current flow can be interrupted by applying a gate voltage. However, for safety reasons, especially for applications in the automotive sector, an embodiment of the channel that is electrically non-conductive (normally open) without actuation control is required.

米国特許出願公開第２０１３／０１０５８０８号明細書（ＵＳ２０１３／０１０５８０８Ａ１）からは、常時開動作を有する例示的な電界効果トランジスタが公知である。 From US 2013/0105808 A1 an exemplary field effect transistor with normally open operation is known.

米国特許出願公開第２０１３／０１０５８０８号明細書U.S. Patent Application Publication No. 2013/0105808

発明の開示
本発明は、請求項１の特徴を有する縦型電界効果トランジスタ、及び、請求項８の特徴を有する電界効果トランジスタを製造する方法を提供する。 DISCLOSURE OF THE INVENTION The invention provides a vertical field effect transistor with the features of claim 1 and a method of manufacturing a field effect transistor with the features of claim 8 .

従って、第１の態様によれば、本発明は、電界効果トランジスタの第１の接触接続側に配置されているゲート端子及びソース端子を備えている縦型電界効果トランジスタに関する。対向する第２の接触接続側には、電界効果トランジスタのドレイン端子が配置されている。これらの接触接続側の間には、ドープされていない窒化ガリウム層が存在しており、ここでは、ドープされていない窒化ガリウム層内に、ｐ型ドープされた窒化ガリウム構造体が埋め込まれている。 Thus, according to a first aspect, the invention relates to a vertical field effect transistor with a gate terminal and a source terminal which are arranged on the first contact connection side of the field effect transistor. A drain terminal of the field effect transistor is arranged on the opposite side of the second contact connection. An undoped gallium nitride layer is present between these contact sides, wherein a p-doped gallium nitride structure is embedded in the undoped gallium nitride layer.

第２の態様によれば、本発明は、電界効果トランジスタを製造する方法に関し、ここでは、ｐ型ドープされた窒化ガリウム構造体が埋め込まれたドープされていない窒化ガリウム層が形成される。さらに、当該ドープされていない窒化ガリウム層の第１の側に、ゲート端子及びソース端子が形成される。最後に、当該ドープされていない窒化ガリウム層の第１の側に対向する第２の側に、ドレイン端子が配置される。 According to a second aspect, the invention relates to a method of manufacturing a field effect transistor, wherein an undoped gallium nitride layer embedded with a p-type doped gallium nitride structure is formed. Further, a gate terminal and a source terminal are formed on the first side of the undoped gallium nitride layer. Finally, a drain terminal is arranged on a second side opposite the first side of the undoped gallium nitride layer.

好ましい実施形態は、各従属請求項の対象である。 Preferred embodiments are the subject of each dependent claim.

発明の利点
ドープされていない窒化ガリウム層とその上に存在する窒化アルミニウムガリウム層との間の境界面に、p型ドープされた窒化ガリウム層を直接成長させることは、常時開動作を提供するために従来技術から公知であり、当該導電性ＡｌＧａＮ／ＧａＮ中間層の移動度を低減させることに結び付けることが可能である。それに対して、本発明は、ｐ型ドープされた窒化ガリウム構造体が、ドープされていない窒化ガリウム層内に埋め込まれる、電界効果トランジスタを提供している。これにより、ドープされていない窒化ガリウム層の境界面を少なくすることができるようになると共に、このことは、常時開動作を可能にさせ、さらに、ゲート端子の下方で局所的な電界強度の上昇を回避することもできるようになる。 ADVANTAGES OF THE INVENTION Growing a p-type doped gallium nitride layer directly at the interface between an undoped gallium nitride layer and an aluminum gallium nitride layer overlying it is known from the prior art for providing normally open operation, which can be linked to reducing the mobility of the conductive AlGaN/GaN intermediate layer. In contrast, the present invention provides a field effect transistor in which a p-type doped gallium nitride structure is embedded within an undoped gallium nitride layer. This makes it possible to reduce the interface of the undoped gallium nitride layer, which allows normally open operation and also avoids local electric field strength build-up under the gate terminal.

好ましい発展形態によれば、ゲート端子は、多結晶シリコン（ポリシリコン）からなる層を有する。p型ドープされた窒化ガリウム構造体は、ドープされていない窒化ガリウム層内に埋め込まれており、境界層には直接配置されないので、何よりも最初に多結晶シリコンをゲート端子のために使用することが可能になる。なぜなら、それ以外では、不都合な高い電磁場とイオン移動発生の可能性とを抑制することができるからである。多結晶シリコンの使用は、好ましくは、より信頼性の高いゲート動作を保証する。 According to a preferred development, the gate terminal has a layer of polycrystalline silicon (polysilicon). The p-type doped gallium nitride structure is embedded in an undoped gallium nitride layer and not directly on the boundary layer, allowing first and foremost the use of polysilicon for the gate terminal. This is because otherwise undesirably high electromagnetic fields and the possibility of ion migration can be suppressed. The use of polysilicon preferably ensures more reliable gate operation.

電界効果トランジスタの好ましい実施形態によれば、多結晶シリコンからなる層がトレンチ溝内に配置されている。これにより、一方では、電界効果トランジスタの製造がより容易になる。なぜなら、トレンチ溝内での多結晶シリコンからなる層の成長が簡単になるからである。さらに付加的に、縦型電界効果トランジスタをよりコンパクトに構成することができる。なぜなら、ゲート端子が少なくとも部分的に基板内に集積化されるからである。 According to a preferred embodiment of the field effect transistor, a layer of polycrystalline silicon is arranged in the trench. On the one hand, this makes the production of the field effect transistor easier. This is because it simplifies the growth of a layer of polysilicon in the trench. Additionally, the vertical field effect transistor can be constructed more compactly. This is because the gate terminal is at least partially integrated in the substrate.

電界効果トランジスタの好ましい発展形態によれば、ドープされていない窒化ガリウム層の、第１の接触接続側に面する側に、窒化アルミニウムガリウム（ＡｌＧａＮ）層が形成されており、この場合、この窒化アルミニウムガリウム層には、さらにゲート誘電体層が形成されており、このゲート誘電体層は、ゲート端子とソース端子との間を延在している。ゲート誘電体層を用いて絶縁されたゲート電極の使用は、特に、多結晶シリコンからなる層との組み合わせにおいて、信頼性の高いゲート動作を保証するために特に有利である。 According to a preferred development of the field-effect transistor, an aluminum gallium nitride (AlGaN) layer is formed on the side of the undoped gallium nitride layer facing the first contact connection side, wherein the aluminum gallium nitride layer is further formed with a gate dielectric layer, which extends between the gate terminal and the source terminal. The use of a gate electrode insulated with a gate dielectric layer, especially in combination with a layer of polysilicon, is particularly advantageous for ensuring reliable gate operation.

電界効果トランジスタの好ましい実施形態においては、ドープされていない窒化ガリウム層の、第２の接触接続側に面する側に、ｎ型ドープされた窒化ガリウム層が形成されている。このｎ型ドープされた窒化ガリウム層は、好ましくはさらに、第１のｎ型ドープされた窒化ガリウム層を有することができ、この第１のｎ型ドープされた窒化ガリウム層は、ドープされていない窒化ガリウム層に直接配置されている。さらに、このｎ型ドープされた窒化ガリウム層は、第２のｎ型ドープされた窒化ガリウム層を有することができ、この第２のｎ型ドープされた窒化ガリウム層は、第１のｎ型ドープされた窒化ガリウム層よりも高濃度にドープされ、かつ、第１のｎ型ドープされた窒化ガリウム層に直接配置されている。ｎ型ドープされた窒化ガリウム層は、ゲート端子又はソース端子と、ドレイン端子との間の電流通流を可能にする。 In a preferred embodiment of the field effect transistor, an n-type doped gallium nitride layer is formed on the side of the undoped gallium nitride layer facing the second contact connection side. This n-type doped gallium nitride layer can preferably further comprise a first n-type doped gallium nitride layer, which is directly disposed on the undoped gallium nitride layer. Additionally, the n-doped gallium nitride layer can have a second n-doped gallium nitride layer, the second n-doped gallium nitride layer being more heavily doped than the first n-doped gallium nitride layer and directly disposed on the first n-doped gallium nitride layer. The n-type doped gallium nitride layer allows current flow between the gate or source terminal and the drain terminal.

電界効果トランジスタの好ましい発展形態によれば、埋め込まれたｐ型ドープされた窒化ガリウム構造体は、少なくとも部分的に、ｎ型ドープされた窒化ガリウム層内に延在している。 According to a preferred development of the field effect transistor, the buried p-doped gallium nitride structure extends at least partially into the n-doped gallium nitride layer.

電界効果トランジスタの一発展形態によれば、埋め込まれたｐ型ドープされた窒化ガリウム構造体は、ドープされていない窒化ガリウムによって形成される少なくとも１つのチャネルを取り囲み、当該少なくとも１つのチャネルによって、ゲート電圧の印加の際に、電流がドレイン端子に流れる。 According to a development of the field effect transistor, the buried p-doped gallium nitride structure surrounds at least one channel formed by undoped gallium nitride, through which current flows to the drain terminal upon application of a gate voltage.

この方法の好ましい発展形態によれば、ドープされていない窒化ガリウム層内にトレンチ溝が形成され、この場合、このトレンチ溝内に、多結晶シリコンから成るゲート端子の層が形成される。 According to a preferred development of the method, trenches are formed in the undoped gallium nitride layer, in which trenches a layer of the gate connection made of polycrystalline silicon is formed.

この方法の好ましい発展形態によれば、ドープされていない窒化ガリウム層は、ｎ型ドープされた窒化ガリウム層上に配置され、この場合、埋め込まれたｐ型ドープされた窒化ガリウム構造体は、少なくとも部分的に、ｎ型ドープされた窒化ガリウム層内に形成される。 According to a preferred development of the method, the undoped gallium nitride layer is arranged on the n-doped gallium nitride layer, the buried p-doped gallium nitride structure being formed at least partially in the n-doped gallium nitride layer.

本発明の第１の実施形態による縦型電界効果トランジスタにおける概略的断面図。1 is a schematic cross-sectional view of a vertical field effect transistor according to a first embodiment of the invention; FIG. 本発明の第２の実施形態による縦型電界効果トランジスタにおける概略的断面図。FIG. 4 is a schematic cross-sectional view of a vertical field effect transistor according to a second embodiment of the invention; 本発明の第３の実施形態による縦型電界効果トランジスタにおける概略的断面図。FIG. 4 is a schematic cross-sectional view of a vertical field effect transistor according to a third embodiment of the invention; 本発明の第４の実施形態による縦型電界効果トランジスタにおける概略的断面図。FIG. 4 is a schematic cross-sectional view of a vertical field effect transistor according to a fourth embodiment of the invention; 本発明の一実施形態による縦型電界効果トランジスタを製造する方法を説明するための、加工すべき電界効果トランジスタの個々の中間段階を示した図。Figures 4A-4D illustrate individual intermediate stages of a field effect transistor to be processed to illustrate a method of manufacturing a vertical field effect transistor according to an embodiment of the present invention; 本発明の一実施形態による縦型電界効果トランジスタを製造する方法を説明するための、加工すべき電界効果トランジスタの個々の中間段階を示した図。Figures 4A-4D illustrate individual intermediate stages of a field effect transistor to be processed to illustrate a method of manufacturing a vertical field effect transistor according to an embodiment of the present invention; 本発明の一実施形態による縦型電界効果トランジスタを製造する方法を説明するための、加工すべき電界効果トランジスタの個々の中間段階を示した図。Figures 4A-4D illustrate individual intermediate stages of a field effect transistor to be processed to illustrate a method of manufacturing a vertical field effect transistor according to an embodiment of the present invention; 本発明の一実施形態による縦型電界効果トランジスタを製造する方法を説明するための、加工すべき電界効果トランジスタの個々の中間段階を示した図。Figures 4A-4D illustrate individual intermediate stages of a field effect transistor to be processed to illustrate a method of manufacturing a vertical field effect transistor according to an embodiment of the present invention; 本発明の一実施形態による縦型電界効果トランジスタを製造する方法を説明するための、加工すべき電界効果トランジスタの個々の中間段階を示した図。Figures 4A-4D illustrate individual intermediate stages of a field effect transistor to be processed to illustrate a method of manufacturing a vertical field effect transistor according to an embodiment of the present invention; 本発明の一実施形態による縦型電界効果トランジスタを製造する方法を説明するための、加工すべき電界効果トランジスタの個々の中間段階を示した図。Figures 4A-4D illustrate individual intermediate stages of a field effect transistor to be processed to illustrate a method of manufacturing a vertical field effect transistor according to an embodiment of the present invention; 本発明の一実施形態による縦型電界効果トランジスタを製造する方法を説明するための、加工すべき電界効果トランジスタの個々の中間段階を示した図。Figures 4A-4D illustrate individual intermediate stages of a field effect transistor to be processed to illustrate a method of manufacturing a vertical field effect transistor according to an embodiment of the present invention; 本発明の一実施形態による縦型電界効果トランジスタを製造する方法を説明するための、加工すべき電界効果トランジスタの個々の中間段階を示した図。Figures 4A-4D illustrate individual intermediate stages of a field effect transistor to be processed to illustrate a method of manufacturing a vertical field effect transistor according to an embodiment of the present invention;

総ての図面において、同一の、又は、機能的に同等の要素及び装置には、同一の参照番号が付されている。 Identical or functionally equivalent elements and devices are provided with the same reference numerals in all drawings.

実施例の説明
図１には、本発明の第１の実施形態による縦型電界効果トランジスタ１ａにおける概略的断面図が示されている。この電界効果トランジスタは、ＨＥＭＴとして構成されており、第１の接触接続側１４と、対向する第２の接触接続側１５とを有しており、これらの接触接続側の間には、複数の層が形成されおり、それらの層は、以下においてより詳細に説明する。 DESCRIPTION OF THE EXEMPLARY EMBODIMENTS FIG. 1 shows a schematic cross-sectional view of a vertical field effect transistor 1a according to a first exemplary embodiment of the invention. The field effect transistor is constructed as a HEMT and has a first contact side 14 and an opposite second contact side 15 between which layers are formed, which are described in more detail below.

電界効果トランジスタ１ａの基本的層構造体は、ｎ型ドープされた窒化ガリウム（ＧａＮ）層１０と、このｎ型ドープされた層構造体１０の表面に配置されたドープされていない窒化ガリウム層５とを含む。ｎ型ドープされた窒化ガリウム層１０は、ドープされていない窒化ガリウム層５に直接接触している第１のドープされた窒化ガリウム層１０－１と、第２の接触接続側１５の方に配置されている第２のｎ型ドープされた窒化ガリウム層１０－２とに分割されている。第２のｎ型ドープされた窒化ガリウム層１０－２上には、ドレイン端子４のオーミックコンタクトが形成されている。 The basic layer structure of the field effect transistor 1a comprises an n-type doped gallium nitride (GaN) layer 10 and an undoped gallium nitride layer 5 arranged on the surface of this n-type doped layer structure 10. The n-doped gallium nitride layer 10 is divided into a first doped gallium nitride layer 10-1 directly contacting the undoped gallium nitride layer 5 and a second n-doped gallium nitride layer 10-2 arranged towards the second contact side 15. An ohmic contact for the drain terminal 4 is formed on the second n-type doped gallium nitride layer 10-2.

ドープされていない窒化ガリウム層５には、Ｖ字型トレンチ溝１２が形成されている。このトレンチ溝１２の表面、及び、ドープされていない窒化ガリウム層５の接触表面には、窒化アルミニウムガリウム（ＡｌＧａＮ）層８が形成されている。この窒化アルミニウムガリウム層８の上には、さらに、例えば、窒化シリコンＳｉＮ又は酸化シリコンＳｉＯ２から成り得るゲート誘電体層９が形成されている。トレンチ溝１２は、多結晶シリコンから成る層７によって充填されており、この層７の表面には、オーミックコンタクト１３が配置されている。多結晶シリコンから成る層７と、ゲート誘電体層９と、オーミックコンタクト１３とは、ゲート端子２を形成している。ドープされていない窒化ガリウム層５の表面には、さらに、電界効果トランジスタ１ａのソース端子３の複数のさらなるコンタクトが配置されており、これらのさらなるコンタクトは、ゲート誘電体層９と接触接続する。 A V-shaped trench 12 is formed in the undoped gallium nitride layer 5 . An aluminum gallium nitride (AlGaN) layer 8 is formed on the surface of this trench 12 and on the contact surface of the undoped gallium nitride layer 5 . On top of this aluminum gallium nitride layer 8 is further formed a gate dielectric layer 9, which can consist, for example, of silicon nitride SiN or silicon oxide SiO2. The trench 12 is filled with a layer 7 of polysilicon, on the surface of which an ohmic contact 13 is arranged. Layer 7 of polycrystalline silicon, gate dielectric layer 9 and ohmic contact 13 form gate terminal 2 . Arranged further on the surface of the undoped gallium nitride layer 5 are a plurality of further contacts of the source terminal 3 of the field effect transistor 1a, which contact the gate dielectric layer 9 .

ドープされていない窒化ガリウム層５内には、ｐ型ドープされた窒化ガリウム構造体６ａが埋め込まれており、このｐ型ドープされた窒化ガリウム構造体６ａは、部分的に、第１のｎ型ドープされた窒化ガリウム層１０－１内に延在している。「埋め込まれている」との表現は、ｐ型ドープされた窒化ガリウム構造体６ａが、ドープされていない窒化ガリウム層５の表面に配置されているだけでなく、ｐ型ドープされた窒化ガリウム構造体６ａの少なくともいくつかの構造要素又は層要素が、ドープされていない窒化ガリウム層５の表面の下に延在していること、例えば、ドープされていない窒化ガリウム層５の表面に対して平行に延在していることを意味するものと理解されたい。 Embedded within the undoped gallium nitride layer 5 is a p-doped gallium nitride structure 6a which extends partially into the first n-doped gallium nitride layer 10-1. The expression “buried” should be understood to mean that not only the p-type doped gallium nitride structure 6 a is arranged on the surface of the undoped gallium nitride layer 5 , but also that at least some structural elements or layer elements of the p-type doped gallium nitride structure 6 a extend below the surface of the undoped gallium nitride layer 5 , e.g. extend parallel to the surface of the undoped gallium nitride layer 5 .

ｐ型ドープされた窒化ガリウム構造体６ａは、その対称軸線が縦型電界効果トランジスタの第１の接触接続側１４に対して垂直方向に延在する、実質的に円筒状の側方領域６ａ－３を有している。さらに、ｐ型ドープされた窒化ガリウム構造体６ａは、円筒状側方領域６ａ－３によって取り囲まれた領域の内部に存在する２つの円板状領域６ａ－１及び６ａ－２を含む。第１の円板状領域６ａ－１は、実質的に当該領域を取り囲んでいる領域の中央に存在しており、ドープされていない窒化ガリウム層５の内部に位置している。第２の円板状領域６ａ－２は、基板内に存在する円筒状側方領域６ａ－３の端部領域に存在しており、第１のｎ型ドープされた窒化ガリウム層１０－１の内部に存在している。従って、ｐ型ドープされた窒化ガリウム構造体６ａの半部を断面において見ると、これは、実質的に逆Ｆ字の形状を有している。 The p-doped gallium nitride structure 6a has a substantially cylindrical lateral region 6a-3 whose axis of symmetry extends perpendicular to the first contact connection side 14 of the vertical field effect transistor. Further, the p-doped gallium nitride structure 6a includes two disk-shaped regions 6a-1 and 6a-2 that lie within the region surrounded by the cylindrical lateral regions 6a-3. A first disk-shaped region 6a-1 is present substantially in the center of the region surrounding it and is located within the undoped gallium nitride layer 5. As shown in FIG. A second disc-shaped region 6a-2 resides in the end region of a cylindrical lateral region 6a-3 present in the substrate and within the first n-type doped gallium nitride layer 10-1. Therefore, when looking at half of the p-doped gallium nitride structure 6a in cross section, it has a substantially inverted F shape.

ｐ型ドープされた窒化ガリウム構造体６ａは、ドープされていない窒化ガリウム層５の内部、及び、ｎ型ドープされた窒化ガリウム層１０の内部に延在するチャネル領域１１を取り囲むように又は開放するように形成されている。ゲート電圧がゲート端子２に印加されると、電流がチャネル１１を通ってドレイン端子４に流れる。ゲート電圧が印加されない場合には、電流も流れず、即ち、埋め込まれたｐ型ドープされた窒化ガリウム構造体６ａは、常時開動作を提供する。 A p-type doped gallium nitride structure 6a is formed to surround or open a channel region 11 extending inside the undoped gallium nitride layer 5 and inside the n-type doped gallium nitride layer 10. When a gate voltage is applied to gate terminal 2 , current flows through channel 11 to drain terminal 4 . When no gate voltage is applied, no current flows, ie the buried p-type doped gallium nitride structure 6a provides normally open operation.

図２には、本発明の第２の実施形態による縦型電界効果トランジスタ１ｂにおける断面図が示されている。図示されている電界効果トランジスタ１ｂは、図１に示された電界効果トランジスタ１ａに実質的に相当するが、ドープされていない窒化ガリウム層５内に埋め込まれたｐ型ドープされた窒化ガリウム構造体６ｂの実施形態は、異なっている。第１の実施形態による別個の円板状領域６ａ－１，６ａ－２は、第２の実施形態によれば一体化されている。換言すれば、ｐ型ドープされた窒化ガリウム構造体６ｂは、基板内に存在する、当該ｐ型ドープされた窒化ガリウム構造体６ｂの円筒状側方領域６ｂ－１の端部領域に配置されている単一の円板状区間６ｂ－２のみを有している。 FIG. 2 shows a cross-sectional view of a vertical field effect transistor 1b according to a second embodiment of the invention. The field effect transistor 1b shown corresponds substantially to the field effect transistor 1a shown in FIG. 1, but the embodiment of the p-type doped gallium nitride structure 6b embedded in the undoped gallium nitride layer 5 is different. The separate disk-shaped regions 6a-1, 6a-2 according to the first embodiment are integrated according to the second embodiment. In other words, the p-doped gallium nitride structure 6b has only a single disc-shaped section 6b-2 located in the end region of the cylindrical lateral region 6b-1 of the p-doped gallium nitride structure 6b present in the substrate.

図３は、本発明の第３の実施形態による縦型電界効果トランジスタ１ｃにおける概略的断面図を示す。図３に示されている電界効果トランジスタ１ｃは、図２に示されている電界効果トランジスタ１ｂとは、次の点において異なっている。即ち、ｐ型ドープされた窒化ガリウム構造体６ｃが、ドープされていない窒化ガリウム層５の完全に内部に延在している点において、即ち、ｎ型ドープされた窒化ガリウム層１０内に延在していない点において異なっている。 FIG. 3 shows a schematic cross-section through a vertical field effect transistor 1c according to a third embodiment of the invention. The field effect transistor 1c shown in FIG. 3 differs from the field effect transistor 1b shown in FIG. 2 in the following points. That is, the p-type doped gallium nitride structure 6c differs in that it extends completely into the undoped gallium nitride layer 5, i.e. it does not extend into the n-type doped gallium nitride layer 10.

図４には、本発明の第４の実施形態による縦型電界効果トランジスタ１ｄにおける概略的断面図が示されている。この実施形態によれば、ｐ型ドープされた窒化ガリウム構造体６ｄは、円板状領域６ｄ－３によって相互に接続された外側円筒状領域６ｄ－１と内側円筒状領域６ｄ－２とを有している。従って、ｐ型ドープされた窒化ガリウム構造体６ｄの半部を断面において見ると、これは、実質的にＵ字の形状である。 FIG. 4 shows a schematic cross-section through a vertical field effect transistor 1d according to a fourth embodiment of the invention. According to this embodiment, the p-doped gallium nitride structure 6d has an outer cylindrical region 6d-1 and an inner cylindrical region 6d-2 interconnected by a disk-shaped region 6d-3. Therefore, when looking at half of the p-doped gallium nitride structure 6d in cross section, it is substantially U-shaped.

本発明は、上述の実施形態に限定されるものではない。それどころか、ｐ型ドープされた窒化ガリウム構造体は、実質的に任意に成形されてもよい。 The invention is not limited to the embodiments described above. Rather, the p-doped gallium nitride structure may be shaped substantially arbitrarily.

図５乃至図１２には、縦型電界効果トランジスタ１ａを製造する一例としての方法の個々の方法ステップが示されている。 5 to 12 show individual method steps of an exemplary method for manufacturing a vertical field effect transistor 1a.

図５は、ここでは、第１の方法ステップを示しており、この場合は、高濃度にｎ型ドープされた窒化ガリウム基板１０－２が準備され、この高濃度にｎ型ドープされた窒化ガリウム基板１０－２上でエピタキシャル成長によって低濃度にドープされるｎ型ドープされた窒化ガリウム層１０－１が形成される。高濃度にｎ型ドープされた窒化ガリウム基板１０－２、及び、低濃度にドープされるｎ型ドープされた窒化ガリウム層１０－１は、ｎ型ドープされた窒化ガリウム層１０を形成する。 FIG. 5 now shows a first method step, in which a heavily n-doped gallium nitride substrate 10-2 is provided and a lightly doped n-doped gallium nitride layer 10-1 is formed by epitaxial growth on this heavily n-doped gallium nitride substrate 10-2. The heavily n-doped gallium nitride substrate 10 - 2 and the lightly doped n-doped gallium nitride layer 10 - 1 form the n-doped gallium nitride layer 10 .

図６に示されている第２の方法ステップにおいては、ｐ型ドープされた窒化ガリウム領域６１が、低濃度にドープされるｎ型ドープされた窒化ガリウム層１０－１内への注入を用いて形成される。さらなる実施形態によれば、ｐ型ドープされた窒化ガリウム領域６１は、ｐ型ドープされた窒化ガリウム層のエピタキシャル成長及びその後のｐ型ドープされた窒化ガリウム層の構造化によって形成することができる。 In a second method step, shown in FIG. 6, a p-doped gallium nitride region 61 is formed using implantation into the lightly doped n-doped gallium nitride layer 10-1. According to a further embodiment, the p-doped gallium nitride region 61 can be formed by epitaxial growth of a p-doped gallium nitride layer and subsequent structuring of the p-doped gallium nitride layer.

図７に示されている方法ステップにおいては、ｐ型ドープされた窒化ガリウム領域６１を有するｎ型ドープされた窒化ガリウム層１０－１の表面に、ドープされていない窒化ガリウム層５１と、その上に存在するｐ型ドープされた窒化ガリウム層６２とが堆積される。 In the method step shown in FIG. 7, an undoped gallium nitride layer 51 and an overlying p-doped gallium nitride layer 62 are deposited on the surface of the n-doped gallium nitride layer 10-1 with the p-doped gallium nitride region 61.

さらなる方法ステップにおいては、図８に示されているように、ｐ型ドープされた窒化ガリウム層６２が構造化される。ｐ型ドープされた窒化ガリウム領域６１、及び、構造化されたｐ型ドープされた窒化ガリウム層６２は、２つの円板状領域を形成する。 In a further method step, the p-doped gallium nitride layer 62 is structured, as shown in FIG. The p-doped gallium nitride region 61 and the structured p-doped gallium nitride layer 62 form two disk-shaped regions.

次いで、エッチングプロセスを用いることにより、図９に示されているトレンチ溝１２が形成され、このトレンチ溝１２は、ｐ型ドープされた窒化ガリウム領域６２を貫通して、ドープされていない窒化ガリウム層５１内に延在している。好ましくは、このトレンチ溝１２の側壁の角度は８０°未満である。 An etching process is then used to form the trench 12 shown in FIG. 9, which extends through the p-type doped gallium nitride region 62 and into the undoped gallium nitride layer 51. Preferably, the angle of the sidewalls of this trench 12 is less than 80°.

図１０には、さらなる方法ステップが示されており、ここでは、ｐ型ドープされた円板状領域は相互に接続される。この接続は、例えば、注入によって実施することができる。この接続により、ｐ型ドープされた窒化ガリウム構造体６ａが生成される。さらなる実施形態によれば、対応する接続は、既に図６乃至図８に示されているステップの間にエピタキシャル成長のもとで構造化することが可能である。 FIG. 10 shows a further method step, in which the p-doped disk-shaped regions are interconnected. This connection can be made, for example, by injection. This connection produces a p-doped gallium nitride structure 6a. According to a further embodiment, corresponding connections can be structured under epitaxial growth during the steps already shown in FIGS.

図１１に示されている方法ステップにおいては、窒化アルミニウムガリウム層８及びゲート誘電体層９が、トレンチ溝１２内、及び、ドープされていない窒化ガリウム層５の表面の接触領域に堆積される。さらに、多結晶シリコンから成る層７がトレンチ溝内に堆積される。ゲート誘電体層９は、例えば、窒化ケイ素ＳｉＮ又は酸化ケイ素ＳｉＯ２から構成されてもよい。 In the method step shown in FIG. 11, an aluminum gallium nitride layer 8 and a gate dielectric layer 9 are deposited in the trench grooves 12 and in the contact regions on the surface of the undoped gallium nitride layer 5 . Furthermore, a layer 7 of polycrystalline silicon is deposited in the trench. The gate dielectric layer 9 may, for example, consist of silicon nitride SiN or silicon oxide SiO 2 .

図１２に示されている最終的な方法ステップにおいては、ゲート端子２、ドレイン端子４及びソース端子３のための電極として対応するオーミックコンタクトが形成される。これらの電極の材料は、例えば、チタンＴｉ、窒化チタンＴｉＮ、チタン／タングステンＴｉＷ、タングステンＷ、ニッケルＮｉ、金Ａｕ又は銅Ｃｕを含み得る。 In the final method step shown in FIG. 12, corresponding ohmic contacts are formed as electrodes for the gate terminal 2, the drain terminal 4 and the source terminal 3. FIG. Materials for these electrodes may include, for example, titanium Ti, titanium nitride TiN, titanium/tungsten TiW, tungsten W, nickel Ni, gold Au or copper Cu.

本発明は、図示された方法ステップに限定されるものではない。特に、異なって構造化される又は成形されるｐ型ドープされた窒化ガリウム構造体が、類似の方法ステップによって製造可能である。そのため、例えば、図２乃至図４に示されている電界効果トランジスタ１ｂ～１ｃは、実質的に類似の堆積プロセス及び構造化プロセスによって製造可能である。 The invention is not limited to the illustrated method steps. In particular, differently structured or shaped p-doped gallium nitride structures can be produced by similar method steps. Thus, for example, the field effect transistors 1b-1c shown in FIGS. 2-4 can be manufactured by substantially similar deposition and structuring processes.

本発明に係る電界効果トランジスタは、多岐にわたって使用することが可能であり、例えば、電動ドライブトレイン、インバータ、電圧変換器又はライダー機器への使用に適している。 Field effect transistors according to the present invention can be used in a wide variety of applications, for example suitable for use in electric drivetrains, inverters, voltage converters or lidar equipment.

Claims (8)

縦型電界効果トランジスタ（１ａ～１ｄ）であって、
前記電界効果トランジスタ（１ａ～１ｄ）の第１の接触接続側（１４）に配置されているゲート端子（２）及びソース端子（３）と、
前記電界効果トランジスタ（１ａ～１ｄ）の前記第１の接触接続側（１４）に対向する第２の接触接続側（１５）に配置されているドレイン端子（４）と、
前記第１の接触接続側（１４）と前記第２の接触接続側（１５）との間に存在する、ドープされていない窒化ガリウム層（５）と、
を備えている縦型電界効果トランジスタ（１ａ～１ｄ）において、
前記ドープされていない窒化ガリウム層（５）の内部に、ｐ型ドープされた窒化ガリウム構造体（６ａ～６ｄ）が埋め込まれており、
前記ゲート端子（２）は、多結晶シリコンから成る層（７）を有していることを特徴とする、縦型電界効果トランジスタ（１ａ～１ｄ）。 Vertical field effect transistors (1a-1d),
a gate terminal (2) and a source terminal (3) arranged on a first contact connection side (14) of said field effect transistor (1a-1d);
a drain terminal (4) arranged on a second contact side (15) opposite to the first contact side (14) of the field effect transistor (1a-1d);
an undoped gallium nitride layer (5) present between said first contact side (14) and said second contact side (15);
In a vertical field effect transistor (1a-1d) comprising
embedded within said undoped gallium nitride layer (5) are p-type doped gallium nitride structures (6a-6d),
A vertical field effect transistor (1a-1d) , characterized in that said gate terminal (2) comprises a layer (7) of polycrystalline silicon . 前記多結晶シリコンから成る層（７）は、トレンチ溝（１２）内に配置されている、請求項１に記載の電界効果トランジスタ（１ａ～１ｄ）。 The field effect transistor (1a-1d) according to claim 1 , wherein said layer (7) of polycrystalline silicon is arranged in a trench (12). 前記ドープされていない窒化ガリウム層（５）の、前記第１の接触接続側（１４）に面する側に、窒化アルミニウムガリウム層（８）が形成されており、前記窒化アルミニウムガリウム層（８）上には、さらにゲート誘電体層（９）が形成されており、前記ゲート誘電体層（９）は、前記ゲート端子（２）と前記ソース端子（３）との間に延在している、請求項１又は２に記載の電界効果トランジスタ（１ａ～１ｄ）。 3. Field effect transistor (1a-1d) according to claim 1 or 2 , characterized in that an aluminum gallium nitride layer (8) is formed on the side of said undoped gallium nitride layer (5) facing said first contact connection side (14), and furthermore a gate dielectric layer (9) is formed on said aluminum gallium nitride layer (8), said gate dielectric layer (9) extending between said gate terminal (2) and said source terminal (3). 前記ドープされていない窒化ガリウム層（５）の、前記第２の接触接続側（１５）に面する側に、ｎ型ドープされた窒化ガリウム層（１０）が形成されている、請求項１乃至３のいずれか一項に記載の電界効果トランジスタ（１ａ～１ｄ）。 The field effect transistor (1a-1d) according to any one of the preceding claims, wherein an n-type doped gallium nitride layer (10) is formed on the side of the undoped gallium nitride layer (5) facing the second contact connection side (15). 前記埋め込まれたｐ型ドープされた窒化ガリウム構造体(６ａ～６ｄ）は、少なくとも部分的に、前記ｎ型ドープされた窒化ガリウム層（１０）内に延在している、請求項４に記載の電界効果トランジスタ（１ａ～１ｄ）。 The field effect transistor (1a-1d) of claim 4 , wherein said embedded p-doped gallium nitride structure (6a-6d) extends at least partially within said n-doped gallium nitride layer (10). 前記埋め込まれたｐ型ドープされた窒化ガリウム構造体(６ａ～６ｄ）は、前記ドープされていない窒化ガリウム層（５）を貫通して少なくとも１つのチャネル（１１）を取り囲み、当該少なくとも１つのチャネル（１１）によって、ゲート電圧の印加の際に、前記ドレイン端子（４）への電流通流が可能になる、請求項１乃至５のいずれか一項に記載の電界効果トランジスタ（１ａ～１ｄ）。 A field effect transistor (1a-1d) according to any one of the preceding claims, wherein said embedded p-type doped gallium nitride structure (6a-6d) penetrates said undoped gallium nitride layer (5) and surrounds at least one channel (11), said at least one channel (11) allowing current conduction to said drain terminal ( 4 ) upon application of a gate voltage. 請求項１乃至６のいずれか一項に記載の縦型電界効果トランジスタ（１ａ～１ｄ）を製造する方法において、
ドープされていない窒化ガリウム層（５）を形成するステップであって、当該ドープされていない窒化ガリウム層（５）の内部にｐ型ドープされた窒化ガリウム構造体（６ａ～６ｄ）が埋め込まれている、ステップと、
前記ドープされていない窒化ガリウム層（５）の第１の側に、ゲート端子（２）及びソース端子（３）を形成するステップと、
前記ドープされていない窒化ガリウム層（５）の前記第１の側に対向する第２の側に、ドレイン端子（４）を配置するステップと、
を含み、
前記ドープされていない窒化ガリウム層（５）内にトレンチ溝（１２）が形成され、該トレンチ溝（１２）内に、多結晶シリコンから成るゲート端子（２）の層（７）が形成される、方法。 A method for manufacturing a vertical field effect transistor (1a-1d) according to any one of claims 1 to 6 ,
forming an undoped gallium nitride layer (5), wherein p-type doped gallium nitride structures (6a-6d) are embedded inside the undoped gallium nitride layer (5);
forming a gate terminal (2) and a source terminal (3) on a first side of said undoped gallium nitride layer (5);
placing a drain terminal (4) on a second side of said undoped gallium nitride layer (5) opposite said first side;
including
A method, wherein a trench groove (12) is formed in said undoped gallium nitride layer (5) and a layer (7) of a gate terminal (2) made of polysilicon is formed in said trench groove (12). 前記ドープされていない窒化ガリウム層（５）は、ｎ型ドープされた窒化ガリウム層（１０）上に配置され、前記埋め込まれたｐ型ドープされた窒化ガリウム構造体（６ａ～６ｄ）は、少なくとも部分的に、前記ｎ型ドープされた窒化ガリウム層（１０）内に形成される、請求項７に記載の方法。 8. The method of claim 7 , wherein said undoped gallium nitride layer (5) is disposed on an n-type doped gallium nitride layer (10) and said embedded p-type doped gallium nitride structures (6a-6d) are formed at least partially within said n-type doped gallium nitride layer (10).
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2020184511A1 (en) 2019-03-14 2020-09-17 Ｂｉｏｄａｔａ Ｂａｎｋ株式会社 Temperature sensor unit, and body core thermometer
DE102019212641A1 (en) * 2019-08-23 2021-02-25 Robert Bosch Gmbh VERTICAL FIELD EFFECT TRANSISTOR AND METHOD OF TRAINING THE SAME
DE102019212645A1 (en) * 2019-08-23 2021-02-25 Robert Bosch Gmbh VERTICAL FIELD EFFECT TRANSISTOR AND METHOD OF MANUFACTURING THE SAME

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008227356A (en) 2007-03-15 2008-09-25 Toyota Central R&D Labs Inc Semiconductor device and method for manufacturing the same
JP2012084562A (en) 2010-10-06 2012-04-26 Sumitomo Electric Ind Ltd Semiconductor device and method of manufacturing the same
WO2015122135A1 (en) 2014-02-13 2015-08-20 パナソニックＩｐマネジメント株式会社 Nitride semiconductor device
JP2017017071A (en) 2015-06-26 2017-01-19 トヨタ自動車株式会社 Nitride semiconductor device

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5099116B2 (en) * 2007-02-27 2012-12-12 富士通株式会社 Compound semiconductor device and manufacturing method thereof
US8937338B2 (en) * 2011-06-20 2015-01-20 The Regents Of The University Of California Current aperture vertical electron transistors with ammonia molecular beam epitaxy grown P-type gallium nitride as a current blocking layer
US8841703B2 (en) 2011-10-31 2014-09-23 Taiwan Semiconductor Manufacturing Company, Ltd. High electron mobility transistor and method of forming the same
FR3011981B1 (en) * 2013-10-11 2018-03-02 Centre National De La Recherche Scientifique - Cnrs - HETEROJUNCTION-BASED HEMT TRANSISTOR
US20190115448A1 (en) * 2016-05-12 2019-04-18 The Regents Of The University Of California Iii-nitride vertical transistor with aperture region formed using ion implantation

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008227356A (en) 2007-03-15 2008-09-25 Toyota Central R&D Labs Inc Semiconductor device and method for manufacturing the same
JP2012084562A (en) 2010-10-06 2012-04-26 Sumitomo Electric Ind Ltd Semiconductor device and method of manufacturing the same
WO2015122135A1 (en) 2014-02-13 2015-08-20 パナソニックＩｐマネジメント株式会社 Nitride semiconductor device
JP2017017071A (en) 2015-06-26 2017-01-19 トヨタ自動車株式会社 Nitride semiconductor device

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