JP7304148B2 - ニューラルネットワークにおいてコンボリューション演算を処理する方法及びその装置 - Google Patents
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Description
10,1830 ニューラルネットワーク装置
110,1810 プロセッサ
112 プロセッシングユニット
114 オンチップメモリ
120 外部メモリ
1800 電子システム
1820 RAM
1840 メモリ
1850 センサモジュール
1860 Tx/Rxモジュール
Claims (22)
- ニューラルネットワークにおいて、コンボリューション演算を処理する方法において、
前記コンボリューション演算を行う入力フィーチャマップ及びカーネルから、m個のAビットフィーチャマップオペランド、及びn個のBビットウェートオペランドを、並列処理が可能である前記入力フィーチャマップのピクセル値及び前記カーネルのウェートに基いて決定する段階(A,B,m及びnは、自然数であり、mxnは2以上である)と、
決定されたフィーチャマップオペランド及びウェートオペランドのオペランド対それぞれを、コンボリューション演算器内における分解されたサブ乗算器それぞれにディスパッチする段階と、
前記分解されたサブ乗算器それぞれにおいて行われた乗算演算結果に対する加算演算及び累積演算を行うことにより、mxn個の出力を生成する段階と、
前記生成されたmxn個の出力に基いて、前記コンボリューション演算の結果に対応する出力フィーチャマップのピクセル値を獲得する段階と、
を含み、前記コンボリューション演算器は、kビットの最大精度を有するkビット乗算器を含み、前記分解されたサブ乗算器それぞれは前記kビット乗算器のサブロジックに該当し、
前記Aビットはk/mビットに等しく、前記Bビットはk/nビットに等しく、前記分解されたサブ乗算器それぞれは、前記Aビットの乗算器、または前記Bビットの乗算器に該当する、方法。 - 前記決定されたフィーチャマップオペランドは、
前記入力フィーチャマップのうちいずれか1つの入力フィーチャマップにおいて、互いに異なるピクセル位置のピクセル値に基いたものであることを特徴とする請求項1に記載の方法。 - 前記決定されたウェートオペランドは、
前記カーネルのうち、前記1つの入力フィーチャマップの入力チャネルに対応し、互いに異なる出力チャネルに対応する互いに異なるカーネルにおいて、互いに対応する位置のウェートに基いたものであることを特徴とする請求項2に記載の方法。 - 前記決定されたウェートオペランドは、
前記カーネルのうち、前記1つの入力フィーチャマップの入力チャネル、及びいずれか1つの出力チャネルに対応するいずれか1つのカーネルにおいて、互いに異なる位置のウェートに基いたものであることを特徴とする請求項2に記載の方法。 - 前記決定されたフィーチャマップオペランドは、
前記入力フィーチャマップのうち、互いに異なる入力チャネルの互いに異なる入力フィーチャマップにおいて、互いに対応するピクセル位置のピクセル値に基いたものであることを特徴とする請求項1に記載の方法。 - 前記決定されたウェートオペランドは、
前記カーネルのうち、前記互いに異なる入力チャネルに対応し、いずれか1つの出力チャネルに対応する互いに異なるカーネルにおいて、互いに対応する位置のウェートに基いたものであることを特徴とする請求項5に記載の方法。 - 前記決定されたウェートオペランドは、
前記カーネルのうち、前記互いに異なる入力チャネルに対応し、互いに異なる出力チャネルに対応する互いに異なるカーネルにおいて、互いに対応する位置のウェートに基いたものであることを特徴とする請求項5に記載の方法。 - 前記Aビットフィーチャマップオペランド及び前記Bビットウェートオペランドは、k/2ビットオペランドに該当し、
前記分解されたサブ乗算器それぞれは、k/2ビット乗算器に該当し、
前記分解されたサブ乗算器それぞれには、前記Aビットフィーチャマップオペランド及び前記Bビットウェートオペランドが互いにマッピングされた前記オペランド対それぞれがディスパッチされることを特徴とする請求項1に記載の方法。 - 前記分解されたサブ乗算器それぞれは、k/2ビット乗算器に該当し、
前記Aビットフィーチャマップオペランドが、k/2ビットオペランドであり、前記Bビットウェートオペランドが、kビットオペランドである場合、前記分解されたサブ乗算器それぞれには、Aビットフィーチャマップオペランド、及びBビットウェートオペランドから分解されたk/2ビットのMSBのサブオペランドが互いにマッピングされた前記オペランド対と、前記Aビットフィーチャマップオペランド及び前記Bビットウェートオペランドから分解されたk/2ビットのLSBのサブオペランドが互いにマッピングされた前記オペランド対とがディスパッチされ、
前記Aビットフィーチャマップオペランドが、kビットオペランドであり、前記Bビットウェートオペランドが、k/2ビットオペランドである場合、前記分解されたサブ乗算器それぞれには、Aビットフィーチャマップオペランドから分解されたk/2ビットのMSBのサブオペランド、及びBビットウェートオペランドが互いにマッピングされた前記オペランド対と、前記Aビットフィーチャマップオペランドから分解されたk/2ビットのLSBのサブオペランド、及び前記Bビットウェートオペランドが互いにマッピングされた前記オペランド対と、がディスパッチされることを特徴とする請求項1に記載の方法。 - 前記分解されたサブ乗算器それぞれは、k/2ビット乗算器に該当し、
前記Aビットフィーチャマップオペランド及び前記Bビットウェートオペランドが、kビットオペランドである場合、前記分解されたサブ乗算器それぞれには、Aビットフィーチャマップオペランドから分解されたk/2ビットのMSBのサブオペランド及びLSBのサブオペランドと、Bビットウェートオペランドから分解されたk/2ビットのMSBのサブオペランド及びLSBのサブオペランドと、が互いにマッピングされた前記サブオペランド対がディスパッチされることを特徴とする請求項1に記載の方法。 - 前記ディスパッチされたオペランド対のうちゼロ・オペランドが存在する場合、ゼロ・スキッピングのために、前記ゼロ・オペランドがディスパッチされたサブ乗算器の乗算演算をクロックゲーティングする段階をさらに含むことを特徴とする請求項1に記載の方法。
- 装置において、
少なくとも1つのプログラムが保存されたメモリと、
前記少なくとも1つのプログラムを実行することにより、ニューラルネットワークのコンボリューション演算を処理するプロセッサと、を含み、
前記プロセッサは、
前記コンボリューション演算を行う入力フィーチャマップ及びカーネルから、m個のAビットフィーチャマップオペランド、及びn個のBビットウェートオペランドを、並列処理が可能である前記入力フィーチャマップのピクセル値及び前記カーネルのウェートに基いて決定し(A,B,m及びnは、自然数であり、mxnは2以上である)、
前記決定されたオペランドから組み合わされたフィーチャマップオペランド及びウェートオペランドのオペランド対それぞれを、前記プロセッサのコンボリューション演算器内における分解されたサブ乗算器それぞれにディスパッチし、
前記分解されたサブ乗算器それぞれにおいて行われた乗算演算結果に対する加算演算及び累積演算を行うことにより、mxn個の出力を生成し、
前記生成されたmxn個の出力に基いて、前記コンボリューション演算の結果に対応する出力フィーチャマップのピクセル値を獲得し、
前記コンボリューション演算器は、kビットの最大精度を有するkビット乗算器を含み、前記分解されたサブ乗算器それぞれは前記kビット乗算器のサブロジックに該当し、
前記Aビットはk/mビットに等しく、前記Bビットはk/nビットに等しく、前記分解されたサブ乗算器それぞれは、前記Aビットの乗算器、または前記Bビットの乗算器に該当する、装置。 - 前記決定されたフィーチャマップオペランドは、
前記入力フィーチャマップのうちいずれか1つの入力フィーチャマップにおいて、互いに異なるピクセル位置のピクセル値に基いたものであることを特徴とする請求項12に記載の装置。 - 前記決定されたウェートオペランドは、
前記カーネルのうち、前記1つの入力フィーチャマップの入力チャネルに対応し、互いに異なる出力チャネルに対応する互いに異なるカーネルにおいて、互いに対応する位置のウェートに基いたものであるか、あるいは
前記決定されたウェートオペランドは、
前記カーネルのうち、前記1つの入力フィーチャマップの入力チャネル、及びいずれか1つの出力チャネルに対応するいずれか1つのカーネルにおいて、互いに異なる位置のウェートに基いたものであることを特徴とする請求項13に記載の装置。 - 前記決定されたフィーチャマップオペランドは、
前記入力フィーチャマップのうち、互いに異なる入力チャネルの互いに異なる入力フィーチャマップにおいて、互いに対応するピクセル位置のピクセル値に基いたものであることを特徴とする請求項12に記載の装置。 - 前記決定されたウェートオペランドは、
前記カーネルのうち、前記互いに異なる入力チャネルに対応し、いずれか1つの出力チャネルに対応する互いに異なるカーネルにおいて、互いに対応する位置のウェートに基いたものであるか、あるいは
前記決定されたウェートオペランドは、
前記カーネルのうち、前記互いに異なる入力チャネルに対応し、互いに異なる出力チャネルに対応する互いに異なるカーネルにおいて、互いに対応する位置のウェートに基いたものであることを特徴とする請求項15に記載の装置。 - 前記Aビットフィーチャマップオペランド及び前記Bビットウェートオペランドは、k/2ビットオペランドに該当し、
前記分解されたサブ乗算器それぞれは、k/2ビット乗算器に該当し、
前記分解されたサブ乗算器それぞれには、Aビットフィーチャマップオペランド及びBビットウェートオペランドが互いにマッピングされた前記オペランド対それぞれがディスパッチされることを特徴とする請求項12に記載の装置。 - 前記分解されたサブ乗算器それぞれは、k/2ビット乗算器に該当し、
前記Aビットフィーチャマップオペランドが、k/2ビットオペランドであり、前記Bビットウェートオペランドが、kビットオペランドである場合、前記分解されたサブ乗算器それぞれには、Aビットフィーチャマップオペランド及びBビットウェートオペランドから分解されたk/2ビットのMSBのサブオペランドが互いにマッピングされた前記オペランド対と、前記Aビットフィーチャマップオペランド及び前記Bビットウェートオペランドから分解されたk/2ビットのLSBのサブオペランドが互いにマッピングされた前記オペランド対と、がディスパッチされ、
前記Aビットフィーチャマップオペランドが、kビットオペランドであり、前記Bビットウェートオペランドが、k/2ビットオペランドである場合、前記分解されたサブ乗算器それぞれには、Aビットフィーチャマップオペランドから分解されたk/2ビットのMSBのサブオペランド、及びBビットウェートオペランドが互いにマッピングされた前記オペランド対と、前記Aビットフィーチャマップオペランドから分解されたk/2ビットのLSBのサブオペランド、及び前記Bビットウェートオペランドが互いにマッピングされた前記オペランド対と、がディスパッチされることを特徴とする請求項12に記載の装置。 - 前記分解されたサブ乗算器それぞれは、k/2ビット乗算器に該当し、
前記Aビットフィーチャマップオペランド及び前記Bビットウェートオペランドが、kビットオペランドである場合、前記分解されたサブ乗算器それぞれには、Aビットフィーチャマップオペランドから分解されたk/2ビットのMSBのサブオペランド及びLSBのサブオペランドと、Bビットウェートオペランドから分解されたk/2ビットのMSBのサブオペランド及びLSBのサブオペランドと、が互いにマッピングされた前記サブオペランド対がディスパッチされることを特徴とする請求項12に記載の装置。 - 前記プロセッサは
前記ディスパッチされたオペランド対のうちゼロ・オペランドが存在する場合、ゼロ・スキッピングのために、前記ゼロ・オペランドがディスパッチされたサブ乗算器の乗算演算をクロックゲーティングすることを特徴とする請求項12に記載の装置。 - 請求項1ないし11のうち何れか一項に記載の方法を装置のコンピュータに実行させるコンピュータ・プログラム。
- 請求項21に記載のコンピュータ・プログラムを保存する記憶媒体。
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