JP7272121B2 - 演算処理装置、制御方法、及び制御プログラム - Google Patents
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Description
〔1-1〕機能構成例
図1は、第1実施形態の一例としての学習装置1の機能構成例を示すブロック図である。学習装置1は、深層学習に係る演算処理等の種々の演算処理を行なう演算処理装置(図示省略)、を備える情報処理装置の一例である。学習装置1は、例えば、ニューラルネットワーク等の学習モデルのパラメータを学習してよい。
図6は、CNN20の各層21における変数(パラメータ)のデータ表現例を示す図である。深層学習においてパラメータを学習させる際には、膨大な計算量により計算負荷及びメモリ負荷等の負荷がかかり、パラメータの学習時間が長くなる。
・非ゼロとなる最下位ビット位置の分布
・非符号となる最上位ビット位置の最大値
・非ゼロとなる最下位ビット位置の最小値
決定部14は、情報記憶部15に格納された情報に基づき、学習部12によるCNN20の学習中にIWLに加算するオフセット(オフセット量)を決定し、決定したオフセットに基づき、IWLを決定する。
次に、図20及び図21を参照して、第1実施形態に係る学習装置1の動作例を説明する。図20は、第1実施形態に係る学習装置1の動作例を説明するフローチャートであり、図21は、図20に示すバッチの学習処理の動作例を説明するフローチャートである。
次に、第2実施形態について説明する。図16及び図17を参照して上述したように、IWLの変動が1ビット以内である場合は、オフセットを使用しなくとも、学習装置1による認識精度は低下し難い傾向にある一方、IWLの変動が2ビット以上の場合、認識精度の低下が大きくなる傾向にある。
図27は、コンピュータ10のハードウェア(Hardware;HW)構成例を示すブロック図である。第1及び第2実施形態に係る学習装置1及び1Aの機能は、例えば、図27に示すコンピュータ10のHW(HWリソース)により実現されてよい。なお、学習装置1及び1Aの機能を実現するHWリソースとして、複数のコンピュータが用いられる場合、各コンピュータが図27に例示するHW構成を備えてよい。
上述した第1及び第2実施形態に係る技術は、以下のように変形、変更して実施することができる。
損失関数は、ニューラルネットワークの出力と正解データ(ラベル)との間の誤差を算出する関数であり、学習が進行するにつれて小さな値を出力する関数である。決定部14又は14Aは、学習の損失関数の計算結果に応じてオフセットを変化させてもよい。
認識精度(Accuracy)、例えば認識率は、学習が進行するにつれて値が大きくなる。決定部14又は14Aは、認識精度の変化に応じてオフセットを変化させてもよい。
量子化誤差は、飽和処理により飽和されたデータと、丸め処理により丸められたデータとを所定の誤差関数に入力して算出される情報である。例えば、飽和及び丸めが行なわれない場合の実数の計算結果と、量子化された結果との差が誤差関数として表されてよい。決定部14又は14Aは、量子化誤差の変化に応じてオフセットを変化させてもよい。
学習の繰り返し数は、例えばイタレーション(イタレーション数)である。決定部14又は14Aは、学習の繰り返し数に応じてオフセットを変化させてもよい。
以上の第1及び第2実施形態に関し、さらに以下の付記を開示する。
所定の学習モデルを繰り返し学習させる際に、前記学習に利用する固定小数点数データの小数点位置を補正するためのオフセット量を、前記学習の進行度に応じて決定する第1決定部と、
前記オフセット量に基づいて、前記学習に利用する固定小数点数データの小数点位置を決定する第2決定部と、を備える、
演算処理装置。
前記繰り返しごとに取得される複数の固定小数点数データの各々についての、最上位ビットの位置又は最下位ビットの位置の分布に関する統計情報、に基づき、前記小数点位置を更新する更新部、を備え、
前記第2決定部は、更新される前記小数点位置に対して、前記オフセット量を加算する、
付記1に記載の演算処理装置。
前記学習の進行度とオフセット量とを対応付けたオフセット情報を記憶する記憶部を備え、
前記第1決定部は、前記学習の進行度の変化を検出した場合に、前記オフセット情報に基づき、前記オフセット量を決定する、
付記1又は付記2に記載の演算処理装置。
前記学習モデルの所定回数の繰り返しにおける、前記学習に利用する固定小数点数データの小数点位置の変動量を検出する検出部を備え、
前記第1決定部は、前記所定回数の繰り返しにおける変動量ごとの検出回数に基づき、前記オフセット量を決定する、
付記1又は付記2に記載の演算処理装置。
前記変動量ごとの検出回数の閾値と、オフセット量とを対応付けたオフセット情報を記憶する記憶部を備え、
前記第1決定部は、前記オフセット情報に基づき、前記オフセット量を決定する、
付記4に記載の演算処理装置。
前記検出部は、前記学習の進行度の変化を検出した場合に、前記所定回数の繰り返しにおける前記変動量の検出を行ない、
前記第1決定部は、前記検出回数に基づき決定した前記オフセット量を、前記検出部が次に前記学習の進行度の変化を検出するまで維持する、
付記4又は付記5に記載の演算処理装置。
前記学習の進行度は、学習率、前記学習の損失関数、前記学習モデルの認識精度、前記学習の量子化誤差、及び、前記学習の繰り返し回数、のいずれか1つ又は2以上の組み合わせである、
付記1~6のいずれか1項に記載の演算処理装置。
前記学習モデルは、ニューラルネットワークであり、
前記第2決定部は、前記ニューラルネットワークに含まれる複数の層の各々の演算に利用する固定小数点数データの小数点位置を、前記オフセット量に基づいて決定する、
付記1~7のいずれか1項に記載の演算処理装置。
所定の学習モデルを繰り返し学習させる際に、前記学習に利用する固定小数点数データの小数点位置を補正するためのオフセット量を、前記学習の進行度に応じて決定し、
前記オフセット量に基づいて、前記学習に利用する固定小数点数データの小数点位置を決定する、
処理をコンピュータに実行させる、制御プログラム。
前記コンピュータに、
前記繰り返しごとに取得される複数の固定小数点数データの各々についての、最上位ビットの位置又は最下位ビットの位置の分布に関する統計情報、に基づき、前記小数点位置を更新し、
更新される前記小数点位置に対して、前記オフセット量を加算する、
処理を実行させる、付記9に記載の制御プログラム。
前記コンピュータに、
前記学習の進行度の変化を検出した場合に、前記学習の進行度とオフセット量とを対応付けたオフセット情報を記憶する記憶部の前記オフセット情報に基づき、前記オフセット量を決定する、
処理を実行させる、付記9又は付記10に記載の制御プログラム。
前記コンピュータに、
前記学習モデルの所定回数の繰り返しにおける、前記学習に利用する固定小数点数データの小数点位置の変動量を検出し、
前記所定回数の繰り返しにおける変動量ごとの検出回数に基づき、前記オフセット量を決定する、
処理を実行させる、付記9又は付記10に記載の制御プログラム。
前記コンピュータに、
前記変動量ごとの検出回数の閾値と、オフセット量とを対応付けたオフセット情報を記憶する記憶部の前記オフセット情報に基づき、前記オフセット量を決定する、
処理を実行させる、付記12に記載の制御プログラム。
前記コンピュータに、
前記学習の進行度の変化を検出した場合に、前記所定回数の繰り返しにおける前記変動量の検出を行ない、
前記検出回数に基づき決定した前記オフセット量を、次に前記学習の進行度の変化を検出するまで維持する、
処理を実行させる、付記12又は付記13に記載の制御プログラム。
前記学習の進行度は、学習率、前記学習の損失関数、前記学習モデルの認識精度、前記学習の量子化誤差、及び、前記学習の繰り返し回数、のいずれか1つ又は2以上の組み合わせである、
付記9~14のいずれか1項に記載の制御プログラム。
前記学習モデルは、ニューラルネットワークであり、
前記コンピュータに、
前記ニューラルネットワークに含まれる複数の層の各々の演算に利用する固定小数点数データの小数点位置を、前記オフセット量に基づいて決定する、
処理を実行させる、付記9~15のいずれか1項に記載の制御プログラム。
所定の学習モデルを繰り返し学習させる際に、前記学習に利用する固定小数点数データの小数点位置を補正するためのオフセット量を、前記学習の進行度に応じて決定し、
前記オフセット量に基づいて、前記学習に利用する固定小数点数データの小数点位置を決定する、
処理をコンピュータに実行させる、制御方法。
前記コンピュータに、
前記繰り返しごとに取得される複数の固定小数点数データの各々についての、最上位ビットの位置又は最下位ビットの位置の分布に関する統計情報、に基づき、前記小数点位置を更新し、
更新される前記小数点位置に対して、前記オフセット量を加算する、
処理を実行させる、付記17に記載の制御方法。
前記コンピュータに、
前記学習の進行度の変化を検出した場合に、前記学習の進行度とオフセット量とを対応付けたオフセット情報を記憶する記憶部の前記オフセット情報に基づき、前記オフセット量を決定する、
処理を実行させる、付記17又は付記18に記載の制御方法。
前記コンピュータに、
前記学習モデルの所定回数の繰り返しにおける、前記学習に利用する固定小数点数データの小数点位置の変動量を検出し、
前記所定回数の繰り返しにおける変動量ごとの検出回数に基づき、前記オフセット量を決定する、
処理を実行させる、付記17又は付記18に記載の制御方法。
10 コンピュータ
10a プロセッサ
10b メモリ
10c LSI
10d LSI用メモリ
10e 記憶部
10f IF部
10g I/O部
10h 読取部
10i プログラム
10j 記録媒体
10k バス
11 データ記憶部
12 学習部
13 パラメータ記憶部
14、14A 決定部
14a、14c オフセット決定部
14b IWL決定部
15、15A 情報記憶部
20 CNN
21 層(レイヤ)
22 統計情報
Claims (10)
- 所定の学習モデルを繰り返し学習させる際に、前記繰り返しごとに取得される複数の固定小数点数データの各々についての、最上位ビットの位置又は最下位ビットの位置の分布に関する統計情報、に基づき、次の所定回の繰り返し学習に利用する固定小数点数データの小数点位置を算出する算出部と、
前記所定の学習モデルを繰り返し学習させる際に、前記次の所定回の繰り返し学習に利用する固定小数点数データの小数点位置を補正するためのオフセット量を、前記学習の進行度に応じて決定する第1決定部と、
前記オフセット量に基づいて、前記次の所定回の繰り返し学習に利用する固定小数点数データの小数点位置を決定する第2決定部と、を備える、
演算処理装置。 - 前記第2決定部は、前記算出される小数点位置に対して、前記オフセット量を加算する、
請求項1に記載の演算処理装置。 - 前記学習の進行度とオフセット量とを対応付けたオフセット情報を記憶する記憶部を備え、
前記第1決定部は、前記学習の進行度の変化を検出した場合に、前記オフセット情報に基づき、前記オフセット量を決定する、
請求項1又は請求項2に記載の演算処理装置。 - 前記学習モデルの所定回数の繰り返しにおける、前記学習に利用する固定小数点数データの小数点位置の変動量を検出する検出部を備え、
前記第1決定部は、前記所定回数の繰り返しにおける変動量ごとの検出回数に基づき、前記オフセット量を決定する、
請求項1又は請求項2に記載の演算処理装置。 - 前記変動量ごとの検出回数の閾値と、オフセット量とを対応付けたオフセット情報を記憶する記憶部を備え、
前記第1決定部は、前記オフセット情報に基づき、前記オフセット量を決定する、
請求項4に記載の演算処理装置。 - 前記検出部は、前記学習の進行度の変化を検出した場合に、前記所定回数の繰り返しにおける前記変動量の検出を行ない、
前記第1決定部は、前記検出回数に基づき決定した前記オフセット量を、前記検出部が次に前記学習の進行度の変化を検出するまで維持する、
請求項4又は請求項5に記載の演算処理装置。 - 前記学習の進行度は、学習率、前記学習の損失関数、前記学習モデルの認識精度、前記学習の量子化誤差、及び、前記学習の繰り返し回数、のいずれか1つ又は2以上の組み合わせである、
請求項1~6のいずれか1項に記載の演算処理装置。 - 前記学習モデルは、ニューラルネットワークであり、
前記第2決定部は、前記次の所定回の繰り返し学習における前記ニューラルネットワークに含まれる複数の層の各々の演算に利用する固定小数点数データの小数点位置を、前記オフセット量に基づいて決定する、
請求項1~7のいずれか1項に記載の演算処理装置。 - 所定の学習モデルを繰り返し学習させる際に、前記繰り返しごとに取得される複数の固定小数点数データの各々についての、最上位ビットの位置又は最下位ビットの位置の分布に関する統計情報、に基づき、次の所定回の繰り返し学習に利用する固定小数点数データの小数点位置を算出し、
前記所定の学習モデルを繰り返し学習させる際に、前記次の所定回の繰り返し学習に利用する固定小数点数データの小数点位置を補正するためのオフセット量を、前記学習の進行度に応じて決定し、
前記オフセット量に基づいて、前記次の所定回の繰り返し学習に利用する固定小数点数データの小数点位置を決定する、
処理をコンピュータに実行させる、制御プログラム。 - 所定の学習モデルを繰り返し学習させる際に、前記繰り返しごとに取得される複数の固定小数点数データの各々についての、最上位ビットの位置又は最下位ビットの位置の分布に関する統計情報、に基づき、次の所定回の繰り返し学習に利用する固定小数点数データの小数点位置を算出し、
前記所定の学習モデルを繰り返し学習させる際に、前記次の所定回の繰り返し学習に利用する固定小数点数データの小数点位置を補正するためのオフセット量を、前記学習の進行度に応じて決定し、
前記オフセット量に基づいて、前記次の所定回の繰り返し学習に利用する固定小数点数データの小数点位置を決定する、
処理をコンピュータが実行する、制御方法。
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