JP7263156B2

JP7263156B2 - 仮想のインピーダンスを模擬する変換器制御装置及び変換器制御方法

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Publication number: JP7263156B2
Application number: JP2019124726A
Authority: JP
Inventors: 俊明菊間
Original assignee: Central Research Institute of Electric Power Industry
Current assignee: Central Research Institute of Electric Power Industry
Priority date: 2019-07-03
Filing date: 2019-07-03
Publication date: 2023-04-24
Anticipated expiration: 2039-07-03
Also published as: JP2021013207A

Description

本発明は、変換器制御装置及び変換器制御方法に関する。

近年、太陽光発電システム等の自然エネルギーを用いた分散型電源の系統への導入が進んでいる。自然エネルギーを用いた分散型電源は、温室効果ガスを排出することなく地球環境に対して負荷が小さいという利点を有することから、今後ますます増加するものと考えられる。分散型電源は、直流又は商用周波数とは異なる周波数の交流を出力するものが多いため、分散型電源が系統に連系される際には、変換器（インバータ）を介して系統に接続されることが多い。このような分散型電源の多くは、ＰＬＬ（Phase Locked Loop：位相同期ループ）を用いた電流制御（電流ベクトル制御）で運転される。

系統に連系される分散型電源が多くなるにつれ、系統に接続される同期機が減少し、代替として変換器が増加することになる。系統に接続される変換器の増加に伴って、系統には、例えば以下に示す影響が生ずると考えられている。
・系統電圧変動の増大
・系統内の慣性エネルギー量の低下
・系統擾乱時の周波数の変化幅及び変化速度の増大

上記の影響を解消するために、変換器に従来の同期機と同様の挙動をさせる制御として、仮想同期機制御と擬似慣性制御とが提案されている。仮想同期機制御は、同期発電機の挙動を変換器に模擬させる制御である。擬似慣性制御は、同期発電機の運動方程式に基づいて同期発電機の慣性応答を模擬するものである。擬似慣性制御では、周波数の変化を検出し、その変化を打ち消すように有効電力を注入する制御が行われる。尚、以下の非特許文献１には仮想同期機制御の詳細が開示されており、以下の非特許文献２には擬似慣性制御の詳細が開示されている。

崎元謙一，他２名，「仮想同期発電機によるインバータ連系形分散電源を含む系統の安定化制御」，電気学会論文誌Ｂ、Ｖｏｌ．１３２，Ｎｏ．４，ｐｐ．３４１－３４９，２０１２白崎圭亮，他２名，「ＰＶ大量導入が大電源脱落時の周波数低下に及ぼす影響」，研究報告Ｒ１７００４，電力中央研究所，２０１８年６月

ところで、上述した仮想同期機制御及び擬似慣性制御は、同期機の特性を模擬するが故に、同期機同様の課題も存在する。例えば、系統擾乱時に、上述した仮想同期機制御によって模擬される同期機で脱調が発生したり、大きな電力動揺が生じたりする。

本発明は、上記事情に鑑みてなされたものであり、脱調等の同期機由来の問題が発生せず、系統擾乱時の電力変動を従来よりも小さくすることができる変換器制御装置及び変換器制御方法を提供することを目的とする。

上記課題を解決するために、本発明の一態様による変換器制御装置は、分散型電源（ＤＳ）を系統（ＰＳ）に接続する変換器（ＩＶ）の制御を行う変換器制御装置（１）であって、前記変換器に対して位相同期ループを用いた電流ベクトル制御を行う制御部（１Ａ）と、前記制御部と並列に接続され、前記変換器に模擬させるインピーダンスのインピーダンスモデル（１２）を用い、前記インピーダンスを介して前記系統に電圧源が接続されている場合に流れる電流を、前記系統に供給する電流補整部（１Ｂ）と、を備える。

また、本発明の一態様による変換器制御装置は、前記電流補整部が、前記インピーダンスモデルを用いて、入力される電圧指令値と前記系統の電圧測定値とに応じて前記系統に供給すべき電流を規定する電流補整値を出力する。

また、本発明の一態様による変換器制御装置は、前記制御部が、前記電流ベクトル制御を行うための電流指令値を出力する電力制御部（１１）と、前記電力制御部から出力される前記電流指令値と、前記電流補整部から出力される前記電流補整値とを加算する演算部（１３ａ，１３ｂ）と、前記演算部の加算結果に基づいて、前記電流ベクトル制御を行うために前記変換器に出力する駆動信号を生成する駆動信号生成部（１４、１５ａ、１５ｂ、１６、１７）と、を備える。

また、本発明の一態様による変換器制御装置は、前記変換器に模擬させる同期機の慣性が大きくなるにつれて、位相同期速度が遅くなるように設定される。

本発明の一態様による変換器制御方法は、分散型電源（ＤＳ）を系統（ＰＳ）に接続する変換器（ＩＶ）の制御を行う変換器制御方法であって、前記変換器に対して位相同期ループを用いた電流ベクトル制御を行うための電流指令値を出力する第１ステップ（Ｓ１１）と、前記変換器に模擬させるインピーダンスのインピーダンスモデル（１２）を用いて、入力される電圧指令値と前記系統の電圧測定値との差分に応じて前記系統に供給すべき電流を規定する電流補整値を出力する第２ステップ（Ｓ１２）と、前記第１ステップで出力された前記電流指令値と、前記第２ステップで出力された前記電流補整値とを加算する第３ステップ（Ｓ１３）と、前記第３ステップの加算結果に基づいて、前記電流ベクトル制御を行うために前記変換器に出力する駆動信号を生成する第４ステップ（Ｓ１４）と、を有する。

本発明によれば、脱調等の同期機由来の問題が発生せず、系統擾乱時の電力変動を従来よりも小さくすることができるという効果がある。

本発明の一実施形態による変換器制御装置の要部構成を示すブロック図である。本発明の一実施形態による変換器制御装置で用いられるインピーダンスモデルの一例を示すブロック図である。本発明の一実施形態による変換器制御装置が備える定電流制御部の構成例を示すブロック図である。本発明の一実施形態による変換器制御装置で用いられるＰＬＬの制御ブロック図である。本発明の一実施形態おいて実現される制御系のイメージを示す図である。本発明の一実施形態による変換器制御装置の動作の概要を示すフローチャートである。本発明の一実施形態による変換器制御装置の系統擾乱発生時の動作を説明するための図である。本発明の一実施形態による変換器制御装置で用いられるインピーダンスモデルの他の例を示すブロック図である。本発明の一実施形態による変換器制御装置におけるＰＬＬの役割を説明するための図である。シミュレーションに用いた解析対象系統を示す図である。シミュレーションで用いる変換器の平均化モデルを説明するための図である。３ＬＧの解析に用いた変換器の諸定数を示す図である。電源脱落の検証に用いた変換器及び発電機の諸定数を示す図である。３ＬＧの事故シーケンスを示す図である。３ＬＧのシミュレーション結果を示す図である。３ＬＧの他のシミュレーション結果を示す図である。電源脱落のシミュレーション結果を示す図である。電源脱落の他のシミュレーション結果を示す図である。

以下、図面を参照して本発明の一実施形態による変換器制御装置及び変換器制御方法について詳細に説明する。

〈変換器制御装置の要部構成〉
図１は、本発明の一実施形態による変換器制御装置の要部構成を示すブロック図である。図１に示す通り、本実施形態の変換器制御装置１は、電力制御部１１、インピーダンスモデル１２、演算部１３ａ，１３ｂ、定電流制御部１４（駆動信号生成部）、演算部１５ａ，１５ｂ（駆動信号生成部）、座標変換部１６（駆動信号生成部）、ＰＷＭ波形生成部１７（駆動信号生成部）を備える。このような変換器制御装置１は、分散型電源ＤＳを系統ＰＳに接続（連系リアクトルＬを介して接続）する変換器ＩＶの制御を行う。尚、変換器ＩＶは、例えばインバータである。

ここで、変換器制御装置１は、制御部１Ａと電流補整部１Ｂとに大別される。制御部１Ａは、変換器ＩＶに対して位相同期ループを用いた電流ベクトル制御を行うものであり、電力制御部１１、演算部１３ａ，１３ｂ、定電流制御部１４、演算部１５ａ，１５ｂ、座標変換部１６、及びＰＷＭ波形生成部１７を含んで構成される。電流補整部１Ｂは、制御部と並列に接続され、変換器ＩＶに模擬させるインピーダンス（仮想インピーダンス）を介して系統ＰＳに電圧源が接続されている場合に流れる電流を、系統ＰＳに供給するものであり、インピーダンスモデル１２を含んで構成される。

制御部１Ａが変換器ＩＶに対して行う制御（位相同期ループを用いた電流ベクトル制御）は、従来の一般的なものである。例えば、三相交流の状態量を二相変換（αβ変換）し、更に回転座標系に変換(ＤＱ変換）し、Ｄ軸（有効分）とＱ軸(無効分）とに分離して各々の軸（成分）を独立して制御するものである。尚、図１では、定電力制御を行う構成を例示している。以下、制御部１Ａ及び電流補整部１Ｂに含まれる構成の詳細について説明する。

電力制御部１１は、変換器ＩＶで入出力される電力（有効電力及び無効電力）の制御を行う。電力制御部１１には、系統ＰＳにおける有効電力測定値Ｐ_ｄｍｅｓ及び無効電力測定値Ｐ_ｑｍｅｓが入力されている。電力制御部１１は、有効電力指令値と有効電力測定値Ｐ_ｄｍｅｓとの差を零にするためのＤ軸電流指令値Ｉ_{ｄｏｒｄｐ}と、無効電力指令値と無効電力測定値Ｐ_ｑｍｅｓとの差を零にするためのＱ軸電流指令値Ｉ_{ｄｏｒｄｐ}とを出力する。

インピーダンスモデル１２は、変換器ＩＶに模擬させるインピーダンス（仮想インピーダンス）を規定するモデルである。例えば、変換器ＩＶに同期機(仮想同期機）を模擬させる場合には、上記インピーダンスは、変換器ＩＶで模擬される同期機のインピーダンスとすることができる。インピーダンスモデル１２は、Ｄ軸電圧指令値Ｖ_ｄｏｒｄ及びＱ軸電圧指令値Ｖ_ｑｏｒｄと、Ｄ軸電圧測定値Ｖ_ｄｍｅｓ及びＱ軸電圧測定値Ｖ_ｑｍｅｓとを入力とし、Ｄ軸電流補整値Ｉ_ｄｃｏｒ及びＱ軸電流補整値Ｉ_ｑｃｏｒを出力とするモデルである。

ここで、Ｄ軸電圧指令値Ｖ_ｄｏｒｄ及びＱ軸電圧指令値Ｖ_ｑｏｒｄは、仮想同期機の特性等に応じて任意に設定される。例えば、Ｄ軸電圧指令値Ｖ_ｄｏｒｄ及びＱ軸電圧指令値Ｖ_ｑｏｒｄは、一定の値に設定されても良く、時間と共に値が変化するように設定されても良い。本明細書では、説明を簡単にするために、Ｄ軸電圧指令値Ｖ_ｄｏｒｄが１．０［ｐｕ］に設定されており、Ｑ軸電圧指令値Ｖ_ｑｏｒｄが０．０［ｐｕ］に設定されているものとする。

図２は、本発明の一実施形態による変換器制御装置で用いられるインピーダンスモデルの一例を示すブロック図である。図２に例示するインピーダンスモデル１２は、演算部２１ａ，２１ｂ、第１ブロック２２ａ，２２ｂ、第２ブロック２３ａ，２３ｂ、及び演算部２４ａ，２４ｂを備える。演算部２１ａは、Ｄ軸電圧指令値Ｖ_ｄｏｒｄとＤ軸電圧測定値Ｖ_ｄｍｅｓとの差を求める。演算部２１ｂは、Ｑ軸電圧指令値Ｖ_ｑｏｒｄとＱ軸電圧測定値Ｖ_ｑｍｅｓとの差を求める。

第１ブロック２２ａ，２２ｂは、仮想インピーダンスの抵抗成分をｒとし、仮想インピーダンスのリアクタンス成分をｘとすると、入力される値とｒ／（ｒ^２＋ｘ^２）なる式で示される値との積を求める。第１ブロック２２ａには、演算部２１ａの演算結果が入力され、第１ブロック２２ｂには、演算部２１ｂの演算結果が入力される。第２ブロック２３ａ，２３ｂは、入力される値とｘ／（ｒ^２＋ｘ^２）なる式で示される値との積を求める。第２ブロック２３ａには、演算部２１ｂの演算結果が入力され、第２ブロック２３ｂには、演算部２１ａの演算結果が入力される。

演算部２４ａは、第１ブロック２２ａの演算結果と第２ブロック２３ａの演算結果との和を求める。演算部２４ａの演算結果は、Ｄ軸電流補整値Ｉ_ｄｃｏｒとして出力される。演算部２４ｂは、第１ブロック２２ｂの演算結果と第２ブロック２３ｂの演算結果との差を求める。演算部２４ｂの演算結果は、Ｑ軸電流補整値Ｉ_ｑｃｏｒとして出力される。

演算部１３ａは、電力制御部１１から出力されるＤ軸電流指令値Ｉ_{ｄｏｒｄｐ}と、インピーダンスモデル１２から出力されるＤ軸電流補整値Ｉ_ｄｃｏｒとを加算して、Ｄ軸電流指令値Ｉ_ｄｏｒｄとして出力する。演算部１３ｂは、電力制御部１１から出力されるＱ軸電流指令値Ｉ_{ｑｏｒｄｐ}と、インピーダンスモデル１２から出力されるＱ軸電流補整値Ｉ_ｑｃｏｒとを加算して、Ｑ軸電流指令値Ｉ_ｑｏｒｄとして出力する。

定電流制御部１４は、ＡＣＲ（Automatic Current Regulator）の機能を有し、定電流制御を行う。定電流制御部１４は、演算部１３ａ，１３ｂからそれぞれ出力されるＤ軸電流指令値Ｉ_ｄｏｒｄ及びＱ軸電流指令値Ｉ_ｑｏｒｄと、Ｄ軸電流測定値Ｉ_ｄｍｅｓ及びＱ軸電流測定値Ｉ_ｑｍｅｓとに基づいて定電流制御を行う。

図３は、本発明の一実施形態による変換器制御装置が備える定電流制御部の構成例を示すブロック図である。図３に例示する定電流制御部１４は、演算部３１ａ，３１ｂ、制御ブロック３２ａ，３２ｂ、電圧演算部３３ａ，３３ｂ、及び演算部３４ａ，３４ｂを備える。演算部３１ａは、Ｄ軸電流指令値Ｉ_ｄｏｒｄとＤ軸電流測定値Ｉ_ｄｍｅｓとの差を求める。演算部３１ｂは、Ｑ軸電流指令値Ｉ_ｑｏｒｄとＱ軸電流測定値Ｉ_ｑｍｅｓとの差を求める。

制御ブロック３２ａは、演算部３１ａの演算結果に応じた電圧値を求め、制御ブロック３２ｂは、演算部３１ｂの演算結果に応じた電圧値を求める。電圧演算部３３ａは、Ｄ軸電流指令値Ｉ_ｄｏｒｄに応じた電圧値を求め、電圧演算部３３ｂは、Ｑ軸電流指令値Ｉ_ｑｏｒｄに応じた電圧値を求める。具体的に、系統ＰＳにおける角周波数をωとし、連系リアクトル（図１参照）をＬとすると、電圧演算部３３ａ，３３ｂは、入力される電流指令値とωＬなる式で示される値との積を求める。演算部３４ａは、制御ブロック３２ａから出力される電圧値と電圧演算部３３ｂから出力される電圧値との差を求める。演算部３４ｂは、制御ブロック３２ｂから出力される電圧値と電圧演算部３３ａから出力される電圧値との和を求める。

演算部１５ａは、定電流制御部１４の演算部３４ａから出力される電圧値と、Ｄ軸電圧測定値Ｖ_ｄｍｅｓとの和を求める。演算部１５ｂは、定電流制御部１４の演算部３４ｂから出力される電圧値と、Ｑ軸電圧測定値Ｖ_ｑｍｅｓとの和を求める。座標変換部１６は、回転座標系（ＤＱ座標系）の状態状を三相交流の状態量に変換する。この座標変換部１６には、ＰＬＬ検出位相θ_ＰＬＬが入力されている。

図４は、本発明の一実施形態による変換器制御装置で用いられるＰＬＬの制御ブロック図である。図４（ａ）に示す通り、ＰＬＬの制御ブロックは、第１制御ブロック４１と第２制御ブロック４２とを備える。図４（ａ）に示す制御ブロックは、ＰＬＬ検出位相θ_ＰＬＬと系統電圧（変換器用変圧器一次側電圧）の位相θ_ｓとの差分Δθを算出し、この差分Δθを零にするように制御を行う。

図４（ａ）に示す第１制御ブロック４１は、上記の差分ΔθからＰＬＬの角速度ωを求める。第２制御ブロック４２は、上記のＰＬＬの角速度ωからＰＬＬ検出位相θ_ＰＬＬを求める。ここで、αβ変換後の系統電圧をＶ_α，Ｖ_βとすると、上記のＰＬＬ検出位相θ_ＰＬＬ、系統電圧の位相θ_ｓ、及び差分Δθは、例えば、図４（ｂ）に示す関係にある。

第１制御ブロック４１及び第２制御ブロック４２に示したＫはゲインであり、Ｔは時定数である。第１制御ブロック４１のゲインＫは、例えば３０．０に設定され、第１制御ブロック４１の時定数Ｔは、例えば３．０［ｓ］に設定される。第２制御ブロック４２のゲインＫは、例えば１．０に設定され、第２制御ブロック４２の時定数Ｔは、例えば１．０［ｓ］に設定される。

ＰＷＭ波形生成部１７は、座標変換部１６で変換された三相交流から、変換器ＩＶに出力する駆動信号としてのＰＷＭ（Pulse Width Modulation：パルス幅変調）信号を生成する。変換器ＩＶは、ＰＷＭ波形生成部１７から出力されるＰＷＭ信号によって駆動され、これにより分散型電源ＤＳと系統ＰＳとの間で電力が入出力される。

図５は、本発明の一実施形態おいて実現される制御系のイメージを示す図である。図５に示す通り、変換器ＩＶでは、制御部１Ａ（図１参照）による制御系Ｃ１と、電流補整部１Ｂ（図１参照）による制御系Ｃ２とが実現される。制御系Ｃ１は、電流ベクトル制御によって、分散型電源ＤＳと系統ＰＳとの間で電力を入出力させる制御系である。制御系Ｃ２は、制御系Ｃ１に対して並列接続され、所望のインピーダンス（仮想インピーダンス）を介して系統ＰＳに電圧源が接続されている場合に流れる電流を、系統ＰＳに供給する制御系である。

〈変換器制御装置の動作〉
図６は、本発明の一実施形態による変換器制御装置の動作の概要を示すフローチャートである。尚、図６に示すフローチャートの処理は、一定の制御周期で繰り返し行われる。変換器制御装置１の動作が開始されると、変換器ＩＶに対して位相同期ループを用いた電流ベクトル制御を行うための電流指令値（Ｄ軸電流指令値Ｉ_{ｄｏｒｄｐ}、Ｑ軸電流指令値Ｉ_{ｑｏｒｄｐ}）を出力する処理が電力制御部１１によって行われる（ステップＳ１１：第１ステップ）。

また、変換器ＩＶに模擬させるインピーダンスのインピーダンスモデル１２を用いて、電流補整値（Ｄ軸電流補整値Ｉ_ｄｃｏｒ、Ｑ軸電流補整値Ｉ_ｑｃｏｒ）を出力する処理が電流補整部１Ｂによって行われる（ステップＳ１２：第２ステップ）。一例として、図２に示す通り、入力されるＤ軸電圧指令値Ｖ_ｄｏｒｄ（１．０［ｐｕ］）とＤ軸電圧測定値Ｖ_ｄｍｅｓとの差と、入力されるＱ軸電圧指令値Ｖ_ｑｏｒｄ（０．０［ｐｕ］）とＱ軸電圧測定値Ｖ_ｑｍｅｓとの差と求め、これらの差から上記の電流補整値（Ｄ軸電流補整値Ｉ_ｄｃｏｒ、Ｑ軸電流補整値Ｉ_ｑｃｏｒ）を求めて出力する処理が電流補整部１Ｂによって行われる。

尚、図６では、便宜的に、上記のステップＳ１２の処理が、上記のステップＳ１１の後に行われるように図示しているが、これらステップＳ１１，Ｓ１２の処理は、並列して行われる点に注意されたい。

次に、電力制御部１１から出力される電流指令値と、電流補整部１Ｂから出力される電流補整値とを加算する処理が演算部１３ａ，１３ｂで行われる（ステップＳ１３：第３ステップ）。具体的には、電力制御部１１から出力されるＤ軸電流指令値Ｉ_{ｄｏｒｄｐ}と電流補整部１Ｂから出力されるＤ軸電流補整値Ｉ_ｄｃｏｒとを加算する処理が演算部１３ａで行われ、電力制御部１１から出力されるＱ軸電流指令値Ｉ_{ｑｏｒｄｐ}と電流補整部１Ｂから出力されるＱ軸電流補整値Ｉ_ｑｃｏｒとを加算する処理が演算部１３ｂで行われる。

以上の処理が終了すると、演算部１３ａ，１３ｂの加算結果（Ｄ軸電流指令値Ｉ_ｄｏｒｄ、Ｑ軸電流指令値Ｉ_ｑｏｒｄ）に基づいて、電流ベクトル制御を行うために変換器ＩＶに出力する駆動信号を生成する処理が、定電流制御部１４、演算部１５ａ，１５ｂ、座標変換部１６、及びＰＷＭ波形生成部１７で行われる（ステップＳ１４：第４ステップ）。尚、定電流制御部１４～ＰＷＭ波形生成部１７で行われる処理は、既知の処理であるため、詳細な説明は省略する。

ここで、本実施形態の変換器制御装置１は、変換器ＩＶに対して従来の電流ベクトル制御を行う場合と同様に、端子電圧を検出し、端子電圧の位相と同じ位相となるようにＰＬＬを同期させる。このため、定常運転状態において、系統電圧はＤ軸上にのみ存在し、Ｑ軸電圧は常に零となるようにＰＬＬが動作することとなる。変換器制御装置１で行われる制御は、電流制御型仮想同期機のインピーダンスモデルの機能のみを抽出して電流ベクトル制御に付け加えた制御とも捉えることができる。

一方で、系統ＰＳの周波数は一般に、電圧位相の微分で計算されるため、Ｑ軸電圧が発生することは系統周波数が変化したということである。このため、変換器制御装置１で行われる制御は、系統周波数の変化時に有効電力を出力するという意味で、擬似慣性制御と同様の働きをする制御と考えることもできる。但し、変換器制御装置１の制御によって行われる動作と擬似慣性制御で行われる動作とが、完全に同じ動作という意味ではない点に注意されたい。

次に、系統擾乱発生時おける変換器制御装置１の動作について説明する。図７は、本発明の一実施形態による変換器制御装置の系統擾乱発生時の動作を説明するための図である。尚、ここでは、説明を簡単にするために、仮想同期機のインピーダンス（仮想インピーダンス）及び連系される系統ＰＳの主成分はリアクタンス成分（Ｘ分）であるとする。

（１）Ｄ軸方向の電圧変動に対する動作
系統擾乱等によってＤ軸方向の電圧が低下した場合を考える。例えば、図７（ａ）に示す通り、Ｄ軸方向の電圧がΔＶ_ｄだけ低下したとする。この場合において、変換器制御装置１は、系統ＰＳに無効電流を注入するように動作する。例えば、図７（ａ）に示す通り、補償のためのＱ軸電流Ｉ_ｑを注入するように動作する。

無効電流が注入されることで系統電圧は系統ＰＳのリアクタンス成分Ｘに応じて上昇する。例えば、図７（ａ）に示す補償電圧量（系統ＰＳのリアクタンス成分ＸにＱ軸電流Ｉ_ｑを乗じて得られる電圧）だけ系統電圧が上昇する。このように、Ｄ軸方向の電圧変動が生じた場合には、変換器制御装置１は、Ｄ軸方向の電圧変動を打ち消すように動作する。

（２）Ｑ軸方向の電圧変動に対する動作
系統擾乱等によってＱ軸方向の電圧が変動した場合（系統位相が変動した場合）を考える。例えば、図７（ｂ）に示す通り、Ｑ軸方向の電圧がΔＶ_ｑだけ上昇したとする。この場合において、変換器制御装置１は、系統ＰＳに有効電流を注入するように動作する。例えば、図７（ｂ）に示す通り、補償のためのＤ軸電流Ｉ_ｄを注入するように動作する。

有効電流が注入されれば、系統位相の変動が打ち消される。例えば、図７（ｂ）に示す補償電圧量（系統ＰＳのリアクタンス成分ＸにＤ軸電流Ｉ_ｄを乗じて得られる電圧）だけ系統電圧位相が変化する。このように、Ｑ軸方向の電圧変動が生じた場合には、変換器制御装置１は、Ｑ軸方向の電圧変動を打ち消すように動作する。尚、電源脱落等が発生し、系統周波数が低下している最中もＱ軸方向に電圧が変動するが、変換器制御装置１は、この変動を打ち消すように動作する。

以上から、変換器ＩＶが変換器制御装置１によって制御されることで、以下に示す効果が期待できる。
（１）系統電圧の大きさ（Ｄ軸電圧）の変動緩和
（２）系統電圧の位相方向（Ｑ軸電圧）の変動緩和（≒系統周波数の変動緩和）

尚、インピーダンスモデル１２は、抵抗成分を零とした場合には、図８に示すものとなる。図８は、本発明の一実施形態による変換器制御装置で用いられるインピーダンスモデルの他の例を示すブロック図である。図８に示す通り、抵抗成分を零とした場合のインピーダンスモデル１２は、２つのブロック２５，２６を備えるものとなる。

ブロック２５は、Ｑ軸電圧測定値Ｖ_ｑｍｅｓを入力とし、Ｄ軸電流補整値Ｉ_ｄｃｏｒを出力とするブロックである。ブロック２５は、定位相角制御（ＡＡＲ：Automatic Angle Regulator）を行うブロックである。ブロック２６は、Ｄ軸電圧測定値Ｖ_ｄｍｅｓを入力とし、Ｄ軸電流補整値Ｉ_ｄｃｏｒを出力とするブロックである。ブロック２６は、定電圧制御（ＡＶＲ：Automatic Voltage Regulator）を行うブロックである。

ここで、変換器制御装置１と仮想同期機制御を行う装置とを比較すると、変換器制御装置１は、慣性等の設定項目を有しない。しかしながら、変換器制御装置１では、ＰＬＬの位相同期の遅れが発電機の慣性に類似した役割を果たす（慣性そのものではない点に注意されたい）。以下にその理由を述べる。図９は、本発明の一実施形態による変換器制御装置におけるＰＬＬの役割を説明するための図である。

まず、図９（ａ）に示す通り、同期機ＳＭ１が、慣性が無限大と見なせる同期機ＳＭ２と連系されている系統において、同期機ＳＭ２の位相がａ度だけ減少した場合を考える。尚、簡単のため、同期機ＳＭ１，ＳＭ２の機械入力は一定とし、同期機ＳＭ１，ＳＭ２の初期の出力は零であり、同期機ＳＭ１と同期機ＳＭ２との初期の位相差は零であるとする。このような場合には、図９（ａ）に示す通り、同期機ＳＭ１から同期機ＳＭ２に出力される電力が増加することとなる。

ここで、図９（ｂ）に示す通り、仮に、同期機ＳＭ１の慣性が無限大である場合には、同期機ＳＭ２と同期機ＳＭ１との位相差は縮まらない。このため、同期機ＳＭ１は電力を出力し続けたままとなる。これに対し、図９（ｃ）に示す通り、仮に、同期機ＳＭ１の慣性が小さければ、同期機ＳＭ１は、回転数が変化して同期機ＳＭ２との位相差が縮まる方向に動作する。これにより、同期機ＳＭ１から出力される電力は少なくなっていき、同期機ＳＭ１と同期機ＳＭ２と位相差が零になると（同期機ＳＭ１の位相がａ度だけ減少すると）初期状態に戻る。

次に、図９（ｄ）に示す通り、変換器制御装置１によって制御される変換器ＩＶが、慣性が無限大と見なせる同期機ＳＭ２と連系されている系統において、同期機ＳＭ２の位相がａ度だけ減少した場合を考える。尚、簡単のため、初期状態は、図９（ａ）と同様であるとする。このような場合には、図９（ｄ）に示す通り、Ｑ軸電圧が発生するため、変換器ＩＶから同期機ＳＭ２に出力される電力が増加することとなる。

ここで、図９（ｅ）に示す通り、仮に、変換器制御装置１におけるＰＬＬの位相同期速度が無限に遅い場合には、系統位相の変化によって発生したＱ軸電圧が無限に長く残り続ける。このため、変換器ＩＶは電力を出力し続けたままとなる。これに対し、図９（ｆ）に示す通り、仮に、変換器制御装置１におけるＰＬＬの位相同期速度が速い場合には、即座に位相が同定され、系統位相の変化によって発生したＱ軸電圧は検出されなくなる。これにより、変換器ＩＶから出力される電力は少なくなっていき、ＰＬＬの位相同期が完了すると初期状態に戻る。

以上の通り、変換器制御装置１では、ＰＬＬの位相同期の遅れが発電機の慣性に類似した役割を果たす。このように、ＰＬＬの位相同期の遅れは、発電機の慣性に類似した役割を果たすことから、ＰＬＬは、変換器ＩＶに模擬させる同期機の慣性が大きくなるにつれて、位相同期速度が遅くなるように設定するのが好ましい。つまり、変換器ＩＶに模擬させる同期機の慣性が大きくなるほど位相同期速度を遅く設定し、変換器ＩＶに模擬させる同期機の慣性が小さくなるほど位相同期速度を速く設定するのが好ましい。

〈シミュレーション解析〉
本出願の発明者は、変換器制御装置１によって制御される変換器ＩＶの動作を検証するためにシミュレーションを行った。このミュレーションは、瞬時値解析が可能な電力系統瞬時値解析プログラム（ＸＴＡＰ（eXpandable Transient Analysis Program））を使用して実施した。シミュレーションにより、三相地絡（３ＬＧ）が生じた場合の動作と、電源脱落が生じた場合の動作とを検証した。

図１０は、シミュレーションに用いた解析対象系統を示す図である。図１０（ａ）は、３ＬＧが生じた場合の動作を検証するための系統（３ＬＧ検証系統）であり、図１０（ｂ）は、電源脱落が生じた場合の動作を検証するための系統（電源脱落検証系統）である。図１０に示す通り、変換器ＩＶの直流側には理想的な直流電圧源ＶＳが接続されているとしている。実際の変換器ＩＶの直流側には、電池、分散型電源、直流送電網を介した他の交流系統等の諸設備が接続されることが多い。しかしながら、シミュレーションでは、変換器制御装置１によって制御される変換器ＩＶの動作を検証することを目的としていることから、これらの設備を理想化して直流電圧源ＶＳで代替している。

尚、シミュレーションでは、計算の簡略化のため、変換器ＩＶは平均化モデルを使用している。図１１は、シミュレーションで用いる変換器の平均化モデルを説明するための図である。変換器ＩＶは、変換器制御装置１から出力される駆動信号によってスイッチング動作する。変換器ＩＶの平均化モデルは、変換器ＩＶのスイッチング動作を模擬せず、スイッチング周期を平均化区間としてリプルを平均化するモデルである。

実際の変換器ＩＶからは、図１１（ａ）に示す通り、ＰＷＭ変調された電圧が出力される。これに対し、変換器ＩＶの平均化モデルからは、図１１（ｂ）に示す通り、変調波（定常状態では理想正弦波）が出力される。図１１（ｂ）に示す変換器ＩＶの平均化モデルを用いることで、回路規模を削減することができるとともに、計算時間刻みの延伸も行うことができることから、計算量を大幅に軽減することができる。

図１０（ａ）に示す３ＬＧ検証系統は、無限大母線を模擬する電圧源と、短絡容量を模擬する抵抗及びリアクトルとにより構成される。ここで、短絡容量比は２回線時に６．９３に設定している。交流側の事故地点は、変換器ＩＶの至近端とし、交流事故は事故回線を遮断器ＣＢにより開放することで除去する。図１２は、３ＬＧの解析に用いた変換器の諸定数を示す図である。

図１０（ｂ）に示す電源脱落検証系統は、２台の同期機ＳＭ１１，ＳＭ１２と、これらの中間点に接続された変換器ＩＶ及び負荷とにより構成される。同期機ＳＭ１１の初期出力は１．０［ｐｕ］（９０［ｋＷ］）であり、系統内の負荷量は１．１１［ｐｕ］（１００［ｋＷ］）としている。このため、電源脱落が生ずると、系統内の周波数は低下し続ける。尚、負荷は抵抗負荷で模擬している。図１３は、電源脱落の検証に用いた変換器及び発電機の諸定数を示す図であって、（ａ）が変換器の諸定数を示す図であり、（ｂ）が発電機の諸定数を示す図である。

ここで、図１２及び図１３（ａ）中の「提案制御」は、本実施形態の変換器制御装置１によって行われる制御を意味する。つまり、３ＬＧが生じた場合の動作及び電源脱落が生じた場合の動作のシミュレーションは、図２に示すインピーダンスモデル１２によって規定される仮想インピーダンスの抵抗成分ｒが、０．２［ｐｕ］に設定され、仮想インピーダンスのリアクタンス成分ｘが０．６［ｐｕ］に設定されて行われている。

尚、図１２中の「仮想同期機」は、従来の仮想同期機制御を意味する。変換器ＩＶに対して従来の仮想同期機制御が行われているときに、３ＬＧが生じた場合の動作のシミュレーションも比較のために行った。従来の仮想同期機制御において用いられるインピーダンスモデルは、仮想インピーダンスの抵抗成分ｒが、０．２［ｐｕ］に設定され、仮想インピーダンスのリアクタンス成分ｘが０．６［ｐｕ］に設定されており、変換器制御装置１で用いられるインピーダンスモデル１２と同じものとした。

《３ＬＧ》
図１４は、３ＬＧの事故シーケンスを示す図である。図１４に示す３ＬＧの事故シーケンスは、時刻２．５［ｓ］で３ＬＧが発生し、３ＬＧの発生から所定時間後に遮断器ＣＢ（図１０参照）が開放されることにより三相開放（３ＬＯ）が行われるものである。３ＬＧのシミュレーションは、３ＬＧの発生から３ＬＯまでの時間（事故継続時間）を、０．１［ｓ］（５サイクル）、０．２［ｓ］（１０サイクル）、又は０．３５［ｓ］（１７．５サイクル）に設定して、３ケース行っている。尚、交流事故は、事故回線を遮断器ＣＢにより開放することによって除去される。

図１５は、３ＬＧのシミュレーション結果を示す図である。尚、図１５（ａ）は、変換器ＩＶが従来の仮想同期機制御により制御された場合のシミュレーション結果であり、図１５（ｂ）は、変換器ＩＶが変換器制御装置１によって制御された場合のシミュレーション結果である。

図１５（ａ）を参照すると、変換器ＩＶが従来の仮想同期機制御により制御された場合には、遮断器ＣＢによって事故回線が開放された直後に変換器電力の大きなオーバーシュートが生じ、その後に変換器電力が振動するのが分かる。また、変換器電力の振動振幅は、事故継続時間が長くなるにつれて大きくなっており、事故継続時間が０．３５［ｓ］になると、変換器電力の振動振幅が著しく大きくなって脱調が発生しているのが分かる。

これに対し、図１５（ｂ）を参照すると、変換器ＩＶが変換器制御装置１によって制御された場合には、遮断器ＣＢによって事故回線が開放された直後に変換器電力の多少のオーバーシュートは生ずるものの、その後は変換器電力が振動せずに収束するのが分かる。尚、事故継続時間が０．３５［ｓ］であっても、変換器電力が振動せずに収束しており、図１５（ａ）のような脱調が発生していないのが分かる。これにより、変換器ＩＶが変換器制御装置１によって制御されると、系統擾乱時でも脱調が発生することなく安定して動作するのが分かる。

図１６は、３ＬＧの他のシミュレーション結果を示す図である。図１６に示すシミュレーション結果は、仮想インピーダンスの大きさを変えて（大きくして）３ＬＧのシミュレーションを行った場合のものである。尚、事故継続時間（３ＬＧの発生から３ＬＯまでの時間）は、０．１［ｓ］（５サイクル）に固定している。

図１６に示す波形Ｗ１１は、仮想インピーダンスの抵抗成分ｒが、０．２［ｐｕ］に設定され、仮想インピーダンスのリアクタンス成分ｘが０．６［ｐｕ］に設定された場合のものである。つまり、波形Ｗ１１は、図１５（ｂ）において、事故継続時間が０．１［ｓ］に設定された場合の波形と同じものである。

図１６に示す波形Ｗ１２は、仮想インピーダンスの大きさが上記の場合の２倍に設定された場合のものであり、波形Ｗ１３は、仮想インピーダンスの大きさが上記の場合の４倍に設定された場合のものである。尚、図１６に示す波形Ｗ１０は、変換器ＩＶが従来の電流ベクトル制御によって制御された場合のものである。つまり、波形Ｗ１０は、インピーダンスモデル１２から出力されるＤ軸電流補整値Ｉ_ｄｃｏｒ及びＱ軸電流補整値Ｉ_ｑｃｏｒが零である場合のものである。

図１６を参照すると、仮想インピーダンスの大きさを変更すると、３ＬＯが行われた直後の変換器電流量の大きさが変わっているのが分かる。つまり、仮想インピーダンスを調整することによって、系統ＰＳに注入される電流量が調整可能であることが分かる。このため、仮想インピーダンスを調整することで、例えば変換器ＩＶ電流リミッターが動作してしまう事態を防止することができる。

また、図１６を参照すると、仮想インピーダンスの大きさが大きくなるにつれて、波形の形状が、波形Ｗ１０（変換器ＩＶが従来の電流ベクトル制御によって制御された場合の波形）に近づいて行くことが分かる。これは、変換器制御装置１は、いわば従来の電流ベクトル制御を行う構成に、インピーダンスモデルを追加したものであるため、従来の電流ベクトル制御との親和性が高いということができる。

《電源脱落》
図１０（ｂ）に示す通り、１回線開放による電源脱落（同期機ＳＭ１２の切り離し）が生じた場合のシミュレーションを行った。図１７は、電源脱落のシミュレーション結果を示す図である。尚、図１７（ａ）は、電源脱落が生じた場合の変換器有効電力Ｐの経時変化を示すシミュレーション結果であり、図１７（ｂ）は、電源脱落が生じた場合の発電機すべりＳｇ（≒周波数偏差）の経時変化を示すシミュレーション結果である。

図１７（ａ）中の波形Ｗ２０及び図１７（ｂ）中の波形Ｗ３０は、変換器ＩＶの制御が行われなかった場合のシミュレーション結果である。これに対し、図１７（ａ）中の波形Ｗ２１及び図１７（ｂ）中の波形Ｗ３１は、変換器ＩＶが変換器制御装置１によって制御された場合のシミュレーション結果である。尚、図１７（ａ），（ｂ）では、時刻３．０［ｓ］で電源脱落が生じている。

図１７（ａ）中の波形Ｗ２０及び図１７（ｂ）中の波形Ｗ３０を参照すると、変換器有効電力Ｐは電源脱落が生じた後も零のままであり、発電機すべりＳｇの値（絶対値）は電源脱落が生じた後に時間とともに徐々に大きくなっている。これにより、変換器ＩＶの制御が行われない場合には、電源脱落が生ずると、変換器ＩＶから系統に電力が出力されず、周波数偏差が徐々に大きくなっていくのが分かる。

これに対し、図１７（ａ）中の波形Ｗ２１及び図１７（ｂ）中の波形Ｗ３１を参照すると、電源脱落が生ずると変換器有効電力Ｐが正の値になり、発電機すべりＳｇの値（絶対値）が小さくなっている。これにより、変換器ＩＶが変換器制御装置１によって制御される場合には、電源脱落が生ずると、変換器ＩＶから系統に電力が出力され、変換器ＩＶの制御が行われない場合に比べて系統周波数の低下が抑制されていることが分かる。

図１８は、電源脱落の他のシミュレーション結果を示す図である。図１８に示すシミュレーション結果は、仮想インピーダンスの大きさを変えて（小さくして）、又はＰＬＬの位相同期速度の速さを変えて（遅くして）電源脱落のシミュレーションを行った場合のものである。尚、図１８（ａ）は、電源脱落が生じた場合の変換器有効電力Ｐの経時変化を示すシミュレーション結果であり、図１８（ｂ）は、電源脱落が生じた場合の発電機すべりＳｇ（≒周波数偏差）の経時変化を示すシミュレーション結果である。

図１８（ａ）に示す波形Ｗ２１及び図１８（ｂ）に示す波形Ｗ３１は、図１７（ａ），（ｂ）にそれぞれ示すものと同じである。つまり、これら波形Ｗ２１，Ｗ３１は、仮想インピーダンスの抵抗成分ｒが、０．２［ｐｕ］に設定され、仮想インピーダンスのリアクタンス成分ｘが０．６［ｐｕ］に設定され、且つ、図４（ａ）に示す第１制御ブロック４１のゲインＫが３０．０に設定され、第１制御ブロック４１の時定数Ｔが３．０［ｓ］に設定された場合のものである。

図１８（ａ）に示す波形Ｗ２２及び図１８（ｂ）に示す波形Ｗ３２は、仮想インピーダンスの大きさが上記の場合の半分に設定された場合のものである。図１８（ａ）に示す波形Ｗ２３及び図１８（ｂ）に示す波形Ｗ３３は、ＰＬＬの位相同期速度が上記の場合の半分に設定された場合のものである。

図１８（ａ）に示す波形Ｗ２２，Ｗ２３を参照すると、仮想インピーダンスの大きさを小さくした場合及びＰＬＬの位相同期速度を遅くした場合の何れの場合でも、変換器ＩＶから系統に出力される電力が増加することが分かる。また、図１８（ｂ）に示す波形Ｗ３２，Ｗ３３を参照すると、仮想インピーダンスの大きさを小さくした場合及びＰＬＬの位相同期速度を遅くした場合の何れの場合でも、系統周波数の低下がより抑制されていることが分かる。以上から、仮想インピーダンスの大きさ又はＰＬＬの位相同期速度を調整することにより、系統擾乱時の電力変動を従来よりも小さくすることができる。

以上の通り、本実施形態では、分散型電源ＤＳを系統ＰＳに接続する変換器ＩＶに対して位相同期ループを用いた電流ベクトル制御を行うとともに、変換器ＩＶに模擬させるインピーダンスのインピーダンスモデル１２を用い、同期機の仮想的なインピーダンスを介して系統ＰＳに電圧源が接続されている場合に流れる電流を、系統に供給するようにしている。これにより、脱調等の同期機由来の問題が発生せず、系統擾乱時の電力変動を従来よりも小さくすることができる。

また、本実施形態の変換器制御装置１は、いわば従来の電流ベクトル制御を行う構成（制御部１Ａ）に、インピーダンスモデル１２を用いて系統ＰＳに対する電流供給を行う電流補整部１Ｂを追加したものである。このため、従来の電流ベクトル制御との親和性が高く、制御が簡便である。

以上、本発明の一実施形態による変換器制御装置及び変換器制御方法について説明したが、本発明は、上述した実施形態に制限されることなく、本発明の範囲内で自由に変更が可能である。例えば、インピーダンスモデル１２の構成は、図２に示す構成に制限される訳では無く、変換器ＩＶの特性等に応じて任意の構成とすることができる。同様に、定電流制御部１４の構成は、図３に示す構成に制限される訳では無く、変換器ＩＶの特性等に応じて任意の構成とすることができる。また、定電流制御部１４に代えて、定電圧制御部を設けることも可能である。

１変換器制御装置
１Ａ制御部
１Ｂ電流補整部
１１電力制御部
１２インピーダンスモデル
１３ａ，１３ｂ演算部
１４定電流制御部
１５ａ，１５ｂ演算部
１６座標変換部
１７ＰＷＭ波形生成部
ＤＳ分散型電源
ＩＶ変換器
ＰＳ系統

Claims

分散型電源を系統に接続する変換器の制御を行う変換器制御装置であって、
前記変換器に対して位相同期ループを用いた電流ベクトル制御を行う制御部と、
前記制御部と並列に接続され、前記変換器に模擬させるインピーダンスのインピーダンスモデルを用い、前記インピーダンスを介して前記系統に電圧源が接続されている場合に流れる電流を、前記系統に供給する電流補整部と、
を備え、
前記電流補整部は、前記インピーダンスモデルを用いて、入力される電圧指令値と前記系統の電圧測定値とに応じて前記系統に供給すべき電流を規定する電流補整値を出力する、
変換器制御装置。
前記制御部は、前記電流ベクトル制御を行うための電流指令値を出力する電力制御部と、
前記電力制御部から出力される前記電流指令値と、前記電流補整部から出力される前記電流補整値とを加算する演算部と、
前記演算部の加算結果に基づいて、前記電流ベクトル制御を行うために前記変換器に出力する駆動信号を生成する駆動信号生成部と、
を備える請求項１記載の変換器制御装置。
前記位相同期ループは、前記変換器に模擬させる同期機の慣性が大きくなるにつれて、位相同期速度が遅くなるように設定される、請求項１又は請求項２記載の変換器制御装置。
分散型電源を系統に接続する変換器の制御を行う変換器制御方法であって、
前記変換器に対して位相同期ループを用いた電流ベクトル制御を行うための電流指令値を出力する第１ステップと、
前記変換器に模擬させるインピーダンスのインピーダンスモデルを用いて、入力される電圧指令値と前記系統の電圧測定値との差分に応じて前記系統に供給すべき電流を規定する電流補整値を出力する第２ステップと、
前記第１ステップで出力された前記電流指令値と、前記第２ステップで出力された前記電流補整値とを加算する第３ステップと、
前記第３ステップの加算結果に基づいて、前記電流ベクトル制御を行うために前記変換器に出力する駆動信号を生成する第４ステップと、
を有する変換器制御方法。