JP7259715B2 - pulse transformer - Google Patents
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Description
この明細書における開示は、半導体スイッチング素子を駆動するためのパルストランスに関する。 The disclosure in this specification relates to a pulse transformer for driving a semiconductor switching device.
特許文献1には、プリント基板の配線パターンで巻線を形成し、プリント基板を積層させた構成のプリントコイルが開示されている。トランスの1次巻線の基板と2次巻線の基板を隣接させることで、磁気的結合が良好となる。
特許文献1のプリントコイルによるトランスでは、隣接するプリント基板のコイルに流れる電流の方向が同じものが存在し、漏れ磁束が打ち消されず結合度が低下する。結合度が低下するとパルストランスの漏れインダクタンスと素子の寄生容量との共振により、ゲート電圧の振動が大きくなり半導体スイッチング素子の誤点弧につながる。
In the transformer using the printed coils of
本開示の目的は、結合度が高く、誤点弧の発生を低減することができるパルストランスを提供することにある。 An object of the present disclosure is to provide a pulse transformer that has a high degree of coupling and can reduce the occurrence of false ignitions.
本開示の一態様によるパルストランスは、駆動IC(2)からのパルス電圧によって、複数の半導体スイッチング素子(3、4)を駆動するパルストランスにおいて、駆動ICと接続された1次巻線(101、201)と、複数の半導体スイッチング素子(3、4)のそれぞれに接続された複数の2次巻線(102、103、202、203)と、1次巻線が少なくとも3つに分割され、分割された1次巻線がそれぞれ配置された複数の第1の配線層(L3、L5、L7)と、複数の2次巻線が、それぞれ少なくとも2つに分割され、分割された2次巻線がそれぞれ配置された複数の第2の配線層(L2、L4、L6、L8)と、を備え、複数の第1の配線層と複数の第2の配線層とが全て交互に積層されている。 A pulse transformer according to an aspect of the present disclosure is a pulse transformer that drives a plurality of semiconductor switching elements (3, 4) with a pulse voltage from a driving IC (2), in which a primary winding (101 , 201), a plurality of secondary windings (102, 103, 202, 203) connected respectively to a plurality of semiconductor switching elements (3, 4), and the primary winding divided into at least three, A plurality of first wiring layers (L3, L5, L7) in which divided primary windings are respectively arranged, and a plurality of secondary windings are each divided into at least two and divided secondary windings. and a plurality of second wiring layers (L2, L4, L6, L8) in which lines are respectively arranged, wherein the plurality of first wiring layers and the plurality of second wiring layers are all alternately laminated. there is
これによれば、本開示のパルストランスは、結合度の低下を防ぎ、誤点弧の発生を低減することができる。 According to this, the pulse transformer of the present disclosure can prevent deterioration of the degree of coupling and reduce the occurrence of false ignition.
この明細書における開示された複数の態様は、それぞれの目的を達成するために、互いに異なる技術的手段を採用する。請求の範囲およびこの項に記載した括弧内の符号は、後述する実施形態の部分との対応関係を例示的に示すものであって、技術的範囲を限定することを意図するものではない。この明細書に開示される目的、特徴、および効果は、後続の詳細な説明、および添付の図面を参照することによってより明確になる。 The multiple aspects disclosed in this specification employ different technical means to achieve their respective objectives. Reference numerals in parentheses described in the claims and this section are intended to exemplify the correspondence with portions of the embodiments described later, and are not intended to limit the technical scope. Objects, features, and advantages disclosed in this specification will become clearer with reference to the following detailed description and accompanying drawings.
図面を参照しながら、複数の実施形態を説明する。複数の実施形態において、機能的におよび/または構造的に対応する部分および/または関連付けられる部分には同一の参照符号、または百以上の位が異なる参照符号が付される場合がある。対応する部分および/または関連付けられる部分については、他の実施形態の説明を参照することができる。 A number of embodiments will be described with reference to the drawings. In several embodiments, functionally and/or structurally corresponding and/or related parts may be labeled with the same reference numerals or reference numerals differing by one hundred or more places. For corresponding and/or associated parts, reference can be made to the description of other embodiments.
(第1実施形態)
図1に示す半導体モジュール1は、駆動IC2と、上アーム素子3と、下アーム素子4と、マイコン6と、パルストランス100と、を備える。上アーム素子3および下アーム素子4は、半導体スイッチング素子に相当する。
(First embodiment)
A
パルストランス100は、駆動IC2と接続される1次巻線101を備える。また、パルストランス100は、上アーム素子3および下アーム素子4にそれぞれ接続される2次巻線102および2次巻線103を備える。さらにパルストランス100は、1次巻線101と、2次巻線102、103と、の間の磁気結合を高めるために組み込まれたコア7(鉄芯)を備える。また、インダクタンス5は、駆動IC2とパルストランス100との間の配線により生じる寄生インダクタンスである。
The
駆動IC2は、マイコン6から電圧を入力し、この電圧を波形成形して、矩形状のパルス電圧を出力する。この駆動IC2の出力電圧は、パルストランス100への入力電圧Vinとなり、この入力電圧Vinがパルストランス100の1次巻線101に印加される。パルストランス100の1次巻線101に生じる電圧Vn1は、入力電圧Vinがインダクタンス5の成分の影響を受けた電圧となる。
The
パルストランス100は、駆動IC2からのパルス電圧に応じて、パルストランス100の1次巻線101から、2次巻線102、103に印加電圧を伝達する。2次巻線102には、電圧Vn2が印加される。また、2次巻線103には、電圧Vn3が印加される。
The
2次巻線102および2次巻線103に伝達された電圧により、それぞれ、上アーム素子3および下アーム素子4が駆動される。詳細には、2次巻線102および2次巻線103に生じる誘導起電力の影響により、電流in2およびin3が流れる。この電流in2により上アーム素子3のゲート端子には、電圧Vgs2が印加される。また、電流in3により下アーム素子4のゲート端子には電圧Vgs3が印加される。ここで、1次巻線101に流れる電流in1と、2次巻線102および2次巻線103に流れる電流in2、in3の向きは逆向きである。
The voltages transmitted to
次にパルストランス100の1次巻線101、2次巻線102、および2次巻線103の構造について図2を参照しながら説明する。第1の実施形態にかかるパルストランス100は、図2に示すL1~L8の8層の配線層が積層されてなる多層配線基板によって構成される。多層配線基板は、配線層L1を上側とし、配線層L8を下側として、L1~L8の順に積層されている。
Next, the structures of
配線層L3、配線層L5、および配線層L7には、1次巻線101が3つに分割されて配置されている。すなわち、1次巻線101は、1次巻線101a、101b、101cに分割されている。配線層L2および配線層L4には、2次巻線102が2つに分割されて配置されている。すなわち、2次巻線102は、2次巻線102a、102bに分割されている。また、配線層L6および配線層L8には、2次巻線103が2つに分割されて配置されている。すなわち、2次巻線103は、2次巻線103a、103bに分割されている。なお、ここで言う「分割」とは、1つの巻線を切断して複数に分けることを意味するものではなく、1次巻線または2次巻線としての機能が複数に区分されていることを意味する。
The
配線層L3、配線層L5、および配線層L7は、第1の配線層に相当する。また、配線層L2、配線層L4、配線層L6、および配線層L8は、第2の配線層に相当する。なお、配線層L1は、第1の配線層および第2の配線層のいずれにも該当しない。配線層L2~L8において、1次巻線が配置された第1の配線層と、2次巻線が配置された第2の配線層とは、全て交互に積層されている。言い換えると、第1の配線層同士、または第2の配線層同士が、積層方向において隣り合うことはない。 The wiring layer L3, the wiring layer L5, and the wiring layer L7 correspond to the first wiring layer. Also, the wiring layer L2, the wiring layer L4, the wiring layer L6, and the wiring layer L8 correspond to the second wiring layer. Note that the wiring layer L1 does not correspond to either the first wiring layer or the second wiring layer. In the wiring layers L2 to L8, the first wiring layers on which the primary windings are arranged and the second wiring layers on which the secondary windings are arranged are all alternately laminated. In other words, the first wiring layers or the second wiring layers are not adjacent to each other in the stacking direction.
多層配線基板には、パルストランス100の1次巻線101と、2次巻線102、103との間の磁気結合を高めるために、コア7が組み込まれている。また、多層配線基板には、配線層L1~L8を貫通接続するための1次巻線101用のビアV1(V1a、V1b、V1c)が設けられる。同様に、多層配線基板には、2次巻線102、103用にビアV2(V2a、V2b、V2c)、ビアV3(V3a、V3b、V3c)が設けられる。以下、ビアV1a、V1b、V1cを総称して、必要に応じてビアV1と称する。同様にビアV2a、V2b、V2cを総称して、必要に応じてビアV2と称し、ビアV3a、V3b、V3cを総称して、必要に応じてビアV3と称する。
A
ビアV1、V2、V3は、配線層L1から配線層L8まで貫通接続されている。ビアV1には、1次巻線101が接続される。配線層L1のビアV1aは駆動IC2と接続される。1次巻線101は、1次巻線101の一端が延伸された配線101xが、配線層L1において、ビアV1aとビアV1bとを接続する。配線101xは、ビアV1bを通じて配線層L3の1次巻線101aと接続される。さらに配線101xは、ビアV1bを通じて配線層L5の1次巻線101bに接続される。そして、配線101xは、ビアV1bを通じて配線層L7の1次巻線101cに接続される。さらに、配線層L1のビアV1cと、1次巻線101a、101b、101cとは、ビアV1cを通じて接続される。そして、配線層L1のビアV1cを通じて駆動IC2と接続される。
The vias V1, V2, and V3 are through-connected from the wiring layer L1 to the wiring layer L8. A
ビアV2には、2次巻線102が接続される。配線層L1のビアV2aは上アーム素子3と接続される。2次巻線102は、2次巻線102の一端が延伸された配線102xが、配線層L1において、ビアV2aとビアV2bとを接続する。そして、配線102xは、ビアV2bを通じて配線層L2の2次巻線102aと接続される。さらに配線102xは、ビアV2bを通じて配線層L4の2次巻線102bに接続される。さらに、配線層L1のビアV2cと、2次巻線102a、102bとは、ビアV2cを通じて接続される。そして、配線層L1のビアV2cを通じて上アーム素子3と接続される。
A secondary winding 102 is connected to the via V2. Via V<b>2 a in wiring layer L<b>1 is connected to
ビアV3には、2次巻線103が接続される。配線層L1のビアV3aは下アーム素子4と接続される。2次巻線103は、2次巻線103の一端が延伸された配線103xが、配線層L1において、ビアV3aとビアV3bとを接続する。そして、配線103xは、ビアV3bを通じて配線層L6の2次巻線103aと接続される。さらに配線103xは、ビアV3bを通じて配線層L8の2次巻線103bに接続される。さらに、配線層L1のビアV3cと、2次巻線103a、103bとは、ビアV3cを通じて接続される。そして、配線層L1のビアV3cを通じて下アーム素子4と接続される。
A secondary winding 103 is connected to the via V3. Via V3a of wiring layer L1 is connected to
図2に示すように、1次巻線101は、配線層L3、配線層L5、および配線層L7の3つの層でそれぞれ、101a、101bおよび101cに分割される。また、2次巻線102は、配線層L2および配線層L4において、102aおよび102bに分割される。同様に、2次巻線103は、配線層L6および配線層L8において103aおよび103bに分割される。すなわち、1次巻線が配置された配線層と2次巻線が配置された配線層とが全て交互に積層されている。ここで、パルストランス100における漏れ磁界によるエネルギーEは、下記の式(1)で示される。μ0は、真空の透磁率、Hは、磁界の強さを示す。
図3は、図2の一点鎖線III-IIIでの断面図を示す。図4は、比較例として、1次巻線101、2次巻線102および2次巻線103を分割しない場合の断面図および磁界の強さを示すグラフを示す。巻線を分割した場合、分割した巻線に流れる電流は少なくなる。また磁界の強さは電流値に比例する。よって、図3に示すように、巻線を分割した場合の磁界の強さHは、図4で示される巻線を分割しない場合の磁界の強さHに比べ小さくなる。よって、式(1)に示す漏れ磁界によるエネルギーEは小さくなる。ここで、漏れ磁界によるエネルギーEは、下記の式(2)によっても示すことができる。Lleakは漏れインダクタンス、Iは、巻線電流の値を示す。
第1の実施形態において、1次巻線101は、3つに分割され、3つの配線層に配置されている。また、2次巻線102および2次巻線103は、それぞれ2つに分割されて2つの配線層に配置されている。また、1次巻線101が配置された配線層と2次巻線102、103が配置された配線層とが全て交互に積層されている。巻線が分割されることにより、1つの巻線に流れる電流および電流により発生する磁束を小さくすることが可能となる。これにより、漏れインダクタンスを低減し、2次巻線側への出力電圧の低減を抑えることができる。
In the first embodiment, the primary winding 101 is divided into three and arranged in three wiring layers. Secondary winding 102 and secondary winding 103 are each divided into two and arranged in two wiring layers. Also, the wiring layers in which the primary winding 101 is arranged and the wiring layers in which the
なお、1次巻線101および2次巻線102、103の分割数は、3および2に限定されない。1次巻線101が配置された第1の配線層と、2次巻線102、103が配置された第2の配線層とが全て交互に積層される限りにおいて、各巻線の分割数を増やしても良い。巻線の分割数が増えるほど、1つの巻線に流れる電流および電流により発生する磁束が小さくなり、漏れインダクタンスが低減し、2次巻線側への出力電力低減が抑えられる。なお、積層された多層配線基板において、巻線が配置された配線層のうち最上面および最下面の配線層は、第1の配線層であっても良いし、第2の配線層であっても良い。例えば、最上面の配線層と最下面の配線層の両方が第1の配線層となるように、第1の配線層と第2の配線層とが交互に積層された構造であっても良い。または、最上面の配線層と最下面の配線層の両方が第2の配線層となるように、第1の配線層と第2の配線層とが交互に積層された構造であっても良い。あるいは、最上面の配線層と最下面の配線層のいずれか一方が第1の配線層、他方が第2の配線層となるように、第1の配線層と第2の配線層とが交互に積層された構造でも良い。
The number of divisions of primary winding 101 and
以上のように、パルストランス100は、駆動IC2と接続された1次巻線101と、複数の半導体スイッチング素子にそれぞれに接続された複数の2次巻線102、103と、を備える。1次巻線101が少なくとも3つに分割され、分割された1次巻線101がそれぞれ複数の第1の配線層(配線層L3、配線層L5、配線層L7)に配置される。複数の2次巻線が、それぞれ少なくとも2つに分割され、分割された2次巻線がそれぞれ複数の第2の配線層(配線層L2、配線層L4、配線層L6、配線層L8)に配置される。複数の第1の配線層と、複数の第2の配線層と、が多層配線基板の積層方向において全て交互になるように積層されている。1次巻線101と、2次巻線102、103とを分割し、上述の通り積層することで、電流および磁束が減少し、巻線を鎖交しない磁束を減少させることができる。これにより、パルストランス100の1次巻線101と、2次巻線102および2次巻線103との結合度を向上させることができる。結合度の向上によりパルストランス100の漏れインダクタンスが減少し、半導体スイッチング素子の寄生容量との共振を減少させることができる。その結果、半導体スイッチング素子のゲート電圧の振動が大きくなるのを防ぎ、半導体スイッチング素子の誤点弧を防ぐことができる。
As described above, the
また、パルストランス100において、複数の半導体スイッチング素子および複数の2次巻線102、103の数を、それぞれN個(Nは2以上の整数)とする。また、N個の2次巻線102、103は、それぞれM個(Mは2以上の整数)に分割する。この場合、1次巻線101を、(M×N-1)個、(M×N)個または(M×N+1)個に分割する構成とすることができる。また、1次巻線101が配置された配線層と2次巻線102、103が配置された配線層とは、全て交互に積層される。この条件の下で、1次巻線101が(M×N-1)個に分割された場合、巻線が配置された配線層のうち最上面および最下面の配線層は、2次巻線102または103が配置された配線層となる。また、1次巻線101を(M×N)個に分割した場合は、巻線が配置された配線層のうち最上面および最下面のいずれか一方が、分割された1次巻線101が配置された配線層となる。さらに、1次巻線101を(M×N+1)個に分割した場合は、巻線が配置された配線層のうち最上面および最下面の配線層が、分割された1次巻線101が配置された配線層となる。
In
図5は、2次巻線の数を4個とし、1次巻線101を7分割し、4個の2次巻線102~105をそれぞれ2分割し、配線層に配置した場合の、各層を平面視した場合の図を示す。図6は、図5の一点鎖線VI-VIでの断面図を示す。図5および図6に示すように、1次巻線101は、配線層L3、L5、L7、L9、L11、L13およびL15の7つの層でそれぞれ、101a~101gに分割される。また、2次巻線102は、配線層L2および配線層L4において、102aおよび102bに分割される。2次巻線103は、配線層L6および配線層L8において103aおよび103bに分割される。2次巻線104は、配線層L10および配線層L12において104aおよび104bに分割される。2次巻線105は、配線層L14および配線層L16において105aおよび105bに分割される。すなわち、1次巻線が配置された配線層と2次巻線が配置された配線層とが全て交互に積層されている。
FIG. 5 shows each layer when the number of secondary windings is four, the primary winding 101 is divided into seven, and each of the four
また、本実施形態では、1つの2次巻線から分割された2次巻線は、多層配線基板における複数の第2の配線層のうち、積層方向において連続する第2の配線層に配置されている。例えば図2に示すように、2次巻線102から分割された2次巻線102a、102bは、配線層L2、L4に配置されている。配線層L2および配線層L4は、多層配線基板の配線層L1~L8のうち、積層方向において連続する第2の配線層である。同様に、2次巻線103から分割された2次巻線103a、103bは、配線層L6、L8に配置されている。配線層L6および配線層L8は、多層配線基板の配線層L1~L8のうち、積層方向において連続する第2の配線層である。
Further, in the present embodiment, the secondary windings divided from one secondary winding are arranged in the second wiring layers that are continuous in the stacking direction among the plurality of second wiring layers in the multilayer wiring board. ing. For example, as shown in FIG. 2,
言い換えると、1つの2次巻線から分割された2次巻線が配置された複数の配線層の間には、他の2次巻線から分割された2次巻線が配置された配線層は介在しない。このような配置とすることにより、1つの2次巻線から分割された複数の2次巻線を、多層配線基板内で互いに近接した位置に配置できる。これにより、上下アーム素子3、4のゲート電圧の伝達に必要な複数の2次巻線のそれぞれと1次巻線との結合度を向上させることができる。
In other words, between a plurality of wiring layers in which secondary windings divided from one secondary winding are arranged, there are wiring layers in which secondary windings divided from other secondary windings are arranged. does not intervene. With such an arrangement, a plurality of secondary windings divided from one secondary winding can be arranged at positions close to each other in the multilayer wiring board. As a result, the degree of coupling between the primary winding and each of the plurality of secondary windings necessary for transmitting the gate voltages of the upper and
また、複数の2次巻線がそれぞれ分割されて配置された配線層の間には、分割された1次巻線が配置された配線層が存在する。例えば、2次巻線102から分割され配置された配線層L4と、2次巻線103から分割され配置された配線層L6の間には、分割された1次巻線101の配線層L5が存在する。これにより、上下アーム素子3、4のゲート電圧の伝達に不要な複数の2次巻線間の結合度を、低くすることができる。
Further, between the wiring layers in which the plurality of secondary windings are divided and arranged, there is a wiring layer in which the divided primary windings are arranged. For example, between a wiring layer L4 divided from the secondary winding 102 and a wiring layer L6 divided from the secondary winding 103, there is a wiring layer L5 of the divided primary winding 101. exist. As a result, the degree of coupling between the secondary windings unnecessary for transmission of the gate voltages of the upper and
また、1次巻線101と、2次巻線102、103とに流れる電流は、積層方向から見た場合に、積層方向で隣り合う配線層間において対向する方向(異なる方向)に流れる。具体的には、図3に示すように配線層L2~配線層L8においては、隣接する配線層で互いに対向する方向(異なる方向)に電流が流れることになる。これにより各巻線を鎖交しない漏れ磁束が打ち消され、1次巻線、2次巻線間の結合度の向上につながる。
The currents flowing through the primary winding 101 and the
(第2実施形態)
次に、第2実施形態について説明する。なお、以下の説明において、第1実施形態と同じ符号を用いる場合、第1実施形態と同一の構成を示しており、特に説明がない限り先行する説明を参照する。図7に示すように、第2の実施形態にかかるパルストランス200は、各層の2次巻線の巻数が1次巻線の巻数より少ない。
(Second embodiment)
Next, a second embodiment will be described. In the following description, when the same reference numerals as in the first embodiment are used, they indicate the same configurations as in the first embodiment, and the preceding description will be referred to unless otherwise specified. As shown in FIG. 7, in the pulse transformer 200 according to the second embodiment, the number of turns of the secondary winding of each layer is smaller than the number of turns of the primary winding.
図7は、第2の実施形態にかかるパルストランス200の各層を平面視した図である。図8は、図7の一点鎖線VIII-VIIIでの断面図を示す。配線層L2および配線層L4における各2次巻線202a、202bの巻数は2である。一方で、配線層L3、配線層L5および配線層L7における1次巻線201a、201bおよび201cの巻数は4である。よって、2次巻線202a、202bの巻数は、1次巻線201a、201b、201cの巻数より少ない。また、配線層L6および配線層L8における2次巻線203a、203bの巻数は2である。一方で、上述の通り、配線層L3、配線層L5および配線層L7における1次巻線201a、201bおよび201cの巻数は4である。よって、2次巻線203a、203bの巻数は、1次巻線201a、201b、201cの巻数より少ない。図7および図8に示す第2の実施形態における各配線層の1次巻線201、2次巻線202、および2次巻線203の巻線数の比は4:2:2、すなわち2:1:1となる。この場合、巻数比は2となる。なお、ビアV1、V2、V3の配置は、図2と同様であるため説明を省略する。
FIG. 7 is a plan view of each layer of the pulse transformer 200 according to the second embodiment. FIG. 8 shows a cross-sectional view along the dashed-dotted line VIII-VIII in FIG. The number of turns of each secondary winding 202a, 202b in wiring layer L2 and wiring layer L4 is two. On the other hand, the number of turns of
ここで、パルストランス200が損失のない理想トランスであると想定する。1次巻線201と2次巻線202、203との巻数比がmの場合、2次巻線202、203の電圧Vn2と1次巻線201の電圧との関係は、Vn2=(Vn1)/mになる。また、2次巻線202、203の電流in2、in3と、1次巻線201に流れる電流in1と、においては、in2+in3=m×in1の関係が成立する。ここで、インダクタンス5に生じる電圧は、1次巻線201の電圧とほぼ同じVn1である。よってインダクタンス5に生じる電圧Vn1のm分の1の電圧が、2次巻線202および2次巻線203に生じる。また、駆動IC2と1次巻線201との間のインダクタンス5に流れる電流は、2次巻線202、203に流れる電流のm分の1になる。このとき1次巻線201の電圧Vn1は、下記の式(3)のように表すことができる。
また、2次巻線202、203に生じる誘導起電力の影響により誘導電流が流れる。この誘導電流により、上アーム素子3、下アーム素子4のゲートソース間に電圧Vgs2、Vgs3が生じる。ここで、Vgs2は、下記式(4)のように表すことができる。Lは、インダクタンス5の寄生インダクタンス値である。
よって、上下アーム素子3、4のゲートソース間電圧Vgs2、Vgs3は、寄生インダクタンスLに起因する式(4)の第2項の影響により上昇するものの、巻数比mの2乗分の1の影響しかなくなる。すなわち、巻数比mが大きくなることで、寄生インダクタンスLの影響が抑制できるようになり、ゲート電圧の振動が抑制され、誤点弧を防止できる。
Therefore, although the gate-source voltages Vgs2 and Vgs3 of the upper and
さらに、1次巻線201と、2次巻線202、203との巻数比mは、m≧SQRT(N)(但し、SQRT(N)は、Nの平方根を表す)を満たすように設定されていることが望ましい。なお、Nは、半導体スイッチング素子の個数である。巻数比mが、m≧SQRT(N)を満たすよう構成することにより、寄生インダクタンスLの影響を、半導体スイッチング素子が1個の場合と同等以下にすることができる。 Furthermore, the turns ratio m between the primary winding 201 and the secondary windings 202 and 203 is set to satisfy m≧SQRT(N) (where SQRT(N) represents the square root of N). It is desirable that Note that N is the number of semiconductor switching elements. By configuring the turns ratio m to satisfy m≧SQRT(N), the influence of the parasitic inductance L can be made equal to or less than that in the case of one semiconductor switching element.
上述の通り、パルストランス200においては、多層配線基板の各配線層に配置された巻線の巻数は、1次巻線201の巻数より2次巻線202、203の巻数が少ない。例えば図7および図8に示す例では、1次巻線201と2次巻線202、203との巻線の巻数比は2である。1次巻線201と2次巻線202、203との巻線の巻数比を大きくすることで、式(4)のゲートソース間電圧Vgs2の寄生インダクタンスLの影響を少なくできる。寄生インダクタンスLの影響を少なくすることでゲート電圧の振動が抑制され、誤点弧を防止できる。 As described above, in the pulse transformer 200, the number of turns of the secondary windings 202 and 203 arranged in each wiring layer of the multilayer wiring board is smaller than the number of turns of the primary winding 201. FIG. For example, in the examples shown in FIGS. 7 and 8, the turns ratio between the primary winding 201 and the secondary windings 202 and 203 is two. By increasing the turns ratio of primary winding 201 and secondary windings 202 and 203, the influence of parasitic inductance L on gate-source voltage Vgs2 in equation (4) can be reduced. By reducing the influence of the parasitic inductance L, the oscillation of the gate voltage is suppressed and erroneous ignition can be prevented.
さらに、1次巻線201と、2次巻線202、203との巻数比mが、m≧SQRT(N)を満たすように設定されていることが望ましい。例えば、Nを4としたときにはmを例えば2以上、Nを6としたときにはmを3以上、とすることが望ましい。これにより、ゲートソース間電圧Vgs2、Vgs3がさらに抑制され、誤点弧を防止できる。半導体スイッチング素子の個数を増加させた場合により誤点弧の防止の効果が得られる。 Furthermore, it is desirable that the turns ratio m between the primary winding 201 and the secondary windings 202 and 203 is set so as to satisfy m≧SQRT(N). For example, when N is 4, m is preferably 2 or more, and when N is 6, m is preferably 3 or more. As a result, the gate-source voltages Vgs2 and Vgs3 are further suppressed, and erroneous ignition can be prevented. The effect of preventing erroneous ignition can be obtained by increasing the number of semiconductor switching elements.
(他の実施形態)
この明細書および図面等における開示は、例示された実施形態に制限されない。開示は、例示された実施形態と、それらに基づく当業者による変形態様を包含する。例えば、開示は、実施形態において示された部品および/または要素の組み合わせに限定されない。開示は、多様な組み合わせによって実施可能である。開示は、実施形態に追加可能な追加的な部分をもつことができる。開示は、実施形態の部品および/または要素が省略されたものを包含する。開示は、ひとつの実施形態と他の実施形態との間における部品および/または要素の置き換え、または組み合わせを包含する。開示される技術的範囲は、実施形態の記載に限定されない。開示されるいくつかの技術的範囲は、請求の範囲の記載によって示され、さらに請求の範囲の記載と均等の意味および範囲内での全ての変更を含むものと解されるべきである。
(Other embodiments)
The disclosure in this specification, drawings, etc. is not limited to the illustrated embodiments. The disclosure encompasses the illustrated embodiments and variations thereon by those skilled in the art. For example, the disclosure is not limited to the combinations of parts and/or elements shown in the embodiments. The disclosure can be implemented in various combinations. The disclosure can have additional parts that can be added to the embodiments. The disclosure encompasses omitting parts and/or elements of the embodiments. The disclosure encompasses permutations or combinations of parts and/or elements between one embodiment and another. The disclosed technical scope is not limited to the description of the embodiments. The disclosed technical scope is indicated by the description of the claims, and should be understood to include all changes within the meaning and range of equivalents to the description of the claims.
また、上述した各実施形態の駆動IC2は、1または複数の制御装置によって構成される。例えば、制御装置は、メモリとメモリに格納されたプログラムを実行するプロセッサとを備える。また例えば、制御装置は、プログラムされた多数の論理ユニット(ゲート回路)を含むデジタル回路によって構成された論理回路を備える。
Further, the
1 半導体モジュール、2 駆動IC、3 上アーム素子、4 下アーム素子、5 インダクタンス、6 マイコン、7 コア、100 パルストランス、101 1次巻線、102 2次巻線、103 2次巻線、200 パルストランス、201 1次巻線、202 2次巻線、203 2次巻線
1
Claims (5)
前記駆動ICと接続された1次巻線(101、201)と、
前記複数の半導体スイッチング素子(3、4)のそれぞれに接続された複数の2次巻線(102、103、202、203)と、
前記1次巻線が少なくとも3つに分割され、前記分割された1次巻線がそれぞれ配置された複数の第1の配線層(L3、L5、L7)と、
前記複数の2次巻線が、それぞれ少なくとも2つに分割され、前記分割された2次巻線がそれぞれ配置された複数の第2の配線層(L2、L4、L6、L8)と、を備え、
前記複数の第1の配線層と前記複数の第2の配線層とが全て交互に積層された、パルストランス。 In a pulse transformer that drives a plurality of semiconductor switching elements (3, 4) with a pulse voltage from a driving IC (2),
a primary winding (101, 201) connected to the driving IC;
a plurality of secondary windings (102, 103, 202, 203) respectively connected to the plurality of semiconductor switching elements (3, 4);
a plurality of first wiring layers (L3, L5, L7) in which the primary winding is divided into at least three, and the divided primary windings are arranged respectively;
a plurality of second wiring layers (L2, L4, L6, L8) in which each of the plurality of secondary windings is divided into at least two, and the divided secondary windings are arranged respectively; ,
A pulse transformer in which all of the plurality of first wiring layers and the plurality of second wiring layers are alternately laminated.
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