JP7255777B2

JP7255777B2 - data processor

Info

Publication number: JP7255777B2
Application number: JP2019226303A
Authority: JP
Inventors: 昌平山南
Original assignee: 島津システムソリューションズ株式会社
Priority date: 2019-12-16
Filing date: 2019-12-16
Publication date: 2023-04-11
Anticipated expiration: 2039-12-16
Also published as: JP2021096562A

Description

本発明は、例えばプロセス制御装置や各種の産業機器などに用いられるデータ処理装置に関し、さらに詳しくは、バックプレーンに複数のカード（回路基板）が装着される構成のデータ処理装置に関する。 The present invention relates to a data processing device used for, for example, process control devices and various industrial equipment, and more particularly to a data processing device having a configuration in which a plurality of cards (circuit boards) are mounted on a backplane.

工場、発電施設、ゴミ焼却施設、水処理施設等におけるプラント設備では、様々な種類の多数のフィールド機器（圧力計、温度計、流量計、モータ、電磁リレーなど）を一括して制御するために、プログラム可能なコントローラユニットを中心とするプロセス制御装置が広く用いられている（特許文献１、非特許文献１等参照）。 In plant facilities such as factories, power generation facilities, waste incineration facilities, water treatment facilities, etc., to collectively control a large number of various types of field devices (pressure gauges, thermometers, flow meters, motors, electromagnetic relays, etc.) , a process control device centering on a programmable controller unit is widely used (see Patent Document 1, Non-Patent Document 1, etc.).

こうしたプロセス制御装置では、多数のフィールド機器に対してそれぞれデジタル信号やアナログ信号を出力したり、逆に多数のフィールド機器からそれぞれデジタル信号やアナログ信号を受け取ったりする必要があり、そのための入出力装置を備えている。例えば非特許文献１に記載のプロセス制御装置は、こうした入出力装置として制御ステーションと呼ばれる装置を備えている。 Such process control devices need to output digital and analog signals to a large number of field devices, and conversely receive digital and analog signals from a large number of field devices. It has For example, the process control device described in Non-Patent Document 1 includes a device called a control station as such an input/output device.

通常、上記入出力装置に接続されるフィールド機器のデータ（信号）の入出力の仕様は様々である。そのため、こうした入出力装置では一般的に、そのデータ入出力の仕様に合わせた処理を行う回路を搭載した複数のカードを、バックプレーンと呼ばれる回路基板に設けられたコネクタに装着する構成が採られている。バックプレーンには、各カードの間でのデータの送受を行うためのデータバスや制御用のクロック信号を送受するクロックバスなどが設けられている。 Generally, there are various specifications for data (signal) input/output of field devices connected to the input/output device. For this reason, such an input/output device generally adopts a configuration in which a plurality of cards equipped with circuits that perform processing according to the data input/output specifications are mounted on a connector provided on a circuit board called a backplane. ing. The backplane includes a data bus for transmitting and receiving data between cards, a clock bus for transmitting and receiving control clock signals, and the like.

プロセス制御装置では、例えば一部のカードが故障して交換する必要が生じたり、構成を変更するためにカードの追加又は除去を行ったりする際に、動作を停止することなく、つまりは装置の電源を遮断することなく、バックプレーンに対しカードを抜き差しすること、即ち、ホットスワップ（活線挿抜）に対応することが求められている。ホットスワップに対応するには、カードが抜き差しされたときに、データバス上のデータの撹乱、誤動作、急激な電流の流入による実装部品の破損などを回避する必要があり、従来の入出力装置では、各カードのみならず、ホットスワップ対応のＩＣなどを含む比較的大きな規模の電子回路がバックプレーンに搭載されていた。 In a process control device, for example, when some cards fail and need to be replaced, or when cards are added or removed to change the configuration, operation is not interrupted, i.e., the device There is a need to support hot-swapping (hot-swapping), that is, insertion and removal of cards from the backplane without interrupting the power supply. In order to support hot swapping, it is necessary to avoid disturbance of data on the data bus, malfunction, and damage to mounted parts due to sudden inflow of current when a card is inserted or removed. , not only each card but also a relatively large-scale electronic circuit including a hot-swappable IC was mounted on the backplane.

しかしながら、一般にＩＣ等の能動的な回路部品は故障が発生し易い。カードは交換が容易であるため故障が生じたとしても影響が小さいが、バックプレーン自体は装置の電源を遮断せずに交換することができないため、故障が生じたときの影響が大きい。バックプレーンの不具合の発生確率を下げるには、バックプレーンに搭載する、ＩＣを含む電子回路をできるだけ減らす又は無くす必要がある。 However, active circuit components such as ICs are generally prone to failure. Cards are easy to replace, so even if a failure occurs, the impact is small. However, the backplane itself cannot be replaced without shutting off the power supply to the device, so failures have a large impact. In order to reduce the probability of backplane failures, it is necessary to reduce or eliminate electronic circuits, including ICs, mounted on the backplane as much as possible.

上記従来の入出力装置では、カード間のデータや制御信号の送受をパラレルラインで行っており、その各信号ラインについてホットスワップ対応の処理を行う必要があるため、その回路規模が大きい。これに対し、特許文献２には、カード間のデータや制御信号の送受をシリアルラインで行う構成の入出力装置が開示されている。また、該特許文献２に記載の装置では、シリアルラインでデータの送受を実施している途中で一部のカードが抜き差しされたときに生じる信号波形の乱れに起因するデータの異常を検出する処理を実施するようになっている。 In the above-described conventional input/output device, data and control signals are transmitted and received between cards on parallel lines, and each signal line needs to be processed for hot swapping, so the circuit scale is large. On the other hand, Patent Document 2 discloses an input/output device configured to transmit and receive data and control signals between cards through a serial line. In addition, in the device described in Patent Document 2, a process for detecting anomalies in data caused by disturbances in signal waveforms that occurs when some cards are inserted or removed while data is being sent and received on a serial line. is to be implemented.

特開２０１９－７９４５８号公報JP 2019-79458 A 特開平９－２３７２３７号公報JP-A-9-237237

「分散形制御システム（DCS）」、［online］、［2019年10月24日検索］、島津システムソリューションズ株式会社、インターネット＜URL: https://www.shimadzu.co.jp/sss/products/syn/＞"Distributed Control System (DCS)", [online], [searched October 24, 2019], Shimadzu System Solutions Co., Ltd., Internet <URL: https://www.shimadzu.co.jp/sss/products/ syn/>

上述したようにデータの送受をパラレルラインではなくシリアルラインで行うと、信号波形の乱れを検出する対象のラインが少なくて済み、そのための回路規模を削減することができる。しかしながら、特許文献２に開示されているデータ異常検出手法では、次のような問題がある。 As described above, when data is transmitted and received through a serial line instead of a parallel line, the number of lines to be detected for signal waveform disturbance can be reduced, and the circuit scale can be reduced. However, the data abnormality detection method disclosed in Patent Document 2 has the following problems.

即ち、上記データ異常検出手法では、信号波形が乱れてデータにエラーが検出されると、データの送受が実質的に行われない。そのため、カードの挿抜により一時的に信号波形の乱れが生じた場合でも、信号波形の乱れがなくなればデータの送受は正常に復帰する。ところが、上記入出力装置では、カードの追加やカードの除去によってバスラインの負荷容量やインピーダンスの整合状態が変化するため、それによりカードの挿抜の前後で信号波形の形状が変化したり、バックプレーンのコネクタに装着する位置に応じてカード間のデータや制御信号を送受するバスラインの距離が変化するため、伝送遅延が変化したりすることがある。こうした変化に対し、上記データ異常検出手法では、異常が検出されたままとなり、正常なデータの送受が行えないおそれがある。 That is, in the above data abnormality detection method, if the signal waveform is disturbed and an error is detected in the data, data transmission/reception is not performed substantially. Therefore, even if the signal waveform is temporarily disturbed by card insertion/removal, data transmission/reception is restored to normal when the signal waveform is no longer disturbed. However, in the input/output device described above, the load capacity and impedance matching of the bus line change due to the addition or removal of a card. Since the distance of the bus line for transmitting and receiving data and control signals between cards changes depending on the position where the card is attached to the connector, the transmission delay may change. In response to such changes, the above-described data abnormality detection method may leave the abnormality detected and prevent normal data transmission/reception.

本発明は上記課題を解決するために成されたものであり、その目的とするところは、バックプレーンに搭載されるホットスワップ対応のためのＩＣ等の複雑な回路を簡略化することができるとともに、カードの挿抜がなされた場合でもバックプレーンを通したデータの送受を良好に行うことができるデータ処理装置を提供することにある。 SUMMARY OF THE INVENTION The present invention has been made to solve the above problems, and its object is to simplify a complicated circuit such as an IC for hot swapping mounted on a backplane. Another object of the present invention is to provide a data processor capable of transmitting and receiving data through a backplane even when a card is inserted or removed.

上記課題を解決するために成された本発明に係るデータ処理装置の一態様は、それぞれが所定の回路を有する複数のカードが、バックプレーンに挿抜自在に取り付けられてなるデータ処理装置であって、
前記カードとして、一つのマスターカードと、一又は複数のスレーブカードとを含み、前記バックプレーンは、前記マスターカードと前記一又は複数のスレーブカードとを接続するシリアルデータ送受するためのデータバスと、基本クロックを送受するためのクロックラインとを有し、
前記マスターカードは、
前記基本クロックを生成するクロック生成部と、
前記クロックラインを通して前記クロック生成部から前記基本クロックを受け取るクロック受信部と、
外部から受けたデータを所定のシリアル伝送形式に変換して前記データバスを通していずれかのスレーブカードに送出する一方、該データバスを通していずれかのスレーブカードからシリアル伝送形式のデータを受け取るデータ送受信部と、
を含み、前記スレーブカードは、
前記クロックラインを通して前記マスターカードから前記基本クロックを受け取るクロック受信部と、
外部から受けたデータを所定のシリアル伝送形式に変換して前記データバスを通して前記マスターカードに送出する、及び／又は、該データバスを通して前記マスターカードからシリアル伝送形式のデータを受け取るデータ送受信部と、
を含み、前記マスターカード及び前記スレーブカードのデータ送受信部はそれぞれ、
前記基本クロックに基づいて、シリアル伝送データの１ビットの伝送期間内に互いに位相が相違する複数のデータラッチ用の受信クロックを生成する受信クロック生成部と、
前記データバスを通して受け取ったシリアル伝送形式のデータを前記互いに位相が相違する複数のデータラッチ用の受信クロックでラッチして１ビットのデータに対して複数のデータ値を取得し、該複数のデータ値を比較することで最も信頼性が高い結果が得られる受信クロックの位相を決定するクロック位相決定部と、
前記クロック位相決定部で決定された位相の受信クロックを用いてラッチされたデータを真のデータとして取得するデータ取得部と、
を含むものである。 One aspect of the data processing apparatus according to the present invention, which has been made to solve the above problems, is a data processing apparatus in which a plurality of cards each having a predetermined circuit are attached to a backplane in a freely insertable/removable manner. ,
The cards include one master card and one or more slave cards, and the backplane includes a data bus for transmitting and receiving serial data that connects the master card and the one or more slave cards; a clock line for transmitting and receiving a basic clock;
The Mastercard
a clock generator that generates the basic clock;
a clock receiver that receives the basic clock from the clock generator through the clock line;
a data transmitting/receiving unit that converts externally received data into a predetermined serial transmission format and sends the data to any one of the slave cards through the data bus, and receives serial transmission format data from any of the slave cards through the data bus; ,
said slave card comprising:
a clock receiver that receives the basic clock from the master card through the clock line;
a data transmission/reception unit that converts externally received data into a predetermined serial transmission format and sends the data to the master card through the data bus and/or receives data in the serial transmission format from the master card through the data bus;
wherein the data transmitting/receiving units of the master card and the slave card each include:
a reception clock generating unit for generating reception clocks for a plurality of data latches having phases different from each other within a 1-bit transmission period of serial transmission data based on the basic clock;
serially transmitted data received through the data bus is latched by the plurality of data latch reception clocks having phases different from each other to acquire a plurality of data values for 1-bit data; a clock phase determination unit that determines the phase of the receive clock that provides the most reliable result by comparing the
a data acquisition unit that acquires data latched using the reception clock of the phase determined by the clock phase determination unit as true data;
includes.

本発明の上記態様のデータ処理装置は例えばプロセス制御装置や各種の産業用機器に用いられる入出力装置であって、スレーブカードはそれぞれ外部のフィールド機器や制御対象などと接続され、マスターカードは外部のフィールド機器や制御対象、さらにそのプロセス制御装置のオペレータコンソール等に接続されるものとすることができる。 The data processing device according to the above aspect of the present invention is an input/output device used in, for example, process control devices and various industrial devices, and the slave cards are connected to external field devices and controlled objects, respectively, and the master card is connected to an external device. It can be connected to field devices and controlled objects, and also to an operator console of the process control device.

本発明に係るデータ処理装置の上記態様では、例えば、或るスレーブカードからマスターカードにデータを送信する際に、まずデータ値が既知であるテストデータをスレーブカードから送信し、マスターカードにおいてクロック位相決定部は、受け取ったデータを互いに位相が相違する複数のデータラッチ用の受信クロックでラッチし、１ビットのデータに対して複数のデータ値を取得する。伝送遅延が無視できる程度であり且つ信号波形に異常なリンギングなどが無ければ、位相が相違する複数のデータラッチ用受信クロックでラッチされた結果の複数のデータ値はいずれも既知であるデータ値に一致する筈である。これに対し、伝送遅延があるとその時間分だけ複数のデータ値で値が変化するタイミングがずれる。また、信号波形に異常なリンギングがあると本来同じである筈の複数のデータ値が一定にならずに変化してしまう。したがって、得られた複数のデータ値を本来の値と比較することで、さらに複数のデータ値の連続性をみることで、データをラッチするのに最も適切な受信クロックの位相を決定することができる。 In the above aspect of the data processing device according to the present invention, for example, when data is transmitted from a certain slave card to the master card, test data whose data value is known is first transmitted from the slave card, and the clock phase is The determining unit latches the received data with a plurality of reception clocks for data latches having phases different from each other, and acquires a plurality of data values for 1-bit data. If the transmission delay is negligible and there is no abnormal ringing in the signal waveform, the plurality of data values latched by the plurality of data latch reception clocks having different phases are all known data values. They should match. On the other hand, if there is a transmission delay, the timings at which values change among a plurality of data values are shifted by that amount of time. In addition, if there is abnormal ringing in the signal waveform, a plurality of data values that are supposed to be the same will not be constant and will change. Therefore, by comparing the resulting multiple data values with the original values, and by looking at the continuity of the multiple data values, it is possible to determine the most appropriate receive clock phase for latching the data. can.

そうして受信クロックの位相が決定されたならば、データ取得部は、その位相の受信クロックを用いて、以降に受信したデータをラッチし、そのラッチされたデータ値を真のデータとして取得する。もちろん、カードが挿抜されるとデータバス上の伝送遅延や信号波形の形状は変化する可能性がある。したがって、或るスレーブカードとマスターカードとの間でのデータの送受を実施する毎に、或いは所定の時間が経過する毎に、データラッチ用受信クロックの位相が適切であるかどうか確認する、つまりは最も適切な受信クロックの位相を決定し直すとよい。 Once the phase of the receive clock is thus determined, the data acquisition unit latches the data received thereafter using the receive clock of that phase, and acquires the latched data value as the true data. . Of course, when the card is inserted or removed, the transmission delay on the data bus and the shape of the signal waveform may change. Therefore, every time data is transmitted and received between a slave card and a master card, or each time a predetermined time elapses, it is confirmed whether the phase of the reception clock for data latching is appropriate. should re-determine the most appropriate receive clock phase.

本発明に係るデータ処理装置の上記態様によれば、カードが挿抜されることでシリアルデータ伝送を行うデータバス上の伝送遅延や信号波形の形状が変化した場合であっても、一つのスレーブカード又はマスターカードから送信されたデータをマスターカード又はスレーブカードで適切に受信することができる。また、カード間のデータの送受をシリアルラインを通して行うので、従来のパラレルラインでのデータの送受の際にバックプレーンに搭載していたホットスワップ対応のためのＩＣ等の高度な電子部品は実質的に不要になり、パックプレーンの構成が簡素になってその故障が起こりにくくなる。それによって、装置の信頼性を高めることができる。 According to the above-described aspect of the data processing device of the present invention, even if the transmission delay on the data bus for serial data transmission or the shape of the signal waveform changes due to the card insertion/removal, one slave card Or data sent from the master card can be properly received by the master card or the slave card. In addition, since data is transmitted and received between cards through a serial line, advanced electronic components such as ICs for hot swapping, which were mounted on the backplane when transmitting and receiving data on a conventional parallel line, are practically eliminated. Since the back plane configuration is simplified, failures of the back plane are less likely to occur. Thereby, the reliability of the device can be improved.

本発明の一実施形態であるプロセス制御装置用の入出力装置の概略構成図。1 is a schematic configuration diagram of an input/output device for a process control device that is an embodiment of the present invention; FIG. 本実施形態の入出力装置におけるデータ送受信部の要部の概略構成図。FIG. 2 is a schematic configuration diagram of a main part of a data transmission/reception unit in the input/output device of the embodiment; 図２に示したデータ送受信部の動作を説明するための波形図。FIG. 3 is a waveform diagram for explaining the operation of the data transmitting/receiving unit shown in FIG. 2; 図２に示したデータ送受信部の動作を説明するための波形図。FIG. 3 is a waveform diagram for explaining the operation of the data transmitting/receiving unit shown in FIG. 2; シリアル伝送方式の入出力装置における問題点を説明する波形図。FIG. 4 is a waveform diagram for explaining a problem in an input/output device of a serial transmission system; シリアル伝送方式の入出力装置における問題点を説明する波形図。FIG. 4 is a waveform diagram for explaining a problem in an input/output device of a serial transmission system; シリアル伝送方式の入出力装置における問題点を説明する波形図。FIG. 4 is a waveform diagram for explaining a problem in an input/output device of a serial transmission system; シリアル伝送方式の入出力装置における問題点を説明する波形図。FIG. 4 is a waveform diagram for explaining a problem in an input/output device of a serial transmission system;

本発明に係るデータ処理装置の一実施形態であるプロセス制御装置用の入出力装置について、添付図面を参照して説明する。 An input/output device for a process control device, which is one embodiment of a data processing device according to the present invention, will be described with reference to the accompanying drawings.

［本実施形態の入出力装置の構成］
図１は、本実施形態の入出力装置の概略構成図である。この入出力装置は、例えば非特許文献１に開示されたようなプロセス制御装置において、プロセス制御のための各種のデータ処理を実行する演算処理部と外部の様々な機器とを接続するために用いられる入出力部を備える装置であり、接続される外部機器に応じて、信号形式や信号レベルの変換、デジタル－アナログ変換、アナログ－デジタル変換や各種の演算などの処理を実施する機能を含む。 [Configuration of input/output device of this embodiment]
FIG. 1 is a schematic configuration diagram of an input/output device according to this embodiment. This input/output device is used, for example, in a process control device such as that disclosed in Non-Patent Document 1 to connect an arithmetic processing unit that executes various data processing for process control and various external devices. It is a device with an input/output unit that is connected to the external device, and includes functions to perform processing such as signal format and signal level conversion, digital-analog conversion, analog-digital conversion, and various calculations according to the connected external device.

図１に示すように、本実施形態の入出力装置１は、バックプレーン２と、該バックプレーン２にそれぞれ着脱自在に取り付けられる複数のカード３、４と、を含む。カード３、４は、様々な電子部品が搭載された回路基板であり、その端部にバックプレーン２に固定されたコネクタ（オス側）に挿抜自在であるコネクタ（メス側）が取り付けられている。カードは、その機能から、マスターカード３と、スレーブカード４、とに大別される。ここでは、マスターカード３は１枚、スレーブカード４は複数枚（この例では７枚）用いられており、それぞれ同一種類の又は異なる種類のフィールド機器等とのインターフェイスのためのデータ処理回路を有している。 As shown in FIG. 1, the input/output device 1 of this embodiment includes a backplane 2 and a plurality of cards 3 and 4 detachably attached to the backplane 2, respectively. The cards 3 and 4 are circuit boards on which various electronic components are mounted, and connectors (female side) that can be freely inserted into and removed from the connector (male side) fixed to the backplane 2 are attached to the ends of the cards. . Cards are roughly classified into a master card 3 and a slave card 4 according to their functions. Here, one master card 3 and a plurality of slave cards 4 (seven in this example) are used, each having a data processing circuit for interfacing with field devices of the same type or different types. are doing.

バックプレーン２には、１枚のマスターカード３と複数枚のスレーブカード４との間でのデータの送受を行うために、複数の信号ラインを含むデータバス２１と、基本クロックを送受するクロックライン２２と、が設けられている。また、ここでは記載を省略しているが、各カード３、４に電源（駆動電力）を供給する電源ラインもバックプレーン２に設けられている。データバス２１は少なくとも１本のシリアルデータ伝送ラインを含む。 The backplane 2 includes a data bus 21 including a plurality of signal lines and a clock line for transmitting/receiving a basic clock for transmitting/receiving data between one master card 3 and a plurality of slave cards 4 . 22 and are provided. Although not shown here, the backplane 2 is also provided with power lines for supplying power (driving power) to the cards 3 and 4 . Data bus 21 includes at least one serial data transmission line.

図１に示すように、マスターカード３は、機能ブロックとして、オペレータコンソール等との間でデータの通信を行うインターフェイス（Ｉ／Ｆ）部３３と、発振回路を含み所定周波数の基本クロックを生成するクロック生成部３２と、いずれかのスレーブカード４から送られて来るデータを受信するとともにスレーブカード４へデータを送信する機能を有するデータ送受信部３１と、を含む。 As shown in FIG. 1, the master card 3 includes, as functional blocks, an interface (I/F) section 33 for communicating data with an operator console or the like, and an oscillation circuit that generates a basic clock of a predetermined frequency. It includes a clock generator 32 and a data transmitter/receiver 31 having a function of receiving data sent from any slave card 4 and transmitting data to the slave card 4 .

一方、スレーブカード４は、接続されるフィールド機器に応じた信号変換（アナログ／デジタル変換、デジタル／アナログ変換、信号レベル変換などを含む）を行うインターフェイス（Ｉ／Ｆ）部４３と、マスターカード３から送られて来るデータを受信するとともにマスターカード３へデータを送信する機能を有するデータ送受信部４１と、を含む。 On the other hand, the slave card 4 includes an interface (I/F) section 43 that performs signal conversion (including analog/digital conversion, digital/analog conversion, signal level conversion, etc.) according to the connected field device; and a data transmitter/receiver 41 having a function of receiving data sent from the master card 3 and transmitting data to the master card 3 .

この入出力装置１では、マスターカード３はオペレータコンソール等から所定の制御データを受け取り、データバス２１を通して目的とするスレーブカード４にその制御データを送信する。複数のスレーブカード４のうちのどのスレーブカード４にデータを送信するのか等のデータ送受信制御用のデータもデータバス２１を通して送受する。このデータを受け取った目的のスレーブカード４は該データを所定形式に変換し、Ｉ／Ｆ部４３から、接続されているフィールド機器に送信する。 In this input/output device 1 , the master card 3 receives predetermined control data from an operator console or the like, and transmits the control data to the target slave card 4 through the data bus 21 . Data for data transmission/reception control such as to which slave card 4 of the plurality of slave cards 4 data is to be transmitted is also transmitted/received through the data bus 21 . The target slave card 4 that has received this data converts the data into a predetermined format and transmits it from the I/F section 43 to the connected field device.

これとは逆に、流量計、温度計、レベル計などのフィールド機器からのデータをプロセス制御装置に入力する際には、そのフィールド機器に接続されているスレーブカード４にフィールド機器からデータが入力されると、データ送受信部４１はマスターカード３から受け取ったデータ送受用制御データに基づくタイミングでデータをマスターカード３へと送る。このデータを受け取ったマスターカード３は、データを所定形式に変換し演算処理を行って、Ｉ／Ｆ部３３からオペレータコンソール等に送信する。 Conversely, when inputting data from field devices such as flowmeters, thermometers, and level gauges to the process control device, data is input from the field devices to the slave card 4 connected to the field devices. Then, the data transmission/reception unit 41 transmits the data to the master card 3 at the timing based on the data transmission/reception control data received from the master card 3 . Upon receiving this data, the master card 3 converts the data into a predetermined format, performs arithmetic processing, and transmits the data from the I/F section 33 to the operator console or the like.

このように入出力装置１ではマスターカード３から或る一つのスレーブカード４にデータを伝送する場合と、逆に或る一つのスレーブカード４からマスターカード３にデータを伝送する場合と、があるが、いずれの場合でも、マスターカード３とスレーブカード４との間のデータをやり取りはシリアル伝送により実施される。 Thus, in the input/output device 1, there are cases where data is transmitted from the master card 3 to a certain slave card 4, and conversely, data is transmitted from a certain slave card 4 to the master card 3. However, in any case, the exchange of data between the master card 3 and the slave card 4 is carried out by serial transmission.

［シリアルデータ伝送における問題点］
ここで、こうした入出力装置におけるシリアルデータ伝送時に生じる問題点を、図５～図８に示す概略波形図を参照しつつ説明する。
いま、ここでは、図５に示すように、基本クロックの１周期Ｔに相当する時間に、シリアル伝送データバス上に４ビットのデータを伝送するものとする。このデータを読み込むために、基本クロックの４倍の周波数の受信クロックを用いる。この受信クロックは、マスターカード３において生成された基本クロックに基づいて各カード（マスターカード３、スレーブカード４）内で生成される。したがって、図５、図６に示すように、基本クロックに対して受信クロックの位置、つまり位相は概ね決まっている（位相の変動はジッタ程度である）。いま、マスターカード３が或るスレーブカード４から送信された来たデータを受け取る場合を考える。 [Problem in serial data transmission]
Here, problems that occur during serial data transmission in such an input/output device will be described with reference to schematic waveform diagrams shown in FIGS. 5 to 8. FIG.
Here, as shown in FIG. 5, it is assumed that 4-bit data is transmitted on the serial transmission data bus in a time corresponding to one period T of the basic clock. To read this data, a receive clock with a frequency four times that of the base clock is used. This reception clock is generated in each card (master card 3, slave card 4) based on the basic clock generated in master card 3. FIG. Therefore, as shown in FIGS. 5 and 6, the position, that is, the phase, of the received clock with respect to the basic clock is approximately fixed (the fluctuation of the phase is about jitter). Now consider the case where the master card 3 receives incoming data sent from a certain slave card 4 .

シリアル伝送データバス上のデータは基本クロックに対して同期するようにスレーブカード４から出力されるものの、該スレーブカード４からマスターカード３にデータが到達するまでにその伝送距離に応じた伝送遅延時間ｔdが生じる。そのため、マスターカード３から近い位置にあるスレーブカード４からデータが送信されて来た場合には、図５（ｂ）に示すように伝送遅延時間ｔdは比較的小さく、マスターカード３から遠い位置にあるスレーブカード４からデータが送信されて来た場合には、図６（ｂ）に示すように伝送遅延時間ｔdは大きい。このようにデータの伝送遅延時間ｔdには差異が生じる。 Although the data on the serial transmission data bus is output from the slave card 4 so as to be synchronized with the basic clock, there is a transmission delay time corresponding to the transmission distance until the data reaches the master card 3 from the slave card 4. td occurs. Therefore, when data is transmitted from the slave card 4 located near the master card 3, the transmission delay time td is relatively small as shown in FIG. When data is transmitted from a certain slave card 4, the transmission delay time td is long as shown in FIG. 6(b). Thus, a difference occurs in the data transmission delay time td.

図５（ｃ）に示す受信クロックの立ち上がりエッジで図５（ｂ）に示すデータを読み込むとすると、データの伝送遅延時間ｔdが小さければ、図５（ｄ）に示すように各ビットのデータを正しく読み込むことができる。つまりデータの受信は成功である。これに対し、データの伝送遅延時間ｔdが大きいと、図６（ｄ）に示すようにビットずれが生じてしまうために各ビットのデータを正しく読み込むことができない。つまり、データ受信は失敗となる。 Assuming that the data shown in FIG. 5(b) is read at the rising edge of the reception clock shown in FIG. can be read correctly. That is, data reception is successful. On the other hand, if the data transmission delay time td is long, bit deviation occurs as shown in FIG. In other words, data reception fails.

また、伝送線路を通してデータを伝送する場合、伝送波形の不要な反射等による信号レベルの低下や波形の乱れを防止するため、伝送線路全体の特性インピーダンスの整合を図ることが望ましい。しかしながら、特性インピーダンスはバックプレーン２に接続されるカードの数やそのカードの位置によってかなり変化するため、常に特性インピーダンスを整合させることは実質的に不可能である。そのため、シリアル伝送データバス上のデータ波形の形状は図７（ｂ）、図８（ｂ）に記載したように、様々に変化し得る。 Further, when data is transmitted through a transmission line, it is desirable to match the characteristic impedance of the entire transmission line in order to prevent signal level drop and waveform disturbance due to unnecessary reflection of the transmission waveform. However, since the characteristic impedance varies considerably depending on the number of cards connected to the backplane 2 and the positions of the cards, it is practically impossible to always match the characteristic impedance. Therefore, the shape of the data waveform on the serial transmission data bus can vary in various ways, as shown in FIGS. 7(b) and 8(b).

シリアル伝送データバス上のデータ波形の形状が例えば図７（ｂ）に示した状態であると、受信クロックの立ち上がりエッジで各ビットのデータを正しく読み込むことができ、受信は成功する。これに対し、図８（ｂ）に示すようにシリアル伝送データバス上のデータ波形の歪みが大きいと、二値信号が相互に変化する過渡状態である期間にデータを読み込んでしまい、二値のいずれのレベルであるのか安定しない状態となる。つまり、受信は失敗する。 If the shape of the data waveform on the serial transmission data bus is, for example, as shown in FIG. 7B, the data of each bit can be correctly read at the rising edge of the reception clock, and the reception will be successful. On the other hand, if the distortion of the data waveform on the serial transmission data bus is large as shown in FIG. It will be in an unstable state at any level. In other words, reception fails.

特に、ホットスワップに対応する入出力装置では、動作中にスレーブカードの挿抜が行われるため、例えば或るスレーブカードを挿入する前には受信が成功していた場合でも、そのスレーブカードを挿入すると受信がうまくできなくなるといった現象が生じる場合がある。なお、シリアルデータ伝送でなくパラレルデータ伝送であっても伝送時間遅延やデータ波形の変形は生じるものの、パラレルデータ伝送ではシリアルデータ伝送に比べて同じ伝送レートであってもデータをラッチする際の時間的余裕を確保することができるので、伝送時間遅延やデータの波形形状が安定するのに要する時間を考慮してデータを取り込むことができるので問題がない。 In particular, in I/O devices that support hot swapping, slave cards are inserted and removed during operation. In some cases, a phenomenon such as poor reception may occur. Although transmission time delays and deformation of data waveforms occur in parallel data transmission instead of serial data transmission, parallel data transmission requires more time to latch data than serial data transmission even if the transmission rate is the same. Since a sufficient margin can be secured, the data can be acquired in consideration of the transmission time delay and the time required for the waveform shape of the data to be stabilized, so there is no problem.

［本実施形態の入出力装置におけるデータ送受信部の詳細な構成及び動作］
上記のような問題点を克服するために、本実施形態の入出力装置１では、データ送受信部３１、４１においてデータを受信する際に特徴的な処理を実行する。
図２は、データ送受信部３１、４１における要部のブロック構成図である。また、図３及び図４は、このデータ送受信部３１、４１の動作を説明するための概略波形図である。
データ送受信部３１は、ラッチ回路部３１１、シリアル／パラレル変換部３１２、データ分離部３１３、データ選択部３１４、位相決定部３１５、受信クロック生成部３１６、を含む。 [Detailed configuration and operation of the data transmission/reception unit in the input/output device of the present embodiment]
In order to overcome the above problems, the input/output device 1 of the present embodiment executes characteristic processing when data is received by the data transmission/reception units 31 and 41 .
FIG. 2 is a block diagram of the essential parts of the data transmission/reception units 31 and 41. As shown in FIG. 3 and 4 are schematic waveform diagrams for explaining the operation of the data transmission/reception units 31 and 41. FIG.
The data transmission/reception section 31 includes a latch circuit section 311 , a serial/parallel conversion section 312 , a data separation section 313 , a data selection section 314 , a phase determination section 315 and a reception clock generation section 316 .

データ受信時の動作を説明する。或る一つのスレーブカード４からマスターカード３にデータを伝送し始める際には、まず値が既知であるテストデータを送出する。ここでは、基本クロックの１周期Ｔに相当する時間に、シリアル伝送データバス上に４ビットのデータを伝送するものとし、テストデータは「１０１０」の４ビットである。一つのスレーブカード４からシリアル伝送データバスを通してマスターカード３に伝送されて来たテストデータは、バッファを通してラッチ回路部３１１のデータ入力端（Ｄ）に入力される。 The operation at the time of data reception will be explained. When starting to transmit data from a certain slave card 4 to the master card 3, test data whose values are known are first transmitted. Here, it is assumed that 4-bit data is transmitted on the serial transmission data bus in a time corresponding to one period T of the basic clock, and the test data is 4 bits of "1010". Test data transmitted from one slave card 4 to the master card 3 through the serial transmission data bus is input to the data input terminal (D) of the latch circuit section 311 through the buffer.

一方、受信クロック生成部３１６は、マスターカード３の内部で、クロックライン２２を通してクロック生成部３２から受け取った基本クロックに基づき、周波数がその１６倍である受信クロックを生成する。これは図５で示した受信クロックに比べて４倍の周波数である。この受信クロックがラッチ回路部３１１のクロック入力端とシリアル／パラレル変換部３１２のクロック入力端に入力される。 On the other hand, the reception clock generator 316 generates a reception clock having a frequency 16 times that of the basic clock received from the clock generator 32 through the clock line 22 inside the master card 3 . This is four times the frequency of the receive clock shown in FIG. This reception clock is input to the clock input terminal of the latch circuit section 311 and the clock input terminal of the serial/parallel conversion section 312 .

１ビットのデータが入力されている期間中に４個（４パルス）の受信クロックがラッチ回路部３１１に入力される。したがって、ラッチ回路部３１１では、同じデータが時間的に少しずつずれた異なる四種類のタイミングでそれぞれラッチされ、そのラッチされた結果が順に出力端（Ｑ）に現れる。この異なる四種類のタイミングとは、図３に示す位相＃１、＃２、＃３、＃４のタイミングである。ラッチ回路部３１１の出力端に現れたデータ値は、受信クロックによって１６ビットのシリアル／パラレル変換部３１２に順番にシフトされながら読み込まれる。そのため、元の４ビットのデータが受信されたときには、その元の４ビットのデータを１ビット当たり４回ラッチすることで得られた４×４＝１６個のデータ値Ｄ₀～Ｄ₁₅が、シリアル／パラレル変換部３１２に溜まる（図２では、シリアル／パラレル変換部３１２の右端が先頭のデータである）。 Four reception clocks (four pulses) are input to the latch circuit unit 311 while 1-bit data is being input. Therefore, in the latch circuit section 311, the same data is latched at four different timings that are slightly shifted in time, and the latched results appear at the output terminal (Q) in sequence. These four different timings are timings of phases #1, #2, #3, and #4 shown in FIG. The data value appearing at the output end of the latch circuit section 311 is read while being sequentially shifted to the 16-bit serial/parallel conversion section 312 by the reception clock. Therefore, when the original 4-bit data is received, 4×4=16 data values D ₀ to D ₁₅ obtained by latching the original 4-bit data four times per bit are: It accumulates in the serial/parallel converter 312 (in FIG. 2, the right end of the serial/parallel converter 312 is the top data).

データ分離部３１３はこの１６個のデータＤ₀～Ｄ₁₅を一度に、つまりパラレルで読み込み、４つの位相つまり位相＃１、位相＃２、位相＃３、位相＃４に対応するデータ値に分離する。即ち、位相＃１に対応するデータ値はシリアル／パラレル変換部３１２におけるＤ₀、Ｄ₄、Ｄ₈、Ｄ₁₂、位相＃２に対応するデータ値はシリアル／パラレル変換部３１２におけるＤ₁、Ｄ₅、Ｄ₉、Ｄ₁₃、位相＃３に対応するデータ値はシリアル／パラレル変換部３１２におけるＤ₂、Ｄ₆、Ｄ₁₀、Ｄ₁₄、位相＃４に対応するデータ値はシリアル／パラレル変換部３１２におけるＤ₃、Ｄ₇、Ｄ₁₁、Ｄ₁₅、である。 The data separation unit 313 reads these 16 data D ₀ to D ₁₅ at once, that is, in parallel, and separates them into data values corresponding to four phases, that is, phase #1, phase #2, phase #3, and phase #4. do. That is, the data values corresponding to phase #1 are D ₀ , D ₄ , D ₈ and D ₁₂ in the serial/parallel converter 312, and the data values corresponding to phase #2 are D ₁ and D in the serial/parallel converter 312. ₅ , _D9 , _D13 , and the data values corresponding to phase #3 are _D2 , _D6 , _D10 , and _D14 in the serial/parallel converter 312, and the data values corresponding to phase #4 are serial/parallel converter 312. D ₃ , D ₇ , D ₁₁ , D ₁₅ at 312 .

仮に伝送遅延がなくデータ波形の変形もないとすると、Ｄ₀～Ｄ₃は「１」、Ｄ₄～Ｄ₇は「０」、Ｄ₈～Ｄ₁₁は「１」、Ｄ₁₂～Ｄ₁₅は「０」となる筈である。しかしながら、図３（ｂ）に示すように伝送遅延がある場合、図３（ｄ）に示すようにＤ₀、Ｄ₁などの位相＃１に対応するデータ値及び位相＃２に対応するデータ値は誤った値となる。一方、位相＃３に対応するデータ値及び位相＃４に対応するデータ値は正しい値となる。そこで、位相決定部３１５は各位相に対応するデータ値の正誤の結果に基づいて、適切な位相を決定する。例えば、上記の図３（ｂ）に示す例の場合には、データ値が正解である結果が連続する位相＃４のほうが信頼性が高いと想定されるため、位相＃４が適切な位相であると判断する。 Assuming that there is no transmission delay and no deformation of the data waveform, D ₀ -D ₃ are "1", D ₄ -D ₇ are "0", D ₈ -D ₁₁ are "1", D ₁₂ -D ₁₅ are It should be "0". However, when there is a transmission delay as shown in FIG. 3(b), the data values corresponding to phase #1 and the data values corresponding to phase #2 such as D ₀ and D ₁ as shown in FIG. 3(d) is an incorrect value. On the other hand, the data value corresponding to phase #3 and the data value corresponding to phase #4 are correct. Therefore, the phase determination unit 315 determines an appropriate phase based on the correct/wrong result of the data value corresponding to each phase. For example, in the case of the example shown in FIG. 3B, it is assumed that phase #4, in which the data value is correct, is more reliable. judge there is.

一方、たとえ伝送遅延が小さくても、図４（ｂ）に示すように信号波形の形状が歪んでいる場合には、位相＃１に対応するデータ値は不安定であり、或るときには「０」となり別のときには「１」となる。そこで、位相決定部３１５は同じ位相に対応するデータ値がばらつくものを除外し、その位相に対応するデータ値が一定であるものの中で適切な位相を決定する。例えば、上記の図４（ｂ）に示す例の場合には、位相＃２、＃３、＃４とデータ値が正解である位相が三つ連続しており、その場合には時間的にその中央にある位相のデータ値が最も信頼性が高いと想定される。そのため、位相＃３が適切な位相であると判断する。一般的に、１ビットのデータに対応するデータ値が複数存在する場合には、時間的にその中央にある位相又は前後に一つだけずれた位置にある位相の信頼性が高いということができる。 On the other hand, even if the transmission delay is small, if the shape of the signal waveform is distorted as shown in FIG. , and at other times "1". Therefore, the phase determining unit 315 excludes data values corresponding to the same phase that vary, and determines an appropriate phase among data values corresponding to the phase being constant. For example, in the case of the example shown in FIG. 4B, there are three consecutive phases #2, #3, and #4 whose data values are correct. The centered phase data values are assumed to be the most reliable. Therefore, it is determined that phase #3 is the appropriate phase. In general, when there are a plurality of data values corresponding to 1-bit data, it can be said that the reliability of the phase at the center of the data or the phase shifted by one before or after is highly reliable. .

このようにして、その時点での適切な位相が決定したならば、データ選択部３１４は、テストデータに続く本来のデータ（通信したい情報を含むデータ）について、先に決定された位相でラッチされたデータを選択して出力する。つまり、一旦、種々の位相でデータを取り込んだあとに、適切なデータのみを選択する。 Once the appropriate phase at that time is determined in this way, the data selector 314 latches the original data following the test data (data including information to be communicated) at the previously determined phase. select and output the data. That is, once the data are acquired at various phases, only the appropriate data are selected.

上記例ではテストデータを４ビットとしたが、これは一例であって適宜変更することができる。また、使用する受信クロックを図５に示した従来の受信クロックの４倍の周波数ではなく、より高い周波数のクロックとしたり、ラッチ回路部３１１でのデータ取り込みタイミングをダブルデータレートとすることにより、クロック自体は低い周波数のクロックを用いてもよい。また、上述したのは、スレーブカード４から送られてくるデータをマスターカード３で受信する場合の例であるが、マスターカード３から送られてくるデータを一つのスレーブカード４で受信する場合にも同様の処理を行うことができる。 Although the test data is 4 bits in the above example, this is an example and can be changed as appropriate. In addition, the reception clock used is not four times the frequency of the conventional reception clock shown in FIG. The clock itself may use a low frequency clock. Also, the above is an example of the case where the master card 3 receives the data sent from the slave card 4. can do the same.

また、上記実施形態は本発明の一例にすぎず、本発明の趣旨の範囲で適宜、変更や修正、追加を行っても本願特許請求の範囲に包含されることは当然である。 Moreover, the above-described embodiment is merely an example of the present invention, and any changes, modifications, or additions within the scope of the present invention are naturally included in the scope of the claims of the present application.

例えば、上記実施形態の入出力装置はプロセス制御装置用の入出力装置であり、マスターカード３及びスレーブカード４におけるデータ処理は比較的簡単なものであるが、各カードにおいてより複雑なデータ処理を実施するものであってもよい。即ち、単なる入出力装置ではなく、各スレーブカードにおいてマスターカードとの間でデータの送受を行いながら、それぞれ複雑な演算処理を実行する装置にも本発明を適用することができる。したがって、プロセス制御装置に限らず、様々な産業機器における制御装置やデータ処理装置に本発明を適用することができることは明らかである。 For example, the input/output device of the above embodiment is an input/output device for a process control device, and data processing in the master card 3 and slave card 4 is relatively simple, but more complicated data processing is performed in each card. It may be implemented. That is, the present invention can be applied not only to an input/output device, but also to a device that performs complicated arithmetic processing while sending and receiving data between each slave card and a master card. Therefore, it is clear that the present invention can be applied not only to process control devices, but also to control devices and data processing devices in various industrial equipment.

［種々の態様］
上述した例示的な実施形態は、以下の態様の具体例であることが当業者により理解される。 [Various aspects]
It will be appreciated by those skilled in the art that the exemplary embodiments described above are specific examples of the following aspects.

（第１項）本発明の一態様によるデータ処理装置は、それぞれが所定の回路を有する複数のカードが、バックプレーンに挿抜自在に取り付けられてなるデータ処理装置であって、
前記カードとして、一つのマスターカードと、一又は複数のスレーブカードとを含み、前記バックプレーンは、前記マスターカードと前記一又は複数のスレーブカードとを接続するシリアルデータ送受するためのデータバスと、基本クロックを送受するためのクロックラインとを有し、
前記マスターカードは、
前記基本クロックを生成するクロック生成部と、
前記クロックラインを通して前記クロック生成部から前記基本クロックを受け取るクロック受信部と、
外部から受けたデータを所定のシリアル伝送形式に変換して前記データバスを通していずれかのスレーブカードに送出する一方、該データバスを通していずれかのスレーブカードからシリアル伝送形式のデータを受け取るデータ送受信部と、
を含み、前記スレーブカードは、
前記クロックラインを通して前記マスターカードから前記基本クロックを受け取るクロック受信部と、
外部から受けたデータを所定のシリアル伝送形式に変換して前記データバスを通して前記マスターカードに送出する、及び／又は、該データバスを通して前記マスターカードからシリアル伝送形式のデータを受け取るデータ送受信部と、
を含み、前記マスターカード及び前記スレーブカードのデータ送受信部はそれぞれ、
前記基本クロックに基づいて、シリアル伝送データの１ビットの伝送期間内に互いに位相が相違する複数のデータラッチ用の受信クロックを生成する受信クロック生成部と、
前記データバスを通して受け取ったシリアル伝送形式のデータを前記互いに位相が相違する複数のデータラッチ用の受信クロックでラッチして１ビットのデータに対して複数のデータ値を取得し、該複数のデータ値を比較することで最も信頼性が高い結果が得られる受信クロックの位相を決定するクロック位相決定部と、
前記クロック位相決定部で決定された位相の受信クロックを用いてラッチされたデータを真のデータとして取得するデータ取得部と、
を含むものである。 (Section 1) A data processing device according to one aspect of the present invention is a data processing device in which a plurality of cards each having a predetermined circuit are attached to a backplane in a freely insertable/removable manner,
The cards include one master card and one or more slave cards, and the backplane includes a data bus for transmitting and receiving serial data that connects the master card and the one or more slave cards; a clock line for transmitting and receiving a basic clock;
The Mastercard
a clock generator that generates the basic clock;
a clock receiver that receives the basic clock from the clock generator through the clock line;
a data transmitting/receiving unit that converts externally received data into a predetermined serial transmission format and sends the data to any one of the slave cards through the data bus, and receives serial transmission format data from any of the slave cards through the data bus; ,
said slave card comprising:
a clock receiver that receives the basic clock from the master card through the clock line;
a data transmission/reception unit that converts externally received data into a predetermined serial transmission format and sends the data to the master card through the data bus and/or receives data in the serial transmission format from the master card through the data bus;
wherein the data transmitting/receiving units of the master card and the slave card each include:
a reception clock generating unit for generating reception clocks for a plurality of data latches having phases different from each other within a 1-bit transmission period of serial transmission data, based on the basic clock;
serially transmitted data received through the data bus is latched by the plurality of data latch reception clocks having phases different from each other to acquire a plurality of data values for 1-bit data; a clock phase determination unit that determines the phase of the receive clock that provides the most reliable result by comparing the
a data acquisition unit that acquires data latched using the reception clock of the phase determined by the clock phase determination unit as true data;
includes.

第１項に記載のデータ処理装置によれば、バックプレーンに新たなカードが挿入されたり或いは一部のカードが抜去されたりすることでシリアルデータ伝送を行うデータバス上の伝送遅延や信号波形の形状が変化した場合であっても、一つのスレーブカード又はマスターカードから送信されたデータをマスターカード又はスレーブカードで適切に受信することができる。また、カード間のデータの送受をシリアルラインを通して行うので、従来のパラレルラインでのデータの送受の際にバックプレーンに搭載していたホットスワップ対応のためのＩＣ等の高度な電子部品は実質的に不要になり、パックプレーンの構成が簡素になってその故障が起こりにくくなる。それによって、装置の信頼性を高めることができる。 According to the data processing device described in item 1, when a new card is inserted into the backplane or some cards are removed, transmission delays and signal waveforms on the data bus for serial data transmission are reduced. Data transmitted from one slave card or master card can be properly received by the master card or slave card even if the shape is changed. In addition, since data is transmitted and received between cards through a serial line, advanced electronic components such as ICs for hot swapping, which were mounted on the backplane when transmitting and receiving data on a conventional parallel line, are practically eliminated. Since the back plane configuration is simplified, failures of the back plane are less likely to occur. Thereby, the reliability of the device can be improved.

（第２項）第１項に記載のデータ処理装置において、前記クロック位相決定部は、前記１ビットのデータに対する複数のデータ値における時間的に中央のデータ値又は該中央から時間的に一つだけ前後にずれたデータ値を、最も信頼性が高い結果とするものとすることができる。 (Section 2) In the data processing device according to Section 1, the clock phase determination unit may be configured to select a temporally central data value or a temporally central data value among a plurality of data values for the 1-bit data. A data value that is shifted forward or backward by 1 may be taken as the most reliable result.

第２項に記載のデータ処理装置によれば、１ビットのデータに対する複数のデータ値の中から、最も信頼性が高いと推測される結果を的確に得ることができる。 According to the data processing device of item 2, it is possible to accurately obtain a result that is estimated to be the most reliable among a plurality of data values for 1-bit data.

（第３項）第１項又は第２に記載のデータ処理装置は、ホットスワップ対応であるものとすることができる。即ち、電源を遮断することなく、スレーブカードの挿抜を行うことが可能であるものとすることができる。 (Section 3) The data processing device described in Section 1 or 2 may be hot-swappable. That is, it is possible to insert and remove the slave card without shutting off the power supply.

１…入出力装置
２…バックプレーン
２１…データバス
２２…クロックライン
３…マスターカード
３１…データ送受信部
３１１…ラッチ回路部
３１２…シリアル／パラレル変換部
３１３…データ分離部
３１４…データ選択部
３１５…位相決定部
３１６…受信クロック生成部
３２…クロック生成部
３３…Ｉ／Ｆ部
４…スレーブカード
４１…データ送受信部
４３…Ｉ／Ｆ部 REFERENCE SIGNS LIST 1 input/output device 2 backplane 21 data bus 22 clock line 3 master card 31 data transmitter/receiver 311 latch circuit 312 serial/parallel converter 313 data separator 314 data selector 315 Phase determination unit 316 Reception clock generation unit 32 Clock generation unit 33 I/F unit 4 Slave card 41 Data transmission/reception unit 43 I/F unit

Claims

A data processing device in which a plurality of cards, each having a predetermined circuit, are removably attached to a backplane,
The cards include one master card and one or more slave cards, and the backplane includes a data bus for transmitting and receiving serial data that connects the master card and the one or more slave cards; a clock line for transmitting and receiving a basic clock;
The Mastercard
a clock generator that generates the basic clock;
a clock receiver that receives the basic clock from the clock generator through the clock line;
a data transmitting/receiving unit that converts externally received data into a predetermined serial transmission format and sends the data to any one of the slave cards through the data bus, and receives serial transmission format data from any of the slave cards through the data bus; , including
The slave card is
a clock receiver that receives the basic clock from the master card through the clock line;
a data transmission/reception unit that converts externally received data into a predetermined serial transmission format and sends the data to the master card through the data bus and/or receives data in the serial transmission format from the master card through the data bus;
including
The data transmitting/receiving units of the master card and the slave card, respectively,
a reception clock generating unit for generating reception clocks for a plurality of data latches having phases different from each other within a 1-bit transmission period of serial transmission data, based on the basic clock;
Serial transmission format test data having a known value received through the data bus is latched by each of the plurality of data latch reception clocks having phases different from each other to obtain a plurality of data values within a 1-bit transmission period. and comparing the plurality of data values with the known value to determine the phase of the receive clock that yields the most reliable result;
a data acquisition unit configured to acquire, as true data, data transmitted after the test data, latched using the reception clock having the phase determined by the clock phase determination unit;
data processing equipment, including

The clock phase determining unit determines a temporally central data value of a plurality of temporally consecutive data values from which the test data is correctly acquired, or 2. A data processing apparatus as claimed in claim 1, wherein a data value shifted forward or backward by one is taken as the most reliable result.

3. The data processing apparatus according to claim 1, which is hot-swappable.