JP7243612B2 - Pulse voltage generator - Google Patents
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Description
本明細書に開示する技術は、パルス電圧生成回路に関する。 The technology disclosed in this specification relates to a pulse voltage generation circuit.
特許文献1および2には、容量性負荷(圧電アクチュエータ素子)を駆動するためのパルス電圧生成回路が開示されている。容量性負荷の一方の入力端子に基準電圧を供給し、他方の入力端子にパルス状の高電圧を供給することで、容量性負荷を駆動している。
容量性負荷は、充放電されることで駆動される。容量性負荷の充電時には、パルス電圧振幅の2乗に比例するエネルギが容量性負荷に蓄積されるとともに、電圧源と容量性負荷を接続する回路部(例:スイッチ)においても同量の熱損失が発生する。同様に、容量性負荷の放電時においても、容量性負荷に蓄積されるエネルギと同量の回路部熱損失が発生する。効率が低下してしまう。 A capacitive load is driven by being charged and discharged. When charging a capacitive load, energy proportional to the square of the pulse voltage amplitude is stored in the capacitive load, and the same amount of heat is lost in the circuit connecting the voltage source and the capacitive load (e.g. switch). occurs. Similarly, when the capacitive load is discharged, the same amount of circuit heat loss occurs as the energy stored in the capacitive load. Efficiency decreases.
本明細書に開示するパルス電圧生成回路は、端子間に容量性負荷が接続される第1出力端子および第2出力端子を備える。パルス電圧生成回路は、第1高電圧を出力する第1電源を備える。パルス電圧生成回路は、第2高電圧を出力する第2電源を備える。パルス電圧生成回路は、第1出力端子および第2出力端子の少なくとも一方の接続先を、基準電圧を出力する基準電圧部位と第1電源と第2電源との間で切り替え可能なスイッチを備える。第1出力端子および第2出力端子から出力されるパルス電圧の立ち上がり時には、スイッチが第1出力端子を第1電源に接続する動作、および、スイッチが第1出力端子または第2出力端子を第2電源に接続する動作が、所定時間以上の差を有して実行される。 A pulse voltage generation circuit disclosed herein includes a first output terminal and a second output terminal with a capacitive load connected between the terminals. The pulse voltage generation circuit includes a first power supply that outputs a first high voltage. The pulse voltage generation circuit has a second power supply that outputs a second high voltage. The pulse voltage generation circuit includes a switch capable of switching at least one connection destination of the first output terminal and the second output terminal between a reference voltage section that outputs a reference voltage, the first power supply, and the second power supply. When the pulse voltage output from the first output terminal and the second output terminal rises, the switch connects the first output terminal to the first power supply, and the switch connects the first output terminal or the second output terminal to the second output terminal. The operation of connecting to the power supply is performed with a difference of at least a predetermined time.
本明細書に開示する回路では、容量性負荷の入力端子への第1高電圧の印加と第2高電圧の印加とを、所定時間以上の差を有して実行する。これにより、第1高電圧と第2高電圧の絶対値とを合計した、所定の差電圧を有するパルス電圧を生成することができる。またこれにより、パルス電圧の立ち上がりを2段階にすることで、1段あたりのパルス電圧の電圧振幅を小さくすることができる。スイッチにおいて発生する熱損失は、パルス電圧振幅の2乗に比例する。よって、大きな電圧振幅を有する1段の立ち上がりでパルス電圧を容量性負荷に印加する場合に比して、各段が小さな電圧振幅を有する2段の立ち上がりでパルス電圧を容量性負荷に印加する場合の方が、熱損失を抑制することができる。 In the circuit disclosed in this specification, the application of the first high voltage and the application of the second high voltage to the input terminal of the capacitive load are performed with a difference of at least a predetermined time. As a result, a pulse voltage having a predetermined differential voltage, which is the sum of the absolute values of the first high voltage and the second high voltage, can be generated. Further, by setting the rise of the pulse voltage in two steps, the voltage amplitude of the pulse voltage per step can be reduced. The heat loss generated in the switch is proportional to the square of the pulse voltage amplitude. Therefore, when the pulse voltage is applied to the capacitive load in two stages of rise, each stage having a small voltage amplitude, compared to the case where the pulse voltage is applied to the capacitive load in one stage of rise having a large voltage amplitude. can suppress heat loss.
スイッチは、基準電圧部位と第1電源との何れか一方に第1出力端子を接続する第1スイッチと、基準電圧部位と第2電源との何れか一方に第2出力端子を接続する第2スイッチと、を備えていてもよい。第1電源は正の第1高電圧を出力してもよい。第2電源は負の第2高電圧を出力してもよい。第1出力端子および第2出力端子から出力されるパルス電圧の立ち上がり時には、第1スイッチが第1出力端子を第1電源に接続する動作、および、第2スイッチが第2出力端子を第2電源に接続する動作が、所定時間以上の差を有して実行されてもよい。パルス電圧の立ち下がり時には、第1スイッチが第1出力端子を基準電圧部位に接続する動作、および、第2スイッチが第2出力端子を基準電圧部位に接続する動作が、所定時間以上の差を有して実行されてもよい。効果の詳細は実施例で説明する。 The switches include a first switch that connects the first output terminal to one of the reference voltage section and the first power supply, and a second switch that connects the second output terminal to one of the reference voltage section and the second power supply. and a switch. The first power supply may output a positive first high voltage. The second power supply may output a negative second high voltage. When the pulse voltage output from the first output terminal and the second output terminal rises, the first switch connects the first output terminal to the first power supply, and the second switch connects the second output terminal to the second power supply. may be performed with a difference of a predetermined time or more. When the pulse voltage falls, the operation of the first switch connecting the first output terminal to the reference voltage section and the operation of the second switch connecting the second output terminal to the reference voltage section have a difference of a predetermined time or longer. may be implemented with Details of the effect will be described in Examples.
基準電圧部位は、第1基準電圧を出力する第1基準電圧部位と、第1基準電圧よりも高く第1高電圧よりも低い第2基準電圧を出力する第2基準電圧部位と、を備えていてもよい。第1スイッチは、第1基準電圧部位に第1出力端子を接続してもよい。第2スイッチは、第2基準電圧部位に第2出力端子を接続してもよい。第1スイッチおよび第2スイッチは、第1基準電圧と第2基準電圧との振幅を有する制御信号によって制御されてもよい。効果の詳細は実施例で説明する。 The reference voltage section includes a first reference voltage section that outputs a first reference voltage and a second reference voltage section that outputs a second reference voltage that is higher than the first reference voltage and lower than the first high voltage. may The first switch may connect the first output terminal to the first reference voltage site. The second switch may connect the second output terminal to the second reference voltage portion. The first switch and the second switch may be controlled by a control signal having an amplitude of the first reference voltage and the second reference voltage. Details of the effect will be described in Examples.
N個(Nは2以上の自然数)の第1出力端子および1個の第2出力端子を備えていてもよい。N個の第1スイッチが、N個の第1出力端子の各々に備えられていてもよい。1個の第2スイッチが、1個の第2出力端子に備えられていてもよい。パルス電圧の立ち上がり時には、N個の第1スイッチがN個の第1出力端子の各々を第1電源に接続するN個の動作の各々が、所定時間以上の差を有して実行されてもよい。パルス電圧の立ち下がり時には、N個の第1スイッチがN個の第1出力端子の各々を基準電圧部位に接続するN個の動作の各々が、所定時間以上の差を有して実行されてもよい。効果の詳細は実施例で説明する。 It may have N (N is a natural number equal to or greater than 2) first output terminals and one second output terminal. N first switches may be provided for each of the N first output terminals. One second switch may be provided for one second output terminal. When the pulse voltage rises, each of the N operations in which the N first switches connect the N first output terminals to the first power supply may be performed with a difference of a predetermined time or more. good. At the fall of the pulse voltage, each of the N operations in which the N first switches connect the N first output terminals to the reference voltage section is performed with a difference of at least a predetermined time. good too. Details of the effect will be described in Examples.
1個の第1出力端子およびN個(Nは2以上の自然数)の第2出力端子を備えていてもよい。1個の第1スイッチが、1個の第1出力端子に備えられていてもよい。N個の第2スイッチが、N個の第2出力端子の各々に備えられていてもよい。パルス電圧の立ち上がり時には、N個の第2スイッチがN個の第2出力端子の各々を第2電源に接続するN個の動作の各々が、所定時間以上の差を有して実行されてもよい。パルス電圧の立ち下がり時には、N個の第2スイッチがN個の第2出力端子の各々を基準電圧部位に接続するN個の動作の各々が、所定時間以上の差を有して実行されてもよい。効果の詳細は実施例で説明する。 It may have one first output terminal and N second output terminals (N is a natural number of 2 or more). One first switch may be provided for one first output terminal. N second switches may be provided for each of the N second output terminals. When the pulse voltage rises, each of the N operations in which the N second switches connect the N second output terminals to the second power supply may be performed with a difference of a predetermined time or longer. good. When the pulse voltage falls, each of the N operations in which the N second switches connect the N second output terminals to the reference voltage section is performed with a difference of a predetermined time or longer. good too. Details of the effect will be described in Examples.
本明細書に開示するパルス電圧生成回路は、端子間に容量性負荷が接続される第1出力端子および第2出力端子を備える。第2出力端子から基準電圧が出力される。パルス電圧生成回路は、所定電圧の高電圧を生成する高電圧生成回路を備える。高電圧生成回路は、停止中には基準電圧を出力し、動作開始時には所定傾きを有して基準電圧から所定電圧まで上昇する電圧を出力し、定常動作中には所定電圧を出力する。パルス電圧生成回路は、基準電圧を出力する基準電圧部位と高電圧生成回路との何れか一方に第1出力端子を接続するスイッチを備える。第1出力端子および第2出力端子から出力されるパルス電圧の立ち上がり時には、スイッチは、高電圧生成回路の動作が停止している状態で第1出力端子を高電圧生成回路に接続する。高電圧生成回路は、高電圧生成回路が第1出力端子に接続されている状態で動作開始する。効果の詳細は実施例で説明する。 A pulse voltage generation circuit disclosed herein includes a first output terminal and a second output terminal with a capacitive load connected between the terminals. A reference voltage is output from the second output terminal. The pulse voltage generation circuit includes a high voltage generation circuit that generates a high voltage of a predetermined voltage. The high voltage generating circuit outputs a reference voltage when stopped, outputs a voltage rising from the reference voltage to a predetermined voltage with a predetermined slope when starting operation, and outputs a predetermined voltage during steady operation. The pulse voltage generation circuit includes a switch that connects the first output terminal to one of the reference voltage section that outputs the reference voltage and the high voltage generation circuit. When the pulse voltage output from the first output terminal and the second output terminal rises, the switch connects the first output terminal to the high voltage generation circuit while the operation of the high voltage generation circuit is stopped. The high voltage generation circuit starts operating while the high voltage generation circuit is connected to the first output terminal. Details of the effect will be described in Examples.
パルス電圧の立ち下がり時には、スイッチが第1出力端子を基準電圧部位に接続する動作、および、高電圧生成回路を停止する制御が、略同時に実行されてもよい。 At the fall of the pulse voltage, the operation of connecting the first output terminal to the reference voltage portion and the control of stopping the high voltage generating circuit may be performed substantially simultaneously.
N個(Nは2以上の自然数)の第1出力端子および第2出力端子を備えていてもよい。N個のスイッチが、N個の第1出力端子の各々に備えられていてもよい。パルス電圧の立ち上がり時には、N個のスイッチは、高電圧生成回路の動作が停止している状態でN個の第1出力端子の各々を高電圧生成回路に接続してもよい。 高電圧生成回路は、高電圧生成回路がN個の第1出力端子に接続されている状態で動作開始してもよい。効果の詳細は実施例で説明する。 It may have N (N is a natural number equal to or greater than 2) first output terminals and second output terminals. N switches may be provided for each of the N first output terminals. When the pulse voltage rises, the N switches may connect each of the N first output terminals to the high voltage generation circuit while the operation of the high voltage generation circuit is stopped. The high voltage generation circuit may start operating with the high voltage generation circuit connected to the N first output terminals. Details of the effect will be described in Examples.
(圧電アクチュエータ駆動システム1の構成)
図1に、実施例1に係る圧電アクチュエータ駆動システム1を示す。圧電アクチュエータ駆動システム1は、パルス電圧生成回路2および圧電アクチュエータ3を備える。
(Configuration of Piezoelectric Actuator Driving System 1)
FIG. 1 shows a piezoelectric
パルス電圧生成回路2は、第1電源11、第2電源12、第2基準電圧部位13、制御回路14、第1スイッチSW1、第2スイッチSW2、第1出力端子21、第2出力端子22、を備える。第1出力端子21と第2出力端子22の端子間には、圧電アクチュエータ3が接続されている。圧電アクチュエータ3は、容量性素子である。圧電アクチュエータ3の一例としては、ピエゾ素子が挙げられる。第1出力端子21からは、出力電圧V1が出力される。第2出力端子22からは、出力電圧V2が出力される。出力電圧V1と出力電圧V2の差電圧であるパルス電圧PVが、圧電アクチュエータ3に印加される。
The pulse
第1基準電圧部位GNDは、第1基準電圧VSSを出力する部位である。本実施例では、第1基準電圧VSSは0ボルトである。第2基準電圧部位13は、第2基準電圧VDDを供給する直流電源である。第2基準電圧部位13は、例えば電池であってもよい。第2基準電圧VDDはロジックレベルの定電圧であり、例えば3ボルトである。すなわち第2基準電圧VDDは、第1基準電圧VSSよりも高く第1高電圧VHよりも低い電圧である。
The first reference voltage section GND is a section that outputs the first reference voltage VSS. In this embodiment, the first reference voltage VSS is 0 volts. The second
制御回路14には、第1基準電圧VSSおよび第2基準電圧VDDが入力される。制御回路14からは、第1スイッチSW1を制御するクロック信号CK1、および、第2スイッチSW2を制御するクロック信号CK2が出力される。クロック信号CK1およびCK2は、第1基準電圧VSSと第2基準電圧VDDとの振幅を有する制御信号である。
A first reference voltage VSS and a second reference voltage VDD are input to the
第1電源11は、第2基準電圧VDDを昇圧して正の第1高電圧VHを出力する回路である。本実施例では、第1高電圧VHは+100ボルトである。第1スイッチSW1は、クロック信号CK1に応じて、入力端子T11およびT12の何れか一方を出力端子T10に接続する回路である。これにより、第1基準電圧部位GNDと第1電源11との何れか一方に、第1出力端子21を接続することができる。
The
第2電源12は、第2基準電圧VDDを昇圧して負の第2高電圧VLを出力する回路である。本実施例では、第2高電圧VHは-100ボルトである。第2スイッチSW2は、クロック信号CK2に応じて、入力端子T21およびT22の何れか一方を出力端子T20に接続する回路である。これにより、第2基準電圧部位13と第2電源12との何れか一方に、第2出力端子22を接続することができる。
The
(第1スイッチSW1および第2スイッチSW2の構成例)
図2に、第1スイッチSW1の回路構成例を示す。第1スイッチSW1は、抵抗R1、高耐圧のn型のトランジスタTr11およびTr12、ダイオードD1を備えている。抵抗R1の一端は、入力端子T11に接続されている。抵抗R1の他端は、トランジスタTr12のゲート端子、トランジスタTr11のドレイン端子、およびダイオードD1のカソード電極に接続されている。トランジスタTr11のゲート端子には、クロック信号CK1が入力されている。トランジスタTr12のドレイン端子は入力端子T11に接続され、ソース端子は出力端子T10およびダイオードD1のアノード電極に接続されている。
(Configuration example of first switch SW1 and second switch SW2)
FIG. 2 shows a circuit configuration example of the first switch SW1. The first switch SW1 includes a resistor R1, high-voltage n-type transistors Tr11 and Tr12, and a diode D1. One end of the resistor R1 is connected to the input terminal T11. The other end of the resistor R1 is connected to the gate terminal of the transistor Tr12, the drain terminal of the transistor Tr11, and the cathode electrode of the diode D1. A clock signal CK1 is input to the gate terminal of the transistor Tr11. The drain terminal of the transistor Tr12 is connected to the input terminal T11, and the source terminal is connected to the output terminal T10 and the anode electrode of the diode D1.
クロック信号CK1が第1基準電圧VSSの時には、第1高電圧VHが第1出力端子21に出力される。一方、クロック信号CK1が第2基準電圧VDDの時には、第1基準電圧VSSが第1出力端子21に出力される。これにより第1スイッチSW1では、ロジックレベルの低電圧振幅(0~3ボルト)のクロック信号CK1を、高電圧振幅(100ボルト)の出力電圧V1に変換して出力することができる。
The first high voltage VH is output to the
図3に、第2スイッチSW2の回路構成例を示す。第2スイッチSW2は、抵抗R2、高耐圧のp型のトランジスタTr21およびTr22、ダイオードD2を備えている。抵抗R2の一端は、入力端子T21に接続されている。抵抗R2の他端は、トランジスタTr22のゲート端子、トランジスタTr21のドレイン端子、およびダイオードD1のアノード電極に接続されている。トランジスタTr21のゲート端子には、クロック信号CK2が入力されている。トランジスタTr22のドレイン端子は入力端子T21に接続され、ソース端子は出力端子T20およびダイオードD1のカソード電極に接続されている。 FIG. 3 shows a circuit configuration example of the second switch SW2. The second switch SW2 includes a resistor R2, high-voltage p-type transistors Tr21 and Tr22, and a diode D2. One end of the resistor R2 is connected to the input terminal T21. The other end of the resistor R2 is connected to the gate terminal of the transistor Tr22, the drain terminal of the transistor Tr21, and the anode electrode of the diode D1. A clock signal CK2 is input to the gate terminal of the transistor Tr21. The drain terminal of the transistor Tr22 is connected to the input terminal T21, and the source terminal is connected to the output terminal T20 and the cathode electrode of the diode D1.
クロック信号CK2が第1基準電圧VSSの時には、第2基準電圧VDDが第2出力端子22に出力される。一方、クロック信号CK2が第2基準電圧VDDの時には、第2高電圧VLが第2出力端子22に出力される。これにより第2スイッチSW2では、ロジックレベルの低電圧振幅(0~3ボルト)のクロック信号CK2を、高電圧振幅(約100ボルト)の出力電圧V2に変換して出力することができる。
The second reference voltage VDD is output to the
(パルス電圧生成回路2の動作)
図4の波形図を用いて、パルス電圧生成回路2の動作を説明する。図4では、一定周期、デューティ比50%の高電圧パルスで圧電アクチュエータ3を駆動する場合の波形を示している。また、出力電圧V1に第1高電圧VHが出力される位相と、出力電圧V2に第2高電圧VLが出力される位相が重複するように、クロック信号CK1およびCK2を与えている場合を示している。
(Operation of pulse voltage generation circuit 2)
The operation of the pulse
時刻t0の定常状態では、クロック信号CK1は第2基準電圧VDD(3ボルト)であり、出力電圧V1は第1基準電圧VSS(0ボルト)である。またクロック信号CK2は第1基準電圧VSSであり、出力電圧V2は第2基準電圧VDD(3ボルト)である。 In the steady state at time t0, the clock signal CK1 is at the second reference voltage VDD (3 volts) and the output voltage V1 is at the first reference voltage VSS (0 volts). The clock signal CK2 is the first reference voltage VSS, and the output voltage V2 is the second reference voltage VDD (3 volts).
パルス電圧PVの立ち上がり時の動作を、時刻t1~t4において説明する。時刻t1において、クロック信号CK1が第2基準電圧VDDから第1基準電圧VSSに切換えられると、第1スイッチSW1によって、第1出力端子21の接続先が第1基準電圧部位GNDから第1電源11へ切り替えられる。この切り替え直後の時点において、第1スイッチSW1の入力側(入力端子T11側)の電圧は第1高電圧VHであり、出力側の電圧(出力電圧V1)は第1基準電圧VSSである。すると、入出力間電位差(すなわち出力電圧V1の電圧振幅)は、第1高電圧VHである。
The operation when the pulse voltage PV rises will be described at times t1 to t4. At time t1, when the clock signal CK1 is switched from the second reference voltage VDD to the first reference voltage VSS, the connection destination of the
時刻t1から所定時間PTが経過した時刻t2において、出力電圧V1は第1基準電圧VSSから第1高電圧VHまで上昇する(領域A1)。所定時間PTは、容量性負荷である圧電アクチュエータ3の充電完了にかかる時間である。圧電アクチュエータ3の充電時には、出力電圧V1の振幅(すなわち第1高電圧VH)の2乗に比例するエネルギが圧電アクチュエータ3に蓄積されるとともに、第1スイッチSW1においても同量の熱損失が発生する。従って、時刻t1からt2までの間の第1スイッチSW1での損失は、下式(1)で表せる。
(C0×VH2)/2 ・・・式(1)
ここでC0は、圧電アクチュエータ3の容量成分である。
At time t2 when the predetermined time PT has elapsed from time t1, the output voltage V1 rises from the first reference voltage VSS to the first high voltage VH (region A1). The predetermined time PT is the time required to complete charging of the
(C0×VH 2 )/2 Expression (1)
C0 is the capacitance component of the
また、時刻t2以後の時刻である時刻t3において、クロック信号CK2が第1基準電圧VSSから第2基準電圧VDDに切換えられると、第2スイッチSW2によって、第2出力端子22の接続先が第2基準電圧部位13から第2電源12へ切り替えられる。すなわち、時刻t11において第1スイッチSW1が第1出力端子21を第1電源11に接続する動作、および、時刻t13において第2スイッチSW2が第2出力端子22を第2電源12に接続する動作が、所定時間PT以上の差を有して実行される。この切り替え直後の時点において、第2スイッチSW2の入力側(入力端子T22側)の電圧は第2高電圧VLであり、出力側の電圧(出力電圧V2)は第2基準電圧VDDである。すると、入出力間電位差(すなわち出力電圧V2の電圧振幅)は、(第2基準電圧VDD-第2高電圧VL)である。
Further, when the clock signal CK2 is switched from the first reference voltage VSS to the second reference voltage VDD at the time t3, which is the time after the time t2, the connection destination of the
時刻t4において、出力電圧V2は第2基準電圧VDDから負の第2高電圧VLまで変化する(領域A2)。圧電アクチュエータ3の放電時においても、上述した充電時と同様にして、出力電圧V2の振幅(すなわちVDD-VL)の2乗に比例するエネルギの損失が、第2スイッチSW2において発生する。従って、時刻t3から時刻t4までの間の第2スイッチSW2での損失は、下式(2)で表せる。
{C0×(VDD-VL)2}/2 ・・・式(2)
At time t4, the output voltage V2 changes from the second reference voltage VDD to the negative second high voltage VL (area A2). During discharging of the
{C0×(VDD−VL) 2 }/2 Expression (2)
以上により、時刻t1~t4において、パルス電圧PVが2段階で立ち上がる(領域A3)。パルス電圧PVの電圧振幅は、(出力電圧V1-出力電圧V2)であり、具体的には(VH-VL+VDD)である。また、パルス電圧PVの立ち上がり時(すなわち圧電アクチュエータ3の充電時)における、第1スイッチSW1および第2スイッチSW2のトータル損失は、下式(3)となる。
C0×{VH2+(VDD-VL)2}/2 ・・・式(3)
なお、圧電アクチュエータ3には、下式(4)のエネルギが蓄積される。
{C0×(VH-VL+VDD)2}/2 ・・・式(4)
As described above, the pulse voltage PV rises in two stages from time t1 to t4 (region A3). The voltage amplitude of the pulse voltage PV is (output voltage V1-output voltage V2), specifically (VH-VL+VDD). Further, the total loss of the first switch SW1 and the second switch SW2 when the pulse voltage PV rises (that is, when the
C0×{VH 2 +(VDD−VL) 2 }/2 Expression (3)
Note that the
{C0×(VH−VL+VDD) 2 }/2 Expression (4)
パルス電圧PVの立ち下がり時の動作を、時刻t11~t14において説明する。時刻t1において、クロック信号CK1が第1基準電圧VSSから第2基準電圧VDDに切換えられると、時刻t11から所定時間PTが経過した時刻t12において、出力電圧V1は第1高電圧VHから第1基準電圧VSSまで低下する(領域A4)。時刻t11からt12までの間の第1スイッチSW1での損失は、上式(1)で表せる。また、時刻t12以後の時刻である時刻t13において、クロック信号CK2が第2基準電圧VDDから第1基準電圧VSSに切換えられると、時刻t14において、出力電圧V2は負の第2高電圧VLから第2基準電圧VDDまで変化する(領域A5)。時刻t3から時刻t4までの間の第2スイッチSW2での損失は、上式(2)で表せる。 The operation when the pulse voltage PV falls will be described at times t11 to t14. When the clock signal CK1 is switched from the first reference voltage VSS to the second reference voltage VDD at time t1, the output voltage V1 changes from the first high voltage VH to the first reference voltage at time t12 after a predetermined time PT has elapsed from time t11. It drops to voltage VSS (region A4). The loss in the first switch SW1 from time t11 to t12 can be expressed by the above equation (1). At time t13 after time t12, the clock signal CK2 is switched from the second reference voltage VDD to the first reference voltage VSS. At time t14, the output voltage V2 changes from the negative second high voltage VL to the first 2 changes to the reference voltage VDD (area A5). The loss in the second switch SW2 from time t3 to time t4 can be expressed by the above equation (2).
以上により、時刻t11~t4において、パルス電圧PVが2段階で立ち下がる(領域A6)。パルス電圧PVの立ち下がり時(すなわち圧電アクチュエータ3の放電時)における、第1スイッチSW1および第2スイッチSW2のトータル損失は、前述した充電時と同様に、上式(3)となる。
As described above, the pulse voltage PV falls in two stages from time t11 to t4 (area A6). The total loss of the first switch SW1 and the second switch SW2 when the pulse voltage PV falls (that is, when the
(効果)
実施例1に係るパルス電圧生成回路2では、第1出力端子21への正の第1高電圧VHの印加と、第2出力端子22への負の第2高電圧VLの印加とを、位相が重複するように行っている(図4参照)。これにより、第1高電圧VHと第2高電圧VLの絶対値とを合計した、所定の差電圧を有するパルス電圧PVを生成することができる。またパルス電圧PVの立ち上がり期間では、第1高電圧VHの立ち上がり(時刻t1)と第2高電圧VLの立ち上がり(時刻t3)とを、所定時間PT以上の差を有して実行する。これにより、パルス電圧PVの立ち上がりを2段階で行うことで、1段あたりのパルス電圧の電圧振幅を小さくすることができる。前述したように、第1スイッチSW1および第2スイッチSW2において発生する熱損失は、パルス電圧振幅の2乗に比例する。よって、大きな電圧振幅を有する1段の立ち上がりでパルス電圧を圧電アクチュエータ3に印加する場合に比して、各段が小さな電圧振幅を有する2段階の立ち上がりでパルス電圧を圧電アクチュエータ3に印加する場合の方が、第1スイッチSW1および第2スイッチSW2における熱損失を抑制することができる。また同様にして、パルス電圧PVの立ち下がり期間においても、パルス電圧PVの立ち下がりを2段階で行うことで、第1スイッチSW1および第2スイッチSW2における熱損失を抑制することができる。第2基準電圧部位13を電池で構成する場合には、電池の軽量化や寿命の長期化が重要であるため、熱損失を減らして効率を高める効果が特に高くなる。
(effect)
In the pulse
具体例を用いて説明する。第2基準電圧VDDが3ボルト、第1高電圧VHが+100ボルト、第2高電圧VLが-100ボルトである場合を説明する。比較例として、圧電アクチュエータ3の一端を第1基準電圧VSSに固定し、他端に1段階で200ボルト立ち上がるパルス電圧PVを印加する場合を考える。この場合のスイッチでの損失は、下式(5)となる。
{C0×(200)2}/2 ・・・式(5)
よって比較例での損失値は、「20000×C0」となる。一方、実施例1では、1段目の100ボルトの立ち上がり(時刻t1~t2)で第1スイッチSW1に発生する損失と、2段目の100ボルトの立ち上がり(時刻t3~t4)で第2スイッチSW2に発生する損失とのトータル値は、上式(3)で表されるため、下式(6)となる。
C0×{1002+(103)2}/2 ・・・式(6)
よって実施例1での損失値は、「10304.5×C0」となる。パルス電圧PVの立ち上がり時(すなわち圧電アクチュエータ3の充電時)のスイッチ損失を、約1/2に低減できることが分かる。なお同様にして、パルス電圧PVの立ち下がり時(圧電アクチュエータ3の放電時)においても、スイッチ損失を約1/2に低減することができる。
A specific example will be used for explanation. A case will be described where the second reference voltage VDD is 3 volts, the first high voltage VH is +100 volts, and the second high voltage VL is -100 volts. As a comparative example, consider a case where one end of the
{C0×(200) 2 }/2 Expression (5)
Therefore, the loss value in the comparative example is "20000×C0". On the other hand, in Example 1, the loss generated in the first switch SW1 at the rise of 100 volts in the first stage (time t1 to t2) and the loss generated in the second switch SW1 at the rise of 100 volts in the second stage (time t3 to t4) Since the total value including the loss generated in SW2 is represented by the above formula (3), it becomes the following formula (6).
C0×{100 2 +(103) 2 }/2 Expression (6)
Therefore, the loss value in Example 1 is "10304.5×C0". It can be seen that the switch loss at the time of rising of the pulse voltage PV (that is, at the time of charging the piezoelectric actuator 3) can be reduced to about 1/2. Similarly, when the pulse voltage PV falls (when the
例として、正の高電圧で2段階に立ち上がるパルス電圧を生成する場合を考える。例えば、0ボルトから100ボルトまで1段目で立ち上がり、100ボルトから200ボルトまで2段目で立ち上がる場合である。この場合、1段目を制御するクロック信号は0ボルト近傍のロジックレベルを備える必要があり、2段目を制御するクロック信号は100ボルト近傍のロジックレベルを備える必要がある。このような2種類のロジックレベルを生成するためには、各種の追加の回路が必要となってしまい、パルス電圧生成回路が巨大化してしまう。一方、実施例1の技術では、1段目では正の第1高電圧VHを立ち上げ、2段目では負の第2高電圧VLを立ち上げている。このように正負の組み合わせとすることで、図2~図4で明らかなように、第1基準電圧VSS(0ボルト)を基準として第1高電圧VHを立ち上げるとともに、第2基準電圧VDD(3ボルト)を基準として第2高電圧VLを立ち上げることができる。よって、第1基準電圧VSSおよび第2基準電圧VDDの共通するロジックレベルで、1段目および2段目の立ち上げを制御することが可能となる。別途回路を追加する必要がないため、パルス電圧生成回路2の規模を抑制することが可能となる。
As an example, consider the case of generating a positive high voltage pulse voltage that rises in two stages. For example, the voltage rises from 0 volt to 100 volts in the first stage, and rises from 100 volts to 200 volts in the second stage. In this case, the clock signal controlling the first stage should have a logic level near 0 volts and the clock signal controlling the second stage should have a logic level near 100 volts. In order to generate such two types of logic levels, various additional circuits are required and the pulse voltage generation circuit becomes huge. On the other hand, in the technique of the first embodiment, the positive first high voltage VH is raised in the first stage, and the negative second high voltage VL is raised in the second stage. By combining the positive and negative in this way, as is apparent from FIGS. 3 volts) can be used as a reference to raise the second high voltage VL. Therefore, the common logic level of the first reference voltage VSS and the second reference voltage VDD can be used to control the rising of the first stage and the second stage. Since there is no need to add a separate circuit, the scale of the pulse
実施例2では、実施例1のパルス電圧生成回路2を、複数の圧電アクチュエータ3を独立駆動できる回路に拡張した例を示す。実施例1のパルス電圧生成回路2と同様の部位には同一の符号を付すことで、説明を省略する。
(圧電アクチュエータ駆動システム1aの構成)
図5に、実施例2に係る圧電アクチュエータ駆動システム1aを示す。圧電アクチュエータ駆動システム1aは、パルス電圧生成回路2aおよび圧電アクチュエータ3A~3Cを備える。パルス電圧生成回路2aは、3個の第1スイッチSW1A~SW1C、3個の第1出力端子21A~21Cを備えている。3個の第1出力端子21A~21Cの各々と、1個の第2出力端子22との間には、3個の圧電アクチュエータ3A~3Cが接続されている。第1出力端子21A~21Cの各々からは、出力電圧V1A~V1Cが出力される。出力電圧V1A~V1Cの各々と出力電圧V2との差電圧であるパルス電圧PVA~PVCが、圧電アクチュエータ3A~3Cに印加される。
(Configuration of Piezoelectric
FIG. 5 shows a piezoelectric
第1スイッチSW1A~SW1Cは、第1電源11と第1基準電圧部位GNDとの間に互いに並列に接続されている。制御回路14からは、第1スイッチSW1A~SW1Cの各々を制御するクロック信号CK1A~CK1Cが出力される。その他の構造は、実施例1の圧電アクチュエータ駆動システム1(図1)と同様であるため、説明を省略する。
The first switches SW1A to SW1C are connected in parallel between the
(パルス電圧生成回路2aの動作)
図6の波形図を用いて、パルス電圧生成回路2aの動作を説明する。本回路では、負の第2高電圧VLが出力される出力電圧V2は、1個の第2スイッチSW2で共通制御する。一方、正の第1高電圧VHが出力される出力電圧V1A~V1Cのデューティ比は、3個の第1スイッチSW1A~SW1Cを用いて個別制御する。
(Operation of pulse
The operation of the pulse
パルス電圧PVA~PVCの立ち上がり時の動作を、時刻t20~t23において説明する。時刻t21においてクロック信号CK2が第1基準電圧VSSから第2基準電圧VDDに切換えられると、出力電圧V2は第2基準電圧VDDから負の第2高電圧VLまで変化する(領域A21)。従って、パルス電圧PVA~PVCに対して共通に、1段目の立ち上げを行うことができる(矢印Y1)。 The operation when the pulse voltages PVA to PVC rise will be described at time t20 to t23. When the clock signal CK2 is switched from the first reference voltage VSS to the second reference voltage VDD at time t21, the output voltage V2 changes from the second reference voltage VDD to the negative second high voltage VL (region A21). Therefore, the pulse voltages PVA to PVC can be raised in the first stage in common (arrow Y1).
また、時刻t20では、クロック信号CK1Aが第1基準電圧VSSに遷移することにより、第1スイッチSW1Aが第1出力端子21Aを第1電源11に接続する。よって出力電圧V1Aが第1基準電圧VSSから第1高電圧VHまで上昇するため(領域A22)、パルス電圧PVAに対して2段目の立ち上げを行うことができる(矢印Y2)。同様にして、時刻t22ではクロック信号CK1Bが第1基準電圧VSSに遷移することにより、第1スイッチSW1Bが第1出力端子21Bを第1電源11に接続する(領域A23)。よって、パルス電圧PVBに対して2段目の立ち上げを行うことができる(矢印Y3)。同様にして、時刻t23ではクロック信号CK1Cが第1基準電圧VSSに遷移することにより、第1スイッチSW1Cが第1出力端子21Cを第1電源11に接続する(領域A24)。よって、パルス電圧PVCに対して2段目の立ち上げを行うことができる(矢印Y4)。
At time t20, the first switch SW1A connects the
上述した第1スイッチSW1A~SW1CおよびSW2を切り替える動作(時刻t20~t23で実行される4つの動作)の各々は、前述した所定時間PT以上の差を有して実行される。また、パルス電圧PVA~PVCの立ち下がり時の動作内容は、上述した立ち上がり時の動作内容と同様であるため、説明を省略する。 Each of the operations for switching the first switches SW1A to SW1C and SW2 described above (four operations performed at times t20 to t23) is performed with a difference of at least the predetermined time PT described above. Further, since the details of the operation at the fall of the pulse voltages PVA to PVC are the same as the details of the operation at the time of rise described above, the description thereof will be omitted.
(効果)
圧電アクチュエータ3A~3Cに供給される出力電圧V2を、1個の第2スイッチSW2で共通制御している。これにより、負側の高電圧のスイッチ回路を増加させずに多チャンネル出力化することができる。また、第1スイッチSW1および第2スイッチSW2の損失低減の効果については、実施例1で説明した通りである。以上より、回路規模を抑制しながら、損失を低減することおよび出カチャンネル数を増加することを実現できる。
(effect)
The output voltage V2 supplied to the
実施例3では、正の高電圧パルスを生成するパルス電圧生成回路2bを説明する。実施例1のパルス電圧生成回路2と同様の部位には同一の符号を付すことで、説明を省略する。また実施例3に特有の部位には、符号の末尾に「b」を付加することで区別している。
(圧電アクチュエータ駆動システム1bの構成)
図7に、実施例3に係る圧電アクチュエータ駆動システム1bを示す。パルス電圧生成回路2bは、高電圧電源11b、電源制御回路15bを備えている。電源制御回路15bには、第1基準電圧VSSおよび第2基準電圧VDDが入力される。電源制御回路15bから出力される制御信号CEは、高電圧電源11bへ入力される。制御信号CEは、高電圧電源11bの動作開始および動作停止を制御するための信号である。
(Configuration of Piezoelectric
FIG. 7 shows a piezoelectric
高電圧電源11bは、正の第1高電圧VHbを生成するスイッチング電源である。制御信号CEがローレベル(第1基準電圧VSS)のときには、高電圧電源11bは動作を停止し、第1基準電圧VSSを出力する。制御信号CEがハイレベル(第2基準電圧VDD)へ遷移すると、高電圧電源11bは動作を開始し、所定傾きを有して第1基準電圧VSSから所定の正の電圧VHmaxまでステップ状に上昇する電圧を出力する。そして出力電圧が電圧VHmaxまで到達すると、高電圧電源11bは、制御信号CEがハイレベルの期間中は電圧VHmaxを出力し続ける。第2出力端子22は、第1基準電圧部位GNDに接続されている。第2出力端子22からは、第1基準電圧VSSである出力電圧V2が出力される。その他の構成は、実施例1の圧電アクチュエータ駆動システム1(図1)と同様であるため、説明を省略する。
The high
(パルス電圧生成回路2bの動作)
図8の波形図を用いて、パルス電圧生成回路2bの動作を説明する。時刻t30において、制御信号CEが第1基準電圧VSSであり高電圧電源11bが停止している状態では、出力電圧V1は第1基準電圧VSS(0ボルト)である。
(Operation of pulse
The operation of the pulse
時刻t31において、クロック信号CK1が第2基準電圧VDDから第1基準電圧VSSに切換えられると、第1スイッチSW1によって、第1出力端子21の接続先が第1基準電圧部位GNDから高電圧電源11bへ切り替えられる。この切り替え動作は、高電圧電源11bの動作が停止している状態で行われる。第1スイッチSW1の入力側(入力端子T11側)および出力側の電圧(出力電圧V1)は、ともに第1基準電圧VSSである。入出力間電位差は0ボルトであるため、スイッチ損失は発生しない。
At time t31, when the clock signal CK1 is switched from the second reference voltage VDD to the first reference voltage VSS, the connection destination of the
時刻t32において、制御信号CEが第2基準電圧VDDに遷移すると、高電圧電源11bが動作を開始する。すなわち高電圧電源11bは、高電圧電源11bが第1出力端子21に接続されている状態で動作開始する。第1高電圧VHbは、一定の時間で第1基準電圧VSSから電圧VHmaxまで立上る(領域A31)。出力電圧V1も第1スイッチSW1で高電圧電源11bに接続されているため、ほぼ同時に電圧VHmaxまで立ち上がる(領域A32)。
At time t32, when the control signal CE transitions to the second reference voltage VDD, the high
時刻t33において、制御信号CEが第1基準電圧VSSに遷移するとともに、クロック信号CK1が第2基準電圧VDDに遷移する。これにより、高電圧電源11bを停止する動作、および、第1スイッチSW1が第1出力端子21を第1基準電圧部位GNDに接続する動作が、略同時に実行される。この切り替え直後の時点において、第1スイッチSW1の入力側(入力端子T11側)の電圧は第1基準電圧VSS(0ボルト)であり、出力側の電圧(出力電圧V1)は電圧VHmaxである。入出力間電位差(すなわち出力電圧V1の電圧振幅)は、電圧VHmaxである。その一定時間後、出力電圧V1は第1基準電圧VSSまで低下する。このときの第1スイッチSW1での損失は、下式(7)で表せる。
(C0×VHmax2)/2 ・・・式(7)
すなわち、出力電圧V1の立ち下がり時(圧電アクチュエータ3の放電時)における損失は、従来回路と同等である。
At time t33, the control signal CE transitions to the first reference voltage VSS, and the clock signal CK1 transitions to the second reference voltage VDD. As a result, the operation of stopping the high
(C0×VHmax 2 )/2 Expression (7)
That is, the loss when the output voltage V1 falls (when the
(効果)
高電圧電源11bが動作停止中の状態で高電圧電源11bを圧電アクチュエータ3に接続し(時刻t31)、その後に高電圧電源11bの動作を開始する(時刻t32)。これにより、高電圧電源11bの動作開始時の起動波形を用いて、第1高電圧VHbおよび出力電圧V1の立ち上がりに傾きを持たせることができる(図8、領域A31およびA32)。これにより、上式(7)で説明した第1スイッチSW1でのスイッチング損失を抑制することができる。また、高電圧電源11bの起動波形を用いるため、出力電圧V1の立ち上がり傾きを制御するための専用の回路が不要である。パルス電圧生成回路2bの回路規模を抑制することが可能となる。
(effect)
The high
出力電圧V1の立ち上がりの傾きが小さいほど、スイッチング損失の抑制効果は高くなるが、圧電アクチュエータ3の動作周波数が低くなる。従って、圧電アクチュエータ3の必要とされる動作周波数と、必要とされる効率の高さとを考慮して、立ち上がりの傾きを定めればよい。なお、出力電圧V1の立ち上がり時には、第1スイッチSW1には、電流とオン抵抗に起因する抵抗損失(I2R損失)が発生する。しかしこの損失は、上式(7)で説明したスイッチング損失に比較すれば無視できるほど小さい。
As the slope of the rise of the output voltage V1 becomes smaller, the effect of suppressing switching loss becomes higher, but the operating frequency of the
実施例4では、実施例3のパルス電圧生成回路2bを、複数の圧電アクチュエータ3を独立駆動できる回路に拡張した例を示す。実施例3のパルス電圧生成回路2bと同様の部位には同一の符号を付すことで、説明を省略する。
Example 4 shows an example in which the pulse
(圧電アクチュエータ駆動システム1cの構成)
図9に、実施例4に係る圧電アクチュエータ駆動システム1cを示す。圧電アクチュエータ駆動システム1cは、パルス電圧生成回路2cおよび圧電アクチュエータ3A~3Cを備える。第1スイッチSW1A~SW1C、クロック信号CK1A~CK1C、第1出力端子21A~21C、パルス電圧PVA~PVCなどの構造は、実施例2の圧電アクチュエータ駆動システム1a(図5)と同様であるため、説明を省略する。
(Configuration of Piezoelectric
FIG. 9 shows a piezoelectric
(パルス電圧生成回路2cの動作)
図10の波形図を用いて、パルス電圧生成回路2cの動作を説明する。本回路では、出力電圧V1A~V1Cの立ち上がりを、高電圧電源11bの起動波形をそのまま利用することで共通制御する。一方、出力電圧V1A~V1Cの立ち下がりタイミングを個別制御することで、出力電圧V1A~V1Cのデューティ比を制御する。
(Operation of pulse
The operation of the pulse
時刻t41において、クロック信号CK1A~CK1Cが第2基準電圧VDDから第1基準電圧VSSに切換えられると、第1出力端子21A~21Cの接続先が第1基準電圧部位GNDから高電圧電源11bへ切り替えられる。この切り替え動作は、高電圧電源11bの動作が停止している状態で行われる。時刻t42において、制御信号CEが第2基準電圧VDDに遷移すると、高電圧電源11bが動作を開始する。第1高電圧VHbは、第1基準電圧VSSから電圧VHmaxまで所定傾きを有して立ち上がる(領域A41)。出力電圧V1A~V1Cも、ほぼ同時に電圧VHmaxまで立ち上がる(領域A42)。
At time t41, when the clock signals CK1A-CK1C are switched from the second reference voltage VDD to the first reference voltage VSS, the connections of the
時刻t43において、クロック信号CK1Cが第2基準電圧VDDに遷移することに応じて、出力電圧V1Cが立ち下がる(矢印Y11)。時刻t44において、クロック信号CK1Bが第2基準電圧VDDに遷移することに応じて、出力電圧V1Bが立ち下がる(矢印Y12)。時刻t45において、クロック信号CK1Aが第2基準電圧VDDに遷移するとともに、制御信号CEが第1基準電圧VSSに遷移する。これにより、高電圧電源11bが停止するとともに、出力電圧V1Aが立ち下がる(矢印Y13)。
At time t43, the output voltage V1C falls (arrow Y11) in response to the transition of the clock signal CK1C to the second reference voltage VDD. At time t44, the output voltage V1B falls (arrow Y12) in response to the transition of the clock signal CK1B to the second reference voltage VDD. At time t45, the clock signal CK1A transitions to the second reference voltage VDD, and the control signal CE transitions to the first reference voltage VSS. As a result, the high
(効果)
圧電アクチュエータ3A~3Cに供給される出力電圧V1A~V1Cの立ち上がり傾きを、1個の高電圧電源11bで共通制御している。これにより、高電圧電源11bを増加させずに多チャンネル出力化することができる。また、第1スイッチSW1A~SW1Cの損失低減の効果については、実施例3で説明した通りである。以上より、回路規模を抑制しながら、損失を低減することおよび出カチャンネル数を増加することを実現できる。
(effect)
A single high-
以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。 Although specific examples of the present invention have been described in detail above, these are merely examples and do not limit the scope of the claims. The technology described in the claims includes various modifications and changes of the specific examples illustrated above. The technical elements described in this specification or in the drawings exhibit technical usefulness alone or in various combinations, and are not limited to the combinations described in the claims as of the filing. In addition, the techniques exemplified in this specification or drawings can simultaneously achieve a plurality of purposes, and achieving one of them has technical utility in itself.
(第1変形例)
実施例1では、正負の組み合わせで高電圧を2段階立ち上げする態様を説明したが、この形態に限られない。正負の一方側のみの電圧を、2段階立ち上げする態様であってもよい。第1変形例では、正側の2段階立ち上げを行う例を示す。図11に、第1変形例に係る圧電アクチュエータ駆動システム1dを示す。実施例1のパルス電圧生成回路2と同様の部位には同一の符号を付すことで、説明を省略する。第1電源11dは、第2基準電圧VDDを昇圧して正の第1高電圧VHdを出力する回路である。本実施例では、第1高電圧VHdは+200ボルトである。第2電源12dは、第2基準電圧VDDを昇圧して正の第2高電圧VMを出力する回路である。本実施例では、第2高電圧VMは+100ボルトである。制御回路14dからは、スイッチSWdを制御するクロック信号CK1d~CK3dが出力される。スイッチSWdは、クロック信号CK1d~CK3dに応じて、入力端子T31~T33の何れか一つを出力端子T30に接続する回路である。これにより、第1電源11d、第2電源12d、第1基準電圧部位GNDの何れか一つに、第1出力端子21を接続することができる。
(First modification)
In the first embodiment, a mode in which the high voltage is raised in two stages by a combination of positive and negative has been described, but the present invention is not limited to this mode. A mode in which the voltage on only one of the positive and negative sides is raised in two stages may be used. In the first modified example, an example is shown in which positive side two-stage start-up is performed. FIG. 11 shows a piezoelectric
図12に、スイッチSWdの回路構成例を示す。スイッチSWdは、n型のトランジスタTr31、絶縁スイッチIS1およびIS2を備えている。本実施形態では、絶縁スイッチIS1およびIS2は、フォトMOSリレーである。絶縁スイッチIS1およびIS2は、フォトカプラ等であってもよい。絶縁スイッチIS1は、入力端子T31と出力端子T30の接続経路間に配置され、クロック信号CK1dが入力されている。絶縁スイッチIS2は、入力端子T32と出力端子T30の接続経路間に配置され、クロック信号CK2dが入力されている。トランジスタTr31は、入力端子T33と出力端子T30の接続経路間に配置され、クロック信号CK3dが入力されている。クロック信号CK1d~CK3dの各々がハイレベル(第2基準電圧VDD)の場合に、絶縁スイッチIS1、絶縁スイッチIS2、トランジスタTr31の各々は導通する。 FIG. 12 shows a circuit configuration example of the switch SWd. The switch SWd includes an n-type transistor Tr31 and isolation switches IS1 and IS2. In this embodiment, isolation switches IS1 and IS2 are photo-MOS relays. The isolation switches IS1 and IS2 may be photocouplers or the like. The isolation switch IS1 is arranged between the connection path between the input terminal T31 and the output terminal T30, and receives the clock signal CK1d. The isolation switch IS2 is arranged between the connection path between the input terminal T32 and the output terminal T30, and receives the clock signal CK2d. The transistor Tr31 is arranged between the connection path between the input terminal T33 and the output terminal T30, and receives the clock signal CK3d. When each of the clock signals CK1d to CK3d is at high level (second reference voltage VDD), each of the insulation switch IS1, the insulation switch IS2, and the transistor Tr31 is turned on.
図13の波形図を用いて、パルス電圧生成回路2dの動作を説明する。パルス電圧PVの立ち上がり時の動作を、時刻t1d~t4dにおいて説明する。時刻t1dにおいてクロック信号CK3dがローレベルに切換えられるとともにクロック信号CK2dがハイレベルに切換えられると、出力端子T30の接続先が入力端子T33から入力端子T32へ切換えられる。よってパルス電圧PVは、時刻t2dにおいて、第1基準電圧VSSから第2高電圧VMまで変化する。1段目の立ち上げを行うことができる(矢印Y1d)。時刻t3dにおいてクロック信号CK2dがローレベルに切換えられるとともにクロック信号CK1dがハイレベルに切換えられると、出力端子T30の接続先が入力端子T32から入力端子T31へ切換えられる。よってパルス電圧PVは、時刻t4dにおいて、第2高電圧VMから第1高電圧VHまで変化する。2段目の立ち上げを行うことができる(矢印Y2d)。また、時刻t11d~t14dにおけるパルス電圧PVの立ち下がり時の動作内容は、上述した立ち上がり時の動作内容と同様であるため、説明を省略する。
The operation of the pulse
効果を説明する。正の高電圧で2段階に立ち上がるパルス電圧PVを、絶縁スイッチIS1および絶縁スイッチIS2を用いて生成している。従って、1段目および2段目を制御するクロック信号CK2dおよびCK1dを、共通するロジックレベル(第1基準電圧VSS~第2基準電圧VDD)とすることが可能となる。クロック信号CK1dを異なるロジックレベルにするために、各種の回路を追加する必要がない。パルス電圧生成回路2dの規模を抑制することが可能となる。
Explain the effect. A positive high voltage pulse voltage PV that rises in two stages is generated using the insulation switch IS1 and the insulation switch IS2. Therefore, the clock signals CK2d and CK1d that control the first stage and the second stage can be set to a common logic level (first reference voltage VSS to second reference voltage VDD). There is no need to add various circuits to bring the clock signal CK1d to different logic levels. It is possible to suppress the scale of the pulse
(その他の変形例)
実施例2では、出力電圧V2を1個の第2スイッチSW2で共通制御しているが、この形態に限られない。例えば、出力電圧V1を1個の第1スイッチSW1で共通制御してもよい。そして、3個の第2スイッチSW2A~SW2C、3個の第2出力端子22A~22Cを備えていてもよい。制御回路14からは、第2スイッチSW2A~SW2Cの各々を制御するクロック信号CK2A~CK2Cが出力されていてもよい。第2出力端子22A~22Cの各々からは、出力電圧V2A~V2Cが出力される。負の第2高電圧VLが出力される出力電圧V2A~V2Cのデューティ比を、3個の第2スイッチSW2A~SW2Cを用いて個別制御することができる。
(Other modifications)
In the second embodiment, the output voltage V2 is commonly controlled by one second switch SW2, but the configuration is not limited to this. For example, the output voltage V1 may be commonly controlled by one first switch SW1. It may also have three second switches SW2A to SW2C and three second output terminals 22A to 22C. The
パルス電圧PVの立ち上がりおよび立ち下がりは、2段階に限られず、3段階以上の多段階で行ってもよい。 The rise and fall of the pulse voltage PV are not limited to two steps, and may be performed in multiple steps of three or more steps.
圧電アクチュエータ3は、曲げ型の圧電アクチュエータなど、各種のアクチュエータを使用可能である。
Various actuators such as a bending type piezoelectric actuator can be used as the
(対応関係)
圧電アクチュエータ3は、容量性負荷の一例である。第1基準電圧部位GNDおよび第2基準電圧部位13は、基準電圧部位の一例である。高電圧電源11bは、高電圧生成回路の一例である。
(correspondence relationship)
The
1:圧電アクチュエータ駆動システム 2:パルス電圧生成回路 3:圧電アクチュエータ 11:第1電源 12:第2電源 13:第2基準電圧部位 14:制御回路 GND:第1基準電圧部位 SW1:第1スイッチ SW2:第2スイッチ CK1、CK2:クロック信号 VH:第1高電圧 VL:第2高電圧 V1、V2:出力電圧 PV:パルス電圧 VSS:第1基準電圧 VDD:第2基準電圧 1: Piezoelectric Actuator Drive System 2: Pulse Voltage Generation Circuit 3: Piezoelectric Actuator 11: First Power Supply 12: Second Power Supply 13: Second Reference Voltage Part 14: Control Circuit GND: First Reference Voltage Part SW1: First Switch SW2 : second switch CK1, CK2: clock signal VH: first high voltage VL: second high voltage V1, V2: output voltage PV: pulse voltage VSS: first reference voltage VDD: second reference voltage
Claims (5)
1個の第2出力端子と、
正の第1高電圧を出力する第1電源と、
負の第2高電圧を出力する第2電源と、
N個の前記第1出力端子の各々に備えられているN個の第1スイッチであって、第1基準電圧を出力する第1基準電圧部位と前記第1電源との何れか一方に前記第1出力端子を接続するN個の前記第1スイッチと、
1個の前記第2出力端子に備えられている1個の第2スイッチであって、前記第1基準電圧よりも高く前記第1高電圧よりも低い第2基準電圧を出力する第2基準電圧部位と前記第2電源との何れか一方に前記第2出力端子を接続する1個の前記第2スイッチと、
N個の前記第1スイッチおよび1個の前記第2スイッチの動作を制御する制御回路と、
を備えたパルス電圧生成回路であって、
N個の前記第1出力端子と1個の前記第2出力端子との間には、N個の容量性負荷を接続することが可能に構成されており、
前記制御回路は、
前記第1出力端子および前記第2出力端子から出力されるパルス電圧の立ち上がり時には、N個の前記第1スイッチがN個の前記第1出力端子の各々を前記第1電源に接続するN個の動作の各々、および、1個の前記第2スイッチが前記第2出力端子を前記第2電源に接続する動作が、所定時間以上の差を有して実行されるように制御し、
前記パルス電圧の立ち下がり時には、N個の前記第1スイッチがN個の前記第1出力端子の各々を前記第1基準電圧部位に接続するN個の動作の各々、および、1個の前記第2スイッチが前記第2出力端子を前記第2基準電圧部位に接続する動作が、前記所定時間以上の差を有して実行されるように制御する、
パルス電圧生成回路。 N first output terminals, wherein N is a natural number equal to or greater than 2;
one second output terminal;
a first power supply that outputs a positive first high voltage;
a second power supply that outputs a negative second high voltage;
N first switches provided for each of the N first output terminals, wherein one of a first reference voltage section for outputting a first reference voltage and the first power supply is connected to the first switch. N first switches connecting one output terminal;
A second reference voltage that outputs a second reference voltage that is higher than the first reference voltage and lower than the first high voltage. one second switch that connects the second output terminal to one of the part and the second power supply;
a control circuit that controls operations of the N first switches and the one second switch;
A pulse voltage generation circuit comprising
N capacitive loads can be connected between the N first output terminals and one second output terminal,
The control circuit is
When the pulse voltage output from the first output terminal and the second output terminal rises, the N first switches connect each of the N first output terminals to the first power supply. controlling each of the operations and the operation of connecting the second output terminal by one of the second switches to the second power supply with a difference of at least a predetermined time ;
At the fall of the pulse voltage, each of the N operations in which the N first switches connect each of the N first output terminals to the first reference voltage portion, and one of the first 2 switch is controlled so that the operation of connecting the second output terminal to the second reference voltage part is performed with a difference of the predetermined time or more;
Pulse voltage generation circuit.
N個の第2出力端子であって、前記Nは2以上の自然数である、前記N個の第2出力端子と、
正の第1高電圧を出力する第1電源と、
負の第2高電圧を出力する第2電源と、
1個の前記第1出力端子に備えられている1個の第1スイッチであって、第1基準電圧を出力する第1基準電圧部位と前記第1電源との何れか一方に前記第1出力端子を接続する1個の前記第1スイッチと、
N個の前記第2出力端子の各々に備えられているN個の第2スイッチであって、前記第1基準電圧よりも高く前記第1高電圧よりも低い第2基準電圧を出力する第2基準電圧部位と前記第2電源との何れか一方に前記第2出力端子を接続するN個の前記第2スイッチと、
1個の前記第1スイッチおよびN個の前記第2スイッチの動作を制御する制御回路と、
を備えたパルス電圧生成回路であって、
1個の前記第1出力端子とN個の前記第2出力端子との間には、N個の容量性負荷を接続することが可能に構成されており、
前記制御回路は、
前記第1出力端子および前記第2出力端子から出力されるパルス電圧の立ち上がり時には、1個の前記第1スイッチが前記第1出力端子を前記第1電源に接続する動作、および、N個の前記第2スイッチがN個の前記第2出力端子の各々を前記第2電源に接続するN個の動作の各々が、所定時間以上の差を有して実行されるように制御し、
前記パルス電圧の立ち下がり時には、1個の前記第1スイッチが前記第1出力端子を前記第1基準電圧部位に接続する動作、および、N個の前記第2スイッチがN個の前記第2出力端子の各々を前記第2基準電圧部位に接続するN個の動作の各々が、前記所定時間以上の差を有して実行されるように制御する、
パルス電圧生成回路。 one first output terminal;
N second output terminals, wherein N is a natural number equal to or greater than 2;
a first power supply that outputs a positive first high voltage;
a second power supply that outputs a negative second high voltage;
One first switch provided at one of the first output terminals, wherein the first output is connected to either one of a first reference voltage section for outputting a first reference voltage and the first power supply. one said first switch connecting terminals;
N second switches provided for each of the N second output terminals, the second switch outputting a second reference voltage higher than the first reference voltage and lower than the first high voltage. N second switches connecting the second output terminals to one of a reference voltage part and the second power supply;
a control circuit for controlling the operation of the one first switch and the N second switches;
A pulse voltage generation circuit comprising
N capacitive loads can be connected between the one first output terminal and the N second output terminals,
The control circuit is
When the pulse voltage output from the first output terminal and the second output terminal rises, one of the first switches connects the first output terminal to the first power supply; controlling so that each of the N operations in which the second switch connects each of the N second output terminals to the second power supply is performed with a difference of a predetermined time or longer;
When the pulse voltage falls, one of the first switches connects the first output terminal to the first reference voltage portion, and N of the second switches connect the N of the second outputs. controlling so that each of the N operations for connecting each of the terminals to the second reference voltage portion is performed with a difference of the predetermined time or more;
Pulse voltage generation circuit.
基準電圧が出力される1個の第2出力端子と、
所定電圧の高電圧を生成する高電圧生成回路であって、停止中には前記基準電圧を出力し、動作開始時には所定傾きを有して前記基準電圧から前記所定電圧まで上昇する電圧を出力し、定常動作中には前記所定電圧を出力する前記高電圧生成回路と、
N個の前記第1出力端子の各々に備えられているN個のスイッチであって、前記基準電圧を出力する基準電圧部位と前記高電圧生成回路との何れか一方に前記第1出力端子を接続するN個の前記スイッチと、
N個の前記スイッチの動作を制御する制御回路と、
を備えたパルス電圧生成回路であって、
N個の前記第1出力端子と1個の前記第2出力端子との間には、N個の容量性負荷を接続することが可能に構成されており、
前記第1出力端子および前記第2出力端子から出力されるパルス電圧の立ち上がり時には、
N個の前記スイッチは、前記高電圧生成回路の動作が停止している状態でN個の前記第1出力端子の各々を前記高電圧生成回路に接続するように前記制御回路によって制御され、
前記高電圧生成回路は、前記高電圧生成回路がN個の前記第1出力端子の各々に接続されている状態で動作開始する、
パルス電圧生成回路。 N first output terminals, wherein N is a natural number equal to or greater than 2;
one second output terminal for outputting a reference voltage;
A high voltage generating circuit for generating a predetermined high voltage, which outputs the reference voltage during a stop and outputs a voltage rising from the reference voltage to the predetermined voltage with a predetermined slope when an operation is started. , the high voltage generation circuit that outputs the predetermined voltage during steady operation;
N switches provided for each of the N first output terminals, wherein the first output terminal is connected to either one of a reference voltage section for outputting the reference voltage and the high voltage generation circuit. N said switches to connect;
a control circuit for controlling the operation of the N switches;
A pulse voltage generation circuit comprising
N capacitive loads can be connected between the N first output terminals and one second output terminal,
When the pulse voltage output from the first output terminal and the second output terminal rises,
the N switches are controlled by the control circuit to connect each of the N first output terminals to the high voltage generation circuit while the high voltage generation circuit is inactive;
The high voltage generation circuit starts operating in a state in which the high voltage generation circuit is connected to each of the N first output terminals.
Pulse voltage generation circuit.
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