JP7224387B2 - amplifier circuit - Google Patents
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Description
本発明は、増幅回路に関し、特に入力端子に入力された信号を増幅して出力端子に出力する増幅回路に関する。 The present invention relates to an amplifier circuit, and more particularly to an amplifier circuit that amplifies a signal input to an input terminal and outputs the amplified signal to an output terminal.
電子回路において、出力インピーダンスが低く、出力負荷の駆動力が大きい増幅回路が要求されている。このような増幅回路として、例えばスーパーソースフォロワ（Super Source Follower、ＳＳＦ）が知られている。ＳＳＦ回路は、インバーテッドダーリントン回路において、バイポーラトランジスタ（Bipolar Junction Transistor、ＢＪＴ）を電界効果トランジスタ（Field Effect Transistor、ＦＥＴ）に置き換えたものである。 2. Description of the Related Art In electronic circuits, there is a demand for amplifier circuits with low output impedance and high output load driving power. As such an amplifier circuit, for example, a super source follower (SSF) is known. The SSF circuit is obtained by replacing the bipolar junction transistor (BJT) with a field effect transistor (FET) in the inverted Darlington circuit.
特許文献１は、入力トランジスタと、電流源負荷トランジスタと、ＰＭＯＳで構成された電流源トランジスタと、ＰＭＯＳで構成されたフィードバックトランジスタと、により構成されたＳＳＦ回路を開示している。また、特許文献２は、従来技術よりもさらに低出力インピーダンスのＡＢ級ＳＳＦを開示している。
しかしながら、ＳＳＦ回路などの大駆動力の増幅回路では、出力波形の立上及び立下に大きなオーバシュート及びアンダシュートが発生し、立上セトリング時間及び立下セトリング時間が長くなる。本発明は、このような課題を解決するためになされたものであり、立上セトリング時間及び立下セトリング時間を短縮することができる増幅回路を得ることを目的とする。 However, in an amplifier circuit with a large driving power such as an SSF circuit, large overshoots and undershoots occur at the rising and falling edges of the output waveform, resulting in long rising settling times and falling settling times. SUMMARY OF THE INVENTION It is an object of the present invention to provide an amplifier circuit capable of shortening the rise settling time and the fall settling time.
本発明の一態様は、入力端子に入力された信号を増幅して出力端子に出力する増幅回路を提供する。増幅回路は、第１導電型の第１トランジスタと、第１導電型と異なる第２導電型の第２トランジスタと、第３導電型の電界効果トランジスタである第３トランジスタと、第１導電型と異なる第４導電型の電界効果トランジスタである第４トランジスタと、を備える。第１トランジスタは、制御端子と、第１電位に接続された第１端子と、出力端子に接続された第２端子と、を有する。第２トランジスタは、入力端子に接続された制御端子と、出力端子に接続された第１端子と、第１トランジスタの制御端子に接続された第２端子と、を有する。第３トランジスタは、第１固定電位に接続されたゲートと、第２電位に接続されたソースと、出力端子に接続されたドレインと、を有する。第４トランジスタは、第１トランジスタの制御端子に接続されたゲートと、第２電位に接続されたソースと、出力端子に接続されたドレインと、を有する。 One embodiment of the present invention provides an amplifier circuit that amplifies a signal input to an input terminal and outputs the signal to an output terminal. The amplifier circuit includes a first transistor of the first conductivity type, a second transistor of the second conductivity type different from the first conductivity type, a third transistor that is a field effect transistor of the third conductivity type, and the first conductivity type. and a fourth transistor, which is a field effect transistor of a different fourth conductivity type. The first transistor has a control terminal, a first terminal connected to a first potential, and a second terminal connected to the output terminal. A second transistor has a control terminal connected to the input terminal, a first terminal connected to the output terminal, and a second terminal connected to the control terminal of the first transistor. A third transistor has a gate connected to the first fixed potential, a source connected to the second potential, and a drain connected to the output terminal. A fourth transistor has a gate connected to the control terminal of the first transistor, a source connected to the second potential, and a drain connected to the output terminal.
本発明の他の態様は、入力端子に入力された信号を増幅して出力端子に出力する増幅回路を提供する。増幅回路は、第１導電型の第１電界効果トランジスタと、第１導電型と異なる第２導電型の第２電界効果トランジスタと、第２導電型の第３電界効果トランジスタと、第１導電型の第４電界効果トランジスタと、を備える。第１電界効果トランジスタは、ゲートと、第１電位に接続されたソースと、出力端子に接続されたドレインと、を有する。第２電界効果トランジスタは、入力端子に接続されたゲートと、出力端子に接続されたソースと、第１電界効果トランジスタのゲートに接続されたドレインと、を有する。第３電界効果トランジスタは、第１固定電位に接続されたゲートと、第２電位に接続されたソースと、出力端子に接続されたドレインと、を有する。第４電界効果トランジスタは、第１トランジスタの制御端子に接続されたゲートと、第２電位に接続されたソースと、出力端子に接続されたドレインと、を有する。 Another aspect of the present invention provides an amplifier circuit that amplifies a signal input to an input terminal and outputs the signal to an output terminal. The amplifier circuit includes a first conductivity type first field effect transistor, a second conductivity type second field effect transistor different from the first conductivity type, a second conductivity type third field effect transistor, and a first conductivity type and a fourth field effect transistor of A first field effect transistor has a gate, a source connected to a first potential, and a drain connected to the output terminal. A second field effect transistor has a gate connected to the input terminal, a source connected to the output terminal, and a drain connected to the gate of the first field effect transistor. A third field effect transistor has a gate connected to the first fixed potential, a source connected to the second potential, and a drain connected to the output terminal. A fourth field effect transistor has a gate connected to the control terminal of the first transistor, a source connected to the second potential, and a drain connected to the output terminal.
本発明の更に他の態様は、入力端子に入力された信号を増幅して出力端子に出力する増幅回路を提供する。増幅回路は、第１導電型の第１トランジスタと、第１導電型と異なる第２導電型の第２トランジスタと、第３導電型の電界効果トランジスタである第３トランジスタと、ＲＣ回路と、を備える。第１トランジスタは、制御端子と、第１電位に接続された第１端子と、出力端子に接続された第２端子と、を有する。第２トランジスタは、入力端子に接続された制御端子と、出力端子に接続された第１端子と、第１トランジスタの制御端子に接続された第２端子と、を有する。第３トランジスタは、第１固定電位に接続されたゲートと、第２電位に接続されたソースと、出力端子に接続されたドレインと、を有する。ＲＣ回路は、出力端子、入力端子、及び第１電位のうちのいずれかと、第２トランジスタの第２端子と、の間に直列に接続される。 Yet another aspect of the present invention provides an amplifier circuit that amplifies a signal input to an input terminal and outputs the signal to an output terminal. The amplifier circuit includes a first transistor of a first conductivity type, a second transistor of a second conductivity type different from the first conductivity type, a third transistor that is a field effect transistor of a third conductivity type, and an RC circuit. Prepare. The first transistor has a control terminal, a first terminal connected to a first potential, and a second terminal connected to the output terminal. A second transistor has a control terminal connected to the input terminal, a first terminal connected to the output terminal, and a second terminal connected to the control terminal of the first transistor. A third transistor has a gate connected to the first fixed potential, a source connected to the second potential, and a drain connected to the output terminal. An RC circuit is connected in series between one of the output terminal, the input terminal and the first potential and the second terminal of the second transistor.
本発明の増幅回路により、立上セトリング時間及び立下セトリング時間を短縮することができる。 The amplifier circuit of the present invention can shorten the rising settling time and the falling settling time.
本発明の実施の形態に係る増幅回路について、図面を参照しながら以下に説明する。各実施の形態において、同一又は同様の構成部分については同じ符号を付して、説明を省略する。また、以下の説明が不必要に冗長になるのを避け、当業者の理解を容易にするため、既によく知られた事項の詳細説明及び実質的に同一の構成に対する重複説明を省略する場合がある。また、以下の説明及び図面の内容は、特許請求の範囲に記載の主題を限定することを意図するものではない。各実施の形態で説明した各構成要素を組み合わせて、新たな実施の形態とすることもできる。 An amplifier circuit according to an embodiment of the present invention will be described below with reference to the drawings. In each embodiment, the same or similar components are denoted by the same reference numerals, and descriptions thereof are omitted. In addition, in order to avoid unnecessary redundancy in the following description and facilitate the understanding of those skilled in the art, detailed descriptions of well-known matters and redundant descriptions of substantially the same configurations may be omitted. be. Also, the following description and the content of the drawings are not intended to limit the subject matter recited in the claims. A new embodiment can be obtained by combining each component described in each embodiment.
実施の形態１．
［１－１．構成］
図１Ａは、本発明の実施の形態１に係る増幅回路１００の構成を示す図である。増幅回路１００は、ソースフォロワ回路の一形態である。増幅回路１００は、例えばイメージセンサを駆動する電子回路に採用可能である。
[1-1. composition]
FIG. 1A is a diagram showing a configuration of
増幅回路１００は、駆動Ｎ型ＦＥＴ１０１、負荷ＦＥＴ１０２、電流源ＦＥＴ１０３、帰還Ｐ型ＦＥＴ１０４及び帰還Ｎ型ＦＥＴ１０５を備える。駆動Ｎ型ＦＥＴ１０１、負荷ＦＥＴ１０２及び帰還Ｎ型ＦＥＴ１０５は、Ｎ型ＦＥＴで構成されている。電流源ＦＥＴ１０３及び帰還Ｐ型ＦＥＴ１０４は、Ｐ型ＦＥＴで構成されている。
The
ここで、ＦＥＴの導電型を表す「Ｎ型」及び「Ｐ型」は、本発明の「第１導電型」、「第２導電型」、「第３導電型」、及び「第４導電型」の一例である。第１導電型がＮ型であり、第２導電型がＰ型であってもよいし、その逆であってもよい。また、第３導電型がＮ型であり、第４導電型がＰ型であってもよいし、その逆であってもよい。このように、第１導電型がＮ型であり、第４導電型がＰ型であってもよいし、その逆であってもよい。 Here, the “N type” and “P type” representing the conductivity type of the FET are the “first conductivity type”, “second conductivity type”, “third conductivity type” and “fourth conductivity type” of the present invention. is an example of The first conductivity type may be N type and the second conductivity type may be P type, or vice versa. Also, the third conductivity type may be the N type and the fourth conductivity type may be the P type, or vice versa. Thus, the first conductivity type may be N-type and the fourth conductivity type may be P-type, or vice versa.
負荷ＦＥＴ１０２のソースはＧＮＤに接続され、ドレインは駆動Ｎ型ＦＥＴ１０１のソースに接続されている。電流源ＦＥＴ１０３のドレインは駆動Ｎ型ＦＥＴ１０１のドレインに接続され、電流源ＦＥＴ１０３のソースは電源に接続されている。すなわち、電流源ＦＥＴ１０３と、駆動Ｎ型ＦＥＴ１０１と、負荷ＦＥＴ１０２とは、電源－ＧＮＤ間に直列に配置されている。
The
なお、上記の「電源」は電源端子又は電源電位を表し、「ＧＮＤ」は接地電位を表す。「電源」及び「ＧＮＤ」は、本発明の「第１電位」及び「第２電位」の一例である。第１電位が電源であり、第２電位がＧＮＤであってもよいし、その逆であってもよい。 The above "power supply" represents a power supply terminal or power supply potential, and "GND" represents a ground potential. "Power supply" and "GND" are examples of "first potential" and "second potential" in the present invention. The first potential may be the power supply and the second potential may be GND, or vice versa.
駆動Ｎ型ＦＥＴ１０１のゲートには、増幅回路１００の入力端子ＩＮが接続されている。負荷ＦＥＴ１０２のゲートには、固定電位Ｖ１が入力される。これにより、負荷ＦＥＴ１０２は定電流源として機能する。
An input terminal IN of the
なお、ＦＥＴの「ゲート」、「ソース」、及び「ドレイン」は、それぞれ本発明の「制御端子」、「第１端子」、及び「第２端子」の一例である。 The "gate", "source" and "drain" of the FET are examples of the "control terminal", "first terminal" and "second terminal" in the present invention, respectively.
駆動Ｎ型ＦＥＴ１０１のソースと負荷ＦＥＴ１０２のドレインとの接続点は、出力端子ＯＵＴに接続されている。
A connection point between the source of the drive N-
帰還Ｐ型ＦＥＴ１０４のソースは電源に接続され、ドレインは帰還Ｎ型ＦＥＴ１０５のドレインに接続されている。帰還Ｎ型ＦＥＴ１０５のソースは、ＧＮＤに接続されている。帰還Ｐ型ＦＥＴ１０４及び帰還Ｎ型ＦＥＴ１０５のゲートは、共に、電流源ＦＥＴ１０３のドレインと駆動Ｎ型ＦＥＴ１０１のドレインとの接続点に接続されている。
The source of feedback P-
帰還Ｐ型ＦＥＴ１０４のドレインと帰還Ｎ型ＦＥＴ１０５のドレインとの接続点は、出力端子ＯＵＴに接続されている。
A connection point between the drain of the feedback P-
［１－２．小信号動作］
増幅回路１００の小信号動作を、従来のソースフォロワ回路及びＳＳＦ回路の小信号動作と比較しながら説明する。
[1-2. Small signal operation]
The small signal operation of the
図２は、従来のソースフォロワ回路１１０の構成を示す図である。図２では、負荷ＦＥＴ１０２のソースはＧＮＤに接続され、ドレインは駆動Ｎ型ＦＥＴ１０１のソースに接続されている。駆動Ｎ型ＦＥＴ１０１のドレインは電源に接続されている。すなわち、駆動Ｎ型ＦＥＴ１０１と、負荷ＦＥＴ１０２とは、電源－ＧＮＤ間に直列に配置されている。駆動Ｎ型ＦＥＴ１０１のソースと負荷ＦＥＴ１０２のドレインとの接続点は、出力端子ＯＵＴに接続されている。負荷ＦＥＴ１０２のゲートは固定電位Ｖ１に接続され、負荷ＦＥＴ１０２は定電流源として機能する。図１Ａの増幅回路１００と比較すると、ソースフォロワ回路１１０は、増幅回路１００から電流源ＦＥＴ１０３、帰還Ｐ型ＦＥＴ１０４及び帰還Ｎ型ＦＥＴ１０５を省いた構成を有する。
FIG. 2 is a diagram showing the configuration of a conventional
図３は、図２のソースフォロワ回路１１０の小信号等価回路を示す図である。ソースフォロワ回路１１０の出力抵抗は、次の式（１）で表される。
FIG. 3 is a diagram showing a small signal equivalent circuit of the
チャネル長変調が無い理想的なＦＥＴでは、ｒｌｎ→∞、ｇｍｄｎ＞＞１であるから、式（１）は、次の式（３）のように近似できる。 In an ideal FET without channel length modulation, r ln →∞, gm dn >>1, so Equation (1) can be approximated by Equation (3) below.
図４は、ＳＳＦ回路１２０の構成を示す図である。図４のＳＳＦ回路１２０は、図３のソースフォロワ回路１１０に電流源ＦＥＴ１０３及び帰還Ｐ型ＦＥＴ１０４を追加した構成を有する。図１Ａの増幅回路１００と比較すると、図４のＳＳＦ回路１２０は、増幅回路１００から帰還Ｎ型ＦＥＴ１０５を省いた構成を有する。
FIG. 4 is a diagram showing the configuration of the
図５は、図４のＳＳＦ回路１２０の小信号等価回路を示す図である。駆動Ｎ型ＦＥＴ１０１のドレイン及び出力端子におけるキルヒホッフの電流則から、次の式（４）及び式（５）が成り立つ。
FIG. 5 is a diagram showing a small signal equivalent circuit of the
Ｖｉｎ＝０とすると、式（４）及び式（５）から、出力抵抗を次の式（６）のように算出できる。 Assuming that V in =0, the output resistance can be calculated as in the following equation (6) from equations (4) and (5).
チャネル長変調が無い理想的なＦＥＴでは、ｒｌｎ→∞、ｒｃｐ→∞、ｇｍｄｎｒｄｎ＞＞１、及びｇｍｆｂｐｒｆｂｐ＞＞１であるから、式（６）は、次の式（７）のように近似できる。 For an ideal FET without channel length modulation, r ln →∞, r cp →∞, gm dn r dn >>1, and gm fbp r fbp >>1, so equation (6) becomes It can be approximated as in (7).
式（７）を式（３）と比較すると、ＳＳＦ回路１２０では、出力抵抗がソースフォロワ回路１１０の１／ｒｄｎｇｍｆｂｐ倍に低減することがわかる。このため、ＳＳＦ回路１２０における出力負荷の駆動力は、ソースフォロワ回路１１０に比べて高い。
Comparing equation (7) with equation (3), it can be seen that the
図４に戻り、ＳＳＦ回路１２０の小信号動作について説明する。
Returning to FIG. 4, the small signal operation of the
入力端子の電圧が上昇すると、駆動Ｎ型ＦＥＴ１０１のゲート電圧が上昇するため、駆動Ｎ型ＦＥＴ１０１のソース－ドレイン間電流が増加する。その結果、駆動Ｎ型ＦＥＴ１０１のソース電圧が上昇し、かつドレイン電圧が下降する。出力端子は駆動Ｎ型ＦＥＴ１０１のソースに接続されているから、駆動Ｎ型ＦＥＴ１０１のソース電圧の上昇とは、すなわち出力端子の電圧の上昇である。
When the voltage of the input terminal rises, the gate voltage of the drive N-
同時に、駆動Ｎ型ＦＥＴ１０１のドレイン電圧が下降することによって、帰還Ｐ型ＦＥＴ１０４のゲート電圧が下降してソース－ドレイン間電流が増加する。ここで、負荷ＦＥＴ１０２は定電流源であるから、出力端子におけるキルヒホッフの電流則により、駆動Ｎ型ＦＥＴ１０１のソース－ドレイン間電流が減少に転じる。これにより、駆動Ｎ型ＦＥＴ１０１のソース電圧の上昇及びドレイン電圧の下降が抑制される。駆動Ｎ型ＦＥＴ１０１のソース電圧の上昇の抑制とは、すなわち出力端子の電圧上昇の抑制である。
At the same time, as the drain voltage of the drive N-
逆に、入力端子の電圧が下降すると、駆動Ｎ型ＦＥＴ１０１のゲート電圧が下降するため、駆動Ｎ型ＦＥＴ１０１のソース－ドレイン間電流が減少する。その結果、駆動Ｎ型ＦＥＴ１０１のソース電圧が下降し、かつドレイン電圧が上昇する。駆動Ｎ型ＦＥＴ１０１のソース電圧の下降とは、すなわち出力端子の電圧の下降である。同時に、駆動Ｎ型ＦＥＴ１０１のドレイン電圧の上昇によって、帰還Ｐ型ＦＥＴ１０４のゲート電圧が上昇してソース－ドレイン間電流が減少する。負荷ＦＥＴ１０２は定電流源であるから、出力端子におけるキルヒホッフの電流則により、駆動Ｎ型ＦＥＴ１０１のソース－ドレイン間電流が増加に転じる。これにより、駆動Ｎ型ＦＥＴ１０１のソース電圧の下降及びドレイン電圧の上昇が抑制される。駆動Ｎ型ＦＥＴ１０１のソース電圧下降の抑制とは、すなわち出力端子の電圧下降の抑制である。
Conversely, when the voltage of the input terminal drops, the gate voltage of the drive N-
以上のことから、ＳＳＦ回路１２０では、ソースフォロワ回路１１０に比べて、出力変動が過渡状態から定常状態へ速やかに移行する。
As described above, in the
次に、ＳＳＦ回路１２０の駆動方法を説明する。
Next, a method of driving the
負荷ＦＥＴ１０２のソースに接地電位を印加し、電流源ＦＥＴ１０３のソース及び帰還Ｐ型ＦＥＴ１０４のソースに電源電位Ｖｄｄを印加する。負荷ＦＥＴ１０２のゲートに固定電位Ｖ１を印加することにより飽和領域で動作させて定電流源とし、電流源ＦＥＴ１０３のゲートに固定電位Ｖ２を印加することにより飽和領域で動作させて定電流源とする。ただし、Ｖｄｄ＞Ｖ２＞Ｖ１＞接地電位（ＧＮＤ）の関係が満たされるものとする。この状態で入力端子に入力信号を入力し、駆動Ｎ型ＦＥＴ１０１のソースに接続された出力端子から出力信号を出力する。
A ground potential is applied to the source of the
次に、本実施の形態に係る増幅回路１００の小信号動作について説明する。図６は、図１Ａの増幅回路１００の小信号等価回路を示す図である。駆動Ｎ型ＦＥＴ１０１のドレイン及び出力端子におけるキルヒホッフの電流則から、式（４）及び次の式（８）が成り立つ。
Next, the small signal operation of the
Ｖｉｎ＝０とすると、式（４）及び式（８）から、出力抵抗を次の式（９）のように算出できる。 Assuming that V in =0, the output resistance can be calculated as in the following equation (9) from equations (4) and (8).
チャネル長変調が無い理想的なＦＥＴでは、ｒｌｎ→∞、ｒｃｐ→∞、ｇｍｄｎｒｄｎ＞＞１、ｇｍｆｂｐｒｆｂｐ＞＞１、及びｇｍｆｂｎｒｆｂｎ＞＞１であるから、式（９）は、次の式（１０）のように近似できる。 For an ideal FET without channel length modulation, r ln →∞, r cp →∞, gm dn r dn >>1, gm fbp r fbp >>1, and gm fbn r fbn >>1, so the equation (9) can be approximated by the following equation (10).
式（１０）を式（７）と比較すると、増幅回路１００では、出力抵抗がＳＳＦ回路１２０のｇｍｆｂｐ／（ｇｍｆｂｎ＋ｇｍｆｂｐ）倍に低減することがわかる。このため、増幅回路１００における出力負荷の駆動力は、ＳＳＦ回路１２０に比べて高い。
Comparing equation (10) with equation (7), it can be seen that the
図１Ａに戻り、増幅回路１００の小信号動作について説明する。
Returning to FIG. 1A, the small signal operation of the
入力端子の電圧が上昇すると、駆動Ｎ型ＦＥＴ１０１のゲート電圧が上昇するため、駆動Ｎ型ＦＥＴ１０１のソース－ドレイン間電流が増加する。その結果、駆動Ｎ型ＦＥＴ１０１のソース電圧が上昇し、かつドレイン電圧が下降する。駆動Ｎ型ＦＥＴ１０１のソース電圧の上昇とは、すなわち出力端子の電圧の上昇である。同時に、駆動Ｎ型ＦＥＴ１０１のドレイン電圧が下降することによって、帰還Ｐ型ＦＥＴ１０４のゲート電圧が下降してソース－ドレイン間電流が増加し、かつ、帰還Ｎ型ＦＥＴ１０５のゲート電圧が下降してソース－ドレイン間電流が減少する。ここで、負荷ＦＥＴ１０２は定電流源であるから、出力端子におけるキルヒホッフの電流則により、駆動Ｎ型ＦＥＴ１０１のソース－ドレイン間電流が減少に転じる。これにより、駆動Ｎ型ＦＥＴ１０１のソース電圧の上昇及びドレイン電圧の下降が抑制される。駆動Ｎ型ＦＥＴ１０１のソース電圧の上昇の抑制とは、すなわち出力端子の電圧上昇の抑制である。
When the voltage of the input terminal rises, the gate voltage of the drive N-
逆に、入力端子の電圧が下降すると、駆動Ｎ型ＦＥＴ１０１のゲート電圧が下降するため、駆動Ｎ型ＦＥＴ１０１のソース－ドレイン間電流が減少する。その結果、駆動Ｎ型ＦＥＴ１０１のソース電圧が下降し、かつドレイン電圧が上昇する。駆動Ｎ型ＦＥＴ１０１のソース電圧の下降とは、すなわち出力端子の電圧の下降である。同時に、駆動Ｎ型ＦＥＴ１０１のドレイン電圧の上昇によって、帰還Ｐ型ＦＥＴ１０４のゲート電圧が上昇してソース－ドレイン間電流が減少し、かつ、帰還Ｎ型ＦＥＴ１０５のゲート電圧が上昇してソース－ドレイン間電流が増加する。負荷ＦＥＴ１０２は定電流源であるから、出力端子におけるキルヒホッフの電流則により、駆動Ｎ型ＦＥＴ１０１のソース－ドレイン間電流が増加に転じる。これにより、駆動Ｎ型ＦＥＴ１０１のソース電圧の下降及びドレイン電圧の上昇が抑制される。駆動Ｎ型ＦＥＴ１０１のソース電圧下降の抑制とは、すなわち出力端子の電圧下降の抑制である。
Conversely, when the voltage of the input terminal drops, the gate voltage of the drive N-
以上から、増幅回路１００では、ＳＳＦ回路１２０に比べて、帰還Ｎ型ＦＥＴ１０５が追加されたため出力帰還速度が大きくなり、出力変動が過渡状態から定常状態へ速やかに移行する。特に、出力波形の立上時よりも立下時において、出力帰還速度が速くなる。そのため、増幅回路１００の出力波形において、立上及び立下は急峻となる一方で、立上及び立下のオーバシュート及びアンダシュートは抑制され、出力波形の発振も抑制される。その結果、図７に示した増幅回路１００の出力波形の立上時間ｔｒ及び立下時間ｔｆが短縮し、より高速なクロック信号を伝達可能な増幅回路を得ることができる。また、立上セトリング時間ｔｓｒ及び立下セトリング時間ｔｓｆが短縮し、より大きな出力負荷を駆動できる増幅回路を得ることができる。
As described above, since the feedback N-
次に、増幅回路１００の駆動方法を説明する。
Next, a method of driving the
負荷ＦＥＴ１０２のソース及び帰還Ｎ型ＦＥＴ１０５のソースに接地電位を印加し、電流源ＦＥＴ１０３のソース及び帰還Ｐ型ＦＥＴ１０４のソースに電源電位Ｖｄｄを印加する。負荷ＦＥＴ１０２のゲートに固定電位Ｖ１を印加することにより飽和領域で動作させて定電流源とし、電流源ＦＥＴ１０３のゲートに固定電位Ｖ２を印加することにより飽和領域で動作させて定電流源とする。ただし、Ｖｄｄ＞Ｖ２＞Ｖ１＞接地電位（ＧＮＤ）の関係が満たされるものとする。この状態で入力端子に入力信号を入力し、駆動Ｎ型ＦＥＴ１０１のソースに接続された出力端子から出力信号を出力する。
A ground potential is applied to the source of the
［１－３．大信号動作］
特許文献２（国際公開第２０１９－１０７０８４号）に開示されているような従来の増幅回路は、通常のＳＳＦに比べて出力インピーダンスが低いため、駆動力が高く、高速な信号の伝達や大きな外部負荷の駆動に適している。また、後段回路とのインピーダンス整合が容易である。さらに、出力信号の波形において、立上及び立下が急峻なため立上及び立下時間が短く、逆に立上及び立下にオーバ及びアンダシュートが発生しにくいためセトリング時間が短く、又は発振によるリンギングが生じにくい。
[1-3. Large signal operation]
A conventional amplifier circuit such as that disclosed in Patent Document 2 (International Publication No. 2019-107084) has a lower output impedance than a normal SSF, so it has a high driving power, high-speed signal transmission, and large external power. Suitable for driving loads. Also, impedance matching with the subsequent circuit is easy. Furthermore, in the waveform of the output signal, the rising and falling edges are steep, so the rise and fall times are short. ringing is less likely to occur due to
しかしながら、従来の増幅回路では、設計条件が最適化されていないため、出力波形の立上／立下特性が非対称であって最短ではなく、消費電力が大きく、ホットキャリア発生が多い、という課題がある。本発明の実施の形態１に係る増幅回路１００は、回路の定常動作Ｉｏｕｔ＝０時の大信号解析を行い、設計条件を最適化した増幅回路を提供することを目的とする。
However, since the design conditions of conventional amplifier circuits have not been optimized, the rising/falling characteristics of the output waveform are asymmetrical and not the shortest, resulting in high power consumption and frequent hot carrier generation. be. An object of the
増幅回路１００の大信号動作を、従来のソースフォロワ回路及びＳＳＦ回路の大信号動作と比較しながら説明する。ここでは簡単のため、チャネル長変調効果及び基板バイアス効果は考慮しない。また、駆動Ｎ型ＦＥＴ１０１、負荷ＦＥＴ１０２、及び帰還Ｎ型ＦＥＴ１０５のそれぞれのしきい値電圧Ｖｔｈｄｎ，Ｖｔｈｌｎ，Ｖｔｈｆｂｎは正値とし、それぞれの利得係数βｄｎ，βｌｎ，βｆｂｎは正値とする。電流源ＦＥＴ１０３及び帰還Ｐ型ＦＥＴ１０４のそれぞれのしきい値電圧Ｖｔｈｃｐ，Ｖｔｈｆｂｐは負値とし、それぞれの利得係数βｃｐ，βｆｂｐは正値とする。
The large-signal operation of the
従来のソースフォロワ回路１１０の構成を示す図２において、駆動Ｎ型ＦＥＴ１０１のゲート－ソース間電圧はＶｇｓｄｎ＝Ｖｉｎ－Ｖｏｕｔであり、負荷ＦＥＴ１０２のゲート－ソース間電圧はＶｇｓｌｎ＝Ｖ１である。したがって、βｘ＝μｘＣｘＷｘ／Ｌｘとすると、飽和領域で動作する時の駆動Ｎ型ＦＥＴ１０１及び負荷ＦＥＴ１０２のそれぞれのドレイン－ソース間電流Ｉｄｓｄｎ，Ｉｄｓｌｎは、以下の式（１０１），式（１０２）で表される。
In FIG. 2 showing the configuration of the conventional
図２においてＩｄｓｄｎ＝Ｉｄｓｌｎであるから、ＶｏｕｔとＶｉｎの関係式は、次の式（１０３）のようになる。 Since Ids dn =Ids ln in FIG. 2, the relational expression between Vout and Vin is given by the following expression (103).
この式から、Ｖｏｕｔ≠Ｖｉｎであり、次の式（１０４）で表されるオフセット電圧Ｖｏｓが存在することがわかる。 From this equation, it can be seen that Vout≠Vin and that there is an offset voltage Vos represented by the following equation (104).
ＳＳＦ回路１２０の構成を示す図４において、電流源ＦＥＴ１０３のゲート－ソース間電圧はＶｇｓｃｐ＝Ｖ２－Ｖｄｄ－Ｖｔｈｃｐであり、帰還Ｐ型ＦＥＴ１０４のゲート－ソース間電圧はＶｇｓｆｂｐ＝Ｖｉｎ－Ｖｏｕｔである。したがって、飽和領域で動作する時の電流源ＦＥＴ１０３及び帰還Ｐ型ＦＥＴ１０４のそれぞれのドレイン－ソース間電流Ｉｄｓｃｐ，Ｉｄｓｆｂｐは、以下の式（１０５），式（１０６）で表される。
In FIG. 4 showing the configuration of the
図４では、Ｉｄｓｄｎ＝－Ｉｄｓｃｐであるから、ＶｏｕｔとＶｉｎの関係式は、次の式（１０７）のようになる。 In FIG. 4, since Ids dn =-Ids cp , the relational expression between Vout and Vin is given by the following expression (107).
この式から、Ｖｏｕｔ≠Ｖｉｎであり、次の式（１０８）で表されるオフセット電圧Ｖｏｓが存在することがわかる。 From this equation, it can be seen that Vout≠Vin and that there is an offset voltage Vos represented by the following equation (108).
本発明の実施の形態１に係る増幅回路１００の構成を示す図１Ａにおいて、帰還Ｎ型ＦＥＴ１０５のゲート－ソース間電圧はＶＡ－Ｖｔｈｆｂｎであるから、帰還Ｎ型ＦＥＴ１０５が飽和領域で動作する時のドレイン－ソース間電流Ｉｄｓｆｂｎは、次の式（１０９）で表される。
In FIG. 1A showing the configuration of the
図１ＡにおいてＩｄｓｄｎ＝－Ｉｄｓｃｐであるから、ＶｏｕｔとＶｉｎの関係式は、次の式（１１０）のようになる。 Since Ids dn =-Ids cp in FIG. 1A, the relational expression between Vout and Vin is given by the following expression (110).
この式から、Ｖｏｕｔ≠Ｖｉｎであり、次の式（１１１）で表されるオフセット電圧Ｖｏｓが存在することがわかる。 From this equation, it can be seen that Vout≠Vin and that there is an offset voltage Vos represented by the following equation (111).
図１Ａにおいて、駆動Ｎ型ＦＥＴ１０１のソース及び負荷ＦＥＴ１０２のドレインと、帰還Ｐ型ＦＥＴ１０４のドレイン及び帰還Ｎ型ＦＥＴ１０５のドレインとの間に流れる電流をＩ０とする。また、出力端子ＯＵＴに出入りする電流をＩｏｕｔとする。増幅回路１００が過渡状態で動作しているときはＩｏｕｔ≠０であるが、定常状態で動作しているときはＩｏｕｔ＝０である。
In FIG. 1A, the current flowing between the source of the drive N-
本実施の形態における増幅回路１００は、従来のＳＳＦ回路１２０と異なり、定常状態（Ｉｏｕｔ＝０）においてＩ０＝０であることを特徴とする。あるいは、増幅回路１００は、定常状態（Ｉｏｕｔ＝０）においてＩ０が－１μＡ≦Ｉ０≦＋１μＡを満たすことを特徴とする。これに対して、従来のＳＳＦ回路１２０では、定常状態（Ｉｏｕｔ＝０）及び過渡状態（Ｉｏｕｔ≠０）のいずれにおいてもＩ０≠０である。ここで、式（１０２）及び式（１０５）にチャネル長変調効果を入れると、それぞれ次の式（１１２）及び式（１１３）となる。
Unlike the
Ｉ０＝０のとき、駆動Ｎ型ＦＥＴ１０１、負荷ＦＥＴ１０２、及び電流源ＦＥＴ１０３の電流は帰還Ｐ型ＦＥＴ１０４及び帰還Ｎ型ＦＥＴ１０５との間で出入りしないから、Ｉｄｓｌｎ＝－Ｉｄｓｃｐとなり、負荷ＦＥＴ１０２のゲート電圧Ｖ１と電流源ＦＥＴ１０３のゲート電圧Ｖ２との間には、次の式（１１４）の関係が成り立つ。
When I0=0, the currents in the drive N-
特に、チャネル長変調効果が無い場合、すなわちλｌｎ＝λｃｐ＝０の場合、Ｖ１とＶ２との間には、次の式（１１５）の関係が成り立つ。 In particular, when there is no channel length modulation effect, that is, when λ ln =λ cp =0, the following equation (115) holds between V1 and V2.
特に、Ｖｔｈｌｎ＝－Ｖｔｈｃｐ、かつβｌｎ＝βｃｐのとき、Ｖ１とＶ２の関係式は次の式（１１６）となる。
Ｖ１＋Ｖ２＝Ｖｄｄ …（１１６）
In particular, when Vth ln =-Vth cp and β ln =β cp , the relational expression between V1 and V2 is the following expression (116).
V1+V2=Vdd (116)
同様に、Ｉ０＝０のとき、帰還Ｐ型ＦＥＴ１０４及び帰還Ｎ型ＦＥＴ１０５の電流は駆動Ｎ型ＦＥＴ１０１、負荷ＦＥＴ１０２、及び電流源ＦＥＴ１０３との間で出入りしないから、ＣＭＯＳインバータの定常状態と同様に－Ｉｄｓｆｂｐ＝Ｉｄｓｆｂｎとなる。したがって、しきい値電圧ＶｔｈｆｂｐとＶｔｈｆｂｎとの間、及び利得係数βｆｂｐとβｆｂｎとの間には次の関係式（１１７）が成り立つ。
－Ｖｔｈｆｂｐ＝Ｖｔｈｆｂｎ かつ βｆｂｐ＝βｆｂｎ …（１１７）
Similarly, when I0 = 0, feedback P-
−Vth fbp =Vth fbn and β fbp =β fbn (117)
よって、理論上は式（１１５）及び式（１１７）が満たされる時にＩ０＝０となるが、実際の回路では製造ばらつきがあるため、Ｉ０＝０から若干ずれることがある。その場合、以下に述べる方法でＶ１又はＶ２を調整してＩ０＝０とすることができる。 Therefore, theoretically, I0=0 when equations (115) and (117) are satisfied, but in actual circuits there are manufacturing variations, so I0=0 may deviate slightly. In that case, V1 or V2 can be adjusted so that I0=0 by the method described below.
図１Ｂは、本発明の実施の形態１の第１変形例に係る増幅回路１５０の構成を示す図である。増幅回路１５０は、増幅回路１００と比較して、駆動Ｎ型ＦＥＴ１０１のソース及び負荷ＦＥＴ１０２のドレイン（図示のノードＸ）と、帰還Ｐ型ＦＥＴ１０４のドレイン及び帰還Ｎ型ＦＥＴ１０５のドレイン（出力端子ＯＵＴ）との間が接続されていない。増幅回路１５０のノードＸと出力端子ＯＵＴとの間に差動増幅器又は検流計を接続したものは、ホイートストンブリッジとなる。このホイートストンブリッジにおいて、Ｉ０＝０とするためには、差動増幅器の出力が０Ｖとなるように、又は検流計の指針が０点となるように、Ｖ１又はＶ２を変化させればよい。
FIG. 1B is a diagram showing the configuration of
ここで、増幅回路１００と増幅回路１５０とが同一チップ上で近傍にある時、増幅回路１５０でＩ０＝０となるＶ１又はＶ２の条件は、増幅回路１００でＩ０＝０となるＶ１又はＶ２の条件に等しいと考えられる。よって、増幅回路１５０を用いてＩ０＝０となるＶ１又はＶ２の条件を抽出した後、当該条件を増幅回路１００に適用してＩ０＝０とすることができる。あるいは、増幅回路１５０でＩ０＝０となるようにＶ１又はＶ２を調整した後、増幅回路１５０のノードＸと出力端子ＯＵＴとを短絡して使用してもよい。例えば、増幅回路１５０は、Ｉ０＝０となるＶ１及び／又はＶ２の条件を抽出するために使用されるＴＥＧ（Test Element Groupe）回路であってもよい。このように、増幅回路１００と、ＴＥＧ回路として機能する増幅回路１５０とは、同一チップ（同一の半導体デバイス、同一の集積回路等）の上に形成される複合回路であってもよい。
Here, when the
図１Ｃは、本発明の実施の形態１の第２変形例に係る増幅回路１６０の構成を示す図である。増幅回路１６０は、増幅回路１００と比較して、スイッチ１６１及び差動増幅器１６２を更に備える。スイッチ１６１及び差動増幅器１６２は、ノードＸと出力端子ＯＵＴとの間に接続されている。増幅回路１６０においてＩ０＝０とするためには、スイッチ１６１をＯＦＦしてノードＸと出力端子ＯＵＴを切断し、差動増幅器１６２の出力電圧が０ＶになるようにＶ１又はＶ２を調整する。増幅回路１６０の使用時は、スイッチ１６１をＯＮしてノードＸと出力端子ＯＵＴとを短絡する。
FIG. 1C is a diagram showing the configuration of
このように、増幅回路１００において、ノードＸと出力端子ＯＵＴとは、事後的に、すなわちＩ０＝０となるようにＶ１又はＶ２を調整した後に、短絡することができるように構成されてもよい。
As described above, in the
以上から、本実施の形態における増幅回路１００，１５０，１６０では、従来のＳＳＦ回路１２０と異なり、定常状態Ｉｏｕｔ＝０でＩ０＝０となり、帰還Ｐ型ＦＥＴ１０４及び帰還Ｎ型ＦＥＴ１０５のソース－ドレイン間電流が同等になる。したがって、帰還Ｐ型ＦＥＴ１０４及び帰還Ｎ型ＦＥＴ１０５から成るＣＭＯＳインバータの入出力特性が対称となるとともに、増幅回路内の余分な定常電流が低減する。つまり、増幅回路１００，１５０，１６０の出力波形の立上及び立下特性が対称であって最短となるとともに、増幅回路１００，１５０，１６０の消費電力が低減する。
As described above, in the
図１Ｄを参照して、本実施の形態における増幅回路１００の更なる特徴について説明する。増幅回路１００では、従来のＳＳＦ回路１２０と異なり、帰還Ｐ型ＦＥＴ１０４及び帰還Ｎ型ＦＥＴ１０５がエンハンスメント型（Normally Off）であることを特徴とする。ここでは簡単のため、Ｖｔｈ＝－Ｖｔｈｆｂｐ＝Ｖｔｈｆｂｎ、β＝βｆｂｐ＝βｆｂｎの場合について説明する。一般的に、Ｖｔｈ＞０のときエンハンスメント型（Normally Off）、Ｖｔｈ≦０のときデプレッション型（Normally On）と呼ぶ。
Further features of the
図１Ｄは、帰還Ｐ型ＦＥＴ１０４及び帰還Ｎ型ＦＥＴ１０５から成るＣＭＯＳインバータにおける入力電圧と貫通電流との関係を示すグラフである。図１Ｄにおいて、貫通電流の最大値Ｉｍａｘは、次の式（１１８）で表される。
FIG. 1D is a graph showing the relationship between input voltage and shoot-through current in a CMOS inverter composed of feedback P-
帰還Ｐ型ＦＥＴ１０４及び帰還Ｎ型ＦＥＴ１０５から成るＣＭＯＳインバータの時定数τは次の式（１１９）で表される。τは、立上時間及び立下時間に相当する。ここで、Ｃｏｕｔは出力端子の負荷容量である。
A time constant τ of the CMOS inverter composed of the feedback P-
式（１１８）及び式（１１９）から、Ｖｔｈが増加するとＩｍａｘは減少するがτは増加する（遅延が大きくなる）というトレードオフと、βが小さくなるとＩｍａｘは減少するがτは増加するというトレードオフとが存在することがわかる。そこで、τの増加を抑えつつＩｍａｘを小さくする際、Ｖｔｈとβのどちらを制御すべきかを検討し、帰還Ｐ型ＦＥＴ１０４及び帰還Ｎ型ＦＥＴ１０５の駆動条件を最適化する。なお、Ｖｄｄを制御することによってＩｍａｘを減少させ得るが、ＶｄｄはＶｉｎの電圧範囲を決めるという制約があることに注意すべきである。
From equations (118) and (119), the trade-off is that increasing Vth decreases Imax but increases τ (higher delay), and decreasing β decreases Imax but increases τ. It can be seen that OFF exists. Therefore, when reducing Imax while suppressing an increase in τ, consideration is given to which of Vth and β should be controlled, and the driving conditions of the feedback P-
ＩｍａｘはＶｔｈの２次式であり、τはＶｔｈの１次式である。したがって、Ｖｔｈの増加によるＩｍａｘの減少の程度は大きく、τの増加の程度は小さい。これに対して、Ｉｍａｘ及びτは両方ともβの１次式なので、βの減少によるＩｍａｘの減少の程度とτの増加の程度は同等である。よって、τの増加を抑えつつＩｍａｘを減少させるためには、例えば、βを減少させるのではなく、Ｖｔｈを増加させればよい。 Imax is a quadratic expression of Vth, and τ is a linear expression of Vth. Therefore, the degree of decrease in Imax due to the increase in Vth is large, and the degree of increase in τ is small. On the other hand, since Imax and τ are both linear expressions of β, the degree of decrease in Imax due to the decrease in β is the same as the degree of increase in τ. Therefore, in order to reduce Imax while suppressing an increase in τ, for example, Vth should be increased instead of decreasing β.
以上から、本実施の形態における増幅回路１００では、帰還Ｐ型ＦＥＴ１０４及び帰還Ｎ型ＦＥＴ１０５がエンハンスメント型（Normally Off）であるため、デプレッション型（Normally On）と異なり、しきい値電圧Ｖｔｈ＝－Ｖｔｈｆｂｐ＝Ｖｔｈｆｂｎが０より大きくなる。そのため、帰還Ｐ型ＦＥＴ１０４及び帰還Ｎ型ＦＥＴ１０５から成るＣＭＯＳインバータの貫通電流が低減して、増幅回路１００の消費電力が低減する。
As described above, in the
さらに、本実施の形態における増幅回路１００では、従来のＳＳＦ回路１２０と異なり、駆動Ｎ型ＦＥＴ１０１、負荷ＦＥＴ１０２、及び電流源ＦＥＴ１０３がデプレッション型（Normally On）であることを特徴とする。ここでは簡単のため、Ｖｔｈ＝－Ｖｔｈｃｐ＝Ｖｔｈｌｎ＝Ｖｔｈｄｎ、β＝βｃｐ＝βｌｎ＝βｄｎの場合について説明する。
Further, unlike the
駆動Ｎ型ＦＥＴ１０１及び電流源ＦＥＴ１０３が飽和領域で動作する時は、式（１０７）が成り立つため、増幅回路１００のＶｉｎとＶｏｕｔとの関係は線形である。しかし、駆動Ｎ型ＦＥＴ１０１及び電流源ＦＥＴ１０３が線形領域で動作する時は、式（１０７）からずれるため、ＶｉｎとＶｏｕｔとの関係の線形性が低下する。そこで、増幅回路１００の入出力特性の線形性を保つため、ＦＥＴが飽和領域で動作することを前提に、駆動Ｎ型ＦＥＴ１０１、負荷ＦＥＴ１０２、及び電流源ＦＥＴ１０３を最適化する。
When the driving N-
ＦＥＴが飽和領域で動作する条件は、Ｎ型ＦＥＴではＶｄｓ≧Ｖｇｓ－Ｖｔｈ≧０であり、Ｐ型ＦＥＴではＶｄｓ≦Ｖｇｓ＋Ｖｔｈ≦０である。そのため、駆動Ｎ型ＦＥＴ１０１、負荷ＦＥＴ１０２、及び電流源ＦＥＴ１０３が飽和領域で動作するのは、次の３式（１２０），（１２１），（１２２）が成り立つ場合である。
The conditions under which the FET operates in the saturation region are Vds≧Vgs−Vth≧0 for N-type FETs and Vds≦Vgs+Vth≦0 for P-type FETs. Therefore, the drive N-
Ｖｄｓｌｎ≧Ｖｇｓｌｎ－Ｖｔｈ≧０ …（１２０）
Ｖｄｓｄｎ≧Ｖｇｓｄｎ－Ｖｔｈ≧０ …（１２１）
Ｖｄｓｃｐ≦Ｖｇｓｃｐ＋Ｖｔｈ≦０ …（１２２）
Vds ln ≥ Vgs ln - Vth ≥ 0 (120)
Vds dn ≧Vgs dn −Vth≧0 (121)
Vds cp ≤ Vgs cp + Vth ≤ 0 (122)
ここで、Ｖｄｓｌｎ＝Ｖｏｕｔ、Ｖｄｓｄｎ＝ＶＡ－Ｖｏｕｔ、及びＶｄｓｃｐ＝ＶＡ－Ｖｄｄであり、Ｖｇｓｌｎ＝Ｖ１、Ｖｇｓｄｎ＝Ｖｉｎ－Ｖｏｕｔ、及びＶｇｓｃｐ＝Ｖ２－Ｖｄｄである。これらを式（１２０），（１２１），（１２２）に代入すると次の式（１２３），（１２４），（１２５）が得られる。 where Vds ln =Vout, Vds dn =V A −Vout, and Vds cp =V A −Vdd, and Vgs ln =V1, Vgs dn =Vin−Vout, and Vgs cp =V2−Vdd. By substituting these into equations (120), (121) and (122), the following equations (123), (124) and (125) are obtained.
Ｖｏｕｔ≧Ｖ１－Ｖｔｈ≧０ …（１２３）
ＶＡ≧Ｖｉｎ－Ｖｔｈ≧Ｖｏｕｔ …（１２４）
ＶＡ≦Ｖ２＋Ｖｔｈ≦Ｖｄｄ …（１２５）
Vout≧V1−Vth≧0 (123)
V A ≧Vin−Vth≧Vout (124)
VA≤V2 +Vth≤Vdd (125)
式（１２３），（１２４），（１２５）をまとめると次の式（１２６）となる。
０≦Ｖ１－Ｖｔｈ≦Ｖｉｎ－Ｖｔｈ≦Ｖ２＋Ｖｔｈ≦Ｖｄｄ …（１２６）
Formulas (123), (124), and (125) are combined into the following formula (126).
0≤V1-Vth≤Vin-Vth≤V2+Vth≤Vdd (126)
式（１２６）から、駆動Ｎ型ＦＥＴ１０１、負荷ＦＥＴ１０２、及び電流源ＦＥＴ１０３は、Ｖ１≦Ｖｉｎ≦Ｖ２＋２Ｖｔｈにおいて飽和領域で動作し、この場合にはＶｉｎとＶｏｕｔとの関係の線形性が保たれる。ここで、Ｖ１の下限値はＶｔｈ、Ｖ２の上限値はＶｄｄ－Ｖｔｈであるから、Ｖｉｎの最大範囲はＶｔｈ≦Ｖｉｎ≦Ｖｄｄ＋Ｖｔｈ（電圧範囲Ｖｄｄ）となる。
From equation (126), the drive N-
よって、Ｖｔｈを低減することで、ＶｉｎとＶｏｕｔとの関係が線形となるＶｉｎ範囲が全体的に下方へシフトする。そのため、Ｎ型ＦＥＴのホットキャリア発生を抑制できる。また、Ｖｉｎと同様にＶｏｕｔ（＝Ｖｄｓｌｎ）も全体的に下方へシフトし、チャネル長変調効果λＶｄｓｌｎによってＩｄｓｌｎが低減するため、消費電力が低減する。 Therefore, by reducing Vth, the entire Vin range in which the relationship between Vin and Vout is linear is shifted downward. Therefore, generation of hot carriers in the N-type FET can be suppressed. In addition, like Vin, Vout (=Vds ln ) also shifts downward as a whole, and Ids ln is reduced by the channel length modulation effect λVds ln , thereby reducing power consumption.
以上から、本実施の形態における増幅回路１００では、駆動Ｎ型ＦＥＴ１０１及び電流源ＦＥＴ１０３がデプレッション型（Normally On）であるため、エンハンスメント型（Normally Off）と異なり、しきい値電圧Ｖｔｈ＝－Ｖｔｈｃｐ＝Ｖｔｈｌｎ＝Ｖｔｈｄｎが０以下となる。そのため、増幅回路１００の入力電圧を低減でき、増幅回路１００の消費電力及びホットキャリア発生を抑制できる。
As described above, in the
以上のように、本実施の形態における増幅回路１００によれば、帰還Ｐ型ＦＥＴ１０４及び帰還Ｎ型ＦＥＴ１０５からなるＣＭＯＳインバータ入出力特性が対称となるとともに、増幅回路内の余分な定常電流が低減する。そのため、出力波形の立上及び立下特性が対称であって最短となるとともに、消費電力を低減することができる。また、帰還Ｐ型ＦＥＴ１０４及び帰還Ｎ型ＦＥＴ１０５からなるＣＭＯＳインバータに流れる貫通電流が低減するため、消費電力が低減する。さらに、入出力特性が線形となる範囲が全体的にシフトするため、増幅回路の消費電力が低減し、ホットキャリア発生を抑制できる。
As described above, according to the
実施の形態２．
［２－１．構成］
図８Ａは、本発明の実施の形態２に係る増幅回路２００の構成を示す図である。増幅回路２００は、ソースフォロワ回路の一形態である。実施の形態２の増幅回路２００では、実施の形態１の増幅回路１００と異なり、駆動ＦＥＴがＰ型ＦＥＴである。
[2-1. composition]
FIG. 8A is a diagram showing a configuration of
増幅回路２００は、駆動Ｐ型ＦＥＴ２０１、負荷ＦＥＴ２０２、電流源ＦＥＴ２０３、帰還Ｐ型ＦＥＴ１０４及び帰還Ｎ型ＦＥＴ１０５を備える。駆動Ｐ型ＦＥＴ２０１、負荷ＦＥＴ２０２及び帰還Ｐ型ＦＥＴ１０４は、Ｐ型ＦＥＴで構成されている。電流源ＦＥＴ２０３及び帰還Ｎ型ＦＥＴ１０５は、Ｎ型ＦＥＴで構成されている。
The
負荷ＦＥＴ２０２のソースは電源に接続され、ドレインは駆動Ｐ型ＦＥＴ２０１のソースに接続されている。電流源ＦＥＴ２０３のドレインは駆動Ｐ型ＦＥＴ２０１のドレインに接続され、電流源ＦＥＴ２０３のソースはＧＮＤに接続されている。
The
駆動Ｐ型ＦＥＴ２０１のゲートには、増幅回路２００の入力端子ＩＮが接続されている。負荷ＦＥＴ２０２のゲートには、固定電位Ｖ１が入力される。これにより、負荷ＦＥＴ２０２は定電流源として機能する。
An input terminal IN of the
駆動Ｐ型ＦＥＴ２０１のソースと負荷ＦＥＴ２０２のドレインとの接続点は、出力端子ＯＵＴに接続されている。
A connection point between the source of the drive P-
帰還Ｐ型ＦＥＴ１０４のソースは電源に接続され、ドレインは帰還Ｎ型ＦＥＴ１０５のドレインに接続されている。帰還Ｎ型ＦＥＴ１０５のソースは、ＧＮＤに接続されている。帰還Ｐ型ＦＥＴ１０４及び帰還Ｎ型ＦＥＴ１０５のゲートは、共に、電流源ＦＥＴ２０３のドレインと駆動Ｐ型ＦＥＴ２０１のドレインとの接続点に接続されている。
The source of feedback P-
帰還Ｐ型ＦＥＴ１０４のドレインと帰還Ｎ型ＦＥＴ１０５のドレインとの接続点は、出力端子ＯＵＴに接続されている。
A connection point between the drain of the feedback P-
［２－２．動作］
増幅回路２００の動作原理を、従来のソースフォロワ回路及びＳＳＦ回路の動作原理と比較しながら説明する。
[2-2. motion]
The principle of operation of the
図９は、従来のソースフォロワ回路２１０の構成を示す図である。図９では、負荷ＦＥＴ２０２のソースは電源に接続され、ドレインは駆動Ｐ型ＦＥＴ２０１のソースに接続されている。駆動Ｐ型ＦＥＴ２０１のドレインはＧＮＤに接続されている。駆動Ｐ型ＦＥＴ２０１のソースと負荷ＦＥＴ２０２のドレインとの接続点は、出力端子ＯＵＴに接続されている。負荷ＦＥＴ２０２のゲートは固定電位Ｖ１に接続され、負荷ＦＥＴ２０２は定電流源として機能する。
FIG. 9 is a diagram showing the configuration of a conventional
図１０は、図９のソースフォロワ回路２１０の小信号等価回路を示す図である。ソースフォロワ回路２１０の出力抵抗は、次の式（１１）で表される。
FIG. 10 is a diagram showing a small signal equivalent circuit of the
チャネル長変調が無い理想的なＦＥＴでは、ｒｌｎ→∞、ｇｍｄｎ＞＞１であるから、式（１１）は、次の式（１２）のように近似できる。 In an ideal FET without channel length modulation, since r ln →∞, gm dn >>1, Equation (11) can be approximated by Equation (12) below.
図１１は、ＳＳＦ回路２２０の構成を示す図である。図１１のＳＳＦ回路２２０は、図９のソースフォロワ回路２１０に電流源ＦＥＴ２０３及び帰還Ｎ型ＦＥＴ１０５を追加した構成を有する。図８Ａの増幅回路２００と比較すると、図１１のＳＳＦ回路２２０は、増幅回路２００から帰還Ｐ型ＦＥＴ１０４を省いた構成を有する。
FIG. 11 is a diagram showing the configuration of the
図１２は、図１１のＳＳＦ回路２２０の小信号等価回路を示す図である。駆動Ｐ型ＦＥＴ２０１のドレイン及び出力端子におけるキルヒホッフの電流則から、次の式（１３）及び式（１４）が成り立つ。
FIG. 12 is a diagram showing a small signal equivalent circuit of the
Ｖｉｎ＝０とすると、式（１３）及び式（１４）から、出力抵抗を次の式（１５）のように算出できる。 Assuming that V in =0, the output resistance can be calculated by the following equation (15) from equations (13) and (14).
チャネル長変調が無い理想的なＦＥＴでは、ｒｌｐ→∞、ｒｃｎ→∞、ｇｍｄｐｒｄｐ＞＞１、及びｇｍｆｐｎｒｆｐｎ＞＞１であるから、式（１５）は、次の式（１６）のように近似できる。 For an ideal FET without channel length modulation, r lp →∞, r cn →∞, gm dp r dp >>1, and gm fpn r fpn >>1, so equation (15) becomes It can be approximated as in (16).
式（１６）を式（１２）と比較すると、ＳＳＦ回路２２０では、出力抵抗がソースフォロワ回路２１０の１／ｒｄｐｇｍｆｂｎ倍に低減することがわかる。このため、ＳＳＦ回路２２０における出力負荷の駆動力は、ソースフォロワ回路２１０に比べて高い。
Comparing equation (16) with equation (12) shows that the
図１１に戻り、ＳＳＦ回路２２０の動作原理について説明する。
Returning to FIG. 11, the operating principle of the
入力端子の電圧が上昇すると、駆動Ｐ型ＦＥＴ２０１のゲート電圧が上昇するため、駆動Ｐ型ＦＥＴ２０１のソース－ドレイン間電流が減少する。その結果、駆動Ｐ型ＦＥＴ２０１のソース電圧が上昇し、かつドレイン電圧が下降する。出力端子は駆動Ｐ型ＦＥＴ２０１のソースに接続されているから、駆動Ｐ型ＦＥＴ２０１のソース電圧の上昇とは、すなわち出力端子の電圧の上昇である。
When the voltage of the input terminal rises, the gate voltage of the drive P-
同時に、駆動Ｐ型ＦＥＴ２０１のドレイン電圧が下降することによって、帰還Ｎ型ＦＥＴ１０５のゲート電圧が下降してソース－ドレイン間電流が減少する。ここで、負荷ＦＥＴ２０２は定電流源であるから、出力端子におけるキルヒホッフの電流則により、駆動Ｐ型ＦＥＴ２０１のソース－ドレイン間電流が増加に転じる。これにより、駆動Ｐ型ＦＥＴ２０１のソース電圧の上昇及びドレイン電圧の下降が抑制される。駆動Ｐ型ＦＥＴ２０１のソース電圧の上昇の抑制とは、すなわち出力端子の電圧上昇の抑制である。
At the same time, as the drain voltage of the drive P-
逆に、入力端子の電圧が下降すると、駆動Ｐ型ＦＥＴ２０１のゲート電圧が下降するため、駆動Ｐ型ＦＥＴ２０１のソース－ドレイン間電流が増加する。その結果、駆動Ｐ型ＦＥＴ２０１のソース電圧が下降し、かつドレイン電圧が上昇する。駆動Ｐ型ＦＥＴ２０１のソース電圧の下降とは、すなわち出力端子の電圧の下降である。同時に、駆動Ｐ型ＦＥＴ２０１のドレイン電圧の上昇によって、帰還Ｎ型ＦＥＴ１０５のゲート電圧が上昇してソース－ドレイン間電流が増加する。負荷ＦＥＴ２０２は定電流源であるから、出力端子におけるキルヒホッフの電流則により、駆動Ｐ型ＦＥＴ２０１のソース－ドレイン間電流が減少に転じる。これにより、駆動Ｐ型ＦＥＴ２０１のソース電圧の下降及びドレイン電圧の上昇が抑制される。駆動Ｐ型ＦＥＴ２０１のソース電圧下降の抑制とは、すなわち出力端子の電圧下降の抑制である。
Conversely, when the voltage of the input terminal drops, the gate voltage of the drive P-
以上のことから、ＳＳＦ回路２２０では、ソースフォロワ回路２１０に比べて、出力変動が過渡状態から定常状態へ速やかに移行する。
As described above, in the
次に、ＳＳＦ回路２２０の駆動方法を説明する。
Next, a method of driving the
負荷ＦＥＴ２０２のソースに電源電位Ｖｄｄを印加し、電流源ＦＥＴ２０３のソース及び帰還Ｎ型ＦＥＴ１０５のソースに接地電位を印加する。負荷ＦＥＴ２０２のゲートに固定電位Ｖ１を印加することにより飽和領域で動作させて定電流源とし、電流源ＦＥＴ２０３のゲートに固定電位Ｖ２を印加することにより飽和領域で動作させて定電流源とする。ただし、Ｖｄｄ＞Ｖ１＞Ｖ２＞接地電位（ＧＮＤ）の関係が満たされるものとする。この状態で入力端子に入力信号を入力し、駆動Ｐ型ＦＥＴ２０１のソースに接続された出力端子から出力信号を出力する。
A power supply potential Vdd is applied to the source of the
次に、本実施の形態に係る増幅回路２００の動作原理について説明する。図１３は、図８Ａの増幅回路２００の小信号等価回路を示す図である。駆動Ｐ型ＦＥＴ２０１のドレイン及び出力端子におけるキルヒホッフの電流則から、式（１３）及び次の式（１７）が成り立つ。
Next, the principle of operation of the
Ｖｉｎ＝０とすると、式（１３）及び式（１７）から、出力抵抗を次の式（１８）のように算出できる。 Assuming that V in =0, the output resistance can be calculated by the following equation (18) from equations (13) and (17).
チャネル長変調が無い理想的なＦＥＴでは、ｒｌｐ→∞、ｒｃｎ→∞、ｇｍｄｐｒｄｐ＞＞１、ｇｍｆｂｎｒｆｂｎ＞＞１、及びｇｍｆｂｐｒｆｂｐ＞＞１であるから、式（１８）は、次の式（１９）のように近似できる。 For an ideal FET without channel length modulation, r lp →∞, r cn →∞, gm dp r dp >>1, gm fbn r fbn >>1, and gm fbp r fbp >>1, so the equation (18) can be approximated by the following equation (19).
式（１９）を式（１６）と比較すると、増幅回路２００では、出力抵抗がＳＳＦ回路２２０のｇｍｆｂｎ／（ｇｍｆｂｎ＋ｇｍｆｂｐ）倍に低減することがわかる。このため、増幅回路２００における出力負荷の駆動力は、ＳＳＦ回路２２０に比べて高い。
Comparing equation (19) with equation (16), it can be seen that the
図８Ａに戻り、増幅回路２００の動作原理について説明する。
Returning to FIG. 8A, the operating principle of the
入力端子の電圧が上昇すると、駆動Ｐ型ＦＥＴ２０１のゲート電圧が上昇するため、駆動Ｐ型ＦＥＴ２０１のソース－ドレイン間電流が減少する。その結果、駆動Ｐ型ＦＥＴ２０１のソース電圧が上昇し、かつドレイン電圧が下降する。駆動Ｐ型ＦＥＴ２０１のソース電圧の上昇とは、すなわち出力端子の電圧の上昇である。同時に、駆動Ｐ型ＦＥＴ２０１のドレイン電圧が下降することによって、帰還Ｐ型ＦＥＴ１０４のゲート電圧が下降してソース－ドレイン間電流が増加し、かつ、帰還Ｎ型ＦＥＴ１０５のゲート電圧が下降してソース－ドレイン間電流が減少する。ここで、負荷ＦＥＴ２０２は定電流源であるから、出力端子におけるキルヒホッフの電流則により、駆動Ｐ型ＦＥＴ２０１のソース－ドレイン間電流が増加に転じる。これにより、駆動Ｐ型ＦＥＴ２０１のソース電圧の上昇及びドレイン電圧の下降が抑制される。駆動Ｐ型ＦＥＴ２０１のソース電圧の上昇の抑制とは、すなわち出力端子の電圧上昇の抑制である。
When the voltage of the input terminal rises, the gate voltage of the drive P-
逆に、入力端子の電圧が下降すると、駆動Ｐ型ＦＥＴ２０１のゲート電圧が下降するため、駆動Ｐ型ＦＥＴ２０１のソース－ドレイン間電流が増加する。その結果、駆動Ｐ型ＦＥＴ２０１のソース電圧が下降し、かつドレイン電圧が上昇する。駆動Ｐ型ＦＥＴ２０１のソース電圧の下降とは、すなわち出力端子の電圧の下降である。同時に、駆動Ｐ型ＦＥＴ２０１のドレイン電圧の上昇によって、帰還Ｐ型ＦＥＴ１０４のゲート電圧が上昇してソース－ドレイン間電流が減少し、かつ、帰還Ｎ型ＦＥＴ１０５のゲート電圧が上昇してソース－ドレイン間電流が増加する。負荷ＦＥＴ２０２は定電流源であるから、出力端子におけるキルヒホッフの電流則により、駆動Ｐ型ＦＥＴ２０１のソース－ドレイン間電流が減少に転じる。これにより、駆動Ｐ型ＦＥＴ２０１のソース電圧の下降及びドレイン電圧の上昇が抑制される。駆動Ｐ型ＦＥＴ２０１のソース電圧下降の抑制とは、すなわち出力端子の電圧下降の抑制である。
Conversely, when the voltage of the input terminal drops, the gate voltage of the drive P-
以上から、増幅回路２００では、ＳＳＦ回路２２０に比べて、帰還Ｐ型ＦＥＴ１０４が追加されたため出力帰還速度が大きくなり、出力変動が過渡状態から定常状態へ速やかに移行する。特に、出力波形の立下時よりも立上時において、出力帰還速度が速くなる。そのため、増幅回路２００の出力波形において、立上及び立下は急峻となる一方で、立上及び立下のオーバシュート及びアンダシュートは抑制され、出力波形の発振も抑制される。その結果、増幅回路２００の出力波形の立上時間ｔｒ及び立下時間ｔｆが短縮し、より高速なクロック信号を伝達可能な増幅回路を得ることができる。また、立上セトリング時間ｔｓｒ及び立下セトリング時間ｔｓｆが短縮し、より大きな出力負荷を駆動できる増幅回路を得ることができる。
As described above, in the
次に、増幅回路２００の駆動方法を説明する。
Next, a method of driving the
負荷ＦＥＴ２０２のソース及び帰還Ｐ型ＦＥＴ１０４のソースに電源電位Ｖｄｄを印加し、電流源ＦＥＴ２０３のソース及び帰還Ｎ型ＦＥＴ１０５のソースに接地電位を印加する。負荷ＦＥＴ２０２のゲートに固定電位Ｖ１を印加することにより飽和領域で動作させて定電流源とし、電流源ＦＥＴ２０３のゲートに固定電位Ｖ２を印加することにより飽和領域で動作させて定電流源とする。ただし、Ｖｄｄ＞Ｖ１＞Ｖ２＞接地電位（ＧＮＤ）の関係が満たされるものとする。この状態で入力端子に入力信号を入力し、駆動Ｐ型ＦＥＴ２０１のソースに接続された出力端子から出力信号を出力する。
A power supply potential Vdd is applied to the source of the
［２－３．大信号動作］
増幅回路２００の大信号動作を、従来のソースフォロワ回路及びＳＳＦ回路の大信号動作と比較しながら説明する。ここでは簡単のため、チャネル長変調効果及び基板バイアス効果は考慮しない。また、駆動Ｐ型ＦＥＴ２０１、負荷ＦＥＴ２０２、及び帰還Ｐ型ＦＥＴ１０４のそれぞれのしきい値電圧Ｖｔｈｄｐ，Ｖｔｈｌｐ，Ｖｔｈｆｂｐは負値とし、それぞれの利得係数βｄｐ，βｌｐ，βｆｂｐは正値とする。電流源ＦＥＴ２０３及び帰還Ｎ型ＦＥＴ１０５のそれぞれのしきい値電圧Ｖｔｈｃｎ，Ｖｔｈｆｂｎは正値とし、それぞれの利得係数βｃｎ，βｆｂｎは正値とする。
[2-3. Large signal operation]
The large-signal operation of the
従来のソースフォロワ回路２１０の構成を示す図９において、駆動Ｐ型ＦＥＴ２０１のゲート－ソース間電圧はＶｇｓｄｐ＝Ｖｉｎ－Ｖｏｕｔであり、負荷ＦＥＴ２０２のゲート－ソース間電圧はＶｇｓｌｐ＝Ｖ１－Ｖｄｄである。したがって、βｘ＝μｘＣｘＷｘ／Ｌｘとすると、飽和領域で動作する時の駆動Ｐ型ＦＥＴ２０１及び負荷ＦＥＴ２０２のそれぞれのドレイン－ソース間電流Ｉｄｓｄｐ，Ｉｄｓｌｐは、以下の式（２０１），式（２０２）で表される。
In FIG. 9 showing the configuration of the conventional
図９において－Ｉｄｓｄｎ＝－Ｉｄｓｌｎであるから、ＶｏｕｔとＶｉｎの関係式は、次の式（２０３）のようになる。 Since -Ids dn = -Ids ln in FIG. 9, the relational expression between Vout and Vin is expressed by the following equation (203).
この式から、Ｖｏｕｔ≠Ｖｉｎであり、次の式（２０４）で表されるオフセット電圧Ｖｏｓが存在することがわかる。 From this equation, it can be seen that Vout≠Vin and that there is an offset voltage Vos represented by the following equation (204).
ＳＳＦ回路２２０の構成を示す図１１において、電流源ＦＥＴ２０３のゲート－ソース間電圧はＶｇｓｃｎ＝Ｖ２－Ｖｔｈｃｎであり、帰還Ｎ型ＦＥＴ１０５のゲート－ソース間電圧はＶｇｓｆｂｎ＝ＶＡ－Ｖｄｄ－Ｖｔｈｆｂｎである。したがって、飽和領域で動作する時の電流源ＦＥＴ２０３及び帰還Ｎ型ＦＥＴ１０５のそれぞれのドレイン－ソース間電流Ｉｄｓｃｎ，Ｉｄｓｆｂｎは、以下の式（２０５），式（２０６）で表される。
In FIG. 11 showing the configuration of the
図１１では、－Ｉｄｓｄｐ＝Ｉｄｓｃｎであるから、ＶｏｕｔとＶｉｎの関係式は、次の式（２０７）のようになる。 Since -Ids dp =Ids cn in FIG. 11, the relational expression between Vout and Vin is given by the following equation (207).
この式から、Ｖｏｕｔ≠Ｖｉｎであり、次の式（２０８）で表されるオフセット電圧Ｖｏｓが存在することがわかる。 From this equation, it can be seen that Vout≠Vin and that there is an offset voltage Vos represented by the following equation (208).
本発明の実施の形態２に係る増幅回路２００の構成を示す図８Ａにおいて、帰還Ｐ型ＦＥＴ１０４のゲート－ソース間電圧はＶＡ－Ｖｄｄ－Ｖｔｈｆｂｐであるから、帰還Ｐ型ＦＥＴ１０４が飽和領域で動作する時のドレイン－ソース間電流Ｉｄｓｆｂｐは、次の式（２０９）で表される。
In FIG. 8A showing the configuration of
図８Ａにおいて－Ｉｄｓｄｐ＝Ｉｄｓｃｎであるから、ＶｏｕｔとＶｉｎの関係式は、次の式（２１０）のようになる。 Since -Ids dp =Ids cn in FIG. 8A, the relational expression between Vout and Vin becomes the following equation (210).
この式から、Ｖｏｕｔ≠Ｖｉｎであり、次の式（２１１）で表されるオフセット電圧Ｖｏｓが存在することがわかる。 From this equation, it can be seen that Vout≠Vin and that there is an offset voltage Vos represented by the following equation (211).
図８Ａにおいて、駆動Ｐ型ＦＥＴ２０１のソース及び負荷ＦＥＴ２０２のドレインと、帰還Ｐ型ＦＥＴ１０４のドレイン及び帰還Ｎ型ＦＥＴ１０５のドレインとの間に流れる電流をＩ０とする。また、出力端子ＯＵＴに出入りする電流をＩｏｕｔとする。増幅回路２００が過渡状態で動作しているときはＩｏｕｔ≠０であるが、定常状態で動作しているときはＩｏｕｔ＝０である。
In FIG. 8A, the current flowing between the source of the drive P-
本実施の形態における増幅回路２００は、従来のＳＳＦ回路２２０と異なり、定常状態（Ｉｏｕｔ＝０）においてＩ０＝０であることを特徴とする。あるいは、増幅回路２００は、定常状態（Ｉｏｕｔ＝０）においてＩ０が－１μＡ≦Ｉ０≦＋１μＡを満たすことを特徴とする。これに対して、従来のＳＳＦ回路２２０では、定常状態（Ｉｏｕｔ＝０）及び過渡状態（Ｉｏｕｔ≠０）のいずれにおいてもＩ０≠０である。ここで、式（２０２）及び式（２０５）にチャネル長変調効果を入れると、それぞれ次の式（２１２）及び式（２１３）となる。
Unlike the
Ｉ０＝０のとき、駆動Ｐ型ＦＥＴ２０１、負荷ＦＥＴ２０２、及び電流源ＦＥＴ２０３の電流は帰還Ｐ型ＦＥＴ１０４及び帰還Ｎ型ＦＥＴ１０５との間で出入りしないから、Ｉｄｓｌｐ＝－Ｉｄｓｃｎとなり、負荷ＦＥＴ２０２のゲート電圧Ｖ１と電流源ＦＥＴ２０３のゲート電圧Ｖ２との間には、次の式（２１４）の関係が成り立つ。
When I0=0, the currents in drive P-
特に、チャネル長変調効果が無い場合、すなわちλｌｐ＝λｃｎ＝０の場合、Ｖ１とＶ２との間には、次の式（２１５）の関係が成り立つ。 In particular, when there is no channel length modulation effect, that is, when λ lp =λ cn =0, the following equation (215) holds between V1 and V2.
特に、Ｖｔｈｌｐ＝－Ｖｔｈｃｎ、かつβｌｐ＝βｃｎのとき、Ｖ１とＶ２の関係式は次の式（２１６）となる。
Ｖ１＋Ｖ２＝Ｖｄｄ …（２１６）
In particular, when Vth lp =−Vth cn and β lp =β cn , the relational expression between V1 and V2 is the following equation (216).
V1+V2=Vdd (216)
同様に、Ｉ０＝０のとき、帰還Ｐ型ＦＥＴ１０４及び帰還Ｎ型ＦＥＴ１０５の電流は駆動Ｎ型ＦＥＴ１０１、負荷ＦＥＴ１０２、及び電流源ＦＥＴ１０３との間で出入りしないから、ＣＭＯＳインバータの定常状態と同様に－Ｉｄｓｆｂｐ＝Ｉｄｓｆｂｎとなる。したがって、しきい値電圧ＶｔｈｆｂｐとＶｔｈｆｂｎとの間、及び利得係数βｆｂｐとβｆｂｎとの間には次の関係式（２１７）が成り立つ。
－Ｖｔｈｆｂｐ＝Ｖｔｈｆｂｎ かつ βｆｂｐ＝βｆｂｎ …（２１７）
Similarly, when I0 = 0, feedback P-
−Vth fbp =Vth fbn and β fbp =β fbn (217)
よって、理論上は式（２１５）及び式（２１７）が満たされる時にＩ０＝０となるが、実際の回路では製造ばらつきがあるため、Ｉ０＝０から若干ずれることがある。その場合、以下に述べる方法でＶ１又はＶ２を調整してＩ０＝０とすることができる。 Therefore, theoretically, I0=0 when equations (215) and (217) are satisfied, but in actual circuits there are manufacturing variations, so I0=0 may deviate slightly. In that case, V1 or V2 can be adjusted so that I0=0 by the method described below.
図８Ｂは、本発明の実施の形態２の第１変形例に係る増幅回路２５０の構成を示す図である。増幅回路２５０は、増幅回路２００と比較して、駆動Ｐ型ＦＥＴ２０１のソース及び負荷ＦＥＴ２０２のドレイン（図示のノードＸ）と、帰還Ｐ型ＦＥＴ１０４のドレイン及び帰還Ｎ型ＦＥＴ１０５のドレイン（出力端子ＯＵＴ）との間が接続されていない。増幅回路２５０のノードＸと出力端子ＯＵＴとの間に差動増幅器又は検流計を接続したものは、ホイートストンブリッジとなる。このホイートストンブリッジにおいて、Ｉ０＝０とするためには、差動増幅器の出力が０Ｖとなるように、又は検流計の指針が０点となるように、Ｖ１又はＶ２を変化させればよい。
FIG. 8B is a diagram showing the configuration of
ここで、増幅回路２００と増幅回路２５０とが同一チップ上で近傍にある時、増幅回路２５０でＩ０＝０となるＶ１又はＶ２の条件は、増幅回路２００でＩ０＝０となるＶ１又はＶ２の条件に等しいと考えられる。よって、増幅回路２５０を用いてＩ０＝０となるＶ１又はＶ２の条件を抽出した後、当該条件を増幅回路２００に適用してＩ０＝０とすることができる。あるいは、増幅回路２５０でＩ０＝０となるようにＶ１又はＶ２を調整した後、増幅回路２５０のノードＸと出力端子ＯＵＴとを短絡して使用してもよい。例えば、増幅回路２５０は、Ｉ０＝０となるＶ１及び／又はＶ２の条件を抽出するために使用されるＴＥＧ回路であってもよい。このように、増幅回路２００と、ＴＥＧ回路として機能する増幅回路２５０とは、同一チップの上に形成される複合回路であってもよい。
Here, when the
図８Ｃは、本発明の実施の形態１の第２変形例に係る増幅回路２６０の構成を示す図である。増幅回路２６０は、増幅回路２００と比較して、スイッチ２６１及び差動増幅器２６２を更に備える。スイッチ２６１及び差動増幅器２６２は、ノードＸと出力端子ＯＵＴとの間に接続されている。増幅回路２６０においてＩ０＝０とするためには、スイッチ２６１をＯＦＦしてノードＸと出力端子ＯＵＴを切断し、差動増幅器２６２の出力電圧が０ＶになるようにＶ１又はＶ２を調整する。増幅回路２６０の使用時は、スイッチ２６１をＯＮしてノードＸと出力端子ＯＵＴとを短絡する。
FIG. 8C is a diagram showing the configuration of
このように、増幅回路２００において、ノードＸと出力端子ＯＵＴとは、事後的に、すなわちＩ０＝０となるようにＶ１又はＶ２を調整した後に、短絡することができるように構成されてもよい。
In this way, in the
以上から、本実施の形態における増幅回路２００，２５０，２６０では、従来のＳＳＦ回路１２０と異なり、定常状態Ｉｏｕｔ＝０でＩ０＝０となり、帰還Ｐ型ＦＥＴ１０４及び帰還Ｎ型ＦＥＴ１０５のソース－ドレイン間電流が同等になる。したがって、帰還Ｐ型ＦＥＴ１０４及び帰還Ｎ型ＦＥＴ１０５から成るＣＭＯＳインバータの入出力特性が対称となるとともに、増幅回路内の余分な定常電流が低減する。つまり、増幅回路２００，２５０，２６０の出力波形の立上及び立下特性が対称であって最短となるとともに、増幅回路２００，２５０，２６０の消費電力が低減する。
As described above, in the
増幅回路２００では、従来のＳＳＦ回路２２０と異なり、帰還Ｐ型ＦＥＴ１０４及び帰還Ｎ型ＦＥＴ１０５がエンハンスメント型（Normally Off）であることを特徴とする。本実施の形態においても、帰還Ｐ型ＦＥＴ１０４及び帰還Ｎ型ＦＥＴ１０５から成るＣＭＯＳインバータにおける入力電圧と貫通電流との関係を示すグラフは図１Ｄと同様であり、貫通電流の最大値Ｉｍａｘは、前述の式（１１８）で表される。また、帰還Ｐ型ＦＥＴ１０４及び帰還Ｎ型ＦＥＴ１０５から成るＣＭＯＳインバータの時定数τは前述の式（１１９）で表される。前述のように、τの増加を抑えつつＩｍａｘを減少させるためには、例えば、βを減少させるのではなく、Ｖｔｈを増加させればよい。
Unlike the
以上から、本実施の形態における増幅回路２００では、帰還Ｐ型ＦＥＴ１０４及び帰還Ｎ型ＦＥＴ１０５がエンハンスメント型（Normally Off）であるため、デプレッション型（Normally On）と異なり、しきい値電圧Ｖｔｈ＝－Ｖｔｈｆｂｐ＝Ｖｔｈｆｂｎが０より大きくなる。そのため、帰還Ｐ型ＦＥＴ１０４及び帰還Ｎ型ＦＥＴ１０５から成るＣＭＯＳインバータの貫通電流が低減して、増幅回路２００の消費電力が低減する。
As described above, in the
さらに、本実施の形態における増幅回路２００では、従来のＳＳＦ回路２２０と異なり、駆動Ｐ型ＦＥＴ２０１、負荷ＦＥＴ２０２、及び電流源ＦＥＴ２０３がデプレッション型（Normally On）であることを特徴とする。ここでは簡単のため、Ｖｔｈ＝Ｖｔｈｃｎ＝－Ｖｔｈｌｐ＝－Ｖｔｈｄｐ、β＝βｃｎ＝βｌｐ＝βｄｐの場合について説明する。
Further, unlike the
駆動Ｐ型ＦＥＴ２０１及び電流源ＦＥＴ２０３が飽和領域で動作する時は、式（２０７）が成り立つため、増幅回路２００のＶｉｎとＶｏｕｔとの関係は線形である。しかし、駆動Ｐ型ＦＥＴ２０１及び電流源ＦＥＴ２０３が線形領域で動作する時は、式（２０７）からずれるため、ＶｉｎとＶｏｕｔとの関係の線形性が低下する。そこで、増幅回路２００の入出力特性の線形性を保つため、ＦＥＴが飽和領域で動作することを前提に、駆動Ｐ型ＦＥＴ２０１、負荷ＦＥＴ２０２、及び電流源ＦＥＴ２０３を最適化する。
When the drive P-
ＦＥＴが飽和領域で動作する条件は、Ｎ型ＦＥＴではＶｄｓ≧Ｖｇｓ－Ｖｔｈ≧０であり、Ｐ型ＦＥＴではＶｄｓ≦Ｖｇｓ＋Ｖｔｈ≦０である。そのため、駆動Ｐ型ＦＥＴ２０１、負荷ＦＥＴ２０２、及び電流源ＦＥＴ２０３が飽和領域で動作するのは、次の３式（２１８），（２１９），（２２０）が成り立つ場合である。
The conditions under which the FET operates in the saturation region are Vds≧Vgs−Vth≧0 for N-type FETs and Vds≦Vgs+Vth≦0 for P-type FETs. Therefore, the drive P-
Ｖｄｓｌｐ≦Ｖｇｓｌｐ＋Ｖｔｈ≦０ …（２１８）
Ｖｄｓｄｐ≦Ｖｇｓｄｐ＋Ｖｔｈ≦０ …（２１９）
Ｖｄｓｃｎ≧Ｖｇｓｃｎ－Ｖｔｈ≧０ …（２２０）
Vds lp ≤ Vgs lp + Vth ≤ 0 (218)
Vds dp ≤ Vgs dp + Vth ≤ 0 (219)
Vds cn ≥ Vgs cn - Vth ≥ 0 (220)
ここで、Ｖｄｓｌｐ＝Ｖｏｕｔ－Ｖｄｄ、Ｖｄｓｄｐ＝ＶＡ－Ｖｏｕｔ、及びＶｄｓｃｎ＝ＶＡであり、Ｖｇｓｌｐ＝Ｖ１－Ｖｄｄ、Ｖｇｓｄｐ＝Ｖｉｎ－Ｖｏｕｔ、及びＶｇｓｃｎ＝Ｖ２である。これらを式（２１８），（２１９），（２２０）に代入すると次の式（２２１），（２２２），（２２３）が得られる。 where Vds lp =Vout-Vdd, Vds dp =V A -Vout, and Vds cn =V A , Vgs lp =V1-Vdd, Vgs dp =Vin-Vout, and Vgs cn =V2. By substituting these into equations (218), (219) and (220), the following equations (221), (222) and (223) are obtained.
Ｖｏｕｔ≦Ｖ１＋Ｖｔｈ≦Ｖｄｄ …（２２１）
ＶＡ≦Ｖｉｎ＋Ｖｔｈ≦Ｖｏｕｔ …（２２２）
ＶＡ≧Ｖ２－Ｖｔｈ≧０ …（２２３）
Vout≦V1+Vth≦Vdd (221)
VA≤Vin +Vth≤Vout (222)
V A ≧V2−Vth≧0 (223)
式（２２１），（２２２），（２２３）をまとめると次の式（２２４）となる。
０≦Ｖ２－Ｖｔｈ≦Ｖｉｎ＋Ｖｔｈ≦Ｖ１＋Ｖｔｈ≦Ｖｄｄ …（２２４）
Formulas (221), (222), and (223) are combined into the following formula (224).
0≤V2-Vth≤Vin+Vth≤V1+Vth≤Vdd (224)
式（２２４）から、駆動Ｐ型ＦＥＴ２０１、負荷ＦＥＴ２０２、及び電流源ＦＥＴ２０３は、Ｖ２－２Ｖｔｈ≦Ｖｉｎ≦Ｖ１において飽和領域で動作し、この場合にはＶｉｎとＶｏｕｔとの関係の線形性が保たれる。ここで、Ｖ２の下限値はＶｔｈ、Ｖ１の上限値はＶｄｄ－Ｖｔｈであるから、Ｖｉｎの最大範囲は－Ｖｔｈ≦Ｖｉｎ≦Ｖｄｄ（電圧範囲Ｖｄｄ）となる。
From equation (224), the drive P-
よって、Ｖｔｈを低減することで、ＶｉｎとＶｏｕｔとの関係が線形となるＶｉｎ範囲が全体的に上方へシフトする。そのため、Ｐ型ＦＥＴのホットキャリア発生を抑制できる。また、Ｖｉｎと同様にＶｏｕｔ（＝Ｖｄｄ＋Ｖｄｓｌｐ）も全体的に上方へシフトし、チャネル長変調効果λＶｄｓｌｐによってＩｄｓｌｐが低減するため、消費電力が低減する。 Therefore, by reducing Vth, the entire Vin range in which the relationship between Vin and Vout is linear is shifted upward. Therefore, generation of hot carriers in the P-type FET can be suppressed. Also, like Vin, Vout (=Vdd+Vds lp ) also shifts upward overall, and Ids lp is reduced by the channel length modulation effect λVds lp , thereby reducing power consumption.
以上から、本実施の形態における増幅回路２００では、駆動Ｐ型ＦＥＴ２０１及び電流源ＦＥＴ２０３がデプレッション型（Normally On）であるため、エンハンスメント型（Normally Off）と異なり、しきい値電圧Ｖｔｈ＝Ｖｔｈｃｎ＝－Ｖｔｈｌｐ＝－Ｖｔｈｄｐが０以下となる。そのため、増幅回路２００の入力電圧を低減でき、増幅回路２００の消費電力及びホットキャリア発生を抑制できる。
As described above, in the
以上のように、本実施の形態における増幅回路２００によれば、帰還Ｐ型ＦＥＴ１０４及び帰還Ｎ型ＦＥＴ１０５からなるＣＭＯＳインバータ入出力特性が対称となるとともに、増幅回路内の余分な定常電流が低減する。そのため、出力波形の立上及び立下特性が対称であって最短となるとともに、消費電力を低減することができる。また、帰還Ｐ型ＦＥＴ１０４及び帰還Ｎ型ＦＥＴ１０５からなるＣＭＯＳインバータに流れる貫通電流が低減するため、消費電力が低減する。さらに、入出力特性が線形となる範囲が全体的にシフトするため、増幅回路の消費電力が低減し、ホットキャリア発生を抑制できる。
As described above, according to the
実施の形態３．
［３－１．構成］
図１４は、本発明の実施の形態３に係る増幅回路３００の構成を示す図である。増幅回路３００は、ソースフォロワ回路の一形態である。増幅回路３００は、電流源ＦＥＴ１０３のゲートの接続以外は図４に示したＳＳＦ回路１２０と同様の構成を有する。すなわち、電流源ＦＥＴ１０３のゲートは、ＳＳＦ回路１２０では固定電位Ｖ２に接続されているが、増幅回路３００では入力端子に接続されている。これによって、駆動Ｎ型ＦＥＴ１０１と電流源ＦＥＴ１０３はインバータ回路を構成する。
Embodiment 3.
[3-1. composition]
FIG. 14 is a diagram showing the configuration of
［３－２．動作］
図１５は、図１４の増幅回路３００の小信号等価回路を示す図である。駆動Ｎ型ＦＥＴ１０１のドレイン及び出力端子におけるキルヒホッフの電流則から、次の式（２０）及び式（２１）が成り立つ。
[3-2. motion]
FIG. 15 is a diagram showing a small signal equivalent circuit of the
Ｖｉｎ＝０とすると、式（２０）及び式（２１）から、出力抵抗を次の式（２２）のように算出できる。 Assuming that V in =0, the output resistance can be calculated as in the following equation (22) from equations (20) and (21).
式（２２）は、ＳＳＦ回路１２０の出力抵抗を示す式（６）と同一である。したがって、ＳＳＦ回路１２０と本実施の形態における増幅回路３００の出力抵抗は同じであり、出力負荷の駆動力も同じであることがわかる。
Equation (22) is the same as Equation (6) representing the output resistance of
図１４に戻り、増幅回路３００の動作原理について説明する。
Returning to FIG. 14, the principle of operation of the
入力端子の電圧が上昇すると、駆動Ｎ型ＦＥＴ１０１及び電流源ＦＥＴ１０３のゲート電圧が上昇するため、駆動Ｎ型ＦＥＴ１０１のソース－ドレイン間電流が増加し、かつ電流源ＦＥＴ１０３のソース－ドレイン間電流が減少する。その結果、ＳＳＦ回路１２０よりも速やかに、駆動Ｎ型ＦＥＴ１０１のソース電圧が上昇し、かつドレイン電圧が下降する。駆動Ｎ型ＦＥＴ１０１のソース電圧の上昇とは、すなわち出力端子の電圧の上昇である。同時に、駆動Ｎ型ＦＥＴ１０１のドレイン電圧の下降によって、帰還Ｐ型ＦＥＴ１０４のゲート電圧が下降してソース－ドレイン間電流が増加する。負荷ＦＥＴ１０２は定電流源であるから、出力端子におけるキルヒホッフの電流則により、駆動Ｎ型ＦＥＴ１０１のソース－ドレイン間電流が減少に転じる。これにより、駆動Ｎ型ＦＥＴ１０１のソース電圧の上昇及びドレイン電圧の下降が抑制される。駆動Ｎ型ＦＥＴ１０１のソース電圧の上昇の抑制とは、すなわち出力端子の電圧上昇の抑制である。
When the voltage of the input terminal rises, the gate voltages of the driving N-
逆に、入力端子の電圧が下降すると、駆動Ｎ型ＦＥＴ１０１及び電流源ＦＥＴ１０３のゲート電圧が下降するため、駆動Ｎ型ＦＥＴ１０１のソース－ドレイン間電流が減少し、かつ電流源ＦＥＴ１０３のソース－ドレイン間電流が増加する。その結果、ＳＳＦ回路１２０よりも速やかに、駆動Ｎ型ＦＥＴ１０１のソース電圧が下降し、かつドレイン電圧が上昇する。駆動Ｎ型ＦＥＴ１０１のソース電圧の下降とは、すなわち出力端子の電圧の下降である。同時に、駆動Ｎ型ＦＥＴ１０１のドレイン電圧の上昇によって、帰還Ｐ型ＦＥＴ１０４のゲート電圧が上昇してソース－ドレイン間電流が減少する。負荷ＦＥＴ１０２は定電流源であるから、出力端子におけるキルヒホッフの電流則により、駆動Ｎ型ＦＥＴ１０１のソース－ドレイン間電流が増加に転じる。これにより、駆動Ｎ型ＦＥＴ１０１のソース電圧下降及びドレイン電圧上昇が抑制される。駆動Ｎ型ＦＥＴ１０１のソース電圧下降の抑制とは、すなわち出力端子の電圧下降の抑制である。
Conversely, when the voltage of the input terminal drops, the gate voltages of the drive N-
以上から、増幅回路３００では、ＳＳＦ回路１２０に比べて、電流源ＦＥＴ１０３が入力端子に接続されたため入力伝達速度が速くなり、出力変動が過渡状態から定常状態へ速やかに移行する。特に、出力波形の立下時よりも立上時において、入力伝達速度が速くなる。そのため、増幅回路３００の出力波形において、立上及び立下は急峻となる一方で、立上及び立下のオーバシュート及びアンダシュートは抑制され、出力波形の発振も抑制される。その結果、増幅回路３００の出力波形の立上時間ｔｒ及び立下時間ｔｆが短縮し、より高速なクロック信号を伝達可能な増幅回路を得ることができる。また、立上セトリング時間ｔｓｒ及び立下セトリング時間ｔｓｆが短縮し、より大きな出力負荷を駆動できる増幅回路を得ることができる。
As described above, in the
次に、増幅回路３００の駆動方法を説明する。
Next, a method of driving the
負荷ＦＥＴ１０２のソースに接地電位を印加し、電流源ＦＥＴ１０３のソース及び帰還Ｐ型ＦＥＴ１０４のソースに電源電位Ｖｄｄを印加する。負荷ＦＥＴ１０２のゲートに固定電位Ｖ１を印加することにより飽和領域で動作させて定電流源とする。ただし、Ｖｄｄ＞Ｖ１＞接地電位（ＧＮＤ）の関係が満たされるものとする。この状態で、駆動Ｎ型ＦＥＴ１０１のゲート及び電流源ＦＥＴ１０３のゲートに接続された入力端子に入力信号を入力し、駆動Ｎ型ＦＥＴ１０１のソースに接続された出力端子から出力信号を出力する。
A ground potential is applied to the source of the
実施の形態４．
［４－１．構成］
図１６は、本発明の実施の形態４に係る増幅回路４００の構成を示す図である。増幅回路４００は、ソースフォロワ回路の一形態である。増幅回路４００は、電流源ＦＥＴ２０３のゲートの接続以外は図１１に示したＳＳＦ回路２２０と同様の構成を有する。すなわち、電流源ＦＥＴ２０３のゲートは、ＳＳＦ回路２２０では固定電位Ｖ２に接続されているが、増幅回路４００では入力端子に接続されている。これによって、駆動Ｐ型ＦＥＴ２０１と電流源ＦＥＴ２０３はインバータ回路を構成する。
Embodiment 4.
[4-1. composition]
FIG. 16 is a diagram showing the configuration of
［４－２．動作］
図１７は、図１６の増幅回路４００の小信号等価回路を示す図である。駆動Ｐ型ＦＥＴ２０１のドレイン及び出力端子におけるキルヒホッフの電流則から、次の式（２３）及び式（２４）が成り立つ。
[4-2. motion]
FIG. 17 is a diagram showing a small signal equivalent circuit of the
Ｖｉｎ＝０とすると、式（２３）及び式（２４）から、出力抵抗を次の式（２５）のように算出できる。 Assuming that V in =0, the output resistance can be calculated by the following equation (25) from equations (23) and (24).
式（２５）は、ＳＳＦ回路２２０の出力抵抗を示す式（１５）と同一である。したがって、ＳＳＦ回路２２０と本実施の形態における増幅回路４００の出力抵抗は同じであり、出力負荷の駆動力も同じであることがわかる。
Equation (25) is the same as Equation (15) representing the output resistance of
図１６に戻り、増幅回路４００の動作原理について説明する。
Returning to FIG. 16, the operating principle of the
入力端子の電圧が上昇すると、駆動Ｐ型ＦＥＴ２０１及び電流源ＦＥＴ２０３のゲート電圧が上昇するため、駆動Ｐ型ＦＥＴ２０１のソース－ドレイン間電流が減少し、かつ電流源ＦＥＴ２０３のソース－ドレイン間電流が増加する。その結果、ＳＳＦ回路２２０よりも速やかに、駆動Ｐ型ＦＥＴ２０１のソース電圧が上昇し、かつドレイン電圧が下降する。駆動Ｐ型ＦＥＴ２０１のソース電圧の上昇とは、すなわち出力端子の電圧の上昇である。同時に、駆動Ｐ型ＦＥＴ２０１のドレイン電圧の下降によって、帰還Ｎ型ＦＥＴ１０５のゲート電圧が下降してソース－ドレイン間電流が減少する。負荷ＦＥＴ２０２は定電流源であるから、出力端子におけるキルヒホッフの電流則により、駆動Ｐ型ＦＥＴ２０１のソース－ドレイン間電流が増加に転じる。これにより、駆動Ｐ型ＦＥＴ２０１のソース電圧の上昇及びドレイン電圧の下降が抑制される。駆動Ｐ型ＦＥＴ２０１のソース電圧の上昇の抑制とは、すなわち出力端子の電圧上昇の抑制である。
When the voltage of the input terminal rises, the gate voltages of the drive P-
逆に、入力端子の電圧が下降すると、駆動Ｐ型ＦＥＴ２０１及び電流源ＦＥＴ２０３のゲート電圧が下降するため、駆動Ｐ型ＦＥＴ２０１のソース－ドレイン間電流が増加し、かつ電流源ＦＥＴ２０３のソース－ドレイン間電流が減少する。その結果、ＳＳＦ回路２２０よりも速やかに、駆動Ｐ型ＦＥＴ２０１のソース電圧が下降し、かつドレイン電圧が上昇する。駆動Ｐ型ＦＥＴ２０１のソース電圧の下降とは、すなわち出力端子の電圧の下降である。同時に、駆動Ｐ型ＦＥＴ２０１のドレイン電圧の上昇によって、帰還Ｎ型ＦＥＴ１０５のゲート電圧が上昇してソース－ドレイン間電流が増加する。負荷ＦＥＴ２０２は定電流源であるから、出力端子におけるキルヒホッフの電流則により、駆動Ｐ型ＦＥＴ２０１のソース－ドレイン間電流が減少に転じる。これにより、駆動Ｐ型ＦＥＴ２０１のソース電圧の下降及びドレイン電圧の上昇が抑制される。駆動Ｐ型ＦＥＴ２０１のソース電圧の下降の抑制とは、すなわち出力端子の電圧下降の抑制である。
Conversely, when the voltage of the input terminal drops, the gate voltages of the drive P-
以上から、増幅回路４００では、ＳＳＦ回路２２０に比べて、電流源ＦＥＴ２０３が入力端子に接続されたため入力伝達速度が速くなり、出力変動が過渡状態から定常状態へ速やかに移行する。特に、出力波形の立下時よりも立上時において、入力伝達速度が速くなる。そのため、増幅回路４００の出力波形において、立上及び立下は急峻となる一方で、立上及び立下のオーバシュート及びアンダシュートは抑制され、出力波形の発振も抑制される。その結果、増幅回路４００の出力波形の立上時間ｔｒ及び立下時間ｔｆが短縮し、より高速なクロック信号を伝達可能な増幅回路を得ることができる。また、立上セトリング時間ｔｓｒ及び立下セトリング時間ｔｓｆが短縮し、より大きな出力負荷を駆動できる増幅回路を得ることができる。
As described above, in the
次に、増幅回路４００の駆動方法を説明する。
Next, a method of driving the
負荷ＦＥＴ２０２のソースに電源電位Ｖｄｄを印加し、電流源ＦＥＴ２０３のソース及び帰還Ｎ型ＦＥＴ１０５のソースに接地電位を印加する。負荷ＦＥＴ２０２のゲートに固定電位Ｖ１を印加することにより飽和領域で動作させて定電流源とする。ただし、Ｖｄｄ＞Ｖ１＞接地電位（ＧＮＤ）の関係が満たされるものとする。この状態で、駆動Ｐ型ＦＥＴ２０１のゲート及び電流源ＦＥＴ２０３のゲートに接続した入力端子に入力信号を入力し、駆動Ｐ型ＦＥＴ２０１のソースに接続された出力端子から出力信号を出力する。
A power supply potential Vdd is applied to the source of the
実施の形態５．
［５－１．構成］
図１８は、本発明の実施の形態５に係る増幅回路５００の構成を示す図である。増幅回路５００は、電流源ＦＥＴ１０３のゲートの接続以外は図１Ａに示した増幅回路１００と同様の構成を有する。すなわち、電流源ＦＥＴ１０３のゲートは、増幅回路１００では固定電位Ｖ２に接続されているが、増幅回路５００では入力端子に接続されている。これによって、駆動Ｎ型ＦＥＴ１０１と電流源ＦＥＴ１０３はインバータ回路を構成する。
Embodiment 5.
[5-1. composition]
FIG. 18 is a diagram showing the configuration of
［５－２．動作］
図１９は、図１８の増幅回路５００の小信号等価回路を示す図である。駆動Ｎ型ＦＥＴ１０１のドレイン及び出力端子におけるキルヒホッフの電流則から、式（２０）及び次の式（２６）が成り立つ。
[5-2. motion]
FIG. 19 is a diagram showing a small signal equivalent circuit of the
Ｖｉｎ＝０とすると、式（２０）及び式（２６）から、出力抵抗を次の式（２７）のように算出できる。 Assuming that V in =0, the output resistance can be calculated as in the following equation (27) from equations (20) and (26).
式（２７）は、実施の形態１の増幅回路１００の出力抵抗を示す式（９）と同一である。したがって、増幅回路１００と本実施の形態における増幅回路５００の出力抵抗は同じであり、出力負荷の駆動力も同じであることがわかる。
Equation (27) is the same as Equation (9) representing the output resistance of
図１８に戻り、増幅回路５００の動作原理について説明する。
Returning to FIG. 18, the operating principle of the
入力端子の電圧が上昇すると、駆動Ｎ型ＦＥＴ１０１及び電流源ＦＥＴ１０３のゲート電圧が上昇するため、駆動Ｎ型ＦＥＴ１０１のソース－ドレイン間電流が増加し、かつ電流源ＦＥＴ１０３のソース－ドレイン間電流が減少する。その結果、ＳＳＦ回路１２０よりも速やかに、駆動Ｎ型ＦＥＴ１０１のソース電圧が上昇し、かつドレイン電圧が下降する。駆動Ｎ型ＦＥＴ１０１のソース電圧の上昇とは、すなわち出力端子の電圧の上昇である。同時に、駆動Ｎ型ＦＥＴ１０１のドレイン電圧が下降することによって、帰還Ｐ型ＦＥＴ１０４のゲート電圧が下降してソース－ドレイン間電流が増加し、かつ、帰還Ｎ型ＦＥＴ１０５のゲート電圧が下降してソース－ドレイン間電流が減少する。ここで、負荷ＦＥＴ１０２は定電流源であるから、出力端子におけるキルヒホッフの電流則により、駆動Ｎ型ＦＥＴ１０１のソース－ドレイン間電流が減少に転じる。これにより、駆動Ｎ型ＦＥＴ１０１のソース電圧の上昇及びドレイン電圧の下降が抑制される。駆動Ｎ型ＦＥＴ１０１のソース電圧の上昇の抑制とは、すなわち出力端子の電圧上昇の抑制である。
When the voltage of the input terminal rises, the gate voltages of the driving N-
逆に、入力端子の電圧が下降すると、駆動Ｎ型ＦＥＴ１０１及び電流源ＦＥＴ１０３のゲート電圧が下降するため、駆動Ｎ型ＦＥＴ１０１のソース－ドレイン間電流が減少し、かつ電流源ＦＥＴ１０３のソース－ドレイン間電流が増加する。その結果、ＳＳＦ回路１２０よりも速やかに、駆動Ｎ型ＦＥＴ１０１のソース電圧が下降し、かつドレイン電圧が上昇する。駆動Ｎ型ＦＥＴ１０１のソース電圧の下降とは、すなわち出力端子の電圧の下降である。同時に、駆動Ｎ型ＦＥＴ１０１のドレイン電圧の上昇によって、帰還Ｐ型ＦＥＴ１０４のゲート電圧が上昇してソース－ドレイン間電流が減少し、かつ、帰還Ｎ型ＦＥＴ１０５のゲート電圧が上昇してソース－ドレイン間電流が増加する。負荷ＦＥＴ１０２は定電流源であるから、出力端子におけるキルヒホッフの電流則により、駆動Ｎ型ＦＥＴ１０１のソース－ドレイン間電流が増加に転じる。これにより、駆動Ｎ型ＦＥＴ１０１のソース電圧の下降及びドレイン電圧の上昇が抑制される。駆動Ｎ型ＦＥＴ１０１のソース電圧下降の抑制とは、すなわち出力端子の電圧下降の抑制である。
Conversely, when the voltage of the input terminal drops, the gate voltages of the drive N-
以上から、増幅回路５００では、ＳＳＦ回路１２０に比べて、帰還Ｎ型ＦＥＴ１０５が追加されたため出力帰還速度が大きくなり、出力変動が過渡状態から定常状態へ速やかに移行する。特に、出力波形の立上時よりも立下時において、出力帰還速度が速くなる。そのため、増幅回路５００の出力波形において、立上及び立下は急峻となる一方で、立上及び立下のオーバシュート及びアンダシュートは抑制され、出力波形の発振も抑制される。その結果、増幅回路５００の出力波形の立上時間ｔｒ及び立下時間ｔｆが短縮し、より高速なクロック信号を伝達可能な増幅回路を得ることができる。また、立上セトリング時間ｔｓｒ及び立下セトリング時間ｔｓｆが短縮し、より大きな出力負荷を駆動できる増幅回路を得ることができる。
As described above, in the
次に、増幅回路５００の駆動方法を説明する。
Next, a method of driving the
負荷ＦＥＴ１０２のソース及び帰還Ｎ型ＦＥＴ１０５のソースに接地電位を印加し、電流源ＦＥＴ１０３のソース及び帰還Ｐ型ＦＥＴ１０４のソースに電源電位Ｖｄｄを印加する。負荷ＦＥＴ１０２のゲートに固定電位Ｖ１を印加することにより飽和領域で動作させて定電流源とする。ただし、Ｖｄｄ＞Ｖ１＞接地電位（ＧＮＤ）の関係が満たされるものとする。この状態で、駆動Ｎ型ＦＥＴ１０１のゲート及び電流源ＦＥＴ１０３のゲートに接続された入力端子に入力信号を入力し、駆動Ｎ型ＦＥＴ１０１のソースに接続された出力端子から出力信号を出力する。
A ground potential is applied to the source of the
実施の形態６．
［６－１．構成］
図２０は、本発明の実施の形態６に係る増幅回路６００の構成を示す図である。増幅回路６００は、電流源ＦＥＴ２０３のゲートの接続以外は図８Ａに示した増幅回路２００と同様の構成を有する。すなわち、電流源ＦＥＴ２０３のゲートは、増幅回路２００では固定電位Ｖ２に接続されているが、増幅回路６００では入力端子に接続されている。これによって、駆動Ｐ型ＦＥＴ２０１と電流源ＦＥＴ２０３はインバータ回路を構成する。
Embodiment 6.
[6-1. composition]
FIG. 20 shows a configuration of
［６－２．動作］
図２１は、図２０の増幅回路６００の小信号等価回路を示す図である。駆動Ｐ型ＦＥＴ２０１のドレイン及び出力端子におけるキルヒホッフの電流則から、式（２３）及び次の式（２８）が成り立つ。
[6-2. motion]
FIG. 21 is a diagram showing a small signal equivalent circuit of the
Ｖｉｎ＝０とすると、式（２３）及び式（２８）から、出力抵抗を次の式（２９）のように算出できる。 Assuming that V in =0, the output resistance can be calculated as in the following equation (29) from equations (23) and (28).
式（２９）は、実施の形態２の増幅回路２００の出力抵抗を示す式（１８）と同一である。したがって、増幅回路２００と本実施の形態における増幅回路６００の出力抵抗は同じであり、出力負荷の駆動力も同じであることがわかる。
Equation (29) is the same as Equation (18) representing the output resistance of
図２０に戻り、増幅回路６００の動作原理について説明する。
Returning to FIG. 20, the principle of operation of the
入力端子の電圧が上昇すると、駆動Ｐ型ＦＥＴ２０１のゲート電圧が上昇するため、駆動Ｐ型ＦＥＴ２０１のソース－ドレイン間電流が減少し、かつ電流源ＦＥＴ２０３のソース－ドレイン間電流が増加する。その結果、ＳＳＦ回路２２０よりも速やかに、駆動Ｐ型ＦＥＴ２０１のソース電圧が上昇し、かつドレイン電圧が下降する。駆動Ｐ型ＦＥＴ２０１のソース電圧の上昇とは、すなわち出力端子の電圧の上昇である。同時に、駆動Ｐ型ＦＥＴ２０１のドレイン電圧が下降することによって、帰還Ｐ型ＦＥＴ１０４のゲート電圧が下降してソース－ドレイン間電流が増加し、かつ、帰還Ｎ型ＦＥＴ１０５のゲート電圧が下降してソース－ドレイン間電流が減少する。ここで、負荷ＦＥＴ２０２は定電流源であるから、出力端子におけるキルヒホッフの電流則により、駆動Ｐ型ＦＥＴ２０１のソース－ドレイン間電流が増加に転じる。これにより、駆動Ｐ型ＦＥＴ２０１のソース電圧の上昇及びドレイン電圧の下降が抑制される。駆動Ｐ型ＦＥＴ２０１のソース電圧の上昇の抑制とは、すなわち出力端子の電圧上昇の抑制である。
When the voltage of the input terminal rises, the gate voltage of the drive P-
逆に、入力端子の電圧が下降すると、駆動Ｐ型ＦＥＴ２０１のゲート電圧が下降するため、駆動Ｐ型ＦＥＴ２０１のソース－ドレイン間電流が増加し、かつ電流源ＦＥＴ２０３のソース－ドレイン間電流が減少する。その結果、ＳＳＦ回路２２０よりも速やかに、駆動Ｐ型ＦＥＴ２０１のソース電圧が下降し、かつドレイン電圧が上昇する。駆動Ｐ型ＦＥＴ２０１のソース電圧の下降とは、すなわち出力端子の電圧の下降である。同時に、駆動Ｐ型ＦＥＴ２０１のドレイン電圧の上昇によって、帰還Ｐ型ＦＥＴ１０４のゲート電圧が上昇してソース－ドレイン間電流が減少し、かつ、帰還Ｎ型ＦＥＴ１０５のゲート電圧が上昇してソース－ドレイン間電流が増加する。負荷ＦＥＴ２０２は定電流源であるから、出力端子におけるキルヒホッフの電流則により、駆動Ｐ型ＦＥＴ２０１のソース－ドレイン間電流が減少に転じる。これにより、駆動Ｐ型ＦＥＴ２０１のソース電圧の下降及びドレイン電圧の上昇が抑制される。駆動Ｐ型ＦＥＴ２０１のソース電圧下降の抑制とは、すなわち出力端子の電圧下降の抑制である。
Conversely, when the voltage of the input terminal drops, the gate voltage of the drive P-
以上から、増幅回路６００では、ＳＳＦ回路２２０に比べて、帰還Ｐ型ＦＥＴ１０４が追加されたため出力帰還速度が大きくなり、出力変動が過渡状態から定常状態へ速やかに移行する。特に、出力波形の立下時よりも立上時において、出力帰還速度が速くなる。そのため、増幅回路６００の出力波形において、立上及び立下は急峻となる一方で、立上及び立下のオーバシュート及びアンダシュートは抑制され、出力波形の発振も抑制される。その結果、増幅回路６００の出力波形の立上時間ｔｒ及び立下時間ｔｆが短縮し、より高速なクロック信号を伝達可能な増幅回路を得ることができる。また、立上セトリング時間ｔｓｒ及び立下セトリング時間ｔｓｆが短縮し、より大きな出力負荷を駆動できる増幅回路を得ることができる。
As described above, since the feedback P-
次に、増幅回路６００の駆動方法を説明する。
Next, a method of driving the
負荷ＦＥＴ２０２のソース及び帰還Ｐ型ＦＥＴ１０４のソースに電源電位Ｖｄｄを印加し、電流源ＦＥＴ２０３のソース及び帰還Ｎ型ＦＥＴ１０５のソースに接地電位を印加する。負荷ＦＥＴ２０２のゲートに固定電位Ｖ１を印加することにより飽和領域で動作させて定電流源とする。ただし、Ｖｄｄ＞Ｖ１＞接地電位（ＧＮＤ）の関係が満たされるものとする。この状態で駆動Ｐ型ＦＥＴ２０１のゲート及び電流源ＦＥＴ２０３のゲートに接続された入力端子に入力信号を入力し、駆動Ｐ型ＦＥＴ２０１のソースに接続された出力端子から出力信号を出力する。
A power supply potential Vdd is applied to the source of the
実施の形態７．
［７－１．構成］
図２２は、本発明の実施の形態７に係る増幅回路７００の構成を示す図である。増幅回路７００は、ダーリントン回路の一形態である。増幅回路７００は、駆動Ｎ型ＦＥＴ１０１、負荷ＦＥＴ１０２、帰還Ｎ型ＦＥＴ１０５及び帰還ＰＮＰ型バイポーラトランジスタ（ＢＪＴ、Bipolar Junction Transistor）５０４を備える。
Embodiment 7.
[7-1. composition]
FIG. 22 shows a configuration of
負荷ＦＥＴ１０２のソースはＧＮＤに接続され、ドレインは駆動Ｎ型ＦＥＴ１０１のソースに接続されている。駆動Ｎ型ＦＥＴ１０１のドレインは帰還ＰＮＰ型ＢＪＴ５０４のベースに接続されている。駆動Ｎ型ＦＥＴ１０１のゲートには、増幅回路１００の入力端子ＩＮが接続されている。負荷ＦＥＴ１０２のゲートには、固定電位Ｖ１が入力される。
The
ここで、ＢＪＴの導電型を表す「ＰＮＰ型」及び「ＮＰＮ型」は、本発明の「第１導電型」及び「第２導電型」の一例である。第１導電型がＰＮＰ型であり、第２導電型がＮＰＮ型であってもよいし、その逆であってもよい。 Here, the "PNP type" and "NPN type" representing the conductivity type of the BJT are examples of the "first conductivity type" and "second conductivity type" in the present invention. The first conductivity type may be the PNP type and the second conductivity type may be the NPN type, or vice versa.
また、ＢＪＴの「ベース」、「エミッタ」、及び「コレクタ」は、それぞれ本発明の「制御端子」、「第１端子」、及び「第２端子」の一例である。 Also, the "base", "emitter" and "collector" of the BJT are examples of the "control terminal", "first terminal" and "second terminal" of the present invention, respectively.
帰還ＰＮＰ型ＢＪＴ５０４のエミッタは電源に接続され、コレクタは帰還Ｎ型ＦＥＴ１０５のドレインに接続されている。帰還Ｎ型ＦＥＴ１０５のソースは、ＧＮＤに接続されている。帰還ＰＮＰ型ＢＪＴ５０４のコレクタと帰還Ｎ型ＦＥＴ１０５のドレインとの接続点は、出力端子ＯＵＴに接続されている。
The
図１Ａに示した実施の形態１の増幅回路１００と比較すると、増幅回路７００は、増幅回路１００において、帰還Ｐ型ＦＥＴ１０４を帰還ＰＮＰ型ＢＪＴ５０４に変更し、電流源ＦＥＴ１０３を取り除いた構成を有する。
Compared with
［７－２．動作］
増幅回路７００の動作原理を、従来のソースフォロワ回路１１０（図２）及び従来のＦＥＴ入力インバ-テッドダーリントン（ＩＤ）回路の動作原理と比較しながら説明する。
[7-2. motion]
The principle of operation of the
図２３は、従来のＦＥＴ入力ＩＤ回路７２０の構成を示す図である。ＦＥＴ入力ＩＤ回路７２０は、図２に示したソースフォロワ回路１１０に加えて、帰還ＰＮＰ型ＢＪＴ５０４を備える。帰還ＰＮＰ型ＢＪＴ５０４のエミッタは電源に接続され、コレクタは出力端子ＯＵＴに接続され、ベースは駆動Ｎ型ＦＥＴ１０１のドレインに接続されている。これによって、帰還ＰＮＰ型ＢＪＴ５０４は帰還回路を構成する。図２２の増幅回路７００と比較すると、ＦＥＴ入力ＩＤ回路７２０は、増幅回路７００から帰還Ｎ型ＦＥＴ１０５を省いた構成を有する。
FIG. 23 shows a configuration of a conventional FET
図２４は、図２３のＦＥＴ入力ＩＤ回路７２０の小信号等価回路を示す図である。駆動Ｎ型ＦＥＴ１０１のドレイン及び出力端子におけるキルヒホッフの電流則から、次の式（３０）及び式（３１）が成り立つ。
FIG. 24 is a diagram showing a small signal equivalent circuit of the FET
Ｖｉｎ＝０とすると、式（３０）及び式（３１）から、出力抵抗を次の式（３２）のように算出できる。 Assuming that V in =0, the output resistance can be calculated as in the following equation (32) from equations (30) and (31).
チャネル長変調が無い理想的なＦＥＴでは、ｒｌｎ→∞、ｒｄｎ＞＞ｒｆｂｐ_ｂ、ｇｍｄｎｒｄｎ＞＞１、及びｇｍｆｂｐｒｆｂｐ_ｃ＞＞１であるから、式（３２）は、次の式（３３）のように近似できる。 For an ideal FET without channel length modulation, r ln →∞, r dn >>r fbp_b , gm dn r dn >>1, and gm fbp r fbp_c >>1, so equation (32) becomes can be approximated as in equation (33).
式（３３）を式（３）と比較すると、ＦＥＴ入力ＩＤ回路７２０では、出力抵抗がソースフォロワ回路１１０の１／ｇｍｆｂｐｒｆｂｐ_ｂ倍に低減することがわかる。このため、ＦＥＴ入力ＩＤ回路７２０における出力負荷の駆動力は、ソースフォロワ回路１１０に比べて高い。
Comparing equation (33) with equation (3), it can be seen that the FET
図２３に戻り、ＦＥＴ入力ＩＤ回路７２０の動作原理について説明する。
Returning to FIG. 23, the principle of operation of the FET
入力端子の電圧が上昇すると、駆動Ｎ型ＦＥＴ１０１のゲート電圧が上昇するため、駆動Ｎ型ＦＥＴ１０１のソース－ドレイン間電流が増加する。その結果、駆動Ｎ型ＦＥＴ１０１のソース電圧が上昇し、かつドレイン電圧が下降する。駆動Ｎ型ＦＥＴ１０１のソース電圧の上昇とは、すなわち出力端子の電圧の上昇である。同時に、駆動Ｎ型ＦＥＴ１０１のドレイン電圧の下降によって、帰還ＰＮＰ型ＢＪＴ５０４のベース電圧が下降してコレクタ電流が増加する。負荷ＦＥＴ１０２は定電流源であるから、出力端子におけるキルヒホッフの電流則により、駆動Ｎ型ＦＥＴ１０１のソース－ドレイン間電流が減少に転じる。これにより、駆動Ｎ型ＦＥＴ１０１のソース電圧の上昇及びドレイン電圧の下降が抑制される。駆動Ｎ型ＦＥＴ１０１のソース電圧の上昇の抑制とは、すなわち出力端子の電圧上昇の抑制である。
When the voltage of the input terminal rises, the gate voltage of the drive N-
逆に、入力端子の電圧が下降すると、駆動Ｎ型ＦＥＴ１０１のゲート電圧が下降するため、駆動Ｎ型ＦＥＴ１０１のソース－ドレイン間電流が減少する。その結果、駆動Ｎ型ＦＥＴ１０１のソース電圧が下降し、かつドレイン電圧が上昇する。駆動Ｎ型ＦＥＴ１０１のソース電圧の下降とは、すなわち出力端子の電圧の下降である。同時に、駆動Ｎ型ＦＥＴ１０１のドレイン電圧の上昇によって、帰還ＰＮＰ型ＢＪＴ５０４のベース電圧が上昇してコレクタ電流が減少する。負荷ＦＥＴ１０２は定電流源であるから、出力端子におけるキルヒホッフの電流則により、駆動Ｎ型ＦＥＴ１０１のソース－ドレイン間電流が増加に転じ、駆動Ｎ型ＦＥＴ１０１のソース電圧の下降及びドレイン電圧の上昇が抑制される。駆動Ｎ型ＦＥＴ１０１のソース電圧の下降の抑制とは、すなわち出力端子の電圧下降の抑制である。
Conversely, when the voltage of the input terminal drops, the gate voltage of the drive N-
以上のことから、ＦＥＴ入力ＩＤ回路７２０では、ソースフォロワ回路１１０に比べて、出力変動が過渡状態から定常状態へ速やかに移行する。
As described above, in the FET
次に、ＦＥＴ入力ＩＤ回路７２０の駆動方法を説明する。
Next, a method of driving the FET
負荷ＦＥＴ１０２のソースに接地電位を印加し、帰還ＰＮＰ型ＢＪＴ５０４のエミッタに電源電位Ｖｄｄを印加し、負荷ＦＥＴ１０２のゲートに固定電位Ｖ１を印加することにより飽和領域で動作させて定電流源とする。ただし、Ｖｄｄ＞Ｖ１＞接地電位（ＧＮＤ）の関係が満たされるものとする。この状態で入力端子に入力信号を入力し、駆動Ｎ型ＦＥＴ１０１のソースに接続された出力端子から出力信号を出力する。
A ground potential is applied to the source of the
次に、本実施の形態に係る増幅回路７００の動作原理について説明する。図２５は、図２２の増幅回路７００の小信号等価回路を示す図である。駆動Ｎ型ＦＥＴ１０１のドレイン及び出力端子におけるキルヒホッフの電流則から、式（３０）及び次の式（３４）が成り立つ。
Next, the principle of operation of
Ｖｉｎ＝０とすると、式（３０）及び式（３４）から、出力抵抗を次の式（３５）のように算出できる。 Assuming that V in =0, the output resistance can be calculated as in the following equation (35) from equations (30) and (34).
チャネル長変調が無い理想的なＦＥＴでは、ｒｌｎ→∞、ｒｄｎ＞＞ｒｆｂｐ_ｂ、ｇｍｄｎｒｄｎ＞＞１、ｇｍｆｂｎｒｆｂｎ、及びｇｍｆｂｐｒｆｂｐ_ｃ＞＞１であるから、式（３５）は、次の式（３６）のように近似できる。 For an ideal FET without channel length modulation, r ln →∞, r dn >>r fbp_b , gm dn r dn >>1, gm fbn r fbn and gm fbp r fbp_c >>1, so the equation ( 35) can be approximated by the following equation (36).
式（３６）を式（３３）と比較すると、増幅回路７００では、出力抵抗がＦＥＴ入力ＩＤ回路７２０のｇｍｆｂｐ／（ｇｍｆｂｎ＋ｇｍｆｂｐ）倍に低減することがわかる。このため、増幅回路７００における出力負荷の駆動力は、ＦＥＴ入力ＩＤ回路７２０に比べて高い。
Comparing equation (36) with equation (33) shows that
図２２に戻り、増幅回路７００の動作原理について説明する。
Returning to FIG. 22, the principle of operation of the
入力端子の電圧が上昇すると、駆動Ｎ型ＦＥＴ１０１のゲート電圧が上昇するため、ソース－ドレイン間電流が増加する。その結果、駆動Ｎ型ＦＥＴ１０１のソース電圧が上昇し、かつドレイン電圧が下降する。駆動Ｎ型ＦＥＴ１０１のソース電圧の上昇とは、すなわち出力端子の電圧の上昇である。同時に、駆動Ｎ型ＦＥＴ１０１のドレイン電圧の下降によって、帰還ＰＮＰ型ＢＪＴ５０４のベース電圧が下降してコレクタ電流が増加し、かつ帰還Ｎ型ＦＥＴ１０５のゲート電圧が下降してソース－ドレイン間電流が減少する。負荷ＦＥＴ１０２は定電流源であるから、出力端子におけるキルヒホッフの電流則により、駆動Ｎ型ＦＥＴ１０１のソース－ドレイン間電流が減少に転じる。これにより、駆動Ｎ型ＦＥＴ１０１のソース電圧の上昇及びドレイン電圧の下降が抑制される。駆動Ｎ型ＦＥＴ１０１のソース電圧の上昇の抑制とは、すなわち出力端子の電圧上昇の抑制である。
When the voltage of the input terminal rises, the gate voltage of the drive N-
逆に、入力端子の電圧が下降すると、駆動Ｎ型ＦＥＴ１０１のゲート電圧が下降するため、ソース－ドレイン間電流が減少する。その結果、駆動Ｎ型ＦＥＴ１０１のソース電圧が下降し、かつドレイン電圧が上昇する。駆動Ｎ型ＦＥＴ１０１のソース電圧の下降とは、すなわち出力端子の電圧の下降である。同時に、駆動Ｎ型ＦＥＴ１０１のドレイン電圧の上昇によって、帰還ＰＮＰ型ＢＪＴ５０４のベース電圧が上昇してコレクタ電流が減少し、かつ帰還Ｎ型ＦＥＴ１０５のゲート電圧が上昇してソース－ドレイン間電流が増加する。負荷ＦＥＴ１０２は定電流源であるから、出力端子におけるキルヒホッフの電流則により、駆動Ｎ型ＦＥＴ１０１のソース－ドレイン間電流が増加に転じる。これにより、駆動Ｎ型ＦＥＴ１０１のソース電圧の下降及びドレイン電圧の上昇が抑制される。駆動Ｎ型ＦＥＴ１０１のソース電圧の下降の抑制とは、すなわち出力端子の電圧下降の抑制である。
Conversely, when the voltage of the input terminal drops, the gate voltage of the drive N-
以上から、本実施の形態における増幅回路７００では、ＦＥＴ入力ＩＤ回路７２０に比べて、帰還Ｎ型ＦＥＴ１０５が追加されたため出力帰還速度が速くなり、出力変動が過渡状態から定常状態へ速やかに移行する。特に、出力波形の立上時よりも立下時において、出力帰還速度が速くなる。そのため、増幅回路７００の出力波形において、立上及び立下は急峻となる一方で、立上及び立下のオーバシュート及びアンダシュートは抑制され、出力波形の発振も抑制される。その結果、増幅回路７００の出力波形の立上時間ｔｒ及び立下時間ｔｆが短縮し、より高速なクロック信号を伝達可能な増幅回路を得ることができる。また、立上セトリング時間ｔｓｒ及び立下セトリング時間ｔｓｆが短縮し、より大きな出力負荷を駆動できる増幅回路を得ることができる。
As described above, in the
次に、増幅回路７００の駆動方法を説明する。
Next, a method of driving the
負荷ＦＥＴ１０２のソース及び帰還Ｎ型ＦＥＴ１０５のソースに接地電位を印加し、帰還ＰＮＰ型ＢＪＴ５０４のエミッタに電源電位Ｖｄｄを印加する。負荷ＦＥＴ１０２のゲートに固定電位Ｖ１を印加することにより飽和領域で動作させて定電流源とする。ただし、Ｖｄｄ＞Ｖ１＞接地電位（ＧＮＤ）の関係を満たすものとする。この状態で入力端子に入力信号を入力し、駆動Ｎ型ＦＥＴ１０１のソースに接続された出力端子から出力信号を出力する。
A ground potential is applied to the source of the
なお、本実施の形態において、帰還Ｎ型ＦＥＴ１０５を帰還ＮＰＮ型ＢＪＴに変更することはできない。なぜなら、その場合は帰還ＰＮＰ型ＢＪＴ５０４のエミッタ－ベース間電流が、帰還ＮＰＮ型ＢＪＴのベース－エミッタ間電流となってしまい、帰還ＰＮＰ型ＢＪＴ５０４及び帰還ＮＰＮ型ＢＪＴの両方に、常時コレクタ電流が流れてしまうからである。
In this embodiment, the feedback N-
実施の形態８．
［８－１．構成］
図２６は、本発明の実施の形態６に係る増幅回路８００の構成を示す図である。増幅回路８００は、ダーリントン回路の一形態である。実施の形態８の増幅回路８００では、実施の形態７の増幅回路７００と異なり、駆動ＦＥＴがＰ型ＦＥＴである。
Embodiment 8.
[8-1. composition]
FIG. 26 shows a configuration of
増幅回路８００は、駆動Ｐ型ＦＥＴ２０１、負荷ＦＥＴ２０２、帰還Ｐ型ＦＥＴ１０４及び帰還ＮＰＮ型ＢＪＴ６０５を備える。
The
負荷ＦＥＴ２０２のソースは電源に接続され、ドレインは駆動Ｐ型ＦＥＴ２０１のソースに接続されている。駆動Ｐ型ＦＥＴ２０１のゲートには、増幅回路８００の入力端子ＩＮが接続されている。負荷ＦＥＴ２０２のゲートには、固定電位Ｖ１が入力される。
The
駆動Ｐ型ＦＥＴ２０１のソースと負荷ＦＥＴ２０２のドレインとの接続点は、出力端子ＯＵＴに接続されている。
A connection point between the source of the drive P-
帰還Ｐ型ＦＥＴ１０４のソースは電源に接続され、ドレインは帰還ＮＰＮ型ＢＪＴ６０５のコレクタに接続されている。帰還ＮＰＮ型ＢＪＴ６０５のエミッタは、ＧＮＤに接続されている。帰還Ｐ型ＦＥＴ１０４のゲート及び帰還ＮＰＮ型ＢＪＴ６０５のベースは、共に、駆動Ｐ型ＦＥＴ２０１のドレインに接続されている。
The source of feedback P-
帰還Ｐ型ＦＥＴ１０４のドレインと帰還ＮＰＮ型ＢＪＴ６０５のコレクタとの接続点は、出力端子ＯＵＴに接続されている。
A connection point between the drain of the feedback P-
［８－２．動作］
増幅回路８００の動作原理を、従来のソースフォロワ回路１１０（図２）及び従来のＦＥＴ入力インバ-テッドダーリントン（ＩＤ）回路の動作原理と比較しながら説明する。
[8-2. motion]
The principle of operation of the
図２７は、従来のＦＥＴ入力ＩＤ回路８２０の構成を示す図である。ＦＥＴ入力ＩＤ回路８２０は、図２に示したソースフォロワ回路１１０に加えて、帰還ＮＰＮ型ＢＪＴ６０５を備える。帰還ＮＰＮ型ＢＪＴ６０５のエミッタはＧＮＤに接続され、コレクタは出力端子ＯＵＴに接続され、ベースは駆動Ｐ型ＦＥＴ２０１のソースに接続されている。これによって、帰還ＮＰＮ型ＢＪＴ６０５は帰還回路を構成する。図２６の増幅回路８００と比較すると、ＦＥＴ入力ＩＤ回路８２０は、増幅回路８００から帰還Ｐ型ＦＥＴ１０４を省いた構成を有する。
FIG. 27 shows a configuration of a conventional FET
図２８は、図２７のＦＥＴ入力ＩＤ回路８２０の小信号等価回路を示す図である。駆動Ｐ型ＦＥＴ２０１のドレイン及び出力端子におけるキルヒホッフの電流則から、次の式（３７）及び式（３８）が成り立つ。
FIG. 28 is a diagram showing a small signal equivalent circuit of the FET
Ｖｉｎ＝０とすると、式（３７）及び式（３８）から、出力抵抗を次の式（３９）のように算出できる。 Assuming that V in =0, the output resistance can be calculated as in the following equation (39) from equations (37) and (38).
チャネル長変調が無い理想的なＦＥＴでは、ｒｌｐ→∞、ｒｄｎ＞＞ｒｆｂｎ_ｂ、ｇｍｄｐｒｄｐ＞＞１、及びｇｍｆｂｎｒｆｂｎ_ｃ＞＞１であるから、式（３９）は、次の式（４０）のように近似できる。 For an ideal FET without channel length modulation, r lp →∞, r dn >>r fbn_b , gm dp r dp >>1, and gm fbn r fbn_c >>1, so equation (39) becomes can be approximated as in equation (40).
式（４０）を式（３）と比較すると、ＦＥＴ入力ＩＤ回路８２０では、出力抵抗がソースフォロワ回路１１０の１／ｇｍｆｂｎｒｆｂｎ_ｂ倍に低減することがわかる。このため、ＦＥＴ入力ＩＤ回路８２０における出力負荷の駆動力は、ソースフォロワ回路１１０に比べて高い。
Comparing equation (40) with equation (3) shows that the FET
図２７に戻り、ＦＥＴ入力ＩＤ回路８２０の動作原理について説明する。
Returning to FIG. 27, the principle of operation of the FET
入力端子の電圧が上昇すると、駆動Ｐ型ＦＥＴ２０１のゲート電圧が上昇するため、駆動Ｐ型ＦＥＴ２０１のソース－ドレイン間電流が減少する。その結果、駆動Ｐ型ＦＥＴ２０１のソース電圧が上昇し、かつドレイン電圧が下降する。駆動Ｐ型ＦＥＴ２０１のソース電圧の上昇とは、すなわち出力端子の電圧の上昇である。同時に、駆動Ｐ型ＦＥＴ２０１のドレイン電圧の下降によって、帰還ＮＰＮ型ＢＪＴ６０５のベース電圧が下降してコレクタ電流が減少する。負荷ＦＥＴ２０２は定電流源であるから、出力端子におけるキルヒホッフの電流則により、駆動Ｐ型ＦＥＴ２０１のソース－ドレイン間電流が増加に転じる。これにより、駆動Ｐ型ＦＥＴ２０１のソース電圧の上昇及びドレイン電圧の下降が抑制される。駆動Ｐ型ＦＥＴ２０１のソース電圧の上昇の抑制とは、すなわち出力端子の電圧上昇の抑制である。
When the voltage of the input terminal rises, the gate voltage of the drive P-
逆に、入力端子の電圧が下降すると、駆動Ｐ型ＦＥＴ２０１のゲート電圧が下降するため、駆動Ｐ型ＦＥＴ２０１のソース－ドレイン間電流が増加する。その結果、駆動Ｐ型ＦＥＴ２０１のソース電圧が下降し、かつドレイン電圧が上昇する。駆動Ｐ型ＦＥＴ２０１のソース電圧の下降とは、すなわち出力端子の電圧の下降である。同時に、駆動Ｐ型ＦＥＴ２０１のドレイン電圧の上昇によって、帰還ＮＰＮ型ＢＪＴ６０５のベース電圧が上昇してコレクタ電流が増加する。負荷ＦＥＴ２０２は定電流源であるから、出力端子におけるキルヒホッフの電流則により、駆動Ｐ型ＦＥＴ２０１のソース－ドレイン間電流が減少に転じる。これにより、駆動Ｐ型ＦＥＴ２０１のソース電圧の下降及びドレイン電圧の上昇が抑制される。駆動Ｐ型ＦＥＴ２０１のソース電圧の下降の抑制とは、すなわち出力端子の電圧下降の抑制である。
Conversely, when the voltage of the input terminal drops, the gate voltage of the drive P-
以上のことから、ＦＥＴ入力ＩＤ回路８２０では、ソースフォロワ回路１１０に比べて、出力変動が過渡状態から定常状態へ速やかに移行する。
As described above, in the FET
次に、ＦＥＴ入力ＩＤ回路８２０の駆動方法を説明する。
Next, a method of driving the FET
負荷ＦＥＴ１０２のソースに電源電位Ｖｄｄを印加し、帰還ＮＰＮ型ＢＪＴ６０５のエミッタに接地電位を印加する。負荷ＦＥＴ２０２のゲートに固定電位Ｖ１を印加することにより飽和領域で動作させて定電流源とする。ただし、Ｖｄｄ＞Ｖ１＞接地電位（ＧＮＤ）の関係が満たされるものとする。この状態で入力端子に入力信号を入力し、駆動Ｐ型ＦＥＴ２０１に接続された出力端子から出力信号を出力する。
A power supply potential Vdd is applied to the source of the
次に、本実施の形態に係る増幅回路８００の動作原理について説明する。図２９は、図２６の増幅回路８００の小信号等価回路を示す図である。駆動Ｐ型ＦＥＴ２０１のドレイン及び出力端子におけるキルヒホッフの電流則から、式（３７）及び次の式（４１）が成り立つ。
Next, the principle of operation of
Ｖｉｎ＝０とすると、式（３７）及び式（４１）から、出力抵抗を次の式（４２）のように算出できる。 Assuming that V in =0, the output resistance can be calculated by the following equation (42) from equations (37) and (41).
チャネル長変調が無い理想的なＦＥＴでは、ｒｌｐ→∞、ｒｄｎ＞＞ｒｆｂｎ_ｂ、ｇｍｄｐｒｄｐ＞＞１、ｇｍｆｂｎｒｆｂｎ_ｃ、及びｇｍｆｂｐｒｆｂｐ＞＞１であるから、式（４２）は、次の式（４３）のように近似できる。 For an ideal FET without channel length modulation, r lp →∞, r dn >>r fbn_b , gm dp r dp >>1, gm fbn r fbn_c , and gm fbp r fbp >>1, so the equation ( 42) can be approximated by the following equation (43).
式（４３）を式（３０）と比較すると、増幅回路８００では、出力抵抗がＦＥＴ入力ＩＤ回路８２０のｇｍｆｂｎ／（ｇｍｆｂｎ＋ｇｍｆｂｐ）倍に低減することがわかる。このため、増幅回路８００における出力負荷の駆動力は、ＦＥＴ入力ＩＤ回路８２０に比べて高い。
Comparing equation (43) with equation (30) shows that
図２６に戻り、増幅回路８００の動作原理について説明する。
Returning to FIG. 26, the principle of operation of the
入力端子の電圧が上昇すると、駆動Ｐ型ＦＥＴ２０１のゲート電圧が上昇するため、ソース－ドレイン間電流が減少する。その結果、駆動Ｐ型ＦＥＴ２０１のソース電圧が上昇し、かつドレイン電圧が下降する。駆動Ｐ型ＦＥＴ２０１のソース電圧の上昇とは、すなわち出力端子の電圧の上昇である。同時に、駆動Ｐ型ＦＥＴ２０１のドレイン電圧の下降によって、帰還Ｐ型ＦＥＴ１０４のゲート電圧が下降してソース－ドレイン間電流が増加、かつ帰還ＮＰＮ型ＢＪＴ６０５のベース電圧が下降してコレクタ電流が減少する。負荷ＦＥＴ２０２は定電流源であるから、出力端子におけるキルヒホッフの電流則により、駆動Ｐ型ＦＥＴ２０１のソース－ドレイン間電流が増加に転じ、駆動Ｐ型ＦＥＴ２０１のソース電圧の上昇及びドレイン電圧の下降が抑制される。駆動Ｐ型ＦＥＴ２０１のソース電圧の上昇の抑制とは、すなわち出力端子の電圧上昇の抑制である。
When the voltage of the input terminal rises, the gate voltage of the driving P-
逆に、入力端子の電圧が下降すると、駆動Ｐ型ＦＥＴ２０１のゲート電圧が下降するため、ソース－ドレイン間電流が増加する。その結果、駆動Ｐ型ＦＥＴ２０１のソース電圧が下降、かつドレイン電圧が上昇する。駆動Ｐ型ＦＥＴ２０１のソース電圧の下降とは、すなわち出力端子の電圧下降である。同時に、駆動Ｐ型ＦＥＴ２０１のドレイン電圧の上昇によって、帰還Ｐ型ＦＥＴ１０４のゲート電圧が上昇してソース－ドレイン間電流が減少し、かつ帰還ＮＰＮ型ＢＪＴ６０５のベース電圧が上昇してコレクタ電流が増加する。負荷ＦＥＴ２０２は定電流源であるから、出力端子におけるキルヒホッフの電流則により、駆動Ｐ型ＦＥＴ２０１のソース－ドレイン間電流が減少に転じ、駆動Ｐ型ＦＥＴ２０１のソース電圧の下降及びドレイン電圧の上昇が抑制される。駆動Ｐ型ＦＥＴ２０１のソース電圧の下降の抑制とは、すなわち出力端子の電圧下降の抑制である。
Conversely, when the voltage of the input terminal drops, the gate voltage of the drive P-
以上から、本実施の形態における増幅回路８００ではＦＥＴ入力ＩＤ回路８２０に比べて、帰還Ｐ型ＦＥＴ１０４が追加されたため出力帰還速度が速くなり、出力変動が過渡状態から定常状態へ速やかに移行する。特に、出力波形の立下時よりも立上時において、出力帰還速度が速くなる。そのため、増幅回路８００の出力波形において、立上及び立下は急峻となる一方で、立上及び立下のオーバシュート及びアンダシュートは抑制され、出力波形の発振も抑制される。その結果、増幅回路３００の出力波形の立上時間ｔｒ及び立下時間ｔｆが短縮し、より高速なクロック信号を伝達可能な増幅回路を得ることができる。また、立上セトリング時間ｔｓｒ及び立下セトリング時間ｔｓｆが短縮し、より大きな出力負荷を駆動できる増幅回路を得ることができる。
As described above, in
次に、増幅回路８００の駆動方法を説明する。
Next, a method of driving the
負荷ＦＥＴ２０２のソース及び帰還Ｐ型ＦＥＴ１０４のソースに電源電位Ｖｄｄを印加し、帰還ＮＰＮ型ＢＪＴ６０５のエミッタに接地電位を印加する。負荷ＦＥＴ２０２のゲートに固定電位Ｖ１を印加することにより飽和領域で動作させて定電流源とする。ただし、Ｖｄｄ＞Ｖ１＞接地電位（ＧＮＤ）の関係が満たされるものとする。この状態で、入力端子に入力信号を入力し、駆動Ｐ型ＦＥＴ２０１のソースに接続された出力端子から出力信号を出力する。
A power supply potential Vdd is applied to the source of the
なお、本実施の形態において、帰還Ｐ型ＦＥＴ１０４を帰還ＰＮＰ型ＢＪＴ５０４に変更することはできない。なぜなら、その場合は帰還ＰＮＰ型ＢＪＴ５０４のエミッタ－ベース間電流が、帰還ＮＰＮ型ＢＪＴ６０５のベース－エミッタ間電流となってしまい、帰還ＰＮＰ型ＢＪＴ５０４及び帰還ＮＰＮ型ＢＪＴ６０５の両方に、常時コレクタ電流が流れてしまうからである。
It should be noted that the feedback P-
実施の形態９．
［９－１．構成］
図３０は、本発明の実施の形態９に係る増幅回路９００の構成を示す図である。増幅回路９００は、ダーリントン回路の一形態である。
Embodiment 9.
[9-1. composition]
FIG. 30 shows a configuration of
図２２に示した実施の形態７の増幅回路７００と比較すると、増幅回路９００は、増幅回路７００において、駆動Ｎ型ＦＥＴ１０１を駆動ＮＰＮ型ＢＪＴ７０１に変更した構成を有する。駆動ＮＰＮ型ＢＪＴ７０１のコレクタは、帰還ＰＮＰ型ＢＪＴ５０４のベースと帰還Ｎ型ＦＥＴ１０５のゲートとに接続されている。駆動ＮＰＮ型ＢＪＴ７０１のエミッタは、負荷ＦＥＴ１０２のドレインに接続されている。駆動ＮＰＮ型ＢＪＴ７０１のベースは、入力端子ＩＮに接続されている。駆動ＮＰＮ型ＢＪＴ７０１のエミッタと、負荷ＦＥＴ１０２のドレインとの接続点は、出力端子ＯＵＴに接続されている。
Compared with
［９－２．動作］
増幅回路９００の動作原理を、従来のエミッタフォロワ回路及びＩＤ回路の動作原理と比較しながら説明する。
[9-2. motion]
The principle of operation of the
図３１は、従来のエミッタフォロワ回路９１０の構成を示す図である。図３１では、負荷ＦＥＴ１０２のソースはＧＮＤに接続され、ドレインは駆動ＮＰＮ型ＢＪＴ７０１のエミッタに接続されている。駆動ＮＰＮ型ＢＪＴ７０１のコレクタは電源に接続されている。すなわち、駆動ＮＰＮ型ＢＪＴ７０１と、負荷ＦＥＴ１０２とは、電源－ＧＮＤ間に直列に配置されている。駆動ＮＰＮ型ＢＪＴ７０１のエミッタと負荷ＦＥＴ１０２のドレインとの接続点は、出力端子ＯＵＴに接続されている。負荷ＦＥＴ１０２のゲートは固定電位Ｖ１に接続され、負荷ＦＥＴ１０２は定電流源として機能する。図３０の増幅回路９００と比較すると、エミッタフォロワ回路９１０は、増幅回路９００から帰還ＰＮＰ型ＢＪＴ５０４及び帰還Ｎ型ＦＥＴ１０５を省いた構成を有する。
FIG. 31 shows a configuration of a conventional
図３２は、図３１のエミッタフォロワ回路９１０の小信号等価回路を示す図である。エミッタフォロワ回路９１０の出力抵抗は、次の式（４４）で表される。
FIG. 32 is a diagram showing a small signal equivalent circuit of
チャネル長変調が無い理想的なＦＥＴでは、ｒｌｎ→∞である。また、アーリー効果が無い理想的なＢＪＴでは、ｒｄｎ_ｃ→∞であり、ｇｍｄｎｒｄｎ_ｂ＞＞１であるから、式（４４）は、次の式（４５）のように近似できる。 For an ideal FET with no channel length modulation, r ln →∞. Also, in an ideal BJT without the Early effect, r dn_c →∞ and gm dn r dn_b >>1, so Equation (44) can be approximated by Equation (45) below.
図３３は、従来のＩＤ回路９２０の構成を示す図である。図３３のＩＤ回路９２０は、図３１のエミッタフォロワ回路９１０に帰還ＰＮＰ型ＢＪＴ５０４を追加した構成を有する。図３０の増幅回路９００と比較すると、図３３のＩＤ回路９２０は、増幅回路９００から帰還Ｎ型ＦＥＴ１０５を省いた構成を有する。
FIG. 33 shows a structure of a
図３４は、図３３のＩＤ回路９２０の小信号等価回路を示す図である。駆動ＮＰＮ型ＢＪＴ７０１のコレクタ及び出力端子におけるキルヒホッフの電流則から、次の式（４６）及び式（４７）が成り立つ。
FIG. 34 is a diagram showing a small signal equivalent circuit of the
Ｖｉｎ＝０とすると、式（４６）及び式（４７）から、出力抵抗を次の式（４８）のように算出できる。 Assuming that V in =0, the output resistance can be calculated as in the following equation (48) from equations (46) and (47).
チャネル長変調が無い理想的なＦＥＴでは、ｒｌｎ→∞である。ＢＪＴに関しては、ｒｄｎ_ｃ＞＞ｒｆｂｐ_ｂである。また、ｇｍｄｎｒｄｎ_ｃ＞＞１、ｇｍｆｂｐｒｆｂｐ_ｃ＞＞１、及びｇｍｄｎｒｄｎ_ｂ＞＞１であるから、式（４８）は、次の式（４９）のように近似できる。 For an ideal FET with no channel length modulation, r ln →∞. For BJTs, r dn_c >>r fbp_b . Also, since gm dn r dn_c >>1, gm fbp r fbp_c >>1, and gm dn r dn_b >>1, Equation (48) can be approximated by Equation (49) below.
式（４９）を式（４５）と比較すると、ＩＤ回路９２０では、出力抵抗がエミッタフォロワ回路９１０のＡ９２０／９１０倍に低減することがわかる。ここで、Ａ９２０／９１０は次の式（５０）の通りである。
Comparing equation (49) with equation (45) shows that
このため、ＩＤ回路９２０における出力負荷の駆動力は、エミッタフォロワ回路９１０に比べて高い。
Therefore,
図３３に戻り、ＩＤ回路９２０の動作原理について説明する。
Returning to FIG. 33, the principle of operation of the
入力端子の電圧が上昇すると、駆動ＮＰＮ型ＢＪＴ７０１のベース電圧が上昇するため、エミッタ電流が増加する。その結果、駆動ＮＰＮ型ＢＪＴ７０１のエミッタ電圧が上昇、かつコレクタ電圧が下降する。駆動ＮＰＮ型ＢＪＴ７０１のエミッタ電圧の上昇とは、すなわち出力端子の電圧の上昇である。同時に、駆動ＮＰＮ型ＢＪＴ７０１のコレクタ電圧の下降によって、帰還ＰＮＰ型ＢＪＴ５０４のベース電圧が下降してコレクタ電流が増加する。負荷ＦＥＴ１０２は定電流源であるから、出力端子におけるキルヒホッフの電流則により、駆動ＮＰＮ型ＢＪＴ７０１のエミッタ電流が減少に転じる。これにより、駆動ＮＰＮ型ＢＪＴ７０１のエミッタ電圧の上昇及びコレクタ電圧の下降が抑制される。駆動ＮＰＮ型ＢＪＴ７０１のエミッタ電圧の上昇の抑制とは、すなわち出力端子の電圧上昇の抑制である。
When the voltage of the input terminal rises, the base voltage of the driving
逆に、入力端子の電圧が下降すると、駆動ＮＰＮ型ＢＪＴ７０１のベース電圧が下降するため、エミッタ電流が減少する。その結果、駆動ＮＰＮ型ＢＪＴ７０１のエミッタ電圧が下降し、かつコレクタ電圧が上昇する。駆動ＮＰＮ型ＢＪＴ７０１のエミッタ電圧の下降とは、すなわち出力端子の電圧の下降である。同時に、駆動ＮＰＮ型ＢＪＴ７０１のコレクタ電圧上昇によって、帰還ＰＮＰ型ＢＪＴ５０４のベース電圧が上昇してコレクタ電流が減少する。負荷ＦＥＴ１０２は定電流源であるから、出力端子におけるキルヒホッフの電流則により、駆動ＮＰＮ型ＢＪＴ７０１のエミッタ電流が増加に転じる。これにより、駆動ＮＰＮ型ＢＪＴ７０１のエミッタ電圧の下降及びコレクタ電圧の上昇が抑制される。駆動ＮＰＮ型ＢＪＴ７０１のエミッタ電圧の下降の抑制とは、すなわち出力端子の電圧下降の抑制である。
Conversely, when the voltage of the input terminal drops, the base voltage of the driving
以上のことから、ＩＤ回路９２０ではエミッタフォロワ回路９１０に比べて、出力変動が過渡状態から定常状態へ速やかに移行する。
As described above, in the
次に、ＩＤ回路９２０の駆動方法を説明する。
Next, a method of driving the
負荷ＦＥＴ１０２のソースに接地電位を印加し、帰還ＰＮＰ型ＢＪＴ５０４のエミッタに電源電位Ｖｄｄを印加する。負荷ＦＥＴ１０２のゲートに固定電位Ｖ１を印加することにより飽和領域で動作させて定電流源とする。ただし、Ｖｄｄ＞Ｖ１＞接地電位（ＧＮＤ）の関係が満たされるものとする。この状態で入力端子に入力信号を入力し、駆動ＮＰＮ型ＢＪＴ７０１のエミッタに接続された出力端子から出力信号を出力する。
A ground potential is applied to the source of the
次に、本実施の形態に係る増幅回路９００の動作原理について説明する。図３５は、図３０の増幅回路９００の小信号等価回路を示す図である。駆動ＮＰＮ型ＢＪＴ７０１のコレクタ及び出力端子におけるキルヒホッフの電流則から、式（４６）及び次の式（５１）が成り立つ。
Next, the principle of operation of
Ｖｉｎ＝０とすると、式（４６）及び式（５１）から、出力抵抗を次の式（５２）のように算出できる。 Assuming that V in =0, the output resistance can be calculated as in the following equation (52) from equations (46) and (51).
チャネル長変調が無い理想的なＦＥＴでは、ｒｌｎ→∞である。ＢＪＴに関しては、ｒｄｎ_ｃ＞＞ｒｆｂｐ_ｂである。また、ｇｍｄｎｒｄｎ_ｃ＞＞１、ｇｍｆｂｎｒｆｂｎ＞＞１、ｇｍｆｂｐｒｆｂｐ_ｃ＞＞１、及びｇｍｄｎｒｄｎ_ｂ＞＞１であるから、式（５２）は、次の式（５３）のように近似できる。 For an ideal FET with no channel length modulation, r ln →∞. For BJTs, r dn_c >>r fbp_b . Also, since gm dn r dn_c >>1, gm fbn r fbn >>1, gm fbp r fbp_c >>1, and gm dn r dn_b >>1, equation (52) is transformed into the following equation (53) can be approximated as
式（５３）を式（４９）と比較すると、増幅回路９００では、出力抵抗がＩＤ回路９２０のＡ９００／９２０倍に低減することがわかる。ここで、Ａ９００／９２０は次の式（５４）の通りである。
Comparing equation (53) with equation (49) shows that
このため、増幅回路９００における出力負荷の駆動力は、ＩＤ回路９２０に比べて高い。
Therefore, the drive power of the output load in the
図３０に戻り、増幅回路９００の動作原理について説明する。
Returning to FIG. 30, the principle of operation of the
入力端子の電圧が上昇すると、駆動ＮＰＮ型ＢＪＴ７０１のベース電圧が上昇するためエミッタ、電流が増加する。その結果、駆動ＮＰＮ型ＢＪＴ７０１のエミッタ電圧が上昇し、かつコレクタ電圧が下降する。駆動ＮＰＮ型ＢＪＴ７０１のエミッタ電圧の上昇とは、すなわち出力端子の電圧の上昇である。同時に、駆動ＮＰＮ型ＢＪＴ７０１のコレクタ電圧の下降によって、帰還ＰＮＰ型ＢＪＴ５０４のベース電圧が下降してコレクタ電流が増加し、かつ帰還Ｎ型ＦＥＴ１０５のゲート電圧が下降してソース－ドレイン間電流が減少する。負荷ＦＥＴ１０２は定電流源であるから、出力端子におけるキルヒホッフの電流則により、駆動ＮＰＮ型ＢＪＴ７０１のエミッタ電流が減少に転じる。これにより、駆動ＮＰＮ型ＢＪＴ７０１のエミッタ電圧の上昇及びコレクタ電圧の下降が抑制される。駆動ＮＰＮ型ＢＪＴ７０１のエミッタ電圧の上昇の抑制とは、すなわち出力端子の電圧上昇の抑制である。
When the voltage of the input terminal rises, the base voltage of the driving
逆に、入力端子の電圧が下降すると、駆動ＮＰＮ型ＢＪＴ７０１のベース電圧が下降するため、エミッタ電流が減少する。その結果、駆動ＮＰＮ型ＢＪＴ７０１のエミッタ電圧が下降し、かつコレクタ電圧が上昇する。駆動ＮＰＮ型ＢＪＴ７０１のエミッタ電圧の下降とは、すなわち出力端子の電圧の下降である。同時に、駆動ＮＰＮ型ＢＪＴ７０１のコレクタ電圧の上昇によって、帰還ＰＮＰ型ＢＪＴ５０４のベース電圧が上昇してコレクタ電流が減少し、かつ帰還Ｎ型ＦＥＴ１０５のゲート電圧が上昇してソース－ドレイン間電流が増加する。負荷ＦＥＴ１０２は定電流源であるから、出力端子におけるキルヒホッフの電流則により、駆動ＮＰＮ型ＢＪＴ７０１のエミッタ電流が増加に転じる。これにより、駆動ＮＰＮ型ＢＪＴ７０１のエミッタ電圧の下降及びコレクタ電圧の上昇が抑制される。駆動ＮＰＮ型ＢＪＴ７０１のエミッタ電圧の下降の抑制とは、すなわち出力端子の電圧下降の抑制である。
Conversely, when the voltage of the input terminal drops, the base voltage of the driving
以上から、増幅回路９００では、ＩＤ回路９２０に比べて、帰還Ｎ型ＦＥＴ１０５が追加されたため出力帰還速度が速くなり、出力変動が過渡状態から定常状態へ速やかに移行する。特に、出力波形の立上時よりも立下時において、出力帰還速度が速くなる。そのため、増幅回路９００の出力波形において、立上及び立下は急峻となり、逆に立上及び立下のオーバシュート及びアンダシュートは抑制され、出力波形の発振も抑制される。その結果、増幅回路９００の出力波形の立上時間ｔｒ及び立下時間ｔｆが短縮し、より高速なクロック信号を伝達可能な増幅回路を得ることができる。また、立上セトリング時間ｔｓｒ及び立下セトリング時間ｔｓｆが短縮し、より大きな出力負荷を駆動できる増幅回路を得ることができる。
As described above, since the feedback N-
次に、増幅回路９００の駆動方法を説明する。
Next, a method of driving the
負荷ＦＥＴ１０２のソース及び帰還Ｎ型ＦＥＴ１０５のソースに接地電位を印加し、帰還ＰＮＰ型ＢＪＴ５０４のエミッタに電源電位Ｖｄｄを印加する。負荷ＦＥＴ１０２のゲートに固定電位Ｖ１を印加することにより飽和領域で動作させて定電流源とする。ただし、Ｖｄｄ＞Ｖ１＞接地電位（ＧＮＤ）の関係が満たされるものとする。この状態で入力端子に入力信号を入力し、駆動ＮＰＮ型ＢＪＴ７０１のエミッタに接続された出力端子から出力信号を出力する。
A ground potential is applied to the source of the
なお、本実施の形態において、帰還Ｎ型ＦＥＴ１０５を帰還ＮＰＮ型ＢＪＴ６０５に変更することはできない。なぜなら、その場合は帰還ＰＮＰ型ＢＪＴ５０４のエミッタ－ベース間電流が、帰還ＮＰＮ型ＢＪＴ６０５のベース－エミッタ間電流となってしまい、帰還ＰＮＰ型ＢＪＴ５０４及び帰還ＮＰＮ型ＢＪＴ６０５の両方に、常時コレクタ電流が流れてしまうからである。
In addition, in this embodiment, the feedback N-
実施の形態１０．
［１０－１．構成］
図３６は、本発明の実施の形態１０１０に係る増幅回路１０００の構成を示す図である。増幅回路１０００は、ダーリントン回路の一形態である。
[10-1. composition]
FIG. 36 shows a configuration of
図２６に示した実施の形態８の増幅回路８００と比較すると、増幅回路１０００は、増幅回路８００において、駆動Ｐ型ＦＥＴ２０１を駆動ＰＮＰ型ＢＪＴ８０１に変更した構成を有する。駆動ＰＮＰ型ＢＪＴ８０１のコレクタは、帰還Ｐ型ＦＥＴ１０４のゲートと帰還ＮＰＮ型ＢＪＴ６０５のベースとに接続されている。駆動ＰＮＰ型ＢＪＴ８０１のエミッタは、負荷ＦＥＴ２０２のドレインに接続されている。駆動ＰＮＰ型ＢＪＴ８０１のベースは、入力端子ＩＮに接続されている。駆動ＰＮＰ型ＢＪＴ８０１のエミッタと、負荷ＦＥＴ２０２のドレインとの接続点は、出力端子ＯＵＴに接続されている。
Compared with
［１０－２．動作］
増幅回路１０００の動作原理を、従来のエミッタフォロワ回路及びＩＤ回路の動作原理と比較しながら説明する。
[10-2. motion]
The principle of operation of the
図３７は、従来のエミッタフォロワ回路１０１０の構成を示す図である。図３２では、負荷ＦＥＴ２０２のソースは電源に接続され、ドレインは駆動ＰＮＰ型ＢＪＴ８０１のエミッタに接続されている。駆動ＰＮＰ型ＢＪＴ８０１のコレクタはＧＮＤに接続されている。すなわち、負荷ＦＥＴ２０２と、駆動ＰＮＰ型ＢＪＴ８０１とは、電源－ＧＮＤ間に直列に配置されている。負荷ＦＥＴ２０２のドレインと駆動ＰＮＰ型ＢＪＴ８０１のエミッタとの接続点は、出力端子ＯＵＴに接続されている。負荷ＦＥＴ２０２のゲートは固定電位Ｖ１に接続され、負荷ＦＥＴ２０２は定電流源として機能する。図３６の増幅回路１０００と比較すると、エミッタフォロワ回路１０１０は、増幅回路１０００から帰還Ｐ型ＦＥＴ１０４及び帰還ＮＰＮ型ＢＪＴ６０５を省いた構成を有する。
FIG. 37 shows a configuration of a conventional
図３８は、図３７のエミッタフォロワ回路１０１０の小信号等価回路を示す図である。エミッタフォロワ回路１０１０の出力抵抗は、次の式（５５）で表される。
FIG. 38 is a diagram showing a small signal equivalent circuit of
チャネル長変調が無い理想的なＦＥＴでは、ｒｌｐ→∞である。また、アーリー効果が無い理想的なＢＪＴでは、ｒｄｐ_ｃ→∞であり、ｇｍｄｐｒｄｐ_ｂ＞＞１であるから、式（５５）は、次の式（５６）のように近似できる。 For an ideal FET with no channel length modulation, r lp →∞. Also, in an ideal BJT without the Early effect, r dp_c →∞ and gm dp r dp_b >>1, so Equation (55) can be approximated by Equation (56) below.
図３９は、従来のＩＤ回路１０２０の構成を示す図である。図３９のＩＤ回路１０２０は、図３８のエミッタフォロワ回路１０１０に帰還ＮＰＮ型ＢＪＴ６０５を追加した構成を有する。図３６の増幅回路１０００と比較すると、図３９のＩＤ回路１０２０は、増幅回路１０００から帰還Ｐ型ＦＥＴ１０４を省いた構成を有する。
FIG. 39 shows a structure of
図４０は、図３９のＩＤ回路１０２０の小信号等価回路を示す図である。駆動ＰＮＰ型ＢＪＴ８０１のコレクタ及び出力端子におけるキルヒホッフの電流則から、次の式（５７）及び式（５８）が成り立つ。
FIG. 40 is a diagram showing a small signal equivalent circuit of
Ｖｉｎ＝０とすると、式（５７）及び式（５８）から、出力抵抗を次の式（５９）のように算出できる。 Assuming that V in =0, the output resistance can be calculated by the following equation (59) from equations (57) and (58).
チャネル長変調が無い理想的なＦＥＴでは、ｒｌｐ→∞である。ＢＪＴに関しては、ｒｄｐ_ｃ＞＞ｒｆｂｎ_ｂである。また、ｇｍｄｐｒｄｐ_ｃ＞＞１、ｇｍｆｂｎｒｆｂｎ_ｃ＞＞１、及びｇｍｄｐｒｄｐ_ｂ＞＞１であるから、式（５９）は、次の式（６０）のように近似できる。 For an ideal FET with no channel length modulation, r lp →∞. For BJTs, r dp_c >> r fbn_b . Also, since gm dp r dp_c >>1, gm fbn r fbn_c >>1, and gm dp r dp_b >>1, Equation (59) can be approximated as Equation (60) below.
式（６０）を式（５６）と比較すると、ＩＤ回路１０２０では、出力抵抗がエミッタフォロワ回路１０１０のＡ１０２０／１０１０倍に低減することがわかる。ここで、Ａ１０２０／１０１０は次の式（６１）の通りである。
Comparing equation (60) with equation (56) shows that
このため、ＩＤ回路１０２０における出力負荷の駆動力は、エミッタフォロワ回路１０１０に比べて高い。
Therefore,
図３９に戻り、ＩＤ回路１０２０の動作原理について説明する。
Returning to FIG. 39, the operating principle of the
入力端子の電圧が上昇すると、駆動ＰＮＰ型ＢＪＴ８０１のベース電圧が上昇するため、エミッタ電流が減少する。その結果、駆動ＰＮＰ型ＢＪＴ８０１のエミッタ電圧が上昇し、かつコレクタ電圧が下降する。駆動ＰＮＰ型ＢＪＴ８０１のエミッタ電圧の上昇とは、すなわち出力端子の電圧の上昇である。同時に、駆動ＰＮＰ型ＢＪＴ８０１のコレクタ電圧の下降によって、帰還ＮＰＮ型ＢＪＴ６０５のベース電圧が下降してコレクタ電流が減少する。負荷ＦＥＴ２０２は定電流源であるから、出力端子におけるキルヒホッフの電流則により、駆動ＰＮＰ型ＢＪＴ８０１のエミッタ間電流が増加に転じる。これにより、駆動ＰＮＰ型ＢＪＴ８０１のエミッタ電圧の上昇及びコレクタ電圧の下降が抑制される。駆動ＰＮＰ型ＢＪＴ８０１のエミッタ電圧の上昇の抑制とは、すなわち出力端子の電圧上昇の抑制である。
When the voltage of the input terminal rises, the base voltage of the driving PNP type BJT 801 rises, so the emitter current decreases. As a result, the emitter voltage of the driving PNP type BJT 801 rises and the collector voltage falls. An increase in the emitter voltage of the driving
逆に、入力端子の電圧が下降すると、駆動ＰＮＰ型ＢＪＴ８０１のベース電圧が下降するため、エミッタ電流が増加する。その結果、駆動ＰＮＰ型ＢＪＴ８０１のエミッタ電圧が下降し、かつコレクタ電圧が上昇する。駆動ＰＮＰ型ＢＪＴ８０１のエミッタ電圧の下降とは、すなわち出力端子の電圧の下降である。同時に、駆動ＰＮＰ型ＢＪＴ８０１のコレクタ電圧の上昇によって、帰還ＮＰＮ型ＢＪＴ６０５のベース電圧が上昇してコレクタ電流が増加する。負荷ＦＥＴ２０２は定電流源であるから、出力端子におけるキルヒホッフの電流則により、駆動ＰＮＰ型ＢＪＴ８０１のエミッタ電流が減少に転じる。これにより、駆動ＰＮＰ型ＢＪＴ８０１のエミッタ電圧の下降及びコレクタ電圧の上昇が抑制される。駆動ＰＮＰ型ＢＪＴ８０１のエミッタ電圧の下降の抑制とは、すなわち出力端子の電圧下降の抑制である。
Conversely, when the voltage of the input terminal drops, the base voltage of the drive PNP type BJT 801 drops, so the emitter current increases. As a result, the emitter voltage of the drive PNP type BJT 801 drops and the collector voltage rises. A drop in the emitter voltage of the drive
以上のことから、ＩＤ回路１０２０ではエミッタフォロワ回路１０１０に比べて、出力変動が過渡状態から定常状態へ速やかに移行する。
As described above, in the
次に、ＩＤ回路１０２０の駆動方法を説明する。
Next, a method of driving the
負荷ＦＥＴ２０２のソースに電源電位Ｖｄｄを印加し、帰還ＮＰＮ型ＢＪＴ６０５のエミッタに接地電位を印加する。負荷ＦＥＴ２０２のゲートに固定電位Ｖ１を印加することにより飽和領域で動作させて定電流源とする。ただし、Ｖｄｄ＞Ｖ１＞接地電位（ＧＮＤ）の関係が満たされるものとする。この状態で入力端子に入力信号を入力し、駆動ＰＮＰ型ＢＪＴ８０１のエミッタに接続された出力端子から出力信号を出力する。
A power supply potential Vdd is applied to the source of the
次に、本実施の形態に係る増幅回路１０００の動作原理について説明する。図４１は、図３６の増幅回路１０００の小信号等価回路を示す図である。駆動ＰＮＰ型ＢＪＴ８０１のコレクタ及び出力端子におけるキルヒホッフの電流則から、式（５７）及び次の式（６２）が成り立つ。
Next, the principle of operation of the
Ｖｉｎ＝０とすると、式（５７）及び式（６２）から、出力抵抗を次の式（６３）のように算出できる。 Assuming that V in =0, the output resistance can be calculated as in the following equation (63) from equations (57) and (62).
チャネル長変調が無い理想的なＦＥＴでは、ｒｌｎ→∞である。ＢＪＴに関しては、ｒｄｐ_ｃ＞＞ｒｆｂｎ_ｂである。また、ｇｍｄｐｒｄｐ_ｃ＞＞１、ｇｍｆｂｎｒｆｂｎ_ｃ＞＞１、ｇｍｆｂｐｒｆｂｐ＞＞１、及びｇｍｄｐｒｄｐ_ｂ＞＞１であるから、式（６３）は、次の式（６４）のように近似できる。 For an ideal FET with no channel length modulation, r ln →∞. For BJTs, r dp_c >> r fbn_b . Also, since gm dp r dp_c >>1, gm fbn r fbn_c >>1, gm fbp r fbp >>1, and gm dp r dp_b >>1, equation (63) is transformed into the following equation (64) can be approximated as
式（６４）を式（６０）と比較すると、増幅回路１０００では、出力抵抗がＩＤ回路１０２０のＡ１０００／１０２０倍に低減することがわかる。ここで、Ａ１０００／１０２０は次の式（６５）の通りである。
Comparing equation (64) with equation (60) shows that
このため、増幅回路１０００における出力負荷の駆動力は、ＩＤ回路１０２０に比べて高い。
Therefore, the drive power of the output load in the
図３６に戻り、増幅回路１０００の動作原理について説明する。
Returning to FIG. 36, the operating principle of the
入力端子の電圧が上昇すると、駆動ＰＮＰ型ＢＪＴ８０１のベース電圧が上昇するため、エミッタ電流が減少する。その結果、駆動ＰＮＰ型ＢＪＴ８０１のエミッタ電圧が上昇し、かつコレクタ電圧が下降する。駆動ＰＮＰ型ＢＪＴ８０１のエミッタ電圧の上昇とは、すなわち出力端子の電圧の上昇である。同時に、駆動ＰＮＰ型ＢＪＴ８０１のコレクタ電圧の下降によって、帰還Ｐ型ＦＥＴ１０４のゲート電圧が下降してソース－ドレイン間電流が増加し、かつ帰還ＮＰＮ型ＢＪＴ６０５のベース電圧が下降してコレクタ電流が減少する。負荷ＦＥＴ２０２は定電流源であるから、出力端子におけるキルヒホッフの電流則により、駆動ＰＮＰ型ＢＪＴ８０１のエミッタ電流が増加に転じる。これにより、駆動ＰＮＰ型ＢＪＴ８０１のエミッタ電圧の上昇及びコレクタ電圧の下降が抑制される。駆動ＰＮＰ型ＢＪＴ８０１のエミッタ電圧の上昇の抑制とは、すなわち出力端子の電圧上昇の抑制である。
When the voltage of the input terminal rises, the base voltage of the driving PNP type BJT 801 rises, so the emitter current decreases. As a result, the emitter voltage of the driving PNP type BJT 801 rises and the collector voltage falls. An increase in the emitter voltage of the driving
逆に、入力端子の電圧が下降すると、駆動ＰＮＰ型ＢＪＴ８０１のベース電圧が下降するため、エミッタ電流が増加する。その結果、駆動ＰＮＰ型ＢＪＴ８０１のエミッタ電圧が下降し、かつコレクタ電圧が上昇する。駆動ＰＮＰ型ＢＪＴ８０１のエミッタ電圧の下降とは、すなわち出力端子の電圧の下降である。同時に、駆動ＰＮＰ型ＢＪＴ８０１のコレクタ電圧の上昇によって、帰還Ｐ型ＦＥＴ１０４のゲート電圧が上昇してソース－ドレイン間電流が減少、かつ帰還ＮＰＮ型ＢＪＴ６０５のベース電圧が上昇してコレクタ電流が増加する。負荷ＦＥＴ２０２は定電流源であるから、出力端子におけるキルヒホッフの電流則により、駆動ＰＮＰ型ＢＪＴ８０１のエミッタ電流が減少に転じる。これにより、駆動ＰＮＰ型ＢＪＴ８０１のエミッタ電圧の下降及びコレクタ電圧の上昇が抑制される。駆動ＰＮＰ型ＢＪＴ８０１のエミッタ電圧の下降の抑制とは、すなわち出力端子の電圧下降の抑制である。
Conversely, when the voltage of the input terminal drops, the base voltage of the drive PNP type BJT 801 drops, so the emitter current increases. As a result, the emitter voltage of the drive PNP type BJT 801 drops and the collector voltage rises. A drop in the emitter voltage of the drive
以上から、増幅回路１０００では、ＩＤ回路１０２０に比べて、帰還Ｐ型ＦＥＴ１０４が追加されたため出力帰還速度が速くなり、出力変動が過渡状態から定常状態へ速やかに移行する。特に、出力波形の立上時よりも立下時において、出力帰還速度が速くなる。そのため、増幅回路１０００の出力波形において、立上及び立下は急峻となり、逆に立上及び立下のオーバシュート及びアンダシュートは抑制され、出力波形の発振も抑制される。その結果、増幅回路１０００の出力波形の立上時間ｔｒ及び立下時間ｔｆが短縮し、より高速なクロック信号を伝達可能な増幅回路を得ることができる。また、立上セトリング時間ｔｓｒ及び立下セトリング時間ｔｓｆが短縮し、より大きな出力負荷を駆動できる増幅回路を得ることができる。
As described above, in the
次に、増幅回路１０００の駆動方法を説明する。
Next, a method of driving the
負荷ＦＥＴ２０２のソース及び帰還Ｐ型ＦＥＴ１０４のソースに電源電位Ｖｄｄを印加し、帰還ＮＰＮ型ＢＪＴ６０５のエミッタに接地電位を印加する。負荷ＦＥＴ２０２のゲートに固定電位Ｖ１を印加することにより飽和領域で動作させて定電流源とする。ただし、Ｖｄｄ＞Ｖ１＞接地電位（ＧＮＤ）の関係が満たされるものとする。この状態で入力端子に入力信号を入力し、駆動ＰＮＰ型ＢＪＴ８０１のエミッタに接続された出力端子から出力信号を出力する。
A power supply potential Vdd is applied to the source of the
なお、本実施の形態において、帰還Ｐ型ＦＥＴ１０４を帰還ＰＮＰ型ＢＪＴ５０４に変更することはできない。なぜなら、その場合は帰還ＰＮＰ型ＢＪＴ５０４のエミッタ－ベース間電流が、帰還ＮＰＮ型ＢＪＴ６０５のベース－エミッタ間電流となってしまい、帰還ＰＮＰ型ＢＪＴ５０４及び帰還ＮＰＮ型ＢＪＴ６０５の両方に、常時コレクタ電流が流れてしまうからである。
It should be noted that the feedback P-
実施の形態１１．
図４２～４７は、本発明の実施の形態１１に係る増幅回路１１００～１１０５の構成をそれぞれ示す図である。
42 to 47 are diagrams showing configurations of
増幅回路１１００～１１０５は、一端Ｐと他端Ｑとの間に直列に接続されたコンデンサと抵抗とからなるＲＣ回路１１を備える。
The
図４２に示した増幅回路１１００は、図４に示した従来の増幅回路であるＳＳＦ回路１２０にＲＣ回路１１を加えた構成を有する。ＲＣ回路１１の一端Ｐは電流源ＦＥＴ１０３のドレイン及び駆動Ｎ型ＦＥＴ１０１のドレインに接続され、他端Ｑは出力端子に接続されている。
図４３に示した増幅回路１１０１は、図２３に示した従来の増幅回路であるＦＥＴ入力ＩＤ回路７２０にＲＣ回路１１を加えた構成を有する。ＲＣ回路１１の一端Ｐは駆動Ｎ型ＦＥＴ１０１のドレインに接続され、他端Ｑは出力端子に接続されている。
図４４に示した増幅回路１１０２は、図３３に示した従来の増幅回路であるＩＤ回路９２０にＲＣ回路１１を加えた構成を有する。ＲＣ回路１１の一端Ｐは駆動ＮＰＮ型ＢＪＴ７０１のコレクタに接続され、他端Ｑは出力端子に接続されている。
図４５に示した増幅回路１１０３は、図１１に示した従来の増幅回路であるＳＳＦ回路２２０にＲＣ回路１１を加えた構成を有する。ＲＣ回路１１の一端Ｐは出力端子に接続され、他端Ｑは駆動Ｐ型ＦＥＴ２０１のドレイン及び電流源ＦＥＴ２０３のドレインに接続されている。
図４６に示した増幅回路１１０４は、図２７に示した従来の増幅回路であるＦＥＴ入力ＩＤ回路８２０にＲＣ回路１１を加えた構成を有する。ＲＣ回路１１の一端Ｐは出力端子に接続され、他端Ｑは駆動Ｐ型ＦＥＴ２０１のドレインに接続されている。
図４７に示した増幅回路１１０５は、図３９に示した従来の増幅回路であるＩＤ回路１０２０にＲＣ回路１１を加えた構成を有する。ＲＣ回路１１の一端Ｐは出力端子に接続され、他端Ｑは駆動ＰＮＰ型ＢＪＴ８０１のコレクタに接続されている。
本実施の形態に係る各増幅回路１１００～１１０５の動作原理は、それぞれの従来の増幅回路と同様である。ただし、ＲＣ回路１１が追加されたことによって、各増幅回路１１００～１１０５の出力波形において、立上及び立下は緩慢となる。
The principle of operation of each of the
したがって、本実施の形態に係る各増幅回路１１００～１１０５では、ＲＣ回路１１が追加されたため、出力波形の立上及び立下のオーバシュート及びアンダシュートは抑制され、出力波形の発振も抑制される。本実施の形態は、立上セトリング時間及び立下セトリング時間を短縮することで、より大きな出力負荷を駆動可能な増幅回路を提供できる。
Therefore, in each of the
なお、図４２～４３では、ＲＣ回路１１は、一端Ｐ、コンデンサ、抵抗、他端Ｑの順番で直列に接続された構成を有するが、本実施の形態に係るＲＣ回路の構成はこれに限定されない。例えば、ＲＣ回路は、一端Ｐ、抵抗、コンデンサ、他端Ｑの順番で直列に接続された構成を有してもよい。他の実施の形態でも同様である。
42 and 43, the
実施の形態１２．
図４８～５３は、本発明の実施の形態１２に係る増幅回路１２００～１２０５の構成をそれぞれ示す図である。増幅回路１２００～１２０５は、実施の形態１１と同様に、ＲＣ回路１１を備える。
Embodiment 12.
48 to 53 are diagrams showing configurations of
図４８に示した増幅回路１２００は、図４に示した従来の増幅回路であるＳＳＦ回路１２０にＲＣ回路１１を加えた構成を有する。ＲＣ回路１１の一端Ｐは入力端子に接続され、他端Ｑは電流源ＦＥＴ１０３のドレイン及び駆動Ｎ型ＦＥＴ１０１のドレインに接続されている。
図４９に示した増幅回路１２０１は、図２３に示した従来の増幅回路であるＦＥＴ入力ＩＤ回路７２０にＲＣ回路１１を加えた構成を有する。ＲＣ回路１１の一端Ｐは入力端子に接続され、他端Ｑは駆動Ｎ型ＦＥＴ１０１のドレインに接続されている。
図５０に示した増幅回路１２０２は、図３３に示した従来の増幅回路であるＩＤ回路９２０にＲＣ回路１１を加えた構成を有する。ＲＣ回路１１の一端Ｐは入力端子に接続され、他端Ｑは駆動ＮＰＮ型ＢＪＴ７０１のコレクタに接続されている。
図５１に示した増幅回路１２０３は、図１１に示した従来の増幅回路であるＳＳＦ回路２２０にＲＣ回路１１を加えた構成を有する。ＲＣ回路１１の一端Ｐは入力端子に接続され、他端Ｑは駆動Ｐ型ＦＥＴ２０１のドレイン及び電流源ＦＥＴ２０３のドレインに接続されている。
図５２に示した増幅回路１２０４は、図２７に示した従来の増幅回路であるＦＥＴ入力ＩＤ回路８２０にＲＣ回路１１を加えた構成を有する。ＲＣ回路１１の一端Ｐは入力端子に接続され、他端Ｑは駆動Ｐ型ＦＥＴ２０１のドレインに接続されている。
図５３に示した増幅回路１２０５は、図３９に示した従来の増幅回路であるＩＤ回路１０２０にＲＣ回路１１を加えた構成を有する。ＲＣ回路１１の一端Ｐは入力端子に接続され、他端Ｑは駆動ＰＮＰ型ＢＪＴ８０１のコレクタに接続されている。
本実施の形態に係る各増幅回路１２００～１２０５の動作原理は、それぞれの従来の増幅回路と同様である。ただし、ＲＣ回路１１が追加されたことによって、各増幅回路１２００～１２０５の出力波形において、立上及び立下は緩慢となる。
The principle of operation of each of the
したがって、本実施の形態に係る各増幅回路１２００～１２０５では、ＲＣ回路１１が追加されたため、出力波形の立上及び立下のオーバシュート及びアンダシュートは抑制され、出力波形の発振も抑制される。本実施の形態は、立上セトリング時間及び立下セトリング時間を短縮することで、より大きな出力負荷を駆動可能な増幅回路を提供できる。
Therefore, in each of the
さらに、本実施の形態に係る各増幅回路１２００～１２０５では、ＲＣ回路１１は出力端子に接続されていない。したがって、本実施の形態に係る各増幅回路１２００～１２０５は、出力波形が出力負荷の影響を受けない点で有利である。
Furthermore, in each of the
実施の形態１３．
図５４～５９は、本発明の実施の形態１３に係る増幅回路１３００～１３０５の構成をそれぞれ示す図である。増幅回路１３００～１３０５は、実施の形態１１及び１２と同様に、ＲＣ回路１１を備える。
Embodiment 13.
54 to 59 are diagrams showing configurations of
図５４に示した増幅回路１３００は、図４に示した従来の増幅回路であるＳＳＦ回路１２０にＲＣ回路１１を加えた構成を有する。ＲＣ回路１１の一端Ｐは電源に接続され、他端Ｑは電流源ＦＥＴ１０３のドレイン及び駆動Ｎ型ＦＥＴ１０１のドレインに接続されている。もっとも、本実施の形態はこれに限定されず、ＲＣ回路１１の一端Ｐは固定電位に接続されればよい。例えば、ＲＣ回路１１の一端Ｐは、ＧＮＤ又は固定電位Ｖ１等に接続されてもよい。
図５５に示した増幅回路１３０１は、図２３に示した従来の増幅回路であるＦＥＴ入力ＩＤ回路７２０にＲＣ回路１１を加えた構成を有する。ＲＣ回路１１の一端Ｐは電源に接続され、他端Ｑは駆動Ｎ型ＦＥＴ１０１のドレインに接続されている。もっとも、本実施の形態はこれに限定されず、ＲＣ回路１１の一端Ｐは固定電位に接続されればよい。例えば、ＲＣ回路１１の一端Ｐは、ＧＮＤ又は固定電位Ｖ１等に接続されてもよい。
図５６に示した増幅回路１３０２は、図３３に示した従来の増幅回路であるＩＤ回路９２０にＲＣ回路１１を加えた構成を有する。ＲＣ回路１１の一端Ｐは電源に接続され、他端Ｑは駆動ＮＰＮ型ＢＪＴ７０１のコレクタに接続されている。もっとも、本実施の形態はこれに限定されず、ＲＣ回路１１の一端Ｐは固定電位に接続されればよい。例えば、ＲＣ回路１１の一端Ｐは、ＧＮＤ又は固定電位Ｖ１等に接続されてもよい。
図５７に示した増幅回路１３０３は、図１１に示した従来の増幅回路であるＳＳＦ回路２２０にＲＣ回路１１を加えた構成を有する。ＲＣ回路１１の一端Ｐは駆動Ｐ型ＦＥＴ２０１のドレイン及び電流源ＦＥＴ２０３のドレインに接続され、他端ＱはＧＮＤに接続されている。もっとも、本実施の形態はこれに限定されず、ＲＣ回路１１の他端Ｑは固定電位に接続されればよい。例えば、ＲＣ回路１１の他端Ｑは、電源又は固定電位Ｖ１等に接続されてもよい。
図５８に示した増幅回路１３０４は、図２７に示した従来の増幅回路であるＦＥＴ入力ＩＤ回路８２０にＲＣ回路１１を加えた構成を有する。ＲＣ回路１１の一端Ｐは駆動Ｐ型ＦＥＴ２０１のドレインに接続され、他端ＱはＧＮＤに接続されている。もっとも、本実施の形態はこれに限定されず、ＲＣ回路１１の他端Ｑは固定電位に接続されればよい。例えば、ＲＣ回路１１の他端Ｑは、電源又は固定電位Ｖ１等に接続されてもよい。
図５９に示した増幅回路１３０５は、図３９に示した従来の増幅回路であるＩＤ回路１０２０にＲＣ回路１１を加えた構成を有する。ＲＣ回路１１の一端Ｐは駆動ＰＮＰ型ＢＪＴ８０１のコレクタに接続され、他端ＱはＧＮＤに接続されている。もっとも、本実施の形態はこれに限定されず、ＲＣ回路１１の他端Ｑは固定電位に接続されればよい。例えば、ＲＣ回路１１の他端Ｑは、電源又は固定電位Ｖ１等に接続されてもよい。
本実施の形態に係る各増幅回路１３００～１３０５の動作原理は、それぞれの従来の増幅回路と同様である。ただし、ＲＣ回路１１が追加されたことによって、各増幅回路１３００～１３０５の出力波形において、立上及び立下は緩慢となる。
The principle of operation of each of the
したがって、本実施の形態に係る各増幅回路１３００～１３０５では、ＲＣ回路１１が追加されたため、出力波形の立上及び立下のオーバシュート及びアンダシュートは抑制され、出力波形の発振も抑制される。本実施の形態は、立上セトリング時間及び立下セトリング時間を短縮することで、より大きな出力負荷を駆動可能な増幅回路を提供できる。
Therefore, in each of the
さらに、本実施の形態に係る各増幅回路１３００～１３０５では、ＲＣ回路１１は出力端子に接続されていない。したがって、本実施の形態に係る各増幅回路１３００～１３０５は、出力波形が出力負荷の影響を受けない点で有利である。
Furthermore, in each of the
さらにまた、本実施の形態に係る各増幅回路１３００～１３０５では、ＲＣ回路１１は入力端子に接続されていない。したがって、本実施の形態に係る各増幅回路１３００～１３０５は、入力端子に接続される前段回路がＲＣ回路１１の影響を受けない点で有利である。
Furthermore, in each of the
１００ 増幅回路、１０１ 駆動Ｎ型ＦＥＴ、１０２ 負荷ＦＥＴ、１０３ 電流源ＦＥＴ、１０４ 帰還Ｐ型ＦＥＴ、１０５ 帰還Ｎ型ＦＥＴ、２０１ 駆動Ｐ型ＦＥＴ、２０２ 負荷ＦＥＴ、２０３ 電流源ＦＥＴ、５０４ 帰還ＰＮＰ型ＢＪＴ、６０５ 帰還ＮＰＮ型ＢＪＴ、７０１ 駆動ＮＰＮ型ＢＪＴ、８０１ 駆動ＰＮＰ型ＢＪＴ。
100
Claims (8)
制御端子と、第１電位に接続された第１端子と、前記出力端子に接続された第２端子と、を有する第１導電型の第１トランジスタと、
前記入力端子に接続された制御端子と、前記出力端子に接続された第１端子と、前記第１トランジスタの前記制御端子に接続された第２端子と、を有する、前記第１導電型と異なる第２導電型の第２トランジスタと、
第１固定電位に接続されたゲートと、第２電位に接続されたソースと、前記出力端子に接続されたドレインと、を有するＮ型又はＰ型の電界効果トランジスタである第３トランジスタと、
前記入力端子と、前記第２トランジスタの前記第２端子と、の間に直列に接続されたＲＣ回路と、
を備える増幅回路。 An amplifier circuit that amplifies a signal input to an input terminal and outputs the signal to an output terminal,
a first transistor of a first conductivity type having a control terminal, a first terminal connected to a first potential, and a second terminal connected to the output terminal;
different from the first conductivity type, having a control terminal connected to the input terminal; a first terminal connected to the output terminal; and a second terminal connected to the control terminal of the first transistor. a second transistor of a second conductivity type;
a third transistor, which is an N-type or P -type field effect transistor having a gate connected to a first fixed potential, a source connected to a second potential, and a drain connected to the output terminal;
an RC circuit connected in series between the input terminal and the second terminal of the second transistor;
amplifier circuit.
前記第２トランジスタは、電界効果トランジスタであり、前記第２トランジスタの前記制御端子はゲートであり、前記第１端子はソースであり、前記第２端子はドレインであり、
前記増幅回路は、前記第２トランジスタのドレインに電流を供給する電流源素子を更に備える、
請求項１に記載の増幅回路。 said first transistor being a field effect transistor, said control terminal of said first transistor being a gate, said first terminal being a source and said second terminal being a drain;
said second transistor being a field effect transistor, said control terminal of said second transistor being a gate, said first terminal being a source and said second terminal being a drain;
The amplifier circuit further comprises a current source element that supplies a current to the drain of the second transistor,
2. The amplifier circuit according to claim 1.
制御端子と、第１電位に接続された第１端子と、前記出力端子に接続された第２端子と、を有する第１導電型の第１トランジスタと、
前記入力端子に接続された制御端子と、前記出力端子に接続された第１端子と、前記第１トランジスタの前記制御端子に接続された第２端子と、を有する、前記第１導電型と異なる第２導電型の第２トランジスタと、
第１固定電位に接続されたゲートと、第２電位に接続されたソースと、前記出力端子に接続されたドレインと、を有するＮ型又はＰ型の電界効果トランジスタである第３トランジスタと、
前記第１電位と、前記第２トランジスタの前記第２端子と、の間に直列に接続されたＲＣ回路と、を備え、
前記第１トランジスタは、電界効果トランジスタであり、前記第１トランジスタの前記制御端子はゲートであり、前記第１端子はソースであり、前記第２端子はドレインであり、
前記第２トランジスタは、電界効果トランジスタであり、前記第２トランジスタの前記制御端子はゲートであり、前記第１端子はソースであり、前記第２端子はドレインであり、
前記増幅回路は、前記第２トランジスタのドレインに電流を供給する電流源素子を更に備え、
前記電流源素子の一端は前記第１電位に接続され、
前記電流源素子の他端は、前記第１トランスジスタの制御端子及び前記第２トランジスタの第２端子に接続され、
前記第１電位は、前記第１固定電位よりも高い、
増幅回路。 An amplifier circuit that amplifies a signal input to an input terminal and outputs the signal to an output terminal,
a first transistor of a first conductivity type having a control terminal, a first terminal connected to a first potential, and a second terminal connected to the output terminal;
different from the first conductivity type, having a control terminal connected to the input terminal; a first terminal connected to the output terminal; and a second terminal connected to the control terminal of the first transistor. a second transistor of a second conductivity type;
a third transistor, which is an N-type or P -type field effect transistor having a gate connected to a first fixed potential, a source connected to a second potential, and a drain connected to the output terminal;
an RC circuit connected in series between the first potential and the second terminal of the second transistor;
said first transistor being a field effect transistor, said control terminal of said first transistor being a gate, said first terminal being a source and said second terminal being a drain;
said second transistor being a field effect transistor, said control terminal of said second transistor being a gate, said first terminal being a source and said second terminal being a drain;
The amplifier circuit further comprises a current source element that supplies a current to the drain of the second transistor,
one end of the current source element is connected to the first potential;
the other end of the current source element is connected to the control terminal of the first transistor and the second terminal of the second transistor;
the first potential is higher than the first fixed potential;
amplifier circuit.
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| PCT/JP2019/010926 WO2020188649A1 (en) | 2019-03-15 | 2019-03-15 | Amplifier circuit |
| JPPCT/JP2019/010926 | 2019-03-15 | ||
| JP2020536699A JP6864788B2 (en) | 2019-03-15 | 2019-12-12 | Amplifier circuit |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2020536699A Division JP6864788B2 (en) | 2019-03-15 | 2019-12-12 | Amplifier circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2021122112A JP2021122112A (en) | 2021-08-26 |
| JP7224387B2 true JP7224387B2 (en) | 2023-02-17 |
Family
ID=72519047
Family Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2020536699A Active JP6864788B2 (en) | 2019-03-15 | 2019-12-12 | Amplifier circuit |
| JP2021063636A Active JP7224387B2 (en) | 2019-03-15 | 2021-04-02 | amplifier circuit |
Family Applications Before (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2020536699A Active JP6864788B2 (en) | 2019-03-15 | 2019-12-12 | Amplifier circuit |
Country Status (2)
| Country | Link |
|---|---|
| JP (2) | JP6864788B2 (en) |
| WO (2) | WO2020188649A1 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112653405A (en) * | 2020-12-16 | 2021-04-13 | 宁波铼微半导体有限公司 | Wideband power amplifier and method of construction thereof |
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| JP5221751B2 (en) | 2011-05-23 | 2013-06-26 | 日本電信電話株式会社 | Author behavior estimation device, author behavior estimation model learning device, author behavior estimation method, author behavior estimation model learning method, and program |
| JP5416614B2 (en) | 2010-02-18 | 2014-02-12 | Ｋｄｄｉ株式会社 | Public information privacy protection device, public information privacy protection method and program |
| US20150318829A1 (en) | 2014-05-02 | 2015-11-05 | Cirrus Logic International Semiconductor Ltd. | Low noise amplifier for mems capacitive transducers |
| EP3402071A1 (en) | 2017-05-08 | 2018-11-14 | Ams Ag | Circuit arrangement |
| WO2019221175A1 (en) | 2018-05-17 | 2019-11-21 | 株式会社村田製作所 | Amplifier circuit |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5416614Y2 (en) * | 1973-05-16 | 1979-06-29 | ||
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| US8022765B1 (en) * | 2008-09-10 | 2011-09-20 | Marvell International Ltd. | Source follower with gain compensation, and circuits and methods for source follower gain error compensation |
| US7733182B2 (en) * | 2008-10-31 | 2010-06-08 | Agere Systems Inc. | Hybrid class AB super follower |
| CN102035547A (en) * | 2010-12-06 | 2011-04-27 | 上海集成电路研发中心有限公司 | Voltage-to-current converter |
| US9893728B2 (en) * | 2015-06-09 | 2018-02-13 | Mediatek Inc. | Wideband highly-linear low output impedance D2S buffer circuit |
-
2019
- 2019-03-15 WO PCT/JP2019/010926 patent/WO2020188649A1/en active Application Filing
- 2019-12-12 JP JP2020536699A patent/JP6864788B2/en active Active
- 2019-12-12 WO PCT/JP2019/048765 patent/WO2020188919A1/en active Application Filing
-
2021
- 2021-04-02 JP JP2021063636A patent/JP7224387B2/en active Active
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US20070236291A1 (en) | 2006-04-11 | 2007-10-11 | Agere Systems Inc. | Class AB source follower |
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| JP5221751B2 (en) | 2011-05-23 | 2013-06-26 | 日本電信電話株式会社 | Author behavior estimation device, author behavior estimation model learning device, author behavior estimation method, author behavior estimation model learning method, and program |
| US20150318829A1 (en) | 2014-05-02 | 2015-11-05 | Cirrus Logic International Semiconductor Ltd. | Low noise amplifier for mems capacitive transducers |
| EP3402071A1 (en) | 2017-05-08 | 2018-11-14 | Ams Ag | Circuit arrangement |
| WO2019221175A1 (en) | 2018-05-17 | 2019-11-21 | 株式会社村田製作所 | Amplifier circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| WO2020188649A1 (en) | 2020-09-24 |
| JP6864788B2 (en) | 2021-04-28 |
| WO2020188919A1 (en) | 2020-09-24 |
| JPWO2020188919A1 (en) | 2021-04-01 |
| JP2021122112A (en) | 2021-08-26 |
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| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20210402 |
|
| A977 | Report on retrieval |
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|
| A131 | Notification of reasons for refusal |
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