JP7218439B2 - プリントヘッド用のダイ - Google Patents

Description

流体吐出システムの１つの例として、印刷システムは、プリントヘッドと、プリントヘッドに液体インクを供給するインク供給部と、そしてプリントヘッドを制御する電子コントローラとを含んでいてよい。プリントヘッドは印刷流体の液滴を、複数の流体アクチュエータまたはオリフィスを通して印刷媒体上へと吐出する。プリントヘッドは、集積回路ウエーハまたはダイ上に製作されたサーマルプリントヘッドまたはピエゾプリントヘッドを含んでいてよい。駆動用電子回路および制御機構が最初に製作され、次いでヒーター抵抗の列が追加され、最後に、例えば感光性エポキシから形成された構造層が追加されて、マイクロ流体吐出器、すなわち液滴発生器を形成するように処理される。幾つかの例では、マイクロ流体吐出器は少なくとも１つのカラムまたはアレイに配置され、プリントヘッドと印刷媒体とが相互に相対的に移動されるにつれて、オリフィスからの適切に順序付けられたインクの吐出が、印刷媒体上に文字または他のイメージの印刷を生じさせるようにする。他の流体吐出システムには、３次元印刷システム、または例えば生命科学的、実験室的、科学捜査的または薬学的な用途のための、他の高精度流体分配システムが含まれる。適切な流体には、インク、印刷用剤、またはこれらの流体吐出システムによって使用される任意の他の流体が含まれてよい。

以下の詳細な説明においては、所定の例が添付図面を参照して記載される。添付図面において：

図１Ａは従来技術のインクジェットプリントヘッドに使用されるダイの一部の図であり；

図１Ｂはダイの一部分の拡大図であり；

図２Ａはプリントヘッドに使用されるダイの例の図であり；

図２Ｂはダイの一部分の拡大図であり；

図３Ａはポッティング化合物に設けられたブラックダイを含むプリントヘッドの例の図であり；

図３Ｂはインクの３色について使用されてよい３つのダイを含むプリントヘッドの例の図であり；

図３Ｃは固体の断面を通り、また流体供給孔を有する断面を通る、装着されたダイを含むプリントヘッドの断面図を示しており；

図４は図３Ｂに関して説明されるプリントヘッドを組み込んだプリンターカートリッジの例であり；

図５は４重プリミティブと称される４つのプリミティブのセットの例の概略図であり；

図６は単一セットの流体アクチュエータ回路によって達成可能な単純化を示す、ダイ回路のレイアウトの例の図であり；

図７はカラーダイについての幾つものダイゾーンを示す回路フロアプランの例の図であり；

図８はダイ上でのアドレスのデコーディングの例の概略図であり；

図９はダイ上でのアドレスのデコーディングの別の実施形態の例の概略図であり；

図１０はダイ上でのアドレスのデコーディングの別の実施形態の例の概略図であり；

図１１はアドレスラインからロジック回路へのビアの形成を示すブラックダイの例の図であり；

図１２は流体供給孔のアレイの各側における流体アクチュエータカラムの間でのプリミティブのアドレス順序におけるオフセット（ずれ）を例によって示す、ブラックダイの例の図であり；

図１３はダイの回路図の例であり；

図１４はダイへとデータをロードし信号を制御するために使用されるインタフェースパッドおよびロジックの位置を示すダイの例の図であり；

図１５はデータストアへのデータのシリアルローディングの例の概略図であり；

図１６はプリミティブ中の単一の流体アクチュエータを噴射させるためのロジック機能の例の回路図であり；

図１７はデータストア内のプリミティブブロックをシャドーイングしているメモリビットの概略図の例であり；

図１８は構成レジスタ、メモリ構成レジスタ、および状態レジスタのブロック図の例であり；

図１９はメモリビットの読み出しおよびプログラミング並びに熱センサーのアクセスのための検知バスを示すダイの例の概略図であり；

図２０は低電圧ＭＯＳ回路を高電圧による損傷から保護するために使用される高電圧保護スイッチの例の回路図であり；

図２１はメモリ電圧レギュレータの例の回路図であり；

図２２Ａはプリントヘッド部品を形成するための方法の例のプロセスの流れ図であり；

図２２Ｂはこの方法におけるブロック２２０４の層によって形成される部品のプロセスの流れ図であり；

図２２Ｃは形成される層および構造を示す組み合わせの方法のプロセスの流れ図であり；

図２３はデータをプリントヘッド部品にロードするための方法の例のプロセスの流れ図であり；そして

図２４はメモリビットをプリントヘッド部品に書き込むための方法の例のプロセスの流れ図である。

プリントヘッドは、マイクロ流体吐出器およびマイクロ流体ポンプのような、流体アクチュエータを使用して形成される。流体アクチュエータは、熱抵抗器テクノロジまたはピエゾ電気テクノロジに基づいていることができ、これらはノズルからの液滴吐出を強制してよく、または少量の液体がポンプチャンバから外に移動することを強制してよい。流体アクチュエータは、本願ではダイまたは印刷部品と称する、長くて細いシリコン片を用いて形成される。本願で記載する例においては、マイクロ流体吐出器はダイにあるノズルからの吐出器として使用され、印刷および他の用途のために使用される。例えば、プリントヘッドは、２次元および３次元の印刷用途、ならびに薬学的、実験室的、医学的、生命科学的および科学捜査的な用途を含む、他の高精度流体分配システムにおいて、流体吐出デバイスとして使用することができる。本開示はインクジェットおよびインク用途について参照を行ってよいが、本願に開示の原理はインクに限られず、任意の流体推進または流体吐出用途と関連している。

プリントヘッドのコストは多くの場合、ダイに用いられているシリコンの量によって決定されるが、それはダイおよび製作プロセスのコストが、ダイに用いられているシリコンの合計量と共に増大するからである。したがって、機能性をダイから他の集積回路へと移し、ダイがより小さくなることを許容することによって、より低コストのプリントヘッドが形成されてよい。

現今の多くのダイは、インクを流体アクチュエータに運ぶために、ダイの中央にインク供給スロットを有している。インク供給スロットは一般に、ダイの片方の側から他方の側へと信号を搬送することに対する障壁をもたらすが、それは多くの場合にダイのそれぞれの側において回路を重複化することを必要とし、ダイの大きさをさらに増大させる。この構成配置においては、左側または西側と称されてよい、スロットの一方の側にある流体アクチュエータは、右側または東側と称されてよい、インク供給スロットの反対側にある流体アクチュエータとは独立した、アドレス指定回路および電力バス回路を有している。

本願に記載される例は、液滴吐出器の流体アクチュエータに流体を供給するための、新規な手法を提供する。この手法においては、インク供給スロットは、流体アクチュエータに近接してダイに沿って配置された、流体供給孔（ＩＦＨ）のアレイによって置き換えられる。ダイに沿って配置されたこの流体供給孔のアレイは、本願において、供給ゾーンと称されてよい。その結果として、信号は、例えば、流体供給孔の一方の側に位置決めされたロジック回路から、流体供給孔の反対側に位置決めされた電界効果トランジスタ（ＦＥＴ）のような印刷用電力回路へと、この供給ゾーンを通って流体供給孔の間でルーティング可能である。これを本願ではスロット横断ルーティングと称する。信号をルーティングするための回路には、隣接するインク供給孔または流体供給孔の間で層状に備えられた、トレース（配線）が含まれる。

本願で使用するところでは、ダイの第１の側およびダイの第２の側とは、ダイの中央またはその付近に配置された流体供給孔と整列しているダイの長辺を指している。さらに、本願で使用するところでは、流体アクチュエータはダイの前面に位置決めされており、そしてインクまたは流体は、ダイの後面にあるスロットから流体供給孔に供給される。よって、ダイの幅は、ダイの第１の側の縁部からダイの第２の側の縁部にかけて測定される。同様に、ダイの厚さは、ダイの前面からダイの後面にかけて測定される。

スロット横断ルーティングは、ダイ上の重複した回路を排除することを可能にし、それはダイの幅を、例えば１５０マイクロメートル（μｍ）またはそれ以上低減することを可能にする。幾つかの例では、このことは、約４５０μｍまたは約３６０μｍ、またはそれ未満の幅を有するダイを提供してよい。幾つかの例では、スロット横断ルーティングによる重複回路の排除は、例えば高価値の応用のために性能を向上させるべく、ダイ上の回路の大きさを増大させるために用いられてよい。こうした例においては、パワーＦＥＴ、回路トレース、電力トレース、およびその他の大きさが増大されてよい。このことは、液滴重量を大きくできるダイを提供してよい。したがって、幾つかの例では、ダイの幅は約５００μｍ未満、または約７５０μｍ未満、または約１０００μｍ未満であってよい。

前面から後面に至るダイの厚さもまた、流体供給孔の使用から獲得される効率によって、低減される。インク供給スロットを使用するこれまでのダイは、約６７５μｍを超えていてよいが、これに対して流体供給孔を使用するダイの厚さは、約４００μｍ未満であってよい。ダイの長さは、設計で使用される流体アクチュエータの数に応じて、約１０ミリメートル（ｍｍ）、約２０ｍｍ、または約２０ｍｍであってよい。ダイの長さはダイのそれぞれの端部にある回路用のスペースを含んでおり、したがって流体アクチュエータはダイの長さの一部分を占めることになる。例えば、長さ約２０ｍｍのブラックダイについて、流体アクチュエータは約１３ｍｍを占めていてよいが、これはスワスの長さである。スワスの長さとは、プリントヘッドが印刷媒体を横断して移動するにつれて形成される、印刷、すなわち流体吐出の帯状域の幅である。

さらに、スロット横断ルーティングは、類似したデバイスを共通の場所に置いて、効率およびレイアウトを向上させることが可能である。スロット横断ルーティングはまた、流体アクチュエータの左側および右側のカラムが電力および接地のルーティング（配線）回路を共有することを許容することによって、電力分配を最適化する。しかしながら、細長いダイは幅広のダイよりも脆弱でありうる。したがって、ダイは高分子ポッティング化合物に装着されてよく、これは反対側にスロットを有して、インクが流体供給孔へと流れることを許容する。幾つかの例では、ポッティング化合物はエポキシであるが、それはアクリル、ポリカーボネート、ポリフェニレンスルフィド、およびその他であってもよい。

スロット横断ルーティングはまた、回路のレイアウトの最適化も許容する。例えば、高電圧区画および低電圧区画を流体供給孔を挟む反対側に分離してよく、ダイの信頼性および形状係数の改善が可能になる。高電圧区画および低電圧区画を分離することは、寄生電圧、クロストーク、およびダイの信頼性に影響を及ぼす他の問題点を低減または排除してよい。さらに、アドレスデータの単一のインスタンスは、流体供給孔のアレイの各側についてアドレス値を固有にデコードするロジックブロックに対して運ばれる。

流体的な制約に適応し、またイメージ品質に影響を及ぼす流体クロストークのような、複数の流体アクチュエータに対する流体の流れの影響を最小限にするために、アドレスのデコードは流体供給孔のアレイのそれぞれの側の各々についての流体アクチュエータに関してオフセットしている。例えば製作プロセスの間の最終工程として、アドレスのデコーディングは流体アクチュエータのグループ、すなわちプリミティブについてカスタマイズされてよい。どの流体アクチュエータがアドレスライン上の値に応じて噴射を行うかを決定するために、他のカスタム化を使用してよい。

プリントヘッドに使用されるダイは、本願で記載されるように、マイクロ流体吐出器中で流体を加熱するために抵抗を使用し、熱膨張によって液滴の吐出を生じさせる。しかしながら、ダイは熱的に駆動される流体アクチュエータに限定されるものではなく、流体供給孔から供給を受けるピエゾ電気式流体アクチュエータを使用してよい。

さらに、ダイはプリントヘッドの他にも、分析機器に使用されるマイクロ流体ポンプといった、他の用途のための流体アクチュエータを形成するために使用されてよい。この例においては、流体アクチュエータには流体供給孔から、インクではなしに、試験溶液または他の流体が供給されてよい。したがって、種々の例において、流体供給孔およびインクは、熱膨張またはピエゾ電気的な付勢に由来する液滴の吐出によって吐出または給送されてよい流体材料をもたらすために使用可能である。

一方の側から他方への信号の横断ルーティングによって獲得される効率化に加えて、本願で記載するダイは、ロジック回路をダイから外部チップへ、または他の支援回路へと移動させる。種々の例において、外部チップはプリンター内に一体化される特定用途向け集積回路（ＡＳＩＣ）である。さらに、複数のカラーを単一のダイ上に取り込むことに対して、個別のカラーをそれぞれ単一のダイ上に分離すると、インクおよび他の流体をダイに配送するための低コストの流体マニホールドが可能になる。熱制御ループをチップ外へと移動することはまた、特に複数の測定値を取り出して平均する性能、相対的な設定点を使用する性能、より高い熱解像度検出を可能にする性能、および個々のダイまたはカラーについてのセンサーまたは検出ゾーンの数を増大させる性能といった、より複雑な熱系挙動を可能にする一方で、コストを増大させない。流体アクチュエータをアドレス指定するためにメモリビットをデコードロジックと関連させると、大きなメモリアレイを低い付帯的コストで生成することが可能になる。

幾つかの例では、メモリビットは、熱的測定のような外部のアナログ測定についても使用される検出バスを使用して読み出され、コストはさらに低下される。検出バスは熱センサー、クラック検出センサー、およびメモリビットのような、種々のセンサーの間で共有されることから、メモリ書き込みに際しては、ダイ上の高電圧保護回路が、検知バスに接続された低電圧デバイスに対する損傷を防止する。幾つかの例においては、ダイ上の電圧発生器、またはメモリ電圧レギュレータが使用されて、外部回路からの追加的な電気的インタフェースの必要なしに、メモリビットの書き込みを行うために使用される。

図１Ａは、従来技術のインクジェットプリントヘッドに使用されるダイ１００の一部の図である。このダイ１００は、流体アクチュエータ１０２を作動させるためのすべての回路を、流体供給スロット１０４の両側に含んでいる。したがって、すべての電気的接続は、ダイ１００のそれぞれの端部に位置決めされたパッド１０６上に引き出されている。図１Ｂは、ダイ１００の一部分の拡大図である。この拡大図において見られるように、流体供給スロット１０４は、ダイ１００の中央部において、相当量のスペースを占有しており、ダイ１００の幅１０８を増大させている。

図２Ａは、プリントヘッドに用いられるダイ２００の例の図である。図１Ａのダイ１００と比較すると、効率的で新規な回路レイアウトを有しており、そこにおいて個々の回路ブロックはより多くの機能を有してよく、本願で説明するように、ダイ２００が相対的に細くおよび／または効率的であることを許容している。この設計においては、幾つかの機能はダイに対して、特定用途向け集積回路（ＡＳＩＣ）２００のような外部回路によってもたらされている。

この例においては、ダイ２００は流体供給孔２０４を使用して、インクのような流体を流体アクチュエータ２０６に供給し、熱抵抗器２０８によって吐出させる。本願で記載するように、スロット横断ルーティングは、回路が流体供給孔２０４の間のシリコンブリッジ２１０に沿って、そしてダイ２００の長手方向軸２１２を横断してルーティングされることを可能にする。１つの例においては、このことはまたダイ２００の幅２１４を比較的小さくすること、例えば約４２０μｍ未満、約５００μｍ未満、または約７５０μｍ未満、または約１０００μｍ未満、例えば約３３０μｍと約４６０μｍの間とすることを可能にする。ダイ２００のこの狭い幅は、例えばダイ２００に使用されるシリコンの量を低減させることにより、コストを低下させてよい。

本願で記載するように、ダイ２００はまた作動および診断のためにセンサー回路を含んでいる。幾つかの例においては、ダイ２００は、例えばダイの一方の端部付近で、ダイの中間部において、またダイの反対側の端部付近で、ダイの長手方向軸に沿って配置された熱センサー２１６を含んでいる。幾つかの例においては、より多くの熱センサー２１６が使用されて熱的制御が改善される。

図３Ａから図３Ｃは、ポッティング化合物から形成された高分子マウント３１０にダイ３０２または３０４を装着することにより形成されたプリントヘッドの図である。幾つかの例では、ダイ３０２および３０４は、ペン（カートリッジ）本体に直接に取着したり、インクまたは他の流体を流体リザーバから流体的にルーティングするには細すぎる。そこで、ダイ３０２および３０４は、特にエポキシ材料のようなポッティング化合物から形成された高分子マウント３１０に装着されてよい。高分子マウント３１０はスロット３１４を有しており、これは流体リザーバからの流体がダイ３０２および３０４の後面にある流体供給孔２０４に流れることを許容する、開放領域を提供する。

図３Ａは、ポッティング化合物中に設けられたブラックダイ３０２を含むプリントヘッドの例の図である。図３Ａのブラックダイ３０２においては、２列の流体アクチュエータ３２０が視認できるが、そこにおいて互い違いになった２つの流体アクチュエータ３２０のグループの各々には、ブラックダイ３０２に沿った流体供給孔２０４の１つから供給が行われている。流体アクチュエータ３２０のそれぞれは、熱抵抗器の上方にある流体チャンバへの開口である。熱抵抗器の付勢は、流体を流体アクチュエータ３２０を介して押し出し、かくして熱抵抗器流体チャンバとノズルの組み合わせの各々は、流体アクチュエータ、特にマイクロ流体吐出器を表すことになる。流体供給孔２０４は相互に分離されておらず、インクが流体供給孔２０４から近傍の流体供給孔２０４へと流れることを許容し、付勢された流体アクチュエータに対して高い流量をもたらすことが留意されてよい。

図３Ｂは、インクの３色について使用されてよい３つのダイ３０４を含むプリントヘッドの例の図である。例えば、１つのカラーダイ３０４はシアンインクについて使用されてよく、別のカラーダイ３０４はマゼンタインクについて使用されてよく、そして最後のカラーダイ３０４はイエローインクについて使用されてよい。インクのそれぞれは、個別のカラーインクリザーバから、カラーダイ３０４の関連するスロット３１４内へと供給される。この図面はマウントに装着されたカラーダイ３０４を３つだけ示しているが、ブラックダイ３０２のような４つめのダイを含めて、ＣＭＹＫダイを形成してよい。同様にして、他のダイ構成もまた使用されてよい。高分子マウント３１０内には通信ライン３１６を埋設して、カラーダイ３０４とインタフェースするようにしてよい。本願で記載するところでは、通信ライン３１６の幾つか、例えば特にアドレスライン、検出バス、および噴射ラインは、カラーダイ３０４によって共有されてよい。通信ライン３１６はまた個別のデータラインを含んで、流体アクチュエータのアレイ、またはプリミティブの付勢のための個別の制御信号を提供する。

図３Ｃは、固体の断面３２２を通り、また流体供給孔２０４を有する断面３２４を通る、装着されたダイ３０２または３０４を含むプリントヘッドの断面図を示している。これは、流体供給孔２０４がスロット３１４に結合されて、インクがスロット３１４から装着されたダイ３０２および３０４を通って流れることを許容していることを示している。本願で記載されるところでは、図３Ａから図３Ｃの構成はインクに限定されたものではなく、ダイにおける流体アクチュエータに流体供給システムをもたらすためにも使用されてよい。

図４は、図３Ｂに関して説明したプリントヘッドを組み込んだプリンターカートリッジ４００の例である。装着されたカラーダイ３０４はパッド４０２を形成している。本願で記載されるところでは、パッド４０２は複数のシリコンダイと、エポキシポッティング化合物のような高分子のマウント化合物を含んでいる。ハウジング４０４は、パッド４０２内に装着されたカラーダイ３０４に供給を行うのに使用されるインクリザーバを保持している。フレキシブル回路のような可撓性接続部４０６が、プリンターカートリッジ４００とのインタフェースに使用されるプリンター接点、すなわちパッド４０８を保持している。本願に記載されるこの回路設計は、これまでのプリンターカートリッジとの対比において、プリンターカートリッジ４００においてより少ない数のパッド４０８を使用することを許容する。例えば、プリンターカートリッジ４００において存在するすべてのカラーダイ３０４の間で多重化される、共有の検出バスの使用は、熱的検出、クラック検出、およびメモリの読み出しをも含めて、１つまたはより多くの検出機能のために、単一のパッド４０８を使用することを可能にする。さらに、単一のパッドがクロック信号、モード信号、および噴射信号の各々のためのダイの間で共有される。

図５は、４重プリミティブと称される４つのプリミティブのセットの例の概略図５００である。本願で記載するところでは、プリミティブとはアドレスラインのセットを共有する流体アクチュエータのグループである。プリミティブおよび共有アドレス指定の説明を容易にするために、概略図５００の右側のプリミティブは東と表示され、例えば北東（ＮＥ）および南東（ＳＥ）とされる。概略図５００の左側にあるプリミティブは西と表示され、例えば北西（ＮＷ）および南西（ＳＷ）とされる。この例において、各々の流体アクチュエータ５０２はＦｘと表示されたＦＥＴによって噴射され、ここでｘは１から３２であり、そしててＦＥＴは流体アクチュエータ５０２についてのＴＩＪ抵抗器を高電圧電源（Ｖｐｐ）および接地に結合する。概略図５００はまた、Ｒｘと表示されたＴＩＪ抵抗器を示しており、ここでｘはやはり１から３２であり、流体アクチュエータ５０２のそれぞれに対応している。流体アクチュエータは概略図５００において、インク供給部のそれぞれの側に示されているが、これは仮想的な配置である。幾つかの例では、今般の技術を使用して形成されたカラーダイ３０４は、インク供給部に対して同じ側にある流体アクチュエータ５０２を有することになる。

この例においては、各々のプリミティブＮＥ、ＮＷ、ＳＥ、およびＳＷにおいて、０から７と表示された８つのアドレスが使用されて、噴射を行う流体アクチュエータが選択される。他の例においてはプリミティブあたり１６のアドレスがあり、４重プリミティブあたりに６４の流体アクチュエータがある。これらのアドレスは共有されており、そこにおいてあるアドレスは各グループにある１つの流体アクチュエータを選択する。この例において、アドレス４がもたらされた場合には、Ｆ９、Ｆ１０、Ｆ２５、およびＦ２６のＦＥＴによって付勢された流体アクチュエータ５０４が噴射のために選択される。幾つかの例では、噴射の順序はずらされていてよく、図１２を参照してさらに説明されるように、流体アクチュエータ５０４の間でのクロストークが最小化される。噴射される場合、これらの流体アクチュエータ５０４のどれが噴射されるかは、別途のプリミティブの選択に依存しており、それらは各々のプリミティブに固有の、データブロックに記憶されたビット値である。噴射信号はまた、各々のプリミティブに搬送される。プリミティブ内の流体アクチュエータは、そのプリミティブに運ばれたアドレスデータが噴射する流体アクチュエータを選択し、そのプリミティブのためのデータブロックにロードされたデータ値がそのプリミティブについて噴射が生ずるべきことを示し、そして噴射信号が送信された場合に、噴射される。

幾つかの例では、本願で噴射パルスグループ（ＦＰＧ）と称される、流体アクチュエータデータのパケットが、ＦＰＧの始まりを識別するために使用される開始ビットと、各々のプリミティブデータ中で流体アクチュエータ５０２を選択するために使用されるアドレスビットと、各々のプリミティブのための噴射データと、動作設定を構成するために使用されるデータと、そしてＦＰＧの終わりを識別するために使用される停止ビットとを含んでいる。他の例では、ＦＰＧは開始ビットや停止ビットを有しておらず、データ転送の効率が改善される。これについては図１５を参照してさらに説明される。

いったんＦＰＧがロードされたならば、噴射信号が全部のプリミティブグループに送られて、アドレス指定された全ての流体アクチュエータが噴射される。例えば、プリントヘッド上の全部の流体アクチュエータを噴射するためには、プリントヘッドにある全てのプリミティブが付勢されると共に、ＦＰＧがそれぞれのアドレス値について送信される。かくして、各々が固有のアドレス０－７と関連している８つのＦＰＧが発行される。本願で記載するように、概略図５００に示されているアドレス指定は、流体的クロストーク、イメージ品質、および電力分配上の制約といった問題に対処するために、変更されてよい。ＦＰＧはまた、例えば流体アクチュエータを噴射するのに代えて、各々の流体アクチュエータに関連するメモリ素子に書き込みを行うために使用されてもよい。

中央の流体供給領域５０６は、インク供給スロットまたは流体供給孔であってよい。しかしながら、中央のインク供給領域５０６がインク供給スロットである場合、トレースは中央のインク供給領域５０６を横断することができないため、ロジック回路およびアドレス指定ライン、例えばこの例では各々のプリミティブを噴射するための流体アクチュエータを選択するためにアドレス０－７を提供するよう使用される３つのアドレスラインは、重複化される。しかしながら、中央のインク供給領域５０６が流体供給孔から構成されている場合には、各々の側が回路を共有することができ、ロジックは単純化される。

図５に説明されたプリミティブ内の流体アクチュエータ５０２はダイの両側に、例えば中央の流体供給領域５０６のそれぞれの側に２列のカラムで示されているが、これらは仮想的なカラムである。中央の流体供給領域５０６に対する流体アクチュエータ５０２の位置は、以下の図面に示されているように、ダイの設計に依存している。例においては、ブラックダイ３０２は流体供給孔のそれぞれの側に互い違いになった流体アクチュエータを有しており、そこにおいて互い違いの流体アクチュエータは同じ大きさである。別の例においては、カラーダイ３０４がダイに沿って流体アクチュエータの列を有しており、そこにおいて流体アクチュエータの列中における流体アクチュエータの大きさは、大きい流体アクチュエータと小さな流体アクチュエータとの間で交互になっている。

図６は、単一セットの流体アクチュエータ回路によって達成可能な単純化を示す、ダイ回路のレイアウト６００の例の図である。１つの例では、図示されたレイアウト６００はブラックダイ３０２と関連しており、そこでは流体アクチュエータおよびアクチュエータのアレイは、流体供給孔２０４のそれぞれの側にある。しかしながら、このレイアウト６００はブラックダイ３０２またはカラーダイ３０４のいずれについても使用可能である。

レイアウト６００において、低電圧デバイスおよびロジックは、流体供給孔のアレイ６０４の低電圧側６０２に統合されている。流体アクチュエータ用の電力分配デバイスのような高電圧デバイスは、流体供給孔のアレイ６０４の高電圧側６０６に統合されている。右側の流体アクチュエータのための電力ＦＥＴ６１０によって使用されるデコーダ、および左側の流体アクチュエータのための電力ＦＥＴ６１２によって使用されるデコーダを含む、全てのアドレスデコーダ６０８は一緒に配置されているから、アドレスデータ６１４の単一のインスタンスを流体供給孔のアレイ６０４の低電圧側６０２にルーティングすることができる。アドレスデータ６１４は幾つものアドレスラインを含み、それぞれがアドレスデータ６１４のビットを担持している。次いで制御信号が流体供給孔のアレイ６０４を横断してルーティングされるが、これには右側の流体アクチュエータのための電力ＦＥＴ６１０についての付勢信号６１６の横断ルーティングが含まれ、また左側の流体アクチュエータのための電力ＦＥＴ６１２についての付勢信号６１８の横断ルーティングが含まれる。

電力ライン６２０が、選択された流体アクチュエータを付勢するために、左側の流体アクチュエータのアレイ６２２を電力ＦＥＴ６１２に接続している。横断ルーティングされた電力ライン６２４が、流体供給孔のアレイ６０４を通って横断ルーティングされていて、選択された流体アクチュエータを付勢するために、右側の流体アクチュエータおよびデコーダのための電力ＦＥＴ６１０を右側の流体アクチュエータのアレイ６２６に接続している。横断ルーティング６１６、６１８、および６２４は、流体供給孔２０２、３２０の間、または流体供給孔２０２、３２０の部分集合の間でルーティングされてよい。

アドレスデコーダ６０８に加えて、流体供給孔のアレイ６０４の低電圧側６０２はまた、噴射信号、プリミティブデータ、メモリ素子、熱的検出、およびその他といった、アドレス制御以外を含む他の低電圧ロジック６２８を有している。この低電圧ロジック６２８から、噴射されるプリミティブの選択のためのアドレス信号と組み合わせられるように、信号６３０がアドレスデコーダ６０８に提供されている。この低電圧ロジック６２８はまた、アドレスデータ６３２を使用して、メモリ素子、センサー、およびその他を選択してよい。

図７は、カラーダイ３０４についての幾つものダイゾーンを示す回路フロアプランの例の図である。同様の参照番号の付された要素は、図２、図６および図７に関して説明したごときである。カラーダイ３０４において、バス７０２はプリミティブのロジック回路７０４のための制御ライン、データライン、アドレスライン、および電力ラインを担持しており、共通のロジック電力ライン（Ｖｄｄ）および共通のロジック接地ライン（Ｌｇｎｄ）を含むロジック電力ゾーンを含んでいて、約２．５Ｖから約１５Ｖの供給電圧がロジック回路のために提供される。バス７０２はまた、流体アクチュエータの各々のプリミティブグループにある流体アクチュエータに対してアドレスを供給するために使用されるアドレスラインを含む、アドレスラインゾーンを含んでいる。本願で記載するところでは、プリミティブグループは、カラーダイ３０４上の流体アクチュエータのグループ、または流体アクチュエータの部分集合である。

アドレスロジックゾーンは、プリミティブロジック回路７０４およびデコード回路７０６のようなアドレスライン回路を含んでいる。プリミティブロジック回路７０４は、アドレスラインをデコード回路７０６に結合して、プリミティブグループにある流体アクチュエータを選択する。プリミティブロジック回路７０４はまた、データラインを介してプリミティブにロードされたデータビットを記憶する。このデータビットは、アドレスラインについてのアドレス値、およびそのプリミティブがアドレス指定された流体アクチュエータを噴射させるか、またはデータを記憶するかを選択する、各々のプリミティブに関連するビットを含んでいる。

デコード回路７０６は、噴射するための流体アクチュエータを選択し、またはデータを受信するために、メモリビットまたはメモリ素子を含むメモリゾーン７０８にあるメモリ素子を選択する。バス７０２にあるデータラインを介して噴射信号を受信した場合、そのデータは不揮発性メモリゾーン７０８にあるメモリ素子に記憶されるか、またはカラーダイ３０４の高電圧側６０６の電力回路ゾーンにあるＦＥＴ７１０または７１２を付勢するために使用される。ＦＥＴ７１０または７１２の付勢は、対応するＴＩＪ抵抗器７１６または７１８を共有の電力（Ｖｐｐ）バス７１４に結合する。Ｖｐｐバス７１４は約２５Ｖから約３５Ｖである。この例においては、トレースは、ＴＩＪ抵抗器７１６または７１８に給電するための電力回路を含んでいる。別の共有の電力バス７２０が、ＴＩＪ抵抗器７１６または７１８に接地を提供するために使用されてよい。幾つかの例では、Ｖｐｐバス７１４と第２の共有の電力バス７２０は逆にしてよい。

流体供給ゾーンは、流体供給孔２０４および流体供給孔２０４の間のトレースを含んでいる。カラーダイ３０４については、２つの液滴サイズが使用されてよく、それらは各々が流体アクチュエータのそれぞれに関連する熱抵抗器によって吐出される。高重量液滴（ＨＷＤ）は大きなＴＩＪ抵抗器７１６を使用して吐出されてよい。低重量液滴（ＬＷＤ）は小さなＴＩＪ抵抗器７１８を使用して吐出されてよい。幾つかの例では、ＦＥＴは異なる大きさのＴＩＪ抵抗器について同じ大きさであってよく、より小さなＴＩＪ抵抗器７１８のためのＦＥＴはより少ない電流を担持する。電気的には、ＬＷＤ流体アクチュエータは第１のカラム、例えば図６に関して説明したように左のカラムにある。ＨＷＤ流体アクチュエータは第２のカラム、例えば図６に関して説明したように右のカラムにおいて電気的に結合されている。この例においては、カラーダイ３０４の物理的な流体アクチュエータは相互嵌合式になっており、ＬＷＤ流体アクチュエータとＨＷＤ流体アクチュエータが交互になっている。

このレイアウトの効率は、ＴＩＪ抵抗器７１６および７１８の電力要求に合致するように、対応するＦＥＴ７１０および７１２の大きさを変更することによって、さらに改善されてよい。かくしてこの例においては、対応するＦＥＴ７１０および７１２の大きさは、給電されているＴＩＪ抵抗器７１６または７１８に基づいている。より大きなＴＩＪ抵抗器７１６はより大きなＦＥＴ７１２によってイネーブルされ、これに対してより小さなＴＩＪ抵抗器７１８はより小さなＦＥＴ７１０によってイネーブルされる。他の例においては、ＦＥＴ７１０および７１２は同じ大きさであるが、より小さなＴＩＪ抵抗器７１８に給電するために使用されるＦＥＴ７１０を介して引かれる電力はより低い。

同様の回路フロアプランが、ブラックダイ３０２についても使用されてよい。しかしながら、例えば本願において説明したように、ＴＩＪ抵抗器および流体アクチュエータは同じ大きさであるから、ブラックダイのためのＦＥＴは同じ大きさであることができる。

図８は、ダイ上でのアドレスのデコーディングの例の概略図である。同様の参照番号の付された要素は、図６に関して説明したごときである。アドレスのデコーディングの目的は、アドレスデータ６１４を取り出して、プリミティブ中で噴射させる１つの流体アクチュエータを選択することである。アドレスのデコーディングは、プリミティブに送られるアドレスデータの順序に応じてアクチュエータが噴射する順番を変更するために、修正可能である。かくして噴射の順序は、イメージ品質を最適化するための流体的、電気的、および他のシステム的な制約ごとに、最適化される。本願で記載するところでは、ダイ上のプリミティブは、カラムまたはアレイへとグループ化されてよい。幾つかの例では、カラムまたはアレイにあるプリミティブは、同じアドレスデコード順序を使用する。

アドレスのデコーディングは、どのアドレスデータ６１４がアドレスデコーダ６０８にあるデコーディングロジックによって使用されるかを選択する、構成可能なアドレスマッピング接続８０２を使用して修正されてよい。これは製作後、またはプロセス後の操作において行われてよく、そこではダイの初期製作が完了した後に、アドレスラインとデコーディングロジックとの間に接続、またはビアが形成される。これについては図１１を参照してさらに説明する。アドレスデコーダ６０８に加えて、プリミティブ中の流体アクチュエータを選択し噴射させるための流体アクチュエータロジック８０６を付勢するために、他の噴射制御信号８０４が使用される。

図８の例においては、アドレスデコーダ６０８と流体アクチュエータロジック８０６との間をマッピングする接続、および流体アクチュエータロジック８０６とＦＥＴとの間の接続８０８のマッピングといった、他の接続がダイの初期製作の間に形成される。この例では、ダイの初期製作の間に形成されるこれらの接続は、構成可能ではない。

図９は、ダイ上でのアドレスのデコーディングの別の実施形態の例の概略図である。同様の参照番号の付された要素は、図６および図８に関して説明したごときである。この例においては、アドレスデータ６１４とアドレスデコーダ６０８との間でのアドレスマッピング９０２は、構成可能ではない。アドレスデコーダ６０８と流体アクチュエータロジック８０６との間での、さらなるアドレスマッピングも、構成可能ではない。しかしながら、流体アクチュエータロジック８０６とＦＥＴとの間のアドレスマッピング９０４は、構成可能である。幾つかの例では、これはダイの初期製作の間に、例えば低電圧流体アクチュエータロジックからのトレースを、より遠くのＦＥＴにルーティングすることによって行われる。

アドレスデコーダ６０８より後のマッピング接続は、他の技術を使用して行ってよい。１つの例では、アドレスデコーダ６０８と流体アクチュエータロジック８０６との間の接続は、例えば、個々のアドレスデコードブロックから、より遠くのＦＥＴを付勢するために使用される流体アクチュエータロジックブロックへと信号を送るように構成可能である。さらに、幾つかの例においては、あるプリミティブのためのアドレスデコーダ６０８と流体アクチュエータロジック８０６は単一のロジックブロックに集約され、そして集約されたロジックの出力とアクチュエータのＦＥＴの間の接続は、噴射の順序を選択するために構成される。

図１０は、ダイ上でのアドレスのデコーディングの別の実施形態の例の概略図である。同様の参照番号の付された要素は、図６、図８および図９に関して説明したごときである。この例においては、アドレスデータ６１４からアドレスデコーダ６０８へのアドレスマッピング９０２は構成可能ではない。また、流体アクチュエータロジック８０６からＦＥＴ１００２への接続８０８のマッピングもまた、構成可能ではない。しかしながらＦＥＴ１００２から流体アクチュエータ１００６、例えば熱抵抗器へのマッピング１００４は、構成可能である。例においては、このマッピング１００４は、ＦＥＴ１００２を、例えばより近い流体アクチュエータ１００６を迂回して、遠い距離に位置する流体アクチュエータ１００６にマッピングする、初期製作の間に行われる。

図８から図１０における例は、マッピングの３つの独立した技術を示しており、他のマッピング技術については構成可能でないとして示しているが、これらの技術はそれらに限定されたものではない。例えば、複数のマッピング技術を処理の間に使用してよい。幾つかの例においては、流体アクチュエータロジック８０６とＦＥＴの間のアドレスマッピング９０４は、図９に関して説明したように構成可能であり、そしてどのアドレスデータ６１４がアドレスデコーダ６０８中のデコーディングロジックによって使用されるかを選択する接続８０２のマッピングもまた、図８に関して説明したように構成可能である。

図１１は、アドレスラインからロジック回路へのビアの形成を示すブラックダイ３０２の例の図である。同様の参照番号の付された要素は、図３および図６に関して説明したごときである。この図面において、ボックス１１０２は、アドレスデータ６１４とアドレスデコード６０８の間の結合を示している。図８に関して説明したように、初期製作の後には、ビアのマスク構成が完了していないことから、ブロック１１０４の拡大図に示されているように、アドレスデータ６１４はアドレスデコード６０８に結合されていない。２次製作が完了した後では、ブロック１１０６の拡大図が示しているように、アドレスデコード６０８とアドレスデータ６１４の間のビアは完了している。図１１はブラックダイ３０２に関するものであるが、アドレスデータ６１４とアドレスデコード６０８の間の同様の接続が、カラーダイ３０４についても行われる。

図１２は、流体供給孔のアレイ６０４の各側における流体アクチュエータアレイ６２２と６２６の間でのプリミティブのアドレス順序におけるオフセット（ずれ）を例によって示す、ブラックダイ３０２の例の図である。同様の参照番号の付された要素は、図３および図６に関して説明したごときである。図１２は、それぞれが１６の流体アクチュエータを備えたプリミティブを示しており、流体供給孔のアレイ６０４の各側に１つのプリミティブがある。この例においては、左側の流体アクチュエータのアレイ６２２と右側の流体アクチュエータのアレイ６２４との間には、アドレスデコード６０８とアドレスデータ６１４の間にマスクで構成可能な接続を使用することによって、アドレス順序において８つのオフセットが実現されている。このことは、印刷システムが単一のアドレスデータ６１４のセットを送信することを可能にし、そのセットは流体供給孔のアレイ６０４の両側にある流体アクチュエータについてデコードされる。

かくして、アドレスデータ６１４とアドレスデコード６０８の間の接続構成に基づいて、アドレスは所望量だけオフセットされる。その結果として、例えば流体供給孔のアレイ６０４から流体供給孔のアレイ６０４のいずれかの側のアクチュエータへの流体の流れにおける流体的な制約は、余り問題でなくなる。

図１３は、ダイの回路図１３００の例であ。１つの例においては、メモリ素子および熱センサーのようなセンサーが、ダイ上に含まれる。メモリ素子は、データブロックおよびメモリビットを含んでいてよい。１つの例においては、熱的な測定および制御システムをダイ外に、例えばホスト印刷デバイスＡＳＩＣに備えることができる。したがって、例えばそうしたＡＳＩＣのような外部制御回路は、共有の検知バス上で複数のダイをサポートすることができる。１つの例においては、このことは、ダイ中における比較的少量のシリコン、および比較的低いコストと関連する、比較的シンプルな設計をもたらす。

ダイの機能にアクセスするために、外部接続、すなわちパッド１３０２が使用される。パッド１３０２は、データをロードするためのクロック信号をもたらすために使用される、クロックパッド１３０４を含んでいる。本願でさらに説明するように、データパッド１３０６にあるデータは、クロックの立ち上がりエッジにおいて、データストア１３０８にある１つのアクチュエータカラム、例えば左側のカラムへとロードされ、クロックの立ち下がりエッジにおいて、データストア１３０８にある第２のアクチュエータカラム、例えば右側のカラムへとロードされる。データビットの新たなセットが第１および第２のアクチュエータカラムにロードされるごとに、それらの位置にあったそれまでのデータビットは例えば新たな位置へとシフトされ、大きなシフトレジスタとして作用する。これについては図１５に関してさらに説明する。

噴射信号は噴射パッド１３１０を介してもたらされ、データストリーム中のアドレスビットを通じて選択されたアクチュエータアレイ１３１２中の流体アクチュエータをトリガーするために使用され、或いは、アクチュエータアレイ１３１２中の対応するＴＩＪ抵抗器とアドレスを共有しているメモリビット１３１４に対するメモリアクセスをトリガーするために使用される。

ダイは、構成パラメータのために使用されてよいレジスタを有している。本願で用いるところでは、レジスタという用語は、シフトレジスタ、フリップフロップ、およびその他を含む、任意の数のストレージ構成を含んでよいことが、留意されてよい。これらには例えば、構成レジスタ１３１６、メモリ構成レジスタ１３１８、および状態レジスタ１３２０が含まれる。

幾つかの例においては、構成レジスタ１３１６および１３１８は書き込み専用である。書き込まれたビットの確認は、ダイの挙動によって行われる。レジスタ１３１６および１３１８に対する読み出しアクセスを排除することは、回路の数を減少させ、ダイ上で幾らかの面積を節約させる。メモリ構成レジスタ１３１８はシャドーレジスタであり、構成レジスタ１３１６と対応しているが、流体アクチュエータデータビットと構成レジスタデータビットが、特定の入力パッドの状態に沿って所定の順序で設定されているといった、所定の複雑な条件に合致した場合にのみ、書き込みのためにイネーブルされる。状態レジスタ１３２０はデータを読み出すために使用され、ダイの故障または修正値を識別し、また製造に際しての集積回路試験といった試験目的でも使用される。

レジスタ１３１６、１３１８、および１３２０に加えて、ダイはアナログブロックを有しており、例えばタイマー回路１３２２、遅延バイアスコントローラ１３２４、およびメモリ電圧レギュレータ１３２６が含まれている。データパッド１３０６から構成レジスタ１３１６へ、またはメモリ構成レジスタ１３１８へのロード構成といった、種々の動作モードを選択するために、モードパッド１３２８が使用される。モードパッド１３２８はまた、検出パッド１３３２を通して読み出される検知バス１３３０に、例えば特に熱センサー、またはメモリビット１３１４を含めて、どのセンサーが接続されるかを選択するために使用することができる。幾つかの例においては、ダイのすべての機能ブロックに対するリセット信号を受信し、それらを初期構成に復帰させるために、Ｎリセットパッド１３３４が使用される。このことは、例えばタイマー回路１３２２が、例えばタイムアウト条件から、ダイからの問題点を外部のＡＳＩＣに対して報告した場合に行われてよい。

上記した信号パッド１３０４、１３０６、１３１０、１３２８、１３３２、および１３３４に加えて、ダイに電力を供給するために４つの電力パッド１３３６、１３３８、１３４０、および１３４２が使用される。これらには、ロジック回路に低電圧電力を供給するＶｄｄパッド１３３６およびＬｇｎｄパッド１３３８が含まれる。Ｖｐｐパッド１３４０およびＰｇｎｄパッド１３４２は高電圧電力を供給して、アクチュエータアレイ１３１２のＴＩＪ抵抗器を付勢し、またメモリビット１３１４の書き込みのための高電圧を供給するのに使用されるメモリ電圧レギュレータ１３２６に電力を供給する。メモリ電圧レギュレータ１３２６は、複数のメモリビット１３１４を同時にプログラミングするように設計されてよい。

図１４は、ダイへとデータをロードし信号を制御するために使用されるインタフェースパッドおよびロジックの位置を示すダイ２００の例の図である。レイアウトを明らかにするために方位盤１４００が含まれており、ダイの前面上での基準位置が示されている。具体的には、ダイの長手方向は南北軸によって示されてよく、これに対してダイの短手方向は東西（または左右）軸によって示されてよい。図１３に関して説明した１２のインタフェースパッドは分割されて、ダイの各端部に配置されている。北側のパッド１４０２はダイの北端に配置された６つのパッドである。ダイの上端または北端から移動して、北側デジタル制御１４０４は、シリアルにロードされたデータをデコードするロジック回路を含んでおり、それを構成レジスタまたはアドレスレジスタにロードする。北側アドレス構成１４０６という名称の区画は、アドレスデータをダイの長さ方向に走るアドレスラインにマッピングするために使用される。ダイの殆どの部分は、カラムプリミティブ、流体アクチュエータ、および電力ＦＥＴを含む領域１４０８によって占められている。メモリビットは、北側デジタル制御１４０４または領域１４０８のデジタルロジック区画に配置されてよい。

別のパッドのセットが、ダイの南側に配置されている。南側のパッド１４１０は、図１３に関して説明した１２のパッドの残りの部分を提供する。それらは南側デジタル制御１４１２に隣接しており、南側デジタル制御１４１２は北側デジタル制御１４０４と同様に、シリアルにロードされたデータをデコードし、アドレスビットをアドレスレジスタにロードするために使用される。南側アドレス構成１４１４はこのアドレスビットのセットを、ダイの長さ方向に走るアドレスラインの別のセットに対してマッピングする。

図１５は、データストア１３０８へのデータのシリアルローディングの例の概略図である。同様の参照番号の付された要素は、図１３に関して説明したごときである。この概略図において、データビットの値（０または１）がデータライン１５０２上に置かれる。クロックの立ち上がりエッジに際して、データビットがデータストア１３０８の左側のカラム１５０６の最初のデータブロック１５０４にロードされる。本願で使用するところでは、データブロックはメモリ素子、フリップフロップ、またはビット値を記憶および／またはシフトするために使用される他のデコーダまたはストレージであってよい。次いで別のデータ値がデータライン１５０２上に置かれる。クロックの立ち下がりエッジに際して、この新たなデータビットはデータストア１３０８の右側のカラム１５１０の最初のデータブロック１５０８にロードされる。連続するデータビットの各々がデータストア１３０８のカラム１５０６および１５１０にロードされると、データブロック１５０４および１５０８に記憶されていた先のデータビットは、データストア１３０８の次のデータブロック１５１２および１５１４にシフトされる。これはデータの全部のセットがデータストア１３０８にロードされるまで継続される。

本願で記載するところでは、ロードされたデータは噴射パルスグループ（ＦＰＧ）と呼ばれる。データがデータストア１３０８内に完全にロードされたならば、ここではヘッドデータ１５１６と呼ばれる最初のデータが、データストア１３０８の最後のデータブロックにある。幾つかの例では、ヘッドデータ１５１６はアドレスビットと制御ビットを含んでいる。他の例では、ビットの順序は再配置され、ヘッドデータ１５１６はアドレスビットのみを含んでいる。続いての、本願では流体アクチュエータデータ１５１８と呼ばれるデータは、各々のプリミティブのための各々のデータブロックにおけるビット値を含んでいる。このビット値は、そのプリミティブにある流体アクチュエータが噴射されるかどうかを示す。この例では、図１２に関して説明したように、各々のプリミティブは１６の流体アクチュエータを含んでいる。幾つかの例では、プリミティブは２５６個あるが、プリミティブの数はダイの設計に依存している。例えば、幾つかのダイは、１２８個のプリミティブ、５１２個のプリミティブ、１０２４個のプリミティブ、或いはより多くを含んでいてよい。これらの例においては、プリミティブの個数はすべてが、２の累乗数として示されているが、この数は２の累乗に限定されるものではなく、約１００個のプリミティブ、約２００個のプリミティブ、約５００個のプリミティブ、およびその他を含んでいてよい。データの最後のセットは、本願ではテールデータ１５２０と呼ばれ、アドレスビットおよび他の制御ビット、例えばメモリ制御ビット、熱的制御ビット、およびその他を含んでいてよい。この例においては、各側に２１個のプリミティブだけが示されている。しかしながら本願で記載するところでは、任意の数のプリミティブが含まれていてよい。

表１の例示的なＦＰＧデータにおいては、アドレスデータはヘッドデータ１５１６とテールデータ１５２０に分けられている。このことは、アドレス指定回路を図１４に関して説明した北側デジタル制御１４０４と南側デジタル制御１４１２に分けることを許容する。制御情報をＦＰＧのヘッドおよびテールの両方に含めることにより、ヘッド情報およびテール情報を読み出すダイ回路は、セグメント化されて回路が広がる（散らばる）ことが許容されてよく、これは所定の例については、比較的細いダイの実装面積を達成することを支援しうる。しかしながら幾つかの例においては、アドレス指定ビット、熱的制御ビット、および他の制御ビットは全部がＦＰＧのヘッドまたはテールに配置されてよく、制御回路はダイの一端に全部が配置される。

かくして、図１３に関して説明したモードパッド１３２８の値が０である、通常の動作モードにおいては、本願で説明するように、データはクロックパルスの正のエッジおよび負のエッジの両方において、データストア１３０８のデータブロック内へとシフトされる。幾つかの例においては、噴射パッド１３１０は、流体アクチュエータを噴射させる噴射信号として、０－１－０－１－０と駆動される。この例においては、２つの正のパルスが使用されて、他のパルスシーケンスがダイの加温およびメモリアクセスを制御することを可能にしている。

図１６は、プリミティブ中の単一の流体アクチュエータを噴射させるためのロジック機能１６００の例の回路図である。図８から図１２をも参照すると、ロジック機能１６００はそこでは、流体アクチュエータロジック８０６として示されている。本願で記載するところでは、プリミティブは１６個の流体アクチュエータを含んでいてよい。各々のプリミティブは最初のロジック回路１６０２を共有するが、各々の流体アクチュエータはロジック機能１６００に関連する第２のロジック回路１６０４を有することになる。

プリミティブ中の全ての流体アクチュエータによって共有される第１のロジック回路１６０２については、ダイにある全てのプリミティブに結合されている共有の噴射バスから噴射信号１６０６が受信される。共有の噴射バスは噴射信号１６０６を、図１３に関して説明した噴射パッド１３１０から受信する。噴射信号１６０６は、外部のＡＳＩＣにおいて発生される。この例においては、噴射信号１６０６は例えば他のプリミティブと同期させるべくプリミティブの噴射を調整するために、アナログ遅延ブロック１６０８に供給される。各々のプリミティブは、図１５の流体アクチュエータデータ１５１８について説明したように、関連するデータブロック１６１０を有している。データブロック１６１０は、前のプリミティブのためのデータブロックまたは制御値から来るデータライン１６１２からロードされる。本願で記載するところでは、データブロック１６１０は、左側のカラムに配置されたプリミティブについてはクロックパルス１６１４の立ち上がりエッジでロードされ、或いは右側のカラムに配置されたプリミティブについてはクロックパルス１６１４の後続のエッジでロードされる。データブロック１６１０からのデータ１６１６はＯＲ／ＡＮＤゲート１６１８において使用されて、加温パルス１６２０または噴射信号１６０６のいずれかが付勢パルス１６２２として通過することが許容される。具体的には、データ１６１６がハイ状態であれば、そのとき噴射信号１６０６または加温パルス１６２０のいずれかが付勢パルス１６２２として通過される。

各々の流体アクチュエータに関連する第２のロジック回路１６０４においては、ＡＮＤゲート１６２４が付勢パルス１６２２を受信するが、このパルスはプリミティブ中の全ての流体アクチュエータのためのＡＮＤゲートによって共有される。アドレスライン１６２６は、図６に関して説明したアドレスデコード６０８から来ている。付勢パルス１６２２およびアドレスラインの両方がハイ状態であるとき、ＡＮＤゲート１６２４は制御信号１６２８を電力ＦＥＴ１６３０へと通す。電力ＦＥＴ１６３０はスイッチオンされ、電流がＶｐｐ１６３２からＰｇｎｄ１６３４へとＴＩＪ抵抗器１６３６を通って流れることを許容する。噴射信号１６０６は、流体アクチュエータ内の流体の加熱を生じさせ、液滴の吐出を導く、十分に長い時間にわたる信号をもたらしてよい。対照的に、加温パルス１６２０はより短い長さであってよく、プリミティブ中の流体アクチュエータ近傍でダイを加熱するようにＴＩＪ抵抗器１６３６を使用することを許容する。

図１７は、データストア１３０８内のプリミティブブロックをシャドーイングしているメモリビット１３１４の概略図の例である。同様の参照番号の付された要素は、図１３および図１５に関して説明したごときである。この例においては、メモリビットは流体アクチュエータデータの左側のカラム１５０６だけと関連しているが、他の例ではデータストア１３０８のカラム１５０６および１５１０の両方と関連するメモリビットを有していてよい。メモリビット１３１４は、流体アクチュエータデータと、噴射アドレスと、および幾つかの例においては、構成レジスタビットとの組み合わせでアクセスされる。

ヘッドデータ１５１６およびテールデータ１５２０は、メモリビット１３１４と関連されていない。しかしながらアドレスビットは、ダイ構成のために関連している特別のメモリビット１７０２を有していてよい。このメモリビットは、入力データの立ち上がりエッジおよび立ち下がりエッジの両方と関連している。メモリロックダウンビット１７０４は、メモリビット１３１４の幾らかまたは全部に対する書き込みを防止するために使用されてよい。幾つかの例においては、特別のメモリビット１７０２はリセット状態を脱した場合に不揮発性ラッチ１７０６に転送される。

図１８は、構成レジスタ１３１６、メモリ構成レジスタ１３１８、および状態レジスタ１３２０のブロック図の例である。同様の参照番号の付された要素は、図１３に関して説明したごときである。本願で記載するところでは、構成レジスタ１３１６は書き込み専用であり、書き込みをイネーブルするための特別の構成を使用している。１つの例では、構成レジスタ１３１６は、モードパッド１３２８がハイ状態であり、データがハイ状態である場合に、クロック信号の第１の正のエッジにおいて書き込みのためにイネーブルされる。構成レジスタ１３１６が書き込みのためにイネーブルされた後、さらなるクロックパルスによってデータが構成レジスタ１３１６を通してシフトされる。

メモリ構成レジスタ１３１８はさらに、構成レジスタ１３１６、制御信号、およびＦＰＧパケットデータにおける特別のビットシーケンスを通じて、書き込みから保護される。例えば、流体アクチュエータデータ１８０４からのビットと共に、構成レジスタ１３１６にメモリ構成ビット１８０２を設定すると、メモリ構成レジスタ１３１８への書き込みがイネーブルされる。メモリ構成レジスタ１３１８は次いで、メモリ制御ビット１８０６をデータストア１３０８およびメモリビット１３１４にもたらしてよく、例えばメモリビット１３１４に対するアクセスがイネーブルされる。幾つかの例においては、書き込みのためにアクセスされるメモリビット１３１４は、流体アクチュエータデータ１５１８の対応するデータブロックから、例えば選択されたメモリビット１３１４と同じアドレスを有するデータブロックからもたらされる。

幾つかの例においては、噴射パッド１３１０はハイ状態に保持されてメモリアクセスが許容される。噴射パッド１３１０がローに下がった場合、メモリ構成レジスタ１３１８中のビット、並びに構成レジスタ１３１６中のメモリ構成ビット１８０２はクリアされる。この例に加えて、メモリ構成レジスタ１３１８、およびメモリビット１３１４に対するアクセスをイネーブルするために、任意の数の他の技術が使用されてよい。

状態レジスタ１３２０は、ダイに関する情報を記録する読み出し専用レジスタであってよい。例においては、状態レジスタ１３２０の読み出しは、モードパッド１３２８がハイ状態であり、データパッド１３０６上のデータ値がハイ状態であり、そしてクロックの立ち上がりエッジが生じた場合にイネーブルされる。この例においては、噴射パッド１３１０は次いでハイ状態に上がり、状態レジスタ中のデータがシフトアウトされて、クロックパッド１３０４上の信号が立ち上がりまた立ち下がるにつれて、データパッド１３０６を通じて読み出されることを許容する。幾つかの例においては、状態レジスタ１３２０はウォッチドッグ失敗ビット１８０８を含んでおり、これはタイムアウトのようなエラー状態を示すためにハイ状態にセットされる。この例における他のビットには、例えばダイの改訂数を示す改訂ビット１８１０が含まれていてよい。他の例においては、他の状態を示し、改訂数にビットを追加し、またはダイに関する他の情報を提供するために、状態レジスタ１３２０により多くのビットが使用される。

図１９は、メモリビットの読み出しおよびプログラミング並びに熱センサーのアクセスのための検知バス１３３０を示すダイ１９００の例の概略図である。同様の参照番号の付された要素は、図２および図１３に関して説明したごときである。この概略図においては、プリンター１９０２のＡＳＩＣ２０２とプリントヘッド１９０４のダイ１９００との間での機能の分割が説明されている。

幾つかの例においては、本願で説明するダイは、ワンタイムプログラマブル（ＯＴＰ）な不揮発性メモリ（ＮＶＭ）ビットに基づくメモリアーキテクチャを使用する。ＮＶＭメモリビットは、メモリ電圧レギュレータ１３２６をイネーブルするための、特別なアクセスシーケンスを使用して書き込まれる。このダイ上のレギュレータ回路は、メモリビットをプログラムするのに必要とされる高電圧電位、例えば約１１Ｖを発生する。しかしながら、金属酸化膜半導体が有する最大動作電圧は約２．５Ｖから約６Ｖである。この低い電圧を超えると、デバイスは損傷を受ける場合がある。したがってダイのアーキテクチャは、ダイ上で生成される書き込みモード電圧からの低電圧デバイスの高電圧分離をもたらすための、高電圧可能デバイスを含んでいる。

本願で記載する設計は、メモリビットに書き込むために、追加の電気的インタフェースパッドなしで、メモリ電圧レギュレータ１３２６においてダイ上での電圧生成をもたらすことによって、システムの相互接続を低減させてよい。また、ダイ上の高電圧保護回路は、メモリ書き込みの間、検知バス１３３０に接続された低電圧デバイスに対する損傷を防止してよく、メモリビットを検出パッド１３３２を通じて読み出すことを許容する。このレギュレータ設計は比較的複雑でなくてよく、比較的小さな回路実装面積に関連していてよい。

種々の例において、特に構成レジスタ１３１６およびメモリ制御レジスタ１３１８を含んでいてよい、ダイ制御ロジック１９１３にロードされたビット値によって設定された制御ライン１９１４の制御の下に、検知バス１３３０はマルチプレクサ１９１２を介してサーマルダイオードセンサー１９０６、１９０８、および１９１０に接続される。サーマルダイオードセンサーの数は３に限定されるものではなく、他の例においては、５、７、またはプリミティブ当たり１つのサーマルセンサーといったように、より多くであってよい。サーマルダイオードセンサー１９０６、１９０８、および１９１０は、例えば北端、南端、および中間において、ダイの温度を測定するために使用される。ダイ制御ロジック１９１３からの制御ライン１９１４は、サーマルダイオードセンサー１９０６、１９０８、または１９１０のどれが検知バス１３３０に結合されるかを選択する。制御ライン１９１４はまた、例えばメモリ、クラック検出器、または他のセンサーが接続された場合に、３つのサーマルダイオードセンサー１９０６、１９０８、および１９１０を検知バス１３３０から選択解除または切断するためにも使用されてよい。この例においては、サーマルダイオードセンサー１９０６、１９０８、および１９１０を選択解除するために、全ての制御ライン１９１４がゼロにセットされてよい。

サーマルダイオードセンサー１９０６、１９０８、および１９１０に接続されていることに加えて、検知バス１３３０は、メモリバス１９１８に結合された高電圧保護スイッチ１９１６を通じてプログラマブルメモリビットを読み出すために使用される。読み出し手順の間、高電圧保護スイッチ１９１６は、例えばメモリ構成レジスタ１３１８内のようなダイ制御ロジック１９１３内にあるビット値によってセットされる制御ライン１９２０を通じて、メモリバス１９１８を検知バス１３３０に通信可能に結合するように付勢される。個々のビット１９２２はビットイネーブルライン１９２４を通じて選択され、他のパッドに与えられた値の組み合わせを通じてアクセスされるが、例えばビットイネーブルは、構成レジスタ内のメモリモードビットと、プリミティブアドレスデータ、および噴射パルスの組み合わせを通じて活性化されてよい。

書き込みシーケンスは、メモリバス１９１８を検知バス１３３０から切り離す高電圧保護スイッチ１９１６をディセーブルするための特別のシーケンスと組み合わせて、ビットイネーブルロジックを使用してよい。ダイ制御ロジック１９１３からの制御ライン１９２６が、メモリ電圧レギュレータ１３２６を活性化するために使用されてよい。メモリ電圧レギュレータ１３２６には、Ｖｐｐパッド１３４０から約３２Ｖの電圧が給電されている。メモリ電圧レギュレータ１３２６は次いで、これを約１１Ｖの電圧に変換し、その１１Ｖを書き込み手順の間にメモリバス１９１８上に置く。

書き込み手順が完了したならば、メモリ電圧レギュレータ１３２６は非活性化されてメモリバス１９１８上の電圧が低下され、電圧は次いでは接地電位まで引き下げられてよい。書き込みシーケンスが非作動となったら、ダイ制御ロジック１９１３内のビット値、例えばメモリ制御レジスタ１３１８にあるビット値をセットして高電圧保護スイッチ１９１６をイネーブルし、そしてメモリバス１９１８を検知バス１３３０に結合することによって、メモリの読み出しを行ってよい。検知バス１３３０は共有され多重化されたバスであるから、メモリ読み出し手順の間、マルチプレクサ１９１２は非活性化されて、サーマルダイオードセンサー１９０６、１９０８、および１９１０は検知バス１３３０から切り離される。同様に、サーマル読み出し動作の間、高電圧保護スイッチ１９１６はディセーブルされ、メモリバス１９１８は検知バス１３３０から切り離される。

図２０は、低電圧ＭＯＳ回路を高電圧による損傷から保護するために使用される高電圧保護スイッチ１９１６の例の回路図である。同様の参照番号の付された要素は、図１３および図１９に関して説明したごときである。図２０に示された例においては、高電圧保護スイッチ１９１６は２つの背中合わせの高電圧ＭＯＳＦＥＴを含んでおり、各々が内蔵ボディダイオードを備えている。これらの２つの高電圧可能デバイスは、プログラミングモードの１１Ｖと、検知バス１３３０に接続された、例えば約３．６Ｖ未満の低電圧ロジックとの間に保護をもたらす。幾つかの例においては、メモリ電圧レギュレータ１３２６が非活性化されている場合、別のＭＯＳＦＥＴ２００２を使用して、メモリバス１９１８を接地に引き下げてよい。このＭＯＳＦＥＴ２００２は、メモリ読み出しシーケンスの間にディセーブルされてよい。ラッチアップ状態から保護するために、抵抗器２００４が含められてよい。

図２１は、メモリ電圧レギュレータ１３２６の例の回路図である。同様の参照番号の付された要素は、図１３、図１６および図１９に関して説明したごときである。この例においては、メモリ電圧レギュレータ１３２６は３つの主要な部分回路を含んでいる。高電圧レベルシフタ２１０２はＭＯＳＦＥＴのアレイを使用して、低電圧制御信号を高電圧抵抗分割回路によって使用される高電圧出力信号に変換する。高電圧抵抗分割回路２１０４は次いで、この電圧を分割して１１Ｖの出力信号をもたらす。この１１Ｖの出力信号は高電圧保護用ダイオード２１０６を通って流れ、その後、例えば書き込みサイクルに際してメモリバス１９１８上に置かれる。

図２２Ａは、プリントヘッド部品を形成するための方法２２００の例のプロセスの流れ図である。この方法２２００は、カラープリンター用のプリントヘッド部品として使用されるカラーダイ３０４、およびブラックインク用に使用されるブラックダイ３０２、並びに流体アクチュエータを含む他の種類のダイを作成するために使用されてよい。この方法２２００はブロック２２０２において、シリコン基板の中央深くに流体供給孔をエッチングすることから開始される。幾つかの例においては、層が最初に堆積され、次いでそれらの層が形成された後に、流体供給孔のエッチングが行われる。

例においては、ＳＵ－８のようなフォトレジストポリマーの層がダイの一部分を覆って形成されて、エッチングされない区域を保護する。フォトレジストは光によって架橋されるネガティブフォトレジストであってよく、または露光によってより可溶性とされるポジティブフォトレジストであってよい。例においては、マスクがＵＶ光源に対して暴露されて保護層の各部分が固定され、そしてＵＶ光に暴露されていない部分は、例えば溶剤洗浄によって除去される。この例においては、マスクは流体供給孔の区域を覆っている保護層の部分の架橋を阻止する。

ブロック２２０４においては、複数の層が基板上に形成されてプリントヘッド部品が形成される。これらの層は、ポリシリコン、ポリシリコンを覆う誘電体、第１メタル層、第１メタル層を覆う誘電体、第２メタル層、第２メタル層を覆う誘電体、および上部を覆うタンタル層を含んでいてよい。ＳＵ－８が次いでダイの上部を覆って積層されてよく、そしてパターニングされて流れチャネルおよび流体アクチュエータが具体化される。これらの層の形成は、これらの層を堆積するための化学蒸着に続いて、不要部分を除去するためのエッチングを行うことによって形成されてよい。この製作技術は、相補型金属酸化膜半導体（ＣＭＯＳ）を形成するために使用される標準的な製作技術であってよい。ブロック２２０４において形成可能なこれらの層、および部品の配置について、図２２Ｂに関してさらに説明する。

図２２Ｂは、この方法２２００におけるブロック２２０４の層によって形成される部品のプロセスの流れ図である。この方法はブロック２２０６において、流体供給孔に近接する流体アクチュエータの幾つものアレイを形成することをもって開始される。ブロック２２０８において、幾つものアドレスラインが、複数の流体供給孔の一方の側に配置された低電圧領域にある幾つものロジック回路に近接して形成される。ブロック２２１０においては、アドレスデコーダ回路がダイ上に形成され、これは流体アクチュエータのアレイ中で噴射される流体アクチュエータを選択するため、アドレスラインの少なくとも一部に結合される。ブロック２２１２においては、ロジック回路がダイ上に形成され、これは流体アクチュエータに関連するビット値に少なくとも部分的に基づいて、流体供給孔の反対側にある高電圧領域に配置された駆動回路をトリガーする。

図２２Ｂに示されたブロックは、順次的であると見做されるものではない。当業者には明らかであるように、種々のラインおよび回路は、種々の層が形成されるのと同時に、ダイにわたって形成される。また、図２２Ｂに関して説明されたプロセスは、カラーダイ上または白黒ダイ上のいずれに部品を形成するために使用されてもよい。

図２２Ｃは、形成される層および構造を示す組み合わせの方法２２００のプロセスの流れ図である。同様の参照番号の付された要素は、図２２Ａおよび図２２Ｂに関して説明したごときである。

図２３は、データをプリントヘッド部品にロードするための方法２３００の例のプロセスの流れ図である。この方法２３００はブロック２３０２において、プリントヘッド部品上のデータパッドにビット値が置かれた場合に開始される。ブロック２３０４においては、プリントヘッド部品上のクロックパッド上のビット値が低レベル状態から高レベル状態に上げられて、ビット値が第１のデータブロックにロードされる。ブロック２３０６においては、プリントヘッド部品上のデータパッドに第２のビット値が置かれる。ブロック２３０８においては、クロックパッドのビット値が高レベル状態から低レベル状態に下げられて、第２のビット値が第２のデータブロックにロードされる。

図２４は、メモリビットをプリントヘッド部品に書き込むための方法２４００の例のプロセスの流れ図である。ブロック２４０２において、高電圧保護スイッチを非活性化することにより、検知バスがメモリバスから分離される。ブロック２４０４においては、メモリ電圧レギュレータが活性化されて、メモリビットをプログラミングするための高電圧がメモリバス上に発生される。ブロック２４０６においては、メモリバスと通信可能に結合された複数のメモリビットからメモリビットが選択される。ブロック２４０８において、そのメモリビットはプログラミングされる。このプログラミングは、約０．１ミリ秒（ｍＳ）、約０．５（ｍＳ）、約１ｍＳ、または例えば約１００ｍＳまでのより長い期間といった、予め設定された期間にわたって行われてよい。プログラミング時間が長くなると、メモリビットはより強く応答することになる。この予め設定された期間の後に、プログラミングシーケンスを終了させるためにメモリ電圧レギュレータは非活性化されてよい。

本願における例は、種々の変更および代替形態とすることを受け入れる余地があってよく、例示的な目的でのみ示されている。さらにまた、本願の技術は、本願に開示された特定の例に限定されることを意図したものでないことが理解されよう。実際のところ、添付の特許請求の範囲は、開示された主題が関連する技術における当業者に明らかな、すべての代替例、変更例、および均等例を含むとみなされる。

Claims (14)

1. プリントヘッド用のダイであって：
   複数の流体アクチュエータアレイ；
   第１のアクチュエータカラムおよび第２のアクチュエータカラムならびにデータブロックを含むデータストアであって、前記データブロックの各々は前記第１のアクチュエータカラムおよび前記第２のアクチュエータカラムのそれぞれの一方に配置されると共に、前記複数の流体アクチュエータアレイの各々に関連している、データストア；および
   データパッドおよびクロックパッドを含むインタフェースを含み、前記データブロックは、前記データパッドに存在するデータビット値が、クロックの立ち上がりエッジで第１の流体アクチュエータアレイに対応する第１のデータブロックにロードされ、クロックの立ち下がりエッジで第２の流体アクチュエータアレイに対応する第２のデータブロックにロードされるように構成されており、
   前記データパッドに存在する連続するデータビット値がクロックの立ち上がりエッジおよび立ち下がりエッジのそれぞれで前記第１のデータブロックおよび前記第２のデータブロックにロードされ、前記第１のデータブロックおよび前記第２のデータブロックに記憶されていた先のデータビット値は前記第１のアクチュエータカラムおよび前記第２のアクチュエータカラムの次のデータブロックにシフトされ、前記第１のデータブロックおよび前記第２のデータブロックにロードされたデータビット値はヘッドデータおよびテールデータを含み、アドレスデータが前記ヘッドデータと前記テールデータに分けられている、前記ダイ。
2. ロードされたデータビット値をデコードする回路が分割されて前記ダイの長手方向軸に沿って前記ダイの各端部に配置されている、請求項１のダイ。
3. アドレスラインを含み、前記アドレスラインに担持された複数のアドレスビットは、流体アクチュエータアレイ中にあるどの流体アクチュエータが噴射されるかを選択する、請求項１または２のダイ。
4. 前記インタフェースは噴射パッドを含み、前記噴射パッドに存在する噴射ビット値は、流体アクチュエータアレイ中にある流体アクチュエータをイネーブルする、請求項１から３のいずれか１のダイ。
5. 複数のメモリビットを含み、前記複数のメモリビットの各々は、前記第１の流体アクチュエータアレイのためのデータブロックとアドレスを共有する、請求項１から４のいずれか１のダイ。
6. 前記インタフェースはモードパッドを含み、前記ダイは構成レジスタおよびメモリ構成レジスタを含み、前記構成レジスタは前記モードパッドに存在するモードビット値がハイ状態の場合に書き込まれ、前記メモリ構成レジスタは前記構成レジスタに記憶されたビット値がハイ状態の場合に書き込まれ、前記メモリ構成レジスタはメモリ制御ビット値を前記メモリビットにもたらして前記メモリビットに対するアクセスをイネーブルする、請求項５のダイ。
7. 前記第１の流体アクチュエータアレイは複数の流体供給孔の第１の側に沿って配置され、前記第２の流体アクチュエータアレイは前記複数の流体供給孔の第２の側に沿って配置され、そして前記第１の流体アクチュエータアレイ中の流体アクチュエータおよび前記第２の流体アクチュエータアレイ中の流体アクチュエータは互い違いに配置されている、請求項１から６のいずれか１のダイ。
8. 前記第１の流体アクチュエータアレイは複数の大きな流体アクチュエータを含み、前記第２の流体アクチュエータアレイは複数の小さな流体アクチュエータを含み、前記大きな流体アクチュエータと前記小さな流体アクチュエータは互い違いに配置される、請求項１から６のいずれか１のダイ。
9. プリントヘッドであって、請求項１から８のいずれか１のダイ；および
   前記複数の流体アクチュエータアレイに近接する複数の流体供給孔を含み、前記プリントヘッドはインクリザーバに流体結合するよう構成されたスロットを含む高分子マウントを含み、前記複数の流体供給孔は前記複数の流体アクチュエータアレイを前記インクリザーバに流体結合する、プリントヘッド。
10. 前記ダイおよびプリンターカートリッジ上の複数のインタフェースパッドに結合されたバスを含む、請求項９のプリントヘッド。
11. プリントヘッド用のダイの作動方法であって：
    前記ダイ上のデータパッドにビット値を置き；
    前記ダイ上のクロックパッド上のビット値を低レベル状態から高レベル状態に上げて第１のビット値をデータストアの第１のアクチュエータカラムの第１のデータブロックにロードし；
    前記ダイの前記データパッド上に別のビット値を置き；
    前記ダイの前記クロックパッド上のビット値を高レベル状態から低レベル状態に下げて他のビット値を前記データストアの第２のアクチュエータカラムの第２のデータブロックにロードし；そして
    前記データパッドに置かれたビット値を前記クロックパッド上のビット値の立ち上がりおよび立ち下がりのそれぞれで前記第１のデータブロックおよび前記第２のデータブロックに連続的にロードし、前記第１のデータブロックおよび前記第２のデータブロックに記憶されていたビット値を前記第１のアクチュエータカラムおよび前記第２のアクチュエータカラムの次のデータブロックにシフトすることを含み、前記第１のデータブロックおよび前記第２のデータブロックにロードされたビット値はヘッドデータおよびテールデータを含み、アドレスデータが前記ヘッドデータと前記テールデータに分けられている、前記方法。
12. アドレスデータブロックに関連するアドレスライン上にアドレス値を置き；そして
    流体アクチュエータアレイにある流体アクチュエータを、少なくとも前記アドレス値に基づいて識別することを含む、請求項１１の方法。
13. 前記ダイ上の噴射パッド上に噴射値を置き；そして
    メモリアレイにあるビット値およびアドレス値に少なくとも基づいて、流体アクチュエータアレイにある流体アクチュエータを噴射させることを含む、請求項１２の方法。
14. 前記ダイ上のモードパッド上にモード値を置き；そして
    前記モード値に少なくとも基づいて、前記第１のビット値を構成レジスタにロードすることを含む、請求項１１から１３のいずれか１の方法。

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