JP7216773B2 - 読み出し閾値較正サポートを備える、サブコード及び畳み込みベースのldpcインターリーブコード化スキームを使用するための記憶システム及び方法 - Google Patents
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Description
以下に、本明細書で開示する技術の特徴を列挙する。
(項目1)
記憶システムであって、
メモリと、
コントローラであって、前記メモリに結合されており、かつ
複数のサブコードから低密度パリティチェック(LDPC)コードを生成することと、
前記複数のサブコードの各サブコードを、前記メモリ内のワード線の異なるページ内に記憶することと、を行うように構成されている、コントローラと、を備える、記憶システム。
(項目2)
前記複数のサブコードが、前記メモリ内の同一平面内に記憶されている、項目1に記載の記憶システム。
(項目3)
前記複数のサブコードが、前記メモリ内の異なる平面内に記憶されている、項目1に記載の記憶システム。
(項目4)
前記複数のサブコードが、前記メモリ内の前記異なる平面内にチェッカーボードパターンで記憶されている、項目3に記載の記憶システム。
(項目5)
前記コントローラが、前記メモリのページに関する読み出し閾値を較正するように更に構成されている、項目1に記載の記憶システム。
(項目6)
前記較正が、較正されている前記ページ上に記憶されたサブコードを使用して行われており、前記較正が、前記ページ上に記憶されているサブコードビット、及び前記サブコードビットのみを伴う一組のパリティチェック式に基づいて行われている、項目5に記載の記憶システム。
(項目7)
前記較正が、ヒストグラムを使用して行われている、項目5に記載の記憶システム。
(項目8)
前記コントローラが、前記メモリ内にインターリーブコードワード及び非インターリーブコードワードを記憶するように更に構成されている、項目1に記載の記憶システム。
(項目9)
前記インターリーブコードワード及び前記非インターリーブコードワードが、前記メモリ内の異なるワード線、異なるワード線ゾーン、又は異なるブロック内に記憶されている、項目8に記載の記憶システム。
(項目10)
前記非インターリーブコードワードが、閾値較正を読み出すために使用されている、項目8に記載の記憶システム。
(項目11)
前記メモリが、三次元メモリを備える、項目1に記載の記憶システム。
(項目12)
メモリを備える記憶システムにおける、方法であって、
畳み込み低密度パリティチェック(CLDPC)コードを生成することと、
前記メモリ内のワード線の異なるページ内に前記CLDPCコードの異なる部分を記憶することと、を含む、方法。
(項目13)
前記CLDPCコードの前記異なる部分が、前記メモリ内の同一平面内に記憶されている、項目12に記載の方法。
(項目14)
前記CLDPCコードの前記異なる部分が、前記メモリ内の異なる平面内に記憶されている、項目12に記載の方法。
(項目15)
前記CLDPCコードの前記異なる部分が、前記メモリ内の前記異なる平面内にチェッカーボードパターンで記憶されている、項目14に記載の方法。
(項目16)
較正されたページ上に記憶される、CLDPCコードビットの部分に基づいて、及びCLDPCコードビットの前記部分のみを伴う一組のパリティチェック式に基づいて、前記メモリのページに関する読み出し閾値を較正することを更に含む、項目12に記載の方法。
(項目17)
ヒストグラムを使用して、前記メモリのページに関する読み出し閾値を較正することを更に含む、項目12に記載の方法。
(項目18)
前記メモリ内にインターリーブコードワード及び非インターリーブコードワードを記憶することを更に含む、項目12に記載の方法。
(項目19)
前記メモリが、三次元メモリを備える、項目12に記載の方法。
(項目20)
記憶システムであって、
メモリと、
複数のサブコードから低密度パリティチェック(LDPC)コードを生成するための手段と、
前記メモリ内のワード線の異なるページ内に前記複数のサブコードの各サブコードを記憶するための手段と、を備える、記憶システム。
Claims (17)
- 記憶システムであって、
メモリと、
コントローラであって、前記メモリに結合されており、かつ
複数のサブコードから低密度パリティチェック(LDPC)コードを生成することと、
前記複数のサブコードの各サブコードを、前記メモリ内のワード線の異なるページ内に記憶することと、を行うように構成されている、コントローラと、を備え、
前記コントローラは、前記メモリのページに関する読み出し閾値を較正するように更に構成されており、
前記較正が、較正されている前記ページ上に記憶されたサブコードを使用して行われており、前記較正が、前記ページ上に記憶されているサブコードビット、及び前記サブコードビットのみを伴う一組のパリティチェック式に基づいて行われている、
記憶システム。 - 前記複数のサブコードが、前記メモリ内の同一平面内に記憶されている、請求項1に記載の記憶システム。
- 前記複数のサブコードが、前記メモリ内の異なる平面内に記憶されている、請求項1に記載の記憶システム。
- 前記複数のサブコードが、前記メモリ内の前記異なる平面内にチェッカーボードパターンで記憶されている、請求項3に記載の記憶システム。
- 前記較正が、ヒストグラムを使用して行われている、請求項1に記載の記憶システム。
- 前記コントローラが、前記メモリ内にインターリーブコードワード及び非インターリーブコードワードを記憶するように更に構成されている、請求項1に記載の記憶システム。
- 前記インターリーブコードワード及び前記非インターリーブコードワードが、前記メモリ内の異なるワード線、異なるワード線ゾーン、又は異なるブロック内に記憶されている、請求項6に記載の記憶システム。
- 前記非インターリーブコードワードが、閾値較正を読み出すために使用されている、請求項6に記載の記憶システム。
- 前記メモリが、三次元メモリを備える、請求項1に記載の記憶システム。
- メモリを備える記憶システムにおける、方法であって、
畳み込み低密度パリティチェック(CLDPC)コードを生成することと、
前記メモリ内のワード線の異なるページ内に前記CLDPCコードの異なる部分を記憶することと、
較正されたページ上に記憶される、CLDPCコードビットの部分に基づいて、及びCLDPCコードビットの前記部分のみを伴う一組のパリティチェック式に基づいて、前記メモリのページに関する読み出し閾値を較正することと、
を含む、方法。 - メモリを備える記憶システムにおける、方法であって、
畳み込み低密度パリティチェック(CLDPC)コードを生成することと、
前記メモリ内のワード線の異なるページ内に前記CLDPCコードの異なる部分を記憶することと、
ヒストグラムを使用して、前記メモリのページに関する読み出し閾値を較正することと、
を含む、方法。 - 前記CLDPCコードの前記異なる部分が、前記メモリ内の同一平面内に記憶されている、請求項10又は11に記載の方法。
- 前記CLDPCコードの前記異なる部分が、前記メモリ内の異なる平面内に記憶されている、請求項10又は11に記載の方法。
- 前記CLDPCコードの前記異なる部分が、前記メモリ内の前記異なる平面内にチェッカーボードパターンで記憶されている、請求項13に記載の方法。
- 前記メモリ内にインターリーブコードワード及び非インターリーブコードワードを記憶することを更に含む、請求項10又は11に記載の方法。
- 前記メモリが、三次元メモリを備える、請求項10又は11に記載の方法。
- 記憶システムであって、
メモリと、
複数のサブコードから低密度パリティチェック(LDPC)コードを生成するための手段と、
前記メモリ内のワード線の異なるページ内に前記複数のサブコードの各サブコードを記憶するための手段と、
前記メモリのページに関する読み出し閾値を較正するための手段と、
を備え、
前記較正が、較正されている前記ページ上に記憶されたサブコードを使用して行われており、前記較正が、前記ページ上に記憶されているサブコードビット、及び前記サブコードビットのみを伴う一組のパリティチェック式に基づいて行われている、
記憶システム。
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