JP7216773B2 - 読み出し閾値較正サポートを備える、サブコード及び畳み込みベースのｌｄｐｃインターリーブコード化スキームを使用するための記憶システム及び方法 - Google Patents

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Description

低コストのメモリは、コールド記憶製品に対して所望される。コールド記憶製品は、典型的には、耐久性及びデータ保持並びに性能要件の低減（すなわち、より低い書き込み／読み出し性能）の点で、緩和された仕様を有する。著しいメモリコスト低減を達成するために、論理スケーリングが、プログラミング状態の数を増加させること、及び／又はエラー訂正コード（ＥＣＣ）冗長性を低減させることによって、メモリセル当たりにより多くの情報を記憶するために使用され得、その両方がより多くのエラー（例えば、セル当たりにより多くの状態）を導入すること又はコードを弱めることのいずれかによって、ＥＣＣ性能を劣化させる。
一実施形態の不揮発性記憶システムのブロック図である。
一実施形態の記憶モジュールを例解するブロック図である。
一実施形態の階層記憶システムを例解するブロック図である。
一実施形態による、図１Ａに例解された不揮発性記憶システムのコントローラの構成要素を例解するブロック図である。
一実施形態による、図１Ａに例解された不揮発性記憶システムの構成要素を例解するブロック図である。
一実施形態のホスト及び記憶システムの図である。
一実施形態の垂直インターリービングスキームを例解する図である。
一実施形態のチェッカーボードインターリービングスキームを例解する図である。
４つの平面にわたって生じる一実施形態のチェッカーボードインターリービングスキームを例解する図である。 ４つの平面にわたって生じる一実施形態のチェッカーボードインターリービングスキームを例解する図である。
一実施形態の低密度パリティチェック（ｌｏｗ－ｄｅｎｓｉｔｙ ｐａｒｉｔｙ ｃｈｅｃｋ、ＬＤＰＣ）コードのパリティチェック行列のグラフである。
一実施形態の畳み込みベースの低密度パリティチェック（ｃｏｎｖｏｌｕｔｉｏｎａｌ－ｂａｓｅｄ ｌｏｗ－ｄｅｎｓｉｔｙ ｐａｒｉｔｙ ｃｈｅｃｋ、ＣＬＤＰＣ）コードのパリティチェック行列のグラフである。
多数の相互接続チェックが低減された、及び低減されない、パリティチェック行列の鳥瞰図の例解図である。
ハイブリッドインターリーブ／非インターリーブコード化方法を使用する一実施形態の例解図である。
代表的なブロック上の非インターリーブワード線を使用する一実施形態の例解図である。
以下の実施形態は、概して、読み出し閾値較正サポートを備える、サブコード及び畳み込みベースの低密度パリティチェック（ＬＤＰＣ）インターリーブコード化スキームを使用するための記憶システム及び方法に関する。一実施形態では、記憶システムが提供され、メモリと、メモリに結合されたコントローラと、を備える。コントローラは、複数のサブコードから低密度パリティチェック（ＬＤＰＣ）コードを生成し、メモリ内のワード線の異なるページ内に、複数のサブコードの各サブコードを記憶するように構成される。別の実施形態では、記憶システム内で実施される方法が提供される。本方法は、畳み込み低密度パリティチェック（ＣＬＤＰＣ）コードを生成することと、メモリ内のワード線の異なるページ内に、ＣＬＤＰＣコードの異なる部分を記憶することと、を含む。更に別の実施形態では、メモリと、複数のサブコードから低密度パリティチェック（ＬＤＰＣ）コードを生成するための手段と、メモリ内のワード線の異なるページ内に複数のサブコードの各サブコードを記憶するための手段と、を備える、記憶システムが提供される。他の実施形態が提供され、これらの実施形態の各々は、単独で又は組み合わせて使用することができる。
ここで図面を参照すると、これらの実施形態の態様を実装することに使用するために好適な記憶システムが、図１Ａ～図１Ｃに示される。図１Ａは、本明細書に記載される主題の一実施形態による不揮発性記憶システム１００（本明細書では記憶デバイス又は単にデバイスと称されることもある）を例解するブロック図である。図１Ａを参照すると、不揮発性記憶システム１００は、コントローラ１０２及び１つ以上の不揮発性メモリダイ１０４から構成され得る不揮発性メモリを含む。本明細書で使用される際、ダイという用語は、単一の半導体基板上に形成される、不揮発性メモリセル、及びこれらの不揮発性メモリセルの物理的動作を管理するための関連回路の集合体を指す。コントローラ１０２は、ホストシステムとインターフェースし、不揮発性メモリダイ１０４への読み出し、プログラム、及び消去動作のためのコマンドシーケンスを送信する。
コントローラ１０２（不揮発性メモリコントローラ（例えば、フラッシュ、抵抗性ランダムアクセスメモリ（resistive random-access memory、ＲｅＲＡＭ）、相変化メモリ（phase-change memory、ＰＣＭ）、又は磁気抵抗性ランダムアクセスメモリ（magnetoresistive random-access memory、ＭＲＡＭ）コントローラ）であってもよい）は、処理回路、マイクロプロセッサ又はプロセッサ、及び例えば、（マイクロ）プロセッサ、ロジックゲート、スイッチ、特定用途向け集積回路（application specific integrated circuit、ＡＳＩＣ）、プログラマブルロジックコントローラ、並びに埋め込みマイクロコントローラによって実行可能なコンピュータ可読プログラムコード（例えば、ファームウェア）を記憶するコンピュータ可読媒体の形態を採ることができる。コントローラ１０２は、以下に記載され、フロー図に示される様々な機能を実施するためのハードウェア及び／又はファームウェアで構成することができる。また、コントローラの内部にあるものとして示される構成要素の一部はまた、コントローラの外部に記憶されてもよく、他の構成要素を使用することもできる。追加的に、「動作可能に通信している」という語句は、１つ以上の構成要素を通じて直接的に通信しているか、又は間接的に（有線又は無線）通信することを意味することができ、このことは本明細書に示されるか、若しくは記載される場合があり、又はされない場合もある。
本明細書で使用される際、不揮発性メモリコントローラは、不揮発性メモリ上に記憶されたデータを管理し、コンピュータ又は電子デバイスなどのホストと通信するデバイスである。不揮発性メモリコントローラは、本明細書に記載された特定の機能に加えて、様々な機能を有することができる。例えば、不揮発性メモリコントローラは、不揮発性メモリをフォーマットして、メモリが適切に動作していることを確実にし、不良の不揮発性メモリセルを打ち出し、将来の故障セルと置換される予備セルを割り当てることができる。予備セルの一部は、不揮発性メモリコントローラを動作させ、他の特徴を実装するためのファームウェアを保持するために使用することができる。動作中、ホストがデータを不揮発性メモリから読み出すか又はデータを不揮発性メモリに書き込む必要があるとき、ホストは不揮発性メモリコントローラと通信することができる。ホストがデータを読み出し／書き込むべき論理アドレスを提供する場合、不揮発性メモリコントローラは、ホストから受信した論理アドレスを不揮発性メモリ内の物理アドレスに変換することができる。（代替的に、ホストが、物理アドレスを提供することもできる）。不揮発性メモリコントローラはまた、これらに限定されないが、ウェアレベリング（さもなければ繰り返し書き込まれる特定のメモリのブロックの消耗を回避するために書き込みを分散させること）及びガーベッジコレクション（ブロックが満杯となった後、フルブロックを消去し再利用することができるように有効なデータのページのみを新たなブロックに移動させること）などの様々なメモリ管理機能も実施することができる。また、請求項に列挙される「手段」のための構造は、例えば、コントローラを動作させて、列挙された機能を実施させるために適切となるように、本明細書に記載され、プログラムされ、又は製造されるコントローラの構造の一部又は全てを含むことができる。
不揮発性メモリダイ１０４は、抵抗性ランダムアクセスメモリ（ＲｅＲＡＭ）、磁気抵抗性ランダムアクセスメモリ（ＭＲＡＭ）、相変化メモリ（ＰＣＭ）、ＮＡＮＤフラッシュメモリセル、及び／又はＮＯＲフラッシュメモリセルを含む、任意の好適な不揮発性記憶媒体を含み得る。メモリセルは、半導体（例えば、フラッシュ）メモリセルの形態を採ることができ、ワンタイムプログラマブル、複数回プログラマブル、又は多数回プログラマブルであり得る。メモリセルはまた、単一レベルセル（single-level cells、ＳＬＣ）、多重レベルセル（multiple-level cells、ＭＬＣ）、三重レベルセル（triple-level cells、ＴＬＣ）であり得るか、又は現在既知であるか若しくは今後開発される、他のメモリセルレベル技術を使用することもできる。また、メモリセルは、二次元又は三次元様式で作製することができる。
コントローラ１０２と不揮発性メモリダイ１０４との間のインターフェースは、トグルモード２００、４００、又は８００などの任意の好適なフラッシュインターフェースであってもよい。一実施形態では、記憶システム１００は、セキュアデジタル（secure digital、ＳＤ）又はマイクロセキュアデジタル（ｍｉｃｒｏ ｓｅｃｕｒｅ ｄｉｇｉｔａｌ、マイクロＳＤ）カードなどのカードベースシステムであってもよい。代替的な実施形態では、記憶システム１００は、埋め込み記憶システムの一部であってもよい。
図１Ａに例解された実施例において、不揮発性記憶システム１００（時々本明細書では記憶モジュールと称される）は、コントローラ１０２と不揮発性メモリダイ１０４との間に単一のチャネルを含み、本明細書に記載される主題は、単一のメモリチャネルを有することに限定されない。例えば、（図１Ｂ及び図１Ｃに示されるものなど）一部の記憶システムアーキテクチャでは、コントローラの能力に応じて、コントローラとメモリデバイスとの間に２つ、４つ、８つ、又はそれ以上のメモリチャネルが存在してもよい。本明細書に記載する実施形態のいずれにおいても、たとえ単一のチャネルが図面に示されているとしても、コントローラとメモリダイとの間に単一より多いチャネルが存在することがある。
図１Ｂは、複数の不揮発性記憶システム１００を含む記憶モジュール２００を例解する。このように、記憶モジュール２００は、ホストとインターフェースし、かつ複数の不揮発性記憶システム１００を含む、記憶システム２０４とインターフェースする、記憶コントローラ２０２を含み得る。記憶コントローラ２０２と不揮発性記憶システム１００との間のインターフェースは、シリアルアドバンスドテクノロジーアタッチメント（serial advanced technology attachment、ＳＡＴＡ）、周辺構成要素相互接続エクスプレス（peripheral component interconnect express、ＰＣＩｅ）インターフェース、又はダブルデータレート（double-data-rate、ＤＤＲ）インターフェースなどのバスインターフェースであってもよい。一実施形態では、記憶モジュール２００は、ラップトップコンピュータ及びタブレットコンピュータなどのサーバＰＣ又はポータブルコンピューティングデバイスにおいて見られるような、半導体ドライブ（solid state drive、ＳＳＤ）、又は不揮発性デュアルインラインメモリモジュール（non-volatile dual in-line memory module、ＮＶＤＩＭＭ）であってもよい。
図１Ｃは、階層記憶システムを例解するブロック図である。階層記憶システム２５０は、複数の記憶コントローラ２０２を含み、これらの各々は、それぞれの記憶システム２０４を制御する。ホストシステム２５２は、バスインターフェースを介して記憶システム内のメモリにアクセスし得る。一実施形態では、バスインターフェースは、不揮発性メモリエクスプレス（Non-Volatile Memory Express、ＮＶＭｅ）又はファイバチャネルオーバイーサネット（fiber channel over Ethernet、ＦＣｏＥ）インターフェースであってもよい。一実施形態では、図１Ｃに例解されるシステムは、データセンタ又は大容量記憶が必要とされる他の場所に見られるような、複数のホストコンピュータによってアクセス可能であるラック搭載可能な大容量記憶システムであってもよい。
図２Ａは、コントローラ１０２の構成要素をより詳細に例解するブロック図である。コントローラ１０２は、ホストとインターフェースするフロントエンドモジュール１０８と、１つ以上の不揮発性メモリダイ１０４とインターフェースするバックエンドモジュール１１０と、今後詳細に説明することになる機能を実施する様々な他のモジュールと、を含む。モジュールは、例えば、他の構成要素とともに使用するように設計されたパッケージ化された機能ハードウェアユニット、関連機能の特定の機能を通常実施する（マイクロ）プロセッサ若しくは処理回路によって実行可能なプログラムコード（例えば、ソフトウェア又はファームウェア）の一部分、又はより大きいシステムとインターフェースする自己完結型のハードウェア若しくはソフトウェア構成要素の形態を取り得る。コントローラ１０２は、本明細書では、ＮＡＮＤコントローラ又はフラッシュコントローラとして称され得ることがあるが、コントローラ１０２は、任意の好適なメモリ技術とともに使用することができることを理解されたく、その一部の例が、以下に提供される。
コントローラ１０２のモジュールを再び参照すると、バッファマネージャ／バスコントローラ１１４が、ランダムアクセスメモリ（random access memory、ＲＡＭ）１１６内のバッファを管理し、コントローラ１０２の内部バスの調停を制御する。読み出し専用メモリ（read only memory、ＲＯＭ）１１８は、システム起動コードを記憶する。図２Ａではコントローラ１０２から離れて位置するものとして例解されるが、他の実施形態では、ＲＡＭ１１６及びＲＯＭ１１８の一方又は両方がコントローラ内に位置してもよい。更に他の実施形態では、ＲＡＭ及びＲＯＭの一部分が、コントローラ１０２内及びコントローラ外の両方に位置し得る。
フロントエンドモジュール１０８は、ホスト又は次のレベルの記憶コントローラとの電気的インターフェースを提供するホストインターフェース１２０及び物理層インターフェース（physical layer interface、ＰＨＹ）１２２を含む。ホストインターフェース１２０のタイプの選択は、使用されているメモリのタイプに依存し得る。ホストインターフェース１２０の例としては、限定されるものではないが、ＳＡＴＡ、ＳＡＴＡ Ｅｘｐｒｅｓｓ、連続的に取り付けられた小型コンピュータシステムインターフェース（serially attached small computer system interface、ＳＡＳ）、ファイバチャネル、ユニバーサルシリアルバス（universal serial bus、ＵＳＢ）、ＰＣＩｅ、及びＮＶＭｅが挙げられる。ホストインターフェース１２０は、典型的に、データ、制御信号、及びタイミング信号の転送を促進する。
バックエンドモジュール１１０は、ホストから受信したデータバイトをコード化し、不揮発性メモリから読み出したデータバイトを復号してエラーを訂正するエラー訂正コード（error correction code、ＥＣＣ）エンジン１２４を含む。コマンドシーケンサ１２６は、不揮発性メモリダイ１０４に伝送されるプログラムコマンドシーケンス及び消去コマンドシーケンスなどのコマンドシーケンスを生成する。ＲＡＩＤ（Ｒｅｄｕｎｄａｎｔ Ａｒｒａｙ ｏｆ Ｉｎｄｅｐｅｎｄｅｎｔ Ｄｒｉｖｅｓ、独立ドライブの冗長アレイ）モジュール１２８は、ＲＡＩＤパリティの生成及び障害データの回復を管理する。ＲＡＩＤパリティは、メモリデバイス１０４内に書き込まれているデータのための完全性保護の追加のレベルとして使用され得る。場合によっては、ＲＡＩＤモジュール１２８が、ＥＣＣエンジン１２４の一部であってもよい。メモリインターフェース１３０は、コマンドシーケンスを不揮発性メモリダイ１０４に提供し、不揮発性メモリダイ１０４から状態情報を受信する。一実施形態では、メモリインターフェース１３０は、トグルモード２００、４００、又は８００インターフェースなどのダブルデータレート（ＤＤＲ）インターフェースであり得る。フラッシュ制御層１３２は、バックエンドモジュール１１０の全体的な動作を制御する。
記憶システム１００はまた、外部の電気的インターフェース、外部ＲＡＭ、抵抗、コンデンサ、又はコントローラ１０２とインターフェースし得る他の構成要素などの他のディスクリート構成要素１４０も含む。代替的な実施形態では、物理層インターフェース１２２、ＲＡＩＤモジュール１２８、メディア管理層１３８、及びバッファ管理／バスコントローラ１１４のうちの１つ以上が、コントローラ１０２内で不要である任意選択的な構成要素である。
図２Ｂは、不揮発性メモリダイ１０４の構成要素をより詳細に例解するブロック図である。不揮発性メモリダイ１０４は、周辺回路１４１及び不揮発性メモリアレイ１４２を含む。不揮発性メモリアレイ１４２は、データを記憶するために使用される不揮発性メモリセルを含む。不揮発性メモリセルは、ＲｅＲＡＭ、ＭＲＡＭ、ＰＣＭ、ＮＡＮＤフラッシュメモリセル、並びに／又は二次元及び／若しくは三次元構成におけるＮＯＲフラッシュメモリセルを含む、任意の好適な不揮発性メモリセルであってもよい。不揮発性メモリダイ１０４は、データをキャッシュするデータキャッシュ１５６を更に含む。周辺回路１４１は、状態情報をコントローラ１０２に提供する状態マシン１５２を含む。
再び図２Ａに戻ると、フラッシュ制御層１３２（本明細書ではフラッシュ変換層（flash translation layer、ＦＴＬ）と称されるか、又はより一般的には、メモリがフラッシュでなくてもよい「メディア管理層」と称される）は、フラッシュエラーを扱い、ホストとインターフェースする。具体的には、ファームウェア内のアルゴリズムであり得るＦＴＬは、メモリ管理の内部に関与し、ホストからの書き込みをメモリ１０４への書き込みに変換する。ＦＴＬは、メモリ１０４が限定された耐久性を有する場合があり、ページの倍数でのみき込まれる場合があり、及び／又はブロックとして消去されない限り、書き込まれない場合があるため、必要とされる場合があり得る。ＦＴＬは、ホストにとって可視でない可能性があるメモリ１０４のこれらの潜在的限定を理解する。したがって、ＦＴＬは、ホストからの書き込みをメモリ１０４内への書き込みに変換することをと試みる。
ＦＴＬは、論理から物理アドレス（logical-to-physical address、Ｌ２Ｐ）マップ（本明細書では、テーブル又はデータ構造と称されることもある）及び割り当てられたキャッシュメモリを含んでもよい。このようにして、ＦＴＬは、ホストからメモリ１０４内の物理アドレスに論理ブロックアドレス（logical block addresses、「ＬＢＡ」）を変換する。ＦＴＬは、限定されるものではないが、（急激な電力損失の場合にＦＴＬのデータ構造が回復することができるように）電力オフ回復、及び（メモリブロックにわたる摩耗が、より大きな故障のきっかけをもたらし得る、ある特定のブロックの過剰摩耗を防止するように）摩耗レベリングなどの、他の特徴を含むことができる。
図面を再び参照すると、図３は、一実施形態のホスト３００及び記憶システム（本明細書では、デバイスと称されることもある）１００のブロック図である。ホスト３００は、限定されるものではないが、コンピュータ、携帯電話、デジタルカメラ、タブレット、ウェアラブルデバイス、デジタルビデオレコーダ、監視システムなどを含む、任意の好適な形態を採ることができる。ホスト３００は、記憶システムのメモリ１０４内に記憶するために、（例えば、ホストのメモリ３４０内に最初に記憶された）データを記憶システム１００に送信するように構成されているプロセッサ３３０を備える。
エラーは、データの記憶内で発生し得、記憶システム１００は、エラー検出／補正スキームを使用して、そのようなエラーに対処することができる。例えば、低密度パリティチェック（ＬＤＰＣ）コードを使用することができる。ＬＰＤＣコードは、２部／Ｔａｎｎｅｒグラフによって表すことができる。１組のノード（可変ノード又はビットノード）は、コードワードの要素に対応し、他の組のノード（チェックノード）は、コードワードによって満たされた一組のパリティチェック制約に対応する。エッジ接続は、ランダムに選択することができる。したがって、グラフ内のＮ個の記号ノードは、コードワードのビットに対応することができ、Ｍ個のチェックノードは、コードを定義する一組のパリティチェック制約に対応することができる。グラフ内のエッジは、記号ノードをチェックノードに接続する。サイズＭ×Ｎのパリティチェック行列Ｈを使用して、ＬＤＰＣコードを指定することができ、各列は記号ノードに対応することができ、各行はチェックノードに対応することができる。行列は、ＬＤＰＣブロックコード（Ｎ、Ｋ）を定義し、式中、Ｋは、情報ブロックサイズであり、Ｎは、コードワードの長さであり、Ｍは、パリティチェックビット数（Ｍ＝Ｎ－Ｋ）である。ＬＤＰＣは、ノイズ閾値が理論上の最大値（Ｓｈａｎｎｏｎ限界）の近くに設定されることを可能にする。
以下の特許出願は、ＬＤＰＣについて考察し、その中に開示される実施形態は、本明細書に開示されるこれらの実施形態とともに使用することができる：第１５／２６５，０４５号、第１５／６１７，０５９号、第１５／１７９，０６９号、及び第１４／５６１．０８４号。
これらの特許出願のいくつかで考察されるように、サブコードベースのＬＤＰＣは、ＬＤＰＣエンジンの複雑性を低減する方法として使用することができる。しかしながら、サブコードベースのＬＤＰＣソリューションは、典型的には、非インターリーブであり、その結果、「スーパーコード」全体が単一の物理ページ内に存在する。加えて、かかるソリューションは、典型的には、２ＫＢ又は４ＫＢの相対的に短いＬＤＰＣコードに基づく。これらの特許出願の一部はまた、畳み込みベースのＬＤＰＣについても考察する。
この十数年にわたるクラウド記憶容量における有意な増加に伴い、「コールド」データを記憶するための低コストメモリを利用することが非常に望ましい。コールド記憶製品は、耐久性及びデータ保持並びに性能要件の低減（すなわち、より低い書き込み／読み出し性能）の点で、緩和された仕様を有するであろう。著しいメモリコスト低減を達成するために、論理スケーリングが、プログラミング状態の数を増加させること、及び／又はエラー訂正コード（ＥＣＣ）冗長性を低減させることによって、セル当たりにより多くの情報を記憶するために使用され得、その両方がより多くのエラー（例えば、セル当たりにより多くの状態）を導入すること又はコードを弱めることのいずれかによって、ＥＣＣ性能を劣化させる。これは、記憶システム（本明細書では記憶デバイスとして称されることもある）の信頼性を維持することにおける課題を提起する。
かかる論理スケーリングを可能にするために、改善されたコード化スキームが必要とされる。２つのかかる改善されたコード化スキームは、インターリーブコード化であり、より長いＬＤＰＣコードを使用する。しかしながら、これらの２つのスキームも、それらの不都合な点を有する。
インターリーブコード化は、物理ページにわたりコードワードに広がり、その結果、ＥＣＣが、（非インターリーブコード化手法のように）最も悪いページのＢＥＲとは対照的に、ページにわたる平均的なビットエラー率（bit error rate、ＢＥＲ）を扱う必要がある。しかしながら、このインターリーブスキームにはいくつかの不都合な点がある。例えば、単一の４ＫＢフラッシュメモリユニット（flash memory unit、ＦＭＵ）を読み取ることが、従来の非インターリーブコード化における単一ページとは対照的に、ワード線の全てのページ（例えば、１６個のプログラミング状態を有するＸ４メモリに対する４ページ、又は３２個のプログラミング状態を有するＸ５メモリに対する５ページ）を感知することを必要とするため、インターリーブコード化は、ランダムリード性能の劣化につながる可能性がある。別の不都合な点は、インターリーブコード化が、著しくより複雑な読み出し閾値のＥＣＣベースの較正を必要とすることである。読み出し閾値を較正するために使用される１つの好ましいスキームは、ＢＥＲ推定スキャン（BER Estimation Scan、ＢＥＳ）であり、ここで、ＢＥＲは、可能な各組の読み出し閾値に関して、（コードワードのシンドローム重み（syndrome weight、ＳＷ）を算出することを介して）推定され、最小のＢＥＲ推定を提供する組が、最適読み出し閾値として選択される。この問題は、ＢＥＳアルゴリズムの複雑性が、単一のコードワードの読み出しに伴う読み出し閾値の数で指数関数的に増加することである。閾値当たりのｎ個の読み出しレベルをスキャンしたい場合、評価する必要があるオプションの数は、ｎ＾（コードワード当たりの読み出し閾値数）である。例えば、３４４４マッピングを有するＸ４メモリを検討する。すなわち第１の論理ページは、３つの論理遷移（→３つの読み出し閾値を必要とする）を有し、第２の論理ページは、４つの論理遷移（→４つの読み出し閾値）などを伴う。非インターリーブコード化スキームでは、コードワードの読み出しに伴う読み出し閾値の最大数は４であり、したがって、ＢＥＳの複雑性は、ｎ＾４である。インターリーブコード化スキームでは、コードワードの読み出しに伴う閾値の数は、１５（＝３＋４＋４＋４）であり、したがって、ＢＥＳの複雑性はｎ＾１５であり、これはもはや実現可能ではない。
インターリーブスキームでの別の不都合な点は、メモリエラーモデル（Memory Error Model、ＭＥＭ）推定及び対応する対数尤度比（log likelihood ratio、ＬＬＲ）テーブル較正において課題を提示することである。コードワードが、ワード線の全ての物理ページにわたって広がるインターリーブコード化スキームでは、コードワードは、ワード線のフルＭＥＭによって影響される。一例として、Ｘ４メモリに関して、読み出し閾値当たり５感知の読み出し解像度でワード線を読み出すと仮定すると、ＭＥＭは、（ワード線当たりの読み出し閾値数）ｘ（閾値当たりの感知数）＝１５ｘ５＝７５電圧ビンのエラー率の推定を伴う。これは、非インターリーブコード化を行う必要があるものよりも著しく高く、最大で６つの電圧ビンを推定する必要がある。より多くのパラメータを推定する必要があるため、推定品質はより低くなる。加えて、ハードウェアの複雑性が増加する。
そのため、ＥＣＣ要件を大幅に緩和する、ＢＥＲ平均化の点の利点にもかかわらず、インターリーブコード化の著しく劣化したランダム読み出し性能（例えば、単一の論理ページ（又は単一の４ＫＢフラッシュメモリユニット（ＦＭＵ））を読み出すことが、ワード線の全ての物理ページの読み出し（感知及び転送）を必要とし得る）に起因して、非インターリーブコード化が典型的に使用される。
より長いＬＤＰＣコードスキームに関して、より長いＬＤＰＣコード（例えば、８ＫＢ／１６ＫＢ／３２ＫＢ／６４ＫＢ）を使用することにより、Ｓｈａｎｎｏｎ制限に近い動作を可能にし、これは、より高いコード化効率及びより高い補正能力を提供する。しかしながら、このスキームの不都合な点は、ＬＤＰＣメモリの複雑性が、コード長に比例することである。したがって、１６ＫＢ／３２ＫＢ／６４ＫＢのＬＤＰＣは、Ｘ４／Ｘ８／Ｘ１６のメモリサイズを必要とする。
以下の実施形態は、上記の問題を解決するために使用することができ、インターリーブコード化及び長いＬＤＰＣコードの利点を享受することができるコード化スキームを提供する。一実施形態は、ＬＤＰＣサブコードに基づいており、第２の実施形態は、畳み込みＬＤＰＣコードに基づく。両方の実施形態は、記憶システム１００のコントローラ１０２内に実装することができ、記憶システム１００がコールド記憶に使用されるときに特定の使用を見出し得る。これらの実施形態の例を以下に提供する。これらは単なる例であり、他の実装を使用することができることに留意することが重要である。
最初にＬＤＰＣサブコードに基づいて、実施形態を参照すると、この実施形態は、少数のグローバルパリティビットと接続されたｔ個のサブコードからの長いＬＤＰＣコードを構築し、各サブコードは、ワード線の異なる物理ページ上及び／又は異なる平面内に存在する。例えば、１６ＫＢのＬＤＰＣは、４×４ＫＢのサブコードから構築されてもよく、各１つは、Ｘ４のワード線の異なる物理ページ内に記憶され、潜在的に異なる平面（例えば、チェッカーボード方式）でも記憶される。図４及び図５は、これらの実施例の例解図を提供する。図４では、サブコード１が下部（Ｌ）ページに記憶され、サブコード２が中央（Ｍ）ページに記憶され、サブコード３が上部（Ｕ）ページに記憶され、サブコード４が頂部（Ｔ）ページに記憶される。図４は、これらのサブコードが、垂直方式に記憶されることを示すが、しかしながら、サブコードは、図５に例解されるように、チェッカーボードのインターリービング方式などの異なる方式で記憶され得る。
図６Ａ及び図６Ｂは、４つの平面にわたって生じる一実施形態のチェッカーボードインターリービングスキームを例解する図である。チェッカーボードインターリーブ方式で平面にわたって、サブコード１がＬページ－平面０に記憶され、サブコード２がＭページ－平面１に記憶され、サブコード３がＵページ－平面３に記憶され、サブコード４がＴページ－平面４に記憶される。
これらの実施形態は、上述の問題を解決するために、並びに追加の利点を提供するために使用することができる。１つの利点は、最も悪いページ上に記憶されたサブコード（異なる動作条件に関して異なる場合がある）が、他のページ上に記憶された他のサブコードから、共同グローバルパリティを通して補助を受けるため、これらの実施形態が、（インターリーブコード化スキームと同様に）ページのＢＥＲの変動に対する感度を低減させることができることである。別の利点は、これらの実施形態が、（非インターリーブコード化スキームと同様に）良好なランダム読み出し性能を提供することができることである。例えば、ほとんどの時間、これらの実施形態は、単一（例えば、４ＫＢ）のサブコードを読み出し、復号することができ、単一のページのみを感知及び転送する必要がある。高ＢＥＲのまれな場合にのみ、これらの実施形態は全てのページを読み出し、フル（例えば、１６ＫＢ）コードを復号する必要がある。追加の利点として、これらの実施形態は、従来の長いＬＤＰＣコードソリューションに対応する改善された補正能力を提供し、サブコードを使用することにより、（４ＫＢのＬＤＰＣソリューションに対応する）ＬＤＰＣエンジンの小さいシリコンフットプリントを使用することができる。別の利点は、これらの実施形態が、単一のＢＥＳベースの読み出し閾値較正ソリューション（非インターリーブコード化ソリューションと同様）を提供することである。このようにして、各物理ページ上の読み出し閾値を較正することは、そのページ上に記憶された適切なサブコードを使用してそのページ上にＢＥＳを適用することによって行うことができ、それにより、ワード線の全ての読み出し閾値を較正するフル問題をより単純なサブ問題に分解する。同様に、これらの実施形態は、サブコードレベルでの推定を適用し、サブコードに対応する特定のページのＭＥＭを推定し、そのためワード線当たりのＭＥＭを推定するフル問題をより単純なサブ問題に分解することによって、非インターリーブコード化ソリューションで使用され得るように、ＭＥＭを推定し、デコーダ及び／又は（ａ－ｐｒｉｏｒｉ ＬＬＲｓなどの）システムパラメータを較正するためにＭＥＭを使用するための単純なスキームを提供することができる。
別の実施形態では、畳み込みＬＤＰＣコード（ＣＬＤＰＣ）ベースのスキームが使用される。畳み込みＬＤＰＣコードは、古典的な畳み込みコードの特性をＬＤＰＣコードの特性と組み合わせる。これらのコードは、標準的なＬＤＰＣコードよりも良好な復号閾値（補正能力）を有することが実証されている。ランダム様構造を備えるパリティチェック行列を有する標準的なＬＤＰＣ（図７を参照）とは異なり、ＣＬＤＰＣコードは、階段様パターン（図８参照）を有するパリティチェック行列によって特徴付けられる。
実際的な観点から、任意のＬＤＰＣ構造（特に、ＣＬＤＰＣ構造）において最初に検査される一部の重要な特性は、可変ノード度分布ｄ＿ｖ及びチェックノード度分布ｄ＿ｃである。可変ノード度分布及びチェックノード度分布は、高い補正能力を備えるコードを作成する能力において重要な役割を果たす。加えて、可変度分布は、それ自体が、より低い補正能力によって特徴付けられる、低電力、高スループットデコーダで動作する能力を判定する。実験により、（コードレート及び長さの点で）対象となるフラッシュベースの領域については、補正能力の観点で、標準的なＬＤＰＣコード（又はサブコードベースのＬＤＰＣ）上のＣＬＤＰＣコードの利点は、ブロック長さとともに増加し、非常に長いブロック長の飽和に達することが示されている。
ランダム読み出しを実施する能力は、それらの構造の固有の場所に起因して、ＣＬＤＰＣコードによってサポートされ得る。これは図９に例解され、４Ｋコードチャンクの境界は、ランダム読み出しにおけるＣＬＤＰＣコードの動作に対する限定を表す。パリティチェックは、全てのその変数から情報が得られない限り使用することができないため、相互接続領域内の全てのパリティチェックは使用可能ではなく、補正能力に寄与することができない。この現象を緩和し、ランダム読み出し動作のスループット補正能力の両方を増加させるために、接続チェック層は、図９の底部分に示されるように収縮させることができる。この技術は、米国特許第１０，３８９，３８９号により詳細に考察される。接続層が収縮するほど、ランダム読み出しを達成することができる性能及び補正能力がより良好になる。しかしながら、これは、全長の読み出しの性能及び補正能力を犠牲にする。
共同パリティの量を判定することにおける、サブコードベースのスキームについても同様のトレードオフが存在する。共同パリティサイズが非常に小さいとき、全体的な補正能力は、サブコードレベルでのより良好な性能の利点を受ける単一のサブコードの能力に近づく。共同パリティが大きいとき、全体的な補正能力は、サブコードレベルでより悪い性能を犠牲にして増加する。
再び図９を参照すると、図９の上部は、４Ｋ区分に分割された、３２ＫのＣＬＤＰＣコードのパリティチェック行列の鳥瞰図を示す。図９に示されるように、２つの左端及び２つの右端の４Ｋチャンクのみが示される。図９の底部分は、同じＣＬＤＰＣ行列を示すが、相互連結チェックの数が、非相互連結チェックの利点で低減される。これにより、性能及び補正能力の点で４Ｋ～３２Ｋのトレードオフを作成する。ＣＬＤＰＣコードの異なる４Ｋチャンクは、サブコードベースのソリューションと同様の方式で、垂直インターリーブ又はチェッカーボードインターリーブのいずれかを使用して記憶されてもよい。
ＣＬＤＰＣベースのシステムを提供する実施形態と関連付けられた多くの利点が存在する。１つの利点は、これらの実施形態が（インターリーブコード化スキームと同様に）ページのＢＥＲの変動に対する感度が低減されることである。最も悪い論理ページ上のチャンクは、共同グローバルパリティを通じて他のページ上に記憶された他のチャンクによって支援される。別の利点として、これらの実施形態は、良好なランダム読み出し性能（非インターリーブコード化スキームと同様）を提供する。ほとんどの時間、これらの実施形態は、単一のチャンクを含む単一のページのみを感知し、転送することができる。高ＢＥＲのまれな場合にのみ、これらの実施形態は全てのページを読み出し、フルコードを復号する必要があり得る。これらの実施形態はまた、改善された補正能力（コード長が十分に長いと仮定する）及びＬＤＰＣエンジンの小さいシリコンフットプリント（より小さい４－Ｋ様のシリコンフットプリントは、ウィンドウ復号で達成可能であり得るが、これは、性能及び補正能力に対する一部のヒットを伴う）を提供する。別の利点として、これらの実施形態は、単純なＢＥＳベースの読み出し閾値較正ソリューション（既存の非インターリーブコード化ソリューションと同様）を提供する。サブコードベースのスキームと同様に、ＢＥＳは、１つの論理ページ上に含まれる単一のチャンク上にのみ適用されてもよく、それによって、ワード線当たりの読み出し閾値を推定するフル問題を、より単純なサブ問題に分解する。同様に、これらの実施形態は、従来の非インターリーブコード化ソリューションと同様に、対応するページのＭＥＭを推定するために、チャンクレベルで推定を適用し、そのためワード線当たりのＭＥＭを推定するフル問題をより単純なサブ問題に分解することによって、ＭＥＭを推定し、デコーダ及び（ａ－ｐｒｉｏｒｉ ＬＬＲｓなどの）システムパラメータを較正するためにＭＥＭを使用するための単純なソリューションを提供することができる。
サブコード／ＣＬＤＰＣスキームから独立して、従来のインターリーブコード化に伴う主な問題のうちの１つは、ＥＣＣベースの読み出し閾値較正（例えば、ＢＥＲ推定スキャン（ＢＥＳ））を著しく複雑にすることである。これに対処するために、追加のソリューションを使用することができる。１つの追加のソリューションは、ヒストグラム及びＢＥＳの組み合わせを使用する。このソリューションでは、Ｖｔビン当たりのセル数のヒストグラムを生成するために、ワード線のＭ個の読み出し閾値（例えば、Ｘ４メモリに対してＭ＝１５）の各々の周囲でｎ個のＶｔを感知して、高い解像度でワード線を読み出し、バレー探索が、Ｍ個のバレーの場所を見出すためにヒストグラム上で実施され、これが、ＢＥＳアルゴリズムに関する「初期推測」として使用される。ＢＥＳは、各読み出し閾値ｊ＝１－Ｍについて以下の手順：全ての他のＭ－１閾値（ｉ～＝ｊ）を現在の「最良の推測」に固定し、最小ＢＥＲ／ＳＷについてｊ番目の閾値をスキャンし、次いで、ＳＷを最小限に抑える読み出しレベルまで、ｊ番目の閾値「最良の推測」を更新すること、を繰り返し実施することによって行うことができる。これは、見出された読み出し閾値においてこれ以上の変化がなくなるまで反復的に繰り返される。
この手順により、読み出し閾値較正が、（サブコード／ＣＬＤＰＣチャンクの代わりに）スーパーコード全体で実施されることを可能にし、これが全ての物理ページにわたって広がるが（例えば、Ｘ４メモリについて１５個の閾値にわたって広がる）、しかしながら、読み出し閾値の数において直線的であり指数関数的ではない複雑性を有する。より具体的には、全てのｎ＾Ｍの組み合わせ（実質的ではない）の網羅的なスキャンを実施する代わりに、各閾値の周りでｎ（＝５、７、．．．）個の読み出しレベルオプションを有するウィンドウをスキャンしたいと仮定すると、各閾値は、現在の「最良の推測」上に他の閾値を固定しながら、別々にスキャンされ、これは、反復的に更新され得、Ｍ＊ｎの直線的な複雑性につながる。このアプローチの実現可能性は、初期推測が過度に離れていない（その結果、ＢＥＲが高すぎない場合、ＳＷが飽和し、読み出しレベル補正のための勾配信号を提供しない）ことを必要とする。これは、Ｖｔビンヒストグラム当たりの細胞数の最小点に基づいて、初期推測を生成する初期工程を導入することによって達成される。提案される反復スキームは、ｎにおいて、線状の複雑性、すなわちＩ＊Ｍ＊ｎを有し、Ｉは反復の数（例えば、約２など低いことが予想される）である。
別のアプローチは、インターリーブコード化と非インターリーブコード化との組み合わせを使用する。各ワード線において、又は各ワード線ゾーンにおいて、又は各ブロックにおいて、他の全てのコードワードがインターリーブコード化フォーマットで記憶されながら、１つのコードワードが非インターリーブコード化形式で記憶される。非インターリーブコードワードは、従来のＢＥＳを通じて読み出し閾値較正のために使用される。非インターリーブコードワードのより高いＢＥＲを補償するために、より高い冗長性が、これらのコードワードに対して使用され得る。
例示的な一実装形態では、ブロック内に１つの非インターリーブワード線が存在する。これは、図１０に例解され、ページ当たり１つの非インターリーブワード線コードワードを有する４つの平面にわたって垂直インターリーブを示す（同じスキームがまた、チェッカーボードインターリーブに適用される可能性がある）。この場合、読み出し閾値較正は、非インターリーブであり、非インターリーブされた１つから他の全てのワード線について推定された較正された読み出し閾値であるワード線上で実施されてもよい。インターリーブコードワードはインターリービングに起因してより良好な信頼性を有するため、信頼性の低下を補償するために、非インターリーブコードワードに、より多くの冗長性を割り当てることができる。これは、同じブロックのワード線間に相関関係があるために可能である。代替的に、異なるブロックは、異なる非インターリーブワード線番号を含んでもよく、その結果、対応するワード線番号の読み出し閾値はまた、他のブロックのワード線番号から推定され得る。このプロセスは、デバイスの他のブロックにわたって使用された較正結果を提供する代表的なブロック及びワード線番号を使用する。
図１１は、１つのワード線が、各代表的なブロック上で非インターリーブされ得、その結果、全体的に、全てのワード線が等しい表現を有し、提案された方式で較正することができる方法を示す。通常、ブロック（例えば、数千）よりも、少ないワード線（例えば、約数百）が存在し、その結果、ブロックの欠如はなくなるはずである。
最後に、上述したように、任意の好適なタイプのメモリを使用することができる。半導体メモリデバイスは、ダイナミックランダムアクセスメモリ（dynamic random access memory、「ＤＲＡＭ」）、スタティックランダムアクセスメモリ（static random access memory、「ＳＲＡＭ」）デバイスなどの揮発性メモリデバイス、抵抗ランダムアクセスメモリ（resistive random access memory、「ＲｅＲＡＭ」）、電気的消去可能プログラム可能読み出し専用メモリ（electrically erasable programmable read only memory、「ＥＥＰＲＯＭ」）、フラッシュメモリ（ＥＥＰＲＯＭのサブセットとみなすこともできる）、強誘電性ランダムアクセスメモリ（ferroelectric random access memory、「ＦＲＡＭ」）、磁気抵抗ランダムアクセスメモリ（magnetoresistive random access memory、「ＭＲＡＭ」）などの不揮発性メモリデバイス及び情報を記憶する能力がある他の半導体素子を含む。各タイプのメモリデバイスは、異なる構成を有してもよい。例えば、フラッシュメモリデバイスは、ＮＡＮＤ又はＮＯＲ構成で構成され得る。
メモリデバイスは、受動及び／又は能動素子から、任意の組み合わせで形成することができる。非限定的な例として、受動半導体メモリ素子は、ＲｅＲＡＭデバイス素子を含み、いくつかの実施形態では、抗ヒューズ、相変化材料などの抵抗スイッチング記憶素子、及び任意選択的に、ダイオードなどの操縦素子を含む。更に非限定的な例として、能動半導体メモリ素子は、ＥＥＰＲＯＭ及びフラッシュメモリデバイス素子を含み、いくつかの実施形態では、浮遊ゲート、導電性ナノ粒子、又は電荷蓄積誘電材料などの電荷蓄積領域を含む素子を含む。
複数のメモリ素子は、直列に接続されるように、又は各素子が個別にアクセス可能であるように構成され得る。非限定的な例として、ＮＡＮＤ構成（ＮＡＮＤメモリ）内のフラッシュメモリデバイスは、典型的には、直列に接続されたメモリ素子を含む。ＮＡＮＤメモリアレイは、ストリングが、単一のビット線を共有しグループとしてアクセスされる複数のメモリ素子から構成される、複数のメモリストリングからアレイが構成されるように構成され得る。代替的に、メモリ素子は、各素子が個別にアクセス可能な、例えば、ＮＯＲメモリアレイであるように構成され得る。ＮＡＮＤ及びＮＯＲメモリ構成は、例であり、メモリ素子は、別様に構成され得る。
基板内及び／又は基板の上に位置する半導体メモリ素子は、二次元メモリ構造、三次元メモリ構造などの二次元又は三次元で配置され得る。
二次元メモリ構造では、半導体メモリ素子は、単一の平面又は単一のメモリデバイスレベルに配置される。典型的には、二次元メモリ構造では、メモリ素子は、メモリ素子を支持する基板の主表面に実質的に平行に延在する平面（例えば、ｘ－ｙ方向平面）に配置される。基板は、ウェハであり、ウェハの上若しくはウェハ内にメモリ素子の層が形成されるウェハであってもよく、又はメモリ素子が形成された後にメモリ素子に取り付けられるキャリア基板であってもよい。非限定的な例として、基板は、シリコンなどの半導体を含み得る。
メモリ素子は、複数の行及び／又は列などの順序付きアレイにおいて単一のメモリデバイスレベルに配置され得る。しかしながら、メモリ素子は非規則的又は非直交構成で配列され得る。メモリ素子は、各々２つ以上の電極、又はビット線及びワード線などの接触線を有し得る。
三次元メモリアレイは、メモリ素子が複数の平面又は複数のメモリデバイスレベルを占有するように配置され、それによって、三次元（すなわち、ｘ、ｙ、及びｚ方向であり、ｙ方向は基板の主表面に実質的に垂直であり、ｘ及びｚ方向は基板の主表面に実質的に平行である）の構造を形成する。
非限定的な例として、三次元メモリ構造は、複数の二次元メモリデバイスレベルの積層体として垂直に配置され得る。別の非限定的な例として、三次元メモリアレイは、各列が各列において複数のメモリ素子を有する複数の垂直列（例えば、基板の主表面に対して実質的に垂直、すなわちｙ方向に延在する列）として配置され得る。列は、二次元構成、例えば、ｘ－ｚ平面に配置されてもよく、複数の垂直に積層されたメモリ平面上に素子を有するメモリ素子の三次元配置をもたらす。三次元のメモリ素子の他の構成が、三次元メモリアレイを構成することもできる。
非限定的な例として、三次元ＮＡＮＤメモリアレイでは、メモリ素子は、単一の水平（例えば、ｘ－ｚ）メモリデバイスレベル内にＮＡＮＤストリングを形成するようにまとめて結合され得る。代替的に、メモリ素子は、複数の水平メモリデバイスレベルにわたって横断する垂直なＮＡＮＤストリングを形成するようにまとめて結合され得る。いくつかのＮＡＮＤストリングが単一のメモリレベルでメモリ素子を含有し、他のストリングが複数のメモリレベルにわたるメモリ素子を含有する、他の三次元構成を想定することができる。三次元メモリアレイはまた、ＮＯＲ構成及びＲｅＲＡＭ構成で設計されてもよい。
典型的には、モノリシック三次元メモリアレイでは、１つ以上のメモリデバイスレベルが単一の基板の上方に形成される。任意選択的に、モノリシック三次元メモリアレイは、単一の基板内に少なくとも部分的に１つ以上のメモリ層も有し得る。非限定的な例として、基板は、シリコンなどの半導体を含み得る。モノリシック三次元アレイでは、アレイの各メモリデバイスレベルを構成する層は、典型的には、アレイの下方のメモリデバイスレベルの層上に形成される。しかしながら、モノリシック三次元メモリアレイの隣接するメモリデバイスレベルの層は、共有されてもよいか、又はメモリデバイスレベル間に介在する層を有してもよい。
別の観点から、二次元アレイが別個に形成され、次いでまとめてパッケージ化されて、複数のメモリ層を有する非モノリシックメモリデバイスを形成してもよい。例えば、非モノリシック積層メモリは、別個の基板上にメモリレベルを形成し、次いで、メモリレベルを互いの上に積層することによって構築することができる。基板は、積層前にメモリデバイスレベルから薄くされるか、又は除去され得るが、メモリデバイスレベルが別個の基板にわたって最初に形成されるため、結果として得られるメモリアレイはモノリシック三次元メモリアレイではない。更に、複数の二次元メモリアレイ又は三次元メモリアレイ（モノリシック又は非モノリシック）は、別個のチップ上に形成され、次いでまとめてパッケージ化されて積層チップメモリデバイスを形成してもよい。
関連する回路は、典型的には、メモリ素子の動作及びメモリ素子との通信のために必要とされる。非限定的な例として、メモリデバイスは、プログラミング、読み出しなどの機能を達成するためにメモリ素子を制御及び駆動するために使用される回路を有し得る。これに関連する回路は、メモリ素子と同じ基板上及び／又は別個の基板上にあってもよい。例えば、メモリ読み出し書き込み動作のためのコントローラは、別個のコントローラチップ上及び／又はメモリ素子と同じ基板上に位置し得る。
当業者であれば、本発明は説明された二次元及び三次元の構造に限定されず、本明細書で説明され、当業者によって理解されるように、本発明の趣旨及び範囲内で、全ての関連するメモリ構造を網羅すると理解するであろう。
前述の詳細な説明は、本発明が採り得る選択された形態の例解として理解され、本発明の定義として理解されるものではないことが意図される。特許請求される発明の範囲を定義することを意図するのは、全ての等価物を含む、以下の特許請求の範囲のみである。最後に、本明細書に記載される実施形態のいずれかの任意の態様は、単独で、又は互いと組み合わせて使用され得ることに留意されたい。
以下に、本明細書で開示する技術の特徴を列挙する。
（項目１）
記憶システムであって、
メモリと、
コントローラであって、前記メモリに結合されており、かつ
複数のサブコードから低密度パリティチェック（ＬＤＰＣ）コードを生成することと、
前記複数のサブコードの各サブコードを、前記メモリ内のワード線の異なるページ内に記憶することと、を行うように構成されている、コントローラと、を備える、記憶システム。
（項目２）
前記複数のサブコードが、前記メモリ内の同一平面内に記憶されている、項目１に記載の記憶システム。
（項目３）
前記複数のサブコードが、前記メモリ内の異なる平面内に記憶されている、項目１に記載の記憶システム。
（項目４）
前記複数のサブコードが、前記メモリ内の前記異なる平面内にチェッカーボードパターンで記憶されている、項目３に記載の記憶システム。
（項目５）
前記コントローラが、前記メモリのページに関する読み出し閾値を較正するように更に構成されている、項目１に記載の記憶システム。
（項目６）
前記較正が、較正されている前記ページ上に記憶されたサブコードを使用して行われており、前記較正が、前記ページ上に記憶されているサブコードビット、及び前記サブコードビットのみを伴う一組のパリティチェック式に基づいて行われている、項目５に記載の記憶システム。
（項目７）
前記較正が、ヒストグラムを使用して行われている、項目５に記載の記憶システム。
（項目８）
前記コントローラが、前記メモリ内にインターリーブコードワード及び非インターリーブコードワードを記憶するように更に構成されている、項目１に記載の記憶システム。
（項目９）
前記インターリーブコードワード及び前記非インターリーブコードワードが、前記メモリ内の異なるワード線、異なるワード線ゾーン、又は異なるブロック内に記憶されている、項目８に記載の記憶システム。
（項目１０）
前記非インターリーブコードワードが、閾値較正を読み出すために使用されている、項目８に記載の記憶システム。
（項目１１）
前記メモリが、三次元メモリを備える、項目１に記載の記憶システム。
（項目１２）
メモリを備える記憶システムにおける、方法であって、
畳み込み低密度パリティチェック（ＣＬＤＰＣ）コードを生成することと、
前記メモリ内のワード線の異なるページ内に前記ＣＬＤＰＣコードの異なる部分を記憶することと、を含む、方法。
（項目１３）
前記ＣＬＤＰＣコードの前記異なる部分が、前記メモリ内の同一平面内に記憶されている、項目１２に記載の方法。
（項目１４）
前記ＣＬＤＰＣコードの前記異なる部分が、前記メモリ内の異なる平面内に記憶されている、項目１２に記載の方法。
（項目１５）
前記ＣＬＤＰＣコードの前記異なる部分が、前記メモリ内の前記異なる平面内にチェッカーボードパターンで記憶されている、項目１４に記載の方法。
（項目１６）
較正されたページ上に記憶される、ＣＬＤＰＣコードビットの部分に基づいて、及びＣＬＤＰＣコードビットの前記部分のみを伴う一組のパリティチェック式に基づいて、前記メモリのページに関する読み出し閾値を較正することを更に含む、項目１２に記載の方法。
（項目１７）
ヒストグラムを使用して、前記メモリのページに関する読み出し閾値を較正することを更に含む、項目１２に記載の方法。
（項目１８）
前記メモリ内にインターリーブコードワード及び非インターリーブコードワードを記憶することを更に含む、項目１２に記載の方法。
（項目１９）
前記メモリが、三次元メモリを備える、項目１２に記載の方法。
（項目２０）
記憶システムであって、
メモリと、
複数のサブコードから低密度パリティチェック（ＬＤＰＣ）コードを生成するための手段と、
前記メモリ内のワード線の異なるページ内に前記複数のサブコードの各サブコードを記憶するための手段と、を備える、記憶システム。

Claims (17)

  1. 記憶システムであって、
    メモリと、
    コントローラであって、前記メモリに結合されており、かつ
    複数のサブコードから低密度パリティチェック（ＬＤＰＣ）コードを生成することと、
    前記複数のサブコードの各サブコードを、前記メモリ内のワード線の異なるページ内に記憶することと、を行うように構成されている、コントローラと、を備え、
    前記コントローラは、前記メモリのページに関する読み出し閾値を較正するように更に構成されており、
    前記較正が、較正されている前記ページ上に記憶されたサブコードを使用して行われており、前記較正が、前記ページ上に記憶されているサブコードビット、及び前記サブコードビットのみを伴う一組のパリティチェック式に基づいて行われている、
    記憶システム。
  2. 前記複数のサブコードが、前記メモリ内の同一平面内に記憶されている、請求項１に記載の記憶システム。
  3. 前記複数のサブコードが、前記メモリ内の異なる平面内に記憶されている、請求項１に記載の記憶システム。
  4. 前記複数のサブコードが、前記メモリ内の前記異なる平面内にチェッカーボードパターンで記憶されている、請求項３に記載の記憶システム。
  5. 前記較正が、ヒストグラムを使用して行われている、請求項１に記載の記憶システム。
  6. 前記コントローラが、前記メモリ内にインターリーブコードワード及び非インターリーブコードワードを記憶するように更に構成されている、請求項１に記載の記憶システム。
  7. 前記インターリーブコードワード及び前記非インターリーブコードワードが、前記メモリ内の異なるワード線、異なるワード線ゾーン、又は異なるブロック内に記憶されている、請求項６に記載の記憶システム。
  8. 前記非インターリーブコードワードが、閾値較正を読み出すために使用されている、請求項６に記載の記憶システム。
  9. 前記メモリが、三次元メモリを備える、請求項１に記載の記憶システム。
  10. メモリを備える記憶システムにおける、方法であって、
    畳み込み低密度パリティチェック（ＣＬＤＰＣ）コードを生成することと、
    前記メモリ内のワード線の異なるページ内に前記ＣＬＤＰＣコードの異なる部分を記憶することと、
    較正されたページ上に記憶される、ＣＬＤＰＣコードビットの部分に基づいて、及びＣＬＤＰＣコードビットの前記部分のみを伴う一組のパリティチェック式に基づいて、前記メモリのページに関する読み出し閾値を較正することと、
    を含む、方法。
  11. メモリを備える記憶システムにおける、方法であって、
    畳み込み低密度パリティチェック（ＣＬＤＰＣ）コードを生成することと、
    前記メモリ内のワード線の異なるページ内に前記ＣＬＤＰＣコードの異なる部分を記憶することと、
    ヒストグラムを使用して、前記メモリのページに関する読み出し閾値を較正することと、
    を含む、方法。
  12. 前記ＣＬＤＰＣコードの前記異なる部分が、前記メモリ内の同一平面内に記憶されている、請求項１０又は１１に記載の方法。
  13. 前記ＣＬＤＰＣコードの前記異なる部分が、前記メモリ内の異なる平面内に記憶されている、請求項１０又は１１に記載の方法。
  14. 前記ＣＬＤＰＣコードの前記異なる部分が、前記メモリ内の前記異なる平面内にチェッカーボードパターンで記憶されている、請求項１３に記載の方法。
  15. 前記メモリ内にインターリーブコードワード及び非インターリーブコードワードを記憶することを更に含む、請求項１０又は１１に記載の方法。
  16. 前記メモリが、三次元メモリを備える、請求項１０又は１１に記載の方法。
  17. 記憶システムであって、
    メモリと、
    複数のサブコードから低密度パリティチェック（ＬＤＰＣ）コードを生成するための手段と、
    前記メモリ内のワード線の異なるページ内に前記複数のサブコードの各サブコードを記憶するための手段と、
    前記メモリのページに関する読み出し閾値を較正するための手段と、
    を備え、
    前記較正が、較正されている前記ページ上に記憶されたサブコードを使用して行われており、前記較正が、前記ページ上に記憶されているサブコードビット、及び前記サブコードビットのみを伴う一組のパリティチェック式に基づいて行われている、
    記憶システム。
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