JP7215316B2

JP7215316B2 - semiconductor equipment

Info

Publication number: JP7215316B2
Application number: JP2019087266A
Authority: JP
Inventors: 洋江草
Original assignee: Sumitomo Electric Industries Ltd
Current assignee: Sumitomo Electric Industries Ltd
Priority date: 2019-05-07
Filing date: 2019-05-07
Publication date: 2023-01-31
Anticipated expiration: 2039-05-07
Also published as: JP2020184561A

Description

本開示は、半導体装置に関するものである。 The present disclosure relates to semiconductor devices.

回路パターンを有する基板上に半導体チップが配置された構造を有する半導体装置において、サージ電圧を抑制する目的でスナバコンデンサが上記回路パターンに電気的に接続される場合がある（たとえば、特許文献１参照）。特許文献１においては、スナバコンデンサを電源入力部から最も離れた位置に接続することが提案されている。 In a semiconductor device having a structure in which a semiconductor chip is arranged on a substrate having a circuit pattern, a snubber capacitor may be electrically connected to the circuit pattern for the purpose of suppressing a surge voltage (see, for example, Patent Document 1). ). Japanese Laid-Open Patent Publication No. 2002-201000 proposes connecting the snubber capacitor to the farthest position from the power supply input.

特開２００５－９４８８２号公報JP-A-2005-94882

スナバコンデンサを含む半導体装置において、特許文献１に開示されているように半導体チップからスナバコンデンサまでの経路が長くなると、当該経路のインダクタンスが大きくなる。その結果、サージ電圧を抑制する効果が小さくなるという問題が生じる。 In a semiconductor device including a snubber capacitor, if the path from the semiconductor chip to the snubber capacitor becomes long as disclosed in Patent Document 1, the inductance of the path increases. As a result, there arises a problem that the effect of suppressing the surge voltage is reduced.

そこで、サージ電圧を効果的に低減することが可能な半導体装置を提供することを目的の１つとする。 Therefore, it is an object to provide a semiconductor device capable of effectively reducing surge voltage.

本開示の従った半導体装置は、第１主面を有する放熱板と、第１主面上に配置され、回路パターンを有する基板と、回路パターン上に配置される半導体チップと、基板の外周を取り囲むように放熱板に固定される枠体と、第１主面上の枠体に取り囲まれる空間の少なくとも一部を充填する樹脂部と、回路パターン上に配置され、回路パターンから立ち上がる平板状の第１部分を有する第１金属板と、回路パターン上に配置され、回路パターンから立ち上がる平板状の第２部分を有する第２金属板と、第１金属板および第２金属板に電気的に接続されるスナバコンデンサと、を備える。第１部分および第２部分は樹脂部の内部から外部にまで延びている。スナバコンデンサは樹脂部の外部に位置する。 A semiconductor device according to the present disclosure includes a radiator plate having a first main surface, a substrate arranged on the first main surface and having a circuit pattern, a semiconductor chip arranged on the circuit pattern, and an outer periphery of the substrate. A frame fixed to the heat sink so as to surround it, a resin portion filling at least a part of the space surrounded by the frame on the first main surface, and a flat plate-like plate placed on the circuit pattern and rising from the circuit pattern. A first metal plate having a first portion, a second metal plate disposed on the circuit pattern and having a flat second portion rising from the circuit pattern, and electrically connected to the first metal plate and the second metal plate and a snubber capacitor. The first portion and the second portion extend from the inside to the outside of the resin portion. The snubber capacitor is positioned outside the resin portion.

上記半導体装置によれば、サージ電圧を効果的に低減することができる。 According to the above semiconductor device, surge voltage can be effectively reduced.

図１は、半導体装置の概略斜視図である。FIG. 1 is a schematic perspective view of a semiconductor device. 図２は、スナバコンデンサモジュールの図示を省略した状態を示す概略斜視図である。FIG. 2 is a schematic perspective view showing a state in which illustration of the snubber capacitor module is omitted. 図３は、樹脂部およびスナバコンデンサモジュールの図示を省略した状態を示す概略斜視図である。FIG. 3 is a schematic perspective view showing a state in which illustration of a resin portion and a snubber capacitor module is omitted. 図４は、樹脂部、枠体、スナバコンデンサモジュールおよび支持部の図示を省略した状態を示す概略斜視図である。FIG. 4 is a schematic perspective view showing a state in which illustrations of the resin portion, the frame, the snubber capacitor module, and the supporting portion are omitted. 図５は、樹脂部、スナバコンデンサモジュールおよび支持部の図示を省略した状態を示す概略平面図である。FIG. 5 is a schematic plan view showing a state in which illustration of the resin portion, the snubber capacitor module, and the supporting portion is omitted. 図６は、図１および図５の線分ＶＩ－ＶＩに沿う断面を示す概略断面図である。FIG. 6 is a schematic cross-sectional view showing a cross section along line segment VI-VI of FIGS. 1 and 5. FIG.

［本開示の実施形態の説明］
最初に本開示の実施態様を列記して説明する。本開示の半導体装置は、第１主面を有する放熱板と、第１主面上に配置され、回路パターンを有する基板と、回路パターン上に配置される半導体チップと、基板の外周を取り囲むように放熱板に固定される枠体と、第１主面上の枠体に取り囲まれる空間の少なくとも一部を充填する樹脂部と、回路パターン上に配置され、回路パターンから立ち上がる平板状の第１部分を有する第１金属板と、回路パターン上に配置され、回路パターンから立ち上がる平板状の第２部分を有する第２金属板と、第１金属板および第２金属板に電気的に接続されるスナバコンデンサと、を備える。第１部分および第２部分は樹脂部の内部から外部にまで延びている。スナバコンデンサは樹脂部の外部に位置する。 [Description of Embodiments of the Present Disclosure]
First, the embodiments of the present disclosure are listed and described. A semiconductor device according to the present disclosure includes a radiator plate having a first principal surface, a substrate disposed on the first principal surface and having a circuit pattern, a semiconductor chip disposed on the circuit pattern, and a a frame fixed to the heat sink, a resin portion filling at least a part of a space surrounded by the frame on the first main surface, and a flat plate-shaped first plate arranged on the circuit pattern and rising from the circuit pattern a first metal plate having a portion; a second metal plate disposed on the circuit pattern and having a flat second portion rising from the circuit pattern; and electrically connected to the first metal plate and the second metal plate. and a snubber capacitor. The first portion and the second portion extend from the inside to the outside of the resin portion. The snubber capacitor is positioned outside the resin portion.

本開示の半導体装置においては、回路パターンから立ち上がる第１部分を有する第１金属板と、回路パターンから立ち上がる第２部分を有する第２金属板とが、回路パターン上に配置される。そして、スナバコンデンサが第１金属板および第２金属板に電気的に接続される。このような構造を採用することにより、回路パターン上に配置される半導体チップからスナバコンデンサまでの経路を短くすることが容易となる。その結果、半導体チップからスナバコンデンサまでの経路のインダクタンスを低減し、スナバコンデンサの配置によるサージ電圧の効果的な低減を可能とすることができる。このように、本開示の半導体装置によれば、サージ電圧を効果的に低減することができる。 In the semiconductor device of the present disclosure, a first metal plate having a first portion rising from the circuit pattern and a second metal plate having a second portion rising from the circuit pattern are arranged on the circuit pattern. A snubber capacitor is electrically connected to the first metal plate and the second metal plate. By adopting such a structure, it becomes easy to shorten the path from the semiconductor chip arranged on the circuit pattern to the snubber capacitor. As a result, it is possible to reduce the inductance of the path from the semiconductor chip to the snubber capacitor and effectively reduce the surge voltage by arranging the snubber capacitor. Thus, according to the semiconductor device of the present disclosure, surge voltage can be effectively reduced.

上記半導体装置において、第１部分と第２部分とは互いに平行であってもよい。このような構造を採用し、第１部分および第２部分に互いに逆向きの電流が流れるようにすることにより、第１部分および第２部分に流れる電流によって形成される磁束を互いに打ち消し合うようにすることができる。その結果、サージ電圧を低減することができる。 In the above semiconductor device, the first portion and the second portion may be parallel to each other. By adopting such a structure and causing currents to flow in opposite directions to the first portion and the second portion, the magnetic fluxes formed by the currents flowing to the first portion and the second portion cancel each other out. can do. As a result, surge voltage can be reduced.

上記半導体装置は、枠体に接続された支持部をさらに備えていてもよい。スナバコンデンサは、この支持部上に配置されていてもよい。このようにすることにより、スナバコンデンサの設置が容易となる。 The semiconductor device may further include a support connected to the frame. A snubber capacitor may be placed on this support. By doing so, installation of the snubber capacitor is facilitated.

上記半導体装置において、枠体は、第１壁部と、第１壁部と向かい合うように配置される第２壁部とを含んでいてもよい。支持部は第１壁部と第２壁部とを繋ぐように配置されていてもよい。このようにすることにより、支持部を形成することが容易となる。 In the above semiconductor device, the frame may include a first wall and a second wall arranged to face the first wall. The support portion may be arranged to connect the first wall portion and the second wall portion. By doing so, it becomes easier to form the support portion.

上記半導体装置において、支持部は、第１部分と第２部分とに挟まれる領域にまで延び、絶縁体からなる絶縁部を含んでいてもよい。このようにすることにより、第１部分と第２部分との間をより確実に絶縁することができる。 In the semiconductor device described above, the supporting portion may include an insulating portion extending to a region sandwiched between the first portion and the second portion and made of an insulating material. By doing so, the insulation between the first portion and the second portion can be ensured.

上記半導体装置において、第１部分は、基板とは反対側の端部に位置し、基板の厚み方向に突出する第１突出部を含んでいてもよい。第２部分は、基板とは反対側の端部に位置し、基板の厚み方向に突出する第２突出部を含んでいてもよい。支持部は、支持部を貫通する第１貫通孔および第２貫通孔を有していてもよい。第１突出部は第１貫通孔を貫通していてもよい。第２突出部は第２貫通孔を貫通していてもよい。第１突出部および第２突出部がスナバコンデンサに電気的に接続されていてもよい。このようにすることにより、支持部上に配置されるスナバコンデンサと第１金属板および第２金属板との電気的な接続を容易に確保することができる。 In the semiconductor device described above, the first portion may include a first projecting portion located at an end opposite to the substrate and projecting in a thickness direction of the substrate. The second portion may include a second projecting portion located at the end opposite to the substrate and projecting in the thickness direction of the substrate. The support portion may have a first through hole and a second through hole penetrating the support portion. The first protrusion may penetrate the first through hole. The second projecting portion may penetrate the second through hole. The first protrusion and the second protrusion may be electrically connected to the snubber capacitor. By doing so, it is possible to easily ensure electrical connection between the snubber capacitors arranged on the supporting portion and the first metal plate and the second metal plate.

上記半導体装置において、上記半導体チップは、パワー半導体チップであってもよい。本開示の半導体装置は、大電流が流されることを前提とし、高い耐圧を有するパワー半導体チップを含む半導体装置に好適である。本開示において、パワー半導体チップとは、ＭＯＳＦＥＴ（ＭｅｔａｌＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒＦｉｅｌｄＥｆｆｅｃｔＴｒａｎｓｉｓｔｏｒ）、ＳＢＤ（ＳｃｈｏｔｔｋｙＢａｒｒｉｅｒＤｉｏｄｅ）、ＩＧＢＴ（ＩｎｓｕｌａｔｅｄＧａｔｅＢｉｐｏｌａｒＴｒａｎｓｉｓｔｏｒ）などの半導体チップであって、６００Ｖ以上の耐圧を有するものをいう。 In the semiconductor device described above, the semiconductor chip may be a power semiconductor chip. The semiconductor device of the present disclosure is suitable for use as a semiconductor device including a power semiconductor chip having a high breakdown voltage on the premise that a large current flows. In the present disclosure, a power semiconductor chip is a semiconductor chip such as a MOSFET (Metal Oxide Semiconductor Field Effect Transistor), an SBD (Schottky Barrier Diode), or an IGBT (Insulated Gate Bipolar Transistor), which has a breakdown voltage of 600 V or higher. say.

上記半導体装置において、上記半導体チップは、炭化珪素半導体チップまたは窒化ガリウム半導体チップであってもよい。本開示の半導体装置は、高い耐圧を確保しつつ大電流を流すことが可能な炭化珪素半導体チップまたは窒化ガリウム半導体チップを含む半導体装置に好適である。本開示において、炭化珪素半導体チップとは、炭化珪素（ＳｉＣ）からなる半導体層を動作層として含む半導体チップをいう。本開示において、窒化ガリウム半導体チップとは、窒化ガリウム（ＧａＮ）からなる半導体層を動作層として含む半導体チップをいう。 In the semiconductor device described above, the semiconductor chip may be a silicon carbide semiconductor chip or a gallium nitride semiconductor chip. The semiconductor device of the present disclosure is suitable for a semiconductor device including a silicon carbide semiconductor chip or a gallium nitride semiconductor chip capable of passing a large current while ensuring a high withstand voltage. In the present disclosure, a silicon carbide semiconductor chip refers to a semiconductor chip including a semiconductor layer made of silicon carbide (SiC) as an operating layer. In the present disclosure, a gallium nitride semiconductor chip refers to a semiconductor chip including a semiconductor layer made of gallium nitride (GaN) as an operating layer.

［本開示の実施形態の詳細］
次に、本開示の半導体装置の一実施形態を、図面を参照しつつ説明する。以下の図面において同一または相当する部分には同一の参照符号を付しその説明は繰り返さない。 [Details of the embodiment of the present disclosure]
Next, one embodiment of the semiconductor device of the present disclosure will be described with reference to the drawings. In the following drawings, the same reference numerals are given to the same or corresponding parts, and the description thereof will not be repeated.

本開示の一実施の形態における半導体装置の構成を説明する。図１は、本実施の形態における半導体装置の概略斜視図である。図２は、スナバコンデンサモジュールの図示を省略した状態を示す本実施の形態における半導体装置の概略斜視図である。図３は、樹脂部およびスナバコンデンサモジュールの図示を省略した状態を示す本実施の形態における半導体装置の概略斜視図である。図４は、樹脂部、枠体、スナバコンデンサモジュールおよび支持部の図示を省略した状態を示す本実施の形態における半導体装置の概略斜視図である。図５は、樹脂部、スナバコンデンサモジュールおよび支持部の図示を省略した状態を示す本実施の形態における半導体装置の概略平面図である。図６は、図１および図５の線分ＶＩ－ＶＩに沿う断面を示す本実施の形態における半導体装置の概略断面図である。なお、図３および図４においては、理解を容易にする観点から、一部の配線の表示が省略されている。 A configuration of a semiconductor device according to an embodiment of the present disclosure will be described. FIG. 1 is a schematic perspective view of a semiconductor device according to this embodiment. FIG. 2 is a schematic perspective view of the semiconductor device according to the present embodiment with the snubber capacitor module omitted. FIG. 3 is a schematic perspective view of the semiconductor device according to the present embodiment, with the resin portion and the snubber capacitor module omitted. FIG. 4 is a schematic perspective view of the semiconductor device according to the present embodiment, omitting the illustration of the resin portion, the frame, the snubber capacitor module, and the supporting portion. FIG. 5 is a schematic plan view of the semiconductor device according to the present embodiment, omitting the illustration of the resin portion, the snubber capacitor module, and the supporting portion. FIG. 6 is a schematic cross-sectional view of the semiconductor device according to the present embodiment showing a cross section along line VI-VI of FIGS. 1 and 5. FIG. In addition, in FIGS. 3 and 4, some wirings are omitted from the viewpoint of facilitating understanding.

図１～図６、特に図６を参照して、本実施の形態の半導体装置１は、放熱板１０と、基板４０と、枠体６０と、樹脂部７１と、第１金属板としての第１バスバー４１と、第２金属板としての第２バスバー４２と、スナバコンデンサモジュール８０とを備えている。図５を参照して、本実施の形態の半導体装置１は、半導体チップとしてのショットキーバリアダイオード（ＳＢＤ）５１，５２，５４，５５と、半導体チップとしての金属－酸化物－半導体電界効果型トランジスタ（ＭＯＳＦＥＴ）５３，５６とをさらに備えている。 1 to 6, and particularly with reference to FIG. 6, semiconductor device 1 of the present embodiment includes heat sink 10, substrate 40, frame body 60, resin portion 71, and a first metal plate as a first metal plate. 1 bus bar 41 , a second bus bar 42 as a second metal plate, and a snubber capacitor module 80 . 5, semiconductor device 1 of the present embodiment includes Schottky barrier diodes (SBDs) 51, 52, 54 and 55 as semiconductor chips, and metal-oxide-semiconductor field effect diodes as semiconductor chips. It further includes transistors (MOSFETs) 53 and 56 .

放熱板１０は、熱伝導率の高い素材からなる。放熱板１０は、たとえば金属製である。放熱板は、銅（Ｃｕ）製であってもよい。放熱板１０の表面は、たとえばニッケル（Ｎｉ）めっき層に覆われていてもよい。放熱板１０は平板状の形状を有する。放熱板１０の平面形状は、半導体装置１の用途等に応じて種々の形状を選択することができる。本実施の形態において、放熱板１０の平面形状は長方形である。図６を参照して、放熱板１０は、第１主面１１と、厚み方向において第１主面１１とは反対側に位置する第２主面１２とを含む。第２主面１２上には、放熱効率を向上させる目的で放熱フィン（図示しない）が設置されてもよい。 The heat sink 10 is made of a material with high thermal conductivity. Heat sink 10 is made of metal, for example. The heat sink may be made of copper (Cu). The surface of heat sink 10 may be covered with, for example, a nickel (Ni) plating layer. The heat sink 10 has a flat plate shape. Various shapes can be selected for the planar shape of the heat sink 10 according to the application of the semiconductor device 1 or the like. In this embodiment, the planar shape of heat sink 10 is a rectangle. Referring to FIG. 6, radiator plate 10 includes a first main surface 11 and a second main surface 12 positioned opposite to first main surface 11 in the thickness direction. Heat radiation fins (not shown) may be installed on the second main surface 12 for the purpose of improving heat radiation efficiency.

基板４０は、放熱板１０の第１主面１１上に配置される。基板４０は、回路パターン２０を有する。基板４０は、平板状の形状を有する絶縁体製の絶縁基板３０と、絶縁基板３０上に配置された導電体製の回路パターン２０とを含む。 The substrate 40 is arranged on the first main surface 11 of the heat sink 10 . The substrate 40 has the circuit pattern 20 . The substrate 40 includes an insulating substrate 30 having a flat plate-like shape and made of an insulator, and a circuit pattern 20 made of a conductor arranged on the insulating substrate 30 .

絶縁基板３０の平面形状は特に限定されるものではない。本実施の形態では、絶縁基板３０の平面形状は長方形である。絶縁基板３０は、たとえばセラミック製である。絶縁基板３０を構成するセラミックとしては、たとえばＡｌＮ（窒化アルミニウム）、ＳｉＮ（窒化珪素）、Ａｌ_２Ｏ_３（酸化アルミニウム；アルミナ）などを採用することができる。絶縁基板３０は、ガラス製であってもよい。絶縁基板３０は、一方の主面である第３主面３０Ａと、厚み方向において第３主面３０Ａとは反対側に位置する他方の主面である第４主面３０Ｂとを含む。絶縁基板３０は、第４主面３０Ｂにおいて放熱板１０の第１主面１１に接合されている。 The planar shape of the insulating substrate 30 is not particularly limited. In this embodiment, the planar shape of the insulating substrate 30 is rectangular. Insulating substrate 30 is made of ceramic, for example. As the ceramic constituting the insulating substrate 30, for example, AlN (aluminum nitride), SiN (silicon nitride), Al ₂ O ₃ (aluminum oxide; alumina), or the like can be used. The insulating substrate 30 may be made of glass. Insulating substrate 30 includes a third principal surface 30A as one principal surface and a fourth principal surface 30B as the other principal surface located on the opposite side of third principal surface 30A in the thickness direction. The insulating substrate 30 is joined to the first main surface 11 of the heat sink 10 at the fourth main surface 30B.

回路パターン２０は、絶縁基板３０の第３主面３０Ａ上に配置される。回路パターン２０は、金属製である。回路パターン２０は、たとえば銅製である。回路パターン２０は、たとえば銅配線である。図６および図５を参照して、回路パターン２０は、第１領域２１と、第２領域２２と、第３領域２３と、第４領域２４と、第５領域２５と、第６領域２６と、第７領域２７と、第８領域２８と、第９領域２９と、第１０領域３１と、第１１領域３２と、第１２領域３３と、を含む。 Circuit pattern 20 is arranged on third main surface 30A of insulating substrate 30 . The circuit pattern 20 is made of metal. Circuit pattern 20 is made of copper, for example. Circuit pattern 20 is, for example, copper wiring. 6 and 5, circuit pattern 20 includes first area 21, second area 22, third area 23, fourth area 24, fifth area 25, and sixth area 26. , a seventh region 27 , an eighth region 28 , a ninth region 29 , a tenth region 31 , an eleventh region 32 and a twelfth region 33 .

図５を参照して、半導体装置１は、第１ワイヤ部９１と、第２ワイヤ部９２と、第３ワイヤ部９３と、第４ワイヤ部９４と、第５ワイヤ部９５と、第６ワイヤ部９６と、第７ワイヤ部９７と、第８ワイヤ部９８と、第９ワイヤ部９９と、をさらに備える。各ワイヤ部９１～９９は、導電体、たとえばアルミニウム（Ａｌ）製の複数のワイヤを含む。 5, semiconductor device 1 includes a first wire portion 91, a second wire portion 92, a third wire portion 93, a fourth wire portion 94, a fifth wire portion 95, a sixth wire portion It further comprises a portion 96 , a seventh wire portion 97 , an eighth wire portion 98 and a ninth wire portion 99 . Each wire portion 91-99 includes a plurality of wires made of a conductor such as aluminum (Al).

図６および図５を参照して、回路パターン２０の第３領域２３上には、ＳＢＤ５４、ＳＢＤ５５およびＭＯＳＦＥＴ５６が配置されている。ＳＢＤ５４、ＳＢＤ５５およびＭＯＳＦＥＴ５６は、第３領域２３と電気的に接続されている。回路パターン２０の第５領域２５上には、ＳＢＤ５１、ＳＢＤ５２およびＭＯＳＦＥＴ５３が配置されている。ＳＢＤ５１、ＳＢＤ５２およびＭＯＳＦＥＴ５３は、第５領域２５と電気的に接続されている。ＳＢＤ５１，５２，５４，５５およびＭＯＳＦＥＴ５３，５６と回路パターン２０とは、たとえばはんだにより接合されている。ＳＢＤ５１，５２，５４，５５およびＭＯＳＦＥＴ５３，５６は、平面形状が長方形（正方形）である平板状の形状を有する。本実施の形態において、ＳＢＤ５１，５２，５４，５５およびＭＯＳＦＥＴ５３，５６は、パワー半導体チップである。本実施の形態において、ＳＢＤ５１，５２，５４，５５およびＭＯＳＦＥＴ５３，５６は、炭化珪素半導体チップまたは窒化ガリウム半導体チップである。 6 and 5 , SBD 54 , SBD 55 and MOSFET 56 are arranged on third region 23 of circuit pattern 20 . SBD 54 , SBD 55 and MOSFET 56 are electrically connected to third region 23 . An SBD 51 , an SBD 52 and a MOSFET 53 are arranged on the fifth region 25 of the circuit pattern 20 . SBD 51 , SBD 52 and MOSFET 53 are electrically connected to fifth region 25 . SBDs 51, 52, 54, 55 and MOSFETs 53, 56 and circuit pattern 20 are joined by soldering, for example. The SBDs 51, 52, 54, 55 and the MOSFETs 53, 56 have flat plate-like shapes with rectangular (square) planar shapes. In this embodiment, SBDs 51, 52, 54, 55 and MOSFETs 53, 56 are power semiconductor chips. In the present embodiment, SBDs 51, 52, 54, 55 and MOSFETs 53, 56 are silicon carbide semiconductor chips or gallium nitride semiconductor chips.

図６および図５を参照して、枠体６０は、基板４０の外周を取り囲むように放熱板１０に固定されている。より具体的には、放熱板１０の第１主面１１の外周に沿う領域と枠体６０とが接合されている。放熱板１０の厚み方向（Ｚ軸方向）に平面的に見て（平面図である図５の視点から見て）、枠体６０は長方形状の形状を有する。Ｚ軸方向に平面的に見て、枠体６０は、長方形の長辺に対応し、Ｘ軸方向に延びる第１壁部６１と、第２壁部６２とを含む。Ｚ軸方向に平面的に見て、枠体６０は、長方形の短辺に対応し、Ｙ軸方向に延びる第３壁部６３と、第４壁部６４とを含む。枠体６０の一方の開口が放熱板１０によって閉じられている。枠体６０は、絶縁体製である。枠体６０は、たとえば樹脂製である。 6 and 5, frame 60 is fixed to radiator plate 10 so as to surround the outer periphery of substrate 40. As shown in FIG. More specifically, the area along the outer periphery of the first main surface 11 of the heat sink 10 and the frame 60 are joined. The frame body 60 has a rectangular shape when viewed planarly in the thickness direction (Z-axis direction) of the heat sink 10 (viewed from the viewpoint of FIG. 5, which is a plan view). When viewed in plan in the Z-axis direction, the frame body 60 includes a first wall portion 61 and a second wall portion 62 corresponding to the long sides of the rectangle and extending in the X-axis direction. When viewed in plan in the Z-axis direction, the frame body 60 includes a third wall portion 63 and a fourth wall portion 64 corresponding to the short sides of the rectangle and extending in the Y-axis direction. One opening of the frame 60 is closed by the radiator plate 10 . The frame 60 is made of an insulator. Frame 60 is made of resin, for example.

第１バスバー４１は、回路パターン２０の第４領域２４上に配置されている。第１バスバー４１は、第４領域２４と電気的に接続されている。第２バスバー４２は、回路パターン２０の第５領域２５上に配置されている。第２バスバー４２は、第５領域２５と電気的に接続されている。図１～図５を参照して、半導体装置１は、第３金属板としての第３バスバー４３と、第４金属板としての第４バスバー４４と、第５金属板としての第５バスバー４５と、第６金属板としての第６バスバー４６と、をさらに備えている。図５を参照して、第３バスバー４３および第４バスバー４４は、第３壁部６３に設置されている。第５バスバー４５および第６バスバー４６は、第４壁部６４に設置されている。第３バスバー４３と回路パターン２０の第３領域２３とは、第１ワイヤ部９１により接続されている。第４バスバー４４と第３領域２３とは、第２ワイヤ部９２により接続されている。第５バスバー４５と第１０領域３１とは、第８ワイヤ部９８により接続されている。第６バスバー４６と第９領域２９とは、第９ワイヤ部９９により接続されている。 The first bus bar 41 is arranged on the fourth region 24 of the circuit pattern 20 . First bus bar 41 is electrically connected to fourth region 24 . The second bus bar 42 is arranged on the fifth region 25 of the circuit pattern 20 . The second bus bar 42 is electrically connected to the fifth region 25 . 1 to 5, semiconductor device 1 includes third bus bar 43 as a third metal plate, fourth bus bar 44 as a fourth metal plate, and fifth bus bar 45 as a fifth metal plate. , and a sixth bus bar 46 as a sixth metal plate. Referring to FIG. 5 , third bus bar 43 and fourth bus bar 44 are installed on third wall portion 63 . The fifth busbar 45 and the sixth busbar 46 are installed on the fourth wall portion 64 . The third bus bar 43 and the third region 23 of the circuit pattern 20 are connected by the first wire portion 91 . The fourth bus bar 44 and the third region 23 are connected by a second wire portion 92 . The fifth bus bar 45 and tenth region 31 are connected by an eighth wire portion 98 . The sixth bus bar 46 and the ninth region 29 are connected by a ninth wire portion 99 .

回路パターン２０の第３領域２３とＭＯＳＦＥＴ５３とは第３ワイヤ部９３により接続されている。第４領域２４とＭＯＳＦＥＴ５６とは第４ワイヤ部９４により接続されている。第３領域２３と第８領域２８とは第５ワイヤ部９５により接続されている。第４領域２４と第９領域２９とは第６ワイヤ部９６により接続されている。第５領域２５と第１０領域３１とは第７ワイヤ部９７により接続されている。 A third wire portion 93 connects the third region 23 of the circuit pattern 20 and the MOSFET 53 . A fourth wire portion 94 connects the fourth region 24 and the MOSFET 56 . A fifth wire portion 95 connects the third region 23 and the eighth region 28 . The fourth region 24 and the ninth region 29 are connected by a sixth wire portion 96 . The fifth region 25 and tenth region 31 are connected by a seventh wire portion 97 .

図６および図４を参照して、第１バスバー４１は、回路パターン２０の第４領域２４に接合された平板状のベース部４１Ａと、ベース部４１ＡのＹ軸方向における端部に接続され、第４領域２４からＺ軸方向に立ち上がる平板状の第１部分４１Ｂとを含む。ベース部４１Ａと第４領域２４とは、たとえばはんだ、溶接、溶着、焼結などにより接合されている。第１部分４１Ｂは、第１部分４１ＢのＺ軸方向における基板４０側とは反対側の端部に配置され、Ｚ軸方向に突出する棒状の第１突出部４１Ｃを含む。第２バスバー４２は、回路パターン２０の第５領域２５に接合された平板状のベース部４２Ａと、ベース部４２ＡのＹ軸方向における端部に接続され、第５領域２５からＺ軸方向に立ち上がる平板状の第２部分４２Ｂとを含む。ベース部４２Ａと第５領域２５とは、たとえばはんだ、溶接、溶着、焼結などにより接合されている。第２部分４２Ｂは、第２部分４２ＢのＺ軸方向における基板４０側とは反対側の端部に配置され、Ｚ軸方向に突出する棒状の第２突出部４２Ｃを含む。 6 and 4, first bus bar 41 is connected to flat base portion 41A joined to fourth region 24 of circuit pattern 20 and to an end portion of base portion 41A in the Y-axis direction. and a flat first portion 41B rising from the fourth region 24 in the Z-axis direction. The base portion 41A and the fourth region 24 are joined by soldering, welding, welding, sintering, or the like, for example. The first portion 41B includes a rod-shaped first projecting portion 41C that is arranged at the end of the first portion 41B opposite to the substrate 40 side in the Z-axis direction and projects in the Z-axis direction. The second bus bar 42 is connected to a flat base portion 42A joined to the fifth region 25 of the circuit pattern 20 and to an end portion of the base portion 42A in the Y-axis direction, and rises from the fifth region 25 in the Z-axis direction. and a flat second portion 42B. Base portion 42A and fifth region 25 are joined by soldering, welding, welding, sintering, or the like, for example. The second portion 42B is arranged at the end of the second portion 42B opposite to the substrate 40 side in the Z-axis direction, and includes a bar-shaped second projecting portion 42C that projects in the Z-axis direction.

図４を参照して、第１突出部４１Ｃは、第１部分４１ＢのＸ軸方向における一方の端部に配置されている。第２突出部４２Ｃは、第２部分４２ＢのＸ軸方向における端部であって、第１部分４１Ｂにおいて第１突出部４１Ｃが位置する側とは反対側に配置されている。 Referring to FIG. 4, the first projecting portion 41C is arranged at one end of the first portion 41B in the X-axis direction. The second projecting portion 42C is an end portion of the second portion 42B in the X-axis direction, and is arranged on the side of the first portion 41B opposite to the side where the first projecting portion 41C is located.

図６を参照して、樹脂部７１は、放熱板１０の第１主面１１上の枠体６０に取り囲まれる空間７２の少なくとも一部を充填する。より具体的には、絶縁基板３０の第３主面３０Ａ、回路パターン２０、ＳＢＤ５１，５２，５４，５５、ＭＯＳＦＥＴ５３，５６、第１バスバー４１のベース部４１Ａおよび第２バスバー４２のベース部４２Ａが樹脂部７１により覆われている。第１バスバー４１の第１部分４１Ｂおよび第２バスバー４２の第２部分４２Ｂは、樹脂部７１の内部から外部にまで延びている。第１突出部４１Ｃの突出方向におけるベース部４１Ａとは反対側の端部は樹脂部７１の外部に位置している。第２突出部４２Ｃの突出方向におけるベース部４２Ａとは反対側の端部は樹脂部７１の外部に位置している。樹脂部７１を構成する樹脂としては、たとえば熱硬化性樹脂を採用することができる。熱硬化性樹脂は、たとえばエポキシ樹脂であってもよい。樹脂部７１を構成する樹脂は、たとえばシリコーン樹脂であってもよい。 Referring to FIG. 6 , resin portion 71 fills at least part of space 72 surrounded by frame 60 on first main surface 11 of radiator plate 10 . More specifically, the third main surface 30A of the insulating substrate 30, the circuit pattern 20, the SBDs 51, 52, 54, 55, the MOSFETs 53, 56, the base portion 41A of the first busbar 41 and the base portion 42A of the second busbar 42 are It is covered with a resin portion 71 . The first portion 41B of the first busbar 41 and the second portion 42B of the second busbar 42 extend from the inside of the resin portion 71 to the outside. An end portion of the first projecting portion 41C opposite to the base portion 41A in the projecting direction is positioned outside the resin portion 71 . An end portion of the second projecting portion 42C opposite to the base portion 42A in the projecting direction is positioned outside the resin portion 71 . A thermosetting resin, for example, can be used as the resin forming the resin portion 71 . The thermosetting resin may be, for example, an epoxy resin. The resin forming resin portion 71 may be, for example, silicone resin.

図６および図１を参照して、スナバコンデンサモジュール８０は、第１バスバー４１および第２バスバー４２に電気的に接続されている。スナバコンデンサモジュール８０は、単体のコンデンサであってもよいが、本実施の形態においてはコンデンサモジュールである。スナバコンデンサモジュール８０は、回路基板と、回路基板上に配置された少なくとも１つのスナバコンデンサとを含むコンデンサモジュールである。回路基板上には、スナバコンデンサのほか、たとえばヒューズ、抵抗などの部品が配置されていてもよい。スナバコンデンサとしては、フィルムコンデンサ、セラミックコンデンサなどを採用することができる。スナバコンデンサモジュール８０は、第１突出部４１Ｃおよび第２突出部４２Ｃと接続されている。スナバコンデンサモジュール８０は、樹脂部７１の外部に位置している。 6 and 1 , snubber capacitor module 80 is electrically connected to first bus bar 41 and second bus bar 42 . The snubber capacitor module 80 may be a single capacitor, but is a capacitor module in this embodiment. Snubber capacitor module 80 is a capacitor module that includes a circuit board and at least one snubber capacitor disposed on the circuit board. In addition to snubber capacitors, components such as fuses and resistors may be arranged on the circuit board. A film capacitor, a ceramic capacitor, or the like can be used as the snubber capacitor. The snubber capacitor module 80 is connected to the first projecting portion 41C and the second projecting portion 42C. The snubber capacitor module 80 is positioned outside the resin portion 71 .

図６および図５を参照して、本実施の形態の半導体装置１においては、回路パターン２０から立ち上がる第１部分４１Ｂを有する第１バスバー４１と、回路パターン２０から立ち上がる第２部分４２Ｂを有する第２バスバー４２とが、回路パターン２０上に配置される。そして、スナバコンデンサモジュール８０が第１バスバー４１および第２バスバー４２に電気的に接続されている。このような構造を採用することにより、回路パターン２０上に配置されるＳＢＤ５１，５２，５４，５５およびＭＯＳＦＥＴ５３，５６からスナバコンデンサモジュール８０までの経路が短くなっている。その結果、ＳＢＤ５１，５２，５４，５５およびＭＯＳＦＥＴ５３，５６からスナバコンデンサモジュール８０までの経路のインダクタンスが低減され、スナバコンデンサモジュール８０の配置によるサージ電圧の効果的な低減が可能となっている。このように、本実施の形態の半導体装置１は、サージ電圧が効果的に低減された半導体装置となっている。 6 and 5, semiconductor device 1 of the present embodiment includes first bus bar 41 having first portion 41B rising from circuit pattern 20 and second bus bar 41 having second portion 42B rising from circuit pattern 20. 2 bus bars 42 are arranged on the circuit pattern 20 . A snubber capacitor module 80 is electrically connected to the first bus bar 41 and the second bus bar 42 . By adopting such a structure, the paths from SBDs 51, 52, 54, 55 and MOSFETs 53, 56 arranged on circuit pattern 20 to snubber capacitor module 80 are shortened. As a result, the inductance of the paths from SBDs 51, 52, 54, 55 and MOSFETs 53, 56 to snubber capacitor module 80 is reduced, and the arrangement of snubber capacitor module 80 enables effective reduction of surge voltage. Thus, the semiconductor device 1 of the present embodiment is a semiconductor device in which the surge voltage is effectively reduced.

また、本実施の形態の半導体装置１においては、スナバコンデンサモジュール８０は樹脂部７１の外部に位置している。このような構造が採用されることにより、スナバコンデンサモジュール８０の交換が容易となっている。その結果、たとえば半導体装置１の用途や使用環境に合わせて、適切な静電容量のスナバコンデンサモジュール８０を選択して設置することが容易となっている。また、スナバコンデンサモジュール８０を樹脂部７１の外部に配置することにより、基板４０上へのＳＢＤ５１，５２，５４，５５およびＭＯＳＦＥＴ５３，５６の実装や樹脂部７１の形成の後に、スナバコンデンサモジュール８０を設置することができる。比較的熱に弱いフィルムコンデンサを採用した場合でも、高温が必要なＳＢＤ５１，５２，５４，５５およびＭＯＳＦＥＴ５３，５６の実装後にスナバコンデンサモジュール８０を設置することにより、スナバコンデンサモジュール８０に熱による不具合が発生することを抑制することができる。 Further, in semiconductor device 1 of the present embodiment, snubber capacitor module 80 is positioned outside resin portion 71 . By adopting such a structure, replacement of the snubber capacitor module 80 is facilitated. As a result, it is easy to select and install the snubber capacitor module 80 having an appropriate capacitance according to the application and use environment of the semiconductor device 1, for example. Further, by disposing the snubber capacitor module 80 outside the resin portion 71, the snubber capacitor module 80 can be installed after the SBDs 51, 52, 54, 55 and the MOSFETs 53, 56 are mounted on the substrate 40 and the resin portion 71 is formed. can be installed. Even if film capacitors that are relatively heat-resistant are used, by installing the snubber capacitor module 80 after mounting the SBDs 51, 52, 54, 55 and the MOSFETs 53, 56 that require high temperatures, the snubber capacitor module 80 is free from problems due to heat. occurrence can be suppressed.

図６および図４を参照して、本実施の形態における第１部分４１Ｂと第２部分４２Ｂとは互いに平行である。このような構造は、本開示の半導体装置において必須の構造ではない。しかし、このような構造を採用し、第１部分４１Ｂおよび第２部分４２Ｂに互いに逆向きの電流が流れるようにすることにより、第１部分４１Ｂおよび第２部分４２Ｂに流れる電流によって形成される磁束を互いに打ち消し合うようにすることができる。その結果、サージ電圧を低減することができる。第１部分４１Ｂと第２部分４２Ｂとの距離は、たとえば５．０ｍｍ以下であることが好ましく、２．０ｍｍ以下であることがより好ましい。 6 and 4, first portion 41B and second portion 42B in the present embodiment are parallel to each other. Such a structure is not essential for the semiconductor device of the present disclosure. However, by adopting such a structure and allowing currents to flow in the first portion 41B and the second portion 42B in directions opposite to each other, the magnetic flux formed by the currents flowing in the first portion 41B and the second portion 42B can be made to cancel each other out. As a result, surge voltage can be reduced. The distance between the first portion 41B and the second portion 42B is, for example, preferably 5.0 mm or less, more preferably 2.0 mm or less.

図６および図１～図３を参照して、本実施の形態の半導体装置１は、枠体６０に接続された支持部６９をさらに備えている。スナバコンデンサモジュール８０は支持部６９上に配置されている。このような構造は、本開示の半導体装置において必須の構造ではない。しかし、このような構造を採用することにより、スナバコンデンサモジュール８０の設置が容易となっている。 6 and FIGS. 1 to 3, semiconductor device 1 of the present embodiment further includes a support portion 69 connected to frame 60. As shown in FIG. A snubber capacitor module 80 is placed on the support 69 . Such a structure is not essential for the semiconductor device of the present disclosure. However, by adopting such a structure, installation of the snubber capacitor module 80 is facilitated.

本実施の形態の半導体装置１において、枠体６０は、第１壁部６１と、第１壁部６１と向かい合うように配置される第２壁部６２とを含んでいる。支持部６９は、第１壁部６１と第２壁部６２とを繋ぐように配置されている。このような構造は、本開示の半導体装置において必須の構造ではない。しかし、このような構造を採用することにより、支持部６９を形成することが容易となっている。支持部６９は、枠体６０と一体であってもよい。 In semiconductor device 1 of the present embodiment, frame 60 includes a first wall portion 61 and a second wall portion 62 arranged to face first wall portion 61 . The support portion 69 is arranged to connect the first wall portion 61 and the second wall portion 62 . Such a structure is not essential for the semiconductor device of the present disclosure. However, by adopting such a structure, it becomes easy to form the support portion 69 . The support portion 69 may be integrated with the frame 60 .

図６を参照して、本実施の形態の半導体装置１において、支持部６９は、第１バスバー４１の第１部分４１Ｂと第２バスバー４２の第２部分４２Ｂとに挟まれる領域にまで延び、絶縁体からなる平板状の絶縁部６８を含んでいる。絶縁部６８は、たとえば樹脂製である。このような構造は、本開示の半導体装置において必須の構造ではない。しかし、このような構造を採用することにより、第１部分４１Ｂと第２部分４２Ｂとの間がより確実に絶縁されている。また、絶縁部６８を含む支持部６９が枠体６０と一体であることにより、枠体６０を放熱板１０に設置することで、第１部分４１Ｂと第２部分４２Ｂとのより確実な絶縁を実現することができる。絶縁部６８のＸ軸方向の両端には、絶縁部６８よりもＹ軸方向における厚みの大きい領域（厚肉部６７）が形成されている（図３参照）。厚肉部６７は、第１部分４１Ｂと第２部分４２Ｂとに挟まれる空間の外部に位置する。このようにすることにより、絶縁部６８が撓むことを抑制することができる。加えて、沿面距離を延ばすことができる。また、第１部分４１Ｂと第２部分４２Ｂとをより接近させてインダクタンスを低減するために、支持部６９の一部としての絶縁部６８に代えて、たとえば絶縁紙を採用してもよい。 6, in semiconductor device 1 of the present embodiment, supporting portion 69 extends to a region sandwiched between first portion 41B of first bus bar 41 and second portion 42B of second bus bar 42, It includes a flat insulating portion 68 made of an insulating material. The insulating portion 68 is made of resin, for example. Such a structure is not essential for the semiconductor device of the present disclosure. However, by adopting such a structure, the insulation between the first portion 41B and the second portion 42B is more reliable. In addition, since the supporting portion 69 including the insulating portion 68 is integrated with the frame 60, by installing the frame 60 on the heat sink 10, more reliable insulation between the first portion 41B and the second portion 42B can be achieved. can be realized. At both ends of the insulating portion 68 in the X-axis direction, regions (thick portions 67) that are thicker in the Y-axis direction than the insulating portion 68 are formed (see FIG. 3). The thick portion 67 is located outside the space sandwiched between the first portion 41B and the second portion 42B. By doing so, it is possible to suppress the insulating portion 68 from bending. In addition, the creepage distance can be extended. Further, in order to bring the first portion 41B and the second portion 42B closer together to reduce the inductance, instead of the insulating portion 68 as part of the support portion 69, for example, insulating paper may be employed.

本実施の形態の半導体装置１において、第１部分４１Ｂは、Ｚ軸方向において基板４０とは反対側の端部に位置し、基板４０の厚み方向（Ｚ軸方向）に突出する第１突出部４１Ｃを含んでいる。第２部分４２Ｂは、Ｚ軸方向において基板４０とは反対側の端部に位置し、基板４０の厚み方向（Ｚ軸方向）に突出する第２突出部４２Ｃを含んでいる。図６および図２を参照して、支持部６９は、支持部６９をＺ軸方向に貫通する第１貫通孔６９Ａおよび第２貫通孔６９Ｂを有している。第１突出部４１Ｃは第１貫通孔６９Ａを貫通している。第２突出部４２Ｃは第２貫通孔６９Ｂを貫通している。第１突出部４１Ｃおよび第２突出部４２Ｃがスナバコンデンサモジュール８０に到達している。その結果、第１突出部４１Ｃおよび第２突出部４２Ｃがスナバコンデンサモジュール８０に電気的に接続されている。このような構造は、本開示の半導体装置において必須の構造ではない。しかし、このような構造を採用することにより、支持部６９上に配置されるスナバコンデンサモジュール８０と第１バスバー４１および第２バスバー４２との電気的な接続が容易に確保されている。 In the semiconductor device 1 of the present embodiment, the first portion 41B is positioned at the end opposite to the substrate 40 in the Z-axis direction, and is a first projecting portion projecting in the thickness direction (Z-axis direction) of the substrate 40. 41C included. The second portion 42B is located at the end opposite to the substrate 40 in the Z-axis direction and includes a second projecting portion 42C projecting in the thickness direction of the substrate 40 (Z-axis direction). 6 and 2, the support portion 69 has a first through hole 69A and a second through hole 69B extending through the support portion 69 in the Z-axis direction. The first projecting portion 41C penetrates the first through hole 69A. The second projecting portion 42C penetrates the second through hole 69B. First protrusion 41C and second protrusion 42C reach snubber capacitor module 80 . As a result, first projecting portion 41C and second projecting portion 42C are electrically connected to snubber capacitor module 80 . Such a structure is not essential for the semiconductor device of the present disclosure. However, by adopting such a structure, electrical connection between snubber capacitor module 80 arranged on support portion 69 and first bus bar 41 and second bus bar 42 is easily ensured.

スナバコンデンサモジュール８０と支持部６９とは、たとえばスナバコンデンサモジュール８０を構成する回路基板と支持部６９とが接着剤により接合されることにより固定されていてもよいし、ねじにより固定されていてもよい。また、回路基板に形成された穴に支持部６９に形成された突出部が圧入されることにより、スナバコンデンサモジュール８０が支持部６９に対して固定されてもよい。また、回路基板に形成された凹部に、支持部６９に形成された凸部が支持部６９の弾性を利用してはめ込まれることにより（スナップフィットにより）、スナバコンデンサモジュール８０が支持部６９に対して固定されてもよい。 Snubber capacitor module 80 and support portion 69 may be fixed by, for example, bonding the circuit board constituting snubber capacitor module 80 and support portion 69 together with an adhesive, or may be fixed by screws. good. Alternatively, snubber capacitor module 80 may be fixed to support portion 69 by press-fitting a protrusion formed on support portion 69 into a hole formed in the circuit board. Further, the snubber capacitor module 80 is attached to the support portion 69 by snap-fitting the protrusion formed on the support portion 69 into the recess formed on the circuit board using the elasticity of the support portion 69 . may be fixed.

なお、上記実施の形態においては、支持部６９が第１壁部６１と第２壁部６２とを繋ぐように配置される構造について説明した。しかし、支持部６９は、たとえば第１壁部６１から第２壁部６２に向かって突出し、第２壁部６２に到達しなくてもよい。 In addition, in the above embodiment, the structure in which the support portion 69 is arranged to connect the first wall portion 61 and the second wall portion 62 has been described. However, the support portion 69 does not have to project from the first wall portion 61 toward the second wall portion 62 and not reach the second wall portion 62 , for example.

今回開示された実施の形態はすべての点で例示であって、どのような面からも制限的なものではないと理解されるべきである。本開示の範囲は上記した説明ではなく、特許請求の範囲によって規定され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。 It should be understood that the embodiments disclosed this time are illustrative in all respects and are not restrictive in any aspect. The scope of the present disclosure is defined by the claims rather than the above description, and is intended to include all changes within the meaning and range of equivalents of the claims.

１半導体装置
１０放熱板
１１第１主面
１２第２主面
２０回路パターン
２１第１領域
２２第２領域
２３第３領域
２４第４領域
２５第５領域
２６第６領域
２７第７領域
２８第８領域
２９第９領域
３０絶縁基板
３０Ａ第３主面
３０Ｂ第４主面
３１第１０領域
３２第１１領域
３３第１２領域
４０基板
４１第１バスバー
４１Ａベース部
４１Ｂ第１部分
４１Ｃ第１突出部
４２第２バスバー
４２Ａベース部
４２Ｂ第２部分
４２Ｃ第２突出部
４３第３バスバー
４４第４バスバー
４５第５バスバー
４６第６バスバー
５１ＳＢＤ
５２ＳＢＤ
５３ＭＯＳＦＥＴ
５４ＳＢＤ
５５ＳＢＤ
５６ＭＯＳＦＥＴ
６０枠体
６１第１壁部
６２第２壁部
６３第３壁部
６４第４壁部
６７厚肉部
６８絶縁部
６９支持部
６９Ａ第１貫通孔
６９Ｂ第２貫通孔
７１樹脂部
７２空間
８０スナバコンデンサモジュール
９１第１ワイヤ部
９２第２ワイヤ部
９３第３ワイヤ部
９４第４ワイヤ部
９５第５ワイヤ部
９６第６ワイヤ部
９７第７ワイヤ部
９８第８ワイヤ部
９９第９ワイヤ部 1 semiconductor device 10 radiator plate 11 first principal surface 12 second principal surface 20 circuit pattern 21 first region 22 second region 23 third region 24 fourth region 25 fifth region 26 sixth region 27 seventh region 28 eighth Region 29 Ninth region 30 Insulating substrate 30A Third principal surface 30B Fourth principal surface 31 Tenth region 32 Eleventh region 33 Twelfth region 40 Substrate 41 First bus bar 41A Base portion 41B First portion 41C First projecting portion 42 Second 2 busbar 42A base portion 42B second portion 42C second projecting portion 43 third busbar 44 fourth busbar 45 fifth busbar 46 sixth busbar 51 SBD
52 SBDs
53 MOSFETs
54 SBDs
55 SBDs
56 MOSFETs
60 frame body 61 first wall portion 62 second wall portion 63 third wall portion 64 fourth wall portion 67 thick portion 68 insulating portion 69 support portion 69A first through hole 69B second through hole 71 resin portion 72 space 80 snubber Capacitor module 91 First wire portion 92 Second wire portion 93 Third wire portion 94 Fourth wire portion 95 Fifth wire portion 96 Sixth wire portion 97 Seventh wire portion 98 Eighth wire portion 99 Ninth wire portion

Claims

a heat sink having a first main surface;
a substrate disposed on the first main surface and having a circuit pattern;
a semiconductor chip arranged on the circuit pattern;
a frame fixed to the heat sink so as to surround the outer periphery of the substrate;
a resin portion that fills at least part of a space surrounded by the frame on the first main surface;
a first metal plate disposed on the circuit pattern and having a flat first portion rising from the circuit pattern;
a second metal plate disposed on the circuit pattern and having a flat second portion rising from the circuit pattern;
a snubber capacitor electrically connected to the first metal plate and the second metal plate;
The first portion and the second portion extend from the inside to the outside of the resin portion,
The semiconductor device, wherein the snubber capacitor is positioned outside the resin portion.

2. The semiconductor device according to claim 1, wherein said first portion and said second portion are parallel to each other.

The semiconductor device further includes a support connected to the frame,
3. The semiconductor device according to claim 1, wherein said snubber capacitor is arranged on said supporting portion.

The frame is
a first wall;
a second wall arranged to face the first wall,
4. The semiconductor device according to claim 3, wherein said support portion is arranged to connect said first wall portion and said second wall portion.

5. The semiconductor device according to claim 3, wherein said support portion extends to a region sandwiched between said first portion and said second portion and includes an insulating portion made of an insulator.

the first portion includes a first projecting portion located at an end opposite to the substrate and projecting in a thickness direction of the substrate;
the second portion includes a second projecting portion positioned at the end opposite to the substrate and projecting in the thickness direction of the substrate;
The support portion has a first through hole and a second through hole penetrating the support portion,
The first projecting portion penetrates the first through hole,
The second projecting portion penetrates the second through hole,
6. The semiconductor device according to claim 3, wherein said first protrusion and said second protrusion are electrically connected to said snubber capacitor.

7. The semiconductor device according to claim 1, wherein said semiconductor chip is a power semiconductor chip.

8. The semiconductor device according to claim 1, wherein said semiconductor chip is a silicon carbide semiconductor chip or a gallium nitride semiconductor chip.