JP7200661B2 - 並行脆弱性検出 - Google Patents
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Description
(付記1)
並行脆弱性を識別する方法であって、
共有メモリへのプログラムのリード及びライト・アクセスをインストルメントすることと、
グレーボックス・ファザーにより前記プログラムのテスト・ケースを識別することと、
前記グレーボックス・ファザーにより前記テスト・ケースに基づき、該テスト・ケースが優先テスト・ケースであるかどうかを判別するよう、競合するペアの組を含む前記プログラムの2つ以上のブランチを解析することと、
前記テスト・ケースが優先テスト・ケースであることに応答して、該テスト・ケースを前記グレーボックス・ファザーから並行性確認モジュールへ供給することと、
前記並行性確認モジュールにより、1つ以上の並行脆弱性を識別するよう、前記テスト・ケースを1つ以上のスケジューリング・ポリシーにより試験することと
を有する方法。
(付記2)
前記テスト・ケースを前記並行性確認モジュールへ供給することは、モデル・チェッカー及びアクティブ試験ツールのうちの1つへ前記テスト・ケースを供給することを含む、
付記1に記載の方法。
(付記3)
前記プログラムの前記2つ以上のブランチを解析することは、
前記テスト・ケースが第1ビットマップ及び第2ビットマップの夫々で新しいビットを生成するかどうかを判定することと、
前記テスト・ケースが前記第1ビットマップ及び前記第2ビットマップの夫々で新しいビットを生成する場合に、前記テスト・ケースを優先テスト・ケースとして識別することと
を有する、
付記1に記載の方法。
(付記4)
前記プログラムのブランチを解析することは、競合指向型のカバレッジ誘導グレーボックス・ファザーにより前記ブランチを解析することを含む、
付記1に記載の方法。
(付記5)
1つ以上の並行脆弱性を識別するよう前記テスト・ケースを1つ以上のスケジューリング・ポリシーにより試験することは、モデル・チェッカー及びアクティブ試験ツールのうちの1つにより前記テスト・ケースを試験することを含む、
付記1に記載の方法。
(付記6)
前記テスト・ケースが優先テスト・ケースであることに応答して、テスト・ケース優先度付き待ち行列の一番上に又はその近くに前記テスト・ケースを位置付ける
付記1に記載の方法。
(付記7)
前記テスト・ケースが優先テスト・ケースでないことに応答して、
前記テスト・ケースを低優先テスト・ケースとして指定し、
テスト・ケース優先度付き待ち行列の一番下に又はその近くに前記テスト・ケースを位置付ける
付記1に記載の方法。
(付記8)
1つ以上のプロセッシング・システムによって実行される場合に、該プロセッシング・システムに、
共有メモリへのプログラムのリード及びライト・アクセスをインストルメントすることと、
グレーボックス・ファザーにより前記プログラムのテスト・ケースを識別することと、
前記グレーボックス・ファザーにより前記テスト・ケースに基づき、該テスト・ケースが優先テスト・ケースであるかどうかを判別するよう、競合するペアの組を含む前記プログラムの2つ以上のブランチを解析することと、
前記テスト・ケースが優先テスト・ケースであることに応答して、該テスト・ケースを前記グレーボックス・ファザーから並行性確認モジュールへ供給することと、
前記並行性確認モジュールにより、1つ以上の並行脆弱性を識別するよう、前記テスト・ケースを1つ以上のスケジューリング・ポリシーにより試験することと
を有する動作を実行させる命令を含む
1つ以上の非一時的なコンピュータ可読媒体。
(付記9)
前記テスト・ケースを前記並行性確認モジュールへ供給することは、モデル・チェッカー及びアクティブ試験ツールのうちの1つへ前記テスト・ケースを供給することを含む、
付記8に記載のコンピュータ可読媒体。
(付記10)
前記プログラムの前記2つ以上のブランチを解析することは、
前記テスト・ケースが第1ビットマップ及び第2ビットマップの夫々で新しいビットを生成するかどうかを判定することと、
前記テスト・ケースが前記第1ビットマップ及び前記第2ビットマップの夫々で新しいビットを生成する場合に、前記テスト・ケースを優先テスト・ケースとして識別することと
を有する、
付記8に記載のコンピュータ可読媒体。
(付記11)
前記プログラムのブランチを解析することは、競合指向型のカバレッジ誘導グレーボックス・ファザーにより前記ブランチを解析することを含む、
付記8に記載のコンピュータ可読媒体。
(付記12)
1つ以上の並行脆弱性を識別するよう前記テスト・ケースを1つ以上のスケジューリング・ポリシーにより試験することは、モデル・チェッカー及びアクティブ試験ツールのうちの1つにより前記テスト・ケースを試験することを含む、
付記8に記載のコンピュータ可読媒体。
(付記13)
前記テスト・ケースが優先テスト・ケースであることに応答して、テスト・ケース優先度付き待ち行列の一番上に又はその近くに前記テスト・ケースを位置付ける
付記8に記載のコンピュータ可読媒体。
(付記14)
前記テスト・ケースが優先テスト・ケースでないことに応答して、
前記テスト・ケースを低優先テスト・ケースとして指定し、
テスト・ケース優先度付き待ち行列の一番下に又はその近くに前記テスト・ケースを位置付ける
付記8に記載のコンピュータ可読媒体。
(付記15)
共有メモリへのプログラムのリード及びライト・アクセスをインストルメントし、
グレーボックス・ファザーにより前記プログラムのテスト・ケースを識別し、
前記グレーボックス・ファザーにより前記テスト・ケースに基づき、該テスト・ケースが優先テスト・ケースであるかどうかを判別するよう、競合するペアの組を含む前記プログラムの2つ以上のブランチを解析し、
前記テスト・ケースが優先テスト・ケースであることに応答して、該テスト・ケースを前記グレーボックス・ファザーから並行性確認モジュールへ供給し、
前記並行性確認モジュールにより、1つ以上の並行脆弱性を識別するよう、前記テスト・ケースを1つ以上のスケジューリング・ポリシーにより試験する
よう構成された1つ以上のプロセッシング・ユニットを有する
システム。
(付記16)
前記並行性確認モジュールは、モデル・チェッカー及びアクティブ試験ツールのうちの1つを有する、
付記15に記載のシステム。
(付記17)
前記プログラムの前記2つ以上のブランチを解析するよう、前記1つ以上のプロセッシング・ユニットは、
前記テスト・ケースが第1ビットマップ及び第2ビットマップの夫々で新しいビットを生成するかどうかを判定し、
前記テスト・ケースが前記第1ビットマップ及び前記第2ビットマップの夫々で新しいビットを生成する場合に、前記テスト・ケースを優先テスト・ケースとして識別する
よう構成される、
付記15に記載のシステム。
(付記18)
前記グレーボックス・ファザーは、競合指向型のカバレッジ誘導グレーボックス・ファザーを有する、
付記15に記載のシステム。
(付記19)
前記テスト・ケースが優先テスト・ケースでないことに応答して、前記1つ以上のプロセッシング・ユニットは、テスト・ケース優先度付き待ち行列の一番下に又はその近くに前記テスト・ケースを位置付けるよう構成される、
付記15に記載のシステム。
(付記20)
前記テスト・ケースが優先テスト・ケースであることに応答して、前記1つ以上のプロセッシング・ユニットは、テスト・ケース優先度付き待ち行列の一番上に又はその近くに前記テスト・ケースを位置付けるよう構成される、
付記15に記載のシステム。
302 ファザー
304 並行性確認モジュール
600 コンピュータ装置
610 プロセッサ
620 記憶デバイス
630 メモリ
640 通信デバイス
Claims (20)
- 並行脆弱性を識別する方法であって、
共有メモリへのプログラムのリード及びライト・アクセスをインストルメントすることと、
グレーボックス・ファザーにより前記プログラムのテスト・ケースを識別することと、
前記グレーボックス・ファザーにより前記テスト・ケースに基づき、該テスト・ケースが優先テスト・ケースであるかどうかを判別するよう、競合するペアの組を含む前記プログラムを2つ以上のブランチによって解析することと、
前記テスト・ケースが優先テスト・ケースであることに応答して、該テスト・ケースを前記グレーボックス・ファザーから並行性確認モジュールへ供給することと、
前記並行性確認モジュールにより、1つ以上の並行脆弱性を識別するよう、前記テスト・ケースを1つ以上のスケジューリング・ポリシーにより試験することと
を有する方法。 - 前記テスト・ケースを前記並行性確認モジュールへ供給することは、モデル・チェッカー及びアクティブ試験ツールのうちの1つへ前記テスト・ケースを供給することを含む、
請求項1に記載の方法。 - 前記プログラムを前記2つ以上のブランチによって解析することは、
前記テスト・ケースが第1ビットマップ及び第2ビットマップの夫々で新しいビットを生成するかどうかを判定することと、
前記テスト・ケースが前記第1ビットマップ及び前記第2ビットマップの夫々で新しいビットを生成する場合に、前記テスト・ケースを優先テスト・ケースとして識別することと
を有する、
請求項1に記載の方法。 - 前記プログラムのブランチを解析することは、競合指向型のカバレッジ誘導グレーボックス・ファザーにより前記ブランチを解析することを含む、
請求項1に記載の方法。 - 1つ以上の並行脆弱性を識別するよう前記テスト・ケースを1つ以上のスケジューリング・ポリシーにより試験することは、モデル・チェッカー及びアクティブ試験ツールのうちの1つにより前記テスト・ケースを試験することを含む、
請求項1に記載の方法。 - 前記テスト・ケースが優先テスト・ケースであることに応答して、テスト・ケース優先度付き待ち行列の一番上に前記テスト・ケースを位置付ける
請求項1に記載の方法。 - 前記テスト・ケースが優先テスト・ケースでないことに応答して、
前記テスト・ケースを低優先テスト・ケースとして指定し、
テスト・ケース優先度付き待ち行列の一番下に前記テスト・ケースを位置付ける
請求項1に記載の方法。 - 1つ以上のプロセッシング・システムによって実行される場合に、該プロセッシング・システムに、
共有メモリへのプログラムのリード及びライト・アクセスをインストルメントすることと、
グレーボックス・ファザーにより前記プログラムのテスト・ケースを識別することと、
前記グレーボックス・ファザーにより前記テスト・ケースに基づき、該テスト・ケースが優先テスト・ケースであるかどうかを判別するよう、競合するペアの組を含む前記プログラムを2つ以上のブランチによって解析することと、
前記テスト・ケースが優先テスト・ケースであることに応答して、該テスト・ケースを前記グレーボックス・ファザーから並行性確認モジュールへ供給することと、
前記並行性確認モジュールにより、1つ以上の並行脆弱性を識別するよう、前記テスト・ケースを1つ以上のスケジューリング・ポリシーにより試験することと
を有する動作を実行させる命令を含む
1つ以上の非一時的なコンピュータ可読媒体。 - 前記テスト・ケースを前記並行性確認モジュールへ供給することは、モデル・チェッカー及びアクティブ試験ツールのうちの1つへ前記テスト・ケースを供給することを含む、
請求項8に記載のコンピュータ可読媒体。 - 前記プログラムを前記2つ以上のブランチによって解析することは、
前記テスト・ケースが第1ビットマップ及び第2ビットマップの夫々で新しいビットを生成するかどうかを判定することと、
前記テスト・ケースが前記第1ビットマップ及び前記第2ビットマップの夫々で新しいビットを生成する場合に、前記テスト・ケースを優先テスト・ケースとして識別することと
を有する、
請求項8に記載のコンピュータ可読媒体。 - 前記プログラムのブランチを解析することは、競合指向型のカバレッジ誘導グレーボックス・ファザーにより前記ブランチを解析することを含む、
請求項8に記載のコンピュータ可読媒体。 - 1つ以上の並行脆弱性を識別するよう前記テスト・ケースを1つ以上のスケジューリング・ポリシーにより試験することは、モデル・チェッカー及びアクティブ試験ツールのうちの1つにより前記テスト・ケースを試験することを含む、
請求項8に記載のコンピュータ可読媒体。 - 前記テスト・ケースが優先テスト・ケースであることに応答して、テスト・ケース優先度付き待ち行列の一番上に前記テスト・ケースを位置付ける
請求項8に記載のコンピュータ可読媒体。 - 前記テスト・ケースが優先テスト・ケースでないことに応答して、
前記テスト・ケースを低優先テスト・ケースとして指定し、
テスト・ケース優先度付き待ち行列の一番下に前記テスト・ケースを位置付ける
請求項8に記載のコンピュータ可読媒体。 - 共有メモリへのプログラムのリード及びライト・アクセスをインストルメントし、
グレーボックス・ファザーにより前記プログラムのテスト・ケースを識別し、
前記グレーボックス・ファザーにより前記テスト・ケースに基づき、該テスト・ケースが優先テスト・ケースであるかどうかを判別するよう、競合するペアの組を含む前記プログラムを2つ以上のブランチによって解析し、
前記テスト・ケースが優先テスト・ケースであることに応答して、該テスト・ケースを前記グレーボックス・ファザーから並行性確認モジュールへ供給し、
前記並行性確認モジュールにより、1つ以上の並行脆弱性を識別するよう、前記テスト・ケースを1つ以上のスケジューリング・ポリシーにより試験する
よう構成された1つ以上のプロセッシング・ユニットを有する
システム。 - 前記並行性確認モジュールは、モデル・チェッカー及びアクティブ試験ツールのうちの1つを有する、
請求項15に記載のシステム。 - 前記プログラムを前記2つ以上のブランチによって解析するよう、前記1つ以上のプロセッシング・ユニットは、
前記テスト・ケースが第1ビットマップ及び第2ビットマップの夫々で新しいビットを生成するかどうかを判定し、
前記テスト・ケースが前記第1ビットマップ及び前記第2ビットマップの夫々で新しいビットを生成する場合に、前記テスト・ケースを優先テスト・ケースとして識別する
よう構成される、
請求項15に記載のシステム。 - 前記グレーボックス・ファザーは、競合指向型のカバレッジ誘導グレーボックス・ファザーを有する、
請求項15に記載のシステム。 - 前記テスト・ケースが優先テスト・ケースでないことに応答して、前記1つ以上のプロセッシング・ユニットは、テスト・ケース優先度付き待ち行列の一番下に前記テスト・ケースを位置付けるよう構成される、
請求項15に記載のシステム。 - 前記テスト・ケースが優先テスト・ケースであることに応答して、前記1つ以上のプロセッシング・ユニットは、テスト・ケース優先度付き待ち行列の一番上に前記テスト・ケースを位置付けるよう構成される、
請求項15に記載のシステム。
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