JP7170953B2 - 時間演算装置及び時間演算方法 - Google Patents

Description

本開示は、時間演算装置及び時間演算方法に関するものである。

時間演算装置の中には、周波数が互いに異なる２つの矩形波のうち、一方の矩形波の出力が開始されてから、２つの矩形波に含まれているパルスの立ち上がりが一致するまでに要する時間を算出する時間演算装置（以下「従来の時間演算装置」という）がある。
２つの矩形波に含まれているパルスの立ち上がりの一致を検出するものとして、Ｄフロップフロップがある（例えば、特許文献１を参照）。

米国特許第４，１６４，６４８号明細書

特許文献１に開示されているＤフロップフロップでは、一方の矩形波に含まれているパルスの立ち上がりのタイミングと、他方の矩形波に含まれているパルスの立ち上がりのタイミングとの時間差が、いずれかの矩形波におけるジッタ量よりも小さい場合、一方の矩形波に含まれているパルスと、他方の矩形波に含まれているパルスとの立ち上がりが一致していなくても、立ち上がりの一致を誤検出してしまうことがある。
したがって、特許文献１に開示されているＤフロップフロップが従来の時間演算装置に適用される場合、従来の時間演算装置では、立ち上がりの一致の誤検出に伴って、２つの矩形波に含まれているパルスの立ち上がりが一致するまでに要する時間の算出精度が劣化してしまうことがあるという課題があった。

本開示は、上記のような課題を解決するためになされたもので、一方の矩形波に含まれているパルスの立ち上がりのタイミングと、他方の矩形波に含まれているパルスの立ち上がりのタイミングとの時間差が、いずれかの矩形波におけるジッタ量よりも小さい状況が生じても、２つの矩形波に含まれているパルスの立ち上がりが一致するまでに要する時間の算出精度の劣化を抑えることができる時間演算装置及び時間演算方法を得ることを目的とする。

本開示に係る時間演算装置は、第１の矩形波と周波数が異なる第２の矩形波の出力が開始されてから、第１の矩形波に含まれているパルスと、第２の矩形波に含まれているパルスとの立ち上がりが一致している可能性がある時点までの期間中、第２の矩形波に含まれているパルスの数を計数する第１の計数部と、第１の矩形波に含まれているパルスと、第２の矩形波に含まれているパルスとの立ち上がりが一致している可能性がある時点から、第１の矩形波に含まれているパルスと、第２の矩形波に含まれているパルスとの立ち上がりが不一致の時点までの期間である一致可能性期間中、第２の矩形波に含まれているパルスの数を計数する第２の計数部と、第１の計数部により計数されたパルスの数と第２の計数部により計数されたパルスの数とを用いて、第２の矩形波の出力が開始されてから、第１の矩形波に含まれているパルスと、第２の矩形波に含まれているパルスとの立ち上がりが一致するまでに要する時間を算出する時間算出部とを備えるものである。

本開示によれば、一方の矩形波に含まれているパルスの立ち上がりのタイミングと、他方の矩形波に含まれているパルスの立ち上がりのタイミングとの時間差が、いずれかの矩形波におけるジッタ量よりも小さい状況が生じても、２つの矩形波に含まれているパルスの立ち上がりが一致するまでに要する時間の算出精度の劣化を抑えることができる。

実施の形態１に係る時間演算装置を示す構成図である。 実施の形態１に係る時間演算装置に含まれている第１の計数部４、第２の計数部８及び時間算出部１２におけるそれぞれのハードウェアを示すハードウェア構成図である。 時間演算装置の一部が、ソフトウェア又はファームウェア等によって実現される場合のコンピュータのハードウェア構成図である。 実施の形態１に係る時間演算装置の一部の処理手順である時間演算方法を示すフローチャートである。 実施の形態１に係る時間演算装置における各種の信号の信号レベルを示す説明図である。 実施の形態２に係る時間演算装置における各種の信号の信号レベルを示す説明図である。

以下、本開示をより詳細に説明するために、本開示を実施するための形態について、添付の図面に従って説明する。

実施の形態１．
図１は、実施の形態１に係る時間演算装置を示す構成図である。
図１に示す時間演算装置は、トリガー信号源１、第１の信号生成器２、第２の信号生成器３、第１の計数部４、第２の計数部８及び時間算出部１２を備えている。しかし、これは一例に過ぎず、トリガー信号源１、第１の信号生成器２及び第２の信号生成器３は、時間演算装置の外部に設けられていてもよい。
図２は、実施の形態１に係る時間演算装置に含まれている第１の計数部４、第２の計数部８及び時間算出部１２におけるそれぞれのハードウェアを示すハードウェア構成図である。

トリガー信号源１は、例えば、直流電源、又は、パルスジェネレータによって実現される。
トリガー信号源１は、トリガー信号を第２の信号生成器３に出力する信号源である。

第１の信号生成器２は、例えば、水晶発振器によって実現される。
第１の信号生成器２は、周波数がｆ１の第１の矩形波を生成し、第１の矩形波を第１の計数部４及び第２の計数部８のそれぞれに出力する。第１の矩形波は、正尺と呼ばれることがある。

第２の信号生成器３は、例えば、水晶発振器によって実現される。
第２の信号生成器３は、トリガー信号源１からトリガー信号を受けると、例えば、初期位相が０°で、周波数がｆ２の第２の矩形波の生成を開始する。第２の矩形波は、副尺と呼ばれることがある。周波数ｆ１≠周波数ｆ２であり、後述する図５では、ｆ１＞ｆ２の例を示している。ただし、これは一例に過ぎず、ｆ１＜ｆ２であってもよい。
第２の信号生成器３は、生成した第２の矩形波を第１の計数部４及び第２の計数部８のそれぞれに出力する。
図１に示す時間演算装置では、第２の信号生成器３が、初期位相が０°で、周波数がｆ２の第２の矩形波の生成を開始している。しかし、これは一例に過ぎず、第２の信号生成器３において、初期位相Ｘ°が既値であれば、第２の信号生成器３が、初期位相がＸ°で、周波数がｆ２の第２の矩形波の生成を開始するようにしてもよい。Ｘは、０よりも大きく、３６０°よりも小さい値である。

第１の計数部４は、例えば、図２に示す第１の計数回路２１によって実現される。
第１の計数部４は、不一致期間検出回路５、第１の論理回路６及び第１のカウンタ７を備えている。
第１の計数部４は、第２の信号生成器３から第２の矩形波の出力が開始されてから、第１の信号生成器２から出力された第１の矩形波に含まれているパルスと、第２の信号生成器３から出力された第２の矩形波に含まれているパルスとの立ち上がりが一致している可能性がある時点までの期間である不一致期間を検出する。
第１の計数部４は、検出した不一致期間中、第２の信号生成器３から出力された第２の矩形波に含まれているパルスの数Ｎ１を計数する。
第１の計数部４は、計数したパルスの数Ｎ１を時間算出部１２に出力する。

不一致期間検出回路５は、例えば、フリップフロップによって実現される。
不一致期間検出回路５は、第２の信号生成器３から第２の矩形波の出力が開始されてから、第１の信号生成器２から出力された第１の矩形波に含まれているパルスと、第２の信号生成器３から出力された第２の矩形波に含まれているパルスとの立ち上がりが一致している可能性がある時点までの期間である不一致期間を検出する。
不一致期間検出回路５は、第１の矩形波に含まれているパルスが立ち上がるタイミングと、第２の矩形波に含まれているパルスが立ち上がるタイミングとの時間差が閾値Ｔｈ以内であれば、立ち上がりが一致している可能性があると判断する。
閾値Ｔｈは、不一致期間検出回路５の内部メモリに格納されていてもよいし、不一致期間検出回路５の外部から与えられるものであってもよい。閾値Ｔｈは、例えば、想定される第１の矩形波におけるジッタ量及び想定される第２の矩形波におけるジッタ量のそれぞれよりも小さい値である。したがって、第１の矩形波に含まれているパルスと、第２の矩形波に含まれているパルスとの立ち上がりが一致していなくても、不一致期間検出回路５は、第１の矩形波におけるジッタ、又は、第２の矩形波におけるジッタの影響によって、第１の矩形波に含まれているパルスと、第２の矩形波に含まれているパルスとの立ち上がりが一致していると判断することがある。

第１の論理回路６は、例えば、ＡＮＤ回路によって実現される。
第１の論理回路６は、不一致期間検出回路５により検出された不一致期間中、第２の信号生成器３から出力された第２の矩形波を第１のカウンタ７側に通過させる。
第１のカウンタ７は、例えば、パルスカウンタによって実現される。
第１のカウンタ７は、第１の論理回路６を通過してきた第２の矩形波に含まれているパルスの数Ｎ１を計数し、計数したパルスの数Ｎ１を時間算出部１２に出力する。

第２の計数部８は、例えば、図２に示す第２の計数回路２２によって実現される。
第２の計数部８は、一致期間検出回路９、第２の論理回路１０及び第２のカウンタ１１を備えている。
第２の計数部８は、第１の信号生成器２から出力された第１の矩形波に含まれているパルスと、第２の信号生成器３から出力された第２の矩形波に含まれているパルスとの立ち上がりが一致している可能性がある時点から、第１の矩形波に含まれているパルスと、第２の矩形波に含まれているパルスとの立ち上がりが不一致の時点までの期間である一致可能性期間を検出する。
第２の計数部８は、一致可能性期間中、第２の信号生成器３から出力された第２の矩形波に含まれているパルスの数Ｎ２を計数する。
第２の計数部８は、計数したパルスの数Ｎ２を時間算出部１２に出力する。

一致期間検出回路９は、例えば、フリップフロップによって実現される。
一致期間検出回路９は、第１の信号生成器２から出力された第１の矩形波に含まれているパルスと、第２の信号生成器３から出力された第２の矩形波に含まれているパルスとの立ち上がりが一致している可能性がある時点から、第１の矩形波に含まれているパルスと、第２の矩形波に含まれているパルスとの立ち上がりが不一致の時点までの期間である一致可能性期間を検出する。
一致期間検出回路９は、第１の矩形波に含まれているパルスが立ち上がるタイミングと、第２の矩形波に含まれているパルスが立ち上がるタイミングとの時間差が閾値Ｔｈ以内であれば、立ち上がりが一致している可能性があると判断する。
一致期間検出回路９は、第１の矩形波に含まれているパルスが立ち上がるタイミングと、第２の矩形波に含まれているパルスが立ち上がるタイミングとの時間差が閾値Ｔｈよりも大きければ、立ち上がりが不一致であると判断する。

閾値Ｔｈは、一致期間検出回路９の内部メモリに格納されていてもよいし、一致期間検出回路９の外部から与えられるものであってもよい。閾値Ｔｈは、例えば、想定される第１の矩形波におけるジッタ量及び想定される第２の矩形波におけるジッタ量のそれぞれよりも小さい値である。したがって、第１の矩形波に含まれているパルスと、第２の矩形波に含まれているパルスとの立ち上がりが一致していなくても、第１の矩形波におけるジッタ、又は、第２の矩形波におけるジッタの影響によって、一致期間検出回路９は、第１の矩形波に含まれているパルスと、第２の矩形波に含まれているパルスとの立ち上がりが一致していると判断することがある。
図１に示す時間演算装置では、不一致期間検出回路５の内部メモリに格納される閾値Ｔｈと、一致期間検出回路９の内部メモリに格納される閾値Ｔｈとが同じ閾値であることを想定している。しかし、これは一例に過ぎず、不一致期間検出回路５の内部メモリに格納される閾値Ｔｈと、一致期間検出回路９の内部メモリに格納される閾値Ｔｈとが異なる閾値であってもよい。

第２の論理回路１０は、例えば、ＡＮＤ回路によって実現される。
第２の論理回路１０は、一致期間検出回路９により検出された一致可能性期間中、第２の信号生成器３から出力された第２の矩形波を第２のカウンタ１１側に通過させる。
第２のカウンタ１１は、例えば、パルスカウンタによって実現される。
第２のカウンタ１１は、第２の論理回路１０を通過してきた第２の矩形波に含まれているパルスの数Ｎ２を計数し、計数したパルスの数Ｎ２を時間算出部１２に出力する。

時間算出部１２は、例えば、図２に示す時間算出回路２３によって実現される。
時間算出部１２は、第１の計数部４により計数されたパルスの数Ｎ１と第２の計数部８により計数されたパルスの数Ｎ２とを用いて、第２の信号生成器３から第２の矩形波の出力が開始されてから、第１の矩形波に含まれているパルスと、第２の矩形波に含まれているパルスとの立ち上がりが一致するまでに要する時間ｔを算出する。

即ち、時間算出部１２は、第２の計数部８により計数されたパルスの数Ｎ２から、一致可能性期間中、第２の矩形波に含まれているパルスの中で、第１の矩形波に含まれているパルスの立ち上がりと立ち上がりが一致しているパルスの出力順を算出する。
そして、時間算出部１２は、パルスの出力順から１を減算した値と、第１の計数部４により計数されたパルスの数Ｎ１と、第２の矩形波の周期Ｔ２＝１／ｆ２とを用いて、第２の信号生成器３から第２の矩形波の出力が開始されてから、第１の矩形波の立ち上がりと第２の矩形波の立ち上がりとが一致するまでに要する時間ｔを算出する。第２の矩形波の周期Ｔ２は、時間算出部１２の内部メモリに格納されていてもよいし、時間算出部１２の外部から与えられるものであってもよい。
図１に示す時間演算装置において、立ち上がりの一致は、厳密に一致するものに限るものではなく、実用上問題のない範囲で立ち上がりがずれているものも含まれる。実用上問題のない範囲での立ち上がりのずれとしては、例えば、不一致期間検出回路５の内部メモリ及び一致期間検出回路９の内部メモリのそれぞれに格納されている閾値Ｔｈ以下のずれである。

図１では、時間演算装置の一部の構成要素である第１の計数部４、第２の計数部８及び時間算出部１２のそれぞれが、図２に示すような専用のハードウェアによって実現されるものを想定している。即ち、時間演算装置が、第１の計数回路２１、第２の計数回路２２及び時間算出回路２３によって実現されるものを想定している。
第１の計数回路２１、第２の計数回路２２及び時間算出回路２３のそれぞれは、例えば、単一回路、複合回路、プログラム化したプロセッサ、並列プログラム化したプロセッサ、ＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）、ＦＰＧＡ（Ｆｉｅｌｄ－Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）、又は、これらを組み合わせたものが該当する。

時間演算装置の一部の構成要素は、専用のハードウェアによって実現されるものに限るものではなく、時間演算装置の一部が、ソフトウェア、ファームウェア、又は、ソフトウェアとファームウェアとの組み合わせによって実現されるものであってもよい。
ソフトウェア又はファームウェアは、プログラムとして、コンピュータのメモリに格納される。コンピュータは、プログラムを実行するハードウェアを意味し、例えば、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）、中央処理装置、処理装置、演算装置、マイクロプロセッサ、マイクロコンピュータ、プロセッサ、あるいは、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）が該当する。

図３は、時間演算装置の一部が、ソフトウェア又はファームウェア等によって実現される場合のコンピュータのハードウェア構成図である。
時間演算装置の一部が、ソフトウェア又はファームウェア等によって実現される場合、第１の計数部４、第２の計数部８及び時間算出部１２におけるそれぞれの処理手順をコンピュータに実行させるためのプログラムがメモリ３１に格納される。そして、コンピュータのプロセッサ３２がメモリ３１に格納されているプログラムを実行する。

次に、図１に示す時間演算装置の動作について説明する。
図４は、実施の形態１に係る時間演算装置の一部の処理手順である時間演算方法を示すフローチャートである。
図５は、実施の形態１に係る時間演算装置における各種の信号の信号レベルを示す説明図である。
図５において、信号の黒塗りは、信号レベルがＨ（Ｈｉｇｈ）レベルであることを示し、黒塗り以外は、信号レベルがＬ（Ｌｏｗ）レベルであることを示している。

第１の信号生成器２は、図５に示すような第１の矩形波を生成する。
第１の信号生成器２は、第１の矩形波を第１の計数部４の不一致期間検出回路５に出力し、第１の矩形波を第２の計数部８の一致期間検出回路９に出力する。

トリガー信号源１は、図５に示すように、第１の信号生成器２から第１の矩形波の出力が開始されたのち、トリガー信号を第２の信号生成器３に出力する。
第２の信号生成器３は、トリガー信号源１からトリガー信号を受けると、図５に示すような第２の矩形波の生成を開始する。
第２の矩形波の生成が開始された当初では、図５に示すように、第１の矩形波に含まれているパルスと、第２の矩形波に含まれているパルスとの立ち上がりが一致していない。
第２の信号生成器３は、第２の矩形波を不一致期間検出回路５及び第１の論理回路６のそれぞれに出力する。
また、第２の信号生成器３は、第２の矩形波を一致期間検出回路９及び第２の論理回路１０のそれぞれに出力する。

不一致期間検出回路５は、第１の信号生成器２から出力された第１の矩形波を取得し、第２の信号生成器３から出力された第２の矩形波を取得する。
不一致期間検出回路５は、第２の信号生成器３から第２の矩形波の出力が開始されてから、取得した第１の矩形波に含まれているパルスと、取得した第２の矩形波に含まれているパルスとの立ち上がりが一致している可能性がある時点までの期間である不一致期間を検出する（図４のステップＳＴ１）。

即ち、不一致期間検出回路５は、第２の信号生成器３から第２の矩形波の出力が開始されると、図５に示すように、第１の論理回路６に対して、Ｈレベルの信号の出力を開始する。
不一致期間検出回路５は、Ｈレベルの信号の出力を開始したのち、第１の矩形波に含まれているいずれかのパルスと、第２の矩形波に含まれているいずれかのパルスとを取得する毎に、取得した２つのパルスにおける立ち上がりタイミングの時間差を算出する。
不一致期間検出回路５は、算出した時間差が閾値Ｔｈ以内であるか否かを判定し、時間差が閾値Ｔｈ以内であれば、取得した２つのパルスにおける立ち上がりタイミングが一致している可能性があると判断する。時間差が０であれば、不一致期間検出回路５は、２つのパルスにおけるそれぞれの立ち上がりタイミングが、立ち上がりが一致している可能性がある時点であると判断する。時間差が０でなければ、不一致期間検出回路５は、２つのパルスにおける立ち上がりタイミングのうち、例えば、早い方のタイミングが、立ち上がりが一致している可能性がある時点であると判断する。
不一致期間検出回路５は、立ち上がりが一致している可能性がある時点になると、図５に示すように、第１の論理回路６に対して、Ｌレベルの信号の出力を開始する。

第１の論理回路６は、第２の信号生成器３から出力された第２の矩形波を取得し、不一致期間検出回路５の出力信号を取得する。
第１の論理回路６は、図５に示すように、不一致期間検出回路５からＨレベルの信号が出力されている期間中、第２の信号生成器３から出力された第２の矩形波を第１のカウンタ７側に通過させる（図４のステップＳＴ２）。
図５の例では、第２の矩形波に含まれている５個以上のパルスが、第１の論理回路６を通過している。
第１のカウンタ７は、第１の論理回路６を通過してきた第２の矩形波に含まれているパルスの数Ｎ１を計数し、計数したパルスの数Ｎ１を時間算出部１２に出力する。

一致期間検出回路９は、第１の信号生成器２から出力された第１の矩形波を取得し、第２の信号生成器３から出力された第２の矩形波を取得する。
一致期間検出回路９は、取得した第１の矩形波に含まれているパルスと、取得した第２の矩形波に含まれているパルスとの立ち上がりが一致している可能性がある時点から、第１の矩形波に含まれているパルスと、第２の矩形波に含まれているパルスとの立ち上がりが不一致の時点までの期間である一致可能性期間を検出する（図４のステップＳＴ３）。

即ち、一致期間検出回路９は、第１の矩形波に含まれているいずれかのパルスと、第２の矩形波に含まれているいずれかのパルスとを取得する毎に、取得した２つのパルスにおける立ち上がりタイミングの時間差を算出する。
一致期間検出回路９は、算出した時間差が閾値Ｔｈ以内であるか否かを判定し、時間差が閾値Ｔｈ以内であれば、取得した２つのパルスにおける立ち上がりが一致している可能性があると判断する。時間差が０であれば、一致期間検出回路９は、２つのパルスにおけるそれぞれの立ち上がりタイミングが、立ち上がりが一致している可能性がある時点であると判断する。時間差が０でなければ、一致期間検出回路９は、２つのパルスにおける立ち上がりタイミングのうち、例えば、早い方のタイミングが、立ち上がりが一致している可能性がある時点であると判断する。
一致期間検出回路９は、時間差が閾値Ｔｈよりも大きければ、取得した２つのパルスにおける立ち上がりタイミングが一致していないと判断する。

第２の信号生成器３から第２の矩形波が出力された当初では、図５に示すように、第１の矩形波に含まれているパルスと、第２の矩形波に含まれているパルスとの立ち上がりが一致していないため、一致期間検出回路９は、Ｌレベルの信号を第２の論理回路１０に出力する。
一致期間検出回路９は、Ｌレベルの信号の出力を開始したのち、第１の矩形波に含まれているパルスと、第２の矩形波に含まれているパルスとの立ち上がりが一致している可能性がある時点を検出すると、図５に示すように、第２の論理回路１０に対して、Ｈレベルの信号の出力を開始する。
一致期間検出回路９は、Ｈレベルの信号の出力を開始したのち、第１の矩形波に含まれているパルスと、第２の矩形波に含まれているパルスとの立ち上がりが一致していない時点を検出すると、図５に示すように、Ｌレベルの信号を第２の論理回路１０に出力する。

第２の論理回路１０は、第２の信号生成器３から出力された第２の矩形波を取得し、一致期間検出回路９の出力信号を取得する。
第２の論理回路１０は、図５に示すように、一致期間検出回路９からＨレベルの信号が出力されている一致可能性期間中、第２の信号生成器３から出力された第２の矩形波を第２のカウンタ１１側に通過させる（図４のステップＳＴ４）。
図５の例では、第２の矩形波に含まれている３個のパルスが、第２の論理回路１０を通過している。
第２のカウンタ１１は、第２の論理回路１０を通過してきた第２の矩形波に含まれているパルスの数Ｎ２を計数し、計数したパルスの数Ｎ２を時間算出部１２に出力する。図５の例では、Ｎ２＝３である。
なお、第１の矩形波におけるジッタ量及び第２の矩形波におけるジッタ量のそれぞれが閾値Ｔｈと比べて十分に小さい場合、第２の矩形波に含まれているパルスのうち、第１の矩形波に含まれているパルスの立ち上がりと立ち上がりが一致しているパルスのみが、第２の論理回路１０を通過することが想定される。この場合、パルスの数Ｎ２は、“１”になることが想定される。

時間算出部１２は、第１の計数部４から出力されたパルスの数Ｎ１と、第２の計数部８から出力されたパルスの数Ｎ２とを取得する。
時間算出部１２は、以下の式（１）に示すように、第２の計数部８により計数されたパルスの数Ｎ２から、一致可能性期間中、第２の矩形波に含まれているパルスの中で、第１の矩形波に含まれているパルスの立ち上がりと立ち上がりが一致しているパルスの出力順を算出する（図４のステップＳＴ５）。

図５の例では、第２の矩形波に含まれているパルスの数Ｎ２が“３”であるため、時間算出部１２によって、実際に立ち上がりが一致しているパルスの出力順Ｍとして“２”が算出される。

時間算出部１２は、以下の式（２）に示すように、補正値Ｈとして、パルスの出力順Ｍから１を減算した値を算出する（図４のステップＳＴ６）。
Ｈ＝Ｍ－１ （２）
時間算出部１２は、以下の式（３）に示すように、補正値Ｈと、第１の計数部４により計数されたパルスの数Ｎ１と、第２の矩形波の周期Ｔ２＝１／ｆ２とを用いて、第２の信号生成器３から第２の矩形波の出力が開始されてから、第１の矩形波の立ち上がりと第２の矩形波の立ち上がりとが一致するまでに要する時間ｔを算出する（図４のステップＳＴ７）。
ｔ＝（Ｎ１＋Ｈ）×Ｔ２ （３）
式（３）は、第２の矩形波の初期位相が０°であるときの時間ｔを示している。第２の矩形波の初期位相がＸ°であれば、時間ｔは、以下の式（３’）、又は、式（３”）のように表される。
ｔ＝（（Ｎ１＋Ｈ）×Ｔ２）－（Ｔ２×（Ｘ°／３６０°）） （３’）
ｔ＝（（Ｎ１－１＋Ｈ）×Ｔ２）＋（Ｔ２×（３６０－Ｘ°／３６０°）） （３”）

図１に示す時間演算装置では、時間算出部１２が、第２の計数部８により計数されたパルスの数Ｎ２から、パルスの出力順Ｍを算出し、補正値Ｈとして、パルスの出力順Ｍから１を減算した値を算出している。しかし、これは一例に過ぎず、時間算出部１２が、以下の式（４）に示すように、第２の計数部８により計数されたパルスの数Ｎ２から、補正値Ｈを算出するようにしてもよい。

以上の実施の形態１では、第１の矩形波と周波数が異なる第２の矩形波の出力が開始されてから、第１の矩形波に含まれているパルスと、第２の矩形波に含まれているパルスとの立ち上がりが一致している可能性がある時点までの期間中、第２の矩形波に含まれているパルスの数を計数する第１の計数部４と、第１の矩形波に含まれているパルスと、第２の矩形波に含まれているパルスとの立ち上がりが一致している可能性がある時点から、第１の矩形波に含まれているパルスと、第２の矩形波に含まれているパルスとの立ち上がりが不一致の時点までの期間である一致可能性期間中、第２の矩形波に含まれているパルスの数を計数する第２の計数部８とを備えるように、時間演算装置を構成した。また、時間演算装置は、第１の計数部４により計数されたパルスの数と第２の計数部８により計数されたパルスの数とを用いて、第２の矩形波の出力が開始されてから、第１の矩形波に含まれているパルスと、第２の矩形波に含まれているパルスとの立ち上がりが一致するまでに要する時間を算出する時間算出部１２を備えている。したがって、時間演算装置は、第１の矩形波に含まれているパルスの立ち上がりのタイミングと、第２の矩形波に含まれているパルスの立ち上がりのタイミングとの時間差が、いずれかの矩形波におけるジッタ量よりも小さい状況が生じても、第１の矩形波に含まれているパルスと、第２の矩形波に含まれているパルスとの立ち上がりが一致するまでに要する時間の算出精度の劣化を抑えることができる。

図５では、第２の計数部８により計数されるパルスの数Ｎ２が“３”であり、一致可能性期間中、第２の信号生成器３から出力された第２の矩形波に含まれているパルスのうち、２番目のパルスの立ち上がりが、第１の矩形波に含まれているパルスの立ち上がりと一致している例を示している。しかし、実際には、１番目のパルスの立ち上がり、又は、３番目のパルスの立ち上がりが、第１の矩形波に含まれているパルスの立ち上がりと一致している可能性がある。
１番目のパルスの立ち上がり、又は、３番目のパルスの立ち上がりが、第１の矩形波に含まれているパルスの立ち上がりと一致している場合、式（５）によって、時間算出部１２により算出される時間ｔに誤差が含まれる。
しかし、１番目のパルスの立ち上がり、又は、３番目のパルスの立ち上がりが、第１の矩形波に含まれているパルスの立ち上がりと一致する確率は、２番目のパルスの立ち上がりが、第１の矩形波に含まれているパルスの立ち上がりと一致する確率よりもかなり低い。このため、時間算出部１２により算出される時間ｔに誤差が含まれる確率は、極めて低い。よって、実施の形態１に係る時間演算装置は、特許文献１に開示されているＤフロップフロップを用いて、立ち上がりの一致を検出する時間演算装置よりも、時間ｔの算出精度の劣化を抑えることができる。
なお、トリガー信号源１が、トリガー信号を第２の信号生成器３に繰り返し出力することによって、時間算出部１２が、時間ｔを複数回算出し、複数回算出した時間ｔを平均化すれば、時間ｔの算出精度の劣化を更に抑えることができる。

実施の形態２．
図１に示す時間演算装置では、第２の計数部８により計数されるパルスの数Ｎ２が奇数である例を示している。しかし、これは一例に過ぎず、第２の計数部８により計数されるパルスの数Ｎ２が偶数であってもよい。第２の計数部８により計数されるパルスの数Ｎ２が偶数である場合、時間算出部１２により算出される時間ｔは、第２の矩形波の出力が開始されてから、第１の矩形波に含まれているパルスと、第２の矩形波に含まれているパルスとの立ち下がりが一致するまでに要する時間となる。
例えば、図６に示すように、第２の計数部８により計数されるパルスの数Ｎ２が“４”であれば、補正値Ｈが“１．５”になる。このため、一致可能性期間中、第２の信号生成器３から出力された第２の矩形波に含まれているパルスのうち、２番目のパルスの立ち下がりが、第１の矩形波に含まれているパルスの立ち下がりと一致していることになる。
図６は、実施の形態２に係る時間演算装置における各種の信号の信号レベルを示す説明図である。
実施の形態２に係る時間演算装置の構成は、実施の形態１に係る時間演算装置の構成と同様であり、実施の形態２に係る時間演算装置を示す構成図は、図１である。

実施の形態１に係る時間演算装置では、第２の計数部８により計数されるパルスの数Ｎ２が“３”である例を示している。第２の計数部８により計数されるパルスの数Ｎ２が奇数であればよく、第２の計数部８により計数されるパルスの数Ｎ２が、“１”、“５”、又は、“７”等であってもよい。
実施の形態２に係る時間演算装置では、第２の計数部８により計数されるパルスの数Ｎ２が“４”である例を示している。第２の計数部８により計数されるパルスの数Ｎ２が偶数であればよく、第２の計数部８により計数されるパルスの数Ｎ２が、“２”、又は、“６”等であってもよい。

なお、本開示は、各実施の形態の自由な組み合わせ、あるいは各実施の形態の任意の構成要素の変形、もしくは各実施の形態において任意の構成要素の省略が可能である。

本開示は、時間演算装置及び時間演算方法に適している。

１ トリガー信号源、２ 第１の信号生成器、３ 第２の信号生成器、４ 第１の計数部、５ 不一致期間検出回路、６ 第１の論理回路、７ 第１のカウンタ、８ 第２の計数部、９ 一致期間検出回路、１０ 第２の論理回路、１１ 第２のカウンタ、１２ 時間算出部、２１ 第１の計数回路、２２ 第２の計数回路、２３ 時間算出回路、３１ メモリ、３２ プロセッサ。

Claims (9)

1. 第１の矩形波と周波数が異なる第２の矩形波の出力が開始されてから、前記第１の矩形波に含まれているパルスと、前記第２の矩形波に含まれているパルスとの立ち上がりが一致している可能性がある時点までの期間中、前記第２の矩形波に含まれているパルスの数を計数する第１の計数部と、
   前記第１の矩形波に含まれているパルスと、前記第２の矩形波に含まれているパルスとの立ち上がりが一致している可能性がある時点から、前記第１の矩形波に含まれているパルスと、前記第２の矩形波に含まれているパルスとの立ち上がりが不一致の時点までの期間である一致可能性期間中、前記第２の矩形波に含まれているパルスの数を計数する第２の計数部と、
   前記第１の計数部により計数されたパルスの数と前記第２の計数部により計数されたパルスの数とを用いて、前記第２の矩形波の出力が開始されてから、前記第１の矩形波に含まれているパルスと、前記第２の矩形波に含まれているパルスとの立ち上がりが一致するまでに要する時間を算出する時間算出部と
   を備えた時間演算装置。
2. 前記時間算出部は、前記第２の計数部により計数されたパルスの数が奇数であれば、前記第２の矩形波の出力が開始されてから、前記第１の矩形波に含まれているパルスと、前記第２の矩形波に含まれているパルスとの立ち上がりが一致するまでに要する時間を算出し、前記第２の計数部により計数されたパルスの数が偶数であれば、前記第２の矩形波の出力が開始されてから、前記第１の矩形波に含まれているパルスと、前記第２の矩形波に含まれているパルスとの立ち下がりが一致するまでに要する時間を算出することを特徴とする請求項１記載の時間演算装置。
3. 前記時間算出部は、
   前記第２の計数部により計数されたパルスの数から、前記一致可能性期間中、前記第２の矩形波に含まれているパルスの中で、前記第１の矩形波に含まれているパルスの立ち上がりと立ち上がりが一致しているパルスの出力順を算出し、前記出力順から１を減算した値と、前記第１の計数部により計数されたパルスの数と、前記第２の矩形波の周期とを用いて、前記第２の矩形波の出力が開始されてから、前記第１の矩形波に含まれているパルスと、前記第２の矩形波に含まれているパルスとの立ち上がりが一致するまでに要する時間を算出することを特徴とする請求項１記載の時間演算装置。
4. 前記時間算出部は、
   前記第２の計数部により計数されたパルスの数から、前記一致可能性期間中、前記第２の矩形波に含まれているパルスの中で、前記第１の矩形波に含まれているパルスの立ち上がりと立ち上がりが一致しているパルスの出力順から１を減算した値を補正値として算出し、前記補正値と、前記第１の計数部により計数されたパルスの数と、前記第２の矩形波の周期とを用いて、前記第２の矩形波の出力が開始されてから、前記第１の矩形波に含まれているパルスと、前記第２の矩形波に含まれているパルスとの立ち上がりが一致するまでに要する時間を算出することを特徴とする請求項１記載の時間演算装置。
5. トリガー信号を出力するトリガー信号源と、
   前記第１の矩形波を出力する第１の信号生成器と、
   前記トリガー信号源からトリガー信号が出力されると、前記第２の矩形波を出力する第２の信号生成器と
   を備えたことを特徴とする請求項１記載の時間演算装置。
6. 前記第１の計数部は、
   前記第２の信号生成器から第２の矩形波の出力が開始されてから、前記第１の信号生成器から出力された第１の矩形波に含まれているパルスと、前記第２の信号生成器から出力された第２の矩形波に含まれているパルスとの立ち上がりが一致している可能性がある時点までの期間を検出する不一致期間検出回路と、
   前記不一致期間検出回路により検出された期間中、前記第２の信号生成器から出力された第２の矩形波を通過させる第１の論理回路と、
   前記第１の論理回路を通過してきた第２の矩形波に含まれているパルスの数を計数する第１のカウンタとを備え、
   前記第２の計数部は、
   前記第１の信号生成器から出力された第１の矩形波に含まれているパルスと、前記第２の信号生成器から出力された第２の矩形波に含まれているパルスとの立ち上がりが一致している可能性がある時点から、前記第１の矩形波に含まれているパルスと、前記第２の矩形波に含まれているパルスとの立ち上がりの不一致が認められる時点までの期間である一致可能性期間を検出する一致期間検出回路と、
   前記一致期間検出回路により検出された一致可能性期間中、前記第２の信号生成器から出力された第２の矩形波を通過させる第２の論理回路と、
   前記第２の論理回路を通過してきた第２の矩形波に含まれているパルスの数を計数する第２のカウンタとを備えていることを特徴とする請求項５記載の時間演算装置。
7. 前記時間算出部は、
   前記第２のカウンタにより計数されたパルスの数から、前記第２の論理回路を通過してきた第２の矩形波に含まれているパルスの中で、前記第１の矩形波に含まれているパルスの立ち上がりと立ち上がりが一致しているパルスの出力順を算出し、前記出力順から１を減算した値と、前記第１のカウンタにより計数されたパルスの数と、前記第２の矩形波の周期とを用いて、前記一致するまでに要する時間を算出することを特徴とする請求項６記載の時間演算装置。
8. 前記時間算出部は、
   前記第２のカウンタにより計数されたパルスの数から、前記第２の論理回路を通過してきた第２の矩形波に含まれているパルスの中で、前記第１の矩形波に含まれているパルスの立ち上がりと立ち上がりが一致しているパルスの出力順から１を減算した値を補正値として算出し、前記補正値と、前記第１のカウンタにより計数されたパルスの数と、前記第２の矩形波の周期とを用いて、前記一致するまでに要する時間を算出することを特徴とする請求項６記載の時間演算装置。
9. 第１の計数部が、第１の矩形波と周波数が異なる第２の矩形波の出力が開始されてから、前記第１の矩形波に含まれているパルスと、前記第２の矩形波に含まれているパルスとの立ち上がりが一致している可能性がある時点までの期間中、前記第２の矩形波に含まれているパルスの数を計数し、
   第２の計数部が、前記第１の矩形波に含まれているパルスと、前記第２の矩形波に含まれているパルスとの立ち上がりが一致している可能性がある時点から、前記第１の矩形波に含まれているパルスと、前記第２の矩形波に含まれているパルスとの立ち上がりが不一致の時点までの期間である一致可能性期間中、前記第２の矩形波に含まれているパルスの数を計数し、
   時間算出部が、前記第１の計数部により計数されたパルスの数と前記第２の計数部により計数されたパルスの数とを用いて、前記第２の矩形波の出力が開始されてから、前記第１の矩形波に含まれているパルスと、前記第２の矩形波に含まれているパルスとの立ち上がりが一致するまでに要する時間を算出する
   時間演算方法。

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