JP7166389B2 - ニューラルネットワークにおけるビット直列計算についてのシステム及び集積回路 - Google Patents
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- ニューラルネットワークにおけるビット直列計算についてのシステムであって、
ニューラルネットワークにおいてビット直列計算を実行する1つ以上のビット直列タイルであって、各々のビット直列タイルは、2つ以上のウインドウを並列に処理し、各々のビット直列タイルは、2つ以上のウインドウにおける入力ニューロン及び2つ以上のフィルタにおけるシナプスを受信し、出力ニューロンを生成する、1つ以上のビット直列タイルと、
ニューロンを記憶し、ディスパッチャ及び換算器を介して前記1つ以上のビット直列タイルと通信する活性化メモリと
を備え、
前記ディスパッチャは、前記活性化メモリからニューロンを読み込み、各々のビット直列タイルのための2つ以上のウインドウレーンを介して前記1つ以上のビット直列タイルに前記ニューロンを通信し、
前記ディスパッチャは、シナプスバッファからシナプスを読み込み、各々のビット直列タイルのための2つ以上のフィルタレーンを介して前記1つ以上のビット直列タイルに前記シナプスを通信し、
前記換算器は、前記1つ以上のビット直列タイルから前記出力ニューロンを受信し、前記活性化メモリに前記出力ニューロンを通信し、
前記ニューロンまたは前記シナプスのうちいずれか一方は、前記1つ以上のビット直列タイルとビットで直列に通信し、かつ前記ニューロンまたは前記シナプスのうちもう片方は、前記1つ以上のビット直列タイルとビットで並行に通信する、
システム。 - 前記ディスパッチャは、1つ以上のブリックにおいて前記ニューロンを収集するためのシャッフラおよび直列ビットストリームに前記ブリックを変換するための転移器を含み、かつ前記ディスパッチャは、前記1つ以上のブリックを1つ以上のグループに収集する、請求項1に記載のシステム。
- 前記活性化メモリは、前記1つ以上のビット直列タイルに専用のメモリである、請求項1に記載のシステム。
- 各々のウインドウレーンは、1つ以上のビットの直列ニューロンレーンである、請求項1に記載のシステム。
- 前記ビット直列タイルの各々は更に、前記ディスパッチャからの入力ニューロンを保持する入力ニューロンバッファ、および前記換算器への通信を保留している出力ニューロンを保持するニューロン出力バッファを含む、請求項1に記載のシステム。
- 各々のフィルタレーンは、1つ以上のシナプスレーンを含む、請求項5に記載のシステム。
- 前記シナプスバッファおよび前記入力ニューロンバッファは、1つ以上の直列内積サブユニットの2次元アレイと通信する、請求項6に記載のシステム。
- 前記1つ以上の直列内積サブユニットの各々は、1つの出力ニューロンを産出する、請求項7に記載のシステム。
- 前記シナプスバッファの前記フィルタレーンは、相互接続を介して対応する前記直列内積サブユニットと通信する、請求項8に記載のシステム。
- 前記入力ニューロンバッファのウインドウレーンは、相互接続を介して対応する前記直列内積サブユニットと通信する、請求項9に記載のシステム。
- 前記直列内積サブユニットに1つ以上のシナプスグループを提供するシナプスレジスタを更に備える、請求項8に記載のシステム。
- 各々の直列内積サブユニットは、複数の入力加算器ツリーを含む、請求項8に記載のシステム。
- 各々の直列内積サブユニットは更に、1つ以上の否定ブロックを含む、請求項12に記載のシステム。
- 各々の直列内積サブユニットは更に、比較器を含む、請求項12に記載のシステム。
- 前記ディスパッチャは、1つ以上のブリックにおいて前記ニューロンを収集するシャッフラと、前記ブリックを直列ビットストリームに変換する転移器を備え、かつ前記シャッフラは、1つ以上のマルチプレクサを含む、請求項1に記載のシステム。
- 前記シナプスは、ビット並行インタフェースを介して通信する、請求項1に記載のシステム。
- ニューラルネットワークにおけるビット直列計算についてのシステムであって、
ニューラルネットワークにおいてビット直列計算を実行する1つ以上のビット直列タイルであって、前記1つ以上のビット直列タイルは2つ以上のウインドウを並列に処理し、各々のビット直列タイルは、2つ以上のウインドウにおける入力ニューロン及び2つ以上のフィルタにおけるシナプスを受信し、出力ニューロンを通信する、1つ以上のビット直列タイルと、
ニューロンを記憶し、ディスパッチャ及び換算器を介して前記1つ以上のビット直列タイルと通信する活性化メモリと
を備え、
前記ディスパッチャは、前記活性化メモリからニューロンを読み込み、各々のビット直列タイルのための2つ以上のウインドウレーンを介して前記1つ以上のビット直列タイルに前記ニューロンを通信し、
前記ディスパッチャは、メモリからシナプスを読み込み、各々のビット直列タイルのための2つ以上のフィルタレーンを介して前記1つ以上のビット直列タイルに前記シナプスを通信し、
前記換算器は、前記1つ以上のビット直列タイルから前記出力ニューロンを受信し、前記活性化メモリに前記出力ニューロンを通信し、
前記ニューロンおよび前記シナプスは前記1つ以上のビット直列タイルとビットで直列に通信する、
システム。 - 前記ディスパッチャは、前記入力ニューロンの最上位ビット値又は最下位ビット値に基づいて、入力シナプスの精度を換算する、請求項17に記載のシステム。
- 前記ディスパッチャは、前記入力ニューロンの前記最上位ビット値及び前記最下位ビット値に基づいて、前記入力シナプスの精度を換算する、請求項18に記載のシステム。
- ビット直列ニューラルネットワーク加速器を含む集積回路であって、
ニューラルネットワークにおいてビット直列計算を実行する1つ以上のビット直列タイルであって、前記1つ以上のビット直列タイルは、2つ以上のウインドウを並列に処理し、各々のビット直列タイルは、2つ以上のウインドウにおける入力ニューロン及び2つ以上のフィルタにおけるシナプスを受信し、出力ニューロンを生成する、1つ以上のビット直列タイルと、
ニューロンを記憶し、ディスパッチャ及び換算器を介して前記1つ以上のビット直列タイルと通信する活性化メモリと
を備え、
前記ディスパッチャは、前記活性化メモリからニューロンを読み込み、各々のビット直列タイルのための2つ以上のウインドウレーンを介して前記1つ以上のビット直列タイルに前記ニューロンを通信し、
前記ディスパッチャは、メモリからシナプスを読み込み、各々のビット直列タイルのための2つ以上のフィルタレーンを介して前記1つ以上のビット直列タイルに前記シナプスを通信し、
前記換算器は、前記1つ以上のビット直列タイルから前記出力ニューロンを受信し、前記活性化メモリに前記出力ニューロンを通信し、
前記ニューロンまたは前記シナプスのいずれか一方が前記1つ以上のビット直列タイルとビットで直列に通信し、かつ前記ニューロンまたは前記シナプスのうちもう片方は、前記1つ以上のビット直列タイルとビットで並列に通信する、
集積回路。 - ビット直列ニューラルネットワーク加速器を含む集積回路であって、
ニューラルネットワークにおいてビット直列計算を実行する1つ以上のビット直列タイルであって、前記1つ以上のビット直列タイルは、2つ以上のウインドウを並列に処理し、各々のビット直列タイルは、入力ニューロン及びシナプスを受信し、出力ニューロンを通信する、1つ以上のビット直列タイルと、
ニューロンを記憶し、ディスパッチャ及び換算器を介して前記1つ以上のビット直列タイルと通信する活性化メモリと
を備え、
前記ディスパッチャは、前記活性化メモリからニューロンを読み込み、各々のビット直列タイルのための2つ以上のウインドウレーンを介して前記1つ以上のビット直列タイルに前記ニューロンを通信し、
前記ディスパッチャは、メモリからシナプスを読み込み、各々のビット直列のための2つ以上のフィルタレーンを介して前記1つ以上のビット直列タイルに前記シナプスを通信し、
前記換算器は、前記1つ以上のビット直列タイルから前記出力ニューロンを受信し、前記活性化メモリに前記出力ニューロンを通信し、
前記ニューロンおよび前記シナプスは、前記1つ以上のビット直列タイルにビットで直列に通信する、
集積回路。
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