JP7158510B2 - 複合計算装置、方法、人工知能チップ、電子設備、及びプログラム - Google Patents
複合計算装置、方法、人工知能チップ、電子設備、及びプログラム Download PDFInfo
- Publication number
- JP7158510B2 JP7158510B2 JP2021001829A JP2021001829A JP7158510B2 JP 7158510 B2 JP7158510 B2 JP 7158510B2 JP 2021001829 A JP2021001829 A JP 2021001829A JP 2021001829 A JP2021001829 A JP 2021001829A JP 7158510 B2 JP7158510 B2 JP 7158510B2
- Authority
- JP
- Japan
- Prior art keywords
- instruction
- computation
- complex
- calculation
- composite
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 238000013473 artificial intelligence Methods 0.000 title claims description 50
- 238000000034 method Methods 0.000 title description 6
- 238000004364 calculation method Methods 0.000 claims description 103
- 239000002131 composite material Substances 0.000 claims description 43
- 230000005540 biological transmission Effects 0.000 claims description 32
- 150000001875 compounds Chemical class 0.000 claims description 12
- 230000015654 memory Effects 0.000 claims description 9
- 238000010586 diagram Methods 0.000 description 9
- 101100524346 Xenopus laevis req-a gene Proteins 0.000 description 4
- 230000006870 function Effects 0.000 description 4
- 230000004044 response Effects 0.000 description 4
- 101150112732 GNT1 gene Proteins 0.000 description 3
- 101100524347 Xenopus laevis req-b gene Proteins 0.000 description 3
- 238000007667 floating Methods 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 241000699666 Mus <mouse, genus> Species 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 230000003993 interaction Effects 0.000 description 2
- 239000004973 liquid crystal related substance Substances 0.000 description 2
- 241000699670 Mus sp. Species 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 230000000007 visual effect Effects 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/80—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/78—Architectures of general purpose stored program computers comprising a single central processing unit
- G06F15/7807—System on chip, i.e. computer system on a single chip; System in package, i.e. computer system on one or more chips in a single package
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline, look ahead
- G06F9/3877—Concurrent instruction execution, e.g. pipeline, look ahead using a slave processor, e.g. coprocessor
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/3017—Runtime instruction translation, e.g. macros
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/78—Architectures of general purpose stored program computers comprising a single central processing unit
- G06F15/7867—Architectures of general purpose stored program computers comprising a single central processing unit with reconfigurable architecture
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F17/00—Digital computing or data processing equipment or methods, specially adapted for specific functions
- G06F17/10—Complex mathematical operations
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline, look ahead
- G06F9/3836—Instruction issuing, e.g. dynamic instruction scheduling or out of order instruction execution
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06N—COMPUTING ARRANGEMENTS BASED ON SPECIFIC COMPUTATIONAL MODELS
- G06N3/00—Computing arrangements based on biological models
- G06N3/02—Neural networks
- G06N3/06—Physical realisation, i.e. hardware implementation of neural networks, neurons or parts of neurons
- G06N3/063—Physical realisation, i.e. hardware implementation of neural networks, neurons or parts of neurons using electronic means
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
Description
100…AIプロセッサコア
200…複合計算装置
210…入力インタフェース
220…計算コンポーネント
230…出力インタフェース
211…第1マスタノード
212…第1スレーブノード
213…第1アドレス判定モジュール
214…第1送信モジュール
231…第2マスタノード
232…第2スレーブノード
233…第2アドレス判定モジュール
234…第2送信モジュール
601…プロセッサ
602…メモリ
603…入力装置
604…出力装置
Claims (14)
- 入力インタフェースと、複数の計算コンポーネントと、出力インタフェースと、を備え、
前記入力インタフェースは、複数の命令ソースの各々によって送信された、命令ソース識別子と複合計算に用いられるソースオペランドとを含む複合計算命令を複数受信したとき、前記複数の複合計算命令の各々に含まれた計算タイプに基づいて、前記複数の複合計算命令をそれぞれに対応する計算コンポーネントに送信することに用いられ、
前記複数の計算コンポーネントの各々は、前記入力インタフェースに接続され、
前記複数の計算コンポーネントの各々は、受信した複合計算命令からソースオペランドを取得して前記複合計算を行い、前記受信した複合計算命令に含まれた命令ソース識別子と前記複合計算の計算結果とを含む、前記受信した複合計算命令に対応する計算結果命令を生成して、前記出力インタフェースに送信することに用いられ、
前記出力インタフェースは、前記受信した複合計算命令に対応する前記計算結果命令を受信したとき、前記計算結果命令に含まれた命令ソース識別子に基づいて、前記計算結果命令に含まれた前記計算結果を、前記受信した複合計算命令の送信元に該当する命令ソースに送信することに用いられ、
前記入力インタフェース及び前記出力インタフェースのいずれもクロスバースイッチアレイ型アーキテクチャである、
複合計算装置。 - 前記入力インタフェースは、複数の第1マスタノードと複数の第1スレーブノードとを含み、
各前記第1スレーブノードは、各第1マスタノードに接続され、各前記第1スレーブノードは、各前記計算コンポーネントと1対1に対応して接続され、
前記第1マスタノードは、複合計算命令を取得し、取得した複合計算命令における計算タイプに基づいて、取得した複合計算命令を対応する第1スレーブノードに送信し、
前記第1スレーブノードは、受信した複合計算命令を、接続された計算コンポーネントに送信することに用いられる、
請求項1に記載の複合計算装置。 - 前記入力インタフェースは、各前記第1マスタノードと1対1に対応して接続された複数の第1アドレス判定モジュールと、各前記第1スレーブノードと1対1に対応して接続
された複数の第1送信モジュールと、をさらに含み、
各前記第1送信モジュールは、各前記第1アドレス判定モジュールに接続され、
前記第1アドレス判定モジュールは、接続された第1マスタノードから、対応する複合計算命令を受信し、受信した複合計算命令における命令タイプと、それぞれ接続された第1スレーブノードとを比較し、比較結果が一致した場合に、第1要求イネーブルアクティブ信号を出力し、
第1送信モジュールは、予め設定された送信アルゴリズムに基づいて、複数の出力された第1要求イネーブルアクティブ信号から第1目標要求イネーブルアクティブ信号を決定し、前記第1目標要求イネーブルアクティブ信号に対応する第1マスタノードと、第1送信モジュールに接続された第1スレーブノードとをゲーティングする、
請求項2に記載の複合計算装置。 - 第1マスタノードの出力データは、前記計算タイプを含む第1アドレス信号と、前記命令ソース識別子及び前記ソースオペランドを含む第1データ信号とを含み、
前記第1アドレス判定モジュールは、接続された第1マスタノードから、対応する第1アドレス信号を受信し、受信した第1アドレス信号と、それぞれ接続された第1スレーブノードのシーケンス番号と、を比較することに用いられ、
前記第1スレーブノードは、ゲーティングされた第1マスタノードから、対応する第1データ信号を受信することに用いられる、
請求項3に記載の複合計算装置。 - 前記第1マスタノードは、ハンドシェイクプロトコルを介して前記複合計算命令を受信する、請求項2に記載の複合計算装置。
- 前記出力インタフェースは、各前記計算コンポーネントと1対1に対応して接続された複数の第2マスタノードと、各前記第2マスタノードとそれぞれ接続された複数の第2スレーブノードとを含み、
前記第2マスタノードは、接続された計算コンポーネントから、対応する計算結果命令を取得し、取得した計算結果命令における命令ソース識別子に基づいて、取得した計算結果命令を、対応する第2スレーブノードに送信することと、
第2スレーブノードは、受信した計算結果命令を、対応する命令ソースに送信することに用いられる、
請求項1に記載の複合計算装置。 - 前記出力インタフェースは、各前記第2マスタノードと1対1に対応して接続された複数の第2アドレス判定モジュールと、それぞれ各前記第2アドレス判定モジュールに接続された複数の第2送信モジュールとをさらに含み、
前記第2アドレス判定モジュールは、接続された第2マスタノードから、対応する計算結果命令を受信し、受信した計算結果命令における命令ソース識別子と、それぞれ接続された第2スレーブノードとを比較し、比較結果が一致した場合に、第2要求イネーブルアクティブ信号を出力することに用いられ、
前記第2送信モジュールは、予め設定された送信アルゴリズムに基づいて、複数の出力された第2要求イネーブルアクティブ信号から第2目標要求イネーブルアクティブ信号を決定し、前記第2目標要求イネーブルアクティブ信号に対応する第2マスタノードと、前記第2送信モジュールに接続された第2スレーブノードとをゲーティングすることに用いられる、
請求項6に記載の複合計算装置。 - 第2マスタノードの出力データは、前記命令ソース識別子を含む第2アドレス信号と、前記計算結果を含む第2データ信号とを含み、
前記第2アドレス判定モジュールは、接続された第2マスタノードから、対応する第2アドレス信号を受信し、受信した第2アドレス信号と、それぞれ接続された第2スレーブノードのシーケンス番号と、を比較することに用いられ、
前記第2スレーブノードは、ゲーティングされた第2マスタノードから、対応する第2アドレス信号を受信することに用いられる、
請求項7に記載の複合計算装置。 - 前記第2マスタノードは、ハンドシェイクプロトコルを介して接続された計算コンポーネントから対応する計算結果命令を受信する、請求項8に記載の複合計算装置。
- 請求項1~9のいずれか一項に記載の複合計算装置と、前記複合計算装置に接続された複数の命令ソースと、を備える、人工知能チップ。
- 前記命令ソースは、人工知能プロセッサコアを備える、請求項10に記載の人工知能チップ。
- 通信接続されている少なくとも1つのプロセッサと、
少なくとも1つのメモリと、
請求項10又は11に記載の少なくとも1つの人工知能チップと、を備える、
電子設備。 - 入力インタフェースと、複数の計算コンポーネントと、出力インタフェースとを備える、複合計算装置によって実行される複合計算方法であって、
前記入力インタフェースが、複数の命令ソースの各々によって送信された、命令ソース識別子と複合計算に用いられるソースオペランドとを含む複合計算命令を複数受信したとき、前記複数の複合計算命令の各々に含まれた計算タイプに基づいて、前記複数の複合計算命令をそれぞれに対応する計算コンポーネントに送信することと、
前記複数の計算コンポーネントの各々が、受信した複合計算命令からソースオペランドを取得して前記複合計算を行い、前記受信した複合計算命令に含まれた命令ソース識別子と前記複合計算の計算結果とを含む、前記受信した複合計算命令に対応する計算結果命令を生成することと、
前記出力インタフェースが、前記受信した複合計算命令に対応する前記計算結果命令を受信したとき、前記計算結果命令に含まれた命令ソース識別子に基づいて、前記計算結果命令に含まれた前記計算結果を、前記受信した複合計算命令の送信元に該当する命令ソースに送信することと、を含み、
前記入力インタフェース及び前記出力インタフェースのいずれもクロスバースイッチアレイ型アーキテクチャである、
複合計算方法。 - 入力インタフェースと、複数の計算コンポーネントと、出力インタフェースとを備える複合計算装置のプロセッサにより実行されると、請求項13に記載の複合計算方法を実行することを特徴とするプログラム。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN202010612288.3A CN111782580B (zh) | 2020-06-30 | 2020-06-30 | 复杂计算装置、方法、人工智能芯片和电子设备 |
CN202010612288.3 | 2020-06-30 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2022013607A JP2022013607A (ja) | 2022-01-18 |
JP7158510B2 true JP7158510B2 (ja) | 2022-10-21 |
Family
ID=72760414
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2021001829A Active JP7158510B2 (ja) | 2020-06-30 | 2021-01-08 | 複合計算装置、方法、人工知能チップ、電子設備、及びプログラム |
Country Status (5)
Country | Link |
---|---|
US (1) | US11782722B2 (ja) |
EP (1) | EP3933586A1 (ja) |
JP (1) | JP7158510B2 (ja) |
KR (1) | KR102595540B1 (ja) |
CN (1) | CN111782580B (ja) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN112579510A (zh) * | 2020-12-17 | 2021-03-30 | 上海燧原智能科技有限公司 | 一种芯片集群 |
CN115237374A (zh) * | 2021-04-22 | 2022-10-25 | 华为技术有限公司 | 芯片、处理数据的方法和计算机设备 |
CN115905088B (zh) * | 2022-12-27 | 2023-07-14 | 声龙(新加坡)私人有限公司 | 一种数据收集结构、方法、芯片和系统 |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2019049842A1 (ja) | 2017-09-07 | 2019-03-14 | パナソニック株式会社 | 不揮発性半導体記憶素子を用いたニューラルネットワーク演算回路 |
Family Cites Families (23)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0454685A (ja) * | 1990-06-22 | 1992-02-21 | Kobe Steel Ltd | 状熊学習装置及び状態推定装置 |
US5087826A (en) * | 1990-12-28 | 1992-02-11 | Intel Corporation | Multi-layer neural network employing multiplexed output neurons |
JPH05264645A (ja) * | 1992-03-19 | 1993-10-12 | Hitachi Ltd | 絶縁物の劣化推定法 |
US5256911A (en) * | 1992-06-10 | 1993-10-26 | Intel Corporation | Neural network with multiplexed snyaptic processing |
US5371834A (en) * | 1992-08-28 | 1994-12-06 | The United States Of America As Represented By The Administrator Of The National Aeronautics And Space Administration | Adaptive neuron model--an architecture for the rapid learning of nonlinear topological transformations |
JP3466728B2 (ja) * | 1994-09-12 | 2003-11-17 | キヤノン株式会社 | 情報処理システム及びその方法 |
US7742985B1 (en) * | 2003-06-26 | 2010-06-22 | Paypal Inc. | Multicurrency exchanges between participants of a network-based transaction facility |
US20080162873A1 (en) * | 2006-12-28 | 2008-07-03 | Zimmer Vincent J | Heterogeneous multiprocessing |
JP2009026135A (ja) * | 2007-07-20 | 2009-02-05 | Nec Electronics Corp | マルチプロセッサ装置 |
JP2009026136A (ja) * | 2007-07-20 | 2009-02-05 | Nec Electronics Corp | マルチプロセッサ装置 |
CN101950282B (zh) | 2010-08-30 | 2012-05-23 | 中国科学院计算技术研究所 | 一种多处理器系统及其同步引擎 |
JP2013222364A (ja) * | 2012-04-18 | 2013-10-28 | Renesas Electronics Corp | 信号処理回路 |
CN108140232B (zh) | 2015-06-10 | 2022-05-24 | 无比视视觉技术有限公司 | 用于处理图像的图像处理器和方法 |
KR20170015000A (ko) * | 2015-07-31 | 2017-02-08 | 한국전자통신연구원 | 온칩 네트워크 및 이의 통신방법 |
US20170147345A1 (en) * | 2015-11-19 | 2017-05-25 | Knuedge, Inc. | Multiple operation interface to shared coprocessor |
US10877816B2 (en) * | 2016-04-20 | 2020-12-29 | Samsung Electronics Co., Ltd. | Optimal task scheduler |
CN110073329B (zh) * | 2016-12-16 | 2021-06-22 | 华为技术有限公司 | 访存设备、计算设备和应用于卷积神经网络运算的设备 |
CN110825312B (zh) * | 2018-08-10 | 2023-06-23 | 昆仑芯(北京)科技有限公司 | 数据处理装置、人工智能芯片及电子设备 |
CN110825436B (zh) * | 2018-08-10 | 2022-04-29 | 昆仑芯(北京)科技有限公司 | 应用于人工智能芯片的计算方法和人工智能芯片 |
CN110825435B (zh) * | 2018-08-10 | 2023-01-24 | 昆仑芯(北京)科技有限公司 | 用于处理数据的方法和装置 |
CN110968532B (zh) * | 2018-09-29 | 2021-09-21 | 上海寒武纪信息科技有限公司 | 数据传输方法及相关产品 |
CN111258950B (zh) * | 2018-11-30 | 2022-05-31 | 上海寒武纪信息科技有限公司 | 原子访存方法、存储介质、计算机设备、装置和系统 |
CN109739556B (zh) | 2018-12-13 | 2021-03-26 | 北京空间飞行器总体设计部 | 一种基于多并行缓存交互及计算的通用深度学习处理器 |
-
2020
- 2020-06-30 CN CN202010612288.3A patent/CN111782580B/zh active Active
-
2021
- 2021-01-08 JP JP2021001829A patent/JP7158510B2/ja active Active
- 2021-01-11 KR KR1020210003501A patent/KR102595540B1/ko active IP Right Grant
- 2021-01-14 US US17/149,476 patent/US11782722B2/en active Active
- 2021-01-25 EP EP21153232.0A patent/EP3933586A1/en active Pending
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2019049842A1 (ja) | 2017-09-07 | 2019-03-14 | パナソニック株式会社 | 不揮発性半導体記憶素子を用いたニューラルネットワーク演算回路 |
Non-Patent Citations (1)
Title |
---|
小池 誠彦 ,ニューロコンピューティングのためのハードウェア,電子情報通信学会論文誌 ,社団法人電子情報通信学会,1990年08月25日,第J73-D-II巻 第8号,第1132頁-第1145頁 |
Also Published As
Publication number | Publication date |
---|---|
KR102595540B1 (ko) | 2023-10-30 |
US11782722B2 (en) | 2023-10-10 |
US20210406032A1 (en) | 2021-12-30 |
CN111782580B (zh) | 2024-03-01 |
CN111782580A (zh) | 2020-10-16 |
KR20220002053A (ko) | 2022-01-06 |
EP3933586A1 (en) | 2022-01-05 |
JP2022013607A (ja) | 2022-01-18 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP7158510B2 (ja) | 複合計算装置、方法、人工知能チップ、電子設備、及びプログラム | |
Sadasivam et al. | IBM Power9 processor architecture | |
Adiga et al. | An overview of the BlueGene/L supercomputer | |
US7945764B2 (en) | Processing unit incorporating multirate execution unit | |
US8862653B2 (en) | System and method for sparse matrix vector multiplication processing | |
Sun et al. | High-performance mixed-precision linear solver for FPGAs | |
Banerjee et al. | ASAP: Accelerated short-read alignment on programmable hardware | |
US11360809B2 (en) | Multithreaded processor core with hardware-assisted task scheduling | |
Syrivelis et al. | A software-defined architecture and prototype for disaggregated memory rack scale systems | |
Vishnu et al. | Designing energy efficient communication runtime systems for data centric programming models | |
Neuwirth et al. | Scalable communication architecture for network-attached accelerators | |
JP2023529947A (ja) | 命令送信方法、命令送信装置、電子機器、記憶媒体およびコンピュータプログラム | |
US9509562B2 (en) | Method of providing a dynamic node service and device using the same | |
Yüzügüler et al. | Scale-out systolic arrays | |
Guleria et al. | EMF: Disaggregated GPUs in datacenters for efficiency, modularity and flexibility | |
Jeemon | Pipelined 8-bit RISC processor design using Verilog HDL on FPGA | |
Gao et al. | Impact of reconfigurable hardware on accelerating mpi_reduce | |
Peng et al. | Benefits of adding hardware support for broadcast and reduce operations in mpsoc applications | |
CN111209230B (zh) | 数据处理装置、方法及相关产品 | |
Verdicchio et al. | Introduction to High-Performance Computing | |
Cheshmikhani et al. | A general framework for accelerator management based on ISA extension | |
Neuwirth et al. | Communication models for distributed intel xeon phi coprocessors | |
Papagiannis et al. | Hybrid address spaces: A methodology for implementing scalable high-level programming models on non-coherent many-core architectures | |
Pezzarossa et al. | Interfacing hardware accelerators to a time-division multiplexing network-on-chip | |
KR20240041159A (ko) | Cpu-gpu 협업 시스템 및 방법 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20210108 |
|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20211018 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20220107 |
|
RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20220201 |
|
A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20220406 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20220606 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20220624 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20220921 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20221004 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20221011 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 7158510 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |