JP7147632B2 - LED drive circuit - Google Patents
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Description
本発明は、LED光源を駆動対象とする回路に関する。 The present invention relates to a circuit for driving an LED light source.
昇圧スイッチング電源によりLEDを定電流制御する場合、昇圧比が高い領域では、PWM制御におけるデューティ比の変化に対する出力電圧の変化が大きくなる。すると、デューティ比の変化に対するLEDの駆動電流の変化も大きくなるため、フィードバック経路の一巡ゲインが上昇して発振に至る可能性が高くなるという問題がある。一方、フィードバック制御を安定化させるためにゲインを下げると、負荷変動や電源電圧変動に対する応答性が悪化するため、最適化が難しいという問題があった。 When the constant current control of the LED is performed by the step-up switching power supply, the change in the output voltage becomes large with respect to the change in the duty ratio in the PWM control in the region where the step-up ratio is high. Then, since the change in the drive current of the LED with respect to the change in the duty ratio also increases, there is a problem that the loop gain of the feedback path increases and the possibility of causing oscillation increases. On the other hand, if the gain is lowered to stabilize the feedback control, the responsiveness to load fluctuations and power supply voltage fluctuations deteriorates, making optimization difficult.
特に、光源を切替えるため、直列に接続したLEDの直列個数を切り替えたり、異なる電圧のLEDの点灯を切り替える場合は、それぞれの点灯状態に応じて昇圧比が異なるので、何れの負荷状態においても安定性が必要となり、ゲインを上げて過渡応答性を向上させることが更に難しくなる。 In particular, when switching the number of series-connected LEDs or switching the lighting of LEDs with different voltages in order to switch the light source, the step-up ratio differs according to the lighting state of each, so the stable operation can be achieved under any load condition. It becomes more difficult to improve the transient response by increasing the gain.
従来技術として、例えば特許文献1には、PWM制御による点灯時にLEDに通電する駆動電流が立ち上がるまでの期間はゲインを高く設定し、電流が流れるに従い制御ゲインを段階的に低下させることで、過渡応答特性の改善と発振抑制を実現させる構成が開示されている。
As a conventional technology, for example, in
しかしながら、特許文献1の構成では、定常領域でのフィードバックゲインは変化しないので、やはり発振が生じるおそれがある。
However, in the configuration of
本発明は上記事情に鑑みてなされたものであり、その目的は、DC-DCコンバータの昇圧比が高い領域においても、発振を抑制して安定的に駆動できるLED駆動回路を提供することにある。 The present invention has been made in view of the above circumstances, and its object is to provide an LED drive circuit that can stably drive by suppressing oscillation even in a region where the step-up ratio of the DC-DC converter is high. .
請求項1記載のLED駆動回路によれば、電流検出部は、DC-DCコンバータよりLED光源に供給される駆動電流を検出する。制御部は、検出された駆動電流が駆動対象に応じた目標電流となるようにエラーアンプを用いて制御し、そのエラーアンプの出力信号に基づいてDC-DCコンバータのスイッチング動作を制御する。加えて、制御部は、DC-DCコンバータが昇圧動作を行う際に、スイッチング素子のデューティが増大するのに応じて、電流検出部,エラーアンプ及びDC-DCコンバータを含むフィードバック経路のゲインを低下させるように制御する。
According to the LED drive circuit of
このように構成すれば、DC-DCコンバータの昇圧比が上昇することに伴いスイッチング素子のデューティが増大した際に、制御部がフィードバック経路のゲインを低下させることで発振が抑制されるので、LED光源を安定的に駆動できる。 With this configuration, when the duty of the switching element increases as the step-up ratio of the DC-DC converter increases, the control unit reduces the gain of the feedback path to suppress oscillation, so that the LED The light source can be stably driven.
また、制御部は、デューティを決定するためにデジタルデータを用い、ゲインを2段階以上変化させ、降圧,昇降圧,昇圧の各動作モードの領域を連続的に扱う際に、昇圧モードのみ、又は昇降圧モード及び昇圧モードについてのみゲインを低下させる。
具体的には、請求項3に記載したように、制御部は、前記データの値をビットシフト演算することで前記ゲインを変化させる。このように構成すれば、DC-DCコンバータの昇圧比が上昇した際に、簡単な構成によってフィードバック経路のゲインを低下させることができる。
In addition , the control unit uses digital data to determine the duty, changes the gain in two or more stages , and when continuously handling the regions of each of the buck, buck-boost, and boost operation modes, only the boost mode or The gain is reduced only for buck-boost and boost modes.
Specifically, as described in
(第1実施形態)
図1に示すように、本実施形態のLED駆動回路1は、LED光源2を駆動対象とする。LED光源2のアノードは、DC-DCコンバータ3の正側出力端子にシャント抵抗4を介して接続されている。LED光源2のカソードは、DC-DCコンバータ3の負側端子に接続されている。
(First embodiment)
As shown in FIG. 1, the
DC-DCコンバータ3は、正側入力端子と負側端子との間に接続されるインダクタ11,ダイオード12及びコンデンサ13の直列回路と、前記ダイオード12のアノードと負側端子との間に接続されるNチャネルMOSFET14とを備えている。すなわち、DC-DCコンバータ3は昇圧型であり、FET14は制御部5により駆動制御される。
The DC-
制御部5は、電流検出部に相当する差動アンプ15によりシャント抵抗4に通電される電流を検出する。差動アンプ15の各入力端子はシャント抵抗4の両端に接続されている。差動アンプ15の出力端子は、エラーアンプ16の反転入力端子に接続されている。同非反転入力端子には、目標電流値設定部17より制御目標とする電流値に相当した電圧が付与される。
The
エラーアンプ16より出力される誤差電圧errは、フィードバック演算部18に入力され、デューティ値Dに変換されて次段の駆動パルス生成部19に入力される。駆動パルス生成部19は、デューティ値Dに応じたPWM信号を生成し、駆動部20を介してFET14のゲートに出力する。また、デューティ値Dはゲイン切替部21に入力されており、ゲイン切替部21は、デューティ値Dに応じて演算した制御ゲインGをフィードバック演算部18に入力する。以上において、エラーアンプ16からゲイン切替部21までの構成は、スイッチング制御部22を構成している。
The error voltage err output from the
次に、本実施形態の作用について説明する。DC-DCコンバータ3について、スイッチング信号のデューティをDとすると、入力電圧Vinと出力電圧Voutの関係は、図2に示すように、
Vout≒Vin/(1-D) …(1)
となり、D’=1-Dとすると、
Vout≒Vin/D’ …(2)
となる。よって、微小なデューティの変化量ΔD’に対する出力電圧Voutの変化は、1/D’2に比例する。
Next, the operation of this embodiment will be described. Assuming that the duty of the switching signal in the DC-
Vout≈Vin/(1-D) (1)
Assuming that D'=1-D,
Vout≈Vin/D' (2)
becomes. Therefore, the change in the output voltage Vout with respect to the minute duty change amount ΔD' is proportional to 1/D' 2 .
ここで、負荷としてのLED光源2を、簡単のため図3に示すような等価モデル,電圧源VF’と抵抗素子RLとの直列回路に置き換える。また、シャント抵抗4の抵抗値を、Rsとする。この場合、出力電圧Voutと出力電流Ioutとの関係は、
Vout=Iout×(Rs+RL)+VF’ …(3)
となり、(3)式を変形させると
Iout=(Vout-VF’)/(Rs+RL) …(4)
となる。
Here, the
Vout=Iout×(Rs+RL)+VF′ (3)
By transforming the formula (3), Iout=(Vout-VF')/(Rs+RL) (4)
becomes.
また、電流検出部15における検出電流は、
Visense1=Iout×Rs …(5)
となる。よって、フィードバック演算部18で付与される制御ゲインをGとすると、図1に破線で示す制御系ループの一巡ゲインは、
G∝1/D’2×Rs/(Rs+RL) …(6)
となる。
Also, the detected current in the
Visense1=Iout×Rs (5)
becomes. Therefore, if the control gain given by the
G∝1/D′ 2 ×Rs/(Rs+RL) (6)
becomes.
ここで、ゲイン切替部21が、デューティ値Dに基づいて制御ゲインGを
G=D’×G’ …(7)
となるように設定すると、制御系ループの一巡ゲインは、
1/D’×Rs/(Rs+RL) …(8)
に比例するようになる。
Here, the gain switching unit 21 sets the control gain G based on the duty value D as follows: G=D'×G' (7)
Then, the loop gain of the control system loop is
1/D'×Rs/(Rs+RL) (8)
becomes proportional to
よって制御ゲインをデューティ値DによらずGに設定すると、一巡ゲインは1/D’2に比例するため、値D’が小さくなるのに伴い一巡ゲインは大幅に上昇する。これに対して、本実施形態では、一巡ゲインは1/D’に比例するのでゲインの上昇を抑制できる。 Therefore, if the control gain is set to G regardless of the duty value D, the open-loop gain is proportional to 1/D' 2 , so the gain increases significantly as the value D' decreases. On the other hand, in the present embodiment, since the loop gain is proportional to 1/D', the increase in gain can be suppressed.
ここで、DC-DCコンバータ3を昇圧動作させる場合のデューティと、入力電圧Vin,出力電圧Voutと関係は(2)式になるから、本実施形態の制御系ループの一巡ゲインG’は、
Vout/Vin×Rs/(Rs+RL) …(9)
に比例すると書き直すことができる。
Here, the relationship between the duty when the DC-
Vout/Vin×Rs/(Rs+RL) (9)
can be rewritten as proportional to
更に、図4に示すように、LED光源2がN個のLED素子を直列接続した構成であれば、制御系ループの一巡ゲインは、Vout≒N×Vfであるから、
G’∝N×Vf/Vin×Rs/(Rs+N×RL) …(10)
となる。ここで、Rs≪RLとすると、(10)式は
G’∝N×Vf/Vin×Rs/(N×RL)
=Vf/Vin×Rs/RL …(11)
となり、LED光源2の素子直列数Nによらず一巡ゲインG’は一定になる。
Furthermore, as shown in FIG. 4, if the
G′∝N×Vf/Vin×Rs/(Rs+N×RL) (10)
becomes. Here, if Rs<<RL, the formula (10) is G'∝N×Vf/Vin×Rs/(N×RL)
=Vf/Vin×Rs/RL (11)
Thus, the loop gain G' is constant regardless of the number N of series elements of the LED
すなわち、駆動対象とするLED光源2の素子直列数が異なる場合であっても、一巡ゲインG’を略一定に維持できるので、制御の安定性を確保しながらゲインG’を極力大きくすることができ、制御の応答性の改善や制御電流精度の向上を図ることができる。
That is, even if the number of series elements of the LED
以上のように本実施形態によれば、LED駆動回路1の差動アンプ15は、DC-DCコンバータ3よりLED光源2に供給される駆動電流を検出する。スイッチング制御部22は、検出された駆動電流が駆動対象に応じた目標電流となるようにエラーアンプ16を用いて制御し、エラーアンプ16の出力信号に基づいてDC-DCコンバータ3のスイッチング動作を制御する。
As described above, according to this embodiment, the
加えて、スイッチング制御部22のゲイン切替部21は、DC-DCコンバータ3が昇圧動作を行う際にFET14に与えるスイッチング信号のPWMデューティが増大するのに応じて、差動アンプ15,エラーアンプ16及びDC-DCコンバータ3を含むフィードバック経路のゲインG’を低下させるように制御する。
In addition, the gain switching unit 21 of the switching
このように構成すれば、DC-DCコンバータ3の昇圧比が上昇することに伴いPWMデューティが増大した際に、ゲイン切替部21がフィードバック経路のゲインG’を低下させることで発振が抑制されるので、LED光源2を安定的に駆動できる。
With this configuration, when the PWM duty increases as the step-up ratio of the DC-
(第2実施形態)
第2実施形態は、DC-DCコンバータのバリエーションを示す。図5Aに示すDC-DCコンバータ31Aは、正側入力端子と負側端子との間に接続されるNチャネルMOSFET32及び逆方向のダイオード33の直列回路34と、正側出力端子と負側端子との間に接続される逆方向のダイオード35及びNチャネルMOSFET36の直列回路37とを備える。インダクタ11は、各直列回路34,37の共通接続点間に接続されている。すなわち、DCコンバータ31Aは昇降圧型である。尚、図中に破線で示す「負荷」は、シャント抵抗回路4以降の負荷側の構成に対応する。
(Second embodiment)
The second embodiment shows a variation of the DC-DC converter. The DC-
図5Bに示すDC-DCコンバータ31Bも、昇降圧型である。電源側から負荷側にかけて、直列回路37,コンデンサ38,直列回路34を並列に接続し、インダクタ11を正側入力端子と直列回路37の共通接続点との間に接続する。そして、もう1つのインダクタ39を、直列回路34の共通接続点と正側出力端子との間に接続する。
The DC-
図5Cに示すDC-DCコンバータ31Cは、昇圧型又は擬似昇降圧型である。直列回路37を負側の電源線に挿入し、インダクタ11を正側端子と直列回路37の共通接続点との間に接続する。出力電圧Voutは、
Vout=Vin/(1-D)-Vin=D×Vin/(1-D) …(12)
となる。
The DC-
Vout=Vin/(1−D)−Vin=D×Vin/(1−D) (12)
becomes.
図5Dに示すDC-DCコンバータ31Dは、昇降圧型のフライバックコンバータである。トランス40の1次巻線41と負側入力端子との間にFET32を接続し、これらの直列回路と並列にコンデンサ43を接続する。2次巻線42と正側出力端子との間には、順方向のダイオード35を接続する。トランス40の巻数比をN1:N2とすると、出力電圧Voutは、
Vout=N2/N1×D×Vin/(1-D) …(13)
となる。
A DC-
Vout=N2/N1×D×Vin/(1−D) (13)
becomes.
昇降圧動作の場合、昇圧用スイッチング素子を駆動するデューティをD,降圧用スイッチング素子を駆動するデューティをdとすると、入力電圧Vin,出力電圧Voutの関係は
Vout≒Vin×d/(1-D) …(14)
となり、図6に示すようになる。ここで、D’=1-Dとすると、
Vout=Vin×d/D’ …(15)
となる。
In the case of step-up/step-down operation, if the duty for driving the step-up switching element is D, and the duty for driving the step-down switching element is d, the relationship between the input voltage Vin and the output voltage Vout is Vout≈Vin×d/(1−D ) … (14)
and becomes as shown in FIG. Here, if D'=1-D,
Vout=Vin×d/D′ (15)
becomes.
昇圧用のデューティDを制御することを考えると、微小なデューティの変化量ΔD’に対する出力電圧Voutの変化は1/D’2に比例することになり、昇圧動作と同様の効果を得ることができる。 Considering the control of the boosting duty D, the change in the output voltage Vout with respect to the minute duty variation ΔD' is proportional to 1/D' 2 , and the same effect as the boosting operation can be obtained. can.
(第3実施形態)
図7に示すように、第3実施形態では、スイッチング制御部50におけるゲイン切替部51の詳細構成を示す。尚、フィードバック演算部52は、ゲイン切替部51及び駆動パルス生成部53に入力するデューティを、8ビットのデジタルデータD_Dutyとしている。ゲイン切替部51では、先ずD’(=1-D)に相当するD’_Dutyを次式により求める(S1)。
D’_Duty=256-D_Duty …(16)
(Third Embodiment)
As shown in FIG. 7, in the third embodiment, the detailed configuration of the gain switching section 51 in the switching
D'_Duty=256-D_Duty (16)
次に、ビットシフト演算と加算とにより、ゲインG(=D’×G’)を求める(S2)。一例として、G’=0.75であれば、次式のように右1ビットシフト演算と、右2ビットシフト演算の結果を加算してゲインGを求める。
G=(D’_Duty≫1)+(D’_Duty≫2) …(17)
Next, a gain G (=D'×G') is obtained by bit shift operation and addition (S2). As an example, if G'=0.75, the gain G is obtained by adding the results of the right 1-bit shift operation and the right 2-bit shift operation as in the following equation.
G=(D'_Duty>>1)+(D'_Duty>>2) (17)
ここで、デューティの8ビットデータとゲインGとの関係は、図8に示すように、デューティ値が低い領域ではゲインGを上限値G_MAXで抑え、デューティ値がある程度上昇するとゲインGが漸減するように設定する。そこで、ゲインGを上限値G_MAXと比較し(S3)、上限値G_MAXを超える場合は(YES)G=G_MAXとすることで(S4)演算のオーバーフロー対策を行う。尚、ゲイン切替部51の構成は、ハードウェア又はソフトウェアで実現しても良いし、ハードウェアとソフトウェアとの協働によって実現しても良い。 Here, as shown in FIG. 8, the relationship between the 8-bit duty data and the gain G is such that the gain G is suppressed at the upper limit value G_MAX in a region where the duty value is low, and the gain G gradually decreases when the duty value rises to a certain extent. set to Therefore, the gain G is compared with the upper limit value G_MAX (S3), and if it exceeds the upper limit value G_MAX (YES), G=G_MAX is set (S4) to take measures against arithmetic overflow. The configuration of the gain switching unit 51 may be implemented by hardware or software, or may be implemented by cooperation between hardware and software.
以上のように第3実施形態によれば、スイッチング制御部50は、FET14をスイッチング駆動するデューティを決定するためにデジタルデータD_Dutyを用い、フィードバック経路のゲインGを2段階以上変化させる。具体的には、デューティD’に相当するデータD’_Dutyの値をビットシフト演算することでゲインGを変化させる。このように構成すれば、DC-DCコンバータ3の昇圧比が上昇した際に、簡単な構成によってゲインGを低下させることができる。
As described above, according to the third embodiment, the switching
(第4実施形態)
図9に示す第5実施形態のスイッチング制御部54は、第3実施形態のスイッチング制御部50におけるゲイン切替部51をゲイン切替部55に置き換えたものである。第4実施形態では、図10に示すように、ゲインGを2段階で変化させる。そのため、ゲイン切替部55は、データD_Dutyを8ビットデータの中央値127と比較し(S5)、D_Duty≦127であれば(NO)ゲインGをG1に設定し(S6)、D_Duty>127であれば(YES)ゲインGをG2(<G1)に設定する(S7)。
(Fourth embodiment)
A switching
(第5実施形態)
図11に示す第5実施形態のスイッチング制御部60は、第4実施形態と同様の制御を、アナログ信号を処理することで行う。フィードバック演算部61は、ゲイン切替部62及び駆動パルス生成部63に入力するデューティを、値域が0Vから電源電圧VCCまで変化するアナログ信号A_Dutyとしている。
(Fifth embodiment)
The switching
そして、ゲイン切替部62は、信号A_Dutyを値域の中央値VCC/2と比較し(S8)、A_Duty≦VCC/2であれば(NO)ゲインGをG1に設定し(S6)、A_Duty>VCC/2であれば(YES)ゲインGをG2(<G1)に設定する(S7)。 Then, the gain switching unit 62 compares the signal A_Duty with the median value VCC/2 of the value range (S8), and if A_Duty≦VCC/2 (NO), sets the gain G to G1 (S6), and sets A_Duty>VCC /2 (YES), the gain G is set to G2 (<G1) (S7).
(第6実施形態)
図13に示す第6実施形態のスイッチング制御部64は、第5実施形態のゲイン切替部62によって、エラーアンプ16に替わるエラーアンプ65にゲイン切替信号を出力し、アンプ65のゲインをG1,G2の2段階に切り替える。この場合、フィードバック演算部66は、エラーアンプ65より入力される誤差電圧errに応じてアナログ信号A_Dutyを生成する。図14は、エラーアンプ65の具体構成例のバリエーションである。図14Aに示すエラーアンプ65Aは、電圧出力アンプ67の出力端子とグランドとの間に、抵抗素子68及び69の直列回路を接続し、抵抗素子68の両端にセレクタ70の入力端子を接続する。そして、ゲイン切替信号により抵抗素子68の端子の何れかを選択するように切り換える。
(Sixth embodiment)
The switching
図14Bに示すエラーアンプ65Bは、電圧出力アンプ67の出力電圧を次段のアンプ71の非反転入力端子に入力する。アンプ71の反転入力端子とグランドとの間に抵抗素子72及び73の直列回路を接続し、抵抗素子73の両端にNチャネルMOSFET74を接続する。そして、ゲイン切替信号をFET74のゲートに与えてそのオンオフを切り替える。図14Cに示すエラーアンプ65Cは、アンプ71の反転入力端子とグランドとの間に抵抗素子75及びFET74の直列回路を接続すると共に、抵抗素子76を接続する。
The
図14Dに示すエラーアンプ65Dは、図14Aに示す構成の電圧出力アンプ68を電流出力アンプ77に置き換えたものである。図14Eに示すエラーアンプ65Eは、図14Dに示す構成からセレクタ70を削除し、抵抗素子69に並列にFET74を接続している。図14Fに示すエラーアンプ65Fは、電流出力アンプ77の出力端子との間に、抵抗素子75及びFET74の直列回路を接続すると共に、抵抗素子76を接続している。
An
(第7実施形態)
第7実施形態は、例えば図5Aに示すDC-DCコンバータ31Aのように昇降圧動作が可能に構成されている場合に、デューティのデータD_Dutyの値域を例えば「768」まで拡張する。そして、DC-DCコンバータ31Aが昇圧動作を行う場合にだけゲインGを低下させるように制御する。
(Seventh embodiment)
The seventh embodiment expands the value range of the duty data D_Duty to, for example, "768" when the DC-
図15に示すように、DC-DCコンバータ31Aの動作モードを、降圧モード,昇降圧モード,昇圧モードに分ける。動作モードが遷移する際の昇圧用スイッチング素子,高圧用スイッチング素子のデューティの変化にはヒステリシス特性を持たせている。降圧モード,昇降圧モード間の遷移はデータ値「256」付近で行い、昇降圧モード,昇圧モード間の遷移はデータ値「512」付近で行う。そして、ゲインGを次式で決定することで、
G=16:(D_Duty=0~512)
G=(768-D_Duty)/16:(D_Duty=513~768)
…(18)
昇圧動作モードではゲインGを低下させる。
As shown in FIG. 15, the operation modes of the DC-
G=16: (D_Duty=0 to 512)
G=(768-D_Duty)/16: (D_Duty=513-768)
…(18)
The gain G is reduced in the boost operation mode.
(第8実施形態)
第8実施形態は、第7実施形態と同様に、昇降圧動作が可能なDC-DCコンバータ31Aを用いる場合に、DC-DCコンバータ31Aが昇降圧モード及び昇圧モードの場合にゲインGを低下させるように制御する。但し、データD_Dutyの値域は例えば「512」までとしている。
(Eighth embodiment)
In the eighth embodiment, similarly to the seventh embodiment, when the DC-
図16に示すように、降圧モード,昇降圧モード間の遷移はデータ値「192」付近で行う。そして、ゲインGを次式で決定することで、
G=15:(D_Duty=0~192)
G=(512-D_Duty)/32+(512-D_Duty)/16
:(D_Duty=193~512) …(19)
昇降圧モード及び昇圧モードでゲインGを低下させる。
As shown in FIG. 16, the transition between the step-down mode and step-up/step-down mode is performed near the data value "192". Then, by determining the gain G by the following equation,
G=15: (D_Duty=0 to 192)
G=(512−D_Duty)/32+(512−D_Duty)/16
: (D_Duty=193 to 512) …(19)
The gain G is reduced in the buck-boost mode and the boost mode.
以上のように第7,第8実施形態によれば、拡張したデューティ値によって降圧,昇降圧,昇圧の各動作モードの領域を連続的に扱う場合において、昇降圧及び昇圧モードについてのみゲインを低下させることができる。これにより、降圧モードについてはゲインを高く設定できるので、過渡応答特性を犠牲にすることなく昇圧・昇降圧モードで動作する際の発振を防止できる。 As described above, according to the seventh and eighth embodiments, when the regions of the buck, buck-boost, and boost operation modes are continuously handled by the extended duty value, the gain is reduced only in the buck-boost and boost modes. can be made As a result, the gain can be set high in the step-down mode , so that oscillation can be prevented during operation in the step-up/step-down/step-down mode without sacrificing the transient response characteristics.
尚、降圧モードについては、スイッチングのデューティ値が変化してもフィードバック経路の一巡ゲインは変化しないため、ゲインを固定することが望ましいが、発振を生じない範囲であればゲインを変化させても良い。 In the step-down mode, since the loop gain of the feedback path does not change even if the switching duty value changes, it is desirable to fix the gain, but the gain may be changed as long as it does not cause oscillation. .
(第9~第12実施形態)
第9~第12実施形態は、例えば第3実施形態のゲイン切替部51にて行われる、ゲインがゼロになることを防止する処理を示す。すなわち、ゲインがゼロになるとデューティを最大値から低下させることができなくなるため、予め設定可能な最小ゲインをαと定め、常にゲインがα以上となるように演算する。
(Ninth to twelfth embodiments)
The ninth to twelfth embodiments show processing for preventing the gain from becoming zero, which is performed, for example, by the gain switching unit 51 of the third embodiment. That is, since the duty cannot be lowered from the maximum value when the gain becomes zero, α is defined as the minimum gain that can be set in advance, and calculation is performed so that the gain is always greater than or equal to α.
図17に示す第9実施形態では、ステップS1に続いて、ステップS2と同様にビットシフト演算と加算とを用いてG(=D’×G’)相当の演算を、次式により行う(S10)。ここでも、G’=0.25とする。
G=(D’_Duty≫2)+α …(20)
それから、ステップS3に移行する。
In the ninth embodiment shown in FIG. 17, after step S1, a calculation corresponding to G (=D'×G') is performed by the following equation using bit shift calculation and addition in the same manner as in step S2 (S10 ). Again, G'=0.25.
G=(D'_Duty>>2)+α (20)
Then, the process proceeds to step S3.
図18に示す第10実施形態では、ステップS10に替わるステップS11において、次式の演算を行う。
G=(D’_Duty≫2) …(21)
そして、ステップS3で「NO」と判断すると、ゲインGが最小値α未満か否かを判断する(S12)。ゲインGが最小値α以上であれば(NO)ゲインGをそのままとし、ゲインGが最小値α未満であれば(YES)ゲインGを最小値αに変更する(S13)。
In the tenth embodiment shown in FIG. 18, the following equation is calculated in step S11 instead of step S10.
G=(D'_Duty>>2) (21)
If "NO" is determined in step S3, it is determined whether or not the gain G is less than the minimum value α (S12). If the gain G is equal to or greater than the minimum value α (NO), the gain G remains unchanged, and if the gain G is less than the minimum value α (YES), the gain G is changed to the minimum value α (S13).
図19に示す第11実施形態では、ステップS10に替わるステップS14において、次式の演算を行う。
G=(D’_Duty≫2)+(D’_Duty[1]
or(D’_Duty[0]) …(22)
上式の右辺第2項は、D’_Duty第1ビット又は第0ビットの値を加算することを示す。すなわち、小数点以下となるビット値を論理和演算した上で加算する。
In the eleventh embodiment shown in FIG. 19, the following equation is calculated in step S14 instead of step S10.
G=(D′_Duty>>2)+(D′_Duty[1]
or (D'_Duty[0]) (22)
The second term on the right side of the above equation indicates that the value of the D'_Duty 1st bit or 0th bit is added. That is, the bit values below the decimal point are logically summed and then added.
図20に示す第12実施形態では、ステップS1に替わるステップS15において、次式の演算を行う。ここでは、α=1とする。
D’_Duty=256+4-D_Duty …(23)
上式の右辺第2項の「4」は、「1」2ビット左シフトした値に相当する。それから、S11,S3,S4を実行する。
In the twelfth embodiment shown in FIG. 20, the following equation is calculated in step S15 instead of step S1. Here, α=1.
D'_Duty=256+4-D_Duty (23)
"4" in the second term on the right side of the above equation corresponds to a value obtained by left-shifting "1" by two bits. Then, S11, S3 and S4 are executed.
(その他の実施形態)
ゲインについては、3段階以上に変化させても良い。
1ビット又は3ビット以上の右ビットシフト演算を行っても良い。
第7,第8実施形態において、動作モードの切り替わりにヒステリシス特性を付与することは、必要に応じて行えば良い。
(Other embodiments)
The gain may be changed in three or more steps.
A right bit shift operation of 1 bit or 3 or more bits may be performed.
In the seventh and eighth embodiments, the hysteresis characteristic may be added to the switching of the operation mode as required.
第9~第12実施形態を、第4実施形態の構成に適用しても良い。
本開示は、実施例に準拠して記述されたが、本開示は当該実施例や構造に限定されるものではないと理解される。本開示は、様々な変形例や均等範囲内の変形をも包含する。加えて、様々な組み合わせや形態、さらには、それらに一要素のみ、それ以上、あるいはそれ以下、を含む他の組み合わせや形態をも、本開示の範疇や思想範囲に入るものである。
The ninth to twelfth embodiments may be applied to the configuration of the fourth embodiment.
Although the present disclosure has been described with reference to examples, it is understood that the present disclosure is not limited to such examples or structures. The present disclosure also includes various modifications and modifications within the equivalent range. In addition, various combinations and configurations, as well as other combinations and configurations, including single elements, more, or less, are within the scope and spirit of this disclosure.
図面中、1はLED駆動回路、2はLED光源、3はDC-DCコンバータ、4はシャント抵抗、5は制御部、14はNチャネルMOSFET、15は差動アンプ、16はエラーアンプ、21はゲイン切替部、22はスイッチング制御部である。
In the drawings, 1 is an LED drive circuit, 2 is an LED light source, 3 is a DC-DC converter, 4 is a shunt resistor, 5 is a control unit, 14 is an N-channel MOSFET, 15 is a differential amplifier, 16 is an error amplifier, and 21 is A
Claims (4)
スイッチング素子(14)を有し、少なくとも昇圧動作を行うDC-DCコンバータ(3)と、
前記DC-DCコンバータより前記LED光源に供給される駆動電流を検出する電流検出部(15)と、
検出された駆動電流が、駆動対象に応じた目標電流となるように制御するためのエラーアンプを有し、前記エラーアンプの出力信号に基づいて前記DC-DCコンバータのスイッチング動作を制御する制御部(50、54)とを備え、
前記制御部は、前記DC-DCコンバータが昇圧動作を行う際に前記スイッチング素子のデューティが増大するのに応じて、前記電流検出部,前記エラーアンプ及び前記DC-DCコンバータを含むフィードバック経路のゲインを低下させるように制御する際に、前記デューティを決定するためにデューティ値のデジタルデータを用い、前記ゲインを2段階以上変化させ、
降圧,昇降圧,昇圧の各動作モードの領域を連続的に扱う際に、昇圧モードのみ、又は昇降圧モード及び昇圧モードについてのみゲインを低下させるLED駆動回路。 The LED light source (2) is driven,
a DC-DC converter (3) having a switching element (14) and performing at least a step-up operation;
a current detection unit (15) for detecting a driving current supplied from the DC-DC converter to the LED light source;
A control unit having an error amplifier for controlling the detected drive current to become a target current corresponding to the object to be driven, and controlling the switching operation of the DC-DC converter based on the output signal of the error amplifier. (50, 54 ),
The control unit controls a gain of a feedback path including the current detection unit, the error amplifier, and the DC-DC converter in response to an increase in duty of the switching element when the DC-DC converter performs a step-up operation. When controlling to reduce the duty, use digital data of the duty value to determine the duty, and change the gain in two or more stages,
An LED drive circuit that reduces the gain only in a boost mode or only in a buck-boost mode and a boost mode when continuously handling regions of buck, buck-boost, and boost operation modes .
前記降圧モード、又は前記降圧モード及び昇降圧モードでは前記ゲインを前記上限値で抑える請求項1記載のLED駆動回路。 The control unit outputs digital data corresponding to D'×G'(G' is a constant) for D'(D'=1−D) where D is the duty value in the boost mode. set an upper limit for
2. The LED driving circuit according to claim 1 , wherein the gain is suppressed at the upper limit value in the step-down mode, or in the step-down mode and step-up/step-down mode .
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