JP7143601B2 - FIELD EFFECT TRANSISTOR, DISPLAY DEVICE, IMAGE DISPLAY DEVICE, AND SYSTEM - Google Patents
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Description
本発明は、電界効果型トランジスタ、表示素子、画像表示装置、及びシステムに関する。 The present invention relates to field effect transistors, display elements, image display devices, and systems.
液晶ディスプレイ(Liquid Crystal Display:LCD)、有機EL(エレクトロルミネッセンス)ディスプレイ(OLED)、電子ペーパー等の平面薄型ディスプレイ(Flat Panel Display:FPD)は、非晶質シリコンや多結晶シリコンを活性層に用いた薄膜トランジスタ(Thin Film Transistor:TFT)を含む駆動回路により駆動されている。そして、FPDの開発においては、前記TFTのチャネル形成領域にキャリア移動度が高く素子間のばらつきの小さい酸化物半導体膜を用いて前記TFTを作製し、電子デバイス、光デバイスなどに応用する技術が注目されている。例えば、酸化物半導体膜として酸化亜鉛(ZnO)、In2O3、In-Ga-Zn-Oなどを用いた前記FETが提案されている。 A liquid crystal display (LCD), an organic EL (electroluminescence) display (OLED), and a flat panel display (FPD) such as electronic paper use amorphous silicon or polycrystalline silicon as an active layer. It is driven by a driving circuit including a thin film transistor (TFT). In the development of FPDs, there is a technique of fabricating TFTs using an oxide semiconductor film with high carrier mobility and small variation between elements in the channel forming region of the TFTs, and applying the TFTs to electronic devices, optical devices, and the like. Attention has been paid. For example, the FET using zinc oxide (ZnO), In 2 O 3 , In--Ga--Zn--O, or the like as an oxide semiconductor film has been proposed.
酸化物半導体を用いた電界効果型トランジスタとして、具体的には、酸化亜鉛、酸化インジウム及び酸化ガリウムを含む結晶性を有する酸化物半導体を用いた電界効果型トランジスタが提案されている(例えば、特許文献1参照)。また、アルミニウム(Al),ホウ素(B),ガリウム(Ga),インジウム(In),チタン(Ti),シリコン(Si),ゲルマニウム(Ge),スズ(Sn)および鉛(Pb)からなる群のうちの少なくとも一種をドーパントとして含む低抵抗領域を有する酸化物半導体膜を用いた電界効果型トランジスタが提案されている(例えば、特許文献2参照)。 As a field effect transistor using an oxide semiconductor, specifically, a field effect transistor using a crystalline oxide semiconductor containing zinc oxide, indium oxide, and gallium oxide has been proposed (for example, patent Reference 1). Also, the group consisting of aluminum (Al), boron (B), gallium (Ga), indium (In), titanium (Ti), silicon (Si), germanium (Ge), tin (Sn) and lead (Pb). A field-effect transistor using an oxide semiconductor film having a low-resistance region containing at least one of them as a dopant has been proposed (see, for example, Patent Document 2).
本発明は、簡便に製造でき、ソース電極及びドレイン電極と酸化物半導体との接触が良好で、特性ばらつきの少ない電界効果型トランジスタを提供することを目的とする。 An object of the present invention is to provide a field effect transistor that can be easily manufactured, has good contact between the source electrode and the drain electrode and the oxide semiconductor, and has little variation in characteristics.
前記課題を解決するための手段としては、以下の通りである。即ち、
本発明の電界効果型トランジスタは、
ソース電極及びドレイン電極と、
酸化物半導体からなる活性層と、
を備える電界効果型トランジスタであって、
前記ソース電極及びドレイン電極が、前記酸化物半導体と接する金合金を含有し、
前記金合金が、第1の元素である金と、ゲルマニウム、スズ、亜鉛、及びインジウムの少なくともいずれかである第2の元素とを含有する、ことを特徴とする。
Means for solving the above problems are as follows. Namely
The field effect transistor of the present invention is
a source electrode and a drain electrode;
an active layer made of an oxide semiconductor;
A field effect transistor comprising
the source electrode and the drain electrode contain a gold alloy in contact with the oxide semiconductor;
The gold alloy is characterized by containing a first element of gold and a second element of at least one of germanium, tin, zinc and indium.
本発明によると、簡便に製造でき、ソース電極及びドレイン電極と酸化物半導体との接触が良好で、特性ばらつきの少ない電界効果型トランジスタを提供することができる。 According to the present invention, it is possible to provide a field effect transistor that can be easily manufactured, has good contact between the source electrode and the drain electrode and the oxide semiconductor, and has little variation in characteristics.
(電界効果型トランジスタ)
本発明の電界効果型トランジスタは、ソース電極と、ドレイン電極と、活性層とを少なくとも有し、更に必要に応じて、ゲート電極、ゲート絶縁層などのその他の部材を有する。
(field effect transistor)
The field effect transistor of the present invention has at least a source electrode, a drain electrode, and an active layer, and if necessary, other members such as a gate electrode and a gate insulating layer.
本発明者らは、酸化物半導体を活性層に用いた電界効果型トランジスタにおいて、金をソース電極、及びドレイン電極に用いた場合に、高い電界効果移動度を有するトランジスタを実現できるものの、スイッチング不良が起こる場合があることを見出した。
そこで、鋭意検討を行った結果、ソース電極及びドレイン電極が、少なくとも酸化物半導体と接する部位に特定の金合金を含有することで、ソース電極及びドレイン電極と酸化物半導体との接触が良好になることを見出した。ここで、前記特定の金合金は、第1の元素である金と、ゲルマニウム、スズ、亜鉛、及びインジウムの少なくともいずれかである第2の元素とを含有する。
また、前記特定の金合金の場合、酸化物半導体との接触抵抗が、金の場合よりも低くなると考えられ、その結果、ソース電極及びドレイン電極と酸化物半導体との接触抵抗の不良に起因する特性ばらつきが抑えられる。
さらに、前記特定の金合金を用いることで、ソース電極及びドレイン電極と活性層との間に、ソース電極及びドレイン電極と活性層との接触抵抗を良好にするための低抵抗の層を設ける必要がない。その点において、本発明の電界効果型トランジスタは、低抵抗の層を省略でき、簡便な製造プロセスにより製造できる。
以上により、本発明の完成に至った。
The present inventors have found that, in a field-effect transistor using an oxide semiconductor for the active layer, a transistor having high field-effect mobility can be realized when gold is used for the source electrode and the drain electrode, but switching failure found that it may occur.
Therefore, as a result of intensive studies, the contact between the source electrode and the drain electrode and the oxide semiconductor is improved by containing a specific gold alloy at least in the portion where the source electrode and the drain electrode are in contact with the oxide semiconductor. I found out. Here, the specific gold alloy contains a first element of gold and a second element of at least one of germanium, tin, zinc, and indium.
In addition, in the case of the specific gold alloy, the contact resistance with the oxide semiconductor is considered to be lower than in the case of gold, resulting in poor contact resistance between the source and drain electrodes and the oxide semiconductor. Variation in characteristics can be suppressed.
Furthermore, by using the specific gold alloy, it is necessary to provide a low-resistance layer between the source and drain electrodes and the active layer in order to improve the contact resistance between the source and drain electrodes and the active layer. There is no In this respect, the field effect transistor of the present invention can be manufactured by a simple manufacturing process without the need for a low-resistance layer.
As described above, the present invention has been completed.
<ソース電極、及びドレイン電極>
前記ソース電極及びドレイン電極は、前記酸化物半導体と接する金合金を含有する。
前記ソース電極及びドレイン電極は、前記金合金自体であってもよいし、前記金合金と他の組成(例えば、金)との複合体であってもよい。
前記複合体としては、例えば、前記金合金の層と、前記金との層との積層構造などが挙げられる。
<Source electrode and drain electrode>
The source electrode and the drain electrode contain a gold alloy in contact with the oxide semiconductor.
The source and drain electrodes may be the gold alloy itself, or may be a composite of the gold alloy and another composition (for example, gold).
Examples of the composite include a laminate structure of the gold alloy layer and the gold layer.
前記金合金は、第1の元素と、第2の元素とを少なくとも含有する。 The gold alloy contains at least a first element and a second element.
前記第1の元素は、金である。金は熱的に安定で酸化しにくく、電気抵抗率も低い。金を前記金合金の主成分とすることで、ソース電極及びドレイン電極が製造プロセス上安定で、デバイス特性の安定化に寄与する。また、電気抵抗率が低い金を用いることで、配線遅延の影響を低減することが可能となる。
前記金合金は、前記金を主成分とする。そのため、前記金合金における前記金の含有量は、例えば、50重量%以上であり、60重量%以上が好ましく、70重量%以上がより好ましく、80重量%以上が特に好ましい。前記金合金における前記金の含有量の上限値としては、特に制限はなく、目的に応じて適宜選択することができ、前記金合金における前記金の含有量は、例えば、100重量%未満である。ただし、前記金の含有量と、前記第2の元素の含有量との合計は、当然に、100重量%を超えない。
The first element is gold. Gold is thermally stable, resistant to oxidation, and has low electrical resistivity. By using gold as the main component of the gold alloy, the source electrode and the drain electrode are stable in the manufacturing process, contributing to stabilization of device characteristics. In addition, by using gold, which has a low electrical resistivity, it is possible to reduce the influence of wiring delay.
The gold alloy contains gold as a main component. Therefore, the gold content in the gold alloy is, for example, 50% by weight or more, preferably 60% by weight or more, more preferably 70% by weight or more, and particularly preferably 80% by weight or more. The upper limit of the content of gold in the gold alloy is not particularly limited and can be appropriately selected according to the purpose. The content of gold in the gold alloy is, for example, less than 100% by weight. . However, the sum of the content of gold and the content of the second element naturally does not exceed 100% by weight.
前記第2の元素は、ゲルマニウム、スズ、亜鉛、及びインジウムの少なくともいずれかである。前記金合金が前記第2の元素を含有することで、ソース電極及びドレイン電極における前記金合金と接する層との密着性の向上が図られ、電極の膜剥がれ防止に寄与する。また、前記第2の元素を含有することにより、後述する酸化物半導体との電気的接触が良好となり、デバイス特性の高性能化や均質化に寄与する。
前記金合金における前記第2の元素の含有量としては、特に制限はなく、目的に応じて適宜選択することができるが、3重量%以上30重量%以下が好ましく、3重量%以上20重量%以下がより好ましい。前記含有量が、好ましい範囲であれば、ソース電極及びドレイン電極と酸化物半導体との接触がより良好となる。
なお、前記第2の元素がゲルマニウムの場合、前記金合金における前記第2の元素の含有量としては、3重量%以上15重量%以下が好ましい。
前記第2の元素がスズの場合、前記金合金における前記第2の元素の含有量としては、15重量%以上30重量%以下が好ましい。
The second element is at least one of germanium, tin, zinc, and indium. Since the gold alloy contains the second element, the adhesion between the source electrode and the drain electrode and the layer in contact with the gold alloy is improved, which contributes to the prevention of film peeling of the electrodes. In addition, the inclusion of the second element improves electrical contact with an oxide semiconductor, which will be described later, and contributes to higher performance and uniformity of device characteristics.
The content of the second element in the gold alloy is not particularly limited, and can be appropriately selected according to the purpose. The following are more preferred. If the content is within the preferable range, the contact between the source electrode and the drain electrode and the oxide semiconductor will be better.
When the second element is germanium, the content of the second element in the gold alloy is preferably 3% by weight or more and 15% by weight or less.
When the second element is tin, the content of the second element in the gold alloy is preferably 15% by weight or more and 30% by weight or less.
また、前記金合金における金、及び前記第2の元素の含有量は、前記金合金の溶融温度に基づいて適宜選択してもよい。この場合、前記電界効果型トランジスタ作製の際に前記ソース電極及び前記ドレイン電極に付与される加熱温度よりも前記金合金の溶融温度が高いことが好ましい。酸化物半導体を活性層に用いた電界効果型トランジスタでは、トランジスタ製造後、250℃から300℃程度の温度でアニール処理を施すことにより、デバイス特性の安定化が図られる場合がある。その点において、前記金合金の溶融温度は、250℃以上が好ましく、300℃以上がより好ましく、350℃以上が特に好ましい。
前記溶融温度は、例えば、DSC(示差走査熱量)測定や、顕微鏡用DSCホットステージを用いた顕微鏡による構造観察などにより測定できる。
Also, the contents of gold and the second element in the gold alloy may be appropriately selected based on the melting temperature of the gold alloy. In this case, the melting temperature of the gold alloy is preferably higher than the heating temperature applied to the source electrode and the drain electrode when manufacturing the field effect transistor. In a field effect transistor using an oxide semiconductor as an active layer, the device characteristics may be stabilized by performing an annealing treatment at a temperature of about 250° C. to 300° C. after manufacturing the transistor. In this regard, the melting temperature of the gold alloy is preferably 250° C. or higher, more preferably 300° C. or higher, and particularly preferably 350° C. or higher.
The melting temperature can be measured, for example, by DSC (differential scanning calorimetry) measurement, structural observation by a microscope using a DSC hot stage for microscopes, or the like.
前記ソース電極及び前記ドレイン電極の平均厚みとしては、特に制限はなく、目的に応じて適宜選択することができるが、10nm~500nmが好ましく、50nm~300nmがより好ましい。 The average thickness of the source electrode and the drain electrode is not particularly limited and can be appropriately selected depending on the purpose.
前記ソース電極及び前記ドレイン電極の形成方法としては、特に制限はなく、目的に応じて適宜選択することができ、例えば、(i)スパッタ法、コーティング法(例えば、スピンコーティング、スリットコーティング等)等による成膜後、フォトリソグラフィーによってパターニングする工程、(ii)インクジェット、ナノインプリント、グラビア等の印刷プロセスによって、所望の形状を直接成膜する工程などが挙げられる。 The method for forming the source electrode and the drain electrode is not particularly limited and can be appropriately selected according to the purpose. (ii) a step of directly forming a film in a desired shape by a printing process such as inkjet, nanoimprint, gravure, and the like.
<ゲート電極>
前記ゲート電極としては、例えば、ゲート電圧を印加するための電極であれば、特に制限はなく、目的に応じて適宜選択することができる。
前記ゲート電極の材質としては、特に制限はなく、目的に応じて適宜選択することができ、例えば、白金、パラジウム、金、銀、銅、亜鉛、アルミニウム、ニッケル、クロム、タンタル、モリブデン、チタン等の金属、これらの合金、これら金属の混合物などが挙げられる。また、酸化インジウム、酸化亜鉛、酸化スズ、酸化ガリウム、酸化ニオブ、スズ(Sn)が添加されたIn2O3(ITO)、ガリウム(Ga)が添加されたZnO、アルミニウム(Al)が添加されたZnO、アンチモン(Sb)が添加されたSnO2等の導電性酸化物、これらの複合化合物、これらの混合物、などが挙げられる。
<Gate electrode>
The gate electrode is not particularly limited as long as it is an electrode for applying a gate voltage, and can be appropriately selected according to the purpose.
The material of the gate electrode is not particularly limited and can be appropriately selected depending on the intended purpose. metals, alloys thereof, mixtures of these metals, and the like. In addition, indium oxide, zinc oxide, tin oxide, gallium oxide, niobium oxide, In 2 O 3 (ITO) to which tin (Sn) is added, ZnO to which gallium (Ga) is added, and aluminum (Al) is added. conductive oxides such as ZnO, antimony ( Sb)-added SnO2, composite compounds thereof, mixtures thereof, and the like.
前記ゲート電極の平均厚みとしては、特に制限はなく、目的に応じて適宜選択することができるが、10nm~500nmが好ましく、50nm~300nmがより好ましい。 The average thickness of the gate electrode is not particularly limited and can be appropriately selected depending on the purpose.
前記ゲート電極の形成方法としては、特に制限はなく、目的に応じて適宜選択することができ、例えば、(i)スパッタ法、コーティング法(例えば、スピンコーティング、スリットコーティング等)等による成膜後、フォトリソグラフィーによってパターニングする工程、(ii)インクジェット、ナノインプリント、グラビア等の印刷プロセスによって、所望の形状を直接成膜する工程などが挙げられる。 The method for forming the gate electrode is not particularly limited and can be appropriately selected according to the purpose. , a step of patterning by photolithography, and (ii) a step of directly forming a film in a desired shape by a printing process such as inkjet, nanoimprint, or gravure.
<ゲート絶縁層>
前記ゲート絶縁層としては、例えば、前記ゲート電極と前記活性層との間に形成された絶縁層であれば、特に制限はなく、目的に応じて適宜選択することができる。
前記ゲート絶縁層の材質としては、特に制限はなく、目的に応じて適宜選択することができ、例えば、無機絶縁材料、有機絶縁材料などが挙げられる。
前記無機絶縁材料としては、例えば、酸化ケイ素、酸化アルミニウム、酸化タンタル、酸化チタン、酸化イットリウム、酸化ランタン、酸化ハフニウム、酸化ジルコニウム、窒化ケイ素、窒化アルミニウム、これらの混合物などが挙げられる。
前記有機絶縁材料としては、例えば、ポリイミド、ポリアミド、ポリアクリレート、ポリビニルアルコール、ノボラック樹脂などが挙げられる。
<Gate insulating layer>
The gate insulating layer is not particularly limited as long as it is an insulating layer formed between the gate electrode and the active layer, for example, and can be appropriately selected according to the purpose.
The material of the gate insulating layer is not particularly limited and can be appropriately selected depending on the purpose. Examples thereof include inorganic insulating materials and organic insulating materials.
Examples of the inorganic insulating material include silicon oxide, aluminum oxide, tantalum oxide, titanium oxide, yttrium oxide, lanthanum oxide, hafnium oxide, zirconium oxide, silicon nitride, aluminum nitride, and mixtures thereof.
Examples of the organic insulating material include polyimide, polyamide, polyacrylate, polyvinyl alcohol, and novolac resin.
前記ゲート絶縁層の平均厚みとしては、特に制限はなく、目的に応じて適宜選択することができるが、50nm~1,000nmが好ましく、100nm~500nmがより好ましい。 The average thickness of the gate insulating layer is not particularly limited and can be appropriately selected depending on the intended purpose.
前記ゲート絶縁層の形成方法としては、特に制限はなく、目的に応じて適宜選択することができ、例えば、(i)スパッタ法、コーティング法(例えば、スピンコーティング、スリットコーティング等)等による成膜後、フォトリソグラフィーによってパターニングする工程、(ii)インクジェット、ナノインプリント、グラビア等の印刷プロセスによって、所望の形状を直接成膜する工程などが挙げられる。 The method for forming the gate insulating layer is not particularly limited and can be appropriately selected depending on the intended purpose. After that, a step of patterning by photolithography, (ii) a step of directly forming a film in a desired shape by a printing process such as inkjet, nanoimprint, gravure, and the like are included.
<活性層>
前記活性層は、酸化物半導体からなる。
前記活性層は、例えば、前記ソース電極及びドレイン電極に隣接して設けられる。
前記酸化物半導体としては、特に制限はなく、目的に応じて適宜選択することができるが、n型酸化物半導体が好ましい。
<Active layer>
The active layer is made of an oxide semiconductor.
The active layer is provided, for example, adjacent to the source and drain electrodes.
The oxide semiconductor is not particularly limited and can be appropriately selected depending on the purpose, but an n-type oxide semiconductor is preferable.
前記酸化物半導体は、インジウム、亜鉛、スズ、ガリウム、及びチタンの少なくともいずれかを含有することが好ましい。
前記酸化物半導体は、アルカリ土類元素を含有することが好ましい。
前記酸化物半導体は、希土類元素を含有することが好ましい。
The oxide semiconductor preferably contains at least one of indium, zinc, tin, gallium, and titanium.
The oxide semiconductor preferably contains an alkaline earth element.
The oxide semiconductor preferably contains a rare earth element.
前記n型酸化物半導体としては、目的に応じて適宜選択することができるが、インジウム、亜鉛、スズ、ガリウム、及びチタンの少なくともいずれかを含有することが好ましい。前記n型酸化物半導体としては、例えば、ZnO、SnO2、In2O3、TiO2、Ga2O3などが挙げられる。また、In-Zn系酸化物、In-Sn系酸化物、In-Ga系酸化物、Sn-Zn系酸化物、Sn-Ga系酸化物、Zn-Ga系酸化物、In-Zn-Sn系酸化物、In-Ga-Zn系酸化物、In-Sn-Ga系酸化物、Sn-Ga-Zn系酸化物、In-Al-Zn系酸化物、Al-Ga-Zn系酸化物、Sn-Al-Zn系酸化物、In-Hf-Zn系酸化物、In-Al-Ga-Zn系酸化物等、複数の金属を含む酸化物を用いることもできる。
前記n型酸化物半導体は、高い電界効果移動度が得られる点、及び電子キャリア濃度を適切に制御しやすい点から、インジウム、亜鉛、錫、ガリウム、及びチタンの少なくともいずれかと、アルカリ土類元素とを含有することが好ましく、インジウムとアルカリ土類金属とを含有することがより好ましい。
前記アルカリ土類元素としては、ベリリウム、マグネシウム、カルシウム、ストロンチウム、バリウム、ラジウムなどが挙げられる。
酸化インジウムは、酸素欠損量によって電子キャリア濃度が1018cm-3~1020cm-3程度に変化する。ただし、酸化インジウムは酸素欠損ができやすい性質があり、酸化物半導体膜形成後の後工程で、意図しない酸素欠損ができる場合がある。インジウムと、インジウムよりも酸素と結合しやすいアルカリ土類元素との主に二つの金属から酸化物を形成することは、意図しない酸素欠損を防ぐとともに、組成の制御が容易となり電子キャリア濃度を適切に制御しやすい点で特に好ましい。
The n-type oxide semiconductor can be appropriately selected depending on the purpose, but preferably contains at least one of indium, zinc, tin, gallium, and titanium. Examples of the n-type oxide semiconductor include ZnO, SnO 2 , In 2 O 3 , TiO 2 and Ga 2 O 3 . In--Zn-based oxides, In--Sn-based oxides, In--Ga-based oxides, Sn--Zn-based oxides, Sn--Ga-based oxides, Zn--Ga-based oxides, In--Zn--Sn-based oxides Oxide, In--Ga--Zn-based oxide, In--Sn--Ga-based oxide, Sn--Ga--Zn-based oxide, In--Al--Zn-based oxide, Al--Ga--Zn-based oxide, Sn- An oxide containing a plurality of metals, such as an Al--Zn-based oxide, an In--Hf--Zn-based oxide, or an In--Al--Ga--Zn-based oxide, can also be used.
The n-type oxide semiconductor has at least one of indium, zinc, tin, gallium, and titanium, and an alkaline earth element, because high field-effect mobility can be obtained and electron carrier concentration can be appropriately controlled. and more preferably indium and an alkaline earth metal.
Examples of the alkaline earth elements include beryllium, magnesium, calcium, strontium, barium, and radium.
The electron carrier concentration of indium oxide varies from about 10 18 cm −3 to 10 20 cm −3 depending on the amount of oxygen deficiency. However, indium oxide tends to cause oxygen vacancies, and unintentional oxygen vacancies may occur in a post-process after formation of the oxide semiconductor film. Forming an oxide mainly from two metals, indium and an alkaline earth element that bonds more easily with oxygen than indium, prevents unintended oxygen vacancies, facilitates composition control, and appropriately adjusts the electron carrier concentration. It is particularly preferable in terms of easy control.
前記活性層は、活性層を構成する元素、製造プロセス条件、製膜後の後処理等により、電子キャリア濃度を適切な範囲に制御することができる。
前記活性層の平均厚みとしては、特に制限はなく、目的に応じて適宜選択することができるが、1nm~200nmが好ましく、2nm~100nmがより好ましい。
The electron carrier concentration of the active layer can be controlled within an appropriate range by the elements constituting the active layer, manufacturing process conditions, post-treatment after film formation, and the like.
The average thickness of the active layer is not particularly limited and can be appropriately selected depending on the intended purpose.
前記活性層の形成方法としては、特に制限はなく、目的に応じて適宜選択することができ、例えば、(i)スパッタ法、コーティング法(例えば、スピンコーティング、スリットコーティング等)等による成膜後、フォトリソグラフィーによってパターニングする工程、(ii)インクジェット、ナノインプリント、グラビア等の印刷プロセスによって、所望の形状を直接成膜する工程などが挙げられる。 The method for forming the active layer is not particularly limited and can be appropriately selected according to the purpose. , a step of patterning by photolithography, and (ii) a step of directly forming a film in a desired shape by a printing process such as inkjet, nanoimprint, or gravure.
<基材>
前記基材の形状、構造、及び大きさとしては、特に制限はなく、目的に応じて適宜選択することができる。
前記基材の材質としては、特に制限はなく、目的に応じて適宜選択することができ、例えば、ガラス基材などが挙げられる。
前記ガラス基材としては、特に制限はなく、目的に応じて適宜選択することができ、例えば、無アルカリガラス、シリカガラスなどが挙げられる。
なお、前記基材としては、表面の清浄化及び密着性向上の点で、酸素プラズマ、UVオゾン、UV照射洗浄などの前処理が行われることが好ましい。
<Base material>
The shape, structure, and size of the substrate are not particularly limited and can be appropriately selected according to the purpose.
The material of the base material is not particularly limited and can be appropriately selected depending on the intended purpose. Examples thereof include a glass base material.
The glass substrate is not particularly limited and can be appropriately selected depending on the intended purpose. Examples thereof include alkali-free glass and silica glass.
From the viewpoint of cleaning the surface and improving adhesion, the substrate is preferably subjected to pretreatment such as oxygen plasma, UV ozone, and UV irradiation cleaning.
前記電界効果型トランジスタの構造としては、特に制限はなく、目的に応じて適宜選択することができ、例えば、ボトムゲート/ボトムコンタクト型(図1)、ボトムゲート/トップコンタクト型(図2)、トップゲート/ボトムコンタクト型(図3)、トップゲート/トップコンタクト型(図4)などが挙げられる。なお、図1~図4中、1は基材、2はゲート電極、3はゲート絶縁層、4はソース電極、5はドレイン電極、6は活性層をそれぞれ表す。 The structure of the field effect transistor is not particularly limited and can be appropriately selected depending on the purpose. Top gate/bottom contact type (FIG. 3), top gate/top contact type (FIG. 4), and the like. 1 to 4, 1 represents a substrate, 2 a gate electrode, 3 a gate insulating layer, 4 a source electrode, 5 a drain electrode, and 6 an active layer.
(表示素子)
本発明の表示素子は、少なくとも、光制御素子と、前記光制御素子を駆動する駆動回路とを有し、更に必要に応じて、その他の部材を有する。
(Display element)
The display element of the present invention has at least a light control element and a drive circuit for driving the light control element, and further has other members as necessary.
<光制御素子>
前記光制御素子としては、駆動信号に応じて光出力を制御する素子である限り、特に制限はなく、目的に応じて適宜選択することができ、例えば、エレクトロルミネッセンス(EL)素子、エレクトロクロミック(EC)素子、液晶素子、電気泳動素子、エレクトロウェッティング素子などが挙げられる。
<Light control element>
The light control element is not particularly limited as long as it is an element that controls light output in accordance with a drive signal, and can be appropriately selected according to the purpose. EC) elements, liquid crystal elements, electrophoresis elements, electrowetting elements, and the like.
<駆動回路>
前記駆動回路としては、本発明の前記電界効果型トランジスタを有する限り、特に制限はなく、目的に応じて適宜選択することができる。
<Drive circuit>
The drive circuit is not particularly limited as long as it has the field effect transistor of the present invention, and can be appropriately selected according to the purpose.
<その他の部材>
前記その他の部材としては、特に制限はなく、目的に応じて適宜選択することができる。
<Other parts>
The other members are not particularly limited and can be appropriately selected according to the purpose.
前記表示素子は、本発明の前記電界効果型トランジスタを有しているため、高速駆動が可能、長寿命、かつ素子間のばらつきを小さくすることが可能となる。また、前記表示素子に経時変化が起きても駆動トランジスタを一定のゲート電圧で動作させることができる。 Since the display element has the field effect transistor of the present invention, it can be driven at high speed, has a long life, and can reduce variations between elements. Further, even if the display element changes with time, the driving transistor can be operated with a constant gate voltage.
(画像表示装置)
本発明の画像表示装置は、少なくとも、複数の表示素子と、複数の配線と、表示制御装置とを有し、更に必要に応じて、その他の部材を有する。
(Image display device)
The image display device of the present invention has at least a plurality of display elements, a plurality of wirings, and a display control device, and further has other members as necessary.
<複数の表示素子>
前記複数の表示素子としては、マトリックス状に配置された複数の本発明の前記表示素子である限り、特に制限はなく、目的に応じて適宜選択することができる。
<Plural display elements>
The plurality of display elements are not particularly limited as long as they are the plurality of display elements of the present invention arranged in a matrix, and can be appropriately selected according to the purpose.
<複数の配線>
前記複数の配線は、前記複数の表示素子における各電界効果型トランジスタにゲート電圧と画像データ信号とを個別に印加可能である限り、特に制限はなく、目的に応じて適宜選択することができる。
<Multiple wiring>
The plurality of wirings are not particularly limited as long as the gate voltage and the image data signal can be applied individually to each field effect transistor in the plurality of display elements, and can be appropriately selected according to the purpose.
<表示制御装置>
前記表示制御装置としては、画像データに応じて、各電界効果型トランジスタのゲート電圧と信号電圧とを前記複数の配線を介して個別に制御可能である限り、特に制限はなく、目的に応じて適宜選択することができる。
<Display control device>
The display control device is not particularly limited as long as the gate voltage and signal voltage of each field effect transistor can be individually controlled via the plurality of wirings according to image data. It can be selected as appropriate.
<その他の部材>
前記その他の部材としては、特に制限はなく、目的に応じて適宜選択することができる。
<Other parts>
The other members are not particularly limited and can be appropriately selected according to the purpose.
前記画像表示装置は、本発明の前記表示素子を有しているため、素子間のばらつきも小さくすることが可能になり、大画面で高品質の画像を表示することが可能となる。 Since the image display device has the display element of the present invention, it is possible to reduce variations between the elements and display high-quality images on a large screen.
(システム)
本発明のシステムは、少なくとも、本発明の前記画像表示装置と、画像データ作成装置とを有する。
前記画像データ作成装置は、表示する画像情報に基づいて画像データを作成し、該画像データを前記画像表示装置に出力する。
(system)
A system of the present invention includes at least the image display device of the present invention and an image data creation device.
The image data creation device creates image data based on image information to be displayed, and outputs the image data to the image display device.
前記システムは、本発明の前記画像表示装置を備えているため、画像情報を高精細に表示することが可能となる。 Since the system includes the image display device of the present invention, it is possible to display image information with high definition.
以下、本発明の表示素子、画像表示装置、及びシステムを、図を用いて説明する。
まず、本発明のシステムとしてのテレビジョン装置を、図5を用いて説明する。
Hereinafter, the display device, image display device, and system of the present invention will be described with reference to the drawings.
First, a television apparatus as a system of the present invention will be described with reference to FIG.
図5において、テレビジョン装置100は、主制御装置101、チューナ103、ADコンバータ(ADC)104、復調回路105、TS(Transport Stream)デコーダ106、音声デコーダ111、DAコンバータ(DAC)112、音声出力回路113、スピーカ114、映像デコーダ121、映像・OSD合成回路122、映像出力回路123、画像表示装置124、OSD描画回路125、メモリ131、操作装置132、ドライブインターフェース(ドライブIF)141、ハードディスク装置142、光ディスク装置143、IR受光器151、及び通信制御装置152を備える。
映像デコーダ121と、映像・OSD合成回路122と、映像出力回路123と、OSD描画回路125とが、画像データ作成装置を構成する。
5,
A
主制御装置101は、CPU、フラッシュROM、及びRAMなどから構成され、テレビジョン装置100の全体を制御する。
前記フラッシュROMには、前記CPUにて解読可能なコードで記述されたプログラム、及び前記CPUでの処理に用いられる各種データなどが格納されている。
また、RAMは、作業用のメモリである。
The
The flash ROM stores a program written in code that can be read by the CPU, various data used for processing by the CPU, and the like.
Also, the RAM is a working memory.
チューナ103は、アンテナ210で受信された放送波の中から、予め設定されているチャンネルの放送を選局する。
The
ADC104は、チューナ103の出力信号(アナログ情報)をデジタル情報に変換する。
復調回路105は、ADC104からのデジタル情報を復調する。
A
TSデコーダ106は、復調回路105の出力信号をTSデコードし、音声情報及び映像情報を分離する。
The
音声デコーダ111は、TSデコーダ106からの音声情報をデコードする。
Audio decoder 111 decodes the audio information from
DAコンバータ(DAC)112は、音声デコーダ111の出力信号をアナログ信号に変換する。 A DA converter (DAC) 112 converts the output signal of the audio decoder 111 into an analog signal.
音声出力回路113は、DAコンバータ(DAC)112の出力信号をスピーカ114に出力する。
映像デコーダ121は、TSデコーダ106からの映像情報をデコードする。
The
映像・OSD合成回路122は、映像デコーダ121の出力信号とOSD描画回路125の出力信号を合成する。
The video/
映像出力回路123は、映像・OSD合成回路122の出力信号を画像表示装置124に出力する。
The
OSD描画回路125は、画像表示装置124の画面に文字や図形を表示するためのキャラクタ・ジェネレータを備えており、操作装置132、IR受光器151からの指示に応じて表示情報が含まれる信号を生成する。
The
メモリ131には、AV(Audio-Visual)データ等が一時的に蓄積される。
The
操作装置132は、例えば、コントロールパネルなどの入力媒体(図示省略)を備え、ユーザから入力された各種情報を主制御装置101に通知する。
The
ドライブIF141は、双方向の通信インターフェースであり、一例としてATAPI(AT Attachment Packet Interface)に準拠している。 The drive IF 141 is a two-way communication interface, and conforms to ATAPI (AT Attachment Packet Interface) as an example.
ハードディスク装置142は、ハードディスクと、該ハードディスクを駆動するための駆動装置などから構成されている。駆動装置は、ハードディスクにデータを記録するとともに、ハードディスクに記録されているデータを再生する。
The
光ディスク装置143は、光ディスク(例えば、DVDなど)にデータを記録するとともに、光ディスクに記録されているデータを再生する。
The
IR受光器151は、リモコン送信機220からの光信号を受信し、主制御装置101に通知する。
通信制御装置152は、インターネットとの通信を制御する。インターネットを介して各種情報を取得することができる。
The
図6は、本発明の画像表示装置の一例を示す概略構成図である。
図6において、画像表示装置124は、表示器300と、表示制御装置400とを有する。
表示器300は、図7に示されるように、複数(ここでは、n×m個)の表示素子302がマトリックス状に配置されたディスプレイ310を有する。
また、ディスプレイ310は、図8に示されるように、X軸方向に沿って等間隔に配置されているn本の走査線(X0、X1、X2、X3、・・・、Xn-2、Xn-1)と、Y軸方向に沿って等間隔に配置されているm本のデータ線(Y0、Y1、Y2、Y3、・・・、Ym-1)、Y軸方向に沿って等間隔に配置されているm本の電流供給線(Y0i、Y1i、Y2i、Y3i、・・・・・、Ym-1i)とを有する。
よって、走査線とデータ線とによって、表示素子を特定することができる。
FIG. 6 is a schematic configuration diagram showing an example of the image display device of the present invention.
In FIG. 6, the
As shown in FIG. 7, the
In addition, as shown in FIG. 8, the
Therefore, the display element can be specified by the scanning line and the data line.
以下、本発明の表示素子を図9を用いて説明する。
図9は、本発明の表示素子の一例を示す概略構成図である。
前記表示素子は、一例として図9に示されるように、有機EL(エレクトロルミネッセンス)素子350と、該有機EL素子350を発光させるためのドライブ回路320とを有している。即ち、ディスプレイ310は、いわゆるアクティブマトリックス方式の有機ELディスプレイである。また、ディスプレイ310は、カラー対応の32インチ型のディスプレイである。なお、大きさは、これに限定されるものではない。
The display element of the present invention will be described below with reference to FIG.
FIG. 9 is a schematic configuration diagram showing an example of the display element of the present invention.
The display element, as shown in FIG. 9 as an example, has an organic EL (electroluminescence)
図10には、表示素子302における有機EL素子350とドライブ回路としての電界効果型トランジスタ20との位置関係の一例が示されている。ここでは、電界効果型トランジスタ20の横に有機EL素子350が配置されている。なお、電界効果型トランジスタ10及びキャパシタ(図示せず)も同一基材上に形成されている。
FIG. 10 shows an example of the positional relationship between the
図10には図示されていないが、活性層22の上部に保護膜を設けることも好適である。前記保護膜の材料としては、SiO2、SiNx、Al2O3、フッ素系ポリマー等、適宜利用できる。
Although not shown in FIG. 10, it is also preferable to provide a protective film on top of the
また、例えば、図11に示されるように、電界効果型トランジスタ20の上に有機EL素子350が配置されてもよい。この場合には、ゲート電極26に透明性が要求されるので、ゲート電極26には、ITO、In2O3、SnO2、ZnO、Gaが添加されたZnO、Alが添加されたZnO、Sbが添加されたSnO2などの導電性を有する透明な酸化物が用いられる。なお、符号360は層間絶縁膜(平坦化膜)である。この層間絶縁膜にはポリイミドやアクリル系の樹脂等を利用できる。
Also, for example, as shown in FIG. 11, an
図12は、有機EL素子の一例を示す概略構成図である。
図12において、有機EL素子350は、陰極312と、陽極314と、有機EL薄膜層340とを有する。
FIG. 12 is a schematic configuration diagram showing an example of an organic EL element.
In FIG. 12,
陰極312の材質としては、特に制限はなく、目的に応じて適宜選択することができ、例えば、アルミニウム(Al)、マグネシウム(Mg)-銀(Ag)合金、アルミニウム(Al)-リチウム(Li)合金、ITO(Indium Tin Oxide)などが挙げられる。なお、マグネシウム(Mg)-銀(Ag)合金は、充分厚ければ高反射率電極となり、極薄膜(20nm程度未満)では半透明電極となる。図12では陽極側から光を取り出しているが、陰極を透明、又は半透明電極とすることによって陰極側から光を取り出すことができる。
The material of the
陽極314の材質としては、特に制限はなく、目的に応じて適宜選択することができ、例えば、ITO(Indium Tin Oxide)、IZO(Indium Zinc Oxide)、銀(Ag)-ネオジウム(Nd)合金などが挙げられる。なお、銀合金を用いた場合は、高反射率電極となり、陰極側から光を取り出す場合に好適である。
The material of the
有機EL薄膜層340は、電子輸送層342と、発光層344と、正孔輸送層346とを有する。電子輸送層342は、陰極312に接続され、正孔輸送層346は、陽極314に接続されている。陽極314と陰極312との間に所定の電圧を印加すると、発光層344が発光する。
The organic EL
ここで、電子輸送層342と発光層344が1つの層を形成してもよく、また、電子輸送層342と陰極312との間に電子注入層が設けられてもよく、更に、正孔輸送層346と陽極314との間に正孔注入層が設けられてもよい。
Here, the electron-transporting
また、基材側から光を取り出すいわゆる「ボトムエミッション」の場合について説明したが、基材と反対側から光を取り出す「トップエミッション」であってもよい。 Also, although the case of so-called "bottom emission" in which light is extracted from the substrate side has been described, "top emission" in which light is extracted from the side opposite to the substrate may be used.
図9におけるドライブ回路320について説明する。
ドライブ回路320は、2つの電界効果型トランジスタ10及び20と、キャパシタ30を有する。
The
電界効果型トランジスタ10は、スイッチ素子として動作する。電界効果型トランジスタ10のゲート電極Gは、所定の走査線に接続され、電界効果型トランジスタ10のソース電極Sは、所定のデータ線に接続されている。また、電界効果型トランジスタ10のドレイン電極Dは、キャパシタ30の一方の端子に接続されている。
The
電界効果型トランジスタ20は、有機EL素子350に電流を供給する。電界効果型トランジスタ20のゲート電極Gは、電界効果型トランジスタ10のドレイン電極Dと接続されている。そして、電界効果型トランジスタ20のドレイン電極Dは、有機EL素子350の陽極314に接続され、電界効果型トランジスタ20のソース電極Sは、所定の電流供給線に接続されている。
The
キャパシタ30は、電界効果型トランジスタ10の状態、即ちデータを記憶する。キャパシタ30の他方の端子は、所定の電流供給線に接続されている。
そこで、電界効果型トランジスタ10が「オン」状態になると、信号線Y2を介して画像データがキャパシタ30に記憶され、電界効果型トランジスタ10が「オフ」状態になった後も、電界効果型トランジスタ20を画像データに対応した「オン」状態に保持することによって、有機EL素子350は駆動される。
Therefore, when the
図13は、本発明の画像表示装置の他の一例を示す概略構成図である。
図13において、画像表示装置は、表示素子302と、配線(走査線、データ線、電流供給線)と、表示制御装置400とを有する。
表示制御装置400は、画像データ処理回路402と、走査線駆動回路404と、データ線駆動回路406とを有する。
画像データ処理回路402は、映像出力回路123の出力信号に基づいて、ディスプレイにおける複数の表示素子302の輝度を判断する。
走査線駆動回路404は、画像データ処理回路402の指示に応じてn本の走査線に個別に電圧を印加する。
データ線駆動回路406は、画像データ処理回路402の指示に応じてm本のデータ線に個別に電圧を印加する。
FIG. 13 is a schematic configuration diagram showing another example of the image display device of the present invention.
In FIG. 13, the image display device has
The
The image
The scanning
The data line driving
また、上記実施形態では、光制御素子が有機EL素子の場合について説明したが、これに限定されるものではなく、例えば、光制御素子がエレクトロクロミック素子であってもよい。この場合は、上記ディスプレイは、エレクトロクロミックディスプレイとなる。 Further, in the above embodiments, the case where the light control element is an organic EL element has been described, but the light control element is not limited to this, and for example, the light control element may be an electrochromic element. In this case, the display becomes an electrochromic display.
また、前記光制御素子が液晶素子であってもよく、この場合ディスプレイは、液晶ディスプレイとなり、図14に示されるように、表示素子302’に対する電流供給線は不要となる。また、図15に示されるように、ドライブ回路320’は、電界効果型トランジスタ10及び20と同様の1つの電界効果型トランジスタ40により構成することができる。電界効果型トランジスタ40において、ゲート電極Gが所定の走査線に接続され、ソース電極Sが所定のデータ線に接続されている。また、ドレイン電極Dが、キャパシタ361及び液晶素子370の画素電極に接続されている。
Also, the light control element may be a liquid crystal element, in which case the display will be a liquid crystal display, and as shown in FIG. Also, as shown in FIG. 15, the drive circuit 320' can be composed of one
また、前記光制御素子は、電気泳動素子、無機EL素子、エレクトロウェッティング素子であってもよい。 Also, the light control element may be an electrophoretic element, an inorganic EL element, or an electrowetting element.
以上、本発明のシステムがテレビジョン装置である場合について説明したが、これに限定されるものではなく、画像及び情報を表示する装置として画像表示装置124を備えていればよい。例えば、コンピュータ(パソコンを含む)と画像表示装置124とが接続されたコンピュータシステムであってもよい。
Although the case where the system of the present invention is a television device has been described above, the present invention is not limited to this, as long as the
また、携帯電話、携帯型音楽再生装置、携帯型動画再生装置、電子BOOK、PDA(Personal Digital Assistant)などの携帯情報機器、スチルカメラやビデオカメラなどの撮像機器における表示手段に画像表示装置124を用いることができる。また、車、航空機、電車、船舶等の移動体システムにおける各種情報の表示手段に画像表示装置124を用いることができる。さらに、計測装置、分析装置、医療機器、広告媒体における各種情報の表示手段に画像表示装置124を用いることができる。
In addition, the
以下、本発明の実施例について説明するが、本発明は下記実施例に何ら限定されるものではない。 Examples of the present invention will be described below, but the present invention is not limited to the following examples.
(実施例1)
<ボトムゲート/トップコンタクト型電界効果型トランジスタの作製>
-ゲート電極の形成-
ガラス基板上に、スパッタリング法を用いてAl合金膜を形成した。フォトリソグラフィ、エッチングによりゲート電極を所望の形状にパターニングした。
(Example 1)
<Fabrication of Bottom Gate/Top Contact Type Field Effect Transistor>
-Formation of gate electrode-
An Al alloy film was formed on a glass substrate using a sputtering method. A gate electrode was patterned into a desired shape by photolithography and etching.
-ゲート絶縁層の形成-
次に、プラズマCVDにより、200nmの厚みになるようにSiO2を成膜することによって、ゲート絶縁層を形成した。
-Formation of gate insulating layer-
Next, a gate insulating layer was formed by depositing SiO 2 to a thickness of 200 nm by plasma CVD.
-活性層の形成-
形成した前記ゲート絶縁層上に、特開2010-74148号公報の実施例に記載の方法で、Mg-In系酸化物半導体膜(活性層)をスパッタ法により形成した。ターゲットには、In2MgO4の組成を有する多結晶焼成体を用いた。スパッタチャンバー内の到達真空度は2×10-5Paとした。スパッタ時に流すアルゴンガスと酸素ガスの流量を調整し、全圧を0.3Paとした。得られた酸化物半導体膜(活性層)の厚みは、50nmであった。
-Formation of active layer-
A Mg—In based oxide semiconductor film (active layer) was formed by sputtering on the formed gate insulating layer by the method described in the example of JP-A-2010-74148. A polycrystalline sintered body having a composition of In 2 MgO 4 was used as the target. The ultimate vacuum in the sputtering chamber was set to 2×10 −5 Pa. The total pressure was set to 0.3 Pa by adjusting the flow rates of the argon gas and the oxygen gas during sputtering. The thickness of the obtained oxide semiconductor film (active layer) was 50 nm.
-ソース電極及びドレイン電極の形成-
形成した前記活性層上に、真空蒸着法とシャドウマスクを用いてAu-Ge7.4(田中貴金属社製、Au92.6重量%、Ge7.4重量%)を、蒸着しソース電極及びドレイン電極を形成した。
-Formation of source and drain electrodes-
On the formed active layer, using a vacuum deposition method and a shadow mask, Au—Ge 7.4 (manufactured by Tanaka Kikinzoku Co., Ltd., Au 92.6% by weight, Ge 7.4% by weight) was vapor-deposited to form a source electrode and a drain electrode. formed.
以上により、ボトムゲート/トップコンタクトの電界効果型トランジスタを作製した。 As described above, a bottom-gate/top-contact field effect transistor was manufactured.
<トランジスタ性能評価>
得られた電界効果型トランジスタについて、ソース・ドレイン電極に剥がれ箇所が無いか確認した。剥がれが無い場合を○、一部に剥がれがある場合を△、剥がれ箇所が多数ある場合を×とした。また、半導体パラメータ・アナライザ装置(アジレントテクノロジー社製、半導体パラメータ・アナライザB1500A)を用いて、トランジスタ性能評価を実施した。ソース/ドレイン電圧Vdsを10Vとし、ゲート電圧をVg=-15Vから+15Vに変化させて、電流-電圧特性(伝達特性)を評価した。測定素子は基板面内18箇所とした。オン電流最大の素子と最小の素子間で値が一桁以上変化する場合を×、それ以外を○とした。また、ゲート電圧を印加しない状態で、ソース電極・酸化物半導体・ドレイン電極の間で電流-電圧特性を評価した。電流-電圧特性曲線が線形の場合を○、非線形である場合を×とした。得られた電流-電圧特性曲線を図16に示した。なお、図16において、「E」は、「10のべき乗」を意味する。即ち、「10E-6」は、「10-6」を意味する。図17においても同様である。
<Transistor performance evaluation>
Regarding the obtained field effect transistor, it was confirmed whether or not the source/drain electrodes were peeled off. The case where there was no peeling was evaluated as ◯, the case where there was partial peeling was evaluated as Δ, and the case where there were many peeled portions was evaluated as ×. Also, the transistor performance was evaluated using a semiconductor parameter analyzer (Semiconductor parameter analyzer B1500A manufactured by Agilent Technologies). The source/drain voltage Vds was set to 10 V, and the gate voltage was changed from Vg=-15 V to +15 V to evaluate current-voltage characteristics (transfer characteristics). Measurement elements were set at 18 locations within the substrate surface. The case where the value changed by one digit or more between the element with the maximum on-current and the element with the minimum on-current was evaluated as x, and the others were evaluated as ◯. In addition, current-voltage characteristics were evaluated between the source electrode, the oxide semiconductor, and the drain electrode in a state in which no gate voltage was applied. When the current-voltage characteristic curve was linear, it was evaluated as ◯, and when it was non-linear, it was evaluated as ×. The resulting current-voltage characteristic curve is shown in FIG. In addition, in FIG. 16, "E" means "power of 10". That is, "10E-6" means "10 -6 ". The same applies to FIG. 17 as well.
(比較例1)
実施例1において、Au-Ge7.4(田中貴金属社製)をAu(田中貴金属社製)にしたことを除いて、実施例1と同様にして電界効果型トランジスタを作製した。また、実施例1と同様にして、トランジスタ性能を評価した。得られた電流-電圧特性曲線を図17に示した。
(Comparative example 1)
A field effect transistor was fabricated in the same manner as in Example 1, except that Au--Ge7.4 (manufactured by Tanaka Kikinzoku Co., Ltd.) was replaced with Au (manufactured by Tanaka Kikinzoku Co., Ltd.). In addition, the transistor performance was evaluated in the same manner as in Example 1. The resulting current-voltage characteristic curve is shown in FIG.
(実施例2)
<ボトムゲート/ボトムコンタクト型電界効果型トランジスタの作製>
-ゲート電極の形成-
ガラス基板上に、スパッタリング法を用いてAl合金膜を形成した。フォトリソグラフィ、エッチングによりゲート電極を所望の形状にパターニングした。
(Example 2)
<Fabrication of Bottom Gate/Bottom Contact Type Field Effect Transistor>
-Formation of gate electrode-
An Al alloy film was formed on a glass substrate using a sputtering method. A gate electrode was patterned into a desired shape by photolithography and etching.
-ゲート絶縁層の形成-
次に、プラズマCVDにより、200nmの厚みになるようにSiO2を成膜することによって、ゲート絶縁層を形成した。
-Formation of gate insulating layer-
Next, a gate insulating layer was formed by depositing SiO 2 to a thickness of 200 nm by plasma CVD.
-ソース電極及びドレイン電極(SD電極)の形成-
形成した前記活性層上に、真空蒸着法によりAu-Ge7.4(田中貴金属社製)を蒸着した。次いで、フォトリソグラフィとエッチングにより、所望の形状のソース電極及びドレイン電極を形成した。
-Formation of source and drain electrodes (SD electrodes)-
Au--Ge7.4 (manufactured by Tanaka Kikinzoku Co., Ltd.) was vapor-deposited on the formed active layer by a vacuum vapor deposition method. Then, by photolithography and etching, a source electrode and a drain electrode with desired shapes were formed.
-活性層の形成-
形成した前記ゲート絶縁層及びソース・ドレイン電極上に、特開2010-74148号公報の実施例に記載の方法で、Mg-In系酸化物半導体膜(活性層)をスパッタ法により形成した。ターゲットには、In2MgO4の組成を有する多結晶焼成体を用いた。スパッタチャンバー内の到達真空度は2×10-5Paとした。スパッタ時に流すアルゴンガスと酸素ガスの流量を調整し、全圧を0.3Paとした。得られた酸化物半導体膜(活性層)の厚みは、50nmであった。
-Formation of active layer-
An Mg—In based oxide semiconductor film (active layer) was formed by sputtering on the formed gate insulating layer and source/drain electrodes by the method described in the example of Japanese Patent Application Laid-Open No. 2010-74148. A polycrystalline sintered body having a composition of In 2 MgO 4 was used as the target. The ultimate vacuum in the sputtering chamber was set to 2×10 −5 Pa. The total pressure was set to 0.3 Pa by adjusting the flow rates of the argon gas and the oxygen gas during sputtering. The thickness of the obtained oxide semiconductor film (active layer) was 50 nm.
以上により、ボトムゲート/ボトムコンタクトの電界効果型トランジスタを作製した。 As described above, a bottom-gate/bottom-contact field effect transistor was manufactured.
<トランジスタ性能評価>
得られた電界効果型トランジスタについて、ソース・ドレイン電極に剥がれ箇所が無いか確認した。剥がれが無い場合を○、一部に剥がれがある場合を△、剥がれ箇所が多数ある場合を×とした。また、半導体パラメータ・アナライザ装置(アジレントテクノロジー社製、半導体パラメータ・アナライザB1500A)を用いて、トランジスタ性能評価を実施した。ソース/ドレイン電圧Vdsを10Vとし、ゲート電圧をVg=-15Vから+15Vに変化させて、電流-電圧特性(伝達特性)を評価した。測定素子は基板面内18箇所とした。オン電流最大の素子と最小の素子間で値が一桁以上変化する場合を×、それ以外を○とした。また、ゲート電圧を印加しない状態で、ソース電極・酸化物半導体・ドレイン電極の間で電流-電圧特性を評価した。電流-電圧特性曲線が線形の場合を○、非線形である場合を×とした。
<Transistor performance evaluation>
Regarding the obtained field effect transistor, it was confirmed whether or not the source/drain electrodes were peeled off. The case where there was no peeling was evaluated as ◯, the case where there was partial peeling was evaluated as Δ, and the case where there were many peeled portions was evaluated as ×. Also, the transistor performance was evaluated using a semiconductor parameter analyzer (Semiconductor parameter analyzer B1500A manufactured by Agilent Technologies). The source/drain voltage Vds was set to 10 V, and the gate voltage was changed from Vg=-15 V to +15 V to evaluate current-voltage characteristics (transfer characteristics). Measurement elements were set at 18 locations within the substrate surface. The case where the value changed by one digit or more between the element with the maximum on-current and the element with the minimum on-current was evaluated as x, and the others were evaluated as ◯. In addition, current-voltage characteristics were evaluated between the source electrode, the oxide semiconductor, and the drain electrode in a state in which no gate voltage was applied. When the current-voltage characteristic curve was linear, it was evaluated as ◯, and when it was non-linear, it was evaluated as ×.
(比較例2)
実施例2において、Au-Ge7.4(田中貴金属社製、Au92.6重量%、Ge7.4重量%)をAu(田中貴金属社製)にしたことを除いて、実施例2と同様にして電界効果型トランジスタを作製した。また、実施例2と同様にして、トランジスタ性能を評価した。
(Comparative example 2)
In Example 2, in the same manner as in Example 2, except that Au-Ge7.4 (manufactured by Tanaka Kikinzoku Co., Ltd., Au92.6 wt%, Ge7.4 wt%) was changed to Au (manufactured by Tanaka Kikinzoku Co., Ltd.) A field effect transistor was fabricated. Also, the transistor performance was evaluated in the same manner as in Example 2.
(実施例3)
<トップゲート/トップコンタクト型電界効果型トランジスタの作製>
-活性層の形成-
ガラス基板上に、特開2010-74148号公報の実施例に記載の方法で、Mg-In系酸化物半導体膜(活性層)をスパッタ法により形成した。ターゲットには、In2MgO4の組成を有する多結晶焼成体を用いた。スパッタチャンバー内の到達真空度は2×10-5Paとした。スパッタ時に流すアルゴンガスと酸素ガスの流量を調整し、全圧を0.3Paとした。得られた酸化物半導体膜(活性層)の厚みは、50nmであった。
(Example 3)
<Fabrication of Top Gate/Top Contact Type Field Effect Transistor>
-Formation of active layer-
A Mg—In-based oxide semiconductor film (active layer) was formed on a glass substrate by a method described in an example of Japanese Patent Application Laid-Open No. 2010-74148 by sputtering. A polycrystalline sintered body having a composition of In 2 MgO 4 was used as the target. The ultimate vacuum in the sputtering chamber was set to 2×10 −5 Pa. The total pressure was set to 0.3 Pa by adjusting the flow rates of the argon gas and the oxygen gas during sputtering. The thickness of the obtained oxide semiconductor film (active layer) was 50 nm.
-ソース電極及びドレイン電極の形成-
形成した前記活性層上に、真空蒸着法とシャドウマスクを用いてAu-Ge7.4(田中貴金属社製、Au92.6重量%、Ge7.4重量%)を、蒸着しソース電極及びドレイン電極を形成した。
-Formation of source and drain electrodes-
On the formed active layer, using a vacuum deposition method and a shadow mask, Au—Ge 7.4 (manufactured by Tanaka Kikinzoku Co., Ltd., Au 92.6% by weight, Ge 7.4% by weight) was vapor-deposited to form a source electrode and a drain electrode. formed.
-ゲート絶縁層の形成-
次に、プラズマCVDにより、200nmの厚みになるようにSiO2を成膜することによって、ゲート絶縁層を形成した。
-Formation of gate insulating layer-
Next, a gate insulating layer was formed by depositing SiO 2 to a thickness of 200 nm by plasma CVD.
-ゲート電極の形成-
前記ゲート絶縁層上に、スパッタリング法を用いてAl合金膜を形成した。フォトリソグラフィ、エッチングによりゲート電極を所望の形状にパターニングした。
-Formation of gate electrode-
An Al alloy film was formed on the gate insulating layer using a sputtering method. A gate electrode was patterned into a desired shape by photolithography and etching.
以上により、トップゲート/トップコンタクトの電界効果型トランジスタを作製した。 As described above, a top-gate/top-contact field effect transistor was fabricated.
<トランジスタ性能評価>
得られた電界効果型トランジスタについて、ソース・ドレイン電極に剥がれ箇所が無いか確認した。剥がれが無い場合を○、一部に剥がれがある場合を△、剥がれ箇所が多数ある場合を×とした。また、半導体パラメータ・アナライザ装置(アジレントテクノロジー社製、半導体パラメータ・アナライザB1500A)を用いて、トランジスタ性能評価を実施した。ソース/ドレイン電圧Vdsを10Vとし、ゲート電圧をVg=-15Vから+15Vに変化させて、電流-電圧特性(伝達特性)を評価した。測定素子は基板面内18箇所とした。オン電流最大の素子と最小の素子間で値が一桁以上変化する場合を×、それ以外を○とした。また、ゲート電圧を印加しない状態で、ソース電極・酸化物半導体・ドレイン電極の間で電流-電圧特性を評価した。電流-電圧特性曲線が線形の場合を○、非線形である場合を×とした。
<Transistor performance evaluation>
Regarding the obtained field effect transistor, it was confirmed whether or not the source/drain electrodes were peeled off. The case where there was no peeling was evaluated as ◯, the case where there was partial peeling was evaluated as Δ, and the case where there were many peeled portions was evaluated as ×. Also, the transistor performance was evaluated using a semiconductor parameter analyzer (Semiconductor parameter analyzer B1500A manufactured by Agilent Technologies). The source/drain voltage Vds was set to 10 V, and the gate voltage was changed from Vg=-15 V to +15 V to evaluate current-voltage characteristics (transfer characteristics). Measurement elements were set at 18 locations within the substrate surface. The case where the value changed by one digit or more between the element with the maximum on-current and the element with the minimum on-current was evaluated as x, and the others were evaluated as ◯. In addition, current-voltage characteristics were evaluated between the source electrode, the oxide semiconductor, and the drain electrode in a state in which no gate voltage was applied. When the current-voltage characteristic curve was linear, it was evaluated as ◯, and when it was non-linear, it was evaluated as ×.
(比較例3)
実施例3において、Au-Ge7.4(田中貴金属社製)をAu(田中貴金属社製)にしたことを除いて、実施例1と同様にして電界効果型トランジスタを作製した。また、実施例3と同様にして、トランジスタ性能を評価した。
(Comparative Example 3)
A field effect transistor was fabricated in the same manner as in Example 1, except that in Example 3, Au—Ge7.4 (manufactured by Tanaka Kikinzoku Co., Ltd.) was replaced with Au (manufactured by Tanaka Kikinzoku Co., Ltd.). Also, the transistor performance was evaluated in the same manner as in Example 3.
(実施例4)
<トップゲート/ボトムコンタクト型電界効果型トランジスタの作製>
-ソース電極及びドレイン電極の形成-
ガラス基板上に、真空蒸着法によりAu-Ge7.4(田中貴金属社製、Au92.6重量%、Ge7.4重量%)を蒸着した。次いで、フォトリソグラフィとエッチングにより、所望の形状のソース電極及びドレイン電極を形成した。
(Example 4)
<Fabrication of top gate/bottom contact type field effect transistor>
-Formation of source and drain electrodes-
Au--Ge 7.4 (manufactured by Tanaka Kikinzoku Co., Ltd., Au 92.6% by weight, Ge 7.4% by weight) was vapor-deposited on the glass substrate by a vacuum vapor deposition method. Then, by photolithography and etching, a source electrode and a drain electrode with desired shapes were formed.
-活性層の形成-
形成した前記ソース・ドレイン電極及びガラス基板上に、特開2010-74148号公報の実施例に記載の方法で、Mg-In系酸化物半導体膜(活性層)をスパッタ法により形成した。ターゲットには、In2MgO4の組成を有する多結晶焼成体を用いた。スパッタチャンバー内の到達真空度は2×10-5Paとした。スパッタ時に流すアルゴンガスと酸素ガスの流量を調整し、全圧を0.3Paとした。得られた酸化物半導体膜(活性層)の厚みは、50nmであった。
-Formation of active layer-
A Mg—In-based oxide semiconductor film (active layer) was formed on the formed source/drain electrodes and glass substrate by a method described in an example of Japanese Patent Application Laid-Open No. 2010-74148 by sputtering. A polycrystalline sintered body having a composition of In 2 MgO 4 was used as the target. The ultimate vacuum in the sputtering chamber was set to 2×10 −5 Pa. The total pressure was set to 0.3 Pa by adjusting the flow rates of the argon gas and the oxygen gas during sputtering. The thickness of the obtained oxide semiconductor film (active layer) was 50 nm.
-ゲート絶縁層の形成-
次に、プラズマCVDにより、200nmの厚みになるようにSiO2を成膜することによって、ゲート絶縁層を形成した。
-Formation of gate insulating layer-
Next, a gate insulating layer was formed by depositing SiO 2 to a thickness of 200 nm by plasma CVD.
-ゲート電極の形成-
前記ゲート絶縁層上に、スパッタリング法を用いてAl合金膜を形成した。フォトリソグラフィ、エッチングによりゲート電極を所望の形状にパターニングした。
-Formation of gate electrode-
An Al alloy film was formed on the gate insulating layer using a sputtering method. A gate electrode was patterned into a desired shape by photolithography and etching.
以上により、トップゲート/ボトムコンタクトの電界効果型トランジスタを作製した。 As described above, a top-gate/bottom-contact field effect transistor was fabricated.
<トランジスタ性能評価>
得られた電界効果型トランジスタについて、ソース・ドレイン電極に剥がれ箇所が無いか確認した。剥がれが無い場合を○、一部に剥がれがある場合を△、剥がれ箇所が多数ある場合を×とした。また、半導体パラメータ・アナライザ装置(アジレントテクノロジー社製、半導体パラメータ・アナライザB1500A)を用いて、トランジスタ性能評価を実施した。ソース/ドレイン電圧Vdsを10Vとし、ゲート電圧をVg=-15Vから+15Vに変化させて、電流-電圧特性(伝達特性)を評価した。測定素子は基板面内18箇所とした。オン電流最大の素子と最小の素子間で値が一桁以上変化する場合を×、それ以外を○とした。また、ゲート電圧を印加しない状態で、ソース電極・酸化物半導体・ドレイン電極の間で電流-電圧特性を評価した。電流-電圧特性曲線が線形の場合を○、非線形である場合を×とした。
<Transistor performance evaluation>
Regarding the obtained field effect transistor, it was confirmed whether or not the source/drain electrodes were peeled off. The case where there was no peeling was evaluated as ◯, the case where there was partial peeling was evaluated as Δ, and the case where there were many peeled portions was evaluated as ×. Also, the transistor performance was evaluated using a semiconductor parameter analyzer (Semiconductor parameter analyzer B1500A manufactured by Agilent Technologies). The source/drain voltage Vds was set to 10 V, and the gate voltage was changed from Vg=-15 V to +15 V to evaluate current-voltage characteristics (transfer characteristics). Measurement elements were set at 18 locations within the substrate surface. The case where the value changed by one digit or more between the element with the maximum on-current and the element with the minimum on-current was evaluated as x, and the others were evaluated as ◯. In addition, current-voltage characteristics were evaluated between the source electrode, the oxide semiconductor, and the drain electrode in a state in which no gate voltage was applied. When the current-voltage characteristic curve was linear, it was evaluated as ◯, and when it was non-linear, it was evaluated as ×.
(比較例4)
実施例4において、Au-Ge7.4(田中貴金属社製)をAu(田中貴金属社製)にしたことを除いて、実施例1と同様にして電界効果型トランジスタを作製した。また、実施例4と同様にして、トランジスタ性能を評価した。
(Comparative Example 4)
A field effect transistor was fabricated in the same manner as in Example 1, except that in Example 4, Au--Ge7.4 (manufactured by Tanaka Kikinzoku Co., Ltd.) was replaced with Au (manufactured by Tanaka Kikinzoku Co., Ltd.). Also, the transistor performance was evaluated in the same manner as in Example 4.
(実施例5)
<ボトムゲート/トップコンタクト型電界効果型トランジスタの作製>
実施例1において、Au-Ge7.4(田中貴金属社製)をAu-Ge12.5(田中貴金属社製、Au87.5重量%、Ge12.5重量%)にしたことを除いて、実施例1と同様にして電界効果型トランジスタを作製した。また、実施例1と同様にして、トランジスタ性能を評価した。
(Example 5)
<Fabrication of Bottom Gate/Top Contact Type Field Effect Transistor>
In Example 1, except that Au-Ge7.4 (manufactured by Tanaka Kikinzoku Co., Ltd.) was changed to Au-Ge12.5 (manufactured by Tanaka Kikinzoku Co., Ltd., Au87.5% by weight, Ge12.5% by weight). A field effect transistor was fabricated in the same manner as in the above. In addition, the transistor performance was evaluated in the same manner as in Example 1.
(実施例6~8)
<ボトムゲート/トップコンタクト型電界効果型トランジスタの作製>
実施例1において、「活性層の形成」を以下の方法に変えた以外は、実施例1と同様にして、ボトムゲート/トップコンタクトの電界効果型トランジスタを作製した。また、実施例1と同様の評価を行った。
(Examples 6-8)
<Fabrication of Bottom Gate/Top Contact Type Field Effect Transistor>
A bottom-gate/top-contact field-effect transistor was fabricated in the same manner as in Example 1, except that "formation of active layer" was changed to the following method. Moreover, the same evaluation as in Example 1 was performed.
<実施例6>
-活性層の形成-
--n型酸化物半導体膜形成用塗布液1の作製--
ビーカーに、3.55gの硝酸インジウム(In(NO3)3・3H2O)と0.139gの塩化ストロンチウム(SrCl2・6H2O)を秤量し、1,2-プロパンジオール20mLとエチレングリコールモノメチルエーテル20mLとを加え室温で混合、溶解させ、実施例6で用いるn型酸化物半導体膜形成用塗布液1を作製した。
<Example 6>
-Formation of active layer-
--Preparation of
In a beaker, weigh 3.55 g of indium nitrate (In(NO 3 ) 3.3H 2 O) and 0.139 g of strontium chloride (SrCl 2.6H 2 O), add 20 mL of 1,2-propanediol and ethylene glycol. 20 mL of monomethyl ether was added and mixed and dissolved at room temperature to prepare a
形成した前記ゲート絶縁層上に、前記n型酸化物半導体膜形成用塗布液1をインクジェット装置を用いて所定のパターンで塗布した。その基板を120℃に加熱したホットプレート上で10分間乾燥させた後、大気雰囲気中400℃で1時間焼成し、In-Sr系酸化物膜を形成し、活性層とした。
The
<実施例7>
-活性層の形成-
--n型酸化物半導体膜形成用塗布液2の作製)--
同様にして、ビーカーに3.55gの硝酸インジウム(In(NO3)3・3H2O)と0.125gの硝酸カルシウム(Ca(NO3)2・4H2O)を秤量し、1,2-プロパンジオール20mLとエチレングリコールモノメチルエーテル20mLとを加え室温で混合、溶解させ、実施例7で用いるn型酸化物半導体膜形成用塗布液2を作製した。
<Example 7>
-Formation of active layer-
--Preparation of
Similarly, 3.55 g of indium nitrate (In(NO 3 ) 3.3H 2 O) and 0.125 g of calcium nitrate (Ca(NO 3 ) 2.4H 2 O ) were weighed into a beaker. - 20 mL of propanediol and 20 mL of ethylene glycol monomethyl ether were added and mixed and dissolved at room temperature to prepare
形成した前記ゲート絶縁層上に、前記n型酸化物半導体膜形成用塗布液2をインクジェット装置を用いて所定のパターンで塗布した。その基板を120℃に加熱したホットプレート上で10分間乾燥させた後、大気雰囲気中400℃で1時間焼成し、In-Ca系酸化物膜を形成し、活性層とした。
The
<実施例8>
-活性層の形成-
--n型酸化物半導体膜形成用塗布液3の作製--
同様にして、ビーカーに3.55gの硝酸インジウム(In(NO3)3・3H2O)と0.125gの塩化バリウム(BaCl2・2H2O)を秤量し、1,2-エタンジオール20mLとエチレングリコールモノメチルエーテル20mLとを加え室温で混合、溶解させ、実施例8で用いるn型酸化物半導体膜形成用塗布液3を作製した。
<Example 8>
-Formation of active layer-
--Preparation of
Similarly, 3.55 g of indium nitrate (In(NO 3 ) 3.3H 2 O) and 0.125 g of barium chloride (BaCl 2.2H 2 O) were weighed into a beaker, and 20 mL of 1,2-ethanediol was added. and 20 mL of ethylene glycol monomethyl ether were added and mixed and dissolved at room temperature to prepare a
形成した前記ゲート絶縁層上に、前記n型酸化物半導体膜形成用塗布液3をインクジェット装置を用いて所定のパターンで塗布した。その基板を120℃に加熱したホットプレート上で10分間乾燥させた後、大気雰囲気中400℃で1時間焼成し、In-Ba系酸化物膜を形成し、活性層とした。
The
n型酸化物半導体膜形成用塗布液の配合を表に示す。 The table shows the composition of the coating solution for forming the n-type oxide semiconductor film.
(比較例5~7)
実施例6~8において、Au-Ge7.4(田中貴金属社製)をAu(田中貴金属社製)にしたことを除いて、実施例6~8と同様にして電界効果型トランジスタを作製した。また、実施例6~8と同様にして、トランジスタ性能を評価した。
(Comparative Examples 5-7)
Field effect transistors were fabricated in the same manner as in Examples 6 to 8, except that in Examples 6 to 8, Au-Ge7.4 (manufactured by Tanaka Kikinzoku Co., Ltd.) was replaced with Au (manufactured by Tanaka Kikinzoku Co., Ltd.). In addition, transistor performance was evaluated in the same manner as in Examples 6-8.
(実施例9)
実施例1において、「活性層の形成」を以下の方法に変えた以外は、実施例1と同様にして、ボトムゲート/トップコンタクトの電界効果型トランジスタを作製した。また、実施例1と同様の評価を行った。
(Example 9)
A bottom-gate/top-contact field-effect transistor was fabricated in the same manner as in Example 1, except that "formation of active layer" was changed to the following method. Moreover, the same evaluation as in Example 1 was performed.
-活性層の形成-
形成した前記ゲート絶縁層上に、Zn-Sn系酸化物薄膜を高周波スパッタを用いて形成した。ここでは、ターゲットとして、Zn2SnO4の組成を有する多結晶焼結体(サイズ:直径4インチ)を用いた。スパッタチャンバー内の到達真空度は2×10-5Paとした。スパッタ時に流すアルゴンガスと酸素ガスの流量を調整することで、酸化物半導体膜中の酸素量を制御でき、電子キャリア濃度を制御した。全圧は0.3Paとした。スパッタ中は、基板を保持するホルダを水冷により冷却することで、基板の温度を15℃~35℃の範囲内に制御した。スパッタパワーを150W、スパッタ時間を20分とし、厚み50nmのZn-Sn系酸化物膜を形成した。
-Formation of active layer-
A Zn—Sn-based oxide thin film was formed on the formed gate insulating layer using high-frequency sputtering. Here, a polycrystalline sintered body (size: 4 inches in diameter) having a composition of Zn 2 SnO 4 was used as a target. The ultimate vacuum in the sputtering chamber was set to 2×10 −5 Pa. By adjusting the flow rates of argon gas and oxygen gas that flow during sputtering, the amount of oxygen in the oxide semiconductor film can be controlled, and the electron carrier concentration can be controlled. The total pressure was 0.3 Pa. During sputtering, the temperature of the substrate was controlled within the range of 15° C. to 35° C. by cooling the holder holding the substrate with water. A Zn—Sn oxide film having a thickness of 50 nm was formed with a sputtering power of 150 W and a sputtering time of 20 minutes.
(比較例8)
実施例9において、Au-Ge7.4(田中貴金属社製)をAu(田中貴金属社製)にしたことを除いて、実施例9と同様にして電界効果型トランジスタを作製した。また、実施例9と同様にして、トランジスタ性能を評価した。
(Comparative Example 8)
A field effect transistor was fabricated in the same manner as in Example 9, except that Au--Ge7.4 (manufactured by Tanaka Kikinzoku Co., Ltd.) was replaced with Au (manufactured by Tanaka Kikinzoku Co., Ltd.). Also, the transistor performance was evaluated in the same manner as in Example 9.
(実施例10)
実施例1において、「活性層の形成」を以下の方法に変えた以外は、実施例1と同様にして、ボトムゲート/トップコンタクトの電界効果型トランジスタを作製した。また、実施例1と同様の評価を行った。
(Example 10)
A bottom-gate/top-contact field-effect transistor was fabricated in the same manner as in Example 1, except that "formation of active layer" was changed to the following method. Moreover, the same evaluation as in Example 1 was performed.
-活性層の形成-
形成した前記絶縁層上に、Zn-Ti系酸化物薄膜を高周波スパッタを用いて形成した。ここでは、ターゲットとして、Zn2TiO4の組成を有する多結晶焼結体(サイズ:直径4インチ)を用いた。スパッタチャンバー内の到達真空度は2×10-5Paとした。スパッタ時に流すアルゴンガスと酸素ガスの流量を調整することで、酸化物半導体膜中の酸素量を制御でき、電子キャリア濃度を制御した。全圧は0.3Paとした。スパッタ中は、基板を保持するホルダを水冷により冷却することで、基板の温度を15℃~35℃の範囲内に制御した。スパッタパワーを140W、スパッタ時間を25分とし、厚み50nmのZn-Ti系酸化物膜を形成した。
-Formation of active layer-
A Zn--Ti oxide thin film was formed on the formed insulating layer by using high-frequency sputtering. Here, a polycrystalline sintered body (size: 4 inches in diameter) having a composition of Zn 2 TiO 4 was used as a target. The ultimate vacuum in the sputtering chamber was set to 2×10 −5 Pa. By adjusting the flow rates of argon gas and oxygen gas that flow during sputtering, the amount of oxygen in the oxide semiconductor film can be controlled, and the electron carrier concentration can be controlled. The total pressure was 0.3 Pa. During sputtering, the temperature of the substrate was controlled within the range of 15° C. to 35° C. by cooling the holder holding the substrate with water. A Zn—Ti oxide film having a thickness of 50 nm was formed with a sputtering power of 140 W and a sputtering time of 25 minutes.
(比較例9)
実施例10において、Au-Ge7.4(田中貴金属社製)をAu(田中貴金属社製)にしたことを除いて、実施例10と同様にして電界効果型トランジスタを作製した。また、実施例10と同様にして、トランジスタ性能を評価した。
(Comparative Example 9)
A field effect transistor was fabricated in the same manner as in Example 10, except that Au--Ge7.4 (manufactured by Tanaka Kikinzoku Co., Ltd.) was replaced with Au (manufactured by Tanaka Kikinzoku Co., Ltd.). Further, the transistor performance was evaluated in the same manner as in Example 10.
(実施例11)
実施例1において、「活性層の形成」を以下の方法に変えた以外は、実施例1と同様にして、ボトムゲート/トップコンタクトの電界効果型トランジスタを作製した。また、実施例1と同様の評価を行った。
(Example 11)
A bottom-gate/top-contact field-effect transistor was fabricated in the same manner as in Example 1, except that "formation of active layer" was changed to the following method. Moreover, the same evaluation as in Example 1 was performed.
-活性層の形成-
形成した前記絶縁層上に、InLaWO膜をRFマグネトロンスパッタリング法を用いて形成した。ここでは、ターゲットとして、組成比がIn:La:W=99.5:5:0.5である酸化物焼結体を用いた。スパッタガスとしてアルゴンガス及び酸素ガスを導入した。全圧を1.1Paに固定し、酸素濃度を20体積%とした。得られたInLaWO膜は厚み50nmであった。
-Formation of active layer-
An InLaWO film was formed on the formed insulating layer using an RF magnetron sputtering method. Here, an oxide sintered body having a composition ratio of In:La:W=99.5:5:0.5 was used as the target. Argon gas and oxygen gas were introduced as sputtering gases. The total pressure was fixed at 1.1 Pa and the oxygen concentration was 20% by volume. The resulting InLaWO film had a thickness of 50 nm.
(比較例10)
実施例11において、Au-Ge7.4(田中貴金属社製)をAu(田中貴金属社製)にしたことを除いて、実施例11と同様にして電界効果型トランジスタを作製した。また、実施例11と同様にして、トランジスタ性能を評価した。
(Comparative Example 10)
A field effect transistor was fabricated in the same manner as in Example 11, except that Au--Ge7.4 (manufactured by Tanaka Kikinzoku Co., Ltd.) was replaced with Au (manufactured by Tanaka Kikinzoku Co., Ltd.). Also, the transistor performance was evaluated in the same manner as in Example 11.
(実施例12)
<ボトムゲート/トップコンタクト型電界効果型トランジスタの作製>
実施例1において、Au-Ge7.4(田中貴金属社製)をAu-Ge3.0(田中貴金属社製、Au97.0重量%、Ge3.0重量%)にしたことを除いて、実施例1と同様にして電界効果型トランジスタを作製した。また、実施例1と同様にして、トランジスタ性能を評価した。
(Example 12)
<Fabrication of Bottom Gate/Top Contact Type Field Effect Transistor>
In Example 1, except that Au-Ge7.4 (manufactured by Tanaka Kikinzoku Co., Ltd.) was changed to Au-Ge3.0 (manufactured by Tanaka Kikinzoku Co., Ltd., Au97.0 wt%, Ge3.0 wt%) A field effect transistor was fabricated in the same manner as in the above. In addition, the transistor performance was evaluated in the same manner as in Example 1.
(実施例13)
<ボトムゲート/トップコンタクト型電界効果型トランジスタの作製>
実施例1において、Au-Ge7.4(田中貴金属社製)をAu-Zn5.0(山本貴金属地金社製、Au95.0重量%、Zn5.0重量%)にしたことを除いて、実施例1と同様にして電界効果型トランジスタを作製した。また、実施例1と同様にして、トランジスタ性能を評価した。
(Example 13)
<Fabrication of Bottom Gate/Top Contact Type Field Effect Transistor>
In Example 1, except that Au-Ge7.4 (manufactured by Tanaka Kikinzoku Co., Ltd.) was changed to Au-Zn5.0 (manufactured by Yamamoto Kikinzoku Co., Ltd., Au95.0 wt%, Zn5.0 wt%) A field effect transistor was fabricated in the same manner as in Example 1. In addition, the transistor performance was evaluated in the same manner as in Example 1.
(実施例14)
<ボトムゲート/トップコンタクト型電界効果型トランジスタの作製>
実施例1において、Au-Ge7.4(田中貴金属社製)をAu-Sn(フルウチ化学社製、Au80重量%、Sn20重量%)にしたことを除いて、実施例1と同様にして電界効果型トランジスタを作製した。また、実施例1と同様にして、トランジスタ性能を評価した。
(Example 14)
<Fabrication of Bottom Gate/Top Contact Type Field Effect Transistor>
Field effect was measured in the same manner as in Example 1 except that Au-Ge7.4 (manufactured by Tanaka Kikinzoku Co., Ltd.) was changed to Au-Sn (manufactured by Furuuchi Chemical Co., Ltd., Au80% by weight, Sn20% by weight). type transistor was fabricated. In addition, the transistor performance was evaluated in the same manner as in Example 1.
実施例1~14の評価結果を表2-1に示した。
比較例1~10の評価結果を表2-2に示した。
The evaluation results of Examples 1 to 14 are shown in Table 2-1.
Evaluation results of Comparative Examples 1 to 10 are shown in Table 2-2.
<発明の効果>
実施例1~14について、ソース・ドレイン電極に膜剥がれが無いことを確認した。
一方、一方、比較例1~10では、トランジスタ製造過程で、ソース・ドレイン電極の膜剥がれが生じるものがあった。実施例1~14では、ソース・ドレイン電極がGe、Zn又はSnを含有していることで、下層膜との密着性が向上し、膜剥がれが生じなかったものと考えられる。
<Effect of invention>
For Examples 1 to 14, it was confirmed that there was no film peeling on the source/drain electrodes.
On the other hand, in Comparative Examples 1 to 10, film peeling of the source/drain electrodes occurred in some of the transistors during the manufacturing process. In Examples 1 to 14, the inclusion of Ge, Zn, or Sn in the source/drain electrodes is thought to improve the adhesion to the underlying film and prevent film peeling.
実施例1~14について、トランジスタ動作特性を評価した結果、オン電流のばらつきが小さいこと確認した。また、ソース電極・酸化物半導体・ドレイン電極間の電流電圧特性曲線の形状は線形であることを確認した。
一方、比較例1~10では、トランジスタ動作して高いオン電流が得られる素子がある一方でばらつきが大きいことがわかった。また、ソース電極・酸化物半導体・ドレイン電極間の電流電圧特性曲線の形状は非線形であることがわかった。
実施例1~14では、ソース・ドレイン電極がGe、Zn又はSnを含有していることで、電極の仕事関数が浅くなっており、酸化物半導体との電気的接続が良好で、オン電流ばらつきの低減に寄与しているものと考えられる。
As a result of evaluating the transistor operating characteristics of Examples 1 to 14, it was confirmed that variations in on-current were small. Also, it was confirmed that the shape of the current-voltage characteristic curve between the source electrode/oxide semiconductor/drain electrode is linear.
On the other hand, in Comparative Examples 1 to 10, it was found that there were elements that operated as transistors and obtained a high on-current, but that variations were large. It was also found that the shape of the current-voltage characteristic curve between the source electrode/oxide semiconductor/drain electrode is nonlinear.
In Examples 1 to 14, since the source/drain electrodes contain Ge, Zn, or Sn, the work function of the electrodes is shallow, the electrical connection with the oxide semiconductor is good, and the on-current variation is small. This is thought to contribute to the reduction of
すなわち、本発明によれば、簡便に製造でき、ソース電極およびドレイン電極と酸化物半導体との接触が良好で、特性ばらつきの少ない電界効果型トランジスタを提供することができる。 That is, according to the present invention, it is possible to provide a field effect transistor that can be easily manufactured, has good contact between the source electrode and the drain electrode and the oxide semiconductor, and has little variation in characteristics.
本発明の態様は、例えば、以下のとおりである。
<1> ソース電極及びドレイン電極と、
酸化物半導体からなる活性層と、
を備える電界効果型トランジスタであって、
前記ソース電極及びドレイン電極が、前記酸化物半導体と接する金合金を含有し、
前記金合金が、第1の元素である金と、ゲルマニウム、スズ、亜鉛、及びインジウムの少なくともいずれかである第2の元素とを含有する、ことを特徴とする電界効果型トランジスタである。
<2> 前記金合金における前記第2の元素の含有量が、3重量%以上30重量%以下である前記<1>に記載の電界効果型トランジスタである。
<3> 前記酸化物半導体が、インジウム、亜鉛、スズ、ガリウム、及びチタンの少なくともいずれかを含有する前記<1>から<2>のいずれかに記載の電界効果型トランジスタである。
<4> 前記酸化物半導体が、アルカリ土類元素を含有する前記<1>から<3>のいずれかに記載の電界効果型トランジスタである。
<5> 前記酸化物半導体が、希土類元素を含有する前記<1>から<4>のいずれかに記載の電界効果型トランジスタである。
<6> 駆動信号に応じて光出力が制御される光制御素子と、
前記<1>から<5>のいずれかに記載の電界効果型トランジスタを含み、前記光制御素子を駆動する駆動回路と、
を備えることを特徴とする表示素子である。
<7> 前記光制御素子が、エレクトロルミネッセンス素子及びエレクトロクロミック素子のいずれかを含む前記<6>に記載の表示素子である。
<8> 前記光制御素子が、液晶素子及び電気泳動素子のいずれかを含む前記<6>に記載の表示素子である。
<9> 画像データに応じた画像を表示する画像表示装置であって、
マトリックス状に配置された複数の前記<6>から<8>のいずれかに記載の表示素子と、
前記複数の表示素子における各電界効果型トランジスタにゲート電圧を個別に印加するための複数の配線と、
前記画像データに応じて、前記各電界効果型トランジスタのゲート電圧を前記複数の配線を介して個別に制御する表示制御装置と、
を備えることを特徴とする画像表示装置である。
<10> 前記<9>に記載の画像表示装置と、
表示する画像情報に基づいて画像データを作成し、該画像データを前記画像表示装置に出力する画像データ作成装置と、
を備えることを特徴とするシステムである。
Aspects of the present invention are, for example, as follows.
<1> a source electrode and a drain electrode;
an active layer made of an oxide semiconductor;
A field effect transistor comprising
the source electrode and the drain electrode contain a gold alloy in contact with the oxide semiconductor;
The field effect transistor is characterized in that the gold alloy contains gold as a first element and a second element as at least one of germanium, tin, zinc and indium.
<2> The field effect transistor according to <1>, wherein the content of the second element in the gold alloy is 3% by weight or more and 30% by weight or less.
<3> The field effect transistor according to any one of <1> to <2>, wherein the oxide semiconductor contains at least one of indium, zinc, tin, gallium, and titanium.
<4> The field effect transistor according to any one of <1> to <3>, wherein the oxide semiconductor contains an alkaline earth element.
<5> The field effect transistor according to any one of <1> to <4>, wherein the oxide semiconductor contains a rare earth element.
<6> a light control element whose light output is controlled according to a drive signal;
a drive circuit that includes the field effect transistor according to any one of <1> to <5> and drives the light control element;
A display element comprising:
<7> The display element according to <6>, wherein the light control element includes either an electroluminescence element or an electrochromic element.
<8> The display element according to <6>, wherein the light control element includes either a liquid crystal element or an electrophoretic element.
<9> An image display device for displaying an image corresponding to image data,
a plurality of display elements according to any one of <6> to <8> arranged in a matrix;
a plurality of wirings for individually applying a gate voltage to each field effect transistor in the plurality of display elements;
a display control device that individually controls gate voltages of the field effect transistors through the plurality of wirings according to the image data;
An image display device comprising:
<10> The image display device according to <9>;
an image data creation device that creates image data based on image information to be displayed and outputs the image data to the image display device;
A system characterized by comprising
前記<1>から<5>に記載の電界効果型トランジスタ、前記<6>から<8>に記載の表示素子、前記<9>に記載の画像表示装置、及び前記<10>に記載のシステムは、前記本発明の目的を達成することができる。 The field effect transistor according to <1> to <5>, the display device according to <6> to <8>, the image display device according to <9>, and the system according to <10> can achieve the object of the present invention.
1 基材
2 ゲート電極
3 ゲート絶縁層
4 ソース電極
5 ドレイン電極
6 活性層
10 電界効果型トランジスタ
20 電界効果型トランジスタ
21 基材
22 活性層
23 ソース電極
24 ドレイン電極
25 ゲート絶縁層
26 ゲート電極
30 キャパシタ
40 電界効果型トランジスタ
100 テレビジョン装置
101 主制御装置
103 チューナ
104 ADコンバータ(ADC)
105 復調回路
106 TS(Transport Stream)デコーダ
111 音声デコーダ
112 DAコンバータ(DAC)
113 音声出力回路
114 スピーカ
121 映像デコーダ
122 映像・OSD合成回路
123 映像出力回路
124 画像表示装置
125 OSD描画回路
131 メモリ
132 操作装置
141 ドライブインターフェース(ドライブIF)
142 ハードディスク装置
143 光ディスク装置
151 IR受光器
152 通信制御装置
210 アンテナ
220 リモコン送信機
300 表示器
302、302’ 表示素子
310 ディスプレイ
312 陰極
314 陽極
320、320’ ドライブ回路(駆動回路)
340 有機EL薄膜層
342 電子輸送層
344 発光層
346 正孔輸送層
350 有機EL素子
360 層間絶縁膜
361 キャパシタ
370 液晶素子
400 表示制御装置
402 画像データ処理回路
404 走査線駆動回路
406 データ線駆動回路
105
113
142
340 organic EL
Claims (10)
酸化物半導体からなる活性層と、
を備える電界効果型トランジスタであって、
前記ソース電極及びドレイン電極が、前記酸化物半導体と接する金合金を含有し、
前記金合金が、第1の元素である金と、ゲルマニウム、スズ、亜鉛、及びインジウムの少なくともいずれかである第2の元素とを含有し、
前記金合金における前記第2の元素の含有量が、3重量%以上20重量%以下である、ことを特徴とする電界効果型トランジスタ。 a source electrode and a drain electrode;
an active layer made of an oxide semiconductor;
A field effect transistor comprising
the source electrode and the drain electrode contain a gold alloy in contact with the oxide semiconductor;
The gold alloy contains a first element of gold and a second element of at least one of germanium, tin, zinc, and indium,
A field effect transistor , wherein the content of the second element in the gold alloy is 3% by weight or more and 20% by weight or less .
酸化物半導体からなる活性層と、an active layer made of an oxide semiconductor;
を備える電界効果型トランジスタであって、A field effect transistor comprising
前記ソース電極及びドレイン電極が、前記酸化物半導体と接する金合金を含有し、the source electrode and the drain electrode contain a gold alloy in contact with the oxide semiconductor;
前記金合金が、金及びゲルマニウムを含有する、ことを特徴とする電界効果型トランジスタ。A field effect transistor, wherein the gold alloy contains gold and germanium.
請求項1から5のいずれかに記載の電界効果型トランジスタを含み、前記光制御素子を駆動する駆動回路と、
を備えることを特徴とする表示素子。 a light control element whose light output is controlled according to a drive signal;
a drive circuit that includes the field effect transistor according to any one of claims 1 to 5 and drives the light control element;
A display element comprising:
マトリックス状に配置された複数の請求項6から8のいずれかに記載の表示素子と、
前記複数の表示素子における各電界効果型トランジスタにゲート電圧を個別に印加するための複数の配線と、
前記画像データに応じて、前記各電界効果型トランジスタのゲート電圧を前記複数の配線を介して個別に制御する表示制御装置と、
を備えることを特徴とする画像表示装置。 An image display device for displaying an image according to image data,
a plurality of display elements according to any one of claims 6 to 8 arranged in a matrix;
a plurality of wirings for individually applying a gate voltage to each field effect transistor in the plurality of display elements;
a display control device that individually controls gate voltages of the field effect transistors through the plurality of wirings according to the image data;
An image display device comprising:
表示する画像情報に基づいて画像データを作成し、該画像データを前記画像表示装置に出力する画像データ作成装置と、
を備えることを特徴とするシステム。 an image display device according to claim 9;
an image data creation device that creates image data based on image information to be displayed and outputs the image data to the image display device;
A system characterized by comprising:
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