JP7108593B2 - game machine - Google Patents
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Description
本発明は、遊技機に関する。 The present invention relates to gaming machines.
従来、複数の図柄がそれぞれの表面に設けられた複数のリールと、スタートスイッチと、ストップスイッチと、各リールに対応して設けられたステッピングモータと、制御部とを備えた、パチスロと呼ばれる遊技機が知られている。スタートスイッチは、メダルやコインなどの遊技媒体が遊技機に投入された後、スタートレバーが遊技者により操作されたこと（以下、「開始操作」ともいう）を検出し、全てのリールの回転の開始を要求する信号を出力する。ストップスイッチは、各リールに対応して設けられたストップボタンが遊技者により押されたこと（以下、「停止操作」ともいう）を検出し、該当するリールの回転の停止を要求する信号を出力する。ステッピングモータは、その駆動力を対応するリールに伝達する。また、制御部は、スタートスイッチ及びストップスイッチにより出力された信号に基づいて、ステッピングモータの動作を制御し、各リールの回転動作及び停止動作を行う。 Conventionally, a game called pachislot, which includes a plurality of reels with a plurality of patterns provided on each surface, a start switch, a stop switch, a stepping motor provided corresponding to each reel, and a control unit. machine is known. The start switch detects that the start lever has been operated by the player after game media such as medals and coins have been inserted into the gaming machine (hereinafter also referred to as "start operation"), and the rotation of all reels is detected. Outputs a signal requesting a start. The stop switch detects that the stop button provided corresponding to each reel has been pressed by the player (hereinafter also referred to as "stop operation"), and outputs a signal requesting the rotation of the relevant reel to stop. do. The stepping motor transmits its driving force to the corresponding reel. Also, the control unit controls the operation of the stepping motor based on the signals output by the start switch and the stop switch, and rotates and stops each reel.
このような遊技機では、開始操作が検出されると、プログラム上で乱数を用いた抽籤処理（以下、「内部抽籤処理」という）が行われ、その抽籤の結果（以下、「内部当籤役」という）と停止操作のタイミングとに基づいてリールの回転の停止を行う。そして、全てのリールの回転が停止され、入賞の成立に係る図柄の組合せ（表示役）が表示されると、その図柄の組合せに対応する特典が遊技者に付与される。なお、遊技者に付与される特典の例としては、遊技媒体（メダル等）の払い出し、遊技媒体を消費することなく再度、内部抽籤処理を行う再遊技（以下、「リプレイ」ともいう）の作動、遊技媒体の払い出し機会が増加するボーナスゲームの作動等を挙げることができる。 In such a game machine, when a start operation is detected, a lottery process using random numbers (hereinafter referred to as "internal lottery process") is performed on the program, and the result of the lottery (hereinafter referred to as "internal winning combination") is performed. ) and the timing of the stop operation. Then, when the rotation of all the reels is stopped and the symbol combination (display combination) related to the establishment of a prize is displayed, a privilege corresponding to the symbol combination is awarded to the player. Examples of benefits given to the player include the payout of game media (medals, etc.), and the activation of replay (hereinafter also referred to as “replay”) in which internal lottery processing is performed again without consuming game media. , operation of a bonus game in which the opportunity to pay out game media increases, and the like.
また、従来、上記構成の遊技機において、特定の小役（遊技媒体の払い出しに係る役）の成立をランプ等でナビゲートする機能、すなわち、アシストタイム（以下、「ＡＴ」という）の機能を備える遊技機が開発されている。また、従来、特定の図柄組合せが表示された場合にリプレイの当籤確率が通常時より高い遊技状態が作動する機能、すなわち、リプレイタイム（以下、「ＲＴ」という）の機能を備える遊技機も開発されている。さらに、従来、ＡＴとＲＴとが同時に作動するアシストリプレイタイム（以下、「ＡＲＴ」という）の機能を備えたパチスロが開発されている。 Conventionally, in the gaming machine with the above configuration, a function of navigating the establishment of a specific small winning combination (a winning combination related to the payout of game media) with a lamp or the like, that is, an assist time (hereinafter referred to as "AT") function has been provided. A gaming machine equipped with In addition, conventionally, game machines have been developed that have a replay time (hereinafter referred to as “RT”) function that activates a game state with a higher winning probability in replay when a specific combination of symbols is displayed. It is Furthermore, conventionally, a pachislot machine equipped with an assist replay time (hereinafter referred to as "ART") function in which AT and RT operate simultaneously has been developed.
上述した遊技機は、通常、内部当籤役の決定、各リールの回転及び停止、入賞の有無の判定等の遊技機の主な遊技動作を制御する回路（主制御回路）が実装された主制御基板と、映像の表示等による演出動作を制御する回路（副制御回路）が実装された副制御基板とを備える。そして、遊技動作は、主制御回路に搭載されたＣＰＵ（Central Processing Unit）により制御される。この際、ＣＰＵの制御により、主制御回路のＲＯＭ（Read Only Memory）に記憶されたプログラム及び各種テーブルデータ等により、各種遊技動作に関する処理が実行される。 The game machine described above is usually equipped with a main control circuit (main control circuit) that controls the main game operations of the game machine, such as determining the internal winning combination, rotating and stopping each reel, and determining whether or not a prize has been won. It comprises a substrate and a sub-control substrate on which a circuit (sub-control circuit) for controlling performance operations such as video display is mounted. The game operation is controlled by a CPU (Central Processing Unit) mounted on the main control circuit. At this time, under the control of the CPU, processes related to various game operations are executed by programs and various table data stored in a ROM (Read Only Memory) of the main control circuit.
ところで、従来、リセット入力からプログラムの起動までの時間をランダム化させる遊技機が開示されている（例えば、特許文献１参照）。 By the way, conventionally, there has been disclosed a game machine that randomizes the time from reset input to program activation (see, for example, Patent Document 1).
上述した特許文献１で開示されている遊技機では、電源投入時の不正行為を有効に阻止することができるが、マイクロプロセッサに関しては、他の機能についても更なる改良が求められている。
Although the game machine disclosed in the above-mentioned
本発明は上記課題を鑑みなされたものであり、本発明の目的は、各種機能に対して更なる改良が施されたマイクロプロセッサを搭載した遊技機を提供することである。 SUMMARY OF THE INVENTION An object of the present invention is to provide a gaming machine equipped with a microprocessor in which various functions have been further improved.
上記課題を解決するために、本発明では、以下のような構成の遊技機を提供する。 In order to solve the above problems, the present invention provides a gaming machine having the following configuration.
演算制御部（例えば、後述のメインＣＰＵ１０１）、第１記憶部（例えば、後述のメインＲＯＭ１０２）及び第２記憶部（例えば、後述のメインＲＡＭ１０３）を内蔵したマイクロプロセッサを備えた遊技機であって、
前記演算制御部は、
前記第２記憶部内に配置されたスタック領域のアドレスが保存されるスタックポインタ（例えば、後述のスタックポインタＳＰ）と、
実行すべき処理コードのアドレスが保存されるプログラムカウンタ（例えば、後述のＰＣレジスタ）と、を有し、
前記第１記憶部は、前記演算制御部による制御において使用可能な、複数種の命令及び複数のデータで構成されたプログラムを記憶可能であり、
前記複数種の命令には、特定のコール命令（例えば、後述の「ＣＡＬＬＤ ｍｎ」等）及び特定のリターン命令（例えば、後述の「ＲＥＴＤ」、「ＲＥＴＥ」）が含まれ、
前記特定のコール命令では、オペランドとして、命令（例えば、後述の「ＣＡＬＬＤ」等）、及び、呼び出し先に関する情報（例えば、後述の「ｍｎ」）がこの順で配置され、前記特定のリターン命令では、オペランドとして、命令（例えば、後述の「ＲＥＴＤ」、「ＲＥＴＥ」）のみが配置され、
前記演算制御部により前記特定のコール命令が実行されると、割込み禁止の制御が行われ、処理コードの戻り先のアドレスが前記スタックポインタを使用して前記スタック領域に格納され、且つ、前記呼び出し先のアドレスが前記プログラムカウンタにセットされ、
前記特定のコール命令の実行により行われる前記割込み禁止の制御では、割込み信号の受付を許可／禁止する回路（例えば、後述の割込みイネーブルフリップフロップ）を禁止状態にセットし、
前記演算制御部により前記特定のリターン命令が実行されると、割込み制御が行われ、処理コードの戻り先のアドレスが前記スタックポインタを使用して前記スタック領域から取得され、当該取得された前記戻り先のアドレスが前記プログラムカウンタにセットされ、
前記特定のリターン命令の実行により行われる前記割込み制御では、割込み信号の受付を許可／禁止する回路を許可又は禁止のいずれか一方の状態にセットし、
前記特定のコール命令は、単位遊技毎にループするメインループ処理において、遊技機の外部に出力する制御信号を生成する外部制御信号生成処理（例えば、後述の第２インターフェースボード制御処理）を呼び出す場合に使用可能であり、
前記外部制御信号生成処理は、複数の表示列に対する停止操作の順序に関するデータ（例えば、後述のナビデータ）に基づいて、前記制御信号を生成し、
前記第１記憶部は、遊技の進行に関与するプログラムが記憶された遊技用領域（例えば、後述の遊技用ＲＯＭ領域）と、遊技の進行に関与しないプログラムが記憶された規定外領域（例えば、後述の規定外エリア）とを有し、
前記特定のリターン命令は、前記規定外領域に記憶されたプログラムから前記遊技用領域に記憶されたプログラムに処理を戻す場合に使用可能であり、
前記規定外領域に記憶された複数のプログラムのうち、前記遊技用領域に記憶されたメインループプログラムに処理が戻るプログラムは、前記メインループプログラムから呼び出される前記遊技用領域に記憶されたサブルーチンプログラムに処理が戻るプログラムと異なる
ことを特徴とする遊技機。
A gaming machine equipped with a microprocessor containing an arithmetic control unit (for example, a
The arithmetic control unit is
a stack pointer (for example, a stack pointer SP to be described later) that stores the address of the stack area arranged in the second storage unit;
a program counter (for example, a PC register to be described later) in which the address of the processing code to be executed is stored ;
The first storage unit can store a program composed of multiple types of instructions and multiple data that can be used in the control by the arithmetic control unit,
The plurality of types of instructions include specific call instructions (e.g., ' CALLD mn ', etc., described later) and specific return instructions (e.g., 'RETD', 'RETE', described later) ,
In the specific call instruction, as operands, an instruction (for example, " CALLD " to be described later) and information on the callee (for example, "mn" to be described later) are arranged in this order, and the specific return instruction , only instructions (for example, "RETD" and "RETE" described later) are arranged as operands,
When the specific call instruction is executed by the arithmetic control unit , control is performed to disable interrupts, the return address of the processing code is stored in the stack area using the stack pointer, and the call the destination address is set in the program counter;
In the interrupt disable control performed by executing the specific call instruction, a circuit (for example, an interrupt enable flip-flop to be described later) that enables/disables reception of an interrupt signal is set to a disabled state,
When the specific return instruction is executed by the arithmetic control unit, interrupt control is performed, the address of the return destination of the processing code is acquired from the stack area using the stack pointer, and the acquired return address is obtained. the destination address is set in the program counter;
In the interrupt control performed by executing the specific return instruction, a circuit that permits/prohibits acceptance of the interrupt signal is set to either the permitted or prohibited state,
When the specific call instruction calls an external control signal generation process (for example, a second interface board control process described later) that generates a control signal to be output to the outside of the gaming machine in the main loop process that loops for each unit game. is available for
The external control signal generation process generates the control signal based on data (for example, navigation data described later) regarding the order of stop operations for a plurality of display columns,
The first storage unit includes a game area (for example, a game ROM area described later) in which programs related to the progress of the game are stored, and a non-regular area in which programs not involved in the progress of the game are stored (for example, Non-regulated area described later) and
The specific return command can be used to return processing from the program stored in the non-regulation area to the program stored in the game area,
Among the plurality of programs stored in the non-regulation area, the program that returns to the main loop program stored in the game area is a subroutine program stored in the game area that is called from the main loop program. Different from the program that returns
A gaming machine characterized by:
上記構成の本発明の遊技機によれば、各種機能に対して更なる改良が施されたマイクロプロセッサを搭載した遊技機を提供することができる。 According to the gaming machine of the present invention having the above configuration, it is possible to provide a gaming machine equipped with a microprocessor in which various functions have been further improved.
以下、本発明の各種実施形態に係る遊技機としてパチスロを例に挙げ、図面を参照しながら、その構成及び動作について説明する。なお、本実施形態では、ボーナス作動機能及びＡＲＴ機能を備えたパチスロについて説明する。 Hereinafter, pachislot will be taken as an example of a game machine according to various embodiments of the present invention, and the configuration and operation thereof will be described with reference to the drawings. In this embodiment, a pachi-slot machine equipped with a bonus activation function and an ART function will be described.
１．第１実施形態
＜機能フロー＞
まず、図１を参照して、パチスロの機能フローについて説明する。本実施形態のパチスロでは、遊技を行うための遊技媒体としてメダルを用いる。なお、遊技媒体としては、メダル以外にも、例えば、コイン、遊技球、遊技用のポイントデータ又はトークン等を適用することもできる。
1. First Embodiment <Function Flow>
First, referring to FIG. 1, the functional flow of pachislot will be described. In the pachislot machine of this embodiment, medals are used as game media for playing games. As game media, other than medals, for example, coins, game balls, game point data or tokens, etc. can be applied.
遊技者によりパチスロにメダルが投入され、スタートレバーが操作されると、予め定められた数値範囲（例えば、０～６５５３５）の乱数から１つの値（以下、乱数値という）が抽出される。 When the player inserts medals into the pachislot slot and operates the start lever, one value (hereinafter referred to as random number) is extracted from random numbers within a predetermined numerical range (eg, 0 to 65535).
内部抽籤手段は、抽出された乱数値に基づいて抽籤を行い、内部当籤役を決定する。この内部抽籤手段は、後述の主制御回路が備える各種処理手段（処理機能）の一つである。内部当籤役の決定により、後述の有効ライン（入賞判定ライン）に沿って表示を行うことを許可する図柄の組合せが決定される。なお、図柄の組合せの種別としては、メダルの払い出し、再遊技（リプレイ）の作動、ボーナスの作動等といった特典が遊技者に与えられる「入賞」に係るものと、それ以外のいわゆる「はずれ」に係るものとが設けられる。なお、以下では、メダルの払い出しに係る役を「小役」と称し、再遊技（リプレイ）の作動に係る役を「リプレイ役」と称する。また、ボーナスの作動（ボーナスゲーム）に係る役を「ボーナス役」ともいう。 The internal lottery means performs a lottery based on the extracted random number value to determine an internal winning combination. This internal lottery means is one of various processing means (processing functions) provided in a main control circuit, which will be described later. By determining the internal winning combination, a combination of symbols that are permitted to be displayed along an effective line (a prize determination line), which will be described later, is determined. As for the types of symbol combinations, there are two types of combinations: medal payouts, replay activation, bonus activation, etc. and related items are provided. In the following description, a combination related to payout of medals will be referred to as a "minor combination", and a combination related to a replay operation will be referred to as a "replay combination". Also, the combination related to the operation of the bonus (bonus game) is also referred to as a "bonus combination".
また、スタートレバーが操作されると、複数のリールの回転が行われる。その後、遊技者により所定のリールに対応するストップボタンが押されると、リール停止制御手段は、内部当籤役とストップボタンが押されたタイミングとに基づいて、該当するリールの回転を停止する制御を行う。このリール停止制御手段は、後述の主制御回路が備える各種処理手段（処理機能）の一つである。 Further, when the start lever is operated, the plurality of reels are rotated. Thereafter, when the player presses a stop button corresponding to a predetermined reel, the reel stop control means controls to stop the rotation of the reel based on the internal winning combination and the timing at which the stop button is pressed. conduct. This reel stop control means is one of various processing means (processing functions) provided in a main control circuit which will be described later.
パチスロでは、基本的に、ストップボタンが押されたときから規定時間（１９０ｍｓｅｃ）内に、該当するリールの回転を停止する制御が行われる。本実施形態では、この規定時間内にリールの回転に伴って移動する図柄の数を「滑り駒数」という。そして、本実施形態では、規定期間が１９０ｍｓｅｃである場合には、滑り駒数の最大数（最大滑り駒数）を図柄４個分に定める。 In pachislot, basically, control is performed to stop the rotation of the relevant reel within a specified time (190 msec) from when the stop button is pressed. In this embodiment, the number of symbols that move with the rotation of the reels within the specified time is referred to as "the number of sliding symbols". In this embodiment, when the prescribed period is 190 msec, the maximum number of sliding symbols (maximum number of sliding symbols) is set to four symbols.
リール停止制御手段は、入賞に係る図柄の組合せ表示を許可する内部当籤役が決定されているときは、通常、１９０ｍｓｅｃ（図柄４駒分）の規定時間内に、その図柄の組合せが有効ラインに沿って極力表示されるようにリールの回転を停止させる。また、リール停止制御手段は、規定時間を利用して、内部当籤役によってその表示が許可されていない図柄の組合せが有効ラインに沿って表示されないようにリールの回転を停止させる。 When an internal winning combination that permits the display of a winning combination of symbols is determined, the reel stop control means normally displays the combination of symbols on the effective line within a prescribed time of 190 msec (corresponding to four symbols). Stop the rotation of the reel so that it is displayed as much as possible. In addition, the reel stop control means stops the rotation of the reels by using the specified time so that the combination of symbols whose display is not permitted by the internal winning combination is not displayed along the effective line.
このようにして、複数のリールの回転がすべて停止されると、入賞判定手段は、有効ラインに沿って表示された図柄の組合せが、入賞に係るものであるか否かの判定を行う。この入賞判定手段もまた、後述の主制御回路が備える各種処理手段（処理機能）の一つである。そして、表示された図柄の組合せが、入賞判定手段により入賞に係るものであると判定されると、メダルの払い出し等の特典が遊技者に与えられる。パチスロでは、以上のような一連の流れが１回の遊技（単位遊技）として行われる。 When all of the plurality of reels stop rotating in this way, the winning determination means determines whether or not the combination of symbols displayed along the activated line is related to winning. This winning determination means is also one of various processing means (processing functions) provided in a main control circuit, which will be described later. Then, when the combination of the displayed symbols is determined to be related to winning by the winning determination means, the player is given a privilege such as payout of medals. In pachislot, the series of flows as described above are performed as one game (unit game).
また、パチスロでは、前述した一連の遊技動作の流れの中で、表示装置などによる映像の表示、各種ランプによる光の出力、スピーカによる音の出力、或いは、これらの組合せを利用して様々な演出が行われる。 In addition, in pachislot, in the flow of the above-mentioned series of game operations, various effects are produced by using display devices, etc. to display images, various lamps to output light, speakers to output sound, or combinations of these. is done.
具体的には、スタートレバーが操作されると、上述した内部当籤役の決定に用いられた乱数値とは別に、演出用の乱数値が抽出される。演出用の乱数値が抽出されると、演出内容決定手段は、内部当籤役に対応づけられた複数種類の演出内容の中から今回実行する演出を抽籤により決定する。この演出内容決定手段は、後述の副制御回路が備える各種処理手段（処理機能）の一つである。 Specifically, when the start lever is operated, a random number value for effect is extracted in addition to the random number value used for determining the internal winning combination described above. When the random value for the effect is extracted, the effect content determination means determines the effect to be executed this time by lottery from the plurality of types of effect contents associated with the internal winning combination. This effect content determining means is one of various processing means (processing functions) provided in a sub-control circuit described later.
次いで、演出内容決定手段により演出内容が決定されると、演出実行手段は、リールの回転開始時、各リールの回転停止時、入賞の有無の判定時等の各契機に連動させて対応する演出を実行する。このように、パチスロでは、例えば、内部当籤役に対応づけられた演出内容を実行することによって、決定された内部当籤役（言い換えると、狙うべき図柄の組合せ）を知る機会又は予想する機会が遊技者に提供され、遊技者の興味の向上を図ることができる。 Next, when the effect content is determined by the effect content determining means, the effect executing means performs a corresponding effect in conjunction with each opportunity such as when the reels start rotating, when each reel stops rotating, and when it is determined whether or not a prize is awarded. to run. In this way, in pachislot, for example, the opportunity to know or predict the determined internal winning combination (in other words, the combination of symbols to be targeted) is provided by executing the performance contents associated with the internal winning combination. It is provided to the player, and the interest of the player can be improved.
＜パチスロの構造＞
次に、図２～図４を参照して、本発明の第１実施形態に係るパチスロの構造について説明する。
<Structure of Pachislot>
Next, the structure of the pachislot according to the first embodiment of the present invention will be described with reference to FIGS. 2 to 4. FIG.
［外観構造］
図２は、パチスロ１の外部構造を示す斜視図である。
[Appearance structure]
FIG. 2 is a perspective view showing the external structure of the
パチスロ１は、図２に示すように、外装体（遊技機本体）２を備える。外装体２は、リールや回路基板等を収容するキャビネット２ａと、キャビネット２ａの開口を開閉可能に取り付けられるフロントドア２ｂとを有する。
The pachi-
キャビネット２ａの内部には、３つのリール３Ｌ，３Ｃ，３Ｒ（変動表示手段、表示列）が横一列に並べて設けられている。以下、各リール３Ｌ，３Ｃ，３Ｒ（メインリール）を、それぞれ左リール３Ｌ、中リール３Ｃ、右リール３Ｒともいう。各リール３Ｌ，３Ｃ，３Ｒは、円筒状に形成されたリール本体と、リール本体の周面に装着された透光性のシート材を有する。そして、シート材の表面には、複数（例えば２０個）の図柄が周方向（リールの回転方向）に沿って所定の間隔をあけて描かれている。
Inside the
フロントドア２ｂは、ドア本体９と、フロントパネル１０と、腰部パネル１２と、台座部１３とを備える。ドア本体９は、ヒンジ（不図示）を用いてキャビネット２ａに開閉可能に取り付けられる。ヒンジは、パチスロ１の前方側（遊技者側）から見て、ドア本体９の左側の側端部に設けられる。
The
フロントパネル１０は、ドア本体９の上部に設けられている。このフロントパネル１０は、開口１０ａを有する枠状部材で構成される。フロントパネル１０の開口１０ａは、表示装置カバー３０によって塞がれ、表示装置カバー３０は、キャビネット２ａの内部に配置された後述の表示装置１１と対向して配置される。
The
表示装置カバー３０は、黒色の半透明な合成樹脂により形成される。それゆえ、遊技者は、後述の表示装置１１により表示された映像（画像）を、表示装置カバー３０を介して視認することができる。また、本実施形態では、表示装置カバー３０を黒色の半透明な合成樹脂で形成することにより、キャビネット２ａ内への外光の入り込みを抑制して、表示装置１１により表示された映像（画像）を鮮明に視認できるようにしている。
The
フロントパネル１０には、ランプ群２１が設けられている。ランプ群２１は、例えば、遊技者側から見て、フロントパネル１０の上部に設けられたランプ２１ａ、２１ｂを含む。ランプ群２１を構成する各ランプは、ＬＥＤ（Light Emitting Diode）等で構成され（後述の図７中のＬＥＤ群８５参照）、演出内容に対応するパターンで、光を点灯及び消灯する。
A
腰部パネル１２は、ドア本体９の略中央部に設けられる。腰部パネル１２は、任意の画像が描かれた装飾パネルと、この装飾パネルを背面側から照明するための光を出射する光源（後述のＬＥＤ群８５に含まれるＬＥＤ）とを有する。
The
台座部１３は、フロントパネル１０と腰部パネル１２との間に設けられる。台座部１３には、図柄表示領域４と、遊技者による操作の対象となる各種装置（メダル投入口１４、ＭＡＸベットボタン１５ａ、１ベットボタン１５ｂ、スタートレバー１６、３つのストップボタン１７Ｌ，１７Ｃ，１７Ｒ、精算ボタン（不図示）等）とが設けられる。
A
図柄表示領域４は、正面から見て、３つのリール３Ｌ，３Ｃ，３Ｒに重畳する領域で、かつ、３つのリール３Ｌ，３Ｃ，３Ｒより遊技者側の位置に配置されており、３つのリール３Ｌ，３Ｃ，３Ｒを視認可能にするサイズを有する。この図柄表示領域４は、表示窓としての機能を果たすものであり、その背後に設けられた各リール３Ｌ，３Ｃ，３Ｒを視認することが可能な構成になっている。以下、図柄表示領域４を、リール表示窓４という。
The
リール表示窓４は、その背後に設けられた３つのリール３Ｌ，３Ｃ，３Ｒの回転が停止されたとき、各リールの周面に設けられた複数の図柄のうち、連続して配置された３つの図柄がその枠内に表示されるように構成されている。すなわち、３つのリール３Ｌ，３Ｃ，３Ｒの回転が停止されたとき、リール表示窓４の枠内には、リール毎に上段、中段及び下段の各領域にそれぞれ１個の図柄（合計で３個）が表示される（リール表示窓４の枠内には、３行×３列の態様で図柄が表示される）。そして、本実施形態では、リール表示窓４の枠内において、左リール３Ｌの中段領域、中リール３Ｃの中段領域、及び、右リール３Ｒの中段領域を結ぶ擬似的なライン（センターライン）を、入賞か否かの判定を行う有効ラインとして定義する。
When the rotation of the three
リール表示窓４は、台座部１３に設けられた枠部材３１の開口により形成される。また、リール表示窓４を画成する枠部材３１の下方には、略水平面の台座領域が設けられる。そして、遊技者側から見て、台座領域の右側にはメダル投入口１４が設けられ、左側にはＭＡＸベットボタン１５ａ及び１ベットボタン１５ｂが設けられる。
The
メダル投入口１４は、遊技者によって外部からパチスロ１に投下されるメダルを受け入れるために設けられる。メダル投入口１４から受け入れられたメダルは、予め設定された所定枚数（例えば３枚）を上限として１回の遊技に使用され、所定枚数を超えたメダルの枚数分は、パチスロ１の内部に預けることができる（いわゆるクレジット機能（遊技媒体貯留手段））。
A
ＭＡＸベットボタン１５ａ及び１ベットボタン１５ｂは、キャビネット２ａの内部に預けられているメダルから１回の遊技に使用する枚数を決定するために設けられる。なお、ＭＡＸベットボタン１５ａの内部には、メダル投入が可能な時に点灯するベットボタンＬＥＤ（不図示）が設けられている。また、精算ボタンは、パチスロ１の内部に預けられているメダルを外部に引き出す（排出する）ために設けられる。
The
なお、遊技者がＭＡＸベットボタン１５ａを押下操作すると、単位遊技のベット枚数（３枚）のメダルが投入され、有効ラインが有効化される。一方、１ベットボタン１５ｂが１回、押下操作される度に１枚のメダルが投入される。１ベットボタン１５ｂが３回操作されると、単位遊技のベット枚数（３枚）のメダルが投入され、有効ラインが有効化される。
When the player presses the
なお、以下では、ＭＡＸベットボタン１５ａの操作、１ベットボタン１５ｂの操作及びメダル投入口１４にメダルを投入する操作（遊技を行うためにメダルを投入する操作）をいずれも「投入操作」という。
Hereinafter, the operation of the
スタートレバー１６は、全てのリール（３Ｌ，３Ｃ，３Ｒ）の回転を開始するために設けられる。ストップボタン１７Ｌ，１７Ｃ，１７Ｒは、それぞれ、左リール３Ｌ、中リール３Ｃ、右リール３Ｒに対応づけて設けられ、各ストップボタンは対応するリールの回転を停止するために設けられる。以下、ストップボタン１７Ｌ，１７Ｃ，１７Ｒを、それぞれ左ストップボタン１７Ｌ、中ストップボタン１７Ｃ、右ストップボタン１７Ｒともいう。
A
また、リール表示窓４の下方の略水平面の台座領域の略中央には、情報表示器６が設けられる。なお、情報表示器６は、透明の窓カバー（不図示）によって覆われている。
In addition, an
情報表示器６には、特典として遊技者に対して払い出されるメダルの枚数（以下、「払出枚数」という）の情報を遊技者に対してデジタル表示（報知）するための２桁の７セグメントＬＥＤ（以下、「７セグＬＥＤ」という）や、パチスロ１の内部に預けられているメダルの枚数（以下、「クレジット枚数」という）などの情報を遊技者に対してデジタル表示（報知）するための２桁の７セグＬＥＤが設けられる。なお、本実施形態では、メダルの払出枚数表示用の２桁の７セグＬＥＤは、エラー発生及びエラー種別の情報を遊技者に対してデジタル表示（報知）するための２桁の７セグＬＥＤとしても用いられる。それゆえ、エラー発生時には、メダルの払出枚数表示用の２桁の７セグＬＥＤの表示態様は、払出枚数の表示態様からエラー種別の情報の表示態様に切り替わる。
The
さらに、情報表示器６には、内部当籤役として決定された役に応じた図柄組合せを有効ラインに沿って表示するために必要な停止操作の情報を報知する指示モニタ（不図示）が設けられている。指示モニタ（指示表示器）は、例えば、２桁の７セグメントＬＥＤにより構成される。そして、指示モニタでは、報知する停止操作の情報と一義的に対応する態様で、２桁の７セグＬＥＤが点灯、点滅又は消灯することにより、遊技者に対して必要な停止操作の情報を報知する。
Further, the
なお、ここでいう、報知する停止操作の情報と一義的に対応する態様とは、例えば、押し順「１ｓｔ（第１停止操作を左リール３Ｌに対して行うこと）」を報知する場合には指示モニタに数値「１」を表示し、押し順「２ｎｄ（第１停止操作を中リール３Ｃに対して行うこと）」を報知する場合には指示モニタに数値「２」を表示し、押し順「３ｒｄ（第１停止操作を右リール３Ｒに対して行うこと）」を報知する場合には指示モニタに数値「３」を表示するなどの態様のことである。なお、指示モニタにおける停止操作の情報の報知態様（後述のメイン側で決定されるナビデータ）については、後述の図６３を参照しながら後で詳述する。
It should be noted that the mode that uniquely corresponds to the information of the stop operation to be notified here is, for example, in the case of notifying the pressing order "1st (performing the first stop operation to the
情報表示器６は、後述の図７に示すように、ドア中継端子板６８及び遊技動作表示基板８１を介して主制御基板７１に電気的に接続され、情報表示器６の表示動作は、主制御基板７１内の後述の主制御回路９０により制御される。また、上述した各種７セグＬＥＤの制御方式は、ダイナミック点灯制御である。
The
なお、本実施形態のパチスロ１では、主制御基板７１により制御される指示モニタに加えて、副制御基板７２により制御される他の手段を用いて停止操作の情報を報知する構成を設ける。具体的には、後述のプロジェクタ機構２１１及び表示ユニット２１２（図３及び後述の図７参照）により構成される後述の表示装置１１により停止操作の情報を報知する。
In the pachi-
このような構成を適用した場合、指示モニタにおける報知の態様と、副制御基板７２により制御されるその他の手段における報知の態様とは、互いに異なる態様であってもよい。すなわち、指示モニタでは、報知する停止操作の情報と一義的に対応する態様で報知すればよく、必ずしも、停止操作の情報を直接的に報知する必要はない（例えば、指示モニタにおいて数値「１」が表示されたとしても、遊技者によっては報知内容を特定できない可能性もあり、直接的な報知とは言えない）。一方、後述の表示装置１１等のその他の手段によるサブ側（副制御基板側）での報知では、停止操作の情報を直接的に報知してもよい。例えば、押し順「１ｓｔ」を報知する場合、指示モニタでは報知する押し順と一義的に対応する数値「１」を表示するが、その他の手段（例えば、表示装置１１等）では、左リール３Ｌに対して第１停止操作を行わせるための指示情報を直接的に報知してもよい。
When such a configuration is applied, the mode of notification by the instruction monitor and the mode of notification by other means controlled by the
このような構成のパチスロ１では、副制御基板７２の制御だけでなく、主制御基板７１の制御によっても、内部当籤役に応じた必要な停止操作の情報を報知することができる。また、このような停止操作の情報の報知の有無は、遊技状態に応じて制御されるようにしてもよい。例えば、後述の一般遊技状態（非ＡＲＴ遊技状態）では停止操作の情報を報知せずに、後述のＡＲＴ遊技状態（後述の図１４参照）において停止操作の情報を報知するようにしてもよい。
In the pachi-
また、遊技者側から見て、リール表示窓４の左方には、サブ表示装置１８が設けられる。サブ表示装置１８は、図２に示すように、ドア本体９の前面部のうち、台座部１３の略水平面の台座領域から略垂直に立設するように設けられる。サブ表示装置１８は、液晶ディスプレイや有機ＥＬ（Electro-Luminescence）ディスプレイで構成され、各種情報を表示する。
A
また、サブ表示装置１８の表示面上には、タッチセンサ１９が設けられている（後述の図７参照）。タッチセンサ１９は、静電容量方式などの所定の動作原理に従い動作し、遊技者の操作を受け付けると、タッチ入力情報として当該操作に応じた信号を出力する。そして、本実施形態のパチスロ１は、タッチセンサ１９を介して受け付けた遊技者の操作（タッチセンサ１９から出力されるタッチ入力情報）に応じて、サブ表示装置１８の表示を切り替え可能にする機能を有する。なお、サブ表示装置１８は、タッチセンサ１９から出力されるタッチ入力情報に基づいて後述の副制御基板７２（後述の図７参照）により制御される。
A
ドア本体９の下部には、メダル払出口２４、メダル受皿２５、２つのスピーカ用孔２０Ｌ，２０Ｒ等が設けられる。メダル払出口２４は、後述のメダル払出装置５１の駆動により排出されるメダルを外部に導く。メダル受皿２５は、メダル払出口２４から排出されたメダルを貯める。また、２つのスピーカ用孔２０Ｌ，２０Ｒからは、演出内容に対応する効果音や楽曲等の音声が出力される。
A
［内部構造］
次に、パチスロ１の内部構造を、図３及び図４を参照しながら説明する。図３は、キャビネット２ａの内部構造を示す図であり、図４は、フロントドア２ｂの裏面側の内部構造を示す図である。
[Internal structure]
Next, the internal structure of the
キャビネット２ａは、図３に示すように、上面板２７ａと、底面板２７ｂと、左右の側面板２７ｃ，２７ｄと、背面板２７ｅとを有する。そして、キャビネット２ａ内の上部には、表示装置１１が配設される。
As shown in FIG. 3, the
表示装置１１は、プロジェクタ機構２１１と、プロジェクタ機構２１１から投射された映像光が投影される箱状の被投影部材２１２ａとを有し、プロジェクションマッピングによる映像表示を行う。具体的には、表示装置１１では、立体物となる被投影部材２１２ａの位置（投影距離や角度など）や形状に基づいて映像光を生成し、その映像光が、プロジェクタ機構２１１により被投影部材２１２ａの表面に投影される。このような演出機能を設けることにより、高度で且つ迫力のある演出を行うことができる。また、図３には示さないが、箱状の被投影部材２１２ａの裏側には、表示面が湾曲した別の被投影部材が設けられ、遊技状態に応じて、どちらか一方の被投影部材が、映像光が投影されるスクリーンとして使用される。それゆえ、キャビネット２ａ内は、遊技状態に応じて、被投影部材を切り換える機能（不図示）も設けられる。
The
キャビネット２ａ内の下部には、メダル払出装置（以下、ホッパー装置という）５１と、メダル補助収納庫５２と、電源装置５３とが配設される。
A token payout device (hereinafter referred to as a hopper device) 51, an auxiliary
ホッパー装置５１は、キャビネット２ａにおける底面板２７ｂの中央部に取り付けられる。このホッパー装置５１は、多量のメダルを収容可能で、それらを１枚ずつ排出可能な構造を有する。ホッパー装置５１は、貯留されたメダルが例えば５０枚を超えたとき、又は、精算ボタンが押下されてメダルの精算が実行されるときに、メダルを払い出す。そして、ホッパー装置５１によって払い出されたメダルは、メダル払出口２４（図２参照）から排出される。
The
メダル補助収納庫５２は、ホッパー装置５１から溢れ出たメダルを収納する。このメダル補助収納庫５２は、キャビネット２ａ内部を正面から見て、ホッパー装置５１の右側に配置される。また、メダル補助収納庫５２は、キャビネット２ａの底面板２７ｂに対して着脱可能に取り付けられている。
The medal
電源装置５３は、電源スイッチ５３ａと、電源基板５３ｂ（電源供給手段）とを有している（後述の図７参照）。この電源装置５３は、キャビネット２ａ内部を正面から見て、ホッパー装置５１の左側に配置されており、左側面板２７ｃに取り付けられている。電源装置５３は、サブ電源装置（不図示）から供給された交流電圧１００Ｖの電力を各部で必要な直流電圧の電力に変換して、変換した電力を各部へ供給する。
The
また、キャビネット２ａ内の電源装置５３の上方には、副制御基板７２（後述の図７参照）を収容する副制御基板ケース５７が配設される。副制御基板ケース５７に収納された副制御基板７２には、後述の副制御回路２００（後述の図１０参照）が搭載されている。この副制御回路２００は、映像の表示等による演出の実行を制御する回路である。副制御回路２００の具体的な構成については後述する。
A
キャビネット２ａ内の副制御基板ケース５７の上方には、副中継基板６１が配設される。この副中継基板６１は、副制御基板７２と後述の主制御基板７１とを接続する配線が実装された中継基板である。また、副中継基板６１は、副制御基板７２と副制御基板７２の周辺に配設された基板や各種装置部（ユニット）などとを接続する配線が実装された中継基板である。
A
また、図３には示さないが、キャビネット２ａ内には、キャビネット側中継基板４４（後述の図７参照）が配設される。このキャビネット側中継基板４４は、主制御基板７１（後述の図７参照）と、ホッパー装置５１、遊技メダル補助収納庫スイッチ７７（後述の図７参照）及びメダル払出カウントスイッチ（不図示）のそれぞれとを接続する配線が実装された中継基板である。
Although not shown in FIG. 3, a cabinet-side relay board 44 (see FIG. 7, which will be described later) is arranged in the
フロントドア２ｂの裏面側の中央部には、図４に示すように、ミドルドア４１が、配設され、リール表示窓４（図２参照）を裏側から開閉可能に取り付けられている。また、図４には示さないが、ミドルドア４１のリール表示窓４側には、３つのリール３Ｌ，３Ｃ，３Ｒが取り付けられ、ミドルドア４１のリール表示窓４側とは反対側には、主制御基板７１（後述の図７参照）が収納された主制御基板ケース５５が取り付けられている。なお、３つのリール３Ｌ，３Ｃ，３Ｒには、所定の減速比をもったギアを介してステッピングモータ（不図示）が接続されている。
As shown in FIG. 4, a
主制御基板ケース５５に収納された主制御基板７１は、後述する主制御回路９０（後述の図９参照）を有する。主制御回路９０（主制御手段）は、内部当籤役の決定、各リール３Ｌ，３Ｃ，３Ｒの回転及び停止、入賞の有無の判定といった、パチスロ１における遊技の主な流れを制御する回路である。また、本実施形態では、例えば、ＡＲＴの決定の有無の抽籤処理、ナビ情報の指示モニタへの表示処理、各種試験信号の送信処理などの制御も主制御回路９０により行われる。なお、主制御回路９０の具体的な構成は後述する。
The
フロントドア２ｂの裏面側において、ミドルドア４１の下方には、スピーカ６５Ｌ，６５Ｒが配設される。スピーカ６５Ｌ，６５Ｒは、それぞれスピーカ用孔２０Ｌ，２０Ｒ（図２参照）と対向する位置に配置されている。
また、スピーカ６５Ｌの上方には、セレクタ６６と、ドア開閉監視スイッチ６７とが配設される。セレクタ６６は、メダルの材質や形状等が適正であるか否かを選別する装置であり、メダル投入口１４に投入された適正なメダルをホッパー装置５１へ案内する。セレクタ６６内においてメダルが通過する経路上には、適正なメダルが通過したことを検出するメダルセンサ（遊技媒体検出手段：不図示）が設けられている。
A
ドア開閉監視スイッチ６７は、フロントドア２ｂを裏面側から見て、セレクタ６６の左斜め下に配置される。このドア開閉監視スイッチ６７は、フロントドア２ｂの開閉を報知するためのセキュリティ信号をパチスロ１の外部に出力する。
The door opening/
また、図４には示さないが、フロントドア２ｂを裏面において、ミドルドア４１により開閉された領域であり且つリール表示窓４の下方には、ドア中継端子板６８が配設される（後述の図７参照）。このドア中継端子板６８は、主制御基板ケース５５内の主制御基板７１と、各種のボタンやスイッチ、副中継基板６１、セレクタ６６、遊技動作表示基板８１、試験機用第１インターフェースボード３０１及び試験機用第２インターフェースボード３０２のそれぞれとを接続する配線が実装された中継基板である。なお、各種のボタン及びスイッチとしては、例えば、ＭＡＸベットボタン１５ａ、１ベットボタン１５ｂ、ドア開閉監視スイッチ６７、後述のＢＥＴスイッチ７７、スタートスイッチ７９等が挙げられる。
Further, although not shown in FIG. 4, a door
＜サブ表示装置の表示例＞
ここで、図５Ａ～図５Ｅを参照して、サブ表示装置１８に表示される各種表示画面について説明する。なお、図５Ａは、サブ表示装置１８に表示されるトップ画面２２１を示す図であり、図５Ｂは、サブ表示装置１８に表示されるメニュー画面２２２を示す図である。また、図５Ｃ～図５Ｅは、サブ表示装置１８に表示される遊技情報画面２２３，２２４，２２５を示す図である。
<Display example of the sub display device>
Here, various display screens displayed on the
サブ表示装置１８には、遊技者のタッチ操作により様々な表示画面が表示され、図５Ａ～図５Ｅに示すように、トップ画面２２１、メニュー画面２２２及び遊技情報画面２２３，２２４，２２５を含む各種表示画面が表示される。これらの表示画面は、タッチセンサ１９を介して受け付けた遊技者の操作信号に基づいて切り替えられる。
Various display screens are displayed on the
トップ画面２２１は、サブ表示装置１８に表示される表示画面のうちの初期画面であり、トップ画面２２１では、「ＭＥＮＵ」ボタン２２１ａと、概要遊技履歴２２１ｂとが表示される。「ＭＥＮＵ」ボタン２２１ａは、図５Ｂに示すメニュー画面２２２を呼び出すための操作ボタンであり、「ＭＥＮＵ」ボタン２２１ａに対して遊技者による所定操作（例えばタップ）が行われると、メニュー画面２２２が呼び出される。また、トップ画面２２１では、概要遊技履歴２２１ｂとして、パチスロ１の一部の遊技履歴（概要遊技履歴）を表示する。本実施形態では、概要遊技履歴２２１ｂとして、例えば、ボーナス回数、ＡＲＴ回数及びゲーム数（遊技回数）が表示される。
The
メニュー画面２２２は、サブ表示装置１８で表示可能なメニューを表示する画面であり、メニュー画面２２２では、「戻る」ボタン２２２ａ、「登録」ボタン２２２ｂ、「説明」ボタン２２２ｃ、「配列配当」ボタン２２２ｄ、「リーチ目」ボタン２２２ｅ、「ＷＥＢサイト」ボタン２２２ｆ及び「音量」ボタン２２２ｇが表示される。「戻る」ボタン２２２ａは、トップ画面２２１を呼び出すための操作ボタンであり、「戻る」ボタン２２２ａに対して遊技者による操作が行われると、トップ画面２２１が呼び出される。また、「登録」ボタン２２２ｂ～「音量」ボタン２２２ｇは、対応するメニュー内容の表示画面を呼び出すための操作ボタンであり、各ボタンに対して遊技者による操作が行われると、対応するメニュー内容の表示画面が呼び出される。
The
例えば、メニュー画面２２２において「登録」ボタン２２２ｂが遊技者により操作された場合、遊技中の遊技者を登録するための登録画面（不図示）がサブ表示装置１８の表示画面に呼び出される。近年のパチスロでは、機種ごとに遊技者を登録しておき、当該遊技者のこれまでの遊技履歴から、定められたミッションの達成状況などの様々な情報を管理するサービスが広く行われている。「登録」ボタン２２２ｂにより呼び出される登録画面は、このサービスの提供を受ける際に遊技者を登録するための表示画面である。
For example, when the "Register"
また、例えば、メニュー画面２２２において「説明」ボタン２２２ｃが遊技者により操作された場合、パチスロ１の説明画面（不図示）がサブ表示装置１８の表示画面に呼び出される。説明画面で表示される情報には、例えば、設定値ごとのボーナス当籤確率やＡＲＴ当籤確率などのパチスロ１の仕様に関する説明や、パチスロ１の演出に登場するキャラクタの紹介説明などが含まれる。
Further, for example, when the “description”
また、例えば、メニュー画面２２２において「配列配当」ボタン２２２ｄが遊技者により操作された場合、パチスロ１の配列配当画面（不図示）がサブ表示装置１８の表示画面に呼び出される。配列配当画面には、例えば、パチスロ１において入賞と判定される図柄の組合せと、入賞と判定された際の特典との対応関係（配当表）や、各リール３Ｌ，３Ｃ，３Ｒに描かれた図柄列（リール配列）などが表示される。
Further, for example, when the player operates the “arrangement payout”
また、例えば、メニュー画面２２２において「リーチ目」ボタン２２２ｅが遊技者により操作された場合、パチスロ１のリーチ目画面（不図示）がサブ表示装置１８の表示画面に呼び出される。リーチ目画面には、パチスロ１で設定されている「リーチ目」と称される図柄組合せの情報が表示される。なお、「リーチ目」と称する図柄組合せは、該図柄組合せが有効ラインに沿って表示されることにより、特別な特典が付与される図柄組合せであり、本実施形態のパチスロ１では、後述の図２８～図３０の入賞作動フラグ格納領域の内容欄に示す略称「リーチ目リプ」に対応する図柄組合せが該当する。そして、本実施形態では、「リーチ目リプ」に係る図柄組合せが有効ラインに沿って表示された場合、その後、遊技者にとって有利な状態（例えば、ボーナス状態、通常ＡＲＴ又はＣＴ（後述の図１４参照））に移行することが確定する。
Further, for example, when the player operates the “reach”
また、例えば、メニュー画面２２２において「ＷＥＢサイト」ボタン２２２ｆが遊技者により操作された場合、パチスロ１のＷＥＢ紹介画面（不図示）がサブ表示装置１８の表示画面に呼び出される。ＷＥＢ紹介画面には、例えば、パチスロ１の機種ごとに設けられた特設ＷＥＢサイトやパチスロ１のメーカーのＷＥＢサイトなど任意のＷＥＢサイトのＵＲＬを示す二次元コード（例えば、ＱＲコード（登録商標））が表示される。遊技者は、携帯電話などでＷＥＢ紹介画面に表示される二次元コードを読み込むことにより、対応するＷＥＢサイトにアクセスすることができる。
Further, for example, when the "WEB site"
また、例えば、メニュー画面２２２において「音量」ボタン２２２ｇが遊技者により操作された場合、スピーカ６５Ｌ，６５Ｒから出力する音の音量を調整することが可能な音量調整画面（不図示）がサブ表示装置１８の表示画面に呼び出される。遊技者は、音量調整画面を介してパチスロ１の演出音の音量を調整することができる。
Further, for example, when the "volume"
なお、サブ表示装置１８は、上述した表示装置１１（プロジェクタ機構２１１及び表示ユニット２１２）とは別体に設けられるため、表示装置１１とは別個に制御することができる。それゆえ、本実施形態のパチスロ１では、遊技中（表示装置１１による演出の実行中）であっても、サブ表示装置１８の表示画面を遊技者の操作により切り替えることができる。その結果、例えば、遊技者が、表示装置１１の演出において登場するキャラクタのことを知りたいと思った場合、遊技者は、「説明」ボタン２２２ｃを操作して説明画面を呼び出すことにより、キャラクタ間の関係性などの情報を遊技中に把握することができる。また、例えば、遊技者が、遊技中に、いわゆる「レア役」が当籤した場合のリール回転中にレア役を入賞させるために目安とすべき図柄を把握したいと思った場合、遊技者は、「配列配当」ボタン２２２ｄを操作して配列配当画面を呼び出すことにより、リール配列を把握することができる。
Since the
遊技情報画面２２３，２２４，２２５は、パチスロ１の遊技履歴のうちのトップ画面２２１に表示する概要遊技履歴を含む詳細遊技履歴情報を表示する表示画面である。
The game information screens 223 , 224 , 225 are display screens for displaying detailed game history information including a summary game history displayed on the
遊技情報画面２２３には、「戻る」ボタン２２３ａと、「ＭＥＮＵ」ボタン２２３ｂと、「前へ」ボタン２２３ｃと、「次へ」ボタン２２３ｄと、遊技履歴２２３ｅとが表示される。「戻る」ボタン２２３ａ及び「ＭＥＮＵ」ボタン２２３ｂは、それぞれトップ画面２２１及びメニュー画面２２２をサブ表示装置１８の表示画面に呼び出すための操作ボタンであり、各ボタンを遊技者が操作することにより、対応する表示画面が呼び出される。また、「前へ」ボタン２２３ｃ及び「次へ」ボタン２２３ｄは、遊技情報画面を所定の順序で切り替えるための操作ボタンであり、「前へ」ボタン２２３ｃが遊技者により操作されると、表示画面が遊技情報画面２２３から遊技情報画面２２５に切り替わり、「次へ」ボタン２２３ｄが遊技者により操作されると、表示画面が遊技情報画面２２３から遊技情報画面２２４に切り替わる。また、遊技履歴２２３ｅとしては、図５Ｃに示すように、ゲーム数（遊技回数）、ボーナス回数、ＡＲＴ回数及びＣＺ（チャンスゾーン）回数が表示される。
The
遊技情報画面２２４には、「戻る」ボタン２２４ａと、「ＭＥＮＵ」ボタン２２４ｂと、「前へ」ボタン２２４ｃと、「次へ」ボタン２２４ｄと、遊技履歴２１４ｅとが表示される。「戻る」ボタン２２４ａ及び「ＭＥＮＵ」ボタン２２４ｂは、それぞれトップ画面２２１及びメニュー画面２２２をサブ表示装置１８の表示画面に呼び出すための操作ボタンであり、各ボタンを遊技者が操作することにより、対応する表示画面が呼び出される。また、「前へ」ボタン２２４ｃ及び「次へ」ボタン２２４ｄは、遊技情報画面を所定の順序で切り替える操作ボタンであり、「前へ」ボタン２２４ｃが遊技者に操作されると、表示画面が遊技情報画面２２４から遊技情報画面２２３に切り替わり、「次へ」ボタン２２４ｄが遊技者により操作されると、表示画面が遊技情報画面２２４から遊技情報画面２２５に切り替わる。また、遊技履歴２２４ｅとしては、後述のＣＺ（チャンスゾーン）の突入回数及び成功回数が表示される。なお、後述するように、本実施形態では、ＣＺとして、ＣＺ１，ＣＺ２，ＣＺ３の３種類のＣＺが設けられる。それゆえ、遊技履歴２２４ｅとしては、図５Ｄに示すように、ＣＺ１～ＣＺ３のそれぞれの突入回数及び成功回数が表示される。
The
遊技情報画面２２５には、「戻る」ボタン２２５ａと、「ＭＥＮＵ」ボタン２２５ｂと、「前へ」ボタン２２５ｃと、「次へ」ボタン２２５ｄと、遊技履歴２２５ｅとが表示される。「戻る」ボタン２２５ａ及び「ＭＥＮＵ」ボタン２２５ｂは、それぞれトップ画面２２１及びメニュー画面２２２をサブ表示装置１８の表示画面に呼び出すための操作ボタンであり、各ボタンを遊技者が操作することにより、対応する表示画面が呼び出される。また、「前へ」ボタン２２５ｃ及び「次へ」ボタン２２５ｄは、所定の順序で遊技情報画面を切り替えるための操作ボタンであり、「前へ」ボタン２２５ｃが遊技者に操作されると、表示画面が遊技情報画面２２５から遊技情報画面２２４に切り替わり、「次へ」ボタン２２５ｄが遊技者により操作されると、表示画面が遊技情報画面２２５から遊技情報画面２２３に切り替わる。また、遊技履歴２２５ｅとしては、図５Ｅに示すように、小役の当籤回数及び当籤確率（分子が１の分数）が表示される。
The
なお、サブ表示装置１８に表示される表示画面の切り替え手法としては、例えば、それぞれの表示画面に表示される操作ボタンに対するタップ操作に基づいて切り替える手法を採用してもよいし、また、例えば、表示画面に対するスワイプ操作に基づいて切り替える手法を採用してもよい。
As a method for switching the display screen displayed on the
＜サブ表示装置の表示画面の各種切り替え機能＞
次に、本実施形態のパチスロ１におけるサブ表示装置１８の表示画面の各種切り替え機能について説明する。
<Various switching functions of the display screen of the sub display device>
Next, various switching functions of the display screen of the
［サブ表示装置の表示画面の遷移例］
まず、図６Ａ及び６Ｂを参照して、本実施形態のパチスロ１におけるサブ表示装置１８の表示画面の遷移例（切り替え態様）について説明する。なお、図６Ａは、遊技者登録状態がセットされていない状況におけるサブ表示装置１８の表示画面の遷移例を示す図であり、図６Ｂは、遊技者登録状態がセットされている状況におけるサブ表示装置１８の表示画面の遷移例を示す図である。
[Transition example of the display screen of the sub display device]
First, with reference to FIGS. 6A and 6B, a transition example (switching mode) of the display screen of the
遊技者登録状態がセットされていない状況では、図６Ａに示すように、サブ表示装置１８の表示画面は、トップ画面２２１とメニュー画面２２２との間、並びに、メニュー画面２２２とメニュー画面２２２から遷移可能な各種表示画面との間でのみ遷移可能であり、これらの表示画面間の遷移は副制御基板７２（後述のサブＣＰＵ２０１）により制御される。例えば、副制御基板７２は、タッチセンサ１９を介して取得したタッチ操作（例えば、所定のボタンに対するタップ操作や、表示画面上におけるスワイプ操作）に基づいて、トップ画面２２１及びメニュー画面２２２間で、表示画面を切り替える。しかしながら、遊技者登録状態がセットされていない状況では、副制御基板７２は、遊技情報画面２２３，２２４，２２５の表示が不可能となるように制御する。すなわち、遊技者登録状態がセットされていない状況では、遊技者は、サブ表示装置１８に遊技情報画面２２３，２２４，２２５を表示することができない。
In a situation where the player registration state is not set, as shown in FIG. 6A, the display screen of the
一方、遊技者登録状態がセットされている状況では、図６Ｂに示すように、サブ表示装置１８の表示画面は、トップ画面２２１とメニュー画面２２２との間、並びに、メニュー画面２２２とメニュー画面２２２から遷移可能な各種表示画面との間に加え、メニュー画面２２２と遊技情報画面２２３，２２４，２２５との間においても遷移可能となり、これらの表示画面間の遷移は副制御基板７２（後述のサブＣＰＵ２０１）により制御される。すなわち、副制御基板７２は、タッチセンサ１９を介して取得したタッチ操作に基づいて、トップ画面２２１とメニュー画面２２２との間だけでなく、トップ画面２２１及びメニュー画面２２２のそれぞれと、遊技情報画面２２３，２２４，２２５との間においても表示画面を切り替えることができる。それゆえ、本実施形態において、遊技者登録状態がセットされている場合、遊技者は、サブ表示装置１８に遊技情報画面２２３，２２４，２２５を表示することができる。
On the other hand, when the player registration state is set, as shown in FIG. 6B, the display screens of the
なお、図６Ｂに示すように、トップ画面２２１、メニュー画面２２２及び遊技情報画面２２３，２２４，２２５間における表示画面の遷移順序は任意である。それゆえ、例えば、トップ画面２２１から遊技情報画面２２３，２２４，２２５に直接遷移可能となる構成にしてもよいし、トップ画面２２１からメニュー画面２２２を介してのみ遊技情報画面２２３，２２４，２２５に遷移可能となる構成にしてもよい。
As shown in FIG. 6B, the display screen transition order among the
本実施形態のパチスロ１では、トップ画面２２１からメニュー画面２２２を介してのみ遊技情報画面２２３，２２４，２２５に遷移可能な構成（トップ画面２２１から遊技情報画面２２３，２２４，２２５に直接遷移できない構成）を採用している。なお、本実施形態のパチスロ１では、メニュー画面２２２において、遊技者が表示画面に対してスワイプ操作（メニュー選択操作ではない）を行うことにより、表示画面をメニュー画面２２２から遊技情報画面２２３，２２４，２２５に遷移させることができる。
In the pachi-
なお、本実施形態では、遊技情報画面２２３，２２４，２２５は、メニュー画面２２２とは完全に独立して設けられた表示画面である。すなわち、本実施形態のパチスロ１では、遊技履歴という、遊技者が遊技中に強い関心を抱く遊技の結果を示す情報を、配当配列や音量調節などの遊技の結果とは関係のない情報として独立して表示する。そして、本実施形態では、遊技者登録状態がセットされている状況において、メニュー画面２２２に対して遊技者がメニュー選択操作を行うことなく、遊技情報画面２２３，２２４，２２５を表示可能にしている。それゆえ、本実施形態では、遊技者登録状態がセットされている場合、遊技者が所望する情遊技履歴情報へのアクセスを容易に行うことができる。
In this embodiment, the game information screens 223, 224, and 225 are display screens provided completely independently of the
また、本実施形態では、メニュー画面２２２に対するメニュー選択操作では、表示画面を遊技情報画面２２３，２２４，２２５に遷移させることができず、メニュー画面２２２に対してスワイプ操作（メニュー表示では指定されていない操作）を行わなければ、表示画面を遊技情報画面２２３，２２４，２２５に遷移させることができない。それゆえ、本実施形態のパチスロ１では、表示画面を遊技情報画面２２３，２２４，２２５に遷移させるためのスワイプ操作を、遊技者登録状態がセットされている状況における隠しコマンドとして扱うことができる。この場合、遊技者にとってみれば、パチスロ１に対する自身の知識により、知識の少ない他の遊技者では見ることのできない、より詳細な遊技履歴情報を見ることができるため、当該他の遊技者よりも有利に遊技を行うことができ、結果、遊技者が積極的に遊技を行うことを期待することができる。
Further, in the present embodiment, the display screen cannot be changed to the game information screens 223, 224, and 225 by the menu selection operation on the
［遊技情報画面からトップ画面への表示切り替え機能］
本実施形態のパチスロ１は、サブ表示装置１８の表示画面を、遊技情報画面２２３，２２４，２２５から、遊技者の手動により、又は、自動的に、トップ画面２２１に遷移させる機能を有する。具体的には、本実施形態では、遊技情報画面２２３，２２４，２２５において「戻る」ボタンが操作されると、表示画面が遊技情報画面２２３，２２４，２２５からトップ画面２２１に遷移する（手動遷移機能）。また、本実施形態では、遊技情報画面２２３，２２４，２２５が表示されている状態において所定の条件を満たした場合には、遊技者の操作とは関係なく自動的に表示画面がトップ画面２２１に遷移する（自動遷移機能）。
[Display switching function from the game information screen to the top screen]
The pachi-
より具体的には、パチスロ１では、遊技情報画面２２３，２２４，２２５が表示されている状態において、投入操作（ＭＡＸベットボタン１５ａへの操作、１ベットボタン１５ｂへの操作及びメダル投入口１４にメダルを投入する操作）が行われると、サブ表示装置１８の表示画面が自動的にトップ画面２２１に遷移する。なお、ＡＲＴ遊技状態のように、リプレイ役が内部当籤役として決定される確率が高い遊技状態（高リプ状態）では、リプレイ役入賞に伴う再遊技の作動によりメダルが自動的に投入されてしまう結果、高リプ状態では、遊技情報画面２２３，２２４，２２５を表示する機会が制限されてしまう可能性がある。そこで、本実施形態のパチスロ１では、再遊技の作動によりメダルが自動的に投入された場合には、メダルの投入操作ではなく、開始操作を契機として、自動的に表示画面が遊技情報画面２２３，２２４，２２５からトップ画面２２１に遷移する。
More specifically, in the pachi-
すなわち、本実施形態では、再遊技が作動し、かつ、遊技情報画面２２３，２２４，２２５が表示されている場合には、開始操作を契機として、自動的に表示画面が遊技情報画面２２３，２２４，２２５からトップ画面２２１に遷移する。一方、再遊技の作動が行われていない場合には、投入操作を契機として、自動的に表示画面が遊技情報画面２２３，２２４，２２５からトップ画面２２１に遷移する。
That is, in the present embodiment, when the replay is activated and the game information screens 223, 224, 225 are displayed, the display screens are automatically changed to the game information screens 223, 224 with the start operation as a trigger. , 225 to the
［メニュー内容表示画面からトップ画面（又はメニュー画面）への表示切り替え機能］
本実施形態のパチスロ１は、サブ表示装置１８の表示画面を、メニュー画面２２２に対するメニュー選択操作により遷移可能な各種メニュー内容表示画面（登録画面、説明画面、配列配当画面、リーチ目画面、ＷＥＢ紹介画面及び音量調整画面）から、遊技者の手動により、又は、自動的に、トップ画面２２１（又はメニュー画面２２２）に遷移させる機能を有する。具体的には、本実施形態では、メニュー内容表示画面において所定のボタン（例えば、「ＴＯＰへ戻る」ボタン）が操作されると、表示画面が当該メニュー内容表示画面からトップ画面２２１に遷移する（手動遷移機能）。また、本実施形態では、メニュー内容表示画面において特定のボタン（例えば、「戻る」ボタン）が操作されると、表示画面が当該メニュー内容表示画面からメニュー画面２２２に表示画面を遷移する（手動遷移機能）。
[Display switching function from menu content display screen to top screen (or menu screen)]
The pachi-
さらに、本実施形態では、メニュー内容表示画面が表示されている状態において所定の時間が経過すると、遊技者の操作とは関係なく、自動的に表示画面がトップ画面２２１（又はメニュー画面２２２）に遷移する（自動遷移機能）。なお、この際、トップ画面２２１（又はメニュー画面２２２）に自動遷移する契機となる所定の時間は、現在表示しているメニュー内容表示画面の種類に応じて異なる。例えば、パチスロ１から出力する音量の調整を行う音量調整画面を長時間表示していると、音量が誤操作により意図しない音量に調整されてしまうおそれがあるだけでなく、誤操作により他の遊技者を不快にしてしまうおそれもある。それゆえ、音量調整画面では、他のメニュー内容表示画面よりも短い時間で、自動的にトップ画面２２１（又はメニュー画面２２２）に遷移するように設定されている。一方、登録画面は、遊技者の登録を行い易くするために、他のメニュー内容表示画面よりも長い時間で、自動的にトップ画面２２１（又はメニュー画面２２２）に遷移するように設定されている。
Furthermore, in this embodiment, when a predetermined time elapses while the menu content display screen is being displayed, the display screen automatically changes to the top screen 221 (or the menu screen 222) regardless of the player's operation. Transition (automatic transition function). In this case, the predetermined time that triggers the automatic transition to the top screen 221 (or the menu screen 222) differs depending on the type of menu content display screen that is currently being displayed. For example, if a volume adjustment screen for adjusting the volume output from the
すなわち、各メニュー内容表示画面には、トップ画面２２１（又はメニュー画面２２２）に自動遷移する契機となる経過時間（自動遷移時間）が、当該メニュー内容表示画面の種別に応じて適宜設定されており、音量調整画面には、他のメニュー内容表示画面よりも短い自動遷移時間が設定され、登録画面には、他のメニュー内容表示画面よりも長い自動遷移時間が設定されている。 That is, in each menu content display screen, an elapsed time (automatic transition time) that triggers automatic transition to the top screen 221 (or menu screen 222) is appropriately set according to the type of the menu content display screen. , the volume adjustment screen is set with an automatic transition time shorter than the other menu content display screens, and the registration screen is set with an automatic transition time longer than the other menu content display screens.
［メニューの操作可否の選択機能］
本実施形態のパチスロ１では、サブ表示装置１８の表示画面を、メニュー画面２２２から、登録画面、説明画面、配列配当画面、リーチ目画面、ＷＥＢ紹介画面及び音量調整画面に遷移させることにより、遊技者が、これらのメニュー内容表示画面に応じた各種操作を行うことができ、また、各種情報を確認することができる。なお、このような遊技者がメニュー選択できる機能を遊技店側の設定に応じて制限できるような機能（メニューの操作可否の選択機能）を設けてもよい。
[Selection function for enabling/disabling menu operations]
In the pachi-
例えば、遊技店側の設定により、表示画面をメニュー画面２２２から音量調節画面に遷移不可能にする（例えば、メニュー画面２２２に「音量」ボタン２２２ｇを表示しない）ようにしてもよい。この場合、遊技者による音量調節を不可能にすることができる。
For example, the setting on the amusement arcade side may disable the transition of the display screen from the
＜パチスロが備える制御系＞
次に、パチスロ１が備える制御系について、図７を参照して説明する。図７は、パチスロ１の制御系の構成を示す回路ブロック図である。
<Control system of Pachislot>
Next, the control system of the pachi-
パチスロ１は、ミドルドア４１に設けられた主制御基板７１と、フロントドア２ｂに設けられた副制御基板７２とを有する。また、パチスロ１は、主制御基板７１に接続された、リール中継端子板７４、設定用鍵型スイッチ５４（設定スイッチ）及びキャビネット側中継基板４４を有する。さらに、パチスロ１は、キャビネット側中継基板４４を介して主制御基板７１に接続された外部集中端子板４７、ホッパー装置５１、メダル補助収納庫スイッチ７５、リセットスイッチ７６及び電源装置５３を有する。なお、ホッパー装置５１の構成については上述したので、ここでは、その説明を省略する。
The pachi-
リール中継端子板７４は、各リール３Ｌ，３Ｃ，３Ｒのリール本体の内側に配設されている。リール中継端子板７４は、各リール３Ｌ，３Ｃ，３Ｒのステッピングモータ（不図示）に電気的に接続されており、主制御基板７１からステッピングモータに出力される信号を中継する。
The reel
設定用鍵型スイッチ５４は、主制御基板ケース５５に設けられる。設定用鍵型スイッチ５４は、パチスロ１の設定（設定１～設定６）を変更するとき、若しくは、パチスロ１の設定を確認するときに使用される。
The setting key-
キャビネット側中継基板４４は、主制御基板７１と、外部集中端子板４７、ホッパー装置５１、メダル補助収納庫スイッチ７５、リセットスイッチ７６及び電源装置５３のそれぞれとを接続する配線が実装された中継基板である。外部集中端子板４７は、メダル投入信号、メダル払出信号及びセキュリティ信号などの信号をパチスロ１の外部へ出力するために設けられる。メダル補助収納庫スイッチ７５は、メダル補助収納庫５２に設けられ、メダル補助収納庫５２がメダルで満杯になっているか否かを検出する。リセットスイッチ７６は、例えば、パチスロ１の設定を変更する際に用いられる。
The cabinet-
電源装置５３は、電源基板５３ｂと、電源基板５３ｂに接続された電源スイッチ５３ａとを有する。電源スイッチ５３ａは、パチスロ１に必要な電源を供給するときに押下される。電源基板５３ｂは、キャビネット側中継基板４４を介して主制御基板７１に接続されるとともに、副中継基板６１を介して副制御基板７２にも接続される。
The
また、パチスロ１は、ドア中継端子板６８、並びに、該ドア中継端子板６８を介して、主制御基板７１に接続された、セレクタ６６、ドア開閉監視スイッチ６７、ＢＥＴスイッチ７７、精算スイッチ７８、スタートスイッチ７９、ストップスイッチ基板８０、遊技動作表示基板８１、副中継基板６１、試験機用第１インターフェースボード３０１及び試験機用第２インターフェースボード３０２を有する。なお、セレクタ６６、ドア開閉監視スイッチ６７及び副中継基板６１については、上述したので、ここでは、それらの説明を省略する。
In addition, the pachi-
ＢＥＴスイッチ７７（投入操作検出手段）は、ＭＡＸベットボタン１５ａ又は１ベットボタン１５ｂが遊技者により押下されたことを検出する。精算スイッチ７８は、精算ボタン（不図示）が遊技者により押下されたことを検出する。スタートスイッチ７９（開始操作検出手段）は、スタートレバー１６が遊技者により操作されたこと（開始操作）を検出する。
The BET switch 77 (insertion operation detection means) detects that the
ストップスイッチ基板８０（停止操作検出手段）は、回転しているメインリールを停止させるための回路と、停止可能なメインリールをＬＥＤなどにより表示するための回路とを備える。また、ストップスイッチ基板８０には、ストップスイッチ（不図示）が設けられる。ストップスイッチは、各ストップボタン１７Ｌ，１７Ｃ，１７Ｒが遊技者により押下されたこと（停止操作）を検出する。
The stop switch board 80 (stopping operation detection means) includes a circuit for stopping the rotating main reels and a circuit for displaying the main reels that can be stopped by means of LEDs or the like. A stop switch (not shown) is provided on the
遊技動作表示基板８１は、情報表示器（７セグ表示器）６及びＬＥＤ８２に接続される。ＬＥＤ８２には、例えば、今回の遊技に投入されたメダルの枚数（以下、「投入枚数」という）に対応して点灯する、メダル投入枚数表示用の３つのＬＥＤ（以下、「第１ＬＥＤ」～「第３ＬＥＤ」という）や、遊技動作表示基板８１から入力される信号に基づいて、メダル投入が可能であることを表示するマーク、遊技開始を表示するマーク、再遊技を行うマークなどを点灯させるＬＥＤなどが含まれる。第１ＬＥＤ～第３ＬＥＤ（表示手段）では、メダルが１枚投入されると、第１ＬＥＤが点灯し、メダルが２枚投入されると、第１及び第２ＬＥＤが点灯し、メダルが３枚（遊技開始可能枚数）投入されると、第１ＬＥＤ～第３ＬＥＤが点灯する。なお、情報表示器６については、上述したので、ここでは、それらの説明を省略する。
The game
試験機用第１インターフェースボード３０１及び試験機用第２インターフェースボード３０２はともに、パチスロ１の検定試験（試射試験）において、遊技に関する各種信号を試験機に出力する際に用いられる中継基板である（なお、販売用のリリース製品としてのパチスロ１にはこれらの中継基板は搭載されていないので、販売用の主制御基板７１の主制御回路９０には、試験機用第１インターフェースボード３０１及び試験機用第２インターフェースボード３０２に接続するために必要な各種電子部品もまた実装されていない）。例えば、遊技に係る主要な動作（例えば、内部抽籤、リール停止制御等）を制御するための試験信号は、試験機用第１インターフェースボード３０１を介して出力され、例えば、主制御基板７１で決定された押し順ナビに係る試験信号などは、試験機用第２インターフェースボード３０２を介して出力される。
Both the first interface board for testing
副制御基板７２は、ドア中継端子板６８及び副中継基板６１を介して主制御基板７１に接続される。また、パチスロ１は、副中継基板６１を介して副制御基板７２に接続された、スピーカ群８４、ＬＥＤ群８５、２４ｈドア開閉監視ユニット６３、タッチセンサ１９及び表示ユニット２１２を有する。なお、タッチセンサ１９については、上述したので、ここでは、その説明を省略する。
The
スピーカ群８４は、スピーカ６５Ｌ，６５Ｒや図示しない各種スピーカを含んで構成される。ＬＥＤ群８５は、フロントパネル１０に設けられたランプ群２１や、腰部パネル１２の装飾パネルを背面側から照明するための光を出射する光源などを含んで構成される。２４ｈドア開閉監視ユニット６３は、ミドルドア４１の開閉の履歴情報を保存する。また、２４ｈドア開閉監視ユニット６３は、ミドルドア４１が開放されたときに、表示装置１１によりエラー表示を行うための信号を副制御基板７２（副制御回路２００）に出力する。表示ユニット２１２は、例えば、表示装置１１を構成する被投影部材２１２ａ、及び、被投影部材２１２ａの裏側に設けられた表示面が湾曲した別の被投影部材を含んで構成される。
The
また、パチスロ１は、副制御基板７２に接続された、ロムカートリッジ基板８６及び液晶中継基板８７を有する。なお、ロムカートリッジ基板８６及び液晶中継基板８７は、副制御基板７２とともに副制御基板ケース５７に収納されている。
The pachi-
ロムカートリッジ基板８６は、サブＣＰＵ２０１により実行される各種制御プログラムと、演出用の画像（映像）、音声（スピーカ群８４）、光（ＬＥＤ群８５）及び通信のデータを管理するための基板である。液晶中継基板８７は、副制御基板７２と、表示装置１１を構成するプロジェクタ機構２１１、及び、サブ表示装置１８との間の接続配線を中継する基板である。なお、プロジェクタ機構２１１及びサブ表示装置１８については、上述したので、ここでは、それらの説明を省略する。
The
＜主制御回路＞
次に、図８を参照して、主制御基板７１に実装される主制御回路９０の構成について説明する。図８は、パチスロ１の主制御回路９０の構成例を示すブロック図である。
<Main control circuit>
Next, the configuration of the
主制御回路９０は、マイクロプロセッサ９１と、クロックパルス発生回路９２と、電源管理回路９３と、スイッチングレギュレータ９４（電源供給手段）とを備える。
The
マイクロプロセッサ９１は、遊技機用のセキュリティ機能付きマイクロプロセッサである。なお、本実施形態のマイクロプロセッサ９１では、後述するように、ソースプログラム上で規定可能な該マイクロプロセッサ９１に特有の様々な命令コード（例えば、後述の「ＬＤＱ」命令等：以下、「メインＣＰＵ１０１専用命令コード」という）が設けられている。本実施形態では、このメインＣＰＵ１０１専用命令コードを用いることにより、処理の効率化やプログラム容量の削減などを実現している。マイクロプロセッサ９１の内部構成については、後述の図９を参照して詳述し、マイクロプロセッサ９１に設けられているメインＣＰＵ１０１専用命令コードについては、後述の主制御回路が実行する各種処理において詳述する。
The
クロックパルス発生回路９２は、メインＣＰＵ作動用のクロックパルス信号を生成し、該生成したクロックパルス信号をマイクロプロセッサ９１に出力する。マイクロプロセッサ９１は、入力されたクロックパルス信号に基づいて、制御プログラムを実行する。
A clock
電源管理回路９３は、電源基板５３ｂ（図７参照）から供給される直流１２Ｖの電源電圧の変動を管理する。そして、電源管理回路９３は、例えば、電源が投入された際（電源電圧が０Ｖから起動電圧値（１０Ｖ）を上回った際）には、リセット信号をマイクロプロセッサ９１の「ＸＳＲＳＴ」端子に出力し、電断が発生した際（電源電圧が１２Ｖから停電電圧値（１０．５Ｖ）を下回った際）には、電断検知信号をマイクロプロセッサ９１の「ＸＩＮＴ」端子に出力する。すなわち、電源管理回路９３は、電源投入時に、マイクロプロセッサ９１にリセット信号（起動信号）を出力する手段（起動手段）、及び、電断発生時に、マイクロプロセッサ９１に電断検知信号（停電信号）を出力する手段（停電手段）も兼ねる。
The
スイッチングレギュレータ９４は、ＤＣ／ＤＣ変換回路であり、マイクロプロセッサ９１の直流駆動電圧（直流５Ｖの電源電圧）を生成し、該生成した直流駆動電圧をマイクロプロセッサ９１の「ＶＣＣ」端子に出力する。
The switching
＜マイクロプロセッサ＞
次に、図９を参照して、マイクロプロセッサ９１の内部構成について説明する。図９は、マイクロプロセッサ９１の内部構成を示すブロック図である。
<Microprocessor>
Next, referring to FIG. 9, the internal configuration of
マイクロプロセッサ９１は、メインＣＰＵ１０１と、メインＲＯＭ１０２（第１記憶手段）と、メインＲＡＭ１０３（第２記憶手段）と、外部バスインターフェース１０４と、クロック回路１０５と、リセットコントローラ１０６と、演算回路１０７と、乱数回路１１０（乱数発生回路）と、パラレルポート１１１と、割込みコントローラ１１２と、タイマー回路１１３と、第１シリアル通信回路１１４と、第２シリアル通信回路１１５と、を有する。そして、マイクロプロセッサ９１を構成するこれらの各部は信号バス１１６を介して互いに接続されている。
The
メインＣＰＵ１０１は、クロック回路１０５で生成されたクロックパルスに基づいて、各種制御プログラムを実行して、遊技動作全般に係る制御を行う。ここで、メインＣＰＵ１０１の制御動作の一例としてリール停止制御について説明する。
The
メインＣＰＵ１０１は、リールインデックスを検出してから各リール３Ｌ，３Ｃ，３Ｌ（メインリール）のステッピングモータに対してパルスを出力した回数をカウントする。これにより、メインＣＰＵ１０１は、各リールの回転角度（主に、リールが図柄何個分だけ回転したか）を管理する。なお、リールインデックスとは、リールが一回転したことを示す情報である。このリールインデックスは、例えば、発光部及び受光部を有する光センサと、各リールの所定の位置に設けられ、各メインリールの回転により発光部と受光部との間に介在される検知片とを備えたリール位置検出部（不図示）により検出される。
The
ここで、各リール３Ｌ，３Ｃ，３Ｌ（メインリール）の回転角度の管理について、具体的に説明する。ステッピングモータに対して出力されたパルスの数は、メインＲＡＭ１０３に設けられたパルスカウンタによって計数される。そして、図柄１つ分の回転に必要な所定回数のパルスの出力がパルスカウンタで計数される毎に、メインＲＡＭ１０３に設けられた図柄カウンタが１ずつ加算される。図柄カウンタは、各リールに応じて設けられている。図柄カウンタの値は、リール位置検出部（不図示）によってリールインデックスが検出されるとクリアされる。
Here, management of the rotation angle of each
すなわち、本実施形態では、図柄カウンタを管理することにより、リールインデックスが検出されてから図柄何個分の回転が行われたのかを管理する。したがって、各リールの各図柄の位置は、リールインデックスが検出される位置を基準として検出される。 That is, in this embodiment, by managing the symbol counter, it is managed how many symbols have been rotated since the reel index was detected. Therefore, the position of each symbol on each reel is detected with reference to the position where the reel index is detected.
メインＲＯＭ１０２には、メインＣＰＵ１０１により実行される各種制御プログラム、各種データテーブル、副制御回路２００に対して各種制御指令（コマンド）を送信するためのデータ等が記憶される。メインＲＡＭ１０３には、制御プログラムの実行により決定された内部当籤役等の各種データを格納する格納領域が設けられる。なお、メインＲＯＭ１０２及びメインＲＡＭ１０３の内部構成（メモリーマップ）については、後述の図１２を参照して詳述する。
The
外部バスインターフェース１０４は、マイクロプロセッサ９１の外部に設けられた各種構成部（例えば、各リール等）が接続された外部信号バス（不図示）と、マイクロプロセッサ９１とを電気的に接続するためのインターフェース回路である。クロック回路１０５は、例えば分周器（不図示）等を含んで構成され、クロックパルス発生回路９２から入力されたＣＰＵ作動用のクロックパルス信号を、その他の構成部（例えば、タイマー回路１１３）で使用される周波数のクロックパルス信号に変換する。なお、クロック回路１０５で生成されたクロックパルス信号は、リセットコントローラ１０６にも出力される。
The
リセットコントローラ１０６は、電源管理回路９３から入力されたリセット信号に基づいて、ＩＡＴ（Illegal Address Trap）やＷＤＴ（watchdog timer）のリセットを行う。演算回路１０７は、乗算回路及び除算回路を含んで構成される。例えば、ソースプログラム上において、後述する「ＭＵＬ（乗算）」命令（後述の図９３Ｂ参照）を実行するときには、演算回路１０７がこの「ＭＵＬ」命令に基づく乗算処理を実行する。
The
乱数回路１１０は、予め定められた範囲の乱数（例えば、０～６５５３５又は０～２５５）を発生させる。また、図示しないが、乱数回路１１０は、２バイトのハードラッチ乱数を得るための乱数レジスタ０と、２バイトのソフトラッチ乱数を得るための乱数レジスタ１～３と、１バイトのソフトラッチ乱数を得るための乱数レジスタ４～７とで構成されている。なお、メインＣＰＵ１０１は、乱数回路１１０で発生させた所定範囲の乱数の中から１つの値を、例えば内部抽籤用の乱数値として抽出する。パラレルポート１１１は、マイクロプロセッサ９１と、マイクロプロセッサ９１の外部に設けられた各種回路（例えば、電源管理回路９３等）との間で入出力される信号のポート（メモリーマップＩ／Ｏ）である。また、パラレルポート１１１は、乱数回路１１０及び割込みコントローラ１１２にも接続される。スタートスイッチ７９はパラレルポート１１１のＰＩ０～ＰＩ４のいずれかの入力ポートに接続され、スタートスイッチ７９がオン状態になったタイミング（オンエッジ）で、パラレルポート１１１から乱数回路１１０の乱数レジスタ０へラッチ信号が出力される。そして、乱数回路１１０では、ラッチ信号が入力されることにより乱数レジスタ０がラッチされ、２バイトのハードラッチ乱数が取得される。
割込みコントローラ１１２は、パラレルポート１１１を介して電源管理回路９３から入力される電断検知信号、又は、タイマー回路１１３から１．１１７２ｍｓ周期で入力されるタイムアウト信号に基づいて、メインＣＰＵ１０１による割込処理の実行タイミングを制御する。電源管理回路９３から電断検知信号が入力された場合、又は、タイマー回路１１３からタイムアウト信号が入力された場合には、割込みコントローラ１１２は、割込処理開始指令を示す割込要求信号をメインＣＰＵ１０１に出力する。メインＣＰＵ１０１は、タイマー回路１１３からのタイムアウト信号に応じて割込みコントローラ１１２から入力される割込要求信号に基づいて、入力ポートチェック処理、リール制御処理、通信データ送信処理、７セグＬＥＤ駆動処理、タイマー更新処理等の各種割込処理（後述の図１５８参照）を行う。
The interrupt
タイマー回路１１３（ＰＴＣ）は、クロック回路１０５で生成されたクロックパルス信号（メインＣＰＵ作動用のクロックパルス信号を分周器（不図示）で分周された周波数のクロックパルス信号）で動作する（経過時間をカウントする）。そして、タイマー回路１１３は、１．１１７２ｍｓｅｃの周期で割込みコントローラ１１２にタイムアウト信号（トリガー信号）を出力する。
The timer circuit 113 (PTC) operates on the clock pulse signal generated by the clock circuit 105 (a clock pulse signal with a frequency obtained by dividing the main CPU operation clock pulse signal by a frequency divider (not shown)). counting elapsed time). The
第１シリアル通信回路１１４は、主制御基板７１から副制御基板７２にデータ（各種制御指令（コマンド））を送信する際のシリアル送信動作を制御する回路である。第２シリアル通信回路１１５は、主制御基板７１から試験機用第２インターフェースボード３０２にデータを送信する際のシリアル送信動作を制御する回路である。
The first
＜副制御回路＞
次に、図１０を参照して、副制御基板７２に実装される副制御回路２００（副制御手段）の構成について説明する。図１０は、パチスロ１の副制御回路２００の構成例を示すブロック図である。
<Sub control circuit>
Next, the configuration of the sub-control circuit 200 (sub-control means) mounted on the
副制御回路２００は、主制御回路９０と電気的に接続されており、主制御回路９０から送信されるコマンドに基づいて演出内容の決定や実行等の処理を行う。副制御回路２００は、基本的に、サブＣＰＵ２０１、サブＲＡＭ２０２、レンダリングプロセッサ２０３、描画用ＲＡＭ２０４、ドライバ２０５を含んで構成される。
The
なお、サブＣＰＵ２０１は、ロムカートリッジ基板８６に接続される。ドライバ２０５は、液晶中継基板８７に接続される。すなわち、ドライバ２０５は、液晶中継基板８７を介してプロジェクタ機構２１１及びサブ表示装置１８に接続される。
The
サブＣＰＵ２０１は、主制御回路９０から送信されたコマンドに応じて、ロムカートリッジ基板８６に記憶されている制御プログラムに従い、映像、音、光の出力の制御を行う。ロムカートリッジ基板８６は、基本的に、プログラム記憶領域とデータ記憶領域とによって構成される。
The
プログラム記憶領域には、サブＣＰＵ２０１が実行する制御プログラムが記憶される。例えば、制御プログラムには、主制御回路９０との通信を制御するための主基板通信タスクや、演出用の乱数値を抽出し、演出内容（演出データ）の決定及び登録を行うための演出登録タスクを実行するための各種プログラムが含まれる。また、制御プログラムには、決定した演出内容に基づいて表示装置１１による映像の表示を制御する描画制御タスク、ＬＥＤ群８５等の光源による光の出力を制御するランプ制御タスク、スピーカ群８４による音の出力を制御する音声制御タスク等を実行するための各種プログラムも含まれる。
A control program executed by the
データ記憶領域には、各種データテーブルを記憶する記憶領域、各演出内容を構成する演出データを記憶する記憶領域、映像の作成に関するアニメーションデータを記憶する記憶領域が含まれる。また、データ記憶領域には、ＢＧＭや効果音に関するサウンドデータを記憶する記憶領域、光の点消灯のパターンに関するランプデータを記憶する記憶領域等も含まれる。 The data storage area includes a storage area for storing various data tables, a storage area for storing effect data constituting each effect content, and a storage area for storing animation data related to image creation. The data storage area also includes a storage area for storing sound data relating to BGM and sound effects, and a storage area for storing lamp data relating to light on/off patterns.
サブＲＡＭ２０２には、決定された演出内容や演出データを登録する格納領域や、主制御回路９０から送信されるサブフラグ（内部当籤役）等の各種データを格納する格納領域が設けられる。
The
サブＣＰＵ２０１、レンダリングプロセッサ２０３、描画用ＲＡＭ（フレームバッファを含む）２０４及びドライバ２０５は、演出内容により指定されたアニメーションデータに従って映像を作成し、作成した映像を表示装置１１（プロジェクタ機構２１１）及び／又はサブ表示装置１８に表示させる。なお、表示装置１１（プロジェクタ機構２１１）及びサブ表示装置１８は、副制御基板７２により、それぞれ個別に制御される。
The
また、サブＣＰＵ２０１は、演出内容により指定されたサウンドデータに従ってＢＧＭなどの音をスピーカ群８４により出力させる。また、サブＣＰＵ２０１は、演出内容により指定されたランプデータに従ってＬＥＤ群８５の点灯及び消灯を制御する。
Further, the
＜メインＣＰＵが有する各種レジスタ＞
次に、図１１を参照しながら、メインＣＰＵ１０１が有する各種レジスタについて説明する。なお、図１１は、メインＣＰＵ１０１に含まれる各種レジスタの概略構成図である。
<Various registers of the main CPU>
Next, various registers of the
メインＣＰＵ１０１は、メイン・レジスタとして、アキュームレータＡ（以下、「Ａレジスタ」という）、フラグ・レジスタＦ（フラグレジスタ）、汎用レジスタＢ（以下、「Ｂレジスタ」という）、汎用レジスタＣ（以下、「Ｃレジスタ」という）、汎用レジスタＤ（以下、「Ｄレジスタ」という）、汎用レジスタＥ（以下、「Ｅレジスタ」という）、汎用レジスタＨ（以下、「Ｈレジスタ」という）及び汎用レジスタＬ（以下、「Ｌレジスタ」という）を有する。また、メインＣＰＵ１０１は、サブ・レジスタとして、アキュームレータＡ′、フラグ・レジスタＦ′、汎用レジスタＢ′、汎用レジスタＣ′、汎用レジスタＤ′、汎用レジスタＥ′、汎用レジスタＨ′及び汎用レジスタＬ′を汎用レジスタとして有する。なお、各レジスタは、１バイトのレジスタで構成される。
The
また、本実施形態では、ＢレジスタとＣレジスタとをペアレジスタ（以下、「ＢＣレジスタ」という）として用い、ＤレジスタとＥレジスタとをペアレジスタ（以下、「ＤＥレジスタ」という）として用いる。さらに、本実施形態では、ＨレジスタとＬレジスタとをペアレジスタ（以下、「ＨＬレジスタ」という）として用いる。 In this embodiment, the B and C registers are used as pair registers (hereinafter referred to as "BC registers"), and the D and E registers are used as pair registers (hereinafter referred to as "DE registers"). Furthermore, in this embodiment, the H register and the L register are used as a pair register (hereinafter referred to as "HL register").
フラグ・レジスタＦ，Ｆ′の各ビットには、図１１に示すように、演算処理の結果等を示す所定のフラグ情報がセットされる。例えばビット６（Ｄ６）には、演算結果の判定処理において演算結果が「０」であるか否かを示すデータ（ゼロフラグ）がセットされる。具体的には、演算結果が「０」である場合、ビット６にデータ「１」がセットされ、演算結果が「０」でない場合には、ビット６にデータ「０」がセットされる。そして、演算結果の判定処理では、メインＣＰＵ１０１は、ビット６のデータ「０」／「１」を参照して判定（ＹＥＳ／ＮＯ）を行う。
As shown in FIG. 11, each bit of the flag registers F and F' is set with predetermined flag information indicating the result of arithmetic processing. For example, bit 6 (D6) is set with data (zero flag) indicating whether or not the calculation result is "0" in the calculation result determination process. Specifically, if the operation result is "0", data "1" is set to
また、メインＣＰＵ１０１は、拡張レジスタＱ（以下、「Ｑレジスタ」という）を有する。Ｑレジスタは、１バイトのレジスタで構成される。なお、本実施形態では、後述の各種処理フローの中で説明するように、ソースプログラム上において、このＱレジスタを用いてアドレス指定を行う各種メインＣＰＵ１０１専用命令コードが設けられており、この命令コードの使用により、処理の効率化やメインＲＯＭ１０２の容量削減などを実現している。なお、Ｑレジスタを用いてアドレス指定を行う各種メインＣＰＵ１０１専用命令コードでは、Ｑレジスタには、アドレスの上位側のアドレスデータ（アドレス値）が格納される。なお、Ｑレジスタには、メインＣＰＵ１０１のリセット直後に、初期値として「Ｆ０Ｈ」がセットされる。また、Ｑレジスタを用いた「ＬＤ Ｑ，ｎ（８ビットデータ）」命令において、「ｎ」に任意の１バイトのデータをセットして該命令を実行することにより、Ｑレジスタの値を変更することができる。
The
さらに、メインＣＰＵ１０１は、１バイトのレジスタで構成された、インタラプト・ページアドレス・レジスタＩ及びメモリ・リフレッシュ・レジスタＲ、並びに、２バイトのレジスタで構成された、インデックス・レジスタＩＸ、インデックス・レジスタＩＹ、スタックポインタＳＰ及びプログラムカウンタＰＣを専用レジスタとして有する。
Furthermore, the
＜メインＲＯＭ及びメインＲＡＭの内部構成（メモリマップ）＞
次に、図１２Ａ～図１２Ｃを参照しながら、主制御回路９０（マイクロプロセッサ９１）に含まれるメインＲＯＭ１０２及びメインＲＡＭ１０３の内部構成（以下「メモリマップ」という）について説明する。なお、図１２Ａは、メモリ全体のメモリマップを示す図であり、図１２Ｂは、メインＲＯＭ１０２のメモリマップを示す図であり、図１２Ｃは、メインＲＡＭ１０３のメモリマップを示す図である。
<Internal configuration of main ROM and main RAM (memory map)>
Next, referring to FIGS. 12A to 12C, the internal configuration (hereinafter referred to as "memory map") of the
主制御回路９０（マイクロプロセッサ９１）が備えるメモリ全体のメモリマップでは、図１２Ａに示すように、アドレスの先頭（００００Ｈ）側から、メインＲＯＭ１０２のメモリ領域、メインＲＡＭ１０３のメモリ領域、内蔵レジスタエリア及びＸＣＳデコードエリアが、不使用領域を間に挟んでこの順で、それぞれ所定のアドレスに配置される。 In the memory map of the entire memory provided in the main control circuit 90 (microprocessor 91), as shown in FIG. The XCS decode areas are arranged at predetermined addresses in this order with an unused area interposed therebetween.
メインＲＯＭ１０２のメモリマップでは、図１２Ｂに示すように、メインＲＯＭ１０２のアドレスの先頭（００００Ｈ）側から、プログラムエリア、データエリア、規定外エリア、商標記録エリア、プログラム管理エリア及びセキュリティ設定エリアが、この順で、それぞれ所定のアドレスに配置される。
In the memory map of the
なお、プログラムエリアには、遊技者により実施される遊技の遊技性に関連する各種制御処理において、メインＣＰＵ１０１により実行される各種処理の制御プログラムが記憶される。データエリアには、遊技者により実施される遊技の遊技性に関連する各種制御処理において、メインＣＰＵ１０１により使用される各種データ（例えば、内部抽籤テーブル等のデータテーブル、副制御回路４２に対して各種制御指令（コマンド）を送信するためのデータ等）が記憶される。すなわち、プログラムエリアとデータエリアとからなる遊技用ＲＯＭ領域（遊技用記憶領域）には、遊技店で遊技者が実際に行う遊技の遊技性に関連する制御処理（遊技性に関する処理）に必要な各種プログラム及び各種データが格納される。
The program area stores control programs for various processes executed by the
また、規定外エリアには、遊技者により実施される遊技の遊技性に直接関与しない各種処理（遊技性に影響を与えない処理）の制御プログラム及びデータが記憶される。例えば、パチスロ１の検定試験（試射試験）で使用されるプログラム及びデータ、電断時のチェックサム生成処理や電源復帰時のサムチェック処理などで使用される制御プログラム及びデータ、並びに、不正対策プログラム及びそれに必要なデータ等が、規定外エリアに格納される。
In addition, the non-regulation area stores control programs and data for various processes (processes that do not affect the gameplay) that are not directly related to the gameplay performed by the player. For example, programs and data used in the
メインＲＡＭ１０３のメモリマップでは、図１２Ｃに示すように、メインＲＡＭ１０３のアドレスの先頭（Ｆ０００Ｈ）側から、遊技用ＲＡＭ領域（所定格納領域、遊技用一時記憶領域）及び規定外ＲＡＭ領域（規定外一時記憶領域）が、この順で、それぞれ所定のアドレスに配置される。
The memory map of the
遊技用ＲＡＭ領域には、遊技者により実施される遊技の遊技性に関連する制御プログラムの実行により決定された例えば内部当籤役等の各種データを一時的に格納する作業領域及びスタックエリアが設けられる。そして、各種データのそれぞれは、遊技用ＲＡＭ領域内の所定アドレスの作業領域に格納される。 The game RAM area is provided with a work area and a stack area for temporarily storing various data such as an internal winning combination determined by execution of a control program relating to the playability of the game played by the player. . Each of the various data is stored in a work area at a predetermined address in the game RAM area.
また、規定外ＲＡＭ領域には、遊技者により実施される遊技の遊技性に直接関与しない各種処理の作業領域となる規定外作業領域と、規定外スタックとが設けられる。本実施形態では、この規定外ＲＡＭ領域を使用して、例えばサムチェック処理等の遊技者により実施される遊技の遊技性に直接関与しない各種処理が実行される。 In addition, the non-standard RAM area is provided with a non-standard work area, which is a work area for various processes that do not directly relate to the playability of the game played by the player, and a non-standard stack. In this embodiment, the non-regular RAM area is used to execute various processes that are not directly related to the gameplay performed by the player, such as sum check processing.
上述のように、本実施形態のパチスロ１では、メインＲＯＭ１０２内において、遊技者により実施される遊技の遊技性に直接関与しない各種処理に使用される各種プログラム及び各種データ（テーブル）を、遊技用ＲＯＭ領域とは異なるアドレスに配置された規定外ＲＯＭ領域（規定外記憶領域）に格納する。また、そのような遊技者により実施される遊技の遊技性に直接関与しない各種処理は、メインＲＡＭ１０３内において、遊技用ＲＡＭ領域とは異なるアドレスに配置された規定外ＲＡＭ領域を使用して行われる。
As described above, in the pachi-
このようなメインＲＯＭ１０２の構成では、従来の規則上においてプログラム等の配置不可とされていたＲＯＭ領域（規定外ＲＯＭ領域）に、遊技者が実際に行う遊技そのものには不要なプログラム及びデータを配置することができる。それゆえ、本実施形態では、遊技用ＲＯＭ領域の容量の圧迫を回避することができる。
In such a configuration of the
＜遊技状態の遷移フロー＞
次に、図１３及び図１４を参照しながら、本実施形態のパチスロ１の主制御回路９０（メインＣＰＵ１０１）により管理される各種遊技状態及びその遷移フローについて説明する。なお、図１３Ａは、パチスロ１の基本的な遊技状態の遷移フロー図であり、図１３Ｂは、その遊技状態の移行条件をまとめた表である。また、図１４Ａは、報知（ＡＲＴ）機能の作動の有無を考慮した遊技状態の遷移フロー図であり、図１４Ｂは、その遊技状態の移行条件をまとめた表である。
<Transition flow of game state>
Next, with reference to FIGS. 13 and 14, various game states managed by the main control circuit 90 (main CPU 101) of the pachi-
［基本的な遊技状態の遷移フロー］
本実施形態のパチスロ１では、ボーナスゲームの種類として、ビッグボーナス（以下、「ＢＢ」と記す）が設けられる。ＢＢは、第１種特別役物と呼ばれるレギュラーボーナス（以下、「ＲＢ」と記す）に係る役物連続作動装置であり、ＲＢを連続して作動させる。
[Basic game state transition flow]
In the pachi-
それゆえ、本実施形態では、主制御回路９０は、ボーナス役の当籤／作動（入賞）の有無に基づいて遊技状態を管理する。具体的には、図１３Ａに示すように、主制御回路９０は、ボーナス役（後述の名称「Ｆ＿ＢＢ１」，「Ｆ＿ＢＢ２」の内部当籤役）の当籤／作動（入賞）の有無に基づいて、「ボーナス非当籤状態」、「フラグ間状態」及び「ボーナス状態」と称する３種類の遊技状態を管理する。
Therefore, in this embodiment, the
なお、ボーナス非当籤状態は、ボーナスに非当籤であり、かつ、ボーナスが作動（入賞）していない状態であり、ボーナス状態は、ボーナスが作動している状態である。また、本実施形態では、ボーナス役が内部当籤役として決定されると、ボーナスが入賞するまで複数回の遊技に渡りボーナス役が内部当籤役として持ち越された状態が発生する。フラグ間状態は、ボーナス役が内部当籤役として持ち越されている状態、すなわち、ボーナス役が当籤し、かつ、ボーナスが作動していない状態である。 Note that the bonus non-winning state is a state in which the bonus is not won and the bonus is not activated (winning), and the bonus state is a state in which the bonus is activated. Further, in this embodiment, when a bonus combination is determined as an internal winning combination, a state occurs in which the bonus combination is carried over as the internal winning combination over a plurality of games until the bonus is won. The inter-flag state is a state in which the bonus combination is carried over as an internal winning combination, that is, a state in which the bonus combination is won and the bonus is not activated.
なお、ボーナス役の当籤の有無は、メインＲＡＭ１０３に設けられる後述の当り要求フラグ格納領域（後述の図２８～図３０参照）及び持越役格納領域（後述の図３１参照）に格納されるデータに基づいて管理される。また、ボーナスの作動（入賞）の有無は、メインＲＡＭ１０３に設けられる後述の遊技状態フラグ格納領域（後述の図３２参照）に格納されるデータに基づいて管理される。
The presence or absence of the winning of the bonus combination is determined by the data stored in the win request flag storage area (see FIGS. 28 to 30 described later) and carryover combination storage area (see FIG. 31 described later) provided in the
また、本実施形態では、図１３Ａに示すように、ボーナスが作動していない遊技状態（ボーナス非当籤状態及びフラグ間状態）において、リプレイに係る内部当籤役の種別及びその当籤確率が互いに異なる、ＲＴ０遊技状態～ＲＴ５遊技状態の６種類の状態（以下、それぞれ「ＲＴ０状態」～「ＲＴ５状態」という）が設けられる。なお、ＲＴ０状態、ＲＴ２状態及びＲＴ５状態は、リプレイ役が内部当籤役として決定される確率が低確率となる遊技状態であり、ＲＴ１状態はリプレイ役が内部当籤役として決定される確率が中程度の中確率となる遊技状態である。また、ＲＴ３状態及びＲＴ４状態は、リプレイ役が内部当籤役として決定される確率が高確率となる遊技状態である。なお、本実施形態では、ボーナス非当籤状態のＲＴ状態は、ＲＴ０状態～ＲＴ４状態のいずれかとなり、フラグ間状態のＲＴ状態はＲＴ５状態となる。 Further, in the present embodiment, as shown in FIG. 13A, in a gaming state (bonus non-winning state and inter-flag state) in which the bonus is not activated, the types of internal winning combinations related to replay and their winning probabilities are different from each other. Six types of states from RT0 game state to RT5 game state (hereinafter referred to as "RT0 state" to "RT5 state", respectively) are provided. The RT0 state, RT2 state and RT5 state are game states in which the probability that the replay combination is determined as the internal winning combination is low, and the RT1 state has a medium probability that the replay combination is determined as the internal winning combination. It is a game state in which the probability is medium. Further, the RT3 state and the RT4 state are gaming states in which the probability that the replay combination is determined as the internal winning combination is high. In the present embodiment, the RT state of the bonus non-winning state is one of the RT0 state to RT4 state, and the RT state of the inter-flag state is the RT5 state.
それゆえ、本実施形態では、主制御回路９０は、ボーナスが作動していない遊技状態（ボーナス非当籤状態及びフラグ間状態）において、さらに、リプレイに係る内部当籤役の種別及びその当籤確率に基づいて、ＲＴ１状態～ＲＴ５状態の６種類の状態も管理する。
Therefore, in the present embodiment, the
なお、ＲＴ０状態～ＲＴ５状態は、メインＲＡＭ１０３に設けられる後述の遊技状態フラグ格納領域（後述の図３２参照）に格納されるデータに基づいて管理される。具体的には、本実施形態のパチスロ１では、ＲＴ１状態フラグ～ＲＴ５状態フラグの５つのＲＴ状態を示すフラグが設けられ、これらのフラグのオン／オフ状態をメインＲＡＭ１０３により管理することによりＲＴ状態が管理される。そして、主制御回路９０は、オン状態であるＲＴ状態フラグに対応するＲＴ状態を現在のＲＴ状態として特定する。なお、全てのＲＴ状態フラグがオフ状態である場合には、主制御回路９０は、現在のＲＴ状態がＲＴ０状態であると特定する。
The RT0 state to RT5 state are managed based on data stored in a later-described game state flag storage area provided in the main RAM 103 (see FIG. 32 described later). Specifically, in the pachi-
図１３Ａ及び１３Ｂに示すように、ボーナス非当籤状態においてボーナス役（後述の名称「Ｆ＿ＢＢ１」，「Ｆ＿ＢＢ２」の内部当籤役）が内部当籤役として決定されると（移行条件（１）が成立すると）、主制御回路９０は、遊技状態をボーナス非当籤状態からフラグ間状態に移行させる。また、フラグ間状態においてボーナス役が入賞すると（移行条件（２）が成立すると）、主制御回路９０は、遊技状態をフラグ間状態からボーナス状態に移行させる。
As shown in FIGS. 13A and 13B, when a bonus combination (internal winning combinations with names "F_BB1" and "F_BB2" to be described later) is determined as an internal winning combination in a bonus non-winning state (if transition condition (1) is established, ), the
また、ボーナス状態において規定枚数（２１６枚）を超えるメダルが払い出され、ボーナス状態が終了すると（移行条件（３）が成立すると）、主制御回路９０は、遊技状態をボーナス状態からＲＴ１状態（ボーナス非当籤状態）に移行させる。
In addition, when the number of medals exceeding the specified number (216) is paid out in the bonus state and the bonus state ends (when the transition condition (3) is satisfied), the
ＲＴ１状態において、２０ゲームが経過すると（移行条件（４）が成立すると）、主制御回路９０は、遊技状態をＲＴ１状態からＲＴ０状態に移行させる。また、ＲＴ１状態において、２０ゲームが経過する前に、略称「ベルこぼし目」に係る図柄組合せ（後述の図２８参照）が有効ライン上に表示されると（移行条件（５）が成立すると）、主制御回路９０は、遊技状態をＲＴ１状態からＲＴ２状態に移行させる。
When 20 games have passed in the RT1 state (when the transition condition (4) is established), the
ＲＴ０状態において、略称「ベルこぼし目」に係る図柄組合せが有効ライン上に表示されると（移行条件（５）が成立すると）、主制御回路９０は、遊技状態をＲＴ０状態からＲＴ２状態に移行させる。ＲＴ２状態において、略称「ＲＴ３移行リプ」に係る図柄組合せ（後述の図２８参照）が有効ライン上に表示されると（移行条件（６）が成立すると）、主制御回路９０は、遊技状態をＲＴ２状態からＲＴ３状態に移行させる。
In the RT0 state, when a symbol combination related to the abbreviation "Bell Drop" is displayed on the active line (when the transition condition (5) is established), the
ＲＴ３状態において、略称「ＲＴ４移行リプ」に係る図柄組合せ（後述の図２８参照）が有効ライン上に表示されると（移行条件（７）が成立すると）、主制御回路９０は、遊技状態をＲＴ３状態からＲＴ４状態に移行させる。また、ＲＴ３状態において、略称「ベルこぼし目」又は「ＲＴ２移行リプ」に係る図柄組合せ（後述の図２８参照）が有効ライン上に表示されると（移行条件（８）が成立すると）、主制御回路９０は、遊技状態をＲＴ３状態からＲＴ２状態に遊技状態を移行させる。さらに、ＲＴ４状態において、略称「ベルこぼし目」又は「ＲＴ２移行リプ」に係る図柄組合せが有効ライン上に表示されると（移行条件（８）が成立すると）、主制御回路９０は、遊技状態をＲＴ４状態からＲＴ２状態に遊技状態を移行させる。
In the RT3 state, when a symbol combination (see FIG. 28, which will be described later) related to the abbreviation "RT4 transition reply" is displayed on the active line (when the transition condition (7) is satisfied), the
なお、略称「ベルこぼし目」に係る図柄組合せは、後述の名称「Ｆ＿３択ベル＿１ｓｔ」、「Ｆ＿３択ベル＿２ｎｄ」又は「Ｆ＿３択ベル＿３ｒｄ」に係る内部当籤役（小役）が決定され、かつ、停止操作の順序が該小役の種別ごとに定められた押し順に対して不正解であるときに表示される図柄の組合せである（後述の図２４参照）。略称「ＲＴ２移行リプ」に係る図柄組合せは、後述の名称「Ｆ＿維持リプ＿１ｓｔ」、「Ｆ＿維持リプ＿２ｎｄ」又は「Ｆ＿維持リプ＿３ｒｄ」に係る内部当籤役（リプレイ役）が決定され、かつ、停止操作の順序が該リプレイ役の種別ごとに定められた押し順に対して不正解であるときに表示される図柄の組合せである。 In addition, for the symbol combination related to the abbreviated name "bell spilled eyes", an internal winning combination (small combination) related to the name "F_3 options Bell_1st", "F_3 options Bell_2nd", or "F_3 options Bell_3rd" is determined. Also, it is a combination of symbols displayed when the order of the stop operation is incorrect with respect to the order of pushing determined for each type of the minor combination (see FIG. 24, which will be described later). As for the symbol combination related to the abbreviation "RT2 shift description", an internal winning combination (replay combination) related to the name "F_maintenance description_1st", "F_maintenance description_2nd" or "F_maintenance description_3rd" to be described later is determined, and This is a combination of symbols displayed when the order of stop operations is incorrect with respect to the order of pushing determined for each type of replay combination.
略称「ＲＴ３移行リプ」に係る図柄組合せは、後述の名称「Ｆ＿ＲＴ３リプ＿１ｓｔ」、「Ｆ＿ＲＴ３リプ＿２１３」、「Ｆ＿ＲＴ３リプ＿２３１」又は「Ｆ＿ＲＴ３リプ＿３ｒｄ」に係る内部当籤役（リプレイ役）が決定され、かつ、停止操作の順序が該リプレイ役の種別ごとに定められた押し順に対して正解であるときに表示される図柄の組合せである。また、略称「ＲＴ４移行リプ」に係る図柄組合せは、後述の名称「Ｆ＿ＲＴ４リプ＿１２３」、「Ｆ＿ＲＴ４リプ＿１３２」、「Ｆ＿ＲＴ４リプ＿２ｎｄ」又は「Ｆ＿ＲＴ４リプ＿３ｒｄ」に係る内部当籤役（リプレイ役）が決定され、かつ、停止操作の順序が該リプレイ役の種別ごとに定められた押し順に対して正解であるときに表示される図柄の組合せである。 As for the symbol combination related to the abbreviation "RT3 transfer reply", the internal winning combination (replay combination) related to the name "F_RT3 reply_1st", "F_RT3 reply_213", "F_RT3 reply_231" or "F_RT3 reply_3rd" to be described later is determined. And, it is a combination of symbols displayed when the order of the stop operation is correct with respect to the pressing order determined for each type of the replay combination. In addition, the symbol combination related to the abbreviation "RT4 Lip" has an internal winning role (replay role) related to the names "F_RT4 Lip_123", "F_RT4 Lip_132", "F_RT4 Lip_2nd" or "F_RT4 Lip_3rd". It is a symbol combination that is determined and displayed when the order of the stop operations is correct with respect to the pressing order determined for each type of the replay combination.
［報知（ＡＲＴ）機能の作動の有無を考慮した遊技状態の遷移フロー］
本実施形態では、主制御回路９０（メインＣＰＵ１０１）により、遊技者にとって有利な停止操作を報知する機能（ＡＲＴ機能）の作動の有無が決定される。それゆえ、本実施形態では、ボーナス非作動状態においてＡＲＴ機能の作動／非作動状態も遊技状態として管理する。
[Transition flow of game state considering the presence or absence of activation of notification (ART) function]
In this embodiment, the main control circuit 90 (main CPU 101) determines whether or not to operate a function (ART function) that notifies a stop operation that is advantageous to the player. Therefore, in this embodiment, the operating/non-operating state of the ART function is also managed as a game state in the bonus non-operating state.
本実施形態のパチスロ１では、図１４Ａに示すように、主制御回路９０は、非ボーナス作動状態において、報知（ＡＲＴ）の有無に基づいて「一般遊技状態」と「ＡＲＴ遊技状態」とを別個の遊技状態として管理する。すなわち、報知（ＡＲＴ）の有無を考慮した遊技状態の管理では、図１４Ａに示すように、主制御回路９０は、大きな分類として、「ボーナス状態」、「一般遊技状態」及び「ＡＲＴ遊技状態」の３種類の遊技状態を管理する。
In the pachi-
なお、一般遊技状態は、基本的には、遊技者にとって有利な停止操作の情報を報知しない遊技状態（非ＡＲＴ）であり、遊技者にとって不利な遊技状態である。また、一般遊技状態は、ＲＴ０～ＲＴ４状態のいずれかの状態であり、かつ、ＡＲＴ非当籤の遊技状態である。 Note that the normal game state is basically a game state (non-ART) in which information on a stop operation that is advantageous to the player is not reported, and is a game state that is disadvantageous to the player. Further, the general game state is any one of the RT0 to RT4 states, and is a game state in which ART is not won.
一方、ＡＲＴ遊技状態は、遊技者にとって有利な停止操作の情報を報知する遊技状態であり、遊技者にとって有利な遊技状態である。また、ＡＲＴ遊技状態は、基本的には、ＲＴ４状態であり、かつ、ＡＲＴ当籤中の遊技状態である。なお、本実施形態では、ＡＲＴ当籤後、ＲＴ状態がＲＴ４状態まで移行すると、ＡＲＴ遊技が開始される。 On the other hand, the ART game state is a game state in which information about a stop operation that is advantageous to the player is notified, and is a game state that is advantageous to the player. Also, the ART gaming state is basically the RT4 state, and is a gaming state during ART winning. In addition, in this embodiment, when the RT state shifts to the RT4 state after the ART winning, the ART game is started.
また、本実施形態では、図１４Ａに示すように、一般遊技状態として、「通常遊技状態」及び「ＣＺ（チャンスゾーン）」と称する２種類の状態が設けられる。 In addition, in this embodiment, as shown in FIG. 14A, two types of states called "normal game state" and "CZ (chance zone)" are provided as the general game state.
通常遊技状態は、遊技者にとって最も不利な遊技状態であるが、通常遊技状態の遊技ではＣＺへの移行抽籤を行っている。そして、図１４Ａ及び１４Ｂに示すように、通常遊技状態の遊技において、ＣＺへの移行抽籤に当籤すると（移行条件（Ａ）が成立すると）、主制御回路９０は、遊技状態を、通常遊技状態からＣＺに移行させる。
The normal game state is the most disadvantageous game state for the player, but in the game in the normal game state, a lottery for transition to CZ is performed. Then, as shown in FIGS. 14A and 14B, in the game in the normal game state, when the lottery for transition to CZ is won (when the transition condition (A) is established), the
ＣＺは、ＡＲＴ遊技状態への移行に対する期待度が高い遊技状態（チャンスゾーン）であり、ＣＺ中の遊技ではＡＲＴへの移行抽籤が行われている。そして、図１４Ａ及び１４Ｂに示すように、ＣＺ中の遊技において、ＡＲＴへの移行抽籤に非当籤である場合には（移行条件（Ｂ）が成立すると）、主制御回路９０は、遊技状態を、ＣＺから通常遊技状態に移行させる。一方、ＣＺ中の遊技において、ＡＲＴへの移行抽籤に当籤すると（移行条件（Ｃ）が成立すると）、主制御回路９０は、遊技状態を、ＣＺからＡＲＴ遊技状態に移行させる。この際、図１４Ａには示さないが、主制御回路９０は、遊技状態を、ＣＺから後述のＡＲＴ準備状態を経由してＡＲＴ遊技状態（後述の通常ＡＲＴ又はＣＴ）に移行させる。
CZ is a game state (chance zone) in which there is a high degree of expectation for transition to the ART game state, and a lottery for transition to ART is performed in the game during CZ. Then, as shown in FIGS. 14A and 14B, in the game during CZ, when the transition lottery to ART is not won (when the transition condition (B) is satisfied), the
ＡＲＴ遊技状態は、上述のように、ＡＲＴ当籤後にＲＴ状態がＲＴ４状態まで移行すると開始される。なお、図１３Ａで示したように、ＲＴ４状態は、ＲＴ０～ＲＴ２状態からＲＴ３状態を経由して移行するので、ＡＲＴ当籤後であってもすぐにＡＲＴ遊技状態が開始されない。そこで、本実施形態のパチスロ１では、ＡＲＴ当籤後からＲＴ状態がＲＴ４状態に移行するまでの期間の遊技状態をＡＲＴ準備状態とする。そして、このＡＲＴ準備状態の遊技では、ＲＴ状態をＲＴ４状態に移行させるために必要な停止操作の情報が報知される。
The ART gaming state is started when the RT state shifts to the RT4 state after the ART winning, as described above. As shown in FIG. 13A, the RT4 state transitions from the RT0 to RT2 states via the RT3 state, so the ART gaming state is not immediately started even after the ART winning. Therefore, in the pachi-
また、本実施形態では、図１４Ａに示すように、ＡＲＴ遊技状態として、遊技性が互いに異なる、「通常ＡＲＴ」及び「ＣＴ（上乗せチャンス）」と称する２種類の状態が設けられる。 In addition, in this embodiment, as shown in FIG. 14A, two types of states called "normal ART" and "CT (additional chance)" are provided as the ART game state, which have different game characteristics.
通常ＡＲＴは、所定ゲーム数の期間、遊技者にとって有利な停止操作（例えば、払い出されるメダルの枚数が多い図柄組合せを表示させるための停止操作や、ＲＴ４状態を維持するために必要な停止操作）が報知される遊技状態である。また、通常ＡＲＴ中の遊技では、ＣＴへの移行抽籤が行われる。 Normally, ART is a stop operation that is advantageous for the player during a predetermined number of games (for example, a stop operation to display a symbol combination with a large number of medals to be paid out, or a stop operation necessary to maintain the RT4 state). is a game state in which is notified. Also, in the game during normal ART, a lottery for transition to CT is performed.
ＣＴは、遊技者にとって有利な停止操作が報知されるとともに、特定期間（１セット８ゲームの期間）、通常ＡＲＴの継続期間を上乗せすることが可能となる遊技状態であり、上乗せチャンスゾーンとして機能する遊技状態である。また、ＣＴ中では、通常ＡＲＴの継続期間を消化せずに遊技が行われる。なお、ＣＴ中の遊技性については、後述の図５２Ａ～５２Ｃを参照して後で詳述する。 CT is a game state in which a player is notified of a stop operation that is advantageous to the player, and in which it is possible to add the duration of normal ART for a specific period (period of 8 games per set), and it functions as an additional chance zone. It is a game state to play. Also, during the CT, the game is played without consuming the duration of the normal ART. Incidentally, the gameplay during CT will be described in detail later with reference to FIGS. 52A to 52C.
図１４Ａ及び１４Ｂに示すように、通常ＡＲＴ中の遊技において、ＣＴへの移行抽籤に当籤すると（移行条件（Ｄ）が成立すると）、主制御回路９０は、遊技状態を、通常ＡＲＴからＣＴに遊技状態を移行させる。また、通常ＡＲＴにおいて、当該通常ＡＲＴの継続期間が終了すると（移行条件（Ｅ）が成立すると）、主制御回路９０は、遊技状態を、通常ＡＲＴから一般遊技状態（通常遊技状態又はＣＺ）に移行させる。なお、本実施形態では、ゲーム数により通常ＡＲＴの継続期間を管理するが、本発明はこれに限定されず、通常ＡＲＴの継続期間の管理方法は任意である。例えば、通常ＡＲＴの継続期間を、通常ＡＲＴ中に払い出されるメダルの枚数や差枚数により管理してもよいし、通常ＡＲＴ中にメダルの払い出しに影響を与える報知を行った回数（ナビ回数）により管理してもよい。
As shown in FIGS. 14A and 14B, in a game during normal ART, when a lottery for transition to CT is won (when transition condition (D) is satisfied),
図１４Ａ及び１４Ｂに示すように、ＣＴ中の遊技において、ＣＴの継続期間（１セット８ゲーム）が終了すると（移行条件（Ｆ）が成立すると）、主制御回路９０は、遊技状態を、ＣＴから通常ＡＲＴに移行させる。
As shown in FIGS. 14A and 14B, in a game during CT, when the duration of CT (eight games per set) ends (when the transition condition (F) is established), the
また、図１４Ａに示すように、一般遊技状態（通常遊技状態又はＣＺ）又はＡＲＴ遊技状態（通常ＡＲＴ又はＣＴ）において、ボーナス役が入賞すると（図１３Ａ及び１３Ｂ中で説明した移行条件（２）が成立すると）、主制御回路９０は、遊技状態を、一般遊技状態又はＡＲＴ遊技状態からボーナス状態に移行させる。
Also, as shown in FIG. 14A, in the general gaming state (normal gaming state or CZ) or ART gaming state (normal ART or CT), when a bonus combination is won (transition condition (2) described in FIGS. 13A and 13B is established), the
ボーナス状態の遊技では、上述のように、ＡＲＴへの移行抽籤を行っており、ボーナス状態の遊技において、ＡＲＴへの移行抽籤が非当籤である場合には（移行条件（Ｇ）が成立すると）、主制御回路９０は、遊技状態を、ボーナス状態から一般遊技状態（通常遊技状態又はＣＺ）に移行させる。ただし、ＡＲＴ遊技状態（通常ＡＲＴ又はＣＴ）からボーナス状態に移行していた場合には、ボーナス状態の遊技においてＡＲＴの移行抽籤に非当籤であっても、主制御回路９０は、遊技状態を、ボーナス状態からＡＲＴ遊技状態（通常ＡＲＴ又はＣＴ）に移行させる。一方、ボーナス状態の遊技において、ＡＲＴへの移行抽籤に当籤すると（移行条件（Ｈ）が成立すると）、主制御回路９０は、遊技状態を、ボーナス状態からＡＲＴ遊技状態（通常ＡＲＴ又はＣＴ）に移行させる。なお、上述のように、ボーナス状態の終了時には、ＲＴ状態がＲＴ１状態に移行するので、ボーナス状態からＡＲＴ遊技状態に遊技状態を移行する場合には、主制御回路９０は、遊技状態を、ＡＲＴ準備状態を経由してＡＲＴ遊技状態に移行させる。
In the bonus state game, as described above, a lottery for transition to ART is performed. , the
＜メインＲＯＭに記憶されているデータテーブルの構成＞
次に、図１５～図２７を参照して、メインＲＯＭ１０２に記憶されている各種データテーブルの構成について説明する。なお、一般遊技状態中及びＡＲＴ遊技状態中の遊技性（ＣＺ、通常ＡＲＴ，ＣＴの遊技性）に係る各種抽籤で用いられる各種データテーブルについては、別途、各遊技性の説明と一緒に後述する。
<Structure of Data Table Stored in Main ROM>
Next, configurations of various data tables stored in the
［図柄配置テーブル］
まず、図１５を参照して、図柄配置テーブルについて説明する。図柄配置テーブルは、左リール３Ｌ、中リール３Ｃ及び右リール３Ｒのそれぞれの回転方向における各図柄の位置と、各位置に配置された図柄の種類を特定するデータ（以下、図柄コード（図１５中の図柄コード表を参照）という）との対応関係を規定する。
[Pattern arrangement table]
First, referring to FIG. 15, the symbol arrangement table will be described. The symbol arrangement table includes data (hereinafter referred to as symbol code (in FIG. 15 Refer to the symbol code table of )) to define the correspondence relationship.
図柄配置テーブルでは、リールインデックスが検出されたときに、リール表示窓４の枠内における各リールの中段領域に位置する図柄の位置を「０」と規定する。そして、各リールにおいて、図柄位置「０」を基準としてリールの回転方向（図１５中の図柄位置「１９」から図柄位置「０」に向かう方向）に進む順に、図柄カウンタの値に対応する「０」～「１９」が、図柄位置として、各図柄に割り当てられる。
In the symbol arrangement table, when the reel index is detected, the position of the symbol located in the middle area of each reel within the frame of the
すなわち、図柄カウンタの値（「０」～「１９」）と、図柄配置テーブルとを参照することにより、リール表示窓４の枠内における各リールの上段領域、中段領域及び下段領域に表示されている図柄の種類を特定することができる。なお、本実施形態では、図柄として、「白７」、「青７」、「チリ上１」、「チリ上２」、「チリ下」、「リプレイ」、「帽子」、「サボテン１」、「サボテン２」及び「サボテン３」の１０種類の図柄を用いる。
That is, by referring to the value of the symbol counter (“0” to “19”) and the symbol arrangement table, each reel is displayed in the upper area, the middle area and the lower area within the frame of the
また、本実施形態では、図柄コード表に示すように、図柄「白７」（図柄コード１）には、データとして「０００００００１」が割り当てられ、図柄「青７」（図柄コード２）には、データとして「００００００１０」が割り当てられている。図柄「チリ上１」（図柄コード３）には、データとして「００００００１１」が割り当てられ、図柄「チリ上２」（図柄コード４）には、データとして「０００００１００」が割り当てられている。 Further, in this embodiment, as shown in the symbol code table, the symbol "white 7" (symbol code 1) is assigned data "00000001", and the symbol "blue 7" (symbol code 2) is "00000010" is assigned as data. Data "00000011" is assigned to the design "Chile upper 1" (symbol code 3), and data "00000100" is allocated to the design "Chile upper 2" (design code 4).
図柄「チリ下」（図柄コード５）には、データとして「０００００１０１」が割り当てられ、図柄「リプレイ」（図柄コード６）には、データとして「０００００１１０」が割り当てられている。図柄「帽子」（図柄コード７）には、データとして「０００００１１１」が割り当てられ、図柄「サボテン１」（図柄コード８）には、データとして「００００１０００」が割り当てられている。また、図柄「サボテン２」（図柄コード９）には、データとして「００００１００１」が割り当てられ、図柄「サボテン３」（図柄コード１０）には、データとして「００００１０１０」が割り当てられている。
Data "00000101" is assigned to the symbol "Chile Bottom" (symbol code 5), and data "00000110" is assigned to the symbol "Replay" (symbol code 6). Data "00000111" is assigned to the design "hat" (design code 7), and data "00001000" is assigned to the design "
［内部抽籤テーブル］
次に、図１６及び図１７を参照して、内部当籤役を決定する際に参照される内部抽籤テーブルについて説明する。なお、図１６は、ＲＴ０状態～ＲＴ４状態のそれぞれにおいて参照される内部抽籤テーブルである。また、図１７Ａは、ＲＴ５状態において参照される内部抽籤テーブルであり、図１７Ｂは、ボーナス状態において参照される内部抽籤テーブルである。
[Internal lottery table]
Next, with reference to FIGS. 16 and 17, an internal lottery table referred to when determining an internal winning combination will be described. Note that FIG. 16 is an internal lottery table that is referenced in each of the RT0 to RT4 states. Also, FIG. 17A is an internal lottery table referenced in the RT5 state, and FIG. 17B is an internal lottery table referenced in the bonus state.
内部抽籤テーブルは、遊技状態毎に設けられ、各種内部当籤役と、各内部当籤役が決定されるときの抽籤値との対応関係を規定する。なお、抽籤値は、予め設定されたボーナス役や小役等の内部当籤の期待値を調整するための設定（設定１～６）毎に規定される。この設定は、例えば、リセットスイッチ７６及び設定用鍵型スイッチ５４（図７参照）を用いて変更される。
The internal lottery table is provided for each gaming state, and defines correspondence between various internal lottery combinations and lottery values when each internal lottery combination is determined. The lottery value is defined for each setting (
本実施形態の内部抽籤処理では、まず、乱数回路１１０の乱数レジスタ０により、予め定められた数値の範囲（例えば、０～６５５３５）から抽出される乱数値を、各内部当籤役に対応して規定された抽籤値で順次加算する。次いで、抽籤結果（抽籤値＋乱数値）が６５５３５を超えたか否か（抽籤結果がオーバーフローしたか否か）の判定を行う。そして、所定の内部当籤役において、抽籤結果が６５５３５を超えた場合、該内部当籤役が当籤したと判定される。なお、本実施形態の内部抽籤処理では、抽出した乱数値に抽籤値を加算して抽籤を行う例を説明したが、本発明はこれに限定されず、乱数値から抽籤値を減算して、減算結果（抽籤結果）が「０」を下回ったか否か（抽籤結果がアンダーフローしたか否か）を判定して、内部抽籤の当籤／非当籤を決定してもよい。
In the internal lottery process of this embodiment, first, a random number extracted from a predetermined range of numbers (for example, 0 to 65535) is generated by the
それゆえ、本実施形態の内部抽籤処理では、抽籤値として規定されている数値が大きい内部当籤役ほど、決定される確率が高い。なお、各内部当籤役の当籤確率は、「各当籤番号に規定された抽籤値／抽出される可能性のある全ての乱数値の個数（乱数分母：６５５３６）」によって表すことができる。 Therefore, in the internal lottery process of the present embodiment, the probability that an internal winning combination with a larger numerical value defined as a lottery value is determined is higher. The winning probability of each internal winning combination can be represented by "the lottery value defined for each winning number/the number of all possible random numbers to be extracted (random number denominator: 65536)".
ＲＴ０状態～ＲＴ４状態のそれぞれにおいて参照される内部抽籤テーブルでは、図１６に示すように、基本的には、ＲＴ状態の種別に応じて、内部当籤役として決定されるリプレイ役の種別及び当籤確率が変化する。例えば、名称「Ｆ＿チリリプ（Ｎｏ．２５）」～「Ｆ＿リーチ目リプＤ（Ｎｏ．３１）」に係るリプレイ役は、ＲＴ０状態～ＲＴ３状態では内部当籤役として決定されることなく、ＲＴ４状態でのみ内部当籤役として決定される。なお、本実施形態のパチスロ１では、ＲＴ４状態中に、名称「Ｆ＿チリリプ（Ｎｏ．２５）」～「Ｆ＿リーチ目リプＤ（Ｎｏ．３１）」に係るリプレイ役が内部当籤役として決定された場合、特有の制御（後述のフラグ変換）を行う。このフラグ変換については、後で詳述する。
In the internal lottery table referred to in each of the RT0 to RT4 states, as shown in FIG. 16, basically, the type and winning probability of the replay combination determined as the internal winning combination are determined according to the type of the RT state. changes. For example, replay hands with names "F_Chilllip (No. 25)" to "F_Reach D (No. 31)" are not determined as internal winning hands in RT0 to RT3 states, and are not determined as internal winning hands in RT4 state. only is determined as an internal winning combination. In Pachi-
また、図１６に示すように、ＲＴ０状態～ＲＴ３状態では、名称「Ｆ＿リーチ目リプＡ」～「Ｆ＿リーチ目リプＤ」のそれぞれの内部当籤役は、名称「Ｆ＿ＢＢ１」又は「Ｆ＿ＢＢ２」に係るボーナス役と重複して決定されることはあるが（Ｎｏ．３～６、１５～１８参照）、名称「Ｆ＿リーチ目リプＡ」～「Ｆ＿リーチ目リプＤ」のそれぞれの内部当籤役（リプレイ役）が単独で内部当籤役として決定されることはない。それゆえ、本実施形態において、ＲＴ０状態～ＲＴ３状態中に名称「Ｆ＿リーチ目リプＡ」～「Ｆ＿リーチ目リプＤ」に係るリプレイ役が内部当籤役として決定された場合（遊技者からすると名称「Ｆ＿リーチ目リプＡ」～「Ｆ＿リーチ目リプＤ」に係るリプレイ役に応じた図柄組合せが表示された場合）、ボーナス役（名称「Ｆ＿ＢＢ１」又は「Ｆ＿ＢＢ２」）が同時に内部当籤役として決定されていることになる。 Further, as shown in FIG. 16, in the RT0 to RT3 states, the internal winning combinations of the names "F_Reach lip A" to "F_Reach lip D" are respectively related to the name "F_BB1" or "F_BB2". Although it may be determined in duplicate with the bonus combination (see Nos. 3 to 6 and 15 to 18), internal winning combinations (replay ) is never independently determined as an internal winning combination. Therefore, in the present embodiment, when a replay combination with the names "F_Reach Rep A" to "F_Reach Rep D" is determined as an internal winning combination during the RT0 state to the RT3 state (from the player's point of view, the name When the symbol combination corresponding to the replay combination of "F_Reach Rep A" to "F_Reach Rep D" is displayed), the bonus combination (name "F_BB1" or "F_BB2") is simultaneously determined as the internal winning combination. It is supposed to be
また、フラグ間状態であるＲＴ５状態は、上述のようにボーナス役を内部当籤役として持ち越す遊技状態である。それゆえ、図１７Ａに示すように、ＲＴ５状態において参照される内部抽籤テーブルでは、持ち越しているボーナス役が必ず内部当籤役として決定されるようになっている。また、図１７Ｂに示すように、ボーナス状態において参照される内部抽籤テーブルでは、名称「Ｆ＿ＲＢ役１」～「Ｆ＿ＲＢ役４」のいずれかに係る内部当籤役が必ず当籤する構成になっている（「はずれ」が当籤することはない）。
Also, the RT5 state, which is the inter-flag state, is a gaming state in which the bonus combination is carried over as an internal winning combination as described above. Therefore, as shown in FIG. 17A, in the internal lottery table referred to in the RT5 state, the carry-over bonus combination is always determined as the internal winning combination. In addition, as shown in FIG. 17B, the internal lottery table referred to in the bonus state always wins an internal winning combination with the name "
［内部当籤役と図柄組合せ（入賞役）との対応表（図柄組合せ決定テーブル）］
次に、図１８～図２３を参照して、内部当籤役と図柄組合せとの対応表（図柄組合せ決定テーブル）について説明する。図柄組合せ決定テーブルは、各種内部当籤役と、各内部当籤役に対応付けられた、有効ライン（センターライン）上に表示可能な図柄組合せ（コンビネーション）との対応関係を規定する。すなわち、内部当籤役が決定されると、有効ライン上に表示可能な図柄組合せの種別（入賞可能な表示役の種別）が一義的に決定される。
[Correspondence table between internal winning combination and symbol combination (winning combination) (symbol combination determination table)]
Next, referring to FIGS. 18 to 23, a correspondence table (symbol combination determination table) between internal winning combinations and symbol combinations will be described. The symbol combination determination table defines correspondence relationships between various internal winning combinations and symbol combinations that can be displayed on the active line (center line) and are associated with each internal winning combination. That is, when the internal winning combination is determined, the type of symbol combination that can be displayed on the activated line (type of winnable display combination) is uniquely determined.
各図柄組合せ決定テーブル中の図柄組合せ欄に記載の各種データは、左リール３Ｌ、中リール３Ｃ及び右リール３Ｒに渡って設定された有効ラインに沿って表示を許可する図柄組合せを識別するためのデータである。なお、図柄組合せ（表示役）欄に記載の各名称と、具体的な図柄組合せとの関係は、後述の図２８～図３０の入賞作動フラグ格納領域に示す。
Various data described in the symbol combination column in each symbol combination determination table are used for identifying symbol combinations that are permitted to be displayed along the effective lines set over the
また、図柄組合せ決定テーブル中に記載の「○」印は、決定された内部当籤役において、有効ライン上に表示可能な図柄組合せ（コンビネーション）、すなわち、入賞可能となる表示役を示す。例えば、内部当籤役「Ｆ＿チリリプ」が決定された場合、図１８及び図１９に示すように、コンビネーション名称「Ｃ＿維持リプＡ＿０１」～「Ｃ＿維持リプＧ＿０１」、「Ｃ＿チリリプＡ＿０１」～「Ｃ＿チリリプＤ＿０１」に係る図柄組合せが停止表示可能となる。なお、図柄組合せ決定テーブルには、「内部当籤役」が「はずれ」となる場合が規定されていないが、これは、図１８～図２３に示した図柄組合せテーブルにより規定されている全ての図柄組合せの表示が許可されないことを示す。 In addition, the "○" mark described in the symbol combination determination table indicates the symbol combination that can be displayed on the activated line in the determined internal winning combination, that is, the display combination that can be won. For example, when the internal winning combination "F_Chirilip" is determined, as shown in FIGS. D_01" can be stopped and displayed. The symbol combination determination table does not define the case where the "internal winning combination" is "lost", but this applies to all symbols defined by the symbol combination tables shown in FIGS. 18 to 23. Indicates that display of combinations is not allowed.
本実施形態のパチスロ１では、主制御回路９０（メインＣＰＵ１０１）は、内部当籤役及び遊技状態に応じて停止制御を異ならせ、所定の役が内部当籤役として決定された場合に、図１８～図２３に示す対応関係の図柄組合せ（コンビネーション）を表示可能とするように左リール３Ｌ、中リール３Ｃ及び右リール３Ｒの回転停止制御を行う。なお、図１８～図２３に示す対応表では、決定された内部当籤役に対して表示可能な全ての図柄組合せを「○」印で列挙しているが、「○」印が付された図柄組合せであっても、表示されないことがある。
In the pachi-
本実施形態では、停止表示可能な図柄組合せや現在の遊技状態に応じて停止制御（例えば、優先して引き込む図柄）を異ならせる機能を有し、優先して引き込む図柄の関係上、「○」印が付された図柄組合せであっても表示されないことがある。内部当籤役の種別と実際に表示される図柄組合せとの対応関係については、後述の図２４及び図２５を参照して説明する。 In this embodiment, it has a function to change the stop control (for example, a symbol to be preferentially drawn) according to the combination of symbols that can be stopped and displayed and the current game state. Even marked symbol combinations may not be displayed. The correspondence relationship between the types of internal winning combinations and the actually displayed symbol combinations will be described with reference to FIGS. 24 and 25 described later.
［非フラグ間状態中の当籤役と停止表示される図柄組合せとの対応関係］
ここで、図２４を参照して、フラグ間状態を除く遊技状態（非フラグ間状態）における内部当籤役と停止表示される図柄組合せとの対応関係について説明する。なお、図２４は、非フラグ間状態において決定され得る各種内部当籤役と、各内部当籤役決定時に停止表示される図柄組合せ（略称）との対応関係（一部の役については省略）を示す図である。なお、図２４中に記載の図柄組合せの名称は、後述の図２８～図３０の入賞作動フラグ格納領域に示す内容欄に記載の「略称」である。
[Correspondence between Winning Combinations During Non-Flag State and Symbol Combinations Stopped and Displayed]
Here, with reference to FIG. 24, the correspondence relationship between the internal winning combinations and the symbol combinations to be stop-displayed in the game state (non-flag state) other than the inter-flag state will be described. FIG. 24 shows the correspondence (some of the combinations are omitted) between various internal winning combinations that can be determined in the non-flag state and symbol combinations (abbreviated names) that are stop-displayed when each internal winning combination is determined. It is a diagram. The name of the symbol combination described in FIG. 24 is the "abbreviation" described in the content column shown in the winning operation flag storage area in FIGS. 28 to 30 which will be described later.
本実施形態のパチスロ１では、遊技者の停止操作の順序（押し順）に応じて表示される図柄組合せが異なる役、いわゆる「押し順役」を設ける。なお、図２４に記載の「押し順正解」に対応付けられた図柄組合せは、押し順に応じて表示される図柄組合せのうち、遊技者にとって有利な図柄組合せであり、「押し順不正解」に対応付けられた図柄組合せは、押し順に応じて表示される図柄組合せのうち、遊技者にとって不利な図柄組合せである。遊技者にとって有利な停止操作を報知する場合、正解となる押し順が報知され、その報知に従って停止操作が行われれば、「押し順正解」に対応付けられた図柄組合せが表示される。また、ＡＲＴ遊技状態であっても、不正解となる押し順が報知されることもあるが、その内容については、後で詳述する。
In the pachi-
なお、本実施形態では、押し順役の一部に対しては、その名称の末尾に、正解となる押し順を示す。具体的には、内部当籤役の名称の末尾「１ｓｔ」は、正解となる押し順が、第１停止操作（１番目に行われる停止操作）が左リール３Ｌに対するものであることを意味し、内部当籤役の名称の末尾「２ｎｄ」は、正解となる押し順が、第１停止操作が中リール３Ｃに対するものであることを意味し、内部当籤役の名称の末尾「３ｒｄ」は、正解となる押し順が、第１停止操作が右リール３Ｒに対するものであることを意味する。また、内部当籤役の名称の末尾「１２３」は、正解となる押し順が「左、中、右」の順であることを意味し、内部当籤役の名称の末尾「１３２」は、正解となる押し順が「左、右、中」の順であることを意味し、内部当籤役の名称の末尾「２１３」は、正解となる押し順が「中、左、右」の順であることを意味し、内部当籤役の名称の末尾「２３１」は、正解となる押し順が「左、右、中」の順であることを意味する。
It should be noted that, in the present embodiment, the correct pushing order is shown at the end of the names of some of the pushing order combinations. Specifically, the suffix “1st” at the end of the name of the internal winning combination means that the correct pressing order is that the first stop operation (the stop operation performed first) is for the
また、以下では、第１停止操作が左リール３Ｌに対して行われた場合の停止操作順序、具体的には、「左、中、右」及び「左、右、中」の押し順を「順押し」ともいう。さらに、以下では、第１停止操作が中リール３Ｃ又は右リール３Ｒに対して行われた場合の停止操作順序、具体的には、「中、左、右」、「中、右、左」、「右、中、左」、及び、「右、左、中」の押し順を、「変則押し」ともいう。
In addition, hereinafter, the stop operation order when the first stop operation is performed on the
本実施形態では、図２４に示すように、内部当籤役「Ｆ＿チリリプ」は、押し順に応じて表示される図柄組合せが異なる押し順役であり、押し順が正解である場合には、略称「チリリプ」に係る図柄組合せ（後述の図２８参照）のうちの図１８～図２３に示した表示可能な図柄組合せのいずれかが有効ラインに沿って表示される。一方、押し順が正解でない場合には、略称「リプレイ」に係る図柄組合せ（後述の図２８参照）のうちの図１８～図２３に示した表示可能な図柄組合せのいずれかが有効ラインに沿って表示される。なお、内部当籤役「Ｆ＿チリリプ」が決定された場合、図１８～図２３に示すように、コンビネーション名称「Ｃ＿チリリプＡ＿０１」、「Ｃ＿チリリプＢ＿０１」又は「Ｃ＿チリリプＣ＿０１」（略称「単チリリプ」又は「２連チリリプ」：後述の図２８中の略称「チリリプ（否３連）」に対応）に係る図柄組合せは表示できるが、コンビネーション名称「Ｃ＿チリリプＤ＿０１」～「Ｃ＿１確チリリプＤ＿０１」（略称「３連チリリプ」：後述の図２８中の略称「チリリプ（３連）」に対応）に係る図柄組合せを表示できない。すなわち、内部当籤役「Ｆ＿チリリプ」は、略称「３連チリリプ」に係る図柄組合せを表示できない役である。 In the present embodiment, as shown in FIG. 24, the internal winning combination "F_Chiriripu" is a combination of symbols displayed in accordance with the order of pushing. 18 to 23 among the symbol combinations (see FIG. 28, which will be described later) related to "Chilly Lip" are displayed along the active line. On the other hand, if the pressing order is not correct, one of the symbol combinations (see FIG. 28, which will be described later) associated with the abbreviated name "Replay", which can be displayed as shown in FIGS. displayed. When the internal winning combination "F_Chirilip" is determined, as shown in FIGS. Or "double chiriripu": corresponding to the abbreviation "chiriripu (not triple)" in FIG. "Triple Chirilip": The symbol combination related to the abbreviation "Chirilip (triple)" in FIG. 28 described later) cannot be displayed. That is, the internal winning combination "F_Chiriripu" is a combination in which the symbol combination associated with the abbreviation "Triple Chiriripu" cannot be displayed.
また、内部当籤役「Ｆ＿確チリリプ」及び「Ｆ＿１確チリリプ」はともに、押し順に応じて表示される図柄組合せが異なる押し順役であり、押し順が正解である場合には、略称「チリリプ」に係る図柄組合せ（後述の図２８参照）のうちの図１８～図２３に示した表示可能な図柄組合せのいずれかが有効ラインに沿って表示される。一方、押し順が正解でない場合には、略称「リプレイ」に係る図柄組合せ（後述の図２８参照）のうちの図１８～図２３に示した表示可能な図柄組合せのいずれかが有効ラインに沿って表示される。なお、内部当籤役「Ｆ＿確チリリプ」又は「Ｆ＿１確チリリプ」が決定された場合、図１８～図２３に示すように、略称「３連チリリプ」に係る図柄組合せを表示できる。すなわち、内部当籤役「Ｆ＿確チリリプ」及び「Ｆ＿１確チリリプ」は、略称「３連チリリプ」に係る図柄組合せを表示できる役である。 In addition, both the internal winning combination "F_Ten Chillilip" and "F_1 Chillilip" are pressing orders with different symbol combinations displayed according to the pressing order. Any one of the displayable symbol combinations shown in FIGS. 18 to 23 among the symbol combinations (see FIG. 28, which will be described later) is displayed along the active line. On the other hand, if the pressing order is not correct, one of the symbol combinations (see FIG. 28, which will be described later) associated with the abbreviated name "Replay", which can be displayed as shown in FIGS. displayed. In addition, when the internal winning combination "F_probable Chirrip" or "F_1 probable Chirrip" is determined, as shown in FIGS. In other words, the internal winning combination "F_definite chirilip" and "F_1 certain chirilip" are combinations that can display a symbol combination related to the abbreviated name "triple chirilip".
また、内部当籤役「Ｆ＿リーチ目リプＡ」～「Ｆ＿リーチ目リプＤ」は、押し順に応じて表示される図柄組合せが異なる押し順役であり、押し順が正解である場合には、略称「リーチ目リプ」に係る図柄組合せ（後述の図２８及び図２９参照）のうちの図１８～図２３に示した表示可能な図柄組合せのいずれかが有効ラインに沿って表示される。一方、押し順が正解でない場合には、略称「リプレイ」に係る図柄組合せ（後述の図２８参照）のうちの図１８～図２３に示した表示可能な図柄組合せのいずれかが有効ラインに沿って表示される。 In addition, the internal winning combination "F_Reach-th Lip A" to "F_Reach-th Lip D" is a combination of symbols displayed according to the pressing order. Any one of the displayable symbol combinations shown in FIGS. 18 to 23 among the symbol combinations (see FIGS. 28 and 29 to be described later) relating to the "Reach Eye Lip" is displayed along the activated line. On the other hand, if the pressing order is not correct, one of the symbol combinations (see FIG. 28, which will be described later) associated with the abbreviated name "Replay", which can be displayed as shown in FIGS. displayed.
なお、本実施形態では、内部当籤役「Ｆ＿チリリプ」、「Ｆ＿確チリリプ」、「Ｆ＿１確チリリプ」及び「Ｆ＿リーチ目リプＡ」～「Ｆ＿リーチ目リプＤ」の当籤時における正解の押し順は、左リール３Ｌに対して第１停止操作を行うものである。それゆえ、例えば、内部当籤役「Ｆ＿リーチ目リプＡ」が決定されている遊技において、遊技者が左リール３Ｌに対して第１停止操作を行った場合には、略称「リーチ目リプ」に係る図柄組合せが停止表示される。なお、本発明はこれに限定されず、内部当籤役「Ｆ＿チリリプ」、「Ｆ＿確チリリプ」、「Ｆ＿１確チリリプ」及び「Ｆ＿リーチ目リプＡ」～「Ｆ＿リーチ目リプＤ」の当籤時における正解の押し順は、任意に設定することができる。
In the present embodiment, the order of pressing the correct answers when winning the internal winning combinations "F_Chilllip", "F_Chilllip", "F_1Chilllip", and "F_Reach Eye Lip A" to "F_Reach Eye Lip D" performs the first stop operation on the
また、内部当籤役「Ｆ＿維持リプＡ」及び「Ｆ＿維持リプＢ」はともに、押し順役ではなく、押し順に関わらず略称「リプレイ」に係る図柄組合せ（後述の図２８参照）のうちの図１８～図２３に示した表示可能な図柄組合せのいずれかが有効ラインに沿って表示される。 In addition, both the internal winning combinations "F_maintenance RIP A" and "F_maintenance RIP B" are not the pushing order, but the symbol combinations related to the abbreviated name "Replay" (see FIG. 28 described later) regardless of the pushing order. Any of the displayable symbol combinations shown in FIGS. 18-23 are displayed along the active line.
また、内部当籤役「Ｆ＿維持リプ＿１ｓｔ」～「Ｆ＿維持リプ＿３ｒｄ」はいずれも、押し順に応じて表示される図柄組合せが異なる押し順役であり、押し順が正解である場合には、略称「リプレイ」に係る図柄組合せ（後述の図２８参照）のうちの図１８～図２３に示した表示可能な図柄組合せのいずれかが有効ラインに沿って表示される。一方、押し順が正解でない場合には、略称「ＲＴ２移行リプ」に係る図柄組合せ（後述の図２８参照）のうちの図１８～図２３に示した表示可能な図柄組合せのいずれかが有効ラインに沿って表示される。 In addition, the internal winning combinations "F_Maintenance Rep_1st" to "F_Maintenance Rep_3rd" are all pushing orders with different symbol combinations displayed according to the order of pushing. Any one of the displayable symbol combinations shown in FIGS. 18 to 23 among the symbol combinations related to "replay" (see FIG. 28, which will be described later) is displayed along the active line. On the other hand, if the pressing order is not correct, one of the displayable symbol combinations shown in FIGS. displayed along the
また、内部当籤役「Ｆ＿ＲＴ３リプ＿１ｓｔ」～「Ｆ＿ＲＴ３リプ＿３ｒｄ」はいずれも、押し順に応じて表示される図柄組合せが異なる押し順役であり、押し順が正解である場合には、略称「ＲＴ３移行リプ」に係る図柄組合せ（後述の図２８参照）が有効ラインに沿って表示される。一方、押し順が正解でない場合には、略称「リプレイ」に係る図柄組合せ（後述の図２８参照）のうちの図１８～図２３に示した表示可能な図柄組合せのいずれかが有効ラインに沿って表示される。 In addition, the internal winning combinations "F_RT3 Lip_1st" to "F_RT3 Lip_3rd" are all pressing order combinations with different symbol combinations displayed according to the pressing order. A symbol combination (refer to FIG. 28, which will be described later) relating to "Transition Lip" is displayed along the activated line. On the other hand, if the pressing order is not correct, one of the symbol combinations (see FIG. 28, which will be described later) associated with the abbreviated name "Replay", which can be displayed as shown in FIGS. displayed.
また、内部当籤役「Ｆ＿ＲＴ４リプ＿１２３」～「Ｆ＿ＲＴ４リプ＿３ｒｄ」はいずれも、押し順に応じて表示される図柄組合せが異なる押し順役であり、押し順が正解である場合には、略称「ＲＴ４移行リプ」に係る図柄組合せ（後述の図２８参照）が有効ラインに沿って表示される。一方、押し順が正解でない場合には、略称「リプレイ」に係る図柄組合せ（後述の図２８参照）のうちの図１８～図２３に示した表示可能な図柄組合せのいずれかが有効ラインに沿って表示される。 In addition, the internal winning combinations "F_RT4 Lip_123" to "F_RT4 Lip_3rd" are all pressing order combinations with different symbol combinations displayed according to the pressing order. A symbol combination (refer to FIG. 28, which will be described later) relating to "Transition Lip" is displayed along the activated line. On the other hand, if the pressing order is not correct, one of the symbol combinations (see FIG. 28, which will be described later) associated with the abbreviated name "Replay", which can be displayed as shown in FIGS. displayed.
また、内部当籤役「Ｆ＿３択ベル＿１ｓｔ」～「Ｆ＿３択ベル＿３ｒｄ」はいずれも、押し順に応じて表示される図柄組合せが異なる押し順役であり、押し順が正解である場合には、略称「ベル」に係る図柄組合せ（後述の図１９参照）が有効ラインに沿って表示される。一方、押し順が正解でない場合には、略称「ベルこぼし目」に係る図柄組合せ（後述の図２８参照）、又は、略称「１枚出目」に係る図柄組合せ（後述の図３０参照）が表示される。 In addition, the internal winning combinations "F_3-choice bell_1st" to "F_3-choice bell_3rd" are all combinations of symbols displayed in accordance with the order of pushing. A symbol combination (see FIG. 19, which will be described later) relating to "bell" is displayed along the active line. On the other hand, if the pressing order is not correct, the symbol combination associated with the abbreviated name "Bell spilled eyes" (see FIG. 28 described later) or the symbol combination associated with the abbreviated name "single point" (see FIG. 30 described later) is selected. Is displayed.
また、内部当籤役「Ｆ＿共通ベル」は、押し順役ではなく、押し順に関わらず略称「ベル」に係る図柄組合せ（後述の図２９参照）のうちの図１８～図２３に示した表示可能な図柄組合せのいずれかが有効ラインに沿って表示される。また、内部当籤役「Ｆ＿サボ１」及び「Ｆ＿サボ２」はいずれも、押し順役ではなく、押し順に関わらず略称「サボテン」に係る図柄組合せ（後述の図３０参照）のうちの図１８～図２３に示した表示可能な図柄組合せのいずれかが有効ラインに沿って表示される。
In addition, the internal winning combination "F_common bell" can be displayed as shown in FIGS. symbol combination is displayed along the active line. In addition, both of the internal winning combinations "
また、内部当籤役「弱チェリー」は、押し順役ではなく、押し順に関わらず略称「弱チェリー」に係る図柄組合せ（後述の図３０参照）のうちの図１８～図２３に示した表示可能な図柄組合せのいずれかが有効ラインに沿って表示される。また、内部当籤役「Ｆ＿強チリ１」及び「Ｆ＿強チリ２」はいずれも、押し順役ではなく、押し順に関わらず略称「強チェリー」に係る図柄組合せ（後述の図３０参照）のうちの図１８～図２３に示した表示可能な図柄組合せのいずれかが有効ラインに沿って表示される。
In addition, the internal winning combination "weak cherry" can be displayed as shown in FIGS. symbol combination is displayed along the active line. In addition, the internal winning combinations "
［フラグ間状態中の当籤役と停止表示される図柄組合せとの対応関係］
次に、図２５を参照して、フラグ間状態における、内部当籤役と停止表示される図柄組合せとの対応関係について説明する。なお、図２５は、フラグ間状態における、内部当籤役と停止表示される図柄組合せとの対応関係（一部の役については省略）を示す図であり、特に、フラグ間状態中にボーナス役（ＢＢ役）に係る図柄組合せ（コンビネーション名称「Ｃ＿ＢＢ１」又は「Ｃ＿ＢＢ２」）を表示可能であるか否を示す図である。
[Correspondence between the winning combination during the inter-flag state and the symbol combination that is stopped and displayed]
Next, with reference to FIG. 25, the correspondence relationship between the internal winning combinations and the symbol combinations to be stopped and displayed in the inter-flag state will be described. FIG. 25 is a diagram showing the correspondence relationship between the internal winning combination and the symbol combination to be stopped and displayed (some of the combinations are omitted) during the inter-flag state. 10 is a diagram showing whether or not a symbol combination (combination name "C_BB1" or "C_BB2") related to a BB win) can be displayed.
図２５の対応表中の「ＢＢの成立可否」欄に記載の「○」印は、ＢＢ役に係る図柄組み合わせが表示可能であることを示し、「×」印は、ＢＢ役に係る図柄組合せが表示不可能であることを示す。なお、ＢＢ役に係る図柄組合せが表示不可能である場合には、内部当籤役としてボーナス役と重複して決定されている役に係る図柄組合せが表示される。例えば、内部当籤役「Ｆ＿ＢＢ１＋Ｆ＿チリリプ」が当籤した場合（内部当籤役「Ｆ＿ＢＢ１」と、内部当籤役「Ｆ＿チリリプ」とが重複当籤した場合）、図２５に示すように、内部当籤役「Ｆ＿ＢＢ１」に係る図柄組合せを停止表示することはできす、内部当籤役「Ｆ＿チリリプ」に係る図柄組合せが停止表示される。 The "○" mark in the column "Possible or not to establish BB" in the correspondence table of FIG. indicates that is not displayable. In addition, when the symbol combination related to the BB combination cannot be displayed, the symbol combination related to the combination determined to overlap with the bonus combination is displayed as the internal winning combination. For example, when the internal winning combination "F_BB1+F_Chilllip" is won (when the internal winning combination "F_BB1" and the internal winning combination "F_Chilllip" win simultaneously), as shown in FIG. 25, the internal winning combination "F_BB1" However, the symbol combination related to the internal winning combination "F_Chiriripu" is stopped displayed.
また、フラグ間状態中において、ＢＢ役に係る図柄組合せが表示不可能であり、かつ、ボーナス役と重複して決定されている役に係る図柄組合せが表示される場合、図２４で説明した押し順正解時の図柄組合せのみを表示可能にしてもよいし、押し順不正解時の図柄組合せのみを表示可能にしてもよい。 Further, in the state between flags, when the symbol combination related to the BB combination cannot be displayed and the symbol combination related to the combination determined to overlap with the bonus combination is displayed, the pressing described with reference to FIG. Only the symbol combination when the order is correct may be displayed, or only the symbol combination when the pushing order is incorrect may be displayed.
例えば、内部当籤役「Ｆ＿ＢＢ１＋Ｆ＿３択ベル＿１ｓｔ」が当籤した場合、図２５に示すように、内部当籤役「Ｆ＿ＢＢ１」に係る図柄組合せを停止表示することはできないので、内部当籤役「Ｆ＿３択ベル＿１ｓｔ」に係る図柄組合せが停止表示されるが、この際、押し順正解時に表示される略称「ベル」に係る図柄組合せのみを表示可能にし、押し順不正解時に表示される略称「ベルこぼし目」又は「１枚出目」に係る図柄組合せを表示不可能にしてもよい（図２４参照）。また、例えば、内部当籤役「Ｆ＿ＢＢ１＋Ｆ＿ＲＴ３リプ＿１ｓｔ」が当籤した場合に、押し順不正解時に表示される略称「リプレイ」に係る図柄組合せのみを表示可能にし、押し順正解時に表示される略称「ＲＴ３移行リプ」に係る図柄組合せを表示不可能にしてもよい（図２４参照）。 For example, when the internal winning combination "F_BB1+F_3 options Bell_1st" is won, the symbol combination related to the internal winning combination "F_BB1" cannot be stopped and displayed as shown in FIG. ” is stopped and displayed. At this time, only the symbol combination associated with the abbreviation “Bell” displayed when the pressing order is correct can be displayed, and the symbol combination corresponding to the abbreviation “Bell spilled eyes” displayed when the pressing order is incorrect is displayed. Alternatively, the symbol combination related to the "1 card" may be disabled to be displayed (see FIG. 24). Also, for example, when the internal winning combination "F_BB1+F_RT3 Rep_1st" is won, only the symbol combination related to the abbreviation "Replay" displayed when the pressing order is incorrect can be displayed, and the symbol combination corresponding to the abbreviation "RT3" displayed when the pressing order is correct can be displayed. It is also possible to disable the display of the symbol combination related to "Transition Lip" (see FIG. 24).
なお、フラグ間状態では、図２５に示すように、ボーナス役（ＢＢ役）と、内部当籤役「はずれ」、「Ｆ＿特殊１」、「Ｆ＿特殊２」及び「Ｆ＿特殊３」のいずれかとが重複して決定された場合、ＢＢ役に係る図柄組合せを停止表示することができる。
In the state between flags, as shown in FIG. 25, there is a bonus combination (BB combination) and any of the internal winning combinations "miss", "
［リール停止初期設定テーブル］
次に、図２６を参照して、リール停止初期設定テーブルについて説明する。リール停止初期設定テーブルは、内部当籤役と、後述のリール停止制御処理で用いられる各種データとの対応関係を規定する。
[Reel stop initial setting table]
Next, referring to FIG. 26, the reel stop initialization table will be described. The reel stop initial setting table defines correspondence relationships between internal winning combinations and various data used in reel stop control processing described later.
図２６に示すリール停止初期設定テーブルは、内部当籤役（小役当籤番号）と、引込優先順位テーブル選択テーブル番号、引込優先順位テーブル番号及び停止テーブル番号との対応関係を規定する。なお、図２６には、参照される遊技状態、及び、内部当籤役の名称も併せて記載する。 The reel stop initial setting table shown in FIG. 26 defines the correspondence between the internal winning combination (minor winning combination winning number), the attraction priority table selection table number, the attraction priority table number, and the stop table number. Note that FIG. 26 also shows the game states to be referred to and the names of the internal winning combinations.
引込優先順位テーブル選択テーブル番号、及び、引込優先順位テーブル番号は、引込優先順位テーブルの選択処理で用いられるデータである。例えば、リール停止初期設定テーブルにおいて、停止テーブル番号に対応する引込優先順位テーブル番号が規定されていれば、引込優先順位テーブル（後述の図２７参照）に規定された引込優先順位テーブル番号に対応する表示役の優先順位に関するデータを取得することができる。一方、リール停止初期設定テーブルにおいて、停止テーブル番号に対応する引込優先順位テーブル番号が規定されていなければ、引込優先順位テーブル選択テーブル（不図示）を参照して、引込優先順位テーブル選択テーブル番号に対応する引込優先順位テーブル番号が決定される。 The attraction priority table selection table number and the attraction priority table number are data used in the process of selecting the attraction priority table. For example, in the reel stop initial setting table, if the attraction priority table number corresponding to the stop table number is defined, it corresponds to the attraction priority table number defined in the attraction priority table (see FIG. 27 described later). Data regarding the priority of the displayer can be obtained. On the other hand, in the reel stop initialization table, if the attraction priority table number corresponding to the stop table number is not specified, a attraction priority table selection table (not shown) is referred to, and the attraction priority table selection table number A corresponding attraction priority table number is determined.
ここで、本実施形態のパチスロ１におけるリールの停止制御（停止図柄位置の決定手法）について簡単に説明する。本実施形態では、ストップスイッチにより停止操作が検出された後、該当するリールの回転が１９０ｍｓｅｃ以内に停止するようにリールの停止制御が行われる。具体的には、停止操作が検出されたときの該当りルに応じた図柄カウンタの値に、滑り駒数「０」～「４」のうちの何れかを加算し、得られた値に対応する図柄位置を、リールの回転が停止する図柄位置（以下、「停止予定位置」という）として決定する。なお、停止操作が検出されたときの該当りルに応じた図柄カウンタの値に対応する図柄位置は、リールの回転の停止が開始される図柄位置（以下、「停止開始位置」という）である。
Here, a brief description will be given of reel stop control (method for determining stop symbol positions) in the pachi-
すなわち、滑り駒数は、ストップスイッチにより停止操作が検出されてから該当するリールの回転が停止するまでのリールの回転量である。言い換えれば、ストップスイッチにより停止操作が検出されてから該当するリールの回転が停止するまでの期間において、リール表示窓４の該当するリールの中段領域を通過する図柄の数である。これは、ストップスイッチにより停止操作が検出されてから更新された図柄カウンタの値により把握される。
That is, the number of sliding symbols is the rotation amount of the reel from when the stop operation is detected by the stop switch until the rotation of the corresponding reel stops. In other words, it is the number of symbols that pass through the middle area of the relevant reel in the
図示しない停止テーブルを参照すると、各リールの停止開始位置に応じて滑り駒数が取得される。なお、本実施形態では、停止テーブルに基づいて滑り駒数が取得されるが、これは仮のものであり、取得した滑り駒数が直ちにリールの停止予定位置が決定されるものではない。本実施形態では、停止テーブルに基づいて取得された滑り駒数（以下、「滑り駒数決定データ」という）より適切な滑り駒数が存在する場合には、後述する引込優先順位テーブル（後述の図２７参照）を参照して滑り駒数を変更する。そして、滑り駒数決定データは、停止開始位置から最大滑り駒数である４個先の図柄位置までの各図柄について、優先順位の比較を行う際の検索順序を決定するために参照される。 By referring to a stop table (not shown), the number of sliding symbols is acquired according to the stop start position of each reel. In this embodiment, the number of sliding symbols is acquired based on the stop table, but this is a provisional number, and the acquired number of sliding symbols does not immediately determine the planned stop position of the reel. In this embodiment, if there is a more suitable number of sliding symbols than the number of sliding symbols acquired based on the stop table (hereinafter referred to as "number of sliding symbols determination data"), the attraction priority table (described later) 27) to change the number of sliding symbols. The sliding symbol number determination data is referred to determine the search order when comparing the priority of each symbol from the stop start position to the symbol position four symbols ahead, which is the maximum number of sliding symbols.
［引込優先順位テーブル］
次に、図２７を参照して、引込優先順位テーブルについて説明する。引込優先順位テーブルは、引込優先順位テーブル番号「００」～「０５」のそれぞれにおける、後述の入賞作動フラグ格納領域（後述の図２８～図３０参照）の種別毎の引込データ（入賞作動フラグデータ）と、予め定められたその優先順位との対応関係を規定する。
[Attraction Priority Table]
Next, the attraction priority table will be described with reference to FIG. The attraction priority table includes attraction data (winning operation flag data) for each type of a winning operation flag storage area (see FIGS. 28 to 30 described later) in each of the attraction
引込優先順位テーブルは、停止テーブル（不図示）に基づいて得られた滑り駒数の他に、より適切な滑り駒数が存在するか否かを検索するために使用される。優先順位は、入賞に係る図柄組合せ（入賞作動フラグ）の種別間で優先的に停止表示される（引き込まれる）順位を規定するデータである。また、図２７では、説明の便宜上、引込データ（入賞作動フラグデータ）の欄には、入賞作動フラグのコンビネーション名称を記載するが、実際の引込優先順位テーブルでは、各引込データは、後述の入賞作動フラグ格納領域（後述の図２８～図３０参照）に示すように、１バイトのデータで表され、該１バイトデータ中の各ビットに対して固有の図柄組合せ（入賞作動フラグ）が割り当てられる。 The attraction priority table is used to search whether or not there is a more appropriate number of sliding symbols in addition to the number of sliding symbols obtained based on the stop table (not shown). The priority is data that defines the order in which symbols are preferentially stopped and displayed (attracted) among the types of symbol combinations (winning operation flags) related to winning. In addition, in FIG. 27, for convenience of explanation, the combination name of the winning operation flag is described in the entry data (winning operation flag data) column. As shown in the operation flag storage area (see FIGS. 28 to 30 described later), it is represented by 1-byte data, and a unique symbol combination (winning operation flag) is assigned to each bit in the 1-byte data. .
本実施形態のリール停止制御では、まず、停止テーブル（不図示）に基づいて滑り駒数が取得される。しかしながら、優先順位に基づいて、この滑り駒数の他に、より適切な滑り駒数が存在する場合には、その適切な滑り駒数に変更する。すなわち、本実施形態では、停止テーブルにより取得された滑り駒数に関係なく、内部当籤役によって停止表示を許可する図柄組合せの優先順位に基づいて、より適切な滑り駒数を決定する。 In the reel stop control of this embodiment, first, the number of sliding symbols is obtained based on a stop table (not shown). However, based on the priority, if there is a more appropriate number of sliding symbols in addition to this number of sliding symbols, it is changed to that appropriate number of sliding symbols. That is, in this embodiment, regardless of the number of sliding symbols obtained from the stop table, a more appropriate number of sliding symbols is determined based on the priority of symbol combinations that are permitted to be displayed stopped by the internal winning combination.
本実施形態では、優先順位が上位である図柄組合せの停止表示（引き込み）が、優先順位が下位である図柄組合せの停止表示よりも優先的に行われる。 In the present embodiment, the stop display (pull-in) of the symbol combination having the higher priority is given priority over the stop display of the symbol combination having the lower priority.
また、本実施形態では、図２７に示すように、引込優先順位テーブル番号に応じて図柄組合せ（入賞作動フラグ）の優先順位が異なるだけでなく、優先順位の区分数も異なる。具体的には、引込優先順位テーブル番号が「００」である場合には、優先順位の区分数を５とし、引込優先順位テーブル番号が「０１」又は「０４」である場合には、優先順位の区分数を４とする。また、引込優先順位テーブル番号が「０２」又は「０３」である場合には、優先順位の区分数を２とし、引込優先順位テーブル番号が「０５」である場合には、優先順位の区分数を３とする。 Further, in this embodiment, as shown in FIG. 27, not only the priority of the symbol combination (winning operation flag) differs depending on the attraction priority table number, but also the number of categories of priority differs. Specifically, when the attraction priority table number is "00", the number of priority classifications is set to 5, and when the attraction priority table number is "01" or "04", the priority is divided into 4. If the attraction priority table number is "02" or "03", the number of priority divisions is set to 2, and if the attraction priority table number is "05", the number of priority divisions is 3.
ここでは、引込優先順位テーブル番号が「００」である場合の優先順位について説明し、それ以外の引込優先順位テーブル番号における優先順位の説明は省略する。引込優先順位テーブル番号が「００」である場合の優先順位「１」（最上位の優先順位）には、コンビネーション名称「Ｃ＿９枚Ａ＿０１」、「Ｃ＿１確チリリプＣ＿０１」、「Ｃ＿１確チリリプＤ＿０１」及び「Ｃ＿ＲＴ３リプ＿０１」に対応する引込データが規定される。 Here, the priority when the attraction priority order table number is "00" will be explained, and the explanation of the priority order for other attraction priority order table numbers will be omitted. The priority "1" (the highest priority) when the attraction priority table number is "00" includes the combination names "C_9 sheets A_01", "C_1 certain Chilelip C_01", "C_1 certain Chilelip D_01" and Pull-in data corresponding to "C_RT3 Lip_01" is defined.
引込優先順位テーブル番号が「００」である場合の優先順位「２」には、コンビネーション名称「Ｃ＿強２枚Ｃ＿０１」～「Ｃ＿強２枚Ｃ＿０９」、「Ｃ＿弱２枚Ｂ＿０１」～「Ｃ＿弱２枚Ｂ＿０３」、「Ｃ＿３枚Ｅ＿０１」、「Ｃ＿３枚Ｅ＿０２」、「Ｃ＿９枚Ｆ＿０１」～「Ｃ＿９枚Ｆ＿０３」、「Ｃ＿１確チリリプＢ＿０１」、「Ｃ＿チリリプＤ＿０１」及び「Ｃ＿チリリプＣ＿０１」に対応する引込データが規定される。
For the priority "2" when the attraction priority table number is "00", the combination names "
引込優先順位テーブル番号が「００」である場合の優先順位「３」には、コンビネーション名称「Ｃ＿１確チリリプＡ＿０１」、「Ｃ＿チリリプＡ＿０１」、「Ｃ＿チリリプＢ＿０１」及び「Ｃ＿維持リプＥ＿０１」～「Ｃ＿維持リプＥ＿０４」に対応する引込データが規定される。 For the priority "3" when the attraction priority table number is "00", the combination names "C_1 Chilli Lip A_01", "C_ Chiri Lip A_01", "C_ Chiri Lip B_01" and "C_Maintenance Lip E_01" to " C_Maintenance Lip E_04” is defined.
引込優先順位テーブル番号が「００」である場合の優先順位「４」には、コンビネーション名称「Ｃ＿ＳＰ１＿０１」、「Ｃ＿ＳＰ２＿０１」、「Ｃ＿リーチ目リプＰ＿０１」、「Ｃ＿リーチ目リプＰ＿０２」、「Ｃ＿リーチ目リプＯ＿０１」、「Ｃ＿リーチ目リプＯ＿０２」、「Ｃ＿リーチ目リプＮ＿０１」、「Ｃ＿リーチ目リプＮ＿０２」、「Ｃ＿リーチ目リプＭ＿０１」、「Ｃ＿リーチ目リプＭ＿０２」、「Ｃ＿リーチ目リプＬ＿０１」～「Ｃ＿リーチ目リプＬ＿０３」、「Ｃ＿リーチ目リプＫ＿０１」～「Ｃ＿リーチ目リプＫ＿０３」、「Ｃ＿リーチ目リプＪ＿０１」、「Ｃ＿リーチ目リプＩ＿０１」～「Ｃ＿リーチ目リプＩ＿０９」、「Ｃ＿リーチ目リプＨ＿０１」～「Ｃ＿リーチ目リプＨ＿０３」、「Ｃ＿リーチ目リプＧ＿０１」、「Ｃ＿リーチ目リプＦ＿０１」、「Ｃ＿リーチ目リプＦ＿０２」、「Ｃ＿リーチ目リプＥ＿０１」、「Ｃ＿リーチ目リプＤ＿０１」、「Ｃ＿リーチ目リプＤ＿０２」、「Ｃ＿リーチ目リプＣ＿０１」～「Ｃ＿リーチ目リプＣ＿０３」、「Ｃ＿リーチ目リプＢ＿０１」、「Ｃ＿リーチ目リプＢ＿０２」、「Ｃ＿リーチ目リプＡ＿０１」、「Ｃ＿維持リプＦ＿０１」、「Ｃ＿維持リプＦ＿０２」、「Ｃ＿維持リプＤ＿０１」～「Ｃ＿維持リプＤ＿０４」、「Ｃ＿維持リプＣ＿０１」～「Ｃ＿維持リプＣ＿０３」、「Ｃ＿維持リプＢ＿０１」、「Ｃ＿維持リプＢ＿０２」及び「Ｃ＿維持リプＡ＿０１」に対応する引込データが規定される。 For the priority "4" when the attraction priority table number is "00", the combination names "C_SP1_01", "C_SP2_01", "C_reach item P_01", "C_reach item P_02", "C_reach Eye Lip O_01", "C_Leach Eye Lip O_02", "C_Leach Eye Lip N_01", "C_Leach Eye Lip N_02", "C_Leach Eye Lip M_01", "C_Leach Eye Lip M_02", "C_Leach Eye Lip L_01"~"C_reach eye L_03", "C_reach eye lip K_01" ~ "C_reach eye lip K_03", "C_reach eye lip J_01", "C_reach eye lip I_01" ~ "C_reach eye lip I_09" , "C_Reach Eye Lip H_01" ~ "C_Reach Eye Lip H_03", "C_Reach Eye Lip G_01", "C_Reach Eye Lip F_01", "C_Reach Eye Lip F_02", "C_Reach Eye Lip E_01", " C_Reachth Lip D_01", "C_Reachth Lip D_02", "C_Reachth Lip C_01" to "C_Reachth Lip C_03", "C_Reachth Lip B_01", "C_Reachth Lip B_02", "C_Reach" Eye Lip A_01", "C_Maintenance Lip F_01", "C_Maintenance Lip F_02", "C_Maintenance Lip D_01" ~ "C_Maintenance Lip D_04", "C_Maintenance Lip C_01" ~ "C_Maintenance Lip C_03", "C_Maintenance The pull-in data corresponding to "Lip B_01", "C_Maintenance Lip B_02" and "C_Maintenance Lip A_01" are defined.
また、引込優先順位テーブル番号が「００」である場合の優先順位「５」（最下位の優先順位）には、コンビネーション名称「Ｃ＿ＢＢ１」及び「Ｃ＿ＢＢ２」に対応する引込データが規定される。 Also, the attraction data corresponding to the combination names "C_BB1" and "C_BB2" are defined for the priority "5" (lowest priority) when the attraction priority table number is "00".
＜メインＲＡＭに設けられている格納領域の構成＞
次に、図２８～図３５を参照して、メインＲＡＭ１０３に設けられる各種格納領域の構成について説明する。
<Structure of Storage Area Provided in Main RAM>
Next, configurations of various storage areas provided in the
［当り要求フラグ格納領域及び入賞作動フラグ格納領域］
まず、図２８～図３０を参照して、当り要求フラグ格納領域（内部当籤役格納領域）及び入賞作動フラグ格納領域（表示役格納領域）の構成について説明する。なお、本実施形態では、当り要求フラグ格納領域（フラグデータ格納領域、当籤フラグデータ格納領域）と、入賞作動フラグ格納領域（入賞フラグデータ格納領域）とは、互いに同じ構成を有する。
[Winning request flag storage area and winning operation flag storage area]
First, with reference to FIGS. 28 to 30, the structures of the win request flag storage area (internal winning combination storage area) and the winning actuation flag storage area (display combination storage area) will be described. In this embodiment, the winning request flag storage area (flag data storage area, winning flag data storage area) and the winning operation flag storage area (winning flag data storage area) have the same configuration.
本実施形態では、当り要求フラグ格納領域は、それぞれ１バイトのデータにより表される当り要求格納領域０～１１で構成され、入賞作動フラグ格納領域は、それぞれ１バイトのデータにより表される入賞作動格納領域０～１１で構成される。なお、当り要求フラグ格納領域及び入賞作動フラグ格納領域の各格納領域に格納されるデータは、図２８～図３０中の「データ」欄の１バイトデータのみであるが、図２８～図３０では、説明の便宜上、各格納領域のビットに対応付けられた、各リールの図柄組合せ（図中では、左リール３Ｌの図柄、中リール３Ｃの図柄及び右リール３Ｒの図柄の順で記載）、その名称（コンビネーション名称）及び略称、並びに、メダルの払出枚数も併せて記載する。
In this embodiment, the winning request flag storage area is composed of winning
当り要求フラグ格納領域０～１１のそれぞれにおいて、所定のビットに「１」が格納されているとき、その所定のビットに対応する内部当籤役が内部当籤したことを示す。また、入賞作動格納領域０～１１のそれぞれにおいて、所定のビットに「１」が格納されているとき、その所定のビットに対応する表示役（入賞作動フラグ）が入賞したことを示す。すなわち、所定のビットに「１」が格納されているとき、その所定のビットに対応する内部当籤役の各種図柄組合せが有効ライン上に表示されたことを示す。
When "1" is stored in a predetermined bit in each of the win request
また、当り要求フラグ格納領域及び入賞作動フラグ格納領域では、図２８～図３０に示すように、各格納領域内の一つのビット（フラグ）に対して、複数の図柄組合せ（コンビネーション）が割り当てられているものもある。すなわち、そのようなフラグに対しては、停止表示可能な図柄組合せ（入賞可能なコンビネーション）が複数存在することを意味する。 In addition, in the win request flag storage area and the winning operation flag storage area, as shown in FIGS. 28 to 30, a plurality of symbol combinations are assigned to one bit (flag) in each storage area. Some are That is, it means that there are a plurality of symbol combinations (combinations that can be won) that can be stopped and displayed for such a flag.
例えば、当り要求格納領域５及び入賞作動格納領域５のビット５には、図柄組合せ「サボテン２」－「白７」－「帽子」（コンビネーション名称「Ｃ＿維持リプＣ＿０１」）、図柄組合せ「サボテン２」－「チリ上１」－「帽子」（コンビネーション名称「Ｃ＿維持リプＣ＿０２」）、及び、図柄組合せ「サボテン２」－「サボテン２」－「帽子」（コンビネーション名称「Ｃ＿維持リプＣ＿０３」）の３つの図柄組合せが割り当てられている。それゆえ、当り要求格納領域５のビット５に「１」が格納されている場合には、この３つの図柄組合せが有効ライン上に停止表示可能であることを示す。また、入賞作動格納領域５のビット５に「１」が格納されている場合には、この３つの図柄組合せのいずれかが有効ライン上に表示されたことを示す。
For example, in
［持越役格納領域］
次に、図３１を参照して、持越役格納領域の構成について説明する。本実施形態では、持越役格納領域は、１バイトのデータ格納領域で構成される。
[Storage area for carryover combination]
Next, referring to FIG. 31, the configuration of the carryover combination storing area will be described. In the present embodiment, the carryover combination storage area is composed of a 1-byte data storage area.
内部抽籤の結果、内部当籤役「Ｆ＿ＢＢ１」又は「Ｆ＿ＢＢ２」が決定されたときには、その内部当籤役（ＢＢ役）は、持越役として持越役格納領域に格納される。持越役格納領域に格納された持越役は、対応する図柄組合せが有効ライン上に表示されるまでクリアされずに保持される。また、持越役格納領域に持越役が格納されている間、内部抽籤によって決定された内部当籤役に加えて、持越役が当り要求格納領域に格納される。 As a result of the internal lottery, when the internal winning combination "F_BB1" or "F_BB2" is determined, the internal winning combination (BB combination) is stored in the carryover combination storage area as the carryover combination. The carryover combination stored in the carryover combination storage area is held without being cleared until the corresponding symbol combination is displayed on the activated line. Further, while the carryover combination is stored in the carryover combination storage area, the carryover combination is stored in the winning request storage area in addition to the internal winning combination determined by the internal lottery.
［遊技状態フラグ格納領域］
次に、図３２を参照して、遊技状態フラグ格納領域の構成について説明する。遊技状態フラグ格納領域は、１バイトのデータ格納領域で構成される。本実施形態では、図３２に示すように、遊技状態フラグ格納領域の各ビットに対して固有のボーナスの種別又はＲＴの種別が割り当てられる。
[Game state flag storage area]
Next, referring to FIG. 32, the configuration of the game state flag storage area will be described. The game state flag storage area is composed of a 1-byte data storage area. In this embodiment, as shown in FIG. 32, a unique bonus type or RT type is assigned to each bit of the gaming state flag storage area.
遊技状態フラグ格納領域において、所定のビットに「１」が格納されているとき、その所定のビットに該当するボーナスゲーム又はＲＴの作動が行われていることを示す。例えば、遊技状態フラグ格納領域のビット０に「１」が格納されているときには、ビッグボーナス「ＢＢ」の作動が行われており、遊技状態がＢＢ遊技状態であることを示す。また、例えば、遊技状態フラグ格納領域のビット３に「１」が格納されているときは、遊技状態がＲＴ３状態であることを示す。
When "1" is stored in a predetermined bit in the gaming state flag storage area, it indicates that the bonus game or RT corresponding to the predetermined bit is being operated. For example, when "1" is stored in the
［作動ストップボタン格納領域］
次に、図３３を参照して、作動ストップボタン格納領域の構成について説明する。作動ストップボタン格納領域は、１バイトのデータ格納領域で構成され、１バイトからなる作動ストップボタンフラグを格納する。作動ストップボタンフラグにおいて、各ビットには、ストップボタンの操作状態が割り当てられる。
[Operation stop button storage area]
Next, referring to FIG. 33, the configuration of the operation stop button storage area will be described. The operation stop button storage area consists of a 1-byte data storage area, and stores an operation stop button flag consisting of 1 byte. In the active stop button flag, each bit is assigned the operating state of the stop button.
例えば、左ストップボタン１７Ｌが今回押されたストップボタン、つまり、作動ストップボタンである場合には、作動ストップボタン格納領域のビット０に「１」が格納される。また、例えば、左ストップボタン１７Ｌが未だに押されていないストップボタン、つまり、有効ストップボタンである場合には、ビット４に「１」が格納される。メインＣＰＵ１０１は、作動ストップボタン格納領域に格納されているデータに基づいて、今回押されたストップボタンと未だに押されていないストップボタンとを識別する。
For example, if the
［押下順序格納領域］
次に、図３４を参照して、押下順序格納領域の構成について説明する。押下順序格納領域は、１バイトのデータ格納領域で構成され、１バイトからなる押下順序フラグを格納する。
[Press order storage area]
Next, referring to FIG. 34, the configuration of the pressing order storage area will be described. The pressing order storage area consists of a 1-byte data storage area, and stores a 1-byte pressing order flag.
押下順序フラグにおいて、各ビットには、ストップボタンの押下順序の種別が割り当てられる。例えば、ストップボタンの押下順序が「左、中、右」である場合には、押下順序格納領域のビット０に「１」が格納される。
In the pressing order flag, each bit is assigned a type of pressing order of the stop button. For example, when the order of pressing the stop button is "left, middle, right", "1" is stored in
［図柄コード格納領域］
次に、図３５を参照して、図柄コード格納領域の構成について説明する。本実施形態では、図柄コード格納領域は、それぞれ１バイトのデータにより表される図柄コード格納領域０～１１で構成される。なお、図柄コード格納領域は、当り要求フラグ格納領域及び入賞作動フラグ格納領域（図２８～図３０参照）と同様の構成となる。
[Design code storage area]
Next, referring to FIG. 35, the configuration of the pattern code storage area will be described. In this embodiment, the pattern code storage area is composed of pattern
図柄コード格納領域では、有効ライン上に停止可能な図柄組合せ（コンビネーション）に対応するビットに「１」が格納される。なお、全てのリールが停止後、図柄コード格納領域０～１１には、表示役（入賞作動フラグ）に対応する図柄コードが格納される。
In the symbol code storage area, "1" is stored in bits corresponding to symbol combinations that can be stopped on the active line. After all the reels are stopped, the symbol codes corresponding to the display combination (winning operation flag) are stored in the symbol
［内部当籤役と各種サブフラグとの関係］
一般遊技状態やＡＲＴ遊技状態において、主制御回路９０による各種抽籤では各種データテーブルを参照するが、この際に用いるパラメータとして、本実施形態では、内部当籤役だけでなく、内部当籤役に対応する別の名称の各種パラメータ（以下、「サブフラグ（第１のサブフラグ）」、「サブフラグＥＸ（第２のサブフラグ）」及び「サブフラグＤ」という）も用いる。それゆえ、本実施形態では、主制御回路９０により、内部当籤役を各種サブフラグに変換する処理を行う（後述の図１０４中のサブフラグ変換処理、フラグ変換処理、サブフラグ圧縮処理参照）。なお、本実施形態では、内部当籤役に関する情報（通信パラメータ）として、サブフラグがスタートコマンドにセットされ、主制御回路９０から副制御回路２００に送信される。
[Relationship between internal winning combinations and various sub-flags]
Various data tables are referred to in various lotteries by the
ここで、図３６及び図３７を参照して、内部当籤役と各種サブフラグとの対応関係について説明する。図３６は、内部当籤役（小役当籤番号）と各種サブフラグとの対応関係を示す図であり、図３７は、内部当籤役（特賞当籤番号）とサブフラグとの対応関係を示す図である。 Here, with reference to FIGS. 36 and 37, the correspondence relationship between internal winning combinations and various sub-flags will be described. FIG. 36 is a diagram showing the correspondence between internal winning combinations (minor winning winning numbers) and various sub-flags, and FIG. 37 is a diagram showing the corresponding relationships between internal winning combinations (grand winning winning numbers) and sub-flags.
本実施形態のフラグ変換処理では、まず、同じ種別に属する複数の内部当籤役を一つのサブフラグにまとめる。本実施形態では、このフラグ変換処理により、図３６に示すように、小役及びリプレイ役に関する３２種類の内部当籤役（小役当籤番号）が、１８種類のサブフラグ（「０１」～「１８」：フラグデータ）に変換される。例えば、内部当籤役「Ｆ＿維持リプ＿１ｓｔ（１０：小役当籤番号）」～「Ｆ＿維持リプ＿３ｒｄ（１２）」は、サブフラグ「押し順リプ１（０９：フラグデータ）」にまとめられる。なお、内部当籤役「はずれ」に対しては、サブフラグ「ハズレ（００）」が割り当てられる。 In the flag conversion process of the present embodiment, first, a plurality of internal winning combinations belonging to the same type are grouped into one sub-flag. In this embodiment, as shown in FIG. 36, 32 types of internal winning combinations (small winning combination winning numbers) related to minor winning combinations and replay winning combinations are converted into 18 types of sub-flags (“01” to “18”) by this flag conversion process. : flag data). For example, the internal winning combinations "F_Maintenance Rep_1st (10: minor winning combination winning number)" to "F_Maintenance Rep_3rd (12)" are grouped into a sub-flag "Push Order Rep 1 (09: Flag data)". A sub-flag "lost (00)" is assigned to the internal winning combination "lost".
また、本実施形態のフラグ変換処理では、図３６に示すように、サブフラグ「ハズレ（００）」を含む１９種類のサブフラグ（「００」～「１８」）が、９種類のサブフラグＥＸ（「００」～「０８」：フラグデータ）に変換される。それゆえ、この変換処理では、サブフラグデータをさらに圧縮することができる。なお、この際、本実施形態では、抽籤（フラグ変換抽籤）によりサブフラグをサブフラグＥＸに変換する。具体的には、次のように変換される。 Further, in the flag conversion process of the present embodiment, as shown in FIG. 36, 19 types of sub-flags (“00” to “18”) including the sub-flag “loss (00)” are converted into 9 types of sub-flags EX (“00 ” to “08”: flag data). Therefore, the conversion process can further compress the sub-flag data. At this time, in the present embodiment, the sub-flag is converted into the sub-flag EX by lottery (flag conversion lottery). Specifically, it is converted as follows.
サブフラグ「ハズレ（００）」は、フラグ変換抽籤の結果に関係なく、サブフラグＥＸ「ハズレ（００）」に変換され、サブフラグ「２連チリリプ（０１）」は、フラグ変換抽籤の結果に関係なく、サブフラグＥＸ「リプレイ（０１）」に変換される。 The sub-flag "Loss (00)" is converted into the sub-flag EX "Loss (00)" regardless of the result of the flag conversion lottery. It is converted to the sub-flag EX "replay (01)".
サブフラグ「３連チリリプＡ（０２）」及びサブフラグ「３連チリリプＢ（０３）」は、フラグ変換抽籤に当籤した場合（後述の「変換有り」の場合）、サブフラグＥＸ「確定役（０６）」又は「３連チリリプ（０７）」に変換され、フラグ変換抽籤に非当籤であった場合（後述の「変換無し」の場合）には、サブフラグＥＸ「リプレイ（０１）」に変換される。 The sub-flag "Triple Chililip A (02)" and the sub-flag "Triple Chililip B (03)" are the sub-flag EX "fixed combination (06)" when the flag conversion lottery is won (in the case of "with conversion" described later). Alternatively, it is converted to "Triple Chillilip (07)", and if it is not won in the flag conversion lottery (in the case of "no conversion" described later), it is converted to sub-flag EX "Replay (01)".
サブフラグ「リーチ目リプ１（０４）」～「リーチ目リプ４（０７）」は、フラグ変換抽籤に当籤した場合、サブフラグＥＸ「確定役（０６）」又は「リーチ目リプ（０８）」に変換され、フラグ変換抽籤に非当籤であった場合には、サブフラグＥＸ「リプレイ（０１）」に変換される。 Sub-flags "Reach-th Lip 1 (04)" to "Reach-th Lip 4 (07)" are converted to sub-flag EX "Fixed Role (06)" or "Reach-th Lip (08)" when winning the flag conversion lottery. If it is not won in the flag conversion lottery, it is converted to the sub-flag EX "Replay (01)".
サブフラグ「リプレイ（０８）」及び「押し順リプ１（０９）」～「押し順リプ３（１１）」は、フラグ変換抽籤の結果に関係なく、サブフラグＥＸ「リプレイ（０１）」に変換され、サブフラグ「押し順ベル（１２）」及び「共通ベル（１３）」は、フラグ変換抽籤の結果に関係なく、サブフラグＥＸ「ベル（０２）」に変換される。 The sub-flags "Replay (08)" and "Push order description 1 (09)" to "Push order description 3 (11)" are converted to the sub-flag EX "Replay (01)" regardless of the result of the flag conversion lottery, The sub-flags "push order bell (12)" and "common bell (13)" are converted to the sub-flag EX "bell (02)" regardless of the result of the flag conversion lottery.
サブフラグ「サボテン（１４）」、「弱チェリー（１５）」及び「強チェリー（１６）」は、フラグ変換抽籤の結果に関係なく、それぞれサブフラグＥＸ「サボテン（０３）」、「弱チェリー（０４）」及び「強チェリー（０５）」に変換される。また、サブフラグ「リーチ目１（１７）」及び「リーチ目２（１８）」は、フラグ変換抽籤の結果に関係なく、サブフラグＥＸ「ハズレ（００）」に変換される。 The sub-flags "Cactus (14)", "Weak Cherry (15)" and "Strong Cherry (16)" are the sub-flags EX "Cactus (03)" and "Weak Cherry (04)", respectively, regardless of the result of the flag conversion lottery. ” and “strong cherry (05)”. Also, the sub-flags "Reach 1 (17)" and "Reach 2 (18)" are converted to the sub-flag EX "Loss (00)" regardless of the result of the flag conversion lottery.
上述のように、本実施形態では、実質、サブフラグ「３連チリリプＡ（０２）」、「３連チリリプＢ（０３）」及び「リーチ目リプ１（０４）」～「リーチ目リプ４（０７）」のみがフラグ変換抽籤の対象となる。なお、上述したフラグ変換抽籤に用いられる抽籤テーブルについては、後で詳述する。 As described above, in the present embodiment, sub-flags "Triple Chili Lip A (02)", "Triple Chili Lip B (03)", and "Reach Lip 1 (04)" to "Reach Lip 4 (07)" )” is the target of the flag conversion lottery. The lottery table used for the above flag conversion lottery will be described in detail later.
さらに、本実施形態のフラグ変換処理では、図３６に示すように、９種類のサブフラグＥＸ（「００」～「０８」）が７種類のサブフラグＤ（「００」～「０６」）に変換される。それゆえ、この変換処理では、より一層、サブフラグデータを圧縮することができる。なお、この変換処理では抽籤を行わず、次のようにして、サブフラグＥＸとサブフラグＤとを対応付けて変換を行う。 Furthermore, in the flag conversion process of the present embodiment, as shown in FIG. 36, nine types of sub-flags EX (“00” to “08”) are converted into seven types of sub-flags D (“00” to “06”). be. Therefore, in this conversion process, the sub-flag data can be further compressed. It should be noted that no lottery is performed in this conversion process, and the sub-flags EX and sub-flags D are associated with each other and converted as follows.
サブフラグＥＸ「ハズレ（００）」、「リプレイ（０１）」及び「ベル（０２）」は、サブフラグＤ「ハズレ（００）」に変換される。サブフラグＥＸ「サボテン（０３）」は、サブフラグＤ「サボテン（０１）」に変換され、サブフラグＥＸ「弱チェリー（０４）」は、サブフラグＤ「弱チェリー（０２）」に変換され、サブフラグＥＸ「強チェリー（０５）」は、サブフラグＤ「強チェリー（０３）」に変換される。 The sub-flags EX "loss (00)", "replay (01)" and "bell (02)" are converted to sub-flag D "loss (00)". The sub-flag EX "cactus (03)" is converted into sub-flag D "cactus (01)", the sub-flag EX "weak cherry (04)" is converted into sub-flag D "weak cherry (02)", and the sub-flag EX "strong Cherry (05)” is converted to sub-flag D “Strong Cherry (03)”.
また、サブフラグＥＸ「確定役（０６）」は、サブフラグＤ「確定役（０４）」に変換され、サブフラグＥＸ「３連チリリプ（０７）」は、サブフラグＤ「３連チリリプ（０５）」に変換され、サブフラグＥＸ「リーチ目リプ（０８）」は、サブフラグＤ「リーチ目リプ（０６）」に変換される。 In addition, the sub-flag EX "determined combination (06)" is converted into sub-flag D "determined combination (04)", and the sub-flag EX "triple-competition (07)" is transformed into sub-flag D "triple-competition (05)". Then, the sub-flag EX "reach item (08)" is converted to sub-flag D "reach item (06)".
また、本実施形態のフラグ変換処理では、図３７に示すように、内部当籤役「Ｆ＿ＢＢ１（０１：特賞当籤番号）」及び「Ｆ＿ＢＢ２（０２）」はいずれも、サブフラグ「ＢＢ」に変換される。 In addition, in the flag conversion process of the present embodiment, as shown in FIG. 37, both the internal winning combination "F_BB1 (01: grand prize winning number)" and "F_BB2 (02)" are converted into the sub-flag "BB". .
［サブフラグＥＸ変換時の遊技性］
ここで、上述した内部当籤役をサブフラグ及びサブフラグＥＸに変換する処理の過程、及び、サブフラグＥＸ変換時の遊技性の一例を、図３８Ａ及び３８Ｂを参照して説明する。図３８Ａは、内部当籤役「Ｆ＿確チリリプ」又は「Ｆ＿１確チリリプ」が決定された場合のフラグ変換過程を示す図であり、図３８Ｂは、内部当籤役「Ｆ＿リーチ目リプＡ」～「Ｆ＿リーチ目リプＤ」のいずれかが決定された場合のフラグ変換過程を示す図である。
[Playability at the time of sub-flag EX conversion]
Here, an example of the process of converting the above-described internal winning combinations into sub-flags and sub-flags EX, and an example of game playability at the time of sub-flag EX conversion will be described with reference to FIGS. 38A and 38B. FIG. 38A is a diagram showing the flag conversion process when the internal winning combination "F_probable Chiririp" or "F_1 probable Chiririp" is determined, and FIG. FIG. 10 is a diagram showing a flag conversion process when any one of reach D' is determined.
なお、本実施形態のパチスロ１では、ＲＴ４遊技状態中に内部当籤役「Ｆ＿確チリリプ」、「Ｆ＿１確チリリプ」及び「Ｆ＿リーチ目リプＡ」～「Ｆ＿リーチ目リプＤ」のいずれかが単独で内部当籤役として決定されると、フラグ変換抽籤を行う。そして、本実施形態では、このフラグ変換抽籤に当籤した場合、特別な特典（例えば、ＡＲＴゲーム数の上乗せやＣＴ当籤）が付与される。
In the pachi-
例えば、内部当籤役「Ｆ＿確チリリプ」又は「Ｆ＿１確チリリプ」が決定された場合、図３８Ａに示すように、内部当籤役「Ｆ＿確チリリプ」及び「Ｆ＿１確チリリプ」は、それぞれサブフラグ「３連チリリプＡ（０２）」及び「３連チリリプＢ（０３）」に変換される。 For example, when the internal winning combination "F_probable Chiririp" or "F_1 probable Chiririp" is determined, as shown in FIG. Chilelip A (02)” and “Triple Chilelip B (03)”.
次いで、サブフラグ「３連チリリプＡ（０２）」及び「３連チリリプＢ（０３）」は、フラグ変換抽籤に当籤すると、サブフラグＥＸ「３連チリリプ（０７）」又は「確定役（０６）」に変換される。一方、フラグ変換抽籤に非当籤であった場合には、サブフラグ「３連チリリプＡ（０２）」及び「３連チリリプＢ（０３）」はともに、サブフラグＥＸ「リプレイ（０１）」に変換される。 Next, when the sub-flags "Triple Chiririp A (02)" and "Triple Chiririp B (03)" are won in the flag conversion lottery, the sub-flags EX "Triple Chiririp (07)" or "Fixed Hand (06)" converted. On the other hand, if the flag conversion lottery is not won, both the sub-flags "Triple Chililip A (02)" and "Triple Chililip B (03)" are converted to the sub-flag EX "Replay (01)". .
なお、図２４で説明したように、内部当籤役「Ｆ＿確チリリプ」又は「Ｆ＿１確チリリプ」が当籤した場合、押し順正解時には略称「３連チリリプ」に係る図柄組合せが表示され、押し順不正解時には略称「リプレイ」に係る図柄組合せが表示される。それゆえ、本実施形態では、内部当籤役「Ｆ＿確チリリプ」又は「Ｆ＿１確チリリプ」が決定され、かつ、フラグ変換抽籤に当籤した場合、内部当籤役「Ｆ＿確チリリプ」及び「Ｆ＿１確チリリプ」はいずれも、サブフラグＥＸ「３連チリリプ（０７）」又は「確定役（０６）」の役として扱われる。 As described with reference to FIG. 24, when the internal winning combination "F_Ten Chillilip" or "F_1 Chillilip" is won, when the pressing order is correct, a symbol combination related to the abbreviated name "Triple Chililip" is displayed, and the pressing order is not correct. When the answer is correct, the symbol combination associated with the abbreviation "replay" is displayed. Therefore, in the present embodiment, when the internal winning combination "F_certain Chiririp" or "F_1 certain Chiririp" is determined and the flag conversion lottery is won, the internal winning combinations "F_certain Chiririp" and "F_1 certain Chiririp" are treated as a combination of the sub-flag EX "Triple Chilli Lip (07)" or "Determined Combination (06)".
そして、このフラグ変換過程によって内部当籤役「Ｆ＿確チリリプ」又は「Ｆ＿１確チリリプ」がサブフラグＥＸ「３連チリリプ（０７）」又は「確定役（０６）」に変換されると、略称「３連チリリプ」に係る図柄組合せを表示するための情報が報知される（例えば、遊技者に対して順押しでチリ図柄を狙わせる旨の情報が報知される）。一方、このフラグ変換過程において、フラグ変換抽籤が非当籤となり、内部当籤役「Ｆ＿確チリリプ」又は「Ｆ＿１確チリリプ」がサブフラグＥＸ「リプレイ（０１）」に変換されると、略称「リプレイ」に係る図柄組合せを表示するための情報が報知される（例えば、順押し以外の押し順（変則押し）が報知される）。 Then, by this flag conversion process, when the internal winning combination "F_probable Chiririp" or "F_1 probable Chiririp" is converted to the sub-flag EX "triple Chiririp (07)" or "determined combination (06)", the abbreviated name "Triple Information for displaying a symbol combination related to "Chile Lip" is reported (for example, information is reported to the effect that the player will aim for the Chile symbol by forward pressing). On the other hand, in this flag conversion process, if the flag conversion lottery becomes non-winning and the internal winning combination "F_Ten Chillilip" or "F_1 Chillilip" is converted to the sub-flag EX "Replay (01)", the abbreviated name "Replay" is given. Information for displaying such a symbol combination is reported (for example, a pressing order other than normal pressing (irregular pressing) is reported).
また、例えば、内部当籤役「Ｆ＿リーチ目リプＡ」～「Ｆ＿リーチ目リプＤ」のいずれかが決定された場合、図３８Ｂに示すように、内部当籤役「Ｆ＿リーチ目リプＡ」～「Ｆ＿リーチ目リプＤ」は、それぞれサブフラグ「リーチ目リプ１（０４）」～「リーチ目リプ４（０７）」に変換される。 Further, for example, when any one of the internal winning combinations "F_Reach Lip A" to "F_Reach Lip D" is determined, internal winning combinations "F_Reach Lip A" to " F_Reach-th Lip D” is converted into sub-flags “Reach-th Lip 1 (04)” to “Reach-th Lip 4 (07)” respectively.
次いで、サブフラグ「リーチ目リプ１（０４）」～「リーチ目リプ４（０７）」は、フラグ変換抽籤に当籤すると、サブフラグＥＸ「リーチ目リプ（０８）」又は「確定役（０６）」に変換される。一方、フラグ変換抽籤に非当籤であった場合には、サブフラグ「リーチ目リプ１（０４）」～「リーチ目リプ４（０７）」は、サブフラグＥＸ「リプレイ（０１）」に変換される。 Next, when the sub-flags "Reach Eye Lip 1 (04)" to "Reach Eye Lip 4 (07)" win the flag conversion lottery, the sub-flag EX "Reach Eye Lip (08)" or "Fixed Role (06)" converted. On the other hand, when the flag conversion lottery is not won, the sub-flags "Reach-th lip 1 (04)" to "Reach-th lip 4 (07)" are converted to the sub-flag EX "Replay (01)".
なお、図２４で説明したように、内部当籤役「Ｆ＿リーチ目リプＡ」～「Ｆ＿リーチ目リプＤ」のいずれかが当籤した場合、押し順正解時には略称「リーチ目リプ」に係る図柄組合せが表示され、押し順不正解時には略称「リプレイ」に係る図柄組合せが表示される。それゆえ、本実施形態では、内部当籤役「Ｆ＿リーチ目リプＡ」～「Ｆ＿リーチ目リプＤ」のいずれかが決定され、かつ、フラグ変換抽籤に当籤した場合、内部当籤役「Ｆ＿リーチ目リプＡ」～「Ｆ＿リーチ目リプＤ」はいずれも、サブフラグＥＸ「リーチ目リプ（０８）」又は「確定役（０６）」の役として扱われる。 As described with reference to FIG. 24, when any one of the internal winning combinations "F_Reach Eye Lip A" to "F_Reach Eye Lip D" is won, the pattern combination associated with the abbreviated name "Reach Eye Lip" is selected when the pressing order is correct. is displayed, and when the pressing order is incorrect, a symbol combination related to the abbreviation "replay" is displayed. Therefore, in the present embodiment, when any one of the internal winning combinations "F_Reach A" to "F_Reach D" is determined and the flag conversion lottery is won, the internal winning combination "F_Reach" Each of the lip A' to 'F_reach lip D' is treated as a combination of the sub-flag EX 'reach eye lip (08)' or 'determined hand (06)'.
そして、このフラグ変換過程によって内部当籤役「Ｆ＿リーチ目リプＡ」～「Ｆ＿リーチ目リプＤ」が例えばサブフラグＥＸ「リーチ目リプ（０８）」又は「確定役（０６）」に変換されると、略称「リーチ目リプ」に係る図柄組合せを表示するための情報が報知される（例えば、遊技者に対して順押しで図柄「白７」を狙わせる旨の情報が報知される）。一方、このフラグ変換過程において、フラグ変換抽籤が非当籤となり、内部当籤役「Ｆ＿リーチ目リプＡ」～「Ｆ＿リーチ目リプＤ」がサブフラグＥＸ「リプレイ（０１）」に変換されると、略称「リプレイ」に係る図柄組合せを表示するための情報が報知される（例えば、順押し以外の押し順（変則押し）が報知される）。
Then, by this flag conversion process, if the internal winning combinations "F_Reach-th Lip A" to "F_Reach-th Lip D" are converted into, for example, the sub-flags EX "Reach-th Lip (08)" or "Fixed Hand (06)". , information for displaying a symbol combination related to the abbreviated name "ready to reach" is reported (for example, information is reported to the effect that the player will aim for the symbol "
また、本実施形態では、図３８Ａ又は３８Ｂに示すフラグ変換過程において、フラグ変換抽籤に当籤して報知に従い遊技者が停止操作を行うと、略称「３連チリリプ」又は「リーチ目リプ」に係る図柄組合せが有効ライン上に停止表示され、特別な特典が付与される。この付与処理は、実質的には処理上において、パチスロ１がフラグ変換抽籤に当籤したことに応じて特別な特典を遊技者に付与することになるが、遊技者に対しては、略称「３連チリリプ」に係る図柄組合せが表示されたことにより、特別な特典が付与されたと感じさせることができる。
Further, in this embodiment, in the flag conversion process shown in FIG. A symbol combination is stopped and displayed on the active line, and a special privilege is given. This granting process essentially grants a special privilege to the player in response to the
パチスロの遊技性を高めるためには、特典が付与される図柄組合せの出現頻度が一定であるよりも、状態に応じて異なる方が好ましい場合がある。停止制御（表示される図柄組合せ）は、内部当籤役の種類によって異なるため、特典が付与される図柄組合せの出現頻度を状態に応じて異ならせる手法としては、内部当籤役の当籤確率を異ならせる手法も考えられる（パチスロ１では、内部当籤役の当籤確率は、ボーナスの作動の有無やＲＴ状態に応じて異ならせることができるため、例えば、ＡＲＴ遊技状態に対応するＲＴ状態として、ＲＴ４状態だけでなく、ＲＴ６状態やＲＴ７状態などの他のＲＴ状態を設けるという手法も考えられる）。しかしながら、内部当籤役の当籤確率を異ならせる契機（ＲＴ状態の移行契機）は限定されているため、遊技性（興趣）の向上という観点では、この手法は柔軟性に欠けている。
In order to enhance the playability of pachi-slot, it is sometimes preferable that the appearance frequency of the symbol combination to which the privilege is given is different depending on the state, rather than being constant. Since the stop control (symbol combination to be displayed) differs depending on the type of internal winning combination, the winning probability of the internal winning combination is varied as a method of varying the appearance frequency of the symbol combination to which the privilege is given according to the state. (In
それに対して、本実施形態のパチスロ１では、内部当籤役の当籤確率を変えることなく、内部当籤役を決定するための内部抽籤に加え、フラグ変換抽籤及びその抽籤結果に基づく報知を行うことにより、特典が付与される図柄組合せの出現頻度を状態に応じて柔軟に異ならせることができる。すなわち、フラグ変換抽籤に当籤し易い状態では、特典が付与される図柄組合せの出現頻度を上げることができ、逆に、フラグ変換抽籤に当籤し難い状態では、特典が付与される図柄組合せの出現頻度を下げることができる。
On the other hand, in the pachi-
＜一般遊技状態中の遊技性＞
次に、図３９Ａ～３９Ｃを参照して、一般遊技状態中の遊技の流れについて説明する。本実施形態のパチスロ１では、一般遊技状態中において、遊技状態が通常遊技状態からＣＺに移行し、その後、遊技状態がＣＺからＡＲＴ遊技状態に移行することにより、一般遊技状態（非ＡＲＴ遊技状態）からＡＲＴ遊技状態への移行が行われる（図１４Ａ及び１４Ｂ参照）。
<Playability during normal game state>
Next, with reference to FIGS. 39A to 39C, the game flow during the normal game state will be described. In the pachi-
図３９Ａは、一般遊技状態中において、遊技状態が通常遊技状態からＣＺに移行する際の遊技の流れを示す図である。通常遊技状態は、図３９Ａに示すように、ＣＺの抽籤状態として低確率状態と高確率状態とを有する。この低確率状態及び高確率状態は、通常遊技状態中に行われるＣＺ抽籤に当籤する期待度が互いに異なる状態であり、低確率状態はＣＺ抽籤に当籤し難い状態であり、高確率状態はＣＺ抽籤に当籤し易い状態である。そして、通常遊技状態中の遊技において行われるＣＺ抽籤に当籤した場合には、遊技状態が通常遊技状態からＣＺに移行する。 FIG. 39A is a diagram showing the flow of the game when the game state shifts from the normal game state to the CZ during the normal game state. The normal game state has a low probability state and a high probability state as the lottery state of CZ, as shown in FIG. 39A. The low-probability state and the high-probability state are states in which the degree of expectation for winning the CZ lottery performed during the normal game state is different from each other. It is in a state in which it is easy to win the lottery. Then, when the CZ lottery performed in the game during the normal game state is won, the game state shifts from the normal game state to the CZ.
なお、本実施形態のパチスロ１では、ＣＺ（チャンスゾーン）として、「ＣＺ１」、「ＣＺ２」及び「ＣＺ３」の複数のチャンスゾーンを設ける。ＣＺ１～ＣＺ３は、ＣＺ中の遊技で行われるＡＲＴ抽籤に当籤する期待度が互いに異なるチャンスゾーンであり、ＣＺ３は、ＡＲＴ抽籤に必ず当籤するチャンスゾーンであり、ＣＺ１及びＣＺ２は、所定の確率でＡＲＴ抽籤に当籤するチャンスゾーンである。通常遊技状態中の遊技で行われるＣＺ抽籤では、ＣＺの当籤／非当籤だけでなく、当籤時に移行するＣＺの種別（ＣＺ１～ＣＺ３のいずれか）も決定される（後述の図４１参照）。
In addition, in the pachi-
図３９Ｂは、遊技状態が一般遊技状態のＣＺ１及びＣＺ２からＡＲＴ遊技状態に移行する際の遊技の流れを示す図である。ＣＺ１及びＣＺ２はともに、前半部と後半部とから構成される。前半部は、ＣＺ中の遊技で行われるＡＲＴ抽籤に当籤する期待度のランクを昇格させる期間であり、後半部は、ランクに基づくＡＲＴ抽籤の抽籤結果を所定の演出（本実施形態では、キャラクタによるバトル演出）により報知する期間である。 FIG. 39B is a diagram showing the flow of the game when the game state shifts from the normal game state CZ1 and CZ2 to the ART game state. Both CZ1 and CZ2 consist of a front half and a rear half. The first half is a period for raising the rank of the degree of expectation for winning the ART lottery performed in the game during the CZ. It is a period to notify by battle production).
ＣＺ１中では、ランクとして６段階のモード（モード１～６）が用意され、モードが上がるほど、ＡＲＴ抽籤に当籤する期待度が高くなる。ＣＺ１の前半部では、第１の所定ゲーム数（例えば、最大で１２ゲーム）の期間、継続して遊技が行われ、内部当籤役に基づいてモードの昇格抽籤が行われる。そして、ＣＺ１の後半部の１ゲーム目では、前半部で昇格させたモード（前半部終了時点のモード）に基づいてＡＲＴ抽籤が行われる。
In CZ1, six modes (
また、ＣＺ２中では、ランクとして１０段階のポイントが用意され、ポイントが上がるほど、ＡＲＴ抽籤に当籤する期待度が高くなる。ＣＺ２の前半部では、第２の所定ゲーム数（例えば、最大で１５ゲーム）の期間、継続して遊技が行われ、内部当籤役に基づいてポイントの昇格抽籤が行われる。そして、ＣＺ２の後半部の１ゲーム目では、前半部で昇格させたポイント（前半部終了時点のポイント）に基づいてＡＲＴ抽籤が行われる。 Also, in CZ2, 10 levels of points are prepared as ranks, and the higher the points, the higher the expectation of winning the ART lottery. In the first half of CZ2, the game is played continuously for a period of a second predetermined number of games (for example, 15 games at maximum), and point promotion lottery is performed based on internal winning combinations. Then, in the first game of the second half of CZ2, an ART lottery is performed based on the points promoted in the first half (points at the end of the first half).
ＣＺ１の後半部では、味方キャラクタと敵キャラクタＡとが対戦するバトル演出が行われ、ＣＺ２の後半部では、味方キャラクタと敵キャラクタＢとが対戦するバトル演出が行われる。このバトル演出は、第３の所定ゲーム数（例えば、最大で４ゲーム）の期間の遊技に渡って行われる。また、バトル演出の勝敗は、ＡＲＴ抽籤の結果に基づいて管理（決定）され、ＡＲＴ抽籤に当籤している場合には、バトル演出で味方キャラクタが勝利し、非当籤である場合には、バトル演出で敵キャラクタが勝利する。 In the latter half of CZ1, a battle production is performed in which the ally character and the enemy character A fight each other, and in the latter half of CZ2, a battle production in which the ally character and the enemy character B fight each other is produced. This battle effect is performed over a period of a third predetermined number of games (for example, four games at maximum). Winning or losing the battle production is managed (determined) based on the results of the ART lottery. The enemy character wins in the production.
また、ＣＺ１及びＣＺ２の各後半部（バトル演出中）では、毎ゲーム、内部当籤役に基づいてＡＲＴ抽籤が行われる。そして、このＡＲＴ抽籤に当籤すると、バトル演出の結果が書き換えられる。例えば、バトル演出中にいわゆる「レア」役が内部当籤役として決定されると、ＡＲＴ抽籤が行われ、その結果に基づいてバトル演出の結果が書き換えられる。 In addition, in each latter half of CZ1 and CZ2 (during battle production), an ART lottery is performed every game based on the internal winning combination. And if this ART lottery is won, the result of the battle production will be rewritten. For example, when a so-called "rare" combination is determined as an internal winning combination during battle production, an ART lottery is performed, and the result of the battle production is rewritten based on the result.
ＣＺ１及びＣＺ２において、ＡＲＴに非当籤の場合には、後半部のバトル演出で敗北し、基本的には、その後、遊技状態が通常遊技状態に移行する。一方、ＣＺ１及びＣＺ２において、ＡＲＴに当籤している場合には、後半部のバトル演出で勝利し、その後、遊技状態がＣＺからＡＲＴ準備状態を経由して通常ＡＲＴに移行する。なお、本実施形態では、ＣＺ１及びＣＺ２の前半部の遊技において、フリーズが発生する場合があり、その場合には、遊技状態がＣＺからＡＲＴ準備状態を経由して、通常ＡＲＴではなくＣＴ（上乗せチャンスゾーン）に移行する。 In CZ1 and CZ2, if ART is not won, the player is defeated in the latter half of the battle presentation, and basically the game state shifts to the normal game state thereafter. On the other hand, in CZ1 and CZ2, when ART is won, the player wins in the latter half of the battle effect, and then the game state shifts from CZ to normal ART via ART preparation state. In this embodiment, freezing may occur in the first half of the game of CZ1 and CZ2. Chance zone).
図３９Ｃは、遊技状態が一般遊技状態のＣＺ３からＡＲＴ遊技状態に移行する際の遊技の流れを示す図である。ＣＺ３は、第４の所定ゲーム数（例えば、最大で１７ゲーム）の期間、継続して遊技が行われる。そして、ＣＺ３では、毎ゲーム、内部当籤役に基づいてＡＲＴ抽籤が行われる。 FIG. 39C is a diagram showing the flow of the game when the game state shifts from the normal game state CZ3 to the ART game state. CZ3 is played continuously for a period of a fourth predetermined number of games (for example, 17 games at maximum). At CZ3, an ART lottery is performed every game based on the internal winning combination.
ＣＺ３は、ＡＲＴ抽籤に当籤した時点で終了し、その次のゲーム以降、遊技状態がＣＺ３からＡＲＴ準備状態を経由してＣＴ（上乗せチャンスゾーン）に移行する。また、ＣＺ３では、フリーズが発生する場合があり、その場合にも、次ゲーム以降、遊技状態がＣＺ３からＡＲＴ準備状態を経由してＣＴ（上乗せチャンスゾーン）に移行する。一方、ＣＺ３において、ＡＲＴ抽籤に当籤せずにＣＺ３の遊技期間（第４の所定ゲーム数）が経過した場合、遊技状態がＣＺ３からＡＲＴ準備状態を経由して通常ＡＲＴに移行する。すなわち、本実施形態では、ＣＺ３は、ＡＲＴ遊技状態への移行が確定しているチャンスゾーンである。 CZ3 ends when the ART lottery is won, and after the next game, the game state shifts from CZ3 to CT (additional chance zone) via the ART preparation state. Also, in CZ3, freezing may occur, and even in that case, after the next game, the game state shifts from CZ3 to CT (additional chance zone) via the ART preparation state. On the other hand, in CZ3, if the ART lottery is not won and the game period of CZ3 (fourth predetermined number of games) elapses, the game state shifts from CZ3 to normal ART via the ART preparation state. That is, in this embodiment, CZ3 is a chance zone in which the transition to the ART gaming state is confirmed.
＜一般遊技状態中に用いる各種データテーブル＞
続いて、図４０～図４５を参照して、一般遊技状態中に行われる遊技性に関する抽籤処理で用いられる各種データテーブルについて説明する。なお、以下に説明する各種データテーブルは、メインＲＯＭ１０２に格納される。
<Various data tables used during general game state>
Next, with reference to FIGS. 40 to 45, various data tables used in lottery processing relating to game features performed during the normal game state will be described. Various data tables described below are stored in the
また、以下に示す各種データテーブルでは、抽籤値の情報を概念的に示す。データテーブル中の「０」は、当籤確率「０％」に相当する抽籤値が規定されていることを意味し、「極々低」は、当籤確率「０％～１％未満」に相当する抽籤値が規定されていることを意味し、「極低」は、当籤確率「１％～１０％未満」に相当する抽籤値が規定されていることを意味する。また、データテーブル中の「低」は、当籤確率「１０％～３０％未満」に相当する抽籤値が規定されていることを意味し、「中」は、当籤確率「３０％～６０％未満」に相当する抽籤値が規定されていることを意味し、「高」は、当籤確率「６０％～８０％未満」に相当する抽籤値が規定されていることを意味する。さらに、データテーブル中の「極高」は、当籤確率「８０％～９９％未満」に相当する抽籤値が規定されていることを意味し、「極々高」は、当籤確率「９９％～１００％未満」に相当する抽籤値が規定されていることを意味し、「確定」は、当籤確率「１００％」に相当する抽籤値が規定されていることを意味する。 In addition, various data tables shown below conceptually show lottery value information. "0" in the data table means that a lottery value corresponding to a winning probability of "0%" is defined, and "extremely low" means a lottery value corresponding to a winning probability of "0% to less than 1%". It means that the value is specified, and "extremely low" means that the lottery value corresponding to the winning probability of "1% to less than 10%" is specified. In addition, "low" in the data table means that the lottery value corresponding to the winning probability of "10% to less than 30%" is defined, and "medium" means that the winning probability is "30% to less than 60%". ", and "high" means that a lottery value corresponding to a winning probability of "60% to less than 80%" is specified. Furthermore, "extremely high" in the data table means that a lottery value corresponding to a winning probability of "80% to less than 99%" is defined, and "extremely high" means that a winning probability of "99% to 100%" is defined. %” means that a lottery value corresponding to “less than %” is defined, and “determined” means that a lottery value corresponding to a winning probability of “100%” is defined.
そして、以下に示す各種データテーブルでは、乱数回路１１０の乱数レジスタ１により、予め定められた数値の範囲（０～６５５３５）から抽出される抽籤用乱数値を、規定された抽籤値で順次減算し、減算の結果が負となったか否か（いわゆる「桁かり」が生じたか否か）の判定を行うことによって内部的な抽籤が行われる。なお、本実施形態では、一般遊技状態中に行われる遊技性に関する抽籤処理において抽籤用乱数値から抽籤値を減算して当籤／非当籤を判定する例を説明したが、本発明はこれに限定されず、抽出した抽籤用乱数値に抽籤値を加算し、加算結果が６５５３６を超えたか否か（いわゆる「桁あふれ」が生じたか否か）を判定して、当籤／非当籤を決定してもよい。
In the various data tables shown below, the random numbers for lottery extracted from a predetermined range of numbers (0 to 65535) are sequentially subtracted by the prescribed lottery values from the
［通常中高確率抽籤テーブル］
まず、図４０Ａ及び４０Ｂを参照して、ＣＺの抽籤状態（低確率及び高確率）の移行抽籤で用いられる通常中高確率抽籤テーブルについて説明する。なお、本実施形態のパチスロ１では、毎ゲーム、内部当籤役に基づいてＣＺの抽籤状態の移行抽籤が行われるだけでなく、例えばボーナス終了時やＣＺ，ＡＲＴ終了時などの場合にもＣＺの抽籤状態の移行抽籤が行われる。図４０Ａは、通常遊技状態中に毎ゲーム参照される通常中高確率抽籤テーブルの構成図であり、図４０Ｂは、例えば設定変更時、ボーナス終了時又はＣＺ，ＡＲＴ終了時等に参照される通常中高確率抽籤テーブルの構成図である。なお、図４０Ａに示す内部当籤役の名称は、上述したサブフラグの名称に対応する。
[Normal Medium/High Probability Lottery Table]
First, with reference to FIGS. 40A and 40B, the normal medium-to-high probability lottery table used in the transition lottery for the CZ lottery state (low probability and high probability) will be described. In addition, in the pachi-
図４０Ａに示す通常中高確率抽籤テーブルは、現在のＣＺの抽籤状態と内部当籤役との各組合せと、移行後のＣＺの抽籤状態の抽籤結果（低確率／高確率）と、各抽籤結果に対応付けられた抽籤値の情報との対応関係を規定する。 The normal medium-to-high probability lottery table shown in FIG. Defines the correspondence relationship with the associated lottery value information.
図４０Ａに示す通常中高確率抽籤テーブルから明らかなように、現在のＣＺの抽籤状態が低確率である場合には、内部当籤役がサブフラグ「弱チェリー」に対応する役であるときに、ＣＺの抽籤状態が高確率に移行し易くなる。一方、現在のＣＺの抽籤状態が高確率である場合には、内部当籤役がサブフラグ「共通ベル」、「サボテン」、「弱チェリー」及び「強チェリー」のいずれかに対応する役であるときに、ＣＺの抽籤状態が高確率に維持される。 As is clear from the normal medium-to-high probability lottery table shown in FIG. 40A, when the current lottery state of CZ is low probability, when the internal winning combination is a combination corresponding to the sub-flag "weak cherry", CZ's The lottery state becomes easier to shift to a high probability. On the other hand, if the current lottery status of CZ is high probability, the internal winning combination is a combination corresponding to any of the sub-flags "common bell", "cactus", "weak cherry" and "strong cherry". In addition, the lottery state of CZ is maintained with a high probability.
図４０Ｂに示す通常中高確率抽籤テーブルは、該テーブルを参照する際の各状況と、移行後のＣＺの抽籤状態の抽籤結果（低確率／高確率）と、各抽籤結果に対応付けられた抽籤値の情報との対応関係を規定する。図４０Ｂに示す通常中高確率抽籤テーブルから明らかなように、ボーナス終了時にはＣＺの抽籤状態が必ず高確率に移行する。 The normal medium-to-high probability lottery table shown in FIG. 40B includes each situation when referring to the table, the lottery result (low probability/high probability) of the lottery state of CZ after transition, and the lottery associated with each lottery result. Defines the correspondence with value information. As is clear from the normal medium-to-high probability lottery table shown in FIG. 40B, the lottery state of CZ always shifts to high probability at the end of the bonus.
［ＣＺ抽籤テーブル］
次に、図４１Ａ及び４１Ｂを参照して、ＣＺ抽籤で用いられるＣＺ抽籤テーブルについて説明する。図４１Ａは、通常遊技状態中に内部当籤役に基づいてＣＺ抽籤を行う際に用いられるＣＺ抽籤テーブルの構成図であり、図４１Ｂは、例えばＣＺ失敗時やＡＲＴ終了時などにおいて、ＣＺの引き戻しを行うか否かのＣＺ抽籤を行う際に用いられるＣＺ抽籤テーブルの構成図である。なお、図４１Ａに示す内部当籤役の名称は、上述したサブフラグの名称に対応する。
[CZ lottery table]
Next, the CZ lottery table used in the CZ lottery will be described with reference to FIGS. 41A and 41B. FIG. 41A is a configuration diagram of the CZ lottery table used when performing the CZ lottery based on the internal winning combination during the normal game state, and FIG. FIG. 10 is a configuration diagram of a CZ lottery table used when performing a CZ lottery to determine whether or not to perform; It should be noted that the names of the internal winning combinations shown in FIG. 41A correspond to the names of the sub-flags described above.
図４１Ａに示すＣＺ抽籤テーブルは、現在のＣＺの抽籤状態と内部当籤役との各組合せと、ＣＺ１、ＣＺ２，ＣＺ３の当籤／非当籤（抽籤結果）と、各抽籤結果に対応付けられた抽籤値の情報との対応関係を規定する。図４１Ａに示すＣＺ抽籤テーブルから明らかなように、現在のＣＺの抽籤状態が高確率中である場合には、現在のＣＺの抽籤状態が低確率中である場合よりも、ＣＺ抽籤に当籤する確率が高くなる。 The CZ lottery table shown in FIG. 41A includes each combination of the current lottery state of CZ and the internal winning combination, winning/non-winning of CZ1, CZ2, and CZ3 (lottery results), and lottery results associated with each lottery result. Defines the correspondence with value information. As is clear from the CZ lottery table shown in FIG. 41A, when the current CZ lottery state is high probability, the CZ lottery is won more than when the current CZ lottery state is low probability. higher probability.
図４１Ｂに示すＣＺ抽籤テーブルは、ＣＺ失敗時やＡＲＴ終了時における、ＣＺ１、ＣＺ２，ＣＺ３の当籤／非当籤（抽籤結果）と、各抽籤結果に対応付けられた抽籤値の情報との対応関係を規定する。ＣＺ失敗時（ＣＺ１、ＣＺ２中のＡＲＴ抽籤に非当籤時）やＡＲＴ遊技状態の終了時には、このＣＺ抽籤テーブルを用いてＣＺの引き戻し抽籤が行われる。 The CZ lottery table shown in FIG. 41B shows the correspondence relationship between winning/non-winning (lottery results) of CZ1, CZ2, and CZ3 and information on lottery values associated with each lottery result when CZ fails or ART ends. stipulate. When the CZ fails (when the ART lottery in CZ1 and CZ2 is not won) or when the ART gaming state ends, the CZ lottery table is used to pull back the CZ lottery.
［ＣＺ１中モードアップ抽籤テーブル］
次に、図４２を参照して、ＣＺ１の前半部において行われるＣＺ１のモードアップ抽籤で用いられるＣＺ１中モードアップ抽籤テーブルについて説明する。図４２は、ＣＺ１中モードアップ抽籤テーブルの構成図である。なお、図４２に示す内部当籤役の名称は、上述したサブフラグの名称に対応する。
[CZ1 middle mode upgrade lottery table]
Next, with reference to FIG. 42, the CZ1 middle mode up lottery table used in the CZ1 mode up lottery performed in the first half of CZ1 will be described. FIG. 42 is a configuration diagram of a CZ1 middle mode up lottery table. The names of the internal winning combinations shown in FIG. 42 correspond to the names of the sub-flags described above.
ＣＺ１中モードアップ抽籤テーブルは、現在のモードと内部当籤役との各組合せと、モードアップ抽籤の結果（当籤／非当籤）と、各抽籤結果に対応付けられた抽籤値の情報との対応関係を規定する。後述の図４４Ａに示すように、ＣＺ１では、モードが上がる（モードの値が高くなる）ほどＡＲＴ抽籤に当籤する確率が上がり、モードがモード６まで上がると、ＡＲＴ抽籤に必ず当籤する。 The CZ1 middle mode-up lottery table shows the correspondence between each combination of the current mode and the internal winning combination, the result of the mode-up lottery (won/non-won), and the information of the lottery value associated with each lottery result. stipulate. As shown in FIG. 44A to be described later, in CZ1, the higher the mode (the higher the value of the mode), the higher the probability of winning the ART lottery.
なお、図４２中の抽籤結果「モード１ＵＰ」とは、ＣＺ１のモードが１段階上がることを意味し、抽籤結果「モード２ＵＰ」とは、ＣＺ１のモードが２段階上がることを意味する。それゆえ、例えば、現在のモードがモード２である状況において、抽籤結果「モード２ＵＰ」に当籤すると、ＣＺ１のモードはモード２からモード４に上がる。また、例えば、抽籤結果「モード６ＵＰ＿フリーズ発生」に当籤すると、フリーズが発生し、ＡＲＴ抽籤の当籤及びＣＴの付与が決定される。
The lottery result "
［ＣＺ２中ポイント抽籤テーブル］
次に、図４３を参照して、ＣＺ２の前半部において行われるＣＺ２のポイントアップ抽籤で用いられるＣＺ２中ポイント抽籤テーブルについて説明する。図４３は、ＣＺ２中ポイント抽籤テーブルの構成図である。なお、図４３に示す内部当籤役の名称は、上述したサブフラグの名称に対応する。
[CZ2 middle point lottery table]
Next, with reference to FIG. 43, the middle point lottery table for CZ2 used in the point-up lottery for CZ2 performed in the first half of CZ2 will be described. FIG. 43 is a configuration diagram of a CZ2 middle point lottery table. It should be noted that the names of the internal winning combinations shown in FIG. 43 correspond to the names of the sub-flags described above.
ＣＺ２中ポイント抽籤テーブルは、現在のポイントと内部当籤役との各組合せと、ポイントアップ抽籤の結果（当籤／非当籤）と、各抽籤結果に対応付けられた抽籤値の情報との対応関係を規定する。後述の図４４Ｂに示すように、ＣＺ２では、ポイントが上がるほどＡＲＴ抽籤に当籤する確率が上がり、ポイントが「ポイント１０」まで上がると、ＡＲＴ抽籤に必ず当籤する。なお、図４３中の抽籤結果「ポイント２ＵＰ」とは、現在のＣＺ２のポイントに「２」が加算されることを意味し、例えば、現在のポイントが「２」である状況において、抽籤結果「ポイント２ＵＰ」に当籤すると、ＣＺ２のポイントは「２」から「４」に上がる。また、例えば、抽籤結果の「ポイント１０ＵＰ＿フリーズ発生」に当籤すると、フリーズが発生し、ＡＲＴ抽籤の当籤及びＣＴの付与が決定される。
The CZ2 middle point lottery table shows the correspondence between each combination of the current point and the internal winning combination, the result of the point-up lottery (won/non-won), and the information of the lottery value associated with each lottery result. stipulate. As shown in FIG. 44B to be described later, in CZ2, the higher the point, the higher the probability of winning the ART lottery. Note that the lottery result “
［ＣＺ中ＡＲＴ抽籤テーブル］
次に、図４４Ａ～４４Ｃ及び図４５を参照して、ＣＺ中に実行されるＡＲＴ抽籤で用いられるＣＺ中ＡＲＴ抽籤テーブルについて説明する。なお、図４４Ａは、ＣＺ１の後半部の１ゲーム目で用いられるＣＺ中ＡＲＴ抽籤テーブル（ＣＺ１用）の構成図であり、図４４Ｂは、ＣＺ２の後半部の１ゲーム目で用いられるＣＺ中ＡＲＴ抽籤テーブル（ＣＺ２用）の構成図であり、図４４Ｃは、ＣＺ１，ＣＺ２の後半部で用いられるＣＺ中ＡＲＴ抽籤テーブル（ＣＺ１，ＣＺ２共通 後半バトル中用）の構成図である。また、図４５は、ＣＺ３中に実行されるＡＲＴ抽籤で用いられるＣＺ中ＡＲＴ抽籤テーブル（ＣＺ３用）の構成図である。なお、図４４Ｃ及び図４５に示す内部当籤役の名称は、上述したサブフラグの名称に対応する。
[CZ medium ART lottery table]
Next, with reference to FIGS. 44A to 44C and 45, the ART lottery table during CZ used in the ART lottery executed during CZ will be described. In addition, FIG. 44A is a configuration diagram of the CZ ART lottery table (for CZ1) used in the first game of the second half of CZ1, and FIG. FIG. 44C is a configuration diagram of a lottery table (for CZ2), and FIG. 44C is a configuration diagram of a CZ medium ART lottery table (common to CZ1 and CZ2, for the latter half of the battle) used in the latter half of CZ1 and CZ2. Also, FIG. 45 is a configuration diagram of the ART lottery table during CZ (for CZ3) used in the ART lottery executed during CZ3. The names of the internal winning combinations shown in FIGS. 44C and 45 correspond to the names of the sub-flags described above.
図４４Ａに示すＣＺ中ＡＲＴ抽籤テーブル（ＣＺ１用）は、現在のモードと、ＡＲＴ抽籤の結果（当籤の有無）と、各抽籤結果に対応付けられた抽籤値の情報との対応関係を規定する。また、図４４Ｂに示すＣＺ中ＡＲＴ抽籤テーブル（ＣＺ２用）は、現在のポイントと、ＡＲＴ抽籤の結果（当籤の有無）と、各抽籤結果に対応付けられた抽籤値の情報との対応関係を規定する。 The CZ ART lottery table (for CZ1) shown in FIG. 44A defines the correspondence between the current mode, the ART lottery result (whether or not there is a lottery), and the lottery value information associated with each lottery result. . Also, the CZ medium ART lottery table (for CZ2) shown in FIG. stipulate.
ＣＺ中ＡＲＴ抽籤テーブル（ＣＺ１用）及びＣＺ中ＡＲＴ抽籤テーブル（ＣＺ２用）から明らかなように、ＣＺ１及びＣＺ２では前半部のランク（モード又はポイント）が上がるほど、ＡＲＴ抽籤に当籤し易くなる。 As is clear from the CZ medium ART lottery table (for CZ1) and the CZ medium ART lottery table (for CZ2), in CZ1 and CZ2, the higher the rank (mode or point) in the first half, the easier it is to win the ART lottery.
図４４Ｃに示すＣＺ中ＡＲＴ抽籤テーブル（ＣＺ１，ＣＺ２共通 後半バトル中用）は、内部当籤役と、ＡＲＴ抽籤の結果（当籤の有無）と、各抽籤結果に対応付けられた抽籤値の情報との対応関係を規定する。ＣＺ中ＡＲＴ抽籤テーブル（ＣＺ１，ＣＺ２共通 後半バトル中用）から明らかなように、ＣＺ１及びＣＺ２の後半部において、レア役（サブフラグ「弱チェリー」、「サボテン」又は「強チェリー」に対応する役）が内部当籤役として決定されると、所定の確率でＡＲＴ抽籤に当籤する。 The CZ medium ART lottery table shown in FIG. 44C (common to CZ1 and CZ2, for the second half of the battle) includes information on the internal winning combination, the result of the ART lottery (whether or not there is a lottery), and the lottery value associated with each lottery result. Defines the correspondence between As is clear from the CZ medium ART lottery table (common to CZ1 and CZ2, for the second half of the battle), in the second half of CZ1 and CZ2, the role corresponding to the sub-flag "weak cherry", "cactus" or "strong cherry" ) is determined as the internal winning combination, the player wins the ART lottery with a predetermined probability.
図４５に示すＣＺ中ＡＲＴ抽籤テーブル（ＣＺ３用）は、ＣＺ３の消化ゲーム数と内部当籤役との各組合せと、ＡＲＴ抽籤の結果（当籤の有無）と、各抽籤結果に対応付けられた抽籤値の情報との対応関係を規定する。ＣＺ中ＡＲＴ抽籤テーブル（ＣＺ３用）から明らかなように、本実施形態では、ＣＺ３中においてＡＲＴ抽籤に当籤すると必ずＣＴにも当籤する。 The CZ middle ART lottery table (for CZ3) shown in FIG. 45 includes each combination of the number of games played in CZ3 and the internal winning combination, the result of the ART lottery (whether or not there is a win), and the lottery associated with each lottery result. Defines the correspondence with value information. As is clear from the ART lottery table in CZ (for CZ3), in this embodiment, when the ART lottery is won in CZ3, CT is always won.
＜通常ＡＲＴ中の遊技性＞
次に、図４６Ａ及び４６Ｂを参照して、遊技ＡＲＴ中の遊技の流れについて説明する。本実施形態のパチスロ１では、上述のように、ＡＲＴ遊技状態として、通常ＡＲＴとＣＴとが設けられ（図１４Ａ及び１４Ｂ参照）、ＣＴ中を上乗せチャンスゾーンとしている。それゆえ、本実施形態では、遊技者は、通常ＡＲＴ中の遊技において、ＣＴへの移行を目指して遊技を行うことになる。
<Playability during normal ART>
Next, with reference to FIGS. 46A and 46B, the game flow during game ART will be described. In pachi-
［通常ＡＲＴからＣＴへの移行態様］
図４６Ａは、通常ＡＲＴからＣＴへの遊技状態の移行態様を示す図である。本実施形態のパチスロ１では、図４６Ａに示すように、通常ＡＲＴ中に行われるＣＴ抽籤に当籤した場合、遊技状態が通常ＡＲＴからＣＴに移行する。なお、本実施形態のパチスロ１は、図４６Ａに示すように、通常ＡＲＴ中に行われる様々な抽籤に影響を与えるパラメータとして、ＡＲＴレベル及びＣＴ抽籤状態が設けられる。
[Mode of transition from normal ART to CT]
FIG. 46A is a diagram showing a game state transition mode from normal ART to CT. In pachi-
ＡＲＴレベルとしては、レベル１～レベル４の４段階のレベルが設けられ、このＡＲＴレベルは、主に通常ＡＲＴ中の継続（消化）ゲーム数に基づいて制御（決定）される。そして、ＡＲＴレベルは、ＣＴ抽籤状態の決定や後述する通常ＡＲＴ中のフラグ変換抽籤などに対して影響を与える。
Four ART levels,
ＣＴ抽籤状態としては、低確率、通常、高確率及び超高確率の４段階の状態が設けられ、ＣＴ抽籤状態は、主に、ＡＲＴレベルや通常ＡＲＴ中の内部当籤役などに基づいて制御（決定）される。そして、ＣＴ抽籤状態は、通常ＡＲＴ中に行うＣＴ抽籤や後述する通常ＡＲＴ中のフラグ変換抽籤などに対して影響を与える。 As the CT lottery state, there are four stages of low probability, normal, high probability, and ultra-high probability. It is determined. The CT lottery state affects the CT lottery performed during the normal ART, the flag conversion lottery during the normal ART described later, and the like.
［通常ＡＲＴ中のフラグ変換］
上述のように、本実施形態のパチスロ１では、ＲＴ４状態中、すなわち、ＡＲＴ遊技状態中に、内部当籤役「Ｆ＿確チリリプ」、「Ｆ＿１確チリリプ」及び「Ｆ＿リーチ目リプＡ」～「Ｆ＿リーチ目リプＤ」のいずれかが単独で内部当籤役として決定されると、フラグ変換抽籤を行い、その抽籤結果に応じて特別な特典（例えば、ＡＲＴゲーム数の上乗せやＣＴ当籤）を付与する。図４６Ｂは、通常ＡＲＴ中に行われるフラグ変換抽籤の手法の概要を示す図である。
[Flag conversion during normal ART]
As described above, in the pachi-
本実施形態では、図４６Ｂに示すように、通常ＡＲＴ中において、ＡＲＴレベル及びＣＴ抽籤状態を参照して、フラグ変換抽籤が行われる。その結果、フラグ変換抽籤に当籤した場合には、特別な特典を付与するとともに、略称「３連チリリプ」に係る図柄組合せや略称「リーチ目リプ」に係る図柄組合せなどを有効ライン上に停止表示させるためのナビ（例えば、順押しで所定の図柄を狙わせる旨の情報の報知）が行われる。一方、フラグ変換抽籤に非当籤であった場合には、略称「リプレイ」に係る図柄組合せを有効ライン上に停止表示させるためのナビ（例えば、順押し以外の押し順の報知）が行われる。 In this embodiment, as shown in FIG. 46B, during normal ART, the flag conversion lottery is performed with reference to the ART level and the CT lottery state. As a result, if you win the flag conversion lottery, you will be given a special privilege, and the combination of symbols related to the abbreviation "Triple Chilli Lip" and the symbol combination related to the abbreviation "Reach Eye Lip" will be displayed on the effective line. Navigation (for example, notification of information to the effect that a predetermined pattern is aimed at by forward pressing) is performed. On the other hand, if the flag conversion lottery is not won, navigation (for example, notification of the pressing order other than the forward pressing) is performed to stop and display the symbol combination associated with the abbreviated name "replay" on the active line.
そして、遊技者がこの報知（ナビ）に従い停止操作を行うと、報知内容に応じた図柄組合せが有効ライン上に停止表示される。具体的には、フラグ変換抽籤に当籤した場合には略称「３連チリリプ」に係る図柄組合せや略称「リーチ目リプ」に係る図柄組合せなどが有効ライン上に停止表示され、フラグ変換抽籤に非当籤であった場合には略称「リプレイ」に係る図柄組合せが有効ライン上に停止表示される。 When the player performs a stop operation in accordance with this notification (navigation), the symbol combination corresponding to the content of the notification is stopped and displayed on the activated line. Specifically, when the flag conversion lottery is won, the symbol combination related to the abbreviation "Triple Chilli Lip" and the symbol combination related to the abbreviation "Reach Eye Lip" are displayed stopped on the active line, and the flag conversion lottery is non-existent. In the case of a win, the symbol combination associated with the abbreviation "replay" is stopped and displayed on the active line.
＜通常ＡＲＴ中に用いる各種データテーブル＞
次に、図４７～図５１を参照して、通常ＡＲＴ中の抽籤処理で用いられる各種データテーブルについて説明する。なお、以下に説明する各種データテーブルは、メインＲＯＭ１０２に格納される。
<Various data tables normally used during ART>
Next, various data tables used in lottery processing during normal ART will be described with reference to FIGS. 47 to 51. FIG. Various data tables described below are stored in the
［ＡＲＴ中フラグ変換抽籤テーブル］
図４７Ａ及び４７Ｂは、通常ＡＲＴ中に行われるフラグ変換抽籤で用いられるＡＲＴ中フラグ変換抽籤テーブルの構成図である。
[Art medium flag conversion lottery table]
47A and 47B are configuration diagrams of the during-ART flag conversion lottery table used in the flag conversion lottery normally performed during ART.
本実施形態に係るパチスロ１では、通常ＡＲＴ中のフラグ変換抽籤を２段階で行う。具体的には、内部当籤役「Ｆ＿確チリリプ」又は「Ｆ＿１確チリリプ」が当籤した場合、まず、１段階目のフラグ変換抽籤が行われ、この１段階目のフラグ変換抽籤に当籤すると、その後、２段階目のフラグ変換抽籤が行われる。そして、この２段階目のフラグ変換抽籤に当籤すると、内部当籤役「Ｆ＿確チリリプ」又は「Ｆ＿１確チリリプ」がサブフラグＥＸ「３連チリリプ」に変換される。一方、１段階目のフラグ変換抽籤又は２段階目のフラグ変換抽籤が非当籤であった場合には、内部当籤役「Ｆ＿確チリリプ」又は「Ｆ＿１確チリリプ」はサブフラグＥＸ「リプレイ」に変換される（通常のリプレイ役として扱う）。なお、内部当籤役「Ｆ＿リーチ目リプＡ」～「Ｆ＿リーチ目リプＤ」のいずれかが当籤した場合には、２段階目のフラグ変換抽籤のみが行われる。
In the pachi-
図４７Ａは、１段階目のフラグ変換抽籤で用いられるＡＲＴ中フラグ変換抽籤テーブルの構成図であり、図４７Ｂは、２段階目のフラグ変換抽籤で用いられるＡＲＴ中フラグ変換抽籤テーブルの構成図である。 47A is a configuration diagram of an ART flag conversion lottery table used in the first stage flag conversion lottery, and FIG. 47B is a configuration diagram of an ART flag conversion lottery table used in the second stage flag conversion lottery. be.
図４７Ａに示すＡＲＴ中フラグ変換抽籤テーブルは、内部当籤役（「Ｆ＿確チリリプ」又は「Ｆ＿１確チリリプ」）と、１段階目のフラグ変換抽籤の抽籤結果（変換無し／変換有り（仮））と、各抽籤結果に対応付けられた抽籤値の情報との対応関係を規定する。 The flag conversion lottery table during ART shown in FIG. 47A includes the internal winning combinations (“F_certain Chiririp” or “F_1 certain Chiririp”) and the lottery results of the first-stage flag conversion lottery (without conversion/with conversion (tentative)). and the information of the lottery value associated with each lottery result.
図４７Ｂに示すＡＲＴ中フラグ変換抽籤テーブルは、内部当籤役とＡＲＴレベルとＣＴ抽籤状態との各組合せと、２段階目のフラグ変換抽籤の抽籤結果（変換無し／変換有り）と、各抽籤結果に対応付けられた抽籤値の情報との対応関係を規定する。なお、通常ＡＲＴにおいて１回、ＣＴに当籤するまでの遊技では、図４７Ｂ中の項目「ＡＲＴレベル」の「初回（一度ＣＴに当籤するまで）」欄のテーブルが参照される。 The during-ART flag conversion lottery table shown in FIG. 47B includes each combination of the internal winning combination, the ART level, and the CT lottery status, the lottery result of the second-stage flag conversion lottery (without conversion/with conversion), and each lottery result. defines the correspondence relationship with the lottery value information associated with . In addition, in the game until the CT is won once in the normal ART, the table in the column "first time (until the CT is won once)" in the item "ART level" in FIG. 47B is referred to.
本実施形態において、図４７Ａ及び４７Ｂに示すように、ＡＲＴ中フラグ変換抽籤テーブルのそれぞれを用いた段階目及び２段階目のフラグ変換抽籤では、確率分母が「２５６」となる乱数値（０～２５５）を用いて抽籤が行われる。それゆえ、本実施形態では、上述した２段階のフラグ変換抽籤は、確率分母が「６５５３６」となる乱数値を用いて一回抽籤を行う場合と実質同一の抽籤であるとみなすことができる。 In this embodiment, as shown in FIGS. 47A and 47B, in the stage and second stage flag conversion lotteries using the ART medium flag conversion lottery tables, the probability denominator is a random number (0 to 255) is used to draw a lottery. Therefore, in the present embodiment, the two-step flag conversion lottery described above can be regarded as substantially the same lottery as the one-time lottery using random numbers with a probability denominator of "65536".
近年のパチスロでは、従来、副制御基板７２側（以下、「サブ側」という）で行っていた出玉に関する抽籤（ＡＲＴ抽籤など）を主制御基板７１側（以下、「メイン側」という）で行うことが求められている。しかしながら、メイン側の記憶手段（メインＲＯＭ１０２）の容量が小容量に制限されているため、処理容量の増加を抑えつつ遊技性を損なうことのない抽籤を可能にする仕組みが求められている。
In recent pachislot machines, lottery related to ball output (ART lottery, etc.), which was conventionally performed on the
この点に関して、本実施形態のパチスロ１では、確率分母が「２５６」となる抽籤を２段階で行うことにより、確率分母が「６５５３６」となる抽籤を行うことができるので、抽籤処理に係るメイン側の容量の増加を抑えることができる。また、２段階目の抽籤では、ＡＲＴレベルやＣＴ抽籤状態などを参照するので、内部当籤役だけでなく現在の状態に応じたフラグ変換抽籤を行うことができ、その結果、多様な遊技性を持ったフラグ変換抽籤を行うことができる。
Regarding this point, in the pachi-
［ＡＲＴレベル決定テーブル］
図４８Ａ及び４８Ｂは、ＡＲＴレベルを決定する際に用いられるＡＲＴレベル決定テーブルの構成図である。なお、ＡＲＴレベルの決定処理は、ＡＲＴ遊技状態への移行が決まったＡＲＴ当籤時、及び、通常ＡＲＴ中に行われる。図４８Ａは、ＡＲＴ当籤時に用いられるＡＲＴレベル決定テーブルの構成図であり、図４８Ｂは、通常ＡＲＴ中に用いられるＡＲＴレベル決定テーブルの構成図である。
[ART level determination table]
48A and 48B are configuration diagrams of ART level determination tables used when determining ART levels. ART level determination processing is performed at the time of ART winning when the transition to the ART gaming state is determined, and during normal ART. FIG. 48A is a configuration diagram of an ART level determination table used at the time of ART winning, and FIG. 48B is a configuration diagram of an ART level determination table used during normal ART.
図４８Ａに示すＡＲＴレベル決定テーブルは、ＡＲＴレベル１～４（抽籤結果）と、各ＡＲＴレベルに対応付けられた抽籤値の情報との対応関係を規定する。なお、本実施形態では、ＡＲＴ当籤時にフリーズが発生している場合には、ＡＲＴレベルとしてＡＲＴレベル２が決定される。
The ART level determination table shown in FIG. 48A defines correspondence relationships between
図４８Ｂに示すＡＲＴレベル決定テーブルは、現在のＡＲＴレベルと通常ＡＲＴの経過（消化）ゲーム数との各組合せと、移行先の各種ＡＲＴレベルと、移行先の各ＡＲＴレベルに対応付けられた抽籤値の情報との対応関係を規定する。また、図４８Ｂに示すＡＲＴレベル決定テーブルは、現在のＡＲＴレベルとＣＴ突入時の通常ＡＲＴの経過ゲーム数との各組合せと、移行先の各種ＡＲＴレベルと、移行先の各ＡＲＴレベルに対応付けられた抽籤値の情報との対応関係を規定する。すなわち、通常ＡＲＴ中では、通常ＡＲＴの経過（消化）ゲーム数が所定ゲーム数に到達したタイミングでＡＲＴレベルが移行可能となるだけでなく、通常ＡＲＴ中においてＣＴに突入したタイミングにおいてもＡＲＴレベルが移行可能となる。 The ART level determination table shown in FIG. 48B includes each combination of the current ART level and the number of games played (completed) of the normal ART, various ART levels to be transitioned to, and lottery numbers associated with each ART level to be transitioned to. Defines the correspondence with value information. In addition, the ART level determination table shown in FIG. 48B associates each combination of the current ART level and the number of elapsed games of the normal ART at the time of entering the CT, various ART levels to be transferred, and each ART level to be transferred. Defines the correspondence relationship with the lottery value information obtained. That is, during the normal ART, not only is it possible to shift the ART level at the timing when the number of games that have passed (completed) of the normal ART reaches a predetermined number of games, but the ART level can be changed at the timing of entering CT during the normal ART. possible to migrate.
［通常ＡＲＴ中高確率抽籤テーブル］
図４９は、通常ＡＲＴ中においてＣＴ抽籤状態を決定する際に用いられる通常ＡＲＴ中高確率抽籤テーブルの構成図である。
[Normal ART medium-high probability lottery table]
FIG. 49 is a configuration diagram of a high-probability lottery table during normal ART used when determining the CT lottery state during normal ART.
通常ＡＲＴ中高確率抽籤テーブルは、現在のＣＴ抽籤状態と内部当籤役との各組合せと、移行先の各種ＣＴ抽籤状態と、各ＣＴ抽籤状態に対応付けられた抽籤値の情報との対応関係を規定する。なお、図４９に示す内部当籤役の名称は、上述したサブフラグの名称に対応する。 The normal ART medium-to-high probability lottery table shows the correspondence between each combination of the current CT lottery state and the internal winning combination, the transition destination various CT lottery states, and the lottery value information associated with each CT lottery state. stipulate. The names of the internal winning combinations shown in FIG. 49 correspond to the names of the sub-flags described above.
通常ＡＲＴ中高確率抽籤テーブルから明らかなように、サブフラグ「３連チリリプ（３連チリリプＡ及び３連チリリプＢ）」やサブフラグ「リーチ目リプ（リーチ目リプ１～４）」に対応する内部当籤役が当籤している場合、ＣＴ抽籤状態が「低確率」に移行（転落）し易くなる。ただし、後述の図５０に示すように、サブフラグ「３連チリリプ」や「リーチ目リプ」に対応する内部当籤役が当籤している場合には、ＣＴ抽籤状態が転落しても、ＣＴ抽籤に必ず当籤する構成になっている。 As is clear from the normal ART medium-high probability lottery table, the internal winning combination corresponding to the sub-flag "Triple Chillilip (Triple Chililip A and Triple Chililip B)" and Sub-Flag "Reach Eye Lip (Reach Eye Lip 1-4)" is won, the CT lottery state is likely to shift (fall) to "low probability". However, as shown in FIG. 50, which will be described later, if an internal winning combination corresponding to the sub-flag "Triple Chilli Lip" or "Reach Eye Lip" is won, even if the CT lottery state falls, the CT lottery will not be held. It is configured to win without fail.
［ＡＲＴ中ＣＴ抽籤テーブル］
図５０は、通常ＡＲＴ中に行われるＣＴ抽籤で用いられるＡＲＴ中ＣＴ抽籤テーブルの構成図である。
[CT lottery table in ART]
FIG. 50 is a configuration diagram of a CT lottery table during ART, which is used in a CT lottery usually performed during ART.
ＡＲＴ中ＣＴ抽籤テーブルは、現在のＣＴ抽籤状態と内部当籤役との各組合せと、ＣＴ抽籤の各種抽籤結果（非当籤／通常ＣＴ／高確率ＣＴ）と、各抽籤結果に対応付けられた抽籤値の情報との対応関係を規定する。なお、図５０に示す内部当籤役の名称は、上述したサブフラグの名称に対応する。 The CT lottery table during ART includes each combination of the current CT lottery state and the internal winning combination, various lottery results of the CT lottery (non-winning/normal CT/high-probability CT), and lottery results associated with each lottery result. Defines the correspondence with value information. It should be noted that the names of the internal winning combinations shown in FIG. 50 correspond to the names of the sub-flags described above.
本実施形態において、内部当籤役として、サブフラグ「サボテン」、「弱チェリー」、「強チェリー」、「３連チリリプ（３連チリリプＡ及び３連チリリプＢ）」、「リーチ目リプ（リーチ目リプ１～４）」又は「ＢＢ」に対応する役が決定されている場合、ＡＲＴ中ＣＴ抽籤テーブルを用いたＣＴ抽籤処理では、確率分母が「２５６」となる範囲の乱数値を用いたＣＴ抽籤が行われる。また、内部当籤役としてこれらの役以外の内部当籤役（例えば、サブフラグ「リプレイ」、「共通ベル」、「押し順ベル」などに対応する役）が決定されている場合には、ＡＲＴ中ＣＴ抽籤テーブルを用いたＣＴ抽籤処理において、確率分母が「６５５３６」となる範囲の乱数値を用いたＣＴ抽籤が行われる。 In the present embodiment, the internal winning combination includes sub-flags “Cactus”, “Weak Cherry”, “Strong Cherry”, “Triple Chilli Lip (Triple Chili Lip A and Triple Chili Lip B)”, “Reach Eye Lip (Reach Eye Lip)”. 1 to 4)” or “BB”, in the CT lottery process using the CT lottery table in the ART, the CT lottery using random values in the range where the probability denominator is “256” is done. In addition, when an internal winning combination other than these winning combinations (for example, a combination corresponding to the sub-flag "replay", "common bell", "push order bell", etc.) is determined as the internal winning combination, the CT during ART In the CT lottery process using the lottery table, a CT lottery is performed using a random number value within a probability denominator of "65536".
なお、本実施形態のパチスロ１では、ＣＴとして「通常ＣＴ」及び「高確率ＣＴ」と称する２種類のＣＴを設ける。通常ＣＴと高確率ＣＴとでは、ＣＴ（上乗せチャンスゾーン）中に上乗せされるＡＲＴゲーム数の期待度が互いに異なり、高確率ＣＴは、通常ＣＴに比べて多くのＡＲＴゲーム数が上乗せされ易いＣＴである（後述の図５５参照）。
In addition, in the pachi-
［通常ＡＲＴ中上乗せ抽籤テーブル］
図５１は、通常ＡＲＴ中に行われるＡＲＴゲーム数の上乗せ抽籤で用いられる通常ＡＲＴ中上乗せ抽籤テーブルの構成図である。なお、図５１に示す内部当籤役の名称は、上述したサブフラグの名称に対応する。
[Normal ART extra lottery table]
FIG. 51 is a configuration diagram of a normal ART extra lottery table used in an ART game extra lottery performed during a normal ART. The names of the internal winning combinations shown in FIG. 51 correspond to the names of the sub-flags described above.
通常ＡＲＴ中上乗せ抽籤テーブルは、内部当籤役と、上乗せ抽籤の各種抽籤結果（非当籤／上乗せ１０Ｇ～３００Ｇ）と、各抽籤結果に対応付けられた抽籤値の情報との対応関係を規定する。 The normal ART extra lottery table defines correspondence relationships between internal winning combinations, various lottery results of the extra lottery (non-winning/additional 10G to 300G), and lottery value information associated with each lottery result.
＜ＣＴ中の遊技性＞
次に、図５２Ａ～５２Ｃを参照して、ＣＴ中の遊技の流れについて説明する。なお、図５２Ａ及び５２Ｂは、主に、サブフラグＥＸ「３連チリリプ」当籤時におけるＣＴ中の遊技フローの概要を示す図であり、図５２Ｃは、ＣＴ中に行われるフラグ変換処理の概要を示す図である。
<Playability during CT>
Next, the game flow during CT will be described with reference to FIGS. 52A to 52C. 52A and 52B are diagrams mainly showing an overview of the game flow during CT when the sub-flag EX "Triple Chillirip" is won, and FIG. 52C shows an overview of the flag conversion process performed during CT. It is a diagram.
［ＣＴ中の遊技内容］
本実施形態のパチスロ１において、ＣＴでは、１セット８回（８ゲーム）の遊技が行われる。ＣＴ期間中には、毎ゲーム、内部当籤役に基づいて、ＡＲＴゲーム数の上乗せ抽籤が行われる。そして、その上乗せ抽籤に当籤した場合には、ＣＴ遊技の単位遊技数（ゲーム数）の減算は行われず、一方、上乗せ抽籤が非当籤であった場合には、ＣＴ遊技の単位遊技数（ゲーム数）の減算が行われる。それゆえ、ＣＴ期間中において、ＡＲＴゲーム数が上乗せされた遊技では、ＣＴが終了することはなく、同一のセット内でＡＲＴゲーム数が上乗せされない遊技が８回実施されると、ＣＴが終了する。
[Game content during CT]
In pachi-
また、本実施形態では、図５２Ａ及び５２Ｂに示すように、ＣＴ期間中にサブフラグＥＸ「３連チリリプ」が当籤した場合、すなわち、内部当籤役「Ｆ＿確チリリプ」又は「Ｆ＿１確チリリプ」が当籤し、かつ、フラグ変換抽籤に当籤した場合、１セット８回のＣＴ遊技が再セット（ストック）される。そして、この再セット（ストック）されたＣＴ遊技のセットは、当該ＣＴ遊技のセットが終了した後に開始される。 Further, in the present embodiment, as shown in FIGS. 52A and 52B, when the sub-flag EX "Triple Chiririp" is won during the CT period, that is, the internal winning combination "F_Ten Chiriripu" or "F_1 Chiriripu" is won. And, when the flag conversion lottery is won, one set of eight CT games is reset (stocked). And, the set of this reset (stocked) CT game is started after the set of the CT game is finished.
例えば、同一セット内でＡＲＴゲーム数の上乗せ抽籤に非当籤である単位遊技が７回行われた後、ＡＲＴゲーム数が上乗せされないＣＴ遊技が１回行われるとＣＴが終了するが、このゲームにおいてサブフラグＥＸ「３連チリリプ」が当籤していると、ＣＴ遊技の再セットが行われる。その結果、ＣＴ遊技が再セットされた後、ＡＲＴゲーム数の上乗せ抽籤に非当籤である単位遊技が８回行われるまでＣＴが終了しないことになる。それゆえ、ＣＴの遊技期間は、サブフラグＥＸ「３連チリリプ」が当籤するほど長くなる。 For example, in the same set, after the unit game that is not won in the lottery with the number of ART games is played 7 times, the CT ends when the CT game that does not add the number of ART games is played once, but in this game If the sub-flag EX "three consecutive Chiriripu" is won, the CT game is reset. As a result, after the CT game is reset, the CT does not end until eight unit games that are non-winning in the extra lottery for the number of ART games are performed. Therefore, the game period of CT becomes longer as the sub-flag EX "triple chirrip" wins.
［ＣＴ中のフラグ変換］
次に、図５２Ｃを参照して、ＣＴ中に行われるフラグ変換抽籤の手法について説明する。上述のように、本実施形態では、ＣＴ期間中にサブフラグＥＸ「３連チリリプ」が当籤すると（内部当籤役「Ｆ＿確チリリプ」又は「Ｆ＿１確チリリプ」が当籤し、かつ、フラグ変換抽籤に当籤すると）、ＣＴが再セット（ストック）される。また、後述の図５４のＣＴ中フラグ変換抽籤テーブルに示すように、ＣＴ中に内部当籤役「Ｆ＿確チリリプ」又は「Ｆ＿１確チリリプ」が当籤すると、フラグ変換抽籤に必ず当籤する（サブフラグＥＸ「３連チリリプ」に必ず変換される）。すなわち、本実施形態では、ＣＴ中において、内部当籤役「Ｆ＿確チリリプ」又は「Ｆ＿１確チリリプ」が当籤すると、ＣＴが必ず再セットされる。
[Flag conversion during CT]
Next, with reference to FIG. 52C, a method of flag conversion lottery performed during CT will be described. As described above, in the present embodiment, if the sub-flag EX "triple chililip" is won during the CT period (the internal winning combination "F_certain chirilip" or "F_1 certain chirilip" is won and the flag conversion lottery is won, Then), CT is reset (stocked). In addition, as shown in the CT flag conversion lottery table of FIG. 54, which will be described later, when the internal winning combination "F_certain Chiririp" or "F_1 certain Chiririp" wins during CT, the flag conversion lottery is always won (sub-flag EX " It will always be converted to "Triple Chiriripu"). That is, in the present embodiment, when the internal winning combination "F_Ten Chillirip" or "F_1 Chillirip" is won during the CT, the CT is always reset.
また、内部当籤役「Ｆ＿リーチ目リプＡ」～「Ｆ＿リーチ目リプＤ」のいずれかが当籤した場合におけるフラグ変換抽籤では、３種類のフラグ変換テーブル（テーブル０～２）に基づいて、フラグ変換抽籤の当籤確率が制御される。具体的には、図５２Ｃに示すように、テーブル０はサブフラグＥＸ「リーチ目リプ」に変換される確率が最も低いフラグ変換テーブルであり、テーブル１はサブフラグＥＸ「リーチ目リプ」に変換される確率が次に低いフラグ変換テーブルであり、テーブル２はサブフラグＥＸ「リーチ目リプ」に変換される確率が最も高いフラグ変換テーブルである。なお、ＣＴ中にサブフラグＥＸ「リーチ目リプ」に当籤すると、後述の図５６のＣＴ中セット数上乗せ抽籤テーブルに示すように、ＣＴが新たに付与される。 In addition, in the flag conversion lottery when any one of the internal winning combinations "F_Reach lip A" to "F_Reach lip D" is won, flag The winning probability of the conversion lottery is controlled. Specifically, as shown in FIG. 52C, Table 0 is a flag conversion table with the lowest probability of being converted into the sub-flag EX "Reaching item", and Table 1 is converted into the sub-flag EX "Reaching item". It is the flag conversion table with the next lowest probability, and Table 2 is the flag conversion table with the highest probability of being converted into the sub-flag EX "Reaching item". Incidentally, if the sub-flag EX "Reaching eyes" is won during CT, a new CT is given as shown in the later-described lottery table with the number of sets added during CT in FIG.
また、本実施形態において、通常ＣＴでは、図５２Ｃに示すように、ＡＲＴレベルに基づいてフラグ変換テーブルが決定される。一方、高確率ＣＴでは、ＡＲＴレベルに関係なく、フラグ変換テーブルとして、テーブル０が必ず決定される。 Also, in this embodiment, in normal CT, the flag conversion table is determined based on the ART level, as shown in FIG. 52C. On the other hand, in high-probability CT, table 0 is always determined as the flag conversion table regardless of the ART level.
＜ＣＴ中に用いる各種データテーブル＞
次に、図５３～図５６を参照して、ＣＴ中に行われる抽籤処理で用いられる各種データテーブルについて説明する。なお、以下に説明する各種データテーブルは、メインＲＯＭ１０２に格納される。
<Various data tables used during CT>
Next, various data tables used in lottery processing performed during CT will be described with reference to FIGS. Various data tables described below are stored in the
［ＣＴ中テーブル抽籤テーブル］
図５３は、３段階のフラグ変換テーブル（テーブル０～２）の中からフラグ変換抽籤に用いるテーブルを決定する際に用いられるＣＴ中テーブル抽籤テーブルの構成図である。
[CT table lottery table]
FIG. 53 is a configuration diagram of a CT table lottery table used when determining a table to be used for flag conversion lottery from among three stages of flag conversion tables (tables 0 to 2).
ＣＴ中テーブル抽籤テーブルは、ＡＲＴレベルやこれから実行するＣＴの種別などの各状態と、フラグ変換テーブル（テーブル０～２）の種別と、各種別に対応付けられた抽籤値の情報との対応関係を規定する。なお、ＣＴ中テーブル抽籤テーブルは、ＣＴ抽籤に当籤してＣＴに移行することが決定された時、又は、ＣＴの開始時に参照される。 The CT table lottery table shows the correspondence between each state such as the ART level and the type of CT to be executed from now on, the type of the flag conversion table (tables 0 to 2), and the information of the lottery value associated with each type. stipulate. The table lottery table during CT is referred to when the CT lottery is won and it is decided to move to CT, or when CT is started.
［ＣＴ中フラグ変換抽籤テーブル］
図５４は、ＣＴ中に行われるフラグ変換抽籤で用いられるＣＴ中フラグ変換抽籤テーブルの構成図である。
[CT flag conversion lottery table]
FIG. 54 is a configuration diagram of a during-CT flag conversion lottery table used in a flag conversion lottery performed during CT.
ＣＴ中フラグ変換抽籤テーブルは、内部当籤役（「Ｆ＿確チリリプ」、「Ｆ＿１確チリリプ」及び「Ｆ＿リーチ目リプＡ」～「Ｆ＿リーチ目リプＤ」のいずれか）と、各フラグ変換テーブル（テーブル０～２）におけるフラグ変換抽籤の抽籤結果（変換無し／変換有り）と、各抽籤結果に対応付けられた抽籤値の情報との対応関係を規定する。ＣＴ中フラグ変換抽籤テーブルから明らかなように、ＣＴ中に内部当籤役「Ｆ＿確チリリプ」又は「Ｆ＿１確チリリプ」が当籤すると、フラグ変換抽籤に必ず当籤する（サブフラグＥＸ「３連チリリプ」に必ず変換される）。 The CT flag conversion lottery table includes an internal winning combination (any of "F_probable Chiririp", "F_1 probable Chiririp" and "F_reaching Lip A" to "F_reaching Lip D") and each flag conversion table ( It defines the correspondence relationship between the lottery result (without conversion/with conversion) of the flag conversion lottery in Tables 0 to 2) and the information of the lottery value associated with each lottery result. As is clear from the flag conversion lottery table during CT, when the internal winning combination "F_certain Chiririp" or "F_1 certain Chiririp" wins during CT, the flag conversion lottery is always won (the sub-flag EX "Triple Chiririp" always wins). converted).
［ＣＴ中上乗せ抽籤テーブル］
図５５は、ＣＴ中に行われるＡＲＴゲーム数の上乗せ抽籤で用いられるＣＴ中上乗せ抽籤テーブルの構成図である。
[Additional lottery table during CT]
FIG. 55 is a configuration diagram of an additional lottery table during CT used in an additional lottery for the number of ART games performed during CT.
ＣＴ中上乗せ抽籤テーブルは、現在のＣＴ状態と内部当籤役との各組合せと、上乗せ抽籤の各種抽籤結果（非当籤／上乗せ１０ゲーム／…／上乗せ３００ゲーム）と、各抽籤結果に対応付けられた抽籤値の情報との対応関係を規定する。なお、図５５に示す内部当籤役の名称は、上述したサブフラグの名称に対応し、図５５に示す内部当籤役（サブフラグ）以外の役が内部当籤した場合には、ＣＴ中の上乗せ抽籤に当籤することはない。 The CT extra lottery table is associated with each combination of the current CT state and the internal winning combination, various lottery results of the extra lottery (non-winning/additional 10 games/.../additional 300 games), and each lottery result. Defines the correspondence with the lottery value information. The names of the internal winning combinations shown in FIG. 55 correspond to the names of the sub-flags described above, and when a combination other than the internal winning combinations (sub-flags) shown in FIG. never do.
また、本実施形態の通常ＣＴ中における上乗せ抽籤では、サブフラグ「３連チリリプ」（内部当籤役「Ｆ＿確チリリプ」又は「Ｆ＿１確チリリプ」）の当籤回数に応じて上乗せゲーム数の付与形態が変化する。 In addition, in the additional lottery during the normal CT of this embodiment, the number of additional games given changes according to the number of wins of the sub-flag "3 consecutive Chiririp" (internal winning combination "F_Ten Chiriripu" or "F_1 Chiriripu"). do.
具体的には、同一のＣＴセット中におけるサブフラグ「３連チリリプ」の当籤回数が１～８回である場合には、図５５中に示す抽籤結果「上乗せ＿１０Ｇ」及び「上乗せ＿２０Ｇ」で付与される上乗せゲーム数はそれぞれ１０ゲーム及び２０ゲームとなる。それゆえ、この場合には、ＡＲＴの上乗せゲーム数として１０ゲームが決定され易くなる。また、同一のＣＴセット中におけるサブフラグ「３連チリリプ」の当籤回数が９～１６回である場合には、図５５中に示す抽籤結果「上乗せ＿１０Ｇ」及び「上乗せ＿２０Ｇ」で付与される上乗せゲーム数はともに２０ゲームとなる。すなわち、図５５中のサブフラグ「３連チリリプ」の抽籤値「極高」に対応する上乗せゲーム数（抽籤結果）が２０ゲームに昇格する。それゆえ、この場合には、ＡＲＴの上乗せゲーム数として２０ゲームが決定され易くなる。 Specifically, when the number of wins for the sub-flag "Triple Chillirip" in the same CT set is 1 to 8, the lottery results "Add_10G" and "Add_20G" shown in FIG. The number of additional games to be added is 10 games and 20 games, respectively. Therefore, in this case, 10 games are likely to be determined as the number of additional games for ART. In addition, when the number of wins for the sub-flag "triple chilli-lip" in the same CT set is 9 to 16, the addition games given with the lottery results "addition_10G" and "addition_20G" shown in FIG. Both numbers are 20 games. In other words, the number of additional games (lottery result) corresponding to the lottery value "very high" of the sub-flag "three consecutive chirrip" in FIG. 55 is promoted to 20 games. Therefore, in this case, 20 games are likely to be determined as the number of additional games for ART.
また、同一のＣＴセット中におけるサブフラグ「３連チリリプ」の当籤回数が１７～２４回である場合には、図５５中に示す抽籤結果「上乗せ＿１０Ｇ」及び「上乗せ＿２０Ｇ」で付与される上乗せゲーム数はともに３０ゲームとなる。すなわち、図５５中のサブフラグ「３連チリリプ」の抽籤値「極高」及び「極低」に対応する上乗せゲーム数（抽籤結果）が３０ゲームに昇格する。それゆえ、この場合には、ＡＲＴの上乗せゲーム数として「３０ゲーム」が決定され易くなる。さらに、同一のＣＴセット中におけるサブフラグ「３連チリリプ」の当籤回数が２５回以上である場合には、図５５中に示す抽籤結果「上乗せ＿１０Ｇ」及び「上乗せ＿２０Ｇ」で付与される上乗せゲーム数はともに５０ゲームとなる。すなわち、図５５中のサブフラグ「３連チリリプ」の抽籤値「極高」及び「極低」に対応する上乗せゲーム数（抽籤結果）が５０ゲームに昇格する。それゆえ、この場合には、ＡＲＴの上乗せゲーム数として「５０ゲーム」が決定され易くなる。 In addition, when the number of wins for the sub-flag "triple chilli-lip" in the same CT set is 17 to 24 times, an extra game given with the lottery results "addition_10G" and "addition_20G" shown in FIG. Both numbers are 30 games. That is, the number of additional games (lottery result) corresponding to the lottery values "extremely high" and "extremely low" of the sub-flag "three consecutive chirrip" in FIG. 55 is promoted to 30 games. Therefore, in this case, "30 games" is likely to be determined as the number of games to be added to ART. Furthermore, if the number of wins for the sub-flag "triple chilli-lip" in the same CT set is 25 or more, the number of additional games given by the lottery results "addition_10G" and "addition_20G" shown in FIG. will both be 50 games. That is, the number of additional games (lottery result) corresponding to the lottery values "extremely high" and "extremely low" of the sub-flag "three consecutive chirrip" in FIG. 55 is promoted to 50 games. Therefore, in this case, "50 games" is likely to be determined as the number of games to be added to ART.
上述のように、本実施形態のパチスロ１では、ＣＴ中のサブフラグ「３連チリリプ」の当籤回数に応じて１回の上乗せ抽籤により上乗せできるＡＲＴゲーム数を増やすことが可能になる。また、上述のように、本実施形態では、ＡＲＴゲーム数の上乗せが行われている限り、ＣＴは終了することなく、さらに、サブフラグＥＸ「３連チリリプ」に当籤するとＣＴの再セット（ストック）が行われる。それゆえ、本実施形態では、遊技者に対して、ＣＴが継続するほど、１ゲーム当りの上乗せ量の増加に対する期待を抱かせることができ、ＣＴ中の興趣を向上させることができる。また、１ゲーム当りの上乗せ量を増やす契機となるサブフラグ「３連チリリプ」の当籤回数は、ＣＴ１セット分の基本遊技回数（８回）よりも多い回数（９回以上）であるため、遊技者に対して過大な利益を与えてしまうことを防止でき、遊技者及び遊技店間において、利益のバランスをとることができる。
As described above, in the
なお、本実施形態では、上述したサブフラグ「３連チリリプ」（内部当籤役「Ｆ＿確チリリプ」又は「Ｆ＿１確チリリプ」）の当籤回数は、同一のＣＴセット中において計数された回数とするが、本発明はこれに限定されない。例えば、ＣＴ中に行われるセット数上乗せ抽籤に当籤した場合に付与される新たなＣＴも「同一のＣＴセット中」に含めるようにしてもよい。 In the present embodiment, the number of wins of the above-described sub-flag "Triple Chiririp" (internal winning combination "F_Ten Chiririp" or "F_1 Chance Chiririp") is the number of times counted in the same CT set. The invention is not limited to this. For example, a new CT that is awarded when winning a lottery to increase the number of sets performed during the CT may also be included in “in the same CT set”.
［ＣＴ中セット数上乗せ抽籤テーブル］
図５６は、ＣＴ中に行われるＣＴセットの上乗せ抽籤で用いられるＣＴ中セット数上乗せ抽籤テーブルの構成図である。
[Lottery table with added number of sets in CT]
FIG. 56 is a configuration diagram of a number-of-sets-in-CT-additional lottery table used in an additional lottery for CT sets performed during CT.
ＣＴ中セット数上乗せ抽籤テーブルは、現在のＣＴ状態と内部当籤役（サブフラグ「リーチ目リプ（リーチ目リプ１～４）」）との各組合せと、上乗せ抽籤の各種抽籤結果（非当籤／通常ＣＴ当籤／高確率ＣＴ当籤）と、各抽籤結果に対応付けられた抽籤値の情報との対応関係を規定する。
The lottery table for adding the number of sets during CT shows each combination of the current CT state and the internal winning combination (sub-flag “Reach eye Rip (Reach
ＣＴ中セット数上乗せ抽籤テーブルから明らかなように、ＣＴ中に内部当籤役「Ｆ＿リーチ目リプＡ」～「Ｆ＿リーチ目リプＤ」のいずれかに当籤すると、ＣＴセットの上乗せ抽籤に必ず当籤する（ＣＴのセットが必ずストックされる）。なお、ストックされたＣＴのセットは、現在作動中のＣＴのセットが終了した後に開始される。 As is clear from the lottery table for adding the number of sets during CT, if any of the internal winning combinations "F_Reach Lip A" to "F_Reach Lip D" are won during CT, the CT set extra lottery will always be won. (CT sets are always stocked). It should be noted that the set of the stocked CT is started after the end of the set of the CT currently in operation.
＜ボーナス状態中の遊技性＞
次に、図５７Ａ～５７Ｃを参照して、ボーナス状態中の遊技の流れについて説明する。図５７Ａは、一般遊技状態（ＡＲＴ非当籤）中に遊技状態がボーナス状態に移行した場合における遊技の流れを示す図であり、図５７Ｂは、通常ＡＲＴ中に遊技状態がボーナス状態に移行した場合における遊技の流れを示す図であり、図５７Ｃは、ＣＴ中に遊技状態がボーナス状態に移行した場合における遊技の流れを示す図である。
<Playability during bonus state>
Next, with reference to FIGS. 57A to 57C, the game flow during the bonus state will be described. FIG. 57A is a diagram showing the flow of the game when the game state shifts to the bonus state during the normal game state (ART non-winning), and FIG. 57B shows the case where the game state shifts to the bonus state during the normal ART. FIG. 57C is a diagram showing the flow of the game when the game state shifts to the bonus state during CT.
なお、本実施形態のパチスロ１では、図５７Ａ～５７Ｃに示すように、遊技性の面において、ボーナスの種別として通常ＢＢと特殊ＢＢとを設け、ボーナス状態への移行時にこのボーナスの種別が決定される。この際、特殊ＢＢが決定された場合には、ボーナス状態の終了後、遊技状態はＡＲＴ準備状態を経由してＣＴに移行する。一方、通常ＢＢが決定された場合には、移行先の遊技状態は、ボーナス状態に移行する前の状態に応じて異なる。
In addition, as shown in FIGS. 57A to 57C, in the pachi-
遊技状態が一般遊技状態から通常ＢＢに移行した場合、図５７Ａに示すように、通常ＢＢ中の遊技では、内部当籤役に基づいてＡＲＴ抽籤が行われる。そして、このＡＲＴ抽籤に当籤すると、ボーナス状態の終了後、遊技状態がＡＲＴ準備状態を経由して通常ＡＲＴに移行する。なお、この場合、ＡＲＴ抽籤に当籤した後のボーナス状態中の遊技では、ＡＲＴゲーム数の上乗せ抽籤が行われる。 When the game state shifts from the normal game state to the normal BB, as shown in FIG. 57A, in the game during the normal BB, an ART lottery is performed based on the internal winning combination. Then, when the ART lottery is won, the game state shifts to the normal ART via the ART preparation state after the bonus state ends. In this case, in the game during the bonus state after winning the ART lottery, a lottery with the number of ART games added is performed.
遊技状態が通常ＡＲＴから通常ＢＢに移行した場合、図５７Ｂに示すように、通常ＢＢの終了時にＣＴ抽籤が行われる。このＣＴ抽籤の当籤確率は５０％であり、当籤するとボーナス状態の終了後に、遊技状態はＡＲＴ準備状態を経由してＣＴに移行する。一方、ＣＴ抽籤に非当籤である場合には、ボーナス状態の終了後に、遊技状態はＡＲＴ準備状態を経由して通常ＡＲＴに移行する。なお、通常ＡＲＴから移行したボーナス状態中の遊技では、ＡＲＴゲーム数の上乗せ抽籤も行われる。 When the gaming state shifts from normal ART to normal BB, as shown in FIG. 57B, a CT lottery is performed at the end of normal BB. The winning probability of this CT lottery is 50%, and when the game is won, the game state shifts to CT via the ART preparation state after the bonus state ends. On the other hand, if the CT lottery is not won, the game state shifts to the normal ART via the ART preparation state after the bonus state ends. In addition, in the game during the bonus state shifted from the normal ART, a lottery for adding the number of ART games is also performed.
遊技状態がＣＴから通常ＢＢ又は特殊ＢＢに移行した場合、図５７Ｃに示すように、ボーナス状態の終了後に、遊技状態はＡＲＴ準備状態を経由してＣＴに移行する。なお、ＣＴから移行したボーナス状態中の遊技では、ＡＲＴゲーム数の上乗せ抽籤も行われる。 When the game state shifts from CT to normal BB or special BB, as shown in FIG. 57C, after the bonus state ends, the game state shifts to CT via the ART preparation state. In addition, in the game during the bonus state shifted from CT, a lottery for adding the number of ART games is also performed.
＜ボーナス状態中の遊技で用いる各種データテーブル＞
続いて、図５８～図６０を参照して、ボーナス状態中の遊技で行われる抽籤処理で用いられる各種データテーブルについて説明する。なお、以下に説明する各種データテーブルは、メインＲＯＭ１０２に格納される。
<Various data tables used in the game during the bonus state>
Next, with reference to FIGS. 58 to 60, various data tables used in the lottery process performed in the game during the bonus state will be described. Various data tables described below are stored in the
［ボーナス種別抽籤テーブル］
図５８は、ボーナス種別（通常ＢＢ、特殊ＢＢ）を決定する際に用いられるボーナス種別抽籤テーブルの構成図である。
[Bonus type lottery table]
FIG. 58 is a configuration diagram of a bonus type lottery table used when determining bonus types (normal BB, special BB).
ボーナス種別抽籤テーブルは、ボーナス状態に移行する前の各遊技状態（ＣＴ及びそれ以外）と、各種抽籤結果（ボーナス種別：通常ＢＢ／特殊ＢＢ）と、各抽籤結果に対応付けられた抽籤値の情報との対応関係を規定する。なお、ボーナス種別抽籤テーブルを参照したボーナス種別の決定処理は、ボーナス状態の開始時に行われる。 The bonus type lottery table shows each game state (CT and other) before transitioning to the bonus state, various lottery results (bonus type: normal BB/special BB), and lottery values associated with each lottery result. Defines correspondence with information. It should be noted that the process of determining the bonus type with reference to the bonus type lottery table is performed at the start of the bonus state.
［ボーナス中ＡＲＴゲーム数上乗せ抽籤テーブル］
図５９は、ボーナス状態中の遊技で行われるＡＲＴ抽籤及びＡＲＴゲーム数の上乗せ抽籤で用いられるボーナス中ＡＲＴゲーム数上乗せ抽籤テーブルの構成図である。
[Lottery table with the number of ART games added during the bonus]
FIG. 59 is a configuration diagram of a bonus ART game number addition lottery table used in the ART lottery and the ART game number addition lottery performed in the game during the bonus state.
ボーナス中ＡＲＴゲーム数上乗せ抽籤テーブルは、現在のボーナス種別と内部当籤役との各組合せと、上乗せ抽籤の各種抽籤結果（非当籤／５ゲーム／…／３００ゲーム）と、各抽籤結果に対応付けられた抽籤値の情報との対応関係を規定する。 The lottery table for adding the number of ART games during the bonus is associated with each combination of the current bonus type and the internal winning combination, various lottery results of the additional lottery (non-winning / 5 games / ... / 300 games) and each lottery result. Defines the correspondence relationship with the lottery value information obtained.
本実施形態では、ＡＲＴ非当籤の状態（一般遊技状態から移行した通常ＢＢにおいて、ＡＲＴ抽籤に当籤するまでの状態）では、ボーナス中ＡＲＴゲーム数上乗せ抽籤テーブルは、ＡＲＴ抽籤に用いられる。具体的には、ＡＲＴ非当籤の状態において、ボーナス中ＡＲＴゲーム数上乗せ抽籤テーブルを用いた抽籤により１ゲーム以上（図５９に示す例では５０ゲーム以上）の上乗せゲーム数が決定されると、ＡＲＴ抽籤に当籤するとともに、対応するゲーム数がＡＲＴゲーム数として付与される。一方、ＡＲＴ当籤後の状態では、ボーナス中ＡＲＴゲーム数上乗せ抽籤テーブルは、ＡＲＴゲーム数の上乗せ抽籤のみに用いられる。 In this embodiment, in the state of ART non-winning (the state until the ART lottery is won in the normal BB after shifting from the normal game state), the bonus ART game number addition lottery table is used for the ART lottery. Specifically, in the state of ART non-winning, when the number of games to be added to 1 or more games (50 games or more in the example shown in FIG. 59) is determined by lottery using the ART game number addition lottery table during bonus, ART When the lottery is won, the corresponding number of games is provided as the number of ART games. On the other hand, in the state after the ART winning, the bonus ART game number addition lottery table is used only for the ART game number addition lottery.
［ボーナス終了時ＣＴ抽籤テーブル］
図６０は、ボーナス状態の終了時に行われるＣＴ抽籤で用いられるボーナス終了時ＣＴ抽籤テーブルの構成図である。
[CT lottery table at the end of the bonus]
FIG. 60 is a configuration diagram of a CT lottery table at the end of the bonus used in the CT lottery performed at the end of the bonus state.
ボーナス終了時ＣＴ抽籤テーブルは、ボーナス種別（通常ＢＢ、特殊ＢＢ）とボーナス状態に移行する前の遊技状態（通常ＣＴ中、高確率ＣＴ中）との各組合せと、ＣＴ抽籤の各種抽籤結果（非当籤／通常ＣＴ当籤／高確率ＣＴ当籤）と、各抽籤結果に対応付けられた抽籤値の情報との対応関係を規定する。ボーナス終了時ＣＴ抽籤テーブルから明らかなように、例えば、通常ＡＲＴ中に通常ＢＢが行われると、ボーナス状態の終了時に５０％の確率でＣＴに当籤する。 The CT lottery table at the end of the bonus shows each combination of the bonus type (normal BB, special BB) and the game state before transitioning to the bonus state (normal CT, high probability CT), and various lottery results of the CT lottery ( non-winning/normal CT winning/high-probability CT winning) and the information of the lottery value associated with each lottery result is defined. As is clear from the bonus end CT lottery table, for example, if normal BB is performed during normal ART, CT is won with a probability of 50% at the end of the bonus state.
＜一般遊技状態中の例外的な遊技性＞
次に、図６１を参照して、一般遊技状態中の例外的な遊技の流れについて説明する。
<Exceptional playability during general game state>
Next, referring to FIG. 61, an exceptional game flow during the normal game state will be described.
本実施形態のパチスロ１における基本的な遊技状態の流れでは、一般遊技状態中に遊技状態が通常遊技状態からＣＺに移行し、ＣＺにおいてＡＲＴ抽籤に当籤することにより遊技状態がＡＲＴ遊技状態に移行する。そして、本実施形態では、ＲＴ４状態において報知を行うことによりＡＲＴ遊技状態を実現している。また、本実施形態では、図６１に示すように、停止表示される図柄組合せに応じてＲＴ状態の移行制御を行う。
In the basic game state flow in the pachi-
なお、ＲＴ状態を移行させるための図柄組合せは、遊技者の停止操作の順序（押し順）に応じて停止表示されるもの（図２４参照）であるので、報知が行われない場合であっても偶然、ＲＴ状態がＲＴ４状態に移行することもある。また、ＲＴ４状態では、内部当籤役「Ｆ＿リーチ目リプＡ」～「Ｆ＿リーチ目リプＤ」のいずれかが決定される可能性があるので、一般遊技状態（非ＡＲＴ）中であっても、特別な特典が付与されるリーチ目（略称「リーチ目リプ」に係る図柄組合せ）を表示することができる。 It should be noted that the symbol combination for shifting to the RT state is stop-displayed (see FIG. 24) in accordance with the order of stop operations (push order) of the player. It is also possible that the RT state transitions to the RT4 state by chance. Also, in the RT4 state, there is a possibility that any one of the internal winning combinations "F_Reach Eye Lip A" to "F_Reach Eye Lip D" may be determined, so even in the normal gaming state (non-ART), It is possible to display reach eyes (symbol combinations related to abbreviated "reach eye lips") to which special benefits are given.
そこで、本実施形態のパチスロ１では、図６１に示すように、一般遊技状態（非ＡＲＴ）中に偶然、ＲＴ状態がＲＴ４状態に移行し、略称「リーチ目リプ」に係る図柄組合せが表示可能な状態になると、ＣＺを経由することなく、遊技状態をＡＲＴ遊技状態（通常ＡＲＴ）に移行可能にする。
Therefore, in the pachi-
より具体的には、一般遊技状態で、かつ、ＲＴ４状態中に内部当籤役「Ｆ＿リーチ目リプＡ」～「Ｆ＿リーチ目リプＤ」のいずれかが決定されると、フラグ変換抽籤を行い、このフラグ変換抽籤に当籤すると、略称「リーチ目リプ」に係る図柄組合せを表示するための報知（ナビ）が行われるとともに、ＡＲＴの権利が付与される。一方、一般遊技状態で、かつ、ＲＴ４状態中に内部当籤役「Ｆ＿リーチ目リプＡ」～「Ｆ＿リーチ目リプＤ」のいずれかが決定された場合において、フラグ変換抽籤に非当籤となると、略称「リプレイ」に係る図柄組合せを表示するための報知が行われ、略称「リーチ目リプ」に係る図柄組合せが表示されないような制御が行われる。 More specifically, when any one of the internal winning combinations "F_Reach Eye Lip A" to "F_Reach Eye Lip D" is determined in the normal game state and in the RT4 state, a flag conversion lottery is performed, If this flag conversion lottery is won, notification (navigation) for displaying a symbol combination related to the abbreviated name "reach eye" is performed, and the right of ART is granted. On the other hand, when any one of the internal winning combinations "F_Reach lip A" to "F_Reach lip D" is determined in the normal game state and in the RT4 state, if the flag conversion lottery is not won, A notification is made to display the symbol combination associated with the abbreviation "Replay", and control is performed so that the symbol combination associated with the abbreviation "Reach Eye Lip" is not displayed.
＜一般遊技状態中の例外的な遊技制御で用いる各種データテーブル＞
次に、図６２を参照して、上述した一般遊技状態中の例外的な遊技制御で行われる抽籤処理で用いるデータテーブルについて説明する。なお、以下に説明するデータテーブルは、メインＲＯＭ１０２に格納される。
<Various data tables used in exceptional game control during general game state>
Next, with reference to FIG. 62, the data table used in the lottery process performed in the above-described exceptional game control during the normal game state will be described. A data table described below is stored in the
［非ＡＲＴ中フラグ変換抽籤テーブル］
図６２は、一般遊技状態で、かつ、ＲＴ４状態中の遊技で行われるフラグ変換抽籤で用いられる非ＡＲＴ中フラグ変換抽籤テーブルの構成図である。
[Non-ART medium flag conversion lottery table]
FIG. 62 is a configuration diagram of the non-ART flag conversion lottery table used in the flag conversion lottery performed in the normal gaming state and in the RT4 state game.
非ＡＲＴ中フラグ変換抽籤テーブルは、内部当籤役（「Ｆ＿リーチ目リプＡ」～「Ｆ＿リーチ目リプＤ」）と、フラグ変換抽籤の抽籤結果（変換無し／変換あり）と、各抽籤結果に対応付けられた抽籤値の情報との対応関係を規定する。 The non-ART flag conversion lottery table contains the internal winning combination ("F_Reach eye A" to "F_Reach eye D"), the lottery result of the flag conversion lottery (no conversion/with conversion), and each lottery result Defines the correspondence relationship with the associated lottery value information.
＜メイン側の制御による報知機能＞
従来のパチスロでは、ＡＲＴ中にサブ（副制御基板７２）側の制御により、リールの停止操作の情報（押し順など）の報知（ナビ）を行っていた。しかしながら、この報知の有無が遊技者の利益（いわゆる、出玉）に影響を与えるため、近年では、遊技者の利益を管理するメイン（主制御基板７１）側で報知を行うことが求められている。そこで、本実施形態のパチスロ１では、上述のように、メイン側で制御される情報表示器６に停止操作の情報を報知するための指示モニタ（不図示）を設け、メイン側の制御により、リールの停止操作の情報を報知する機能が設けられている。
<Notification function by control on the main side>
In a conventional pachislot machine, information (navigation) of reel stop operation (push order, etc.) is performed by control of the sub (sub-control board 72) during ART. However, since the presence or absence of this notification affects the player's profit (so-called ball payout), in recent years, there is a demand for the main (main control board 71) side that manages the player's profit to perform the notification. there is Therefore, in the pachi-
ここで、図６３Ａ～６３Ｄに、本実施形態のパチスロ１において、メイン側で行う報知（ナビ）とサブ側で行う報知（ナビ）との対応関係を示す。なお、図６３Ａは、ＡＲＴ準備状態における、メイン側で行う報知（ナビ）とサブ側で行う報知（ナビ）との対応関係を示す図であり、図６３Ｂは、ＡＲＴ（通常ＡＲＴ又はＣＴ）中における、メイン側で行う報知（ナビ）とサブ側で行う報知（ナビ）との対応関係を示す図である。また、図６３Ｃは、ＲＴ５状態中（ＢＢ１フラグ間）における、メイン側で行う報知（ナビ）とサブ側で行う報知（ナビ）との対応関係を示す図であり、図６３Ｄは、ＲＴ５状態中（ＢＢ２フラグ間）における、メイン側で行う報知（ナビ）とサブ側で行う報知（ナビ）との対応関係を示す図である。
Here, FIGS. 63A to 63D show the correspondence relationship between the notification (navigation) performed on the main side and the notification (navigation) performed on the sub side in the pachi-
本実施形態では、図６３Ａ～６３Ｄに示すように、メイン（主制御基板７１）側では、指示モニタに「１」～「１１」の数値を表示することにより、リールの停止操作の情報を報知する。なお、指示モニタに表示されるこの「１」～「１１」の数値は、それぞれが報知する停止操作の内容に一義的に対応している。 In this embodiment, as shown in FIGS. 63A to 63D, on the main (main control board 71) side, by displaying numerical values "1" to "11" on the instruction monitor, the reel stop operation information is reported. do. The numerical values "1" to "11" displayed on the instruction monitor uniquely correspond to the content of the stop operation notified by each.
具体的には、数値「１」～「３」はそれぞれ、第１停止操作を行うリールの種別を示しており、数値「１」は第１停止操作を左リール３Ｌに対して行うことを意味し、数値「２」は第１停止操作を中リール３Ｃに対して行うことを意味し、数値「３」は第１停止操作を右リール３Ｒに対して行うことを意味する。
Specifically, the numerical values "1" to "3" respectively indicate the types of reels on which the first stop operation is performed, and the numerical value "1" means that the first stop operation is performed on the
また、数値「４」～「９」はそれぞれ、報知する押し順を示しており、数値「４」は押し順が「左、中、右」の順であることを意味し、数値「５」は押し順が「左、右、中」の順であることを意味し、数値「６」は押し順が「中、左、右」の順であることを意味し、数値「７」は押し順が「中、右、左」の順であることを意味し、数値「８」は押し順が「右、左、中」の順であることを意味し、数値「９」は押し順が「右、中、左」の順であることを意味する。 Numerical values "4" to "9" respectively indicate the pressing order to be notified, the numerical value "4" means that the pressing order is "left, middle, right", and the numerical value "5" means that the pressing order is "left, right, middle", the number "6" means that the pressing order is "middle, left, right", and the number "7" means that the pushing order is It means that the order is "middle, right, left", the number "8" means that the push order is "right, left, middle", and the number "9" means that the push order is It means "right, center, left" order.
また、数値「１０」及び「１１」はそれぞれ、ボーナス役を報知するものであり、数値「１０」は、コンビネーション名称「Ｃ＿ＢＢ１」に係る図柄組合せ（図柄「白７」－図柄「白７」－図柄「白７」）を意味し、数値「１１」は、コンビネーション名称「Ｃ＿ＢＢ２」に係る図柄組合せ（図柄「青７」－図柄「青７」－図柄「青７」）を意味する。
In addition, the numerical values "10" and "11" each indicate a bonus combination, and the numerical value "10" indicates a symbol combination (symbol "white 7"-symbol "white 7"-symbol "C_BB1"). Symbol “
なお、メイン側（指示モニタ）で報知する数値「１」～「１１」は、報知する停止操作の内容に一義的に対応しているものの、全ての遊技者が、その数値に基づいて、明確に報知内容を把握できるとは限らない。例えば、メイン側で指示モニタに数値「６」を表示しただけでは、遊技者によっては報知内容を把握できない可能性もある。 Although the numerical values "1" to "11" notified on the main side (instruction monitor) uniquely correspond to the contents of the notified stop operation, all players can clearly However, it is not always possible to grasp the contents of the report. For example, there is a possibility that some players will not be able to comprehend the content of the notification just by displaying the numerical value "6" on the instruction monitor on the main side.
そこで、本実施形態のパチスロ１では、メイン側の報知と併せてサブ側でもストップボタンの停止操作に係る情報を報知する。具体的には、サブ側で制御される表示装置１１（プロジェクタ機構２１１及び表示ユニット２１２）を用いて、サブ側の制御により停止操作に係る情報の報知を行う。
Therefore, in the pachi-
例えば、第１停止操作を左リール３Ｌに対して行う押し順を報知する場合、メイン側で指示モニタに数値「１」を表示するとともに、サブ側では、表示装置１１の表示画面内の左リール３Ｌの上方に数値「１」と表示し、左リール３Ｌが第１停止操作の対象であることを報知する。また、押し順「中、左、右」を報知する場合、メイン側で指示モニタに数値「６」を表示するとともに、サブ側では、表示装置１１の表示画面内の中リール３Ｃの上方に数値「１」を表示し、左リール３Ｌの上方に数値「２」を表示し、右リール３Ｒの上方に数値「３」を表示し、この表示により押し順が「中、左、右」の順であることを報知する。また、内部当籤役「Ｆ＿ＢＢ１」が決定されている場合、メイン側で指示モニタに数値「１０」を表示するとともに、サブ側では、表示装置１１の表示画面に「白７」－「白７」－「白７」の図柄組合せに関する情報を表示し、遊技者に対して狙うべき図柄を報知する。
For example, when notifying the pressing order of performing the first stop operation on the
なお、メイン側で報知を行うタイミングは、少なくとも報知を行う一遊技の期間であれば任意のタイミングに設定することができる。例えば、遊技者の開始操作を検知した（受け付けた）タイミングでメイン側の報知を行ってもよいし、リールの回転開始時にメイン側の報知を行ってもよいし、第１停止操作～第３停止操作のいずれかを検知したタイミングでメイン側の報知を行ってもよい。一方、サブ側で報知を行うタイミングは、少なくとも第１停止操作よりも前のタイミングであることが好ましい。それゆえ、本実施形態のパチスロ１では、開始操作を検知したタイミング、又は、リールの回転開始時のタイミングで、メイン側及びサブ側の双方において報知（ナビ）を行う。これにより、遊技者が停止操作を行う前に、メイン側の指示モニタ及びサブ側の表示装置１１の双方において停止操作の情報が報知される。
It should be noted that the timing of the notification on the main side can be set to any timing as long as it is at least one game period during which the notification is performed. For example, the main side may be notified at the timing of detecting (accepting) the start operation of the player, the main side may be notified at the start of rotation of the reels, or the first stop operation to the third stop operation may be performed. The main-side notification may be performed at the timing when any one of the stop operations is detected. On the other hand, it is preferable that the timing at which the sub-side makes the notification is at least the timing before the first stop operation. Therefore, in the pachi-
ＡＲＴ準備状態では、図６３Ａに示すように、メイン側の制御により、「ベルナビ」、「維持リプナビ」、「ＲＴ３移行リプナビ」及び「ＲＴ４移行リプナビ」と称する報知（ナビ）が行われる。「ベルナビ」では、内部当籤役「Ｆ＿３択ベル＿１ｓｔ」～「Ｆ＿３択ベル＿３ｒｄ」が決定された際に、略称「ベル」に係る図柄組合せ（図２９参照）を有効ライン上に停止表示させるための押し順が報知される。「維持リプナビ」では、内部当籤役「Ｆ＿維持リプ＿１ｓｔ」～「Ｆ＿維持リプ＿３ｒｄ」が決定された際に、略称「リプレイ」に係る図柄組合せ（図２８参照）を有効ライン上に停止表示させるための押し順が報知される。「ＲＴ３移行リプナビ」では、内部当籤役「Ｆ＿ＲＴ３移行リプ＿１ｓｔ」～「Ｆ＿ＲＴ３移行リプ＿３ｒｄ」が決定された際に、略称「ＲＴ３移行リプ」に係る図柄組合せ（図２８参照）を有効ライン上に停止表示させるための押し順が報知される。また、「ＲＴ４移行リプナビ」では、内部当籤役「Ｆ＿ＲＴ４移行リプ＿１２３」～「Ｆ＿ＲＴ４移行リプ＿３ｒｄ」が決定された際に、略称「ＲＴ４移行リプ」に係る図柄組合せ（図２８参照）を有効ライン上に停止表示させるための押し順が報知される。 In the ART preparation state, as shown in FIG. 63A, notifications (navigations) called "bell navigator", "maintenance lipnavigator", "RT3 shift ripnavigator" and "RT4 shiftr ripnavigator" are performed under the control of the main side. In "BellNavi", when the internal winning combinations "F_3-choice Bell_1st" to "F_3-choice Bell_3rd" are determined, the symbol combination (see FIG. 29) related to the abbreviation "Bell" is stopped and displayed on the activated line. is announced. In "Maintenance RepNavi", when the internal winning combinations "F_Maintenance Rep_1st" to "F_Maintenance Rep_3rd" are determined, the symbol combination (see FIG. 28) related to the abbreviated name "Replay" is stopped and displayed on the active line. You will be informed of the pressing order for In "RT3 transition Lipnavi", when the internal winning combination "F_RT3 transition Lip_1st" to "F_RT3 transition Lip_3rd" is determined, the symbol combination (see Fig. 28) related to the abbreviation "RT3 transition Lip" is placed on the active line. The pressing order for stopping display is notified. In addition, in the "RT4 transition Lipnavi", when the internal winning combination "F_RT4 transition Lip_123" to "F_RT4 transition Lip_3rd" is determined, the symbol combination (see FIG. 28) related to the abbreviation "RT4 transition Lip" is set to the effective line. The pressing order for stopping and displaying the top is notified.
また、ＡＲＴ遊技状態（通常ＡＲＴ又はＣＴ）中では、図６３Ｂに示すように、メイン側の制御により、「ベルナビ」、「維持リプナビ」、「ＲＴ３移行リプナビ」及び「ＲＴ４移行リプナビ」と称する報知（ナビ）が行われる。なお、ＡＲＴ遊技状態（ＲＴ４状態）中の遊技は、フラグ変換抽籤が行われ、この抽籤結果に基づいて略称「３連チリリプ」、「リーチ目リプ」又は「リプレイ」に係る図柄組合せを表示させるための押し順が報知されるが、この報知は、サブ側のみで行われ、メイン側では行われない。 Also, during the ART gaming state (normal ART or CT), as shown in FIG. (navigation) is performed. In addition, during the game in the ART game state (RT4 state), a flag conversion lottery is performed, and based on the result of this lottery, a symbol combination related to the abbreviation "triple chililip", "reach eyelid" or "replay" is displayed. However, this notification is performed only on the sub side and not on the main side.
上述のように、略称「３連チリリプ」又は「リーチ目リプ」に係る図柄組合せは、特別な特典の付与に関係しているため、報知の有無が遊技者の利益（出玉）に影響を与えるように見えるが、実際には、本実施形態のパチスロ１では、特別な特典は、フラグ変換抽籤の抽籤結果に基づいて付与されるものであるので、表示される図柄組合せは付与する特典に対して影響を与えない。それゆえ、例えば、フラグ変換抽籤に当籤している状態において、仮に、略称「リプレイ」に係る図柄組合せが停止表示されてしまっても、特別な特典が付与される。一方、フラグ変換抽籤に当籤していない状態において、仮に、略称「３連チリリプ」又は「リーチ目リプ」に係る図柄組合せを停止表示できたとしても、特別な特典は付与されない。本実施形態のパチスロ１では、このように表示される図柄組合せが遊技者の利益（出玉）に影響を与えない場合、メイン側の指示モニタでの報知を行わずに、サブ側で制御される表示装置１１でのみ報知を行う。
As described above, symbol combinations related to the abbreviations "three consecutive Chiriripu" or "reaching eyes" are related to the granting of special benefits, so the presence or absence of notification does not affect the player's profit (ball output). Although it seems to be given, in fact, in the
また、ＲＴ５状態（フラグ間状態）中では、図６３Ｃ及び６３Ｄに示すように、内部当籤役として持ち越されているボーナス役に係る図柄組合せを遊技者に狙わせる旨の情報が報知される。例えば、内部当籤役「Ｆ＿ＢＢ１」が持ち越されている場合には、図６３Ｃに示すように、メイン側の制御により、「白７ナビ」と称する報知（ナビ）が行われ、内部当籤役「Ｆ＿ＢＢ２」が持ち越されている場合には、図６３Ｄに示すように、メイン側の制御により、「青７ナビ」と称する報知（ナビ）が行われる。 In addition, in the RT5 state (state between flags), as shown in FIGS. 63C and 63D, information is notified to the effect that the player should aim for a symbol combination related to the bonus combination carried over as the internal winning combination. For example, when the internal winning combination "F_BB1" is carried over, as shown in FIG. 63C, a notification (navigation) called "white 7 navigation" is performed under the control of the main side, and the internal winning combination "F_BB2" is performed. is carried over, as shown in FIG. 63D, a notification (navigation) called "blue 7 navigation" is performed under the control of the main side.
「白７ナビ」では、内部当籤役「Ｆ＿ＢＢ１」に対応する図柄組合せ、すなわち、コンビネーション名称「Ｃ＿ＢＢ１」に係る図柄組合せ（「白７」－「白７」－「白７」：図２８参照）を有効ライン上に停止表示させるための停止操作の情報が報知される。また、「青７ナビ」では、内部当籤役「Ｆ＿ＢＢ２」に対応する図柄組合せ、すなわち、コンビネーション名称「Ｃ＿ＢＢ２」に係る図柄組合せ（「青７」－「青７」－「青７」：図２８参照）を有効ライン上に停止表示させるための停止操作の情報が報知される。
In "
フラグ間状態において、ボーナス役と、内部当籤役「はずれ」、「Ｆ＿特殊１」、「Ｆ＿特殊２」及び「Ｆ＿特殊３」のいずれかとが決定されている場合、図２４で説明したように、ボーナス役（ＢＢ役）に係る図柄組合せを有効ライン上に停止表示することができる。しかしながら、内部当籤役「はずれ」、「Ｆ＿特殊１」、「Ｆ＿特殊２」及び「Ｆ＿特殊３」以外の内部当籤役とボーナス役とが当籤している場合には、ボーナス役に係る図柄組合せを有効ライン上に停止表示することができない。それゆえ、本実施形態では、図６３Ｃ及び６３Ｄに示すように、持ち越されているボーナス役と、内部当籤役「はずれ」、「Ｆ＿特殊役１」、「Ｆ＿特殊役２」及び「Ｆ＿特殊役３」のいずれかとが当籤としている場合に限り、メイン側の制御による「白７ナビ」又は「青７ナビ」と称する報知が行われる。それゆえ、本実施形態では、メイン側の制御による「白７ナビ」又は「青７ナビ」と称する報知（ナビ）を、ボーナス役を入賞させることのできる適切なタイミングで行うことができる。
In the state between flags, if any of the bonus combination and the internal winning combinations "lost", "
なお、本実施形態のパチスロ１には、例えば、ボーナス確定画面を表示することや、ボーナス確定ランプを点灯させることなどにより、ボーナス告知を行う機能も設けられている。そこで、メイン側では、ボーナス役が内部当籤役として決定されていることを告知（ボーナス告知）した後にのみ、「白７ナビ」又は「青７ナビ」と称するナビを行うようにしてもよい。
The pachi-
ボーナス告知としては、例えば、複数回の遊技期間に渡って行われる演出（いわゆる連続演出）を行い、この連続演出の結果に応じてボーナス確定画面を表示するような演出が一般的に行われている。このような連続演出の最中にメイン側で「白７ナビ」などを行うと、連続演出の結果が途中で分かってしまうので、興趣を損ねてしまう可能性がある。そこで、本実施形態では、主制御基板７１は、ボーナス告知が行われた後に、メイン側の制御による「白７ナビ」又は「青７ナビ」と称する報知（ナビ）が行われる。
As a bonus announcement, for example, an effect (so-called continuous effect) is performed over a plurality of game periods, and an effect such as displaying a bonus confirmation screen according to the result of this continuous effect is generally performed. there is If "white 7 navigator" or the like is performed on the main side during such a continuous effect, the result of the continuous effect will be known in the middle, which may spoil the interest. Therefore, in the present embodiment, the
なお、ボーナス告知が行われたタイミングをメイン側で把握可能にする手法は任意である。その一手法として、ボーナス役が内部当籤役として決定されると、主制御基板７１がボーナス告知終了までに要するゲーム数を決定し、このゲーム数の遊技を消化した後に、「白７ナビ」又は「青７ナビ」と称する報知（ナビ）を行う手法が考えられる。より具体的には、主制御基板７１は、ボーナス告知終了までに要するゲーム数を決定すると、このゲーム数を副制御基板７２に通知する。副制御基板７２は、このゲーム数に従い演出の制御を行い、該ゲーム数の遊技が消化されたタイミングでボーナス確定画面を表示することにより、メイン側においてボーナス告知が行われたタイミングを把握することができる。すなわち、主制御基板７１は、ボーナス役が持ち越されていない状態でボーナス役を内部当籤役として決定してからの単位遊技の回数を計数し、その計数結果が所定回数に達した後、ボーナス役と、内部当籤役「はずれ」、「Ｆ＿特殊役１」、「Ｆ＿特殊役２」及び「Ｆ＿特殊役３」のいずれかとが内部当籤役として決定された場合に、「白７ナビ」又は「青７ナビ」を行う。
Note that any method can be used to enable the main side to grasp the timing at which the bonus announcement was made. As one method, when a bonus combination is determined as an internal winning combination, the
また、他の手法としては、ボーナス告知をサブ側ではなくメイン側において制御する手法が考えられる。より具体的には、主制御基板７１は、ボーナス役が持ち越されていない状態でボーナス役を内部当籤役として決定すると、表示装置１１で実行する演出（少なくとも演出に要するゲーム数）を決定し、副制御基板７２に通知する。副制御基板７２が通知された演出を実行し、ボーナス確定画面を表示することにより、メイン側においてボーナス告知が行われたタイミングを把握することができる。
As another method, a method of controlling the bonus notification on the main side instead of the sub side can be considered. More specifically, when the bonus combination is determined as the internal winning combination in a state where the bonus combination is not carried over, the
なお上述した２つの手法以外の他の手法によりボーナス告知が行われたタイミングをメイン側で把握可能にする構成にしてもよい。この場合、主制御基板７１は、副制御基板７２などからの信号を受け付けることができないため、主制御基板７１が受け付け可能な信号に基づいてボーナス告知が行われたタイミングを把握する必要がある。例えば、停止操作に伴う信号は、主制御基板７１が受け付け可能であるため、ボーナス役が内部当籤役として決定されている状態で、所定の停止操作（例えば、順押し以外）が行われた場合に、ボーナス告知を行う手法も考えられる。具体的には、副制御基板７２は、主制御基板７１から内部当籤役に関する情報と停止操作に関する情報とを取得し、これらの情報の組合せが所定の組合せである場合にボーナス告知を行う。このようなボーナス告知の手法を採用することにより、ボーナス告知の契機を主制御基板７１でも把握することができるため、メイン側においてボーナス告知が行われたタイミングを把握することができる。
It should be noted that a configuration may be adopted in which the main side can grasp the timing at which the bonus announcement is made by a method other than the two methods described above. In this case, the
＜主制御回路の動作説明＞
次に、図６４～図１７０を参照して、主制御回路９０のメインＣＰＵ１０１が、プログラムを用いて実行する各種処理の内容について説明する。
<Description of the operation of the main control circuit>
Next, contents of various processes executed by the
［電源投入（リセット割込）時処理］
まず、メインＣＰＵ１０１の制御により行われるパチスロ１の電源投入（リセット割込）時処理を、図６４及び図６５を参照して説明する。図６４は、電源投入（リセット割込）時処理の手順を示すフローチャートであり、図６５Ａ～６５Ｃは、それぞれ、該フローチャート中のＳ２、Ｓ７及びＳ８、並びに、Ｓ１３の処理を実行するためのソースプログラムの一例を示す図である。なお、図６４に示す電源投入（リセット割込）時処理は、電源管理回路９３が、マイクロプロセッサ９１に電源電圧の供給が開始されたことを検知した際に、リセット信号をマイクロプロセッサ９１の「ＸＳＲＳＴ」端子に出力し、それにより、マイクロプロセッサ９１の割込みコントローラ１１２からメインＣＰＵ１０１に出力される割込要求信号に基づいて、実行される。
[Processing at power-on (reset interrupt)]
First, the power-on (reset interrupt) process of the pachi-
まず、メインＣＰＵ１０１は、電源監視ポート（電源監視手段）がオン状態であるか否かを判別する（Ｓ１）。
First, the
Ｓ１において、メインＣＰＵ１０１が、電源監視ポートがオン状態であると判別したとき（Ｓ１がＹＥＳ判定の場合）、メインＣＰＵ１０１は、Ｓ１の処理を繰り返す。なお、ここでいう、電源監視ポートがオン状態とは、メインＣＰＵ１０１に供給されている電源電圧（ＤＣ＋５Ｖ）が安定していない状態のことである。
In S1, when the
一方、Ｓ１において、メインＣＰＵ１０１が、電源監視ポートがオン状態でないと判別したとき（Ｓ１がＮＯ判定の場合）、メインＣＰＵ１０１は、タイマー回路１１３（ＰＴＣ）の初期化処理を行う（Ｓ２）。この処理では、メインＣＰＵ１０１は、タイマー回路１１３の初期設定を行う。具体的には、メインＣＰＵ１０１は、タイマー用プリスケーラレジスタ（不図示）に分周比をセットし、タイマー用制御レジスタ（不図示）に割り込み可等の設定を行い、タイマー用カウンタ（不図示）の初期カウント値を設定する。
On the other hand, when the
次いで、メインＣＰＵ１０１は、主制御回路９０及び副制御回路２００間用の第１シリアル通信回路１１４（ＳＣＵ１）の初期化処理、及び、第２インターフェースボード用の第２シリアル通信回路１１５（ＳＣＵ２）の初期化処理を行う（Ｓ３）。次いで、メインＣＰＵ１０１は、乱数回路１１０（ＲＤＧ）の初期化処理を行う（Ｓ４）。次いで、メインＣＰＵ１０１は、メインＲＡＭ１０３の書き込みテストを行う（Ｓ５）。
Next, the
次いで、メインＣＰＵ１０１は、書き込みテストの結果、メインＲＡＭ１０３への書き込みが正常に行われたか否かを判別する（Ｓ６）。
Next, the
Ｓ６において、メインＣＰＵ１０１が、メインＲＡＭ１０３への書き込みが正常に行われなかったと判別したとき（Ｓ６がＮＯ判定の場合）、メインＣＰＵ１０１は、後述のＳ１３の処理を行う。一方、Ｓ６において、メインＣＰＵ１０１が、メインＲＡＭ１０３への書き込みが正常に行われたと判別したとき（Ｓ６がＹＥＳ判定の場合）、メインＣＰＵ１０１は、タイマー回路１１３のタイマー用制御レジスタ（不図示）の状態を取得する（Ｓ７）。
In S6, when the
次いで、メインＣＰＵ１０１は、取得したタイマー用制御レジスタの状態に基づいて、現在の状態が割込処理の発生タイミングであるか否かを判別する（Ｓ８）。具体的には、メインＣＰＵ１０１は、取得したタイマー用制御レジスタの状態に基づいて、タイマーカウント開始後から１．１１７２ｍｓ経過したか否かを判別する。
Next, the
なお、本実施形態では、Ｓ２のタイマー回路１１３の初期化処理によりタイマー時間１．１１７２ｍｓがセットされると、ＣＰＵ内蔵タイマーのカウント処理が開始される。その後、タイマー用制御レジスタ（不図示）の情報を読み込むことによりタイマー回路１１３のステータスを取得することができる。そして、本実施形態では、タイマー用制御レジスタに、現在の状態が割込処理の発生タイミングであるか否か（タイマー割込状態であるか否か）を判別（参照）可能なビット（判別ビット）が設けられる。
Note that, in this embodiment, when the timer time of 1.1172 ms is set by the initialization processing of the
それゆえ、上記Ｓ７の処理では、メインＣＰＵ１０１は、タイマー用制御レジスタ（不図示）の情報を読み込み、上記Ｓ８の処理では、メインＣＰＵ１０１は、タイマー用制御レジスタ内の判別ビットのオン／オフ状態（「１」／「０」）を参照することにより、現在の状態が割込処理の発生タイミングであるか否かを判別する。なお、タイマー回路１１３によるカウント開始から１．１１７２ｍｓ経過したとき（タイマー回路１１３のカウント値が０であれば）、該判別ビットはオン状態となる。
Therefore, in the process of S7, the
Ｓ８において、メインＣＰＵ１０１が、現在の状態が割込処理の発生タイミングでないと判別したとき（Ｓ８がＮＯ判定の場合）、メインＣＰＵ１０１は、処理をＳ７の処理に戻し、Ｓ７以降の処理を繰り返す。
In S8, when the
一方、Ｓ８において、メインＣＰＵ１０１が、現在の状態が割込処理の発生タイミングであると判別したとき（Ｓ８がＹＥＳ判定の場合）、メインＣＰＵ１０１は、サムチェック処理（規定外）を行う（Ｓ９）。この処理では、メインＣＰＵ１０１は、メインＲＡＭ１０３のサムチェック処理を行うが、この処理の作業は、メインＲＡＭ１０３内の規定外作業領域（図１２Ｃ参照）で行われる。また、このサムチェック処理で用いられるプログラムはメインＲＯＭ１０２内の規定外エリアに格納されている（図１２Ｂ参照）。なお、サムチェック処理の詳細については、後述の図７９及び図８０を参照しながら後で説明する。
On the other hand, when the
また、Ｓ８において、メインＣＰＵ１０１が、現在の状態が割込処理の発生タイミングであると判別したとき（Ｓ８がＹＥＳ判定の場合）には、メインＣＰＵ１０１は、Ｓ９の処理の前に、後述の割込処理（後述の図１５８参照）を実行する。そして、この割込処理により、主制御回路９０（主制御基板７１）から副制御回路２００（副制御基板７２）には、無操作コマンドが送信される。
In addition, when the
Ｓ９の処理後、メインＣＰＵ１０１は、設定用鍵型スイッチ５４がオン状態であるか否かを判別する（Ｓ１０）。
After the processing of S9, the
Ｓ１０において、メインＣＰＵ１０１が、設定用鍵型スイッチ５４がオン状態であると判別したとき（Ｓ１０がＹＥＳ判定の場合）、メインＣＰＵ１０１は、後述のＳ１５の処理を行う。一方、Ｓ１０において、メインＣＰＵ１０１が、設定用鍵型スイッチ５４がオン状態でないと判別したとき（Ｓ１０がＮＯ判定の場合）、メインＣＰＵ１０１は、Ｓ９のサムチェック処理の結果に基づいて、サムチェック判定結果が正常であったか否かを判別する（Ｓ１１）。
In S10, when the
Ｓ１１において、メインＣＰＵ１０１が、サムチェック判定結果が正常でないと判別したとき（Ｓ１１がＮＯ判定の場合）、メインＣＰＵ１０１は、後述のＳ１３の処理を行う。一方、Ｓ１１において、メインＣＰＵ１０１が、サムチェック判定結果が正常であると判別したとき（Ｓ１１がＹＥＳ判定の場合）、メインＣＰＵ１０１は、遊技復帰処理を行う（Ｓ１２）。この処理では、メインＣＰＵ１０１は、遊技の状態を電断検知前の状態に戻す処理を行う。なお、遊技復帰処理の詳細については、後述の図６６を参照しながら後で説明する。
In S11, when the
Ｓ６又はＳ１１がＮＯ判定の場合、メインＣＰＵ１０１は、情報表示器６（７セグＬＥＤ表示器）に、エラー発生を意味する文字列「ｒｒ」を表示する（Ｓ１３）。その後、メインＣＰＵ１０１は、ＷＤＴのクリア処理を繰り返す（Ｓ１４）。
If the determination in S6 or S11 is NO, the
ここで再度、Ｓ１０の処理に戻って、Ｓ１０がＹＥＳ判定の場合、メインＣＰＵ１０１は、設定変更確認処理を行う（Ｓ１５）。この処理では、メインＣＰＵ１０１は、主に、設定変更開始時における設定変更コマンドの生成格納処理を行う。なお、設定変更確認処理の詳細については、後述の図６８を参照しながら後で説明する。
Here, returning to the processing of S10 again, if the determination in S10 is YES, the
次いで、メインＣＰＵ１０１は、ＲＡＭ初期化処理を行う（Ｓ１６）。この処理では、メインＣＰＵ１０１は、図１２Ｃに示すメインＲＡＭ１０３の遊技用ＲＡＭ領域内の「ＲＡＭ異常時又は設定変更開始時」のアドレスを、初期化開始の先頭アドレスとして設定し、該先頭アドレスから遊技用ＲＡＭ領域の最終アドレスまでの情報を消去（クリア）する。そして、Ｓ１６の処理後、メインＣＰＵ１０１は、後述のメイン処理（後述の図８２参照）を開始する。
Next, the
本実施形態では、上述のようにして電源投入（リセット割込）時処理が行われる。そして、上述した電源投入（リセット割込）時処理中のＳ２の処理は、メインＣＰＵ１０１が、図６５Ａのソースプログラムで規定されている各ソースコードを順次実行することにより行われる。
In this embodiment, the power-on (reset interrupt) processing is performed as described above. The processing of S2 during the above-described power-on (reset interrupt) processing is performed by the
図６５Ａのソースプログラムでは、ＣＰＵクロックとして１０ＭＨｚ（供給クロックは２０ＭＨｚ）が設定され、プリスケーラレジスタ設定値として２２８が設定され、初期カウント値として４９が設定される。この結果、割り込み処理のタイマー時間（実行周期）として、１．１１７２ｍｓ（＝１／（１０ＭＨｚ／２８８）×４９）が算出される。 In the source program of FIG. 65A, 10 MHz is set as the CPU clock (20 MHz as the supplied clock), 228 is set as the prescaler register set value, and 49 is set as the initial count value. As a result, 1.1172 ms (=1/(10 MHz/288)×49) is calculated as the timer time (execution cycle) of interrupt processing.
また、上述した電源投入（リセット割込）時処理中のＳ７及びＳ８の処理は、メインＣＰＵ１０１が、図６５Ｂのソースプログラムで規定されている各ソースコードを順次実行することにより行われる。具体的には、Ｓ７のタイマー用制御レジスタの状態の取得処理は、図６５Ｂ中の「ＬＤ」命令により実行され、Ｓ８の判定処理は、図６５Ｂ中の「ＪＢＩＴ」命令により実行される。そして、タイマー回路１１３によるカウント開始から１．１１７２ｍｓ経過するまで、図６５Ｂ中の「ＬＤ」命令及び図６５Ｂ中の「ＪＢＩＴ」命令が繰り返し行われ、タイマー回路１１３によるカウント開始から１．１１７２ｍｓ経過すると、タイマー回路１１３から割込みコントローラ１１２を介してメインＣＰＵ１０１に割込要求信号が出力される。メインＣＰＵ１０１は、この割込要求信号の入力を契機として、電源復帰後の最初の１．１１７２ｍｓ周期の割込処理を開始する。
The processing of S7 and S8 during the power-on (reset interrupt) processing described above is performed by the
なお、この電源復帰直後（電源投入時の初期化後）の最初の１．１１７２ｍｓ周期の割込処理では、遊技動作に関するコマンドはセットされていないので、主制御回路９０から副制御回路２００には無操作コマンドが送信される。このように電源復帰直後に割込処理を許可することにより、電源復帰後、最短時間で無操作コマンドが送信され、主制御回路９０及び副制御回路２００間の通信接続を確立することができ、主制御回路９０及び副制御回路２００間の通信動作を安定化させることができる。
It should be noted that, in the interrupt processing of the first 1.1172 ms period immediately after the power is restored (after the initialization at the time of power-on), since the command related to the game operation is not set, from the
また、この通信動作で送信される無操作コマンドを構成する通信パラメータ１～５には、電源復帰時に、それぞれＬレジスタ、Ｈレジスタ、Ｅレジスタ、Ｄレジスタ及びＣレジスタに格納されているデータがセットされる。それゆえ、本実施形態では、電源復帰後の最初の割込処理で送信される無操作コマンドの通信パラメータ１～５にそれぞれセットされるデータを、電源復帰毎に異ならせる（不定にする）ことができる。すなわち、電源復帰直後（電源投入時の初期化後）の割込処理で送信される無操作コマンドのサム値（ＢＣＣ）を、電源復帰毎に異ならせることができる。この場合、ゴト等の不正行為を抑制することができる。
When the power is restored, the data stored in the L, H, E, D, and C registers are set to the
また、上述した電源投入（リセット割込）時処理中のＳ１３の処理（割込み禁止処理）は、メインＣＰＵ１０１が、図６５Ｃのソースプログラムで規定されている各ソースコードを順次実行することにより行われる。そして、エラーコード「ｒｒ」を、情報表示器６内の２桁の７セグＬＥＤに表示する際の制御では、図６５Ｃに示すように、まず、ソースコード「ＬＤ ＨＬ，ｃＰＡ＿ＳＥＧＣＯＭ」が実行されることにより、７セグＬＥＤへの出力のための２バイトのアドレスが指定され、次いで、ソースコード「ＬＤＷ （ＨＬ），１００Ｈ＊ｃＺＣＨＲＡＲ＋ｃＢＸ＿ＰＡＹＳＥＧ」が実行され、２桁の７セグＬＥＤへの７セグコモン出力データの出力動作と７セグカソード出力データの出力動作とが同時に行われる。
The processing of S13 (interrupt prohibition processing) during the power-on (reset interrupt) processing described above is performed by the
すなわち、本実施形態のパチスロ１では、２桁の７セグＬＥＤをダイナミック点灯制御する際に、７セグコモン出力データと、７セグカソード出力データとが同時に出力される。この場合、ソースプログラム上において、７セグＬＥＤのダイナミック点灯制御に必要な命令コード数を減らすことができ、ソースプログラムの容量（メインＲＯＭ１０２の使用容量）を低減することができる。それゆえ、本実施形態では、メインＲＯＭ１０２において、空き容量を確保する（増大させる）ことができ、増えた空き容量を活用して、遊技性を高めることができる。
That is, in the pachi-
なお、ここでいう、「７セグコモン出力データ」は、７セグＬＥＤをダイナミック制御する際に、７セグＬＥＤのコモン（共通）端子に出力されるＬＥＤ駆動データであり、「７セグカソード出力データ」は、７セグＬＥＤをダイナミック点灯制御する際に、７セグＬＥＤの各カソード端子に出力されるＬＥＤ駆動データである。 The "7-segment common output data" referred to here is LED drive data output to the common terminal of the 7-segment LED when dynamically controlling the 7-segment LED, and the "7-segment cathode output data" is , LED drive data output to each cathode terminal of the 7-segment LED when performing dynamic lighting control of the 7-segment LED.
また、７セグＬＥＤの各カソード端子及びコモン端子は、ドア中継端子板６８及び遊技動作表示基板８１を介して主制御基板７１に配置されたマイクロプロセッサ９１の外部バスインターフェース１０４に接続され、これにより、７セグＬＥＤがメインＣＰＵ１０１により制御されている。ラベル「ｃＰＡ＿ＳＥＧＣＯＭ」は、７セグコモン出力データ及び７セグカソード出力データを７セグＬＥＤに出力するための外部インターフェース１０４のアドレスを定義（指定）している。なお、メインＣＰＵ１０１がパラレルポート１１１のＰＯＰ（図９参照）を使用して外部に信号を出力し、ＰＩＰを使用して外部から信号の入力を行う入出力方式は、ポート（Ｉ／Ｏ）マップドＩ／Ｏ（主に、「ＯＵＴ」、「ＩＮ」等の命令を使用する方式）と呼ばれ、メインＣＰＵ１０１が外部バスインターフェース１０４を使用して外部と信号の入出力を行う入出力方式は、メモリマップドＩ／Ｏ（「ＬＤ」、「ＬＤＷ」等の命令を使用して、あたかもＲＡＭへのデータの読み書きを行うように、ポートの入出力を行う方式）と呼ばれている。
In addition, each cathode terminal and common terminal of the 7-segment LED are connected to the
［遊技復帰処理］
次に、図６６及び図６７を参照して、電源投入（リセット割込）時処理（図６４参照）中のＳ１２で行う遊技復帰処理について説明する。なお、図６６は、遊技復帰処理の手順を示すフローチャートであり、図６７は、該フローチャート中のＳ２５～Ｓ３２の処理を実行するためのソースプログラムの一例を示す図である。
[Game return processing]
Next, referring to FIGS. 66 and 67, the game return processing performed at S12 during the power-on (reset interrupt) processing (see FIG. 64) will be described. FIG. 66 is a flow chart showing the procedure of game return processing, and FIG. 67 is a diagram showing an example of a source program for executing the processing of S25 to S32 in the flow chart.
まず、メインＣＰＵ１０１は、スタックポインタ（ＳＰ）に、電断時のスタックポインタをセットする（Ｓ２１）。次いで、メインＣＰＵ１０１は、入力ポートの１割込処理前のオンエッジデータ、及び、現在セットされているオンエッジデータをクリア（オフ）する（Ｓ２２）。次いで、メインＣＰＵ１０１は、出力ポートのバックアップデータを出力ポートにセットする（Ｓ２３）。次いで、メインＣＰＵ１０１は、入力ポートのデータを読み込み、該データを、入力ポートの現在及び１割込処理前のデータ格納領域に保存する（Ｓ２４）。
First, the
次いで、メインＣＰＵ１０１は、回胴制御データ格納領域のアドレスをセットする（Ｓ２５）。次いで、メインＣＰＵ１０１は、チェックするリール数（本実施形態では「３」）をセットする（Ｓ２６）。
Next, the
次いで、メインＣＰＵ１０１は、セットされた回胴制御データ格納領域のアドレスに基づいて、所定のリールのリール制御管理情報（電断発生時の表示列の変動制御に関するデータ）を取得する（Ｓ２７）。なお、リール制御管理情報（表示列の変動制御管理情報）は、各リールの制御状態（回転状況）に関する情報であり、電断時には、バックアップされて保存される。
Next, the
次いで、メインＣＰＵ１０１は、リール制御管理情報がリールの加速中、定速待ち又は定速中の回転状況に対応する情報であるか否かを判別する（Ｓ２８）。
Next, the
Ｓ２８において、メインＣＰＵ１０１が、Ｓ２８の条件を満たさないと判別したとき（Ｓ２８がＮＯ判定の場合）、メインＣＰＵ１０１は、後述のＳ３１の処理を行う。一方、Ｓ２８において、メインＣＰＵ１０１が、Ｓ２８の条件を満たすと判別したとき（Ｓ２８がＹＥＳ判定の場合）、メインＣＰＵ１０１は、回胴制御データ（リール制御管理情報）をクリアする（Ｓ２９）。この処理により、遊技復帰後、リールの回転制御が加速処理から開始される。次いで、メインＣＰＵ１０１は、リールの作動タイミング値（回胴制御データの実行開始タイミング「１」）をセットする（Ｓ３０）。なお、リールの作動タイミングに「１」がセットされると、リール制御処理（後述の図１５８中のＳ９０３参照）内で、励磁変更タイミングとなるため、メインＣＰＵ１０１は、リールの回転制御を加速処理から開始する。
In S28, when the
Ｓ３０の処理後又はＳ２８がＮＯ判定の場合、メインＣＰＵ１０１は、リール数の値を１減算する（Ｓ３１）。次いで、メインＣＰＵ１０１は、減算後のリール数の値が「０」であるか否かを判別する（Ｓ３２）。
After the process of S30 or when the determination in S28 is NO, the
Ｓ３２において、メインＣＰＵ１０１が、減算後のリール数の値が「０」でないと判別したとき（Ｓ３２がＮＯ判定の場合）、メインＣＰＵ１０１は、チェック対象のリールを変えて、処理をＳ２７の処理に戻し、Ｓ２７以降の処理を繰り返す。
In S32, when the
一方、Ｓ３２において、メインＣＰＵ１０１が、減算後のリール数の値が「０」であると判別したとき（Ｓ３２がＹＥＳ判定の場合）、メインＣＰＵ１０１は、ＲＡＭ初期化処理を行う（Ｓ３３）。この処理では、メインＣＰＵ１０１は、図１２Ｃに示すメインＲＡＭ１０３の遊技用ＲＡＭ領域内の「電源復帰時」のアドレスを、初期化開始の先頭アドレスとして設定し、該先頭アドレスから遊技用ＲＡＭ領域の最終アドレスまでの情報を消去（クリア）する。
On the other hand, when the
次いで、メインＣＰＵ１０１は、電断検知時に退避させた全てのレジスタのデータを全てのレジスタに復帰させる（Ｓ３４）。そして、Ｓ３４の処理後、メインＣＰＵ１０１は、遊技復帰処理を終了し、処理を電断検知時の処理に戻す。
Next, the
本実施形態では、上述のようにして遊技復帰処理が行われる。本実施形態の遊技復帰処理では、上述のように、電断発生時の各ポートの入出力状態を電源復帰時に担保するとともに、電断時にリール回転中の場合には、電源復帰時にリール制御管理情報を取得してリールの再回転開始に必要な処理も行う（Ｓ２５～Ｓ３２の処理参照）。それゆえ、本実施形態では、回胴回転中の電断から復帰したときであっても、安定して、リールの再回転制御を行うことができ、遊技者に不快感を与えることが無くなる。 In this embodiment, the game return processing is performed as described above. In the game return processing of the present embodiment, as described above, the input/output state of each port at the time of power failure is secured when the power is restored, and if the reels are rotating at the time of the power failure, the reel control management is performed when the power is restored. It acquires information and performs the processing necessary to start the re-rotation of the reel (see the processing of S25 to S32). Therefore, in this embodiment, even when power is restored during rotation of the reel, the re-rotation of the reels can be stably controlled, and the player will not feel uncomfortable.
また、上述した遊技復帰処理中のＳ２５～Ｓ３２の処理は、メインＣＰＵ１０１が、図６７のソースプログラムで規定されている各ソースコードを順次実行することにより行われる。なお、上述のように、本実施形態のパチスロ１で用いられている遊技機用セキュリティ機能付きのマイクロプロセッサ９１では、メインＣＰＵ１０１専用の各種命令コードが設けられている。例えば、図６７中の「ＬＤＱ」命令（所定の読み出し命令）は、メインＣＰＵ１０１専用命令コードの一つである。
Further, the processing of S25 to S32 during the game return processing described above is performed by the
ソースプログラム上において、例えば、ソースコード「ＬＤＱ ＨＬ，ｋ」が実行されると、Ｑレジスタの内容（格納データ）と、１バイトの整数ｋ（直値）とで指定されたアドレスが、ＨＬレジスタにロードされる。この際、Ｑレジスタの内容が指定先アドレスの上位側のアドレス値となり、整数ｋ（直値）が指定先アドレスの下位側のアドレス値となる。それゆえ、図６７中のソースコード「ＬＤＱ ＨＬ，．ＬＯＷ．ｗＲ１＿ＣＴＲＬ」が実行されると、Ｑレジスタの内容（回胴制御データ格納領域のアドレスの上位側のアドレス値）と、整数値「．ＬＯＷ．ｗＲ１＿ＣＴＲＬ」（回胴制御データ格納領域のアドレスの下位側のアドレス値）とで指定されるアドレス（回胴制御データ格納領域のアドレス）が、ＨＬレジスタにロードされる。なお、「．ＬＯＷ．」は、実際の命令ではなく、擬似命令と呼ばれるものである。この疑似命令の機能では、「．ＬＯＷ．」に続いて規定される格納領域のアドレスの下位側アドレスのみが有効にされる。また、疑似命令は、実際のＲＯＭに格納される命令ではなく、ソースファイルをＲＯＭに格納するための形式に変換する際に、変換プログラム（アセンブラ）が参照するための命令である。 For example, when the source code "LDQ HL, k" is executed on the source program, the address specified by the contents of the Q register (stored data) and the 1-byte integer k (immediate value) is transferred to the HL register. is loaded into At this time, the contents of the Q register become the upper side address value of the designated destination address, and the integer k (direct value) becomes the lower side address value of the designated destination address. Therefore, when the source code "LDQ HL,.LOW.wR1_CTRL" in FIG. 67 is executed, the contents of the Q register (address value on the upper side of the address of the reel control data storage area) and the integer value ". LOW.wR1_CTRL" (address value on the lower side of the address of the reel control data storage area) (the address of the reel control data storage area) is loaded into the HL register. Note that ".LOW." is not an actual instruction but a pseudo-instruction. In the function of this pseudo-instruction, only the lower side address of the storage area address defined following ".LOW." is validated. Pseudo-instructions are not instructions to be actually stored in ROM, but instructions to be referenced by a conversion program (assembler) when converting a source file into a format for storage in ROM.
上述のように、本実施形態では、Ｑレジスタ（拡張レジスタ）を用いてアドレス指定を行うメインＣＰＵ１０１専用命令コードを使用することにより、直値により、メインＲＯＭ１０２、メインＲＡＭ１０３やメモリーマップＩ／Ｏにアクセスすることができる。この場合、ソースプログラム上において、アドレス設定に係る命令コードを省略することができ、その分、ソースプログラムの容量（メインＲＯＭ１０２の使用容量）を低減することができる。この結果、本実施形態では、メインＲＯＭ１０２において、空き容量を確保する（増大させる）ことができ、増えた空き容量を活用して、遊技性を高めることが可能になる。
As described above, in this embodiment, by using the
［設定変更確認処理］
次に、図６８及び図６９を参照して、電源投入（リセット割込）時処理（図６４参照）中のＳ１５で行う設定変更確認処理について説明する。なお、図６８は、設定変更確認処理の手順を示すフローチャートであり、図６９Ａは、該フローチャート中のＳ４４～Ｓ４７の処理を実行するためのソースプログラムの一例を示す図であり、図６９Ｂは、該フローチャート中のＳ５７の処理を実行するためのソースプログラムの一例を示す図である。
[Setting change confirmation process]
Next, referring to FIGS. 68 and 69, the setting change confirmation process performed at S15 during the power-on (reset interrupt) process (see FIG. 64) will be described. FIG. 68 is a flowchart showing the procedure of the setting change confirmation process, FIG. 69A is a diagram showing an example of a source program for executing the processes of S44 to S47 in the flowchart, and FIG. FIG. 10 is a diagram showing an example of a source program for executing the process of S57 in the flowchart; FIG.
まず、メインＣＰＵ１０１は、メインＲＡＭ１０３内の規定外ＲＡＭ領域の初期化処理を行う（Ｓ４１）。次いで、メインＣＰＵ１０１は、１割り込み待ち処理を行う（Ｓ４２）。この処理では、メインＣＰＵ１０１は、割込処理による無操作コマンドの副制御回路２００への送信処理が終了するまで待機する。
First, the
次いで、メインＣＰＵ１０１は、ＲＡＭ初期化処理を行う（Ｓ４３）。この処理では、メインＣＰＵ１０１は、図１２Ｃに示すメインＲＡＭ１０３の遊技用ＲＡＭ領域内の「ＲＡＭ異常時又は設定変更開始時」のアドレスを、初期化開始の先頭アドレスとして設定し、該先頭アドレスから遊技用ＲＡＭ領域の最終アドレスまでの情報を消去（クリア）する。
Next, the
次いで、メインＣＰＵ１０１は、設定用鍵型スイッチ５４がオン状態であるか否かを判別する（Ｓ４４）。なお、設定用鍵型スイッチ５４に差し込まれる設定キー（不図示）は、パチスロ１の設定（設定１～６）を操作するための操作キーであり、設定キーがオンされていると、設定用鍵型スイッチ５４がオン状態となる。
Next, the
Ｓ４４において、メインＣＰＵ１０１が、設定用鍵型スイッチ５４がオン状態でないと判別したとき（Ｓ４４がＮＯ判定の場合）、メインＣＰＵ１０１は、設定変更確認処理を終了し、処理を電源投入（リセット割込）時処理（図６４参照）のＳ１６の処理に移す。一方、Ｓ４４において、メインＣＰＵ１０１が、設定用鍵型スイッチ５４がオン状態であると判別したとき（Ｓ４４がＹＥＳ判定の場合）、メインＣＰＵ１０１は、メダル受付禁止の処理を行う（Ｓ４５）。この処理により、セレクタ６６（図７参照）のソレノイドの駆動が行われず、投入されたメダルがメダル払出口２４（図２参照）から排出される。
In S44, when the
次いで、メインＣＰＵ１０１は、Ｌレジスタに設定変更開始又は設定確認開始の情報（００５Ｈ：第１の値）をセットし、設定変更コマンド（設定変更／設定確認開始）の生成格納処理を行う（Ｓ４６）。この処理では、メインＣＰＵ１０１は、設定変更処理又は設定確認処理の開始時に主制御回路９０から副制御回路２００に送信される設定変更コマンドデータ（第１のコマンドデータ）を生成し、該コマンドデータをメインＲＡＭ１０３に設けられた通信データ格納領域に保存する。なお、設定変更コマンド生成格納処理の詳細については、後述の図７０を参照しながら後で説明する。また、通信データ格納領域に保存された設定変更コマンド（設定変更／設定確認開始）は、後述の図１５８で説明する割込処理内の通信データ送信処理により、主制御回路９０から副制御回路２００に送信される。
Next, the
次いで、メインＣＰＵ１０１は、エラーカウントリレーをオン状態にセットする（Ｓ４７）。次いで、メインＣＰＵ１０１は、設定変更及び設定確認のいずれが行われたかを判別する（Ｓ４８）。
Next, the
Ｓ４８において、メインＣＰＵ１０１が、設定変更が行われていない（設定確認が行われた）と判別したとき（Ｓ４８がＮＯ判定の場合）、メインＣＰＵ１０１は、後述のＳ５５の処理を行う。
When the
一方、Ｓ４８において、メインＣＰＵ１０１が、設定変更が行われた（設定確認が行われていない）と判別したとき（Ｓ４８がＹＥＳ判定の場合）、メインＣＰＵ１０１は、設定値の更新処理を行う（Ｓ４９）。次いで、メインＣＰＵ１０１は、設定値の７セグ表示設定処理を行う（Ｓ５０）。この処理により、更新後の設定値が情報表示器６内の７セグＬＥＤで表示可能になる。
On the other hand, when the
次いで、メインＣＰＵ１０１は、リセットスイッチ７６がオン状態であるか否かを判別する（Ｓ５１）。
Next, the
Ｓ５１において、メインＣＰＵ１０１が、リセットスイッチ７６がオン状態であると判別したとき（Ｓ５１がＹＥＳ判定の場合）、メインＣＰＵ１０１は、処理をＳ４９の処理に戻し、Ｓ４９以降の処理を繰り返す。一方、Ｓ５１において、メインＣＰＵ１０１が、リセットスイッチ７６がオン状態でないと判別したとき（Ｓ５１がＮＯ判定の場合）、メインＣＰＵ１０１は、スタートスイッチ７９がオン状態であるか否かを判別する（Ｓ５２）。
In S51, when the
Ｓ５２において、メインＣＰＵ１０１が、スタートスイッチ７９がオン状態でないと判別したとき（Ｓ５２がＮＯ判定の場合）、メインＣＰＵ１０１は、処理をＳ５１の処理に戻し、Ｓ５１以降の処理を繰り返す。一方、Ｓ５２において、メインＣＰＵ１０１が、スタートスイッチ７９がオン状態であると判別したとき（Ｓ５２がＹＥＳ判定の場合）、メインＣＰＵ１０１は、メインＲＡＭ１０３に設けられた設定値格納領域（不図示）に設定値を格納する（Ｓ５３）。
In S52, when the
次いで、メインＣＰＵ１０１は、設定用鍵型スイッチ５４がオフ状態であるか否かを判別する（Ｓ５４）。
Next, the
Ｓ５４において、メインＣＰＵ１０１が、設定用鍵型スイッチ５４がオフ状態でないと判別したとき（Ｓ５４がＮＯ判定の場合）、メインＣＰＵ１０１は、Ｓ５４の処理を繰り返す。一方、Ｓ５４において、メインＣＰＵ１０１が、設定用鍵型スイッチ５４がオフ状態であると判別したとき（Ｓ５４がＹＥＳ判定の場合）、メインＣＰＵ１０１は、後述のＳ５５の処理を行う。
In S54, when the
Ｓ４８がＮＯ判定の場合又はＳ５４がＹＥＳ判定の場合、メインＣＰＵ１０１は、設定変更及び設定確認のいずれが行われたか否かを判別する（Ｓ５５）。
If the determination in S48 is NO or if the determination in S54 is YES, the
Ｓ５５において、メインＣＰＵ１０１が、設定変更が行われていない（設定確認が行われた）と判別したとき（Ｓ５５がＮＯ判定の場合）、メインＣＰＵ１０１は、後述のＳ５７の処理を行う。一方、Ｓ５５において、メインＣＰＵ１０１が、設定変更が行われた（設定確認が行われていない）と判別したとき（Ｓ５５がＹＥＳ判定の場合）、メインＣＰＵ１０１は、ＲＡＭ初期化処理を行う（Ｓ５６）。この処理では、メインＣＰＵ１０１は、図１２Ｃに示すメインＲＡＭ１０３の遊技用ＲＡＭ領域内の図示しない「設定変更終了時」のアドレス（設定値格納領域の次のアドレス）を、初期化開始の先頭アドレスとして設定し、該先頭アドレスから遊技用ＲＡＭ領域の最終アドレスまでの情報を消去（クリア）する。
In S55, when the
Ｓ５６の処理後又はＳ５５がＮＯ判定の場合、メインＣＰＵ１０１は、Ｌレジスタに設定変更終了又は設定確認終了の情報（００４Ｈ：第２の値）をセットし、設定変更コマンド（設定変更／設定確認終了）の生成格納処理を行う（Ｓ５７）。この処理では、メインＣＰＵ１０１は、設定変更処理又は設定確認処理の終了時に主制御回路９０から副制御回路２００に送信される設定変更コマンドデータ（第２のコマンドデータ）を生成し、該コマンドデータをメインＲＡＭ１０３に設けられた通信データ格納領域に保存する。なお、設定変更コマンド生成格納処理の詳細については、後述の図７０を参照しながら後で説明する。また、通信データ格納領域に保存された設定変更コマンド（設定変更／設定確認終了）は、後述の図１５８で説明する割込処理内の通信データ送信処理により、主制御回路９０から副制御回路２００に送信される。そして、Ｓ５７の処理後、メインＣＰＵ１０１は、設定変更確認処理を終了し、処理を電源投入（リセット割込）時処理（図６４参照）のＳ１６の処理に移す。
After the process of S56 or when the determination in S55 is NO, the
本実施形態では、上述のようにして、設定変更確認処理が行われる。上述した設定変更確認処理中のＳ４４～Ｓ４７の処理は、メインＣＰＵ１０１が、図６９Ａのソースプログラムで規定されている各ソースコードを順次実行することにより行われる。その中で、例えば、Ｓ４４の設定キーの状態判定処理は、図６９Ａ中のソースコード「ＢＩＴＱ ７，（．ＬＯＷ．（ｗＩＢＵＦ＋４））」により実行され、Ｓ４７のエラーカウントリレーをオン状態にセットする処理は、図６９Ａ中のソースコード「ＳＥＴＱ １，（．ＬＯＷ．ｗＥＣＲＲＥＱ）」により実行される。
In this embodiment, the setting change confirmation process is performed as described above. The processing of S44 to S47 in the setting change confirmation processing described above is performed by the
「ＢＩＴＱ」命令及び「ＳＥＴＱ」命令はともに、Ｑレジスタ（拡張レジスタ）を用いてアドレス指定を行うメインＣＰＵ１０１専用命令コードである。
Both the "BITQ" instruction and the "SETQ" instruction are dedicated instruction codes for the
ソースプログラム上において、例えば、ソースコード「ＢＩＴＱ ｂ，（ｋ）」が実行されると、Ｑレジスタの格納データ（上位側アドレス値）と、１バイトの整数値ｋ（直値：下位側アドレス値）とで指定されるアドレスのメモリのビットｂがチェックされ、該ビットｂに「１」が格納されていれば、フラグ・レジスタＦのゼロフラグ（ビット６：図１１参照）に「０」がセットされ、該ビットｂに「０」が格納されていれば、フラグ・レジスタＦのゼロフラグ（所定のビット領域）に「１」がセットされる。それゆえ、図６９Ａ中のソースコード「ＢＩＴＱ ７，（．ＬＯＷ．（ｗＩＢＵＦ＋４））」が実行されると、Ｑレジスタの格納データと、整数値「．ＬＯＷ．（ｗＩＢＵＦ＋４）」とで指定されるアドレスのメモリのビット７がチェックされ、該ビット７に「１」が格納されていれば、フラグ・レジスタＦのゼロフラグに「０」がセットされ、該ビット７に「０」が格納されていれば、フラグ・レジスタＦのゼロフラグに「１」がセットされる。
For example, when the source code "BITQ b, (k)" is executed on the source program, the data stored in the Q register (upper side address value) and the 1-byte integer value k (immediate value: lower side address value ) is checked, and if "1" is stored in the bit b, the zero flag (bit 6: see FIG. 11) of the flag register F is set to "0". If "0" is stored in the bit b, the zero flag (predetermined bit area) of the flag register F is set to "1". Therefore, when the source code "
また、ソースプログラム上において、例えば、ソースコード「ＳＥＴＱ ｂ，（ｋ）」が実行されると、Ｑレジスタの格納データ（上位側アドレス値）と、１バイトの整数値ｋ（直値：下位側アドレス値）とで指定されるアドレスのメモリのビットｂに「１」がセットされる。それゆえ、図６９Ａ中のソースコード「ＳＥＴＱ １，（．ＬＯＷ．ｗＥＣＲＲＥＱ）」が実行されると、Ｑレジスタの格納データと、整数値「．ＬＯＷ．ｗＥＣＲＲＥＱ」とで指定されるアドレスのメモリのビット１に「１」がセットされる。
Further, when the source code "SETQ b, (k)" is executed, for example, on the source program, the data stored in the Q register (upper side address value) and the 1-byte integer value k (immediate value: lower side "1" is set to the bit b of the memory at the address specified by the address value). Therefore, when the source code "
すなわち、本実施形態の設定変更確認処理では、上述のようなＱレジスタ（拡張レジスタ）を用いた各種メインＣＰＵ１０１専用命令コードが使用されており、これらのメインＣＰＵ１０１専用命令コードの使用により、直値で、メインＲＯＭ１０２、メインＲＡＭ１０３やメモリーマップＩ／Ｏにアクセスすることができる。この場合、アドレス設定に係る命令コードを省略することができ、その分、ソースプログラムの容量（メインＲＯＭ１０２の使用容量）を低減することができる。この結果、本実施形態では、メインＲＯＭ１０２の空き容量を増やすことが可能となるとともに、処理の高速化も図ることができる。
That is, in the setting change confirmation process of this embodiment, various instruction codes dedicated to the
また、上述した設定変更確認処理中のＳ４６の設定変更／設定確認開始時に行う設定変更コマンド（初期化コマンド）の生成格納処理は、メインＣＰＵ１０１が図６９Ａ中の「ＣＡＬＬＦ」命令を実行することにより行われ、上述したＳ５７の設定変更／設定確認終了時に行う設定変更コマンド（初期化コマンド）の生成格納処理は、メインＣＰＵ１０１が図６９Ｂ中の「ＣＡＬＬＦ」命令を実行することにより行われる。なお、「ＣＡＬＬＦ」命令もまた、メインＣＰＵ１０１専用命令コードである。
The generation and storage of the setting change command (initialization command) performed at the start of the setting change/setting confirmation in S46 during the setting change confirmation process described above is performed by the
ソースプログラム上において、例えば、ソースコード「ＣＡＬＬＦ ｍｎ」が実行されると、現在のＰＣレジスタ（プログラム・カウンタＰＣ：図１１参照）の値（格納データ）がスタックポインタ（ＳＰ）で指定されているメモリに保存され、スタックポインタが－２更新され、「ｍｎ」がＰＣレジスタに格納されて、「ｍｎ」で指定されているアドレスに処理がジャンプする。ただし、「ＣＡＬＬＦ」命令は、２バイト命令であり、ジャンプできるアドレス範囲は、００００Ｈ～１１ＦＦＨの範囲となる。それゆえ、例えば、図６９Ａ中のソースコード「ＣＡＬＬＦ ＳＢ＿ＰＣＩＮＩＴ＿００」が実行されると、現在のＰＣレジスタの値がスタックポインタ（ＳＰ）で指定されているメモリに保存され、スタックポインタが－２更新され、「ＳＢ＿ＰＣＩＮＩＴ＿００」のアドレスがＰＣレジスタに格納されて、「ＳＢ＿ＰＣＩＮＩＴ＿００」で指定されているアドレスに処理がジャンプする。 For example, when the source code "CALLF mn" is executed on the source program, the current value (stored data) of the PC register (program counter PC: see FIG. 11) is specified by the stack pointer (SP). It is stored in memory, the stack pointer is updated by -2, "mn" is stored in the PC register, and the process jumps to the address specified by "mn". However, the "CALLF" instruction is a 2-byte instruction, and the jumpable address range is 0000H to 11FFH. Therefore, for example, when the source code "CALLF SB_PCINIT_00" in FIG. 69A is executed, the current PC register value is saved in the memory specified by the stack pointer (SP), and the stack pointer is updated by -2. , "SB_PCINIT_00" is stored in the PC register, and the process jumps to the address specified by "SB_PCINIT_00".
なお、本実施形態では、「ＣＡＬＬＦ」命令と同種の命令コードとして、「ＣＡＬＬ」命令と呼ばれる命令コードも用意されている。そして、ソースプログラム上において、例えば、ソースコード「ＣＡＬＬ ｍｎ」が実行されると、「ＣＡＬＬＦ」命令と同様に、現在のＰＣレジスタ（プログラム・カウンタＰＣ：図１１参照）の値（格納データ）がスタックポインタ（ＳＰ）で指定されているメモリに保存され、スタックポインタが－２更新され、「ｍｎ」がＰＣレジスタに格納されて、「ｍｎ」で指定されているアドレスに処理がジャンプする。ただし、「ＣＡＬＬ」命令は、３バイト命令であり、ジャンプできるアドレス範囲が、「ＣＡＬＬＦ」命令のそれと異なり、ジャンプできるアドレス範囲は、００００Ｈ～ＦＦＦＦＨの範囲である。なお、「ＣＡＬＬＦ」命令は、「ＣＡＬＬ」命令に比べてバイト数の少ない命令コードであるので、ソースプログラムの容量（メインＲＯＭ１０２の使用容量）を低減することができるとともに、処理の効率化も図ることができる。 Note that in this embodiment, an instruction code called a "CALL" instruction is also prepared as an instruction code of the same kind as the "CALLF" instruction. Then, for example, when the source code "CALL mn" is executed on the source program, the current value (stored data) of the PC register (program counter PC: see FIG. 11) is changed to The data is saved in the memory specified by the stack pointer (SP), the stack pointer is updated by -2, "mn" is stored in the PC register, and the process jumps to the address specified by "mn". However, the "CALL" instruction is a 3-byte instruction, and differs from the "CALLF" instruction in the jumpable address range, which is the range from 0000H to FFFFH. Since the "CALLF" instruction is an instruction code with a smaller number of bytes than the "CALL" instruction, it is possible to reduce the capacity of the source program (used capacity of the main ROM 102) and improve the efficiency of processing. be able to.
また、本実施形態の設定変更確認処理では、図６９Ａ及び６９Ｂに示すように、Ｓ４６の「ＣＡＬＬＦ」命令で指定するジャンプ先のアドレス「ＳＢ＿ＰＣＩＮＩＴ＿００」は、Ｓ５７の「ＣＡＬＬＦ」命令で指定するジャンプ先のアドレスと同じである。すなわち、本実施形態では、設定変更時（遊技機起動時）、設定確認開始時（通常動作中）及び設定確認終了時に副制御回路２００に送信する設定変更コマンド（初期化コマンド）の生成格納処理を実行するためのソースプログラムが、互いに同じであり、Ｓ４６及びＳ５７の両処理において用いられる、設定変更コマンド生成格納処理のソースプログラムが共有化（モジュール化）されている。
Further, in the setting change confirmation processing of this embodiment, as shown in FIGS. 69A and 69B, the jump destination address "SB_PCINIT_00" specified by the "CALLF" instruction in S46 is the jump destination address specified by the "CALLF" instruction in S57. is the same as the address of That is, in the present embodiment, a setting change command (initialization command) to be transmitted to the
この場合、Ｓ４６及びＳ５７の両処理において、それぞれ別個に設定変更コマンド生成格納処理のソースプログラムを設ける必要が無くなるので、その分、ソースプログラムの容量（メインＲＯＭ１０２の使用容量）を低減することができる。この結果、本実施形態では、メインＲＯＭ１０２において、空き容量を確保する（増大させる）ことができ、増えた空き容量を活用して、遊技性を高めることが可能になる。
In this case, since it is not necessary to separately provide a source program for the setting change command generation and storage process in both the processes of S46 and S57, the capacity of the source program (the capacity of the
［設定変更コマンド生成格納処理］
次に、図７０及び図７１を参照して、設定変更確認処理（図６８参照）中のＳ４６及びＳ５７で行う設定変更コマンド生成格納処理について説明する。なお、図７０は、設定変更コマンド生成格納処理の手順を示すフローチャートであり、図７１は、設定変更コマンド生成格納処理を実行するためのソースプログラムの一例を示す図である。
[Setting change command generation and storage processing]
Next, referring to FIGS. 70 and 71, the setting change command generation and storage processing performed at S46 and S57 during the setting change confirmation processing (see FIG. 68) will be described. FIG. 70 is a flow chart showing the procedure of setting change command generation and storage processing, and FIG. 71 is a diagram showing an example of a source program for executing the setting change command generation and storage processing.
まず、メインＣＰＵ１０１は、設定値（１～６）の情報をＥレジスタにセットする（Ｓ６１）。次いで、メインＣＰＵ１０１は、ＲＴ状態の情報をＣレジスタにセットする（Ｓ６２）。次いで、メインＣＰＵ１０１は、設定変更コマンドのコマンド種別情報（０２Ｈ）をＡレジスタにセットする（Ｓ６３）。
First, the
次いで、メインＣＰＵ１０１は、通信データ格納処理を行う（Ｓ６４）。この処理では、メインＣＰＵ１０１は、Ｓ６１～Ｓ６３で各レジスタにセットされた情報と、Ｓ４６又はＳ５７（図６８参照）でＤレジスタにセットされた情報（設定ステータスである設定変更開始／設定変更終了／設定確認開始／設定確認終了）とを用いて、設定変更コマンドデータを生成し、該生成されたコマンドデータを通信データ格納領域に保存する。なお、通信データ格納処理の詳細については、後述の図７２を参照しながら後で説明する。
Next, the
Ｓ６４の処理後、メインＣＰＵ１０１は、設定変更コマンド生成格納処理を終了する。なお、設定変更確認処理（図６８参照）中のＳ４６で行う設定変更コマンド生成格納処理を終了する際には、メインＣＰＵ１０１は、Ｓ６４の処理後、処理を設定変更確認処理（図６８参照）のＳ４７の処理に移す。また、設定変更確認処理（図６８参照）中のＳ５７で行う設定変更コマンド生成格納処理を終了する際には、メインＣＰＵ１０１は、Ｓ６４の処理後、設定変更コマンド生成格納処理を終了するとともに、設定変更確認処理（図６８参照）も終了する。
After the process of S64, the
本実施形態では、上述のようにして設定変更コマンド生成格納処理が行われる。なお、上述した設定変更コマンド生成格納処理は、メインＣＰＵ１０１が、図７１のソースプログラムで規定されている各ソースコードを順次実行することにより行われる。
In this embodiment, the setting change command generation and storage processing is performed as described above. The setting change command generation and storage processing described above is performed by the
上述のように、設定変更コマンド生成格納処理では、設定変更コマンド生成格納処理が実行される直前に設定ステータスが通信パラメータ４としてＤレジスタに格納され、設定変更コマンド生成格納処理の実行中に設定値が通信パラメータ３としてＥレジスタに格納され、ＲＴ情報が通信パラメータ５としてＣレジスタに格納される。すなわち、設定変更コマンド（初期化コマンド）を構成する通信パラメータ１～５のうち、通信パラメータ３～５は副制御回路２００側で使用（解析）される通信パラメータ（使用パラメータ）であり、これらの通信パラメータには新たな情報がセットされる。一方、設定変更コマンド（初期化コマンド）を構成するその他の通信パラメータ１及び２は、副制御回路２００側で使用（解析）されない通信パラメータ（未使用パラメータ）であり、通信パラメータ１及び２に対しては、現時点でＬレジスタ及びＨレジスタにそれぞれ格納されている値がセットされる。それゆえ、設定変更コマンド（初期化コマンド）送信時における通信パラメータ１及び２の値は不定値となる。この場合、設定変更コマンドのサム値（ＢＣＣ）を送信毎に不定値にすることができ、ゴト等の不正行為を抑制することができる。
As described above, in the setting change command generation and storage process, the setting status is stored in the D register as the
［通信データ格納処理］
次に、図７２及び図７３を参照して、例えば、設定変更コマンド生成格納処理（図７０参照）中のＳ６４で行う通信データ格納処理について説明する。なお、通信データ格納処理は、設定変更コマンド生成時だけでなく、他のコマンド生成時にも実行される。図７２は、通信データ格納処理の手順を示すフローチャートであり、図７３は、通信データ格納処理中のＳ７１～Ｓ７６の処理を実行するためのソースプログラムの一例を示す図である。
[Communication data storage processing]
Next, with reference to FIGS. 72 and 73, for example, communication data storage processing performed at S64 in the setting change command generation and storage processing (see FIG. 70) will be described. Note that the communication data storage process is executed not only when the setting change command is generated, but also when other commands are generated. FIG. 72 is a flow chart showing the procedure of the communication data storage process, and FIG. 73 is a diagram showing an example of a source program for executing the processes of S71 to S76 during the communication data storage process.
まず、メインＣＰＵ１０１は、Ａレジスタにセットされているデータを通信コマンド種別のデータとして、メインＲＡＭ１０３内の通信データ一時格納領域（不図示）に格納する（Ｓ７１）。次いで、メインＣＰＵ１０１は、Ｈレジスタ及びＬレジスタにセットされているデータを、それぞれ通信コマンドのパラメータ１及び２として、メインＲＡＭ１０３内の通信データ一時格納領域（所定の格納領域）に格納する（Ｓ７２）。
First, the
次いで、メインＣＰＵ１０１は、Ｄレジスタ及びＥレジスタにセットされているデータを、それぞれ通信コマンドのパラメータ３及び４として、メインＲＡＭ１０３内の通信データ一時格納領域に格納する（Ｓ７３）。次いで、メインＣＰＵ１０１は、Ｂレジスタ及びＣレジスタにセットされているデータを、それぞれ通信コマンドのパラメータ５及びＲＴ状態のデータとして、メインＲＡＭ１０３内の通信データ一時格納領域に格納する（Ｓ７４）。
Next, the
次いで、メインＣＰＵ１０１は、Ａレジスタ～Ｌレジスタにセットされているデータ値から通信コマンドのＢＣＣデータ（サム値）を生成する（Ｓ７５）。次いで、メインＣＰＵ１０１は、生成したＢＣＣデータをメインＲＡＭ１０３内の通信データ一時格納領域に格納する（Ｓ７６）。
Next, the
Ｓ７６の処理後、メインＣＰＵ１０１は、メインＲＡＭ１０３内の通信データ格納領域に空きがあるか否かを判別する（Ｓ７７）。なお、本実施形態では、通信データ格納領域に最大９個のコマンドデータが格納可能である（後述の図７５Ｂ参照）。
After the process of S76, the
Ｓ７７において、メインＣＰＵ１０１が、通信データ格納領域に空きがないと判別したとき（Ｓ７７がＮＯ判定の場合）、メインＣＰＵ１０１は、通信データ格納処理を終了するとともに、例えば、設定変更コマンド生成格納処理（図７０参照）も終了する。
In S77, when the
一方、Ｓ７７において、メインＣＰＵ１０１が、通信データ格納領域に空きがあると判別したとき（Ｓ７７がＹＥＳ判定の場合）、メインＣＰＵ１０１は、上述したＳ７１～Ｓ７６の処理により通信データ一時格納領域に格納された通信データを通信コマンドデータとして、通信データ格納領域に格納する（Ｓ７８）。
On the other hand, when the
次いで、メインＣＰＵ１０１は、通信データポインタ更新処理を行う（Ｓ７９）。この処理では、メインＣＰＵ１０１は、主に、通信データ格納領域内における通信データの格納アドレスを示す通信データポインタの更新処理を行う。なお、通信データポインタ更新処理の詳細については、後述の図７４を参照しながら後で説明する。
Next, the
そして、Ｓ７９の処理後、メインＣＰＵ１０１は、通信データ格納処理を終了するとともに、例えば、設定変更コマンド生成格納処理（図７０参照）も終了する。
After the processing of S79, the
本実施形態では、上述のようにして通信データ格納処理が行われる。なお、上述した通信データ格納処理中のＳ７１～Ｓ７６の処理は、メインＣＰＵ１０１が、図７３のソースプログラムで規定されている各ソースコードを順次実行することにより行われる。そして、この一連の処理において、コマンドデータに含まれる、通信コマンドの種別データ、各種通信パラメータ、遊技状態フラグデータ及びＢＣＣデータの格納処理は、図７３に示すように、ソースプログラム上では、Ｑレジスタ（拡張レジスタ）を用いてアドレス指定を行うメインＣＰＵ１０１専用命令コードである、「ＬＤＱ」命令を用いて実行される。
In this embodiment, the communication data storage process is performed as described above. The processing of S71 to S76 during the communication data storage processing described above is performed by the
具体的には、ソースコード「ＬＤＱ （．ＬＯＷ．（ｗＰＤＴ＿ＴＭＰ＋０）），Ａ」の実行により、Ａレジスタに格納された通信コマンドの種別データが、Ｑレジスタの格納データ（上位側アドレス値）と１バイトの整数値「．ＬＯＷ．（ｗＰＤＴ＿ＴＭＰ＋０）」（下位側アドレス値）とで指定されたアドレスの通信データ一時格納領域に格納される。また、ソースコード「ＬＤＱ （．ＬＯＷ．（ｗＰＤＴ＿ＴＭＰ＋１）），ＨＬ」の実行により、Ｌレジスタに格納された通信パラメータ１が、Ｑレジスタの格納データと１バイトの整数値「．ＬＯＷ．（ｗＰＤＴ＿ＴＭＰ＋１）」とで指定されたアドレスの通信データ一時格納領域に格納され、Ｈレジスタに格納された通信パラメータ２が、その次のアドレスの通信データ一時格納領域に格納される。また、ソースコード「ＬＤＱ （．ＬＯＷ．（ｗＰＤＴ＿ＴＭＰ＋３）），ＤＥ」の実行により、Ｅレジスタに格納された通信パラメータ３が、Ｑレジスタの格納データと１バイトの整数値「．ＬＯＷ．（ｗＰＤＴ＿ＴＭＰ＋３）」とで指定されたアドレスの通信データ一時格納領域に格納され、Ｄレジスタに格納された通信パラメータ４が、その次のアドレスの通信データ一時格納領域に格納される。そして、ソースコード「ＬＤＱ （．ＬＯＷ．（ｗＰＤＴ＿ＴＭＰ＋５）），ＢＣ」の実行により、Ｃレジスタに格納された通信パラメータ５が、Ｑレジスタの格納データと１バイトの整数値「．ＬＯＷ．（ｗＰＤＴ＿ＴＭＰ＋５）」とで指定されたアドレスの通信データ一時格納領域に格納され、Ｂレジスタに格納された遊技状態フラグデータが、その次のアドレスの通信データ一時格納領域に格納される。
Specifically, by executing the source code “LDQ (.LOW.(wPDT_TMP+0)),A”, the type data of the communication command stored in the A register is changed to the data stored in the Q register (upper address value) and 1 It is stored in the communication data temporary storage area at the address specified by the byte integer value ".LOW.(wPDT_TMP+0)" (lower side address value). Also, by executing the source code "LDQ (.LOW.(wPDT_TMP+1)), HL", the
さらに、通信データ格納処理でセットされたコマンドデータのサム値となるＢＣＣデータは、一連のソースコード「ＡＤＤ（加算命令コード） Ａ，Ｈ」～「ＡＤＤ Ａ，Ｂ」の実行により算出され、Ａレジスタに格納される。そして、ソースコード「ＬＤＱ （．ＬＯＷ．（ｗＰＤＴ＿ＴＭＰ＋７）），Ａ」の実行により、Ａレジスタに格納されたＢＣＣデータが、Ｑレジスタの格納データと１バイトの整数値「．ＬＯＷ．（ｗＰＤＴ＿ＴＭＰ＋７）」とで指定されたアドレスの通信データ一時格納領域に格納される。 Furthermore, the BCC data, which is the sum value of the command data set in the communication data storage process, is calculated by executing a series of source codes "ADD (addition instruction code) A, H" to "ADD A, B". Stored in a register. Then, by executing the source code "LDQ (.LOW.(wPDT_TMP+7)),A", the BCC data stored in the A register is combined with the data stored in the Q register and the 1-byte integer value ".LOW.(wPDT_TMP+7)". is stored in the communication data temporary storage area at the address specified by and.
上述のように、本実施形態では、１パケット（８バイト）の通信データ（コマンドデータ）を作成する際に、各種パラメータをレジスタから転送して通信データ一時格納領域（通信バッファ）に格納する。このようなコマンドデータの作成手法では、コマンド生成時に各レジスタに格納されているデータがそのままコマンドデータの各種パラメータとして通信データ一時格納領域に格納される。それゆえ、未使用パラメータを含むコマンドデータを作成した時には、作成時毎に、未使用パラメータの値が不定値となる。この場合、同じ種別のコマンドデータあり、かつ、使用パラメータの値が同一であっても、コマンド作成毎に、コマンドデータのサム値（ＢＣＣデータ）が可変可能となる。また、本実施形態では、誤り符号の一つであるサム値の計算をＡＤＤ（加算命令コード）により算出したが、加算命令コードに換えて、ＳＵＢ（減算命令コード）、ＸＯＲ（排他的論理和命令コード）により誤り符号を算出しても同様の効果が得られる。さらに、メインＣＰＵ１０１専用命令である、ＭＵＬ（乗算命令コード）又はＤＩＶ（除算命令コード）を使用して誤り符号を算出しても同様の効果が得られる。
As described above, in this embodiment, when creating one packet (8 bytes) of communication data (command data), various parameters are transferred from the register and stored in the communication data temporary storage area (communication buffer). In such a method of creating command data, the data stored in each register at the time of command generation is stored as is in the communication data temporary storage area as various parameters of the command data. Therefore, when command data including unused parameters is created, the value of the unused parameter becomes an undefined value each time the command data is created. In this case, even if there are command data of the same type and the values of the used parameters are the same, the sum value (BCC data) of the command data can be changed for each command creation. In the present embodiment, the sum value, which is one of the error codes, is calculated by ADD (addition instruction code). A similar effect can be obtained by calculating an error code using an instruction code). Furthermore, the same effect can be obtained by calculating the error code using MUL (multiplication instruction code) or DIV (division instruction code), which are dedicated instructions for the
それゆえ、本実施形態では、未使用パラメータを不定値とすることにより、通信データの解析を困難にしてゴト等の不正行為を抑止することができるとともに、不必要なゴト対策処理を加える必要がないため、ゴト対策処理の追加による、主制御回路９０のプログラム容量の圧迫を抑制することができる。
Therefore, in this embodiment, by setting the unused parameter to an indefinite value, it is possible to make it difficult to analyze the communication data and deter fraudulent acts such as gossip. Therefore, it is possible to suppress the pressure on the program capacity of the
［通信データポインタ更新処理］
次に、図７４及び図７５を参照して、通信データ格納処理（図７２参照）中のＳ７９で行う通信データポインタ更新処理について説明する。なお、図７４は、通信データポインタ更新処理の手順を示すフローチャートであり、図７５Ａは、通信データポインタ更新処理を実行するためのソースプログラムの一例を示す図であり、図７５Ｂは、通信データポインタ更新処理のソースプログラム上で実際にセットされる通信データ格納領域の構成を示す図である。
[Communication data pointer update process]
Next, with reference to FIGS. 74 and 75, the communication data pointer update processing performed at S79 during the communication data storage processing (see FIG. 72) will be described. FIG. 74 is a flow chart showing the procedure of communication data pointer update processing, FIG. 75A is a diagram showing an example of a source program for executing the communication data pointer update processing, and FIG. FIG. 10 is a diagram showing the structure of a communication data storage area actually set on a source program for update processing;
まず、メインＣＰＵ１０１は、現在、セットされている通信データポインタの値を取得する（Ｓ８１）。
First, the
次いで、メインＣＰＵ１０１は、通信データポインタの値を１パケット分（８バイト）加算更新する（Ｓ８２）。なお、この処理において、更新後の通信データポインタの値が、通信データ格納領域（図７５Ｂ参照）の上限サイズ以上となる場合には、メインＣＰＵ１０１は、更新後の通信データポインタの値を「０」にセットし、これにより、通信データ格納領域に格納されているコマンドデータを全て無効にする（破棄した状態と同様の状態にする）。
Next, the
本実施形態では、１回の送信動作で送信されるデータ量（１パケット）は８バイトである。すなわち、本実施形態では、一つの送信動作で一つのコマンドデータを送信することができる。また、本実施形態では、通信データ格納領域に最大９個のコマンドデータを格納可能であるので（図７５Ｂ参照）、通信データ格納領域の上限サイズは、７２バイト（＝８バイト×９）となる。それゆえ、本実施形態では、通信データポインタの範囲を「０」～「７１」とし、Ｓ８２の処理において、更新後（通信データポインタを＋８更新した場合）の通信データポインタの値が「７１（上限値）」を超えるような値となる場合には、更新後の通信データポインタの値を「０」にセットして（通信データの格納先のアドレスを先頭アドレスに戻して）、通信データ格納領域に格納されているコマンドデータを全て無効にする（破棄した状態と同様の状態にする）。なお、通信データポインタの値を「０」にセットすると、次にコマンドデータを通信データ格納領域に格納する場合には、通信データ格納領域の先頭アドレスから格納されるので、その前に格納されていたコマンドデータは新たなコマンドデータで上書きされることになる。それゆえ、本実施形態では、通信データポインタの値が「７１（上限値）」を超えた場合に、通信データ格納領域を初期化（クリア）する必要はない。 In this embodiment, the amount of data (one packet) transmitted in one transmission operation is 8 bytes. That is, in this embodiment, one command data can be transmitted by one transmission operation. Also, in this embodiment, since up to 9 command data can be stored in the communication data storage area (see FIG. 75B), the upper limit size of the communication data storage area is 72 bytes (=8 bytes×9). . Therefore, in the present embodiment, the range of the communication data pointer is set to "0" to "71", and in the process of S82, the value of the communication data pointer after updating (when the communication data pointer is updated by +8) is "71 ( If the value exceeds the upper limit), the value of the communication data pointer after updating is set to "0" (the address of the communication data storage destination is returned to the top address), and the communication data is stored. Invalidates all command data stored in the area (same state as discarded). If the value of the communication data pointer is set to "0", the next time the command data is stored in the communication data storage area, it will be stored from the top address of the communication data storage area. The new command data will overwrite the new command data. Therefore, in this embodiment, there is no need to initialize (clear) the communication data storage area when the value of the communication data pointer exceeds "71 (upper limit)".
そして、Ｓ８２の処理後、メインＣＰＵ１０１は、通信データポインタ更新処理を終了するとともに、通信データ格納処理（図７２参照）も終了する。
After the process of S82, the
本実施形態では、上述のようにして通信データポインタ更新処理が行われる。そして、上述した通信データポインタ更新処理は、メインＣＰＵ１０１が、図７５Ａのソースプログラムで規定されている各ソースコードを順次実行することにより行われる。その中で、Ｓ８２の通信データポインタの更新処理は、図７５Ａ中の「ＡＤＤ」命令及び「ＩＣＰＬＤ」命令（所定の更新命令）により実行されるが、この「ＩＣＰＬＤ」命令もまた、メインＣＰＵ１０１専用命令コードである。
In this embodiment, the communication data pointer update process is performed as described above. The communication data pointer updating process described above is performed by the
ソースプログラム上において、例えば、ソースコード「ＩＣＰＬＤ Ａ，ｎ」が実行されると、Ａレジスタの内容（格納データ）と整数ｎとが比較され、Ａレジスタの内容が整数ｎ未満である場合には、Ａレジスタの内容に「１」が加算され、Ａレジスタの内容が整数ｎ以上である場合には、Ａレジスタに「０」がセットされる。 On the source program, for example, when the source code "ICPLD A,n" is executed, the content of the A register (stored data) is compared with the integer n, and if the content of the A register is less than the integer n , "1" is added to the content of the A register, and if the content of the A register is greater than or equal to the integer n, "0" is set to the A register.
それゆえ、Ｓ８２の通信データポインタの更新処理を実行する場合、図７５Ａのソースプログラム上では、まず、ソースコード「ＡＤＤ Ａ，７」が実行され、Ａレジスタの内容（更新前の通信データポインタの値）に「７」が加算され、該加算結果がＡレジスタに格納される。次いで、ソースコード「ＩＣＰＬＤ Ａ，７１」が実行され、Ａレジスタの内容（７加算後の通信データポインタの値）と整数「７１」とを比較し、Ａレジスタの内容が整数「７１」未満である場合には、Ａレジスタの内容に「１」を加算し、Ａレジスタの内容が整数「７１」以上である場合には、Ａレジスタに「０」をセットする。すなわち、Ｓ８２の処理において、通信データポインタの値を＋７更新したときに、更新後の通信データポインタの値が上限値「７１」を超えるような場合には、通信データポインタをゼロクリアする処理（通信データの格納アドレスを通信データ格納領域の先頭アドレスに戻す処理）が行われる。一方、更新後の通信データポインタの値が上限値「７１」を超えない場合には、「ＩＣＰＬＤ」命令でさらに通信データポインタに「１」を加算することにより、トータルで通信データポインタの値を＋８更新する。 Therefore, when executing the update processing of the communication data pointer in S82, the source code "ADD A, 7" is first executed on the source program of FIG. value) is added with "7", and the addition result is stored in the A register. Next, the source code "ICPLD A, 71" is executed to compare the contents of the A register (the value of the communication data pointer after adding 7) to the integer "71" and determine if the contents of the A register are less than the integer "71". If there is, add "1" to the contents of the A register, and if the contents of the A register are greater than or equal to the integer "71", set the A register to "0". That is, in the process of S82, when the value of the communication data pointer is updated by +7 and the value of the communication data pointer after updating exceeds the upper limit value "71", the process of clearing the communication data pointer to zero (communication A process of returning the data storage address to the start address of the communication data storage area) is performed. On the other hand, if the value of the communication data pointer after updating does not exceed the upper limit value "71", the "ICPLD" instruction is used to add "1" to the communication data pointer, thereby increasing the total value of the communication data pointer. +8 updates.
上述のように、本実施形態では、通信データポインタ更新処理において、一つの「ＩＣＰＬＤ」命令コード（送信バッファの上限判定命令と、判断分岐命令とが一体になっている命令コード）により、通信データポインタの更新（１加算）処理、更新後の通信データポインタの判定チェック処理及び通信データポインタのクリア処理をまとめて実行することができる。この場合、各処理を別個に実行するための命令コードを設ける必要がなくなる。例えば、更新後の通信データポインタの値がその上限値「７１」を超えるか否かの判断分岐命令コードを省略することができる。 As described above, in this embodiment, in communication data pointer update processing, communication data The pointer update (addition of 1) process, the communication data pointer determination check process after the update, and the communication data pointer clear process can be performed collectively. In this case, there is no need to provide instruction codes for executing each process separately. For example, it is possible to omit the judgment branch instruction code for determining whether or not the updated communication data pointer value exceeds the upper limit value of "71".
それゆえ、通信データポインタ更新処理等において、メインＣＰＵ１０１専用の「ＩＣＰＬＤ」命令コードを用いることにより、ソースプログラムの容量（メインＲＯＭ１０２の使用容量）を低減することができる。この結果、本実施形態では、メインＲＯＭ１０２において、空き容量を確保する（増大させる）ことができ、増えた空き容量を活用して、遊技性を高めることが可能になる。
Therefore, by using the "ICPLD" instruction code dedicated to the
［電断時（外部）処理］
次に、メインＣＰＵ１０１の制御により行われるパチスロ１の電断時（外部）処理を、図７６を参照して説明する。図７６は、電断時（外部）処理の手順を示すフローチャートである。なお、図７６に示す電断時（外部）処理は、電源管理回路９３が、マイクロプロセッサ９１に供給される電源電圧の低下（電断）を検知した際に、電断検知信号をマイクロプロセッサ９１の「ＸＩＮＴ」端子に出力し、これにより、マイクロプロセッサ９１の割込みコントローラ１１２からメインＣＰＵ１０１に出力される割込要求信号に基づいて、実行される。
[Power failure (external) processing]
Next, referring to FIG. 76, a description will be given of (external) processing when the pachi-
まず、メインＣＰＵ１０１は、全てのレジスタにセットされているデータを退避させる（Ｓ９１）。次いで、メインＣＰＵ１０１は、電断検知ポートにセットされているデータを読み込む（Ｓ９２）。
First, the
次いで、メインＣＰＵ１０１は、電断検知ポートがオン状態であるか否かを判別する（Ｓ９３）。
Next, the
Ｓ９３において、メインＣＰＵ１０１が、電断検知ポートがオン状態でないと判別したとき（Ｓ９３がＮＯ判定の場合）、メインＣＰＵ１０１は、割込処理許可をセットする（Ｓ９４）。そして、Ｓ９４の処理後、メインＣＰＵ１０１は、電断時（外部）処理を終了する。なお、Ｓ９３がＮＯ判定である場合に行われるこれらの処理は、電源管理回路９３が瞬間的に電断を検知した場合等に発生する瞬停対策の処理に対応する。
In S93, when the
一方、Ｓ９３において、メインＣＰＵ１０１が、電断検知ポートがオン状態であると判別したとき（Ｓ９３がＹＥＳ判定の場合）、メインＣＰＵ１０１は、メダル投入不可を設定し、ホッパー装置５１の停止を設定する（Ｓ９５）。
On the other hand, when the
次いで、メインＣＰＵ１０１は、現在セットされているスタックポインタ（ＳＰ）の値をメインＲＡＭ１０３内の遊技用ＲＡＭ領域のスタックエリアに保存する（Ｓ９６）。
Next, the
次いで、メインＣＰＵ１０１は、メインＲＡＭ１０３のチェックサム生成処理を行う（Ｓ９７）。なお、この処理は、メインＲＡＭ１０３内の規定外作業領域（図１２Ｃ参照）で行われる。また、このチェックサム生成処理で用いられるプログラムはメインＲＯＭ１０２内の規定外エリアに格納されている（図１２Ｂ参照）。なお、チェックサム生成処理の詳細については、後述の図７７を参照しながら後で説明する。
Next, the
次いで、メインＣＰＵ１０１は、メインＲＡＭ１０３へのアクセス禁止を設定する（Ｓ９８）。そして、Ｓ９８の処理後、電源が停止するまで（電源電圧が、メインＣＰＵ１０１が動作できない電圧に達するまで）無限ループ処理が行われる。
Next, the
［チェックサム生成処理（規定外）］
次に、図７７及び図７８を参照して、電断時（外部）処理（図７６参照）中のＳ９７で行うチェックサム生成処理について説明する。なお、図７７は、チェックサム生成処理の手順を示すフローチャートであり、図７８Ａは、チェックサム生成処理を実行するためのソースプログラムの一例を示す図であり、図７８Ｂは、チェックサム生成処理で実行されるスタックポインタの更新動作及びメインＲＡＭ１０３からレジスタへのデータの読み出し動作の様子を示す図である。
[Checksum generation process (non-standard)]
Next, with reference to FIGS. 77 and 78, the checksum generation processing performed in S97 during the power failure (external) processing (see FIG. 76) will be described. FIG. 77 is a flowchart showing the procedure of checksum generation processing, FIG. 78A is a diagram showing an example of a source program for executing the checksum generation processing, and FIG. FIG. 10 is a diagram showing how a stack pointer update operation and a data read operation from the
まず、メインＣＰＵ１０１は、現在のスタックポインタ（ＳＰ）の値（遊技用ＲＡＭ領域のスタックエリアの使用中アドレス）をメインＲＡＭ１０３の規定外ＲＡＭ領域の規定外スタックエリアに保存する（Ｓ１０１）。次いで、メインＣＰＵ１０１は、スタックポインタに規定外スタックエリアのアドレスをセットする（Ｓ１０２）。次いで、メインＣＰＵ１０１は、ＲＡＭアドレス（規定外スタックエリアのアドレス）の上位側のアドレス値（Ｆ０Ｈ）をＱレジスタにセットする（Ｓ１０３）。次いで、メインＣＰＵ１０１は、電断発生フラグを設定する（Ｓ１０４）。
First, the
次いで、メインＣＰＵ１０１は、スタックポインタに、遊技用ＲＡＭ領域内のサム値の計算開始アドレスをセットし、サム算出カウンタに、サム値の算出対象格納領域のバイト数を「２」で除算した値をセットする（Ｓ１０５）。なお、サム算出カウンタは、サム値算出の終了契機を判定するためのカウンタであり、メインＲＡＭ１０３に設けられる。そして、Ｓ１０５で設定されたサム算出カウンタが「０」になれば、メインＲＡＭ１０３の遊技用ＲＡＭ領域のサム値算出処理を終了する。
Next, the
次いで、メインＣＰＵ１０１は、ＨＬレジスタを０クリア（値「０」をセット）する（Ｓ１０６）。この処理により、サム値の初期値「０」がセットされる。
Next, the
次いで、メインＣＰＵ１０１は、「ＰＯＰ命令」（特定の命令）と呼ばれる命令コード（図７８Ａ中に記載のソースコード「ＰＯＰ ＤＥ」）を実行し、スタックポインタ（ＳＰ）にセットされたメインＲＡＭ１０３の格納領域のアドレスから２バイト分の領域のデータ（保存値）をＤＥレジスタに読み出す（Ｓ１０７）。
Next, the
なお、「ＰＯＰ」命令が実行されると、スタックポインタで指定されたアドレスの１バイト領域に保存されているデータ（メモリ内容）が、ペアレジスタの下位側のレジスタにロードされ、スタックポインタで指定されたアドレスを１更新したアドレスの１バイト領域に保存されているデータ（メモリ内容）が、ペアレジスタの上位側のレジスタにロードされる。また、「ＰＯＰ」命令が実行されると、スタックポインタ（ＳＰ）にセットされたアドレスに対して２バイト分のアドレス更新処理（アドレスを「２」加算する処理）が行われる。 When the "POP" instruction is executed, the data (memory content) stored in the 1-byte area of the address specified by the stack pointer is loaded into the register on the lower side of the pair register and The data (memory content) stored in the 1-byte area of the address that is updated by 1 is loaded into the register on the upper side of the pair register. Further, when the "POP" instruction is executed, the address set in the stack pointer (SP) is updated by 2 bytes (the process of adding "2" to the address).
それゆえ、Ｓ１０７の処理では、スタックポインタで指定されたアドレスに保存されているデータ（メモリ内容）がＥレジスタにロードされ、スタックポインタで指定されたアドレスに「１」を加算したアドレスに保存されているデータ（メモリ内容）がＤレジスタにロードされる。 Therefore, in the process of S107, the data (memory content) stored at the address designated by the stack pointer is loaded into the E register and stored at the address obtained by adding "1" to the address designated by the stack pointer. The stored data (memory content) is loaded into the D register.
図７８Ｂには、「ＰＯＰ」命令実行時における、ＤＥレジスタへのデータの読み込み動作、及び、スタックポインタにセットされるアドレスの更新動作の様子を示す。サム値の算出開始時に、スタックポインタ（ＳＰ）にセットされているアドレスが「Ｆ０１０ｈ」である場合には、アドレス「Ｆ０１０ｈ」に保存されているデータ（メモリ内容）がＥレジスタにロードされ、アドレス「Ｆ０１１ｈ」に保存されているデータ（メモリ内容）がＤレジスタにロードされる。また、この際、スタックポインタ（ＳＰ）にセットされているアドレスに２加算する更新処理が行われ、スタックポインタ（ＳＰ）にセットされているアドレスが「Ｆ０１０ｈ」から「Ｆ０１２ｈ」に変更される。次いで、再度、「ＰＯＰ」命令が実行されると、アドレス「Ｆ０１２ｈ」に保存されているデータ（メモリ内容）がＥレジスタにロードされ、アドレス「Ｆ０１３ｈ」に保存されているデータ（メモリ内容）がＤレジスタにロードされる。また、この際、スタックポインタ（ＳＰ）にセットされているアドレスの更新処理が行われ、スタックポインタ（ＳＰ）にセットされているアドレスが「Ｆ０１２ｈ」から「Ｆ０１４ｈ」に変更される。その後、「ＰＯＰ」命令が実行される度に上述した、ＤＥレジスタへのデータの読み込み動作及びスタックポンタにセットされるアドレスの更新動作が繰り返される。 FIG. 78B shows how data is read into the DE register and the address set in the stack pointer is updated when the "POP" instruction is executed. If the address set in the stack pointer (SP) is "F010h" at the start of calculation of the sum value, the data (memory content) stored at address "F010h" is loaded into the E register, and the address The data (memory content) stored in "F011h" is loaded into the D register. At this time, update processing is performed to add 2 to the address set in the stack pointer (SP), and the address set in the stack pointer (SP) is changed from "F010h" to "F012h". Next, when the "POP" instruction is executed again, the data (memory content) stored at address "F012h" is loaded into the E register, and the data (memory content) stored at address "F013h" is loaded. Loaded into the D register. At this time, the address set in the stack pointer (SP) is updated, and the address set in the stack pointer (SP) is changed from "F012h" to "F014h". After that, every time the "POP" instruction is executed, the operation of reading data into the DE register and the operation of updating the address set in the stack pointer are repeated.
Ｓ１０７の処理後、メインＣＰＵ１０１は、サム値の算出処理を行う（Ｓ１０８）。具体的には、メインＣＰＵ１０１は、ＨＬレジスタに格納されている値にＤＥレジスタに格納されている値を加算し、該加算された値をサム値としてＨＬレジスタに格納する。
After the process of S107, the
次いで、メインＣＰＵ１０１は、サム算出カウンタの値を１減算する（Ｓ１０９）。次いで、メインＣＰＵ１０１は、更新後のサム算出カウンタの値が「０」であるか否かを判別する（Ｓ１１０）。
Next, the
Ｓ１１０において、メインＣＰＵ１０１が、サム算出カウンタの値が「０」でないと判別したとき（Ｓ１１０がＮＯ判定の場合）、メインＣＰＵ１０１は、処理をＳ１０７の処理に戻し、Ｓ１０７以降の処理を繰り返す。すなわち、メインＲＡＭ１０３の遊技用ＲＡＭ領域のサム値算出処理が終了するまで、Ｓ１０７～Ｓ１１０の処理が繰り返される。
In S110, when the
一方、Ｓ１１０において、メインＣＰＵ１０１が、サム算出カウンタの値が「０」であると判別したとき（Ｓ１１０がＹＥＳ判定の場合）、メインＣＰＵ１０１は、ＤＥレジスタに、メインＲＡＭ１０３内の規定外ＲＡＭ領域のサム値の計算開始アドレスをセットし、サム算出カウンタに、規定外用サムカウント値をセットする（Ｓ１１１）。なお、規定外用サムカウント値は、規定外用格納領域のバイト数となる。それゆえ、Ｓ１１１で設定されたサム算出カウンタが「０」になれば、メインＲＡＭ１０３の規定外ＲＡＭ領域のサム値算出処理、すなわち、メインＲＡＭ１０３全体のサム値算出処理が終了する。
On the other hand, when the
次いで、メインＣＰＵ１０１は、ＤＥレジスタにセットされた規定外ＲＡＭ領域のアドレスから１バイト分の領域のデータ（保存値）をＡレジスタに読み出す（Ｓ１１２）。
Next, the
次いで、メインＣＰＵ１０１は、サム値の算出処理を行う（Ｓ１１３）。具体的には、メインＣＰＵ１０１は、ＨＬレジスタに格納されている値にＡレジスタに格納されている値を加算し、該加算された値をサム値としてＨＬレジスタに格納する。
Next, the
次いで、メインＣＰＵ１０１は、ＤＥレジスタに格納されているアドレスを１加算し、サム算出カウンタの値を１減算する（Ｓ１１４）。次いで、メインＣＰＵ１０１は、更新後のサム算出カウンタの値が「０」であるか否かを判別する（Ｓ１１５）。
Next, the
Ｓ１１５において、メインＣＰＵ１０１が、サム算出カウンタの値が「０」でないと判別したとき（Ｓ１１５がＮＯ判定の場合）、メインＣＰＵ１０１は、処理をＳ１１２の処理に戻し、Ｓ１１２以降の処理を繰り返す。すなわち、メインＲＡＭ１０３の規定外ＲＡＭ領域のサム値を遊技用ＲＡＭ領域のサム値に加算する処理が終了するまで、Ｓ１１２～Ｓ１１５の処理が繰り返される。
In S115, when the
一方、Ｓ１１５において、メインＣＰＵ１０１が、サム算出カウンタの値が「０」であると判別したとき（Ｓ１１５がＹＥＳ判定の場合）、メインＣＰＵ１０１は、ＨＬレジスタに格納されている値を電断発生時のサム値として、メインＲＡＭ１０３内のサム値格納領域（不図示）に保存する（Ｓ１１６）。次いで、メインＣＰＵ１０１は、Ｓ１０１で規定外スタックエリアに保存されたスタックポインタ（ＳＰ）の値をスタックポインタにセットする（Ｓ１１７）。そして、Ｓ１１７の処理後、メインＣＰＵ１０１は、チェックサム生成処理を終了し、処理を電断時（外部）処理（図７６参照）のＳ９８の処理に移す。
On the other hand, when the
本実施形態では、上述のようにしてチェックサム生成処理が行われる。そして、上述したチェックサム生成処理は、メインＣＰＵ１０１が、図７８Ａのソースプログラムで規定されている各ソースコードを順次実行することにより行われる。上述のように、本実施形態では、電断発生時のメインＲＡＭ１０３のチェックサムは、加算式で算出される。この際、遊技用ＲＡＭ領域のサム値算出では、２バイト単位で加算処理（図７８Ａ中のソースコード「ＡＤＤ ＨＬ，ＤＥ」参照）が行われ、規定外ＲＡＭ領域では、１バイト単位で加算処理（図７８Ａ中のソースコード「ＡＤＤＷＢ ＨＬ，Ａ」参照）が行われる。
In this embodiment, the checksum generation process is performed as described above. The checksum generation process described above is performed by the
［サムチェック処理（規定外）］
次に、図７９～図８１を参照して、電源投入時処理（図６４参照）中のＳ９で行うサムチェック処理について説明する。なお、図７９及び図８０は、サムチェック処理の手順を示すフローチャートであり、図８１は、サムチェック処理中のＳ１２２～Ｓ１３２の処理を実行するためのソースプログラムの一例を示す図である。
[Sum check processing (non-standard)]
Next, referring to FIGS. 79 to 81, the sum check process performed in S9 during the power-on process (see FIG. 64) will be described. 79 and 80 are flow charts showing the procedure of the sum check process, and FIG. 81 is a diagram showing an example of a source program for executing the processes of S122 to S132 during the sum check process.
まず、メインＣＰＵ１０１は、現在のスタックポインタ（ＳＰ）の値を規定外スタックエリアに保存する（Ｓ１２１）。次いで、メインＣＰＵ１０１は、スタックポインタにサム値格納領域のアドレスをセットし、サム算出カウンタに、サム値の算出対象格納領域のバイト数を「２」で除算した値をセットする（Ｓ１２２）。なお、ここでセットされるサム算出カウンタは、サム値算出（サム値の減算処理）の終了契機を判定するためのカウンタであり、メインＲＡＭ１０３に設けられる。次いで、メインＣＰＵ１０１は、サム値格納領域からサム値（チェックサム）を取得する（Ｓ１２３）。この処理により、電断発生時に生成されたチェックサム（減算前の初期値）がＨＬレジスタに格納される。
First, the
次いで、メインＣＰＵ１０１は、「ＰＯＰ」命令を実行し、スタックポインタ（ＳＰ）にセットされたメインＲＡＭ１０３の格納領域のアドレスから２バイト分の領域のデータ（保存値）をＤＥレジスタに読み出す（Ｓ１２４）。なお、この際、「ＰＯＰ」命令の実行により、スタックポインタで指定されたアドレスの１バイト領域に保存されているデータ（メモリ内容）が、Ｅレジスタにロードされ、スタックポインタで指定されたアドレスを１更新したアドレスの１バイト領域に保存されているデータ（メモリ内容）が、Ｄレジスタにロードされる（図７８Ｂ参照）。また、「ＰＯＰ」命令が実行されると、スタックポインタ（ＳＰ）にセットされたアドレスに対して２バイト分のアドレス更新処理（アドレスを２加算する処理）が行われる。
Next, the
次いで、メインＣＰＵ１０１は、サム値の算出（減算）処理を行う（Ｓ１２５）。具体的には、メインＣＰＵ１０１は、ＨＬレジスタに格納されている値（サム値の初期値又は前回の減算処理後のサム値）からＤＥレジスタに格納されている値を減算し、該減算された値をサム値としてＨＬレジスタに格納する。
Next, the
次いで、メインＣＰＵ１０１は、サム算出カウンタの値を１減算する（Ｓ１２６）。次いで、メインＣＰＵ１０１は、更新後のサム算出カウンタの値が「０」であるか否かを判別する（Ｓ１２７）。
Next, the
Ｓ１２７において、メインＣＰＵ１０１が、サム算出カウンタの値が「０」でないと判別したとき（Ｓ１２７がＮＯ判定の場合）、メインＣＰＵ１０１は、処理をＳ１２４の処理に戻し、Ｓ１２４以降の処理を繰り返す。すなわち、メインＲＡＭ１０３の遊技用ＲＡＭ領域の全域に渡ってサム値の減算処理が終了するまで、Ｓ１２４～Ｓ１２７の処理が繰り返される。
In S127, when the
一方、Ｓ１２７において、メインＣＰＵ１０１が、サム算出カウンタの値が「０」であると判別したとき（Ｓ１２７がＹＥＳ判定の場合）、メインＣＰＵ１０１は、ＤＥレジスタに、メインＲＡＭ１０３内の規定外ＲＡＭ領域のサム値の計算開始アドレスをセットし、サム算出カウンタに、規定外用サムカウント値をセットする（Ｓ１２８）。なお、規定外用サムカウント値は、規定外ＲＡＭ領域のバイト数となる。
On the other hand, when the
次いで、メインＣＰＵ１０１は、ＤＥレジスタにセットされた規定外ＲＡＭ領域のアドレスから１バイト分の領域のデータ（保存値）をＡレジスタに読み出す（Ｓ１２９）。
Next, the
次いで、メインＣＰＵ１０１は、サム値の算出（減算）処理を行う（Ｓ１３０）。具体的には、メインＣＰＵ１０１は、ＨＬレジスタに格納されている値からＡレジスタに格納されている値を減算し、該減算された値をサム値としてＨＬレジスタに格納する。
Next, the
次いで、メインＣＰＵ１０１は、ＤＥレジスタに格納されているアドレスを１加算し、サム算出カウンタの値を１減算する（Ｓ１３１）。次いで、メインＣＰＵ１０１は、更新後のサム算出カウンタの値が「０」であるか否かを判別する（Ｓ１３２）。
Next, the
Ｓ１３２において、メインＣＰＵ１０１が、サム算出カウンタの値が「０」でないと判別したとき（Ｓ１３２がＮＯ判定の場合）、メインＣＰＵ１０１は、処理をＳ１２９の処理に戻し、Ｓ１２９以降の処理を繰り返す。すなわち、メインＲＡＭ１０３の規定外ＲＡＭ領域の全域に渡ってサム値の減算処理が終了するまで、Ｓ１２９～Ｓ１３２の処理が繰り返される。
When the
一方、Ｓ１３２において、メインＣＰＵ１０１が、サム算出カウンタの値が「０」であると判別したとき（Ｓ１３２がＹＥＳ判定の場合）、メインＣＰＵ１０１は、サムチェック処理の判定結果に「サム異常」をセットする（Ｓ１３３）。次いで、メインＣＰＵ１０１は、算出されたサム値が「０」であるか否かを判別する（Ｓ１３４）。
On the other hand, when the
なお、この処理では、メインＣＰＵ１０１は、フラグ・レジスタＦのゼロフラグ（ビット６）の状態（１／０）を参照して、サム値が「０」であるか否かを判別する。本実施形態では、Ｓ１２８でセットされたサム算出カウンタの値が「０」になった時点、すなわち、メインＲＡＭ１０３の全域に渡ってサム値の減算処理が終了した時点において、サム値が「０」である場合には、フラグ・レジスタＦのゼロフラグには「１」がセットされ、サム値が「０」でない場合には、フラグ・レジスタＦのゼロフラグには「０」がセットされている。それゆえ、Ｓ１３４の処理の時点において、フラグ・レジスタＦのゼロフラグに「１（オン状態）」がセットされていれば、メインＣＰＵ１０１はサム値が「０」であると判定する。
In this process, the
Ｓ１３４において、メインＣＰＵ１０１が、算出されたサム値が「０」でないと判別したとき（Ｓ１３４がＮＯ判定の場合）、メインＣＰＵ１０１は、後述のＳ１３９の処理を行う。一方、Ｓ１３４において、メインＣＰＵ１０１が、算出されたサム値が「０」であると判別したとき（Ｓ１３４がＹＥＳ判定の場合）、メインＣＰＵ１０１は、判定結果に「電断異常」をセットする（Ｓ１３５）。
When the
次いで、メインＣＰＵ１０１は、電断発生フラグを取得する（Ｓ１３６）。次いで、メインＣＰＵ１０１は、電断発生フラグが電断なしの状態（オフ状態）であるか否かを判別する（Ｓ１３７）。
Next, the
Ｓ１３７において、メインＣＰＵ１０１が、電断発生フラグが電断なしの状態であると判別したとき（Ｓ１３７がＹＥＳ判定の場合）、メインＣＰＵ１０１は、後述のＳ１３９の処理を行う。一方、Ｓ１３７において、メインＣＰＵ１０１が、電断発生フラグが電断なしの状態でないと判別したとき（Ｓ１３７がＮＯ判定の場合）、メインＣＰＵ１０１は、判定結果に「正常」をセットする（Ｓ１３８）。
In S137, when the
Ｓ１３８の処理後、Ｓ１３４がＮＯ判定の場合、又は、Ｓ１３７がＹＥＳ判定の場合、メインＣＰＵ１０１は、サムチェック判定結果に判定結果を保存し、電断発生フラグをクリア（オフ）する（Ｓ１３９）。次いで、メインＣＰＵ１０１は、Ｓ１２１で規定外スタックエリアに保存されたスタックポインタ（ＳＰ）の値をスタックポインタにセットする（Ｓ１４０）。そして、Ｓ１４０の処理後、メインＣＰＵ１０１は、サムチェック処理を終了し、処理を電源投入時処理（図６４参照）のＳ１０の処理に移す。
After the process of S138, if the determination in S134 is NO or if the determination in S137 is YES, the
本実施形態では、上述のようにしてサムチェック処理が行われる。そして、上述したサムチェック処理中のＳ１２２～Ｓ１３２の処理は、メインＣＰＵ１０１が、図８１のソースプログラムで規定されている各ソースコードを順次実行することにより行われる。
In this embodiment, sum check processing is performed as described above. The processing of S122 to S132 during the sum check processing described above is performed by the
上述のように、本実施形態における、メインＲＡＭ１０３のサムチョックの判定処理では、まず、電断発生時に生成されたチェックサムの値を、電源復帰時のメインＲＡＭ１０３に格納されたデータで順次減算する。この際、遊技用ＲＡＭ領域では、２バイト単位で減算処理（図８１中のソースコード「ＳＵＢ ＨＬ，ＤＥ」参照）が行われ、規定外ＲＡＭ領域では、１バイト単位で減算処理（図８１中のソースコード「ＳＵＢＷＢ ＨＬ，Ａ」参照）が行われる。次いで、最終的な減算結果が「０」であるか否か（ゼロフラグがオン状態であるか否か）に基づいて、異常の発生の有無を判定する。そして、減算結果が「０」である場合（ゼロフラグがオン状態である場合）には、正常と判定され、減算結果が「０」でない場合（ゼロフラグがオフ状態である場合）には、異常と判定される。
As described above, in the thumbchock determination process of the
すなわち、本実施形態では、電断発生時のチェックサムの生成処理は加算方式で行われ、電源復帰時のチェックサムの判定処理は減算方式で行われる。そして、チェックサムの最終的な減算結果に基づいて、正常／異常の判定が行われる。このようなチェックサムの生成処理及び判定処理を行った場合、電源復帰時に再度チェックサムを生成して、該チェックサムを電断発生時のチェックサムと照合する処理が不要となる。この場合、ソースプログラム上において、照合命令コードを省略することができ、ソースプログラムの容量を低減することができる。この結果、本実施形態では、メインＲＯＭ１０２において、照合命令コードの省略分に対応する空き容量を確保することができ、増えた空き容量を活用して、遊技性を高めることが可能になる。なお、上述の電断発生時のチェックサムの生成処理、及び、電源復帰時のチェックサムの判定処理で実行される「ＰＯＰ」命令は、スタックポインタ（ＳＰ）操作専用命令であり、ソースコード「ＰＯＰ ＤＥ」以外にもソースコード「ＰＯＰ ＨＬ」、「ＰＯＰ ＡＦ」等が存在する。
That is, in this embodiment, the checksum generation process at the time of power failure is performed by the addition method, and the checksum determination process at the time of power restoration is performed by the subtraction method. Then, normality/abnormality determination is made based on the final subtraction result of the checksum. When such checksum generation processing and determination processing are performed, there is no need to generate a checksum again when the power is restored and compare the checksum with the checksum at the time of power failure. In this case, the collation instruction code can be omitted from the source program, and the capacity of the source program can be reduced. As a result, in the present embodiment, it is possible to secure free space corresponding to the omission of the collation instruction code in the
［メインＣＰＵの制御によるパチスロのメイン処理］
次に、図８２を参照して、メインＣＰＵ１０１の制御により実行されるパチスロ１のメイン処理（主要動作処理）について説明する。なお、図８２は、メイン処理の手順を示すフローチャート（以下、メインフローという）である。
[Pachislot main processing controlled by main CPU]
Next, referring to FIG. 82, the main processing (main operation processing) of pachi-
まず、メインＣＰＵ１０１は、ＲＡＭ初期化処理を行う（Ｓ２０１）。この処理では、メインＣＰＵ１０１は、図１２Ｃに示すメインＲＡＭ１０３の遊技用ＲＡＭ領域内の「一遊技終了時」のアドレスを、初期化開始の先頭アドレスとして設定し、該先頭アドレスから遊技用ＲＡＭ領域の最終アドレスまでの情報を消去（クリア）する。なお、この範囲の格納領域は、例えば、内部当籤役格納領域や表示役格納領域などの１回の単位遊技（ゲーム）ごとにデータの消去が必要な格納領域である。
First, the
次いで、メインＣＰＵ１０１は、メダル受付・スタートチェック処理を行う（Ｓ２０２）。この処理では、メインＣＰＵ１０１は、メダルセンサ（不図示）やスタートスイッチ７９などの入力チェック処理等を行う。なお、メダル受付・スタートチェック処理の詳細については、後述の図８３を参照しながら後で説明する。
Next, the
次いで、メインＣＰＵ１０１は、乱数取得処理を行う（Ｓ２０３）。この処理では、メインＣＰＵ１０１は、内部当籤役抽籤用の乱数値（０～６５５３５：ハードラッチ乱数となる乱数回路１１０の乱数レジスタ０の値）やＡＲＴ関連の各種抽籤で用いられる演出用乱数値（０～６５５３５：ソフトラッチ乱数となる乱数回路１１０の乱数レジスタ１～３の各値、０～２５５：ソフトラッチ乱数となる乱数回路１１０の乱数レジスタ４～７の各値）などを抽出し、該抽出した各種乱数値をメインＲＡＭ１０３に設けられた乱数値格納領域（不図示）に格納する。なお、乱数取得処理の詳細については、後述の図９１を参照しながら後で説明する。
Next, the
次いで、メインＣＰＵ１０１は、内部抽籤処理を行う（Ｓ２０４）。この処理では、メインＣＰＵ１０１は、Ｓ２０３で抽出した乱数値（ハードラッチ乱数）に基づいた抽籤により内部当籤役の決定処理を行う。なお、内部抽籤処理の詳細については、後述の図９２を参照しながら後で説明する。
Next, the
次いで、メインＣＰＵ１０１は、図柄設定処理を行う（Ｓ２０５）。この処理では、メインＣＰＵ１０１は、例えば、当り要求フラグステータス（フラグステータス情報）から内部当籤役を生成する処理、当り要求フラグデータの展開処理、当り要求フラグデータを当り要求フラグ格納領域を格納する処理等を行う。なお、図柄設定処理の詳細については、後述の図９７を参照しながら後で説明する。
Next, the
次いで、メインＣＰＵ１０１は、スタートコマンド生成格納処理を行う（Ｓ２０６）。この処理では、メインＣＰＵ１０１は、副制御回路２００に送信するスタートコマンドのデータを生成し、該コマンドデータをメインＲＡＭ１０３に設けられた通信データ格納領域（図７５Ｂ参照）に保存する。通信データ格納領域に保存されたスタートコマンドは、後述の図１５８で説明する割込処理内の通信データ送信処理により、主制御回路９０から副制御回路２００に送信される。なお、スタートコマンドは、内部当籤役等を特定するパラメータ（サブフラグ等）を含んで構成される。
Next, the
次いで、メインＣＰＵ１０１は、第２インターフェースボード制御処理を行う（Ｓ２０７）。なお、第２インターフェースボード制御処理は、メインＲＡＭ１０３の規定外用作業領域で実行される。第２インターフェースボード制御処理の詳細については、後述の図１０２を参照しながら後で説明する。
Next, the
次いで、メインＣＰＵ１０１は、状態別制御処理を行う（Ｓ２０８）。この処理では、メインＣＰＵ１０１は、主に、遊技状態に応じた遊技開始時処理（スタート処理）を行う。なお、状態別制御処理の詳細については、後述の図１０４を参照しながら後で説明する。
Next, the
次いで、メインＣＰＵ１０１は、リール停止初期設定処理を行う（Ｓ２０９）。この処理では、メインＣＰＵ１０１は、リール停止初期設定テーブル（図２６参照）を参照し、内部当籤役及び遊技状態に基づいて、引込優先順位テーブル選択テーブル番号、引込優先順位テーブル番号、停止テーブル番号を取得する処理や、ストップボタン未作動カウンタに「３」を格納する処理などを行う。
Next, the
次いで、メインＣＰＵ１０１は、リール回転開始処理を行う（Ｓ２１０）。この処理では、メインＣＰＵ１０１は、全リールの回転開始を要求する。そして、全リールの回転開始が要求されると、一定の周期（１．１１７２ｍｓｅｃ）で実行される後述の割込処理（後述の図１５８参照）により、３つのステッピングモータ（不不図示）の駆動が制御され、左リール３Ｌ、中リール３Ｃ及び右リール３Ｒの回転が開始される。次いで、各リールは、その回転速度が定速度に達するまで加速制御され、その後、該定速度が維持されるように制御される。
Next, the
次いで、メインＣＰＵ１０１は、リール回転開始コマンド生成格納処理を行う（Ｓ２１１）。この処理では、メインＣＰＵ１０１は、副制御回路２００に送信するリール回転開始コマンドのデータを生成し、該コマンドデータをメインＲＡＭ１０３に設けられた通信データ格納領域（図７５Ｂ参照）に保存する。通信データ格納領域に保存されたリール回転開始コマンドは、後述の図１５８で説明する割込処理内の通信データ送信処理により、主制御回路９０から副制御回路２００に送信される。なお、リール回転開始コマンドは、リールの回転開始動作開始されたことを示すパラメータを含んで構成される。
Next, the
次いで、メインＣＰＵ１０１は、引込優先順位格納処理を行う（Ｓ２１２）。この処理では、メインＣＰＵ１０１は、引込優先順位データを取得して、引込優先順位データ格納領域に格納する。なお、引込優先順位格納処理の詳細については、後述の図１２６を参照しながら後で説明する。
Next, the
次いで、メインＣＰＵ１０１は、リール停止制御処理を行う（Ｓ２１３）。この処理では、メインＣＰＵ１０１は、左ストップボタン１７Ｌ、中ストップボタン１７Ｃ及び右ストップボタン１７Ｒがそれぞれ押されたタイミングと内部当籤役とに基づいて該当するリールの回転の停止制御を行う。なお、リール停止制御処理の詳細については、後述の図１３８を参照しながら後で説明する。
Next, the
次いで、メインＣＰＵ１０１は、入賞検索処理を行う（Ｓ２１４）。この処理では、メインＣＰＵ１０１は、図柄コード格納領域（図３５参照）のデータを入賞作動フラグ格納領域（図２８～図３０参照）に格納する。また、この処理では、メインＣＰＵ１０１は、有効ラインに表示役が表示されたか否かを判定し、その判定結果に基づいて、メダルの払出枚数をセットする。なお、入賞検索処理の詳細については、後述の図１４５を参照しながら後で説明する。
Next, the
次いで、メインＣＰＵ１０１は、イリーガルヒットチェック処理を行う（Ｓ２１５）。この処理では、メインＣＰＵ１０１は、当り要求フラグ（内部当籤役）と入賞作動フラグ（表示役）とを合成し、その合成結果に基づいてイリーガルヒットエラーの有無を判定する。なお、イリーガルヒットチェック処理の詳細については、後述の図１４８を参照しながら後で説明する。
Next, the
次いで、メインＣＰＵ１０１は、入賞チェック・メダル払出処理を行う（Ｓ２１６）。この処理では、メインＣＰＵ１０１は、入賞作動コマンドの生成処理を行う。また、この処理では、メインＣＰＵ１０１は、Ｓ２１４において決定された表示役の払出枚数に基づいて、ホッパー装置５１の駆動やクレジット枚数の更新を行い、メダルの払い出し処理を行う。なお、入賞チェック・メダル払出処理の詳細については、後述の図１５０を参照しながら後で説明する。
Next, the
次いで、メインＣＰＵ１０１は、ＢＢチェック処理を行う（Ｓ２１７）。この処理では、メインＣＰＵ１０１は、ボーナス状態の作動及び終了を制御する。なお、ＢＢチェック処理の詳細については、後述の図１５４を参照しながら後で説明する。
Next, the
次いで、メインＣＰＵ１０１は、ＲＴチェック処理を行う（Ｓ２１８）。この処理では、メインＣＰＵ１０１は、有効ライン上に停止表示された図柄組合せに基づいてＲＴ状態の移行制御を行う。なお、ＲＴチェック処理の詳細については、後述の図１５５及び図１５６を参照しながら後で説明する。
Next, the
次いで、メインＣＰＵ１０１は、ＣＺ・ＡＲＴ終了時処理を行う（Ｓ２１９）。この処理では、メインＣＰＵ１０１は、主に、ＣＺの引き戻し抽籤処理を行う。なお、ＣＺ・ＡＲＴ終了時処理の詳細については、後述の図１５７を参照しながら後で説明する。そして、Ｓ２１９の処理後（一遊技終了後）、メインＣＰＵ１０１は、処理をＳ２０１の処理に戻す。
Next, the
［メダル受付・スタートチェック処理］
次に、図８３及び図８４を参照して、メインフロー（図８２参照）中のＳ２０２で行うメダル受付・スタートチェック処理について説明する。なお、図８３は、メダル受付・スタートチェック処理の手順を示すフローチャートであり、図８４は、メダル受付・スタートチェック処理中のＳ２３１～Ｓ２３３の処理を実行するためのソースプログラムの一例を示す図である。
[Medal reception/start check processing]
Next, referring to FIGS. 83 and 84, the medal reception/start check process performed at S202 in the main flow (see FIG. 82) will be described. FIG. 83 is a flow chart showing the procedure of the medal reception/start check process, and FIG. 84 is a diagram showing an example of a source program for executing the processes of S231 to S233 during the medal reception/start check process. be.
まず、メインＣＰＵ１０１は、自動投入メダルカウンタの値が「０」であるか否か（自動投入要求はあるか否か）を判別する（Ｓ２２１）。なお、この処理において、自動投入メダルカウンタが「１」以上であるときは、メインＣＰＵ１０１は、自動投入要求があると判別する。また、自動投入メダルカウンタは、前回の単位遊技において再遊技（リプレイ）に係る表示役が成立したか否かを識別するためのデータである。再遊技に係る表示役が成立したときには、前回の単位遊技において投入された枚数分のメダルが自動投入メダルカウンタに自動的に投入される。
First, the
Ｓ２２１において、メインＣＰＵ１０１が、自動投入メダルカウンタの値が「０」であると判別したとき（Ｓ２２１がＹＥＳ判定の場合）、メインＣＰＵ１０１は、後述のＳ２２５の処理を行う。
In S221, when the
一方、Ｓ２２１において、メインＣＰＵ１０１が、自動投入メダルカウンタの値が「０」でないと判別したとき（Ｓ２２１がＮＯ判定の場合）、メインＣＰＵ１０１は、メダル投入処理を行う（Ｓ２２２）。この処理では、メインＣＰＵ１０１は、メダル投入コマンドの生成格納処理やメダル投入枚数のＬＥＤ点灯制御処理などを行う。なお、メダル投入処理の詳細については、後述の図８５を参照しながら後で説明する。
On the other hand, when the
次いで、メインＣＰＵ１０１は、自動投入メダルカウンタの値を１減算する（Ｓ２２３）。次いで、減算後の自動投入メダルカウンタの値が「０」であるか否かを判別する（Ｓ２２４）。
Next, the
Ｓ２２４において、メインＣＰＵ１０１が、自動投入メダルカウンタの値が「０」でないと判別したとき（Ｓ２２４がＮＯ判定の場合）、メインＣＰＵ１０１は、処理をＳ２２２の処理に戻し、Ｓ２２２以降の処理を繰り返す。
In S224, when the
一方、Ｓ２２４において、メインＣＰＵ１０１が、自動投入メダルカウンタの値が「０」であると判別したとき（Ｓ２２４がＹＥＳ判定の場合）、又は、Ｓ２２１がＹＥＳ判定の場合、メインＣＰＵ１０１は、メダル補助収納庫スイッチチェック処理を行う（Ｓ２２５）。この処理では、メインＣＰＵ１０１は、メダル補助収納庫スイッチ７５のオン／オフ状態に基づいて、メダル補助収納庫５２がメダルで満杯になっているか否かを検出する。
On the other hand, when the
次いで、メインＣＰＵ１０１は、メダル投入状態チェック処理を行う（Ｓ２２６）。次いで、メインＣＰＵ１０１は、メダル投入状態チェック処理の結果に基づいて、メダル投入可能な状態であるか否かを判別する（Ｓ２２７）。
Next, the
Ｓ２２７において、メインＣＰＵ１０１が、メダル投入可能な状態でないと判別したとき（Ｓ２２７がＮＯ判定の場合）、メインＣＰＵ１０１は、後述のＳ２３１の処理を行う。
When the
一方、Ｓ２２７において、メインＣＰＵ１０１が、メダル投入可能な状態であると判別したとき（Ｓ２２７がＹＥＳ判定の場合）、メインＣＰＵ１０１は、メダル投入チェック処理を行う（Ｓ２２８）。この処理では、メインＣＰＵ１０１は、例えば、メダルセンサ入力状態に基づいて、メダルが正常に通過したか否かの判定処理や、規定数を超えてメダル投入が行われた場合に該メダルをクレジットする処理などを行う。なお、メダル投入チェック処理の詳細については、後述の図８７を参照しながら後で説明する。
On the other hand, when the
次いで、メインＣＰＵ１０１は、メダル投入チェック処理の結果に基づいて、メダル投入又はクレジット可能な状態であるか否かを判別する（Ｓ２２９）。
Next, the
Ｓ２２９において、メインＣＰＵ１０１が、メダル投入又はクレジット可能な状態であると判別したとき（Ｓ２２９がＹＥＳ判定の場合）、メインＣＰＵ１０１は、後述のＳ２３１の処理を行う。一方、Ｓ２２９において、メインＣＰＵ１０１が、メダル投入又はクレジット可能な状態でないと判別したとき（Ｓ２２９がＮＯ判定の場合）、メインＣＰＵ１０１は、メダル受付禁止の処理を行う（Ｓ２３０）。この処理により、セレクタ６６（図４参照）のソレノイドの駆動が行われず、投入されたメダルがメダル払出口２４から排出される。
When the
Ｓ２３０の処理後、Ｓ２２７がＮＯ判定の場合、又は、Ｓ２２９がＹＥＳ判定の場合、メインＣＰＵ１０１は、現在のメダルの投入枚数が遊技可能開始枚数であるか否かを判別する（Ｓ２３１）。なお、本実施形態では、遊技開始可能枚数は３枚である（図２８～図３０参照）。
After the processing of S230, if the determination in S227 is NO, or if the determination in S229 is YES, the
Ｓ２３１において、メインＣＰＵ１０１が、現在のメダルの投入枚数が遊技可能開始枚数であると判別したとき（Ｓ２３１がＹＥＳ判定の場合）、メインＣＰＵ１０１は、後述のＳ２３４の処理を行う。一方、Ｓ２３１において、メインＣＰＵ１０１が、現在のメダルの投入枚数が遊技可能開始枚数でないと判別したとき（Ｓ２３１がＮＯ判定の場合）、メインＣＰＵ１０１は、メダル投入があるか否かを判別する（Ｓ２３２）。
In S231, when the
Ｓ２３２において、メインＣＰＵ１０１が、メダル投入があると判別したとき（Ｓ２３２がＹＥＳ判定の場合）、メインＣＰＵ１０１は、処理をＳ２２６に戻し、Ｓ２２６以降の処理を繰り返す。一方、Ｓ２３２において、メインＣＰＵ１０１が、メダル投入がないと判別したとき（Ｓ２３２がＮＯ判定の場合）、メインＣＰＵ１０１は、図６８で説明した設定変更確認処理を行う（Ｓ２３３）。この処理では、メインＣＰＵ１０１は、設定確認開始時の設定変更コマンドの生成格納処理などを行う。
In S232, when the
Ｓ２３３の処理後又はＳ２３１がＹＥＳ判定の場合、メインＣＰＵ１０１は、スタートスイッチ７９がオン状態であるか否かを判別する（Ｓ２３４）。
After the process of S233 or when the determination in S231 is YES, the
Ｓ２３４において、メインＣＰＵ１０１が、スタートスイッチ７９がオン状態でないと判別したとき（Ｓ２３４がＮＯ判定の場合）、メインＣＰＵ１０１は、処理をＳ２２６に戻し、Ｓ２２６以降の処理を繰り返す。
In S234, when the
一方、Ｓ２３４において、メインＣＰＵ１０１が、スタートスイッチ７９がオン状態であると判別したとき（Ｓ２３４がＹＥＳ判定の場合）、メインＣＰＵ１０１は、メダル受付禁止の処理を行う（Ｓ２３５）。この処理により、セレクタ６６（図４参照）のソレノイドの駆動が行われず、投入されたメダルがメダル払出口２４から排出される。そして、Ｓ２３５の処理後、メインＣＰＵ１０１は、メダル受付・スタートチェック処理を終了し、処理をメインフロー（図８２参照）のＳ２０３に移す。
On the other hand, when the
本実施形態では、上述のようにしてメダル受付・スタートチェック処理が行われる。そして、上述したメダル受付・スタートチェック処理中のＳ２３１～Ｓ２３３の処理は、メインＣＰＵ１０１が、図８４のソースプログラムで規定されている各ソースコードを順次実行することにより行われる。その中でも、Ｓ２３３の処理では、メインＣＰＵ１０１専用命令コードである「ＣＡＬＬＦ」命令により、処理を設定変更確認処理の実行プログラムのアドレス「ＳＢ＿ＷＶＳＣ＿００」にジャンプさせ、図６８及び図６９で説明した設定変更確認処理を行う。
In the present embodiment, medal reception/start check processing is performed as described above. The processing of S231 to S233 during the above medal reception/start check processing is performed by the
そして、上述したメダル受付・スタートチェック処理中のＳ２３３の処理、すなわち、設定変更確認処理は、遊技状態に関係なく実行される。それゆえ、本実施形態では、遊技状態に関係なく、すなわち、遊技状態がボーナス状態（特賞作動状態）であっても、設定値及びホールメニュー（各種履歴データ（エラー、電断履歴等））を確認することができ、ゴト等の不正行為を抑制することができる。 Then, the process of S233 during the above-described medal reception/start check process, that is, the setting change confirmation process is executed regardless of the game state. Therefore, in this embodiment, regardless of the game state, that is, even if the game state is a bonus state (special prize operation state), the set value and hall menu (various history data (error, power failure history, etc.)) Therefore, it is possible to suppress fraudulent acts such as goto.
［メダル投入処理］
次に、図８５及び図８６を参照して、メダル受付・スタートチェック処理（図８３参照）中のＳ２２２で行うメダル投入処理について説明する。なお、図８５は、メダル投入処理の手順を示すフローチャートであり、図８６は、メダル投入処理を実行するためのソースプログラムの一例を示す図である。
[Medal insertion process]
Next, referring to FIGS. 85 and 86, the medal insertion process performed at S222 during the medal reception/start check process (see FIG. 83) will be described. 85 is a flow chart showing the procedure of the medal insertion process, and FIG. 86 is a diagram showing an example of a source program for executing the medal insertion process.
まず、メインＣＰＵ１０１は、メダルカウンタの値に「１」を加算する（Ｓ２４１）。なお、メダルカウンタは、メダルの投入枚数をカウント（計数）するためのカウンタであり、メインＲＡＭ１０３に設けられる。
First, the
次いで、メインＣＰＵ１０１は、メダル投入コマンド生成格納処理を行う（Ｓ２４２）。この処理では、メインＣＰＵ１０１は、副制御回路２００に送信するメダル投入コマンドのデータを生成し、該コマンドデータをメインＲＡＭ１０３に設けられた通信データ格納領域（図７５Ｂ参照）に保存する。通信データ格納領域に保存されたメダル投入コマンドは、後述の図１５８で説明する割込処理内の通信データ送信処理により、主制御回路９０から副制御回路２００に送信される。すなわち、メダル投入コマンドは、メダルが１枚投入される度に、主制御回路９０から副制御回路２００に送信される。なお、メダル投入コマンドは、投入枚数等を特定するためのパラメータを含んで構成される。
Next, the
次いで、メインＣＰＵ１０１は、ＬＥＤ８２（図７参照）に含まれるメダル投入枚数表示用の第１～第３ＬＥＤを消灯させる（Ｓ２４３）。次いで、メインＣＰＵ１０１は、メダル投入枚数（メダルカウンタの値）に基づいて、該メダル投入枚数に対応するＬＥＤ点灯データ（点灯制御データ）を算出する（Ｓ２４４）。この処理において、例えば、メダル投入枚数が１枚である場合には、メダル投入枚数表示用の第１ＬＥＤのみを点灯させるＬＥＤ点灯データが算出され、また、例えば、メダル投入枚数が３枚である場合には、メダル投入枚数表示用の第１～第３ＬＥＤの全てを点灯させるＬＥＤ点灯データが算出される。なお、このＬＥＤ点灯データの算出手法については、後で詳述する。
Next, the
次いで、メインＣＰＵ１０１は、算出されたＬＥＤ点灯データを用いて、対応するメダル投入枚数表示用のＬＥＤを点灯させる（Ｓ２４５）。そして、Ｓ２４５の処理後、メインＣＰＵ１０１は、メダル投入処理を終了し、処理をメダル受付・スタートチェック処理（図８３参照）のＳ２２３に移す。
Next, the
本実施形態では、上述のようにしてメダル投入処理が行われる。なお、上述したメダル投入処理は、メインＣＰＵ１０１が、図８６のソースプログラムで規定されている各ソースコードを順次実行することにより行われる。その中でＳ２４４の処理では、メダル投入枚数表示用のＬＥＤ点灯データがテーブルを参照したループ処理でなく、演算処理により生成される。この演算処理は、メインＣＰＵ１０１が図８６に示すソースプログラム中のソースコード「ＬＤ Ａ，Ｌ」～「ＯＲ Ｌ」を順次実行することにより行われる。
In this embodiment, the medal insertion process is performed as described above. The medal insertion process described above is performed by the
この演算処理では、まず、ソースコード「ＬＤ Ａ，Ｌ」の実行により、Ｌレジスタに格納されたメダル投入枚数のデータがＡレジスタに格納される。例えば、メダル投入枚数が３枚である場合には、「００００００１１Ｂ」（１０進数で「３」）がＡレジスタに格納される。なお、本実施形態において、１バイトデータを「＊＊＊＊＊＊＊＊Ｂ」と記すが、最後の文字「Ｂ」は、文字「Ｂ」の前に示された「０」又は「１」がビットデータであることを意味する。 In this arithmetic processing, first, the data of the number of inserted medals stored in the L register is stored in the A register by executing the source code "LD A, L". For example, when the number of inserted medals is 3, "00000011B" (decimal "3") is stored in the A register. In this embodiment, 1-byte data is written as "****B", but the last character "B" is the "0" or "1" shown before the character "B". ” means that it is bit data.
次いで、ソースコード「ＡＤＤ Ａ，Ａ」の実行により、Ａレジスタに格納されたデータにＡレジスタに格納されたデータが加算され、該加算結果がＡレジスタに格納される。例えば、この「ＡＤＤ」命令の実行前の時点でＡレジスタに格納されているデータが「００００００１１Ｂ」である場合（メダル投入枚数が３枚である場合）、この「ＡＤＤ」命令により、加算結果となる「０００００１１０Ｂ」がＡレジスタに格納される。 Next, by executing the source code "ADD A, A", the data stored in the A register is added to the data stored in the A register, and the addition result is stored in the A register. For example, if the data stored in the A register before execution of this "ADD" command is "00000011B" (when the number of inserted medals is three), this "ADD" command will result in the addition and "00000110B" is stored in the A register.
次いで、ソースコード「ＤＥＣ Ａ」の実行により、Ａレジスタに格納されているデータが１減算され、該減算結果がＡレジスタに格納される。例えば、この「ＤＥＣ」命令の実行前の時点でＡレジスタに格納されているデータが「０００００１１０Ｂ」である場合、この「ＤＥＣ」命令により、減算結果となる「０００００１０１Ｂ」がＡレジスタに格納される。 Next, by executing the source code "DEC A", 1 is subtracted from the data stored in the A register, and the subtraction result is stored in the A register. For example, if the data stored in the A register before execution of the "DEC" instruction is "00000110B", the "DEC" instruction causes the subtraction result "00000101B" to be stored in the A register. .
次いで、ソースコード「ＯＲ Ｌ」の実行により、Ｌレジスタに格納されているデータ（メダル投入枚数）とＡレジスタに格納されているデータとの論理和演算が行われ、該演算結果がＡレジスタに格納される。例えば、この「ＯＲ」命令の実行前の時点でＡレジスタに格納されているデータが「０００００１０１Ｂ」であり、Ｌレジスタに格納されているデータが「００００００１１Ｂ」である場合（メダル投入枚数が３枚である場合）、この「ＯＲ」命令により、両データの論理和演算の結果となる「０００００１１１Ｂ」がＡレジスタに格納される。そして、「ＯＲ」命令の実行によりＡレジスタに格納されたデータが、メダル投入枚数表示用のＬＥＤ点灯データ（メダル投入ＬＥＤの点灯状態を示すデータ）となる。 Next, by executing the source code "OR L", the data stored in the L register (number of medals inserted) and the data stored in the A register are ORed, and the result of the operation is stored in the A register. Stored. For example, if the data stored in the A register is "00000101B" and the data stored in the L register is "00000011B" before the "OR" command is executed (the number of inserted medals is 3). ), this "OR" instruction stores "00000111B", which is the result of the OR operation of both data, in the A register. Then, the data stored in the A register by executing the "OR" command becomes the LED lighting data for displaying the number of inserted medals (data indicating the lighting state of the inserted medal LED).
例えば、メダル投入枚数が３枚である場合には、上述のように、Ｓ２４４のメダル投入枚数表示用のＬＥＤ点灯データの算出処理により、最終的な算出結果「０００００１１１Ｂ」がメダル投入枚数表示用のＬＥＤ点灯データとなる。そして、本実施形態では、最終的に算出されたＬＥＤ点灯データのビット０の「１／０」が１枚目のメダル投入枚数表示用のＬＥＤ（第１ＬＥＤ）への出力ポートの「オン／オフ」状態に対応し、ビット１の「１／０」が２枚目のメダル投入枚数表示用のＬＥＤ（第２ＬＥＤ）への出力ポートの「オン／オフ」状態に対応し、ビット２の「１／０」が３枚目のメダル投入枚数表示用のＬＥＤ（第３ＬＥＤ）への出力ポートの「オン／オフ」状態に対応する。それゆえ、メダル投入枚数が３枚である場合には、上述のように、ＬＥＤ点灯データとして「０００００１１１Ｂ」が生成されるので、メダル投入枚数表示用の第１～第３ＬＥＤの全ての出力ポートがオン状態にセットされ、メダル投入枚数表示用の第１～第３ＬＥＤが全て点灯状態となる。
For example, when the number of inserted medals is three, as described above, the final calculation result "00000111B" for displaying the number of inserted medals is obtained by the calculation processing of the LED lighting data for displaying the number of inserted medals in S244. It becomes LED lighting data. In this embodiment, "1/0" of
上述のようにしてメダル投入枚数表示用のＬＥＤ点灯データを演算処理により生成した場合、メダル投入枚数表示用のＬＥＤ点灯データを生成する際に参照するテーブルデータが不要となるのでメインＲＯＭ１０２のテーブル領域の空き容量を増やすことができるとともに、プログラムの容量増を最小限に抑えることができる。すなわち、本実施形態の上述したメダル投入処理では、メダル投入ＬＥＤ表示の処理を効率化することができるとともに、メインＲＯＭ１０２の空き容量を確保し（増やし）、該増えた空き領域を活用して、遊技性を高めることが可能になる。
When the LED lighting data for displaying the number of inserted medals is generated by arithmetic processing as described above, the table data to be referred to when generating the LED lighting data for displaying the number of inserted medals is unnecessary. It is possible to increase the free space of the program and minimize the increase in the capacity of the program. That is, in the above-described medal insertion process of the present embodiment, it is possible to improve the efficiency of the medal insertion LED display process, secure (increase) the free space of the
［メダル投入チェック処理］
次に、図８７及び図８８を参照して、メダル受付・スタートチェック処理（図８３参照）中のＳ２２８で行うメダル投入チェック処理について説明する。なお、図８７は、メダル投入チェック処理の手順を示すフローチャートであり、図８８は、メダル投入チェック処理中のＳ２５５～Ｓ２５８の処理を実行するためのソースプログラムの一例を示す図である。
[Medal insertion check process]
Next, referring to FIGS. 87 and 88, the medal insertion check process performed at S228 in the medal reception/start check process (see FIG. 83) will be described. FIG. 87 is a flow chart showing the procedure of the medal insertion check process, and FIG. 88 is a diagram showing an example of a source program for executing the processes of S255 to S258 during the medal insertion check process.
まず、メインＣＰＵ１０１は、再遊技中であるか否かを判別する（Ｓ２５１）。
First, the
Ｓ２５１において、メインＣＰＵ１０１が、再遊技中であると判別したとき（Ｓ２５１がＹＥＳ判定の場合）、メインＣＰＵ１０１は、メダル投入チェック処理を終了し、処理をメダル受付・スタートチェック処理（図８３参照）のＳ２２９に移す。
In S251, when the
一方、Ｓ２５１において、メインＣＰＵ１０１が、再遊技中でないと判別したとき（Ｓ２５１がＮＯ判定の場合）、メインＣＰＵ１０１は、メダル受付許可を行う（Ｓ２５２）。この処理では、セレクタ６６（図４参照）のソレノイドの駆動が行われ、メダル投入口１４から投入されたメダルが受け入れられる。受け入れられたメダルは計数されてからホッパー装置５１へ案内される。
On the other hand, when the
次いで、メインＣＰＵ１０１は、ベットボタンチェック処理を行う（Ｓ２５３）。この処理では、メインＣＰＵ１０１は、ＢＥＴスイッチ７７のオン／オフ状態に基づいて、ベットボタン（ＭＡＸベットボタン１５ａ又は１ベットボタン１５ｂ）の操作が行われたか否かを判別する。次いで、メインＣＰＵ１０１は、Ｓ２５３のベットボタンチェック処理の結果に基づいて、ベット動作が完了したか否かを判別する（Ｓ２５４）。
Next, the
Ｓ２５４において、メインＣＰＵ１０１が、ベット動作が完了したと判別したとき（Ｓ２５４がＹＥＳ判定の場合）、メインＣＰＵ１０１は、メダル投入チェック処理を終了し、処理をメダル受付・スタートチェック処理（図８３参照）のＳ２２９に移す。
In S254, when the
一方、Ｓ２５４において、メインＣＰＵ１０１が、ベット動作が完了していないと判別したとき（Ｓ２５４がＮＯ判定の場合）、メインＣＰＵ１０１は、現処理時のメダルセンサ入力状態（遊技媒体の受付状態）と、前回処理時のメダルセンサ入力状態とを取得する（Ｓ２５５）。なお、メダルセンサ入力状態は、メダル投入口１４に受け入れられたメダルのセレクタ６６内の通過状況を示す情報であり、セレクタ６６に入口及び出口に設けられた各メダルセンサ（不図示）の検知結果により生成される。
On the other hand, when the
本実施形態では、メダルセンサ入力状態は、１バイト（８ビット）のデータで表され、セレクタ６６の出口にメダルの通過方向に並んで設けられた上流側の第１メダルセンサ（不図示）の検知結果がビット０の情報（「０」又は「１」）に対応し、下流側の第２メダルセンサ（不図示）の検知結果がビット１の情報（「０」又は「１」）に対応する。第１メダルセンサによりメダルの通過が検知された場合には、ビット０に「１」がセットされ、第２メダルセンサによりメダルの通過が検知された場合には、ビット１に「１」がセットされる。それゆえ、メダルセンサ入力状態「００００００００Ｂ」は、メダル通過前又は通過後（通過時）の状態を示し、メダルセンサ入力状態「０００００００１Ｂ」は、メダル通過開始時の状態を示し、メダルセンサ入力状態「００００００１１Ｂ」は、メダル通過中の状態を示し、メダルセンサ入力状態「００００００１０Ｂ」は、メダル通過完了直前の状態を示す。
In this embodiment, the input state of the medal sensor is represented by 1-byte (8-bit) data, and the first medal sensor (not shown) on the upstream side provided side by side in the passage direction of the medals at the exit of the
次いで、メインＣＰＵ１０１は、現処理時のメダルセンサ入力状態が前回処理時のメダルセンサ入力状態から変化したか否かを判別する（Ｓ２５６）。
Next, the
Ｓ２５６において、メインＣＰＵ１０１が、現処理時のメダルセンサ入力状態が前回処理時のメダルセンサ入力状態から変化していないと判別したとき（Ｓ２５６がＮＯ判定の場合）、メインＣＰＵ１０１は、後述のＳ２６１の処理を行う。
In S256, when the
一方、Ｓ２５６において、メインＣＰＵ１０１が、現処理時のメダルセンサ入力状態が前回処理時のメダルセンサ入力状態から変化したと判別したとき（Ｓ２５６がＹＥＳ判定の場合）、メインＣＰＵ１０１は、前回処理時のメダルセンサ入力状態に基づいて、演算処理により、現処理時で得られるメダルセンサ入力状態の正常値（正常変化値）を生成する（Ｓ２５７）。
On the other hand, when the
なお、この処理において、前回処理時のメダルセンサ入力状態が「００００００００Ｂ」である場合（第１及び第２メダルセンサがともにメダル未検知である場合）には、メダルセンサ入力状態の正常変化値として「０００００００１Ｂ」（第１メダルセンサがメダル検知であり、第２メダルセンサがメダル未検知である場合）が生成され、前回処理時のメダルセンサ入力状態が「０００００００１Ｂ」である場合には、メダルセンサ入力状態の正常変化値として「００００００１１Ｂ」（第１及び第２メダルセンサがともにメダル検知である場合）が生成される。また、この処理において、前回処理時のメダルセンサ入力状態が「００００００１１Ｂ」である場合には、メダルセンサ入力状態の正常変化値として「００００００１０Ｂ」（第１メダルセンサがメダル未検知であり、第２メダルセンサがメダル検知である場合）が生成され、前回処理時のメダルセンサ入力状態が「００００００１０Ｂ」である場合には、メダルセンサ入力状態の正常変化値として「００００００００Ｂ」（第１及び第２メダルセンサがともにメダル未検知である場合）が生成される。なお、メダルセンサ入力状態の正常変化値の生成（算出）手法については後で詳述する。 In this process, when the medal sensor input state at the time of the previous processing is "00000000B" (when both the first and second medal sensors have not detected medals), the normal change value of the medal sensor input state is "00000001B" (when the first medal sensor has detected medals and the second medal sensor has not detected medals) is generated, and when the medal sensor input state at the time of the previous processing is "00000001B", the medal sensor "00000011B" (when both the first and second medal sensors detect medals) is generated as the normal change value of the input state. Also, in this process, when the medal sensor input state at the time of the previous process is "00000011B", the normal change value of the medal sensor input state is "00000010B" (the first medal sensor has not detected medals, the second If the medal sensor detects medals) is generated, and if the medal sensor input state at the time of the previous process is "00000010B", "00000000B" (the first and second medal If both sensors are medal undetected) is generated. A method of generating (calculating) the normal change value of the medal sensor input state will be described in detail later.
次いで、メインＣＰＵ１０１は、現処理時のメダルセンサ入力状態がＳ２５７で生成された正常変化値と同じであるか否かを判別する（Ｓ２５８）。なお、この判定処理では、メダル逆行エラーの発生の有無が判定され、Ｓ２５８の判定条件が満たされない場合には、メインＣＰＵ１０１は、メダル逆行エラーが発生したと判定する。
Next, the
Ｓ２５８において、メインＣＰＵ１０１が、現処理時のメダルセンサ入力状態がＳ２５７で生成された正常変化値と同じでないと判別したとき（Ｓ２５８がＮＯ判定の場合）、メインＣＰＵ１０１は、後述のＳ２６２の処理を行う。
When the
一方、Ｓ２５８において、メインＣＰＵ１０１が、現処理時のメダルセンサ入力状態がＳ２５７で生成された正常変化値と同じであると判別したとき（Ｓ２５８がＹＥＳ判定の場合）、メインＣＰＵ１０１は、現処理時のメダルセンサ入力状態がメダル通過時の状態（「００００００００Ｂ」）であるか否かを判別する（Ｓ２５９）。Ｓ２５９において、メインＣＰＵ１０１が、現処理時のメダルセンサ入力状態がメダル通過時の状態であると判別したとき（Ｓ２５９がＹＥＳ判定の場合）、メインＣＰＵ１０１は、後述のＳ２６３の処理を行う。
On the other hand, when the
Ｓ２５９において、メインＣＰＵ１０１が、現処理時のメダルセンサ入力状態がメダル通過時の状態でないと判別したとき（Ｓ２５９がＮＯ判定の場合）、メインＣＰＵ１０１は、メダル通過チェックタイマーをセットする（Ｓ２６０）。この処理でメダル通過チェックタイマーにセットされる時間は、メダルがセレクタ６６を通過したか否かを判別可能な時間であれば、任意の時間に設定することができる。また、この処理でセットされるタイマー値は、例えば、現処理時のメダルセンサ入力状態に応じて変化させてもよい。
In S259, when the
Ｓ２６０の処理後又はＳ２５６がＮＯ判定の場合、メインＣＰＵ１０１は、現処理時のメダルセンサ入力状態がメダル通過中の状態（「００００００１１Ｂ」）であり、かつ、メダル通過チェックタイマーが停止しているか否かを判別する（Ｓ２６１）。この判定処理では、メダル通過エラー（投入メダル通過時間エラー）の発生の有無が判定され、Ｓ２６１の判定条件が満たされた場合、メインＣＰＵ１０１は、メダル通過エラーが発生したと判定する。
After the processing of S260 or when the determination in S256 is NO, the
Ｓ２６１において、メインＣＰＵ１０１が、Ｓ２６１の判定条件が満たされないと判別したとき（Ｓ２６１がＮＯ判定の場合）、メインＣＰＵ１０１は、処理をＳ２５３の処理に戻し、Ｓ２５３以降の処理を繰り返す。
In S261, when the
一方、Ｓ２６１において、メインＣＰＵ１０１が、Ｓ２６１の判定条件が満たされると判別したとき（Ｓ２６１がＹＥＳ判定の場合）、又は、Ｓ２５８がＮＯ判定の場合、すなわち、メダル通過エラー又はメダル逆行エラーが発生したと判定された場合、メインＣＰＵ１０１は、エラー処理を行う（Ｓ２６２）。この処理では、メインＣＰＵ１０１は、例えば、エラーコマンド生成格納処理等のエラー発生時の各種処理を行う。なお、エラー処理の詳細については、後述の図８９を参照しながら後で説明する。そして、Ｓ２６２の処理後、メインＣＰＵ１０１は、処理をＳ２５３の処理に戻し、Ｓ２５３以降の処理を繰り返す。
On the other hand, in S261, when the
ここで再度、Ｓ２５９の処理に戻って、Ｓ２５９がＹＥＳ判定の場合、メインＣＰＵ１０１は、規定数（本実施形態では３枚）のメダルが投入済みの状態であるか否かを判別する（Ｓ２６３）。
Here, returning to the process of S259 again, if the determination in S259 is YES, the
Ｓ２６３において、メインＣＰＵ１０１が、規定数のメダルが投入済みの状態でないと判別したとき（Ｓ２６３がＮＯ判定の場合）、メインＣＰＵ１０１は、図８５で説明したメダル投入処理を行う（Ｓ２６４）。そして、Ｓ２６４の処理後、メインＣＰＵ１０１は、処理をＳ２５３の処理に戻し、Ｓ２５３以降の処理を繰り返す。
When the
一方、Ｓ２６３において、メインＣＰＵ１０１が、規定数のメダルが投入済みの状態であると判別したとき（Ｓ２６３がＹＥＳ判定の場合）、メインＣＰＵ１０１は、クレジットカウンタの値に「１」を加算する（Ｓ２６５）。次いで、メインＣＰＵ１０１は、メダル投入コマンド生成格納処理を行う（Ｓ２６６）。この処理では、メインＣＰＵ１０１は、副制御回路２００に送信するメダル投入コマンドのデータを生成し、該コマンドデータをメインＲＡＭ１０３に設けられた通信データ格納領域（図７５Ｂ参照）に保存する。通信データ格納領域に保存されたメダル投入コマンドは、後述の図１５８で説明する割込処理内の通信データ送信処理により、主制御回路９０から副制御回路２００に送信される。
On the other hand, when the
次いで、メインＣＰＵ１０１は、クレジットカウンタの値に基づいて、メダルのクレジット枚数が上限値（本実施形態では５０枚）であるか否かを判別する（Ｓ２６７）。
Next, the
Ｓ２６７において、メインＣＰＵ１０１が、メダルのクレジット枚数が上限値でないと判別したとき（Ｓ２６７がＮＯ判定の場合）、メインＣＰＵ１０１は、処理をＳ２５３の処理に戻し、Ｓ２５３以降の処理を繰り返す。一方、Ｓ２６７において、メインＣＰＵ１０１が、メダルのクレジット枚数が上限値であると判別したとき（Ｓ２６７がＹＥＳ判定の場合）、メインＣＰＵ１０１は、メダル投入チェック処理を終了し、処理をメダル受付・スタートチェック処理（図８３参照）のＳ２２９に移す。
In S267, when the
本実施形態では、上述のようにしてメダル投入チェック処理が行われる。そして、上述したメダル投入チェック処理中のＳ２５５～Ｓ２５８の処理は、メインＣＰＵ１０１が、図８８のソースプログラムで規定されている各ソースコードを順次実行することにより行われる。その中で、Ｓ２５７のメダルセンサ入力状態の正常変化値の生成処理は、テーブルを参照して取得する処理ではなく、演算処理により行われる。具体的には、正常変化値の生成処理は、メインＣＰＵ１０１が図８８に示すソースプログラム中のソースコード「ＲＬＡ」及び「ＡＮＤ ｃＢＸ＿ＭＤＩＮＳＷ」をこの順で実行することにより行われる。
In this embodiment, the medal insertion check process is performed as described above. The processes of S255 to S258 in the medal insertion check process described above are performed by the
「ＲＬＡ」命令は、Ａレジスタに格納された１バイトのデータを、左（ビット０からビット７に向かう方向）に１回（１ビット分）シフトさせる命令コードである。図８８に示す例では、「ＲＬＡ」命令より前に実行されるソースコード「ＬＤ Ａ，Ｂ」によりＡレジスタに格納された前回のメダルセンサ入力状態を示す１バイトのデータが、「ＲＬＡ」命令により、左に１回シフトされる。この際、ビット０に新たに格納されるビットデータは、「ＲＬＡ」命令より前に実行されるソースコード「ＣＰ ｃＢＸ＿ＭＤＩＳＷ２」の実行結果に基づいて決定される。
The "RLA" instruction is an instruction code that shifts 1-byte data stored in the A register to the left (in the direction from
「ＣＰ」命令は比較動作を実行する命令コードである。また、「ｃＢＸ＿ＭＤＩＳＷ２」は、１バイトのデータであり、本実施形態では「００００００１０Ｂ」である。ソースコード「ＣＰ ｃＢＸ＿ＭＤＩＳＷ２」が実行されると、Ａレジスタに格納された前回のメダルセンサ入力状態を示す１バイトのデータが、「ｃＢＸ＿ＭＤＩＳＷ２（００００００１０Ｂ）」と比較される。 The "CP" instruction is the instruction code that performs the compare operation. "cBX_MDISW2" is 1-byte data, which is "00000010B" in this embodiment. When the source code "CP cBX_MDISW2" is executed, the 1-byte data indicating the previous medal sensor input state stored in the A register is compared with "cBX_MDISW2 (00000010B)".
そして、ソースコード「ＣＰ ｃＢＸ＿ＭＤＩＳＷ２」を実行した結果、前回のメダルセンサ入力状態を示す１バイトのデータが「ｃＢＸ＿ＭＤＩＳＷ２（００００００１０Ｂ）」未満であるという結果が得られた場合にはフラグ・レジスタＦのキャリーフラグ（図１１参照）に「１」がセットされ、「ＲＬＡ」命令の実行時に、Ａレジスタのビット０にフラグ・レジスタＦのキャリーフラグの「１」が格納される。一方、ソースコード「ＣＰ ｃＢＸ＿ＭＤＩＳＷ２」を実行した結果、前回のメダルセンサ入力状態を示す１バイトのデータが「ｃＢＸ＿ＭＤＩＳＷ２（００００００１０Ｂ）」以上であるという結果が得られた場合にはフラグ・レジスタＦのキャリーフラグ（図１１参照）に「０」がセットされ、「ＲＬＡ」命令の実行時により、Ａレジスタのビット０にフラグ・レジスタＦのキャリーフラグの「０」が格納される。
Then, as a result of executing the source code "CP cBX_MDISW2", if the result that the 1-byte data indicating the previous medal sensor input state is less than "cBX_MDISW2 (00000010B)" is obtained, the flag register F carry "1" is set in the flag (see FIG. 11), and "1" of the carry flag of the flag register F is stored in
それゆえ、例えば、前回のメダルセンサ入力状態を示す１バイトのデータが「００００００００Ｂ（メダル通過前又は通過後（通過時）の状態）」（＜「ｃＢＸ＿ＭＤＩＳＷ２」）であれば、「ＲＬＡ」命令の実行により、「０００００００１Ｂ」が生成され、前回のメダルセンサ入力状態を示す１バイトのデータが「０００００００１Ｂ（メダル通過開始時の状態）」（＜「ｃＢＸ＿ＭＤＩＳＷ２」）であれば、「ＲＬＡ」命令の実行により、「００００００１１Ｂ」が生成される。一方、例えば、前回のメダルセンサ入力状態を示す１バイトのデータが「００００００１１Ｂ（メダル通過中の状態）」（＞「ｃＢＸ＿ＭＤＩＳＷ２」）であれば、「ＲＬＡ」命令の実行により、「０００００１１０Ｂ」が生成され、前回のメダルセンサ入力状態を示す１バイトのデータが「００００００１０Ｂ（メダル通過完了直前の状態）」（＝「ｃＢＸ＿ＭＤＩＳＷ２」）であれば、「ＲＬＡ」命令の実行により、「０００００１００Ｂ」が生成される。 Therefore, for example, if the 1-byte data indicating the previous medal sensor input state is "00000000B (state before or after medal passing (when passing))" (<"cBX_MDISW2"), the "RLA" command By execution, "00000001B" is generated, and if the 1-byte data indicating the previous medal sensor input state is "00000001B (state at the start of medal passage)" (<"cBX_MDISW2"), the "RLA" command is executed. generates "00000011B". On the other hand, for example, if the 1-byte data indicating the previous medal sensor input state is "00000011B (state of medal passing)" (>"cBX_MDISW2"), "00000110B" is generated by executing the "RLA" command. If the 1-byte data indicating the previous medal sensor input state is "00000010B (state immediately before completion of medal passage)" (= "cBX_MDISW2"), "00000100B" is generated by executing the "RLA" command. be.
次いで、ソースコード「ＡＮＤ ｃＢＸ＿ＭＤＩＮＳＷ」が実行されると、「ＲＬＡ」命令の実行により生成された１バイトデータ（Ａレジスタの格納データ）が、１バイトのデータ「ｃＢＸ＿ＭＤＩＮＳＷ」と論理積され、メダルセンサ入力状態の正常変化値が算出される。なお、１バイトのデータ「ｃＢＸ＿ＭＤＩＳＷ」は、本実施形態では「００００００１１Ｂ」である。それゆえ、ソースコード「ＡＮＤ ｃＢＸ＿ＭＤＩＮＳＷ」が実行されれば、Ａレジスタの格納データ中のビット０及びビット１のデータだけがマスクされ、その他のビットデータが「０」になる。
Next, when the source code "AND cBX_MDINSW" is executed, the 1-byte data (stored data in the A register) generated by executing the "RLA" instruction is ANDed with the 1-byte data "cBX_MDINSW", and the medal sensor A normal change value of the input state is calculated. Note that the 1-byte data "cBX_MDISW" is "00000011B" in this embodiment. Therefore, when the source code 'AND cBX_MDINSW' is executed, only the data of
その結果、例えば、前回のメダルセンサ入力状態を示す１バイトのデータが「００００００００Ｂ（メダル通過前の状態）」であれば、メダルセンサ入力状態の正常変化値として「０００００００１Ｂ（メダル通過開始時の状態）」が生成され、前回のメダルセンサ入力状態を示す１バイトのデータが「０００００００１Ｂ（メダル通過開始時の状態）」であれば、メダルセンサ入力状態の正常変化値として「００００００１１Ｂ（メダル通過中の状態）」が生成される。一方、例えば、前回のメダルセンサ入力状態を示す１バイトのデータが「００００００１１Ｂ（メダル通過中の状態）」であれば、メダルセンサ入力状態の正常変化値として「００００００１０Ｂ（メダル通過完了直前の状態）」が生成され、前回のメダルセンサ入力状態を示す１バイトのデータが「００００００１０Ｂ」（メダル通過完了直前の状態）であれば、メダルセンサ入力状態の正常変化値として「００００００００Ｂ（メダル通過後（通過時）の状態）」が生成される。 As a result, for example, if the 1-byte data indicating the previous medal sensor input state is "00000000B (state before medal passage)", the normal change value of the medal sensor input state is "00000001B (state at the start of medal passage)". )” is generated, and if the 1-byte data indicating the previous medal sensor input state is “00000001B (the state at the start of medal passage)”, the normal change value of the medal sensor input state is “00000011B (the medal is being passed)”. state)” is generated. On the other hand, for example, if the 1-byte data indicating the previous medal sensor input state is "00000011B (state in which medals are passing)", the normal change value of the medal sensor input state is "00000010B (state immediately before completion of medal passage)". is generated, and if the 1-byte data indicating the previous medal sensor input state is "00000010B" (the state immediately before the medal has passed), the normal change value of the medal sensor input state is "00000000B (after the medal has passed (passed) time) state)” is generated.
上述のようにして、メダルセンサ入力状態の変化態様の検知処理をテーブル参照処理から演算処理に変更することにより、メインＲＯＭ１０２のテーブル格納領域の空き容量を増やすことができるとともに、プログラムの容量増を最小限に抑えることができる。それゆえ、上述した手法を採用することにより、メダル投入センサ状態の検知処理を効率化することができるとともに、メインＲＯＭ１０２において増えた空き容量を活用して、遊技性を高めることが可能となる。
As described above, by changing the detection processing of the change state of the medal sensor input state from the table reference processing to the arithmetic processing, it is possible to increase the free space of the table storage area of the
［エラー処理］
次に、図８９及び図９０を参照して、例えば、メダル投入チェック処理（図８７参照）中のＳ２６２で行うエラー処理について説明する。図８９は、エラー処理の手順を示すフローチャートであり、図９０は、エラー処理のソースプログラム上で、実際に参照されるエラーテーブルの構成の一例を示す図である。
[Error handling]
Next, referring to FIGS. 89 and 90, for example, error processing performed at S262 during the medal insertion check processing (see FIG. 87) will be described. FIG. 89 is a flow chart showing the procedure of error processing, and FIG. 90 is a diagram showing an example of the configuration of an error table that is actually referred to on the source program for error processing.
なお、図９０に示すエラーテーブルでは、エラー要因の種別を示すポートのオン／オフ状態を表す１バイトデータ（図９０中の例えばアドレス「ｄＥＲＲ＿ＨＥ」に格納されている１バイトデータ等）毎に、エラー表示データ（図９０中の例えばアドレス「ｄＥＲＲ＿ＨＥ＋１」及び「ｄＥＲＲ＿ＨＥ＋２」に格納されている１バイトデータ等）が規定される。このエラー表示データは、情報表示器６に含まれる２桁の７セグＬＥＤ（払出枚数表示用及びエラー表示用兼用）に出力される。
In the error table shown in FIG. 90, for each 1-byte data representing the ON/OFF state of the port indicating the type of error cause (for example, 1-byte data stored at address "dERR_HE" in FIG. 90), Error indication data (for example, 1-byte data stored at addresses "dERR_HE+1" and "dERR_HE+2" in FIG. 90) is defined. This error display data is output to a two-digit 7-segment LED (both for displaying the number of payouts and for displaying an error) included in the
まず、メインＣＰＵ１０１は、メダルソレノイドのオフ処理を行う（Ｓ２７１）。具体的には、メインＣＰＵ１０１は、セレクタ６６（図７参照）のソレノイドの駆動を停止する。次いで、メインＣＰＵ１０１は、メダルの払出枚数表示データの退避処理を行う（Ｓ２７２）。
First, the
次いで、メインＣＰＵ１０１は、エラーテーブルのセット処理を行う（Ｓ２７３）。この処理により、図９０に示すエラーテーブルの先頭アドレスがソースプログラム上にセットされる。
Next, the
次いで、メインＣＰＵ１０１は、エラー要因を取得する（Ｓ２７４）。なお、この処理で取得されるエラー要因は、現在処理中のエラー処理を読み出した処理に応じて変化する。なお、本実施形態で対象とするエラー要因としては、図９０に示すように、「ホッパーエンプティエラー」、「ホッパージャムエラー」、「投入メダル通過カウントエラー」、「投入メダル通過チェックエラー」、「投入メダル通過チェックエラー」、「投入メダル通過時間エラー」、「投入メダル逆行エラー」、「投入メダル補助収納庫満杯エラー」、「イリーガルヒットエラー」が規定される。例えば、メダル投入チェック処理中のＳ２５８の処理後にエラー処理が読み出された場合には、この処理において、エラー要因として図９０中の「投入メダル逆行エラー（Ｃｒ）」が取得される。また、例えば、メダル投入チェック処理中のＳ２６１の処理後にエラー処理が読み出された場合には、この処理において、エラー要因として図９０中の「投入メダル通過時間エラー（ＣＥ）」が取得される。
Next, the
次いで、メインＣＰＵ１０１は、エラーテーブルとエラー要因とから、エラー表示データを取得する（Ｓ２７５）。例えば、エラー要因が「投入メダル逆行エラー（Ｃｒ）」である場合、この処理において、２桁の７セグＬＥＤのうち、上位桁の７セグＬＥＤに出力するエラー表示データとして、図９０に示すエラーテーブル中のアドレス「ｄＥＲＲ＿ＣＲ＋１」に格納されている１バイトデータ「０１００１１１０Ｂ」が取得され、下位桁の７セグＬＥＤに出力するエラー表示データとして、アドレス「ｄＥＲＲ＿ＣＲ＋２」に格納されている１バイトデータ「００００１００１Ｂ」が取得される。この場合、２桁の７セグＬＥＤには、「Ｃｒ」の２文字がエラー情報として表示される。
Next, the
次いで、メインＣＰＵ１０１は、エラーコマンド（発生）生成格納処理を行う（Ｓ２７６）。この処理では、メインＣＰＵ１０１は、副制御回路２００に送信する、エラー発生時のエラーコマンドのデータを生成し、該コマンドデータをメインＲＡＭ１０３に設けられた通信データ格納領域（図７５Ｂ参照）に保存する。通信データ格納領域に保存されたエラー発生時のエラーコマンドは、後述の図１５８で説明する割込処理内の通信データ送信処理により、主制御回路９０から副制御回路２００に送信される。なお、エラー発生時のエラーコマンドには、エラー発生を示すパラメータを含んで構成される。
Next, the
次いで、メインＣＰＵ１０１は、１割込時間（１．１１７２ｍｓ）の待機処理を行う（Ｓ２７７）。次いで、メインＣＰＵ１０１は、エラーが解除されたか否かを判別する（Ｓ２７８）。
Next, the
Ｓ２７８において、メインＣＰＵ１０１が、エラーが解除されていないと判別したとき（Ｓ２７８がＮＯ判定の場合）、メインＣＰＵ１０１は、処理をＳ２７７の処理に戻し、Ｓ２７７以降の処理を繰り返す。
In S278, when the
一方、Ｓ２７８において、メインＣＰＵ１０１が、エラーが解除されたと判別したとき（Ｓ２７８がＹＥＳ判定の場合）、メインＣＰＵ１０１は、エラー要因のクリア処理を行う（Ｓ２７９）。なお、この処理は、メインＲＡＭ１０３の規定外作業領域で行われる。次いで、メインＣＰＵ１０１は、Ｓ２７２で退避させたメダルの払出枚数表示データの復帰処理を行う（Ｓ２８０）。
On the other hand, when the
次いで、メインＣＰＵ１０１は、エラーコマンド（解除）生成格納処理を行う（Ｓ２８１）。この処理では、メインＣＰＵ１０１は、副制御回路２００に送信する、エラー解除時のエラーコマンドのデータを生成し、該コマンドデータをメインＲＡＭ１０３に設けられた通信データ格納領域（図７５Ｂ参照）に保存する。通信データ格納領域に保存されたエラー解除時のエラーコマンドは、後述の図１５８で説明する割込処理内の通信データ送信処理により、主制御回路９０から副制御回路２００に送信される。なお、エラー解除時のエラーコマンドには、エラー解除を示すパラメータを含んで構成される。そして、Ｓ２８１の処理後、メインＣＰＵ１０１は、エラー処理を終了し、処理を例えばメダル投入チェック処理（図８７参照）中のＳ２５３に移す。なお、エラー解除では、発生したエラー要因が解除され、リセットスイッチ７６が押下されることにより、エラー状態が解除される。
Next, the
［乱数取得処理］
次に、図９１を参照して、メインフロー（図８２参照）中のＳ２０３で行う乱数取得処理について説明する。なお、図９１は、乱数取得処理の手順を示すフローチャートである。
[Random number acquisition process]
Next, with reference to FIG. 91, random number acquisition processing performed in S203 in the main flow (see FIG. 82) will be described. FIG. 91 is a flowchart showing the procedure of random number acquisition processing.
まず、メインＣＰＵ１０１は、乱数回路の乱数レジスタ０のハードラッチ乱数（０～６５５３５）を取得し、取得した乱数値を内部当籤役抽籤用の乱数値として、メインＲＡＭ１０３内の乱数値格納領域（不図示）に保存する（Ｓ２９１）。
First, the
次いで、メインＣＰＵ１０１は、乱数回路の乱数レジスタ１～７のソフトラッチ乱数（０～６５５３５：ＡＲＴ関連の抽籤処理で用いられる演出用乱数値、０～２５５：１バイト抽籤処理で乱数値）を生成するためのソフトラッチ乱数取得レジスタのセット処理を行う（Ｓ２９２）。次いで、メインＣＰＵ１０１は、ソフトラッチ乱数の取得個数（例えば、７）をセットする（Ｓ２９３）。
Next, the
次いで、メインＣＰＵ１０１は、取得個数分のソフトラッチ乱数を一括で取得し、取得個数分のソフトラッチ乱数を乱数値格納領域に保存する（Ｓ２９４）。なお、この際、乱数回路１１０の乱数レジスタ１から取得されるソフトラッチ乱数（演出用乱数値、２バイト乱数値）は、乱数値格納領域内において、乱数回路の乱数レジスタ０から取得されるハードラッチ乱数（内部当籤役抽籤用の乱数値）が格納された領域とは異なる領域に保存される。そして、Ｓ２９４の処理後、メインＣＰＵ１０１は、乱数取得処理を終了し、処理をメインフロー（図８２参照）のＳ２０４に移す。なお、本実施形態では、４つの２バイト乱数と、４つの１バイト乱数を格納するために、メインＲＡＭ１０３に１２バイトの格納領域が乱数格納領域として割り当てられている。
Next, the
［内部抽籤処理］
次に、図９２～図９６を参照して、メインフロー（図８２参照）中のＳ２０４で行う内部抽籤処理について説明する。なお、図９２は、内部抽籤処理の手順を示すフローチャートであり、図９３Ａは、内部抽籤処理中のＳ３０２～Ｓ３０５の処理を実行するためのソースプログラムの一例を示す図であり、図９３Ｂは、内部抽籤処理中のＳ３０８～Ｓ３０９の処理を実行するためのソースプログラムの一例を示す図である。
[Internal lottery process]
Next, the internal lottery processing performed at S204 in the main flow (see FIG. 82) will be described with reference to FIGS. 92 to 96. FIG. FIG. 92 is a flowchart showing the procedure of the internal lottery process, FIG. 93A is a diagram showing an example of a source program for executing the processes of S302 to S305 during the internal lottery process, and FIG. FIG. 10 is a diagram showing an example of a source program for executing the processes of S308 and S309 during the internal lottery process;
また、図９４は、内部抽籤処理のソースプログラム上で、実際に参照される内部抽籤テーブル（一般遊技中用）の構成の一例を示す図であり、図９５は、内部抽籤処理のソースプログラム上で、実際に参照されるＲＴ状態別抽籤値選択テーブルの構成の一例を示す図である。さらに、図９６は、内部抽籤処理のソースプログラム上で、実際に参照される、内部抽籤値テーブル選択テーブル、１バイト内部抽籤値テーブル、２バイト内部抽籤値テーブル、１バイト設定別内部抽籤値テーブル及び２バイト設定別内部抽籤値テーブルの構成の一例を示す図である。なお、本実施形態では、ＲＢ（ＢＢ）中用の内部抽籤テーブルも設けられているが、ここでは、内部抽籤処理のソースプログラム上で参照されるＲＢ中用の内部抽籤テーブルの構成の図示は省略する。 FIG. 94 is a diagram showing an example of the configuration of an internal lottery table (for general game use) that is actually referred to in the internal lottery process source program, and FIG. is a diagram showing an example of a configuration of a lottery value selection table classified by RT status that is actually referred to in FIG. Furthermore, FIG. 96 shows an internal lottery value table selection table, a 1-byte internal lottery value table, a 2-byte internal lottery value table, and a 1-byte internal lottery value table by setting, which are actually referred to on the source program of the internal lottery processing. and a diagram showing an example of the configuration of an internal lottery value table by 2-byte setting. In this embodiment, an internal lottery table for medium RB (BB) is also provided, but here, the configuration of the internal lottery table for medium RB referred to on the source program of the internal lottery processing is not shown. omitted.
まず、メインＣＰＵ１０１は、設定値・メダル投入枚数チェック処理を行う（Ｓ３０１）。この処理では、メインＣＰＵ１０１は、現遊技の設定値（１～６のいずれか）及びメダル投入枚数（本実施形態では３枚）のチェック処理を行う。
First, the
次いで、メインＣＰＵ１０１は、一般遊技中用の内部抽籤テーブル及び抽籤回数（本実施形態では５３回）をセットする（Ｓ３０２）。この処理では、図９４に示す内部抽籤テーブル（一般遊技中用）中の「特賞当籤番号＋小役当籤番号」の値（当り要求フラグステータス）がＣレジスタにセットされ、「抽籤値選択テーブルｏｒ抽籤係数テーブル」の値（判定データ：アドレスに関するデータ）がＡレジスタにセットされる。なお、当り要求フラグステータスは、図９４に示すように、特賞当籤番号（「００Ｈ（はずれ）」、「０１Ｈ（ＢＢ１）」、「０２Ｈ（ＢＢ２）」：１０進数で０、１、２）に「２５Ｈ（１６進数：１０進数では３７（後述の特賞番号））」が乗算された値に、小役当籤番号（「００Ｈ」～「２４Ｈ」：１０進数で０～３６）を加算した値である。
Next, the
次いで、メインＣＰＵ１０１は、ＲＢ作動中であるか否かを判別する（Ｓ３０３）。Ｓ３０３において、メインＣＰＵ１０１が、ＲＢ作動中でないと判別したとき（Ｓ３０３がＮＯ判定の場合）、メインＣＰＵ１０１は、後述のＳ３０５の処理を行う。
Next, the
一方、Ｓ３０３において、メインＣＰＵ１０１が、ＲＢ作動中であると判別したとき（Ｓ３０３がＹＥＳ判定の場合）、メインＣＰＵ１０１は、ＲＢ中用の内部抽籤テーブル及び抽籤回数（本実施形態では５回）をセットする（Ｓ３０４）。この処理では、Ｓ３０２でセットされた一般遊技中用の内部抽籤テーブル及び抽籤回数をＲＢ中用の内部抽籤テーブル及び抽籤回数で上書きする。
On the other hand, when the
Ｓ３０４の処理後又はＳ３０３がＮＯ判定の場合、メインＣＰＵ１０１は、セットされている内部抽籤テーブルから抽籤対象役の判定データ（アドレスに関するデータ）を取得し、抽籤テーブルアドレスを更新する（Ｓ３０５）。
After the process of S304 or when the determination in S303 is NO, the
次いで、メインＣＰＵ１０１は、判定データがＲＴ状態別データであるか否かを判別する（Ｓ３０６）。この処理では、メインＣＰＵ１０１は、現在取得されている抽籤対象役がＲＴ状態に応じて抽籤値が変化する内部当籤役であるか否かを判別する。具体的には、メインＣＰＵ１０１は、現在取得されている抽籤対象役の判定データに規定されているアドレスが、図９５に示すＲＴ状態別抽籤値選択テーブル内のアドレスであるか否かを判別する。
Next, the
例えば、図９４の内部抽籤テーブルにおいて内部当籤役「Ｆ＿チリリプ」に対応付けられている判定データ「（ｄＲＰＰＴＲ０１－ｄＲＴＲＢ＿ＳＥＬ）＊２＋００１Ｈ」では、図９５に示すＲＴ状態別抽籤値選択テーブル内の内部当籤役「Ｆ＿チリリプ」のアドレス「ｄＲＰＰＴＲ０１」が規定されているので、内部当籤役「Ｆ＿チリリプ」に対応付けられている判定データは、ＲＴ状態別データに対応する。それゆえ、現在取得されている抽籤対象役が内部当籤役「Ｆ＿チリリプ」である場合には、Ｓ３０６の処理において、メインＣＰＵ１０１は、判定データがＲＴ状態別データであると判定する。
For example, in the internal lottery table shown in FIG. 94, the determination data "(dRPPTR01-dRTRB_SEL)*2+001H" associated with the internal lottery combination "F_Chilllip" corresponds to the internal lottery value in the RT state-based lottery value selection table shown in FIG. Since the address "dRPPTR01" of the combination "F_Chilllip" is defined, the determination data associated with the internal winning combination "F_Chilllip" corresponds to the RT state-specific data. Therefore, when the currently obtained lottery target combination is the internal winning combination "F_Chiriripu", the
Ｓ３０６において、メインＣＰＵ１０１が、判定データがＲＴ状態別データでないと判別したとき（Ｓ３０６がＮＯ判定の場合）、メインＣＰＵ１０１は、後述のＳ３０８の処理を行う。一方、Ｓ３０６において、メインＣＰＵ１０１が、判定データがＲＴ状態別データであると判別したとき（Ｓ３０６がＹＥＳ判定の場合）、メインＣＰＵ１０１は、判定データに基づいて、図９５に示すＲＴ状態抽籤値選択テーブルから選択データを取得し、該取得した選択データを判定データにセットする（Ｓ３０７）。
In S306, when the
Ｓ３０７の処理後又はＳ３０６がＮＯ判定の場合、メインＣＰＵ１０１は、抽籤対象役の判定データが設定別データであるか否かを判別する（Ｓ３０８）。この処理では、メインＣＰＵ１０１は、現在取得されている抽籤対象役が、設定値に応じて抽籤値が変化する内部当籤役であるか否かを判別する。具体的には、メインＣＰＵ１０１は、現在取得されている抽籤対象役の判定データに規定されているアドレスが、図９６に示す１バイト設定別内部抽籤値テーブル又は２バイト設定別内部抽籤値テーブル内のアドレスであるか否かを判別する。
After the process of S307 or when the determination in S306 is NO, the
例えば、図９４の内部抽籤テーブルにおいて内部当籤役「Ｆ＿強チリ１」に対応付けられている判定データ「（（ｄＮＭＬＢ００Ｆ２８９－ｄＰＲＢ＿ＤＢ＿ＷＶ）／０６Ｈ）＊２＋０８０Ｈ」では、図９６に示す１バイト設定別内部抽籤値テーブル内の内部当籤役「Ｆ＿強チリ１」のアドレス「ｄＮＭＬＢ００Ｆ２８９」が規定されているので、内部当籤役「Ｆ＿強チリ１」に対応付けられている判定データは、設定別データに対応する。それゆえ、現在取得されている抽籤対象役が内部当籤役「Ｆ＿強チリ１」である場合には、Ｓ３０８の処理において、メインＣＰＵ１０１は、判定データが設定別データであると判定する。
For example, in the internal lottery table of FIG. Since the address "dNMLB00F289" of the internal winning combination "F_High Chile 1" is defined in the lottery value table, the determination data associated with the internal winning combination "F_High Chile 1" corresponds to the setting-specific data. do. Therefore, when the currently obtained lottery target combination is the internal winning combination "F_High Chile 1", the
Ｓ３０８において、メインＣＰＵ１０１が、判定データが設定別データでないと判別したとき（Ｓ３０８がＮＯ判定の場合）、メインＣＰＵ１０１は、後述のＳ３１０の処理を行う。一方、Ｓ３０８において、メインＣＰＵ１０１が、判定データが設定別データであると判別したとき（Ｓ３０８がＹＥＳ判定の場合）、メインＣＰＵ１０１は、判定データに設定値データ（０～５にいずれか）を加算し、該加算した値を判定データにセットする（Ｓ３０９）。なお、この処理で判定データに加算される設定値データは、設定値に対応付けられたデータであるが、設定値そのものの値ではなく、設定値データ「０」～「５」は、それぞれ「設定１」～「設定６」に対応するデータである。
In S308, when the
Ｓ３０９の処理後又はＳ３０８がＮＯ判定の場合、メインＣＰＵ１０１は、セットされている判定データ（アドレスデータ）に基づいて、抽籤対象役の抽籤値が格納された領域のアドレスを算出し、該アドレスに格納された抽籤値を取得する（Ｓ３１０）。
After the process of S309 or when the determination in S308 is NO, the
Ｓ３１０の処理において、例えば、抽籤対象役が、その抽籤値がＲＴ状態及び設定値の両方に依存しない内部当籤役「Ｆ＿サボ２」である場合には、図９６に示す１バイト内部抽籤値テーブルからアドレス「ｄＮＭ＿Ｂ００Ｆ２６」に格納された抽籤値「１２８」が取得される。また、例えば、抽籤対象役が、その抽籤値がＲＴ状態により変化する内部当籤役「Ｆ＿ＲＴ３リプ＿１ｓｔ」であり、ＲＴ状態がＲＴ２状態である場合には、図９６に示す２バイト内部抽籤値テーブルからアドレス「ｄＲＴ２Ｂ００Ｆ１３４５６」に格納された抽籤値「１８００」が取得される。
In the process of S310, for example, if the lottery target combination is the internal lottery combination "
また、Ｓ３１０の処理において、例えば、抽籤対象役が、その抽籤値が設定値により変化する内部当籤役「Ｆ＿強チリ１」である場合には、図９６に示す１バイト設定別内部抽籤値テーブルに規定されている６種類の抽籤値「１５０（設定１），１５０（設定２），１５０（設定３），１５０（設定４），１６０（設定５），１７０（設定６）」の中から設定値に対応する抽籤値が取得される。この際、設定値に対応する抽籤値の取得は、判定データに設定値データを加算（Ｓ３０９の処理）して求められたアドレスを指定することにより取得される。それゆえ、例えば、抽籤対象役が「Ｆ＿強チリ１」であり、設定値が「６」（設定値データが「５」）である場合には、アドレス「ｄＮＭＬＢ００Ｆ２８９＋５」に格納された抽籤値「１７０」が取得される。 In addition, in the processing of S310, for example, if the lottery target combination is the internal lottery combination "F_High Chile 1" whose lottery value changes depending on the set value, the internal lottery value table for each 1-byte setting shown in FIG. From among the six types of lottery values "150 (setting 1), 150 (setting 2), 150 (setting 3), 150 (setting 4), 160 (setting 5), 170 (setting 6)" A lottery value corresponding to the set value is obtained. At this time, the lottery value corresponding to the setting value is acquired by specifying the address obtained by adding the setting value data to the judgment data (processing of S309). Therefore, for example, if the lottery target role is "F_High Chile 1" and the set value is "6" (the set value data is "5"), the lottery value " 170” is obtained.
なお、本実施形態では、例えば内部当籤役「Ｆ＿維持リプＡ」のように、その抽籤値がＲＴ状態及び設定値の両方に依存する役の場合には、内部抽籤値テーブル及び設定別内部抽籤値テーブルの両方を参照して、抽籤値が取得される。 In this embodiment, for example, in the case of a combination whose lottery value depends on both the RT state and the set value, such as the internal lottery combination "F_maintenance A", the internal lottery value table and the internal lottery value by setting are used. A lottery value is obtained by referring to both of the value tables.
次いで、メインＣＰＵ１０１は、乱数格納領域に格納された内部当籤役抽籤用の乱数値（０～６５５３５のいずれか）を取得する（Ｓ３１１）。
Next, the
次いで、メインＣＰＵ１０１は、抽籤実行処理を行う（Ｓ３１２）。この処理では、メインＣＰＵ１０１は、Ｓ３１０で取得された抽籤値に、Ｓ３１１で取得された乱数値を加算し、その加算結果を抽籤結果（抽籤対象役の当籤／非当籤）とする。なお、この抽籤実行処理において、抽籤値と乱数値との和が６５５３５を超えた場合（オーバーフローした場合）、抽籤対象役が当籤した（抽籤対象役が内部当籤役として決定された）と判定される。
Next, the
次いで、メインＣＰＵ１０１は、乱数値に抽籤値を加算した値（抽籤実行後の乱数値）を新たな乱数値として、乱数格納領域に保存する（Ｓ３１３）。次いで、メインＣＰＵ１０１は、抽籤実行処理で当籤したか否か（オーバーフローが発生したか否か）を判別する（Ｓ３１４）。
Next, the
Ｓ３１４において、メインＣＰＵ１０１が、抽籤実行処理で当籤したと判別したとき（Ｓ３１４がＹＥＳ判定の場合）、メインＣＰＵ１０１は、内部抽籤テーブルを参照して当籤した内部当籤役に対応する当り要求フラグステータス（「特賞当籤番号＋小役当籤番号」の値）を取得する（Ｓ３１５）。例えば、一般遊技中において、抽籤対象役が「Ｆ＿確チリリプ」であるときの抽籤実行処理で当籤した場合、Ｓ３１５の処理では、当り要求フラグステータス「（００Ｈ＊２５Ｈ）＋０２Ｈ」（特賞当籤番号＝０、小役当籤番号＝２）が取得される。そして、Ｓ３１５の処理後、メインＣＰＵ１０１は、内部抽籤処理を終了し、処理をメインフロー（図８２参照）のＳ２０５に移す。
In S314, when the
一方、Ｓ３１４において、メインＣＰＵ１０１が、抽籤実行処理で当籤していないと判別したとき（Ｓ３１４がＮＯ判定の場合）、メインＣＰＵ１０１は、内部抽籤テーブルにおいて抽籤対象役を次の役に更新し、抽籤回数を１減算する（Ｓ３１６）。次いで、メインＣＰＵ１０１は、減算後の抽籤回数が「０」であるか否かを判別する（Ｓ３１７）。
On the other hand, when the
Ｓ３１７において、メインＣＰＵ１０１が、減算後の抽籤回数が「０」でないと判別したとき（Ｓ３１７がＮＯ判定の場合）、メインＣＰＵ１０１は、処理をＳ３０５の処理に戻し、Ｓ３０５以降の処理を繰り返す。
In S317, when the
一方、Ｓ３１７において、メインＣＰＵ１０１が、減算後の抽籤回数が「０」であると判別したとき（Ｓ３１７がＹＥＳ判定の場合）、すなわち、内部当籤役が「はずれ」である場合、メインＣＰＵ１０１は、ハズレステータスをセットする（Ｓ３１８）。なお、「ハズレステータス」は、特賞当籤番号及び小役当籤番号のいずれもが「０」となる当り要求フラグステータスに対応する。そして、Ｓ３１８の処理後、メインＣＰＵ１０１は、内部抽籤処理を終了し、処理をメインフロー（図８２参照）のＳ２０５に移す。
On the other hand, when the
本実施形態では、上述のようにして内部抽籤処理が行われる。なお、上述した内部抽籤処理中のＳ３０２～Ｓ３０５の処理は、メインＣＰＵ１０１が、図９３Ａのソースプログラムで規定されている各ソースコードを順次実行することにより行われる。その中でも、Ｓ３０５の判定データの取得処理は、図９３Ａ中のソースコード「ＬＤＩＮ ＡＣ，（ＨＬ）」により実行される。
In this embodiment, internal lottery processing is performed as described above. The processes of S302 to S305 in the internal lottery process described above are performed by the
ソースプログラム上において、例えば、ソースコード「ＬＤＩＮ ｓｓ，（ＨＬ）」が実行されると、ＨＬレジスタ（ペアレジスタ）にセットされたアドレス及び該アドレスに「１」を加算したアドレスで指定されるメモリの内容（データ）が、ｓｓ（ＢＣ、ＤＥ、ＡＣ、ＡＥ又はＢＤ）ペアレジスタにロードされるとともに、ＨＬレジスタにセットされているアドレスが＋２更新（２加算）される。それゆえ、図９３Ａ中のソースコード「ＬＤＩＮ ＡＣ，（ＨＬ）」が実行されると、ＨＬレジスタ（ペアレジスタ）にセットされたアドレス及び該アドレスに１加算したアドレスで指定されるメモリの内容（データ）が、ＡＣレジスタにロードされるとともに、ＨＬレジスタにセットされているアドレスが＋２更新（２加算）される。なお、Ｓ３０５の判定データの取得処理では、上述のように、この「ＬＤＩＮ」命令（所定の読み出し命令）により、Ａレジスタに、判定データ（「抽籤値選択テーブルｏｒ抽籤係数テーブル」の値）が格納され、Ｃレジスタに当り要求フラグステータス（「特賞当籤番号＋小役当籤番号」の値）が格納される。 For example, when the source code "LDIN ss, (HL)" is executed on the source program, the memory specified by the address set in the HL register (pair register) and the address obtained by adding "1" to the address are loaded into the ss (BC, DE, AC, AE or BD) pair register, and the address set in the HL register is updated by +2 (added by 2). Therefore, when the source code "LDIN AC, (HL)" in FIG. 93A is executed, the memory contents ( data) is loaded into the AC register, and the address set in the HL register is updated by +2 (added by 2). In the determination data acquisition process of S305, as described above, the determination data (the value of the "lottery value selection table or lottery coefficient table") is stored in the A register by the "LDIN" instruction (predetermined readout instruction). The win request flag status (the value of "grand prize winning number + minor winning winning number") is stored in the C register.
上述のように、内部抽籤処理中のＳ３０５の判定データの取得処理では、一つの命令コード（「ＬＤＩＮ」命令）により、データのロード処理及びアドレスの更新処理の両方を行うことができる。この場合、ソースプログラム上において、アドレス設定に係る命令コードを省略することができ、その分、ソースプログラムの容量（メインＲＯＭ１０２の使用容量）を低減することができる。この結果、本実施形態では、メインＲＯＭ１０２において、空き容量を確保する（増大させる）ことができ、増えた空き容量を活用して、遊技性を高めることが可能になる。
As described above, in the determination data acquisition process of S305 during the internal lottery process, both the data load process and the address update process can be performed with one instruction code (“LDIN” instruction). In this case, the instruction code for address setting can be omitted from the source program, and the capacity of the source program (used capacity of the main ROM 102) can be reduced accordingly. As a result, in the present embodiment, free space can be secured (increased) in the
また、上述した内部抽籤処理中のＳ３０８及びＳ３０９の処理は、メインＣＰＵ１０１が、図９３Ｂのソースプログラムで規定されている各ソースコードを順次実行することにより行われる。その中で、Ｓ３０９の設定値データ（０～５のいずれか）の加算処理は、メインＣＰＵ１０１が図９３Ｂ中のソースコード「ＭＵＬ Ａ，６」及び「ＡＤＤＱ Ａ，（．ＬＯＷ．ｗＷＡＶＥＮＵＭ）」をこの順で実行することにより行われる。なお、「ＭＵＬ」命令及び「ＡＤＤＱ」命令はともに、メインＣＰＵ１０１専用命令コードであり、「ＡＤＤＱ」命令は、Ｑレジスタ（拡張レジスタ）を用いてアドレス指定を行うメインＣＰＵ１０１専用命令コードである。
The processes of S308 and S309 in the internal lottery process described above are performed by the
ソースプログラム上において、例えば、ソースコード「ＭＵＬ Ａ，ｎ」が実行されると、Ａレジスタの格納データと、１バイトの整数ｎとを乗算し、その乗算結果をＡレジスタに格納する。それゆえ、図９３Ｂ中のソースコード「ＭＵＬ Ａ，６」では、Ａレジスタの内容（格納データ）に、１バイトの整数６が乗算され、その乗算結果がＡレジスタに格納される。なお、この乗算処理は、マイクロプロセッサ９１に含まれる演算回路１０７（図９参照）により実行される。すなわち、本実施形態のパチスロ１では、ソースプログラム上における乗算処理及び除算処理を実行するための演算専用回路（演算回路１０７）が設けられているので、乗算処理及び除算処理の効率化を図ることができる。
For example, when the source code "MUL A,n" is executed on the source program, the data stored in the A register is multiplied by a 1-byte integer n, and the multiplication result is stored in the A register. Therefore, in the source code "MUL A, 6" in FIG. 93B, the content (stored data) of the A register is multiplied by the 1-
また、ソースプログラム上において、例えば、ソースコード「ＡＤＤＱ ｒ，（ｋ）」が実行されると、Ｑレジスタの格納データ（上位側アドレス値）及び１バイトの整数ｋ（直値：下位側アドレス値）で指定されたアドレスのメモリの内容（格納データ）に、レジスタｒ（Ａ、Ｂ、Ｃ、Ｄ、Ｅ、Ｈ又はＬレジスタ）の格納データが加算され、該加算結果がレジスタｒに格納される。それゆえ、図９３Ｂ中のソースコード「ＡＤＤＱ Ａ，（．ＬＯＷ．ｗＷＡＶＥＮＵＭ）」が実行されると、Ｑレジスタの格納データ及び１バイトの整数値「．ＬＯＷ．ｗＷＡＶＥＮＵＭ」で指定されたアドレスのメモリの内容（設定値データ）にＡレジスタの内容（格納データ）が加算され、該加算結果がＡレジスタに格納される。 Also, for example, when the source code "ADDQ r, (k)" is executed on the source program, the data stored in the Q register (upper side address value) and the 1-byte integer k (immediate value: lower side address value ) is added to the contents (stored data) of the memory at the address designated by the register r (A, B, C, D, E, H or L registers), and the addition result is stored in the register r. be. Therefore, when the source code "ADDQ A, (.LOW.wWAVENUM)" in FIG. 93B is executed, the data stored in the Q register and the memory at the address specified by the 1-byte integer value The content of the A register (stored data) is added to the content of the A register (set value data), and the addition result is stored in the A register.
すなわち、図９３Ｂに示す例では、Ｓ３０９の設定値の加算処理において、抽籤テーブル選択用相対値に係数「６」を乗算して、その乗算値に設定値データを加算することにより、抽籤対象役の抽籤値が格納された抽籤テーブルのアドレスを算出している。 That is, in the example shown in FIG. 93B, in the setting value addition processing of S309, the lottery table selection relative value is multiplied by a coefficient "6", and the set value data is added to the multiplied value to obtain the lottery target role. The address of the lottery table storing the lottery value of is calculated.
上述のように、本実施形態では、内部抽籤処理において、Ｑレジスタ（拡張レジスタ）を用いたメインＣＰＵ１０１専用命令コード（「ＡＤＤＱ」命令）が用いられており、この命令コードを用いれば、直値により、メインＲＯＭ１０２、メインＲＡＭ１０３やメモリーマップＩ／Ｏにアクセスすることができる。それゆえ、内部抽籤処理のソースプログラム上において、アドレス設定に係る命令を省略することができ、その分、ソースプログラムの容量（メインＲＯＭ１０２の使用容量）を低減することができる。この結果、本実施形態では、メインＲＯＭ１０２において、空き容量を確保する（増大させる）ことができ、増えた空き容量を活用して、遊技性を高めることが可能になる。
As described above, in the present embodiment, the
［図柄設定処理］
次に、図９７～図１００を参照して、メインフロー（図８２参照）中のＳ２０５で行う図柄設定処理について説明する。
[Pattern setting process]
Next, referring to FIGS. 97 to 100, the symbol setting process performed at S205 in the main flow (see FIG. 82) will be described.
図９７は、図柄設定処理の手順を示すフローチャートである。図９８は、特賞（ボーナス）当籤番号及び小役当籤番号と、内部当籤役との対応表である。なお、図９８では、「はずれ（００）」に対応する特賞当籤番号及び小役当籤番号の図示は省略している。また、図９９は、図柄設定処理中のＳ３２４～Ｓ３３０の処理を実行するためのソースプログラムの一例を示す図であり、図１００は、図柄設定処理のソースプログラム上で、実際に参照される当り要求フラグテーブル（フラグデータテーブル、当籤フラグテーブルデータ）の構成の一例を示す図である。 FIG. 97 is a flow chart showing the procedure of the pattern setting process. FIG. 98 is a correspondence table of special prize (bonus) winning numbers, minor winning winning numbers, and internal winning combinations. In FIG. 98, illustration of the special prize winning number and the minor winning winning number corresponding to "lost (00)" is omitted. FIG. 99 is a diagram showing an example of a source program for executing the processes of S324 to S330 during the pattern setting process, and FIG. FIG. 4 is a diagram showing an example of the configuration of a request flag table (flag data table, winning flag table data);
まず、メインＣＰＵ１０１は、内部抽籤処理で取得された当り要求フラグステータスに基づいて、特賞当籤番号及び小役当籤番号を抽出し、該抽出された特賞当籤番号及び小役当籤番号をメインＲＡＭ１０３内の当籤番号格納領域（不図示）に保存する（Ｓ３２１）。
First, the
本実施形態では、図９８に示すように、特賞（ボーナス）当籤番号「１」及び「２」には、それぞれ、内部当籤役「Ｆ＿ＢＢ１」及び「Ｆ＿ＢＢ２」が対応付けられている。また、小役当籤番号「１」～「３６」には、それぞれ、内部当籤役「Ｆ＿チリリプ」～「Ｆ＿ＲＢ役４」が対応付けられている。そして、図９４で説明したように、当り要求フラグステータスの値は、特賞当籤番号に特賞番号（本実施形態では「３７（１６進数では２５Ｈ）」）を乗算した値に、小役当籤番号を加算した値である。それゆえ、Ｓ３２１の処理において、当り要求フラグステータスの値から特賞当籤番号及び小役当籤番号を抽出するため、本実施形態では、メインＣＰＵ１０１は、当り要求フラグステータスの値を特賞番号（「３７」）で除算する。その結果、除算処理により生成された、商の値が特賞当籤番号（１０進数で０～２のいずれか）となり、余りの値が小役当籤番号（１０進数で０～３６のいずれか）となる。
In this embodiment, as shown in FIG. 98, internal winning combinations "F_BB1" and "F_BB2" are associated with special prize (bonus) winning numbers "1" and "2", respectively. In addition, the minor winning combination numbers "1" to "36" are associated with the internal winning combinations "F_Chilllip" to "
次いで、メインＣＰＵ１０１は、抽出された小役当籤番号に基づいて、小役が当籤したか否かを判別する（Ｓ３２２）。この処理において、小役当籤番号が１～３６のいずれかである場合には、メインＣＰＵ１０１は、小役が当籤したと判定し、小役当籤番号が０である場合には、メインＣＰＵ１０１は、小役が当籤しなかったと判定する。
Next, the
Ｓ３２２において、メインＣＰＵ１０１が、小役が当籤していないと判別したとき（Ｓ３２２がＮＯ判定の場合）、メインＣＰＵ１０１は、後述のＳ３３１の処理を行う。一方、Ｓ３２２において、メインＣＰＵ１０１が、小役が当籤したと判別したとき（Ｓ３２２がＹＥＳ判定の場合）、メインＣＰＵ１０１は、小役当籤番号を減算結果の初期値としてセットする（Ｓ３２３）。
When the
次いで、メインＣＰＵ１０１は、当り要求フラグテーブル（図１００参照）をセットする（Ｓ３２４）。次いで、メインＣＰＵ１０１は、減算結果を１減算し、該減算結果を更新する（Ｓ３２５）。次いで、メインＣＰＵ１０１は、減算結果が「０」未満であるか否かを判別する（Ｓ３２６）。
Next, the
Ｓ３２６において、メインＣＰＵ１０１が、減算結果が「０」未満でないと判別したとき（Ｓ３２６がＮＯ判定の場合）、メインＣＰＵ１０１は、ビット数算出処理を行う（Ｓ３２７）。なお、Ｓ３２７のビット数算出処理では、当り要求フラグテーブルに規定されている、小役当籤番号に対応する当り要求フラグデータの格納領域のブロック数を取得する。
When the
なお、本実施形態では、当り要求フラグ格納領域（内部当籤役格納領域）において、当り要求格納領域０～７のブロックと、当り要求格納領域８～１１のブロックとが設けられている。それゆえ、Ｓ３２７のビット数算出処理で取得される当り要求フラグデータの格納領域のブロック数の最大値は「２」となる。例えば、内部当籤役が「Ｆ＿確チリリプ」である場合には、当り要求フラグテーブル（図１００参照）に示すように、当り要求格納領域０～７のブロックに含まれる格納領域７と、当り要求格納領域８～１１のブロックに含まれる格納領域９にそれぞれ当り要求フラグデータが規定されているので、Ｓ３２７のビット数算出処理で取得される当り要求フラグデータの格納領域のブロック数は「２」となる。
In this embodiment, the win request flag storage area (internal winning combination storage area) is provided with blocks of win request storage areas 0-7 and blocks of win request storage areas 8-11. Therefore, the maximum value of the block number of the winning request flag data storage area acquired in the bit number calculation process of S327 is "2". For example, when the internal winning combination is "F_probable Chillip", as shown in the winning request flag table (see FIG. 100), the
次いで、メインＣＰＵ１０１は、ビット数算出処理を行う（Ｓ３２８）。なお、Ｓ３２８のビット数算出処理では、当り要求フラグテーブル（図１００参照）において規定されるブロック単位の当り要求フラグデータのバイト数を算出する。例えば、内部当籤役が「Ｆ＿確チリリプ」である場合には、当り要求フラグテーブル（図１００参照）に示すように格納領域７及び格納領域９ではともに１バイトの当り要求フラグデータが格納されるので、Ｓ３２８のビット数算出処理で取得されるブロック単位の当り要求フラグデータのバイト数は１バイトとなる。なお、図１００に記載のテーブルにおいて、格納領域７に格納される当り要求フラグデータには「１０００００００Ｂ ｜０１００００００Ｂ」と記載されているが、これは、格納領域７に格納される当り要求フラグデータが「１０００００００Ｂ」又は（「｜」は論理和の記号）「０１００００００Ｂ」であることを意味する。
Next, the
なお、上述したＳ３２５～Ｓ３２８の処理は、小役当籤番号の回数だけ繰り返される。例えば、内部当籤役が「Ｆ＿確チリリプ」（小役当籤番号が「２」）である場合には、上述したＳ３２５～Ｓ３２８の処理は、２回繰り返される。また、Ｓ３２５～Ｓ３２８の処理が複数回繰り返される場合には、Ｓ３２７及びＳ３２８のビット数算出処理でそれぞれ取得されるブロック数及びブロック単位の当り要求フラグデータのバイト数は、別の格納領域に保存される。また、上述したＳ３２５～Ｓ３２８の処理により得られたブロック数及びブロック単位の当り要求フラグデータのバイト数は、当り要求フラグデータの格納先を指定する情報（オンビット情報）となる。 The processing of S325 to S328 described above is repeated the number of times corresponding to the minor winning combination winning number. For example, when the internal winning combination is "F_definite Chillip" (small winning combination winning number is "2"), the above-described processes of S325 to S328 are repeated twice. Further, when the processing of S325 to S328 is repeated multiple times, the number of blocks and the number of bytes of hit request flag data for each block obtained in the bit number calculation processing of S327 and S328 are stored in a separate storage area. be done. Further, the number of blocks and the number of bytes of the winning request flag data for each block obtained by the above-described processing of S325 to S328 serve as information (on-bit information) specifying the storage location of the winning request flag data.
ここで再度、Ｓ３２６の処理に戻って、Ｓ３２６において、メインＣＰＵ１０１が、減算結果が「０」未満であると判別したとき（Ｓ３２６がＹＥＳ判定の場合）、メインＣＰＵ１０１は、当り要求フラグ格納領域（内部当籤役格納領域）のセット処理を行う（Ｓ３２９）。この際、メインＣＰＵ１０１は、上述したＳ３２５～Ｓ３２８の処理により得られたブロック数及びブロック単位の当り要求フラグデータのバイト数（オンビット情報）に基づいて、チェック（更新）対象となる当り要求フラグ格納領域のみをセットする。具体的には、チェック（更新）対象となる当り要求フラグ格納領域のアドレスをＤＥレジスタに格納する（図９９参照）。
Here again, returning to the process of S326, when the
次いで、メインＣＰＵ１０１は、圧縮データ格納処理を行う（Ｓ３３０）。この処理では、メインＣＰＵ１０１は、主に、当り要求フラグデータをチェック（更新）対象となる当り要求フラグ格納領域内の所定の格納領域に転送（展開）する処理を行う。圧縮データ格納処理の詳細については、後述の図１０１を参照しながら後で説明する。
Next, the
Ｓ３３０の処理後又はＳ３２２がＮＯ判定の場合、メインＣＰＵ１０１は、持越役格納領域（図３１参照）を参照して、持越役があるか否かを判別する（Ｓ３３１）。Ｓ３３１において、メインＣＰＵ１０１が、持越役があると判別したとき（Ｓ３３１がＹＥＳ判定の場合）、メインＣＰＵ１０１は、後述のＳ３３４の処理を行う。
After the process of S330 or when the determination in S322 is NO, the
一方、Ｓ３３１において、メインＣＰＵ１０１が、持越役がないと判別したとき（Ｓ３３１がＮＯ判定の場合）、メインＣＰＵ１０１は、Ｓ３２１の処理で抽出された特賞当籤番号に基づいて、ボーナス役（ＢＢ１又はＢＢ２）が当籤したか否かを判別する（Ｓ３３２）。
On the other hand, when the
Ｓ３３２において、メインＣＰＵ１０１が、ボーナス役が当籤していないと判別したとき（Ｓ３３２がＮＯ判定の場合）、メインＣＰＵ１０１は、図柄判定処理を終了し、処理をメインフロー（図８２参照）のＳ２０６に移す。
In S332, when the
一方、Ｓ３３２において、メインＣＰＵ１０１が、ボーナス役が当籤したと判別したとき（Ｓ３３２がＹＥＳ判定の場合）、メインＣＰＵ１０１は、当籤した特賞当籤番号を持越役格納領域に格納する（Ｓ３３３）。
On the other hand, when the
Ｓ３３３の処理後又はＳ３３１がＮＯ判定の場合、メインＣＰＵ１０１は、特賞当籤番号を当籤番号格納領域（不図示）にセットし、当り要求フラグ格納領域に当り要求フラグデータをセットし、ＲＴ状態をＲＴ５状態にセットし、ＲＴ遊技数（ＲＴ１状態の消化ゲーム数）をクリア（「０」）する（Ｓ３３４）。そして、Ｓ３３４の処理後、メインＣＰＵ１０１は、図柄設定処理を終了し、処理をメインフロー（図８２参照）のＳ２０６に移す。
After the processing of S333 or when the determination in S331 is NO, the
本実施形態では、上述のようにして図柄設定処理が行われる。上述した図柄設定処理中のＳ３２４～Ｓ３３０の処理（入賞に係るデータの圧縮・展開処理）は、メインＣＰＵ１０１が、図９９のソースプログラムで規定されている各ソースコードを順次実行することにより行われる。その中で、Ｓ３３０の圧縮データ格納処理は、メインＣＰＵ１０１が図９９中のソースコード「ＣＡＬＬＦ ＳＢ＿ＢＴＥＰ＿００」を実行することにより行われる。
In this embodiment, the symbol setting process is performed as described above. The processing of S324 to S330 (compression and decompression processing of data relating to winning prizes) in the symbol setting processing described above is performed by the
「ＣＡＬＬＦ」命令は、上述のようにメインＣＰＵ１０１専用の２バイト命令コードであり、図９９中のソースコード「ＣＡＬＬＦ ＳＢ＿ＢＴＥＰ＿００」が実行されると、「ＳＢ＿ＢＴＥＰ＿００」で指定されているアドレスに、処理をジャンプさせ、圧縮データ格納処理が開始される。なお、Ｓ３３０の圧縮データ格納処理では、上述のように、当り要求フラグテーブルに格納された当り要求フラグデータ（圧縮データ）が、対応する当り要求フラグ格納領域に展開（コピー）される。
The "CALLF" instruction is a 2-byte instruction code dedicated to the
また、上述した図柄設定処理中のＳ３２９の当り要求フラグ格納領域のアドレスのセット処理は、メインＣＰＵ１０１が図９９中のソースコード「ＬＤＱ ＤＥ，．ＬＯＷ．ｗＷＡＶＥＢＩＴ」を実行することにより行われる。すなわち、図柄設定処理中のＳ３２９の処理は、Ｑレジスタ（拡張レジスタ）を用いてアドレス指定を行うメインＣＰＵ１０１専用の「ＬＤＱ」命令により行われる。この場合、図柄設定処理のソースプログラム上において、アドレス設定に係る命令コードを省略することができ、その分、図柄設定処理のソースプログラムの容量（メインＲＯＭ１０２の使用容量）を低減することができる。この結果、本実施形態では、メインＲＯＭ１０２において、空き容量を確保する（増大させる）ことができ、増えた空き容量を活用して、遊技性を高めることが可能になる。
Also, the process of setting the address of the winning request flag storage area in S329 during the pattern setting process described above is performed by the
さらに、本実施形態では、上述した図柄設定処理中のＳ３２４～Ｓ３３０で説明した処理手順で入賞に係るデータの圧縮・展開処理を行い、かつ、その処理の中で上述したメインＣＰＵ１０１専用命令コードを用いることにより、入賞に係るデータの圧縮・展開処理の効率化を図ることができるとともに、限られたメインＲＡＭ１０３の容量を有効活用することができる。
Furthermore, in the present embodiment, the compression/decompression processing of the data related to the winning is performed in the processing procedure described in S324 to S330 during the symbol setting processing described above, and the
［圧縮データ格納処理］
次に、図１０１を参照して、例えば、図柄判定処理（図９７参照）中のＳ３３０で行う圧縮データ処理について説明する。図１０１は、圧縮データ格納処理の手順を示すフローチャートである。
[Compressed data storage processing]
Next, with reference to FIG. 101, for example, compressed data processing performed at S330 in the pattern determination processing (see FIG. 97) will be described. FIG. 101 is a flow chart showing the procedure of the compressed data storage process.
なお、図１０１に示す圧縮データ格納処理は、図柄判定処理（図９７参照）中のＳ３３０だけでなく、後述の図柄コード取得処理（後述の図１２８参照）中のＳ６４９においても実行される。図柄判定処理（図９７参照）中のＳ３３０で実行される圧縮データ格納処理では、処理対象となるフラグデータは当り要求フラグデータ（当籤役に係るフラグデータ）となるが、後述の図柄コード取得処理（後述の図１２８参照）中のＳ６４９で実行される圧縮データ格納処理では、処理対象となるフラグデータは入賞作動フラグデータ（入賞役に係るフラグデータ）である。そして、処理対象となるフラグデータの種別が異なること以外は、両者の処理は同じ処理になる。 The compressed data storage process shown in FIG. 101 is executed not only at S330 during the symbol determination process (see FIG. 97), but also at S649 during the later-described symbol code acquisition process (see FIG. 128 described later). In the compressed data storage process executed at S330 in the symbol determination process (see FIG. 97), the flag data to be processed is the win request flag data (flag data related to the winning combination), but the symbol code acquisition process to be described later. (See FIG. 128, which will be described later.) In the compressed data storage process executed in S649, the flag data to be processed is the winning actuation flag data (flag data relating to the winning combination). Both processes are the same except that the types of flag data to be processed are different.
それゆえ、図１０１のフローチャートでは、処理対象とするフラグデータを「処理対象フラグデータ」と記し、処理対象となるフラグテーブルを「処理対象フラグテーブル」と記す。また、この記載に合わせて、以下の圧縮データ格納処理の説明においても、当り要求フラグデータ又は入賞作動フラグデータを「処理対象フラグデータ」と称し、当り要求フラグテーブル（図１００参照）又は後述の図柄対応入賞作動テーブル（例えば、後述の図１３０Ａ等参照）を「処理対象フラグテーブル」と称す。 Therefore, in the flowchart of FIG. 101, the flag data to be processed is described as "processed flag data", and the flag table to be processed is described as "processed flag table". Further, in accordance with this description, in the following description of the compressed data storage process, the winning request flag data or the winning operation flag data will be referred to as "processing target flag data", and the winning request flag table (see FIG. 100) or A symbol-based winning operation table (for example, see FIG. 130A, etc., which will be described later) is called a "processed flag table".
まず、メインＣＰＵ１０１は、格納先チェックビットをセットする（Ｓ３４１）。この処理では、格納先チェックビットはＡレジスタ以外のレジスタに格納される。
First, the
格納先チェックビットは、処理対象フラグデータの格納先（転送先）となるブロックを指定するための１バイトのデータである。本実施形態では、当り要求フラグ格納領域及び入賞作動フラグ格納領域はともに、２つのブロック（格納領域０～７のブロック及び格納領域８～１１のブロック）で構成される。そして、例えば、内部当籤役「Ｆ＿確チリリプ」が決定された場合には、図１００の当り要求フラグテーブルに示すように格納領域７及び格納領域９のそれぞれに当り要求フラグデータが格納されるので（格納先のブロック数が「２」になるので）、Ｓ３４１の処理では、格納先チェックビットとして、「００００００１１Ｂ」がセットされる。なお、この１バイトのデータのビット０の値（１／０）が格納領域０～７のブロック内の格納先の有無に対応し、ビット１の値（１／０）が格納領域８～１１のブロック内の格納先の有無に対応する。
The storage destination check bit is 1-byte data for specifying a block to be the storage destination (transfer destination) of the flag data to be processed. In this embodiment, both the win request flag storage area and the winning operation flag storage area are composed of two blocks (
次いで、メインＣＰＵ１０１は、バイト単位の転送カウンタの値を「８」にセットする（Ｓ３４２）。本実施形態では、各ブロックのバイト数が「８」であるので、転送カウンタの初期値には「８」がセットされる。
Next, the
次いで、格納先チェックビットから転送指示ビットの値を抽出する（Ｓ３４３）。なお、転送指示ビットは、格納先チェックビット内のビット０のデータに対応し、Ｓ３４３の処理では、１バイトのレジスタに格納されている格納先チェックビットを１回（１ビット分）右シフトすることにより、転送指示ビットが抽出される。具体的には、格納先チェックビットが格納された１バイトのレジスタ（Ａレジスタ以外のレジスタ）を１回右シフトすると、ビット７～ビット１に格納されているデータがそれぞれビット６～ビット０に移動するとともに、シフト前のビット０のデータが出力される。そして、このシフト処理により出力されたデータが転送指示ビットの値となる。
Next, the value of the transfer instruction bit is extracted from the storage destination check bit (S343). The transfer instruction bit corresponds to the data of
次いで、メインＣＰＵ１０１は、抽出された転送指示ビットの値に基づいて、転送指示があるか否かを判別する（Ｓ３４４）。この処理では、メインＣＰＵ１０１は、抽出された転送指示ビットの値が「１」である場合に転送指示があると判定する。例えば、格納先チェックビットとして、「００００００１１Ｂ」がセットされた場合、１回目（格納領域の１ブロック目に対応）及び２回目（格納領域の２ブロック目に対応）のＳ３４４の判定処理では、転送指示ありの判定となるが、３回目以降のＳ３４４の判定処理では、転送指示なしの判定となる。
Next, the
Ｓ３４４において、メインＣＰＵ１０１が、転送指示がないと判別したとき（Ｓ３４４がＮＯ判定の場合）、メインＣＰＵ１０１は、後述のＳ３５４の処理を行う。
In S344, when the
一方、Ｓ３４４において、メインＣＰＵ１０１が、転送指示があると判別したとき（Ｓ３４４がＹＥＳ判定の場合）、メインＣＰＵ１０１は、処理対象フラグテーブルからバイト単位格納先指定情報を取得する（Ｓ３４５）。この処理では、バイト単位格納先指定情報として、処理対象フラグテーブル内の処理対象役（当籤役又は入賞役）のフラグデータが格納された領域の先頭アドレスに格納されている、転送先を示す１バイトのデータが取得される。例えば、内部当籤役が「Ｆ＿確チリリプ」である場合には、図１００に示す当り要求フラグテーブル内の「Ｆ＿確チリリプ」のフラグデータが格納された領域の先頭アドレスに格納されている、格納領域７を転送先として指定する１バイトデータ「１０００００００Ｂ」がバイト単位格納先指定情報として取得される。
On the other hand, when the
次いで、メインＣＰＵ１０１は、処理対象フラグテーブル内で参照するアドレスの更新処理（アドレスを１加算する処理）を行う（Ｓ３４６）。また、この処理では、メインＣＰＵ１０１は、処理対象フラグデータの格納（転送）先となるブロックの先頭格納領域を指定するアドレスを初期アドレスとしてセットする。例えば、１ブロック目の処理では、Ｓ３４６の処理において、初期アドレスとして格納領域０のアドレスがセットされ、２ブロック目の処理では、Ｓ３４６の処理において、初期アドレスとして格納領域８のアドレスがセットされる。
Next, the
次いで、メインＣＰＵ１０１は、バイト単位格納先指定情報から転送指示ビットの値を抽出する（Ｓ３４７）。なお、ここでいう転送指示ビットは、バイト単位格納先指定情報のビット０に対応し、Ｓ３４７の処理では、１バイトのレジスタに格納されているバイト単位格納先指定情報を１回右シフトすることにより、転送指示ビットの値を抽出する（ビット０のデータを出力する）。
Next, the
次いで、メインＣＰＵ１０１は、Ｓ３４７の処理で抽出された転送指示ビットの値に基づいて、転送指示があるか否かを判別する（Ｓ３４８）。この処理では、メインＣＰＵ１０１は、抽出された転送指示ビットの値が「１」である場合、転送指示があると判定する。例えば、バイト単位格納先指定情報として、「００００００１０Ｂ」がセットされた場合、２回目（１ブロック目の格納領域１又は２ブロック目の格納領域９）のＳ３４７の処理でビット１のデータ「１」が転送指示ビットの値として出力され転送指示ありの判定となるが、１回目及び３～８回目のＳ３４７の処理では、転送指示なしの判定となる。
Next, the
Ｓ３４８において、メインＣＰＵ１０１が、転送指示がないと判別したとき（Ｓ３４８がＮＯ判定の場合）、メインＣＰＵ１０１は、後述のＳ３５１の処理を行う。
When the
一方、Ｓ３４８において、メインＣＰＵ１０１が、転送指示があると判別したとき（Ｓ３４８がＹＥＳ判定の場合）、メインＣＰＵ１０１は、現在セットされている処理対象フラグテーブル内のアドレスに格納されている処理対象フラグデータ（当り要求フラグデータ又は入賞作動フラグデータ）を、指定された格納領域に転送（コピー）する（Ｓ３４９）。
On the other hand, when the
例えば、内部当籤役が「Ｆ＿確チリリプ」であり、現在の処理が１ブロック目の格納領域（格納領域０～７）に対して行われている場合には、バイト単位格納先指定情報が「１０００００００Ｂ」（格納領域７を格納先として指定するデータ）となるので、８回目のＳ３４７の処理で転送指示があると判定され、その後のＳ３４９の処理で、当り要求フラグデータ「１０００００００Ｂ」、「０１００００００Ｂ」、「００１０００００Ｂ」及び「０００１００００Ｂ」のいずれかが、当り要求フラグ格納領域の格納領域７に転送（コピー）される。
For example, if the internal winning combination is "F_Tonble Chillip" and the current process is being performed on the storage area of the first block (
次いで、メインＣＰＵ１０１は、処理対象フラグテーブル内で参照するアドレスの更新処理（アドレスを１加算する処理）を行う（Ｓ３５０）。
Next, the
Ｓ３５０の処理後又はＳ３４８がＮＯ判定の場合、メインＣＰＵ１０１は、処理対象フラグデータの格納先となる格納領域を指定するアドレスの更新処理（アドレスを１加算する処理）を行う（Ｓ３５１）。次いで、メインＣＰＵ１０１は、転送カウンタの値を１減算する（Ｓ３５２）。
After the process of S350 or when the determination in S348 is NO, the
次いで、メインＣＰＵ１０１は、転送カウンタの値が「０」であるか否かを判別する（Ｓ３５３）。Ｓ３５３において、メインＣＰＵ１０１が、転送カウンタの値が「０」でないと判別したとき（Ｓ３５３がＮＯ判定の場合）、メインＣＰＵ１０１は、処理をＳ３４７の処理に戻し、Ｓ３４７以降の処理を繰り返す。
Next, the
一方、Ｓ３５３において、メインＣＰＵ１０１が、転送カウンタの値が「０」であると判別したとき（Ｓ３５３がＹＥＳ判定の場合）、メインＣＰＵ１０１は、現在の格納先チェックビットに転送指示対象が残っているか否かを判別する（Ｓ３５４）。この処理では、メインＣＰＵ１０１は、現処理時点において、格納先チェックビット内に「１」が格納されているビットが残っているか否かを判別する。そして、メインＣＰＵ１０１は、格納先チェックビット内に「１」が格納されているビットが残っている場合、すなわち、処理対象となるブロックが存在する場合には、現在の格納先チェックビットに転送指示対象が残っていると判定する。
On the other hand, when the
Ｓ３５４において、メインＣＰＵ１０１が、現在の格納先チェックビットに転送指示対象が残っていると判別したとき（Ｓ３５４がＹＥＳ判定の場合）、メインＣＰＵ１０１は、処理をＳ３４２の処理に戻し、Ｓ３４２以降の処理を繰り返す。一方、Ｓ３５４において、メインＣＰＵ１０１が、現在の格納先チェックビットに転送指示対象が残っていないと判別したとき（Ｓ３５４がＮＯ判定の場合）、メインＣＰＵ１０１は、圧縮データ格納処理を終了し、処理を例えば図柄判定処理（図９７参照）中のＳ３３１に移す。
In S354, when the
［第２インターフェースボード制御処理（規定外）］
次に、図１０２を参照して、メインフロー（図８２参照）中のＳ２０７で行う第２インターフェースボード制御処理について説明する。図１０２は、第２インターフェースボード制御処理の手順を示すフローチャートである。なお、この処理は、メインＲＡＭ１０３内の規定外作業領域（図１２Ｃ参照）で行われる。また、この第２インターフェースボード制御処理で用いられるプログラムはメインＲＯＭ１０２内の規定外エリアに格納されている（図１２Ｂ参照）。
[Second interface board control processing (non-regulation)]
Next, with reference to FIG. 102, the second interface board control processing performed at S207 in the main flow (see FIG. 82) will be described. FIG. 102 is a flow chart showing the procedure of the second interface board control process. Note that this processing is performed in the non-regular work area (see FIG. 12C) in the
まず、メインＣＰＵ１０１は、スタックポインタ（ＳＰ）にセットされているメインＲＡＭ１０３内のスタックエリアのアドレスデータを退避させる（Ｓ３６１）。次いで、メインＣＰＵ１０１は、メインＲＡＭ１０３内の規定外スタックエリアのアドレスデータをスタックポインタ（ＳＰ）にセットする（Ｓ３６２）。
First, the
次いで、メインＣＰＵ１０１は、ナビデータを取得する（Ｓ３６３）。次いで、メインＣＰＵ１０１は、ナビ変換テーブルをメインＲＡＭ１０３内の規定外作業領域にセットする（Ｓ３６４）。
Next, the
次いで、メインＣＰＵ１０１は、ナビ変換テーブルを参照して第２インターフェース用押し順番号を取得する（Ｓ３６５）。次いで、メインＣＰＵ１０１は、取得した第２インターフェース用押し順番号を、規定外作業領域に設けられた規定外押し順番号格納領域（不図示）に格納する（Ｓ３６６）。次いで、メインＣＰＵ１０１は、規定外作業領域に設けられた押下位置テーブル選択カウンタの値に「０」をセットする（Ｓ３６７）。
Next, the
次いで、メインＣＰＵ１０１は、取得したナビデータが押し順ナビ（押し順小役用のナビデータ）であるか否かを判別する（Ｓ３６８）。Ｓ３６８において、メインＣＰＵ１０１が、取得したナビデータが押し順ナビであると判別したとき（Ｓ３６８がＹＥＳ判定の場合）、メインＣＰＵ１０１は、後述のＳ３７２の処理を行う。
Next, the
一方、Ｓ３６８において、メインＣＰＵ１０１が、取得したナビデータが押し順ナビでないと判別したとき（Ｓ３６８がＮＯ判定の場合）、メインＣＰＵ１０１は、取得したナビデータがＢＢ１停止操作用のナビデータ（１０）であるか否かを判別する（Ｓ３６９）。
On the other hand, when the
Ｓ３６９において、メインＣＰＵ１０１が、取得したナビデータがＢＢ１停止操作用のナビデータであると判別したとき（Ｓ３６９がＹＥＳ判定の場合）、メインＣＰＵ１０１は、後述のＳ３７１の処理を行う。一方、Ｓ３６９において、メインＣＰＵ１０１が、取得したナビデータがＢＢ１停止操作用のナビデータでないと判別したとき（Ｓ３６９がＮＯ判定の場合）、メインＣＰＵ１０１は、押下位置テーブル選択カウンタの値に「１」を加算する（Ｓ３７０）。Ｓ３７０において、押下位置テーブル選択カウンタの値に「１」を加算する処理は、押下位置テーブル（不図示）からＢＢ２の押下位置を取得するために行われる処理である。
When the
Ｓ３７０の処理後又はＳ３６９がＹＥＳ判定の場合、メインＣＰＵ１０１は、押下位置テーブル選択カウンタの値に「１」を加算する（Ｓ３７１）。Ｓ３７１において、押下位置テーブル選択カウンタの値に「１」を加算する処理は、押下位置テーブル（不図示）からＢＢ１又はＢＢ２の押下位置を取得するために行われる処理である。
After the process of S370 or if the determination in S369 is YES, the
Ｓ３７１の処理後又はＳ３６８がＹＥＳ判定の場合、メインＣＰＵ１０１は、押下位置テーブル選択カウンタの値に基づいて、押下位置テーブル（不図示）を選択する（Ｓ３７２）。次いで、メインＣＰＵ１０１は、選択した押下位置テーブルを参照して、３リール分（左リール３Ｌ、中リール３Ｃ及び右リール３Ｒ）の押下位置データを取得する（Ｓ３７３）。次いで、メインＣＰＵ１０１は、取得した押下位置データを規定外作業領域に設けられた規定外押下位置格納領域（不図示）に格納する（Ｓ３７４）。Ｓ３６７～Ｓ３７１の処理により、ナビデータが押し順ナビであれば、押下位置テーブル選択カウンタの値は「０」となり、ナビデータがＢＢ１停止操作用のナビデータであれば、押下位置テーブル選択カウンタの値は「１」となり、ナビデータがＢＢ２停止操作用のナビデータであれば、押下位置テーブル選択カウンタの値は「２」となる。すなわち、ナビデータに基づいて、押下位置データが取得される。
After the process of S371 or when the determination in S368 is YES, the
次いで、メインＣＰＵ１０１は、第２インターフェースボード出力処理を行う（Ｓ３７５）。なお、第２インターフェースボード出力処理の詳細については、後述の図１０３を参照しながら後で説明する。
Next, the
次いで、メインＣＰＵ１０１は、全レジスタの復帰処理を行う（Ｓ３７６）。次いで、メインＣＰＵ１０１は、Ｓ３６１で退避させたスタックエリアのアドレスデータをスタックポインタ（ＳＰ）にセットする（Ｓ３７７）。そして、Ｓ３７７の処理後、メインＣＰＵ１０１は、第２インターフェースボード制御処理を終了し、処理をメインフロー（図８２参照）のＳ２０８に移す。
Next, the
［第２インターフェースボード出力処理］
次に、図１０３を参照して、第２インターフェースボード制御処理（図１０２参照）中のＳ３７５で行う第２インターフェースボード出力処理について説明する。図１０３は、第２インターフェースボード出力処理の手順を示すフローチャートである。なお、この第２インターフェースボード出力処理は、メインＲＡＭ１０３の規定外作業領域で行われる。
[Second interface board output processing]
Next, with reference to FIG. 103, the second interface board output processing performed at S375 during the second interface board control processing (see FIG. 102) will be described. FIG. 103 is a flow chart showing the procedure of the second interface board output process. Note that this second interface board output processing is performed in the non-specified work area of the
まず、メインＣＰＵ１０１は、第２インターフェース用シリアル回線（第２シリアル通信回路１１５：ＳＣＵ２）を介して送信動作が行われているか否かを判別する（Ｓ３８１）。Ｓ３８１において、メインＣＰＵ１０１が、第２インターフェース用シリアル回線を介して送信動作が行われていると判別したとき（Ｓ３８１がＹＥＳ判定の場合）、メインＣＰＵ１０１は、第２インターフェースボード出力処理を終了し、処理を第２インターフェースボード制御処理（図１０２参照）のＳ３７６に移す。
First, the
一方、Ｓ３８１において、メインＣＰＵ１０１が、第２インターフェース用シリアル回線を介して送信動作が行われていないと判別したとき（Ｓ３８１がＮＯ判定の場合）、メインＣＰＵ１０１は、規定外作業領域に設けられたループカウンタの値に「３」（リールの個数）をセットし、シリアル通信用サム値に初期値「１」をセットする（Ｓ３８２）。次いで、メインＣＰＵ１０１は、第２インターフェース用シリアル回線（第２シリアル通信回路１１５：ＳＣＵ２）を介して、送信開始データを送信する（Ｓ３８３）。
On the other hand, when the
次いで、メインＣＰＵ１０１は、所定のリール（回胴）の規定外押下位置格納領域を参照し、所定のリールの押下位置データを取得する（Ｓ３８４）。次いで、メインＣＰＵ１０１は、参照する規定外押下位置格納領域を次の対象リール（回胴）のそれに更新する（Ｓ３８５）。
Next, the
次いで、メインＣＰＵ１０１は、パルス変換データ（不図示）及び取得した押下位置データに基づいて、押下位置データ（図柄位置）に対応するパルス数データを取得する（Ｓ３８６）。なお、押下位置データ（図柄位置）とパルス数データとの対応関係の詳細については省略するが、例えば、取得した押下位置データ（図柄位置）が「３」（左リール３Ｌでは図柄「白７」）である場合には、パルス数データとして「３８」が取得され、押下位置データ（図柄位置）が「１０」（左リール３Ｌでは図柄「リプレイ」）である場合には、パルス数データとして「１５５」が取得される。また、例えば、取得した押下位置データ（図柄位置）が「１２」（左リール３Ｌでは図柄「青７」）である場合には、パルス数データとして「１８９」が取得され、押下位置データ（図柄位置）が「１５」（左リール３Ｌでは図柄「リプレイ」）である場合には、パルス数データとして「２３９」が取得される。
Next, the
次いで、メインＣＰＵ１０１は、取得したパルス数データを、第２インターフェース用シリアル回線（第２シリアル通信回路１１５：ＳＣＵ２）を介して送信する（Ｓ３８７）。次いで、メインＣＰＵ１０１は、シリアル通信用サム値にパルス数データを加算する（Ｓ３８８）。次いで、メインＣＰＵ１０１は、ループカウンタの値を１減算する（Ｓ３８９）。
Next, the
次いで、メインＣＰＵ１０１は、ループカウンタの値が「０」であるか否かを判別する（Ｓ３９０）。Ｓ３９０において、メインＣＰＵ１０１が、ループカウンタの値が「０」でないと判別したとき（Ｓ３９０がＮＯ判定の場合）、メインＣＰＵ１０１は、対象リールを次のリールに変更するとともに、処理をＳ３８４に戻し、Ｓ３８４以降の処理を繰り返す。
Next, the
一方、Ｓ３９０において、メインＣＰＵ１０１が、ループカウンタの値が「０」であると判別したとき（Ｓ３９０がＹＥＳ判定の場合）、メインＣＰＵ１０１は、シリアル通信用サム値を、第２インターフェース用シリアル回線（第２シリアル通信回路１１５：ＳＣＵ２）を介して送信する（Ｓ３９１）。そして、Ｓ３９１の処理後、メインＣＰＵ１０１は、第２インターフェースボード出力処理を終了し、処理を第２インターフェースボード制御処理（図１０２参照）のＳ３７６に移す。
On the other hand, when the
［状態別制御処理］
次に、図１０４を参照して、メインフロー（図８２参照）中のＳ２０８で行う状態別制御処理について説明する。図１０４は、状態別制御処理の手順を示すフローチャートである。
[Control processing by state]
Next, with reference to FIG. 104, the state-specific control processing performed at S208 in the main flow (see FIG. 82) will be described. FIG. 104 is a flow chart showing the procedure of the state-by-state control process.
まず、メインＣＰＵ１０１は、サブフラグ変換処理を行う（Ｓ４０１）。この処理では、メインＣＰＵ１０１は、内部当籤役をサブフラグ（図３６及び図３７参照）に変換する処理を行う。なお、サブフラグ変換処理の詳細については、後述の図１０５を参照しながら後で説明する。
First, the
次いで、メインＣＰＵ１０１は、ナビセット処理を行う（Ｓ４０２）。この処理では、メインＣＰＵ１０１は、ＲＴ状態、遊技状態及び小役当籤番号に基づいてナビデータを取得する。なお、ナビセット処理の詳細については、後述の図１０８を参照しながら後で説明する。
Next, the
次いで、メインＣＰＵ１０１は、現在のＲＴ状態がＲＴ４状態であるか否かを判別する（Ｓ４０３）。Ｓ４０３において、メインＣＰＵ１０１が、現在のＲＴ状態がＲＴ４状態でないと判別したとき（Ｓ４０３がＮＯ判定の場合）、メインＣＰＵ１０１は、後述のＳ４０６の処理を行う。
Next, the
一方、Ｓ４０３において、メインＣＰＵ１０１が、現在のＲＴ状態がＲＴ４状態であると判別したとき（Ｓ４０３がＹＥＳ判定の場合）、メインＣＰＵ１０１は、フラグ変換処理を行う（Ｓ４０４）。この処理では、メインＣＰＵ１０１は、サブフラグをサブフラグＥＸ（図３６参照）に変換するためのフラグ変換抽籤処理（サブフラグデータの圧縮処理）を行う。このフラグ変換処理により、１９種類（ハズレも含む）のサブフラグが、９種類（ハズレも含む）のサブフラグＥＸに変換（圧縮）される。なお、フラグ変換処理の詳細については、後述の図１１１を参照しながら後で説明する。
On the other hand, when the
次いで、メインＣＰＵ１０１は、サブフラグ圧縮処理を行う（Ｓ４０５）。この処理では、メインＣＰＵ１０１は、サブフラグＥＸをサブフラグＤ（図３６参照）に変換し、サブフラグデータのさらなる圧縮処理を行う。このサブフラグ圧縮処理により、９種類（ハズレも含む）のサブフラグＥＸが、７種類（ハズレも含む）のサブフラグＤに変換（圧縮）される。
Next, the
Ｓ４０５の処理後又はＳ４０３がＮＯ判定の場合、メインＣＰＵ１０１は、現在の遊技状態が通常遊技状態であるか否かを判別する（Ｓ４０６）。
After the process of S405 or when the determination in S403 is NO, the
Ｓ４０６において、メインＣＰＵ１０１が、現在の遊技状態が通常遊技状態であると判別したとき（Ｓ４０６がＹＥＳ判定の場合）、メインＣＰＵ１０１は、通常中スタート時処理を行う（Ｓ４０７）。なお、通常中スタート時処理の詳細については、後述の図１１２を参照しながら後で説明する。そして、Ｓ４０７の処理後、メインＣＰＵ１０１は、状態別制御処理を終了し、処理をメインフロー（図８２参照）のＳ２０９に移す。
In S406, when the
一方、Ｓ４０６において、メインＣＰＵ１０１が、現在の遊技状態が通常遊技状態でないと判別したとき（Ｓ４０６がＮＯ判定の場合）、メインＣＰＵ１０１は、現在の遊技状態がＣＺであるか否かを判別する（Ｓ４０８）。
On the other hand, when the
Ｓ４０８において、メインＣＰＵ１０１が、現在の遊技状態がＣＺであると判別したとき（Ｓ４０８がＹＥＳ判定の場合）、メインＣＰＵ１０１は、ＣＺ中スタート時処理を行う（Ｓ４０９）。なお、ＣＺ中スタート時処理の詳細については、後述の図１１３を参照しながら後で説明する。そして、Ｓ４０９の処理後、メインＣＰＵ１０１は、状態別制御処理を終了し、処理をメインフロー（図８２参照）のＳ２０９に移す。
In S408, when the
一方、Ｓ４０８において、メインＣＰＵ１０１が、現在の遊技状態がＣＺでないと判別したとき（Ｓ４０８がＮＯ判定の場合）、メインＣＰＵ１０１は、現在の遊技状態が通常ＡＲＴであるか否かを判別する（Ｓ４１０）。
On the other hand, when the
Ｓ４１０において、メインＣＰＵ１０１が、現在の遊技状態が通常ＡＲＴであると判別したとき（Ｓ４１０がＹＥＳ判定の場合）、メインＣＰＵ１０１は、通常ＡＲＴ中スタート時処理を行う（Ｓ４１１）。なお、通常ＡＲＴ中スタート時処理の詳細については、後述の図１１７を参照しながら後で説明する。そして、Ｓ４１１の処理後、メインＣＰＵ１０１は、状態別制御処理を終了し、処理をメインフロー（図８２参照）のＳ２０９に移す。
In S410, when the
一方、Ｓ４１０において、メインＣＰＵ１０１が、現在の遊技状態が通常ＡＲＴでないと判別したとき（Ｓ４１０がＮＯ判定の場合）、メインＣＰＵ１０１は、現在の遊技状態がＣＴであるか否かを判別する（Ｓ４１２）。
On the other hand, when the
Ｓ４１２において、メインＣＰＵ１０１が、現在の遊技状態がＣＴであると判別したとき（Ｓ４１２がＹＥＳ判定の場合）、メインＣＰＵ１０１は、ＣＴ中スタート時処理を行う（Ｓ４１３）。なお、ＣＴ中スタート時処理の詳細については、後述の図１１８を参照しながら後で説明する。そして、Ｓ４１３の処理後、メインＣＰＵ１０１は、状態別制御処理を終了し、処理をメインフロー（図８２参照）のＳ２０９に移す。
In S412, when the
一方、Ｓ４１２において、メインＣＰＵ１０１が、現在の遊技状態がＣＴでないと判別したとき（Ｓ４１２がＮＯ判定の場合）、メインＣＰＵ１０１は、現在の遊技状態がボーナス状態であるか否かを判別する（Ｓ４１４）。
On the other hand, when the
Ｓ４１４において、メインＣＰＵ１０１が、現在の遊技状態がボーナス状態であると判別したとき（Ｓ４１４がＹＥＳ判定の場合）、メインＣＰＵ１０１は、ＢＢ中スタート時処理を行う（Ｓ４１５）。なお、ＢＢ中スタート時処理の詳細については、後述の図１２５を参照しながら後で説明する。そして、Ｓ４１５の処理後、メインＣＰＵ１０１は、状態別制御処理を終了し、処理をメインフロー（図８２参照）のＳ２０９に移す。
In S414, when the
一方、Ｓ４１４において、メインＣＰＵ１０１が、現在の遊技状態がボーナス状態でないと判別したとき（Ｓ４１４がＮＯ判定の場合）、メインＣＰＵ１０１は、その他処理を行う（Ｓ４１６）。この処理では、メインＣＰＵ１０１は、上記各種判定処理で対象となった遊技状態以外の遊技状態に応じた処理を行う。例えば、現在の遊技状態がＡＲＴ準備状態である場合には、ＡＲＴ準備状態に対応した処理を行う。そして、Ｓ４１６の処理後、メインＣＰＵ１０１は、状態別制御処理を終了し、処理をメインフロー（図８２参照）のＳ２０９に移す。
On the other hand, when the
［サブフラグ変換処理］
次に、図１０５～図１０７を参照して、状態別制御処理（図１０４参照）中のＳ４０１で行うサブフラグ変換処理について説明する。図１０５は、サブフラグ変更処理の手順を示すフローチャートである。また、図１０６は、サブフラグ変更処理を実行するためのソースプログラムの一例を示す図であり、図１０７は、サブフラグ変換処理のソースプログラム上で、実際に参照されるサブフラグ変換テーブル（変換テーブル）の構成の一例を示す図である。
[Subflag conversion processing]
Next, referring to FIGS. 105 to 107, sub-flag conversion processing performed at S401 in the state-specific control processing (see FIG. 104) will be described. FIG. 105 is a flowchart showing the procedure of subflag change processing. FIG. 106 is a diagram showing an example of a source program for executing sub-flag change processing, and FIG. It is a figure which shows an example of a structure.
まず、メインＣＰＵ１０１は、小役当籤番号（０～３６）を取得する（Ｓ４２１）。次いで、メインＣＰＵ１０１は、現在、ボーナス作動中であるか否かを判別する（Ｓ４２２）。
First, the
Ｓ４２２において、メインＣＰＵ１０１が、現在、ボーナス作動中であると判別したとき（Ｓ４２２がＹＥＳ判定の場合）、メインＣＰＵ１０１は、小役当籤番号をボーナス作動中のサブフラグに変換して保存する（Ｓ４２３）。この小役当籤番号をボーナス作動中のサブフラグに変換する処理は、メインＣＰＵ１０１が図１０６中のソースコード「ＳＵＢ（減算命令） ｃＮＨＴ＿ＲＢＳＴ－ｃ７ＨＴ１＿ＦＬＡ」を実行することにより行われる。そして、本実施形態では、この「ＳＵＢ」命令の実行により、一律、小役当籤番号をサブフラグ「サボテン（１４）」に変換する。そして、Ｓ４２３の処理後、メインＣＰＵ１０１は、サブフラグ変換処理を終了し、処理を状態別制御処理（図１０４参照）のＳ４０２に移す。
In S422, when the
一方、Ｓ４２２において、メインＣＰＵ１０１が、現在、ボーナス作動中でないと判別したとき（Ｓ４２２がＮＯ判定の場合）、メインＣＰＵ１０１は、図１０７に示すサブフラグ変換テーブルをセットする（Ｓ４２４）。この処理では、判定対象とするサブフラグの初期値を「ハズレ（００）」にセットするとともの参照対象とする図１０７に示すサブフラグ変換テーブル内のブロックの初期アドレスとして、サブフラグ「ハズレ（００）」が格納されているアドレス（「ｄＳＢＣＶＴＢ＋１」）をセットする。
On the other hand, when the
次いで、メインＣＰＵ１０１は、現在、参照対象となっているサブフラグ変換テーブル内のブロックに規定されている小役当籤番号のデータが、現ゲームで取得された小役当籤番号に対応するデータであるか否かを判別する（Ｓ４２５）。
Next, the
Ｓ４２５において、メインＣＰＵ１０１が、参照対象となっているサブフラグ変換テーブル内のブロックに規定されている小役当籤番号のデータが、現ゲームで取得された小役当籤番号に対応するデータでないと判別したとき（Ｓ４２５がＮＯ判定の場合）、メインＣＰＵ１０１は、参照対象とするサブフラグ変換テーブル内のブロックを次のアドレスのブロックに更新する（Ｓ４２６）。次いで、メインＣＰＵ１０１は、サブフラグの値に「１」を加算する（Ｓ４２７）。そして、Ｓ４２７の処理後、メインＣＰＵ１０１は、処理をＳ４２５の処理に戻し、Ｓ４２５以降の処理を繰り返す。
At S425, the
一方、Ｓ４２５において、メインＣＰＵ１０１が、参照対象となっているサブフラグ変換テーブル内のブロックに規定されている小役当籤番号のデータが、現ゲームで取得された小役当籤番号に対応するデータであると判別したとき（Ｓ４２５がＹＥＳ判定の場合）、メインＣＰＵ１０１は、図１０７に示すサブフラグ変換テーブルを参照して、小役当籤番号に対応付けられたサブフラグ変換制御データ（小役当籤番号のアドレスの次のアドレスに格納された１バイトデータ）を取得し、該サブフラグ変換制御データをメインＲＡＭ１０３に設けられたサブフラグ変換制御データ格納領域（不図示）に格納する（Ｓ４２８）。この処理において、例えば、現ゲームで取得された小役当籤番号が「０３」（内部当籤役「Ｆ＿３連チリリプ」）である場合には、図１０７に示すサブフラグ変換テーブルを参照して、サブフラグ変換制御データ「００００００１１Ｂ」が取得される。そして、Ｓ４２８の処理後、メインＣＰＵ１０１は、サブフラグ変換処理を終了し、処理を状態別制御処理（図１０４参照）のＳ４０２に移す。
On the other hand, in S425, the
本実施形態では、上述のようにしてサブフラグ変換処理が行われる。なお、上述したサブフラグ変換処理は、メインＣＰＵ１０１が、図１０６のソースプログラムで規定されている各ソースコードを順次実行することにより行われる。また、サブフラグ変換処理のソースプログラム上で実際に参照される、図１０７に示すサブフラグ変換テーブルでは、各サブフラグに対してサブフラグ変換制御データ（制御ステータス）が対応付けられている。この際、同種のサブフラグに対しては、同じサブフラグ変換制御データ（制御ステータス）が対応付けられている。
In this embodiment, the sub-flag conversion process is performed as described above. The sub-flag conversion processing described above is performed by the
例えば、サブフラグ「３連チリリプＡ」及び「３連チリリプＢ」に対しては、サブフラグ変換制御データ（制御ステータス）「００００００１１Ｂ」が共通して割り付けられている。また、例えば、サブフラグ「リーチ目リプ１」～「リーチ目リプ４」に対しては、サブフラグ変換制御データ（制御ステータス）「０００００００１Ｂ」が共通して割り付けられている。そして、上述した内部当籤役（サブフラグ）をサブフラグＥＸに変換する際のフラグ変換抽籤処理では、サブフラグ変換制御データ格納領域に格納されたサブフラグ変換制御データ（制御ステータス）に基づいて、抽籤が行われる。
For example, the sub-flag conversion control data (control status) "00000011B" is commonly allocated to the sub-flags "triple chilli-lip A" and "triple chilli-lip B". Further, for example, the sub-flag conversion control data (control status) "00000001B" is commonly assigned to the sub-flags "reach
メイン側で管理するフラグ（内部当籤役）をサブ側で管理可能なフラグに変換するためのサブフラグ変換テーブルにおいて、同種の内部当籤役（サブフラグ）に対して共通のサブフラグ変換制御データを設けることにより、該変換テーブルの汎用性が高くなり、機種変更に伴う変換プログラムの変更も軽微な変更で対応可能となるので、開発コストの増大を抑制することができる。 By providing common sub-flag conversion control data for the same type of internal winning combination (sub-flag) in a sub-flag conversion table for converting flags (internal winning combinations) managed by the main side into flags that can be managed by the sub-side Also, since the conversion table is highly versatile and the conversion program can be changed with a slight change in accordance with the model change, an increase in the development cost can be suppressed.
［ナビセット処理］
次に、図１０８～図１１０を参照して、状態別制御処理（図１０４参照）中のＳ４０２で行うナビセット処理について説明する。図１０８は、ナビセット処理の手順を示すフローチャートである。また、図１０９は、ナビセット処理中の後述のＳ４３４～Ｓ４３６の処理を実行するためのソースプログラムの一例を示す図であり、図１１０は、ナビセット処理のソースプログラム上で、実際に参照されるナビデータテーブルの構成の一例を示す図である。
[Naviset processing]
Next, with reference to FIGS. 108 to 110, navigation set processing performed at S402 in the state-specific control processing (see FIG. 104) will be described. FIG. 108 is a flow chart showing the procedure of navigation set processing. FIG. 109 is a diagram showing an example of a source program for executing the processes of S434 to S436, which will be described later, during navigation set processing, and FIG. 1 is a diagram showing an example of a configuration of a navigation data table; FIG.
まず、メインＣＰＵ１０１は、サブフラグ変換制御データ格納領域（不図示）にナビセットフラグがセットされているか否かを判別する（Ｓ４３１）。具体的には、メインＣＰＵ１０１は、サブフラグ変換制御データ格納領域を参照し、セットされているサブフラグ変換制御データが、押し順ナビを発生させる小役当籤番号（１０～２３）に対応するデータであるか否かを判別する。Ｓ４３１において、メインＣＰＵ１０１が、サブフラグ変換制御データ格納領域にナビセットフラグがセットされていないと判別したとき（Ｓ４３１がＮＯ判定の場合）、メインＣＰＵ１０１は、ナビセット処理を終了し、処理を状態別制御処理（図１０４参照）のＳ４０３に移す。
First, the
一方、Ｓ４３１において、メインＣＰＵ１０１が、サブフラグ変換制御データ格納領域にナビセットフラグがセットされていると判別したとき（Ｓ４３１がＹＥＳ判定の場合）、メインＣＰＵ１０１は、ＲＴ状態がＲＴ０又はＲＴ１状態であるか否かを判別する（Ｓ４３２）。Ｓ４３２において、メインＣＰＵ１０１が、ＲＴ状態がＲＴ０又はＲＴ１状態でないと判別したとき（Ｓ４３２がＮＯ判定の場合）、メインＣＰＵ１０１は、ナビセット処理を終了し、処理を状態別制御処理（図１０４参照）のＳ４０３に移す。
On the other hand, when the
一方、Ｓ４３２において、メインＣＰＵ１０１が、ＲＴ状態がＲＴ０又はＲＴ１状態であると判別したとき（Ｓ４３２がＹＥＳ判定の場合）、メインＣＰＵ１０１は、遊技状態が一般遊技状態であるか否かを判別する（Ｓ４３３）。Ｓ４３３において、メインＣＰＵ１０１が、遊技状態が一般遊技状態であると判別したとき（Ｓ４３３がＹＥＳ判定の場合）、メインＣＰＵ１０１は、ナビセット処理を終了し、処理を状態別制御処理（図１０４参照）のＳ４０３に移す。
On the other hand, when the
一方、Ｓ４３３において、メインＣＰＵ１０１が、遊技状態が一般遊技状態でないと判別したとき（Ｓ４３３がＮＯ判定の場合）、メインＣＰＵ１０１は、小役当籤番号を取得する（Ｓ４３４）。次いで、メインＣＰＵ１０１は、図１１０に示すナビデータテーブルを参照し、小役当籤番号に基づいて、ナビデータ（１～９のいずれか）を取得する（Ｓ４３５）。
On the other hand, when the
次いで、メインＣＰＵ１０１は、取得したナビデータ（複数の表示列の変動表示の停止操作に関する情報）をメインＲＡＭ１０３内の図示しないナビデータ格納領域（停止操作指示情報格納領域）に格納する（Ｓ４３６）。そして、Ｓ４３６の処理後、メインＣＰＵ１０１は、ナビセット処理を終了し、処理を状態別制御処理（図１０４参照）のＳ４０３に移す。
Next, the
本実施形態では、上述のようにしてナビセット処理が行われる。なお、上述したナビセット処理中のＳ４３４～Ｓ４３６の処理は、メインＣＰＵ１０１が、図１０９のソースプログラムで規定されている各ソースコードを順次実行することにより行われる。この一連の処理では、図１０９に示すように、ソースプログラム上において、Ｑレジスタ（拡張レジスタ）を用いてアドレス指定を行うメインＣＰＵ１０１専用の「ＬＤＱ」命令が用いられる。
In this embodiment, navigation set processing is performed as described above. The processing of S434 to S436 during the navigation set processing described above is performed by the
ソースプログラム上において、例えば、ソースコード「ＬＤＱ Ａ，（ｋ）」が実行されると、Ｑレジスタの格納データ（上位側アドレス値）と、１バイトの整数ｋ（直値：下位側アドレス値）とで指定されたアドレスのメモリの内容（格納データ）がＡレジスタにロードされる。それゆえ、例えば、図１０９中のソースコード「ＬＤＱ Ａ，（ｗＨＩＴＦＲＴ）」が実行されると、Ｑレジスタの格納データと、整数値「ｗＨＩＴＦＲＴ」とで指定されるアドレスのメモリの内容がＡレジスタにロードされる。 For example, when the source code "LDQ A, (k)" is executed on the source program, the data stored in the Q register (upper address value) and a 1-byte integer k (direct value: lower address value) The contents (stored data) of the memory at the address specified by and are loaded into the A register. Therefore, for example, when the source code "LDQ A, (wHITFRT)" in FIG. is loaded into
また、ソースプログラム上において、例えば、ソースコード「ＬＤＱ （ｋ），Ａ」が実行されると、Ａレジスタの格納データが、Ｑレジスタの格納データ（上位側アドレス値）と、１バイトの整数ｋ（直値：下位側アドレス値）とで指定されたアドレスのメモリにロードされる。それゆえ、例えば、図１０９中のソースコード「ＬＤＱ （ｗＮＡＶＩＰＴＮ），Ａ」の実行により、Ａレジスタに格納されたデータ（ナビデータ）が、Ｑレジスタの格納データ（上位側アドレス値）と１バイトの整数値「ｗＮＡＶＩＰＴＮ」（下位側アドレス値）とで指定されたアドレスのナビデータ格納領域に格納される。 Further, when the source code "LDQ (k), A" is executed on the source program, the data stored in the A register is changed to the data stored in the Q register (upper side address value) and the 1-byte integer k (immediate value: lower address value) is loaded into the memory at the address specified by . Therefore, for example, by executing the source code "LDQ (wNAVIPTN), A" in FIG. is stored in the navigation data storage area of the address specified by the integer value "wNAVIPTN" (lower side address value).
上述のように、本実施形態では、ナビセット処理において、Ｑレジスタ（拡張レジスタ）を用いたメインＣＰＵ１０１専用命令コードが用いられ、直値により、メインＲＯＭ１０２、メインＲＡＭ１０３やメモリーマップＩ／Ｏにアクセスすることができる。この場合、ナビセット処理のソースプログラム上において、アドレス設定に係る命令を省略することができ、その分、ソースプログラムの容量（メインＲＯＭ１０２の使用容量）を低減することができる。この結果、本実施形態では、メインＲＯＭ１０２において、空き容量を確保する（増大させる）ことができ、増えた空き容量を活用して、遊技性を高めることが可能になる。
As described above, in the present embodiment, the
［フラグ変換処理］
次に、図１１１を参照して、状態別制御処理（図１０４参照）中のＳ４０４で行うフラグ変換処理について説明する。なお、図１１１は、フラグ変換処理の手順を示すフローチャートである。
[Flag conversion processing]
Next, referring to FIG. 111, the flag conversion processing performed at S404 in the state-specific control processing (see FIG. 104) will be described. Note that FIG. 111 is a flow chart showing the procedure of the flag conversion process.
まず、メインＣＰＵ１０１は、ＣＴ開始時であるか否かを判別する（Ｓ４４１）。
First, the
Ｓ４４１において、メインＣＰＵ１０１が、ＣＴ開始時でないと判別したとき（Ｓ４４１がＮＯ判定の場合）、メインＣＰＵ１０１は、後述のＳ４４３の処理を行う。一方、Ｓ４４１において、メインＣＰＵ１０１が、ＣＴ開始時であると判別したとき（Ｓ４４１がＹＥＳ判定の場合）、メインＣＰＵ１０１は、ＣＴ中のフラグ変換抽籤に用いるフラグ変換抽籤テーブルのテーブル番号を抽籤で決定し、セットする（Ｓ４４２）。
In S441, when the
Ｓ４４２の処理後又はＳ４４１がＮＯ判定の場合、メインＣＰＵ１０１は、現在の状態に応じたフラグ変換抽籤テーブルをセットする（Ｓ４４３）。例えば、現在の状態が非ＡＲＴ中のＲＴ４状態である場合には、非ＡＲＴ中フラグ変換抽籤テーブル（図６２参照）がセットされ、現在の状態が通常ＡＲＴ中のＲＴ４状態である場合には、ＡＲＴ中フラグ変換抽籤テーブル（図４７Ａ及び４７Ｂ参照）がセットされ、現在の状態がＣＴ中のＲＴ４状態である場合には、ＣＴ中フラグ変換抽籤テーブル（図５４参照）がセットされる。
After the process of S442 or when the determination in S441 is NO, the
次いで、メインＣＰＵ１０１は、セットされたフラグ変換抽籤テーブルを参照し、内部当籤役に基づいてフラグ変換抽籤処理を行う（Ｓ４４４）。なお、実際、この処理では、メインＣＰＵ１０１は、内部当籤役に対応するサブフラグに基づいて、図１０７に示すサブフラグ変換テーブルから取得されるサブフラグ変換制御データを用いてフラグ変換抽籤処理を行う。
Next, the
次いで、メインＣＰＵ１０１は、Ｓ４４４のフラグ変換抽籤に当籤したか否かを判別する（Ｓ４４５）。
Next, the
Ｓ４４５において、メインＣＰＵ１０１が、フラグ変換抽籤に当籤したと判別したとき（Ｓ４４５がＹＥＳ判定の場合）、メインＣＰＵ１０１は、サブフラグ変換処理を行う（Ｓ４４６）。この処理において、例えば、内部当籤役が「Ｆ＿１確チリリプ」である場合、すなわち、サブフラグが「３連チリリプＢ（０３）」である場合、フラグ変換抽籤処理に当籤すると、Ｓ４４６のサブフラグ変換処理により、サブフラグ「３連チリリプＢ（０３）」が、サブフラグＥＸ「確定役（０６）」又はサブフラグＥＸ「３連チリリプ（０７）」に変換される（図３６参照）。
When the
Ｓ４４６の処理後、メインＣＰＵ１０１は、現在の遊技状態が非ＡＲＴ状態であるか否かを判別する（Ｓ４４７）。Ｓ４４７において、メインＣＰＵ１０１が、現在の遊技状態が非ＡＲＴ状態でないと判別したとき（Ｓ４４７がＮＯ判定の場合）、メインＣＰＵ１０１は、フラグ変換処理を終了し、処理を状態別制御処理（図１０４参照）のＳ４０５に移す。
After the processing of S446, the
一方、Ｓ４４７において、メインＣＰＵ１０１が、現在の遊技状態が非ＡＲＴ状態であると判別したとき（Ｓ４４７がＹＥＳ判定の場合）、メインＣＰＵ１０１は、ＡＲＴセット数に「１」を加算する（Ｓ４４８）。次いで、メインＣＰＵ１０１は、次遊技の遊技状態にＡＲＴ準備状態をセットする（Ｓ４４９）。そして、Ｓ４４９の処理後、メインＣＰＵ１０１は、フラグ変換処理を終了し、処理を状態別制御処理（図１０４参照）のＳ４０５に移す。
On the other hand, when the
ここで再度、Ｓ４４５の処理に戻って、Ｓ４４５において、メインＣＰＵ１０１が、フラグ変換抽籤に当籤しなかったと判別したとき（Ｓ４４５がＮＯ判定の場合）、メインＣＰＵ１０１は、サブフラグ維持処理を行う（Ｓ４５０）。この処理において、例えば、内部当籤役が「Ｆ＿１確チリリプ」である場合、すなわち、サブフラグが「３連チリリプＢ（０３）」である場合、フラグ変換抽籤に非当籤であると、Ｓ４５０のサブフラグ維持処理により、サブフラグ「３連チリリプＢ（０３）」が、サブフラグＥＸ「リプレイ（０１）」に変換（維持）される。そして、Ｓ４５０の処理後、メインＣＰＵ１０１は、フラグ変換処理を終了し、処理を状態別制御処理（図１０４参照）のＳ４０５に移す。
Here, returning to the process of S445 again, when the
［通常中スタート時処理］
次に、図１１２を参照して、状態別制御処理（図１０４参照）中のＳ４０７で行う通常中スタート時処理について説明する。なお、図１１２は、通常中スタート時処理の手順を示すフローチャートである。
[Normal middle start process]
Next, with reference to FIG. 112, the normal starting process performed at S407 in the state-specific control process (see FIG. 104) will be described. Note that FIG. 112 is a flow chart showing the procedure of the process at the time of normal start.
まず、メインＣＰＵ１０１は、ＣＺ抽籤テーブル（図４１Ａ参照）を参照し、現在のＣＺの抽籤状態及び内部当籤役（サブフラグ）に基づいてＣＺ抽籤処理を行う（Ｓ４６１）。次いで、メインＣＰＵ１０１は、Ｓ４６１のＣＺ抽籤に当籤したか否かを判別する（Ｓ４６２）。
First, the
Ｓ４６２において、メインＣＰＵ１０１が、ＣＺ抽籤に当籤しなかったと判別したとき（Ｓ４６２がＮＯ判定の場合）、メインＣＰＵ１０１は、後述のＳ４６５の処理を行う。
When the
一方、Ｓ４６２において、メインＣＰＵ１０１が、ＣＺ抽籤に当籤したと判別したとき（Ｓ４６２がＹＥＳ判定の場合）、メインＣＰＵ１０１は、次遊技の遊技状態に当籤した種別のＣＺをセットする（Ｓ４６３）。次いで、メインＣＰＵ１０１は、当籤した種別のＣＺゲーム数をＣＺゲーム数カウンタにセットする（Ｓ４６４）。なお、ＣＺゲーム数カウンタは、ＣＺの継続期間を計数するカウンタであり、メインＲＡＭ１０３に設けられる。Ｓ４６４の処理において、例えば、ＣＺ１が当籤している場合には、ＣＺゲーム数カウンタ（前半部）に第１の所定ゲーム数（例えば、「１２」）がセットされ、ＣＺ２が当籤している場合には、ＣＺゲーム数カウンタ（前半部）に第２の所定ゲーム数（例えば、「１５」）がセットされ、ＣＺ３が当籤している場合には、ＣＺゲーム数カウンタに第４の所定ゲーム数（例えば、「１７」）がセットされる。
On the other hand, when the
Ｓ４６４の処理後又はＳ４６２がＮＯ判定の場合、メインＣＰＵ１０１は、通常中高確率抽籤テーブル（図４０Ａ参照）を参照し、内部当籤役（サブフラグ）に基づいてＣＺの抽籤状態の移行抽籤を行う（Ｓ４６５）。次いで、メインＣＰＵ１０１は、移行抽籤の結果に基づいて、ＣＺの抽籤状態を更新する（Ｓ４６６）。そして、Ｓ４６６の処理後、メインＣＰＵ１０１は、通常中スタート時処理を終了するとともに、状態別制御処理（図１０４参照）も終了する。
After the process of S464 or when the determination in S462 is NO, the
［ＣＺ中スタート時処理］
次に、図１１３を参照して、状態別制御処理（図１０４参照）中のＳ４０９で行うＣＺ中スタート時処理について説明する。なお、図１１３は、ＣＺ中スタート時処理の手順を示すフローチャートである。
[Processing at start during CZ]
Next, with reference to FIG. 113, the CZ start time process performed in S409 in the state-specific control process (see FIG. 104) will be described. Note that FIG. 113 is a flow chart showing the procedure of the process at the time of starting during CZ.
まず、メインＣＰＵ１０１は、現在の遊技状態がＣＺ１であるか否かを判別する（Ｓ４７１）。
First, the
Ｓ４７１において、メインＣＰＵ１０１が、現在の遊技状態がＣＺ１であると判別したとき（Ｓ４７１がＹＥＳ判定の場合）、メインＣＰＵ１０１は、ＣＺ１（ＣＺ２）中処理を行う（Ｓ４７２）。なお、ＣＺ１（ＣＺ２）中処理の詳細については、後述の図１１４及び図１１５を参照しながら後で説明する。そして、Ｓ４７２の処理後、メインＣＰＵ１０１は、ＣＺ中スタート時処理を終了するとともに、状態別制御処理（図１０４参照）も終了する。
In S471, when the
一方、Ｓ４７１において、メインＣＰＵ１０１が、現在の遊技状態がＣＺ１でないと判別したとき（Ｓ４７１がＮＯ判定の場合）、メインＣＰＵ１０１は、現在の遊技状態がＣＺ２であるか否かを判別する（Ｓ４７３）。
On the other hand, when the
Ｓ４７３において、メインＣＰＵ１０１が、現在の遊技状態がＣＺ２であると判別したとき（Ｓ４７３がＹＥＳ判定の場合）、メインＣＰＵ１０１は、ＣＺ１（ＣＺ２）中処理を行う（Ｓ４７４）。ＣＺ１（ＣＺ２）中処理の詳細については、後述の図１１４及び図１１５を参照しながら後で説明する。そして、Ｓ４７４の処理後、メインＣＰＵ１０１は、ＣＺ中スタート時処理を終了するとともに、状態別制御処理（図１０４参照）も終了する。なお、本実施形態では、ＣＺ１中処理とＣＺ２中処理との間ではＡＲＴ抽籤に当籤する期待度を示すランク（モード又はポイント）が異なるだけであり、基本的な処理内容は同じである。そこで、本実施形態では、ＣＺ１中処理及びＣＺ２中処理をＣＺ１（ＣＺ２）中処理として一つの処理で説明する。
In S473, when the
一方、Ｓ４７３において、メインＣＰＵ１０１が、現在の遊技状態がＣＺ２でないと判別したとき（Ｓ４７３がＮＯ判定の場合）、メインＣＰＵ１０１は、ＣＺ３中処理を行う（Ｓ４７５）。なお、ＣＺ３中処理の詳細については、後述の図１１６を参照しながら後で説明する。そして、Ｓ４７５の処理後、メインＣＰＵ１０１は、ＣＺ中スタート時処理を終了するとともに、状態別制御処理（図１０４参照）も終了する。
On the other hand, when the
［ＣＺ１（ＣＺ２）中処理］
次に、図１１４及び図１１５を参照して、ＣＺ中スタート時処理（図１１３参照）中のＳ４７２又はＳ４７４で行うＣＺ１（ＣＺ２）中処理について説明する。なお、図１１４及び図１１５は、ＣＺ１（ＣＺ２）中処理の手順を示すフローチャートである。
[CZ1 (CZ2) intermediate treatment]
Next, with reference to FIGS. 114 and 115, the process during CZ1 (CZ2) performed at S472 or S474 during the process at start during CZ (see FIG. 113) will be described. 114 and 115 are flowcharts showing the procedure of the process during CZ1 (CZ2).
まず、メインＣＰＵ１０１は、現遊技がＣＺ１（又はＣＺ２）の前半部の遊技であるか否かを判別する（Ｓ４８１）。Ｓ４８１において、メインＣＰＵ１０１が、現遊技がＣＺ１（又はＣＺ２）の前半部の遊技でないと判別したとき（Ｓ４８１がＮＯ判定の場合）、メインＣＰＵ１０１は、後述のＳ４９０の処理を行う。
First, the
一方、Ｓ４８１において、メインＣＰＵ１０１が、現遊技がＣＺ１の前半部の遊技であると判別したとき（Ｓ４８１がＹＥＳ判定の場合）、メインＣＰＵ１０１は、ＣＺ１中モードアップ抽籤テーブル（図４２参照）を参照し、内部当籤役（サブフラグ）に基づいてモードアップ抽籤処理を行う（Ｓ４８２）。また、Ｓ４８１において、メインＣＰＵ１０１が、現遊技がＣＺ２の前半部の遊技であると判別したとき（Ｓ４８１がＹＥＳ判定の場合）、メインＣＰＵ１０１は、ＣＺ２中ポイント抽籤テーブル（図４３参照）を参照し、内部当籤役（サブフラグ）に基づいてポイントアップ抽籤を行う（Ｓ４８２）。
On the other hand, when the
次いで、メインＣＰＵ１０１は、Ｓ４８２の抽籤結果に基づいて、ランク（モード又はポイント）を更新する（Ｓ４８３）。次いで、メインＣＰＵ１０１は、Ｓ４８２の抽籤においてフリーズに当籤したか否かを判別する（Ｓ４８４）。
Next, the
Ｓ４８４において、メインＣＰＵ１０１が、フリーズに当籤したと判別したとき（Ｓ４８４がＹＥＳ判定の場合）、メインＣＰＵ１０１は、遊技の進行を一時的に停止するフリーズ処理を行うとともに、ＡＲＴセット数及びＣＴセット数に「１」を加算する（Ｓ４８５）。また、この処理では、メインＣＰＵ１０１は、ＡＲＴレベル決定テーブル（図４８Ａ参照）を参照してＡＲＴレベルを決定し、セットする。なお、フリーズ発生時には、ＡＲＴレベルとして「ＡＲＴレベル２」が決定される。
In S484, when the
次いで、メインＣＰＵ１０１は、次遊技の遊技状態にＡＲＴ準備状態をセットする（Ｓ４８６）。そして、Ｓ４８６の処理後、メインＣＰＵ１０１は、ＣＺ１（ＣＺ２）中処理を終了するとともに、ＣＺ中スタート時処理（図１１３参照）も終了する。
Next, the
ここで再度、Ｓ４８４の処理に戻って、Ｓ４８４において、メインＣＰＵ１０１が、フリーズに当籤しなかったと判別したとき（Ｓ４８４がＮＯ判定の場合）、メインＣＰＵ１０１は、ＣＺゲーム数カウンタ（前半部）の値を１減算する（Ｓ４８７）。次いで、メインＣＰＵ１０１は、ＣＺゲーム数カウンタ（前半部）の値が「０」であるか否かを判別する（Ｓ４８８）。
Here again, returning to the process of S484, when the
Ｓ４８８において、メインＣＰＵ１０１が、ＣＺゲーム数カウンタ（前半部）の値が「０」でないと判別したとき（Ｓ４８８がＮＯ判定の場合）、メインＣＰＵ１０１は、ＣＺ１（ＣＺ２）中処理を終了するとともに、ＣＺ中スタート時処理（図１１３参照）も終了する。
In S488, when the
一方、Ｓ４８８において、メインＣＰＵ１０１が、ＣＺゲーム数カウンタ（前半部）の値が「０」であると判別したとき（Ｓ４８８がＹＥＳ判定の場合）、メインＣＰＵ１０１は、次遊技の遊技状態にＣＺ１又はＣＺ２の後半部をセットする（Ｓ４８９）。そして、Ｓ４８９の処理後、メインＣＰＵ１０１は、ＣＺ１（ＣＺ２）中処理を終了するとともに、ＣＺ中スタート時処理（図１１３参照）も終了する。
On the other hand, when the
ここで再度、Ｓ４８１の処理に戻って、Ｓ４８１がＮＯ判定の場合、メインＣＰＵ１０１は、現ゲームがＣＺ１又はＣＺ２の後半部の１ゲーム目であるか否かを判別する（Ｓ４９０）。Ｓ４９０において、メインＣＰＵ１０１が、現ゲームがＣＺ１又はＣＺ２の後半部の１ゲーム目でないと判別したとき（Ｓ４９０がＮＯ判定の場合）、メインＣＰＵ１０１は、後述のＳ４９５の処理を行う。
Here, returning to the process of S481 again, if the determination in S481 is NO, the
一方、Ｓ４９０において、メインＣＰＵ１０１が、現ゲームがＣＺ１又はＣＺ２の後半部の１ゲーム目であると判別したとき（Ｓ４９０がＹＥＳ判定の場合）、メインＣＰＵ１０１は、ＣＺ中ＡＲＴ抽籤テーブル（図４４Ａ及び４４Ｂ参照）を参照し、前半部のランク（モード又はポイント）に基づいてＡＲＴ抽籤処理を行う（Ｓ４９１）。
On the other hand, when the
次いで、メインＣＰＵ１０１は、ＡＲＴ抽籤に当籤したか否かを判別する（Ｓ４９２）。Ｓ４９２において、メインＣＰＵ１０１が、ＡＲＴ抽籤に当籤しなかったと判別したとき（Ｓ４９２がＮＯ判定の場合）、メインＣＰＵ１０１は、後述のＳ４９４の処理を行う。
Next, the
一方、Ｓ４９２において、メインＣＰＵ１０１が、ＡＲＴ抽籤に当籤したと判別したとき（Ｓ４９２がＹＥＳ判定の場合）、メインＣＰＵ１０１は、ＡＲＴセット数に「１」を加算し、ＡＲＴレベル決定テーブル（図４８Ａ参照）を参照してＡＲＴレベルの抽籤を行い、その抽籤結果をセットする（Ｓ４９３）。
On the other hand, when the
Ｓ４９３の処理後又はＳ４９２がＮＯ判定の場合、メインＣＰＵ１０１は、ＣＺゲーム数カウンタ（後半部）に所定値をセットする（Ｓ４９４）。なお、Ｓ４９４の処理において、例えば、ＡＲＴ抽籤に当籤している場合には、ＣＺゲーム数カウンタ（後半部）に「４」がセットされ、ＡＲＴ抽籤に非当籤である場合には、ＣＺゲーム数カウンタ（後半部）に「３」がセットされる。
After the process of S493 or when the determination in S492 is NO, the
Ｓ４９４の処理後又はＳ４９０がＮＯ判定の場合、メインＣＰＵ１０１は、ＣＺ中ＡＲＴ抽籤テーブル（図４４Ｃ参照）を参照して、内部当籤役（サブフラグ）に基づいてＡＲＴ抽籤処理を行う（Ｓ４９５）。
After the process of S494 or when the determination in S490 is NO, the
次いで、メインＣＰＵ１０１は、ＡＲＴ抽籤に当籤したか否かを判別する（Ｓ４９６）。Ｓ４９６において、メインＣＰＵ１０１が、ＡＲＴ抽籤に当籤しなかったと判別したとき（Ｓ４９６がＮＯ判定の場合）、メインＣＰＵ１０１は、後述のＳ４９８の処理を行う。
Next, the
一方、Ｓ４９６において、メインＣＰＵ１０１が、ＡＲＴ抽籤に当籤したと判別したとき（Ｓ４９６がＹＥＳ判定の場合）、メインＣＰＵ１０１は、ＡＲＴセット数に「１」を加算し、ＡＲＴレベル決定テーブル（図４８Ａ参照）を参照してＡＲＴレベルの抽籤を行い、その抽籤結果をセットする（Ｓ４９７）。
On the other hand, when the
Ｓ４９７の処理後又はＳ４９６がＮＯ判定の場合、メインＣＰＵ１０１は、ＣＺゲーム数カウンタ（後半部）の値を１減算する（Ｓ４９８）。次いで、メインＣＰＵ１０１は、ＣＺゲーム数カウンタ（後半部）の値が「０」であるか否かを判別する（Ｓ４９９）。
After the process of S497 or when the determination in S496 is NO, the
Ｓ４９９において、メインＣＰＵ１０１が、ＣＺゲーム数カウンタ（後半部）の値が「０」でないと判別したとき（Ｓ４９９がＮＯ判定の場合）、メインＣＰＵ１０１は、ＣＺ１（ＣＺ２）中処理を終了するとともに、ＣＺ中スタート時処理（図１１３参照）も終了する。
In S499, when the
一方、Ｓ４９９において、メインＣＰＵ１０１が、ＣＺゲーム数カウンタ（後半部）の値が「０」であると判別したとき（Ｓ４９９がＹＥＳ判定の場合）、メインＣＰＵ１０１は、ＡＲＴセット数が「１」以上であるか否かを判別する（Ｓ５００）。
On the other hand, when the
Ｓ５００において、メインＣＰＵ１０１が、ＡＲＴセット数が「１」以上であると判別したとき（Ｓ５００がＹＥＳ判定の場合）、メインＣＰＵ１０１は、次遊技の遊技状態にＡＲＴ準備状態をセットする（Ｓ５０１）。そして、Ｓ５０１の処理後、メインＣＰＵ１０１は、ＣＺ１（ＣＺ２）中処理を終了するとともに、ＣＺ中スタート時処理（図１１３参照）も終了する。
In S500, when the
一方、Ｓ５００において、メインＣＰＵ１０１が、ＡＲＴセット数が「１」以上でないと判別したとき（Ｓ５００がＮＯ判定の場合）、メインＣＰＵ１０１は、次遊技の遊技状態にＣＺ失敗時の状態をセットする（Ｓ５０２）。そして、Ｓ５０２の処理後、メインＣＰＵ１０１は、ＣＺ１（ＣＺ２）中処理を終了するとともに、ＣＺ中スタート時処理（図１１３参照）も終了する。
On the other hand, in S500, when the
［ＣＺ３中処理］
次に、図１１６を参照して、ＣＺ中スタート時処理（図１１３参照）中のＳ４７５で行うＣＺ３中処理について説明する。なお、図１１６は、ＣＺ３中処理の手順を示すフローチャートである。
[CZ3 intermediate treatment]
Next, with reference to FIG. 116, the process during CZ3 performed at S475 in the process at the time of starting during CZ (see FIG. 113) will be described. Note that FIG. 116 is a flow chart showing the procedure of the process during CZ3.
まず、メインＣＰＵ１０１は、ＣＺ中ＡＲＴ抽籤テーブル（図４５参照）を参照し、内部当籤役（サブフラグ）に基づいてＡＲＴ抽籤処理を行う（Ｓ５１１）。
First, the
次いで、メインＣＰＵ１０１は、ＡＲＴ抽籤に当籤したか否かを判別する（Ｓ５１２）。Ｓ５１２において、メインＣＰＵ１０１が、ＡＲＴ抽籤に当籤しなかったと判別したとき（Ｓ５１２がＮＯ判定の場合）、メインＣＰＵ１０１は、後述のＳ５１８の処理を行う。
Next, the
一方、Ｓ５１２において、メインＣＰＵ１０１が、ＡＲＴ抽籤に当籤したと判別したとき（Ｓ５１２がＹＥＳ判定の場合）、メインＣＰＵ１０１は、ＡＲＴセット数に「１」を加算し、ＣＴセット数に「１」を加算する（Ｓ５１３）。次いで、メインＣＰＵ１０１は、Ｓ５１２のＡＲＴ抽籤においてフリーズに当籤したか否かを判別する（Ｓ５１４）。
On the other hand, when the
Ｓ５１４において、メインＣＰＵ１０１が、フリーズに当籤しなかったと判別したとき（Ｓ５１４がＮＯ判定の場合）、メインＣＰＵ１０１は、後述のＳ５１６の処理を行う。一方、Ｓ５１４において、メインＣＰＵ１０１が、フリーズに当籤したと判別したとき（Ｓ５１４がＹＥＳ判定の場合）、メインＣＰＵ１０１は、遊技の進行を一時的に停止するフリーズ処理を行う（Ｓ５１５）。
In S514, when the
Ｓ５１５の処理後又はＳ５１４がＮＯ判定の場合、メインＣＰＵ１０１は、ＡＲＴレベル決定テーブル（図４８Ａ参照）を参照してＡＲＴレベルの抽籤処理を行い、その抽籤結果（ＡＲＴレベル）をセットする（Ｓ５１６）。次いで、メインＣＰＵ１０１は、次遊技の遊技状態にＡＲＴ準備状態をセットする（Ｓ５１７）。そして、Ｓ５１７の処理後、メインＣＰＵ１０１は、ＣＺ３中処理を終了するとともに、ＣＺ中スタート時処理（図１１３参照）も終了する。
After the process of S515 or when the determination in S514 is NO, the
ここで再度、Ｓ５１２の処理に戻って、Ｓ５１２がＮＯ判定の場合、メインＣＰＵ１０１は、ＣＺゲーム数カウンタの値を１減算する（Ｓ５１８）。次いで、メインＣＰＵ１０１は、ＣＺゲーム数カウンタの値が「０」であるか否かを判別する（Ｓ５１９）。
Here, returning to the process of S512 again, if the determination in S512 is NO, the
Ｓ５１９において、メインＣＰＵ１０１が、ＣＺゲーム数カウンタの値が「０」でないと判別したとき（Ｓ５１９がＮＯ判定の場合）、メインＣＰＵ１０１は、ＣＺ３中処理を終了するとともに、ＣＺ中スタート時処理（図１１３参照）も終了する。
In S519, when the
一方、Ｓ５１９において、メインＣＰＵ１０１が、ＣＺゲーム数カウンタの値が「０」であると判別したとき（Ｓ５１９がＹＥＳ判定の場合）、メインＣＰＵ１０１は、ＡＲＴセット数に「１」を加算し、ＡＲＴレベル決定テーブル（図４８Ａ参照）を参照してＡＲＴレベルの抽籤を行い、その抽籤結果をセットする（Ｓ５２０）。次いで、メインＣＰＵ１０１は、次遊技の遊技状態にＡＲＴ準備状態をセットする（Ｓ５２１）。そして、Ｓ５２１の処理後、メインＣＰＵ１０１は、ＣＺ３中処理を終了するとともに、ＣＺ中スタート時処理（図１１３参照）も終了する。
On the other hand, when the
［通常ＡＲＴ中スタート時処理］
次に、図１１７を参照して、状態別制御処理（図１０４参照）中のＳ４１１で行う通常ＡＲＴ中スタート時処理について説明する。なお、図１１７は、通常ＡＲＴ中スタート時処理の手順を示すフローチャートである。
[Processing at start during normal ART]
Next, with reference to FIG. 117, normal ART start time processing performed at S411 in the state-specific control processing (see FIG. 104) will be described. Note that FIG. 117 is a flow chart showing the procedure of the process at the time of starting during normal ART.
まず、メインＣＰＵ１０１は、ＡＲＴ継続ゲーム数カウンタの値に「１」を加算する（Ｓ５３１）。なお、ＡＲＴ継続ゲーム数カウンタは、通常ＡＲＴが継続したゲーム数（消化ゲーム数）を計数するカウンタである。また、本実施形態では、ＡＲＴ継続ゲーム数カウンタの他に、通常ＡＲＴが継続可能なゲーム数を計数するＡＲＴ終了ゲーム数カウンタも設ける。そして、本実施形態のパチスロ１では、ＡＲＴ継続ゲーム数カウンタの値とＡＲＴ終了ゲーム数カウンタの値とを比較し、ＡＲＴ継続ゲーム数カウンタの値がＡＲＴ終了ゲーム数カウンタの値に到達すると、ＡＲＴ遊技状態が終了する。
First, the
次いで、メインＣＰＵ１０１は、ＡＲＴ中ＣＴ抽籤テーブル（図５０参照）を参照し、現在のＣＴ抽籤状態及び内部当籤役（サブフラグ）に基づいてＣＴ抽籤処理を行う（Ｓ５３２）。次いで、メインＣＰＵ１０１は、ＣＴ抽籤に当籤したか否かを判別する（Ｓ５３３）。Ｓ５３３において、メインＣＰＵ１０１が、ＣＴ抽籤に当籤しなかったと判別したとき（Ｓ５３３がＮＯ判定の場合）、メインＣＰＵ１０１は、後述のＳ５３６の処理を行う。
Next, the
一方、Ｓ５３３において、メインＣＰＵ１０１が、ＣＴ抽籤に当籤したと判別したとき（Ｓ５３３がＹＥＳ判定の場合）、メインＣＰＵ１０１は、ＣＴセット数に「１」を加算し、ＣＴゲーム数カウンタの値に「８」をセットする（Ｓ５３４）。次いで、メインＣＰＵ１０１は、次遊技の遊技状態に当籤した種別のＣＴをセットする（Ｓ５３５）。
On the other hand, when the
Ｓ５３５の処理後又はＳ５３３がＮＯ判定の場合、メインＣＰＵ１０１は、ＡＲＴレベル決定テーブル（図４８Ｂ参照）を参照し、ＡＲＴ継続ゲーム数カウンタの値に基づいてＡＲＴレベルを抽籤し、その抽籤結果をセットする（Ｓ５３６）。次いで、メインＣＰＵ１０１は、通常ＡＲＴ中高確率抽籤テーブル（図４９参照）を参照し、現在のＣＴ抽籤状態及び内部当籤役（サブフラグ）に基づいて、移行先のＣＴ抽籤状態を抽籤し、その抽籤結果をセットする（Ｓ５３７）。
After the processing of S535 or when the determination in S533 is NO, the
次いで、メインＣＰＵ１０１は、通常ＡＲＴ中上乗せ抽籤テーブル（図５１参照）を参照し、内部当籤役（サブフラグ）に基づいてＡＲＴゲーム数の上乗せ抽籤処理を行う（Ｓ５３８）。次いで、メインＣＰＵ１０１は、上乗せ抽籤に当籤したか否かを判別する（Ｓ５３９）。
Next, the
Ｓ５３９において、メインＣＰＵ１０１が、上乗せ抽籤に当籤しなかったと判別したとき（Ｓ５３９がＮＯ判定の場合）、メインＣＰＵ１０１は、後述のＳ５４１の処理を行う。一方、Ｓ５３９において、メインＣＰＵ１０１が、上乗せ抽籤に当籤したと判別したとき（Ｓ５３９がＹＥＳ判定の場合）、メインＣＰＵ１０１は、当籤結果をＡＲＴ終了ゲーム数カウンタに加算する（Ｓ５４０）。
When the
Ｓ５４０の処理後又はＳ５３９がＮＯ判定の場合、メインＣＰＵ１０１は、ＡＲＴ継続ゲーム数カウンタの値が、ＡＲＴ終了ゲーム数カウンタの値に達したか否かを判定する（Ｓ５４１）。Ｓ５４１において、メインＣＰＵ１０１が、ＡＲＴ継続ゲーム数カウンタの値が、ＡＲＴ終了ゲーム数カウンタの値に達していないと判別したとき（Ｓ５４１がＮＯ判定の場合）、メインＣＰＵ１０１は、通常ＡＲＴ中スタート時処理を終了するとともに、状態別制御処理（図１０４参照）も終了する。
After the processing of S540 or when the determination in S539 is NO, the
一方、Ｓ５４１において、メインＣＰＵ１０１が、ＡＲＴ継続ゲーム数カウンタの値が、ＡＲＴ終了ゲーム数カウンタの値に達したと判別したとき（Ｓ５４１がＹＥＳ判定の場合）、メインＣＰＵ１０１は、ＡＲＴセット数を１減算する（Ｓ５４２）。次いで、メインＣＰＵ１０１は、ＡＲＴ終了時の状態をセットする（Ｓ５４３）。そして、Ｓ５４３の処理後、メインＣＰＵ１０１は、通常ＡＲＴ中スタート時処理を終了するとともに、状態別制御処理（図１０４参照）も終了する。
On the other hand, when the
［ＣＴ中スタート時処理］
次に、図１１８を参照して、状態別制御処理（図１０４参照）中のＳ４１３で行うＣＴ中スタート時処理について説明する。なお、図１１８は、ＣＴ中スタート時処理の手順を示すフローチャートである。
[Processing at start during CT]
Next, with reference to FIG. 118, the process at the time of starting during CT performed in S413 in the state-specific control process (see FIG. 104) will be described. Note that FIG. 118 is a flow chart showing the procedure of the process at the time of starting during CT.
まず、メインＣＰＵ１０１は、ＣＴ中上乗せ抽籤テーブル（図５５参照）を参照し、内部当籤役（サブフラグ）に基づいてＡＲＴゲーム数の上乗せ抽籤を行う（Ｓ５５１）。次いで、メインＣＰＵ１０１は、上乗せ抽籤に当籤したか否かを判別する（Ｓ５５２）。
First, the
Ｓ５５２において、メインＣＰＵ１０１が、上乗せ抽籤に当籤しなかったと判別したとき（Ｓ５５２がＮＯ判定の場合）、メインＣＰＵ１０１は、後述のＳ５５６の処理を行う。一方、Ｓ５５２において、メインＣＰＵ１０１が、上乗せ抽籤に当籤したと判別したとき（Ｓ５５２がＹＥＳ判定の場合）、メインＣＰＵ１０１は、当籤結果をＡＲＴ終了ゲーム数カウンタに加算する（Ｓ５５３）。なお、上述したように、本実施形態のパチスロ１では、同一のＣＴ中にサブフラグ「３連チリリプ（３連チリリプＡ又は３連チリリプＢ）」に当籤した回数が増えるほど、１回の抽籤当りの上乗せ量が増える。
When the
Ｓ５５３の処理後、メインＣＰＵ１０１は、内部当籤役がサブフラグＥＸ「３連チリリプ」（又は「確定役」）に対応する役であるか否か、すなわち、内部当籤役「Ｆ＿確チリリプ」又は「Ｆ＿１確チリリプ」であり、かつ、図１１１中のＳ４４４のフラグ変換抽籤処理に当籤したか否かを判別する（Ｓ５５４）。
After the process of S553, the
Ｓ５５４において、メインＣＰＵ１０１が、内部当籤役がサブフラグＥＸ「３連チリリプ」に対応する役でないと判別したとき（Ｓ５５４がＮＯ判定の場合）、メインＣＰＵ１０１は、ＣＴ中スタート時処理を終了するとともに、状態別制御処理（図１０４参照）も終了する。
In S554, when the
一方、Ｓ５５４において、メインＣＰＵ１０１が、内部当籤役がサブフラグＥＸ「３連チリリプ」に対応する役であると判別したとき（Ｓ５５４がＹＥＳ判定の場合）、メインＣＰＵ１０１は、ＣＴゲーム数カウンタの値に「１」を加算する（Ｓ５５５）。そして、Ｓ５５５の処理後、メインＣＰＵ１０１は、ＣＴ中スタート時処理を終了するとともに、状態別制御処理（図１０４参照）も終了する。
On the other hand, in S554, when the
ここで再度、Ｓ５５２の処理に戻って、Ｓ５５２がＮＯ判定の場合、メインＣＰＵ１０１は、ＣＴ中ＣＴ抽籤処理を行う（Ｓ５５６）。この処理では、メインＣＰＵ１０１は、主に、ＣＴセット数の上乗せ抽籤を行う。なお、ＣＴ中ＣＴ抽籤処理の詳細については、後述の図１１９を参照しながら後で説明する。
Here, returning to the process of S552 again, if the determination in S552 is NO, the
次いで、メインＣＰＵ１０１は、ＣＴゲーム数カウンタの値を１減算する（Ｓ５５７）。次いで、メインＣＰＵ１０１は、ＣＴゲーム数カウンタの値が「０」であるか否かを判別する（Ｓ５５８）。
Next, the
Ｓ５５８において、メインＣＰＵ１０１が、ＣＴゲーム数カウンタの値が「０」でないと判別したとき（Ｓ５５８がＮＯ判定の場合）、メインＣＰＵ１０１は、ＣＴ中スタート時処理を終了するとともに、状態別制御処理（図１０４参照）も終了する。一方、Ｓ５５８において、メインＣＰＵ１０１が、ＣＴゲーム数カウンタの値が「０」であると判別したとき（Ｓ５５８がＹＥＳ判定の場合）、メインＣＰＵ１０１は、ＣＴセット数が「１」以上であるか否かを判別する（Ｓ５５９）。
In S558, when the
Ｓ５５９において、メインＣＰＵ１０１が、ＣＴセット数が「１」以上であると判別したとき（Ｓ５５９がＹＥＳ判定の場合）、メインＣＰＵ１０１は、ＣＴセット数を１減算する（Ｓ５６０）。次いで、メインＣＰＵ１０１は、ＣＴゲーム数カウンタの値に「８」をセットする（Ｓ５６１）。そして、Ｓ５６１の処理後、メインＣＰＵ１０１は、ＣＴ中スタート時処理を終了するとともに、状態別制御処理（図１０４参照）も終了する。
In S559, when the
一方、Ｓ５５９において、メインＣＰＵ１０１が、ＣＴセット数が「１」以上でないと判別したとき（Ｓ５５９がＮＯ判定の場合）、メインＣＰＵ１０１は、次遊技の遊技状態に通常ＡＲＴをセットする（Ｓ５６２）。そして、Ｓ５６２の処理後、メインＣＰＵ１０１は、ＣＴ中スタート時処理を終了するとともに、状態別制御処理（図１０４参照）も終了する。
On the other hand, when the
［ＣＴ中ＣＴ抽籤処理］
次に、図１１９を参照して、ＣＴ中スタート時処理（図１１８参照）中のＳ５５６で行うＣＴ中ＣＴ抽籤処理について説明する。なお、図１１９は、ＣＴ中ＣＴ抽籤処理の手順を示すフローチャートである。
[CT lottery process during CT]
Next, with reference to FIG. 119, the CT-in-CT lottery process performed in S556 in the CT-in-process start time process (see FIG. 118) will be described. Note that FIG. 119 is a flowchart showing the procedure of the CT-in-CT lottery process.
まず、メインＣＰＵ１０１は、ＣＴ中ＣＴ抽籤テーブルをセットする（Ｓ５７１）。なお、ここで、セットされるＣＴ中ＣＴ抽籤テーブルは、上記図５６で説明したＣＴ中セット数上乗せ抽籤テーブルであるが、ソースプログラム上で実際にセットされるＣＴ中ＣＴ抽籤テーブル（ＣＴ中セット数上乗せ抽籤テーブル）の構成については、後述の図１２２を参照しながら後で説明する。
First, the
次いで、メインＣＰＵ１０１は、テーブルデータ取得処理を行う（Ｓ５７２）。この処理では、メインＣＰＵ１０１は、ＣＴ中ＣＴ抽籤処理で参照する抽籤テーブルのアドレスを取得する。なお、テーブルデータ取得処理の詳細については、後述の図１２０を参照しながら後で説明する。
Next, the
次いで、メインＣＰＵ１０１は、１バイト抽籤処理を行う（Ｓ５７３）。この処理では、メインＣＰＵ１０１は、ＣＴセットの上乗せ抽籤を行う。なお、１バイト抽籤処理の詳細については、後述の図１２３を参照しながら後で説明する。
Next, the
次いで、メインＣＰＵ１０１は、１バイト抽籤処理に当籤したか否かを判別する（Ｓ５７４）。Ｓ５７４において、メインＣＰＵ１０１が、１バイト抽籤処理に当籤しなかったと判別したとき（Ｓ５７４がＮＯ判定の場合）、メインＣＰＵ１０１は、ＣＴ中ＣＴ抽籤処理を終了し、処理をＣＴ中スタート時処理（図１１８参照）のＳ５５７に移す。
Next, the
一方、Ｓ５７４において、メインＣＰＵ１０１が、１バイト抽籤処理に当籤したと判別したとき（Ｓ５７４がＹＥＳ判定の場合）、メインＣＰＵ１０１は、ＣＴセット数に「１」を加算する（Ｓ５７５）。そして、Ｓ５７５の処理後、メインＣＰＵ１０１は、ＣＴ中ＣＴ抽籤処理を終了し、処理をＣＴ中スタート時処理（図１１８参照）のＳ５５７に移す。
On the other hand, when the
［テーブルデータ取得処理］
次に、図１２０～図１２２を参照して、ＣＴ中ＣＴ抽籤処理（図１１９参照）中のＳ５７２で行うテーブルデータ取得処理について説明する。図１２０は、テーブルデータ取得処理の手順を示すフローチャートである。また、図１２１は、テーブルデータ取得処理を実行するためのソースプログラムの一例を示す図であり、図１２２は、ＣＴ中ＣＴ抽籤処理及びテーブルデータ取得処理のソースプログラム上で、実際に参照されるＣＴ中ＣＴ抽籤テーブル（図５６で説明したＣＴ中セット数上乗せ抽籤テーブルに対応）の構成の一例を示す図である。なお、図１２２に示すＣＴ中ＣＴ抽籤テーブルに格納されている具体的な各種抽籤値は一例である。
[Table data acquisition process]
Next, with reference to FIGS. 120 to 122, the table data acquisition process performed at S572 during the CT lottery process (see FIG. 119) will be described. FIG. 120 is a flowchart showing the procedure of table data acquisition processing. Also, FIG. 121 is a diagram showing an example of a source program for executing the table data acquisition process, and FIG. FIG. 57 is a diagram showing an example of a configuration of a CT-in-CT lottery table (corresponding to the CT-in-CT set number addition lottery table described with reference to FIG. 56 ); Note that the specific lottery values stored in the CT-in-CT lottery table shown in FIG. 122 are examples.
なお、本実施形態において、ＣＴ中ＣＴ抽籤処理で参照する抽籤値を取得する際、２段階のアドレス算出処理（１段階目及び２段階目のテーブルデータ取得処理）を経て、抽籤値が格納されているアドレスを算出する。まず、１段階目のテーブルデータ取得処理（後述のＳ５８２及びＳ５８３の処理）では、内部当籤役（実際にはサブフラグＤ）に対応付けられた「選択値（１バイト）」が取得される。なお、選択値には、内部当籤役の種別毎に設けられ、内部当籤役が抽籤対象であるか否かが判別可能であり且つ内部当籤役に対応付けられた抽籤テーブルの配置先を指定可能な値（相対値）が規定される。また、本実施形態では、ＣＴ中ＣＴ抽籤処理の抽籤結果が非当籤となる内部当籤役（実際にはサブフラグＤ）に対して予め選択値「０」を規定し、それらの内部当籤役を１段階目のテーブルデータ取得処理の時点で「ハズレ」として扱う。そして、２段階目のテーブルデータ取得処理（後述のＳ５８５～Ｓ５８７の処理）では、「０」以外の選択値が規定された内部当籤役の抽籤値が格納されたアドレスが算出される（抽籤テーブルの基準アドレス（２バイト）から相対値（選択値）を加算したアドレスが算出される）。 In the present embodiment, when acquiring the lottery value referred to in the CT-in-CT lottery process, the lottery value is stored after two stages of address calculation processing (first-stage and second-stage table data acquisition processing). Calculate the address that is First, in the table data acquisition process of the first stage (processes of S582 and S583 to be described later), the "selection value (1 byte)" associated with the internal winning combination (actually sub-flag D) is acquired. The selection value is provided for each type of internal winning combination, it is possible to determine whether or not the internal winning combination is a lottery target, and it is possible to specify the location of the lottery table associated with the internal winning combination. values (relative values) are specified. Further, in the present embodiment, the selection value "0" is defined in advance for the internal winning combination (actually sub-flag D) for which the lottery result of the CT-in-CT lottery process is non-winning, and those internal winning combinations are set to "1". It is treated as "losing" at the stage of the table data acquisition process. Then, in the table data acquisition process of the second stage (processing of S585 to S587 described later), an address storing the lottery value of the internal winning combination for which a selection value other than "0" is defined is calculated (lottery table The address is calculated by adding the relative value (selected value) from the reference address (2 bytes) of the .
まず、メインＣＰＵ１０１は、ＣＴ中ＣＴ抽籤選択テーブル（不図示）を参照して、ＣＴ中ＣＴ抽籤テーブルのアドレスを算出するための１段階目及び２段階目の加算選択データのアドレス、並びに、ＣＴ抽籤の抽籤回数（本実施形態では、２回）を取得する（Ｓ５８１）。次いで、メインＣＰＵ１０１は、１段階目の加算選択データのアドレスをＣＴ中ＣＴ抽籤テーブルのアドレスに加算して、１段階目の選択アドレスを算出する（Ｓ５８２）。
First, the
次いで、メインＣＰＵ１０１は、算出した１段階目の選択アドレスに格納されている選択値を取得する（Ｓ５８３）。次いで、メインＣＰＵ１０１は、選択値が「０」であるか否かを判別する（Ｓ５８４）。
Next, the
Ｓ５８４において、メインＣＰＵ１０１が、選択値が「０」であると判別したとき（Ｓ５８４がＹＥＳ判定の場合）、メインＣＰＵ１０１は、テーブルデータ取得処理を終了し、処理をＣＴ中ＣＴ抽籤処理（図１１９参照）のＳ５７３に移す。
In S584, when the
一方、Ｓ５８４において、メインＣＰＵ１０１が、選択値が「０」でないと判別したとき（Ｓ５８４がＮＯ判定の場合）、メインＣＰＵ１０１は、選択アドレスに選択値を加算して、２段階目の選択アドレスを算出する（Ｓ５８５）。次いで、メインＣＰＵ１０１は、２段階目の選択アドレスに２段階目の加算選択データのアドレスを加算して、選択アドレスを算出する（Ｓ５８６）。
On the other hand, when the
次いで、メインＣＰＵ１０１は、Ｓ５８６で算出した選択アドレスに格納されている選択値を取得し、該選択値を選択アドレスに加算して、ＣＴ中ＣＴ抽籤テーブル内において参照するアドレスを算出する（Ｓ５８７）。そして、Ｓ５８７の処理後、メインＣＰＵ１０１は、テーブルデータ取得処理を終了し、処理をＣＴ中ＣＴ抽籤処理（図１１９参照）のＳ５７３に移す。
Next, the
本実施形態では、上述のようにしてテーブルデータ取得処理が行われる。そして、上述したテーブルデータ取得処理は、メインＣＰＵ１０１が、図１２１のソースプログラムで規定されている各ソースコードを順次実行することにより行われる。
In this embodiment, the table data acquisition process is performed as described above. The table data acquisition process described above is performed by the
その中で、１段階目のテーブルデータ取得処理（Ｓ５８１～Ｓ５８４の処理）では、図１２２に示すＣＴ中ＣＴ当籤抽籤テーブル中のアドレス「ｄＣＴＣＴＳＴＴＢ」～「ｄＣＴＣＴＳ＿ＲＥＲ－１」までの領域に格納されたテーブル（当籤役別テーブル選択相対テーブル）が参照される。また、当籤役別テーブル選択相対テーブル（抽籤テーブル選択テーブル）内において、ＣＴ当籤がハズレとなる各役（サブフラグＤ「ハズレ」、「サボテン」、「弱チェリー」、「強チェリー」、「確定役」、「３連チリリプ」）の選択テーブルのアドレスには、上述した選択値（相対値）として「０」が格納される。そして、１段階目のテーブルデータ取得処理（アドレス算出処理）では、選択値が「０」である場合には、抽籤結果を「ハズレ」にする（上記Ｓ５８４の判定処理参照）。 Among them, in the first stage table data acquisition processing (processing of S581 to S584), in the CT in-CT lottery lottery table shown in FIG. A table (table selection relative table for each winning combination) is referred to. In addition, in the table selection relative table for each winning combination (lottery table selection table), each combination (sub-flag D "loss", "cactus", "weak cherry", "strong cherry", "determined combination" in which the CT win is lost) , and "Triple Chillip"), "0" is stored as the selection value (relative value) described above. Then, in the table data acquisition process (address calculation process) of the first stage, if the selection value is "0", the lottery result is set to "lost" (see the determination process of S584 above).
上記構成のＣＴ中ＣＴ当籤抽籤テーブルでは、１段階目のテーブルデータ取得処理で参照する当籤役別テーブル選択相対テーブルにおいて、役の種別だけで「ハズレ」を設定することができるので、抽籤テーブルに「ハズレ」役の抽籤値を規定する必要がなくなる。それゆえ、本実施形態では、ＣＴ中ＣＴ当籤抽籤テーブルにおいて、「ハズレ」役の抽籤値データ（「０」）を格納する必要が無くなり、メインＲＯＭ１０２のテーブル領域の容量を節約することができる。
In the CT-in-CT winning lottery table configured as described above, in the relative table selection table for each winning combination referred to in the table data acquisition process of the first stage, "losing" can be set only by the type of combination. There is no need to define the lottery value for the "losing" role. Therefore, in the present embodiment, there is no need to store the lottery value data (“0”) for the “losing” combination in the CT-in-CT lottery table, and the capacity of the table area of the
また、２段階目（サブフラグＤ「リーチ目リプ」取得時）のテーブルデータ取得処理（Ｓ５８５～Ｓ５８７の処理）中のＳ５８７の処理では、算出された抽籤テーブルアドレスに基づいて、図１２２に示すＣＴ中ＣＴ当籤抽籤テーブル（図５６のＣＴ中セット数上乗せ抽籤テーブルに対応）内から、通常ＣＴ状態時に用いる抽籤テーブル（先頭アドレス「ｄＮＭＣＴＣＴＳ＿ＲＥＲ」）又は高確率ＣＴ状態の抽籤テーブル（先頭アドレス「ｄＳＰＣＴＣＴＳ＿ＲＥＲ」）の一方が選択される。 In addition, in the process of S587 in the table data acquisition process (process of S585 to S587) in the second stage (at the time of acquiring the sub-flag D "reach item"), based on the calculated lottery table address, the CT shown in FIG. From the medium CT lottery lottery table (corresponding to the lottery table with the number of sets added during CT in FIG. 56), the lottery table used in the normal CT state (top address “dNMCTCTS_RER”) or the lottery table in the high-probability CT state (top address “dSPCTCTS_RER”) ) is selected.
高確率ＣＴ状態時に用いる抽籤テーブルでは、図１２２に示すように、先頭アドレス「ｄＳＰＣＴＣＴＳ＿ＲＥＲ」の次のアドレス領域に１バイトデータからなる「判定ビット」（判定データ）が格納される。判定ビットには、抽籤対象の抽籤値が格納されたアドレスの範囲を示すデータが格納される。図１２２に示す例のように、高確率ＣＴ状態の抽籤テーブルの「判定ビット」の格納領域の次のアドレスにのみ抽籤対象（高確ＣＴ）の抽籤値が格納されている場合には、判定ビットの格納領域には、ビット０にのみ「１」が格納された１バイトデータ「０００００００１Ｂ」が判定ビットとして格納される。一方、通常ＣＴ状態時に用いる抽籤テーブルのように、判定ビットの格納領域の次のアドレス及び次々アドレスに抽籤対象（高確ＣＴ及び通常ＣＴ）の抽籤値が格納されている場合には、図１２２に示すように、判定ビットの格納領域には、ビット０及び１にのみ「１」が格納された１バイトデータ「００００００１１Ｂ」が判定ビットとして格納される。このような判定ビットを設けた場合、抽籤テーブルにおいて、判定ビットにおいてビットデータが「０」となるアドレスの領域に抽籤対象外の抽籤値データを格納する必要が無くなる。
In the lottery table used in the high-probability CT state, as shown in FIG. 122, a "judgment bit" (judgment data) consisting of 1-byte data is stored in the address area next to the top address "dSPCTCTS_RER". The determination bit stores data indicating the range of addresses in which the lottery values to be lottered are stored. As in the example shown in FIG. 122, when the lottery value of the lottery target (high-probability CT) is stored only at the next address of the storage area of the "judgment bit" in the lottery table of the high-probability CT state, the judgment In the bit storage area, 1-byte data "00000001B" in which "1" is stored only in
さらに、高確率ＣＴ状態時に用いる抽籤テーブルでは、図１２２に示すように、「判定ビット」の次のアドレス「ｄＳＰＣＴＣＴＳ＿ＲＥＲ＋２」に高確率ＣＴ当籤の抽籤値が格納され、高確率ＣＴ当籤の抽籤値としてアドレス「ｃＡＢＳ＿ＨＩＴ」に規定されたデータが格納される。本実施形態では、このアドレス「ｃＡＢＳ＿ＨＩＴ」に規定されているデータは、当籤確定（１００％当籤）を示すデータ（以下、「確定データ」という）である。また、本実施形態では、ＣＴ中ＣＴ当籤抽籤テーブルにおいてハズレ用の抽籤値データ（「０」）を設ける必要がないので、図１２２に示すように、アドレス「ｃＡＢＳ＿ＨＩＴ」に規定されている確定データに「０」を規定することができる。すなわち、上記構成のＣＴ中ＣＴ当籤抽籤テーブルでは、抽籤値「０」を確定データとして使用することができる。 Furthermore, in the lottery table used in the high-probability CT state, as shown in FIG. 122, the lottery value for the high-probability CT win is stored at the address "dSPCTCTS_RER+2" next to the "determination bit", and the lottery value for the high-probability CT win is Data specified at the address "cABS_HIT" is stored. In the present embodiment, the data defined in this address "cABS_HIT" is data (hereinafter referred to as "determined data") indicating winning determination (100% winning). In addition, in this embodiment, since it is not necessary to provide lottery value data (“0”) for losing in the CT-in-CT lottery table, as shown in FIG. can be defined as "0". That is, in the CT-in-CT winning lottery table configured as described above, the lottery value "0" can be used as fixed data.
なお、図５６のＣＴ中セット数上乗せ抽籤テーブルに説明したように、本実施形態では、高確率ＣＴ状態時のＣＴ中セット数上乗せ抽籤では、必ず、「高確率ＣＴ当籤」が決定される。それゆえ、本実施形態では、ソースプログラム上では、図１２２に示すＣＴ中ＣＴ当籤抽籤テーブルにおいて、高確率ＣＴ当籤の抽籤値として確定データを格納することができる。 As described in FIG. 56 for the number-of-sets-in-CT-addition lottery table, in this embodiment, the "high-probability CT win" is always determined in the number-of-sets-in-CT-addition lottery in the high-probability CT state. Therefore, in the present embodiment, in the source program, the determined data can be stored as the lottery value of the high-probability CT win in the CT-in-CT win lottery table shown in FIG.
上述した２段階目（サブフラグＤ「リーチ目リプ」取得時）の抽籤テーブルのように、判定ビットを構成する各ビットデータの値により、ＣＴ抽籤の抽籤対象役及び抽籤対象外の役（サブフラグＤ）を判別することにより、抽籤対象外の役の抽籤値データ（ハズレデータ）をテーブルに格納する必要が無くなる。また、抽籤対象役の当籤確率が１００％である確定データとしては、抽籤値「０」を用いることができる。これらのことから、本実施形態では、ＣＴ中ＣＴ当籤抽籤テーブル（ＣＴ中セット数上乗せ抽籤テーブル）の容量を圧縮することができ、メインＲＯＭ１０２において、空き容量を確保する（増大させる）ことができ、増えた空き容量を活用して、遊技性を高めることが可能になる。また、本実施形態では、この技術をＣＴ中ＣＴ当籤処理で使用する例を説明したが、本発明はこれに限定されず、ＡＲＴ抽籤（図１１５参照）、ＡＲＴゲーム数上乗せ抽籤（図１１７参照）、後述のＣＴ抽籤（後述の図１５４参照）及び後述のＣＺの引き戻し抽籤（後述の図１５７参照）等で使用してもよい。
Like the lottery table in the second stage (when sub-flag D "Reaching item" is acquired), the value of each bit data constituting the judgment bit determines the lottery target role and the non-lottery role (sub-flag D) of the CT lottery. ), there is no need to store the lottery value data (losing data) of the combinations that are not to be lottery in the table. A lottery value "0" can be used as the determined data indicating that the lottery target role has a winning probability of 100%. For these reasons, in the present embodiment, the capacity of the CT-in-CT winning lottery table (lottery table with the number of sets added in CT) can be compressed, and the free space in the
［１バイト抽籤処理］
次に、図１２３及び図１２４を参照して、ＣＴ中ＣＴ抽籤処理（図１１９参照）中のＳ５７３で行う１バイト抽籤処理について説明する。図１２３は、１バイト抽籤処理の手順を示すフローチャートである。また、図１２４は、１バイト抽籤処理を実行するためのソースプログラムの一例を示す図である。
[1-byte lottery processing]
123 and 124, the 1-byte lottery process performed at S573 during the CT lottery process (see FIG. 119) will be described. FIG. 123 is a flow chart showing the procedure of the 1-byte lottery process. FIG. 124 is a diagram showing an example of a source program for executing 1-byte lottery processing.
まず、メインＣＰＵ１０１は、メインＲＡＭ１０３内の乱数格納領域（不図示）に格納されているＣＴ中ＣＴ抽籤用の１バイト乱数値（０～２５５：乱数回路１１０の乱数レジスタ４のソフトラッチ乱数）をセットする（Ｓ５９１）。次いで、メインＣＰＵ１０１は、テーブルデータ取得処理中のＳ５８７で算出したアドレスに基づいて、ＣＴ中ＣＴ抽籤テーブルから抽籤判定データ（図１２２の２段階目に規定されている抽籤テーブル中の判定ビット）を取得する（Ｓ５９２）。また、この処理では、メインＣＰＵ１０１は、抽籤回数の初期値として、判定ビットのビット数「８」をセットする。
First, the
次いで、メインＣＰＵ１０１は、抽籤判定データが抽籤対象であるか否かを判別する（Ｓ５９３）。この判定処理では、メインＣＰＵ１０１は、現在の抽籤回数に対応付けられた判定ビット内のビットデータを参照し、該ビットデータが「１」であれば、抽籤対象であると判定する。なお、本実施形態では、判定ビット内のビット０～ビット７が、抽籤回数「８」～「１」にそれぞれ対応付けられている。
Next, the
Ｓ５９３において、メインＣＰＵ１０１が、抽籤判定データが抽籤対象でないと判別したとき（Ｓ５９３がＮＯ判定の場合）、メインＣＰＵ１０１は、後述のＳ５９９の処理を行う。一方、Ｓ５９３において、メインＣＰＵ１０１が、抽籤判定データが抽籤対象であると判別したとき（Ｓ５９３がＹＥＳ判定の場合）、メインＣＰＵ１０１は、ＣＴ中ＣＴ抽籤テーブルから抽籤値を取得する（Ｓ５９４）。
In S593, when the
次いで、メインＣＰＵ１０１は、抽籤値が「０」（当籤確定データ）であるか否かを判別する（Ｓ５９５）。
Next, the
Ｓ５９５において、メインＣＰＵ１０１が、抽籤値が「０」であると判別したとき（Ｓ５９５がＹＥＳ判定の場合）、メインＣＰＵ１０１は、１バイト抽籤処理を終了し、処理をＣＴ中ＣＴ抽籤処理（図１１９参照）のＳ５７４に移す。一方、Ｓ５９５において、メインＣＰＵ１０１が、抽籤値が「０」でないと判別したとき（Ｓ５９５がＮＯ判定の場合）、メインＣＰＵ１０１は、ＣＴ抽籤（ＣＴセット数の上乗せ抽籤）処理を行う（Ｓ５９６）。具体的には、メインＣＰＵ１０１は、乱数値（１バイト乱数値）から抽籤値を減算し、その減算結果を乱数値とする。
In S595, when the
次いで、メインＣＰＵ１０１は、Ｓ５９６のＣＴ抽籤に当籤したか否かを判別する（Ｓ５９７）。なお、Ｓ５９６のＣＴ抽籤では、メインＣＰＵ１０１は、Ｓ５９６の減算結果が「０」以下となった場合（いわゆる「桁かり」が生じた場合）に、当籤したと判定する。
Next, the
Ｓ５９７において、メインＣＰＵ１０１が、ＣＴ抽籤に当籤したと判別したとき（Ｓ５９７がＹＥＳ判定の場合）、メインＣＰＵ１０１は、１バイト抽籤処理を終了し、処理をＣＴ中ＣＴ抽籤処理（図１１９参照）のＳ５７４に移す。一方、Ｓ５９７において、メインＣＰＵ１０１が、ＣＴ抽籤に当籤しなかったと判別したとき（Ｓ５９７がＮＯ判定の場合）、メインＣＰＵ１０１は、ＣＴ中ＣＴ抽籤テーブル内において参照する抽籤値の格納アドレス（抽籤アドレス）を次の抽籤アドレスに更新する（Ｓ５９８）。
In S597, when the
Ｓ５９８の処理後又はＳ５９３がＮＯ判定の場合、メインＣＰＵ１０１は、抽籤回数を１減算する（Ｓ５９９）。次いで、メインＣＰＵ１０１は、抽籤回数が「０」であるか否かを判別する（Ｓ６００）。
After the process of S598 or when the determination in S593 is NO, the
Ｓ６００において、メインＣＰＵ１０１が、抽籤回数が「０」でないと判別したとき（Ｓ６００がＮＯ判定の場合）、メインＣＰＵ１０１は、処理をＳ５９３に戻し、Ｓ５９３以降の処理を繰り返す。一方、Ｓ６００において、メインＣＰＵ１０１が、抽籤回数が「０」であると判別したとき（Ｓ６００がＹＥＳ判定の場合）、メインＣＰＵ１０１は、１バイト抽籤処理を終了し、処理をＣＴ中ＣＴ抽籤処理（図１１９参照）のＳ５７４に移す。
In S600, when the
本実施形態では、上述のようにして１バイト抽籤処理が行われる。なお、上述した１バイト抽籤処理は、メインＣＰＵ１０１が、図１２４のソースプログラムで規定されている各ソースコードを順次実行することにより行われる。
In this embodiment, the 1-byte lottery process is performed as described above. The 1-byte lottery process described above is performed by the
１バイト抽籤処理中のＳ５９１の乱数取得処理では、図１２４に示すように、ソースプログラム上において、Ｑレジスタ（拡張レジスタ）を用いてアドレス指定を行うメインＣＰＵ１０１専用命令コードである「ＬＤＱ」命令が用いられる。それゆえ、本実施形態では、１バイト抽籤処理においても、Ｑレジスタ（拡張レジスタ）を用いた命令コードが用いることにより、直値により、メインＲＯＭ１０２、メインＲＡＭ１０３やメモリーマップＩ／Ｏにアクセスすることができるので、アドレス設定に係る命令コードを省略することができ、その分、ソースプログラムの容量（メインＲＯＭ１０２の使用容量）を低減することができる。この結果、本実施形態では、メインＲＯＭ１０２において、空き容量を確保する（増大させる）ことができ、増えた空き容量を活用して、遊技性を高めることが可能になる。
In the random number acquisition process of S591 during the 1-byte lottery process, as shown in FIG. Used. Therefore, in the present embodiment, even in the 1-byte lottery process, the instruction code using the Q register (extended register) is used to directly access the
［ＢＢ中スタート時処理］
次に、図１２５を参照して、状態別制御処理（図１０４参照）中のＳ４１５で行うＢＢ中スタート時処理について説明する。なお、図１２５は、ＢＢ中スタート時処理の手順を示すフローチャートである。
[Processing at start during BB]
Next, with reference to FIG. 125, the BB start time process performed at S415 in the state-specific control process (see FIG. 104) will be described. FIG. 125 is a flow chart showing the procedure of the process at the time of starting during BB.
まず、メインＣＰＵ１０１は、ボーナス中ＡＲＴゲーム数上乗せ抽籤テーブル（図５９参照）を参照し、内部当籤役に基づいてＡＲＴゲーム数の上乗せ抽籤処理を行う（Ｓ６１１）。次いで、メインＣＰＵ１０１は、上乗せ抽籤に当籤したか否かを判別する（Ｓ６１２）。
First, the
Ｓ６１２において、メインＣＰＵ１０１が、上乗せ抽籤に当籤しなかったと判別したとき（Ｓ６１２がＮＯ判定の場合）、メインＣＰＵ１０１は、ＢＢ中スタート時処理を終了するとともに、状態別制御処理（図１０４参照）も終了する。一方、Ｓ６１２において、メインＣＰＵ１０１が、上乗せ抽籤に当籤したと判別したとき（Ｓ６１２がＹＥＳ判定の場合）、メインＣＰＵ１０１は、当籤結果（上乗せゲーム数）をＡＲＴ終了ゲーム数カウンタに加算する（Ｓ６１３）。
When the
次いで、メインＣＰＵ１０１は、ＡＲＴセット数が「０」であるか否かを判別する（Ｓ６１４）。Ｓ６１４において、メインＣＰＵ１０１が、ＡＲＴセット数が「０」でないと判別したとき（Ｓ６１４がＮＯ判定の場合）、メインＣＰＵ１０１は、ＢＢ中スタート時処理を終了するとともに、状態別制御処理（図１０４参照）も終了する。
Next, the
一方、Ｓ６１４において、メインＣＰＵ１０１が、ＡＲＴセット数が「０」であると判別したとき（Ｓ６１４がＹＥＳ判定の場合）、メインＣＰＵ１０１は、ＡＲＴセット数に「１」を加算する（Ｓ６１５）。そして、Ｓ６１５の処理後、メインＣＰＵ１０１は、ＢＢ中スタート時処理を終了するとともに、状態別制御処理（図１０４参照）も終了する。
On the other hand, when the
［引込優先順位格納処理］
次に、図１２６及び図１２７を参照して、メインフロー（図８２参照）中のＳ２１２で行う引込優先順位格納処理について説明する。図１２６は、引込優先順位格納処理の手順を示すフローチャートである。また、図１２７は、引込優先順位格納処理中の後述のＳ６２５及びＳ６２６の処理を実行するためのソースプログラムの一例を示す図である。
[Attraction priority storage process]
Next, with reference to FIGS. 126 and 127, the attraction priority ranking storage process performed at S212 in the main flow (see FIG. 82) will be described. FIG. 126 is a flow chart showing the procedure of attraction priority storage processing. Also, FIG. 127 is a diagram showing an example of a source program for executing the processes of S625 and S626, which will be described later, during the attraction priority storage process.
まず、メインＣＰＵ１０１は、検索リール数に「３」をセットする（Ｓ６２１）。次いで、メインＣＰＵ１０１は、引込優先順位テーブル選択処理を行う（Ｓ６２２）。この処理では、内部当籤役及び作動ストップボタンに基づいて、引込優先順位テーブル（図２７参照）が選択される。
First, the
次いで、メインＣＰＵ１０１は、引込優先順位格納領域選択処理を行う（Ｓ６２３）。この処理では、検索対象のリールの引込優先順位データ格納領域が選択される。次いで、メインＣＰＵ１０１は、図柄チェック数（回数）として「２０」をセットする（Ｓ６２４）。
Next, the
次いで、メインＣＰＵ１０１は、図柄コード取得処理を行う（Ｓ６２５）。この処理では、図柄チェック数に対応した入賞作動フラグ格納領域及び図柄コード格納領域を参照して、図柄コードを取得する。なお、図柄コード取得処理の詳細については、後述の図１２８を参照しながら後で説明する。
Next, the
次いで、メインＣＰＵ１０１は、論理積演算処理を行う（Ｓ６２６）。この処理では、メインＣＰＵ１０１は、入賞作動フラグデータの生成処理を行う。論理積演算処理の詳細については、後述の図１３３を参照しながら後で説明する。
Next, the
次いで、メインＣＰＵ１０１は、引込優先順位取得処理を行う（Ｓ６２７）。この処理では、メインＣＰＵ１０１は、入賞作動フラグ（入賞役）格納領域（図２８～図３０参照）内においてビットが「１」にセットされており、かつ、当り要求フラグ格納領域でビットが「１」にされている役について、引込優先順位テーブル（図２７参照）を参照して、引込優先順位データを取得する。なお、引込優先順位取得処理の詳細については、後述の図１３４及び図１３５を参照しながら後で説明する。
Next, the
次いで、メインＣＰＵ１０１は、取得した引込優先順位データをメインＲＡＭ１０３内の引込優先順位データ格納領域（不図示）に格納する（Ｓ６２８）。この際、引込優先順位データは、各優先順位の値と、格納領域のビットとが対応するように引込優先順位データ格納領域に格納される。
Next, the
なお、引込優先順位データ格納領域には、メインリールの種類毎に優先順位データの格納領域が設けられる。各引込優先順位データ格納領域には、対応するメインリールの各図柄位置「０」～「１９」に応じて決定された引込優先順位データが格納される。本実施形態では、この引込優先順位データ格納領域を参照することにより、停止テーブルに基づいて決定された滑り駒数の他に、より適切な滑り駒数が存在するか否かを検索する。 In the attraction priority data storage area, a priority data storage area is provided for each type of main reel. Each attraction priority data storage area stores attraction priority data determined according to each symbol position "0" to "19" of the corresponding main reel. In this embodiment, by referring to this attraction priority data storage area, it is searched whether or not there is a more appropriate number of sliding symbols in addition to the number of sliding symbols determined based on the stop table.
引込優先順位データ格納領域に格納される優先順位引込データの内容は、引込優先順位データを決定する際に参照された引込優先順位テーブル内の引込優先順位テーブル番号の種類によって異なる。また、引込優先順位データは、その値が大きいほど優先順位が高いことを表す。引込優先順位データを参照することにより、メインリールの周面に配された各図柄間における優先順位の相対的な評価が可能となる。すなわち、引込優先順位データとして最も大きい値が決定されている図柄が最も優先順位の高い図柄となる。したがって、引込優先順位データは、メインリールの周面に配された各図柄間の順位を示すものともいえる。なお、引込優先順位データの値が等しい図柄が複数存在する場合には、優先順序テーブルが規定する優先順序に従って１つの図柄が決定される。 The contents of the priority attraction data stored in the attraction priority data storage area differ depending on the type of attraction priority table number in the attraction priority table referred to when determining the attraction priority data. Also, the attraction priority data indicates that the higher the value, the higher the priority. By referring to the attraction priority data, it is possible to evaluate the relative priority among the symbols arranged on the peripheral surface of the main reel. In other words, the symbol for which the largest value is determined as the attraction priority data becomes the symbol with the highest priority. Therefore, the attraction priority data can be said to indicate the order of the symbols arranged on the peripheral surface of the main reel. If there are a plurality of symbols with the same attraction priority data value, one symbol is determined according to the priority order defined by the priority order table.
次いで、メインＣＰＵ１０１は、引込優先順位格納領域の更新処理を行う（Ｓ６２９）。この処理では、メインＣＰＵ１０１は、次のチェック図柄の引込優先順位データ格納領域をセットする。次いで、メインＣＰＵ１０１は、図柄チェック数を１減算する（Ｓ６３０）。次いで、メインＣＰＵ１０１は、図柄チェック数が「０」であるか否かを判別する（Ｓ６３１）。
Next, the
Ｓ６３１において、メインＣＰＵ１０１が、図柄チェック数が「０」でないと判別したとき（Ｓ６３１がＮＯ判定の場合）、メインＣＰＵ１０１は、処理をＳ６２５の処理に戻し、Ｓ６２５以降の処理を繰り返す。一方、Ｓ６３１において、メインＣＰＵ１０１が、図柄チェック数が「０」であると判別したとき（Ｓ６３１がＹＥＳ判定の場合）、メインＣＰＵ１０１は、検索対象リールの変更処理を行う（Ｓ６３２）。
In S631, when the
次いで、メインＣＰＵ１０１は、検索リール数を１減算する（Ｓ６３３）。次いで、メインＣＰＵ１０１は、検索リール数が「０」であるか否か、すなわち、全てのメインリールに対して上述した一連の処理が行われたか否かを判別する（Ｓ６３４）。
Next, the
Ｓ６３４において、メインＣＰＵ１０１が、検索リール数が「０」でないと判別したとき（Ｓ６３４がＮＯ判定の場合）、メインＣＰＵ１０１は、処理をＳ６２２の処理に戻し、Ｓ６２２以降の処理を繰り返す。一方、Ｓ６３４において、メインＣＰＵ１０１が、検索リール数が「０」であると判別したとき（Ｓ６３４がＹＥＳ判定の場合）、メインＣＰＵ１０１は、引込優先順位格納処理を終了し、処理をメインフロー（図８２参照）のＳ２１３に移す。
In S634, when the
本実施形態では、上述のようにして引込優先順位格納処理が行われる。上述した引込優先順位格納処理中のＳ６２５及びＳ６２６の処理は、メインＣＰＵ１０１が、図１２７のソースプログラムで規定されている各ソースコードを順次実行することにより行われる。
In this embodiment, the attraction priority ranking storage process is performed as described above. The processing of S625 and S626 in the above-described attraction priority storage processing is performed by the
その中で、Ｓ６２６の論理積演算処理は、メインＣＰＵ１０１が図１２７中のソースコード「ＣＡＬＬＦ ＳＢ＿ＤＡＮＤ＿００」を実行することにより行われる。「ＣＡＬＬＦ」命令は、上述のようにメインＣＰＵ１０１専用の２バイト命令コードであり、図１２７中のソースコード「ＣＡＬＬＦ ＳＢ＿ＤＡＮＤ＿００」が実行されると、「ＳＢ＿ＤＡＮＤ＿００」で指定されているアドレスに、処理をジャンプさせ、論理積演算処理が開始される。
Among them, the AND operation processing of S626 is performed by the
［図柄コード取得処理］
次に、図１２８～図１３２を参照して、引込優先順位格納処理（図１２６参照）中のＳ６２５で行う図柄コード取得処理について説明する。図１２８は、図柄コード取得処理の手順を示すフローチャートであり、図１２９は、図柄コード取得処理を実行するためのソースプログラムの一例を示す図である。図１３０Ａは、図柄コード取得処理のソースプログラム上で、実際に参照される第１リール（左リール）図柄配置テーブルの構成の一例を示す図であり、図１３０Ｂは、第１リール図柄配置テーブルセット時に参照される図柄対応入賞作動テーブルの構成の一例を示す図である。図１３１Ａは、図柄コード取得処理のソースプログラム上で、実際に参照される第２リール（中リール）図柄配置テーブルの構成の一例を示す図であり、図１３１Ｂは、第２リール図柄配置テーブルセット時に参照される図柄対応入賞作動テーブルの構成の一例を示す図である。また、図１３２Ａは、図柄コード取得処理のソースプログラム上で、実際に参照される第３リール（右リール）図柄配置テーブルの構成の一例を示す図であり、図１３２Ｂは、第３リール図柄配置テーブルセット時に参照される図柄対応入賞作動テーブルの構成の一例を示す図である。
[Pattern code acquisition process]
Next, referring to FIGS. 128 to 132, the symbol code acquisition process performed at S625 in the attraction priority storage process (see FIG. 126) will be described. FIG. 128 is a flow chart showing the procedure of the symbol code acquisition process, and FIG. 129 is a diagram showing an example of a source program for executing the symbol code acquisition process. FIG. 130A is a diagram showing an example of the configuration of the first reel (left reel) symbol arrangement table actually referred to in the source program of the symbol code acquisition process, and FIG. 130B is a first reel symbol arrangement table set. It is a diagram showing an example of the configuration of a symbol-based winning operation table that is sometimes referred to. FIG. 131A is a diagram showing an example of the configuration of the second reel (middle reel) symbol arrangement table that is actually referred to on the source program of the symbol code acquisition process, and FIG. 131B is a second reel symbol arrangement table set. It is a diagram showing an example of the configuration of a symbol-based winning operation table that is sometimes referred to. Also, FIG. 132A is a diagram showing an example of the configuration of a third reel (right reel) symbol arrangement table that is actually referred to on the source program of the symbol code acquisition process, and FIG. 132B is a diagram showing a third reel symbol arrangement table. It is a diagram showing an example of the configuration of a symbol-based winning operation table referred to when the table is set.
まず、メインＣＰＵ１０１は、入賞作動フラグ格納領域のクリア処理を行う（Ｓ６４１）。この処理では、メインＣＰＵ１０１は、入賞作動フラグ格納領域（図２８～図３０参照）内の全ての格納領域に「０」をセットする。次いで、メインＣＰＵ１０１は、第１リール図柄配置テーブル（図１３０Ａ参照）をセットする（Ｓ６４２）。
First, the
次いで、メインＣＰＵ１０１は、第１リール（左リール３Ｌ）の停止時であるか否かを判別する（Ｓ６４３）。
Next, the
Ｓ６４３において、メインＣＰＵ１０１が、第１リール（左リール３Ｌ）の停止時であると判別したとき（Ｓ６４３がＹＥＳ判定の場合）、メインＣＰＵ１０１は、後述のＳ６４７の処理を行う。一方、Ｓ６４３において、メインＣＰＵ１０１が、第１リール（左リール３Ｌ）の停止時でないと判別したとき（Ｓ６４３がＮＯ判定の場合）、メインＣＰＵ１０１は、第２リール図柄配置テーブル（図１３１Ａ参照）をセットする（Ｓ６４４）。この処理では、Ｓ６４２の処理でセットされた第１リール図柄配置テーブルが、第２リール図柄配置テーブルで上書きされる。
In S643, when the
次いで、メインＣＰＵ１０１は、第２リール（中リール３Ｃ）の停止時であるか否かを判別する（Ｓ６４５）。
Next, the
Ｓ６４５において、メインＣＰＵ１０１が、第２リール（中リール３Ｃ）の停止時であると判別したとき（Ｓ６４５がＹＥＳ判定の場合）、メインＣＰＵ１０１は、後述のＳ６４７の処理を行う。一方、Ｓ６４５において、メインＣＰＵ１０１が、第２リール（中リール３Ｃ）の停止時でないと判別したとき（Ｓ６４５がＮＯ判定の場合）、メインＣＰＵ１０１は、第３リール図柄配置テーブル（図１３２Ａ参照）をセットする（Ｓ６４６）。この処理では、Ｓ６４４の処理でセットされた第２リール図柄配置テーブルが、第３リール図柄配置テーブルで上書きされる。
When the
Ｓ６４６の処理後、又は、Ｓ６４３或いはＳ６４５がＹＥＳ判定の場合、メインＣＰＵ１０１は、停止制御対象のリールに対する停止操作実行時の図柄チェック処理を行い、図柄チェック処理により取得された図柄に対応する図柄対応入賞作動テーブルを取得する（Ｓ６４７）。例えば、第１リール（左リール３Ｌ）停止時であり、停止操作時に有効ライン上に位置する図柄が「白７」である場合、メインＣＰＵ１０１は、図１３０Ｂ中のアドレス「ｄＲ１＿ＳＶＮ１」～アドレス「ｄＲ１＿ＳＶＮ２－１」の範囲のブロックに規定された図柄対応入賞作動テーブルの先頭アドレスを取得する。
After the process of S646, or when the determination in S643 or S645 is YES, the
次いで、メインＣＰＵ１０１は、入賞作動フラグ格納領域をセットする（Ｓ６４８）。次いで、メインＣＰＵ１０１は、図１０１で説明した圧縮データ格納処理を行う（Ｓ６４９）。この処理では、メインＣＰＵ１０１は、主に、図柄対応入賞作動テーブルに格納された入賞可能な入賞作動フラグデータを、入賞作動フラグ格納領域内の対応する格納領域に転送（展開）する処理を行う。
Next, the
例えば、第１リール（左リール３Ｌ）停止時であり、停止操作時に有効ライン上に位置する図柄が「白７」である場合には、入賞可能な図柄組合せ（コンビネーション）は、図２８～図３０に示すように、第２格納領域に規定されるコンビネーション名称「Ｃ＿２ｎｄ＿Ａ＿０１」、「Ｃ＿２ｎｄ＿Ａ＿０１」及び「Ｃ＿ＳＰ１＿０１」、第３格納領域に規定されるコンビネーション名称「Ｃ＿９枚Ｃ＿０１」～「Ｃ＿９枚Ｃ＿０３」、「Ｃ＿９枚Ｃ＿０７」～「Ｃ＿９枚Ｃ＿０９」及び「Ｃ＿９枚Ｅ＿０１」、第４格納領域に規定されるコンビネーション名称「Ｃ＿ＲＢ役Ａ＿０１」、「Ｃ＿ＲＢ役Ａ＿０２」、「Ｃ＿ＲＢ役Ｂ＿０１」～「Ｃ＿ＲＢ役Ｂ＿０４」、「Ｃ＿ＲＢ役Ｃ＿０１」及び「Ｃ＿ＲＢ役Ｃ＿０２」、第６格納領域に規定されるコンビネーション名称「Ｃ＿リーチ目リプＣ＿０１」～「Ｃ＿リーチ目リプＣ＿０３」、「Ｃ＿リーチ目リプＤ＿０１」、「Ｃ＿リーチ目リプＤ＿０２」及び「Ｃ＿リーチ目リプＥ＿０１」、並びに、第１０格納領域に規定されるコンビネーション名称「Ｃ＿ＢＢ１」である。
For example, when the first reel (left
この場合、図柄対応入賞作動テーブルに格納された入賞可能な入賞作動フラグデータの第１ブロック（第０～第７格納領域）の格納先は、図１３０Ｂに示すテーブル内のアドレス「ｄＲ１＿ＳＶＮ１＋１」に格納されている１バイトの指定データ「０１０１１１００Ｂ」により指定される（図１３０Ｂ中のコメント「格納領域 ＋２， ＋３， ＋４， ＋６」欄参照）。また、図柄対応入賞作動テーブルに格納された入賞可能な入賞作動フラグデータの第２ブロック（第８～第１１格納領域）の格納先は、図１３０Ｂに示すテーブル内のアドレス「ｄＲ１＿ＳＶＮ１＋６」に格納されている１バイトの指定データ「１０００００００Ｂ」により指定される（図１３０Ｂ中のコメント「格納領域 ＋１０」欄参照）。
In this case, the storage destination of the first block (0th to 7th storage areas) of the winable winning operation flag data stored in the symbol-based winning operation table is stored at the address "dR1_SVN1+1" in the table shown in FIG. 130B. 1-byte designation data "01011100B" (see the comment "
なお、本実施形態では、第１ブロックの指定データのビット０～ビット７が、格納先として、それぞれ第１ブロックの第０～第７格納領域を指定するビットであり、第２ブロックの指定データのビット０～ビット３が、格納先として、それぞれ第２ブロックの第８～第１１格納領域を指定するビットである。そして、各ブロックの１バイトの指定データでは、入賞作動フラグデータの格納先となる入賞作動フラグ格納領域内の格納領域に対応するビットに「１」が格納される。
In the present embodiment,
それゆえ、例えば、第１リール（左リール３Ｌ）停止時であり、停止操作時に有効ライン上に位置する図柄が「白７」である場合、Ｓ６４９の処理において、図１３０Ｂに示すテーブル内のアドレス「ｄＲ１＿ＳＶＮ１＋２」に格納されている入賞作動フラグデータ「０００１００００Ｂ」又は「０００００１００Ｂ」が、図柄対応入賞作動テーブルから入賞作動フラグ格納領域内の第２格納領域に転送され、アドレス「ｄＲ１＿ＳＶＮ１＋３」に格納されている入賞作動フラグデータ「００１０００００Ｂ」又は「０００００１００Ｂ」が、図柄対応入賞作動テーブルから入賞作動フラグ格納領域内の第３格納領域に転送される。また、この場合、Ｓ６４９の処理において、図１３０Ｂに示すテーブル内のアドレス「ｄＲ１＿ＳＶＮ１＋４」に格納されている入賞作動フラグデータ「１０００００００Ｂ」、「０１００００００Ｂ」又は「００１０００００Ｂ」が、図柄対応入賞作動テーブルから入賞作動フラグ格納領域内の第４格納領域に転送され、アドレス「ｄＲ１＿ＳＶＮ１＋５」に格納されている入賞作動フラグデータ「００１０００００Ｂ」、「０００１００００Ｂ」又は「００００１０００Ｂ」が、図柄対応入賞作動テーブルから入賞作動フラグ格納領域内の第６格納領域に転送される。さらに、この場合、Ｓ６４９の処理において、図１３０Ｂに示すテーブル内のアドレス「ｄＲ１＿ＳＶＮ１＋８」に格納されている入賞作動フラグデータ「１０００００００Ｂ」が、図柄対応入賞作動テーブルから入賞作動フラグ格納領域内の第１０格納領域に転送される。
Therefore, for example, when the first reel (left
Ｓ６４９の処理後、メインＣＰＵ１０１は、圧縮データ格納処理により更新された入賞作動フラグ格納領域をセットし、図柄コード格納領域をセットし、入賞作動フラグ格納領域のデータ長（本実施形態では１２バイト）をセットする（Ｓ６５０）。そして、Ｓ６５０の処理後、メインＣＰＵ１０１は、図柄コード取得処理を終了し、処理を引込優先順位格納処理（図１２６参照）のＳ６２６に移す。
After the process of S649, the
本実施形態では、上述のようにして図柄コード取得処理が行われる。なお、上述した図柄コード取得処理は、メインＣＰＵ１０１が、図１２９のソースプログラムで規定されている各ソースコードを順次実行することにより行われる。その中でも、Ｓ６４９の圧縮データ格納処理は、メインＣＰＵ１０１が図１２９中のソースコード「ＣＡＬＬＦ ＳＢ＿ＢＴＥＰ＿００」を実行することにより行われる。
In this embodiment, the symbol code acquisition process is performed as described above. The symbol code acquisition process described above is performed by the
「ＣＡＬＬＦ」命令は、上述のようにメインＣＰＵ１０１専用の２バイト命令コードであり、図１２９中のソースコード「ＣＡＬＬＦ ＳＢ＿ＢＴＥＰ＿００」が実行されると、「ＳＢ＿ＢＴＥＰ＿００」で指定されているアドレスに、処理をジャンプさせ、圧縮データ格納処理が開始される。そして、この圧縮データ格納処理では、上述のように、各リールの図柄対応入賞作動フラグテーブルに格納された入賞作動フラグデータ（圧縮データ）が、入賞作動フラグ格納領域に展開（コピー）される。
The "CALLF" instruction is a 2-byte instruction code dedicated to the
なお、本実施形態では、上述した図柄コード取得処理中のＳ６４７～Ｓ６４９で説明した処理手順で入賞に係るデータの圧縮・展開処理を行い、かつ、その処理の中で上述したメインＣＰＵ１０１専用命令コードを用いることにより、入賞に係るデータの圧縮・展開処理の効率化を図ることができるとともに、限られたメインＲＡＭ１０３の容量を有効活用することができる。
In the present embodiment, the data compression/decompression process is performed according to the process procedure described in S647 to S649 during the symbol code acquisition process, and during that process, the
また、本実施形態では、図柄コード取得処理中のＳ６４９の圧縮データ格納処理において、「ＣＡＬＬＦ」命令で指定するジャンプ先のアドレス「ＳＢ＿ＢＴＥＰ＿００」は、図９７で説明した図柄設定処理中のＳ３３０の圧縮データ格納処理において、「ＣＡＬＬＦ」命令で指定するジャンプ先のアドレスと同じである。すなわち、本実施形態では、図柄コード取得処理で行う圧縮データ格納処理を実行するためのソースプログラムが、図柄設定処理で行う圧縮データ格納処理を実行するためのソースプログラムと同じであり、Ｓ６４９及びＳ３３０の両処理において、圧縮データ格納処理のソースプログラムが共有化（モジュール化）されている。この場合、Ｓ６４９及びＳ３３０の両処理において、それぞれ別個に圧縮データ格納処理のソースプログラムを設ける必要が無くなるので、その分、ソースプログラムの容量（メインＲＯＭ１０２の使用容量）を低減することができる。この結果、本実施形態では、メインＲＯＭ１０２において、空き容量を確保する（増大させる）ことができ、増えた空き容量を活用して、遊技性を高めることが可能になる。
Further, in this embodiment, in the compressed data storage process of S649 during the symbol code acquisition process, the jump destination address "SB_BTEP_00" specified by the "CALLF" instruction is the compressed data of S330 during the symbol setting process described with reference to FIG. In the data storage process, it is the same as the jump destination address specified by the "CALLF" instruction. That is, in this embodiment, the source program for executing the compressed data storage process performed in the symbol code acquisition process is the same as the source program for executing the compressed data storage process performed in the symbol setting process. In both processes, the source program for the compressed data storage process is shared (modularized). In this case, there is no need to provide a separate source program for the compressed data storage process in both the processes of S649 and S330, so the capacity of the source program (used capacity of the main ROM 102) can be reduced accordingly. As a result, in the present embodiment, free space can be secured (increased) in the
［論理積演算処理］
次に、図１３３を参照して、例えば、引込優先順位格納処理（図１２６参照）中のＳ６２６で行う論理積演算処理について説明する。図１３３は、論理積演算処理の手順を示すフローチャートである。なお、図１３３に示す論理積演算処理は、引込優先順位格納処理（図１２６参照）中のＳ６２６だけでなく、後述の引込優先順位取得処理（後述の図１３４及び図１３５参照）中のＳ６８７においても実行される。
[Logical product operation processing]
Next, with reference to FIG. 133, for example, the AND operation processing performed at S626 during the attraction priority storage processing (see FIG. 126) will be described. FIG. 133 is a flow chart showing the procedure of logical product operation processing. Note that the logical product operation process shown in FIG. 133 is performed not only at S626 during the attraction priority storage process (see FIG. 126), but also at S687 during the attraction priority acquisition process (see FIGS. 134 and 135 described later). is also executed.
引込優先順位格納処理（図１２６参照）中のＳ６２６で実行される論理積演算処理において、論理積演算される２つのデータは、上述した図柄コード取得処理中のＳ６５０でセットされた入賞作動フラグ格納領域のデータ、及び、図柄コード格納領域のデータである。そして、前者のデータが後述の「論理積先データ」に対応し、後者のデータが後述の「論理積元データ」に対応する。また、この場合、上述した図柄コード取得処理中のＳ６５０でセットされたデータ長（１２バイト）のバイト数「１２」が後述の「論理積回数」に対応する。 In the AND operation process executed at S626 during the attraction priority storage process (see FIG. 126), the two data to be ANDed are stored in the winning operation flag set at S650 during the symbol code acquisition process described above. These are area data and pattern code storage area data. The former data corresponds to "logical product target data" described later, and the latter data corresponds to "logical product source data" described later. Also, in this case, the number of bytes "12" of the data length (12 bytes) set in S650 during the pattern code acquisition process corresponds to the "number of logical products" described later.
一方、後述の引込優先順位取得処理（後述の図１３４及び図１３５参照）中のＳ６８７で実行される論理積演算処理において、論理積演算される２つのデータは、当り（引込）要求フラグ格納領域のデータ、及び、入賞作動フラグ格納領域のデータである。そして、前者のデータが後述の「論理積先データ」に対応し、後者のデータが後述の「論理積元データ」に対応する。また、この場合、後述の図１３６Ｂ中に記載のＲＴ作動組み合わせ表示フラグのデータ長（１バイト）のバイト数「１」が後述の「論理積回数」に対応する。 On the other hand, in the logical AND operation process executed at S687 in the attraction priority order acquisition process (see FIGS. 134 and 135 described later), the two data to be ANDed are stored in the hit (attraction) request flag storage area. and the data of the winning operation flag storage area. The former data corresponds to "logical product target data" described later, and the latter data corresponds to "logical product source data" described later. In this case, the number of bytes "1" of the data length (1 byte) of the RT operation combination display flag described later in FIG. 136B corresponds to the "number of logical products" described later.
まず、メインＣＰＵ１０１は、論理積元データ（例えば、図柄コード格納領域のデータ）を取得する（Ｓ６６１）。次いで、メインＣＰＵ１０１は、論理積元データと論理積先データ（例えば、入賞作動フラグ格納領域のデータ）との論理積演算を行い、その演算結果を論理積先データとして保存する（Ｓ６６２）。
First, the
次いで、メインＣＰＵ１０１は、取得する論理積元データのアドレスを１加算する（Ｓ６６３）。次いで、メインＣＰＵ１０１は、参照する論理積先データのアドレスを１加算する（Ｓ６６４）。
Next, the
次いで、メインＣＰＵ１０１は、論理積回数を１減算する（Ｓ６６５）。次いで、メインＣＰＵ１０１は、論理積回数が「０」であるか否かを判別する（Ｓ６６６）。
Next, the
Ｓ６６６において、メインＣＰＵ１０１が、論理積回数が「０」でないと判別したとき（Ｓ６６６がＮＯ判定の場合）、メインＣＰＵ１０１は、処理をＳ６６１の処理に戻し、Ｓ６６１以降の処理を繰り返す。一方、Ｓ６６６において、メインＣＰＵ１０１が、論理積回数が「０」であると判別したとき（Ｓ６６６がＹＥＳ判定の場合）、メインＣＰＵ１０１は、論理積演算処理を終了し、処理を例えば引込優先順位格納処理（図１２６参照）のＳ６２７に移す。
In S666, when the
［引込優先順位取得処理］
次に、図１３４～図１３７を参照して、引込優先順位格納処理（図１２６参照）中のＳ６２７で行う引込優先順位取得処理について説明する。なお、図１３４及び図１３５は、引込優先順位取得処理の手順を示すフローチャートである。図１３６Ａは、引込優先順位取得処理中の後述のＳ６８０～Ｓ６８３の処理を実行するためのソースプログラムの一例を示す図であり、図１３６Ｂは、引込優先順位取得処理中の後述のＳ６８６の処理を実行するためのソースプログラムの一例を示す図であり、図１３６Ｃは、引込優先順位取得処理中の後述のＳ６８７の処理を実行するためのソースプログラムの一例を示す図である。また、図１３７は、引込優先順位取得処理のソースプログラム上で、実際に参照される引込優先順位テーブルの構成の一例を示す図である。
[Priority Acquisition Processing]
Next, with reference to FIGS. 134 to 137, the attraction priority acquisition process performed in S627 during the attraction priority storage process (see FIG. 126) will be described. 134 and 135 are flowcharts showing the procedure of the attraction priority acquisition process. FIG. 136A is a diagram showing an example of a source program for executing the processing of S680 to S683 described later during the attraction priority acquisition process, and FIG. FIG. 136C is a diagram showing an example of a source program to be executed, and FIG. 136C is a diagram showing an example of a source program for executing the later-described process of S687 during the attraction priority acquisition process. Also, FIG. 137 is a diagram showing an example of the configuration of the attraction priority order table that is actually referred to on the source program of the attraction priority order acquisition process.
まず、メインＣＰＵ１０１は、右リール３Ｒ（特定の表示列）のチェック時であるか否かを判別する（Ｓ６７１）。
First, the
Ｓ６７１において、メインＣＰＵ１０１が、右リール３Ｒのチェック時でないと判別したとき（Ｓ６７１がＮＯ判定の場合）、メインＣＰＵ１０１は、後述のＳ６７４の処理を行う。一方、Ｓ６７１において、メインＣＰＵ１０１が、右リール３Ｒのチェック時であると判別したとき（Ｓ６７１がＹＥＳ判定の場合）、メインＣＰＵ１０１は、内部当籤役に係る図柄組合せ（入賞役）に「ＡＮＹ役」（所定の図柄の組合せ）が含まれるか否かを判別する（Ｓ６７２）。なお、ここでいう「ＡＮＹ役」とは、少なくとも右リール３Ｒの停止図柄に関係なく入賞が確定する役（少なくとも右リール３Ｒの停止図柄が任意の図柄である入賞役）のことをいう。
In S671, when the
Ｓ６７２において、メインＣＰＵ１０１が、内部当籤役に係る図柄組合せに「ＡＮＹ役」が含まれないと判別したとき（Ｓ６７２がＮＯ判定の場合）、メインＣＰＵ１０１は、後述のＳ６７４の処理を行う。一方、Ｓ６７２において、メインＣＰＵ１０１が、内部当籤役に係る図柄組合せに「ＡＮＹ役」が含まれると判別したとき（Ｓ６７２がＹＥＳ判定の場合）、メインＣＰＵ１０１は、入賞作動フラグ格納領域内の「ＡＮＹ役」に対応する格納領域をマスクする（Ｓ６７３）。具体的には、メインＣＰＵ１０１は、入賞作動フラグ格納領域内の「ＡＮＹ役」に対応するビットに「１」をセットする。
In S672, when the
Ｓ６７３の処理後、又は、Ｓ６７１或いはＳ６７２がＮＯ判定の場合、メインＣＰＵ１０１は、入賞作動フラグ格納領域（図２８～図３０参照）のアドレスとして、その最後尾の格納領域のアドレスに「１」を加算したアドレスをセットし、停止禁止データをセットし、入賞作動フラグデータ長（入賞作動フラグ格納領域のデータ長：本実施形態では、１２バイト）をセットする（Ｓ６７４）。次いで、メインＣＰＵ１０１は、ストックボタン作動カウンタの値、及び、ストップボタン作動状態を取得する（Ｓ６７５）。なお、ストップボタン作動カウンタは、停止操作が検出されているストップボタンの数を管理するためのカウンタである。また、ストップボタン作動状態は、作動ストップボタン格納領域（図３３参照）を参照することにより取得される。
After the processing of S673, or when the determination in S671 or S672 is NO, the
次いで、メインＣＰＵ１０１は、セットされている入賞作動フラグ格納領域のアドレスを１減算（－１更新）する（Ｓ６７６）。次いで、メインＣＰＵ１０１は、セットされている入賞作動フラグ格納領域とそれに対応する当り要求フラグ格納領域（図２８～図３０参照）とから当り要求フラグデータを生成し、該生成された当り要求フラグデータに基づいて禁止入賞作動位置を生成する（Ｓ６７７）。
Next, the
次いで、メインＣＰＵ１０１は、停止操作位置が禁止入賞作動位置であるか否かを判別する（Ｓ６７８）。
Next, the
Ｓ６７８において、メインＣＰＵ１０１が、停止操作位置が禁止入賞作動位置でないと判別したとき（Ｓ６７８がＮＯ判定の場合）、メインＣＰＵ１０１は、後述のＳ６８４の処理を行う。一方、Ｓ６７８において、メインＣＰＵ１０１が、停止操作位置が禁止入賞作動位置であると判別したとき（Ｓ６７８がＹＥＳ判定の場合）、メインＣＰＵ１０１は、ストップボタン作動カウンタの値が第３停止の値であるか否かを判別する（Ｓ６７９）。
In S678, when the
Ｓ６７９において、メインＣＰＵ１０１が、ストップボタン作動カウンタの値が第３停止の値であると判別したとき（Ｓ６７９がＹＥＳ判定の場合）、メインＣＰＵ１０１は、後述のＳ７０５の処理を行う。一方、Ｓ６７９において、メインＣＰＵ１０１が、ストップボタン作動カウンタの値が第３停止の値でないと判別したとき（Ｓ６７９がＮＯ判定の場合）、メインＣＰＵ１０１は、ストップボタン作動カウンタの値が第２停止の値であるか否かを判別する（Ｓ６８０）。
When the
Ｓ６８０において、メインＣＰＵ１０１が、ストップボタン作動カウンタの値が第２停止の値でないと判別したとき（Ｓ６８０がＮＯ判定の場合）、メインＣＰＵ１０１は、後述のＳ６８４の処理を行う。一方、Ｓ６８０において、メインＣＰＵ１０１が、ストップボタン作動カウンタの値が第２停止の値であると判別したとき（Ｓ６８０がＹＥＳ判定の場合）、メインＣＰＵ１０１は、右リール３Ｒの停止後であるか否かを判別する（Ｓ６８１）。
When the
Ｓ６８１において、メインＣＰＵ１０１が、右リール３Ｒの停止後であると判別したとき（Ｓ６８１がＹＥＳ判定の場合）、メインＣＰＵ１０１は、後述のＳ６８４の処理を行う。一方、Ｓ６８１において、メインＣＰＵ１０１が、右リール３Ｒの停止後でないと判別したとき（Ｓ６８１がＮＯ判定の場合）、メインＣＰＵ１０１は、当り要求フラグが「ＡＮＹ役」の干渉を受ける可能性があるフラグでないか否か（内部当籤役に係る図柄組合せ（入賞役）に「ＡＮＹ役」が含まれないか否か）を判別する（Ｓ６８２）。
In S681, when the
Ｓ６８２において、メインＣＰＵ１０１が、当り要求フラグが「ＡＮＹ役」の干渉を受ける可能性があるフラグでないと判別したとき（Ｓ６８２がＹＥＳ判定の場合）、メインＣＰＵ１０１は、後述のＳ６８４の処理を行う。一方、Ｓ６８２において、メインＣＰＵ１０１が、当り要求フラグが「ＡＮＹ役」の干渉を受ける可能性があるフラグであると判別したとき（Ｓ６８２がＮＯ判定の場合）、メインＣＰＵ１０１は、現チェックが「ＡＮＹ役」を含む当り要求フラグのチェック時であるか否かを判別する（Ｓ６８３）。
In S682, when the
Ｓ６８３において、メインＣＰＵ１０１が、現チェックが「ＡＮＹ役」を含む当り要求フラグのチェック時であると判別したとき（Ｓ６８３がＹＥＳ判定の場合）、メインＣＰＵ１０１は、後述のＳ７０５の処理を行う。
In S683, when the
一方、Ｓ６８３において、メインＣＰＵ１０１が、現チェックが「ＡＮＹ役」を含む当り要求フラグのチェック時でないと判別したとき（Ｓ６８３がＮＯ判定の場合）、Ｓ６７８或いはＳ６８０がＮＯ判定の場合、又は、Ｓ６８１或いはＳ６８２がＹＥＳ判定の場合、メインＣＰＵ１０１は、入賞作動フラグデータ長を１減算する（Ｓ６８４）。次いで、メインＣＰＵ１０１は、入賞作動フラグデータ長が「０」であるか否かを判別する（Ｓ６８５）。
On the other hand, in S683, when the
Ｓ６８５において、メインＣＰＵ１０１が、入賞作動フラグデータ長が「０」でないと判別したとき（Ｓ６８５がＮＯ判定の場合）、メインＣＰＵ１０１は、処理をＳ６７６の処理に戻し、Ｓ６７６以降の処理を繰り返す。
In S685, when the
一方、Ｓ６８５において、メインＣＰＵ１０１が、入賞作動フラグデータ長が「０」であると判別したとき（Ｓ６８５がＹＥＳ判定の場合）、メインＣＰＵ１０１は、停止制御用引込要求フラグ設定処理を行う（Ｓ６８６）。この処理は、メインＣＰＵ１０１により、図１３６Ｂのソースプログラムで規定されている各処理が順次実行されることにより行われる。それゆえ、この処理の中では、図１３３で説明した論理積演算処理が行われる。なお、Ｓ６８６の処理内で実行される論理積演算処理では、上述のように、当り（引込）要求フラグ格納領域のデータが「論理積先データ」にセットされ、入賞作動フラグ格納領域のデータが「論理積元データ」にセットされ、「論理積回数」には、ＲＴ作動組み合わせ表示フラグのデータ長（１バイト）のバイト数「１」がセットされる。ＲＴ作動組み合わせ表示フラグは、入賞作動フラグ格納領域において、ＲＴ移行に係る図柄組合せが規定された格納領域のことであり、本実施形態では、図２８～図３０に示すように格納領域１１のみとなる。
On the other hand, when the
次いで、メインＣＰＵ１０１は、引込優先順位テーブルアドレス格納領域を参照して、引込優先順位テーブルを取得する（Ｓ６８７）。この処理は、メインＣＰＵ１０１により、図１３６Ｃのソースプログラムで規定されている各処理が順次実行されることにより行われる。それゆえ、この処理では、現在セットされているアドレスに、引込優先順位データの初期値「１（００１Ｈ）」が設定されるとともに、図１３７に示す、先頭アドレスが「ｄＰＬＶＬＴＢ００」～「ｄＰＬＶＬＴＢ０５」のいずれかとなるブロックに格納された引込優先順位テーブルが取得される。なお、図１３７に示す、先頭アドレスが「ｄＰＬＶＬＴＢ００」～「ｄＰＬＶＬＴＢ０５」となるブロックに格納された引込優先順位テーブルは、それぞれ、図２７に記載の引込優先順位テーブル番号「００」～「０５」の引込優先順位テーブルに対応する。
Next, the
次いで、メインＣＰＵ１０１は、現在セットされているアドレスに格納されている引込優先順位テーブルのデータが、エンドコード（０００Ｈ）であるか否かを判別する（Ｓ６８８）。
Next, the
Ｓ６８８において、メインＣＰＵ１０１が、現在セットされているアドレスに格納されている引込優先順位テーブルのデータが、エンドコードであると判別したとき（Ｓ６８８がＹＥＳ判定の場合）、メインＣＰＵ１０１は、後述のＳ７０５の処理を行う。一方、Ｓ６８８において、メインＣＰＵ１０１が、現在セットされているアドレスに格納されている引込優先順位テーブルのデータが、エンドコードでないと判別したとき（Ｓ６８８がＮＯ判定の場合）、メインＣＰＵ１０１は、入賞作動フラグ格納領域をセットする（Ｓ６８９）。
In S688, when the
次いで、メインＣＰＵ１０１は、現在セットされているアドレスに基づいて、引込優先順位テーブルから引込優先順位データを取得する（Ｓ６９０）。次いで、メインＣＰＵ１０１は、引込優先順位テーブルのブロックカウンタをセットする（Ｓ６９１）。本実施形態では、この処理において、メインＣＰＵ１０１は、引込優先順位テーブルのブロックカウンタの値に「２」をセットする。
Next, the
次いで、メインＣＰＵ１０１は、引込優先順位テーブルのチェック回数をセットし、参照する引込優先順位テーブルのアドレスを１加算（＋１更新）する（Ｓ６９２）。本実施形態では、この処理において、メインＣＰＵ１０１は、引込優先順位テーブルのチェック回数に「８」（図１３７に示す引込優先順位テーブルに規定されているチェックデータのビット数）をセットする。
Next, the
次いで、メインＣＰＵ１０１は、更新された引込優先順位テーブルのアドレスに基づいて、チェックデータ（図１３７参照）を取得し、チェックデータからチェックビットを抽出する（Ｓ６９３）。なお、本実施形態では、ここで抽出するチェックビットは、チェックデータのビット０に対応する。例えば、Ｓ６９０の処理において、先頭アドレスが「ｄＰＬＶＬＴＢ００」であるブロックに規定された引込優先順位テーブルから引込優先順位データ「０３ＥＨ」が取得された場合、Ｓ６９３の処理では、チェックデータとして「１０００１０００Ｂ」が取得され、チェックビットの値として「０」が抽出される。
Next, the
次いで、メインＣＰＵ１０１は、抽出されたチェックビットの値が「１」であるか否かを判別する（Ｓ６９４）。
Next, the
Ｓ６９４において、メインＣＰＵ１０１が、抽出されたチェックビットの値が「１」でないと判別したとき（Ｓ６９４がＮＯ判定の場合）、メインＣＰＵ１０１は、後述のＳ６９９の処理を行う。一方、Ｓ６９４において、メインＣＰＵ１０１が、抽出されたチェックビットの値が「１」であると判別したとき（Ｓ６９４がＹＥＳ判定の場合）、メインＣＰＵ１０１は、参照する引込優先順位テーブルのアドレスを１加算（＋１更新）し、更新後のアドレスに基づいて、引込優先順位テーブルから判定データ（図１３７中の「フラグ判定データ」）を取得する（Ｓ６９５）。
In S694, when the
次いで、メインＣＰＵ１０１は、Ｓ６９５で取得した判定データに基づいて、現在取得されている入賞作動フラグデータが判定対象であるか否かを判別する（Ｓ６９６）。この処理では、メインＣＰＵ１０１は、現在取得されている入賞作動フラグデータと、判定データとを比較し、前者が後者に対応するものである否かを判定し、前者が後者に対応するものである場合には、現在取得されている入賞作動フラグデータが判定対象であると判定する。
Next, the
Ｓ６９６において、メインＣＰＵ１０１が、入賞作動フラグデータが判定対象でないと判別したとき（Ｓ６９６がＮＯ判定の場合）、メインＣＰＵ１０１は、後述のＳ６９９の処理を行う。一方、Ｓ６９６において、メインＣＰＵ１０１が、入賞作動フラグデータが判定対象であると判別したとき（Ｓ６９６がＹＥＳ判定の場合）、メインＣＰＵ１０１は、引込優先順位データの更新処理を行う（Ｓ６９７）。この処理では、メインＣＰＵ１０１は、Ｓ６９７で取得した判定データに対応付けられた引込優先順位データで、現在セットされている引込優先順位データを更新（上書き）する。
In S696, when the
次いで、メインＣＰＵ１０１は、チェックデータの更新処理を行う（Ｓ６９８）。この処理では、メインＣＰＵ１０１は、チェックデータを１ビットだけ右方向（ビット７からビット０に向かう方向）にシフトする。なお、この処理において、シフト後のチェックデータのビット７には、「０」がセットされる。
Next, the
Ｓ６９８の処理後、又は、Ｓ６９４或いはＳ６９６がＮＯ判定の場合、メインＣＰＵ１０１は、チェックデータにチェック対象のビット（「１」がセットされているビット）があるか否かを判別する（Ｓ６９９）。
After the process of S698, or when the determination in S694 or S696 is NO, the
Ｓ６９９において、メインＣＰＵ１０１が、チェックデータにチェック対象のビットがないと判別したとき（Ｓ６９９がＮＯ判定の場合）、メインＣＰＵ１０１は、後述のＳ７０２の処理を行う。一方、Ｓ６９９において、メインＣＰＵ１０１が、チェックデータにチェック対象のビットがあると判別したとき（Ｓ６９９がＹＥＳ判定の場合）、メインＣＰＵ１０１は、チェックする入賞作動フラグ格納領域のアドレスを１加算（＋１更新）し、チェック回数を１減算する（Ｓ７００）。
When the
次いで、メインＣＰＵ１０１は、チェック回数が「０」であるか否かを判別する（Ｓ７０１）。Ｓ７０１において、メインＣＰＵ１０１が、チェック回数が「０」でないと判別したとき（Ｓ７０１がＮＯ判定の場合）、メインＣＰＵ１０１は、処理をＳ６９８の処理に戻し、Ｓ６９８以降の処理を繰り返す。
Next, the
一方、Ｓ７０１において、メインＣＰＵ１０１が、チェック回数が「０」であると判別したとき（Ｓ７０１がＹＥＳ判定の場合）、メインＣＰＵ１０１は、現在参照している入賞作動フラグ格納領域のアドレスにチェック回数の初期値「８」を加算して入賞作動フラグ格納領域のアドレスを更新し、ブロックカウンタの値を１減算する（Ｓ７０２）。次いで、メインＣＰＵ１０１は、ブロックカウンタの値が「０」であるか否かを判別する（Ｓ７０３）。
On the other hand, when the
Ｓ７０３において、メインＣＰＵ１０１が、ブロックカウンタの値が「０」でないと判別したとき（Ｓ７０３がＮＯ判定の場合）、メインＣＰＵ１０１は、処理をＳ６９２の処理に戻し、Ｓ６９２以降の処理を繰り返す。
In S703, when the
一方、Ｓ７０３において、メインＣＰＵ１０１が、ブロックカウンタの値が「０」であると判別したとき（Ｓ７０３がＹＥＳ判定の場合）、メインＣＰＵ１０１は、参照する引込優先順位テーブルのアドレスを１加算（＋１更新）する（Ｓ７０４）。例えば、現在参照している引込優先順位テーブルが、先頭アドレスが「ｄＰＬＶＬＴＢ００」であるブロックに規定された引込優先順位テーブルである場合、この処理により、参照する引込優先順位テーブルが、先頭アドレスが「ｄＰＬＶＬＴＢ０１」であるブロックに規定された引込優先順位テーブルに変更される。そして、Ｓ７０４の処理後、メインＣＰＵ１０１は、処理をＳ６８８の処理に戻し、Ｓ６８８以降の処理を繰り返す。
On the other hand, when the
ここで再度、Ｓ６７９、Ｓ６８３又はＳ６８８の処理に戻って、Ｓ６７９、Ｓ６８３又はＳ６８８がＹＥＳ判定の場合、メインＣＰＵ１０１は、この時点でセットされている引込順位データを、最終的な引込優先順位データとしてセットする（Ｓ７０５）。なお、Ｓ６７９又はＳ６８３がＹＥＳ判定の場合、メインＣＰＵ１０１は、最終的な引込優先順位データとして「０（００Ｈ）」をセットする。この場合、引込優先順位データ「０（００Ｈ）」にはエンドコードが割り付けられているので、引込データ無し（停止禁止）がセットされる。そして、Ｓ７０５の処理後、メインＣＰＵ１０１は、引込優先順位取得処理を終了し、処理を引込優先順位格納処理（図１２６参照）のＳ６２８に移す。
Here again, returning to the processing of S679, S683 or S688, if the determination in S679, S683 or S688 is YES, the
本実施形態では、上述のようにして引込優先順位取得処理が行われる。なお、上述した引込優先順位取得処理中のＳ６８０～Ｓ６８３の「ＡＮＹ役」の引込優先対応処理は、メインＣＰＵ１０１が、図１３６Ａのソースプログラムで規定されている各ソースコードを順次実行することにより行われる。その中で、例えば、Ｓ６８３の判定処理は、ソースプログラム上において、「ＪＣＰ」命令（所定の判定命令）により実行される。なお、「ＪＣＰ」命令は、比較命令相当の動作を実行する命令であり、メインＣＰＵ１０１専用命令コードである。
In this embodiment, the attraction priority order acquisition process is performed as described above. It should be noted that the attraction priority handling process of "ANY role" in S680 to S683 during the attraction priority acquisition process described above is performed by the
ソースプログラム上において、例えば、ソースコード「ＪＣＰ ｃｃ，Ａ，ｎ，ｅ」が実行されると、Ａレジスタの内容（格納データ）と、整数ｎとを比較し、その比較結果が、ｃｃの条件となれば、処理をｅで指定されるアドレスにジャンプさせる。なお、「ＪＣＰ」命令の「ｃｃの条件」には、フラグ・レジスタＦ内のキャリーフラグの状態及びゼロフラグの状態の一方が指定される（図１１参照）。例えば、ｃｃに「Ｃ」が指定されていれば、ｃｃの条件はキャリーフラグが「１」（オン状態）であることを意味し、ｃｃに「ＮＣ」が指定されていれば、ｃｃの条件はキャリーフラグが「０」（オフ状態）であることを意味する。また、例えば、ｃｃに「Ｚ」が指定されていれば、ｃｃの条件はゼロフラグが「１」（オン状態）であることを意味し、ｃｃに「ＮＺ」が指定されていれば、ｃｃの条件はゼロフラグが「０」（オフ状態）であることを意味する。 For example, when the source code "JCP cc, A, n, e" is executed on the source program, the content of the A register (stored data) is compared with the integer n, and the result of the comparison is the condition of cc. If so, the process jumps to the address specified by e. It should be noted that either the state of the carry flag or the state of the zero flag in the flag register F is designated as the "condition of cc" of the "JCP" instruction (see FIG. 11). For example, if "C" is specified for cc, the condition for cc means that the carry flag is "1" (on state), and if "NC" is specified for cc, the condition for cc is means that the carry flag is "0" (off state). Also, for example, if "Z" is specified for cc, the condition of cc means that the zero flag is "1" (on state), and if "NZ" is specified for cc, The condition means that the zero flag is "0" (off state).
「ＡＮＹ役」の引込優先対応処理のソースプログラム上において、図１３６Ａに示すように、「ＪＣＰ」命令を用いた場合、アドレス設定に係る命令を省略することができる（アドレス設定に係る命令を別途設ける必要がなくなる）ので、「ＡＮＹ役」の引込優先対応処理の処理効率を高めることができるとともに、ソースプログラムの容量（メインＲＯＭ１０２の使用容量）を低減することができる。 As shown in FIG. 136A, if the "JCP" instruction is used in the source program of the attraction priority handling process for the "ANY role", the instruction related to address setting can be omitted (the instruction related to address setting can be omitted). Therefore, it is possible to improve the processing efficiency of the "ANY role" attracting priority handling process and reduce the capacity of the source program (used capacity of the main ROM 102).
また、上述した引込優先順位取得処理中のＳ６８６の停止制御用引込要求フラグ設定処理は、メインＣＰＵ１０１が、図１３６Ｂのソースプログラムで規定されている各ソースコードを順次実行することにより行われる。Ｓ６８６の停止制御用引込要求フラグ設定処理では、図１３６Ｂに示すように、メインＣＰＵ１０１専用命令コードである、Ｑレジスタ（拡張レジスタ）を用いてアドレス指定を行う「ＬＤＱ」命令、及び、「ＣＡＬＬＦ」命令が利用される。
The stop control attraction request flag setting process of S686 during the attraction priority acquisition process described above is performed by the
それゆえ、Ｓ６８６の停止制御用引込要求フラグ設定処理において、Ｑレジスタ（拡張レジスタ）を用いた「ＬＤＱ」命令を用いることにより、直値により、メインＲＯＭ１０２、メインＲＡＭ１０３やメモリーマップＩ／Ｏにアクセスすることができる。この場合、ソースプログラム上において、アドレス設定に係る命令を省略することができ、ソースプログラムの容量（メインＲＯＭ１０２の使用容量）を低減することができる。また、「ＣＡＬＬＦ」命令は、上述のように、２バイトの命令コードである。それゆえ、停止制御用引込要求フラグ設定処理において、これらのメインＣＰＵ１０１専用命令コードを使用することにより、処理の効率化を図ることができ、限られたメインＲＡＭ１０３の容量を有効活用することができる。
Therefore, in the stop control pull-in request flag setting process of S686, by using the "LDQ" instruction using the Q register (extension register), the
さらに、本実施形態では、優先引込順位取得処理中のＳ６８６の停止制御用引込要求フラグ設定処理において、「ＣＡＬＬＦ」命令で指定するジャンプ先の論理積演算処理のアドレス「ＳＢ＿ＤＡＮＤ＿００」は、上記図１２６で説明した引込優先順位格納処理中のＳ６２６の論理積演算処理において「ＣＡＬＬＦ」命令で指定するジャンプ先のアドレスと同じである（図１２７参照）。すなわち、本実施形態では、優先引込順位取得処理中のＳ６８６の停止制御用引込要求フラグ設定処理で行う論理積演算処理を実行するためのソースプログラムが、引込優先順位格納処理中のＳ６２６で行う論理積演算処理を実行するためのソースプログラムと同じであり、Ｓ６８６及びＳ６２６の両処理において、論理積演算処理のソースプログラムが共有化（モジュール化）されている。この場合、Ｓ６８６及びＳ６２６の両処理において、それぞれ別個に論理積演算処理のソースプログラムを設ける必要が無くなるので、その分、ソースプログラムの容量（メインＲＯＭ１０２の使用容量）を低減することができる。この結果、本実施形態では、メインＲＯＭ１０２において、空き容量を確保する（増大させる）ことができ、増えた空き容量を活用して、遊技性を高めることが可能になる。
Furthermore, in this embodiment, in the stop control pull-in request flag setting process of S686 during the priority pull-in order acquisition process, the address "SB_DAND_00" of the jump destination logical product operation process specified by the "CALLF" instruction is This is the same as the jump destination address specified by the "CALLF" instruction in the AND operation processing of S626 during the attraction priority storage processing described in 1 (see FIG. 127). That is, in the present embodiment, the source program for executing the AND operation processing performed in the stop control attraction request flag setting processing of S686 during the priority attraction ranking acquisition processing is the logic performed in S626 during the attraction priority storage processing. It is the same as the source program for executing the product operation processing, and the source program for the logical product operation processing is shared (modularized) in both the processing of S686 and S626. In this case, since there is no need to provide a separate source program for the AND operation processing in both the processing of S686 and S626, the capacity of the source program (used capacity of the main ROM 102) can be reduced accordingly. As a result, in the present embodiment, free space can be secured (increased) in the
また、上述した引込優先順位取得処理中のＳ６８７の引込優先順位テーブル（図１３７参照）の取得処理は、メインＣＰＵ１０１が、図１３６Ｃのソースプログラムで規定されている各ソースコードを順次実行することにより行われる。そして、Ｓ６８７の引込優先順位テーブルの取得処理では、図１３６Ｃに示すように、メインＣＰＵ１０１専用命令コードである、Ｑレジスタ（拡張レジスタ）を用いてアドレス指定を行う「ＬＤＱ」命令が利用される。
In addition, the acquisition process of the attraction priority table (see FIG. 137) in S687 during the above-described attraction priority acquisition process is performed by the
それゆえ、Ｓ６８７の引込優先順位テーブルの取得処理においても、「ＬＤＱ」命令の使用により、ソースプログラム上において、アドレス設定に係る命令を省略することができる。その結果、引込優先順位テーブルの取得処理の効率化を図ることができるとともに、ソースプログラムの容量（メインＲＯＭ１０２の使用容量）を低減することができる。
Therefore, even in the process of acquiring the attraction priority table in S687, by using the "LDQ" instruction, it is possible to omit the instruction related to the address setting on the source program. As a result, it is possible to improve the efficiency of the acquisition process of the attraction priority table and reduce the capacity of the source program (the capacity of the
上述のように、本実施形態の優先引込順位取得処理中の上記各種処理では、上述したメインＣＰＵ１０１専用の各種命令コードが適宜用いられ、対応する処理の効率化及びソースプログラムの容量の削減を実現している。その結果、本実施形態では、主制御回路９０のプログラム処理速度の効率化と容量の削減とを図ることができ、削減した容量に対応する空き領域を活用して、遊技性を高めることが可能となる。
As described above, in the above various processes during the priority attraction ranking acquisition process of the present embodiment, various instruction codes dedicated to the
［リール停止制御処理］
次に、図１３８～図１４０を参照して、メインフロー（図８２参照）中のＳ２１３で行うリール停止制御処理について説明する。なお、図１３８は、リール停止制御処理の手順を示すフローチャートである。図１３９は、リール停止制御処理中の後述のＳ７１１～Ｓ７１６の処理を実行するためのソースプログラムの一例を示す図であり、図１４０は、リール停止制御処理中の後述のＳ７２６の処理を実行するためのソースプログラムの一例を示す図である。
[Reel stop control process]
Next, referring to FIGS. 138 to 140, the reel stop control process performed at S213 in the main flow (see FIG. 82) will be described. Note that FIG. 138 is a flow chart showing the procedure of the reel stop control process. FIG. 139 is a diagram showing an example of a source program for executing the processes of S711 to S716 described later during the reel stop control process, and FIG. 140 shows the process of S726 described later during the reel stop control process. FIG. 4 is a diagram showing an example of a source program for;
まず、メインＣＰＵ１０１は、リール停止可能信号ＯＦＦ処理を行う（Ｓ７１１）。この処理では、メインＣＰＵ１０１は、主に、リール停止可能信号ＯＦＦデータのポート出力処理を行う。また、この処理は、メインＲＡＭ１０３の規定外作業領域を使用して行われる。なお、リール停止可能信号ＯＦＦ処理の詳細については、後述の図１４１を参照しながら後で説明する。
First, the
次いで、メインＣＰＵ１０１は、全リールの回転速度が所定の一定速度に到達したか否か（「定速」になったか否か）を判別する（Ｓ７１２）。Ｓ７１２において、メインＣＰＵ１０１が、全リールの回転速度が「定速」になっていないと判別したとき（Ｓ７１２がＮＯ判定の場合）、メインＣＰＵ１０１は、Ｓ７１２の処理を繰り返す。
Next, the
一方、Ｓ７１２において、メインＣＰＵ１０１が、全リールの回転速度が「定速」になったと判別したとき（Ｓ７１２がＹＥＳ判定の場合）、メインＣＰＵ１０１は、リール停止可能信号ＯＮ処理を行う（Ｓ７１３）。この処理では、メインＣＰＵ１０１は、主に、リール停止可能信号ＯＮデータのポート出力処理を行う。また、この処理は、メインＲＡＭ１０３の規定外作業領域を使用して行われる。なお、リール停止可能信号ＯＮ処理の詳細については、後述の図１４２を参照しながら後で説明する。
On the other hand, when the
次いで、メインＣＰＵ１０１は、有効なストップボタンが押されたか否かを判別する（Ｓ７１４）。
Next, the
Ｓ７１４において、メインＣＰＵ１０１が、有効なストップボタンが押されていないと判別したとき（Ｓ７１４がＮＯ判定の場合）、メインＣＰＵ１０１は、処理をＳ７１３の処理に戻し、Ｓ７１３以降の処理を繰り返す。一方、Ｓ７１４において、メインＣＰＵ１０１が、有効なストップボタンが押されたと判別したとき（Ｓ７１４がＹＥＳ判定の場合）、メインＣＰＵ１０１は、作動ストップボタン格納領域（図３３参照）を更新し、ストップボタン未作動カウンタの値を１減算する（Ｓ７１５）。
In S714, when the
次いで、メインＣＰＵ１０１は、作動ストップボタンから検索対象リールを決定する（Ｓ７１６）。また、この処理では、検索対象リールのリール制御管理情報が格納される回胴制御データ格納領域のアドレス（先頭アドレス）セット処理も行われる（図１３９中のソースコード「ＬＤＱ ＩＸ，ｗＲ１＿ＣＴＲＬ－（ｗＲ２＿ＣＴＲＬ－ｗＲ１＿ＣＴＲＬ）」参照）。
Next, the
次いで、メインＣＰＵ１０１は、リール停止可能信号ＯＦＦ処理を行う（Ｓ７１７）。この処理は、上記Ｓ７１１と同様に、メインＲＡＭ１０３の規定外作業領域を使用して行われる。なお、リール停止可能信号ＯＦＦ処理の詳細については、後述の図１４１を参照しながら後で説明する。次いで、メインＣＰＵ１０１は、図柄カウンタの値に基づいて停止開始位置をメインＲＡＭ１０３に格納する（Ｓ７１８）。
Next, the
次いで、メインＣＰＵ１０１は、リール停止選択処理を行う（Ｓ７１９）。詳細な説明は省略するが、この処理では、メインＣＰＵ１０１は、滑り駒数の選択処理を行う。
Next, the
次いで、メインＣＰＵ１０１は、停止開始位置と、Ｓ７１９で決定された滑り駒数とに基づいて停止予定位置を決定し、該決定した停止予定位置をメインＲＡＭ１０３に格納する（Ｓ７２０）。この処理では、メインＣＰＵ１０１は、停止開始位置に滑り駒数を加算し、その加算結果を停止予定位置とする。
Next, the
次いで、メインＣＰＵ１０１は、図柄コード格納処理を実行する（Ｓ７２１）。この処理では、停止予定位置に対応する図柄コードが図柄コード格納領域に格納される。次いで、メインＣＰＵ１０１は、制御対象のリールが最終停止（第３停止）のリールであるか否かを判別する（Ｓ７２２）。この処理では、メインＣＰＵ１０１は、ストップボタン未作動カウンタの値に基づいて、制御対象のリールが最終停止（第３停止）のリールであるか否かを判別し、ストップボタン未作動カウンタの値が「０」であるときには、制御対象のリールが最終停止のリールであると判定する。
Next, the
Ｓ７２２において、メインＣＰＵ１０１が、制御対象のリールが最終停止のリールでないと判別したとき（Ｓ７２２がＮＯ判定の場合）、メインＣＰＵ１０１は、制御変更処理を行う（Ｓ７２３）。この処理では、特定の停止位置にあった場合に、リールの停止に用いる停止情報群が更新される。次いで、メインＣＰＵ１０１は、図１２６で説明した引込優先順位格納処理を行う（Ｓ７２４）。
When the
次いで、メインＣＰＵ１０１は、停止間隔残時間待機処理を行う（Ｓ７２５）。この処理では、メインＣＰＵ１０１は、予め設定された所定のリール停止間隔時間が経過するまで、待機処理を行う。そして、Ｓ７２５の処理後、メインＣＰＵ１０１は、処理をＳ７１１の処理に戻し、Ｓ７１１以降の処理を繰り返す。
Next, the
ここで再度、Ｓ７２２の処理に戻って、Ｓ７２２において、メインＣＰＵ１０１が、制御対象のリールが最終停止のリールであると判別したとき（Ｓ７２２がＹＥＳ判定の場合）、メインＣＰＵ１０１は、全リールの励磁が停止状態であるか否かを判別する（Ｓ７２６）。Ｓ７２６において、メインＣＰＵ１０１が、全リールの励磁が停止状態でないと判別したとき（Ｓ７２６がＮＯ判定の場合）、メインＣＰＵ１０１は、Ｓ７２６の処理を繰り返す。
Here, returning to the process of S722 again, when the
一方、Ｓ７２６において、メインＣＰＵ１０１が、全リールの励磁が停止状態であると判別したとき（Ｓ７２６がＹＥＳ判定の場合）、メインＣＰＵ１０１は、第３停止操作されたストップボタンがオン状態のままである（ストップボタンが放されていない）か否かを判別する（Ｓ７２７）。Ｓ７２７において、メインＣＰＵ１０１が、第３停止操作されたストップボタンがオン状態のままであると判別したとき（Ｓ７２７がＹＥＳ判定の場合）、メインＣＰＵ１０１は、Ｓ７２７の処理を繰り返す。一方、Ｓ７２７において、メインＣＰＵ１０１が、第３停止操作されたストップボタンがオン状態のままでないと判別したとき（Ｓ７２７がＮＯ判定の場合）、メインＣＰＵ１０１は、リール停止制御処理を終了し、処理をメインフロー（図８２参照）のＳ２１４に移す。
On the other hand, when the
本実施形態では、上述のようにしてリール停止制御処理が行われる。なお、上述したリール停止制御処理中のＳ７１１～Ｓ７１６の処理は、メインＣＰＵ１０１が、図１３９のソースプログラムで規定されている各ソースコードを順次実行することにより行われる。図１３９に示すように、本実施形態のリール停止制御処理のソースプログラムでは、メインＣＰＵ１０１専用命令コードである、例えば、Ｑレジスタ（拡張レジスタ）を用いてアドレス指定を行う「ＬＤＱ」命令や、「ＣＡＬＬＦ」命令が用いられる。
In this embodiment, the reel stop control process is performed as described above. The processing of S711 to S716 during the reel stop control processing described above is performed by the
それゆえ、リール停止制御処理において、このようなメインＣＰＵ１０１専用命令コードを用いることにより、リール制御処理のソースプログラムの容量を削減することができるともに、リール停止制御処理の処理効率を向上させることができる。すなわち、本実施形態では、主制御回路９０におけるプログラム処理速度の効率化と容量の削減とを行うことが可能となり、削減した容量に応じて増加したメインＲＯＭ１０２の空き領域を活用して、遊技性を高めることが可能となる。
Therefore, by using such a dedicated instruction code for the
また、上述したリール停止制御処理中のＳ７２６の判定処理は、メインＣＰＵ１０１が、図１４０のソースプログラムで規定されている各ソースコードを順次実行することにより行われる。この処理は、図１４０に示すように、ソースプログラム上では、「ＬＤＱ」命令、「ＯＲＱ」命令（所定の論理和演算命令）を用いて実行される。
Further, the determination processing of S726 during the reel stop control processing described above is performed by the
なお、「ＯＲＱ」命令は、論理和演算を行う命令コードであり、Ｑレジスタ（拡張レジスタ）を用いてアドレス指定を行うメインＣＰＵ１０１専用命令コードである。そして、ソースプログラム上において、例えば、ソースコード「ＯＲＱ （ｋ）」が実行されると、Ｑレジスタの格納データ（上位側アドレス値）及び１バイトの整数ｋ（直値：下位側アドレス値）で指定されたアドレスのメモリの内容（格納データ）と、Ａレジスタの内容（格納データ）との論理和演算が行われ、その演算結果がＡレジスタに記憶される。
The "ORQ" instruction is an instruction code for performing a logical sum operation, and is an instruction code dedicated to the
それゆえ、リール停止制御処理中のＳ７２６の判定処理において、まず、図１４０中のソースコード「ＬＤＱ Ａ，（．ＬＯＷ．ｗＲ１＿ＴＩＭ）」が実行されると、Ｑレジスタの格納データと、整数値「．ＬＯＷ．ｗＲ１＿ＴＩＭ」とで指定されるアドレスのメモリの内容（第１リールの励磁タイマー値）がＡレジスタにロードされる。なお、本実施形態では、メインＲＡＭ１０３内における第１リールの励磁タイマー値が格納された領域のアドレスは、「Ｆ０３２ｈ」である。そして、上述したＳ７２６の判定処理では、ＬＤＱ命令実行時に予めＱレジスタに、アドレス「ｗＲ１＿ＴＩＭ（Ｆ０３２ｈ）」の上位側アドレス値「Ｆ０ｈ」がセットされ、ｋの値（直値）には、下位側アドレス値（「．ＬＯＷ．ｗＲ２＿ＴＩＭ」＝３２ｈ）が代入される。
Therefore, in the determination process of S726 during the reel stop control process, first, when the source code "LDQ A, (.LOW.wR1_TIM)" in FIG. 140 is executed, the data stored in the Q register and the integer value " .LOW.wR1_TIM" (the excitation timer value of the first reel) is loaded into the A register. In this embodiment, the address of the area storing the excitation timer value of the first reel in the
次いで、図１４０中のソースコード「ＯＲＱ （．ＬＯＷ．ｗＲ２＿ＴＩＭ）」が実行されると、Ｑレジスタの格納データ（Ｆ０ｈ）と、第２リールの励磁タイマー値が格納された領域のアドレス「ｗＲ２＿ＴＩＭ（Ｆ０３Ｄｈ）」の下位側アドレス値（３Ｄｈ）で指定されたアドレスのメモリの内容（第２リールの励磁タイマー値）と、Ａレジスタの内容（第１リールの励磁タイマー値）との論理和演算が行われ、その演算結果（第１リールの励磁タイマー値と第２リールの励磁タイマー値との合成結果）がＡレジスタに記憶される。次いで、図１４０中のソースコード「ＯＲＱ （．ＬＯＷ．ｗＲ３＿ＴＩＭ）」が実行されると、Ｑレジスタの格納データ（Ｆ０ｈ）と、第３リールの励磁タイマー値が格納された領域のアドレス「ｗＲ３＿ＴＩＭ（Ｆ０４８ｈ）」の下位側アドレス値（４８ｈ）で指定されたアドレスのメモリの内容（第３リールの励磁タイマー値）と、Ａレジスタの内容（第１リールの励磁タイマー値と第２リールの励磁タイマー値との合成結果）との論理和演算が行われ、その演算結果（第１～第３リールの励磁タイマー値の合成結果）がＡレジスタに記憶される。 Next, when the source code "ORQ (.LOW.wR2_TIM)" in FIG. 140 is executed, the data (F0h) stored in the Q register and the address "wR2_TIM ( F03Dh)", the contents of the memory at the address specified by the lower address value (3Dh) (excitation timer value of the second reel) and the contents of the A register (excitation timer value of the first reel) are ORed. The calculation result (combined result of the excitation timer value of the first reel and the excitation timer value of the second reel) is stored in the A register. Next, when the source code "ORQ (.LOW.wR3_TIM)" in FIG. 140 is executed, the data (F0h) stored in the Q register and the address "wR3_TIM ( F048h)”, the contents of the memory at the address specified by the lower address value (48h) (excitation timer value of the third reel) and the contents of the A register (excitation timer value of the first reel and excitation timer value of the second reel). A logical OR operation is performed with the result of synthesis with the value), and the result of the operation (result of synthesis of the excitation timer values of the first to third reels) is stored in the A register.
上述のように、本実施形態では、リール（回胴）の停止状態のチェック処理において、Ｑレジスタ（拡張レジスタ）を用いた各種メインＣＰＵ１０１専用命令コードが用いられる。それゆえ、これらのメインＣＰＵ１０１専用命令コードを用いることにより、直値により、メインＲＯＭ１０２、メインＲＡＭ１０３やメモリーマップＩ／Ｏにアクセスすることができ、ソースプログラム上において、アドレス設定に係る命令を省略することができ、その分、ソースプログラムの容量（メインＲＯＭ１０２の使用容量）を低減することができる。この結果、本実施形態では、メインＲＯＭ１０２において、空き容量を確保する（増大させる）ことができ、増えた空き容量を活用して、遊技性を高めることが可能になる。
As described above, in the present embodiment, various instruction codes dedicated to the
上述のように、本実施形態のリール停止制御処理中の上記各種処理では、上述したメインＣＰＵ１０１専用の各種命令コードが適宜用いられ、対応する処理の効率化及びソースプログラムの容量の削減を実現している。その結果、本実施形態では、主制御回路９０のプログラム処理速度の効率化と容量の削減とを図ることができ、削減した容量に対応する空き領域を活用して、遊技性を高めることが可能となる。
As described above, in the various processes during the reel stop control process of the present embodiment, various instruction codes dedicated to the
［リール停止可能信号ＯＦＦ処理］
次に、図１４１を参照して、リール停止制御処理（図１３８参照）中のＳ７１１又はＳ７１７で行うリール停止可能信号ＯＦＦ処理について説明する。なお、図１４１は、リール停止可能信号ＯＦＦ処理の手順を示すフローチャートである。
[Reel stop possible signal OFF processing]
Next, referring to FIG. 141, the reel stop possible signal OFF processing performed at S711 or S717 during the reel stop control processing (see FIG. 138) will be described. Note that FIG. 141 is a flow chart showing the procedure of the reel stop possible signal OFF processing.
まず、メインＣＰＵ１０１は、スタックポインタ（ＳＰ）にセットされているメインＲＡＭ１０３のスタックエリア（図１２Ｃ参照）のアドレスを退避させる（Ｓ７３１）。次いで、メインＣＰＵ１０１は、スタックポインタ（ＳＰ）に規定外スタックエリアのアドレスをセットする（Ｓ７３２）。
First, the
次いで、メインＣＰＵ１０１は、全てのレジスタにセットされているデータを退避させる（Ｓ７３３）。次いで、メインＣＰＵ１０１は、リール停止可能信号ＯＦＦデータのセット処理を行う（Ｓ７３４）。
Next, the
次いで、メインＣＰＵ１０１は、規定外ポート出力処理を行う（Ｓ７３５）。この処理では、メインＣＰＵ１０１は、リール停止可能信号ＯＦＦデータに基づいて、後述のＯＦＦ出力データ（出力オフモードデータ）の生成及び出力処理を行う。なお、この処理は、メインＲＡＭ１０３の規定外作業領域を使用して行われる。規定外ポート出力処理の詳細については、後述の図１４３を参照しながら後で説明する。
Next, the
次いで、メインＣＰＵ１０１は、Ｓ７３３で退避させた全レジスタのデータを復帰させる（Ｓ７３６）。次いで、メインＣＰＵ１０１は、Ｓ７３１で退避させたスタックエリアのアドレスをスタックポインタ（ＳＰ）にセットする（Ｓ７３７）。
Next, the
そして、Ｓ７３７の処理後、メインＣＰＵ１０１は、リール停止可能信号ＯＦＦ処理を終了する。この際、実行したリール停止可能信号ＯＦＦ処理がリール停止制御処理（図１３８参照）中のＳ７１１の処理である場合には、メインＣＰＵ１０１は、処理をリール停止制御処理中のＳ７１２の処理に移す。一方、実行したリール停止可能信号ＯＦＦ処理がリール停止制御処理（図１３８参照）中のＳ７１７の処理である場合には、メインＣＰＵ１０１は、処理をリール停止制御処理中のＳ７１８の処理に移す。
After the process of S737, the
［リール停止可能信号ＯＮ処理］
次に、図１４２を参照して、リール停止制御処理（図１３８参照）中のＳ７１３で行うリール停止可能信号ＯＮ処理について説明する。なお、図１４２は、リール停止可能信号ＯＮ処理の手順を示すフローチャートである。
[Reel stop possible signal ON processing]
Next, with reference to FIG. 142, the reel stop possible signal ON process performed at S713 during the reel stop control process (see FIG. 138) will be described. Note that FIG. 142 is a flow chart showing the procedure of the reel stop possible signal ON process.
まず、メインＣＰＵ１０１は、スタックポインタ（ＳＰ）にセットされているメインＲＡＭ１０３のスタックエリア（図１２Ｃ参照）のアドレスを退避させる（Ｓ７４１）。次いで、メインＣＰＵ１０１は、スタックポインタ（ＳＰ）に規定外スタックエリアのアドレスをセットする（Ｓ７４２）。
First, the
次いで、メインＣＰＵ１０１は、全てのレジスタにセットされているデータを退避させる（Ｓ７４３）。次いで、メインＣＰＵ１０１は、作動ストップボタン格納領域（図３３参照）を参照し、ストップボタン状態を取得する（Ｓ７４４）。次いで、メインＣＰＵ１０１は、リール停止可能信号ＯＮデータのセット処理を行う（Ｓ７４５）。
Next, the
次いで、メインＣＰＵ１０１は、規定外ポート出力処理を行う（Ｓ７４６）。この処理では、メインＣＰＵ１０１は、リール停止可能信号ＯＮデータに基づいて、後述のＯＮ出力データ（出力オンモードデータ）の生成及び出力処理を行う。なお、この処理は、メインＲＡＭ１０３の規定外作業領域を使用して行われる。規定外ポート出力処理の詳細については、後述の図１４３を参照しながら後で説明する。
Next, the
次いで、メインＣＰＵ１０１は、Ｓ７４３で退避させた全レジスタのデータを復帰させる（Ｓ７４７）。次いで、メインＣＰＵ１０１は、Ｓ７４１で退避させたスタックエリアのアドレスをスタックポインタ（ＳＰ）にセットする（Ｓ７４８）。そして、Ｓ７４８の処理後、メインＣＰＵ１０１は、リール停止可能信号ＯＮ処理を終了し、処理をリール停止制御処理（図１３８参照）中のＳ７１４の処理に移す。
Next, the
［規定外ポート出力処理］
次に、図１４３及び図１４４を参照して、リール停止可能信号ＯＦＦ処理（図１４１参照）中のＳ７３５及びリール停止可能信号ＯＮ処理（図１４２参照）中のＳ７４６で行う規定外ポート出力処理について説明する。なお、図１４３は、規定外ポート出力処理の手順を示すフローチャートである。また、図１４４は、規定外ポート出力処理を実行するためのソースプログラムの一例を示す図である。
[Unspecified port output processing]
Next, referring to FIGS. 143 and 144, the non-regular port output processing performed at S735 during reel stop possible signal OFF processing (see FIG. 141) and at S746 during reel stop possible signal ON processing (see FIG. 142) explain. FIG. 143 is a flow chart showing the procedure of the non-regular port output process. FIG. 144 is a diagram showing an example of a source program for executing non-regular port output processing.
まず、メインＣＰＵ１０１は、ポート出力設定がＯＮ出力モードであるか否かを判別する（Ｓ７５１）。この処理において、メインＣＰＵ１０１は、リール停止可能信号ＯＮデータがセットされている場合には、ポート出力設定がＯＮ出力モードであると判定し、リール停止可能信号ＯＦＦデータがセットされている場合には、ポート出力設定がＯＮ出力モードでないと判定する。
First, the
Ｓ７５１において、メインＣＰＵ１０１が、ポート出力設定がＯＮ出力モードであると判別したとき（Ｓ７５１がＹＥＳ判定の場合）、メインＣＰＵ１０１は、後述のＳ７５３の処理を行う。一方、Ｓ７５１において、メインＣＰＵ１０１が、ポート出力設定がＯＮ出力モードでないと判別したとき（Ｓ７５１がＮＯ判定の場合）、メインＣＰＵ１０１は、ＯＦＦ出力データ（出力オフモードデータ）の生成処理を行う（Ｓ７５２）。この処理では、現在、出力オン状態となっているポート（ビット）のうち、オフ状態にしたいポート（ビット）をオフ状態にするとともに、現在、出力オフ状態となっているポート（ビット）をオフ状態に維持するためのＯＦＦ出力データが生成される。
In S751, when the
Ｓ７５２の処理後又はＳ７５１がＮＯ判定の場合、メインＣＰＵ１０１は、ＯＮ出力データ（出力オンモードデータ）の生成処理を行う（Ｓ７５３）。この処理では、現在、出力オフ状態となっているポート（ビット）のうち、オン状態にしたいポート（ビット）をオン状態にするとともに、現在、出力オン状態となっているポート（ビット）をオン状態に維持するためのＯＮ出力データが生成される。次いで、メインＣＰＵ１０１は、生成された出力データを指定ポートから出力する（Ｓ７５４）。
After the process of S752 or when the determination in S751 is NO, the
そして、Ｓ７５４の処理後、メインＣＰＵ１０１は、規定外ポート出力処理を終了する。この際、実行した規定外ポート出力処理がリール停止可能信号ＯＦＦ処理（図１４１参照）中のＳ７３５の処理である場合には、メインＣＰＵ１０１は、処理をリール停止可能信号ＯＦＦ処理中のＳ７３６の処理に移す。一方、実行した規定外ポート出力処理がリール停止可能信号ＯＮ処理（図１４２参照）中のＳ７４６の処理である場合には、メインＣＰＵ１０１は、処理をリール停止可能信号ＯＮ処理中のＳ７４７の処理に移す。
After the process of S754, the
本実施形態では、上述のようにして規定外ポート出力処理が行われる。そして、上述した規定外ポート出力処理は、メインＣＰＵ１０１が、図１４４のソースプログラムで規定されている各ソースコードを順次実行することにより行われる。
In this embodiment, the non-specified port output processing is performed as described above. The above-described non-specified port output processing is performed by the
その中で、上述した規定外ポート出力処理中のＳ７５２のＯＦＦ出力データの生成処理は、図１４４中のソースコード「ＸＯＲ （ＨＬ）」及び「ＡＮＤ （ＨＬ）」をこの順で実行することに行われる。また、上述した規定外ポート出力処理中のＳ７５３のＯＮ出力データの生成処理は、図１４４中のソースコード「ＯＲ （ＨＬ）」を実行することに行われる。 Among them, the process of generating OFF output data in S752 during the above-mentioned non-specified port output process is to execute the source code "XOR (HL)" and "AND (HL)" in FIG. 144 in this order. done. The process of generating ON output data in S753 during the above-described non-specified port output process is performed by executing the source code "OR (HL)" in FIG.
ソースプログラム上において、このような各出力データの生成処理を行うことにより、Ｓ７５２のＯＦＦ出力データの生成処理後に、Ｓ７５３のＯＮ出力データの生成処理が行われてもＳ７５２で生成されたＯＦＦ出力データは変化しない。 By performing such output data generation processing on the source program, even if the ON output data generation processing of S753 is performed after the OFF output data generation processing of S752, the OFF output data generated in S752 does not change.
例えば、ポート出力設定がＯＦＦ出力モードであり、今回の処理でオフ状態にしたい規定外ポートを示す出力データが「０００１０１１１」（「１」がオフ状態にしたいビット）であり、現在、規定外ポートに出力されている出力データ（バックアップデータ）が「０１０１００１１」（「１」が現在、オン状態のビット）である場合、バックアップデータのビット０、ビット１及びビット５のデータを「１」から「０」にするためのＯＦＦ出力データが生成される。この場合、まず、図１４４中のソースコード「ＸＯＲ （ＨＬ）」が実行されると、出力データ「０００１０１１１」と、バックアップデータ「０１０１００１１」との排他的論理和演算が行われ、演算結果として「０１０００１００」が得られる。次いで、図１４４中のソースコード「ＡＮＤ （ＨＬ）」が実行されると、演算結果「０１０００１００」とバックアップデータ「０１０１００１１」との論理積演算が行われ、演算結果「０１００００００」がＯＦＦ出力データとして生成される。
For example, the port output setting is the OFF output mode, the output data indicating the non-standard port to be turned off in this process is "00010111" ("1" is the bit to be turned off), and the current non-standard port If the output data (backup data) being output to is "01010011" ("1" is the currently ON bit), the data of
その後、Ｓ７５３のＯＮ出力データの生成処理が（図１４４中のソースコード「ＯＲ （ＨＬ）」）が実行されると、演算結果「０１００００００」（ＯＦＦ出力データ）と、今回の処理でオン状態にしたい規定外ポートを示す出力データ「００００００００」（ポート出力設定がＯＦＦ出力モードであるので、出力データの各ビットには「０」がセットされる）との論理和演算が行われ、演算結果として「０１００００００」が得られ、ＯＦＦ出力データは変化しない。定性的には、ポート出力設定がＯＦＦ出力モードである場合、Ｓ７５３のＯＮ出力データの生成処理では、ＯＦＦ出力データにおいて出力オン状態となっているポート（ビット）をオン状態に維持するための出力データが生成されるので、Ｓ７５２のＯＦＦ出力データの生成処理後に、Ｓ７５３のＯＮ出力データの生成処理が行われてもＳ７５２で生成されたＯＦＦ出力データは変化しない。 After that, when the ON output data generation process of S753 (the source code "OR (HL)" in FIG. 144) is executed, the calculation result "01000000" (OFF output data) and the ON state by this process A logical OR operation is performed with the output data "00000000" (port output setting is OFF output mode, so each bit of the output data is set to "0") indicating the non-specified port to be used, and the operation result is "01000000" is obtained and the OFF output data does not change. Qualitatively, when the port output setting is the OFF output mode, in the process of generating ON output data in S753, the output for maintaining the port (bit) in the output ON state in the OFF output data is turned ON. Since the data is generated, even if the ON output data generation process of S753 is performed after the OFF output data generation process of S752, the OFF output data generated in S752 does not change.
［入賞検索処理］
次に、図１４５～図１４７を参照して、メインフロー（図８２参照）中のＳ２１４で行う入賞検索処理について説明する。なお、図１４５は、入賞検索処理の手順を示すフローチャートである。図１４６は、入賞検索処理を実行するためのソースプログラムの一例を示す図である。また、図１４７は、入賞検索処理のソースプログラム上で、実際に参照される払出枚数データテーブルの構成の一例を示す図である。
[Winning search process]
Next, with reference to FIGS. 145 to 147, the winning search process performed at S214 in the main flow (see FIG. 82) will be described. Note that FIG. 145 is a flowchart showing the procedure of the winning search process. FIG. 146 is a diagram showing an example of the source program for executing the winning search process. Also, FIG. 147 is a diagram showing an example of the configuration of a payout number data table that is actually referred to in the source program of the prize search process.
まず、メインＣＰＵ１０１は、図柄コード格納領域（図３５参照）に格納された各格納領域のデータを、入賞作動フラグ格納領域（図２８～図３０参照）の対応する格納領域に転送して保存する（Ｓ７６１）。そして、この処理終了時点では、ＤＥレジスタに入賞作動フラグ格納領域の最後尾のアドレスがセットされる。
First, the
次いで、メインＣＰＵ１０１は、払出枚数データテーブルのアドレス（図１４７に示す払出枚数データテーブルの先頭アドレス「ｄＰＡＹＮＵＭＴＢ」）をＨＬレジスタにセットする（Ｓ７６２）。次いで、メインＣＰＵ１０１は、払出枚数テーブル数（本実施形態では「５」）を入賞検索カウンタの初期値とし、該初期値をＢレジスタにセットする（Ｓ７６３）。
Next, the
次いで、メインＣＰＵ１０１は、ＨＬレジスタにセットされたアドレスに基づいて、メダルの払出枚数（本実施形態では、１枚、２枚、３枚及び９枚のいずれか）のデータをＣレジスタにセットし、判定対象データをＡレジスタにセットし、ＨＬレジスタにセットされているアドレスに「２」を加算（＋２更新）する（Ｓ７６４）。なお、図１４７に示す払出枚数データテーブルにおいて、メダルの払出枚数のデータは、「払出枚数（１，２，３又は９）＊２＋０」であり、判定対象データは、払出枚数のデータの次のアドレスに格納されている１バイトのデータ（例えば「１１１１１０００Ｂ」等）である。また、以下では、Ｃレジスタにセットされたメダルの払出枚数のデータ「払出枚数（１，２，３又は９）＊２＋０」内のデータ「０」を「判定ビット」という。この判定ビットは入賞検索の判定対象ブロックであるか否かを示す情報である。
Next, the
次いで、メインＣＰＵ１０１は、Ｃレジスタにセットされたメダルの払出枚数のデータから判定ビットの値を抽出する（Ｓ７６５）。次いで、メインＣＰＵ１０１は、抽出した判定ビットの値に基づいて、判定対象ブロックであるか否かを判別する（Ｓ７６６）。この処理において、メインＣＰＵ１０１は、抽出した判定ビットの値が「１」である場合に、判定対象ブロックであると判定する。なお、本実施形態では、図１４７に示すように、メダルの払出枚数に関係なく、判定ビットの値は、常に「０」であるので、Ｓ７６６の処理は必ずＮＯ判定となる。
Next, the
Ｓ７６６において、メインＣＰＵ１０１が、判定対象ブロックでないと判別したとき（Ｓ７６６がＮＯ判定の場合）、メインＣＰＵ１０１は、後述のＳ７６８の処理を行う。一方、Ｓ７６６において、メインＣＰＵ１０１が、判定対象ブロックであると判別したとき（Ｓ７６６がＹＥＳ判定の場合）、メインＣＰＵ１０１は、ＤＥレジスタにセットされている入賞作動フラグ格納領域のアドレスを１減算（－１更新）する（Ｓ７６７）。
In S766, when the
Ｓ７６７の処理後又はＳ７６６がＮＯ判定の場合、メインＣＰＵ１０１は、ＤＥレジスタにセットされた入賞作動フラグ格納領域のアドレスで指定される格納領域のデータを判定データとして抽出する（Ｓ７６８）。
After the process of S767 or when the determination in S766 is NO, the
次いで、メインＣＰＵ１０１は、Ｓ７６４でＡレジスタにセットされた判定対象データと、Ｓ７６８で抽出した判定データとに基づいて、判定の結果が入賞であるか否かを判別する（Ｓ７６９）。この処理において、メインＣＰＵ１０１は、Ｓ７６４でＡレジスタにセットされた判定対象データが、Ｓ７６８で抽出した判定データと同じであれば、判定の結果が入賞であると判定する。
Next, the
Ｓ７６９において、メインＣＰＵ１０１が、判定の結果が入賞でないと判別したとき（Ｓ７６９がＮＯ判定の場合）、メインＣＰＵ１０１は、後述のＳ７７６の処理を行う。一方、Ｓ７６９において、メインＣＰＵ１０１が、判定の結果が入賞であると判別したとき（Ｓ７６９がＹＥＳ判定の場合）、メインＣＰＵ１０１は、現遊技が３枚遊技（メダルのベット枚数が３枚である遊技）であるか否かを判別する（Ｓ７７０）。
In S769, when the
Ｓ７７０において、メインＣＰＵ１０１が、現遊技が３枚遊技であると判別したとき（Ｓ７７０がＹＥＳ判定の場合）、メインＣＰＵ１０１は、後述のＳ７７２の処理を行う。一方、Ｓ７７０において、メインＣＰＵ１０１が、現遊技が３枚遊技でないと判別したとき（Ｓ７７０がＮＯ判定の場合）、メインＣＰＵ１０１は、２枚遊技（メダルのベット枚数が２枚である遊技）の払出枚数（２枚）をＣレジスタにセットする（Ｓ７７１）。
In S770, when the
Ｓ７７１の処理後又はＳ７７０がＹＥＳ判定の場合、メインＣＰＵ１０１は、払出枚数の更新処理を行う（Ｓ７７２）。具体的には、メインＣＰＵ１０１は、現在の入賞枚数カウンタの値に、Ｃレジスタにセットされたメダルの払出枚数を加算し、加算後の値を払出枚数にセットする。
After the process of S771 or when the determination in S770 is YES, the
次いで、メインＣＰＵ１０１は、払出枚数の値が最大払出枚数「１０」未満であるか否かを判別する（Ｓ７７３）。
Next, the
Ｓ７７３において、メインＣＰＵ１０１が、払出枚数の値が最大払出枚数「１０」未満であると判別したとき（Ｓ７７３がＹＥＳ判定の場合）、メインＣＰＵ１０１は、後述のＳ７７５の処理を行う。一方、Ｓ７７３において、メインＣＰＵ１０１が、払出枚数の値が最大払出枚数「１０」未満でないと判別したとき（Ｓ７７３がＮＯ判定の場合）、メインＣＰＵ１０１は、払出枚数に最大払出枚数「１０」をセットする（Ｓ７７４）。
In S773, when the
Ｓ７７４の処理後又はＳ７７３がＹＥＳ判定の場合、メインＣＰＵ１０１は、払出枚数を入賞枚数カウンタに保存する（Ｓ７７５）。
After the process of S774 or when the determination in S773 is YES, the
Ｓ７７５の処理後又はＳ７６９がＮＯ判定の場合、メインＣＰＵ１０１は、他の入賞があるか否かを判別する（Ｓ７７６）。Ｓ７７６において、メインＣＰＵ１０１が、他の入賞があると判別したとき（Ｓ７７６がＹＥＳ判定の場合）、メインＣＰＵ１０１は、処理をＳ７６９の処理に戻し、Ｓ７６９以降の処理を繰り返す。
After the process of S775 or when the determination in S769 is NO, the
一方、Ｓ７７６において、メインＣＰＵ１０１が、他の入賞がないと判別したとき（Ｓ７７６がＮＯ判定の場合）、メインＣＰＵ１０１は、入賞検索カウンタの値を１減算（－１更新）する（Ｓ７７７）。なお、本実施形態のように、有効ラインが１本である場合には、複数の小役が重複して入賞することがないので、Ｓ７７６の判定処理は必ずＮＯ判定となる。
On the other hand, when the
次いで、メインＣＰＵ１０１は、入賞検索カウンタの値が「０」であるか否かを判別する（Ｓ７７８）。
Next, the
Ｓ７７８において、メインＣＰＵ１０１が、入賞検索カウンタの値が「０」でないと判別したとき（Ｓ７７８がＮＯ判定の場合）、メインＣＰＵ１０１は、処理をＳ７６４の処理に戻し、Ｓ７６４以降の処理を繰り返す。一方、Ｓ７７８において、メインＣＰＵ１０１が、入賞検索カウンタの値が「０」であると判別したとき（Ｓ７７８がＹＥＳ判定の場合）、メインＣＰＵ１０１は、入賞検索処理を終了し、処理をメインフロー（図８２参照）中のＳ２１５の処理に移す。
In S778, when the
本実施形態では、上述のようにして入賞検索処理が行われる。そして、上述した入賞検索処理は、メインＣＰＵ１０１が、図１４６のソースプログラムで規定されている各ソースコードを順次実行することにより行われる。その中でも、Ｓ７６４の払出枚数及び判定対象データのセット処理は、メインＣＰＵ１０１がソースコード「ＬＤＩＮ ＡＣ，（ＨＬ）」を実行することにより行われる。
In this embodiment, the winning search process is performed as described above. The winning search process described above is performed by the
ソースプログラム上において、例えば、ソースコード「ＬＤＩＮ ｓｓ，（ＨＬ）」が実行されると、ＨＬレジスタ（ペアレジスタ）にセットされたアドレス及び該アドレスに１加算したアドレスで指定されるメモリの内容（データ）がｓｓ（ＢＣ、ＤＥ、ＡＣ、ＡＥ又はＢＤ）ペアレジスタにロードされるとともに、ＨＬレジスタにセットされているアドレスが＋２更新（２加算）される。それゆえ、図１４６中のソースコード「ＬＤＩＮ ＡＣ，（ＨＬ）」が実行されると、ＨＬレジスタ（ペアレジスタ）にセットされたアドレス及び該アドレスに１加算したアドレスで指定されるメモリの内容（払出枚数及び判定対象データ）が、ＡＣレジスタにロードされるとともに、ＨＬレジスタにセットされているアドレスが＋２更新（２加算）される。なお、Ｓ７６４の処理では、この「ＬＤＩＮ」命令により、Ａレジスタに払出枚数のデータが格納され、Ｃレジスタに判定対象データが格納され、ＨＬレジスタにセットされているアドレスが＋２更新される。 For example, when the source code "LDIN ss, (HL)" is executed on the source program, the memory contents ( data) is loaded into the ss (BC, DE, AC, AE or BD) pair register, and the address set in the HL register is updated by +2 (added by 2). Therefore, when the source code "LDIN AC, (HL)" in FIG. 146 is executed, the memory contents ( The payout number and determination object data) are loaded into the AC register, and the address set in the HL register is updated by +2 (added by 2). In the process of S764, the "LDIN" command stores the payout number data in the A register, stores the determination target data in the C register, and updates the address set in the HL register by +2.
上述のように、本実施形態の入賞検索処理では、一つの「ＬＤＩＮ」命令により、データのロード処理及びアドレスの更新処理の両方を行うことができる。この場合、ソースプログラム上において、アドレス設定に係る命令を省略することができ、その分、ソースプログラムの容量（メインＲＯＭ１０２の使用容量）を低減することができる。この結果、本実施形態では、メインＲＯＭ１０２において、空き容量を確保する（増大させる）ことができ、増えた空き容量を活用して、遊技性を高めることが可能になる。
As described above, in the winning search process of the present embodiment, both the data load process and the address update process can be performed by one "LDIN" instruction. In this case, instructions related to address setting can be omitted from the source program, and the capacity of the source program (used capacity of the main ROM 102) can be reduced accordingly. As a result, in the present embodiment, free space can be secured (increased) in the
また、上述した入賞検索処理中のＳ７７０の判定処理で参照するメダルカウンタの値の取得処理、Ｓ７７２の処理で参照する入賞枚数カウンタの値の取得処理、及び、Ｓ７７５の処理で行う入賞枚数カウンタの保存（更新）処理はいずれも、図１４６に示すように、Ｑレジスタ（拡張レジスタ）を用いてアドレス指定を行う「ＬＤＱ」命令（メインＣＰＵ１０１専用命令コード）により実行される。それゆえ、本実施形態の入賞検索処理では、「ＬＤＱ」命令を用いることにより、直値により、メインＲＯＭ１０２、メインＲＡＭ１０３やメモリーマップＩ／Ｏにアクセスすることができるので、ソースプログラム上において、アドレス設定に係る命令を省略することができ（アドレス設定に係る命令を別途設ける必要がなくなる）、その分、ソースプログラムの容量（メインＲＯＭ１０２の使用容量）を低減することができる。この結果、本実施形態では、メインＲＯＭ１０２において、空き容量を確保する（増大させる）ことができ、増えた空き容量を活用して、遊技性を高めることが可能になる。
In addition, processing for acquiring the value of the medal counter referred to in the determination processing of S770 during the above-described winning search processing, processing of acquiring the value of the winning number counter referred to in the processing of S772, and processing of acquiring the value of the winning number counter performed in the processing of S775 All of the save (update) processing is executed by an "LDQ" instruction (
また、上述した入賞検索処理中のＳ７６９の判定処理は、図１４６に示すように、ソースプログラム上において、「ＪＳＬＡＡ」命令（所定の判定命令）により実行される。なお、「ＪＳＬＡＡ」命令は、左シフト（ＳＬＡ）命令相当の動作を実行する命令である。 Also, the determination process of S769 during the winning search process described above is executed by a "JSLAA" instruction (predetermined determination instruction) on the source program, as shown in FIG. Note that the "JSLAA" instruction is an instruction that executes an operation equivalent to a left shift (SLA) instruction.
ソースプログラム上において、例えば、ソースコード「ＪＳＬＡＡ ｃｃ，ｅ」が実行されると、ｃｃの条件が成立すれば、処理をｅで指定されるアドレスにジャンプさせる。なお、「ＪＳＬＡＡ」命令で規定される「ｃｃの条件」には、フラグ・レジスタＦ内のキャリーフラグの状態が指定される。例えば、ｃｃに「Ｃ」が指定されていれば、ｃｃの条件はキャリーフラグが「１」（オン状態）であることを意味し、ｃｃに「ＮＣ」が指定されていれば、ｃｃの条件はキャリーフラグが「０」（オフ状態）であることを意味する。それゆえ、図１４６中のソースコード「ＪＳＬＡＡ ＮＣ，ＭＮ＿ＣＫＬＮ＿０６」では、キャリーフラグが「０」（オフ状態）であれば、「ＭＮ＿ＣＫＬＮ＿０６」で指定されるアドレスに処理がジャンプする。 For example, when the source code "JSLAA cc,e" is executed on the source program, the process jumps to the address specified by e if the condition of cc is satisfied. Note that the state of the carry flag in the flag register F is specified in the "cc condition" defined by the "JSLAA" instruction. For example, if "C" is specified for cc, the condition for cc means that the carry flag is "1" (on state), and if "NC" is specified for cc, the condition for cc is means that the carry flag is "0" (off state). Therefore, in the source code "JSLAA NC, MN_CKLN_06" in FIG. 146, if the carry flag is "0" (off state), the process jumps to the address specified by "MN_CKLN_06".
また、上述した入賞検索処理中のＳ７７０及びＳ７７３の判定処理は、図１４６に示すように、ソースプログラム上において、「ＪＣＰ」命令により実行される。なお、「ＪＣＰ」命令は、上述のように、比較命令相当の動作を実行する命令であり、メインＣＰＵ１０１専用命令コードである。
Further, the judgment processing of S770 and S773 during the prize search processing described above is executed by the "JCP" instruction on the source program as shown in FIG. The "JCP" instruction is an instruction code dedicated to the
それゆえ、入賞検索処理のソースプログラム上において、上述した「ＪＳＬＡＡ」命令及び「ＪＣＰ」命令を用いた場合、アドレス設定に係る命令を省略することができ（アドレス設定に係る命令を別途設ける必要がなくなる）、その分、ソースプログラムの容量（メインＲＯＭ１０２の使用容量）を低減することができる。この結果、本実施形態では、メインＲＯＭ１０２において、空き容量を確保する（増大させる）ことができ、増えた空き容量を活用して、遊技性を高めることが可能になる。
Therefore, when the above-mentioned "JSLAA" instruction and "JCP" instruction are used on the source program of the prize search process, the instruction related to address setting can be omitted (there is no need to separately provide an instruction related to address setting). ), the capacity of the source program (used capacity of the main ROM 102) can be reduced accordingly. As a result, in the present embodiment, free space can be secured (increased) in the
［イリーガルヒットチェック処理］
次に、図１４８及び図１４９を参照して、メインフロー（図８２参照）中のＳ２１５で行うイリーガルヒットチェック処理について説明する。なお、図１４８は、イリーガルヒットチェック処理の手順を示すフローチャートである。また、図１４９は、イリーガルヒットチェック処理を実行するためのソースプログラムの一例を示す図である。なお、イリーガルヒットとは、内部抽籤処理（図９２参照）で抽籤され、図柄設定処理（図９７参照）で当籤番号格納領域に格納されたＢＢ当籤番号及び小役当籤番号（内部当籤役）に基づいて、左リール３Ｌ、中リール３Ｃ及び右リール３Ｒが、成立しえない図柄の組合せで有効ライン上に停止（図柄組合せ不成立）したことを示す用語である。
[Illegal hit check processing]
Next, the illegal hit check processing performed at S215 in the main flow (see FIG. 82) will be described with reference to FIGS. 148 and 149. FIG. FIG. 148 is a flow chart showing the procedure of illegal hit check processing. FIG. 149 shows an example of a source program for executing illegal hit check processing. It should be noted that the illegal hit means that the BB winning number and the minor winning winning number (internal winning combination) stored in the winning number storage area in the symbol setting process (see FIG. 97) are determined by the internal lottery process (see FIG. 92). Based on this, it is a term indicating that the
まず、メインＣＰＵ１０１は、入賞作動フラグ格納領域（図２８～図３０参照）のアドレスをセットする（Ｓ７８１）。次いで、メインＣＰＵ１０１は、入賞作動フラグ格納領域のサイズ（バイト数、本実施形態では「１２」）を、チェックカウンタの値にセットする（Ｓ７８２）。
First, the
次いで、メインＣＰＵ１０１は、現在セットされている入賞作動フラグ格納領域のアドレスに基づいて、該アドレスに対応する当り要求フラグ格納領域（内部当籤役格納領域）内の格納領域に格納された内部当籤役のデータ（当り要求フラグデータ）を取得する（Ｓ７８３）。次いで、メインＣＰＵ１０１は、現在セットされている入賞作動フラグ格納領域のアドレスに格納された入賞役のデータ（入賞作動フラグデータ）と、内部当籤役のデータ（当り要求フラグデータ）とを合成する（Ｓ７８４）。
Next, based on the currently set address of the prize operation flag storage area, the
なお、この合成処理では、まず、メインＣＰＵ１０１は、入賞役のデータ（入賞作動フラグデータ）と内部当籤役のデータ（当り要求フラグデータ）との排他的論理和を求める（図１４９に示すソースプログラム中のソースコード「ＸＯＲ （ＨＬ）」）。次いで、メインＣＰＵ１０１は、求められた排他的論理和の算出結果と入賞役のデータ（入賞作動フラグデータ）との論理積を求め（図１４９に示すソースプログラム中のソースコード「ＡＮＤ （ＨＬ）」）、論理積の算出結果を合成結果とする。なお、イリーガルヒットエラーが発生していない場合、この合成結果の値は「０」となる。
In this synthesizing process, first, the
次いで、メインＣＰＵ１０１は、Ｓ７８４の合成処理の結果に基づいて、イリーガルヒットエラーが発生しているか否かを判別する（Ｓ７８５）。
Next, the
Ｓ７８５において、メインＣＰＵ１０１が、イリーガルヒットエラーが発生していないと判別したとき（Ｓ７８５がＮＯ判定の場合）、メインＣＰＵ１０１は、参照する入賞作動フラグ格納領域のアドレスを＋１更新する（Ｓ７８６）。次いで、メインＣＰＵ１０１は、チェックカウンタの値を１減算する（Ｓ７８７）。次いで、メインＣＰＵ１０１は、チェックカウンタの値が「０」であるか否かを判別する（Ｓ７８８）。
When the
Ｓ７８８において、メインＣＰＵ１０１が、チェックカウンタの値が「０」でないと判別したとき（Ｓ７８８がＮＯ判定の場合）、メインＣＰＵ１０１は、処理をＳ７８３の処理に戻し、Ｓ７８３以降の処理を繰り返す。一方、Ｓ７８８において、メインＣＰＵ１０１が、チェックカウンタの値が「０」であると判別したとき（Ｓ７８８がＹＥＳ判定の場合）、メインＣＰＵ１０１は、イリーガルヒットチェック処理を終了し、処理をメインフロー（図８２参照）中のＳ２１６の処理に移す。
In S788, when the
ここで再度、Ｓ７８５の処理に戻って、Ｓ７８５において、メインＣＰＵ１０１が、イリーガルヒットエラーが発生していると判別したとき（Ｓ７８５がＹＥＳ判定の場合）、メインＣＰＵ１０１は、図８９で説明したエラー処理を行う（Ｓ７８９）。この処理により、情報表示器６に含まれる２桁の７セグＬＥＤ（払出枚数表示用及びエラー表示用兼用）に、イリーガルヒットエラーの発生を示す２文字「ＥＥ」をエラー情報として表示するためのエラー表示データが出力される。なお、イリーガルヒットエラーの発生状態（エラー状態）は、リセットスイッチ７６（図７参照）を押下することにより解除される。
Here, returning to the processing of S785 again, when the
次いで、メインＣＰＵ１０１は、入賞枚数カウンタの値及び当り要求フラグ格納領域のデータをクリアする（Ｓ７９０）。そして、Ｓ７９０の処理後、メインＣＰＵ１０１は、イリーガルヒットチェック処理を終了し、処理をメインフロー（図８２参照）中のＳ２１６の処理に移す。
Next, the
本実施形態では、上述のようにしてイリーガルヒットチェック処理が行われる。そして、上述したイリーガルヒットチェック処理は、メインＣＰＵ１０１が、図１４９のソースプログラムで規定されている各ソースコードを順次実行することにより行われる。
In this embodiment, illegal hit check processing is performed as described above. The illegal hit check processing described above is performed by the
なお、本実施形態では、図２８～図３０に示すように、入賞作動フラグ格納領域（表示役格納領域）の構成が当り要求フラグ格納領域（内部当籤役格納領域）のそれと同じであるので、入賞作動フラグ格納領域の役と内部当籤役との合成処理時にメインＲＡＭ１０３に配置される当り要求フラグ格納領域と入賞作動フラグ格納領域とを同一構成にすることができる。それゆえ、本実施形態のイリーガルヒットチェック処理におけるＳ７８４の演算結果（入賞役のデータと内部当籤役のデータとを合成結果）は、上述のように、ソースプログラム上において、入賞役のデータと内部当籤役のデータとを単純に論理積（「ＡＮＤ」命令で実行する）することにより求められる。その結果、本実施形態では、イリーガルヒットチェック処理を効率化及び簡略化することができ、主制御プログラムの空き容量を確保する（増やす）ことができ、増えた空き容量を使用して遊技性を高めることが可能になる。
In this embodiment, as shown in FIGS. 28 to 30, the configuration of the winning operation flag storage area (display combination storage area) is the same as that of the winning request flag storage area (internal winning combination storage area). The win request flag storage area and the winning operation flag storage area arranged in the
［入賞チェック・メダル払出処理］
次に、図１５０及び図１５１を参照して、メインフロー（図８２参照）中のＳ２１６で行う入賞チェック・メダル払出処理について説明する。なお、図１５０は、入賞チェック・メダル払出処理の手順を示すフローチャートである。また、図１５１は、入賞チェック・メダル払出処理中の後述のＳ８０４～Ｓ８０８の処理を実行するためのソースプログラムの一例を示す図である。
[Award check/Medal payout process]
Next, with reference to FIGS. 150 and 151, the winning check/medal payout process performed at S216 in the main flow (see FIG. 82) will be described. FIG. 150 is a flow chart showing the procedure of the winning check/medal payout process. FIG. 151 is a diagram showing an example of a source program for executing the processes of S804 to S808, which will be described later, during the winning check/medal payout process.
まず、メインＣＰＵ１０１は、入賞作動コマンド生成処理を行う（Ｓ８０１）。この処理では、メインＣＰＵ１０１は、副制御回路２００に送信する入賞作動コマンドに含まれる、種別データ及び各種通信パラメータを生成する。なお、入賞作動コマンドは、入賞作動フラグ（表示役）等を特定するパラメータを含んで構成される。
First, the
次いで、メインＣＰＵ１０１は、図７２で説明した通信データ格納処理を行う（Ｓ８０２）。この処理により、入賞作動コマンドデータがメインＲＡＭ１０３に設けられた通信データ格納領域（図７５Ｂ参照）に保存される。なお、入賞作動コマンドは、後述の図１５８で説明する割込処理内の通信データ送信処理により、主制御回路９０から副制御回路２００に送信される。
Next, the
次いで、メインＣＰＵ１０１は、入賞枚数カウンタの値が「０」であるか否かを判別する（Ｓ８０３）。Ｓ８０３において、メインＣＰＵ１０１が、入賞枚数カウンタの値が「０」であると判別したとき（Ｓ８０３がＹＥＳ判定の場合）、メインＣＰＵ１０１は、入賞チェック・メダル払出処理を終了し、処理をメインフロー（図８２参照）中のＳ２１７の処理に移す。
Next, the
一方、Ｓ８０３において、メインＣＰＵ１０１が、入賞枚数カウンタの値が「０」でないと判別したとき（Ｓ８０３がＮＯ判定の場合）、メインＣＰＵ１０１は、メダルのクレジット枚数（貯留枚数）がその上限枚数（本実施形態では５０枚）以上であるか否かを判別する（Ｓ８０４）。
On the other hand, when the
Ｓ８０４において、メインＣＰＵ１０１が、メダルのクレジット枚数がその上限枚数以上でないと判別したとき（Ｓ８０４がＮＯ判定の場合）、メインＣＰＵ１０１は、クレジットカウンタの値に「１」を加算（＋１更新）する（Ｓ８０５）。加算されたクレジットカウンタの値は、情報表示器６に含まれる貯留枚数表示用の２桁の７セグＬＥＤ（不図示）により表示される。次いで、メインＣＰＵ１０１は、メダル払出枚数チェック処理を行う（Ｓ８０６）。なお、メダル払出枚数チェック処理の詳細については、後述の図１５２を参照しながら後で説明する。
In S804, when the
次いで、メインＣＰＵ１０１は、メダルの払い出しが終了したか否かを判別する（Ｓ８０７）。Ｓ８０７において、メインＣＰＵ１０１が、メダルの払い出しが終了したと判別したとき（Ｓ８０７がＹＥＳ判定の場合）、メインＣＰＵ１０１は、入賞チェック・メダル払出処理を終了し、処理をメインフロー（図８２参照）中のＳ２１７の処理に移す。
Next, the
一方、Ｓ８０７において、メインＣＰＵ１０１が、メダルの払い出しが終了していないと判別したとき（Ｓ８０７がＮＯ判定の場合）、メインＣＰＵ１０１は、払出間隔待機処理を行う（Ｓ８０８）。この処理では、メインＣＰＵ１０１は、予め設定されたメダル払出間隔時間（本実施形態では６０．３３ｍｓｅｃ：後述の図１５８で説明する割込処理（１．１１７２ｍｓｅｃ周期）の５４周期分）が経過するまでウェイトする。そして、Ｓ８０８の処理後、メインＣＰＵ１０１は、処理をＳ８０３の処理に戻し、Ｓ８０３以降の処理を繰り返す。
On the other hand, when the
ここで再度、Ｓ８０４の処理に戻って、Ｓ８０４において、メインＣＰＵ１０１が、メダルのクレジット枚数がその上限枚数（５０枚）以上であると判別したとき（Ｓ８０４がＹＥＳ判定の場合）、メインＣＰＵ１０１は、メダルの払出処理を行う（Ｓ８０９）。この処理により、メダルが１枚、払い出される。そして、Ｓ８０９の処理後、メインＣＰＵ１０１は、入賞チェック・メダル払出処理を終了し、処理をメインフロー（図８２参照）中のＳ２１７の処理に移す。
Here, returning to the processing of S804 again, when the
本実施形態では、上述のようにして入賞チェック・メダル払出処理が行われる。なお、上述した入賞チェック・メダル払出処理中のＳ８０４～Ｓ８０８の処理は、メインＣＰＵ１０１が、図１５１のソースプログラムで規定されている各ソースコードを順次実行することにより行われる。
In this embodiment, the winning check/medal payout process is performed as described above. The processing of S804 to S808 in the winning check/medal payout processing described above is performed by the
なお、本実施形態では、クレジットカウンタの更新（＋１）後、払出動作を継続する場合、メインＣＰＵ１０１は、Ｓ８０８の処理で６０．３３ｍｓ間のウェイト（払出間隔待ち）処理を行うが、この処理は、ソースプログラム上では、メインＣＰＵ１０１がソースコード「ＬＤ ＢＣ，ｃＴＭ＿ＰＡＹＣ」及び「ＲＳＴ ＳＢ＿Ｗ１ＢＣ＿００」をこの順で実行することにより実現されている。このように、入賞チェック・メダル払出処理において、クレジットカウンタの更新（＋１）後、払出動作を継続するときに６０．３３ｍｓ間のウェイト（払出間隔待ち）を行った場合、無駄な待ち時間を減らすことができ、遊技者の精神的負担を軽減することができる。
In this embodiment, when the payout operation is continued after the credit counter is updated (+1), the
［メダル払出枚数チェック処理］
次に、図１５２及び図１５３を参照して、入賞チェック・メダル払出処理（図１５０参照）中のＳ８０６で行うメダル払出枚数チェック処理について説明する。なお、図１５２は、メダル払出枚数チェック処理の手順を示すフローチャートである。また、図１５３Ａは、メダル払出枚数チェック処理中の後述のＳ８１１～Ｓ８１４の処理を実行するためのソースプログラムの一例を示す図であり、図１５３Ｂは、メダル払出枚数チェック処理中の後述のＳ８１６及びＳ８１７の処理を実行するためのソースプログラムの一例を示す図である。
[Medal payout check process]
Next, referring to FIGS. 152 and 153, the payout medal count check process performed at S806 in the winning check/medal payout process (see FIG. 150) will be described. Note that FIG. 152 is a flow chart showing the procedure of the process of checking the number of medals to be paid out. Also, FIG. 153A is a diagram showing an example of a source program for executing the processes of S811 to S814 described later during the medal payout number check process, and FIG. FIG. 10 is a diagram showing an example of a source program for executing the process of S817; FIG.
まず、メインＣＰＵ１０１は、メダルＯＵＴカウンタの値に「１」を加算（＋１更新）する（Ｓ８１１）。なお、メダルＯＵＴカウンタは、メダルの払出回数を計数するためのカウンタである。次いで、メインＣＰＵ１０１は、払出枚数カウンタの値に「１」を加算（＋１更新）する（Ｓ８１２）。なお、払出枚数カウンタは、メダルの払出枚数を計数するためのカウンタである。
First, the
次いで、メインＣＰＵ１０１は、払出枚数７ＳＥＧ表示処理を行う（Ｓ８１３）。この処理では、メインＣＰＵ１０１は、払出枚数カウンタの値を、情報表示器６に含まれる払出枚数表示用の２桁の７セグＬＥＤ（不図示）により表示させる制御処理を行う。
Next, the
次いで、メインＣＰＵ１０１は、役連終了枚数カウンタの更新処理を行う（Ｓ８１４）。なお、役連終了枚数カウンタは、入賞役に対応するメダルの払出枚数の残り枚数を計数するためのカウンタである。この処理では、メインＣＰＵ１０１は、役連終了枚数カウンタの値とその下限値「０」とを比較し、役連終了枚数カウンタの値が下限値「０」より大きい場合には、役連終了枚数カウンタの値を１減算（－１更新）し、役連終了枚数カウンタの値が下限値「０」以下である場合には、役連終了枚数カウンタの値を「０」に保持する。
Next, the
次いで、メインＣＰＵ１０１は、入賞枚数カウンタの値を１減算（－１更新）する（Ｓ８１５）。
Next, the
次いで、メインＣＰＵ１０１は、クレジット情報コマンド生成処理を行う（Ｓ８１６）。この処理では、メインＣＰＵ１０１は、副制御回路２００に送信するクレジット情報コマンドに含まれる、種別データ及び各種通信パラメータを生成する。なお、クレジット情報コマンドは、メダルのクレジット枚数を特定するパラメータを含んで構成される。
Next, the
次いで、メインＣＰＵ１０１は、図７２で説明した通信データ格納処理を行う（Ｓ８１７）。この処理により、クレジット情報コマンドデータがメインＲＡＭ１０３に設けられた通信データ格納領域（図７５Ｂ参照）に保存される。なお、クレジット情報コマンドは、後述の図１５８で説明する割込処理内の通信データ送信処理により、主制御回路９０から副制御回路２００に送信される。そして、Ｓ８１７の処理後、メインＣＰＵ１０１は、メダル払出枚数チェック処理を終了し、処理を入賞チェック・メダル払出処理（図１５０参照）中のＳ８０７の処理に移す。
Next, the
本実施形態では、上述のようにしてメダル払出枚数チェック処理が行われる。なお、上述したメダル払出枚数チェック処理中のＳ８１１～Ｓ８１４の処理は、メインＣＰＵ１０１が、図１５３Ａのソースプログラムで規定されている各ソースコードを順次実行することにより行われる。その中で、Ｓ８１４の役連終了枚数カウンタの更新処理は、図１５３Ａ中の「ＤＣＰＬＤ」命令（所定の更新命令）により実行される。なお、「ＤＣＰＬＤ」命令は、メインＣＰＵ１０１専用命令コードである。
In this embodiment, the medal payout number check process is performed as described above. The processing of S811 to S814 in the medal payout number check processing described above is performed by the
ソースプログラム上において、例えば、ソースコード「ＤＣＰＬＤ （ＨＬ），ｎ」が実行されると、ＨＬレジスタで指定されたアドレスのメモリの内容（格納データ）と整数ｎとが比較され、メモリの内容が整数ｎより大きい場合には、メモリの内容が１減算され、メモリの内容が整数ｎ以下である場合には、ＨＬレジスタで指定されたアドレスのメモリに整数ｎが格納される。それゆえ、図１５３Ａ中のソースコード「ＤＣＰＬＤ （ＨＬ），０」が実行されると、ＨＬレジスタで指定されたアドレスのメモリの内容（役連終了枚数カウンタの値）と整数０（下限値）とが比較され、メモリの内容（役連終了枚数カウンタの値）が整数０より大きい場合には、メモリの内容が１減算され、メモリの内容が整数０以下である場合には、メモリの内容（役連終了枚数カウンタの値）に「０」がセットされる。すなわち、現時点の役連終了枚数カウンタの値が「０」より大きい場合には、役連終了枚数カウンタの更新処理が行われ、現時点の役連終了枚数カウンタの値が「０」以下であれば、役連終了枚数カウンタの値を「０」に保持する処理が行われる。
For example, when the source code "DCPLD (HL), n" is executed on the source program, the memory contents (stored data) at the address specified by the HL register are compared with the integer n, and the memory contents are If the value is larger than the integer n, 1 is subtracted from the contents of the memory, and if the value of the memory is less than the integer n, the integer n is stored in the memory at the address specified by the HL register. Therefore, when the source code "DCPLD (HL), 0" in FIG. is compared, and if the contents of the memory (the value of the counter for the number of consecutive winnings) is greater than the
上述のように、メダル払出枚数チェック処理中のＳ８１４の処理では、一つの「ＤＣＰＬＤ」命令（枚数管理カウンタの下限判定命令と、判断分岐命令が一体になっている命令）により、役連終了枚数カウンタの更新（減算）処理及び連終了枚数カウンタの値を「０」に保持する処理の両方を実行することができる。この場合、両処理を別個に実行するための命令コードを設ける必要がなくなる。例えば、連終了枚数カウンタの値が「０」であるか否かを判別するための判断分岐命令コードを省略することができる。それゆえ、本実施形態のメダル払出枚数チェック処理では、ソースプログラムの容量（メインＲＯＭ１０２の使用容量）を低減することができ、メインＲＯＭ１０２において、空き容量を確保する（増大させる）ことができ、増えた空き容量を活用して、遊技性を高めることが可能になる。
As described above, in the process of S814 during the medal payout number check process, one "DCPLD" instruction (instruction combining the lower limit judgment instruction of the number management counter and the judgment branch instruction) is executed. Both updating (decrementing) processing of the counter and processing of holding the value of the continuous end number counter at "0" can be executed. In this case, there is no need to provide instruction codes for executing both processes separately. For example, it is possible to omit the judgment branch instruction code for determining whether or not the value of the continuous end number counter is "0". Therefore, in the process of checking the number of tokens to be paid out according to the present embodiment, the capacity of the source program (capacity used in the main ROM 102) can be reduced, and the free capacity in the
また、上述したメダル払出枚数チェック処理中のＳ８１６及びＳ８１７の処理は、メインＣＰＵ１０１が、図１５３Ｂのソースプログラムで規定されている各ソースコードを順次実行することにより行われる。
Further, the processing of S816 and S817 during the medal payout number check processing described above is performed by the
その中で、Ｓ８１６の処理では、図１５３Ｂに示すように、クレジット情報コマンドの通信パラメータ１にはＬレジスタを介して払出枚数カウンタの値がセットされ、通信パラメータ５にはＣレジスタを介してクレジットカウンタの値がセットされる。しかしながら、クレジット情報コマンドを構成するその他の通信パラメータ２～４には、現時点においてＨレジスタ、Ｅレジスタ及びＤレジスタにそれぞれ格納されている値（不定値）がセットされる。それゆえ、クレジット情報コマンド送信時における通信パラメータ２～４の値は不定値となる。その結果、本実施形態では、クレジット情報コマンドのサム値（ＢＣＣ）を送信毎に不定値にすることができ、ゴト等の不正行為を抑制することができる。
Among them, in the process of S816, as shown in FIG. 153B, the
［ＢＢチェック処理］
次に、図１５４を参照して、メインフロー（図８２参照）中のＳ２１７で行うＢＢチェック処理について説明する。なお、図１５４は、ＢＢチェック処理の手順を示すフローチャートである。
[BB check processing]
Next, referring to FIG. 154, the BB check processing performed at S217 in the main flow (see FIG. 82) will be described. Note that FIG. 154 is a flow chart showing the procedure of the BB check process.
まず、メインＣＰＵ１０１は、現在の遊技状態がボーナス状態であるか否かを判別する（Ｓ８２１）。Ｓ８２１において、メインＣＰＵ１０１が、現在の遊技状態がボーナス状態でないと判別したとき（Ｓ８２１がＮＯ判定の場合）、メインＣＰＵ１０１は、後述のＳ８３２の処理を行う。
First, the
一方、Ｓ８２１において、メインＣＰＵ１０１が、現在の遊技状態がボーナス状態であると判別したとき（Ｓ８２１がＹＥＳ判定の場合）、メインＣＰＵ１０１は、ボーナス状態中に払い出し可能なメダルの枚数を計数するためのＢＢ中払出枚数カウンタの値から、入賞チェック・メダル払出処理において払い出されたメダルの払出枚数を減算する（Ｓ８２２）。
On the other hand, when the
次いで、メインＣＰＵ１０１は、ＢＢ中払出枚数カウンタの値が「０」未満であるか否かを判別する（Ｓ８２３）。Ｓ８２３において、メインＣＰＵ１０１が、ＢＢ中払出枚数カウンタの値が「０」未満でないと判別したとき（Ｓ８２３がＮＯ判定の場合）、メインＣＰＵ１０１は、ＢＢチェック処理を終了し、処理をメインフロー（図８２参照）中のＳ２１８の処理に移す。
Next, the
一方、Ｓ８２３において、メインＣＰＵ１０１が、ＢＢ中払出枚数カウンタの値が「０」未満であると判別したとき（Ｓ８２３がＹＥＳ判定の場合）、メインＣＰＵ１０１は、ボーナス終了時処理を行う（Ｓ８２４）。この処理では、メインＣＰＵ１０１は、ボーナス状態中の各種情報をクリアするとともに、ＲＴ１状態フラグをオン状態にセットする。
On the other hand, when the
次いで、メインＣＰＵ１０１は、ボーナス終了時ＣＴ抽籤テーブル（図６０参照）を参照して、ボーナス終了時のＣＴ抽籤を行う（Ｓ８２５）。次いで、メインＣＰＵ１０１は、ボーナス終了時のＣＴ抽籤に当籤したか否かを判別する（Ｓ８２６）。
Next, the
Ｓ８２６において、メインＣＰＵ１０１が、ＣＴ抽籤に当籤しなかったと判別したとき（Ｓ８２６がＮＯ判定の場合）、メインＣＰＵ１０１は、後述のＳ８２８の処理を行う。一方、Ｓ８２６において、メインＣＰＵ１０１が、ＣＴ抽籤に当籤したと判別したとき（Ｓ８２６がＹＥＳ判定の場合）、メインＣＰＵ１０１は、ＣＴセット数に「１」を加算する（Ｓ８２７）。なお、ＡＲＴセット数が「０」であるときにＣＴ抽籤に当籤した場合には、Ｓ８２７の処理において、ＣＴセット数に「１」を加算するとともに、ＡＲＴセット数にも「１」を加算する。
In S826, when the
Ｓ８２７の処理後又はＳ８２６がＮＯ判定の場合、メインＣＰＵ１０１は、ＡＲＴセット数又はＣＴセット数が「１」以上であるか否かを判別する（Ｓ８２８）。
After the process of S827 or when the determination in S826 is NO, the
Ｓ８２８おいて、メインＣＰＵ１０１が、ＡＲＴセット数又はＣＴセット数が「１」以上であると判別したとき（Ｓ８２８がＹＥＳ判定の場合）、メインＣＰＵ１０１は、次遊技の遊技状態にＡＲＴ準備状態をセットする（Ｓ８２９）。そして、Ｓ８２９の処理後、メインＣＰＵ１０１は、ＢＢチェック処理を終了し、処理をメインフロー（図８２参照）中のＳ２１８の処理に移す。
In S828, when the
一方、Ｓ８２８において、メインＣＰＵ１０１が、ＡＲＴセット数又はＣＴセット数が「１」以上でないと判別したとき（Ｓ８２８がＮＯ判定の場合）、メインＣＰＵ１０１は、次遊技の遊技状態に通常遊技状態をセットする（Ｓ８３０）。次いで、メインＣＰＵ１０１は、通常中高確率抽籤テーブル（図４０Ｂ参照）を参照して、ＣＺの抽籤状態を抽籤し、抽籤結果をセットする（Ｓ８３１）。そして、Ｓ８３１の処理後、メインＣＰＵ１０１は、ＢＢチェック処理を終了し、処理をメインフロー（図８２参照）中のＳ２１８の処理に移す。
On the other hand, in S828, when the
ここで再度、Ｓ８２１の処理に戻って、Ｓ８２１がＮＯ判定の場合、メインＣＰＵ１０１は、ＢＢ役に係る図柄組合せ（コンビネーション「Ｃ＿ＢＢ１」又は「Ｃ＿ＢＢ２」の図柄組合せ）が表示されたか否かを判定する（Ｓ８３２）。Ｓ８３２において、メインＣＰＵ１０１が、ＢＢ役に係る図柄組合せが表示されなかったと判別したとき（Ｓ８３２がＮＯ判定の場合）、メインＣＰＵ１０１は、ＢＢチェック処理を終了し、処理をメインフロー（図８２参照）中のＳ２１８の処理に移す。
Here, returning to the process of S821 again, if the determination in S821 is NO, the
一方、Ｓ８３２において、メインＣＰＵ１０１が、ＢＢ役に係る図柄組合せが表示されたと判別したとき（Ｓ８３２がＹＥＳ判定の場合）、メインＣＰＵ１０１は、ボーナス種別抽籤テーブル（図５８参照）を参照して、ボーナス種別を抽籤し、抽籤結果をセットする（Ｓ８３３）。次いで、メインＣＰＵ１０１は、ＢＢ中払出枚数カウンタの値に所定値（ボーナス終了契機となる払出枚数：本実施形態では、「２１６」）をセットする（Ｓ８３４）。
On the other hand, when the
次いで、メインＣＰＵ１０１は、ボーナス開始時処理を行う（Ｓ８３５）。この処理では、メインＣＰＵ１０１は、例えば、次遊技の遊技状態にボーナス状態をセットするなどのボーナスの作動開始に必要な各種処理を行う。そして、Ｓ８３５の処理後、メインＣＰＵ１０１は、ＢＢチェック処理を終了し、処理をメインフロー（図８２参照）中のＳ２１８の処理に移す。
Next, the
［ＲＴチェック処理］
次に、図１５５及び図１５６を参照して、メインフロー（図８２参照）中のＳ２１８で行うＲＴチェック処理について説明する。なお、図１５５及び図１５６は、ＲＴチェック処理の手順を示すフローチャートである。
[RT check processing]
Next, the RT check processing performed at S218 in the main flow (see FIG. 82) will be described with reference to FIGS. 155 and 156. FIG. 155 and 156 are flowcharts showing the procedure of RT check processing.
まず、メインＣＰＵ１０１は、ＲＴ状態がＲＴ５状態であるか否かを判別する（Ｓ８４１）。Ｓ８４１において、メインＣＰＵ１０１が、ＲＴ状態がＲＴ５状態であると判別したとき（Ｓ８４１がＹＥＳ判定の場合）、メインＣＰＵ１０１は、ＲＴチェック処理を終了し、処理をメインフロー（図８２参照）中のＳ２１９の処理に移す。
First, the
一方、Ｓ８４１において、メインＣＰＵ１０１が、ＲＴ状態がＲＴ５状態でないと判別したとき（Ｓ８４１がＮＯ判定の場合）、メインＣＰＵ１０１は、ＲＴ状態がＲＴ０状態であるか否かを判別する（Ｓ８４２）。Ｓ８４２において、メインＣＰＵ１０１が、ＲＴ状態がＲＴ０状態でないと判別したとき（Ｓ８４２がＮＯ判定の場合）、メインＣＰＵ１０１は、後述のＳ８４５の処理を行う。
On the other hand, when the
一方、Ｓ８４２において、メインＣＰＵ１０１が、ＲＴ状態がＲＴ０状態であると判別したとき（Ｓ８４２がＹＥＳ判定の場合）、メインＣＰＵ１０１は、略称「ベルこぼし目」の図柄組合せ（図２８参照）が表示されたか否かを判別する（Ｓ８４３）。Ｓ８４３において、メインＣＰＵ１０１が、略称「ベルこぼし目」の図柄組合せが表示されなかったと判別したとき（Ｓ８４３がＮＯ判定の場合）、メインＣＰＵ１０１は、ＲＴチェック処理を終了し、処理をメインフロー（図８２参照）中のＳ２１９の処理に移す。
On the other hand, when the
一方、Ｓ８４３において、メインＣＰＵ１０１が、略称「ベルこぼし目」の図柄組合せが表示されたと判別したとき（Ｓ８４３がＹＥＳ判定の場合）、メインＣＰＵ１０１は、ＲＴ２状態フラグをオン状態にセットする（Ｓ８４４）。この処理により、ＲＴ状態がＲＴ０状態からＲＴ２状態に移行する。そして、Ｓ８４４の処理後、メインＣＰＵ１０１は、ＲＴチェック処理を終了し、処理をメインフロー（図８２参照）中のＳ２１９の処理に移す。
On the other hand, when the
ここで再度、Ｓ８４２の処理に戻って、Ｓ８４２がＮＯ判定の場合、メインＣＰＵ１０１は、ＲＴ状態がＲＴ１状態であるか否かを判別する（Ｓ８４５）。Ｓ８４５において、メインＣＰＵ１０１が、ＲＴ状態がＲＴ１状態でないと判別したとき（Ｓ８４５がＮＯ判定の場合）、メインＣＰＵ１０１は、後述のＳ８５０の処理を行う。
Here, returning to the process of S842 again, if the determination in S842 is NO, the
一方、Ｓ８４５において、メインＣＰＵ１０１が、ＲＴ状態がＲＴ１状態であると判別したとき（Ｓ８４５がＹＥＳ判定の場合）、メインＣＰＵ１０１は、略称「ベルこぼし目」の図柄組合せが表示されたか否かを判別する（Ｓ８４６）。
On the other hand, when the
Ｓ８４６において、メインＣＰＵ１０１が、略称「ベルこぼし目」の図柄組合せが表示されたと判別したとき（Ｓ８４６がＹＥＳ判定の場合）、メインＣＰＵ１０１は、ＲＴ１状態フラグをオフ状態にセットするとともに、ＲＴ２状態フラグをオン状態にセットする（Ｓ８４７）。この処理により、ＲＴ状態がＲＴ１状態からＲＴ２状態に移行する。そして、Ｓ８４７の処理後、メインＣＰＵ１０１は、ＲＴチェック処理を終了し、処理をメインフロー（図８２参照）中のＳ２１９の処理に移す。
In S846, when the
一方、Ｓ８４６において、メインＣＰＵ１０１が、略称「ベルこぼし目」の図柄組合せが表示されなかったと判別したとき（Ｓ８４６がＮＯ判定の場合）、メインＣＰＵ１０１は、ＲＴ１状態の遊技が２０ゲーム経過したか否かを判別する（Ｓ８４８）。
On the other hand, when the
Ｓ８４８において、メインＣＰＵ１０１が、ＲＴ１状態の遊技が２０ゲーム経過していないと判別したとき（Ｓ８４８がＮＯ判定の場合）、メインＣＰＵ１０１は、ＲＴチェック処理を終了し、処理をメインフロー（図８２参照）中のＳ２１９の処理に移す。一方、Ｓ８４８において、メインＣＰＵ１０１が、ＲＴ１状態の遊技が２０ゲーム経過したと判別したとき（Ｓ８４８がＹＥＳ判定の場合）、メインＣＰＵ１０１は、ＲＴ１状態フラグをオフ状態にセットする（Ｓ８４９）。この処理により、ＲＴ状態がＲＴ１状態からＲＴ０状態に移行する。そして、Ｓ８４９の処理後、メインＣＰＵ１０１は、ＲＴチェック処理を終了し、処理をメインフロー（図８２参照）中のＳ２１９の処理に移す。
In S848, when the
ここで再度、Ｓ８４５の処理に戻って、Ｓ８４５がＮＯ判定の場合、メインＣＰＵ１０１は、ＲＴ状態がＲＴ２状態であるか否かを判別する（Ｓ８５０）。Ｓ８５０において、メインＣＰＵ１０１が、ＲＴ状態がＲＴ２状態でないと判別したとき（Ｓ８５０がＮＯ判定の場合）、メインＣＰＵ１０１は、後述のＳ８５３の処理を行う。
Here, returning to the process of S845 again, if the determination in S845 is NO, the
一方、Ｓ８５０において、メインＣＰＵ１０１が、ＲＴ状態がＲＴ２状態であると判別したとき（Ｓ８５０がＹＥＳ判定の場合）、メインＣＰＵ１０１は、略称「ＲＴ３移行リプ」の図柄組合せ（図２８参照）が表示されたか否かを判別する（Ｓ８５１）。Ｓ８５１において、メインＣＰＵ１０１が、略称「ＲＴ３移行リプ」の図柄組合せが表示されなかったと判別したとき（Ｓ８５１がＮＯ判定の場合）、メインＣＰＵ１０１は、ＲＴチェック処理を終了し、処理をメインフロー（図８２参照）中のＳ２１９の処理に移す。
On the other hand, in S850, when the
一方、Ｓ８５１において、メインＣＰＵ１０１が、略称「ＲＴ３移行リプ」の図柄組合せが表示されたと判別したとき（Ｓ８５１がＹＥＳ判定の場合）、メインＣＰＵ１０１は、ＲＴ２状態フラグをオフ状態にセットするとともに、ＲＴ３状態フラグをオン状態にセットする（Ｓ８５２）。この処理により、ＲＴ状態がＲＴ２状態からＲＴ３状態に移行する。そして、Ｓ８５２の処理後、メインＣＰＵ１０１は、ＲＴチェック処理を終了し、処理をメインフロー（図８２参照）中のＳ２１９の処理に移す。
On the other hand, when the
ここで再度、Ｓ８５０の処理に戻って、Ｓ８５０がＮＯ判定の場合、メインＣＰＵ１０１は、ＲＴ状態がＲＴ３状態であるか否かを判別する（Ｓ８５３）。Ｓ８５３において、メインＣＰＵ１０１が、ＲＴ状態がＲＴ３状態でないと判別したとき（Ｓ８５３がＮＯ判定の場合）、メインＣＰＵ１０１は、後述のＳ８６２の処理を行う。
Here, returning to the process of S850 again, if the determination in S850 is NO, the
一方、Ｓ８５３において、メインＣＰＵ１０１が、ＲＴ状態がＲＴ３状態であると判別したとき（Ｓ８５３がＹＥＳ判定の場合）、メインＣＰＵ１０１は、略称「ベルこぼし目」又は「ＲＴ２移行リプ」の図柄組合せが表示されたか否かを判別する（Ｓ８５４）。
On the other hand, in S853, when the
Ｓ８５４において、メインＣＰＵ１０１が、略称「ベルこぼし目」又は「ＲＴ２移行リプ」の図柄組合せが表示されたと判別したとき（Ｓ８５４がＹＥＳ判定の場合）、メインＣＰＵ１０１は、ＲＴ３状態フラグをオフ状態にセットするとともに、ＲＴ２状態フラグをオン状態にセットする（Ｓ８５５）。この処理により、ＲＴ状態がＲＴ３状態からＲＴ２状態に移行する。そして、Ｓ８５５の処理後、メインＣＰＵ１０１は、ＲＴチェック処理を終了し、処理をメインフロー（図８２参照）中のＳ２１９の処理に移す。
In S854, when the
一方、Ｓ８５４において、メインＣＰＵ１０１が、略称「ベルこぼし目」又は「ＲＴ２移行リプ」の図柄組合せが表示されていないと判別したとき（Ｓ８５４がＮＯ判定の場合）、メインＣＰＵ１０１は、略称「ＲＴ４移行リプ」の図柄組合せ（図２８参照）が表示されたか否かを判別する（Ｓ８５６）。
On the other hand, in S854, when the
Ｓ８５６において、メインＣＰＵ１０１が、略称「ＲＴ４移行リプ」の図柄組合せが表示されていないと判別したとき（Ｓ８５６がＮＯ判定の場合）、メインＣＰＵ１０１は、ＲＴチェック処理を終了し、処理をメインフロー（図８２参照）中のＳ２１９の処理に移す。一方、Ｓ８５６において、メインＣＰＵ１０１が、略称「ＲＴ４移行リプ」の図柄組合せが表示されたと判別したとき（Ｓ８５６がＹＥＳ判定の場合）、メインＣＰＵ１０１は、ＲＴ３状態フラグをオフ状態にセットするとともに、ＲＴ４状態フラグをオン状態にセットする（Ｓ８５７）。この処理により、ＲＴ状態がＲＴ３状態からＲＴ４状態に移行する。
In S856, when the
Ｓ８５７の処理後、メインＣＰＵ１０１は、遊技状態がＡＲＴ準備状態であるか否かを判別する（Ｓ８５８）。Ｓ８５８において、メインＣＰＵ１０１が、遊技状態がＡＲＴ準備状態でないと判別したとき（Ｓ８５８がＮＯ判定の場合）、メインＣＰＵ１０１は、ＲＴチェック処理を終了し、処理をメインフロー（図８２参照）中のＳ２１９の処理に移す。
After the processing of S857, the
一方、Ｓ８５８において、メインＣＰＵ１０１が、遊技状態がＡＲＴ準備状態であると判別したとき（Ｓ８５８がＹＥＳ判定の場合）、メインＣＰＵ１０１は、ＣＴセット数が「１」以上であるか否かを判別する（Ｓ８５９）。
On the other hand, in S858, when the
Ｓ８５９において、メインＣＰＵ１０１が、ＣＴセット数が「１」以上であると判別したとき（Ｓ８５９がＹＥＳ判定の場合）、メインＣＰＵ１０１は、次遊技の遊技状態にＣＴをセットし、ＣＴゲーム数カウンタに「８」をセットする（Ｓ８６０）。そして、Ｓ８６０の処理後、メインＣＰＵ１０１は、ＲＴチェック処理を終了し、処理をメインフロー（図８２参照）中のＳ２１９の処理に移す。
In S859, when the
一方、Ｓ８５９において、メインＣＰＵ１０１が、ＣＴセット数が「１」以上でないと判別したとき（Ｓ８５９がＮＯ判定の場合）、メインＣＰＵ１０１は、次遊技の遊技状態に通常ＡＲＴをセットし、ＡＲＴ終了ゲーム数カウンタに所定値をセットする（Ｓ８６１）。そして、Ｓ８６１の処理後、メインＣＰＵ１０１は、ＲＴチェック処理を終了し、処理をメインフロー（図８２参照）中のＳ２１９の処理に移す。
On the other hand, when the
ここで再度、Ｓ８５３の処理に戻って、Ｓ８５３がＮＯ判定の場合、メインＣＰＵ１０１は、略称「ベルこぼし目」又は「ＲＴ２移行リプ」の図柄組合せが表示されたか否かを判別する（Ｓ８６２）。Ｓ８６２において、メインＣＰＵ１０１が、略称「ベルこぼし目」又は「ＲＴ２移行リプ」の図柄組合せが表示されていないと判別したとき（Ｓ８６２がＮＯ判定の場合）、メインＣＰＵ１０１は、ＲＴチェック処理を終了し、処理をメインフロー（図８２参照）中のＳ２１９の処理に移す。
Here, returning to the process of S853 again, if the determination in S853 is NO, the
一方、Ｓ８６２において、メインＣＰＵ１０１が、略称「ベルこぼし目」又は「ＲＴ２移行リプ」の図柄組合せが表示されたと判別したとき（Ｓ８６２がＹＥＳ判定の場合）、メインＣＰＵ１０１は、ＲＴ４状態フラグをオフ状態にセットするとともに、ＲＴ２状態フラグをオン状態にセットする（Ｓ８６３）。この処理により、ＲＴ状態がＲＴ４状態からＲＴ２状態に移行する。そして、Ｓ８６３の処理後、メインＣＰＵ１０１は、ＲＴチェック処理を終了し、処理をメインフロー（図８２参照）中のＳ２１９の処理に移す。
On the other hand, in S862, when the
［ＣＺ・ＡＲＴ終了時処理］
次に、図１５７を参照して、メインフロー（図８２参照）中のＳ２１９で行うＣＺ・ＡＲＴ終了時処理について説明する。なお、図１５７は、ＣＺ・ＡＲＴ終了時処理の手順を示すフローチャートである。
[Processing at the end of CZ/ART]
Next, with reference to FIG. 157, the CZ/ART end processing performed at S219 in the main flow (see FIG. 82) will be described. FIG. 157 is a flow chart showing the procedure of the CZ-ART end processing.
まず、メインＣＰＵ１０１は、現在の遊技状態がＣＺ失敗時及びＡＲＴ終了時のいずれかであるか否かを判別する（Ｓ８７１）。Ｓ８７１において、メインＣＰＵ１０１が、現在の遊技状態がＣＺ失敗時及びＡＲＴ終了時のいずれかでないと判別したとき（Ｓ８７１がＮＯ判定の場合）、メインＣＰＵ１０１は、ＣＺ・ＡＲＴ終了時処理を終了し、処理をメインフロー（図８２参照）中のＳ２０１の処理に移す。
First, the
一方、Ｓ８７１において、メインＣＰＵ１０１が、現在の遊技状態がＣＺ失敗時及びＡＲＴ終了時のいずれかであると判別したとき（Ｓ８７１がＹＥＳ判定の場合）、メインＣＰＵ１０１は、ＣＺ抽籤テーブル（図４１Ｂ参照）を参照して、ＣＺの引き戻し抽籤を行う（Ｓ８７２）。次いで、メインＣＰＵ１０１は、ＣＺの引き戻し抽籤に当籤したか否かを判別す（Ｓ８７３）。
On the other hand, when the
Ｓ８７３において、メインＣＰＵ１０１が、ＣＺの引き戻し抽籤に当籤したと判別したとき（Ｓ８７３がＹＥＳ判定の場合）、メインＣＰＵ１０１は、次遊技の遊技状態に当籤した種別のＣＺをセットする（Ｓ８７４）。次いで、メインＣＰＵ１０１は、当籤した種別のＣＺに応じた値をＣＺゲーム数カウンタにセットする（Ｓ８７５）。そして、Ｓ８７５の処理後、メインＣＰＵ１０１は、ＣＺ・ＡＲＴ終了時処理を終了し、処理をメインフロー（図８２参照）中のＳ２０１の処理に移す。
In S873, when the
一方、Ｓ８７３において、メインＣＰＵ１０１が、ＣＺの引き戻し抽籤に当籤しなかったと判別したとき（Ｓ８７３がＮＯ判定の場合）、メインＣＰＵ１０１は、次遊技の遊技状態に通常遊技状態をセットする（Ｓ８７６）。次いで、メインＣＰＵ１０１は、通常中高確率抽籤テーブル（図４０Ｂ参照）を参照して、ＣＺの抽籤状態を抽籤し、抽籤結果をセットする（Ｓ８７７）。そして、Ｓ８７７の処理後、メインＣＰＵ１０１は、ＣＺ・ＡＲＴ終了時処理を終了し、処理をメインフロー（図８２参照）中のＳ２０１の処理に移す。
On the other hand, when the
［メインＣＰＵの制御による割込処理（１．１１７２ｍｓｅｃ）］
次に、図１５８を参照して、１．１１７２ｍｓｅｃ周期で、メインＣＰＵ１０１が行う割込処理について説明する。なお、図１５８は、割込処理の手順を示すフローチャートである。１．１１７２ｍｓｅｃ周期で繰り返し実行される割込処理は、タイマー回路１１３（ＰＴＣ）の初期化処理（図６４中のＳ２参照）で設定されたタイマー回路１１３のタイムアウト信号の出力タイミングに基づいて発生する割込みコントローラ１１２からの割込要求信号がメインＣＰＵ１０１に入力された際に実行される処理である。
[Interrupt processing under control of main CPU (1.1172 msec)]
Next, interrupt processing performed by the
まず、メインＣＰＵ１０１は、レジスタの退避処理を行う（Ｓ９０１）。次いで、メインＣＰＵ１０１は、入力ポートチェック処理を行う（Ｓ９０２）。この処理では、ストップスイッチ等の各種スイッチから入力される信号がチェックされる。
First, the
次いで、メインＣＰＵ１０１は、リール制御処理を行う（Ｓ９０３）。この処理では、メインＣＰＵ１０１は、全リールの回転開始が要求されたときに、左リール３Ｌ、中リール３Ｃ及び右リール３Ｒの回転を開始し、その後、各リールが一定速度で回転するように、３つのステッピングモータを駆動制御する。また、滑り駒数が決定されたときは、メインＣＰＵ１０１は、該当するリールの図柄カウンタを滑り駒数分だけ更新する。そして、メインＣＰＵ１０１は、更新された図柄カウンタが停止予定位置に対応する値に一致する（停止予定位置の図柄が表示窓の有効ライン上の領域に到達する）のを待って、該当するリールの回転の減速及び停止が行われるように、対応するステッピングモータを駆動制御する。
Next, the
次いで、メインＣＰＵ１０１は、通信データ送信処理を行う（Ｓ９０４）。この処理では、主に、通信データ格納領域に格納された各種コマンドを主制御回路９０の第１シリアル通信回路１１４（図９参照）を介して副制御回路２００に送信する。メインＣＰＵ１０１は、副制御回路２００にコマンドを送信した後、通信データポインタを１パケット分減算更新し（不図示）、通信データ格納領域の送信済みのコマンドデータをクリアする。なお、通信データ格納領域に複数のコマンドデータが格納されている場合には、格納された古い順で、コマンドデータを副制御回路２００に送信する。また、通信データ格納領域にコマンドデータが格納されていない場合、すなわち、通信データポインタの値が「０」である場合には、無操作コマンドを生成して副制御回路２００に送信する。次いで、メインＣＰＵ１０１は、投入メダル通過チェック処理を行う（Ｓ９０５）。この処理では、メインＣＰＵ１０１は、メダルセンサ（不図示）の検出結果（メダルセンサ入力状態）に基づいて、投入メダルがセレクタ６６を通過したか否かのチェック処理を行う。次いで、メインＣＰＵ１０１は、ＷＤＴのリスタート処理を行う（Ｓ９０６）。
Next, the
次いで、メインＣＰＵ１０１は、７セグＬＥＤ駆動処理を行う（Ｓ９０７）。この処理では、メインＣＰＵ１０１は、情報表示器６に含まれる各種７セグＬＥＤを駆動制御して、例えば、メダルの払出枚数やクレジット枚数、ストップボタンの押し順データなどを表示する。なお、７セグＬＥＤ駆動処理の詳細については、後述の図１５９を参照しながら後で説明する。
Next, the
次いで、メインＣＰＵ１０１は、タイマー更新処理を行う（Ｓ９０８）。この処理では、メインＣＰＵ１０１は、セットされた各種タイマーのカウント（減算）処理を行う。なお、タイマー更新処理の詳細については、後述の図１６４を参照しながら後で説明する。
Next, the
次いで、メインＣＰＵ１０１は、エラー検知処理を行う（Ｓ９０９）。次いで、メインＣＰＵ１０１は、ドア開閉チェック処理を行う（Ｓ９１０）。ドア開閉チェック処理では、メインＣＰＵ１０１は、ドア開閉監視スイッチ６７のオン（ドア閉）／オフ（ドア開）状態をチェックすることにより、フロントドア２ｂ（図２参照）の開閉状態をチェックする。
Next, the
次いで、メインＣＰＵ１０１は、試射試験信号制御処理を行う（Ｓ９１１）。この処理では、第２インターフェースボート等を介して試験機に各種試験信号の出力する際の制御処理が行われる。また、この処理は、メインＲＡＭ１０３の規定外作業領域（図１２Ｃ参照）を用いて実行される。なお、本実施形態では、この処理は、試射試験時以外のとき（パチスロ１が遊技店に設置された後）にも行われるが、この時には、主制御基板７１が第２インターフェースボート等を介して試験機に接続されていないので、各種試験信号は生成されても出力はされない。試射試験信号制御処理の詳細については、後述の図１６６を参照しながら後で説明する。
Next, the
次いで、メインＣＰＵ１０１は、レジスタの復帰処理を行う（Ｓ９１２）。そして、Ｓ９１２の処理後、メインＣＰＵ１０１は、割込処理を終了する。
Next, the
［７セグＬＥＤ駆動処理］
次に、図１５９及び図１６０を参照して、割込処理（図１５８参照）中のＳ９０７で行う７セグＬＥＤ駆動処理について説明する。なお、図１５９は、７セグＬＥＤ駆動処理の手順を示すフローチャートである。また、図１６０Ａは、７セグＬＥＤ駆動処理中の後述のＳ９２３～Ｓ９２５の処理を実行するためのソースプログラムの一例を示す図であり、図１６０Ｂは、７セグＬＥＤ駆動処理中の後述のＳ９３１～Ｓ９３６の処理を実行するためのソースプログラムの一例を示す図である。
[7-segment LED drive processing]
159 and 160, the 7-segment LED driving process performed in S907 during the interrupt process (see FIG. 158) will be described. Note that FIG. 159 is a flowchart showing the procedure of the 7-segment LED driving process. FIG. 160A is a diagram showing an example of a source program for executing the processes of S923 to S925 described later during the 7-segment LED driving process, and FIG. FIG. 13 is a diagram showing an example of a source program for executing the process of S936; FIG.
まず、メインＣＰＵ１０１は、割込カウンタの値に「１」を加算（＋１更新）する（Ｓ９２１）。次いで、メインＣＰＵ１０１は、割込カウンタの値が奇数であるか否かを判別する（Ｓ９２２）。
First, the
Ｓ９２２において、メインＣＰＵ１０１が、割込カウンタの値が奇数でないと判別したとき（Ｓ９２２がＮＯ判定の場合）、メインＣＰＵ１０１は、７セグＬＥＤ駆動処理を終了し、処理を割込処理（図１５８参照）中のＳ９０８の処理に移す。すなわち、本実施形態では、２回の割込周期毎に、７セグＬＥＤ駆動処理が行われる。なお、本実施形態では、７セグＬＥＤ駆動処理を割込みカウンタの値が偶数の場合に実行する例を説明したが、本発明はこれに限定されず、割込みカウンタの値が奇数の場合に７セグＬＥＤ駆動処理を実行してもよいし、また、任意の整数で割込みカウンタの値を除算したときの商又は余りを用いて、７セグＬＥＤ駆動処理の実行タイミングを決定してもよい。
In S922, when the
一方、Ｓ９２２において、メインＣＰＵ１０１が、割込カウンタの値が奇数であると判別したとき（Ｓ９２２がＹＥＳ判定の場合）、メインＣＰＵ１０１は、ナビデータ格納領域からナビデータを取得する（Ｓ９２３）。次いで、メインＣＰＵ１０１は、７セグＬＥＤの各カソードに出力される押し順表示データを格納するための押し順表示データ格納領域のアドレスをセットする（Ｓ９２４）。
On the other hand, when the
次いで、メインＣＰＵ１０１は、７セグ表示データ生成処理を行う（Ｓ９２５）。この処理では、メインＣＰＵ１０１は、ナビデータに基づいて、押し順表示データ（７セグ表示データ）を作成し、生成された押し順表示データを押し順表示データ格納領域に格納する。なお、７セグ表示データ生成処理の詳細については、後述の図１６１を参照しながら後で説明する。
Next, the
次いで、メインＣＰＵ１０１は、クレジットカウンタの値を取得する（Ｓ９２６）。次いで、メインＣＰＵ１０１は、７セグＬＥＤの各カソードに出力されるクレジット表示データを格納するためのクレジット表示データ格納領域のアドレスをセットする（Ｓ９２７）。
Next, the
次いで、メインＣＰＵ１０１は、７セグ表示データ生成処理を行う（Ｓ９２８）。この処理では、メインＣＰＵ１０１は、クレジットカウンタの値に基づいて、クレジット表示データ（７セグ表示データ）を生成し、生成されたクレジット表示データをクレジット表示データ格納領域に格納する。なお、７セグ表示データ生成処理の詳細については、後述の図１６１を参照しながら後で説明する。
Next, the
次いで、メインＣＰＵ１０１は、後述の７セグコモンカウンタの値を格納するための７セグコモンカウンタ格納領域のアドレスをセットする（Ｓ９２９）。次いで、メインＣＰＵ１０１は、７セグコモンカウンタの値に「１」を加算（＋１更新）する（Ｓ９３０）。なお、この処理において、更新後の７セグコモンカウンタの値が「８」となった場合には、メインＣＰＵ１０１は、７セグコモンカウンタの値に「０」をセットする。本実施形態では、７セグＬＥＤをダイナミック制御するため、８回周期で７セグコモンカウンタの値が更新される。
Next, the
次いで、メインＣＰＵ１０１は、７セグコモンカウンタの値に基づいて、コモン選択データを作成し、対象のカソードデータ格納領域（押し順表示データ格納領域又はクレジット表示データ格納領域内の対象格納領域）のアドレスをセットする（Ｓ９３１）。次いで、メインＣＰＵ１０１は、７セグＬＥＤのカソードにクリアデータを出力する（Ｓ９３２）。この処理は、７セグＬＥＤを一旦消灯して、残像の影響を無くすために行われる。
Next, the
次いで、メインＣＰＵ１０１は、対象のカソードデータ格納領域から７セグカソード出力データを取得してセットする（Ｓ９３３）。次いで、メインＣＰＵ１０１は、７セグコモンバックアップデータとコモン選択データとから、７セグコモン出力データを生成する（Ｓ９３４）。
Next, the
次いで、メインＣＰＵ１０１は、７セグコモンバックアップデータ及び７セグカソードバックアップデータにそれぞれ７セグコモン出力データ及び７セグカソード出力データを保存する（Ｓ９３５）。次いで、メインＣＰＵ１０１は、７セグカソード出力データ及び７セグコモン出力データを出力する（Ｓ９３６）。そして、Ｓ９３６の処理後、メインＣＰＵ１０１は、７セグＬＥＤ駆動処理を終了し、処理を割込処理（図１５８参照）中のＳ９０８の処理に移す。
Next, the
本実施形態では、上述のようにして７セグＬＥＤ駆動処理が行われる。なお、上述した７セグＬＥＤ駆動処理中のＳ９２３～Ｓ９２５の処理は、メインＣＰＵ１０１が、図１６０Ａのソースプログラムで規定されている各ソースコードを順次実行することにより行われる。また、上述した７セグＬＥＤ駆動処理中のＳ９３１～Ｓ９３６の処理は、メインＣＰＵ１０１が、図１６０Ｂのソースプログラムで規定されている各ソースコードを順次実行することにより行われる。
In this embodiment, the 7-segment LED driving process is performed as described above. The processing of S923 to S925 in the 7-segment LED drive processing described above is performed by the
その中で、Ｓ９３６の各７セグ出力データの出力処理は、図１６０Ｂに示すように、一つのソースコード「ＬＤ （ｃＰＡ＿ＳＥＧＣＯＭ），ＢＣ」により実行される。それゆえ、本実施形態の７セグＬＥＤ駆動処理では、２桁の７セグＬＥＤをダイナミック点灯制御する際に、７セグコモン出力（選択）データと、７セグカソード出力データとが同時に出力される。すなわち、指示モニタで押し順ナビを実施する際の７セグＬＥＤをダイナミック点灯制御、及び、２桁の７セグＬＥＤでクレジット情報を表示する際の７セグＬＥＤをダイナミック点灯制御では、７セグコモン出力（選択）データと、７セグカソード出力データとが同時に出力される。 Among them, the output processing of each 7-segment output data in S936 is executed by one source code "LD (cPA_SEGCOM), BC" as shown in FIG. 160B. Therefore, in the 7-segment LED driving process of the present embodiment, the 7-segment common output (selection) data and the 7-segment cathode output data are simultaneously output when dynamic lighting control is performed on the 2-digit 7-segment LED. That is, the dynamic lighting control of the 7-segment LED when performing push order navigation on the instruction monitor, and the dynamic lighting control of the 7-segment LED when displaying credit information with the 2-digit 7-segment LED are controlled by the 7-segment common output ( Selection) data and 7-segment cathode output data are output at the same time.
この場合、ソースプログラム上において、７セグＬＥＤのダイナミック点灯制御に必要な命令コード数を減らすことができる。それゆえ、本実施形態では、ソースプログラムの容量（メインＲＯＭ１０２の使用容量）を低減することができ、メインＲＯＭ１０２において、空き容量を確保する（増大させる）ことができ、増えた空き容量を活用して、遊技性を高めることが可能になる。また、本実施形態では、７セグＬＥＤ駆動処理を行う７セグ駆動回路（不図示）をカソードコモン回路で構成し、カソードで制御する例を説明したが、本発明はこれに限定されず、７セグ駆動回路をアノードコモン回路で構成し、アノードで７セグＬＥＤの制御を行ってもよい。
In this case, the number of instruction codes required for dynamic lighting control of the 7-segment LED can be reduced on the source program. Therefore, in the present embodiment, it is possible to reduce the capacity of the source program (capacity used by the main ROM 102), secure (increase) free space in the
また、上述した７セグＬＥＤ駆動処理中のＳ９２３のナビデータの取得処理及びＳ９２４の押し表示データ格納領域のアドレスセット処理はいずれも、図１６０Ａに示すように、Ｑレジスタ（拡張レジスタ）を用いてアドレス指定を行う「ＬＤＱ」命令（メインＣＰＵ１０１専用命令コード）により実行される。それゆえ、本実施形態の７セグＬＥＤ駆動処理では、「ＬＤＱ」命令を用いることにより、直値により、メインＲＯＭ１０２、メインＲＡＭ１０３やメモリーマップＩ／Ｏにアクセスすることができるので、ソースプログラム上において、アドレス設定に係る命令を省略することができ（アドレス設定に係る命令を別途設ける必要がなくなる）、その分、ソースプログラムの容量（メインＲＯＭ１０２の使用容量）を低減することができる。この結果、本実施形態では、メインＲＯＭ１０２において、空き容量を確保する（増大させる）ことができ、増えた空き容量を活用して、遊技性を高めることが可能になる。
In addition, both the navigation data acquisition process of S923 and the address setting process of the push display data storage area of S924 during the 7-segment LED drive process described above use a Q register (extended register) as shown in FIG. 160A. It is executed by an "LDQ" instruction (
［７セグ表示データ生成処理］
次に、図１６１～図１６３を参照して、７セグＬＥＤ駆動処理（図１５９参照）中のＳ９２５及びＳ９２８で行う７セグ表示データ生成処理について説明する。なお、図１６１は、７セグ表示データ生成処理の手順を示すフローチャートである。図１６２は、７セグ表示データ生成処理を実行するためのソースプログラムの一例を示す図である。また、図１６３は、７セグ表示データ生成処理のソースプログラム上で、実際に参照される７セグカソードテーブルの構成の一例を示す図である。
[7-segment display data generation processing]
Next, the 7-segment display data generation processing performed in S925 and S928 in the 7-segment LED driving processing (see FIG. 159) will be described with reference to FIGS. 161 to 163. FIG. Note that FIG. 161 is a flow chart showing the procedure of the 7-segment display data generation process. FIG. 162 is a diagram showing an example of a source program for executing 7-segment display data generation processing. FIG. 163 is a diagram showing an example of the configuration of a 7-segment cathode table that is actually referred to on the source program for 7-segment display data generation processing.
なお、７セグＬＥＤ駆動処理（図１５９参照）中のＳ９２５で行われる７セグ表示データ生成処理で生成される後述の「表示データ」は押し順表示データに対応し、７セグＬＥＤ駆動処理（図１５９参照）中のＳ９２８で行われる７セグ表示データ生成処理で生成される後述の「表示データ」はクレジット表示データに対応する。 Note that the "display data" generated in the 7-segment display data generation process performed in S925 in the 7-segment LED drive process (see FIG. 159) corresponds to the push order display data, and the 7-segment LED drive process (see FIG. 159) 159) corresponds to credit display data.
まず、メインＣＰＵ１０１は、カソードデータ格納領域にセットされた表示データを「１０」で除算し、その除算結果の商の値を、２桁の７セグＬＥＤの上位桁の表示データとして取得し、除算結果の余の値を下位桁の表示データとして取得する（Ｓ９４１）。次いで、メインＣＰＵ１０１は、取得した上位桁の表示データに基づいて、上位桁表示を行うか否かを判別する（Ｓ９４２）。
First, the
Ｓ９４２において、メインＣＰＵ１０１が、上位桁表示を行うと判別したとき（Ｓ９４２がＹＥＳ判定の場合）、メインＣＰＵ１０１は、後述のＳ９４４の処理を行う。一方、Ｓ９４２において、メインＣＰＵ１０１が、上位桁表示を行わないと判別したとき（Ｓ９４２がＮＯ判定の場合）、メインＣＰＵ１０１は、上位桁の表示無しをセットする（Ｓ９４３）。
When the
Ｓ９４３の処理後又はＳ９４２がＹＥＳ判定の場合、メインＣＰＵ１０１は、７セグカソードテーブル（図１６３参照）を参照して、上位桁の表示データを取得する（Ｓ９４４）。次いで、メインＣＰＵ１０１は、上位桁の表示データ格納領域（不図示）に取得した上位桁の表示データを保存する（Ｓ９４５）。
After the process of S943 or if the determination in S942 is YES, the
次いで、メインＣＰＵ１０１は、７セグカソードテーブル（図１６３参照）を参照して、下位桁の表示データを取得する（Ｓ９４６）。次いで、メインＣＰＵ１０１は、下位桁の表示データ格納領域（不図示）に取得した下位桁の表示データを保存する（Ｓ９４７）。
Next, the
そして、Ｓ９４７の処理後、メインＣＰＵ１０１は、７セグ表示データ生成処理を終了する。この際、実行した７セグ表示データ生成処理が７セグＬＥＤ駆動処理（図１５８参照）中のＳ９２５の処理である場合には、メインＣＰＵ１０１は、処理を７セグＬＥＤ駆動処理中のＳ９２６の処理に移す。一方、実行した７セグ表示データ生成処理が７セグＬＥＤ駆動処理（図１５８参照）中のＳ９２８の処理である場合には、メインＣＰＵ１０１は、処理を７セグＬＥＤ駆動処理中のＳ９２９の処理に移す。
After the process of S947, the
本実施形態では、上述のようにして７セグ表示データ生成処理が行われる。なお、上述した７セグ表示データ生成処理は、メインＣＰＵ１０１が、図１６２のソースプログラムで規定されている各ソースコードを順次実行することにより行われる。
In this embodiment, the 7-segment display data generation process is performed as described above. The 7-segment display data generation process described above is performed by the
［タイマー更新処理］
次に、図１６４及び図１６５を参照して、割込処理（図１５８参照）中のＳ９０８で行うタイマー更新処理について説明する。なお、図１６４は、タイマー更新処理の手順を示すフローチャートである。また、図１６５は、タイマー更新処理中の後述のＳ９５１～Ｓ９５４の処理を実行するためのソースプログラムの一例を示す図である。
[Timer update process]
Next, with reference to FIGS. 164 and 165, the timer update processing performed at S908 during the interrupt processing (see FIG. 158) will be described. Note that FIG. 164 is a flowchart showing the procedure of timer update processing. Also, FIG. 165 is a diagram showing an example of a source program for executing the processes of S951 to S954 described later during the timer update process.
まず、メインＣＰＵ１０１は、ＨＬレジスタに２バイトタイマー格納領域（不図示）の更新開始アドレスをセットし、Ｂレジスタに２バイトタイマー数をセットする（Ｓ９５１）。
First, the
次いで、メインＣＰＵ１０１は、２バイトタイマー数とその下限値「０」とを比較し、２バイトタイマー数が下限値「０」より大きい場合には、２バイトタイマー数を１減算（－１更新）し、２バイトタイマー数が下限値「０」以下である場合には、２バイトタイマー数を「０」に保持する（Ｓ９５２）。さらに、Ｓ９５２の処理では、メインＣＰＵ１０１は、ＨＬレジスタにセットされている２バイトタイマー格納領域の更新開始アドレスを２減算（－２更新）する。
Next, the
次いで、メインＣＰＵ１０１は、Ｂレジスタにセットされた２バイトタイマー数を１減算（－１更新）する（Ｓ９５３）。次いで、メインＣＰＵ１０１は、Ｂレジスタにセットされた２バイトタイマー数が「０」であるか否かを判別する（Ｓ９５４）。
Next, the
Ｓ９５４において、メインＣＰＵ１０１が、Ｂレジスタにセットされた２バイトタイマー数が「０」でないと判別したとき（Ｓ９５４がＮＯ判定の場合）、メインＣＰＵ１０１は、処理をＳ９５２の処理に戻し、Ｓ９５２以降の処理を繰り返す。
In S954, when the
一方、Ｓ９５４において、メインＣＰＵ１０１が、Ｂレジスタにセットされた２バイトタイマー数が「０」であると判別したとき（Ｓ９５４がＹＥＳ判定の場合）、メインＣＰＵ１０１は、ＨＬレジスタに１バイトタイマー格納領域の更新開始アドレスをセットし、Ｂレジスタに１バイトタイマー数をセットする（Ｓ９５５）。
On the other hand, when the
次いで、メインＣＰＵ１０１は、１バイトタイマー数とその下限値「０」とを比較し、１バイトタイマー数が下限値「０」より大きい場合には、１バイトタイマー数を１減算（－１更新）し、１バイトタイマー数が下限値「０」以下である場合には、１バイトタイマー数を「０」に保持する（Ｓ９５６）。さらに、Ｓ９５６の処理では、メインＣＰＵ１０１は、ＨＬレジスタにセットされている１バイトタイマー格納領域の更新開始アドレスを１減算（－１更新）する。
Next, the
次いで、メインＣＰＵ１０１は、Ｂレジスタにセットされた１バイトタイマー数を１減算（－１更新）する（Ｓ９５７）。次いで、メインＣＰＵ１０１は、Ｂレジスタにセットされた１バイトタイマー数が「０」であるか否かを判別する（Ｓ９５８）。
Next, the
Ｓ９５８において、メインＣＰＵ１０１が、Ｂレジスタにセットされた１バイトタイマー数が「０」でないと判別したとき（Ｓ９５８がＮＯ判定の場合）、メインＣＰＵ１０１は、処理をＳ９５６の処理に戻し、Ｓ９５６以降の処理を繰り返す。
In S958, when the
一方、Ｓ９５８において、メインＣＰＵ１０１が、Ｂレジスタにセットされた１バイトタイマー数が「０」であると判別したとき（Ｓ９５８がＹＥＳ判定の場合）、メインＣＰＵ１０１は、電磁カウンタ制御処理を行う（Ｓ９５９）。この処理では、メダルのＩＮ／ＯＵＴを示す信号を外部集中端子板４７に出力する際の出力制御処理が行われる。そして、Ｓ９５９の処理後、メインＣＰＵ１０１は、タイマー更新処理を終了し、処理を割込処理（図１５８参照）中のＳ９０９の処理に移す。
On the other hand, when the
本実施形態では、上述のようにしてタイマー更新処理が行われる。なお、上述したタイマー更新処理中のＳ９５１～Ｓ９５４の処理（２バイトタイマーの更新処理）は、メインＣＰＵ１０１が、図１６５のソースプログラムで規定されている各ソースコードを順次実行することにより行われる。
In this embodiment, the timer update process is performed as described above. The processing of S951 to S954 (updating processing of the 2-byte timer) in the timer updating processing described above is performed by the
その中で、Ｓ９５２の処理（２バイトタイマーの更新処理）は、図１６５中の「ＤＣＰＷＬＤ」命令（所定の更新命令）により実行される。なお、「ＤＣＰＷＬＤ」命令は、メインＣＰＵ１０１専用命令コードである。
Among them, the process of S952 (2-byte timer update process) is executed by the "DCPWLD" instruction (predetermined update instruction) in FIG. The "DCPWLD" instruction is an instruction code dedicated to the
ソースプログラム上において、例えば、ソースコード「ＤＣＰＷＬＤ （ＨＬ），ｎ」が実行されると、ＨＬレジスタで指定されたアドレスから２バイト分のメモリの内容（格納データ）と整数ｎとが比較され、２バイト分のメモリの内容が整数ｎより大きい場合には、２バイト分のメモリの内容が１減算され、２バイト分のメモリの内容が整数ｎ以下である場合には、ＨＬレジスタで指定されたアドレスから２バイト分のメモリに整数ｎが格納される。 For example, when the source code "DCPWLD (HL), n" is executed on the source program, the memory contents (stored data) of 2 bytes from the address specified by the HL register are compared with the integer n, If the 2-byte memory content is greater than the integer n, 1 is subtracted from the 2-byte memory content, and if the 2-byte memory content is less than the integer n, the HL register specifies The integer n is stored in the memory for 2 bytes from the address obtained.
それゆえ、図１６５中のソースコード「ＤＣＰＷＬＤ （ＨＬ），０」では、ＨＬレジスタで指定されたアドレスから２バイト分のメモリの内容（２バイトタイマー数）と整数「０」（下限値）とが比較され、２バイト分のメモリの内容が整数「０」より大きい場合には、２バイト分のメモリの内容が１減算され、２バイト分のメモリの内容が整数「０」以下である場合には、２バイト分のメモリの内容に「０」がセットされる。すなわち、現時点の２バイトタイマー数が「０」より大きい場合には、２バイトタイマーの更新処理が行われ、現時点の２バイトタイマー数が「０」以下であれば、２バイトタイマー数が「０」に保持される。 Therefore, in the source code "DCPWLD (HL), 0" in FIG. are compared, and if the 2-byte memory contents are greater than the integer "0", 1 is subtracted from the 2-byte memory contents, and if the 2-byte memory contents are less than the integer "0" , "0" is set to the contents of the memory for 2 bytes. That is, if the current number of 2-byte timers is greater than "0", the 2-byte timers are updated. ”.
上述のように、本実施形態のタイマー更新処理では、メインＣＰＵ１０１専用命令コードである「ＤＣＰＷＬＤ」命令により、タイマー数の更新（減算）処理及びタイマー数を「０」に保持する処理の両方を実行することができる。この場合、両処理を別個に実行するための命令コードを設ける必要がなくなる。また、タイマー数が「０」であるか否かを判別するための判断分岐命令コードも省略することができる。それゆえ、本実施形態では、ソースプログラムの容量（メインＲＯＭ１０２の使用容量）を低減することができ、メインＲＯＭ１０２において、空き容量を確保する（増大させる）ことができ、増えた空き容量を活用して、遊技性を高めることが可能になる。なお、本実施形態では、２バイトタイマーの更新処理においてのみ「ＤＣＰＷＬＤ」命令を使用する例を説明したが、本発明はこれに限定されず、１バイトタイマーの更新処理においても「ＤＣＰＷＬＤ」命令を使用してもよい。
As described above, in the timer update process of this embodiment, both the process of updating (subtracting) the number of timers and the process of holding the number of timers at "0" are executed by the "DCPWLD" instruction, which is the instruction code dedicated to the
［試射試験信号制御処理（規定外）］
次に、図１６６を参照して、割込処理（図１５８参照）中のＳ９１１で行う試射試験信号制御処理について説明する。なお、図１６６は、試射試験信号制御処理の手順を示すフローチャートである。
[Trial test signal control processing (non-regulation)]
Next, with reference to FIG. 166, the test-firing test signal control processing performed at S911 during the interrupt processing (see FIG. 158) will be described. Note that FIG. 166 is a flow chart showing the procedure of the test-firing test signal control process.
まず、メインＣＰＵ１０１は、メインＲＡＭ１０３のスタックエリアのアドレスを退避させる（Ｓ９６１）。次いで、メインＣＰＵ１０１は、スタックポインタ（ＳＰ）に規定外スタックエリアのアドレスをセットする（Ｓ９６２）。次いで、メインＣＰＵ１０１は、全レジスタのデータを退避させる（Ｓ９６３）。
First, the
次いで、メインＣＰＵ１０１は、回胴制動信号生成処理を行う（Ｓ９６４）。この処理では、メインＣＰＵ１０１は、第２インターフェースボート等を介して試験機に出力される、各リールの回転制御信号（駆動信号）の生成及び出力処理を行う。なお、回胴制動信号生成処理の詳細については、後述の図１６７を参照しながら後で説明する。
Next, the
次いで、メインＣＰＵ１０１は、特賞信号制御処理を行う（Ｓ９６５）。この処理では、メインＣＰＵ１０１は、試験機に出力される、ボーナス（特賞）のＯＮ／ＯＦＦ信号（試験信号）の出力処理を行う。なお、特賞信号制御処理の詳細については、後述の図１６８を参照しながら後で説明する。
Next, the
次いで、メインＣＰＵ１０１は、条件装置信号制御処理を行う（Ｓ９６６）。この処理では、メインＣＰＵ１０１は、条件装置信号制御フラグの状態に対応する制御信号の出力処理を行う。なお、条件装置信号制御処理の詳細については、後述の図１６９及び図１７０を参照しながら後で説明する。
Next, the
次いで、メインＣＰＵ１０１は、Ｓ９６３の処理で退避させた全レジスタのデータの復帰処理を行う（Ｓ９６７）。次いで、メインＣＰＵ１０１は、Ｓ９６１の処理で退避させたスタックエリアのアドレスをスタックポインタ（ＳＰ）にセットする（Ｓ９６８）。そして、Ｓ９６８の処理後、メインＣＰＵ１０１は、試射試験信号制御処理を終了し、処理を割込処理（図１５８参照）中のＳ９１２の処理に移す。
Next, the
［回胴制動信号生成処理］
次に、図１６７を参照して、試射試験信号制御処理（図１６６参照）中のＳ９６４で行う回胴制動信号生成処理について説明する。なお、図１６７は、回胴制動信号生成処理の手順を示すフローチャートである。
[Rotating drum braking signal generation process]
Next, with reference to FIG. 167, the parabolic braking signal generation processing performed at S964 in the test firing test signal control processing (see FIG. 166) will be described. Note that FIG. 167 is a flow chart showing the procedure of the reel braking signal generation process.
まず、メインＣＰＵ１０１は、規定外作業領域に回胴制御データ格納領域（不図示）をセットする（Ｓ９７１）。次いで、メインＣＰＵ１０１は、リール数に「３」をセットし、回胴制動信号及びその生成状態（１バイトデータ）をクリアする（Ｓ９７２）。
First, the
次いで、メインＣＰＵ１０１は、回胴制御データが「停止中未満」のデータであるか否かを判別する（Ｓ９７３）。なお、ここでいう「停止中未満」の回胴制御データとは、リールを停止するための回胴制御データ以外の回胴制御データ、すなわち、リールを回転駆動するための回胴制御データ（加速準備、加速中、定速待ち、定速中及び停止開始位置待ちのいずれかの状態）のことである。
Next, the
Ｓ９７３において、メインＣＰＵ１０１が、回胴制御データが「停止中未満」のデータであると判別したとき（Ｓ９７３がＹＥＳ判定の場合）、メインＣＰＵ１０１は、後述のＳ９７５の処理を行う。一方、Ｓ９７３において、メインＣＰＵ１０１が、回胴制御データが「停止中未満」のデータでないと判別したとき（Ｓ９７３がＮＯ判定の場合）、メインＣＰＵ１０１は、回胴制御データが「静定ホールド制御終了」のデータであるか否かを判別する（Ｓ９７４）。なお、ここでいう「静定ホールド制御終了」の回胴制御データとは、リールの全相全停止状態を示す回胴制御データのことである。
In S973, when the
Ｓ９７４において、メインＣＰＵ１０１が、回胴制御データが「静定ホールド制御終了」のデータであると判別したとき（Ｓ９７４がＹＥＳ判定の場合）、メインＣＰＵ１０１は、後述のＳ９７６の処理を行う。一方、Ｓ９７４において、メインＣＰＵ１０１が、回胴制御データが「静定ホールド制御終了」のデータでないと判別したとき（Ｓ９７４がＮＯ判定の場合）、又は、Ｓ９７３がＹＥＳ判定の場合、メインＣＰＵ１０１は、回胴制動信号の生成状態（１バイトデータ）のビット３をオン状態（「１」）にする（Ｓ９７５）。
In S974, when the
Ｓ９７５の処理後又はＳ９７４がＮＯ判定の場合、メインＣＰＵ１０１は、生成状態の各ビットのデータを１ビット分、右（ビット７からビット０に向かう方向）にシフトする（Ｓ９７６）。次いで、メインＣＰＵ１０１は、回胴制御データ格納領域のアドレスを次の制御対象のリールのアドレスに更新する（Ｓ９７７）。
After the process of S975 or when the determination in S974 is NO, the
次いで、メインＣＰＵ１０１は、リール数を１減算する（Ｓ９７８）。次いで、メインＣＰＵ１０１は、リール数が「０」であるか否かを判別する（Ｓ９７９）。
Next, the
Ｓ９７９において、メインＣＰＵ１０１が、リール数が「０」でないと判別したとき（Ｓ９７９がＮＯ判定の場合）、メインＣＰＵ１０１は、処理をＳ９７３の処理に戻し、Ｓ９７３以降の処理を繰り返す。
In S979, when the
一方、Ｓ９７９において、メインＣＰＵ１０１が、リール数が「０」であると判別したとき（Ｓ９７９がＹＥＳ判定の場合）、メインＣＰＵ１０１は、生成状態のデータを、回胴制動信号出力ポートを介して試験機用第１インターフェースボード３０１（図７参照）へ出力する（Ｓ９８０）。そして、Ｓ９８０の処理後、メインＣＰＵ１０１は、回胴制動信号生成処理を終了し、処理を試射試験信号制御処理（図１６６参照）中のＳ９６５の処理に移す。
On the other hand, when the
［特賞信号制御処理］
次に、図１６８を参照して、試射試験信号制御処理（図１６６参照）中のＳ９６５で行う特賞信号制御処理について説明する。なお、図１６８は、特賞信号制御処理の手順を示すフローチャートである。
[Grand Prize Signal Control Processing]
Next, with reference to FIG. 168, the special prize signal control processing performed at S965 in the test firing test signal control processing (see FIG. 166) will be described. Note that FIG. 168 is a flowchart showing the procedure of the prize signal control process.
まず、メインＣＰＵ１０１は、遊技状態フラグ格納領域（図３２参照）を参照して、遊技状態フラグを取得する（Ｓ９９１）。次いで、メインＣＰＵ１０１は、遊技状態がＲＢ遊技状態であるか否かを判別する（Ｓ９９２）。
First, the
Ｓ９９２において、メインＣＰＵ１０１が、遊技状態がＲＢ遊技状態であると判別したとき（Ｓ９９２がＹＥＳ判定の場合）、メインＣＰＵ１０１は、試験信号用のＲＢ中信号ポートからＯＮ信号を試験機用第１インターフェースボード３０１（図７参照）へ出力する（Ｓ９９３）。一方、Ｓ９９２において、メインＣＰＵ１０１が、遊技状態がＲＢ遊技状態でないと判別したとき（Ｓ９９２がＮＯ判定の場合）、メインＣＰＵ１０１は、試験信号用のＲＢ中信号ポートからＯＦＦ信号を試験機用第１インターフェースボード３０１（図７参照）へ出力する（Ｓ９９４）。
In S992, when the
Ｓ９９３又はＳ９９４の処理後、メインＣＰＵ１０１は、遊技状態フラグ格納領域（図３２参照）を参照して、遊技状態がＢＢ遊技状態であるか否かを判別する（Ｓ９９５）。
After the process of S993 or S994, the
Ｓ９９５において、メインＣＰＵ１０１が、遊技状態がＢＢ遊技状態であると判別したとき（Ｓ９９５がＹＥＳ判定の場合）、メインＣＰＵ１０１は、試験信号用のＢＢ中信号ポートからＯＮ信号を試験機用第１インターフェースボード３０１（図７参照）へ出力する（Ｓ９９６）。一方、Ｓ９９５において、メインＣＰＵ１０１が、遊技状態がＢＢ遊技状態でないと判別したとき（Ｓ９９５がＮＯ判定の場合）、メインＣＰＵ１０１は、試験信号用のＢＢ中信号ポートからＯＦＦ信号を試験機用第１インターフェースボード３０１（図７参照）へ出力する（Ｓ９９７）。
In S995, when the
そして、Ｓ９９６又はＳ９９７の処理後、メインＣＰＵ１０１は、特賞信号制御処理を終了し、処理を試射試験信号制御処理（図１６６参照）中のＳ９６６の処理に移す。
After the process of S996 or S997, the
［条件装置信号制御処理］
次に、図１６９及び図１７０を参照して、試射試験信号制御処理（図１６６参照）中のＳ９６６で行う条件装置信号制御処理について説明する。なお、図１６９及び図１７０は、条件装置信号制御処理の手順を示すフローチャートである。
[Condition device signal control processing]
Next, with reference to FIGS. 169 and 170, the condition device signal control process performed at S966 in the test firing test signal control process (see FIG. 166) will be described. 169 and 170 are flow charts showing the procedure of the condition device signal control process.
まず、メインＣＰＵ１０１は、条件装置信号制御フラグが初期状態であるか否かを判別する（Ｓ１００１）。Ｓ１００１において、メインＣＰＵ１０１が、条件装置信号制御フラグが初期状態であると判別したとき（Ｓ１００１がＹＥＳ判定の場合）、メインＣＰＵ１０１は、条件装置信号制御処理を終了し、処理を試射試験信号制御処理（図１６６参照）中のＳ９６７の処理に移す。
First, the
一方、Ｓ１００１において、メインＣＰＵ１０１が、条件装置信号制御フラグが初期状態でないと判別したとき（Ｓ１００１がＮＯ判定の場合）、メインＣＰＵ１０１は、条件装置信号制御フラグが再遊技状態識別信号のオン状態を示すものであるか否かを判別する（Ｓ１００２）。
On the other hand, in S1001, when the
Ｓ１００２において、メインＣＰＵ１０１が、条件装置信号制御フラグが再遊技状態識別信号のオン状態を示すものであると判別したとき（Ｓ１００２がＹＥＳ判定の場合）、メインＣＰＵ１０１は、条件装置信号制御状態に役物条件装置信号のオン状態をセットする（Ｓ１００３）。次いで、メインＣＰＵ１０１は、条件装置１～６信号ポートからＲＴ状態の情報を試験機用第１インターフェースボード３０１（図７参照）へ出力する（Ｓ１００４）。そして、Ｓ１００４の処理後、メインＣＰＵ１０１は、条件装置信号制御処理を終了し、処理を試射試験信号制御処理（図１６６参照）中のＳ９６７の処理に移す。
In S1002, when the
一方、Ｓ１００２において、メインＣＰＵ１０１が、条件装置信号制御フラグが再遊技状態識別信号のオン状態を示すものでないと判別したとき（Ｓ１００２がＮＯ判定の場合）、メインＣＰＵ１０１は、条件装置信号制御フラグが再遊技状態識別信号のオフ状態を示すものであるか否かを判別する（Ｓ１００５）。
On the other hand, when the
Ｓ１００５において、メインＣＰＵ１０１が、条件装置信号制御フラグが再遊技状態識別信号のオフ状態を示すものであると判別したとき（Ｓ１００５がＹＥＳ判定の場合）、メインＣＰＵ１０１は、条件装置１～８信号ポートからＯＦＦ信号を試験機用第１インターフェースボード３０１（図７参照）へ出力する（Ｓ１００６）。そして、Ｓ１００６の処理後、メインＣＰＵ１０１は、条件装置信号制御処理を終了し、処理を試射試験信号制御処理（図１６６参照）中のＳ９６７の処理に移す。
In S1005, when the
一方、Ｓ１００５において、メインＣＰＵ１０１が、条件装置信号制御フラグが再遊技状態識別信号のオフ状態を示すものでないと判別したとき（Ｓ１００５がＮＯ判定の場合）、メインＣＰＵ１０１は、条件装置信号制御状態が役物条件装置信号のオン状態であるか否かを判別する（Ｓ１００７）。
On the other hand, in S1005, when the
Ｓ１００７において、メインＣＰＵ１０１が、条件装置信号制御状態が役物条件装置信号のオン状態であると判別したとき（Ｓ１００７がＹＥＳ判定の場合）、メインＣＰＵ１０１は、条件装置１～８信号ポートから特賞当籤番号の情報を試験機用第１インターフェースボード３０１（図７参照）へ出力し、この際、条件装置８信号ポートからＯＮ信号を試験機用第１インターフェースボード３０１（図７参照）へ出力する（Ｓ１００８）。次いで、メインＣＰＵ１０１は、条件装置信号出力待ちタイマーに所定の待ち時間（本実施形態では、２４．５８ｍｓ）をセットする（Ｓ１００９）。次いで、メインＣＰＵ１０１は、条件装置信号制御状態に条件装置信号出力待ちの状態をセットする（Ｓ１０１０）。そして、Ｓ１０１０の処理後、メインＣＰＵ１０１は、条件装置信号制御処理を終了し、処理を試射試験信号制御処理（図１６６参照）中のＳ９６７の処理に移す。
In S1007, when the
一方、Ｓ１００７において、メインＣＰＵ１０１が、条件装置信号制御状態が役物条件装置信号のオン状態でないと判別したとき（Ｓ１００７がＮＯ判定の場合）、メインＣＰＵ１０１は、条件装置信号制御状態が条件装置信号出力待ちの状態であるか否かを判別する（Ｓ１０１１）。
On the other hand, in S1007, when the
Ｓ１０１１において、メインＣＰＵ１０１が、条件装置信号制御状態が条件装置信号出力待ちの状態であると判別したとき（Ｓ１０１１がＹＥＳ判定の場合）、メインＣＰＵ１０１は、条件装置信号出力待ちタイマーの値が「０」であるか否かを判別する（Ｓ１０１２）。
In S1011, when the
Ｓ１０１２において、メインＣＰＵ１０１が、条件装置信号出力待ちタイマーの値が「０」でないと判別したとき（Ｓ１０１２がＮＯ判定の場合）、メインＣＰＵ１０１は、条件装置信号制御処理を終了し、処理を試射試験信号制御処理（図１６６参照）中のＳ９６７の処理に移す。一方、Ｓ１０１２において、メインＣＰＵ１０１が、条件装置信号出力待ちタイマーの値が「０」であると判別したとき（Ｓ１０１２がＹＥＳ判定の場合）、メインＣＰＵ１０１は、条件装置信号制御状態に小役条件装置信号のオン状態又は条件装置信号のオフ状態をセットする（Ｓ１０１３）。そして、Ｓ１０１３の処理後、メインＣＰＵ１０１は、条件装置信号制御処理を終了し、処理を試射試験信号制御処理（図１６６参照）中のＳ９６７の処理に移す。
In S1012, when the
ここで再度、Ｓ１０１１の処理に戻って、Ｓ１０１１において、メインＣＰＵ１０１が、条件装置信号制御状態が条件装置信号出力待ちの状態でないと判別したとき（Ｓ１０１１がＮＯ判定の場合）、メインＣＰＵ１０１は、条件装置信号制御状態が小役条件装置信号のオン状態であるか否かを判別する（Ｓ１０１４）。
Here again, returning to the processing of S1011, when the
Ｓ１０１４において、メインＣＰＵ１０１が、条件装置信号制御状態が小役条件装置信号のオン状態であると判別したとき（Ｓ１０１４がＹＥＳ判定の場合）、メインＣＰＵ１０１は、条件装置１～８信号ポートから小役当籤番号の情報を試験機用第１インターフェースボード３０１（図７参照）へ出力し、この際、条件装置７信号ポートからＯＮ信号を試験機用第１インターフェースボード３０１（図７参照）へ出力する（Ｓ１０１５）。次いで、条件装置信号出力待ちタイマーに所定の待ち時間（本実施形態では、２４．５８ｍｓ）をセットする（Ｓ１０１６）。次いで、メインＣＰＵ１０１は、条件装置信号制御状態に条件装置信号出力待ちの状態をセットする（Ｓ１０１７）。そして、Ｓ１０１７の処理後、メインＣＰＵ１０１は、条件装置信号制御処理を終了し、処理を試射試験信号制御処理（図１６６参照）中のＳ９６７の処理に移す。
In S1014, when the
一方、Ｓ１０１４において、メインＣＰＵ１０１が、条件装置信号制御状態が小役条件装置信号のオン状態でないと判別したとき（Ｓ１０１４がＮＯ判定の場合）、メインＣＰＵ１０１は、条件装置１～８信号ポートからＯＦＦ信号を試験機用第１インターフェースボード３０１（図７参照）へ出力する（Ｓ１０１８）。そして、Ｓ１０１８の処理後、メインＣＰＵ１０１は、条件装置信号制御処理を終了し、処理を試射試験信号制御処理（図１６６参照）中のＳ９６７の処理に移す。
On the other hand, in S1014, when the
＜副制御回路の動作説明＞
次に、図１７１～図１７３を参照して、副制御回路２００のサブＣＰＵ２０１が、プログラムを用いて実行する各種処理の内容について説明する。
<Description of the operation of the sub-control circuit>
Next, with reference to FIGS. 171 to 173, the contents of various processes executed by the
［サブ側ナビ制御処理］
最初に、図１７１を参照して、サブ側ナビ制御処理について説明する。なお、図１７１は、サブ側ナビ制御処理の手順を示すフローチャートである。
[Sub-side navigation control processing]
First, sub-side navigation control processing will be described with reference to FIG. FIG. 171 is a flow chart showing the procedure of sub-side navigation control processing.
まず、サブＣＰＵ２０１は、ナビデータを取得したか否かを判定する（Ｓ１１０１）。サブＣＰＵ２０１は、主制御基板７１から受信したスタートコマンドデータの中から主制御基板７１で決定されたナビデータを取得する。それゆえ、Ｓ１１０１の処理では、サブＣＰＵ２０１は、受信したスタートコマンドデータの中にナビデータが含まれていたか否かを判定する。
First, the
Ｓ１１０１において、サブＣＰＵ２０１が、ナビデータを取得したと判別したとき（Ｓ１１０１がＹＥＳ判定の場合）、サブＣＰＵ２０１は、ナビデータに応じたサブ側ナビデータをセットする（Ｓ１１０２）。例えば、サブＣＰＵ２０１がナビデータ「４」を取得した場合、図６３に示すように、サブ側ナビデータとして押し順「左、中、右」を報知するためのナビデータが、この処理でセットされる。この結果、メイン側及びサブ側の双方において停止操作の内容を報知することができる。そして、Ｓ１１０２の処理後、サブＣＰＵ２０１は、サブ側ナビ制御処理を終了する。
When the
一方、Ｓ１１０１において、サブＣＰＵ２０１が、ナビデータを取得していないと判別したとき（Ｓ１１０１がＮＯ判定の場合）、サブＣＰＵ２０１は、ナビ（停止操作の報知）の必要があるか否かを判定する（Ｓ１１０３）。本実施形態では、サブＣＰＵ２０１は、例えば、主制御基板７１においてフラグ変換抽籤が行われた場合や、主制御基板７１において所定の役が内部当籤役として決定された場合に、ナビの必要があると判定する。なお、フラグ変換抽籤の結果や、内部当籤役の種別は、スタートコマンドデータに含まれている。それゆえ、Ｓ１１０３の処理では、サブＣＰＵ２０１は、スタートコマンドデータに含まれるこれらの各種情報に基づいて、ナビの必要があるか否かを判定する。
On the other hand, when the
Ｓ１１０３において、サブＣＰＵ２０１が、ナビの必要がないと判別したとき（Ｓ１１０３がＮＯ判定の場合）、サブＣＰＵ２０１は、サブ側ナビ制御処理を終了する。
In S1103, when the
一方、Ｓ１１０３において、サブＣＰＵ２０１が、ナビの必要があると判別したとき（Ｓ１１０３がＹＥＳ判定の場合）、サブＣＰＵ２０１は、各種抽籤結果に応じたサブ側ナビデータをセットする（Ｓ１１０４）。例えば、内部当籤役「Ｆ＿確チリリプ」が決定され、かつ、フラグ変換抽籤に当籤している場合、サブＣＰＵ２０１は、この処理において、略称「３連チリリプ」に係る図柄組合せを表示するためのナビデータ（例えば、順押しでチリ図柄を狙わせるナビデータ）をセットする。また、例えば、内部当籤役「Ｆ＿確チリリプ」が決定され、かつ、フラグ変換抽籤に非当籤であった場合、サブＣＰＵ２０１は、この処理において、略称「リプレイ」に係る図柄組合せを表示するためのナビデータ（例えば、順押し以外の押し順を示すナビデータ）をセットする。これらの処理により、メイン側で停止操作の内容を報知しない場合であっても、サブ側単独で停止操作の内容を報知することができる。そして、Ｓ１１０４の処理後、サブＣＰＵ２０１は、サブ側ナビ制御処理を終了する。
On the other hand, when the
［遊技者登録処理］
次に、図１７２を参照して、遊技者登録処理について説明する。なお、図１７２は、遊技者登録処理の手順を示すフローチャートである。
[Player registration process]
Next, referring to FIG. 172, player registration processing will be described. Note that FIG. 172 is a flow chart showing the procedure of the player registration process.
まず、サブＣＰＵ２０１は、登録操作を受け付けたか否かを判別する（Ｓ１１１１）。例えば、サブ表示装置１８のメニュー画面２２２（図５Ｂ参照）において登録ボタン２２２ｂの操作を受け付け、その場合に表示される登録画面（不図示）において所定の操作を受け付けると、サブＣＰＵ２０１は、登録操作を受け付けたと判定する。
First, the
Ｓ１１１１において、サブＣＰＵ２０１が、登録操作を受け付けたと判別したとき（Ｓ１１１１がＹＥＳ判定の場合）、サブＣＰＵ２０１は、遊技者登録状態をセットする（Ｓ１１１２）。なお、遊技者登録状態がセットされている状況では、サブＣＰＵ２０１は、サブ表示装置１８に遊技情報画面２２３，２２４，２２５（図５Ｃ～５Ｅ参照）が表示可能となるようにサブ表示装置１８の表示画面を制御する。そして、Ｓ１１１２の処理後、サブＣＰＵ２０１は、遊技者登録処理を終了する。
In S1111, when the
一方、Ｓ１１１１において、サブＣＰＵ２０１が、登録操作を受け付けていないと判別したとき（Ｓ１１１１がＮＯ判定の場合）、サブＣＰＵ２０１は、登録削除操作を受け付けたか否かを判別する（Ｓ１１１３）。例えば、サブ表示装置１８の登録画面において特定の操作を受け付けると、サブＣＰＵ２０１は、登録削除操作を受け付けたと判定する。
On the other hand, when the
Ｓ１１１３において、サブＣＰＵ２０１が、登録削除操作を受け付けていないと判別したとき（Ｓ１１１３がＮＯ判定の場合）、サブＣＰＵ２０１は、遊技者登録処理を終了する。
In S1113, when the
一方、Ｓ１１１３において、サブＣＰＵ２０１が、登録削除操作を受け付けたと判別したとき（Ｓ１１１３がＹＥＳ判定の場合）、サブＣＰＵ２０１は、遊技者登録状態をクリアする（Ｓ１１１４）。なお、遊技者登録状態がクリアされている状況では、サブＣＰＵ２０１は、サブ表示装置１８に遊技情報画面２２３，２２４，２２５（図５Ｃ～５Ｅ参照）が表示不可能となるようにサブ表示装置１８の表示画面を制御する。そして、Ｓ１１１４の処理後、サブＣＰＵ２０１は、遊技者登録処理を終了する。
On the other hand, when the
［履歴管理処理］
次に、図１７３を参照して、履歴管理処理について説明する。なお、図１７３は、履歴管理処理の手順を示すフローチャートである。
[History management process]
Next, with reference to FIG. 173, history management processing will be described. Note that FIG. 173 is a flowchart showing the procedure of history management processing.
まず、サブＣＰＵ２０１は、主制御基板７１から受信した各種コマンドデータから遊技結果を取得する（Ｓ１１２１）。例えば、サブＣＰＵ２０１は、この処理において、スタートコマンドデータから内部当籤役として決定された役の種類を把握することができる。また、例えば、サブＣＰＵ２０１は、この処理において、入賞作動コマンドデータから表示された図柄組合せ（すなわち、内部当籤役として決定された役の入賞の有無）を把握することができる。さらに、例えば、サブＣＰＵ２０１は、この処理において、スタートコマンドデータなどから現在の遊技状態や遊技状態の移行状況を把握することができる。
First, the
次いで、サブＣＰＵ２０１は、取得した遊技結果に基づいて、遊技履歴の更新処理を行う（Ｓ１１２２）。この処理により、サブＣＰＵ２０１は、各種コマンドデータから取得した遊技結果に基づいて、例えば、ボーナス回数、ＡＲＴ回数、ゲーム数（遊技回数）、ＣＺ回数、ＣＺ成功回数、それぞれの役の当籤回数及び当籤確率などの様々な遊技履歴を管理することができる。そして、Ｓ１１２２の処理後、サブＣＰＵ２０１は、履歴管理処理を終了する。
Next, the
＜各種効果＞
本実施形態のパチスロ１では、その遊技性において、次のような各種効果が得られる。
<Various effects>
In the pachi-
［ＣＴ中の継続期間の管理］
本実施形態のパチスロ１では、通常ＡＲＴの継続期間を延長可能な上乗せチャンスゾーンとしてＣＴを設け、このＣＴ中の内部当籤役（サブフラグ）に基づいてＡＲＴゲーム数の上乗せを行う。なお、ＣＴでは、１セット８回の遊技が行われるが、ＣＴ中にＡＲＴゲーム数の上乗せを行うことができた場合には遊技回数の減算を行わずに、上乗せできない場合に限り遊技回数を減算する。それゆえ、遊技者にとってみれば、ＣＴがいつまで続くか分からず、また、上乗せが行われている限りＣＴが終了することがないため、ＣＴ中の遊技の興趣を高めることができる。
[Management of duration during CT]
In pachi-
また、本実施形態において、ＣＴ中にサブフラグＥＸ「３連チリリプ」に当籤（サブフラグ変換抽籤に当籤）して上乗せが行われた場合には、１セット８回のＣＴ遊技も再セット（ストック）される。この場合、例えば、ＣＴの遊技期間が終了直前になっても、サブフラグＥＸ「３連チリリプ」当籤時には、上乗せが行われ、ＣＴが初めから再開されることになるので、ＣＴ中の遊技に対して強い関心を抱くことになり、退屈することなく遊技を継続できるとともに、ＣＴ中の遊技の興趣を高めることができる。 Further, in the present embodiment, when the sub-flag EX "triple Chiriripu" is won during CT (winning the sub-flag conversion lottery) and the addition is performed, the CT game of 1 set 8 times is also reset (stock) be done. In this case, for example, even if the game period of CT is about to end, when the sub-flag EX "three consecutive Chiriripu" is won, the addition is performed and the CT is restarted from the beginning. Therefore, the game can be continued without getting bored, and the interest in the game during the CT can be enhanced.
また、サブフラグＥＸ「３連チリリプ」当籤時の上乗せは、内部当籤役「Ｆ＿確チリリプ」又は「Ｆ＿１確チリリプ」が内部当籤役として決定され、かつ、フラグ変換抽籤に当籤した場合に限り行われる。それゆえ、遊技者に対して過大な利益を与えてしまうことを防止することができ、遊技者と遊技店との間の利益のバランスをとることができる。なお、本実施形態では、ＣＴ中に、内部当籤役「Ｆ＿確チリリプ」又は「Ｆ＿１確チリリプ」が決定された際にはフラグ変換抽籤に必ず当籤する例（図５４参照）を説明したが、本発明はこれに限定されず、フラグ変換抽籤の当籤確率は、遊技者及び遊技店間の利益のバランスに応じて適宜設定することができる。 In addition, when the sub-flag EX "Triple Chiririp" is won, the addition is performed only when the internal winning combination "F_Ten Chiriripu" or "F_1 Chiriripu" is determined as the internal winning combination and the flag conversion lottery is won. . Therefore, it is possible to prevent excessive profit from being given to the player, and to balance the profit between the player and the game parlor. In the present embodiment, when the internal winning combination "F_certain Chillirip" or "F_1 Chillirip" is determined during CT, the flag conversion lottery is always won (see FIG. 54). The present invention is not limited to this, and the winning probability of the flag conversion lottery can be appropriately set according to the profit balance between the player and the game parlor.
［ＣＴ中の「３連チリリプ」当籤時の上乗せゲーム数］
本実施形態のパチスロ１では、ＣＴ中にサブフラグ「３連チリリプ」に当籤し、該サブフラグ「３連チリリプ」に基づく上乗せが行われた回数が所定回数を超えると、１回の上乗せ抽籤あたりに当籤するＡＲＴの上乗せゲーム数が増加する（図５５参照）。また、上述のように、ＡＲＴゲーム数の上乗せが行われている限り、ＣＴは終了することなく、また、サブフラグＥＸ「３連チリリプ」に当籤するとＣＴの再セットが行われる。それゆえ、遊技者からすると、ＣＴが継続するほど１回（１ゲーム）当りの上乗せ量が増えることについての期待を持つことができ、ＣＴ中の興趣が向上する。さらに、１回（１ゲーム）当りの上乗せ量を増やす契機となる回数は、ＣＴの１セット分の基本遊技回数（８回）よりも多い回数（９回以上）であるため、遊技者に対して過大な利益を与えてしまうことを防止でき、遊技者及び遊技店間の利益のバランスをとる（良好に保つ）ことができる。
[Additional number of games when winning "3 consecutive Chirilip" during CT]
In the pachi-
［メイン側で行うボーナス報知］
本実施形態のパチスロ１では、情報表示器６の指示モニタ（不図示）に、ボーナス役（ＢＢ役）に係る図柄組合せを表示させるための停止操作の情報に一義的に対応付けた数値「１０」（又は「１１」）を表示することにより、メイン側でボーナス報知を行う（図６３参照）。しかしながら、通常、パチスロでは、有効ライン上に引き込む（停止表示する）図柄の優先順位が定められており、ボーナス役とその他の役とが重複して内部当籤役として決定されている場合、優先順位により、ボーナス役に係る図柄組合せを引き込めることもあれば、引き込めないこともある。
[Bonus notification on the main side]
In the pachi-
例えば、本実施形態のパチスロ１において、ボーナス役と、内部当籤役「はずれ」、「Ｆ＿特殊役１」、「Ｆ＿特殊役２」及び「Ｆ＿特殊役３」のいずれかとが重複して決定されている場合には、ボーナス役に係る図柄組合せを引き込むことができるが、ボーナス役と、内部当籤役「はずれ」、「Ｆ＿特殊役１」、「Ｆ＿特殊役２」及び「Ｆ＿特殊役３」以外の役とが重複して決定されている場合には、ボーナス役に係る図柄組合せを引き込むことができない。それゆえ、本実施形態において、ボーナス役と、内部当籤役「はずれ」、「Ｆ＿特殊役１」、「Ｆ＿特殊役２」及び「Ｆ＿特殊役３」のいずれかとが重複して決定されている場合に限り、指示モニタに数値「１０」（又は「１１」）を表示する。この場合、メイン側のナビ（ボーナス報知）を、ボーナス役を入賞させることのできる適切なタイミングで行うことができる。
For example, in Pachi-
また、本実施形態のパチスロ１において、ボーナス役と、内部当籤役「はずれ」、「Ｆ＿特殊役１」、「Ｆ＿特殊役２」及び「Ｆ＿特殊役３」のいずれかとが重複して決定されたとしても、ボーナス役が最初に当籤してから所定回数の遊技が経過するまでは、指示モニタに数値「１０」（又は「１１」）を表示せず（ナビをせず）、所定回数の遊技が経過したことを条件に、指示モニタに数値「１０」（又は「１１」）を表示する。
In addition, in the pachi-
なお、例えば、ボーナス役に当籤したことを契機として複数回の遊技にわたり行われる演出（いわゆる連続演出）が行われた場合、この連続演出の最中に、指示モニタに数値「１０」（又は「１１」）を表示すると、連続演出の意味が薄れてしまい、興趣を損ねてしまう可能性がある。それゆえ、本実施形態のパチスロ１では、所定回数の遊技が経過するまでは、指示モニタによる表示を行わず、所定回数の遊技が経過した後に、指示モニタによる表示を行う。その結果、演出効果を損ねることなく、メイン側でのボーナス報知を行うことができる。
It should be noted that, for example, when an effect (a so-called continuous effect) is performed over a plurality of games triggered by winning a bonus role, the instruction monitor displays the numerical value "10" (or " 11”), the meaning of the continuous presentation may be lost and the interest may be spoiled. Therefore, in the pachi-
［メイン側及びサブ側の両方で行う報知とサブ側単独で行う報知］
本実施形態のパチスロ１では、停止操作の態様（押し順）に応じて表示される図柄組合せが異なる役を複数種類設けるとともに（図２４参照）、これら複数種類の役には、表示される図柄組合せによって異なる特典が付与される役と、表示される図柄組合せが異なったとしても同一の特典が付与される役とが含まれる。
[Notification performed by both the main side and the sub side and notification performed by the sub side alone]
In the pachi-
例えば、略称「ベル」に係る図柄組合せが表示された場合と略称「ベルこぼし目」に係る図柄組合せが表示された場合とでは払い出されるメダルの枚数が異なり、これらの役は、表示される図柄組合せによって異なる特典が付与される役である。また、略称「リプレイ」に係る図柄組合せが表示された場合と略称「ＲＴ２移行リプ」に係る図柄組合せが表示された場合とでは再遊技の作動に加えてＲＴ状態の移行が行われるか否かが異なるため、内部当籤役「Ｆ＿３択ベル＿１ｓｔ」や「Ｆ＿維持リプ＿１ｓｔ」もまた、表示される図柄組合せによって異なる特典が付与される役である。 For example, the number of medals to be paid out differs between when a symbol combination related to the abbreviation "Bell" is displayed and when a symbol combination related to the abbreviation "Bell spilled eye" is displayed. This is a role in which a different privilege is given depending on the combination. Also, in the case where the symbol combination related to the abbreviation "replay" is displayed and the case where the symbol combination related to the abbreviation "RT2 transition reply" is displayed, whether or not the transition to the RT state is performed in addition to the operation of the replay is performed. Therefore, the internal winning combination "F_3-choice bell_1st" and "F_maintenance lip_1st" are also combinations to which different benefits are given depending on the combination of displayed symbols.
一方、略称「３連チリリプ」に係る図柄組合せが表示された場合と略称「リプレイ」に係る図柄組合せが表示された場合とでは、両者ともに再遊技の作動が行われるだけである。それゆえ、内部当籤役「Ｆ＿確チリリプ」又は「Ｆ＿１確チリリプ」は、表示される図柄組合せが異なったとしても同一の特典が付与される役である。なお、内部当籤役「Ｆ＿確チリリプ」又は「Ｆ＿１確チリリプ」は、上述のように、フラグ変換抽籤の結果に応じて付与する特典が異なる役であるが、表示される図柄組合せが付与する特典に影響を与える役ではない。 On the other hand, when the symbol combination associated with the abbreviated name "Triple Chilli Lip" is displayed and when the symbol combination associated with the abbreviated name "Replay" is displayed, only a replay operation is performed. Therefore, the internal winning combination "F_probable Chillip" or "F_1 probable Chilip" is a combination to which the same benefit is given even if the displayed symbol combinations are different. As described above, the internal winning combination "F_Ten Chillirip" or "F_1 Chillirip" is a combination that gives different benefits depending on the result of the flag conversion lottery, but the benefits given by the displayed symbol combination are different. It is not a role that affects
本実施形態のパチスロ１では、表示される図柄組合せによって異なる特典が付与される役に対して、メイン側及びサブ側の両方で報知を行うが、表示される図柄組合せが異なったとしても同一の特典が付与される役に対しては、メイン側の指示モニタでは報知を行わずに、サブ側の表示装置１１のみで報知を行う。このような報知機能を設けることにより、特典に影響する報知は、特典を管理するメイン側の指示モニタで適切に行いつつ、特典に影響しない報知は、サブ側の表示装置１１で多様性のあるナビで行うことができる。
In the pachi-
［遊技履歴の表示機能］
本実施形態のパチスロ１では、表示装置１１（プロジェクタ機構２１１及び表示ユニット２１２）とは別にサブ表示装置１８を設け、このサブ表示装置１８により遊技者に役立つ様々な情報を表示する。例えば、図５Ａ～５Ｅに示すように、概要遊技履歴を表すトップ画面２２１、パチスロ１に対する様々な操作が可能なメニュー画面２２２、詳細遊技履歴を表す遊技情報画面２２３，２２４，２２５をサブ表示装置１８に表示することができる。
[Play history display function]
In the pachi-
また、本実施形態のパチスロ１は、サブ表示装置１８を介して、遊技を行う遊技者を登録可能にする機能、及び、登録された遊技者に対して固有のサービスを提供する機能を備える。例えば、本実施形態では、遊技者の登録を受け付けていない場合には、詳細遊技履歴を表す遊技情報画面２２３，２２４，２２５をサブ表示装置１８に表示不可能にするが、遊技者の登録を受け付けている場合には、詳細遊技履歴を表す遊技情報画面２２３，２２４，２２５をサブ表示装置１８に表示可能にする。より詳細な遊技履歴を確認できるようにすることは、遊技者の利便性の向上につながるので、本実施形態では、遊技者の登録を受け付けている場合に、利便性を向上させることができる。
The pachi-
また、本実施形態のパチスロ１では、サブ表示装置１８は、演出を行う表示装置１１とは別体に設けられる。サブ表示装置１８は、液晶中継基板８７を介して副制御基板７２（サブＣＰＵ２０１）により制御される。また、表示装置１１を構成する表示ユニット２１２は、役物中継基板（不図示せ）を介して副制御基板７２（サブＣＰＵ２０１）により制御される。それゆえ、本実施形態では、サブ表示装置１８を、表示装置１１とは別個に制御することができる。具体的には、遊技中（すなわち、表示装置１１による演出の実行中）であっても、サブ表示装置１８の表示画面を切り替えることができる。それゆえ、遊技中であっても、表示装置１１により実行されている演出を邪魔することなく、サブ表示装置１８の表示を切り替えることにより、遊技者は様々な情報を取得することができる。
In addition, in the pachi-
また、本実施形態のパチスロ１の表示装置１１では、プロジェクタ機構２１１からの照射光の照射により映像を出現させる複数のスクリーン機構（表示ユニット２１２）を切り替えることにより、平面状の映像表示を用いた演出、奥行き感（立体感）のある映像表示を用いた演出、及び、湾曲した映像表示を用いた演出を実行する場合、演出効果を著しく高めることができる。しかしながら、このような情報の表示形態は、演出中に遊技履歴などの演出とは関係ない情報を表示することには適さない。それゆえ、本実施形態のパチスロ１では、表示装置１１とは別個に設けられたサブ表示装置１８に演出とは関係ない情報を表示することができるので、演出効果を損なうことなく、かつ、遊技履歴などの各種情報を適切に表示することができる。
In addition, in the
ところで、一般的なパチスロでは、遊技者側から見て、台座部１３の右側にメダル投入口１４が設けられ、台座部１３の左側にベットボタン１５ａ，１５ｂやスタートレバー１６が設けられる。それゆえ、通常、遊技を進行させる際、遊技者は台座部１３の右側又は左側（側方）の操作部を操作することになる。
By the way, in a general pachislot machine, the
それに対して、本実施形態のパチスロ１では、台座部１３から略垂直に立設する面の側方（左側）にサブ表示装置１８を設け、このサブ表示装置１８の画面上にサブ表示装置１８の表示画面を切り替えるためのタッチセンサ１９が設けられる。それゆえ、本実施形態では、遊技中に遊技者の手が位置する場所にサブ表示装置１８やその表示を制御する入力装置（タッチセンサ１９）が設けられることになるので、遊技者の操作性を向上させることができる。特に、本実施形態のように、タッチセンサ１９付きのサブ表示装置１８を、台座部１３の水平面から立設する面に設けた場合には、遊技者は、台座部１３に自身の手を置きながら、サブ表示装置１８を操作することができる。この場合、遊技者の操作性が向上するだけでなく、操作に伴う遊技者の疲労も軽減することができ、この結果、稼働率の向上も期待することができる。
On the other hand, in the pachi-
［規定外ＲＯＭ領域及び規定外ＲＡＭ領域］
本実施形態のパチスロ１では、図１２Ｂに示すように、遊技者により実施される遊技の遊技性に直接関与しない各種処理（遊技性に影響を与えない各種処理）に使用される各種プログラム及び各種データ（テーブル）を、メインＲＯＭ１０２内において、遊技用ＲＯＭ領域とは異なるアドレスに配置された規定外ＲＯＭ領域に格納する。
[Non-standard ROM area and non-standard RAM area]
In the pachi-
このようなメインＲＯＭ１０２の構成では、従来の規則上では、プログラム等の配置不可とされていたＲＯＭ領域（規定外ＲＯＭ領域）に、遊技者が実際に行う遊技そのものに不要なプログラム及びデータを配置することができる。それゆえ、本実施形態では、主制御基板７１のメインＲＯＭ１０２内において、遊技用ＲＯＭ領域の容量の圧迫を回避することができるとともに、メインＲＯＭ１０２内におけるプログラム及びテーブルの拡張性を高めることができる。
In such a configuration of the
［電源投入（リセット割込）時処理により得られる効果］
本実施形態のパチスロ１の電源投入（リセット割込）時処理では、図６４に示すように、電源復帰直後（サムチェック前）に最初の１．１１７２ｍｓ周期の割込処理を行い（Ｓ７及びＳ８）、主制御回路９０から副制御回路２００に無操作コマンドが送信される。このように電源復帰直後に割込処理を許可することにより、電源復帰後、最短時間で無操作コマンドが送信され、主制御回路９０及び副制御回路２００間の通信接続を確立することができ、主制御回路９０及び副制御回路２００間の通信動作を安定化させることができる。
[Effect obtained by processing at power-on (reset interrupt)]
In the power-on (reset interrupt) process of the pachi-
また、電源復帰直後に送信される無操作コマンドを構成する通信パラメータ１～５には、電源復帰時に、それぞれＬレジスタ、Ｈレジスタ、Ｅレジスタ、Ｄレジスタ及びＣレジスタに格納されているデータがセットされる。それゆえ、本実施形態では、電源復帰直後の割込処理で送信される無操作コマンドのサム値（ＢＣＣ）を、電源復帰毎に異ならせることができ、ゴト等の不正行為を抑制することができる。
When the power is restored, the data stored in the L, H, E, D, and C registers are set to the
さらに、電源投入（リセット割込）時処理中のＳ１３の処理において行われる、エラーコード「ｒｒ」を情報表示器６内の２桁の７セグＬＥＤに表示する際の制御は、一つの「ＬＤＷ」命令（所定の読み出し命令）により実行され、２桁の７セグＬＥＤへの７セグコモン出力（選択）データの出力動作と７セグカソード出力データの出力動作とが同時に行われる（図６５Ｃ参照）。すなわち、本実施形態のパチスロ１では、電源投入（リセット割込）時処理において、２桁の７セグＬＥＤをダイナミック点灯制御する際に、７セグコモン出力（選択）データと、７セグカソード出力データとが同時に出力される。
Furthermore, the control for displaying the error code "rr" on the 2-digit 7-segment LED in the
この場合、ソースプログラム上において、７セグＬＥＤのダイナミック点灯制御に必要な命令コード数を減らすことができる。それゆえ、本実施形態では、ソースプログラムの容量（メインＲＯＭ１０２の使用容量）を低減することができ、メインＲＯＭ１０２において、空き容量を確保する（増大させる）ことができ、増えた空き容量を活用して、遊技性を高めることができる。
In this case, the number of instruction codes required for dynamic lighting control of the 7-segment LED can be reduced on the source program. Therefore, in the present embodiment, it is possible to reduce the capacity of the source program (capacity used by the main ROM 102), secure (increase) free space in the
［遊技復帰処理で得られる効果］
本実施形態のパチスロ１の遊技復帰処理では、図６６に示すように、電断発生時の各ポートの入出力状態を電源復帰時に担保するとともに、電断時に回胴回転中の場合には、電源復帰時にリール制御管理情報を取得してリールの再回転開始に必要な処理も行う（Ｓ２５～Ｓ３２参照）。それゆえ、本実施形態では、リール回転中の電断から復帰したときであっても、安定して、リールの再回転制御を行うことが可能となり、遊技者に不快感を与えることが無くなる。
[Effect obtained by game return processing]
In the pachi-
また、本実施形態のパチスロ１は、上述のように、遊技機用のセキュリティ機能付きマイクロプロセッサ９１を備える。そして、このマイクロプロセッサ９１には、ソースプログラム上において規定可能な該マイクロプロセッサ９１に特有の命令コード（メインＣＰＵ１０１専用命令コード）が各種設けられており、このメインＣＰＵ１０１専用命令コードを各種処理において用いることにより、処理の効率化やプログラム容量の削減などを可能にしている。
In addition, the pachi-
例えば、遊技復帰処理では、図６７に示すように、ソースプログラム上において、メインＣＰＵ１０１専用命令コードの一つである「ＬＤＱ」命令が用いられる。「ＬＤＱ」命令は、Ｑレジスタ（拡張レジスタ）を用いてアドレス指定を行う命令コードであり、上述のように、直値でメインＲＯＭ１０２、メインＲＡＭ１０３やメモリーマップＩ／Ｏにアクセスすることができる。この場合、アドレス設定に係る命令コードを省略することができ、その分、遊技復帰処理のソースプログラムの容量（メインＲＯＭ１０２の使用容量）を低減することができる。この結果、本実施形態では、メインＲＯＭ１０２において、空き容量を確保する（増大させる）ことができ、増えた空き容量を活用して、遊技性を高めることができる。
For example, in the game return process, as shown in FIG. 67, the "LDQ" instruction, which is one of the instruction codes dedicated to the
［設定変更確認処理で得られる効果］
本実施形態のパチスロ１の設定変更確認処理では、図６９Ａに示すように、ソースプログラム上において、メインＣＰＵ１０１専用命令コードである、「ＢＩＴＱ」命令及び「ＳＥＴＱ」命令（所定の命令）が用いられる。「ＢＩＴＱ」命令及び「ＳＥＴＱ」命令はいずれも、Ｑレジスタ（拡張レジスタ）を用いてアドレス指定を行う命令コードであり、これらの命令コードを使用した場合、上述のように、直値でメインＲＡＭ１０３やメモリーマップＩ／Ｏにアクセスすることができる。この場合、アドレス設定に係る命令コードを省略することができ、その分、ソースプログラムの容量（メインＲＯＭ１０２の使用容量）を低減することができる。この結果、本実施形態では、メインＲＯＭ１０２の空き容量を増やすことが可能となるとともに、処理の高速化も図ることができる。
[Effect obtained by setting change confirmation processing]
In the Pachi-
また、設定変更確認処理中のＳ４６の設定変更／設定確認開始時及びＳ５７の設定変更／設定確認終了時で行う設定変更コマンド（初期化コマンド）の生成格納処理は、図６９Ａ及び６９Ｂに示すように、ソースプログラム上において、メインＣＰＵ１０１専用命令コードである「ＣＡＬＬＦ」命令により実行される。そして、Ｓ４６の「ＣＡＬＬＦ」命令で指定するジャンプ先のアドレスは、Ｓ５７の「ＣＡＬＬＦ」命令で指定するジャンプ先のアドレスと同じである。すなわち、本実施形態では、設定変更時（遊技機起動時）、設定確認開始時（通常動作中）及び設定確認終了時に副制御回路２００に送信する設定変更コマンド（初期化コマンド）の生成格納処理を実行するためのソースプログラムが、互いに同じであり、Ｓ４６及びＳ５７の両処理において、そのソースプログラムが共有化（モジュール化）されている。
69A and 69B show the generation and storage of the setting change command (initialization command) performed at the start of setting change/setting confirmation in S46 during the setting change confirmation process and at the end of setting change/setting confirmation in S57. Second, it is executed by the "CALLF" instruction, which is the instruction code dedicated to the
この場合、Ｓ４６及びＳ５７の両処理において、それぞれ別個に設定変更コマンドの生成格納処理のソースプログラムを設ける必要が無くなるので、その分、ソースプログラムの容量（メインＲＯＭ１０２の使用容量）を低減することができる。この結果、本実施形態では、メインＲＯＭ１０２において、空き容量を確保する（増大させる）ことができ、増えた空き容量を活用して、遊技性を高めることができる。
In this case, since it is not necessary to separately provide a source program for generating and storing the setting change command in both the processes of S46 and S57, the capacity of the source program (the capacity of the
［設定変更コマンド生成格納処理で得られる効果］
本実施形態のパチスロ１の設定変更コマンド生成格納処理では、図７０に示すように、設定値が通信パラメータ３としてＥレジスタに格納され、ＲＴ情報が通信パラメータ５としてＣレジスタに格納される。すなわち、設定変更コマンド（初期化コマンド）を構成する通信パラメータ１～５のうち、通信パラメータ３及び５は副制御回路２００側で使用（解析）される通信パラメータ（使用パラメータ）であり、これらの通信パラメータには新たな情報がセットされる。一方、設定変更コマンド（初期化コマンド）を構成するその他の通信パラメータ１，２及び４は、副制御回路２００側で使用（解析）されない通信パラメータ（未使用パラメータ）であり、通信パラメータ１，２及び４に対しては、現時点でＬレジスタ、Ｈレジスタ及びＤレジスタにそれぞれ格納されている値がセットされる。それゆえ、設定変更コマンド（初期化コマンド）送信時における通信パラメータ１，２及び４の値は不定値となる。この場合、設定変更コマンドのサム値（ＢＣＣ）を送信毎に不定値にすることができ、ゴト等の不正行為を抑制することができる。
[Effect obtained by setting change command generation and storage processing]
In the Pachi-
［通信データ格納処理で得られる効果］
本実施形態のパチスロ１の通信データ格納処理では、図７２に示すように、Ａレジスタに格納されたデータが通信コマンドの種別データとしてセットされ、Ｌレジスタ、Ｈレジスタ、Ｅレジスタ、Ｄレジスタ及びＣレジスタに格納されたデータがそれぞれ通信コマンドの通信パラメータ１～５としてセットされ、Ｂレジスタに格納されたデータが通信コマンドの遊技状態フラグデータとしてセットされる。すなわち、本実施形態では、１パケット（８バイト）の通信データ（コマンドデータ）を作成する際に、各種パラメータをレジスタから転送して通信データ一時格納領域（通信バッファ）に格納する。
[Effect obtained by communication data storage processing]
In the communication data storage process of the pachi-
この場合、未使用パラメータを含むコマンドデータを作成した時には、作成時毎に、未使用パラメータの値が不定値となる。すなわち、未使用パラメータを含むコマンドデータでは、同じ種別のコマンドデータあり、かつ、使用パラメータの値が同一であっても、コマンド作成毎に、コマンドデータのサム値（ＢＣＣデータ）が可変可能となる。それゆえ、本実施形態では、未使用パラメータを不定値とすることにより、通信データの解析を困難にしてゴト等の不正行為を抑止することができるとともに、不必要なゴト対策処理を加える必要がないため、ゴト対策処理の追加による、主制御回路９０のプログラム容量の圧迫を抑制することができる。
In this case, when command data including unused parameters is created, the value of the unused parameter becomes an undefined value each time the command data is created. That is, in command data including unused parameters, even if there is command data of the same type and the value of the used parameter is the same, the sum value (BCC data) of the command data can be varied each time the command is created. . Therefore, in this embodiment, by setting the unused parameter to an indefinite value, it is possible to make it difficult to analyze the communication data and deter fraudulent acts such as gossip. Therefore, it is possible to suppress the pressure on the program capacity of the
［通信データポインタ更新処理で得られる効果］
本実施形態のパチスロ１の通信データポインタ更新処理では、図７５Ａに示すように、ソースプログラム上において、メインＣＰＵ１０１専用命令コードである、「ＩＣＰＬＤ」命令が用いられる。
[Effects Obtained by Communication Data Pointer Update Processing]
As shown in FIG. 75A, in the communication data pointer update process of the pachi-
通信データポインタ更新処理において、「ＩＣＰＬＤ」命令は、送信バッファの上限判定命令と、判断分岐命令とが一体になっている命令コードであるので、各命令処理を別個に実行するための命令コードを設ける必要がなくなる。それゆえ、「ＩＣＰＬＤ」命令を用いることにより、通信データポインタ更新処理のソースプログラムの容量（メインＲＯＭ１０２の使用容量）を低減することができる。この結果、本実施形態では、メインＲＯＭ１０２において、空き容量を確保する（増大させる）ことができ、増えた空き容量を活用して、遊技性を高めることができる。
In the communication data pointer update process, the "ICPLD" instruction is an instruction code that integrates a transmission buffer upper limit determination instruction and a decision branch instruction. no longer need to be set. Therefore, by using the "ICPLD" instruction, it is possible to reduce the capacity of the source program for the communication data pointer update process (capacity used in the main ROM 102). As a result, in the present embodiment, free space can be secured (increased) in the
［チェックサム生成処理及びサムチェック処理で得られる効果］
本実施形態のパチスロ１において、電断時に行われるチェックサム生成処理（規定外）では、図７７に示すように、メインＲＡＭ１０３のデータを順次加算することにより、チェックサムが算出される。一方、電源投入時（電源復帰時）に行われるサムチェック処理（規定外）では、図７９に示すように、電断発生時に生成されたチェックサムの値を、電源復帰時のメインＲＡＭ１０３に格納されたデータで順次減算し、最終的な減算結果が「０」であるか否かに基づいて、異常の発生の有無を判定する。すなわち、本実施形態では、電断発生時のチェックサムの生成処理は加算方式で行われ、電源復帰時のチェックサムの判定処理は減算方式で行われる。
[Effect obtained by checksum generation processing and sum check processing]
In the pachi-
このようなチェックサムの生成処理及び判定処理を採用した場合、電源復帰時に再度チェックサムを生成して、該チェックサムを電断発生時のチェックサムと照合する処理が不要となる。この場合、ソースプログラム上において、照合命令コードを省略することができ、ソースプログラムの容量を低減することができる。この結果、本実施形態では、メインＲＯＭ１０２において、照合命令コードの省略分に対応する空き容量を確保する（増やす）ことができ、増えた空き容量を活用して、遊技性を高めることが可能になる。
When such checksum generation processing and determination processing are employed, it is not necessary to generate a checksum again when the power is restored and to collate the checksum with the checksum at the time of power failure. In this case, the collation instruction code can be omitted from the source program, and the capacity of the source program can be reduced. As a result, in the present embodiment, it is possible to secure (increase) free space in the
［メダル受付・スタートチェック処理で得られる効果］
本実施形態のパチスロ１のメダル受付・スタートチェック処理では、図８３に示すように、設定変更確認処理（Ｓ２３３の処理）が行われるが、この処理は、遊技状態に関係なく実行される。それゆえ、本実施形態では、遊技状態がボーナス状態（特賞作動状態）であっても、設定値及びホールメニュー（各種履歴データ（エラー、電断履歴等））を確認することができ、ゴト等の不正行為を抑制することができる。
[Effects obtained from medal reception and start check processing]
In the medal reception/start check process of pachi-
［メダル投入処理で得られる効果］
本実施形態のパチスロ１のメダル投入処理では、図８５に示すように、Ｓ２４４の処理において、メダル投入枚数表示用のＬＥＤ点灯データが、テーブルを参照したループ処理でなく、演算処理により生成される。具体的には、図８６に示すソースプログラム中の一連のソースコード「ＬＤ Ａ，Ｌ」～「ＯＲ Ｌ」が順次実行されるにより、メダル投入枚数表示用のＬＥＤ点灯データが生成される。
[Effect obtained by medal insertion processing]
In the process of inserting medals for pachi-
メダル投入枚数表示用のＬＥＤ点灯データを演算処理により生成した場合、メインＲＯＭ１０２のテーブル領域の空き容量を増やすことができるとともに、プログラムの容量増を最小限に抑えることができる。すなわち、本実施形態のメダル投入処理では、メダル投入ＬＥＤ表示の処理を効率化することができるとともに、メインＲＯＭ１０２の空き容量を確保し（増やし）、増えた空き領域を活用して、遊技性を高めることができる。
When the LED lighting data for displaying the number of inserted medals is generated by arithmetic processing, it is possible to increase the free space of the table area of the
［メダル投入チェック処理で得られる効果］
本実施形態のパチスロ１のメダル投入チェック処理（図８７参照）において、Ｓ２５７のメダルセンサ入力状態の正常変化値の生成処理は、テーブルを参照して取得する処理ではなく、演算処理により行われる。具体的には、図８８に示すソースプログラム中のソースコード「ＲＬＡ」及び「ＡＮＤ ｃＢＸ＿ＭＤＩＮＳＷ」が順次実行されることにより、メダルセンサ入力状態正常変化値が算出される。
[Effect obtained by medal insertion check processing]
In the medal insertion check process (see FIG. 87) of Pachi-
メダルセンサ入力状態の変化態様の検知処理をテーブル参照処理から演算処理に変更することにより、メインＲＯＭ１０２のテーブル格納領域の空き容量を増やすことができるとともに、プログラムの容量増を最小限に抑えることができる。それゆえ、上述した処理手法を採用することにより、メダル投入センサ状態の変化態様の検知処理を効率化することができるとともに、メインＲＯＭ１０２において増えた空き容量を活用して、遊技性を高めることができる。
By changing the detection processing of the change state of the medal sensor input state from the table reference processing to the arithmetic processing, it is possible to increase the free space of the table storage area of the
［内部抽籤処理で得られる効果］
本実施形態のパチスロ１の内部抽籤処理（図９２参照）において、Ｓ３０５の判定データの取得処理は、図９３Ａ中のソースコード「ＬＤＩＮ ＡＣ，（ＨＬ）」により実行される。この「ＬＤＩＮ」命令の実行により、Ｓ３０５の処理では、Ａレジスタに、判定データ（「抽籤値選択テーブルｏｒ抽籤計数テーブル」の値）が格納され、Ｃレジスタに当り要求フラグステータス（「特賞当籤番号＋小役当籤番号」の値）が格納される。また、「ＬＤＩＮ」命令の実行により、ＨＬレジスタにセットされているアドレスが＋２更新（２加算）される。
[Effect obtained by internal lottery processing]
In the internal lottery process of pachi-
すなわち、内部抽籤処理中のＳ３０５の判定データの取得処理では、一つの命令コード（「ＬＤＩＮ」命令）により、データのロード処理及びアドレスの更新処理の両方を行うことができる。この場合、ソースプログラム上において、アドレス設定に係る命令コードを省略することができ、その分、ソースプログラムの容量（メインＲＯＭ１０２の使用容量）を低減することができる。この結果、本実施形態では、メインＲＯＭ１０２において、空き容量を確保する（増大させる）ことができ、増えた空き容量を活用して、遊技性を高めることができる。
That is, in the determination data acquisition process of S305 during the internal lottery process, both the data load process and the address update process can be performed with one instruction code (“LDIN” instruction). In this case, the instruction code for address setting can be omitted from the source program, and the capacity of the source program (used capacity of the main ROM 102) can be reduced accordingly. As a result, in the present embodiment, free space can be secured (increased) in the
また、内部抽籤処理のＳ３０９の設定値データ（０～５のいずれか）の加算処理は、メインＣＰＵ１０１が図９３Ｂ中のソースコード「ＭＵＬ Ａ，６」及びを「ＡＤＤＱ Ａ，（．ＬＯＷ．ｗＷＡＶＥＮＵＭ）」をこの順で実行することにより行われる。
In addition, the addition processing of the set value data (one of 0 to 5) in S309 of the internal lottery processing is performed by the
「ＭＵＬ」命令は、メインＣＰＵ１０１専用の乗算処理の命令コードであり、この命令の実行は、マイクロプロセッサ９１に含まれる演算回路１０７（図９参照）により実行される。すなわち、本実施形態のパチスロ１では、ソースプログラム上における乗算処理及び除算処理を実行するための演算専用回路（演算回路１０７）が設けられているので、乗算処理及び除算処理の効率化を図ることができる。
The “MUL” instruction is an instruction code for multiplication processing dedicated to the
また、「ＡＤＤＱ」命令（所定の加算命令）は、メインＣＰＵ１０１専用命令コードであり、Ｑレジスタ（拡張レジスタ）を用いてアドレス指定を行う命令コードである。そして、この「ＡＤＤＱ」命令を用いれば、直値により、メインＲＯＭ１０２、メインＲＡＭ１０３やメモリマップＩ／Ｏにアクセスすることができる。それゆえ、「ＡＤＤＱ」命令の使用により、内部抽籤処理のソースプログラム上において、アドレス設定に係る命令を省略することができ、その分、ソースプログラムの容量（メインＲＯＭ１０２の使用容量）を低減することができる。この結果、本実施形態では、メインＲＯＭ１０２において、空き容量を確保する（増大させる）ことができ、増えた空き容量を活用して、遊技性を高めることができる。
An "ADDQ" instruction (predetermined addition instruction) is an instruction code dedicated to the
［図柄設定処理で得られる効果］
本実施形態のパチスロ１の図柄設定処理（図９７参照）において、Ｓ３３０の圧縮データ格納処理は、メインＣＰＵ１０１が図９９中のソースコード「ＣＡＬＬＦ ＳＢ＿ＢＴＥＰ＿００」を実行することにより行われる。「ＣＡＬＬＦ」命令は、上述のようにメインＣＰＵ１０１専用の２バイト命令コードであり、図９９中のソースコード「ＣＡＬＬＦ ＳＢ＿ＢＴＥＰ＿００」が実行されると、「ＳＢ＿ＢＴＥＰ＿００」で指定されているアドレスに、処理をジャンプさせ、圧縮データ格納処理が開始される。
[Effect obtained by design setting process]
In the pachi-
また、図柄設定処理中のＳ３２９の当り要求フラグ格納領域のアドレスのセット処理は、メインＣＰＵ１０１が図９９中のソースコード「ＬＤＱ ＤＥ，．ＬＯＷ．ｗＷＡＶＥＢＩＴ」を実行することにより行われる。すなわち、Ｓ３２９の処理は、Ｑレジスタ（拡張レジスタ）を用いたメインＣＰＵ１０１専用の「ＬＤＱ」命令により行われる。この場合、図柄設定処理のソースプログラム上において、アドレス設定に係る命令コードを省略することができ、その分、図柄設定処理のソースプログラムの容量（メインＲＯＭ１０２の使用容量）を低減することができる。この結果、本実施形態では、メインＲＯＭ１０２において、空き容量を確保する（増大させる）ことができ、増えた空き容量を活用して、遊技性を高めることができる。
The processing of setting the address of the winning request flag storage area in S329 during the pattern setting processing is performed by the
また、本実施形態では、上述した図柄設定処理中のＳ３２４～Ｓ３３０で説明した処理手順で入賞に係るデータの圧縮・展開処理を行い、かつ、その処理の中で上述したメインＣＰＵ１０１専用命令コードを用いることにより、入賞に係るデータの圧縮・展開処理の効率化を図ることができるとともに、限られたメインＲＡＭ１０３の容量を有効活用することができる。
In addition, in this embodiment, the compression/decompression processing of the data related to the winning is performed in the processing procedure described in S324 to S330 during the symbol setting processing described above, and the
［サブフラグ変換処理で得られる効果］
本実施形態のパチスロ１において、サブフラグ変換処理のソースプログラム上で実際に参照される、図１０７に示すサブフラグ変換テーブルでは、各サブフラグに対してサブフラグ変換制御データ（制御ステータス）が対応付けられている。この際、同種のサブフラグに対しては、同じサブフラグ変換制御データ（制御ステータス）が対応付けられている。
[Effect obtained by sub-flag conversion processing]
In the pachi-
例えば、サブフラグ「３連チリリプＡ」及び「３連チリリプＢ」に対しては、サブフラグ変換制御データ（制御ステータス）「００００００１１Ｂ」が共通して割り付けられている。そして、内部当籤役（サブフラグ）をサブフラグＥＸに変換する際のフラグ変換抽籤処理では、サブフラグに対応付けられたサブフラグ変換制御データ（制御ステータス）に基づいて、抽籤が行われる。 For example, the sub-flag conversion control data (control status) "00000011B" is commonly allocated to the sub-flags "triple chilli-lip A" and "triple chilli-lip B". In the flag conversion lottery process for converting the internal winning combination (subflag) into the subflag EX, the lottery is performed based on the subflag conversion control data (control status) associated with the subflag.
このように、メイン側で管理するサブフラグ変換テーブルにおいて、同種の内部当籤役（サブフラグ）に対して共通のサブフラグ変換制御データを設けることにより、該変換テーブルの汎用性が高くなり、機種変更に伴う変換プログラムの変更も軽微な変更で対応可能となるので、開発コストの増大を抑制することができる。 In this way, in the sub-flag conversion table managed by the main side, by providing common sub-flag conversion control data for the same type of internal winning combination (sub-flag), the versatility of the conversion table is increased, and it is possible to change the model. Since it is possible to change the conversion program with a minor change, it is possible to suppress an increase in development costs.
［ナビセット処理で得られる効果］
本実施形態のパチスロ１のナビセット処理では、図１０９に示すように、ソースプログラム上において、Ｑレジスタ（拡張レジスタ）を用いてアドレス指定を行う「ＬＤＱ」命令（メインＣＰＵ１０１専用命令コード）が用いられる。
[Effects obtained by NAVISET processing]
In the naviset processing of pachi-
それゆえ、本実施形態のナビセット処理では、ソースプログラム上において、アドレス設定に係る命令を省略することができ、その分、ソースプログラムの容量（メインＲＯＭ１０２の使用容量）を低減することができる。この結果、本実施形態では、メインＲＯＭ１０２において、空き容量を確保する（増大させる）ことができ、増えた空き容量を活用して、遊技性を高めることができる。
Therefore, in the naviset processing of the present embodiment, instructions related to address setting can be omitted from the source program, and the capacity of the source program (used capacity of the main ROM 102) can be reduced accordingly. As a result, in the present embodiment, free space can be secured (increased) in the
［テーブルデータ取得処理で得られる効果］
本実施形態のパチスロ１のテーブルデータ取得処理（図１２０参照）において、Ｓ５８１～Ｓ５８４の１段階目のテーブルデータ取得処理では、ＣＴ中ＣＴ当籤抽籤テーブル（図１２２参照）中の当籤役別テーブル選択相対テーブルが参照される。そして、この１段階目のテーブルデータ取得処理で参照する当籤役別テーブル選択相対テーブルでは、内部当籤役（サブフラグＤ）の種別毎に設けられた選択値によりＣＴ抽籤の「ハズレ」が設定されているので、抽籤テーブルに「ハズレ」役の抽籤値を規定する必要がなくなる。それゆえ、本実施形態では、ＣＴ中ＣＴ当籤抽籤テーブルにおいて、「ハズレ」役の抽籤値データを格納する必要が無くなり、メインＲＯＭ１０２のテーブル領域の容量を節約することができる。
[Effect obtained by table data acquisition processing]
In the table data acquisition process of Pachi-
また、ＣＴ中ＣＴ当籤抽籤テーブル内の２段階目（サブフラグＤ「リーチ目リプ」取得時）の抽籤テーブルでは、判定ビットを構成する各ビットの値により抽籤対象役又は抽籤対象外の役を判別することができ、抽籤対象外の役に対して抽籤値データ（ハズレデータ）をテーブルに格納する必要が無くなる。さらに、ＣＴ中ＣＴ当籤抽籤テーブル内では、抽籤対象役の当籤確率が１００％である確定データとしては、抽籤値「０」を用いることができる。これらのことから、本実施形態では、ＣＴ中ＣＴ当籤抽籤テーブル（ＣＴ中セット数上乗せ抽籤テーブル）の容量を圧縮することができ、メインＲＯＭ１０２において、空き容量を確保する（増大させる）ことができ、増えた空き容量を活用して、遊技性を高めることができる。
In addition, in the lottery table at the second stage in the CT lottery lottery table (at the time of sub-flag D "Reaching eyes" acquisition), the value of each bit constituting the judgment bit determines the lottery target role or the non-lottery role This eliminates the need to store lottery value data (losing data) in a table for a combination not targeted for lottery. Further, in the CT-in-CT winning lottery table, the lottery value "0" can be used as the determined data indicating that the winning probability of the lottery target combination is 100%. For these reasons, in the present embodiment, the capacity of the CT-in-CT winning lottery table (lottery table with the number of sets added in CT) can be compressed, and the free space in the
［図柄コード取得処理で得られる効果］
本実施形態のパチスロ１の図柄コード取得処理（図１２８参照）では、Ｓ６４７～Ｓ６４９で説明した処理手順で入賞に係るデータの圧縮・展開処理を行い、かつ、その処理の中のメインＣＰＵ１０１専用命令コード（「ＣＡＬＬＦ」命令等）を用いることにより、入賞に係るデータの圧縮・展開処理の効率化を図ることができるとともに、限られたメインＲＡＭ１０３の容量を有効活用することができる。
[Effect obtained by the pattern code acquisition process]
In the pachi-
また、本実施形態では、図柄コード取得処理中のＳ６４９の圧縮データ格納処理において、「ＣＡＬＬＦ」命令で指定するジャンプ先のアドレスは、図柄設定処理（図９７参照）中のＳ３３０の圧縮データ格納処理において、「ＣＡＬＬＦ」命令で指定するジャンプ先のアドレスと同じである。すなわち、本実施形態では、図柄コード取得処理及び図柄設定処理の両処理において、圧縮データ格納処理を実行するためのソースプログラムが共有化（モジュール化）されている。この場合、各処理において、それぞれ別個に圧縮データ格納処理のソースプログラムを設ける必要が無くなるので、その分、ソースプログラムの容量（メインＲＯＭ１０２の使用容量）を低減することができる。この結果、本実施形態では、メインＲＯＭ１０２において、空き容量を確保する（増大させる）ことができ、増えた空き容量を活用して、遊技性を高めることができる。
Also, in this embodiment, in the compressed data storage process of S649 during the symbol code acquisition process, the jump destination address specified by the "CALLF" instruction is the compressed data storage process of S330 during the symbol setting process (see FIG. 97). , is the same as the jump destination address specified by the "CALLF" instruction. That is, in this embodiment, the source program for executing the compressed data storage process is shared (modularized) in both the symbol code acquisition process and the symbol setting process. In this case, since there is no need to provide a separate source program for the compressed data storage process for each process, the capacity of the source program (used capacity of the main ROM 102) can be reduced accordingly. As a result, in the present embodiment, free space can be secured (increased) in the
［引込優先順位取得処理で得られる効果］
本実施形態のパチスロ１の引込優先順位取得処理（図１３４及び図１３５参照）において、「ＡＮＹ役」の引込優先対応処理中のＳ６８３の判定処理は、ソースプログラム上において、メインＣＰＵ１０１専用命令コードである「ＪＣＰ」命令（比較命令）により実行される（図１３６Ａ参照）。
[Effect obtained by attraction priority acquisition process]
In the pachi-
「ＡＮＹ役」の引込優先対応処理のソースプログラム上において、「ＪＣＰ」命令を用いた場合、上述のように、アドレス設定に係る命令を省略することができので、「ＡＮＹ役」の引込優先対応処理の処理効率を高めることができるとともに、ソースプログラムの容量（メインＲＯＭ１０２の使用容量）を低減することができる。 If the "JCP" instruction is used in the source program for the "ANY role" attraction priority handling process, the instruction related to the address setting can be omitted as described above, so the "ANY role" attraction priority correspondence The processing efficiency of processing can be improved, and the capacity of the source program (used capacity of the main ROM 102) can be reduced.
また、引込優先順位取得処理中のＳ６８６の停止制御用引込要求フラグ設定処理では、ソースプログラム上において、図１３６Ｂに示すように、メインＣＰＵ１０１専用命令コードである、Ｑレジスタ（拡張レジスタ）を用いてアドレス指定を行う「ＬＤＱ」命令、及び、「ＣＡＬＬＦ」命令が利用される。 In addition, in the stop control attraction request flag setting process of S686 during the attraction priority acquisition process, on the source program, as shown in FIG. "LDQ" and "CALLF" instructions for addressing are used.
それゆえ、Ｓ６８６の停止制御用引込要求フラグ設定処理では、「ＬＤＱ」命令を用いることにより、ソースプログラム上において、アドレス設定に係る命令を省略することができ、ソースプログラムの容量（メインＲＯＭ１０２の使用容量）を低減することができる。また、「ＣＡＬＬＦ」命令は、上述のように、２バイトの命令コードである。それゆえ、停止制御用引込要求フラグ設定処理において、これらのメインＣＰＵ１０１専用命令コードを使用することにより、処理の効率化を図ることができ、限られたメインＲＡＭ１０３の容量を有効活用することができる。
Therefore, in the stop control pull-in request flag setting process of S686, by using the "LDQ" instruction, instructions related to address setting can be omitted on the source program, and the capacity of the source program (use of the main ROM 102) can be reduced. capacity) can be reduced. Also, the "CALLF" instruction is a 2-byte instruction code as described above. Therefore, by using these dedicated instruction codes for the
さらに、本実施形態では、優先引込順位取得処理中のＳ６８６の停止制御用引込要求フラグ設定処理において、「ＣＡＬＬＦ」命令で指定するジャンプ先の論理積演算処理のアドレスは、引込優先順位格納処理（図１２６参照）中のＳ６２６の論理積演算処理において「ＣＡＬＬＦ」命令で指定するジャンプ先のアドレスと同じである（図１２７参照）。すなわち、本実施形態では、優先引込順位取得処理及び引込優先順位格納処理の両処理において、論理積演算処理を実行するためのソースプログラムが共有化（モジュール化）されている。 Furthermore, in the present embodiment, in the stop control attraction request flag setting processing of S686 during the priority attraction ranking acquisition processing, the address of the logical AND operation processing of the jump destination specified by the "CALLF" instruction is the attraction priority ranking storage processing ( 126) is the same as the jump destination address specified by the "CALLF" instruction in the AND operation processing of S626 (see FIG. 127). That is, in the present embodiment, the source program for executing the AND operation process is shared (modularized) in both the priority attraction ranking acquisition process and the attraction priority ranking storage process.
この場合、優先引込順位取得処理及び引込優先順位格納処理の両処理において、それぞれ別個に論理積演算処理のソースプログラムを設ける必要が無くなるので、その分、ソースプログラムの容量（メインＲＯＭ１０２の使用容量）を低減することができる。この結果、本実施形態では、メインＲＯＭ１０２において、空き容量を確保する（増大させる）ことができ、増えた空き容量を活用して、遊技性を高めることができる。
In this case, since there is no need to separately provide a source program for AND operation processing in both the priority attraction ranking acquisition process and the attraction priority ranking storage process, the capacity of the source program (capacity used in the main ROM 102) is eliminated. can be reduced. As a result, in the present embodiment, free space can be secured (increased) in the
また、引込優先順位取得処理中のＳ６８７の引込優先順位テーブル（図１３７参照）の取得処理では、図１３６Ｃに示すように、「ＬＤＱ」命令（メインＣＰＵ１０１専用命令コード）が利用される。それゆえ、Ｓ６８７の引込優先順位テーブルの取得処理においても、ソースプログラム上において、アドレス設定に係る命令を省略することができる。その結果、引込優先順位テーブルの取得処理の効率化を図ることができるとともに、ソースプログラムの容量（メインＲＯＭ１０２の使用容量）を低減することができる。 Also, in the process of acquiring the attraction priority table (see FIG. 137) in S687 during the process of acquiring the priority of attraction, the "LDQ" instruction (instruction code dedicated to the main CPU 101) is used as shown in FIG. 136C. Therefore, even in the process of acquiring the attraction priority table in S687, the instruction related to address setting can be omitted on the source program. As a result, the acquisition processing of the attraction priority table can be made more efficient, and the capacity of the source program (used capacity of the main ROM 102) can be reduced.
［リール停止制御処理で得られる効果］
本実施形態のパチスロ１のリール停止制御処理（図１３８参照）において、Ｓ７１１～Ｓ７１５の処理では、図１３９に示すように、ソースプログラム上において、Ｑレジスタ（拡張レジスタ）を用いてアドレス指定を行う「ＬＤＱ」命令、及び、「ＣＡＬＬＦ」命令が利用される。
[Effect obtained by reel stop control processing]
In the reel stop control process (see FIG. 138) of the pachi-
それゆえ、本実施形態では、これらのメインＣＰＵ１０１専用命令コードを用いることにより、リール制御処理のソースプログラムの容量を削減することができるともに、リール停止制御処理の処理効率を向上させることができる。すなわち、本実施形態では、主制御回路９０におけるプログラム処理速度の効率化と容量の削減を行うことが可能となり、削減した容量に応じて増加したメインＲＯＭ１０２の空き領域を活用して、遊技性を高めることができる。
Therefore, in this embodiment, by using these dedicated instruction codes for the
また、リール停止制御処理中のＳ７２６の判定処理（リール（回胴）の停止状態のチェック処理）では、図１４０に示すように、ソースプログラム上において、「ＬＤＱ」命令及び「ＯＲＱ」命令（Ｑレジスタ（拡張レジスタ）を用いてアドレス指定を行うメインＣＰＵ１０１専用命令コード）が用いられる。
In addition, in the determination processing of S726 during the reel stop control processing (reel (rotating drum) stop state check processing), as shown in FIG. A dedicated instruction code for the
それゆえ、本実施形態では、リール停止制御処理のソースプログラム上において、アドレス設定に係る命令を省略することができ、その分、ソースプログラムの容量（メインＲＯＭ１０２の使用容量）を低減することができる。この結果、本実施形態では、メインＲＯＭ１０２において、空き容量を確保する（増大させる）ことができ、増えた空き容量を活用して、遊技性を高めることができる。
Therefore, in the present embodiment, instructions related to address setting can be omitted from the source program of the reel stop control process, and the capacity of the source program (used capacity of the main ROM 102) can be reduced accordingly. . As a result, in the present embodiment, free space can be secured (increased) in the
［入賞検索処理で得られる効果］
本実施形態のパチスロ１の入賞検索処理（図１４５参照）において、Ｓ７６４の払出枚数及び判定対象データのセット処理では、図１４６に示すように、ソースプログラム上において、「ＬＤＩＮ」命令が用いられる。
[Effect obtained by winning search process]
In the pachi-
それゆえ、本実施形態の入賞検索処理では、一つの「ＬＤＩＮ」命令により、データのロード処理及びアドレスの更新処理の両方を行うことができる。この場合、入賞検索処理のソースプログラム上において、アドレス設定に係る命令を省略することができ、その分、ソースプログラムの容量（メインＲＯＭ１０２の使用容量）を低減することができる。この結果、本実施形態では、メインＲＯＭ１０２において、空き容量を確保する（増大させる）ことができ、増えた空き容量を活用して、遊技性を高めることができる。
Therefore, in the prize search process of this embodiment, both the data load process and the address update process can be performed by one "LDIN" command. In this case, an instruction for address setting can be omitted from the source program of the prize search process, and the capacity of the source program (used capacity of the main ROM 102) can be reduced accordingly. As a result, in the present embodiment, free space can be secured (increased) in the
また、入賞検索処理中のＳ７７０の判定処理で参照するメダルカウンタの値の取得処理、Ｓ７７２の処理で参照する入賞枚数カウンタの値の取得処理、及び、Ｓ７７５の処理で行う入賞枚数カウンタの保存（更新）処理では、いずれも、図１４６に示すように、Ｑレジスタ（拡張レジスタ）を用いてアドレス指定を行う「ＬＤＱ」命令が用いられる。それゆえ、本実施形態の入賞検索処理では、ソースプログラム上において、アドレス設定に係る命令を省略することができ、その分、ソースプログラムの容量（メインＲＯＭ１０２の使用容量）を低減することができる。この結果、本実施形態では、メインＲＯＭ１０２において、空き容量を確保する（増大させる）ことができ、増えた空き容量を活用して、遊技性を高めることができる。
In addition, processing for acquiring the value of the medal counter referred to in the determination processing of S770 during the winning search processing, processing of acquiring the value of the winning number counter referred to in the processing of S772, and storing the winning number counter performed in the processing of S775 ( In both update) processes, as shown in FIG. 146, an "LDQ" instruction is used to specify an address using a Q register (extended register). Therefore, in the winning search process of the present embodiment, an instruction related to address setting can be omitted from the source program, and the capacity of the source program (used capacity of the main ROM 102) can be reduced accordingly. As a result, in the present embodiment, free space can be secured (increased) in the
さらに、入賞検索処理中のＳ７６９の判定処理では、図１４６に示すように、ソースプログラム上において、「ＪＳＬＡＡ」命令が用いられ、Ｓ７７０及びＳ７７３の判定処理では、「ＪＣＰ」命令が用いられる。入賞検索処理のソースプログラム上において、「ＪＳＬＡＡ」命令及び「ＪＣＰ」命令を用いた場合、上述のように、アドレス設定に係る命令を省略することができ、その分、ソースプログラムの容量（メインＲＯＭ１０２の使用容量）を低減することができる。この結果、本実施形態では、メインＲＯＭ１０２において、空き容量を確保する（増大させる）ことができ、増えた空き容量を活用して、遊技性を高めることができる。
Furthermore, as shown in FIG. 146, in the judgment processing of S769 during the prize search processing, the "JSLAA" instruction is used on the source program, and the "JCP" instruction is used in the judgment processing of S770 and S773. When the "JSLAA" instruction and the "JCP" instruction are used on the source program of the winning search process, the instruction related to address setting can be omitted as described above, and the capacity of the source program (
［イリーガルヒットチェック処理で得られる効果］
本実施形態では、図２８～図３０に示すように、入賞作動フラグ格納領域（表示役格納領域）の構成が当り要求フラグ格納領域（内部当籤役格納領域）のそれと同じである。それゆえ、本実施形態のイリーガルヒットチェック処理におけるＳ７８４の演算処理では、ソースプログラム（図１４９参照）上において、入賞役のデータと内部当籤役のデータとを単純に論理積（「ＡＮＤ」命令で実行する）するだけで、入賞役のデータと内部当籤役のデータとの合成結果を得ることができる。
[Effect obtained by illegal hit check processing]
In this embodiment, as shown in FIGS. 28 to 30, the configuration of the winning operation flag storage area (display combination storage area) is the same as that of the winning request flag storage area (internal winning combination storage area). Therefore, in the arithmetic processing of S784 in the illegal hit check processing of this embodiment, the data of the winning combination and the data of the internal winning combination are simply logically ANDed (using an "AND" instruction) on the source program (see FIG. 149). execution), it is possible to obtain the combined result of the data of the winning combination and the data of the internal winning combination.
それゆえ、本実施形態では、イリーガルヒットチェック処理を効率化及び簡略化することができ、その結果、主制御プログラムの空き容量を確保することができ、該空き容量を使用して遊技性を高めることができる。 Therefore, in the present embodiment, the illegal hit check process can be streamlined and simplified, and as a result, the free space of the main control program can be secured, and the free space can be used to enhance the gameplay. be able to.
［入賞チェック・メダル払出処理で得られる効果］
本実施形態のパチスロ１の入賞チェック・メダル払出処理（図１５０参照）では、クレジットカウンタの更新（＋１）後、払出動作を継続する場合、Ｓ８０８の処理において、６０．３３ｍｓ間のウェイト（払出間隔待ち）処理が行われる。この場合、無駄な待ち時間を減らすことができ、遊技者の精神的負担を軽減することができる。
[Effect obtained by winning check/medal payout process]
In the pachi-
［メダル払出枚数チェック処理で得られる効果］
本実施形態のパチスロ１のメダル払出枚数チェック処理（図１５２参照）中のＳ８１４の役連終了枚数カウンタの更新処理では、図１５３Ａに示すように、ソースプログラム上において、メインＣＰＵ１０１専用命令コードである「ＤＣＰＬＤ」命令が用いられる。
[Effect obtained by checking the number of medals paid out]
153A, in the process of updating the counter of the number of consecutive winning combinations at S814 in the process of checking the number of medals to be paid out for pachi-slot 1 (see FIG. 152) of the present embodiment, an instruction code dedicated to the
Ｓ８１４の処理において、「ＤＣＰＬＤ」命令は、枚数管理カウンタの下限判定命令と、判断分岐命令とが一体になった命令コードでなるので、役連終了枚数カウンタの更新（減算）処理及び連終了枚数カウンタの値を「０」に保持する処理の両方を実行することができる。この場合、両処理を別個に実行するための命令コードを設ける必要がなくなる。それゆえ、本実施形態のメダル払出枚数チェック処理では、ソースプログラムの容量（メインＲＯＭ１０２の使用容量）を低減することができ、メインＲＯＭ１０２において、空き容量を確保する（増大させる）ことができ、増えた空き容量を活用して、遊技性を高めることができる。
In the processing of S814, the "DCPLD" instruction is an instruction code that combines the lower limit judgment instruction of the number management counter and the judgment branch instruction, so the update (subtraction) processing of the consecutive end number counter and the consecutive end number counter are performed. Both processes that keep the value of the counter at '0' can be performed. In this case, there is no need to provide instruction codes for executing both processes separately. Therefore, in the process of checking the number of tokens to be paid out according to the present embodiment, the capacity of the source program (capacity used in the main ROM 102) can be reduced, and the free capacity in the
また、メダル払出枚数チェック処理中のＳ８１６の処理では、図１５３Ｂに示すように、クレジット情報コマンドの通信パラメータ１には払出枚数カウンタの値がセットされ、通信パラメータ５にはクレジットカウンタの値がセットされる。しかしながら、クレジット情報コマンドを構成するその他の通信パラメータ２～４（未使用パラメータ）には、現時点においてＨレジスタ、Ｅレジスタ及びＤレジスタにそれぞれ格納されている値がセットされる。それゆえ、クレジット情報コマンド送信時における通信パラメータ２～４の値は不定値となる。その結果、本実施形態では、クレジット情報コマンドのサム値（ＢＣＣ）を送信毎に不定値にすることができ、ゴト等の不正行為を抑制することができる。
In addition, in the processing of S816 during the medal payout count check processing, as shown in FIG. 153B, the value of the payout count counter is set in the
［７セグＬＥＤ駆動処理で得られる効果］
本実施形態のパチスロ１の７セグＬＥＤ駆動処理（図１５９参照）中のＳ９３６で行われる７セグコモン出力（選択）データ及び７セグカソード出力データの出力処理は、図１６０Ｂに示すように、一つのソースコード「ＬＤ （ｃＰＡ＿ＳＥＧＣＯＭ），ＢＣ」により実行される。すなわち、本実施形態では、７セグＬＥＤ駆動処理において、２桁の７セグＬＥＤをダイナミック点灯制御する際に、７セグコモン出力データと、７セグカソード出力データとが同時に出力される。この出力制御は、情報表示器６内の指示モニタに押し順表示データを表示する際にも行われる。
[Effect obtained by 7-segment LED driving process]
The output processing of the 7-segment common output (selection) data and the 7-segment cathode output data performed in S936 in the 7-segment LED driving processing (see FIG. 159) of the Pachi-
この場合、７セグＬＥＤ駆動処理のソースプログラム上において、７セグＬＥＤのダイナミック点灯制御に必要な命令コード数を減らすことができる。それゆえ、本実施形態では、ソースプログラムの容量（メインＲＯＭ１０２の使用容量）を低減することができ、メインＲＯＭ１０２において、空き容量を確保する（増大させる）ことができ、増えた空き容量を活用して、遊技性を高めることができる。
In this case, the number of instruction codes required for dynamic lighting control of the 7-segment LED can be reduced on the source program for the 7-segment LED driving process. Therefore, in the present embodiment, it is possible to reduce the capacity of the source program (capacity used by the main ROM 102), secure (increase) free space in the
［タイマー更新処理で得られる効果］
本実施形態のパチスロ１のタイマー更新処理（図１６４参照）中のＳ９５２の処理（２バイトタイマーの更新処理）では、図１６５に示すように、ソースプログラム上において、メインＣＰＵ１０１専用命令コードである「ＤＣＰＷＬＤ」命令が用いられる。
[Effect obtained by timer update processing]
In the process of S952 (2-byte timer update process) in the timer update process (see FIG. 164) of pachi-
タイマー更新処理において、「ＤＣＰＷＬＤ」命令を実行した場合、上述のように、タイマー数（２バイトタイマー数）の更新（減算）処理及びタイマー数を「０」に保持する処理の両方を実行することができる。この場合、両処理を別個に実行するための命令コードを設ける必要がなくなる。それゆえ、本実施形態では、ソースプログラムの容量（メインＲＯＭ１０２の使用容量）を低減することができ、メインＲＯＭ１０２において、空き容量を確保する（増大させる）ことができ、増えた空き容量を活用して、遊技性を高めることができる。
In the timer update process, when the "DCPWLD" instruction is executed, both the process of updating (subtracting) the number of timers (number of 2-byte timers) and the process of holding the number of timers at "0" are executed as described above. can be done. In this case, there is no need to provide instruction codes for executing both processes separately. Therefore, in the present embodiment, it is possible to reduce the capacity of the source program (capacity used by the main ROM 102), secure (increase) free space in the
＜第１実施形態における各種変形例＞
以上、本発明の第１実施形態に係る遊技機の構成及び動作について、その作用効果も含めて説明した。しかしながら、本発明は、上述した第１実施形態に限定されるものではなく、特許請求の範囲に記載した本発明の要旨を逸脱しない限り、その他の種々の実施形態及び変形例が含まれる。
<Various modifications of the first embodiment>
The configuration and operation of the gaming machine according to the first embodiment of the present invention have been described above, including their effects. However, the present invention is not limited to the first embodiment described above, and includes various other embodiments and modifications as long as they do not depart from the gist of the present invention described in the claims.
［変形例１：通常ＡＲＴ中のＣＴ前兆遊技と報知抽籤］
上記第１実施形態のパチスロ１では、理解を容易にするために、遊技者にとって有利な状態（例えば、ＣＴ）に当籤した場合に、遊技状態を次遊技（次ゲーム）から有利な状態に移行させる例を説明したが、本発明はこれに限定されない。例えば、遊技者に対して有利な状態の遊技制御を行う場合に、いわゆる「前兆遊技」などと呼ばれている、所定回数の遊技を行った後に当該有利な状態の遊技制御を行ってもよい。
[Modification 1: CT precursor game and notification lottery during normal ART]
In the pachi-
ここでは、図１７４Ａ及び１７４Ｂを参照して、その一例として、遊技状態が、通常ＡＲＴから所定回数の前兆遊技を介してＣＴに移行する例を説明する。なお、図１７４Ａは、変形例１におけるＣＴ抽籤当籤時の遊技フローを示す図であり、図１７４Ｂは、前兆遊技中に行われるフラグ変換抽籤で用いられるフラグ変換抽籤テーブルの構成図である。
Here, referring to FIGS. 174A and 174B, as an example, an example in which the game state shifts from normal ART to CT through premonition games of a predetermined number of times will be described. FIG. 174A is a diagram showing a game flow at the time of CT lottery winning in
この例の通常ＡＲＴ中の遊技では、まず、図１７４Ａに示すように、上記第１実施形態と同様に、ＡＲＴ中ＣＴ抽籤テーブル（図５０参照）を用い、内部当籤役（サブフラグ）に基づいてＣＴ抽籤を行う。このＣＴ抽籤に当籤すると、遊技状態が、ＣＴ（上乗せチャンスゾーン）という遊技者にとって有利な状態に移行することが決定されるので、ＣＴに当籤するまでの期間において、ＣＴ抽籤のための各種抽籤は、メイン側（主制御基板７１）で行われる。例えば、主制御基板７１（メインＣＰＵ１０１）は、内部当籤役を決めるための内部抽籤を行うとともに、内部当籤役として内部当籤役「Ｆ＿確チリリプ」、「Ｆ＿１確チリリプ」及び「Ｆ＿リーチ目リプＡ」～「Ｆ＿リーチ目リプＤ」のいずれかが決定された場合には、ＡＲＴ中フラグ変換抽籤テーブル（図４７Ａ及び４７Ｂ参照）を用いてフラグ変換抽籤を行う。 In the game during normal ART of this example, first, as shown in FIG. CT lottery will be held. When the CT lottery is won, it is determined that the game state shifts to a CT (additional chance zone), which is advantageous for the player. is performed on the main side (main control board 71). For example, the main control board 71 (main CPU 101) performs internal lottery to determine the internal winning combination, and internal winning combinations ``F_ certainty Chiririp'', ``F_1 definite Chiririp'', and ``F_ready lip A'' are selected as the internal winning combinations. to "F_Reach D" is determined, flag conversion lottery is performed using the flag conversion lottery table during ART (see FIGS. 47A and 47B).
次いで、通常ＡＲＴ中の遊技においてＣＴ抽籤に当籤すると、この例では、ＣＴ移行前に所定期間の前兆遊技（ＣＴ前兆遊技）が行われる。なお、この例では、ＣＴ前兆遊技において、例えば、フラグ変換抽籤により決定されたサブフラグＥＸ（「３連チリリプ」、「リーチ目リプ」、「リプレイ」等）に基づくＣＴ抽籤などの遊技者にとって特典を付与するような抽籤を行わないこととする。しかしながら、この例では、ＣＴ前兆遊技において、例えば、図１７４Ｂに示すフラグ変換抽籤テーブルを用いたフラグ変換抽籤をサブ側（副制御基板７２側）で行い、このサブ側で行ったフラグ変換抽籤の結果に基づいて、サブ側で行う報知内容が制御（決定）される。例えば、サブ側で行ったフラグ変換抽籤に当籤した場合には、略称「リーチ目リプ」に係る図柄組合せを表示するための情報を表示装置１１（プロジェクタ機構２１１及び表示ユニット２１２）で報知し、フラグ変換抽籤に非当籤であった場合には、略称「リプレイ」に係る図柄組合せを表示するための情報を表示装置１１で報知する。
Then, when the CT lottery is won in the game during the normal ART, in this example, a premonition game (CT premonition game) is performed for a predetermined period before moving to the CT. In this example, in the CT sign game, for example, a privilege for the player such as a CT lottery based on the sub-flag EX ("three consecutive Chiriripu", "reaching eyes", "replay", etc.) determined by the flag conversion lottery A lottery that gives However, in this example, in the CT sign game, for example, the flag conversion lottery using the flag conversion lottery table shown in FIG. Based on the result, the content of notification to be performed on the sub side is controlled (determined). For example, when the flag conversion lottery performed on the sub side is won, the display device 11 (
上述のように近年のパチスロでは、遊技者の利益（出玉）に影響を与える抽籤をメイン側で行うことが求められているが、この例のパチスロ１では、フラグ変換抽籤の抽籤結果が遊技者の利益に何ら影響を与えない期間（ＣＴ前兆遊技の期間）を設け、この期間に限り、サブ側でフラグ変換抽籤を行う。それゆえ、この例では、例えば、ＣＴ前兆中という特典の付与が決まっている状況において、例えば、略称「リーチ目リプ」に係る図柄組合せ等の特別な図柄組合せを表示する機会を増やすことができるとともに、図柄組合せの見せ方のバリエーションも増加させることができる。その結果、この例の構成によれば、遊技性をより向上させることが可能になる。 As described above, in pachislot machines in recent years, it is required that the lottery that affects the player's profit (balls issued) is performed on the main side. A period (period of CT precursor game) is provided that does not affect the interests of the player, and only during this period, the sub-side performs the flag conversion lottery. Therefore, in this example, for example, in a situation where it is decided to give the privilege of being on the cusp of a CT, for example, it is possible to increase the chances of displaying a special symbol combination such as a symbol combination related to the abbreviation "Reach eye Lip". At the same time, it is possible to increase the variation of how to show the combination of symbols. As a result, according to the configuration of this example, it is possible to further improve the game playability.
なお、図１７４Ｂに示す抽籤テーブルは、サブ側で行うフラグ変換抽籤に用いられるＣＴ前兆中のフラグ変換抽籤テーブルであり、ロムカートリッジ基板８６に記憶されている。ＣＴ前兆中のフラグ変換抽籤テーブルは、内部当籤役「Ｆ＿リーチ目リプＡ」～「Ｆ＿リーチ目リプＤ」と、サブ側で行うフラグ変換抽籤の抽籤結果（非当籤／当籤）と、各抽籤結果に対応付けられた抽籤値の情報との対応関係を規定する。
The lottery table shown in FIG. 174B is a flag conversion lottery table in the CT precursor used for the flag conversion lottery performed on the sub side, and is stored in the
図１７４Ｂに示すフラグ変換抽籤テーブルから明らかなように、この例では、ＣＴ前兆遊技において、内部当籤役「Ｆ＿リーチ目リプＡ」～「Ｆ＿リーチ目リプＤ」が非常に高い確率でサブフラグＥＸ「リーチ目リプ」に変換される（フラグ変換抽籤に当籤する）。すなわち、ＣＴ前兆遊技において、内部当籤役「Ｆ＿リーチ目リプＡ」～「Ｆ＿リーチ目リプＤ」のいずれかが決定されると、高い確率で略称「リーチ目リプ」の図柄組合せが停止表示されることになり、遊技者に対して、現在の遊技がＣＴ前兆遊技中であることを示唆することができる。この際、上述のように、ＣＴ前兆遊技においてサブ側で行うフラグ変換抽籤に当籤した場合、略称「リーチ目リプ」に係る図柄組合せを表示するための報知は行われるものの、特典を付与することはない。 As is clear from the flag conversion lottery table shown in FIG. 174B, in this example, in the CT precursor game, the internal winning combination "F_Reach lip A" to "F_Reach lip D" has a very high probability of sub-flag EX " It will be converted to "Reach Eye Lip" (won the flag conversion lottery). That is, in the CT sign game, when any one of the internal winning combinations "F_Reach Eye Lip A" to "F_Reach Eye Lip D" is determined, the symbol combination of the abbreviation "Reach Eye Lip" is stop-displayed with a high probability. As a result, it is possible to suggest to the player that the current game is a CT precursor game. At this time, as described above, when the flag conversion lottery performed on the sub side in the CT omen game is won, although the notification for displaying the symbol combination related to the abbreviation "reach eye Lip" is performed, the privilege is given. no.
なお、この例において、ＣＴ前兆遊技中のフラグ変換抽籤をメイン側で行ってもよい。しかしながら、図１７４Ａ及び１７４Ｂで説明した例のように、遊技者の利益に何ら影響を与えない期間における抽籤をサブ側で行うことにより、メイン側のデータ容量や処理負荷を軽減することができる。 In this example, the flag conversion lottery during the CT precursor game may be performed on the main side. However, as in the example described with reference to FIGS. 174A and 174B, the sub-side performs the lottery during the period in which the profit of the player is not affected, thereby reducing the data volume and processing load on the main side.
［変形例２：３連チリリプ表示用の押し順の別例］
上記第１実施形態のパチスロ１では、内部当籤役「Ｆ＿確チリリプ」又は「Ｆ＿１確チリリプ」が決定された場合、ストップボタンの押し順が正解であると、略称「３連チリリプ」に係る図柄組合せが表示され、押し順が不正解であると、略称「リプレイ」に係る図柄組合せが表示される例を説明した（図２４参照）。また、上記第１実施形態では、内部当籤役「Ｆ＿確チリリプ」及び「Ｆ＿１確チリリプ」に対応付けられた正解の押し順が「順押し」である例を説明した。しかしながら、本発明はこれに限定されない。
[Modification 2: Another example of the order of pressing for 3 consecutive chirlip display]
In the pachi-
例えば、内部当籤役「Ｆ＿確チリリプ」又は「Ｆ＿１確チリリプ」が決定された場合における、押し順が不正解である場合に表示される図柄組合せの種類を増やすとともに、内部当籤役「Ｆ＿確チリリプ」が決定された際の正解の押し順を、内部当籤役「Ｆ＿１確チリリプ」が決定された場合のそれと異ならせてもよい。その一例（変形例２）を、図１７５Ａ及び１７５Ｂを参照して説明する。なお、図１７５Ａは、変形例２における、内部当籤役と停止表示される図柄組合せ（停止図柄（略称））との対応関係を示す図であり、図１７５Ｂは、変形例２における、通常ＡＲＴ中のフラグ変換抽籤の結果とサブ側で行われるナビ種別との対応関係を示す図である。
For example, when the internal winning combination "F_certain Chilelip" or "F_1 certainty Chilelip" is determined, the number of symbol combinations displayed when the pressing order is incorrect is increased, and the internal winning combination "F_certain Chilelip" is displayed. is determined, the order of pressing the correct answer may be different from that when the internal winning combination "F_1 certain Chiriripu" is determined. An example (Modification 2) will be described with reference to FIGS. 175A and 175B. FIG. 175A is a diagram showing the correspondence relationship between the internal winning combination and the symbol combination to be stopped and displayed (stop symbol (abbreviation)) in
この例では、図１７５Ａに示すように、内部当籤役「Ｆ＿確チリリプ」が決定された場合における、正解の押し順は「順押し（左リール３Ｌを第１停止）」とし、不正解の押し順は「中リール３Ｃを第１停止（以下「中押し」という）又は右リール３Ｒを第１停止（以下、「逆押し」という）」、すなわち、「変則押し」とする。そして、この例では、内部当籤役「Ｆ＿確チリリプ」が決定された場合に、順押しされると、略称「３連チリリプ」に係る図柄組合せが表示され、中押しされると、略称「リプレイ」に係る図柄組合せが表示され、逆押しされると、略称「２連チリリプ」に係る図柄組合せが表示される。
In this example, as shown in FIG. 175A, when the internal winning combination "F_definite Chiriripu" is determined, the correct answer is "forward push (first stop of the
また、この例では、内部当籤役「Ｆ＿１確チリリプ」が決定された場合における、正解の押し順は逆押しとし、不正解の押し順は順押し及び中押しとする。そして、この例では、内部当籤役「Ｆ＿１確チリリプ」が決定された場合に、逆押しされると、略称「３連チリリプ」に係る図柄組合せが表示され、中押しされると、略称「リプレイ」に係る図柄組合せが表示され、順押しされると、略称「２連チリリプ」に係る図柄組合せが表示される。 Also, in this example, when the internal winning combination "F_1 Chilli Lip" is determined, the order of pressing the keys for the correct answer is reverse pressing, and the order of pressing for incorrect answers is forward pressing and middle pressing. Then, in this example, when the internal winning combination "F_1 definite chiriripu" is determined, the symbol combination associated with the abbreviation "triple chiriripu" is displayed when pressed backward, and the symbol combination related to the abbreviation "replay" is displayed when pressed in the middle. is displayed, and when pressed forward, the symbol combination related to the abbreviated name "Double Chillilip" is displayed.
この例のパチスロ１では、内部当籤役「Ｆ＿確チリリプ」及び「Ｆ＿１確チリリプ」のいずれかが決定された場合、順押しすると、内部当籤役の種類に応じて、略称「３連チリリプ」又は「２連チリリプ」に係る図柄組合せが表示される。また、内部当籤役「Ｆ＿確チリリプ」及び「Ｆ＿１確チリリプ」のいずれかが決定された場合に、逆押しすると、内部当籤役の種類に応じて、略称「３連チリリプ」又は「２連チリリプ」に係る図柄組合せが表示される。さらに、この例では、内部当籤役「Ｆ＿確チリリプ」及び「Ｆ＿１確チリリプ」のいずれかが決定された場合に、中押しすると、内部当籤役の種類に関係なく、略称「リプレイ」に係る図柄組合せが表示される。
In Pachi-
内部当籤役と停止表示される図柄組合せ（停止図柄（略称））との対応関係を図１７５Ａに示す関係に設定すると、例えば、内部当籤役「Ｆ＿確チリリプ」又は「Ｆ＿１確チリリプ」が決定された場合に、遊技者にチリ図柄を狙わせるための様々なナビ（報知）を実施することが可能になる。 If the correspondence relationship between the internal winning combination and the symbol combination (stop symbol (abbreviation)) to be stopped and displayed is set to the relationship shown in FIG. In this case, it is possible to carry out various navigations (notifications) for making the player aim at the Chile symbol.
例えば、「順押しでチリ図柄を狙わせるナビ」と「逆押しでチリ図柄を狙わせるナビ」との双方を行うことができる。なお、内部当籤役「Ｆ＿確チリリプ」が決定されている場合には、「順押しでチリ図柄を狙わせるナビ」は略称「３連チリリプ」に係る図柄組合せを表示させるためのナビとなり、「逆押しでチリ図柄を狙わせるナビ」は略称「３連チリリプ」に係る図柄組合せを表示させないためのナビ（略称「２連チリリプ」に係る図柄組合せが表示されるナビ）となる。一方、内部当籤役「Ｆ＿１確チリリプ」が決定されている場合には、「順押しでチリ図柄を狙わせるナビ」は略称「３連チリリプ」に係る図柄組合せを表示させないためのナビ（略称「２連チリリプ」に係る図柄組合せが表示されるナビ）となり、「逆押しでチリ図柄を狙わせるナビ」は略称「３連チリリプ」に係る図柄組合せを表示させるためのナビとなる。 For example, it is possible to perform both "navigation to aim at the Chile symbol by pressing forward" and "navigation to aim at the Chile symbol by pressing backward". In addition, when the internal winning combination "F_ Certain Chillilip" is determined, "Navigation to aim Chilean symbols by pressing forward" becomes a navigation for displaying the symbol combination related to the abbreviation "Triple Chillirip". "Navi to aim at Chile symbols by reverse pressing" is navigation for not displaying the symbol combination related to the abbreviation "Triple Chile Lip" (navigation in which the symbol combination related to the abbreviation "Double Chile Lip" is displayed). On the other hand, when the internal winning combination "F_1 Chilli Lip" is determined, the "navigation to aim for chili symbols by pressing forward" is the navigation for not displaying the symbol combination related to the abbreviation "triple chililip" (abbreviation " The navigation that displays the symbol combination related to the abbreviated name "Triple Chili Lip" is the navigation that displays the symbol combination related to "Double Chili Lip"), and the "Navi that targets the Chili symbol by reverse pressing" is the navigation that displays the symbol combination related to the abbreviated name "Triple Chili Lip".
この例において、上述したナビを行うか否かの決定は、メイン側で行うフラグ変換抽籤により管理され、このメイン側のフラグ変換抽籤の結果に基づいて、サブ側の制御によりナビが実行される。この際、通常ＡＲＴ中にメイン側で行われるフラグ変換抽籤の抽籤結果と、サブ側で制御されるナビ種別との対応関係は、図１７５Ｂに示す対応関係となる。 In this example, the determination as to whether or not to perform navigation is managed by a flag conversion lottery performed on the main side, and navigation is executed by the control of the sub-side based on the result of this flag conversion lottery on the main side. . At this time, the correspondence relationship between the lottery result of the flag conversion lottery performed on the main side during normal ART and the navigation type controlled by the sub side becomes the correspondence relationship shown in FIG. 175B.
この例においても、通常ＡＲＴ中の遊技において内部当籤役「Ｆ＿確チリリプ」又は「Ｆ＿１確チリリプ」が決定されると、主制御基板７１（メインＣＰＵ１０１）は、２段階のフラグ変換抽籤を行う（図４７参照）。一方、サブ側では、この２段階のフラグ変換抽籤の結果を、スタートコマンドデータから取得し、２段階のフラグ変換抽籤の結果に基づいて、表示装置１１で行うナビを決定する。
In this example as well, when the internal winning combination "F_Ten Chillirip" or "F_1 Chillirip" is determined in a game during normal ART, the main control board 71 (main CPU 101) performs a two-step flag conversion lottery ( See Figure 47). On the other hand, the sub-side obtains the results of the two-step flag conversion lottery from the start command data, and determines navigation to be performed on the
そこで、この例において、１段階目のフラグ変換抽籤の時点で抽籤結果が非当籤であった場合には、副制御基板７２（サブＣＰＵ２０１）は、図１７５Ｂに示すように、「リプレイナビ」と称するナビを行う。なお、「リプレイナビ」では、遊技者に対して中押しするように指示する情報が報知される。この例では、図１７４Ａに示すように、内部当籤役が「Ｆ＿確チリリプ」及び「Ｆ＿１確チリリプ」のいずれであっても、中押し時には略称「リプレイ」に係る図柄組合せが表示されることになる。 Therefore, in this example, when the lottery result is non-winning at the time of the flag conversion lottery in the first stage, the sub control board 72 (sub CPU 201) displays "replay navigation" as shown in FIG. 175B. Perform a navigation called. In the "replay navigator", the player is notified of information instructing the player to press the middle button. In this example, as shown in FIG. 174A, regardless of whether the internal winning combination is "F_probable Chirilip" or "F_1 probable Chirilip", a symbol combination related to the abbreviated name "replay" is displayed during the middle press. .
また、この例において、１段階目のフラグ変換抽籤に当籤し、かつ、２段階目のフラグ変換抽籤の抽籤結果が非当籤である場合には、副制御基板７２（サブＣＰＵ２０１）は、図１７５Ｂに示すように、「チリリプ煽りナビ」と称するナビを行う。なお、「チリリプ煽りナビ」では、内部当籤役「Ｆ＿確チリリプ」が決定されている場合、遊技者に対して逆押しでチリ図柄を狙わせるような指示情報が報知される。一方、「チリリプ煽りナビ」では、内部当籤役「Ｆ＿１確チリリプ」が決定されている場合、遊技者に対して順押しでチリ図柄を狙わせるような指示情報が報知される。そして、このような「チリリプ煽りナビ」では、図１７４Ａに示すように、内部当籤が「Ｆ＿確チリリプ」である場合には、逆押し時に略称「２連チリリプ」に係る図柄組合せが表示され、内部当籤役が「Ｆ＿１確チリリプ」である場合には、順押し時に略称「２連チリリプ」に係る図柄組合せが表示されることになる。 Further, in this example, when the first-stage flag conversion lottery is won and the lottery result of the second-stage flag conversion lottery is non-winning, the sub-control board 72 (sub-CPU 201) As shown in , perform a navigation called "Chirilip fanning navigation". In addition, in the "chiriripu fan navigator", when the internal winning combination "F_definite chiriripu" is determined, the player is notified of instruction information to aim at the chili pattern by pushing backward. On the other hand, in the "chiriripu fan navigator", when the internal winning combination "F_1 certain chiriripu" has been determined, the player is informed of instruction information that directs the player to aim at the chili symbol by forward pressing. 174A, when the internal winning is "F_certain Chirilip", the symbol combination related to the abbreviated name "Double Chirilip" is displayed at the time of reverse pressing, In the case where the internal winning combination is "F_1 certain Chiriripu", the symbol combination related to the abbreviated name "Double Chiriripu" is displayed at the time of forward pressing.
また、この例において、１段階目及び２段階目のフラグ変換抽籤の両方に当籤した場合には、副制御基板７２（サブＣＰＵ２０１）は、図１７５Ｂに示すように、「チリリプ揃いナビ」と称するナビを行う。なお、「チリリプ揃いナビ」では、内部当籤役「Ｆ＿確チリリプ」が決定されている場合、遊技者に対して順押しでチリ図柄を狙わせるような指示情報が報知される。一方、「チリリプ揃いナビ」では、内部当籤役「Ｆ＿１確チリリプ」が決定されている場合、遊技者に対して逆押しでチリ図柄を狙わせるような指示情報が報知される。そして、このような「チリリプ揃いナビ」では、図１７４Ａに示すように、内部当籤が「Ｆ＿確チリリプ」である場合には、順押し時に略称「３連チリリプ」に係る図柄組合せが表示され、内部当籤役が「Ｆ＿１確チリリプ」である場合には、逆押し時に略称「３連チリリプ」に係る図柄組合せが表示されることになる。 Also, in this example, when both the first-stage and second-stage flag conversion lotteries are won, the sub-control board 72 (sub-CPU 201), as shown in FIG. perform navigation. In addition, in the "Chilelip Alignment Navi", when the internal winning combination "F_certain Chilelip" is determined, the player is notified of instruction information that directs the player to aim at the chili symbols by forward pressing. On the other hand, when the internal winning combination "F_1 certain Chiriripu" is determined in the "Chiriripu matching navigator", the player is informed of the instruction information to make the player aim for the Chiriripu symbol by pushing backward. Then, in such a "chirilip alignment navigator", as shown in FIG. 174A, when the internal winning is "F_definite chirilip", a symbol combination related to the abbreviation "three consecutive chirilip" is displayed at the time of forward pressing, In the case where the internal winning combination is "F_1 certain Chiriripu", a symbol combination related to the abbreviated name "Triple Chiriripu" is displayed at the time of reverse pressing.
この例における、上述したフラグ変換抽籤の抽籤結果に基づく報知は、利益に影響を与えるものではない（フラグ変換抽籤自体は利益に影響を与えるものの、結果として表示される図柄組合せは利益に影響を与えない）ので、この例の上記報知動作は、メイン側（指示モニタ）では行わず、サブ側（表示装置１１）でのみ行う。また、この例では、上述のように、「チリリプ揃いナビ」だけでなく、「チリリプ煽りナビ」も併せて行うことで、利益に影響しないナビを多様な態様でサブ側により制御することができる。その結果、遊技の興趣を向上させることができる。 In this example, the notification based on the lottery result of the flag conversion lottery described above does not affect the profit (although the flag conversion lottery itself affects the profit, the symbol combination displayed as a result does not affect the profit). not given), the notification operation in this example is not performed on the main side (instruction monitor), but performed only on the sub side (display device 11). In addition, in this example, as described above, not only "Chilelip matching navigation" but also "Chilelip fanning navigation" can be performed together, so that navigation that does not affect profits can be controlled by the sub-side in various ways. . As a result, the amusement of the game can be improved.
［変形例３：フラグ間中及び非フラグ間中のベルナビ態様の別例］
上記第１実施形態のパチスロ１では、上述のように、リールの停止操作の情報と一義的に対応する数値を、指示モニタ（不図示）に表示することにより、メイン側での報知を行う。この際、図６３Ａ～６３Ｄで説明したナビデータの対応関係が参照される。そして、上記第１実施形態では、ＢＢフラグ間状態（ＲＴ５状態）中に「白７ナビ」や「青７ナビ」を行うが、「ベルナビ」などを行わない例を説明したが、本発明はこれに限定されない。ＢＢフラグ間状態（ＲＴ５）中に、「白７ナビ」や「青７ナビ」以外に「ベルナビ」などを行う構成にしてもよい。
[Modification 3: Another example of Bell Navi mode between flags and non-flags]
In the pachi-
この場合、指示モニタに表示する数値は、ＢＢフラグ間状態中と非ＢＢフラグ間状態中とで互いに異ならせることとしてもよい。ここで、図１７６Ａ及び１７６Ｂに、変形例３における、ＢＢフラグ間状態中にメイン側で行う報知（ナビ）とサブ側で行う報知（ナビ）との対応関係を示す。なお、図１７６Ａは、ＲＴ５状態中（ＢＢ１フラグ間）における、メイン側で行う報知（ナビ）とサブ側で行う報知（ナビ）との対応関係を示す図であり、図１７６Ｂは、ＲＴ５状態中（ＢＢ２フラグ間）における、メイン側で行う報知（ナビ）とサブ側で行う報知（ナビ）との対応関係を示す図である。
In this case, the numerical value displayed on the instruction monitor may be different between the between-BB-flag state and the non-BB-flag state. Here, FIGS. 176A and 176B show the correspondence relationship between the notification (navigation) performed on the main side and the notification (navigation) performed on the sub side during the state between BB flags in
また、この例において、非ＢＢフラグ間状態中にメイン側で行う報知（ナビ）とサブ側で行う報知（ナビ）との対応関係は、上記第１実施形態と同様である（図６３Ａ及び６３Ｂ参照）。それゆえ、非ＢＢフラグ間状態において「ベルナビ」が行われる場合、指示モニタには「１」～「３」の数値（押し順役第２指示情報）が表示される。 Further, in this example, the correspondence relationship between the notification (navigation) performed on the main side and the notification (navigation) performed on the sub side during the non-BB flag state is the same as in the first embodiment (FIGS. 63A and 63B). reference). Therefore, when "Bell Navi" is performed in the state between non-BB flags, the instruction monitor displays a numerical value of "1" to "3" (the second instruction information for pushing first).
この例では、図１７６Ａ及び１７６Ｂに示すように、ＢＢフラグ間状態において「ベルナビ」が行われる場合、指示モニタに「１２」～「１４」の数値（押し順役第１指示情報）が表示される。なお、本発明はこれに限定されず、ＢＢフラグ間状態において「ベルナビ」が行われる場合に、指示モニタに表示される数値は適宜変更することができる。なお、この例において、表示装置１１を用いて行うサブ側のナビは、ＢＢフラグ間状態及び非ＢＢフラグ間状態の両方において共通のものが設けられていてもよい。
In this example, as shown in FIGS. 176A and 176B, when "Bell Navi" is performed in the state between BB flags, the instruction monitor displays a numerical value of "12" to "14" (the first instruction information for the pushing order). be. It should be noted that the present invention is not limited to this, and when "Bell Navi" is performed in the state between BB flags, the numerical value displayed on the instruction monitor can be changed as appropriate. In this example, sub-side navigation performed using the
［変形例４：特典付与の別例］
上記第１実施形態のパチスロ１では、メイン側で行われるフラグ変換抽籤の結果に基づいて報知内容が制御されるので、報知に従い停止操作を行った場合には表示される図柄組合せが異なる。すなわち、上記第１実施形態では、メイン側で行われるフラグ変換抽籤の結果に基づいて特典を付与するか否かが決定される例を説明したが、本発明はこれに限定されない。例えば、メイン側（主制御基板７１）において、実際に表示された図柄組合せに基づいて特典を付与する構成にしてもよい。
[Modification 4: Another example of granting privilege]
In the pachi-
この場合、主制御基板７１（メインＣＰＵ１０１）は、フラグ変換抽籤の結果に応じて行われる報知に従って所定の図柄組合せが表示された場合には、特典を付与し、報知に従わなかった場合には、所定の図柄組合せが表示されても特典を付与しない構成にしてもよい。上記第１実施形態のパチスロ１では、押し順に応じて表示される図柄組合せが異なるが、遊技者が報知を無視して停止操作を行ってしまった場合にも、略称「３連チリリプ」に係る図柄組合せ等の特別な図柄組合せが表示されてしまう可能性がある。それゆえ、この例では、報知を無視して特別な図柄組合せが表示されたとしても、特典を付与することなく、報知に従って特別な図柄組合せが表示された場合に限り、特典を付与するようにしてもよい。
In this case, the main control board 71 (main CPU 101) gives a privilege when a predetermined symbol combination is displayed according to the notification performed according to the result of the flag conversion lottery, and gives a privilege when the notification is not followed. , the privilege may not be given even if a predetermined symbol combination is displayed. In the pachi-
［変形例５：利益（特典）に影響を与えない報知制御の別例］
上記変形例１（図１７４Ａ及び１７４Ｂ参照）のパチスロ１では、利益に影響を与える報知を行うか否かは、メイン側での報知抽籤（フラグ変換抽籤）により決定され、利益に影響を与えない報知を行うか否かは、サブ側での報知抽籤で決定される例を説明した。そして、この利益に影響を与えない報知の一例として、前兆遊技中に略称「リーチ目リプ」に係る図柄組合せを表示するための報知を行う例を説明したが、利益に影響を与えない報知は、この例に限定されるものではない。
[Modification 5: Another example of notification control that does not affect profits (privileges)]
In Pachi-
近年のパチスロでは、停止操作の順序に応じて遊技ロックを行い易い（難い）状態に遷移させることがある。例えば、「左、中、右」の押し順である場合に遊技ロックを行い易い状態に遷移し、「右、中、左」の押し順である場合に遊技ロックを行い難い状態に遷移することがある。このようなパチスロでは、押し順を報知することで、遊技ロックを行い易い（難い）状態に遷移させることができる。しかしながら、遊技ロックを行うか否かが利益に対して影響を与える場合には、この報知をメイン側で制御する必要がある。なお、遊技ロックを行うか否かが利益に対して影響を与えない場合には、この報知をサブ側で制御してもよい。 In recent pachislot machines, the game lock may be changed to a state in which it is easy (hard) to perform the game lock depending on the order of the stop operation. For example, when the pressing order is "left, middle, right", the transition is made to a state in which it is easy to lock the game. There is In such a pachi-slot machine, it is possible to make a transition to a state in which it is easy (hard) to lock the game by notifying the player of the pressing order. However, if the profit is affected by whether or not the game is locked, it is necessary to control this notification on the main side. It should be noted that, if the profit is not affected by whether or not the game is locked, this notification may be controlled by the sub-side.
また、遊技ロックを行うか否かが利益に対して影響を与える場合としては、例えば、遊技ロックが行われることで、ＡＲＴ抽籤に当籤するといった場合が考えられる。一方、遊技ロックを行うか否かが利益に対して影響を与えない場合は、遊技ロックを演出として行う場合である。例えば、利益（特典）を付与することが決まっている前兆遊技中に遊技ロックを頻繁に行うようにすることにより、この後の遊技において利益が付与されることを演出で示すことが可能になる。 Further, as a case where whether or not the game lock is performed affects profits, for example, a case where the ART lottery is won due to the game lock being performed is conceivable. On the other hand, when the profit is not affected by whether or not the game lock is performed, the game lock is performed as an effect. For example, by frequently performing a game lock during a premonitory game in which it is determined that a profit (privilege) is to be awarded, it is possible to indicate by an effect that a profit will be awarded in the subsequent game. .
ここで、図１７７Ａ及び１１７Ｂを参照して、変形例５における、押し順とロック状態とを対応付ける構成例を説明する。なお、図１７７Ａは、押し順とロック状態との対応関係を示す図であり、図１７７Ｂは、遊技ロックによる利益への影響の有無と、報知態様との関係を示す図である。
Here, with reference to FIGS. 177A and 117B, a configuration example in which the pressing order and the locked state are associated with each other in
図１７７Ａに示す例では、内部当籤役「Ｆ＿維持リプＡ」が決定された時に「左、中、右」の押し順で停止操作が行われると、ロック状態が「０」（ロックし難い状態）から「１」（ロックし易い状態）に遷移し、「左、右、中」、「中、左、右」又は「中、右、左」の押し順で停止操作が行われると、現在のロック状態が維持され、「右、左、中」又は「右、中、左」の押し順で停止操作が行われると、ロック状態が「１」から「０」に遷移する。また、内部当籤役「Ｆ＿維持リプＢ」が決定された時には、「中、左、右」の押し順で停止操作が行われると、ロック状態が「０」（ロックし難い状態）から「１」（ロックし易い状態）に遷移し、それ以外の押し順で停止操作が行われると、現在のロック状態が維持される。 In the example shown in FIG. 177A, when the internal winning combination "F_maintenance A" is determined and the stop operation is performed in the order of pressing "left, middle, right", the lock state is "0" (hard to lock). ) to “1” (easy to lock state), and the stop operation is performed in the order of “left, right, middle”, “middle, left, right” or “middle, right, left”. is maintained, and when the stop operation is performed in the pressing order of "right, left, middle" or "right, middle, left", the lock state transitions from "1" to "0". Further, when the internal winning combination "F_maintenance B" is determined, if the stop operation is performed in the order of "middle, left, right", the lock state changes from "0" (difficult to lock) to "1". ” (a state in which it is easy to lock), and the current lock state is maintained when the stop operation is performed in a different order of pushing.
なお、図１１７Ａに示す例では、説明を単純にするために、ロック状態を「０（ロックし難い状態）」及び「１（ロックし易い状態）」の２段階にする例を説明するが、本発明はこれに限定されない。例えば、３段階以上のロック状態を設けてもよい。また、この場合には、ロック状態が１段階ずつ遷移するのではなく、多段階を１回で遷移する構成にしてもよい。 In the example shown in FIG. 117A, in order to simplify the explanation, an example in which the lock state is divided into two stages of "0 (difficult to lock)" and "1 (easy to lock)" will be described. The invention is not limited to this. For example, three or more stages of lock states may be provided. Further, in this case, instead of changing the lock state one step at a time, the configuration may be such that multiple steps are changed at once.
そして、この例では、図１１７Ｂに示すように、遊技ロックが利益に影響を与える場合には、報知を行うか否かの報知抽籤をメイン（主制御基板７１）側で行うとともに、その抽籤結果に基づいてメイン側及びサブ側の両方で所定の押し順を報知する。一方、遊技ロックが利益に影響を与えない場合には、報知を行うか否かの報知抽籤をサブ（副制御基板７２）側で行うとともに、その抽籤結果に基づいてサブ側で所定の押し順を報知する。 Then, in this example, as shown in FIG. 117B, when the game lock affects the profit, the main (main control board 71) side performs a notification lottery as to whether or not to perform notification, and the lottery result Based on this, both the main side and the sub side notify the predetermined pressing order. On the other hand, when the game lock does not affect the profit, the sub (sub control board 72) side performs a notification lottery as to whether or not to perform the notification, and the sub side performs a predetermined pressing order based on the lottery result. to be notified.
なお、パチスロとしては、遊技の全期間にわたり遊技ロックが利益に影響を与えるパチスロもあれば、遊技の全期間にわたり遊技ロックが利益に影響を与えないパチスロもある。また、パチスロとしては、遊技の所定期間では遊技ロックが利益に影響を与えるが、遊技の特定期間では遊技ロックが利益に影響を与えないパチスロもある。それゆえ、遊技ロックが利益に影響を与える期間では、報知を行うか否かの報知抽籤をメイン側で行い、その抽籤結果に基づいてメイン側及びサブ側の両方で所定の押し順を報知し、一方、遊技ロックが利益に影響を与えない期間では、報知を行うか否かの報知抽籤をサブ側で行い、その抽籤結果に基づいてサブ側で所定の押し順を報知するようにしてもよい。 There are pachi-slot machines in which the game lock affects profits over the entire playing period, and there are pachi-slot machines in which the game lock does not affect profits over the entire playing period. As for pachislot, there is also a pachislot machine in which a game lock affects profits during a predetermined period of the game, but does not affect profits during a specific period of the game. Therefore, during the period when the game lock affects profits, the main side performs a notification lottery as to whether or not to perform notification, and both the main side and the sub side notify the predetermined pressing order based on the lottery result. On the other hand, during the period when the game lock does not affect the profit, the sub side performs a notification lottery as to whether or not to perform the notification, and based on the result of the lottery, the sub side may notify the predetermined pressing order. good.
なお、遊技ロックの制御は、通常、メイン側（主制御基板７１）で行われるので、図１１７Ａに示す押し順に応じてロック状態を遷移する機能は、主制御基板７１に設けられる。すなわち、主制御基板７１は、検出した停止操作の順序に基づいてロック状態を設定するロック状態設定手段、ロック状態設定手段が設定したロック状態に応じた確率で遊技ロックを行うか否かを抽籤により決定する遊技ロック判定手段、及び、遊技ロック判定手段が遊技ロックを行うと判定すると、遊技の進行を一時的に停止するロック実行手段、としても機能する。また、主制御基板７１及び／又は副制御基板７２は、遊技ロックし易い（し難い）ロック状態をロック状態設定手段が設定する際に、押し順を報知するか否かの報知抽籤を行う報知抽籤手段、及び、報知抽籤手段の抽籤結果に基づいて所定の押し順を報知する報知手段としても機能する。
In addition, since the control of the game lock is usually performed on the main side (main control board 71), the
［変形例６：通常ＡＲＴやＣＴの終了条件の別例］
通常ＡＲＴやＣＴの終了条件は、上記第１実施形態で説明した例に限定されず、任意の終了条件を採用することができる。例えば、通常ＡＲＴ中やＣＴ中に付与されたメダルの枚数、通常ＡＲＴ中やＣＴ中の単位遊技の消化回数、通常ＡＲＴ中やＣＴ中に行われた遊技者にとって有利な情報の報知の回数、所定ゲーム数（例えば５０ゲーム）を１セットとする場合のセット数、１セット終了時の継続率等の終了条件を採用することができる。
[Modification 6: Another example of termination conditions for normal ART and CT]
End conditions for normal ART and CT are not limited to the examples described in the first embodiment, and any end condition can be adopted. For example, the number of medals awarded during normal ART or CT, the number of times a unit game is completed during normal ART or CT, the number of times of notification of information advantageous to the player during normal ART or CT, End conditions such as the number of sets when a predetermined number of games (for example, 50 games) are set as one set and the continuation rate at the end of one set can be adopted.
また、通常ＡＲＴ中やＣＴ中に付与されたメダルの枚数の計数手法としては、例えば、単位遊技において払い出されたメダルの枚数を計数する手法を採用してもよいし、単位遊技において払い出されたメダルの枚数から当該単位遊技に用いられたメダルのベット（掛け）枚数を減算した差枚数（純増枚数）を計数する手法を採用してもよい。また、通常ＡＲＴ中やＣＴ中に付与されたメダルの枚数の計数手法としては、実際に増加したメダルに基づき算出する手法（実値による算出）を採用してもよいし、実際に増加したか否かに関わらず、報知に従った場合に増加する予定のメダルの枚数に基づき算出する手法（理想値による算出）を採用してもよい。 In addition, as a method of counting the number of medals awarded during normal ART or CT, for example, a method of counting the number of medals paid out in a unit game may be adopted, or a method of counting the number of medals paid out in a unit game may be employed. It is also possible to adopt a method of counting the difference number (net increase number) obtained by subtracting the number of bet (bet) medals used in the unit game from the number of won medals. In addition, as a method of counting the number of medals granted during normal ART or CT, a method of calculating based on the number of medals actually increased (calculation based on actual values) may be adopted, or whether the number of medals actually increased may be used. A method of calculating based on the number of medals that is expected to increase when following the notification (calculation based on an ideal value) may be employed regardless of whether or not the notification is received.
また、内部当籤役の種別によって、付与されたメダルの枚数を増加しない構成、すなわち、付与されたメダルの枚数の終了条件となるメダルの枚数又は差枚数にはカウントしない構成を採用してもよい。例えば、内部当籤役として決定される確率が低い一部の役（レア役）や、停止操作のタイミングに応じて図柄組合せの表示／非表示が切り替わる役などが内部当籤役として決定されたとしても、付与されたメダルの枚数の増減（カウント）を行わないようにしてもよい。 Also, depending on the type of the internal winning combination, the number of awarded medals may not be increased. . For example, even if some hands (rare hands) with a low probability of being determined as an internal winning hand, or a hand that switches the display/non-display of the symbol combination according to the timing of the stop operation, etc. are determined as the internal winning hand. , the number of awarded medals may not be increased or decreased (counted).
［変形例７］
また、上記第１実施形態及び各種変形例では、遊技機としてパチスロを例に挙げて説明したが、本発明はこれに限定されない。上記第１実施形態及び各種変形例で採用したリール制御に係る特徴や設定変更及び確認に係る特徴などのパチスロ１に特有の特徴以外の特徴は、「パチンコ」と呼ばれる遊技機にも適用可能であり、同様の効果が得られる。例えば、チェックサムの生成及び判定処理、メインＣＰＵ１０１専用命令コードを使用した各種処理（Ｑレジスタを用いたアドレスの指定処理、ソフトタイマーの更新処理、７セグＬＥＤ駆動処理、通信データの生成格納処理等）、規定外ＲＯＭ領域及び規定外ＲＡＭ領域を使用した各種処理などの特徴は、「パチンコ」にも適用可能である。
[Modification 7]
In addition, in the first embodiment and various modifications described above, the pachislot machine is used as an example of the gaming machine, but the present invention is not limited to this. Features other than the features unique to the
＜主制御基板及び副制御基板が有する各種機能＞
以上、本発明に係るパチスロ１の第１実施形態及び各種変形例について説明した。ここで、本発明の第１実施形態及び上記各種変形例に係るパチスロ１の主制御基板７１（主制御回路９０，メインＣＰＵ１０１）及び副制御基板７２（副制御回路２００，サブＣＰＵ２０１）が有する各種機能をまとめて説明する。
<Various functions of main control board and sub control board>
The first embodiment and various modifications of the pachi-
主制御基板７１は、スタートスイッチ７９やストップスイッチ基板８０と接続され、図１に示す遊技の進行を制御する。それゆえ、主制御基板７２は、開始操作検出手段、図柄変動手段、内部当籤役決定手段、停止操作検出手段、リール停止制御手段（停止制御手段）及び入賞判定手段として機能する。
The
また、主制御基板７１は、通常ＡＲＴ中に内部当籤役「Ｆ＿確チリリプ」又は「Ｆ＿１確チリリプ」が決定されると、フラグ変換抽籤を行い、このフラグ変換抽籤の結果やその他の内部当籤役に基づくＣＴ抽籤に当籤すると、通常ＡＲＴの継続期間を延長するＣＴを開始する。それゆえ、主制御基板７１は、変換抽籤手段及び上乗せ遊技開始手段としても機能する。
Further, when the internal winning combination "F_probable Chiririp" or "F_1 probable Chiririp" is determined during normal ART, the
また、主制御基板７１は、ＣＴ中に内部当籤役に応じて通常ＡＲＴの継続期間を示すＡＲＴゲーム数を上乗せ（延長）する。具体的には、主制御基板７１は、サブフラグ「サボテン」、「弱チェリー」又は「強チェリー」に対応する内部当籤役が決定された場合に、通常ＡＲＴのＡＲＴゲーム数を所定量上乗せし、サブフラグ「３連チリリプ（３連チリリプＡ又は３連チリリプＢ）」に対応する内部当籤役が決定された場合に、通常ＡＲＴのＡＲＴゲーム数を特定量上乗せする。さらに、主制御基板７１は、サブフラグ「３連チリリプ」に基づくＡＲＴゲーム数の上乗せが行われた回数が、ＣＴの１セットの基本ゲーム数である８回を超える９回以上になると、上乗せ１回あたりの上乗せ量を増加する。それゆえ、主制御基板７１は、上乗せ制御手段としても機能する。
Also, the
また、主制御基板７１は、ＣＴ中にＡＲＴゲーム数が上乗せされない遊技の回数を、ＣＴゲーム数カウンタを用いて計数し、ＣＴゲーム数カウンタが「８」を計数すると、ＣＴを終了する。このとき、サブフラグＥＸ「３連チリリプ」が当籤（すなわち、フラグ変換抽籤に当籤）すると、主制御基板７１は、１セット８回（８ゲーム）のＣＴ遊技を再セットする（ＣＴゲーム数カウンタの値を初期値に戻す）。それゆえ、主制御基板７１は、計数手段及び上乗せ遊技終了手段としても機能する。
Also, the
また、主制御基板７１は、ボーナス役（内部当籤役「Ｆ＿ＢＢ１」，「Ｆ＿ＢＢ２」）が内部当籤役として決定されると、遊技状態をＢＢフラグ間状態（ＲＴ５状態）に移行させるとともに、ＢＢフラグ間状態ではボーナスが作動するまで（ボーナス役が入賞するまで）ボーナス役を内部当籤役として持ち越す。それゆえ、主制御基板７１は、ボーナス持越手段としても機能する。また、主制御基板７１は、ＢＢフラグ間状態においてボーナス役が入賞すると、ボーナスを作動させ、遊技状態をボーナス状態に移行させる。それゆえ、主制御基板７１は、ボーナス開始手段及び有利遊技手段としても機能する。
Further, when a bonus combination (internal winning combination "F_BB1", "F_BB2") is determined as an internal winning combination, the
また、主制御基板７１は、図２５に示すように、ＢＢフラグ間状態において、ボーナス役と所定の内部当籤定役（「はずれ」、「Ｆ＿特殊１」～「Ｆ＿特殊３」）とが重複して決定されている場合には、ボーナス役に係る図柄組合せ（「Ｃ＿ＢＢ１」，「Ｃ＿ＢＢ２」）を表示可能となるように停止制御を行い、ボーナス役と所定の内部当籤役以外の内部当籤役とが重複して決定されている場合には、ボーナス役に係る図柄組合せを表示不可能となるように停止制御を行う。そして、ＢＢフラグ間状態中にボーナス役に係る図柄組合せが表示可能な場合には、主制御基板７１は、情報表示器６の指示モニタ（不図示）を制御して、ボーナス役を入賞させるための停止操作の態様を一義的に示す数値「１０」又は「１１」を表示してボーナス指示情報を報知する。一方、ＢＢフラグ間状態中にボーナス役に係る図柄組合せが表示不可能な場合には、主制御基板７１は、指示モニタに数値「１０」及び「１１」を表示（報知）しない。それゆえ、主制御基板７１及び情報表示器６の指示モニタは、指示情報報知手段として機能する。
In addition, as shown in FIG. 25, the
また、この際、主制御基板７１は、ボーナス告知をした後に限り指示モニタを介して数値「１０」又は「１１」を報知する。具体的には、主制御基板７１は、ボーナス役を持ち越していない状態でボーナス役を内部当籤役として決定すると、その後の遊技の回数を計数して、当該計数結果が所定回数になった後にボーナス役と所定の内部当籤役（「はずれ」、「Ｆ＿特殊１」～「Ｆ＿特殊３」）とが重複して決定されると、指示モニタを介して数値「１０」又は「１１」を報知する。それゆえ、主制御基板７１は、ボーナス役を内部当籤役として決定してからの単位遊技の回数を計数する計数手段としても機能する。
Also, at this time, the
副制御基板７２は、主制御基板７１から受信した各種コマンドデータに基づいて遊技履歴を管理するとともに、遊技者からの登録操作を受け付けると、遊技を行う遊技者の登録を受け付ける。それゆえ、副制御基板７２は、履歴管理手段及び登録受付手段として機能する。
The
また、本発明に係るパチスロ１は、遊技の進行に応じた演出を行う表示装置１１と、表示装置１１とは別個に設けられ、トップ画面２２１や遊技情報画面２２３，２２４，２２５などを含む複数の表示画面を表示するサブ表示装置１８と、サブ表示装置１８の表示部上に設けられたタッチセンサ１９とを有し、副制御基板７２は、表示装置１１及びサブ表示装置１８の動作を制御する。具体的には、副制御基板７２は、遊技者の登録を受け付けている場合には、サブ表示装置１８に遊技情報画面２２３，２２４，２２５を表示可能となるようにサブ表示装置１８を制御し、遊技者の登録を受け付けていない場合には、サブ表示装置１８に遊技情報画面２２３，２２４，２２５を表示不可能とするよう制御する。それゆえ、副制御基板７２は、制御手段としても機能する。
Further, the pachi-
また、主制御基板７１は、遊技の結果に応じて様々な特典を付与するため、特典付与手段としても機能する。具体的には、主制御基板７１は、有効ラインに沿って表示された図柄組合せに応じて特典を付与する。
In addition, the
例えば、内部当籤役「Ｆ＿３択ベル＿１ｓｔ」が決定された遊技において、略称「ベル」に係る図柄組合せが有効ライン上に表示されると、主制御基板７１は、９枚のメダルを付与し、略称「ベルこぼし目」に係る図柄組合せが有効ライン上に表示されると、主制御基板７１は、０枚のメダルを付与する。また、例えば、内部当籤役「Ｆ＿確チリリプ」が決定された遊技において、略称「３連チリリプ」又は略称「リプレイ」に係る図柄組合せが有効ライン上に表示されると、主制御基板７１は、再遊技の作動という同一の特典を付与する。また、主制御基板７１は、有効ラインに沿って表示された図柄組合せではなく、フラグ変換抽籤の結果に基づいても特典を付与する。例えば、主制御基板７１は、内部当籤役「Ｆ＿確チリリプ」が決定されるとフラグ変換抽籤を行い、フラグ変換抽籤に当籤すると、ＣＴ抽籤に当籤するなどの特典を付与する。
For example, in a game in which the internal winning combination "F_3 options Bell_1st" is determined, when the symbol combination associated with the abbreviation "Bell" is displayed on the active line, the
また、副制御基板７２は、表示装置１１を介して停止操作の態様に応じた演出を実行する。それゆえ、副制御基板７２及び表示装置１１は、演出実行手段としても機能する。この際、有効ラインに沿って表示された図柄組合せによって付与する特典が異なる場合には、主制御基板７１は、指示モニタを介して遊技者にとって有利な停止操作の態様を一義的に示す情報を報知し、有効ラインに沿って表示された図柄組合せによって付与する特典が同一である場合には、遊技者にとって有利な停止操作の態様を報知しない。これに対して、副制御基板７２は、表示された図柄組合せによって付与する特典が同一／異なるかに関係なく、停止操作の順序を示す演出を実行する。
Also, the
また、主制御基板７１は、ＣＴを開始するか否かのＣＴ抽籤を行い、ＣＴ抽籤に当籤した場合には、当籤してから例えば所定回数の前兆遊技が行われた後にＣＴを開始する。それゆえ、主制御基板７１は、有利状態抽籤手段及び有利状態開始手段としても機能する。さらに、この際、ＣＴ前兆遊技中に内部当籤役「Ｆ＿確チリリプ」又は「Ｆ＿１確チリリプ」が決定されると、副制御基板７２は、サブ側でのフラグ変換抽籤を行う。それゆえ、副制御基板７２は、報知抽籤手段としても機能する。
Further, the
また、本発明に係るパチスロ１では、フラグ変換抽籤の結果に基づいて、主制御基板７１は特典を付与するとともに、主制御基板７１及び副制御基板７２は、指示モニタ及び表示装置１１を介して押し順を報知する。それゆえ、主制御基板７１は、特典付与手段としても機能する。また、主制御基板７１、副制御基板７２、指示モニタ及び表示装置１１は、報知手段としても機能する。
Further, in the pachi-
さらに、本発明に係るパチスロ１では、主制御基板７１（主制御回路９０、メインＣＰＵ１０１）は、遊技動作全般に渡って、各種制御処理を行う。それゆえ、主制御基板７１は演算制御手段としても機能する。また、本発明に係るパチスロ１では、主制御基板７１（主制御回路９０、メインＣＰＵ１０１）は、以下に示す各種処理の実行手段としても機能する。
Furthermore, in the pachi-
主制御基板７１（主制御回路９０、メインＣＰＵ１０１）は、電断発生時のチェックサム生成処理（図７７参照）及び電源復帰時のサムチェック処理（図７９及び図８０参照）を行う。それゆえ、主制御基板７１はサム値算出手段、サム値減算手段及びサム値判定手段としても機能する。
The main control board 71 (
主制御基板７１（主制御回路９０、メインＣＰＵ１０１）は、入賞検索処理（図１４５参照）を行う。それゆえ、主制御基板７１は、特典付与判定手段及び入賞役決定手段としても機能する。
The main control board 71 (
主制御基板７１（主制御回路９０、メインＣＰＵ１０１）は、通信データ送信処理（図１５８の割込処理中のＳ９０４）を行う。それゆえ、主制御基板７１は、データ送信手段としても機能する。
The main control board 71 (
主制御基板７１（主制御回路９０、メインＣＰＵ１０１）は、設定変更確認処理（図６８参照）を行う。それゆえ、主制御基板７１は設定変更確認手段、開始時コマンド生成手段及び終了時コマンド生成手段としても機能する。
The main control board 71 (
主制御基板７１（主制御回路９０、メインＣＰＵ１０１）は、通信データ格納処理（図７２参照）及び通信データポインタ更新処理（図７４参照）を行う。それゆえ、主制御基板７１は、通信データ生成手段及び通信データ生成格納手段としても機能する。
The main control board 71 (
主制御基板７１（主制御回路９０、メインＣＰＵ１０１）は、７セグＬＥＤ駆動処理（図１５９参照）を行う。それゆえ、主制御基板７１は、７セグＬＥＤ駆動手段、ＬＥＤ駆動制御手段としても機能する。
The main control board 71 (
主制御基板７１（主制御回路９０、メインＣＰＵ１０１）は、遊技復帰処理（図６８参照）を行う。それゆえ、主制御基板７１は、遊技復帰手段としても機能する。
The main control board 71 (
主制御基板７１（主制御回路９０、メインＣＰＵ１０１）は、メダル受付・スタートチェック処理（図８３参照）を行う。それゆえ、主制御基板７１は、遊技開始判定手段及び設定確認手段（Ｓ２３３）としても機能する。
The main control board 71 (
主制御基板７１（主制御回路９０、メインＣＰＵ１０１）は、メダル投入チェック処理（図８７参照）を行う。それゆえ、主制御基板７１は、遊技媒体受付状態判別手段（Ｓ２５５～Ｓ２５８）としても機能する。
The main control board 71 (
主制御基板７１（主制御回路９０、メインＣＰＵ１０１）は、１．１１７２ｍｓｅｃ周期で割込処理（図１５８参照）を繰り返し実行する。それゆえ、主制御基板７１は、割込処理実行手段、定周期処理手段としても機能する。
The main control board 71 (
主制御基板７１（主制御回路９０、メインＣＰＵ１０１）は、電源投入時処理（図６４参照）を行う。それゆえ、主制御基板７１は、電源復帰処理実行手段としても機能する。
The main control board 71 (
主制御基板７１（主制御回路９０、メインＣＰＵ１０１）は、内部抽籤処理（図９２参照）を行う。それゆえ、主制御基板７１は、内部抽籤手段としても機能する。
The main control board 71 (
主制御基板７１（主制御回路９０、メインＣＰＵ１０１）は、図柄設定処理（図９７参照）を行う。それゆえ、主制御基板７１は、内部当籤役生成手段（Ｓ３２１）、フラグテーブル展開手段，当籤フラグテーブル展開手段（Ｓ３２４）、フラグ格納領域指定手段，当籤フラグ格納領域指定手段（Ｓ３２９）及びフラグデータ格納手段，当籤フラグデータ格納手段（Ｓ３３０）としても機能する。
The main control board 71 (
主制御基板７１（主制御回路９０、メインＣＰＵ１０１）は、図柄コード取得処理（図２８参照）を行う。それゆえ、主制御基板７１は、入賞フラグ格納領域指定手段（Ｓ６４８）及び図柄コード格納領域設定手段（Ｓ６５０）としても機能する。
The main control board 71 (
主制御基板７１（主制御回路９０、メインＣＰＵ１０１）は、リール停止制御処理（図１３９参照）を行う。それゆえ、主制御基板７１は、停止操作検出結果取得手段（Ｓ７１４）及び停止制御データ格納領域設定手段（図１３９中のソースコード「ＬＤＱ ＩＸ，ｗＲ１＿ＣＴＲＬ－（ｗＲ２＿ＣＴＲＬ－ｗＲ１＿ＣＴＲＬ）」）としても機能する。
The main control board 71 (
主制御基板７１（主制御回路９０、メインＣＰＵ１０１）は、引込優先順位取得処理（図１３４及び図１３５参照）を行う。それゆえ、主制御基板７１は、優先停止図柄決定手段、任意役対応処理手段（Ｓ６８０～Ｓ６８３）、当籤フラグ格納領域指定手段（Ｓ６８６）、入賞フラグ格納領域指定手段（Ｓ６８６）、論理積演算手段（Ｓ６８６）及び優先順位データテーブル取得手段（Ｓ６８７）としても機能する。
The main control board 71 (
主制御基板７１（主制御回路９０、メインＣＰＵ１０１）は、イリーガルヒットチェック処理（図１４８参照）を行う。それゆえ、主制御基板７１は、エラー検出手段、エラー処理手段、入賞フラグ格納領域指定手段（Ｓ７８１）、論理積演算手段（Ｓ７８４）及びエラー判定手段（Ｓ７８５）としても機能する。
The main control board 71 (
主制御基板７１（主制御回路９０、メインＣＰＵ１０１）は、入賞チェック・メダル払出処理（図１５０参照）を行う。それゆえ、主制御基板７１は、遊技媒体払出手段、遊技媒体加算手段（Ｓ８０５）、払出終了判定手段（Ｓ８０７）及びウェイト発生手段（Ｓ８０８）としても機能する。
The main control board 71 (
主制御基板７１（主制御回路９０、メインＣＰＵ１０１）は、ＣＴ中ＣＴ抽籤処理（図１１９参照）を行う。それゆえ、主制御基板７１は、特典付与決定手段としても機能する。
The main control board 71 (
主制御基板７１（主制御回路９０、メインＣＰＵ１０１）は、サブフラグ変換処理（図１０５参照）を行う。それゆえ、主制御基板７１は、第１サブフラグ変換手段としても機能する。
The main control board 71 (
また、主制御基板７１（主制御回路９０、メインＣＰＵ１０１）は、フラグ変換処理（図１１１参照）を行う。それゆえ、主制御基板７１は、第２サブフラグ変換手段としても機能する。
Further, the main control board 71 (
２．第２実施形態
次に、本発明の第２実施形態に係るパチスロ１について説明する。なお、以下に示す第２実施形態のパチスロ１では、上記第１実施形態や上記各種変形例で説明したパチスロ１と遊技性が異なる。しかしながら、第２実施形態における例えばデータの圧縮・展開などデータの処理制御や各種処理内容などについては、基本的には、上記第１実施形態や上記各種変形例で説明した技術を同様に適用することができる。それゆえ、以下の第２実施形態の説明では、上記第１実施形態と同様の構成及び処理動作については、その説明を省略し、上記第１実施形態と異なる構成（遊技性等）、動作、処理制御等についてのみ説明する。また、以下の説明において、上記第１実施形態と同様の構成には同じ符号を付して説明する。
2. Second Embodiment Next, a pachi-
第２実施形態のパチスロ１では、リール表示窓４の枠内に表示される３行×３列の図柄を結ぶ擬似的なラインのうち、クロスダウンラインを有効ラインとして用い、その他のラインを疑似ラインとして用いる。すなわち、パチスロ１は、リール表示窓４において各リールの一つの図柄を表示する３行×３列の単位図柄表示領域のうちの、左のリール３Ｌの上段の単位図柄表示領域、中のリール３Ｃの中段の単位図柄表示領域、及び右のリール３Ｒの下段の単位図柄表示領域を夫々結ぶことにより形成されるクロスダウンラインを有効ラインとして用い、それ以外の単位図柄表示領域を結ぶことにより形成されるラインを疑似ラインとして用いる。なお、疑似ラインとしては、例えば、各リールの上段の単位図柄表示領域を結ぶトップライン、各リールの中段の単位図柄表示領域を結ぶセンターライン、各リールの下段の単位図柄表示領域を結ぶボトムライン、及びリール３Ｌの下段、リール３Ｃの中段及びリール３Ｒの上段の単位図柄表示領域を結ぶクロスアップラインがある。
In the pachi-
＜遊技状態の遷移フロー＞
初めに、図１７８を参照しながら、第２実施形態のパチスロ１の主制御回路９０（メインＣＰＵ１０１）により管理される各種遊技状態及びその遷移フローについて説明する。
<Transition flow of game state>
First, with reference to FIG. 178, various game states managed by the main control circuit 90 (main CPU 101) of the pachi-
［基本的な遊技状態の遷移フロー］
本実施形態のパチスロ１では、ボーナスゲームの種類として、ビッグボーナス（以下、「ＢＢ」と記す）が設けられる。ＢＢは、第１種特別役物と呼ばれるレギュラーボーナス（以下、「ＲＢ」と記す）に係る役物連続作動装置であり、ＲＢを連続して作動させる。
[Basic game state transition flow]
In the pachi-
それゆえ、本実施形態では、主制御回路９０は、ボーナス役の当籤／作動（入賞）の有無に基づいて遊技状態を管理する。具体的には、図１７８に示すように、主制御回路９０は、ボーナス役（後述の名称「Ｆ＿クラウンＢＢ」「Ｆ＿赤ＢＢ」「Ｆ＿青ＢＢ」の内部当籤役）の当籤／作動（入賞）の有無に基づいて、「ボーナス非当籤状態」、「フラグ間状態」及び「ボーナス状態」と称する３種類の遊技状態を管理する。
Therefore, in this embodiment, the
なお、ボーナス非当籤状態は、ボーナスに非当籤であり、かつ、ボーナスが作動（入賞）していない状態であり、ボーナス状態は、ボーナスが作動している状態である。また、本実施形態では、ボーナス役が内部当籤役として決定されると、ボーナスが入賞するまで複数回の遊技に渡りボーナス役が内部当籤役として持ち越された状態が発生する。フラグ間状態は、ボーナス役が内部当籤役として持ち越されている状態、すなわち、ボーナス役が当籤し、かつ、ボーナスが作動していない状態である。 Note that the bonus non-winning state is a state in which the bonus is not won and the bonus is not activated (winning), and the bonus state is a state in which the bonus is activated. Further, in this embodiment, when a bonus combination is determined as an internal winning combination, a state occurs in which the bonus combination is carried over as the internal winning combination over a plurality of games until the bonus is won. The inter-flag state is a state in which the bonus combination is carried over as an internal winning combination, that is, a state in which the bonus combination is won and the bonus is not activated.
また、本実施形態では、リプレイに係る内部当籤役の種別及びその当籤確率が互いに異なる、ＲＴ０遊技状態～ＲＴ７遊技状態の８種類の状態（以下、それぞれ「ＲＴ０状態」～「ＲＴ７状態」という）が設けられる。本実施形態では、ボーナス非当籤状態のＲＴ状態は、ＲＴ０状態～ＲＴ５状態のいずれかとなり、フラグ間状態のＲＴ状態は、ＲＴ６状態又はＲＴ７状態となる。 In addition, in the present embodiment, there are eight types of states from RT0 gaming state to RT7 gaming state (hereinafter referred to as "RT0 state" to "RT7 state" respectively) in which the types of internal winning combinations related to replays and their winning probabilities are different from each other. is provided. In this embodiment, the RT state of the bonus non-winning state is one of the RT0 state to RT5 state, and the RT state of the inter-flag state is the RT6 state or the RT7 state.
なお、ＲＴ０状態及びＲＴ１状態は、リプレイに係る内部当籤役の当籤確率が低いＲＴ状態であり、また、ＲＴ２状態、ＲＴ３状態、ＲＴ６状態及びＲＴ７状態は、リプレイに係る内部当籤役の当籤確率が（ＲＴ０状態及びＲＴ１状態よりは高い）中程度のＲＴ状態であり、ＲＴ４状態及びＲＴ５状態は、リプレイに係る内部当籤役の当籤確率が高いＲＴ状態である。以下では、ＲＴ４状態及びＲＴ５状態を「高ＲＴ状態」と呼ぶことがあり、また、ＲＴ０状態～ＲＴ３状態を「低ＲＴ状態」と呼ぶことがある。なお、後述するようにＲＴ３状態は、特別なＲＴ状態であるため、「低ＲＴ状態」と呼ぶ場合、ＲＴ０状態～ＲＴ２状態を示し、ＲＴ３状態を含まないこととしてもよい。 The RT0 state and the RT1 state are RT states in which the winning probability of the internal winning combination related to the replay is low, and the RT2 state, RT3 state, RT6 state and RT7 state have the winning probability of the internal winning combination related to the replay. It is a medium RT state (higher than the RT0 state and RT1 state), and the RT4 state and RT5 state are RT states in which the winning probability of the internal winning combination related to replay is high. Hereinafter, the RT4 and RT5 states may be referred to as "high RT states", and the RT0 to RT3 states may be referred to as "low RT states". As will be described later, since the RT3 state is a special RT state, the term "low RT state" may indicate the RT0 state to the RT2 state and may not include the RT3 state.
また、ＲＴ０状態～ＲＴ７状態は、リプレイに係る内部当籤役の当籤確率だけでなく、自身から他のＲＴ状態に移行することになる移行契機に応じて、無限ＲＴ状態又は有限ＲＴ状態に区別される。無限ＲＴ状態は、他のＲＴ状態への移行契機として遊技回数を用いることのないＲＴ状態であり、本実施形態では、ＲＴ０状態、ＲＴ２状態、ＲＴ４状態～ＲＴ７状態が該当する。有限ＲＴ状態は、他のＲＴ状態への移行契機として遊技回数を用いるＲＴ状態であり、本実施形態では、ＲＴ１状態及びＲＴ２状態が該当する。 In addition, the RT0 to RT7 states are classified into an infinite RT state or a finite RT state, depending not only on the winning probability of the internal winning combination related to replay, but also on the timing of transition from itself to another RT state. be. The infinite RT state is an RT state in which the number of games is not used as a trigger for transition to another RT state, and in this embodiment, RT0 state, RT2 state, RT4 state to RT7 state correspond to it. The finite RT state is an RT state that uses the number of games played as a trigger for transition to another RT state, and corresponds to the RT1 state and the RT2 state in this embodiment.
図１７８に示すように、ＲＴ１状態又はＲＴ３状態において、規定回数の遊技が行われると（移行条件（１）が成立すると）、主制御回路９０は、遊技状態をＲＴ１状態又はＲＴ３状態からＲＴ０状態に移行させる。なお、ＲＴ１状態の規定回数は、１０回であり、また、ＲＴ３状態の規定回数は、２０回である。
As shown in FIG. 178, in the RT1 state or the RT3 state, when the game is played a specified number of times (when the transition condition (1) is established), the
また、ＲＴ２状態、ＲＴ４状態又はＲＴ５状態において、略称「ＲＴ０移行図柄」に係る図柄組合せ（後述の図１９７～図２０４参照）が有効ライン上に表示されると（移行条件（２）が成立すると）、主制御回路９０は、遊技状態をＲＴ２状態、ＲＴ４状態又はＲＴ５状態からＲＴ０状態に移行させる。
Also, in the RT2 state, the RT4 state or the RT5 state, when a symbol combination (see FIGS. 197 to 204 described later) related to the abbreviation "RT0 transition symbol" is displayed on the active line (when the transition condition (2) is established ), the
また、ＲＴ０状態、ＲＴ２状態又はＲＴ４状態において、略称「ＲＴ１移行図柄」に係る図柄組合せ（後述の図１９７～図２０４参照）が有効ライン上に表示されると（移行条件（３）が成立すると）、主制御回路９０は、遊技状態をＲＴ０状態、ＲＴ２状態又はＲＴ４状態からＲＴ１状態に移行させる。
In addition, in the RT0 state, RT2 state or RT4 state, when a symbol combination (see FIGS. 197 to 204 described later) related to the abbreviation "RT1 transition symbol" is displayed on the active line (when the transition condition (3) is established ), the
また、ＲＴ０状態、ＲＴ４状態又はＲＴ５状態において、略称「ＲＴ２移行図柄」に係る図柄組合せ（後述の図１９７～図２０４参照）が有効ライン上に表示されると（移行条件（４）が成立すると）、主制御回路９０は、遊技状態をＲＴ０状態、ＲＴ４状態又はＲＴ５状態からＲＴ２状態に移行させる。
In addition, in the RT0 state, RT4 state or RT5 state, when a symbol combination (see FIGS. 197 to 204 described later) related to the abbreviation "RT2 transition symbol" is displayed on the active line (when the transition condition (4) is established ), the
また、ＲＴ２状態において、略称「ＲＴ３移行図柄」に係る図柄組合せ（後述の図１９７～図２０４参照）が有効ライン上に表示されると（移行条件（５）が成立すると）、主制御回路９０は、遊技状態をＲＴ２状態からＲＴ３状態に移行させる。
Also, in the RT2 state, when a symbol combination (see FIGS. 197 to 204 described later) related to the abbreviation "RT3 transition symbol" is displayed on the active line (when the transition condition (5) is established), the
また、ＲＴ２状態又はＲＴ５状態において、略称「ＲＴ４移行図柄」に係る図柄組合せ（後述の図１９７～図２０４参照）が有効ライン上に表示されると（移行条件（６）が成立すると）、主制御回路９０は、遊技状態をＲＴ２状態又はＲＴ５状態からＲＴ４状態に移行させる。
Also, in the RT2 state or the RT5 state, when a symbol combination (see FIGS. 197 to 204 described later) related to the abbreviation "RT4 transition symbol" is displayed on the active line (if the transition condition (6) is established), the main The
また、ＲＴ４状態において、略称「ＲＴ５移行図柄」に係る図柄組合せ（後述の図１９７～図２０４参照）が有効ライン上に表示されると（移行条件（７）が成立すると）、主制御回路９０は、遊技状態をＲＴ４状態からＲＴ５状態に移行させる。
Also, in the RT4 state, when a symbol combination (see FIGS. 197 to 204 described later) related to the abbreviation "RT5 transition symbol" is displayed on the active line (when the transition condition (7) is established), the
ここで、パチスロ１では、他のＲＴ状態への移行条件として、有効ライン上に表示される図柄組合せを用いる場合、無限ＲＴ状態中は、当該図柄組合せが有効ライン上に表示されると、対応するＲＴ状態に移行させなければならない。略称「ＲＴ０移行図柄」～「ＲＴ５移行図柄」は、無限ＲＴ状態中に有効ライン上に表示されると、対応するＲＴ状態に移行することになる図柄組合せである。
Here, in Pachi-
一方、有限ＲＴ状態では、略称「ＲＴ０移行図柄」～「ＲＴ５移行図柄」が有効ライン上に表示されても、対応するＲＴ状態に移行させない制御が可能である。そのため、本実施形態のパチスロ１では、有限ＲＴ状態であるＲＴ１状態又はＲＴ３状態では、略称「ＲＴ０移行図柄」～「ＲＴ５移行図柄」が有効ライン上に表示されてもＲＴ状態を移行させることなく、規定回数の遊技が行われることを契機にＲＴ状態を移行させることで、図１７８に示す遊技状態の遷移フローを実現している。
On the other hand, in the finite RT state, even if the abbreviations "RT0 transition symbol" to "RT5 transition symbol" are displayed on the activated line, it is possible to perform control so as not to shift to the corresponding RT state. Therefore, in the pachi-
一方で、無限ＲＴ状態では、対応する図柄組合せが有効ライン上に表示されると他のＲＴ状態に移行しなければならないため、遊技性の観点から移行させたくないＲＴ状態が存在する場合には、対応するＲＴ状態中に、当該移行させたくないＲＴ状態への移行契機となっている図柄組合せが有効ライン上に表示されないように制御することで、図１７８に示す遊技状態の遷移フローを実現している。例えば、本実施形態では、ＲＴ４状態及びＲＴ５状態（より詳細には、更にＲＴ０状態も含む）では、ＲＴ３状態に移行することになる略称「ＲＴ３移行図柄」が有効ライン上に表示されないように制御することで、ＲＴ３状態への移行がＲＴ２状態からしか行われないようにしている。 On the other hand, in the infinite RT state, when the corresponding symbol combination is displayed on the activated line, the player must shift to another RT state. 178 is realized by performing control so that the symbol combination that triggers the transition to the RT state that is not desired to be shifted is not displayed on the active line during the corresponding RT state. is doing. For example, in the present embodiment, in the RT4 state and the RT5 state (more specifically, the RT0 state is also included), control is performed so that the abbreviation "RT3 transition symbol" that will shift to the RT3 state is not displayed on the activated line. By doing so, the transition to the RT3 state is performed only from the RT2 state.
また、ボーナス非当籤状態においてボーナス役が内部当籤役として決定されると、主制御回路９０は、遊技状態をボーナス非当籤状態からフラグ間状態に移行させる。具体的には、ボーナス役として名称「Ｆ＿クラウンＢＢ」又は「Ｆ＿青ＢＢ」に係る内部当籤役が決定されると（移行条件（８）が成立すると）、主制御回路９０は、遊技状態をボーナス非当籤状態からフラグ間状態のＲＴ６状態に移行させる。また、ボーナス役として名称「Ｆ＿赤ＢＢ」に係る内部当籤役が決定されると（移行条件（９）が成立すると）、主制御回路９０は、遊技状態をボーナス非当籤状態からフラグ間状態のＲＴ７状態に移行させる。
Further, when the bonus combination is determined as the internal winning combination in the bonus non-winning state, the
また、フラグ間状態においてボーナス役が入賞すると、主制御回路９０は、遊技状態をフラグ間状態からボーナス状態に移行させる。本実施形態のパチスロ１では、ボーナス状態としてＣＢＢとＮＢＢとを有しており、名称「Ｆ＿クラウンＢＢ」が入賞する（略称「クラウンＢＢ」に係る図柄組合せ（後述の図１９７～図２０４参照）が有効ライン上に表示される）と（移行条件（１０）が成立すると）、主制御回路９０は、遊技状態をフラグ間状態からＣＢＢに移行させる。また、名称「Ｆ＿赤ＢＢ」又は「Ｆ＿青ＢＢ」が入賞する（略称「ＢＢ」に係る図柄組合せ（後述の図１９７～図２０４参照）が有効ライン上に表示される）と（移行条件（１１）が成立すると）、主制御回路９０は、遊技状態をフラグ間状態からＮＢＢに移行させる。
Further, when a bonus combination is won in the inter-flag state, the
また、ボーナス状態において規定枚数を超えるメダルが払い出され、ボーナス状態が終了すると（移行条件（１２）が成立すると）、主制御回路９０は、遊技状態をボーナス状態からボーナス非当籤状態のＲＴ０状態に移行させる。ここで、本実施形態では、ボーナス状態の終了契機となる規定枚数は、ＣＢＢにおいては「３９６枚」であり、ＮＢＢにおいては「２３２枚」である。
In addition, when the number of medals exceeding the specified number is paid out in the bonus state and the bonus state ends (when the transition condition (12) is satisfied), the
＜メインＲＯＭに記憶されているデータテーブルの構成＞
次に、メインＲＯＭ１０２に記憶されている各種データテーブルの構成について説明する。
<Structure of Data Table Stored in Main ROM>
Next, configurations of various data tables stored in the
［図柄配置テーブル］
まず、図１７９を参照して、図柄配置テーブルについて説明する。図柄配置テーブルは、左リール３Ｌ、中リール３Ｃ及び右リール３Ｒのそれぞれの回転方向における各図柄の位置と、各位置に配置された図柄の種類を特定するデータ（以下、図柄コード（図１７９中の図柄コード表を参照）という）との対応関係を規定する。
[Pattern arrangement table]
First, referring to FIG. 179, the symbol arrangement table will be described. The symbol arrangement table includes data (hereinafter referred to as symbol code (in FIG. Refer to the symbol code table of )) to define the correspondence relationship.
なお、第２実施形態のパチスロ１では、図柄コード表に示すように、各リールには、図柄「赤７」「青７」「ＢＡＲ」「リプレイ」「ベル１」「ベル２」「ベル３」「スイカ１」「スイカ２」及び「チェリー」の１０種類の図柄が表示されている。
In the
［内部抽籤テーブル］
次に、図１８０～図１８２を参照して、内部当籤役を決定する際に参照される内部抽籤テーブルについて説明する。内部抽籤テーブルは、遊技状態毎に設けられ、各種内部当籤役と、各内部当籤役が決定されるときの抽籤値との対応関係を規定する。なお、ボーナス非当籤状態のＲＴ０状態中は、ＲＴ０用の内部抽籤テーブルが参照され、ボーナス非当籤状態のＲＴ１状態中は、ＲＴ１用の内部抽籤テーブルが参照され、ボーナス非当籤状態のＲＴ２状態中は、ＲＴ２用の内部抽籤テーブルが参照され、ボーナス非当籤状態のＲＴ３状態中は、ＲＴ３用の内部抽籤テーブルが参照され、ボーナス非当籤状態のＲＴ４状態中は、ＲＴ４用の内部抽籤テーブルが参照され、ボーナス非当籤状態のＲＴ５状態中は、ＲＴ５用の内部抽籤テーブルが参照される。
[Internal lottery table]
Next, with reference to FIGS. 180 to 182, the internal lottery table referred to when determining the internal winning combination will be described. The internal lottery table is provided for each gaming state, and defines correspondence between various internal lottery combinations and lottery values when each internal lottery combination is determined. In addition, during the RT0 state of the bonus non-winning state, the internal lottery table for RT0 is referenced, and during the RT1 state of the bonus non-winning state, the internal lottery table for RT1 is referenced, and during the RT2 state of the bonus non-winning state , the internal lottery table for RT2 is referenced, the internal lottery table for RT3 is referenced during the RT3 state where the bonus is not won, and the internal lottery table for RT4 is referenced during the RT4 state where the bonus is not won. The internal lottery table for RT5 is referred to during the RT5 state in which the bonus is not won.
また、内部当籤役「Ｆ＿クラウンＢＢ」を持ち越しているフラグ間状態のＲＴ６状態中は、クラウンＢＢフラグ間用（ＲＴ６）の内部抽籤テーブルが参照され、内部当籤役「Ｆ＿赤ＢＢ」を持ち越しているフラグ間状態のＲＴ７状態中は、赤ＢＢフラグ間用（ＲＴ７）の内部抽籤テーブルが参照され、内部当籤役「Ｆ＿青ＢＢ」を持ち越しているフラグ間状態のＲＴ６状態中は、青ＢＢフラグ間用（ＲＴ６）の内部抽籤テーブルが参照される。また、ＣＢＢのボーナス状態中は、ＣＢＢ用の内部抽籤テーブルが参照され、ＮＢＢのボーナス状態中は、ＮＢＢ用の内部抽籤テーブルが参照される。 Further, during the RT6 state of the inter-flag state in which the internal winning combination "F_CROWN BB" is carried over, the internal lottery table for the inter-crown BB flag (RT6) is referred to, and the internal winning combination "F_RED BB" is carried over. During the RT7 state between flags, the internal lottery table for between red BB flags (RT7) is referenced, and during the RT6 state between flags where the internal winning combination "F_Blue BB" is carried over, the blue BB flag The internal lottery table for temporary use (RT6) is referenced. Further, during the CBB bonus state, the CBB internal lottery table is referenced, and during the NBB bonus state, the NBB internal lottery table is referenced.
［内部当籤役と図柄組合せとの対応表（図柄組合せ決定テーブル）］
次に、図１８３～図１９６を参照して、内部当籤役と図柄組合せとの対応表（図柄組合せ決定テーブル）について説明する。図柄組合せ決定テーブルは、各種内部当籤役と、各内部当籤役に対応付けられた、有効ライン上に表示可能な図柄組合せ（コンビネーション）との対応関係を規定する。すなわち、内部当籤役が決定されると、有効ライン上に表示可能な図柄組合せの種別（入賞可能な表示役の種別）が一義的に決定される。
[Correspondence table between internal winning combinations and symbol combinations (symbol combination determination table)]
Next, referring to FIGS. 183 to 196, a correspondence table (symbol combination determination table) between internal winning combinations and symbol combinations will be described. The symbol combination determination table defines correspondence relationships between various internal winning combinations and symbol combinations that can be displayed on the activated line and are associated with each internal winning combination. That is, when the internal winning combination is determined, the type of symbol combination that can be displayed on the activated line (type of winnable display combination) is uniquely determined.
各図柄組合せ決定テーブル中の図柄組合せ欄に記載の各種データは、左リール３Ｌ、中リール３Ｃ及び右リール３Ｒに渡って設定された有効ラインに沿って表示を許可する図柄組合せを識別するためのデータである。なお、図柄組合せ（表示役）欄に記載の各名称と、具体的な図柄組合せとの関係は、後述の図１９７～図２０４において説明する。
Various data described in the symbol combination column in each symbol combination determination table are used for identifying symbol combinations that are permitted to be displayed along the effective lines set over the
また、図柄組合せ決定テーブル中に記載の「○」印は、決定された内部当籤役において、有効ライン上に表示可能な図柄組合せ（コンビネーション）、すなわち、入賞可能となる表示役を示す。なお、図柄組合せ決定テーブルには、「内部当籤役」が「はずれ」となる場合が規定されていないが、これは、図１８３～図１９６に示した図柄組合せテーブルにより規定されている全ての図柄組合せの表示が許可されないことを示す。 In addition, the "○" mark described in the symbol combination determination table indicates the symbol combination that can be displayed on the activated line in the determined internal winning combination, that is, the display combination that can be won. The symbol combination determination table does not define the case where the "internal winning combination" is "lost", but this applies to all symbols defined by the symbol combination tables shown in FIGS. 183 to 196. Indicates that display of combinations is not allowed.
本実施形態のパチスロ１では、主制御回路９０（メインＣＰＵ１０１）は、内部当籤役及び遊技状態に応じて停止制御を異ならせ、所定の役が内部当籤役として決定された場合に、図１８３～図１９６に示す対応関係の図柄組合せ（コンビネーション）を表示可能とするように左リール３Ｌ、中リール３Ｃ及び右リール３Ｒの回転停止制御を行う。なお、図１８３～図１９６に示す対応表では、決定された内部当籤役に対して表示可能な全ての図柄組合せを「○」印で列挙しているが、優先して引き込む図柄の関係上、「○」印が付された図柄組合せであっても表示されないことがある。
In the pachi-
［図柄組合せの内容］
次に、図１９７～図２０４を参照して、図柄組合せの具体的な内容について説明する。図１９７～図２０４において、コンビネーション欄は、各リール３Ｌ、３Ｃ、３Ｒが停止した場合に、有効ラインに沿って表示される各リール３Ｌ、３Ｃ、３Ｒの図柄を示し、名称欄は、コンビネーション欄が示す図柄の組合せの名称を意味する。また、払出欄は、対応する図柄の組合せ（コンビネーション）が表示された際に払い出されるメダルの枚数を規定する。また、略称欄は、それぞれの図柄の組合せの役割や、それぞれの図柄の組合せの特徴からつけられた略称を示す。
[Contents of symbol combination]
Next, with reference to FIGS. 197 to 204, specific contents of the symbol combination will be described. In FIGS. 197 to 204, the combination columns show the symbols of the
コンビネーション名「Ｒ＿３ｒｄ移行＿０１」～「Ｒ＿１ｓｔ移行＿１８」は、略称「ＲＴ２移行図柄」に係る図柄組合せであり、有効ラインに沿って表示されると、０枚のメダルが払い出される。また、上述したように、略称「ＲＴ２移行図柄」に係る図柄組合せは、無限ＲＴ状態中に有効ラインに沿って表示されると、遊技状態がＲＴ２状態に移行する（図１７８参照）。 The combination names "R_3rd transition_01" to "R_1st transition_18" are symbol combinations related to the abbreviation "RT2 transition symbol", and when displayed along the activated line, 0 medals are paid out. Also, as described above, when the symbol combination associated with the abbreviation "RT2 shift symbol" is displayed along the active line during the infinite RT state, the game state shifts to the RT2 state (see FIG. 178).
また、コンビネーション名「Ｔ＿停止制御Ａ」～「Ｔ＿停止制御Ｌ＿０２」は、略称「制御用出目」であり、有効ラインに沿って表示されると、０枚のメダルが払い出される。 Also, the combination names "T_stop control A" to "T_stop control L_02" are abbreviated as "control dots", and when displayed along the effective line, 0 medals are paid out.
また、コンビネーション名「Ｃ＿７ＲＢＲ＿０１」「Ｃ＿７ＲＢＲ＿０２」は、第一種特別役物の連続作動装置（ＢＢ）に係る図柄組合せであり、略称を「クラウンＢＢ」とする。略称「クラウンＢＢ」の図柄組合せが有効ラインに沿って表示されると、遊技状態がボーナス状態（ＣＢＢ）に移行する（図１７８参照）。 Also, the combination names "C_7RBR_01" and "C_7RBR_02" are symbol combinations related to the continuous operation device (BB) of the first class special role, and are abbreviated as "Crown BB". When the symbol combination of abbreviated name "Crown BB" is displayed along the activated line, the game state shifts to the bonus state (CBB) (see FIG. 178).
また、コンビネーション名「Ｃ＿７ＲＲＲ」～「Ｃ＿７ＢＢＢ＿０２」は、第一種特別役物の連続作動装置（ＢＢ）に係る図柄組合せであり、略称を「ＢＢ」とする。略称「ＢＢ」の図柄組合せが有効ラインに沿って表示されると、遊技状態がボーナス状態（ＮＢＢ）に移行する（図１７８参照）。 Also, the combination names "C_7RRR" to "C_7BBB_02" are symbol combinations related to the continuous operation device (BB) of the first class special role, and are abbreviated as "BB". When the symbol combination with the abbreviation "BB" is displayed along the activated line, the game state shifts to the bonus state (NBB) (see FIG. 178).
また、コンビネーション名「Ｃ＿ＣＤリプ」～「Ｃ＿ＣＵリプ＿０９」は、略称「斜めリプレイ」に係る図柄組合せであり、有効ラインに沿って表示されると、再遊技の作動が行われる。なお、略称「斜めリプレイ」に係る図柄組合せは、３行×３列の図柄を結ぶ擬似的なラインのうちの斜めのライン（クロスダウンライン又はクロスアップライン）に図柄「リプレイ」が表示される図柄組合せである。 Also, the combination names "C_CDlip" to "C_CUlip_09" are symbol combinations related to the abbreviation "diagonal replay", and when displayed along the activated line, a replay operation is performed. In addition, in the symbol combination related to the abbreviation "diagonal replay", the symbol "replay" is displayed on the diagonal line (cross-down line or cross-up line) of the pseudo lines connecting the symbols of 3 rows x 3 columns. It is a combination of symbols.
また、コンビネーション名「Ｃ＿ＲＴ４リプ＿０１」～「Ｃ＿ＲＴ４リプ＿０３」は、略称「小山リプレイ」（別名を略称「ＲＴ４移行図柄」という）に係る図柄組合せであり、有効ラインに沿って表示されると、再遊技の作動が行われる。また、上述したように、略称「小山リプレイ（＝ＲＴ４移行図柄）」に係る図柄組合せは、無限ＲＴ状態中に有効ラインに沿って表示されると、遊技状態がＲＴ４状態に移行する（図１７８参照）。なお、略称「小山リプレイ」に係る図柄組合せは、左のリール３Ｌの下段の単位図柄表示領域、中のリール３Ｃの中段の単位図柄表示領域、及び右のリール３Ｒの下段の単位図柄表示領域に図柄「リプレイ」が表示される図柄組合せである。
In addition, the combination names "C_RT4 Lip_01" to "C_RT4 Lip_03" are symbol combinations related to the abbreviated name "Oyama Replay" (also known as the abbreviated "RT4 transfer symbol"), and when displayed along the active line, A replay operation is performed. Also, as described above, when the symbol combination associated with the abbreviation "Koyama replay (=RT4 shift symbol)" is displayed along the active line during the infinite RT state, the game state shifts to the RT4 state (Fig. 178 reference). In addition, the symbol combination related to the abbreviation "Koyama Replay" is displayed in the lower unit symbol display area of the
また、コンビネーション名「Ｃ＿ＲＴ３リプＡ＿０１」～「Ｃ＿ＲＴ３リプＤ＿０４」は、略称「弱チェリプ」（別名を略称「ＲＴ３移行図柄」という）に係る図柄組合せであり、有効ラインに沿って表示されると、再遊技の作動が行われる。また、上述したように、略称「弱チェリプ（＝ＲＴ３移行図柄）」に係る図柄組合せは、無限ＲＴ状態中に有効ラインに沿って表示されると、遊技状態がＲＴ３状態に移行する（図１７８参照）。なお、略称「弱チェリプ」に係る図柄組合せは、停止操作のタイミングが適切である場合に、左のリール３Ｌの上段又は下段の単位図柄表示領域に図柄「チェリー」が表示される図柄組合せである。
In addition, the combination names "C_RT3 Lip A_01" to "C_RT3 Lip D_04" are symbol combinations related to the abbreviated name "Weak Cherip" (also known as the abbreviated "RT3 transition symbol"), and when displayed along the active line, A replay operation is performed. Also, as described above, when the symbol combination associated with the abbreviation "Weak Cherip (=RT3 shift symbol)" is displayed along the active line during the infinite RT state, the game state shifts to the RT3 state (Fig. 178). reference). The symbol combination associated with the abbreviated name "weak cherry" is a symbol combination in which the symbol "cherry" is displayed in the upper or lower unit symbol display area of the
また、コンビネーション名「Ｃ＿ＢＢリプ＿０１」～「Ｃ＿ＢＢリプ＿１８」は、略称「ＢＢ中リプレイ」に係る図柄組合せである。略称「ＢＢ中リプレイ」の図柄組合せが有効ラインに沿って表示されると、再遊技の作動が行われる。 Also, the combination names "C_BB Lip_01" to "C_BB Lip_18" are symbol combinations related to the abbreviated name "Replay during BB". When the symbol combination with the abbreviation "Replay during BB" is displayed along the active line, a replay operation is performed.
また、コンビネーション名「Ｃ＿ＢＴリプ＿０１」～「Ｃ＿ＴＰリプ＿０３」は、略称「平行リプレイ」（別名を略称「ＲＴ１移行図柄」という）に係る図柄組合せであり、有効ラインに沿って表示されると、再遊技の作動が行われる。また、上述したように、略称「平行リプレイ（＝ＲＴ１移行図柄）」に係る図柄組合せは、無限ＲＴ状態中に有効ラインに沿って表示されると、遊技状態がＲＴ１状態に移行する（図１７８参照）。なお、略称「平行リプレイ」に係る図柄組合せは、３行×３列の図柄を結ぶ擬似的なラインのうちの平行なライン（ボトムライン、センターライン又はトップライン）に図柄「リプレイ」が表示される図柄組合せである。 In addition, the combination names "C_BT Lip_01" to "C_TP Lip_03" are symbol combinations related to the abbreviated name "Parallel Replay" (also known as the abbreviated "RT1 transition symbol"), and when displayed along the active line, A replay operation is performed. In addition, as described above, when the symbol combination related to the abbreviation "parallel replay (=RT1 shift symbol)" is displayed along the active line during the infinite RT state, the gaming state shifts to the RT1 state (Fig. 178 reference). In addition, in the symbol combination related to the abbreviation "parallel replay", the symbol "replay" is displayed on the parallel line (bottom line, center line or top line) of the pseudo lines connecting the symbols of 3 rows x 3 columns. It is a combination of symbols.
また、コンビネーション名「Ｃ＿ＲＴ５＿０１」～「Ｃ＿ＲＴ５リプ＿０９」は、略称「強チャンスリプ」（別名を略称「ＲＴ５移行図柄」という）に係る図柄組合せであり、有効ラインに沿って表示されると、再遊技の作動が行われる。また、上述したように、略称「強チャンスリプ（＝ＲＴ５移行図柄）」に係る図柄組合せは、無限ＲＴ状態中に有効ラインに沿って表示されると、遊技状態がＲＴ５状態に移行する（図１７８参照）。なお、略称「強チャンスリプ」に係る図柄組合せは、左のリール３Ｌの中段の単位図柄表示領域、中のリール３Ｃの中段の単位図柄表示領域、及び右のリール３Ｒの上段の単位図柄表示領域に図柄「リプレイ」が表示される図柄組合せである。
In addition, the combination names "C_RT5_01" to "C_RT5 Lip_09" are symbol combinations related to the abbreviation "strong chance slip" (also known as the abbreviation "RT5 transition symbol"), and when displayed along the effective line, A game operation is performed. Also, as described above, when the symbol combination related to the abbreviation "strong chance slip (= RT5 transition symbol)" is displayed along the active line during the infinite RT state, the game state transitions to the RT5 state (Fig. 178). In addition, the symbol combination related to the abbreviation "strong chance slip" is the middle unit symbol display area of the
また、コンビネーション名「Ｃ＿ＣＤ７リプＡ＿０１」～「Ｃ＿ＣＵ７リプＣ＿０４」は、略称「７揃いリプ」（別名を略称「ＲＴ５移行図柄」という）に係る図柄組合せであり、有効ラインに沿って表示されると、再遊技の作動が行われる。また、上述したように、略称「７揃いリプ（＝ＲＴ５移行図柄）」に係る図柄組合せは、無限ＲＴ状態中に有効ラインに沿って表示されると、遊技状態がＲＴ５状態に移行する（図１７８参照）。なお、略称「７揃いリプ」に係る図柄組合せは、停止操作のタイミングが適切である場合に、３行×３列の図柄を結ぶ擬似的なラインのうちの何れかに図柄「赤７」又は図柄「青７」が表示される図柄組合せである。
In addition, the combination names "C_CD7 Lip A_01" to "C_CU7 Lip C_04" are symbol combinations related to the abbreviation "7 matching Lip" (also known as "RT5 transition symbol"), and when displayed along the effective line , a replay operation is performed. Also, as described above, when the symbol combination related to the abbreviation "7-matched Lip (=RT5 shift symbol)" is displayed along the active line during the infinite RT state, the game state shifts to the RT5 state (Fig. 178). In addition, when the timing of the stop operation is appropriate, the symbol combination related to the abbreviated name “7 matching lips” is a symbol “
また、コンビネーション名「Ｃ＿ＣＵＢＡＲリプＡ」～「Ｃ＿ＢＴＢＡＲリプＣ＿０２」は、略称「ＢＡＲ揃いリプ」（別名を略称「ＲＴ５移行図柄」という）に係る図柄組合せであり、有効ラインに沿って表示されると、再遊技の作動が行われる。また、上述したように、略称「ＢＡＲ揃いリプ（＝ＲＴ５移行図柄）」に係る図柄組合せは、無限ＲＴ状態中に有効ラインに沿って表示されると、遊技状態がＲＴ５状態に移行する（図１７８参照）。なお、略称「ＢＡＲ揃いリプ」に係る図柄組合せは、停止操作のタイミングが適切である場合に、３行×３列の図柄を結ぶ擬似的なラインのうちの何れかに図柄「ＢＡＲ」が表示される図柄組合せである。 In addition, the combination names "C_CUBAR Lip A" to "C_BTBAR Lip C_02" are symbol combinations related to the abbreviated name "BAR matching Lip" (also known as "RT5 transition pattern"), and when displayed along the active line , a replay operation is performed. Also, as described above, when the symbol combination related to the abbreviation "BAR Matching Rip (= RT5 transition symbol)" is displayed along the active line during the infinite RT state, the game state transitions to the RT5 state (Fig. 178). In addition, in the symbol combination related to the abbreviated name "BAR Matching Lip", when the timing of the stop operation is appropriate, the symbol "BAR" is displayed on one of the pseudo lines connecting the symbols of 3 rows x 3 columns. It is a symbol combination to be done.
また、コンビネーション名「Ｃ＿フェイクＡ＿０１」～「Ｃ＿フェイクＧ＿０４」は、略称「フェイクリプ」に係る図柄組合せであり、有効ラインに沿って表示されると、再遊技の作動が行われる。また、コンビネーション名「Ｃ＿特殊リプＡ＿０１」～「Ｃ＿特殊リプＤ＿０２」は、略称「リーチ目リプ」に係る図柄組合せであり、有効ラインに沿って表示されると、再遊技の作動が行われる。 Also, the combination names "C_fake A_01" to "C_fake G_04" are symbol combinations related to the abbreviation "fake clip", and when displayed along the activated line, a replay operation is performed. Also, the combination names "C_Special Rep A_01" to "C_Special Rep D_02" are symbol combinations related to the abbreviated name "Reach Eye Rep", and when displayed along the activated line, a replay operation is performed.
また、コンビネーション名「Ｃ＿ＣＤベルＡＡＡ＿０１」～「Ｃ＿ＢＴベル＿０９」は、略称「ベル」に係る図柄組合せであり、有効ラインに沿って表示されると、８枚のメダルが払い出される。なお、略称「ベル」に係る図柄組合せのうち、「Ｃ＿ＣＤベルＡＡＡ＿０１」～「Ｃ＿ＣＤベルＢＢＢ」に係る図柄組合せは、３行×３列の図柄を結ぶ擬似的なラインのうちのクロスダウン（ＣＤ）ラインに図柄「ベル」が表示される図柄組合せであり、以下では、「ＣＤベル」と呼ぶことがある。同様に、略称「ベル」に係る図柄組合せのうち、「Ｃ＿ＴＰベル＿０１」～「Ｃ＿ＴＰベル＿１８」に係る図柄組合せは、トップ（ＴＰ）ラインに図柄「ベル」が表示される図柄組合せであり、以下では、「ＴＰベル」と呼ぶことがあり、「Ｃ＿ＣＴベル＿０１」～「Ｃ＿ＣＴベル＿０６」に係る図柄組合せは、センター（ＣＴ）ラインに図柄「ベル」が表示される図柄組合せであり、以下では、「ＣＴベル」と呼ぶことがあり、「Ｃ＿ＣＵベル＿０１」～「Ｃ＿ＣＵベル＿１８」に係る図柄組合せは、クロスアップ（ＣＵ）ラインに図柄「ベル」が表示される図柄組合せであり、以下では、「ＣＵベル」と呼ぶことがあり、「Ｃ＿ＢＴベル＿０１」～「Ｃ＿ＢＴベル＿０９」に係る図柄組合せは、ボトム（ＢＴ）ラインに図柄「ベル」が表示される図柄組合せであり、以下では、「ＢＴベル」と呼ぶことがある。 Also, the combination names "C_CD Bell AAA_01" to "C_BT Bell_09" are symbol combinations related to the abbreviation "Bell", and when displayed along the activated line, 8 medals are paid out. Among the symbol combinations related to the abbreviation "Bell", the symbol combinations related to "C_CD Bell AAA_01" to "C_CD Bell BBB" are cross-down (CD ) This is a symbol combination in which a symbol “Bell” is displayed on the line, and is hereinafter sometimes referred to as “CD Bell”. Similarly, among the symbol combinations related to the abbreviation "Bell", the symbol combinations related to "C_TP Bell_01" to "C_TP Bell_18" are symbol combinations in which the symbol "Bell" is displayed on the top (TP) line, Hereinafter, it may be referred to as "TP Bell", and the symbol combination related to "C_CT Bell_01" to "C_CT Bell_06" is a symbol combination in which the symbol "Bell" is displayed on the center (CT) line. Now, it may be called "CT Bell", and the symbol combination related to "C_CU Bell_01" to "C_CU Bell_18" is a symbol combination in which the symbol "Bell" is displayed on the cross-up (CU) line. , sometimes referred to as "CU Bell", and the symbol combination related to "C_BT Bell_01" to "C_BT Bell_09" is a symbol combination in which the symbol "Bell" is displayed on the bottom (BT) line. , sometimes called "BT Bell".
また、コンビネーション名「Ｃ＿左１枚役Ａ＿０１」～「Ｃ＿右１枚役Ｂ＿０６」は、略称「１枚出目」に係る図柄組合せであり、有効ラインに沿って表示されると、１枚のメダルが払い出される。 In addition, the combination names "C_Left 1-card combination A_01" to "C_Right 1-card combination B_06" are symbol combinations related to the abbreviation "1 card combination", and when displayed along the effective line, one card is displayed. Medals are paid out.
また、コンビネーション名「Ｃ＿左移行役＿０１」～「Ｃ＿右移行役＿０６」は、略称「ＲＴ０移行図柄」に係る図柄組合せであり、有効ラインに沿って表示されると、１枚のメダルが払い出されるとともに、遊技状態がＲＴ０状態に移行する（図１７８参照）。 Also, the combination names “C_Left Transition Hand_01” to “C_Right Transition Hand_06” are symbol combinations related to the abbreviation “RT0 transition symbol”, and when displayed along the activated line, one medal is paid out. At the same time, the game state shifts to the RT0 state (see FIG. 178).
また、コンビネーション名「Ｃ＿スイカＡ＿０１」～「Ｃ＿スイカＦ＿０２」は、略称「スイカ」に係る図柄組合せであり、有効ラインに沿って表示されると、３枚のメダルが払い出される。また、コンビネーション名「Ｃ＿チェリーＡ＿０１」～「Ｃ＿チェリーＥ＿０２」は、略称「チェリー」に係る図柄組合せであり、有効ラインに沿って表示されると、３枚のメダルが払い出される。 Also, the combination names "C_Watermelon A_01" to "C_Watermelon F_02" are symbol combinations related to the abbreviation "Watermelon", and when displayed along the activated line, three medals are paid out. Also, the combination names "C_cherry A_01" to "C_cherry E_02" are symbol combinations related to the abbreviation "cherry", and when displayed along the activated line, three medals are paid out.
また、コンビネーション名「Ｃ＿ＳＰ役Ａ＿０１」～「Ｃ＿ＳＰ役Ｇ」は、略称「確定出目」に係る図柄組合せであり、有効ラインに沿って表示されると、１枚のメダルが払い出される。また、コンビネーション名「Ｃ＿Ｖベル＿０１」～「Ｃ＿Ｖベル＿１８」は、略称「ＣＢＢ中ベル」に係る図柄組合せであり、有効ラインに沿って表示されると、１２枚のメダルが払い出される。 Also, the combination names “C_SP role A_01” to “C_SP role G” are symbol combinations related to the abbreviation “determined number”, and when displayed along the activated line, one medal is paid out. Also, the combination names "C_Vbell_01" to "C_Vbell_18" are symbol combinations related to the abbreviation "CBB middle bell", and when displayed along the activated line, 12 medals are paid out.
［当籤役と停止表示される図柄組合せとの対応関係］
続いて、図２０５を参照して、内部当籤役と停止表示される図柄組合せとの対応関係について説明する。なお、図２０５は、決定され得る各種内部当籤役と、各内部当籤役決定時に停止表示される図柄組合せ（略称）との対応関係を示す図である。
[Correspondence between Winning Combinations and Symbol Combinations Stopped and Displayed]
Next, with reference to FIG. 205, the correspondence relationship between the internal winning combinations and the symbol combinations to be stop-displayed will be described. FIG. 205 is a diagram showing correspondence relationships between various internal winning combinations that can be determined and symbol combinations (abbreviated names) that are stop-displayed when each internal winning combination is determined.
本実施形態のパチスロ１では、遊技者の停止操作の順序（押し順）に応じて表示される図柄組合せが異なる役、いわゆる「押し順役」を設ける。本実施形態のパチスロ１では、「Ｆ＿６択維持リプ１２３」～「Ｆ＿６択維持リプ３２１」、「Ｆ＿６択突入リプ１２３」～「Ｆ＿６択突入リプ３２１」、「Ｆ＿６択転落リプ１２３」～「Ｆ６択転落リプ３２１」、「Ｆ＿３択昇格リプ１ｘｘ」～「Ｆ＿３択昇格リプ３ｘｘ」、及び「Ｆ＿１２３ベルＡ」～「Ｆ＿３２１ベルＢ」が押し順役である。なお、以下では、「Ｆ＿６択維持リプ１２３」～「Ｆ＿６択維持リプ３２１」を「６択維持リプ」と呼ぶことがあり、「Ｆ＿６択突入リプ１２３」～「Ｆ＿６択突入リプ３２１」を「６択突入リプ」と呼ぶことがあり、「Ｆ＿６択転落リプ１２３」～「Ｆ６択転落リプ３２１」を「６択転落リプ」と呼ぶことがあり、「Ｆ＿３択昇格リプ１ｘｘ」～「Ｆ＿３択昇格リプ３ｘｘ」を「３択昇格リプ」と呼ぶことがあり、「Ｆ＿１２３ベルＡ」～「Ｆ＿３２１ベルＢ」を「押し順ベル」と呼ぶことがある。
In the pachi-
上述した通り、押し順役には、その名称の一部に、正解となる押し順を示す。例えば、名称の一部に「１ｘｘ」とある内部当籤役は、正解となる押し順が、第１停止操作が左リール３Ｌに対するものであることを意味し、名称の一部に「２ｘｘ」とある内部当籤役は、正解となる押し順が、第１停止操作が中リール３Ｃに対するものであることを意味し、名称の一部に「３ｘｘ」とある内部当籤役は、正解となる押し順が、第１停止操作が右リール３Ｒに対するものであることを意味する。また、内部当籤役の名称の一部に「１２３」とある内部当籤役は、正解となる押し順が「左、中、右」の順であることを意味し、内部当籤役の名称の一部に「１３２」とある内部当籤役は、正解となる押し順が「左、右、中」の順であることを意味し、内部当籤役の名称の一部に「２１３」とある内部当籤役は、正解となる押し順が「中、左、右」の順であることを意味し、内部当籤役の名称の一部に「２３１」とある内部当籤役は、正解となる押し順が「左、右、中」の順であることを意味し、内部当籤役の名称の一部に「３１２」とある内部当籤役は、正解となる押し順が「右、左、中」の順であることを意味し、内部当籤役の名称の一部に「３２１」とある内部当籤役は、正解となる押し順が「右、中、左」の順であることを意味する。
As described above, the correct pushing order is indicated as part of the name of the pushing order. For example, an internal winning combination with "1xx" as part of the name means that the correct pushing order is that the first stop operation is for the
図２０５（Ａ）は、表示される図柄組合せが押し順に関係のない役（非押し順役）における内部当籤役と停止表示される図柄組合せとの対応関係である。パチスロ１では、非押し順役が内部当籤役として決定されると、図２０５（Ａ）において対応付けられた図柄組合せの略称のうち、図１８３～図１９６に示した表示可能な図柄組合せのいずれかが有効ラインに沿って表示される。なお、非押し順役のうち内部当籤役「Ｆ＿クラウンＢＢ」「Ｆ＿赤ＢＢ」及び「Ｆ＿青ＢＢ」は、所謂取りこぼしが生じる当籤役であり、停止操作のタイミングが正確である場合（所謂、目押しが正確である場合）に、図２０５（Ａ）に示す図柄組合せの略称のうちの、図１８３～図１９６に示した表示可能な図柄組合せのいずれかが有効ラインに沿って表示される。
FIG. 205(A) shows the correspondence relationship between the internal winning combination and the symbol combination to be stop-displayed in a combination in which the symbol combination to be displayed is not related to the pressing order (non-push order combination). In pachi-
図２０５（Ｂ）は、表示される図柄組合せが押し順に関係のある役（押し順役）における内部当籤役と停止表示される図柄組合せとの対応関係である。なお、図２０５（Ｂ）では、「押し順ベル」の対応関係は省略しているが、「押し順ベル」が内部当籤役として決定された場合の表示される図柄組合せについては、後に後述する。 FIG. 205(B) shows the correspondence relationship between the internal winning combination and the symbol combination to be stop-displayed in a combination (push order combination) in which the displayed symbol combination is related to the order of pushing. In FIG. 205(B), the corresponding relationship of "push order bell" is omitted, but the symbol combination displayed when "push order bell" is determined as the internal winning combination will be described later. .
図２０５（Ｂ）に示すように、内部当籤役「６択維持リプ」は、押し順に応じて表示される図柄組合せが異なり、押し順が正解である場合には、コンビネーション名「Ｃ＿ＣＵリプ」に係る図柄組合せのうちの図１８３～図１９６に示した表示可能な図柄組合せのいずれかが有効ラインに沿って表示される。一方、押し順が正解でない場合には、コンビネーション名「Ｃ＿ＢＴリプ」又は「Ｃ＿ＣＴリプ」に係る図柄組合せのうちの図１８３～図１９６に示した表示可能な図柄組合せのいずれかが有効ラインに沿って表示される。 As shown in FIG. 205(B), for the internal winning combination "6-choice maintenance letter", the symbol combination displayed differs according to the order of pressing. Any one of the symbol combinations that can be displayed as shown in FIGS. 183 to 196 is displayed along the active line. On the other hand, if the pressing order is not correct, one of the displayable symbol combinations shown in FIGS. displayed.
なお、コンビネーション名「Ｃ＿ＣＵリプ」とは、略称「斜めリプレイ」のうちのコンビネーション名「Ｃ＿ＣＤリプ」以外の「Ｃ＿ＣＵリプ＿０１」～「Ｃ＿ＣＵリプ＿０９」をいう（図１９７～図２０４参照）。また、コンビネーション名「Ｃ＿ＢＴリプ」とは、略称「平行リプレイ（ＲＴ１移行図柄）」のうちのコンビネーション名「Ｃ＿ＢＴリプ＿０１」～「Ｃ＿ＢＴリプ＿０９」をいい、また、コンビネーション名「Ｃ＿ＣＴリプ」とは、略称「平行リプレイ（ＲＴ１移行図柄）」のうちのコンビネーション名「Ｃ＿ＣＴリプ＿０１」～「Ｃ＿ＢＴリプ＿０６」をいう。 The combination name "C_CUlip" means "C_CUlip_01" to "C_CUlip_09" other than the combination name "C_CDlip" in the abbreviation "diagonal replay" (see Figs. 197 to 204). In addition, the combination name "C_BT Lip" refers to the combination names "C_BT Lip_01" to "C_BT Lip_09" in the abbreviation "Parallel Replay (RT1 transition pattern)", and the combination name "C_CT Lip" , the combination name "C_CT Lip_01" to "C_BT Lip_06" in the abbreviation "parallel replay (RT1 transition pattern)".
内部当籤役「６択維持リプ」において押し順が正解の場合に有効ラインに沿って表示されるコンビネーション名「Ｃ＿ＣＵリプ」に係る図柄組合せは、ＲＴ状態の移行契機とはならない図柄組合せであるため、「６択維持リプ」が内部当籤役として決定され、かつ、押し順が正解の場合には、ＲＴ状態が移行することなく維持される。反対に、押し順が正解でない場合に有効ラインに沿って表示されるコンビネーション名「Ｃ＿ＢＴリプ」又は「Ｃ＿ＣＴリプ」に係る図柄組合せは、ＲＴ１移行図柄であるため、無限ＲＴ中に「６択維持リプ」が内部当籤役として決定され、かつ、押し順が不正解の場合には、ＲＴ状態がＲＴ１状態に移行することになる。 The symbol combination related to the combination name "C_CU Lip" that is displayed along the activated line when the pressing order is correct in the internal winning combination "6-choice maintenance Lip" is a symbol combination that does not trigger the transition to the RT state. , "Maintenance of 6 options" is determined as an internal winning combination, and when the pressing order is correct, the RT state is maintained without transition. On the contrary, since the symbol combination related to the combination name "C_BT Lip" or "C_CT Lip" displayed along the activated line when the pressing order is not correct is the RT1 transition symbol, "6 options are maintained" during infinite RT. When "Lip" is determined as the internal winning combination and the pressing order is incorrect, the RT state shifts to the RT1 state.
また、内部当籤役「６択突入リプ」は、押し順に応じて表示される図柄組合せが異なり、押し順が正解である場合には、略称「小山リプレイ」に係る図柄組合せのうちの図１８３～図１９６に示した表示可能な図柄組合せのいずれかが有効ラインに沿って表示される。一方、押し順が正解でない場合には、コンビネーション名「Ｃ＿ＢＴリプ」又は「Ｃ＿ＣＴリプ」に係る図柄組合せのうちの図１８３～図１９６に示した表示可能な図柄組合せのいずれかが有効ラインに沿って表示される。 In addition, for the internal winning combination "6-choice entry Rip", the symbol combination displayed differs depending on the order of pressing. Any of the displayable symbol combinations shown in FIG. 196 are displayed along the active line. On the other hand, if the pressing order is not correct, one of the displayable symbol combinations shown in FIGS. displayed.
内部当籤役「６択突入リプ」において押し順が正解の場合に有効ラインに沿って表示される略称「小山リプレイ」に係る図柄組合せは、ＲＴ４移行図柄であり、また、押し順が正解でない場合に有効ラインに沿って表示されるコンビネーション名「Ｃ＿ＢＴリプ」又は「Ｃ＿ＣＴリプ」に係る図柄組合せは、ＲＴ１移行図柄である。そのため、無限ＲＴ中に「６択突入リプ」が内部当籤役として決定され、かつ、押し順が正解の場合には、ＲＴ状態がＲＴ４状態に移行することになり、反対に、押し順が不正解の場合には、ＲＴ状態がＲＴ１状態に移行することになる。 The symbol combination related to the abbreviated name "Koyama Replay" displayed along the activated line when the pressing order is correct in the internal winning combination "6-choice entry Rip" is the RT4 transition symbol, and when the pressing order is not correct The symbol combination associated with the combination name "C_BT Lip" or "C_CT Lip" displayed along the active line in 1 is the RT1 transition symbol. Therefore, during infinite RT, if "6-choice entry" is determined as the internal winning combination and the pressing order is correct, the RT state will shift to the RT4 state, while the pressing order is incorrect. If the answer is correct, the RT state will transition to the RT1 state.
また、内部当籤役「６択転落リプ」は、押し順に応じて表示される図柄組合せが異なり、押し順が正解である場合には、略称「Ｃ＿ＣＵリプ」に係る図柄組合せのうちの図１８３～図１９６に示した表示可能な図柄組合せのいずれかが有効ラインに沿って表示される。一方、押し順が正解でない場合には、コンビネーション名「小山リプレイ」に係る図柄組合せのうちの図１８３～図１９６に示した表示可能な図柄組合せのいずれかが有効ラインに沿って表示される。 In addition, for the internal winning combination "6-choice Tumble Lip", the symbol combination displayed differs depending on the order of pressing. Any of the displayable symbol combinations shown in FIG. 196 are displayed along the active line. On the other hand, if the pressing order is not correct, any one of the displayable symbol combinations shown in FIGS. 183 to 196 among the symbol combinations associated with the combination name "Koyama Replay" is displayed along the active line.
内部当籤役「６択転落リプ」において押し順が正解の場合に有効ラインに沿って表示されるコンビネーション名「Ｃ＿ＣＵリプ」に係る図柄組合せは、ＲＴ状態の移行契機とはならない図柄組合せであり、押し順が正解でない場合に有効ラインに沿って表示されるコンビネーション名「小山リプレイ」に係る図柄組合せは、ＲＴ４移行図柄である。そのため、無限ＲＴ中に「６択転落リプ」が内部当籤役として決定され、かつ、押し順が正解の場合には、ＲＴ状態が移行することなく維持されることになり、反対に、押し順が不正解の場合には、ＲＴ状態がＲＴ４状態に移行することになる。 The symbol combination related to the combination name "C_CU Lip" that is displayed along the activated line when the pressing order is correct in the internal winning combination "6 Choice Tumble Lip" is a symbol combination that does not trigger the transition to the RT state. The symbol combination associated with the combination name "Koyama Replay" displayed along the activated line when the pressing order is not correct is the RT4 shift symbol. Therefore, if "6-choice falling lips" is determined as an internal winning combination during infinite RT and the pushing order is correct, the RT state is maintained without transition. is incorrect, the RT state will transition to the RT4 state.
また、内部当籤役「３択昇格リプ」は、押し順に応じて表示される図柄組合せが異なり、押し順が正解である場合には、略称「強チャンスリプ」に係る図柄組合せのうちの図１８３～図１９６に示した表示可能な図柄組合せのいずれかが有効ラインに沿って表示される。一方、押し順が正解でない場合には、コンビネーション名「Ｃ＿ＣＵリプ」又は「Ｃ＿ＢＴリプ」に係る図柄組合せのうちの図１８３～図１９６に示した表示可能な図柄組合せのいずれかが有効ラインに沿って表示される。 In addition, for the internal winning combination "three-choice promotion letter", the symbol combination displayed differs according to the order of pressing. Any of the displayable symbol combinations shown in FIGS. 196 to 196 are displayed along the active line. On the other hand, if the pressing order is not correct, one of the displayable symbol combinations shown in FIGS. displayed.
内部当籤役「３択昇格リプ」において押し順が正解の場合に有効ラインに沿って表示される略称「強チャンスリプ」に係る図柄組合せは、ＲＴ５移行図柄であるため、無限ＲＴ中に「３択昇格リプ」が内部当籤役として決定され、かつ、押し順が正解の場合には、ＲＴ状態がＲＴ５状態に移行する。一方、押し順が正解でない場合に有効ラインに沿って表示される図柄組合せのうち、コンビネーション名「Ｃ＿ＣＵリプ」に係る図柄組合せは、ＲＴ状態の移行契機とはならない図柄組合せであり、また、コンビネーション名「Ｃ＿ＢＴリプ」又は「Ｃ＿ＣＴリプ」に係る図柄組合せは、ＲＴ１移行図柄である。そのため、無限ＲＴ中に「３択昇格リプ」が内部当籤役として決定され、かつ、押し順が不正解の場合には、ＲＴ状態が維持されることもあり、また、ＲＴ状態がＲＴ１状態に移行することもある。 The symbol combination related to the abbreviation "strong chance slip" that is displayed along the active line when the pushing order is correct in the internal winning combination "3-choice promotion slip" is a RT5 transition symbol, so during infinite RT, "3 If the "selection promotion" is determined as the internal winning combination and the pressing order is correct, the RT state shifts to the RT5 state. On the other hand, among the symbol combinations displayed along the activated line when the pressing order is not correct, the symbol combination related to the combination name "C_CU Lip" is a symbol combination that does not trigger a transition to the RT state. The symbol combination related to the name "C_BT Lip" or "C_CT Lip" is the RT1 transition symbol. Therefore, if "Three-choice Promotion Rip" is determined as an internal winning combination during infinite RT and the pressing order is incorrect, the RT state may be maintained, and the RT state will change to RT1 state. It may also migrate.
［報知（ＡＲＴ）機能の作動の有無を考慮した遊技状態の遷移フロー］
続いて、図２０６及び図２０７を参照して、報知（ＡＲＴ）機能の作動の有無を考慮した遊技状態の遷移フローについて説明する。本実施形態では、主制御回路９０（メインＣＰＵ１０１）により、遊技者にとって有利な停止操作を報知する機能（ＡＲＴ機能）の作動の有無が決定される。それゆえ、本実施形態では、ボーナス非作動状態においてＡＲＴ機能の作動／非作動状態も遊技状態として管理する。
[Transition flow of game state considering the presence or absence of activation of notification (ART) function]
Subsequently, a game state transition flow considering whether or not the notification (ART) function is activated will be described with reference to FIGS. In this embodiment, the main control circuit 90 (main CPU 101) determines whether or not to operate a function (ART function) that notifies a stop operation that is advantageous to the player. Therefore, in this embodiment, the operating/non-operating state of the ART function is also managed as a game state in the bonus non-operating state.
本実施形態のパチスロ１では、主制御回路９０は、非ボーナス作動状態において、報知（ＡＲＴ）の有無に基づいて「通常状態」「ＣＺ（チャンスゾーン）」及び「ＡＲＴ状態」を別個の遊技状態として管理する（より詳細には、図２０６に示すように、それぞれの遊技状態への前兆期間や準備期間も別個の遊技状態として管理する）。
In the pachi-
通常状態は、遊技者にとって有利な停止操作の情報を報知しない遊技状態（非ナビ区間）であり、遊技者にとって不利な遊技状態である。通常状態は、ＲＴ０～ＲＴ５状態のいずれかの状態である。 The normal state is a game state (non-navigation section) in which the information of the stop operation that is advantageous for the player is not notified, and is a game state that is disadvantageous to the player. The normal state is any one of RT0 to RT5 states.
ＣＺ（チャンスゾーン）は、通常状態に比べてＡＲＴ抽籤に当籤する確率が高い遊技状態であり、通常状態に比べると遊技者にとって有利な遊技状態である。本実施形態のパチスロ１において、ＣＺは、「初当りＣＺ」と「継続ＣＺ」とからなり、また、継続ＣＺは、更に「ＣＺ（ＡＲＴ後）」と「特殊ＣＺ」とからなる。
CZ (chance zone) is a game state in which the probability of winning the ART lottery is higher than in the normal state, and is a game state more advantageous to the player than in the normal state. In the pachi-
ＣＺは、１セット１０ゲームの遊技期間であるが、ＣＺからＡＲＴ状態に移行すると、残りの遊技期間が最低５ゲーム延長される。後述するようにパチスロ１では、ＣＺ中にＡＲＴ抽籤に当籤すると、ＣＺを一時中断してＡＲＴ状態に移行する。そして、その後ＡＲＴ状態が終了すると、中断していたＣＺを再開する。また、この再開したＣＺにおいてＡＲＴ抽籤に当籤すると、ＣＺを一時中断してＡＲＴ状態に移行し、ＡＲＴ状態の終了後に中断していたＣＺを再開する。
CZ is a game period of 10 games per set, but when the state is shifted from CZ to ART state, the remaining game period is extended by at least 5 games. As will be described later, in Pachi-
このときＣＺからＡＲＴ状態に移行するたびに、ＣＺの残り遊技期間が延長されるため、パチスロ１では、ＣＺ中のＡＲＴ抽籤に当籤する限り、ＣＺとＡＲＴ状態とがループする。初当りＣＺは、このようなＣＺとＡＲＴ状態とのループにおける最初のＣＺであり、継続ＣＺは、ＣＺとＡＲＴ状態とのループ中に用いられるＣＺである。すなわち、ＣＺとＡＲＴ状態とのループは、初当りＣＺから始まり、初当りＣＺ中にＡＲＴ抽籤に当籤すると、ＡＲＴ状態に移行し、このＡＲＴ状態が終了すると、その後、継続ＣＺとＡＲＴ状態とがループすることになる。
At this time, every time the CZ shifts to the ART state, the remaining game period of the CZ is extended, so in the pachi-
初当りＣＺは、通常状態から（ＣＺ前兆を介して）移行するＣＺであり、遊技者にとって有利な停止操作の情報を報知しない遊技状態（非ナビ区間）である。初当りＣＺは、ＲＴ０～ＲＴ５状態のいずれかの状態である。 The initial hit CZ is a CZ that shifts from the normal state (via the CZ precursor), and is a game state (non-navigation section) in which information about a stop operation that is advantageous to the player is not notified. The initial CZ is in one of RT0 to RT5 states.
継続ＣＺは、ＡＲＴ状態から（前兆を介さずに）移行するＣＺであり、遊技者にとって有利な停止操作の情報を報知する遊技状態（ナビ区間）である。継続ＣＺは、基本的には、ＲＴ４状態又はＲＴ５状態のいずれかの状態である。継続ＣＺのうち、ＣＺ（ＡＲＴ後）と特殊ＣＺとは、ＡＲＴ抽籤に当籤する確率がそれぞれ異なる状態であり、後述するように、特殊ＣＺの方がＣＺ（ＡＲＴ後）よりもＡＲＴ抽籤に当籤する確率が高い。 The continuation CZ is a CZ that transitions from the ART state (without an indication), and is a game state (navigation section) that notifies information of a stop operation that is advantageous to the player. Continue CZ is basically in either the RT4 state or the RT5 state. Of the continuous CZs, the CZ (after ART) and the special CZ are in a state where the probability of winning the ART lottery is different, and as described later, the special CZ is more likely to win the ART lottery than the CZ (after ART). likely to.
また、ＡＲＴ状態は、遊技者にとって有利な停止操作の情報を報知する遊技状態（ナビ区間）であり、遊技者にとって有利な遊技状態である。また、ＡＲＴ状態は、基本的には、ＲＴ４状態又はＲＴ５状態のいずれかの状態である。なお、本実施形態では、ＡＲＴに当籤している状態で前兆遊技が終了し、ＲＴ状態がＲＴ４状態又はＲＴ４状態まで移行すると、ＡＲＴ状態が開始される。 Also, the ART state is a game state (navigation section) in which information on a stop operation that is advantageous to the player is notified, and is a game state that is advantageous to the player. Also, the ART state is basically either the RT4 state or the RT5 state. In this embodiment, the ART state is started when the precursor game ends in the state where the ART is won and the RT state shifts to the RT4 state or the RT4 state.
図２０６に示すように、ＡＲＴ状態は、「通常ＡＲＴ」と「ＥＰ（エピソード）」と「ランク決めＡＲＴ」とからなる。通常ＡＲＴは、１セットを３０ゲームとするＡＲＴ状態であり、１セット終了後は必ずＣＺ（継続ＣＺ）に再突入する。ＥＰは、所謂上乗せ特化ゾーンであり、ＡＲＴ状態の継続期間の延長が通常ＡＲＴよりも高確率で行われる状態である。なお、本実施形態のパチスロ１では、基本的には、セット数によりＡＲＴ状態の継続期間を管理しているため、ＥＰ中は、高確率でＡＲＴ状態の権利が付与されることになる（なお、ＡＲＴ状態の権利は、メインＲＡＭ１０３に記憶されており、ＡＲＴ状態の権利が付与されると、付与された数の権利がメインＲＡＭ１０３に記憶され、また、遊技状態がＣＺや通常状態からＡＲＴ状態に移行すると、メインＲＡＭ１０３に記憶されているＡＲＴ状態の権利が１つ消去される）。
As shown in FIG. 206, the ART state consists of "normal ART", "EP (episode)", and "ranking ART". Normal ART is an ART state in which one set consists of 30 games, and after one set is completed, the player always reenters the CZ (continuous CZ). EP is a so-called extra special zone, and is a state in which the extension of the duration of the ART state is performed with a higher probability than normal ART. In the
ランク決めＡＲＴは、ＣＺからＡＲＴ状態に移行した後の最初の１ゲームで完結する遊技状態であり、その後に行われる通常ＡＲＴ中のランクを決定する。なお、詳細は後述するが、通常ＡＲＴ中のランクは、通常ＡＲＴ中における各種上乗せ（例えば、ＡＲＴ状態のセット数の上乗せやＣＺのゲーム数の上乗せ）に影響を与える情報であり、高ランクであるほど各種上乗せが優遇されている。 The rank determination ART is a game state that is completed in the first game after shifting from CZ to the ART state, and determines the rank during the normal ART performed thereafter. Although details will be described later, the rank in the normal ART is information that affects various additions in the normal ART (for example, the number of sets in the ART state and the number of games in CZ). The higher the number, the more preferential treatment is given.
図２０６及び図２０７に示すように、通常状態において後述するＣＺ抽籤に当籤し、かつ、１ゲーム以上のＣＺ前兆ゲーム数が決定されると（移行条件（Ａ１）が成立すると）、主制御回路９０は、遊技状態を通常状態からＣＺ前兆に移行させる。ＣＺ前兆は、ＣＺに移行する前に行われる前兆期間であり、ＣＺ前兆においてＣＺ前兆ゲーム数が消化されると（移行条件（Ａ２）が成立すると）、主制御回路９０は、遊技状態をＣＺ前兆から初当りＣＺに移行させる。
As shown in FIGS. 206 and 207, when the CZ lottery, which will be described later, is won in the normal state and the number of CZ precursor games of one or more games is determined (when the transition condition (A1) is established), the
また、初当りＣＺにおいて後述するＡＲＴ抽籤に当籤すると、当籤した遊技におけるＲＴ状態が低ＲＴ状態（ＲＴ０～ＲＴ３状態）である場合には（移行条件（Ｂ１）が成立すると）、主制御回路９０は、遊技状態を初当りＣＺからＡＲＴ準備中に移行させる。ＡＲＴ準備中は、ＡＲＴ抽籤に当籤した後に遊技状態をＡＲＴ状態に移行させるための準備期間であり、ＲＴ状態を高ＲＴ状態（ＲＴ４又はＲＴ５状態）に移行させるために必要な停止操作の情報が報知される。この報知の結果、ＲＴ状態が高ＲＴ状態まで移行すると（移行条件（Ｂ２）が成立すると）、主制御回路９０は、遊技状態をＡＲＴ準備中からランク決めＡＲＴに移行させる。
Also, when winning the ART lottery described later in the first hit CZ, if the RT state in the winning game is a low RT state (RT0 to RT3 state) (if the transition condition (B1) is established), the
一方、初当りＣＺにおいて、ＡＲＴ抽籤に当籤した遊技におけるＲＴ状態が高ＲＴ状態である場合には（移行条件（Ｂ３）が成立すると）、主制御回路９０は、遊技状態を初当りＣＺからランク決めＡＲＴに移行させる。また、初当りＣＺがＡＲＴ抽籤に当籤することなく終了すると（移行条件（Ｂ４）が成立すると）、主制御回路９０は、遊技状態を初当りＣＺから通常状態に移行させる。
On the other hand, in the first hit CZ, when the RT state in the game in which the ART lottery is won is a high RT state (when the transition condition (B3) is established), the
また、通常状態中もＡＲＴ抽籤を行っており、通常状態においてＡＲＴ抽籤に当籤し、かつ、１ゲーム以上のＡＲＴ前兆ゲーム数が決定されると（移行条件（Ｃ１）が成立すると）、主制御回路９０は、遊技状態を通常状態からＡＲＴ前兆に移行させる。ＡＲＴ前兆は、ＡＲＴ状態に移行する前に行われる前兆期間である。ＡＲＴ前兆においてＡＲＴ前兆ゲーム数が消化されると、ＡＲＴ前兆ゲーム数が消化された遊技におけるＲＴ状態が低ＲＴ状態である場合には（移行条件（Ｃ２）が成立すると）、主制御回路９０は、遊技状態をＡＲＴ前兆からＡＲＴ準備中に移行させ、ＡＲＴ前兆ゲーム数が消化された遊技におけるＲＴ状態が高ＲＴ状態である場合には（移行条件（Ｃ３）が成立すると）、主制御回路９０は、遊技状態をＡＲＴ前兆からランク決めＡＲＴに移行させる。
In addition, the ART lottery is performed even in the normal state, and when the ART lottery is won in the normal state and the number of ART precursor games of one or more games is determined (when the transition condition (C1) is established), the main control A
なお、図２０６及び図２０７に示すように、本実施形態のパチスロ１では、ＣＺ前兆及びＡＲＴ前兆は、通常状態からＣＺ又はＡＲＴ状態に移行する際に経由することがある一方で、ＣＺからＡＲＴ状態、又はＡＲＴ状態からＣＺに移行する場合には経由することがない。
As shown in FIGS. 206 and 207, in the
続いて、ランク決めＡＲＴは、１ゲームで完結し、１ゲームが行われるとランク決めＡＲＴ中に決定した通常ＡＲＴ中のランクに基づいて他の遊技状態に移行する。具体的には、ランク決めＡＲＴ中に決定したランクが３以下である場合には（移行条件（Ｄ）が成立すると）、主制御回路９０は、遊技状態をランク決めＡＲＴから通常ＡＲＴに移行させる。
Subsequently, the rank determination ART is completed in one game, and when one game is performed, the game shifts to another game state based on the rank in the normal ART determined during the rank determination ART. Specifically, when the rank determined during the rank determination ART is 3 or less (when the transition condition (D) is established), the
また、ランク決めＡＲＴ中に決定したランクが４であり、かつ、ランク決めＡＲＴ終了時のＲＴ状態がＲＴ４状態である場合には（移行条件（Ｅ１）が成立すると）、主制御回路９０は、遊技状態をランク決めＡＲＴからＥＰ準備中に移行させる。ＥＰ準備中は、ランク決めＡＲＴからＥＰに移行させる際にＲＴ状態をＲＴ５状態に移行させるための準備期間（なお、ＥＰは、ＲＴ５状態中に行われる遊技状態である）であり、ＥＰ準備中にＲＴ状態がＲＴ５状態まで移行すると（移行条件（Ｅ２）が成立すると）、主制御回路９０は、遊技状態をＥＰ準備中からＥＰに移行させる。一方、ランク決めＡＲＴ中に決定したランクが４であり、かつ、ランク決めＡＲＴ終了時のＲＴ状態がＲＴ５状態である場合には（移行条件（Ｅ３）が成立すると）、主制御回路９０は、遊技状態をランク決めＡＲＴからＥＰに移行させる。
Further, when the rank determined during the rank determination ART is 4 and the RT state at the end of the rank determination ART is the RT4 state (when the transition condition (E1) is satisfied), the
また、通常ＡＲＴにおいて、ナビ高確中に「３択昇格リプ」が内部当籤役として決定され、かつ、当該遊技においてＲＴ５状態に移行すると（移行条件（Ｆ）が成立すると）、主制御回路９０は、遊技状態を通常ＡＲＴからＥＰに移行させる。なお、「３択昇格リプ」が内部当籤役として決定された遊技では、押し順正解時に略称「強チャンスリプ（ＲＴ５移行図柄）」に係る図柄組合せが有効ラインに沿って表示され、ＲＴ状態がＲＴ５状態に移行する一方で、押し順不正解時には、ＲＴ状態がＲＴ５状態に移行しない。後述するように、通常ＡＲＴ中は、ナビ高確中は、「３択昇格リプ」が内部当籤役として決定された場合に正解の押し順を報知する一方で、非ナビ高確中は、「３択昇格リプ」が内部当籤役として決定された場合には不正解の押し順（コンビネーション名「Ｃ＿ＣＵリプ」に係る図柄組合せが表示される押し順）を報知する。そのため、ＡＲＴ状態中の押し順の報知に従う限り、非ナビ高確中にＲＴ状態がＲＴ５状態に移行することがなく、また、非ナビ高確中に押し順の報知に従わずにＲＴ５状態に移行してしまった場合には、ナビ高確中ではないため移行条件（Ｆ）が成立することないため、非ナビ高確中に遊技状態がＥＰに移行することがない。
Also, in the normal ART, when "3-choice promotion" is determined as an internal winning combination during high navigation accuracy, and the game shifts to the RT5 state (transition condition (F) is satisfied), the
また、ＥＰにおいて、保証なし時の「６択転落リプ」が内部当籤役として決定され、かつ、当該遊技においてＲＴ４状態に移行すると（移行条件（Ｇ）が成立すると）、主制御回路９０は、遊技状態をＥＰから通常ＡＲＴに移行させる。なお、「６択転落リプ」が内部当籤役として決定された遊技では、押し順不正解時に略称「小山リプレイ（ＲＴ４移行図柄）」に係る図柄組合せが有効ラインに沿って表示され、ＲＴ状態がＲＴ４状態に移行する一方で、押し順正解時には、ＲＴ状態がＲＴ４状態に移行しない。後述するように、ＥＰ中は、ＲＴ４状態への転落回避の保証がある場合には、「６択転落リプ」の当籤時に正解の押し順を報知する一方で、保証がない場合には、「６択転落リプ」の当籤時に正解及び不正解の何れの押し順も報知しない（すなわち、押し順自体を報知しない）。そのため、保証なし時のＥＰ中は、「６択転落リプ」の当籤時に自力で正解の押し順を当てることでＥＰを継続することができ、反対に押し順が不正解になってしまうと、ＥＰから通常ＡＲＴに遊技状態が移行してしまう。 Also, in the EP, when "6-choice drop" is determined as an internal winning combination when there is no guarantee, and the game shifts to the RT4 state (transition condition (G) is satisfied), the main control circuit 90: The game state is shifted from EP to normal ART. In addition, in the game in which "6-choice Tumble Rip" is determined as the internal winning combination, when the pressing order is incorrect, the symbol combination related to the abbreviation "Koyama Replay (RT4 transition symbol)" is displayed along the effective line, and the RT state is displayed. While shifting to the RT4 state, when the pressing order is correct, the RT state does not shift to the RT4 state. As will be described later, during the EP, if there is a guarantee of avoiding falling to the RT4 state, the order of pressing the correct answer is notified when the "6-choice fall description" is won. Neither correct nor incorrect pressing order is reported when "6-choice fall slip" is won (that is, the pressing order itself is not reported). Therefore, during the EP when there is no guarantee, you can continue the EP by guessing the correct pushing order on your own when you win the "6-choice fall riff". The game state shifts from EP to normal ART.
また、通常ＡＲＴのゲーム数が消化され、１セットの通常ＡＲＴが終了すると（移行条件（Ｈ）が成立すると）、主制御回路９０は、遊技状態を通常ＡＲＴから継続ＣＺに移行させる。
Further, when the number of normal ART games is completed and one set of normal ART is completed (when transition condition (H) is established), the
また、継続ＣＺにおいて移行条件（Ｉ）が成立すると、主制御回路９０は、遊技状態を継続ＣＺから通常ＡＲＴに移行させる。ここで、継続ＣＺ中はＡＲＴ抽籤を行っており、このＡＲＴ抽籤に当籤した場合に移行条件（Ｉ）が成立することになる。また、後述するように、本実施形態のパチスロ１では、ＡＲＴ状態のセット数を上乗せ（ストック）することがあり、継続ＣＺの終了時にセット数のストックが残っている場合には、ストックの放出を行い、遊技状態が継続ＣＺから通常ＡＲＴに移行する。そのため、継続ＣＺから通常ＡＲＴに移行することになる移行条件（Ｉ）は、継続ＣＺ中のＡＲＴ抽籤に当籤すること、又は、ＡＲＴ状態のセット数のストックが放出されること、の何れかが満たされた場合に成立する。
Further, when the transition condition (I) is established in the continuation CZ, the
一方で、移行条件（Ｉ）が成立することなく継続ＣＺのゲーム数が消化してしまった場合には（移行条件（Ｊ）が成立すると）、主制御回路９０は、遊技状態を継続ＣＺから通常状態に移行させる。なお、本実施形態のパチスロ１では、継続ＣＺ（初当りＣＺも同様）から通常状態に移行する際に特殊な遊技性を有しており、この点の詳細は、図２１０で後述する。
On the other hand, when the number of games of the continuation CZ is exhausted without the transition condition (I) being satisfied (when the transition condition (J) is satisfied), the
また、特定状態中にボーナスに係る役（「Ｆ＿クラウンＢＢ」「Ｆ＿赤ＢＢ」又は「Ｆ＿青ＢＢ」）が内部当籤役として決定されると（移行条件（Ｋ１）が成立すると）、主制御回路９０は、遊技状態を特定状態から通常フラグ間に移行させる。なお、特定状態とは、通常状態、ＣＺ前兆状態又はＡＲＴ前兆状態の何れかである。また、通常フラグ間において、ボーナスに係る役が入賞しボーナスが作動すると（移行条件（Ｋ２）が成立すると）、主制御回路９０は、遊技状態を通常フラグ間から通常ＢＢに移行させる。そして、通常ＢＢにおいて規定枚数のメダルが払い出されボーナスの作動が終了すると（移行条件（Ｋ３）が成立すると）、主制御回路９０は、遊技状態を通常ＢＢから特定状態に移行させる。なお、通常ＢＢから移行する特定状態は、移行条件（Ｋ１）が満たされたときに滞在していた遊技状態である。
Further, when a combination related to a bonus ("F_Crown BB", "F_Red BB" or "F_Blue BB") is determined as an internal winning combination during the specific state (when the transition condition (K1) is established), the
また、通常フラグ間において後述するＡＲＴ抽籤に当籤すると（移行条件（Ｌ）が成立すると）、主制御回路９０は、遊技状態を通常フラグ間からＡＲＴ中フラグ間に移行させる。同様に、通常ＢＢにおいて後述するＡＲＴ抽籤に当籤すると（移行条件（Ｍ）が成立すると）、主制御回路９０は、遊技状態を通常ＢＢからＡＲＴ中ＢＢに移行させる。
Further, when an ART lottery to be described later is won between the normal flags (when the transition condition (L) is established), the
また、所定状態中にボーナスに係る役が内部当籤役として決定されると（移行条件（Ｎ１）が成立すると）、主制御回路９０は、遊技状態を所定状態からＡＲＴ中フラグ間に移行させる。なお、所定状態とは、ＣＺ（初当りＣＺ及び継続ＣＺ）、ＡＲＴ準備中、ランク決めＡＲＴ、通常ＡＲＴ、ＥＰ前兆及びＥＰの何れかである。また、ＡＲＴ中フラグ間において、ボーナスに係る役が入賞しボーナスが作動すると（移行条件（Ｎ２）が成立すると）、主制御回路９０は、遊技状態をＡＲＴ中フラグ間からＡＲＴ中ＢＢに移行させる。そして、ＡＲＴ中ＢＢにおいて規定枚数のメダルが払い出されボーナスの作動が終了すると（移行条件（Ｎ３）が成立すると）、主制御回路９０は、遊技状態をＡＲＴ中ＢＢからＡＲＴ準備中に移行させる。
Further, when a bonus combination is determined as an internal winning combination during a predetermined state (if a transition condition (N1) is satisfied), the
なお、図２０６に示すように、複数の遊技状態のうちの、通常状態、ＣＺ前兆、ＡＲＴ前兆及び初当りＣＺは、遊技者に対して停止操作の情報を報知しない遊技状態（非ナビ区間）であり、また、ＡＲＴ準備中、ランク決めＡＲＴ、通常ＡＲＴ、ＥＰ前兆及び継続ＣＺは、遊技者に対して停止操作の情報を報知する遊技状態（ナビ区間）である。また、ＥＰ中は、基本的にはナビ区間であるが、保証がない場合の「６択転落リプ」の当籤時に限り、非ナビ区間として扱われる。 In addition, as shown in FIG. 206, among the plurality of game states, the normal state, CZ precursor, ART precursor, and first hit CZ are game states (non-navigation sections) in which the information of the stop operation is not notified to the player. , and ART preparation, ranking ART, normal ART, EP precursor, and continuation CZ are game states (navigation sections) in which stop operation information is notified to the player. Also, during the EP, it is basically a navigation section, but it is treated as a non-navigation section only when the "6-choice fall description" is won when there is no guarantee.
ここで、図２０５（Ｂ）を参照して、ナビ区間では、「６択維持リプ」又は「６択突入リプ」が内部当籤役として決定されると、遊技者に対して正解の押し順が報知される。一方、ナビ区間であっても「３択昇格リプ」が内部当籤役として決定された場合は、ナビ高確中であるか非ナビ高確中であるかに応じて報知する停止操作の情報が異なる。具体的には、ナビ区間中のナビ高確中は、「３択昇格リプ」が内部当籤役として決定されると、正解の押し順を報知し略称「強チャンスリプ」に係る図柄組合せの表示を促し、ナビ区間中の非ナビ高確中は、「３択昇格リプ」が内部当籤役として決定されると、不正解の押し順のうちのコンビネーション名「Ｃ＿ＣＵリプ」に係る図柄組合せが表示される押し順を報知する。 Here, with reference to FIG. 205(B), in the navigation section, if "6-choice maintenance lip" or "6-choice entry lip" is determined as an internal winning combination, the player will be given the correct order of pressing. be notified. On the other hand, even if it is a navigation section, if "3-choice promotion reply" is determined as an internal winning combination, information on the stop operation to be notified depending on whether navigation is high or non-navigation is high different. Specifically, during navigation high accuracy in the navigation section, when "3-choice promotion letter" is determined as an internal winning role, the order of pressing the correct answer is notified and the symbol combination related to the abbreviated "strong chance letter" is displayed. , and during the non-navigation high accuracy in the navigation section, when "3-choice promotion letter" is determined as an internal winning role, the symbol combination related to the combination name "C_CU letter" in the incorrect pressing order is displayed. The push order to be performed is reported.
また、「６択転落リプ」当籤時に報知する押し順は、ＥＰ中の転落回避の保証の有無に応じて異なり、保証あり時（ナビ区間）では、正解の押し順を報知しコンビネーション名「Ｃ＿ＣＵリプ」に係る図柄組合せの表示を促し、保証なし時（非ナビ区間）では、何らの押し順も報知しない。なお、ＥＰ中の転落回避の保証の有無は、後述する転落モードに基づき管理される。 In addition, the pressing order notified when the "6-choice fall description" is won differs depending on whether there is a guarantee of avoiding falling during the EP. It prompts the user to display the combination of symbols related to "Rep", and when there is no guarantee (non-navigation section), it does not notify any pressing order. It should be noted that whether or not there is a guarantee of fall avoidance during EP is managed based on a fall mode described later.
［内部当籤役と抽籤用フラグとの対応関係］
続いて、本実施形態のパチスロ１における遊技の流れの詳細について説明する。ここで、パチスロ１では、内部当籤役などに基づき各種の抽籤を行うが、以下では、内部当籤役を抽籤用フラグに変換した上で各種の抽籤を行う。図２０８は、内部当籤役と抽籤用フラグとの対応関係を示す図である。なお、本実施形態のパチスロ１では、各種抽籤をリール回転開始時（スタート時）又はリール停止時に行うことがある。図２０８（Ａ）は、スタート時に行う各種抽籤に用いる抽籤用フラグと内部当籤役との対応関係を示し、図２０８（Ｂ）は、スタート時又はリール停止時に行う各種抽籤に用いる抽籤用フラグと内部当籤役との対応関係を示す。
[Correspondence between Internal Winning Combinations and Lottery Flags]
Next, the details of the game flow in the pachi-
図２０８（Ａ）に示すように、スタート時に行う各種抽籤に用いる抽籤用フラグは、内部当籤役から決定される。例えば、内部当籤役「押し順ベル」及び「Ｆ＿共通ベル」は、抽籤用フラグ「ベル」に対応する。また、「ＢＢ（ＣＢＢ又はＮＢＢ）中のはずれ」は、抽籤用フラグ「ベルはずれＡ」に対応し、内部当籤役「Ｆ＿ＢＢ中弱チェリプ」は、抽籤用フラグ「ベルはずれＢ」に対応する。 As shown in FIG. 208(A), lottery flags used in various lotteries at the start are determined from internal winning combinations. For example, the internal winning combination "push order bell" and "F_common bell" correspond to the lottery flag "bell". In addition, "lost in BB (CBB or NBB)" corresponds to the lottery flag "loose Bell A", and the internal winning combination "F_BB Medium Weak Cherip" corresponds to the lottery flag "loose Bell B".
続いて、図２０８（Ｂ）に示すように、リール停止時に行う各種抽籤に用いる抽籤用フラグは、リール停止時に有効ラインに沿って表示された図柄組合せから決定される。上述したように、本実施形態のパチスロ１では、押し順に応じて表示される図柄組合せが異なる押し順役を設けており、このような押し順役では、遊技者が実際に停止操作を行うまで、パチスロ１側において表示される図柄組合せを把握することができない。そこで、パチスロ１では、押し順役の一部については、表示された図柄組合せ（言い換えると、押し順の正解の有無）に応じて抽籤用フラグを異ならせている。
Subsequently, as shown in FIG. 208(B), the lottery flags used in various lotteries performed when the reels are stopped are determined from the symbol combinations displayed along the activated lines when the reels are stopped. As described above, in the pachi-
なお、ＡＲＴ状態などのナビ区間中は、遊技者に対して停止操作の情報（押し順）が報知されるため、押し順役の当籤時に表示されるべき図柄組合せを、パチスロ１側において予め把握することができる。そこで、図２０８（Ｂ）に示すように、パチスロ１では、押し順役の一部と対応する抽籤用フラグとを、ナビ区間と非ナビ区間とで異ならせている。なお、パチスロ１では、表示される（表示されるべき）図柄組合せをパチスロ１側で予め把握できない非ナビ区間中は、各種抽籤をリール停止時に行い、パチスロ１側で予め把握できるナビ区間中は、各種抽籤をスタート時に行う。
During the navigating section such as the ART state, the player is notified of the stop operation information (push order). can do. Therefore, as shown in FIG. 208(B), in Pachi-
図２０８（Ｂ）に示すように、内部当籤役「６択突入リプ」は、非ナビ区間では、押し順正解時に抽籤用フラグ「弱チャンスリプ」が対応し、また、押し順不正解時に抽籤用フラグ「通常リプ」が対応する。また、内部当籤役「６択突入リプ」は、ナビ区間では、抽籤用フラグ「弱チャンスリプ」が対応する。なお、後述するように、各種抽籤では、抽籤用フラグ「通常リプ」よりも抽籤用フラグ「弱チャンスリプ」の方が、抽籤結果が優遇されている。 As shown in FIG. 208(B), in the non-navigation section, the internal winning combination "6-choice entry" corresponds to the lottery flag "weak chance slip" when the pressing order is correct, and the lottery flag when the pressing order is incorrect. The flag for "Normal reply" corresponds. Also, the internal winning combination "6-choice rush slip" corresponds to the lottery flag "weak chance slip" in the navigation section. As will be described later, in various lotteries, the lottery flag "weak chance slip" is given more favorable lottery results than the lottery flag "normal slip".
ここで、内部当籤役「６択突入リプ」は、押し順正解時にＲＴ２状態からＲＴ４状態に移行する契機となる当籤役であるが、各種抽籤に用いる抽籤用フラグは、押し順正解時（ＲＴ４状態に移行）には「弱チャンスリプ」、押し順不正解時（ＲＴ２状態のまま維持）には「通常リプ」が対応するため、対応する抽籤用フラグもＲＴ状態も押し順正解時の方が優遇されている。 Here, the internal winning combination "6-choice entry" is a winning combination that triggers a shift from the RT2 state to the RT4 state when the pressing order is correct. state) corresponds to "weak chance reply", and when the pushing order is incorrect (maintains in RT2 state), "normal reply" corresponds, so the corresponding lottery flag and RT state are the ones when the pushing order is correct. are given preferential treatment.
また、内部当籤役「６択転落リプ」は、非ナビ区間では、押し順正解時に抽籤用フラグ「通常リプ」が対応し、また、押し順不正解時に抽籤用フラグ「弱チャンスリプ」が対応する。また、内部当籤役「６択転落リプ」は、ナビ区間では、抽籤用フラグ「弱チャンスリプ」が対応する。 In addition, for the internal winning combination "6 Choice Tumble Lip", in the non-navigation section, the lottery flag "Normal Lip" corresponds to the correct pressing order, and the lottery flag "Weak Chance Lip" corresponds to the incorrect pressing order. do. Also, the internal winning combination "6-choice falling slip" corresponds to the lottery flag "weak chance slip" in the navigation section.
ここで、内部当籤役「６択転落リプ」は、押し順不正解時にＲＴ５状態からＲＴ４状態に移行（転落）する契機となる当籤役であるが、各種抽籤に用いる抽籤用フラグは、押し順正解時（ＲＴ５状態のまま維持）には「通常リプ」、押し順不正解時（ＲＴ４状態に転落）には「弱チャンスリプ」が対応するため、対応する抽籤用フラグとしては、押し順不正解時の方が押し順正解時よりも優遇されている。一方で、ＲＴ状態がＲＴ５状態からＲＴ４状態に転落してしまうため、ＲＴ状態の観点からは、押し順正解時の方が押し順不正解時よりも優遇されている。 Here, the internal winning combination "6-choice drop" is a winning combination that triggers a transition (fall) from the RT5 state to the RT4 state when the push order is incorrect. When the answer is correct (remains in RT5 state), "Normal reply" corresponds, and when the pushing order is incorrect (falls to RT4 state), "Weak chance reply" corresponds, so the corresponding lottery flag is "Incorrect pushing order". The correct answer is given more preferential treatment than the correct push order. On the other hand, since the RT state falls from the RT5 state to the RT4 state, from the viewpoint of the RT state, the correct pressing order is given more preferential treatment than the incorrect pressing order.
続いて、内部当籤役「３択昇格リプ」は、非ナビ区間では、押し順正解時に抽籤用フラグ「強チャンスリプ」が対応し、また、押し順不正解時に抽籤用フラグ「通常リプ」が対応する。また、内部当籤役「３択昇格リプ」は、ナビ区間中は、ナビ高確又は非ナビ高確に応じて対応する抽籤用フラグが異なり、ナビ区間中のナビ高確時は、抽籤用フラグ「強チャンスリプ」が対応し、また、ナビ区間中の非ナビ高確時は、抽籤用フラグ「通常リプ」が対応する。なお、後述するように、各種抽籤では、抽籤用フラグ「通常リプ」よりも抽籤用フラグ「強チャンスリプ」の方が、抽籤結果が優遇されている。 Next, in the non-navi section, the internal winning combination "3-choice promotion" corresponds to the lottery flag "strong chance slip" when the push order is correct, and the lottery flag "normal slip" corresponds to the push order incorrect. handle. In addition, during the navigation section, the corresponding lottery flag for the internal winning combination "3-choice promotion" differs depending on whether the navigation is high or not, and when the navigation is high during the navigation section, the lottery flag "Strong chance slip" corresponds, and when the navigation is not high accuracy during the navigation section, the lottery flag "Normal slip" corresponds. As will be described later, in various lotteries, the lottery flag "strong chance slip" is given more favorable lottery results than the lottery flag "normal slip".
ここで、内部当籤役「３択昇格リプ」は、押し順正解時にＲＴ４状態からＲＴ５状態に移行（昇格）する契機となる当籤役であるが、各種抽籤に用いる抽籤用フラグは、押し順正解時（ＲＴ５状態に昇格）には「強チャンスリプ」、押し順不正解時（ＲＴ４状態のまま維持）には「通常リプ」が対応するため、対応する抽籤用フラグもＲＴ状態も押し順正解時の方が優遇されている。 Here, the internal winning combination "3-choice promotion" is a winning combination that triggers a transition (promotion) from the state of RT4 to the state of RT5 when the pressing order is correct. When (promoted to RT5 state), "strong chance reply" corresponds, and when pushing order is incorrect (remains in RT4 state), "normal reply" corresponds, so both the corresponding lottery flag and RT state are correct in pushing order. Time is preferred.
＜各遊技状態中の遊技性＞
続いて、図２０９～図２１４を参照して、パチスロ１における代表的な遊技状態中の遊技の流れについて説明する。
<Playability in each game state>
Next, with reference to FIGS. 209 to 214, a game flow during a typical game state in pachi-
［通常状態中の遊技性］
初めに、図２０９を参照して、通常状態中の遊技の流れについて説明する。本実施形態のパチスロ１では、通常状態中はＡＲＴ状態を目指して遊技を行うことになる。通常状態からＡＲＴ状態への移行は、通常状態からＣＺを経由してＡＲＴ状態に移行するパターン（図２０９（Ａ）参照）と、通常状態から直接ＡＲＴ状態に移行するパターン（図２０９（Ｂ）参照）との２パターンがある。
[Playability in normal state]
First, referring to FIG. 209, the game flow during the normal state will be described. In the pachi-
図２０９（Ａ）を参照して、通常状態からＣＺを経由してＡＲＴ状態に移行するパターンでは、主制御回路９０は、通常状態中にＣＺ抽籤を行い、ＣＺ抽籤に当籤すると遊技状態を通常状態から（ＣＺ前兆を介して）ＣＺに移行させ、ＣＺ抽籤に当籤しないと遊技状態を通常状態のまま維持する。パチスロ１では、主制御回路９０は通常状態中に、抽籤用フラグ「ベル」に基づくＣＺ抽籤（図２０９（Ａ－１）参照）、及びベル以外の抽籤用フラグに基づくＣＺ抽籤（図２０９（Ａ－２）参照）を行う。
Referring to FIG. 209(A), in the pattern of shifting from the normal state to the ART state via the CZ, the
図２０９（Ａ－１）に示すように、パチスロ１では、通常状態中のモードとして、モード１、モード２、モード３及びモード４の４段階のモードを有しており、主制御回路９０は、抽籤用フラグが「ベル」である場合に、現在のモードに基づいてＣＺ抽籤を行う。なお、４段階のモードのうち、抽籤用フラグ「ベル」に基づくＣＺ抽籤に当籤する確率は、モード１が最も低く、モード２が次に低く、モード３が次に低く、モード４が最も高い。
As shown in FIG. 209(A-1), Pachi-
また、図２０９（Ａ－２）に示すように、パチスロ１では、通常状態中の抽籤状態として低確、高確及び超高確の３段階の抽籤状態を有しており、主制御回路９０は、抽籤用フラグがベル以外である場合に、抽籤用フラグ及び現在の抽籤状態に基づいてＣＺ抽籤を行う。なお、３段階の抽籤状態のうち、ベル以外の抽籤用フラグに基づくＣＺ抽籤に当籤する確率は、低確が最も低く、高確が次に低く、超高確が最も高い。
In addition, as shown in FIG. 209(A-2), Pachi-
主制御回路９０は、通常状態中にモード及び抽籤状態を様々な契機で移行させつつ、抽籤用フラグとモード又は抽籤状態とに基づきＣＺ抽籤を行う。その結果、通常状態中にＣＺ抽籤に当籤すると遊技状態を通常状態から（ＣＺ前兆を介して）ＣＺに移行させ、ＣＺ抽籤に当籤しないと遊技状態を通常状態のまま維持する。
The
また、通常状態から直接ＡＲＴ状態に移行するパターンも、図２０９（Ｂ－１）（Ｂ－２）に示すように、２つのパターンが設けられている。直接ＡＲＴ状態に移行する一つ目のパターンは、図２０９（Ｂ－１）に示すように、主制御回路９０は、通常状態中に抽籤用フラグと抽籤状態等とに基づきＡＲＴ抽籤を行い、その結果、ＡＲＴ抽籤に当籤すると、遊技状態を通常状態から（ＡＲＴ前兆及びＡＲＴ準備中を介して）ＡＲＴ状態に移行させ、ＡＲＴ抽籤に当籤しないと遊技状態を通常状態のまま維持する。
In addition, two patterns are provided as shown in FIGS. 209(B-1) and (B-2) for the pattern of direct transition from the normal state to the ART state. As shown in FIG. 209(B-1), the
一方、直接ＡＲＴ状態に移行する二つ目のパターンでは、主制御回路９０は、ＡＲＴ抽籤を行うことなく、ＲＴ状態がＲＴ３状態に移行するとＡＲＴ状態のストックを付与して、その後、遊技状態を通常状態から（ＡＲＴ前兆及びＡＲＴ準備中を介して）ＡＲＴ状態に移行させる。
On the other hand, in the second pattern of directly shifting to the ART state, the
ここで、上述のようにＲＴ３状態へは、無限ＲＴ状態中にＲＴ３移行図柄である略称「チェリプ」に係る図柄組合せが表示されると、移行する。図２０５を参照すると、略称「チェリプ」に係る図柄組合せは、内部当籤役として「Ｆ＿弱チェリプ」が遊技において表示され、その他の役が内部当籤役として決定された場合には表示されない。また、図１８０を参照すると、無限ＲＴ状態では、「Ｆ＿弱チェリプ」はＲＴ２状態中に低い確率（３２／６５５３６）で内部当籤役として決定され、その他の無限ＲＴ状態（ＲＴ０状態、ＲＴ４状態及びＲＴ５状態）中は、内部当籤役として決定されることがないため、ＲＴ３状態へは、ＲＴ２状態からのみ移行することがあり、その他のＲＴ状態から移行することがない（図１７８参照）。 Here, as described above, the RT3 state is shifted to when the symbol combination related to the abbreviated name "Cherip", which is the RT3 shift symbol, is displayed during the infinite RT state. Referring to FIG. 205, the symbol combination associated with the abbreviation "CHERIP" is not displayed when "F_weak CHERIP" is displayed in the game as an internal winning combination and other winning combinations are determined as internal winning combinations. Also, referring to FIG. 180, in the infinite RT state, "F_Weak Cherip" is determined as an internal winning combination with a low probability (32/65536) during the RT2 state, and other infinite RT states (RT0 state, RT4 state and During the RT5 state), the internal winning combination is not determined, so the RT3 state may be shifted only from the RT2 state, and the other RT states will not be shifted (see FIG. 178).
そのため、直接ＡＲＴ状態に移行する二つ目のパターンでは、主制御回路９０は、ＲＴ状態がＲＴ２状態からＲＴ３状態に移行すると、遊技状態を通常状態からＡＲＴ状態に移行させることになる。なお、有限ＲＴ状態であるＲＴ１状態中は、「Ｆ＿弱チェリプ」が中程度の確率（８７４／６５５３６）で内部当籤役として決定されるが（図１８０参照）、ＲＴ１状態中に略称「弱チェリプ」に係る図柄組合せが表示されても、ＲＴ１状態は有限ＲＴ状態であるため、ＲＴ３状態に移行することはない。
Therefore, in the second pattern of direct transition to the ART state, the
また、ＲＴ３状態中は、「Ｆ＿弱チェリプ」が高確率（１８７５２／６５５３６）で内部当籤役として決定される（図１８０参照）。そのため、ＲＴ３状態に移行できた場合には略称「弱チェリプ」に係る図柄組合せが頻繁に表示されることになる。遊技者にとってみれば、略称「弱チェリプ」に係る図柄組合せが頻繁に表示されることで、ＲＴ３状態中であること、すなわち、ＡＲＴ状態のストックが付与されていることについて期待感を抱くことになる。このように本実施形態のパチスロ１では、特定の図柄組合せが頻繁に表示されると、ＡＲＴ状態のストックという特典が付与されている期待感を抱くことができる。
Also, during the RT3 state, "F_Weak Cherip" is determined as an internal winning combination with a high probability (18752/65536) (see FIG. 180). Therefore, when it is possible to shift to the RT3 state, the symbol combination related to the abbreviated name "Weak Cherip" is frequently displayed. From the player's point of view, the frequent display of symbol combinations related to the abbreviated name "Weak Cherip" gives the player a feeling of anticipation that the RT3 state is in effect, that is, that the ART state stock is provided. Become. As described above, in the pachi-
なお、ＲＴ３状態に移行したことに伴いＡＲＴ状態に移行する場合の、ＡＲＴ前兆の開始タイミングは任意である。すなわち、ＲＴ３状態に移行した時点で遊技状態を通常状態からＡＲＴ前兆に移行することとしてもよく、また、ＲＴ３状態中に任意のゲーム数が経過した時点で遊技状態を通常状態からＡＲＴ前兆に移行することとしてもよく、また、ＲＴ３状態からＲＴ０状態に移行した時点で遊技状態を通常状態からＡＲＴ前兆に移行することとしてもよい。 Note that the timing of starting the ART precursor is arbitrary when the state is shifted to the ART state as a result of the shift to the RT3 state. That is, the game state may be shifted from the normal state to the ART precursor when the state is shifted to the RT3 state, and the game state may be shifted from the normal state to the ART precursor when an arbitrary number of games has passed during the RT3 state. Alternatively, the game state may be changed from the normal state to the ART precursor when the RT3 state is changed to the RT0 state.
［ＣＺ中の遊技性］
続いて、図２１０及び図２１１を参照して、ＣＺ中の遊技の流れについて説明する。
[Playability in CZ]
Next, with reference to FIGS. 210 and 211, the game flow during CZ will be described.
図２１０（Ａ）に示すように、本実施形態のパチスロ１では、ＣＺ中にＡＲＴ抽籤を行っており、このＡＲＴ抽籤に当籤すると、ＣＺを一時中断してＡＲＴ状態に移行する。そして、その後ＡＲＴ状態が終了すると、中断していたＣＺを再開し、再びＡＲＴ抽籤を行う。このようにパチスロ１では、ＣＺ中は、ＣＺゲーム数が残っている限りＣＺとＡＲＴ状態とがループする。
As shown in FIG. 210(A), in pachi-
また、ＣＺの最終ゲームにおいてＡＲＴ抽籤に非当籤の場合には、ＣＺは終了することになるが、ＡＲＴ状態のセット数のストック状況によっては、ＣＺの最終ゲーム終了時にストックが残っていることがある。パチスロ１では、ＣＺの最終ゲームにおいてＡＲＴ抽籤に非当籤の場合であっても、ＡＲＴ状態のセット数のストックが有るときは、ストックを１つ放出し、ＡＲＴ状態に遊技状態を移行する。このとき、ＣＺからＡＲＴ状態への移行に伴い、ＣＺの残りゲーム数が最低５ゲーム延長される結果、その後、ＣＺとＡＲＴ状態とがループすることになり、また、ＡＲＴ状態のセット数のストックが残っている限り、ＣＺの最終ゲーム終了時にストックの放出が行われる結果、ＣＺとＡＲＴ状態とがループすることになる。
Also, if the ART lottery is not won in the final game of CZ, the CZ will end, but depending on the stock situation of the number of sets in the ART state, the stock may remain at the end of the final game of CZ. be. In pachi-
一方で、ＣＺの最終ゲームにおいてＡＲＴ抽籤に非当籤であり、かつ、ＡＲＴ状態のセット数のストックがない場合には、ＣＺが終了し、遊技状態が通常状態に移行する。このとき、本実施形態のパチスロ１では、ＣＺ終了後の通常状態の１ゲーム目に限り、２ゲーム目以降よりも高い確率で当籤するＡＲＴ抽籤（泣きの１回）を行う。このＣＺ終了後の１ゲーム目に行うＡＲＴ抽籤に当籤すると、ＡＲＴ状態に遊技状態を移行し、非当籤すると、通常状態のまま遊技状態を維持する。また、このＣＺ終了後の１ゲーム目に行うＡＲＴ抽籤に当籤することによりＡＲＴ状態に移行した場合にも、ＣＺの残りゲーム数が最低５ゲーム延長され、結果、その後、ＣＺとＡＲＴ状態とがループすることになり、また、その後のＣＺの最終ゲームのストック放出や、泣きの１回のＡＲＴ抽籤が行われる結果、ＣＺとＡＲＴ状態とがループすることになる。
On the other hand, in the final game of CZ, if the ART lottery is not won and the set number of ART state is not in stock, the CZ ends and the game state shifts to the normal state. At this time, in the pachi-
ここで、上述したように、本実施形態では、通常状態から移行したＣＺを初当りＣＺと呼び、ＣＺとＡＲＴ状態とのループ中にＡＲＴ状態から戻った後のＣＺを継続ＣＺと呼ぶ。続いて、初当りＣＺの概要と継続ＣＺの概要とについて説明する。 Here, as described above, in this embodiment, the CZ that has shifted from the normal state is called the initial CZ, and the CZ after returning from the ART state during the loop between the CZ and the ART state is called the continued CZ. Next, an outline of the initial CZ and an outline of the continuation CZ will be described.
図２１０（Ｂ）に示すように、初当りＣＺ中は、ＣＺの残りゲーム数に応じてＡＲＴ状態への移行契機が異なり、初当りＣＺは、ＣＺの残りゲーム数が１以上の場合の抽籤フェーズＡと、ＣＺの残りゲーム数が０である場合の抽籤フェーズＢと、から構成される。また、図２１０（Ｃ）に示すように、継続ＣＺは、ＡＲＴ抽籤によるＡＲＴ状態への移行とストックの放出によるＡＲＴ状態への移行という移行契機を有しており、継続ＣＺは、継続ＣＺ中に行う抽籤フェーズＡと、ＣＺの残りゲーム数が０である場合の放出フェーズＤと、から構成される。 As shown in FIG. 210(B), during the initial winning CZ, the timing of transition to the ART state differs depending on the number of remaining CZ games, and the initial winning CZ is a lottery when the remaining number of CZ games is 1 or more. It consists of phase A and lottery phase B when the number of remaining games in CZ is zero. In addition, as shown in FIG. 210(C), continuous CZ has a transition opportunity of transition to ART state by ART lottery and transition to ART state by stock release, and continuous CZ is during continuous CZ and a release phase D when the number of remaining games of CZ is 0.
なお、ＣＺ終了後の１ゲーム目には泣きの１回のＡＲＴ抽籤が行われるが、この泣きの１回のＡＲＴ抽籤を便宜上、抽籤フェーズＣと呼ぶ（抽籤フェーズＣは、通常状態中のＡＲＴ抽籤であり、ＣＺを構成するものではない）。 In addition, one ART lottery for Crying is performed in the first game after the end of CZ, but for convenience, this one ART lottery for Crying is called lottery phase C It is a lottery and does not constitute CZ).
続いて、図２１１（Ｄ）を参照して、これら各フェーズの概要について説明する。抽籤フェーズＡ，Ｂ，Ｃは、それぞれ抽籤用フラグなどに基づいてＡＲＴ抽籤を行うフェーズであり、このＡＲＴ抽籤に当籤した場合には、遊技状態がＡＲＴ状態に移行するとともに、ＣＺの残りゲーム数を最低５ゲーム延長（加算）する。一方で、このＡＲＴ抽籤に非当籤の場合には、ＣＺゲーム数が残っている限りＣＺが継続し、ＣＺゲーム数が残っていない場合には通常状態に移行する。なお、本実施形態のパチスロ１では、抽籤フェーズＣ（ＣＺ終了後の泣きの１回）においてＡＲＴ抽籤に当籤した場合にも、ＣＺの残りゲーム数を最低５ゲーム延長（加算）する。その結果、抽籤フェーズＣでＡＲＴ抽籤に当籤した場合には、その後、ＣＺとＡＲＴ状態とのループが継続することになる。
Next, an outline of each of these phases will be described with reference to FIG. 211(D). Lottery phases A, B, and C are phases in which ART lottery is performed based on lottery flags, etc., and when the ART lottery is won, the game state shifts to the ART state, and the number of remaining games in CZ be extended (added) by at least 5 games. On the other hand, in the case of non-winning in this ART lottery, CZ continues as long as the number of CZ games remains, and when the number of CZ games does not remain, the state shifts to the normal state. In pachi-
また、放出フェーズＤは、継続ＣＺの最終ゲームにおいてＡＲＴ抽籤に非当籤であり、かつ、ＡＲＴ状態のセット数のストックがある場合に、保有するストックを１つ放出するフェーズである。放出フェーズＤでは、ＡＲＴ状態のセット数のストックが残っている場合には、ＡＲＴ状態に遊技状態を移行するとともに、ＣＺの残りゲーム数を最低５ゲーム延長（加算）する。一方で、放出フェーズＤにおいて、ＡＲＴ状態のセット数のストックが残っていない場合には（ＣＺの残りゲーム数が０であるため）、次遊技に、泣きの１回の抽籤フェーズＣに基づくＡＲＴ抽籤が行われる。 In addition, the release phase D is a phase in which one stock is released if the ART lottery is not won in the final game of the continuation CZ and there is a set number of stocks in the ART state. In the release phase D, when the stock of the set number of the ART state remains, the game state is shifted to the ART state, and the number of remaining games of the CZ is extended (added) by at least 5 games. On the other hand, in the release phase D, if the stock of the number of sets in the ART state does not remain (because the number of remaining games in the CZ is 0), in the next game, ART based on the lottery phase C of one cry A lottery is held.
なお、本実施形態のパチスロ１では、抽籤フェーズＡ，Ｂ，Ｃにおいて一度の当籤でＡＲＴ状態のセット数を複数ストックすることがある。この場合、一つ目のストックのみがＡＲＴ抽籤の当籤に応じて放出され、残りのストックは、放出フェーズＤで放出されることになる。
In the pachi-
続いて、図２１１（Ｅ）を参照して、継続ＣＺの種別の決定方法について説明する。上述したようにパチスロ１では、継続ＣＺとして、ＣＺ（ＡＲＴ後）と特殊ＣＺとを有する。主制御回路９０は、ＣＺからＡＲＴ状態に移行した際に（より詳細には、ランク決めＡＲＴ中に（後述の図２５５参照））、当該ＡＲＴ状態から戻った後の継続ＣＺの種別を抽籤する。その結果、特殊ＣＺに非当籤すると、ＡＲＴ状態から戻った後の継続ＣＺがＣＺ（ＡＲＴ後）となり、特殊ＣＺに当籤すると、ＡＲＴ状態から戻った後の継続ＣＺが特殊ＣＺとなる。
Next, a method for determining the type of continuation CZ will be described with reference to FIG. 211(E). As described above, Pachi-
ここで、ＣＺは、ＣＺゲーム数分継続することになるが、特殊ＣＺに当籤し、継続ＣＺが特殊ＣＺになった場合、主制御回路９０は、それまでの残りＣＺゲーム数を特殊ＣＺの残りＣＺゲーム数としてセットする。特殊ＣＺ中は、ＣＺ（ＡＲＴ後）よりも高い確率でＡＲＴ抽籤に当籤するため、パチスロ１では、継続ＣＺの種別の抽籤において特殊ＣＺに当籤すると、残りＣＺゲーム数の価値が上がることになる。
Here, the CZ will continue for the number of CZ games, but if the special CZ is won and the continuation CZ becomes the special CZ, the
なお、特殊ＣＺに当籤した場合の「それまでの残りＣＺゲーム数を特殊ＣＺの残りＣＺゲーム数としてセットする」とは、それまでの残りＣＺゲーム数を特殊ＣＺの残りＣＺゲーム数としてセットした場合に、それまでの残りＣＺゲーム数をクリア（０にする）することであってもよく、それまでの残りＣＺゲーム数を維持しつつ、当該ＣＺゲーム数を特殊ＣＺの残りＣＺゲーム数としてセットすることであってもよい。前者の場合には、それまでの残りＣＺゲーム数をクリアされるため、特殊ＣＺ当籤時のＣＺ全体の残りゲーム数は、特殊ＣＺのＣＺゲーム数だけになり、後者の場合には、それまでの残りＣＺゲーム数も維持されるため、特殊ＣＺ当籤時のＣＺ全体の残りゲーム数は、通常（ＣＺ（ＡＲＴ後））のＣＺゲーム数と、特殊ＣＺのＣＺゲーム数との和になる。 In addition, when the special CZ is won, "set the number of remaining CZ games so far as the number of remaining CZ games of special CZ" means that the number of remaining CZ games up to that point is set as the number of remaining CZ games of special CZ In the case, the number of remaining CZ games so far may be cleared (set to 0), and while maintaining the number of remaining CZ games so far, the number of CZ games is used as the number of remaining CZ games of special CZ. It may be set. In the former case, the number of remaining CZ games so far is cleared, so the remaining number of games for the entire CZ at the time of special CZ winning is only the number of CZ games for special CZ, and in the latter case, until then Since the number of remaining CZ games is also maintained, the number of remaining games for the entire CZ at the time of special CZ winning is the sum of the number of normal (CZ (after ART)) CZ games and the number of CZ games for special CZ.
続いて、図２１１（Ｆ）は、特殊ＣＺ中の流れを示す図である。上述したように、継続ＣＺは、抽籤フェーズＡと放出フェーズＤとから構成される。ＣＺとＡＲＴ状態とのループ中に一度、特殊ＣＺに移行すると、図２１１（Ｆ）に示すように、その後の特殊ＣＺにおいて抽籤フェーズＡのＡＲＴ抽籤に伴いＡＲＴ状態に移行している限りは、継続ＣＺが特殊ＣＺのまま維持される。なお、特殊ＣＺ中に抽籤フェーズＡのＡＲＴ抽籤に伴いＡＲＴ状態に移行している場合、ＣＺゲーム数の上乗せ（最低５ゲーム）は、特殊ＣＺの残りゲーム数に対して行われる。 Next, FIG. 211(F) is a diagram showing the flow during special CZ. As described above, the continuation CZ consists of a lottery phase A and a release phase D. Once in the loop of CZ and ART state, once it shifts to special CZ, as shown in FIG. The continuation CZ remains the special CZ. In addition, when transitioning to the ART state due to the ART lottery of the lottery phase A during the special CZ, the number of CZ games added (at least 5 games) is performed for the remaining number of games of the special CZ.
一方で、特殊ＣＺにおいて放出フェーズＤのストック放出に伴いＡＲＴ状態に移行した場合には、特殊ＣＺが終了し、継続ＣＺがＣＺ（ＡＲＴ後）に書き換わる。このように特殊ＣＺ中に放出フェーズＤのストック放出に伴いＡＲＴ状態に移行した場合、ＣＺゲーム数の上乗せ（最低５ゲーム）は、通常（ＣＺ（ＡＲＴ後））の残りＣＺゲーム数に対して行われる。 On the other hand, when the special CZ shifts to the ART state due to the stock release in the release phase D, the special CZ ends and the continuation CZ is rewritten to CZ (after ART). In this way, when transitioning to the ART state due to the stock release of the release phase D during the special CZ, the addition of the number of CZ games (minimum 5 games) is usually (CZ (after ART)) with respect to the number of remaining CZ games done.
［ＡＲＴ中の遊技性］
続いて、図２１２及び図２１３を参照して、ＡＲＴ状態中の遊技の流れについて説明する。
[Playability during ART]
Next, the game flow during the ART state will be described with reference to FIGS. 212 and 213. FIG.
図２１２（Ａ）に示すように、ＡＲＴ状態は、ランク決めＡＲＴと通常ＡＲＴとＥＰとから構成される。ランク決めＡＲＴは、１ゲームで完結する遊技状態であり、通常ＡＲＴは、３０ゲームを１セットとする遊技状態であり、ＥＰは、所謂上乗せ特化ゾーンであり、ＲＴ４状態に転落するまで継続する遊技状態である。ＡＲＴ状態中は、ＡＲＴゲーム数が残っている間、通常ＡＲＴからＥＰへの移行を目指して遊技を行うことになる。一方で、ＡＲＴゲーム数を消化してしまうと、遊技状態は、ＡＲＴ状態（通常ＡＲＴ）から継続ＣＺに移行することになる。 As shown in FIG. 212(A), the ART state consists of a ranking ART, a normal ART and an EP. Ranking ART is a game state that is completed in one game, normal ART is a game state with 30 games as one set, and EP is a so-called extra special zone, which continues until it falls to the RT4 state. It is in play state. During the ART state, while the number of ART games remains, the game is played with the aim of shifting from normal ART to EP. On the other hand, when the number of ART games is completed, the game state shifts from the ART state (normal ART) to continuous CZ.
通常ＡＲＴ中は、ＡＲＴ中の抽籤状態として「低確」「高確」「超高確」が設けられており、これらＡＲＴ中の抽籤状態に応じてＥＰへの移行し易さが制御される。図２１２（Ｂ）に示すように、ＡＲＴ中の抽籤状態は、ランク決めＡＲＴにおいて決めるランクに応じて一義的に定まる。ここで、図２１２（Ｂ）を参照して、ＡＲＴ中の抽籤状態、すなわち、ＡＲＴのランクの決定方法について説明する。 Normally during ART, "low probability", "high probability", and "super high probability" are provided as the lottery status during ART, and the ease of transitioning to EP is controlled according to the lottery status during these ARTs. . As shown in FIG. 212(B), the lottery status during the ART is uniquely determined according to the rank determined in the ranking ART. Here, with reference to FIG. 212(B), the lottery state during ART, that is, the method of determining the rank of ART will be described.
図２１２（Ｂ）に示すように、主制御回路９０は、ＡＲＴ抽籤の当籤時にＡＲＴのランクを仮決めする。ＡＲＴ当籤時のランクの仮決めは、ＡＲＴ抽籤に当籤した際の抽籤用フラグ（内部当籤役）に基づいて行われ、例えば、内部当籤役として決定される確率の低い抽籤用フラグ（所謂、強レア役）に基づいてＡＲＴ抽籤に当籤した場合には、高いランクが決定され易くなっている。
As shown in FIG. 212(B), the
上述のように、本実施形態のパチスロ１では、一度の当籤でＡＲＴ状態のセット数を複数ストックすることがある。主制御回路９０は、一度の当籤でＡＲＴ状態のセット数を複数のストックした場合、それぞれのストックに対してランクを決定する。なお、後述するように、主制御回路９０は、一つ目のストックについては、ＡＲＴ当籤時の抽籤用フラグに基づいてランクを決定し、二つ目以降のストックについては、抽籤用フラグを用いることなくランクを決定するが、これに限られるものではなく、二つ目以降のストックについても、ＡＲＴ当籤時の抽籤用フラグに基づいてランクを決定することとしてもよい。
As described above, in the pachi-
ＡＲＴ当籤時にそれぞれのストックに対してランクを決定（仮決め）すると、主制御回路９０は、当該ストックの放出時に移行するランク決めＡＲＴにおいて、当籤時に仮決めしたランクの昇格抽籤を行い、ＡＲＴのランクを確定する。このランクの昇格抽籤は、１ゲームで完結するランク決めＡＲＴ中の抽籤用フラグに基づいて行われ、例えば、内部当籤役として決定される確率の低い抽籤用フラグ（所謂、強レア役）に基づいてＡＲＴ抽籤に当籤した場合には、ランクの昇格が行われ易くなっている。
When the rank of each stock is determined (provisionally determined) at the time of ART winning, the
ランク決めＡＲＴ中の昇格抽籤は、「ランク維持」「ランク＋１」「ランク＋２」「ランク＋３」の何れかが決定され、主制御回路９０は、ＡＲＴ当籤時に仮決めしていたランクを昇格抽籤の抽籤結果に応じて更新する。なお、本実施形態では、ランクの最大は「ランク４」であるため、昇格抽籤の結果が「ランク４」以上である場合は「ランク４」とする。
In the promotion lottery during the rank determination ART, any one of "rank maintenance", "rank +1", "rank +2", and "rank +3" is determined, and the
このように本実施形態のパチスロ１では、ＡＲＴ当籤時にＡＲＴのランクを仮決めしておき、ＡＲＴ状態の開始１ゲーム目（ランク決めＡＲＴ）に、仮決めしたランクからＡＲＴ中のランク（ＡＲＴ中の抽籤状態）を確定させる。言い換えると、本実施形態のパチスロ１では、ＡＲＴ当籤時は、ＡＲＴ中のランクとして幅を持たせたランクを決めておき、その後、ＡＲＴ状態の開始１ゲーム目に幅を持ったランクから具体的なランクを決定する。なお、ランク決めＡＲＴ中の昇格抽籤では、最低でも「ランク維持」が決定されるため、ＡＲＴ当籤時に仮決めされるランクは、本実施形態では、上方向のみの幅を持つことになる。もちろん、昇格抽籤においてランクを下げる抽籤結果（例えば、「ランク－１」など）を採用すれば、ＡＲＴ当籤時に仮決めされるランクに、下方向の幅も持たせることができる。
In this way, in Pachi-
ランク決めＡＲＴ中の昇格抽籤の結果、ＡＲＴ中のランクが確定すると、確定したランクからＡＲＴ中の抽籤状態が一義的に定まる。具体的には、確定したランクが「ランク１」である場合はＡＲＴ中の抽籤状態が「低確」となり、確定したランクが「ランク２」である場合はＡＲＴ中の抽籤状態が「高確」となり、確定したランクが「ランク３」である場合はＡＲＴ中の抽籤状態が「超高確」となり、確定したランクが「ランク４」である場合はＡＲＴ中の抽籤状態が「超高確」、かつ、ＥＰのストックが１つ付与される。なお、確定したランクが「ランク４」である場合には、ランク決めＡＲＴの後にＥＰに移行することになる（図２０６の移行条件（Ｅ１）（Ｅ２）又は（Ｅ３）参照）。
When the rank in the ART is determined as a result of the promotion lottery during the rank determination ART, the lottery status in the ART is uniquely determined from the determined rank. Specifically, if the determined rank is "
なお、本実施形態のパチスロ１では、ＡＲＴのランクや抽籤状態を示唆し、遊技者に対して、その後の遊技（１セットの通常ＡＲＴ）に興味を抱かせることとしている。この点、図２１２（Ｃ）を参照して、ＡＲＴのランクや抽籤状態を示唆する演出の概要について説明する。
In Pachi-
パチスロ１では、副制御回路２００は、ＡＲＴ状態への移行時に武器ランクに応じた武器を表示することで、ＡＲＴ当籤時の幅を持ったランクを示唆する。具体的には、本実施形態では、武器ランクに応じた武器として、武器ランクが高い順に「武器Ｓ」「武器Ａ」「武器Ｂ」「武器Ｃ」「武器Ｄ」に応じた映像データを有しており、ＡＲＴ当籤時のランクから武器ランクを決定し、当該武器ランクに応じた画像を表示する。なお、ＡＲＴ当籤時のランクと武器ランクとの対応関係の詳細は省略するが、副制御回路２００は、ＡＲＴ当籤時のランクに応じた確率で、武器ランクを抽籤し、当籤した武器ランクに応じた映像を表示することで、ＡＲＴ当籤時ランクをＡＲＴ状態への移行時に示唆する。
In Pachi-
例えば、副制御回路２００は、ＡＲＴ当籤時に「ランク１」が仮決定されている場合には、武器ランクの低い「武器Ｃ」又は「武器Ｄ」を高い確率で抽籤し、また、ＡＲＴ当籤時に「ランク４」が仮決定されている場合には、反対に武器ランクの高い「武器Ｓ」を高い確率で抽籤する。
For example, when "
また、図２１２（Ｃ）に示すように、示唆するランクが不明な武器ランク「武器？」及び「武器？」に応じた映像データを設け、ＡＲＴ当籤時のランクを「武器？」で表示する（すなわち、ＡＲＴ当籤時のランクを示唆しない）こととしてもよい。 In addition, as shown in FIG. 212(C), image data corresponding to the suggested weapon rank "weapon?" (That is, the rank at the time of ART winning may not be suggested).
この点、本実施形態のパチスロ１では、副制御回路２００は、ＡＲＴ抽籤に当籤することを契機にＡＲＴ状態に移行（抽籤フェーズＡ，Ｂ，ＣからＡＲＴ状態に移行）する場合、「武器Ｓ」～「武器Ｄ」に応じた画像を表示することで、ＡＲＴ当籤時のランクを示唆し、ストックの放出を契機にＡＲＴ状態に移行（放出フェーズＤからＡＲＴ状態に移行）する場合は、「武器？」に応じた画像を表示することで、ＡＲＴ当籤時のランクを示唆しない。なお、放出フェーズＤで放出されるＡＲＴ状態のストックは、ＣＺ中に一度の当籤で複数ストックがなされた場合の２つ目以降のストックやＡＲＴ状態中のストック抽籤において当籤した分のストック等である。
In this regard, in the pachi-
また、副制御回路２００は、ＡＲＴ中の抽籤状態を通常ＡＲＴ中の演出ステージに基づいて示唆する。具体的には、副制御回路２００は、抽籤状態が「低確（ランク１）」である場合には、通常ＡＲＴ中の演出ステージとしてステージ１（昼間ステージ）を採用し、抽籤状態が「高確（ランク２）」である場合には、通常ＡＲＴ中の演出ステージとしてステージ２（夕方ステージ）を採用し、抽籤状態が「超高確（ランク３，４）」である場合には、通常ＡＲＴ中の演出ステージとしてステージ３（夜間ステージ）を採用する。
Also, the
続いて、図２１２（Ｄ）を参照して、通常ＡＲＴからＥＰへの移行方法について説明する。上述したように、通常ＡＲＴ中は、「３択昇格リプ」が内部当籤役として決定された場合に、正解の押し順（略称「強チャンスリプ（ＲＴ５移行図柄）」に係る図柄組合せが表示される押し順）を報知するナビ高確中と、不正解の押し順（コンビネーション名「Ｃ＿ＣＵリプ」に係る図柄組合せが表示される押し順）を報知する非ナビ高確中があり、通常ＡＲＴのナビ高確中に「３択昇格リプ」が内部当籤役として決定され、かつ、報知される押し順に従い略称「強チャンスリプ」に係る図柄組合せが表示されると、通常ＡＲＴからＥＰに遊技状態が移行する（図２０６の移行条件（Ｆ）参照）。 Next, a method of transition from normal ART to EP will be described with reference to FIG. 212(D). As described above, during normal ART, when "3-choice promotion slip" is determined as an internal winning combination, the correct answer order (abbreviation "strong chance slip (RT5 transition pattern)") is displayed. There is a high-precision navigation medium that informs the press order of the wrong answer (push order in which the combination name "C_CU Lip" is displayed), and a non-navigation high-precision medium that informs the press order of the incorrect answer (push order in which the symbol combination related to the combination name "C_CU Lip") When "three-choice promotion letter" is determined as an internal winning combination during navigation high accuracy, and the symbol combination related to the abbreviated name "strong chance letter" is displayed according to the pressing order notified, the game state is changed from normal ART to EP. transitions (see transition condition (F) in FIG. 206).
ここで、ナビ高確中と非ナビ高確中とは、ナビ高確ゲーム数に基づき制御される。具体的には、主制御回路９０は、通常ＡＲＴ中にＡＲＴ中の抽籤状態及び抽籤用フラグに応じてナビ高確ゲーム数の付与抽籤（獲得抽籤）を行っており（後述の図２４３参照）、この抽籤でナビ高確ゲーム数が付与されると、付与されたゲーム数の間、ナビ高確中になる。なお、ナビ高確ゲーム数は、ナビ高確中の遊技毎に１減算され、ナビ高確ゲーム数が０になると、非ナビ高確中になる。
Here, during navigation high probability and non-navi high probability are controlled based on the number of navigation high probability games. Specifically, the
ここで、通常ＡＲＴの期間もナビ高確中の期間もともにゲーム数により管理されるため、通常ＡＲＴの終了時にナビ高確ゲーム数が残っている場合がある。例えば、通常ＡＲＴの残りゲーム数が３ゲームのときに、ナビ高確ゲーム数として５ゲームが付与されると、通常ＡＲＴの終了後にナビ高確ゲーム数が２ゲーム残っている。パチスロ１では、このような場合に、ナビ高確ゲーム数を、通常ＡＲＴから継続ＣＺに持ち越すことがある。すなわち、継続ＣＺ中もナビ高確中になることがある。このようなナビ高確中の持ち越しや、ナビ高確ゲーム数の管理方法の詳細は、後述する。
Here, since both the period of the normal ART and the period of the high-precision navigation are managed by the number of games, the number of high-precision navigation games may remain at the end of the normal ART. For example, when the number of remaining games of normal ART is 3 games, if 5 games are given as the number of high-precision navigation games, 2 games remain as the number of high-precision navigation games after the end of normal ART. In Pachi-
続いて、図２１３（Ｅ）を参照して、ＥＰ中の遊技の流れについて説明する。図２１３（Ｅ）に示すように、ＥＰ中は、抽籤用フラグが「７揃い」又は「ＢＡＲ揃い」である場合に、ＡＲＴ状態のセット数が付与（ストック）され、また、抽籤用フラグが「フェイク７」である場合は、ＡＲＴ状態のセット数が付与されない（なお、他の抽籤フラグの場合、ＡＲＴ抽籤を行い、その結果に基づきＡＲＴ状態のセット数を付与する（後述の図２３３参照））。ここで、ＥＰは、ＲＴ５状態であり、ＲＴ５状態では、他のＲＴ状態に比べて高い確率で抽籤用フラグが「７揃い」又は「ＢＡＲ揃い」となるため（言い換えると「Ｆ＿７リプＡ」「Ｆ＿７リプＢ」「Ｆ＿ＢＡＲリプ」が内部当籤役として決定される確率が高いため（図１８０参照））、ＥＰ中は、ＡＲＴ状態のセット数がストックされ易い状態である。 Next, with reference to FIG. 213(E), the game flow during the EP will be described. As shown in FIG. 213(E), during the EP, when the lottery flag is "7 set" or "BAR set", the number of sets in the ART state is given (stocked), and the lottery flag is If it is "fake 7", the number of sets in the ART state is not given (In the case of other lottery flags, the number of sets in the ART state is given based on the result of performing an ART lottery (see FIG. 233 described later) )). Here, the EP is in the RT5 state, and in the RT5 state, there is a higher probability that the lottery flag will be "7 matching" or "BAR matching" compared to other RT states (in other words, "F_7 Lip A" " Since there is a high probability that F_7 Lip B and F_BAR Lip are determined as internal winning combinations (see FIG. 180)), the number of sets in the ART state is likely to be stocked during the EP.
また、ＥＰ中は、転落モードによりＥＰから通常ＡＲＴへの転落が管理され、転落モード「保証なし」時は、「６択転落リプ」の当籤時に自力で正解の押し順を当てなければ、（ＲＴ状態がＲＴ４状態に転落してしまう結果）ＥＰから通常ＡＲＴに遊技状態が移行してしまう。一方で、転落モード「ショート」又は「ロング」時は、「６択転落リプ」の当籤時に正解の押し順が報知されるため、通常ＡＲＴに転落することなくＥＰが継続する。 Also, during the EP, the fall from the EP to the normal ART is managed by the fall mode. As a result of the RT state falling to the RT4 state, the game state shifts from EP to normal ART. On the other hand, in the falling mode "Short" or "Long", the correct pushing order is notified when the "6-choice falling reply" is won, so the EP continues without falling to the normal ART.
後述するように、転落モード「ショート」又は「ロング」は、抽籤用フラグが「７揃い」「ＢＡＲ揃い」又は「フェイク７」である場合に、転落モード「保証なし」に移行することがあり、その他の抽籤用フラグである場合には、転落モード「保証なし」に移行することはない（後述の図２４７参照）。ただし、ＥＰ中に抽籤用フラグが一度「７揃い」又は「ＢＡＲ揃い」となるまでは、転落モード「保証なし」に移行することはない（すなわち、ＥＰに移行すると、抽籤用フラグ「７揃い」又は「ＢＡＲ揃い」に基づくＡＲＴ状態のストックの付与が少なくとも一度は行われる）。また、後述するように、転落モードは、所謂レア役や転落モード「保証なし」時の自力の押し順正解時に昇格することもある（後述の図２４７参照）。
As will be described later, the fall mode "Short" or "Long" may shift to the fall mode "No guarantee" when the lottery flag is "7 match", "BAR match" or "
［ＢＢ中の遊技性］
続いて、図２１４を参照して、ＢＢ中の遊技の流れについて説明する。図２１４に示すように、ＢＢ中において主制御回路９０は、抽籤用フラグが「７揃い」又は「ＢＡＲ揃い」である場合に、各種ストックを付与し、また、抽籤用フラグが「ベルはずれＡ」又は「ベルはずれＢ」である場合に各種抽籤を行い、当籤すると各種ストックを付与し、非当籤するとストックを付与しない。なお、抽籤用フラグ「７揃い」又は「ＢＡＲ揃い」に基づく各種ストックの付与は、ＣＢＢ中に行い、また、抽籤用フラグ「ベルはずれＡ」又は「ベルはずれＢ」に基づく各種抽籤は、ＮＢＢ中に行う。また、主制御回路９０は、ＢＢ中に規定枚数のメダルが払い出されると、ＢＢを終了する。
[Playability during BB]
Next, with reference to FIG. 214, the game flow during BB will be described. As shown in FIG. 214, during the BB, the
ここで、抽籤用フラグ「ベルはずれＡ」又は「ベルはずれＢ」に基づく各種抽籤の種別、及び、抽籤用フラグ「７揃い」又は「ＢＡＲ揃い」に基づき付与するストックの種別は、状態に応じて異なる。具体的には、主制御回路９０は、通常ＢＢ（図２０６参照）中は、抽籤用フラグ「ベルはずれＡ」又は「ベルはずれＢ」に基づきＣＺ抽籤及びＡＲＴ抽籤を行い、また、抽籤用フラグ「７揃い」又は「ＢＡＲ揃い」に基づきＡＲＴ状態のセット数を付与（ストック）する。また、主制御回路９０は、ＡＲＴ中ＢＢ（図２０６参照）中は、抽籤用フラグ「ベルはずれＡ」又は「ベルはずれＢ」に基づきＡＲＴ抽籤及びＥＰの付与抽籤を行い、また、抽籤用フラグ「７揃い」又は「ＢＡＲ揃い」に基づきＡＲＴ状態のセット数及びＥＰを付与（ストック）する（後述の図２４９参照）。なお、ＡＲＴ中ＢＢにおいて、ＥＰが付与された場合には、ＢＢ終了後にＡＲＴ準備中（及び必要に応じてランク決めＡＲＴ）を経由して、ＥＰ準備中に移行する。
Here, the types of various lotteries based on the lottery flags "Bell Lost A" or "Bell Lost B", and the types of stock to be given based on the lottery flags "7 matching" or "BAR matching" will vary depending on the state. different. Specifically, during the normal BB (see FIG. 206), the
＜各種データテーブル＞
続いて、図２１５～図２４９を参照して、メインＲＯＭ１０２に記憶される各種のデータテーブルについて説明する。なお、主制御回路９０は、０～２５５の範囲の乱数値（すなわち、確率分母２５６）を用いて以下に示すデータテーブルを用いた抽籤を行う。
<Various data tables>
Next, various data tables stored in the
［モード移行抽籤テーブル］
図２１５は、通常状態中のモードを決定するために用いるモード移行抽籤テーブルである。上述したように通常状態中は、抽籤用フラグが「ベル」である場合に現在のモードに基づきＣＺ抽籤を行う（図２０９（Ａ－１）参照）。モード移行抽籤テーブルは、ＣＺ抽籤に用いる通常状態中のモードを決定するためのテーブルであり、図２１５（Ａ）は、ＮＢＢの終了時にモードを決定するためのモード移行抽籤テーブルであり、図２１５（Ｂ）は、ＣＢＢの終了時にモードを決定するためのモード移行抽籤テーブルであり、図２１５（Ｃ）は、ＡＲＴ状態に移行することなく終了した初当りＣＺの終了（初当りＣＺから通常状態に移行）時にモードを決定するためのモード移行抽籤テーブルであり、図２１５（Ｄ）は、継続ＣＺの終了（継続ＣＺから通常状態に移行）時にモードを決定するためのモード移行抽籤テーブルであり、図２１５（Ｅ）は、設定変更時にモードを決定するためのモード移行抽籤テーブルである。
[Mode transition lottery table]
FIG. 215 is a mode transition lottery table used to determine the mode in the normal state. As described above, during the normal state, the CZ lottery is performed based on the current mode when the lottery flag is "bell" (see FIG. 209(A-1)). The mode transition lottery table is a table for determining the mode in the normal state used for the CZ lottery. FIG. 215A is the mode transition lottery table for determining the mode at the end of NBB. (B) is a mode transition lottery table for determining the mode at the end of CBB, and FIG. FIG. 215D is a mode transition lottery table for determining the mode when the continuation CZ ends (shifts from the continuation CZ to the normal state). , FIG. 215(E) is a mode transition lottery table for determining the mode at the time of setting change.
モード移行抽籤テーブルは、移行先のモード（抽籤結果）を決定するための抽籤値の情報を規定する。主制御回路９０は、モード移行抽籤テーブルを参照して、移行先のモードを決定する。なお、ＮＢＢ、ＣＢＢ又は初当りＣＺの終了時は、移行前のモード（モード１～４）に応じて移行先のモードを決定し（図２１５（Ａ）～（Ｃ）参照）、継続ＣＺの終了時又は設定変更時は、移行前のモードに関係なく移行先のモードを決定する（図２１５（Ｄ），（Ｅ）参照）。
The mode transition lottery table defines lottery value information for determining the destination mode (lottery result). The
また、モード移行抽籤テーブルで規定される抽籤値は、図２１５（Ａ）～（Ｅ）に示すように、設定値の偶奇情報に応じて異なる。本実施形態のパチスロ１では、設定値（遊技者にとっての有利度合）として、「１」、「２」、「５」及び「６」の４段階の設定値が設けられている。なお、内部的には、設定値「１」、「２」、「５」及び「６」はそれぞれ、値「０」、「１」、「２」及び「３」（以下、「設定値の内部値」という）で管理される。ただし、設定値の内部値（「０」～「３」）は、本発明に係る設定値に関する情報の一具体例を示すものである。
Also, the lottery values defined in the mode transition lottery table differ according to the even-odd information of the set values, as shown in FIGS. In the pachi-
本実施形態のモード移行抽籤テーブルでは、設定値が偶数設定（「２」又は「６」）である場合におけるモードの昇格確率（移行前のモードより移行先のモードが高くなる確率）は、設定値が奇数設定（「１」又は「５」）である場合のそれにより高くなる。なお、設定値の偶奇情報は、後述するように、予め、設定変更時において設定値の内部値（「０」～「３」）に対して所定の演算を施すことにより算出され、メインＲＡＭ１０３内の所定領域（後述の設定値偶奇格納領域）に格納されている（後述の図２８２及び図２８３参照）。
In the mode transition lottery table of the present embodiment, the mode promotion probability (probability that the transition destination mode is higher than the mode before transition) when the setting value is an even number setting ("2" or "6") is set Higher if the value is in the odd setting (“1” or “5”). As will be described later, the even-odd information of the set value is calculated in advance by performing a predetermined operation on the internal values (“0” to “3”) of the set value when changing the setting, and stored in the
ここで、図２１６に、ソースプログラム上において実際に参照される、図２１５（Ｄ）の継続ＣＺ終了時用のモード移行抽籤テーブル及び図２１５（Ｅ）の設定変更時用のモード移行抽籤テーブルの一構成例を示す。なお、図２１６に示すモード移行抽籤テーブルでは、図２１５（Ｄ）に示す継続ＣＺ終了時用のモード移行抽籤テーブルと図２１５（Ｅ）に示す設定変更時用のモード移行抽籤テーブルとが一つのテーブルで構成される。 Here, FIG. 216 shows the mode transition lottery table for termination of continuous CZ in FIG. 215(D) and the mode transition lottery table for setting change in FIG. A configuration example is shown. In addition, in the mode transition lottery table shown in FIG. 216, the mode transition lottery table for termination of continuous CZ shown in FIG. 215(D) and the mode transition lottery table for setting change shown in FIG. Consists of a table.
ソースプログラム上において実際に参照される、図２１６のモード移行抽籤テーブル内では、データ「．ＬＯＷ．ｗＤＤＭＰＡＲ＿Ｘ」が遊技状況（継続ＣＺ終了時又は設定変更時）に関するパラメータであり、データ「．ＬＯＷ．ｗＥＶＮ＿ＯＤＤ」が設定値の偶奇情報である。そして、このモード移行抽籤テーブルを用いた抽籤処理では、データ「．ＬＯＷ．ｗＤＤＭＰＡＲ＿Ｘ」（遊技状況）及びデータ「．ＬＯＷ．ｗＥＶＮ＿ＯＤＤ」（設定値の偶奇情報）を含む各種抽籤選択情報（モード移行抽籤テーブルの先頭アドレスから８バイト先のアドレスまでの領域に格納されている各種データ）に基づいて、所定の抽籤値群が選択される。
In the mode transition lottery table of FIG. 216, which is actually referred to in the source program, the data ".LOW.wDDMPAR_X" is a parameter relating to the game status (at the end of continuous CZ or at the time of setting change), and the data ".LOW. wEVN_ODD" is the even-odd information of the set value. In the lottery process using this mode transition lottery table, various lottery selection information (mode transition lottery table) including data ".LOW.wDDMPAR_X" (game status) and data ".LOW.wEVN_ODD" (even-odd information of set values) A predetermined lottery value group is selected based on various data stored in an area from the head address of the table to an
例えば、遊技状況が設定変更時であり且つ設定値が奇数設定（「１」又は「５」）である場合には、データ「（８０Ｈ）＋ｄＶＣＭＤ１＿１６－＄」（遊技状況が設定変更時であり且つ設定値が奇数設定である場合に使用される抽籤値群の格納領域の先頭アドレス）を参照し、ラベル「ｄＶＣＭＤ＿１６」が付された先頭アドレスから２バイト先のアドレスまでの領域（３バイトの領域）に格納されている抽籤値群（この例では、抽籤値「１６」及び「６４」）が選択される。なお、本実施形態では、遊技状況が設定変更時であり且つ設定値が奇数設定である場合のモード移行抽籤において、モード２及びモード３に非当籤となると、自動的にモード１が当籤することになる（図２１５（Ｅ）参照）ので、このときには、モード１の当否を抽籤により決定する必要がない。それゆえ、ラベル「ｄＶＣＭＤ＿１６」が付された先頭アドレスから始まる抽籤値群の格納領域には、モード１に対する抽籤値が格納されない。
For example, if the game situation is a setting change time and the set value is an odd number setting (“1” or “5”), the data “(80H)+dVCMD1_16-$” (the game situation is a setting change time and The start address of the lottery value group storage area used when the set value is an odd number setting), and the area from the start address with the label "dVCMD_16" to the address two bytes ahead (3-byte area ) (lottery values “16” and “64” in this example) are selected. In the present embodiment, in the mode transition lottery when the game situation is the time of setting change and the set value is set to an odd number,
［状態移行抽籤テーブル］
図２１７及び図２１８は、通常状態中の抽籤状態を決定するために用いる状態移行抽籤テーブルである。通常状態中は、抽籤用フラグが「ベル」以外である場合に現在の抽籤状態及び抽籤用フラグに基づきＣＺ抽籤を行う（図２０９（Ａ－２）参照）。状態移行抽籤テーブルは、ＣＺ抽籤に用いる通常状態中の抽籤状態を決定するためのテーブルであり、図２１７（Ａ）は、現在の抽籤状態が「低確」である場合に移行先の抽籤状態を決定するための状態移行抽籤テーブルであり、図２１７（Ｂ）は、現在の抽籤状態が「高確」であり、かつ、後述する高確保証ゲーム数が１０未満である場合に移行先の抽籤状態を決定するための状態移行抽籤テーブルであり、図２１７（Ｃ）は、現在の抽籤状態が「高確」であり、かつ、後述する高確保証ゲーム数が１０以上である場合に移行先の抽籤状態を決定するための状態移行抽籤テーブルであり、図２１８（Ｄ）は、現在の抽籤状態が「超高確」である場合に移行先の抽籤状態を決定するための状態移行抽籤テーブルである。また、図２１８（Ｅ）は、ＢＢ終了時に移行先の抽籤状態を決定するための状態移行抽籤テーブルであり、図２１８（Ｆ）は、設定変更時に移行先の抽籤状態を決定するための状態移行抽籤テーブルであり、図２１８（Ｇ）は、ＣＺ終了時に移行先の抽籤状態を決定するための状態移行抽籤テーブルである。
[State transition lottery table]
217 and 218 are state transition lottery tables used to determine the lottery state in the normal state. During the normal state, if the lottery flag is other than "bell", the CZ lottery is performed based on the current lottery state and the lottery flag (see FIG. 209 (A-2)). The state transition lottery table is a table for determining the lottery state in the normal state used for the CZ lottery. FIG. 217B is a state transition lottery table for determining the transition destination when the current lottery state is "high probability" and the number of high security certificate games described later is less than 10. A state transition lottery table for determining the lottery state. FIG. 217(C) shows transition when the current lottery state is "high probability" and the number of high security token games described later is 10 or more. It is a state transition lottery table for determining the previous lottery state. is a table. FIG. 218(E) is a state transition lottery table for determining the lottery state of the transition destination at the end of BB, and FIG. FIG. 218(G) is a state transition lottery table for determining the lottery state of the transition destination at the end of CZ.
状態移行抽籤テーブルは、移行先の抽籤状態（抽籤結果）を決定するための抽籤値の情報を規定する。主制御回路９０は、状態移行抽籤テーブルを参照して、移行先の抽籤状態を決定する。なお、移行先の抽籤状態として「高確Ａ」又は「高確Ｂ」が決定された場合、後述する高確保証ゲーム数抽籤テーブル（後述の図２１９）を参照して、高確保証ゲーム数が付与される。この高確保証ゲーム数が「１」以上である場合、図２１７（Ｂ）に示す状態移行抽籤テーブルにおいて、移行先の抽籤状態として「低確」が決定されても、抽籤状態は移行せずに「高確」のまま維持される。一方で、移行先の抽籤状態として「高確保証なし」が決定された場合には、移行先の抽籤状態は「高確」になるものの、高確保証ゲーム数は付与されない。
The state transition lottery table defines lottery value information for determining the lottery state (lottery result) of the transition destination. The
また、高確保証ゲーム数が残っている状態で移行先の抽籤状態として「超高確」が決定された場合、高確保証ゲーム数は、クリア（０にする）こととしてもよく、また、保持することとしてもよい。なお、図２１８（Ｄ）に示す「超高確」時用の状態移行抽籤テーブルによると、移行先の抽籤状態として「低確」が決定されることがあるが、高確保証ゲーム数を保持する場合には、移行前の「超高確」から移行先の抽籤状態として「低確」が決定されても、「低確」に移行させることなく「超高確」のまま維持することとしてもよく、また、「低確」の代わりに「高確」に移行させることとしてもよい。 In addition, when the number of high security certificate games remains and "super high probability" is determined as the lottery state of the transition destination, the number of high security certificate games may be cleared (set to 0), It may be held. In addition, according to the state transition lottery table for "super high probability" shown in FIG. In that case, even if "low probability" is determined as the lottery status of the transition destination from "ultra high probability" before the transition, it will be maintained as "ultra high probability" without shifting to "low probability". Also, instead of "low accuracy", it may be shifted to "high accuracy".
図２１７（Ａ）～図２１８（Ｄ）を参照すると、通常状態中に毎ゲーム参照される状態移行抽籤テーブルでは、移行前の抽籤状態と抽籤用フラグとに基づいて移行先の抽籤状態が決定され、また、他の遊技状態から通常状態に移行した時などに参照される状態移行抽籤テーブル（図２１８（Ｅ）～（Ｇ））では、抽籤用フラグを用いることなく移行先の抽籤状態が決定される。 Referring to FIGS. 217(A) to 218(D), in the state transition lottery table that is referenced in each game during the normal state, the lottery state to be shifted to is determined based on the lottery state before transition and the lottery flag. In addition, in the state transition lottery table (FIGS. 218(E) to (G)) referred to when transitioning from another game state to the normal state, etc., the destination lottery state is changed without using the lottery flag. It is determined.
［高確保証ゲーム数抽籤テーブル］
図２１９は、移行先の抽籤状態として「高確Ａ」又は「高確Ｂ」が決定された場合に、高確保証ゲーム数を決定するために用いる高確保証ゲーム数抽籤テーブルである。高確保証ゲーム数抽籤テーブルは、移行先の抽籤状態として決定された高確の種別毎に、付与する高確保証ゲーム数の抽籤結果についての抽籤値の情報を規定する。主制御回路９０は、移行先の抽籤状態として「高確Ａ」又は「高確Ｂ」を決定すると、高確保証ゲーム数抽籤テーブルを参照して、高確保証ゲーム数を決定し、付与する。
[Lottery table for the number of games with a high security certificate]
FIG. 219 is a number-of-high-guarantee-certificate-games lottery table used to determine the number of high-guarantee-certificate games when "high-certainty A" or "high-certainty B" is determined as the destination lottery state. The high security certificate game number lottery table defines lottery value information for the lottery result of the high security certificate game number to be given for each high probability type determined as the destination lottery state. When the
［モード別ＣＺ抽籤テーブル］
図２２０は、通常状態中にモードに基づき行うＣＺ抽籤に用いるモード別ＣＺ抽籤テーブルである。モード別ＣＺ抽籤テーブルは、現在のモード毎に、ＣＺ抽籤の抽籤結果についての抽籤値の情報を規定する。主制御回路９０は、通常状態において抽籤用フラグが「ベル」である場合、モード別ＣＺ抽籤テーブルを参照して、現在のモードに基づきＣＺ抽籤を行い、このＣＺ抽籤に当籤した場合には、遊技状態を（ＣＺ前兆を介して）ＣＺに移行させる。なお、同遊技において行う通常状態中のＡＲＴ抽籤に当籤している場合には、ＣＺ抽籤は行わない。
[CZ lottery table by mode]
FIG. 220 is a mode-specific CZ lottery table used for mode-based CZ lottery during the normal state. The mode-specific CZ lottery table defines lottery value information for the lottery results of the CZ lottery for each current mode. When the lottery flag is "bell" in the normal state, the
また、モード別ＣＺ抽籤テーブルで規定される抽籤値は、図２２０に示すように、設定値の高低情報に応じて異なる。本実施形態のモード別ＣＺ抽籤テーブルでは、設定値が高設定（「５」又は「６」）である場合におけるＣＺ抽籤の当籤確率は、設定値が低設定（「１」又は「２」）である場合のそれにより若干高くなる。具体的には、設定値が高設定（「５」又は「６」）である場合におけるモード２時のＣＺ抽籤の当籤確率が、設定値が低設定（「１」又は「２」）である場合のそれにより若干高くなる。その他のモード時では、ＣＺ抽籤の当籤確率は、設定値の高低に応じて変化しない。なお、設定値の高低情報は、後述するように、予め、設定変更時において設定値の内部値（「０」～「３」）に対して所定の演算を施すことにより算出され、メインＲＡＭ１０３内の特定領域（後述の設定値高低格納領域）に格納されている（後述の図２８２及び図２８３参照）。
Also, the lottery values defined in the mode-specific CZ lottery tables differ according to the level information of the set values, as shown in FIG. In the mode-specific CZ lottery table of the present embodiment, the winning probability of the CZ lottery when the set value is set high ("5" or "6") is set low ("1" or "2") is slightly higher. Specifically, the winning probability of the CZ lottery in
ここで、図２２１に、ソースプログラム上において実際に参照されるモード別ＣＺ抽籤テーブルの一構成例を示す。 Here, FIG. 221 shows a configuration example of the mode-specific CZ lottery table that is actually referred to on the source program.
ソースプログラム上において実際に参照される図２２１のモード別ＣＺ抽籤テーブル内では、データ「．ＬＯＷ．ｗＬＯＷ＿ＨＩＨ」が設定値の高低情報であり、データ「．ＬＯＷ．ｗＶＣ＿ＭＯＤＥ」が現在のモード情報である。そして、このモード別ＣＺ抽籤テーブルを用いた抽籤処理では、データ「．ＬＯＷ．ｗＬＯＷ＿ＨＩＨ」（高低情報）及びデータ「．ＬＯＷ．ｗＶＣ＿ＭＯＤＥ」（現在のモード情報）を含む各種抽籤選択情報（モード別ＣＺ抽籤テーブルの先頭アドレスから４バイト先のアドレスまでの領域に格納されている各種データ）に基づいて、所定の抽籤値群が選択される。 In the mode-specific CZ lottery table of FIG. 221, which is actually referred to in the source program, the data ".LOW.wLOW_HIH" is high/low information of the set value, and the data ".LOW.wVC_MODE" is the current mode information. . In the lottery process using this mode-specific CZ lottery table, various lottery selection information (mode-specific CZ A predetermined lottery value group is selected based on various data stored in an area from the head address of the lottery table to an address four bytes ahead.
例えば、設定値が高設定（「５」又は「６」）であり且つ現在のモードがモード３である場合には、まず、データ「（８０Ｈ）＋ｄＮＲＭＶＣ＿Ｈ－＄」（設定値が高設定である場合に使用される抽籤値群の格納領域の先頭アドレス）を参照し、ラベル「ｄＮＲＭＶＣ＿Ｈ」で示される先頭アドレスから３バイト先のアドレスまでの領域（４バイトの領域）に格納されている抽籤値群が選択される。次いで、その選択された抽籤値群の中からモード３に対応するデータ「ｃＰＲＢ＿６」が選択される。なお、データ「ｃＰＲＢ＿６」は、抽籤値「６」が格納されている領域のアドレスに対応付けられたラベルデータであり、このデータが選択されると、抽籤値「６」が取得される。
For example, if the setting value is high setting ("5" or "6") and the current mode is
［ＢＢ当籤時状態別ＣＺ抽籤テーブル及び状態別ＣＺ抽籤テーブル］
続いて、図２２２及び図２２３は、通常状態中に抽籤状態に基づき行うＣＺ抽籤に用いる状態別ＣＺ抽籤テーブルであり、図２２２は、通常状態中のＢＢ当籤時にＢＢと重複して当籤した当籤役に応じた抽籤用フラグを参照してＣＺ抽籤を行うためのＢＢ当籤時状態別ＣＺ抽籤テーブルであり、図２２３は、通常状態中のＢＢ非当籤時に抽籤用フラグを参照してＣＺ抽籤を行うための状態別ＣＺ抽籤テーブルである。
[CZ lottery table by status and CZ lottery table by status at the time of BB winning]
Next, FIGS. 222 and 223 are state-specific CZ lottery tables used for CZ lottery performed based on the lottery state during the normal state, and FIG. FIG. 223 is a CZ lottery table by status for performing CZ lottery with reference to lottery flags corresponding to roles, and FIG. It is a state-specific CZ lottery table for performing.
図２２２のＢＢ当籤時状態別ＣＺ抽籤テーブルは、現在の抽籤確率毎（低確、高確、超高確）に設けられ、抽籤用フラグ毎にＣＺ抽籤の抽籤結果についての抽籤値の情報を規定する。また、図２２３の状態別ＣＺ抽籤テーブルは、現在の抽籤確率と設定値の高低情報との組み合わせ毎に設けられ、抽籤用フラグ毎にＣＺ抽籤の抽籤結果についての抽籤値の情報を規定する。主制御回路９０は、通常状態中に、現在の抽籤確率（抽籤状態）及び抽籤用フラグ及び設定値に基づいてＣＺ抽籤を行い、このＣＺ抽籤に当籤した場合には、遊技状態を（ＣＺ前兆を介して）ＣＺに移行させる。なお、同遊技において行う通常状態中のＡＲＴ抽籤に当籤している場合には、ＣＺ抽籤は行わない。
The state-specific CZ lottery table at the time of BB lottery shown in FIG. stipulate. 223 is provided for each combination of the current lottery probability and set value level information, and defines lottery value information for the lottery result of the CZ lottery for each lottery flag. The
なお、図２２３の状態別ＣＺ抽籤テーブルを用いたＣＺ抽籤において、設定値が高設定（「５」又は「６」）であり且つ抽籤用フラグが「強スイカ」、「強レア（強チェリー、強チャンスリプ又は強ベル）」である場合におけるＣＺ抽籤の当籤確率は、設定値が低設定（「１」又は「２」）であり且つ抽籤用フラグが「強スイカ」、「強レア」である場合のそれより高くなる。 In addition, in the CZ lottery using the state-specific CZ lottery table of FIG. The winning probability of the CZ lottery in the case of “strong chance slip or strong bell)” is that the setting value is low (“1” or “2”) and the lottery flag is “strong watermelon” and “strong rare”. higher than in some cases.
［ＣＺ前兆ゲーム数抽籤テーブル］
続いて、図２２４は、通常状態中のＣＺ抽籤に当籤した際に、通常状態からＣＺに移行するまでの期間（ＣＺ前兆ゲーム数）を抽籤するために用いるＣＺ前兆ゲーム数抽籤テーブルである。ＣＺ前兆ゲーム数抽籤テーブルは、ＣＺ抽籤に当籤した際のＢＢ当籤の有無に応じてＣＺ前兆ゲーム数の範囲（抽籤結果）についての抽籤値の情報を規定する。主制御回路９０は、通常状態中にＣＺ抽籤に当籤すると、ＣＺ前兆ゲーム数の抽籤を行い、当籤したＣＺ前兆ゲーム数をセットし、遊技状態をＣＺ前兆に移行する。
[CZ omen game number lottery table]
Next, FIG. 224 is a CZ predictive game number lottery table used to determine the period (the number of CZ predictive games) from the normal state to the CZ transition from the normal state when the CZ lottery in the normal state is won. The number-of-CZ-prediction-games lottery table defines lottery value information for the range (lottery result) of the number of CZ precursor games according to the presence or absence of a BB win when the CZ lottery is won. When the CZ lottery is won during the normal state, the
なお、ＣＺ前兆ゲーム数抽籤テーブルでは、ＣＺ前兆ゲーム数の抽籤結果として一定の範囲を持たせているが、主制御回路９０は、当籤した範囲の中から均等にＣＺ前兆ゲーム数を決定する。また、ＢＢ当籤時にＣＺ抽籤に当籤していた場合には、主制御回路９０は、ＢＢの終了後に当籤したＣＺ前兆ゲーム数をセットする。すなわち、通常状態中にＣＺ抽籤に当籤し、かつ、ＣＺ前兆ゲーム数として「１」以上が決定された場合、ＢＢ非当籤時のＣＺ当籤時は、その後、通常状態からＣＺ前兆に遊技状態を移行し、また、ＢＢ当籤時のＣＺ当籤時は、その後、ＢＢが終了した後にＣＺ前兆に遊技状態を移行する。
In the CZ precursor game number lottery table, the lottery result of the CZ precursor game number has a certain range, but the
［ＢＢ当籤時ＡＲＴ抽籤テーブル及び通常時ＡＲＴ抽籤テーブル］
続いて、図２２５及び図２２６は、通常状態中に抽籤用フラグ等に基づき行うＡＲＴ抽籤に用いるＡＲＴ抽籤テーブルであり、図２２５は、通常状態中のＢＢ当籤時にＢＢと重複して当籤した当籤役に応じた抽籤用フラグを参照してＡＲＴ抽籤を行うためのＢＢ当籤時ＡＲＴ抽籤テーブルであり、図２２６は、通常状態中のＢＢ非当籤時に抽籤用フラグを参照してＡＲＴ抽籤を行うための通常時ＡＲＴ抽籤テーブルである。
[ART lottery table for BB winning and normal ART lottery table]
Next, FIGS. 225 and 226 are ART lottery tables used for ART lottery performed based on lottery flags and the like during the normal state, and FIG. 226 is a BB winning ART lottery table for performing ART lottery with reference to the lottery flag corresponding to the role, and FIG. is a normal ART lottery table.
なお、ＢＢ当籤時は、ＮＢＢ当籤、かつ、抽籤状態が「通常」又は「高確」である場合に、図２２５（Ａ）に示すＢＢ当籤時ＡＲＴ抽籤テーブルが参照され、また、ＣＢＢ当籤、かつ、抽籤状態が「通常」又は「高確」である場合に、図２２５（Ｂ）に示すＢＢ当籤時ＡＲＴ抽籤テーブルが参照され、また、抽籤状態が「超高確率」又は遊技状態が「ＣＺ前兆」「ＡＲＴ前兆中」の何れかである場合に、ＢＢ（ＣＢＢ又はＮＢＢ）の種別に関わらず、図２２５（Ｃ）に示すＢＢ当籤時ＡＲＴ抽籤テーブルが参照される。 When the BB is won, the ART lottery table shown in FIG. In addition, when the lottery state is "normal" or "high probability", the BB lottery ART lottery table shown in FIG. In the case of either CZ omen or ART omen, regardless of the type of BB (CBB or NBB), the ART lottery table for BB winning shown in FIG. 225(C) is referred to.
また、ＢＢ非当籤時において、抽籤状態が「低確」又は「高確」であり且つ設定値が低設定（「１」又は「２」）である場合には、図２２６（Ａ）に示す通常時ＡＲＴ抽籤テーブルが参照され、また、抽籤状態が「超高確率」又は遊技状態が「ＣＺ前兆」及び「ＡＲＴ前兆中」のいずれかであり且つ設定値が低設定である場合には、図２２６（Ｂ）に示す通常時ＡＲＴ抽籤テーブルが参照され、また、通常フラグ間中であり且つ設定値が低設定である場合には、図２２６（Ｃ）に示す通常時ＡＲＴ抽籤テーブルが参照される。さらに、ＢＢ非当籤時において、抽籤状態が「低確」又は「高確」であり且つ設定値が高設定（「５」又は「６」）である場合には、図２２６（Ｄ）に示す通常時ＡＲＴ抽籤テーブルが参照され、また、抽籤状態が「超高確率」又は遊技状態が「ＣＺ前兆」及び「ＡＲＴ前兆中」のいずれかであり且つ設定値が高設定である場合には、図２２６（Ｅ）に示す通常時ＡＲＴ抽籤テーブルが参照され、また、通常フラグ間中であり且つ設定値が高設定である場合には、図２２６（Ｆ）に示す通常時ＡＲＴ抽籤テーブルが参照される。 Also, when the BB is not won, if the lottery state is "low probability" or "high probability" and the set value is low setting ("1" or "2"), it is shown in FIG. 226 (A) When the normal ART lottery table is referenced, and the lottery state is either "very high probability" or the game state is "CZ omen" or "ART omen" and the setting value is low, The normal ART lottery table shown in FIG. 226(B) is referenced, and when the normal flag is in between and the set value is low, the normal ART lottery table shown in FIG. 226(C) is referenced. be done. Furthermore, when the BB is not won, if the lottery state is "low probability" or "high probability" and the set value is high setting ("5" or "6"), the When the normal ART lottery table is referenced, and the lottery state is either "very high probability" or the game state is "CZ omen" or "ART omen" and the setting value is high, The normal ART lottery table shown in FIG. 226(E) is referenced, and when the normal flag is in between and the set value is high, the normal ART lottery table shown in FIG. 226(F) is referenced. be done.
ＢＢ当籤時ＡＲＴ抽籤テーブルは、現在の抽籤状態や遊技状態に応じて設けられ、抽籤用フラグ毎にＡＲＴ抽籤の抽籤結果についての抽籤値の情報を規定する。また、通常時ＡＲＴ抽籤テーブルは、現在の抽籤状態や遊技状態と設定値の高低情報との組み合わせ毎に設けられ、抽籤用フラグ毎にＡＲＴ抽籤の抽籤結果についての抽籤値の情報を規定する。なお、主制御回路９０は、通常状態中に抽籤用フラグ等に基づいてＡＲＴ抽籤を行い、このＡＲＴ抽籤に当籤した場合には、遊技状態を（ＡＲＴ前兆を介して）ＡＲＴ状態に移行させる。また、本実施形態の通常時ＡＲＴ抽籤テーブルを用いたＡＲＴ抽籤では、設定値が高設定であり且つ抽籤用フラグが「強スイカ」、「強レア（強チェリー、強チャンスリプ又は強ベル）」である場合におけるＡＲＴ抽籤の当籤確率は、設定値が低設定であり且つ抽籤用フラグが「強スイカ」、「強レア」である場合のそれより高くなる。
The BB winning ART lottery table is provided according to the current lottery state and game state, and defines lottery value information for the lottery result of the ART lottery for each lottery flag. In addition, the normal ART lottery table is provided for each combination of the current lottery state or game state and the high/low information of the set value, and defines the lottery value information for the lottery result of the ART lottery for each lottery flag. The
［ＡＲＴ前兆ゲーム数抽籤テーブル］
続いて、図２２７は、通常状態中のＡＲＴ抽籤に当籤した際に、通常状態からＡＲＴ状態に移行するまでの期間（ＡＲＴ前兆ゲーム数）を抽籤するために用いるＡＲＴ前兆ゲーム数抽籤テーブルである。ＡＲＴ前兆ゲーム数抽籤テーブルは、ＡＲＴ前兆ゲーム数の範囲（抽籤結果）についての抽籤値の情報を規定する。主制御回路９０は、通常状態中にＡＲＴ抽籤に当籤すると、ＡＲＴ前兆ゲーム数の抽籤を行い、当籤したＡＲＴ前兆ゲーム数をセットし、遊技状態をＡＲＴ前兆に移行する。
[ART precursor game number lottery table]
Next, FIG. 227 is an ART precursor game number lottery table used to draw a lottery for the period (the number of ART precursor games) from the normal state to the ART state when the ART lottery in the normal state is won. . The number-of-ART-prediction-games lottery table defines lottery value information for the range of the number of ART precursor games (lottery results). When the ART lottery is won during the normal state, the
なお、ＡＲＴ前兆ゲーム数抽籤テーブルでは、ＡＲＴ前兆ゲーム数の抽籤結果として一定の範囲を持たせているが、主制御回路９０は、当籤した範囲の中から均等にＡＲＴ前兆ゲーム数を決定する。なお、ＢＢ当籤時や通常フラグ間中にＡＲＴ抽籤に当籤した場合には、遊技状態がＡＲＴ中フラグ間に移行し、ＡＲＴ中ＢＢ終了後にＡＲＴ準備中に移行することから（図２０６参照）、この場合、主制御回路９０は、ＡＲＴ前兆ゲーム数を抽籤しない。すなわち、主制御回路９０は、図２２６（Ａ）（Ｂ）に示す通常時ＡＲＴ抽籤テーブルを用いたＡＲＴ抽籤に当籤した場合に、ＡＲＴ前兆ゲーム数を抽籤し、図２２５（Ａ）～（Ｃ）に示すＢＢ当籤時ＡＲＴ抽籤テーブル、及び図２２６（Ｃ）に示す通常時ＡＲＴ抽籤テーブルを用いたＡＲＴ抽籤に当籤した場合には、ＡＲＴ前兆ゲーム数を抽籤しない。
In the ART precursor game number lottery table, the lottery result of the ART precursor game number has a certain range. It should be noted that when the ART lottery is won during the BB win or during the normal flag, the game state shifts to the ART flag, and after the BB during the ART ends, it shifts to ART preparation (see FIG. 206). In this case, the
［ＣＺ中ＡＲＴ抽籤テーブル］
続いて、図２２８及び図２２９は、ＣＺ中のＡＲＴ抽籤に用いるＣＺ中ＡＲＴ抽籤テーブルである。図２２８（Ａ）は、初当りＣＺ、かつ、ＣＺの残りゲーム数が１以上である場合に参照されるＣＺ中ＡＲＴ抽籤テーブルであり、図２２８（Ｂ）は、初当りＣＺ、かつ、ＣＺの残りゲーム数が０である場合に参照されるＣＺ中ＡＲＴ抽籤テーブルであり、図２２８（Ｃ）は、初当りＣＺの終了の次遊技（泣きの１回）に参照されるＣＺ中ＡＲＴ抽籤テーブル（なお、初当りＣＺの終了の次遊技は、詳細には通常状態中である）である。また、図２２８（Ｄ）は、ＣＺ（ＡＲＴ後）、かつ、非ナビ高確時に参照されるＣＺ中ＡＲＴ抽籤テーブルであり、図２２９（Ｅ）は、ＣＺ（ＡＲＴ後）、かつ、ナビ高確時に参照されるＣＺ中ＡＲＴ抽籤テーブルであり、図２２９（Ｆ）は、ＣＺ（ＡＲＴ後）の終了の次遊技（泣きの１回）に参照されるＣＺ中ＡＲＴ抽籤テーブル（なお、ＣＺ（ＡＲＴ後）の終了の次遊技は、詳細には通常状態中である）であり、図２２９（Ｇ）は、特殊ＣＺ、かつ、非ナビ高確時に参照されるＣＺ中ＡＲＴ抽籤テーブルであり、図２２９（Ｈ）は、特殊ＣＺ、かつ、ナビ高確時に参照されるＣＺ中ＡＲＴ抽籤テーブルである。
[CZ medium ART lottery table]
228 and 229 are CZ ART lottery tables used for CZ ART lottery. Figure 228 (A) is the first hit CZ and CZ ART lottery table referred to when the number of remaining games of CZ is 1 or more, Figure 228 (B) is the first hit CZ and CZ 228(C) is a CZ ART lottery table referred to when the number of remaining games is 0, and FIG. Table (more specifically, the next game after the end of the first hit CZ is in the normal state). In addition, FIG. 228 (D) is CZ (after ART) and a CZ ART lottery table referenced when non-navigation is high, and FIG. 229 (E) is CZ (after ART) and navigation high 229(F) is the CZ ART lottery table (CZ( The next game after the end of ART) is in detail during the normal state), and FIG. FIG. 229(H) is a special CZ and an ART lottery table during CZ that is referred to when navigation is high.
ＣＺ中ＡＲＴ抽籤テーブルは、ＣＺの種別など毎に設けられ、抽籤用フラグ毎にＡＲＴ抽籤の抽籤結果についての抽籤値の情報を規定する。主制御回路９０は、ＣＺ中に抽籤用フラグ等に基づいてＡＲＴ抽籤を行い、このＡＲＴ抽籤に当籤した場合には、遊技状態を（必要に応じてＡＲＴ準備中を介して）ＡＲＴ状態に移行させる。なお、ＣＺ中のＢＢ当籤時は、図２２８及び図２２９に示すＣＺ中ＡＲＴ抽籤テーブルではなく、後述のＡＲＴ中ＢＢ当籤時ストック抽籤テーブル（後述の図２３３（Ｄ））を参照して、ＡＲＴ抽籤（必ず当籤）を行う。
The CZ ART lottery table is provided for each type of CZ, and defines lottery value information for the lottery result of the ART lottery for each lottery flag. The
［ＡＲＴ中ストック抽籤テーブル］
続いて、図２３０～図２３２は、ＡＲＴ状態中に行うＡＲＴ状態のセット数の上乗せ抽籤に用いるＡＲＴ中ストック抽籤テーブルである。図２３０（Ａ）は、通常ＡＲＴ、かつ、ＡＲＴ中の抽籤状態「低確」又は「高確」、かつ、非ナビ高確中に参照されるＡＲＴ中ストック抽籤テーブルであり、図２３０（Ｂ）は、通常ＡＲＴ、かつ、ＡＲＴ中の抽籤状態「低確」又は「高確」、かつ、ナビ高確中に参照されるＡＲＴ中ストック抽籤テーブルであり、図２３０（Ｃ）は、通常ＡＲＴ、かつ、ＡＲＴ中の抽籤状態「超高確」、かつ、非ナビ高確中に参照されるＡＲＴ中ストック抽籤テーブルであり、図２３０（Ｄ）は、通常ＡＲＴ、かつ、ＡＲＴ中の抽籤状態「超高確」、かつ、ナビ高確中に参照されるＡＲＴ中ストック抽籤テーブルである。また、図２３１（Ｅ）は、ＥＰ中、かつ、転落モード「保証なし」時に参照されるＡＲＴ中ストック抽籤テーブルであり、図２３１（Ｆ）は、ＥＰ中、かつ、転落モード「ショート」時に参照されるＡＲＴ中ストック抽籤テーブルであり、図２３１（Ｇ）は、ＥＰ中、かつ、転落モード「ロング」時に参照されるＡＲＴ中ストック抽籤テーブルである。また、図２３２（Ｈ）は、ランク決めＡＲＴ又はＥＰ準備中、かつ、非ナビ高確中に参照されるＡＲＴ中ストック抽籤テーブルであり、図２３２（Ｉ）は、ランク決めＡＲＴ又はＥＰ準備中、かつ、ナビ高確中に参照されるＡＲＴ中ストック抽籤テーブルである。また、図２３２（Ｊ）は、ＡＲＴ準備中に参照されるＡＲＴ中ストック抽籤テーブルであり、図２３２（Ｋ）は、ＡＲＴ中フラグ間に参照されるＡＲＴ中ストック抽籤テーブルである。
[Stock lottery table during ART]
Next, FIGS. 230 to 232 are stock lottery tables during ART used for the lottery for adding the number of sets in the ART state during the ART state. FIG. 230(A) is a stock lottery table during ART that is referenced during normal ART, the lottery status "low probability" or "high probability" during ART, and non-navigation high probability, and FIG. ) is a normal ART, a lottery status "low probability" or "high probability" during ART, and a stock lottery table during ART that is referred to during navigation high probability, and FIG. 230(D) is a normal ART and a lottery state during ART. It is a stock lottery table during ART that is referred to during "super high probability" and navigation high probability. In addition, FIG. 231(E) is an ART stock lottery table that is referenced during EP and during fall mode "no guarantee", and FIG. 231(F) is during EP and during fall mode "short". 231(G) is an ART stock lottery table that is referenced during EP and during the fall mode "Long". In addition, FIG. 232(H) is an ART-in-stock lottery table that is referenced during rank determination ART or EP preparation and during non-navigation accuracy, and FIG. 232(I) is a rank determination ART or EP preparation. And, it is a stock lottery table during ART that is referred to during navigation accuracy. Also, FIG. 232(J) is an ART stock lottery table referenced during ART preparation, and FIG. 232(K) is an ART stock lottery table referenced between ART in-progress flags.
ＡＲＴ中ストック抽籤テーブルは、現在の遊技状態など毎に設けられ、抽籤用フラグ毎にＡＲＴ状態のセット数の上乗せ抽籤の抽籤結果についての抽籤値の情報を規定する。主制御回路９０は、対応する遊技状態中に抽籤用フラグ等に基づいて上乗せ抽籤を行い、このＡＲＴ抽籤に当籤した場合には、ＡＲＴ状態のセット数を所定数だけ上乗せする。
The ART-in-stock lottery table is provided for each current gaming state, and defines lottery value information for the lottery result of the lottery with the set number of the ART state for each lottery flag. The
［ＡＲＴ中ＢＢ当籤時ストック抽籤テーブル］
続いて、図２３３は、ＡＲＴ状態中のＢＢ当籤時に行うＡＲＴ状態のセット数の上乗せ抽籤に用いるＡＲＴ中ＢＢ当籤時ストック抽籤テーブルである。図２３３（Ａ）は、通常ＡＲＴ中の抽籤状態「低確」若しくは「高確」時、又は、ＥＰ中の転落モード「保証なし」時に参照されるＡＲＴ中ＢＢ当籤時ストック抽籤テーブルであり、図２３３（Ｂ）は、通常ＡＲＴ中の抽籤状態「超高確」時、又は、ＥＰ中の転落モード「ショート」時に参照されるＡＲＴ中ＢＢ当籤時ストック抽籤テーブルであり、図２３３（Ｃ）は、ランク決めＡＲＴ中、又は、ＥＰ準備中に参照されるＡＲＴ中ＢＢ当籤時ストック抽籤テーブルであり、図２３３（Ｄ）は、ＣＺ若しくはＣＺ終了の次遊技、又は、ＥＰ中の転落モード「ロング」時に参照されるＡＲＴ中ＢＢ当籤時ストック抽籤テーブルであり、図２３３（Ｅ）は、ＡＲＴ準備中に参照されるＡＲＴ中ＢＢ当籤時ストック抽籤テーブルである。
[Stock lottery table when winning BB during ART]
Next, FIG. 233 is a stock lottery table at the time of BB winning during ART used for the lottery for adding the number of sets in ART state, which is performed at the time of BB winning during ART. Fig. 233(A) is a stock lottery table during BB winning during ART, which is referred to when the lottery status is "low probability" or "high probability" during normal ART, or when the fall mode during EP is "no guarantee", FIG. 233(B) is a stock lottery table for BB winning during ART, which is referred to when the lottery state is "Super Accurate" during normal ART or when the fall mode is "Short" during EP, and FIG. 233(C). is a stock lottery table at the time of BB winning during ART, which is referred to during rank determination ART or during EP preparation, and FIG. FIG. 233(E) is a stock lottery table for BB winning during ART referenced during ART preparation.
ＡＲＴ中ＢＢ当籤時ストック抽籤テーブルは、現在の遊技状態など毎に設けられ、抽籤用フラグ毎にＡＲＴ状態のセット数の上乗せ抽籤の抽籤結果についての抽籤値の情報を規定する。主制御回路９０は、対応する遊技状態中に抽籤用フラグ等に基づいて上乗せ抽籤を行い、このＡＲＴ抽籤に当籤した場合には、ＡＲＴ状態のセット数を所定数だけ上乗せする。
The stock lottery table for BB winning during ART is provided for each current game state, etc., and defines lottery value information for the lottery result of the lottery that adds the set number of the ART state for each lottery flag. The
［ＡＲＴ当籤時ストック数抽籤テーブル］
続いて、図２３４は、ＡＲＴ抽籤や、ＡＲＴ状態のセット数の上乗せ抽籤に当籤した場合（すなわち、ＡＲＴ当籤時）に、付与するＡＲＴ状態のセット数を抽籤するために用いるＡＲＴ当籤時ストック数抽籤テーブルである。ＡＲＴ当籤時ストック数抽籤テーブルは、ＡＲＴ当籤時の当籤契機毎に、付与するＡＲＴ状態のセット数についての抽籤値の情報を規定する。主制御回路９０は、ＡＲＴ当籤時に対応する当籤契機に基づいてＡＲＴ状態のセット数を抽籤し、当籤したセット数を付与する。
[Art winning stock number lottery table]
Next, FIG. 234 shows the number of stocks at the time of ART winning used for lottery of the number of sets of ART state to be given when the ART lottery or the lottery with the number of sets of ART state is won (that is, at the time of ART winning) It is a lottery table. The ART winning stock number lottery table defines lottery value information for the number of sets of ART states to be given for each winning opportunity at the time of ART winning. The
なお、当籤契機「初当り」とは、通常状態中にＡＲＴ抽籤に当籤した場合（通常状態中にＲＴ３状態への移行に伴うＡＲＴ状態のストック付与を含む）、ＡＲＴ前兆中にＡＲＴ抽籤に当籤した場合、初当りＣＺ中にＡＲＴ抽籤に当籤した場合、通常ＢＢフラグ間中にＡＲＴ抽籤に当籤した場合、又は通常ＢＢ中にＡＲＴ抽籤に当籤した場合の何れかをいい、また、当籤契機「上乗せＡ」とは、ＥＰ中にＡＲＴ状態のセット数の上乗せ抽籤に当籤した場合をいい、また、当籤契機「上乗せＢ」とは、継続ＣＺ中にＡＲＴ抽籤に当籤した場合をいい、また、当籤契機「上乗せＣ」とは、当籤契機「初当り」「上乗せＡ」「上乗せＢ」以外の状況でＡＲＴ抽籤や、ＡＲＴ状態のセット数の上乗せ抽籤に当籤した場合をいう。 In addition, the winning opportunity "first hit" means that if you win the ART lottery during the normal state (including the stock grant of the ART state accompanying the transition to the RT3 state during the normal state), you will win the ART lottery during the ART sign. If you win the ART lottery during the first CZ, if you win the ART lottery during the normal BB flag, or if you win the ART lottery during the normal BB. "Additional A" refers to the case of winning the extra lottery for the number of sets in the ART state during EP, and the winning opportunity "Additional B" refers to the case of winning the ART lottery during continuous CZ, and The winning opportunity “additional C” means the case where the ART lottery or the additional lottery for the number of sets in the ART state is won in a situation other than the winning opportunity “first win”, “additional A”, and “additional B”.
また、ＡＲＴ当籤時ストック数抽籤テーブルで規定される抽籤値は、図２３４に示すように、設定値の高低情報に応じて異なる。本実施形態のＡＲＴ当籤時ストック数抽籤テーブルでは、設定値が高設定（「５」又は「６」）である場合に、より多くのＡＲＴ状態のセット数が当籤するような構成になっている。具体的には、当籤契機が「初当り」時であり且つ設定値が高設定（「５」又は「６」）である場合に３セットのＡＲＴ状態が上乗せされる確率は、当籤契機が「初当り」時であり且つ設定値が低設定（「１」又は「２」）である場合のそれより高くなる。また、その他の当籤契機では、高設定時における２セットのＡＲＴ状態の上乗せ確率が、低設定時のそれより高くなる。 Also, the lottery values defined in the lottery table for the number of stocks at the time of ART winning differ according to the high/low information of the set values, as shown in FIG. In the stock number lottery table for ART winning in this embodiment, when the set value is set to high ("5" or "6"), a larger number of sets in the ART state will be won. . Specifically, when the winning opportunity is "first win" and the set value is high ("5" or "6"), the probability of adding 3 sets of ART states is It will be higher than when it is "first hit" and the set value is at the low setting ("1" or "2"). Also, in other winning opportunities, the probability of adding 2 sets of ART states at high setting is higher than that at low setting.
［特殊ＣＺ移行抽籤テーブル］
続いて、図２３５は、継続ＣＺとして特殊ＣＺを用いるか否かを抽籤するために用いる特殊ＣＺ移行抽籤テーブルである。特殊ＣＺ移行抽籤テーブルは、ＡＲＴ状態のセット数のストックの有無毎に、抽籤結果についての抽籤値の情報を規定する。主制御回路９０は、ランク決めＡＲＴの開始時にＡＲＴ状態のセット数のストックの有無に応じて特殊ＣＺを用いるか否かを抽籤し、当籤した場合には、次の継続ＣＺを特殊ＣＺとする一方で、非当籤した場合には、次の継続ＣＺをＣＺ（ＡＲＴ後）とする。
[Special CZ transition lottery table]
Next, FIG. 235 is a special CZ transition lottery table used to determine whether or not to use a special CZ as a continuation CZ. The special CZ transition lottery table defines lottery value information for the lottery results for each of the presence or absence of the stock of the number of sets in the ART state. The
なお、主制御回路９０は、次の継続ＣＺを特殊ＣＺとした後は、特殊ＣＺが終了するまで特殊ＣＺ移行抽籤テーブルを用いた抽籤を行わない。また、ＡＲＴ状態のセット数のストックがない状況で、本抽籤に当籤した場合には、主制御回路９０は、ＡＲＴ状態のセット数を１つ付与する。
After making the next continuation CZ the special CZ, the
［ＡＲＴ当籤時ランク抽籤テーブル］
続いて、図２３６～図２４０は、ＡＲＴ当籤時に当籤したＡＲＴ状態のランクを決定するために用いるＡＲＴ当籤時ランク抽籤テーブルである。なお、ＡＲＴ当籤時には、ＡＲＴ状態のセット数が複数付与されることがあるが、２つ目以降のＡＲＴ状態のランクは、図２４０（Ｏ）に示すＡＲＴ当籤時ランク抽籤テーブルにより決定され、図２３６（Ａ）～図２４０（Ｎ）に示すＡＲＴ当籤時ランク抽籤テーブルは、１つ目のＡＲＴ状態のランクを決定するために用いられる。
[Art winning rank lottery table]
Next, FIGS. 236 to 240 are ART winning rank lottery tables used to determine the rank of an ART state that is won when an ART is won. In addition, at the time of ART winning, multiple sets of ART states may be given, but the rank of the second and subsequent ART states is determined by the ART winning rank lottery table shown in FIG. 240 (O). ART winning rank lottery tables shown in 236(A) to FIG. 240(N) are used to determine the rank of the first ART state.
図２３６（Ａ）は、ＡＲＴ当籤の当籤タイミングが通常状態、ＣＺ前兆、ＡＲＴ前兆、又はＥＰ以外のＡＲＴ状態中であり、かつ、ＢＢ非当籤時に用いられるＡＲＴ当籤時ランク抽籤テーブルであり、図２３６（Ｂ）は、ＡＲＴ当籤の当籤タイミングが通常状態、ＣＺ前兆、ＡＲＴ前兆、又はＥＰ以外のＡＲＴ状態中であり、かつ、ＮＢＢの当籤時に用いられるＡＲＴ当籤時ランク抽籤テーブルであり、図２３６（Ｃ）は、ＡＲＴ当籤の当籤タイミングが通常状態、ＣＺ前兆、ＡＲＴ前兆、又はＥＰ以外のＡＲＴ状態中であり、かつ、ＣＢＢの当籤時に用いられるＡＲＴ当籤時ランク抽籤テーブルである。 FIG. 236(A) is an ART winning rank lottery table used when the ART winning timing is in a normal state, a CZ precursor, an ART precursor, or an ART state other than EP, and when BB is not won. 236(B) is an ART winning rank lottery table used when the winning timing of ART winning is in a normal state, a CZ precursor, an ART precursor, or an ART state other than EP, and NBB is won; FIG. (C) is an ART winning rank lottery table used when the ART winning is in a normal state, a CZ precursor, an ART precursor, or an ART state other than EP, and when CBB is won.
また、図２３７（Ｄ）は、ＡＲＴ当籤の当籤タイミングがＡＲＴ準備中であり、かつ、ＢＢ非当籤時に用いられるＡＲＴ当籤時ランク抽籤テーブルであり、図２３７（Ｅ）は、ＡＲＴ当籤の当籤タイミングがＡＲＴ準備中であり、かつ、ＮＢＢ当籤時に用いられるＡＲＴ当籤時ランク抽籤テーブルであり、図２３７（Ｆ）は、ＡＲＴ当籤の当籤タイミングがＡＲＴ準備中であり、かつ、ＣＢＢ当籤時に用いられるＡＲＴ当籤時ランク抽籤テーブルである。 Also, FIG. 237(D) is an ART winning rank lottery table used when the ART winning timing is ART preparation and BB is not winning, and FIG. 237(E) is the winning timing of ART winning. is an ART winning rank lottery table used at the time of ART preparation and used at the time of NBB winning, and FIG. It is a rank lottery table at the time of winning.
また、図２３８（Ｇ）は、ＡＲＴ当籤の当籤タイミングがＥＰ中であり、かつ、ＢＢ非当籤時に用いられるＡＲＴ当籤時ランク抽籤テーブルであり、図２３８（Ｈ）は、ＡＲＴ当籤の当籤タイミングがＥＰ中であり、かつ、ＮＢＢ当籤時に用いられるＡＲＴ当籤時ランク抽籤テーブルであり、図２３８（Ｉ）は、ＡＲＴ当籤の当籤タイミングがＥＰ中であり、かつ、ＣＢＢ当籤時に用いられるＡＲＴ当籤時ランク抽籤テーブルである。 Also, FIG. 238(G) is an ART winning rank lottery table used when the ART winning timing is during EP and BB is not won, and FIG. FIG. 238(I) is an ART winning rank lottery table used during EP and used during NBB winning, and FIG. It is a lottery table.
また、図２３９（Ｊ）は、ＡＲＴ当籤の当籤タイミングがＣＺ中であり、かつ、ＢＢ非当籤時に用いられるＡＲＴ当籤時ランク抽籤テーブルであり、図２３９（Ｋ）は、ＡＲＴ当籤の当籤タイミングがＣＺ中であり、かつ、ＮＢＢ当籤時に用いられるＡＲＴ当籤時ランク抽籤テーブルであり、図２３９（Ｌ）は、ＡＲＴ当籤の当籤タイミングがＣＺ中であり、かつ、ＣＢＢ当籤時に用いられるＡＲＴ当籤時ランク抽籤テーブルである。 Also, FIG. 239(J) is an ART winning rank lottery table used when the ART winning timing is during CZ and BB is not winning, and FIG. FIG. 239(L) is an ART winning rank lottery table used during CZ and during NBB winning, and FIG. It is a lottery table.
また、図２４０（Ｍ）は、ＡＲＴ当籤の当籤タイミングがフラグ間状態（通常フラグ間又はＡＲＴ中フラグ間）である場合に用いられるＡＲＴ当籤時ランク抽籤テーブルであり、図２４０（Ｎ）は、ＡＲＴ当籤の当籤タイミングがＢＢ中である場合に用いられるＡＲＴ当籤時ランク抽籤テーブルであり、図２４０（Ｏ）は、複数ストック時の２つ目以降のＡＲＴ状態のランクを決定するために用いられるＡＲＴ当籤時ランク抽籤テーブルである。 Also, FIG. 240(M) is an ART winning time rank lottery table used when the winning timing of ART winning is between flags (between normal flags or between flags during ART), and FIG. ART winning rank lottery table used when the winning timing of ART winning is during BB, FIG. ART winning rank lottery table.
ＡＲＴ当籤時ランク抽籤テーブルは、ＡＲＴ当籤時の遊技状態毎に設けられ、ＡＲＴ当籤時の抽籤用フラグ毎に、抽籤結果についての抽籤値の情報を規定する。主制御回路９０は、ＡＲＴ抽籤や、ＡＲＴ状態のセット数の上乗せ抽籤に当籤した場合、当籤契機となった抽籤用フラグを用いて、当籤したＡＲＴ状態のランクを決定する。ＡＲＴ当籤時ランク抽籤テーブルを用いて決定されたランクは、ランク決めＡＲＴ中の昇格抽籤に基づき昇格し、通常ＡＲＴ中のランク（抽籤状態）となる（図２１２（Ｂ）参照）。
The ART winning rank lottery table is provided for each game state at the time of ART winning, and defines lottery value information for the lottery result for each lottery flag at the time of ART winning. When the
［ストック放出順序抽籤テーブル］
続いて、図２４１は、上述の放出フェーズＤにおいて放出するＡＲＴ状態のストックの順序を抽籤するために用いるストック放出順序抽籤テーブルである。ストック放出順序抽籤テーブルは、放出するＡＲＴ状態のランクの順序（抽籤結果）についての抽籤値の情報を規定する。主制御回路９０は、放出フェーズＤでは、ストック放出順序抽籤テーブルを参照して決定した順序に応じて、保有するＡＲＴ状態のストックの中から１つのストックを放出する。例えば、放出順序「４，３，２，１」である場合、主制御回路９０は、放出フェーズＤになると、保有するストックの中のランク４のストックを最も優先して放出し、ランク３のストックを次に優先して放出し、ランク２のストックを次に優先して放出し、ランク１のストックを次に優先して放出する。
[Stock release order lottery table]
Next, FIG. 241 is a stock release order lottery table used to determine the order of ART state stocks to be released in the release phase D described above. The stock release order lottery table defines lottery value information for the order of ranks (lottery results) of released ART states. In the release phase D, the
なお、放出順序の抽籤は、ＣＺとＡＲＴ状態とのループ中に一度のみ行うこととしてもよく、また、放出フェーズＤになるたびに行うこととしてもよい。また、放出順序の抽籤を、ＣＺとＡＲＴ状態とのループ中に一度のみ行う場合の抽籤タイミングは任意であり、例えば、ループ中に初めて放出フェーズＤになったタイミングでもよく、また、ＣＺから初めてＡＲＴ状態に移行したタイミングであってもよい。 The release order lottery may be performed only once during the loop between the CZ and ART states, or may be performed each time the release phase D is reached. Also, when the lottery for the release order is performed only once during the loop between CZ and ART state, the lottery timing is arbitrary. It may be the timing of transition to the ART state.
［ランク決めＡＲＴ中ランク昇格抽籤テーブル］
続いて、図２４２は、ランク決めＡＲＴ中の昇格抽籤に用いるランク決めＡＲＴ中ランク昇格抽籤テーブルであり、図２４２（Ａ）は、非ナビ高確時のランク決めＡＲＴ中に参照されるランク決めＡＲＴ中ランク昇格抽籤テーブルであり、図２４２（Ｂ）は、ナビ高確時のランク決めＡＲＴ中に参照されるランク決めＡＲＴ中ランク昇格抽籤テーブルであり、図２４２（Ｃ）は、１ゲームで完結するランク決めＡＲＴ中にＢＢに当籤した場合に参照されるランク決めＡＲＴ中ランク昇格抽籤テーブルである。
[Rank promotion lottery table during rank decision ART]
Next, FIG. 242 is a rank promotion lottery table during rank determination ART used for promotion lottery during rank determination ART, and FIG. ART middle rank promotion lottery table, FIG. 242 (B) is a rank determination ART middle rank promotion lottery table referred to during the ranking ART at the time of high navigation accuracy, FIG. 242 (C) is one game It is a rank promotion lottery table during rank determination ART that is referred to when BB is won during the complete rank determination ART.
ランク決めＡＲＴ中ランク昇格抽籤テーブルは、ランク決めＡＲＴ中の状況毎に設けられ、抽籤用フラグ毎に昇格抽籤の抽籤結果についての抽籤値の情報を規定する。主制御回路９０は、ＡＲＴ当籤時に決定していたランクを、昇格抽籤の抽籤結果に基づいて更新する。なお、昇格抽籤の結果ランク４以上になる場合には、主制御回路９０は、更新後のランクをランク４とする。
The rank promotion lottery table during the rank determination ART is provided for each situation during the rank determination ART, and defines lottery value information for the lottery result of the promotion lottery for each lottery flag. The
［ナビ高確ゲーム数獲得抽籤テーブル］
続いて、図２４３は、通常ＡＲＴ中のナビ高確ゲーム数の獲得抽籤に用いるナビ高確ゲーム数獲得抽籤テーブルであり、図２４３（Ａ）は、ＡＲＴ状態中の抽籤状態が「低確（ランク１）」時の通常ＡＲＴ中に参照されるナビ高確ゲーム数獲得抽籤テーブルであり、図２４３（Ｂ）は、ＡＲＴ状態中の抽籤状態が「高確（ランク２）」時の通常ＡＲＴ中に参照されるナビ高確ゲーム数獲得抽籤テーブルであり、図２４３（Ｃ）は、ＡＲＴ状態中の抽籤状態が「超高確（ランク３、４）」時の通常ＡＲＴ中に参照されるナビ高確ゲーム数獲得抽籤テーブルである。
[Lottery table for winning the number of high-quality navigation games]
Next, FIG. 243 is a navigation high-accuracy game number acquisition lottery table used for the acquisition lottery for the number of navigation high-accuracy games during normal ART, and FIG. 243B is a normal ART when the lottery state in the ART state is "high probability (rank 2)". 243(C) is referred to during normal ART when the lottery state in the ART state is "super high probability (
ナビ高確ゲーム数獲得抽籤テーブルは、ＡＲＴ状態中の抽籤状態毎に設けられ、抽籤用フラグ毎にナビ高確ゲーム数の獲得抽籤の抽籤結果についての抽籤値の情報を規定する。主制御回路９０は、通常ＡＲＴ中に抽籤状態及び抽籤用フラグに基づいてナビ高確ゲーム数を付与する。その結果、ナビ高確ゲーム数が１以上になるとナビ高確中となる。ナビ高確ゲーム数は、通常ＡＲＴ中の１回の遊技毎に更新（１減算）されることになるが、この点は後述する。
The navigation high-probability game number acquisition lottery table is provided for each lottery state in the ART state, and defines lottery value information regarding the lottery result of the navigation high-probability game number acquisition lottery for each lottery flag. The
［ＣＺゲーム数獲得抽籤テーブル］
続いて、図２４４は、ＣＺゲーム数の上乗せ抽籤に用いるＣＺゲーム数獲得抽籤テーブルであり、図２４４（Ａ）は、ＡＲＴ準備中に参照されるＣＺゲーム数獲得抽籤テーブルであり、図２４４（Ｂ）は、通常ＡＲＴ、かつ、非ナビ高確時に参照されるＣＺゲーム数獲得抽籤テーブルであり、図２４４（Ｃ）は、通常ＡＲＴ、かつ、ナビ高確時に参照されるＣＺゲーム数獲得抽籤テーブルである。また、図２４４（Ｄ）は、ＣＺ中の抽籤フェーズＡ～ＣにおいてＡＲＴ抽籤に当籤した場合、又は、ＣＺ中の放出フェーズＤにおいてＡＲＴ状態のストックの放出が行われた場合に参照されるＣＺゲーム数獲得抽籤テーブルである。
[CZ game acquisition lottery table]
Next, FIG. 244 is a CZ game number acquisition lottery table used for the CZ game number addition lottery, FIG. B) is a CZ game number acquisition lottery table referred to during normal ART and non-navigation accuracy, and FIG. 244 (C) is a CZ game acquisition lottery table referenced during normal ART and navigation accuracy is a table. In addition, FIG. 244(D) is a CZ that is referenced when the ART lottery is won in the lottery phases A to C in the CZ, or when the stock in the ART state is released in the release phase D in the CZ It is a lottery table for obtaining the number of games.
図２４４（Ａ）～（Ｃ）に示すＣＺゲーム数獲得抽籤テーブルは、遊技状態や抽籤用フラグ毎に上乗せするＣＺゲーム数の抽籤結果についての抽籤値の情報を規定する。また、図２４４（Ｄ）に示すＣＺゲーム数獲得抽籤テーブルは、（抽籤用フラグに関わらず）上乗せするＣＺゲーム数の抽籤結果についての抽籤値の情報を規定する。主制御回路９０は、通常ＡＲＴ中に、抽籤用フラグに基づいてＣＺゲーム数の上乗せを行うとともに、ＣＺからＡＲＴ状態への移行時にＣＺゲーム数の上乗せを行う。なお、図２４４（Ｄ）に示すように、ＣＺからＡＲＴ状態への移行時には、最低でも５ゲームの上乗せが行われる。
The number-of-CZ-games winning lottery tables shown in FIGS. 244A to 244C define lottery value information for the lottery results of the number of CZ games to be added for each gaming state and each lottery flag. The number-of-CZ-games winning lottery table shown in FIG. 244(D) defines lottery value information for the lottery result of the number of CZ games to be added (regardless of the lottery flag). The
［ＡＲＴゲーム数獲得抽籤テーブル］
続いて、図２４５は、ＡＲＴゲーム数の上乗せ抽籤に用いるＡＲＴゲーム数獲得抽籤テーブルである。ＡＲＴゲーム数獲得抽籤テーブルは、ＡＲＴ状態（ランク決めＡＲＴ、通常ＡＲＴ、ＥＰ準備又はＥＰ）、ＡＲＴ準備中又は継続ＣＺ中に抽籤用フラグとして「ＮＢＢ」又は「ＣＢＢ」が決定された場合に参照され、抽籤用フラグ毎に上乗せするＡＲＴゲーム数の抽籤結果についての抽籤値の情報を規定する。なお、図２４４に示すＣＺゲーム数獲得抽籤テーブルと図２４５に示すＡＲＴゲーム数獲得抽籤テーブルとを比較すると分かるように、本実施形態のパチスロ１では、通常ＡＲＴ中等は、ＢＢ以外の抽籤用フラグに基づいてＣＺゲーム数の上乗せを行い、ＢＢの抽籤用フラグに基づいてＡＲＴゲーム数の上乗せを行う。
[ART game acquisition lottery table]
Next, FIG. 245 is an ART game number acquisition lottery table used for the ART game number addition lottery. The ART game number acquisition lottery table is referred to when "NBB" or "CBB" is determined as a lottery flag during ART state (ranking ART, normal ART, EP preparation or EP), ART preparation or continuation CZ and defines the lottery value information for the lottery result of the number of ART games to be added for each lottery flag. As can be seen from a comparison between the CZ number-of-games acquisition lottery table shown in FIG. 244 and the ART number-of-games acquisition lottery table shown in FIG. The number of CZ games is added based on , and the number of ART games is added based on the lottery flag of BB.
主制御回路９０は、ＡＲＴ状態、ＡＲＴ準備中又は継続ＣＺ中にＢＢが当籤すると、ＡＲＴゲーム数の上乗せを行う。その結果、ＢＢ終了後に移行することになる通常ＡＲＴの遊技期間が延長されることになる。
The
［転落モード抽籤テーブル］
続いて、図２４６は、ＥＰ当籤時に転落モードを抽籤するための転落モード抽籤テーブルである。転落モード抽籤テーブルは、ＥＰの当籤タイミング毎に設けられ、転落モードの抽籤結果についての抽籤値の情報を規定する。なお、ＥＰは、ランク決めＡＲＴにおいてランク４が決定されたタイミング、ナビ高確中の通常ＡＲＴ中に「３択昇格リプ」が内部当籤役として決定されたタイミング、ＡＲＴ中ＢＢ中のＥＰストック抽籤に当籤したタイミングにおいてストックが付与され、ランク決めＡＲＴにおいてランク４が決定された場合は「ランク決めＡＲＴ中」欄の抽籤値を用いて転落モードを抽籤し、それ以外の場合は「ランク決めＡＲＴ中以外」欄の抽籤値を用いて転落モードを抽籤する。
[Fall Mode Lottery Table]
Next, FIG. 246 is a fall mode lottery table for lottery of a fall mode when EP is won. The falling mode lottery table is provided for each EP winning timing, and defines information of the lottery value for the lottery result of the falling mode. In addition, EP is the timing when
主制御回路９０は、ＥＰのストックが付与されると、そのタイミングに応じて転落モードを抽籤し、セットする。なお、セットした転落モードは、後述の図２４７の転落モード移行抽籤テーブルに示すように、ＥＰ中に移行することになる。
When the EP stock is given, the
［転落モード移行抽籤テーブル］
続いて、図２４７は、ＥＰ中に転落モードを移行させるために用いる転落モード移行抽籤テーブルであり、図２４７（Ａ）は、移行前の転落モードが「保証なし」である場合に参照される転落モード移行抽籤テーブルであり、図２４７（Ｂ）は、移行前の転落モードが「ショート」である場合に参照される転落モード移行抽籤テーブルであり、図２４７（Ｃ）は、移行前の転落モードが「ロング」である場合に参照される転落モード移行抽籤テーブルである。
[Fall mode transition lottery table]
Next, FIG. 247 is a fall mode transition lottery table used to shift the fall mode during the EP, and FIG. 247(A) is referred to when the fall mode before transition is "no guarantee". Fig. 247(B) is a fall mode transition lottery table referred to when the fall mode before transition is "Short", and Fig. 247(C) is a fall mode transition lottery table before transition. This is a falling mode transition lottery table that is referred to when the mode is "long".
転落モード移行抽籤テーブルは、現在の転落モード毎に設けられ、抽籤用フラグ毎に移行先の転落モードについての抽籤値の情報を規定する。主制御回路９０は、ＥＰ中は現在の転落モード及び抽籤用フラグに基づいて、転落モードを移行させる。なお、図２４７（Ａ）に示す「保証なし」時の転落モード移行抽籤テーブルでは、「ＥＰ継続時」という欄がある。この「ＥＰ継続時」は、「６択転落リプ」当籤時に自力で押し順に正解したときに参照される。
The fall mode transition lottery table is provided for each current fall mode, and defines lottery value information for the transition destination fall mode for each lottery flag. The
また、転落モード「ショート」又は「ロング」時に抽籤用フラグが「フェイク７」である場合、所定の確率で転落モード「保証なし」に移行することがある。しかしながら、上述したように、ＥＰ中は、少なくとも抽籤用フラグが１回「７揃い」又は「ＢＡＲ揃い」になるまでは継続するため、ＥＰ中に抽籤用フラグ「７揃い」又は「ＢＡＲ揃い」が一度も当籤していない場合には、抽籤用フラグ「フェイク７」が当籤しても転落モードの移行を行わない。 Also, if the lottery flag is "fake 7" in the fall mode "short" or "long", the fall mode may shift to "no guarantee" with a predetermined probability. However, as described above, during the EP, the process continues until the lottery flags become "7 aligned" or "BAR aligned" at least once. has never been won, even if the lottery flag "fake 7" is won, the transition to the fall mode is not performed.
［ＥＰ中ＢＢ当籤時転落モード移行抽籤テーブル］
続いて、図２４８は、ＥＰ中のＢＢ当籤時に転落モードの移行を行うために用いるＥＰ中ＢＢ当籤時転落モード移行抽籤テーブルである。ＥＰ中ＢＢ当籤時転落モード移行抽籤テーブルは、ＥＰ中に当籤したＢＢの種別、及び、移行前の転落モード毎に、移行先の転落モードについての抽籤値の情報を規定する。主制御回路９０は、ＥＰ中にＢＢが当籤すると、当籤したＢＢの種別、及び、現在の転落モード及び抽籤用フラグに基づいて移行先の転落モードを決定する。ＥＰ中にＢＢに当籤すると、ＢＢの終了後にＥＰに復帰するが、決定した転落モードは、ＢＢの終了後に復帰したＥＰにおいて用いられる。
[Lottery table for transition to falling mode when winning BB during EP]
Next, FIG. 248 is a falling mode transition lottery table when a BB is won during an EP, which is used for transitioning to the fall mode when a BB is won during an EP. The drop mode transition lottery table for BB winning during EP defines the type of BB that has been won during EP and the lottery value information for the transition destination fall mode for each fall mode before transition. When a BB wins during an EP, the
［ＢＢ中の各種抽籤テーブル］
続いて、図２４９は、ＢＢ中の各種抽籤に用いる抽籤テーブルであり、図２４９（Ａ）は、通常ＢＢ又はＡＲＴ中ＢＢ中に抽籤用フラグに基づいてＡＲＴ抽籤を行うためのＢＢ中ＡＲＴ抽籤テーブルであり、図２４９（Ｂ）は、通常ＢＢ中に抽籤用フラグに基づいてＣＺ抽籤を行うためのＢＢ中ＣＺ抽籤テーブルであり、図２４９（Ｃ）は、ＡＲＴ中ＢＢ中に抽籤用フラグに基づいてＥＰストック抽籤を行うためのＢＢ中ＥＰストック抽籤テーブルである。
[Various lottery tables in BB]
Next, FIG. 249 is a lottery table used for various lotteries during BB, and FIG. 249(A) is an ART lottery during BB for performing ART lottery based on the lottery flag during normal BB or BB during ART. 249(B) is a CZ lottery table in BB for performing CZ lottery based on the lottery flag during normal BB, and FIG. 249(C) is a lottery flag in BB during ART It is an EP stock lottery table in BB for performing an EP stock lottery based on.
図２４９に示すように、これら各種の抽籤テーブルは、抽籤用フラグ毎に抽籤結果についての抽籤値の情報を規定する。主制御回路９０は、ＢＢ中のＡＲＴ抽籤に当籤した場合、ＡＲＴ状態のセット数のストックを所定数付与し、ＢＢ終了後に遊技状態をＡＲＴ準備中に移行する。また、主制御回路９０は、ＢＢ中のＣＺ抽籤に当籤した場合、ＣＺのストックを１つ付与し、ＢＢ終了後に遊技状態をＣＺ前兆又はＣＺに移行する。また、主制御回路９０は、ＢＢ中のＥＰストック抽籤に当籤した場合、ＥＰのストックを１つ付与し、ＢＢ終了後に遊技状態を（ＡＲＴ準備及びＥＰ準備中を介して）ＥＰに移行する。
As shown in FIG. 249, these various lottery tables define lottery value information for lottery results for each lottery flag. When the ART lottery during the BB is won, the
＜遊技状態毎の抽籤内容＞
次に、図２５０～図２６３を参照して各遊技状態において行われる各種抽籤の内容について説明する。なお、以下に説明する抽籤は、主制御回路９０のメインＣＰＵ１０１により実行される後述のスタート時出玉関連抽籤処理及び停止時出玉関連抽籤処理（後述の図２８６参照）において行われる。また、本実施形態では、主制御回路９０は、内部当籤役（抽籤用フラグ）に応じて、リール回転開始時（スタート時）又はリール停止時に各種抽籤を行うが、各種抽籤を行うタイミングは既に説明しているため（図２０８参照）、以下では、抽籤を行うタイミングについての詳細は省略する。
<Lottery details for each game state>
Next, the contents of various lotteries performed in each game state will be described with reference to FIGS. 250 to 263. FIG. The lottery to be described below is carried out in the ball-out-related lottery process at start and the ball-out-related lottery process at stop (see FIG. 286 to be described later), which are executed by the
［通常状態中に行う抽籤内容］
初めに、図２５０を参照して、主制御回路９０のメインＣＰＵ１０１が通常状態中に行う各種の抽籤の詳細について説明する。
[Lottery contents during normal state]
First, with reference to FIG. 250, the details of various lotteries performed by the
通常状態中では、内部当籤役や押し順に基づいて抽籤用フラグが決まると（図２０８参照）、メインＣＰＵ１０１は、（Ａ）のＡＲＴ抽籤を行う。この抽籤では、メインＣＰＵ１０１は、ＢＢ当籤時には図２２５に示すＢＢ当籤時ＡＲＴ抽籤テーブルを参照して、ＢＢと重複して当籤した内部当籤役に対応する抽籤用フラグ、及び現在の抽籤状態に基づきＡＲＴ抽籤を行う。また、ＢＢ非当籤時には、メインＣＰＵ１０１は、通常状態中の抽籤状態が「低確」又は「高確」である場合には、図２２６（Ａ）に示す通常時ＡＲＴ抽籤テーブルを参照して、抽籤用フラグに基づきＡＲＴ抽籤を行い、また、通常状態中の抽籤状態が「超高確」である場合には、図２２６（Ｂ）に示す通常時ＡＲＴ抽籤テーブルを参照して、抽籤用フラグに基づきＡＲＴ抽籤を行う。
In the normal state, when the lottery flag is determined based on the internal winning combination and the pressing order (see FIG. 208), the
ここで、通常時ＡＲＴ抽籤テーブルを参照すると、抽籤用フラグが「７揃い」又は「ＢＡＲ揃い」である場合、通常状態中のＡＲＴ抽籤に必ず当籤することが分かり、また、図１８０の内部抽籤テーブル及び図２０８の内部当籤役と抽籤用フラグとの対応関係を参照すると、ＲＴ５状態中は、通常状態中のＡＲＴ抽籤に必ず当籤する抽籤用フラグ「７揃い」又は「ＢＡＲ揃い」に対応する「Ｆ＿７リプＡ」「Ｆ＿７リプＢ」又は「Ｆ＿ＢＡＲリプ」が内部当籤役として決定される確率が、他のＲＴ状態に比べて非常に高いことが分かる。 Here, referring to the normal ART lottery table, it can be seen that if the lottery flag is "7 matching" or "BAR matching", the ART lottery in the normal state is always won. Referring to the table and the corresponding relationship between the internal winning combinations and the lottery flags in FIG. 208, during the RT5 state, it corresponds to the lottery flag "7 match" or "BAR match" that always wins the ART lottery during the normal state. It can be seen that the probability that 'F_7 Lip A', 'F_7 Lip B' or 'F_BAR Lip' is determined as an internal winning combination is very high compared to other RT states.
そのため、本実施形態のパチスロ１では、非ナビ区間である通常状態中にＲＴ状態がＲＴ５状態に移行すると、その後のＲＴ５状態中の遊技においてＡＲＴ抽籤に当籤する期待を持つことができる。
Therefore, in the pachi-
また、通常時ＡＲＴ抽籤テーブルを参照すると、抽籤用フラグが「強チャンスリプ」である場合、通常状態中のＡＲＴ抽籤に所定の確率で当籤することが分かり、また、図２０８を参照すると、通常状態（非ナビ区間）では、内部当籤役として「強チェリプ」が決定された場合の他、内部当籤役として「３択昇格リプ」が決定され、かつ、押し順が正解である場合に、抽籤用フラグが「強チャンスリプ」となることが分かる。そして、内部当籤役として「強チェリプ」が決定された場合、又は、「３択昇格リプ」当籤時の押し順に正解した場合は、略称「強チェリプ（ＲＴ５移行図柄）」に係る図柄組合せが表示され、ＲＴ状態がＲＴ５状態に移行するが分かる（図２０５参照）。 Also, referring to the normal ART lottery table, if the lottery flag is "strong chance slip", it can be seen that the ART lottery in the normal state wins with a predetermined probability. In the state (non-navigation section), in addition to the case where "Strong Cherip" is determined as the internal winning combination, the lottery is determined when "Three-choice promotion" is determined as the internal winning combination and the pressing order is correct. It can be seen that the flag for is "strong chance slip". Then, if "strong cherip" is determined as an internal winning combination, or if the correct order of pressing is correct when winning "3-choice promotion lip", the symbol combination related to the abbreviation "strong cherip (RT5 transition pattern)" is displayed. It can be seen that the RT state shifts to the RT5 state (see FIG. 205).
そのため、本実施形態のパチスロ１では、非ナビ区間である通常状態中にＲＴ状態を自力でＲＴ５状態まで移行できた場合には、ＲＴ５状態に移行した遊技でもＡＲＴ抽籤の当籤に期待を持てることになる。すなわち、本実施形態のパチスロ１では、通常状態中は、抽籤用フラグとして「７揃い」又は「ＢＡＲ揃い」が決定される確率が高いＲＴ５状態中だけでなく、ＲＴ５状態に移行したタイミング、言い換えると、抽籤用フラグ「７揃い」又は「ＢＡＲ揃い」のチャンス期間であるＲＴ５状態中だけでなく、そのチャンス期間の入り口でも、ＡＲＴ抽籤の当籤に期待を持てることになる。
Therefore, in the pachi-
また、上述のように通常状態中にＲＴ状態がＲＴ３状態に移行した場合には、ＡＲＴ状態のセット数が付与される（図２０９（Ｂ－２）参照）。ここで、通常状態中にＲＴ３状態へ移行した場合には、メインＣＰＵ１０１は、（Ａ）のＡＲＴ抽籤に当籤したものとして続く抽籤を行う。
Also, as described above, when the RT state transitions to the RT3 state during the normal state, the set number of the ART state is assigned (see FIG. 209 (B-2)). Here, when transitioning to the RT3 state during the normal state, the
図２５０に戻り、（Ａ）のＡＲＴ抽籤が非当籤の場合、メインＣＰＵ１０１は、続いて、（Ｂ）のＣＺ抽籤を行う。この抽籤では、メインＣＰＵ１０１は、ＢＢ当籤時には図２２２に示すＢＢ当籤時状態別ＣＺ抽籤テーブルを参照して、ＢＢと重複して当籤した内部当籤役に対応する抽籤用フラグ、及び現在の抽籤状態に基づきＣＺ抽籤を行う。一方で、ＢＢ非当籤時には、メインＣＰＵ１０１は、抽籤用フラグが「ベル」である場合には、図２２０に示すモード別ＣＺ抽籤テーブルを参照して、現在のモードに基づきＣＺ抽籤を行う。また、ＢＢ非当籤時、かつ、抽籤用フラグが「ベル」以外の場合は、メインＣＰＵ１０１は、図２２３に示す状態別ＣＺ抽籤テーブルを参照して、抽籤用フラグ及び現在の抽籤状態に基づきＣＺ抽籤を行う。
Returning to FIG. 250, when the ART lottery of (A) is not won, the
なお、ＢＢ当籤時、かつ、抽籤用フラグが「ベル」である場合、本実施形態では、図２２０に示すモード別ＣＺ抽籤テーブルを参照したＣＺ抽籤のみを行うが、これに限られるものではなく、メインＣＰＵ１０１は、ＢＢ当籤時、かつ、抽籤用フラグが「ベル」である場合に、図２２０に示すモード別ＣＺ抽籤テーブルを参照したＣＺ抽籤と、図２２０に示すモード別ＣＺ抽籤テーブルを参照したＣＺ抽籤の双方を行うこととしてもよい。
When the BB is won and the lottery flag is "bell", in the present embodiment, only the CZ lottery is performed with reference to the mode-specific CZ lottery table shown in FIG. 220, the
続いて、（Ｂ）のＣＺ抽籤が非当籤の場合、メインＣＰＵ１０１は、続いて、（Ｃ）の状態移行抽籤を行う。この抽籤では、メインＣＰＵ１０１は、図２１７（Ａ）～図２１８（Ｄ）に示す状態移行抽籤テーブルを参照して、現在（移行前）の抽籤状態及び抽籤用フラグに基づいて移行先の抽籤状態を決定し、次遊技の抽籤状態としてセットする。
Subsequently, when the CZ lottery of (B) is not won, the
続いて、（Ｃ）の状態移行抽籤において移行先の抽籤状態として「高確Ａ」又は「高確Ｂ」を決定すると、メインＣＰＵ１０１は、続いて、（Ｄ）の高確保証ゲーム数抽籤を行う。この抽籤では、メインＣＰＵ１０１は、図２１９に示す高確保証ゲーム数抽籤テーブルを参照して、移行先として決定した抽籤状態に基づき高確保証ゲーム数を決定し、付与する。
Subsequently, when "high probability A" or "high probability B" is determined as the transition destination lottery state in the state transition lottery of (C), the
（Ａ）のＡＲＴ抽籤及び（Ｂ）のＣＺ抽籤の双方が非当籤の場合には、（Ｃ）の状態移行抽籤及び（Ｄ）の高確保証ゲーム数抽籤を行うと、今回の遊技において行うべき抽籤が終了する。なお、次遊技の遊技状態（報知の有無を考慮した遊技状態）は、それぞれの抽籤結果に応じて異なるが、詳しくは後述する。 If both (A) ART lottery and (B) CZ lottery are not won, (C) state transition lottery and (D) high security token game number lottery will be performed in the current game. The random lottery ends. It should be noted that the game state of the next game (the game state considering the presence or absence of notification) differs according to each lottery result, but will be described later in detail.
また、（Ｂ）のＣＺ抽籤に当籤した場合、メインＣＰＵ１０１は、続いて、（Ｅ）の前兆ゲーム数抽籤を行う。この抽籤では、メインＣＰＵ１０１は、図２２４に示すＣＺ前兆ゲーム数抽籤テーブルを参照して、ＢＢ当籤の有無に基づきＣＺの前兆ゲーム数を決定、かつ、セットし、今回の遊技において行うべき抽籤を終了する。
Also, when the CZ lottery (B) is won, the
また、（Ａ）のＡＲＴ抽籤に当籤した場合、メインＣＰＵ１０１は、続いて、（Ｆ）のＡＲＴストック数抽籤を行う。この抽籤では、メインＣＰＵ１０１は、図２３４に示すＡＲＴ当籤時ストック数抽籤テーブルを参照して、ＡＲＴ抽籤の当籤契機に基づきＡＲＴ状態のセット数を決定し、付与する。なお、図２３４に示すＡＲＴ当籤時ストック数抽籤テーブルを参照すると、通常状態中のＡＲＴ抽籤に当籤した場合には、ＡＲＴ状態のセット数として２つ以上が決定されることが分かる。
Also, when the ART lottery of (A) is won, the
メインＣＰＵ１０１は、続いて、（Ｇ）のランク抽籤を行う。この抽籤では、メインＣＰＵ１０１は、図２３６～図２４０に示すＡＲＴ当籤時ランク抽籤テーブルを参照して、当籤したＡＲＴ状態のランクを決定する。具体的には、メインＣＰＵ１０１は、１つ目のＡＲＴ状態のストックについては、図２３６（Ａ）～（Ｃ）に示すＡＲＴ当籤時ランク抽籤テーブルを参照して、ＡＲＴ当籤時の抽籤用フラグに基づいてＡＲＴ状態のランクを決定し、２つ目以降のＡＲＴ状態のストックについては、図２４０（Ｏ）に示すＡＲＴ当籤時ランク抽籤テーブルを参照して、ＡＲＴ状態のランクを決定する。
The
メインＣＰＵ１０１は、続いて、（Ｈ）の前兆ゲーム数抽籤を行う。この抽籤では、メインＣＰＵ１０１は、図２２７に示すＡＲＴ前兆ゲーム数抽籤テーブルを参照して、ＡＲＴ状態の前兆ゲーム数を決定、かつ、セットし、今回の遊技において行うべき抽籤を終了する。
The
［通常状態から移行する遊技状態］
メインＣＰＵ１０１は、通常状態中にこれらの抽籤を行うと、その抽籤結果に応じて次遊技の遊技状態（報知の有無を考慮した遊技状態）をセットする。なお、報知の有無を考慮した遊技状態の移行は、図２０６及び図２０７において既に説明しているが、通常状態から移行可能な遊技状態の種別、及びその条件を図２５０にも示している。
[Game state transitioning from normal state]
When the
具体的には、通常状態中に（Ａ）のＡＲＴ抽籤に当籤し、かつ、今回の遊技においてＢＢが作動した場合（すなわち、今回の遊技においてＢＢに当籤し、かつ、ＢＢ当籤時のＡＲＴ抽籤に当籤し、かつ、ＢＢに応じた図柄組合せが有効ラインに沿って表示された場合）、メインＣＰＵ１０１は、次遊技の遊技状態としてＡＲＴ中ＢＢをセットする。なお、この場合、メインＣＰＵ１０１は、通常状態中に用いるモード及び抽籤状態をクリアする。
Specifically, when the ART lottery of (A) is won during the normal state and the BB is activated in the current game (that is, when the BB is won in the current game and the ART lottery at the time of the BB winning is won and a symbol combination corresponding to BB is displayed along the activated line), the
また、通常状態中に（Ａ）のＡＲＴ抽籤に非当籤し、かつ、今回の遊技においてＢＢが作動した場合（すなわち、今回の遊技においてＢＢに当籤し、かつ、ＢＢ当籤時のＡＲＴ抽籤に非当籤し、かつ、ＢＢに応じた図柄組合せが有効ラインに沿って表示された場合）、メインＣＰＵ１０１は、次遊技の遊技状態として通常ＢＢをセットする。
Also, if the ART lottery of (A) is not won during the normal state and the BB is activated in the current game (that is, if the BB is won in the game this time and the ART lottery at the time of the BB is won) If a win is won and a symbol combination corresponding to BB is displayed along the activated line), the
また、通常状態中にＢＢに当籤したもののＢＢが作動しない場合、メインＣＰＵ１０１は、次遊技の遊技状態として通常フラグ間をセットする。また、通常状態中に（Ａ）のＡＲＴ抽籤に当籤した場合、メインＣＰＵ１０１は、次遊技の遊技状態としてＡＲＴ前兆をセットする。なお、この場合、メインＣＰＵ１０１は、通常状態中に用いるモード及び抽籤状態をクリアする。また、通常状態中に（Ｂ）のＣＺ抽籤に当籤した場合、メインＣＰＵ１０１は、次遊技の遊技状態としてＣＺ前兆をセットする。なお、この場合、メインＣＰＵ１０１は、通常状態中に用いる抽籤状態をクリアする。
Further, when the BB is won in the normal state but the BB does not operate, the
［ＣＺ前兆中に行う抽籤内容］
続いて、図２５１を参照して、主制御回路９０のメインＣＰＵ１０１がＣＺ前兆中に行う各種の抽籤の詳細について説明する。
[Lottery contents during CZ omen]
Next, with reference to FIG. 251, details of various lotteries performed by the
ＣＺ前兆中では、内部当籤役や押し順に基づいて抽籤用フラグが決まると（図２０８参照）、メインＣＰＵ１０１は、（Ａ）のＡＲＴ抽籤を行う。この抽籤では、メインＣＰＵ１０１は、ＢＢ当籤時には図２２５（Ｃ）に示すＢＢ当籤時ＡＲＴ抽籤テーブルを参照して、ＢＢと重複して当籤した内部当籤役に対応する抽籤用フラグに基づきＡＲＴ抽籤を行う。また、ＢＢ非当籤時には、メインＣＰＵ１０１は、図２２６（Ｂ）に示す通常時ＡＲＴ抽籤テーブルを参照して、抽籤用フラグに基づきＡＲＴ抽籤を行う。
During the CZ precursor, when the lottery flag is determined based on the internal winning combination and the pressing order (see FIG. 208), the
（Ａ）のＡＲＴ抽籤が非当籤の場合、メインＣＰＵ１０１は、ＢＢ当籤の有無に基づいて処理を異ならせ、ＢＢ（「Ｆ＿クラウンＢＢ」「Ｆ＿赤ＢＢ」又は「Ｆ＿青ＢＢ」）が内部当籤役として決定されていない場合には、今回の遊技において行うべき抽籤を終了する。一方で、ＢＢが内部当籤役として決定されている場合には、メインＣＰＵ１０１は、続いて、（Ｂ）のＣＺの前兆ゲーム数の抽籤を行う。この抽籤では、メインＣＰＵ１０１は、図２２４に示すＣＺ前兆ゲーム数抽籤テーブルの「ＢＢ当籤時」欄を参照して、ＣＺの前兆ゲーム数を決定し、現在セットされているＣＺの前兆ゲーム数を決定したＣＺの前兆ゲーム数に書き換え、今回の遊技において行うべき抽籤を終了する。
If the ART lottery of (A) is not won, the
また、（Ａ）のＡＲＴ抽籤に当籤した場合、メインＣＰＵ１０１は、続いて、（Ｃ）のＡＲＴストック数抽籤を行う。この抽籤では、メインＣＰＵ１０１は、図２３４に示すＡＲＴ当籤時ストック数抽籤テーブルを参照して、ＡＲＴ抽籤の当籤契機に基づきＡＲＴ状態のセット数を決定し、付与する。続いて、メインＣＰＵ１０１は、（Ｄ）のランク抽籤を行う。この抽籤では、メインＣＰＵ１０１は、図２３６～図２４０に示すＡＲＴ当籤時ランク抽籤テーブルを参照して、当籤したＡＲＴ状態のランクを決定する。続いて、メインＣＰＵ１０１は、ＣＺの前兆ゲーム数をＡＲＴの前兆ゲーム数に書き換えて、今回の遊技において行うべき抽籤を終了する。
Also, when the ART lottery (A) is won, the
［ＣＺ前兆から移行する遊技状態］
ＣＺ前兆中に（Ａ）のＡＲＴ抽籤に当籤し、かつ、今回の遊技においてＢＢが作動した場合（すなわち、今回の遊技においてＢＢに当籤し、かつ、ＢＢ当籤時のＡＲＴ抽籤に当籤し、かつ、ＢＢに応じた図柄組合せが有効ラインに沿って表示された場合）、メインＣＰＵ１０１は、次遊技の遊技状態としてＡＲＴ中ＢＢをセットする。なお、この場合、メインＣＰＵ１０１は、モードをクリアするとともに、ＣＺの前兆ゲーム数をＡＲＴの前兆ゲーム数に書き換える。
[Game State Transitioning from CZ Omen]
If the ART lottery of (A) is won during the CZ omen, and the BB is activated in the current game (that is, the BB is won in the current game, and the ART lottery at the time of the BB win is won, and , the symbol combination corresponding to BB is displayed along the activated line), the
また、ＣＺ前兆中に（Ａ）のＡＲＴ抽籤に非当籤し、かつ、今回の遊技においてＢＢが作動した場合（すなわち、今回の遊技においてＢＢに当籤し、かつ、ＢＢ当籤時のＡＲＴ抽籤に非当籤し、かつ、ＢＢに応じた図柄組合せが有効ラインに沿って表示された場合）、メインＣＰＵ１０１は、次遊技の遊技状態として通常ＢＢをセットする。
Also, if the ART lottery of (A) is not won during the CZ omen and the BB is activated in the current game (that is, if the BB is won in the game this time and the ART lottery at the time of the BB win is not won) If a win is won and a symbol combination corresponding to BB is displayed along the activated line), the
また、ＣＺ前兆中にＢＢに当籤したもののＢＢが作動しない場合、メインＣＰＵ１０１は、次遊技の遊技状態として通常フラグ間をセットする。また、ＣＺ前兆中に、（Ａ）のＡＲＴ抽籤に当籤し、かつ、前兆ゲーム数が今回の遊技で０に更新され、かつ、ＲＴ状態が高ＲＴ状態（ＲＴ４状態又はＲＴ５状態）である場合、メインＣＰＵ１０１は、次遊技の遊技状態としてランク決めＡＲＴをセットする。なお、この場合、メインＣＰＵ１０１は、モードをクリアする。
Further, when the BB is won during the CZ precursor but the BB does not operate, the
また、ＣＺ前兆中に（Ａ）のＡＲＴ抽籤に当籤し、かつ、前兆ゲーム数が今回の遊技で０に更新され、かつ、ＲＴ状態が低ＲＴ状態（ＲＴ０状態～ＲＴ３状態）である場合、メインＣＰＵ１０１は、次遊技の遊技状態としてＡＲＴ準備中をセットする。なお、この場合、メインＣＰＵ１０１は、モードをクリアする。
Also, when the ART lottery of (A) is won during the CZ omen, and the number of omen games is updated to 0 in the current game, and the RT state is a low RT state (RT0 state to RT3 state), The
また、ＣＺ前兆中に（Ａ）のＡＲＴ抽籤に当籤し、かつ、前兆ゲーム数が今回の遊技の更新後においても１以上である場合には、メインＣＰＵ１０１は、次遊技の遊技状態としてＡＲＴ前兆をセットする。なお、この場合、メインＣＰＵ１０１は、モードをクリアする。
In addition, if the ART lottery (A) is won during the CZ omen and the number of omen games is still 1 or more even after the game is updated this time, the
また、ＣＺ前兆中に（Ａ）のＡＲＴ抽籤に当籤することなく、ＣＺの前兆ゲーム数が０に更新された場合、メインＣＰＵ１０１は、次遊技の遊技状態として初当りＣＺをセットする。
Also, when the number of CZ precursor games is updated to 0 without winning the ART lottery (A) during the CZ precursor, the
［ＡＲＴ前兆中に行う抽籤内容］
続いて、図２５２を参照して、主制御回路９０のメインＣＰＵ１０１がＡＲＴ前兆中に行う各種の抽籤の詳細について説明する。
[Lottery contents to be performed during ART omen]
Next, with reference to FIG. 252, details of various lotteries performed by the
ＡＲＴ前兆中では、内部当籤役や押し順に基づいて抽籤用フラグが決まると（図２０８参照）、メインＣＰＵ１０１は、（Ａ）のＡＲＴ抽籤を行う。この抽籤では、メインＣＰＵ１０１は、ＢＢ当籤時には図２２５（Ｃ）に示すＢＢ当籤時ＡＲＴ抽籤テーブルを参照して、ＢＢと重複して当籤した内部当籤役に対応する抽籤用フラグに基づきＡＲＴ抽籤を行う。また、ＢＢ非当籤時には、メインＣＰＵ１０１は、図２２６（Ｂ）に示す通常時ＡＲＴ抽籤テーブルを参照して、抽籤用フラグに基づきＡＲＴ抽籤を行う。
During the ART sign, when the lottery flag is determined based on the internal winning combination and the pressing order (see FIG. 208), the
（Ａ）のＡＲＴ抽籤が非当籤の場合、メインＣＰＵ１０１は、今回の遊技において行うべき抽籤を終了する。一方で、（Ａ）のＡＲＴ抽籤に当籤した場合、メインＣＰＵ１０１は、続いて、（Ｂ）のＡＲＴストック数抽籤を行う。この抽籤では、メインＣＰＵ１０１は、図２３４に示すＡＲＴ当籤時ストック数抽籤テーブルを参照して、ＡＲＴ抽籤の当籤契機に基づきＡＲＴ状態のセット数を決定し、付与する。続いて、メインＣＰＵ１０１は、（Ｃ）のランク抽籤を行う。この抽籤では、メインＣＰＵ１０１は、図２３６～図２４０に示すＡＲＴ当籤時ランク抽籤テーブルを参照して、当籤したＡＲＴ状態のランクを決定し、今回の遊技において行うべき抽籤を終了する。
If the ART lottery (A) is not won, the
［ＡＲＴ前兆から移行する遊技状態］
ＡＲＴ前兆中にＢＢが作動した場合（すなわち、今回の遊技においてＢＢに当籤し、かつ、ＢＢに応じた図柄組合せが有効ラインに沿って表示された場合）、メインＣＰＵ１０１は、次遊技の遊技状態としてＡＲＴ中ＢＢをセットする。また、ＡＲＴ前兆中にＢＢに当籤したもののＢＢが作動しない場合、メインＣＰＵ１０１は、次遊技の遊技状態として通常フラグ間をセットする。
[Game state transitioning from ART precursor]
When the BB is activated during the ART sign (that is, when the BB is won in the current game and the symbol combination corresponding to the BB is displayed along the effective line), the
また、ＡＲＴ前兆中にＡＲＴの前兆ゲーム数が０に更新され、かつ、ＲＴ状態が高ＲＴ状態（ＲＴ４状態又はＲＴ５状態）である場合、メインＣＰＵ１０１は、次遊技の遊技状態としてランク決めＡＲＴをセットし、また、ＡＲＴ前兆中にＡＲＴの前兆ゲーム数が０に更新され、かつ、ＲＴ状態が低ＲＴ状態（ＲＴ０状態～ＲＴ３状態）である場合、メインＣＰＵ１０１は、次遊技の遊技状態としてＡＲＴ準備中をセットする。なお、これらの場合、メインＣＰＵ１０１は、ＣＺゲーム数に１０をセットする。
In addition, when the number of ART precursor games is updated to 0 during the ART precursor and the RT state is a high RT state (RT4 state or RT5 state), the
通常、ＡＲＴ状態とＣＺとのループは、初当りＣＺから始まるため、ＡＲＴ状態に移行した時点でＣＺゲーム数が既にセットされているが、ＡＲＴ前兆からＡＲＴ状態に移行（すなわち、通常状態からＡＲＴ前兆を介してＡＲＴ状態に移行）した場合、ＣＺを経由していないためＣＺゲーム数がセットされていない。そこで、ＡＲＴ前兆中にＡＲＴの前兆ゲーム数が０に更新された場合には、ＣＺゲーム数として１０をセットし、その後のＡＲＴ状態とＣＺとのループを可能にしている。 Normally, the loop between the ART state and CZ starts from CZ at the beginning, so the number of CZ games is already set at the time of transition to ART state, but the transition from ART sign to ART state (that is, from normal state to ART state) ART state via an omen), the number of CZ games is not set because the CZ is not passed. Therefore, when the number of ART precursor games is updated to 0 during the ART precursor, 10 is set as the number of CZ games to enable the subsequent loop between the ART state and CZ.
［初当りＣＺ、及び、初当りＣＺ終了の次遊技に行う抽籤内容］
続いて、図２５３を参照して、主制御回路９０のメインＣＰＵ１０１が初当りＣＺ、及び、初当りＣＺ終了の次遊技に行う各種の抽籤の詳細について説明する。
[Lottery contents to be performed in the next game after the first hit CZ and the end of the first hit CZ]
Next, with reference to FIG. 253, the details of various lotteries performed by the
初当りＣＺ、及び、初当りＣＺ終了の次遊技では、内部当籤役や押し順に基づいて抽籤用フラグが決まると（図２０８参照）、メインＣＰＵ１０１は、（Ａ）のＡＲＴ抽籤を行う。この抽籤では、メインＣＰＵ１０１は、ＢＢ当籤時には、図２３３（Ｄ）に示すＡＲＴ中ＢＢ当籤時ストック抽籤テーブルを参照して、ＢＢと重複して当籤した内部当籤役に対応する抽籤用フラグに基づきＡＲＴ抽籤を行い、また、ＢＢ非当籤時には、図２２８（Ａ）～（Ｃ）に示すＣＺ中ＡＲＴ抽籤テーブルを参照して、抽籤用フラグに基づきＡＲＴ抽籤を行う。
In the initial winning CZ and the next game after the initial winning CZ, when the lottery flag is determined based on the internal winning combination and the pressing order (see FIG. 208), the
（Ａ）のＡＲＴ抽籤が非当籤の場合、メインＣＰＵ１０１は、今回の遊技において行うべき抽籤を終了する。一方で、（Ａ）のＡＲＴ抽籤に当籤した場合、メインＣＰＵ１０１は、続いて、（Ｂ）のＡＲＴストック数抽籤を行う。この抽籤では、メインＣＰＵ１０１は、図２３４に示すＡＲＴ当籤時ストック数抽籤テーブルを参照して、ＡＲＴ抽籤の当籤契機に基づきＡＲＴ状態のセット数を決定し、付与する。続いて、メインＣＰＵ１０１は、（Ｃ）のランク抽籤を行う。この抽籤では、メインＣＰＵ１０１は、図２３６～図２４０に示すＡＲＴ当籤時ランク抽籤テーブルを参照して、当籤したＡＲＴ状態のランクを決定する。
If the ART lottery (A) is not won, the
続いて、メインＣＰＵ１０１は、（Ｄ）のＣＺゲーム数の獲得抽籤を行う。この抽籤では、メインＣＰＵ１０１は、図２４４（Ｄ）に示すＣＺゲーム数獲得抽籤テーブルを参照して、上乗せするＣＺゲーム数を決定し、当該上乗せするゲーム数を現在のＣＺゲーム数に加算し、今回の遊技において行うべき抽籤を終了する。
Subsequently, the
［初当りＣＺ、及び、初当りＣＺ終了の次遊技から移行する遊技状態］
初当りＣＺ、及び、初当りＣＺ終了の次遊技にＢＢが作動した場合、メインＣＰＵ１０１は、次遊技の遊技状態としてＡＲＴ中ＢＢをセットする。また、ＡＲＴ前兆中にＢＢに当籤したもののＢＢが作動しない場合、メインＣＰＵ１０１は、次遊技の遊技状態としてＡＲＴ中フラグ間をセットする。なお、これらの場合、メインＣＰＵ１０１は、モードをクリアする。
[First Win CZ and Game State Transitioned from Next Game After End of First Win CZ]
When BB is activated in the initial winning CZ and the next game after the initial winning CZ ends, the
また、初当りＣＺ、及び、初当りＣＺ終了の次遊技において、ＡＲＴ抽籤に当籤し、かつ、ＲＴ状態が高ＲＴ状態（ＲＴ４状態又はＲＴ５状態）である場合、メインＣＰＵ１０１は、次遊技の遊技状態としてランク決めＡＲＴをセットし、また、ＡＲＴ抽籤に当籤し、かつ、ＲＴ状態が低ＲＴ状態（ＲＴ４状態又はＲＴ５状態）である場合、メインＣＰＵ１０１は、次遊技の遊技状態としてＡＲＴ準備中をセットする。なお、これらの場合、メインＣＰＵ１０１は、モードをクリアする。
In addition, in the initial winning CZ and the next game after the initial winning CZ ends, when the ART lottery is won and the RT state is a high RT state (RT4 state or RT5 state), the
また、初当りＣＺ終了の次遊技において、ＡＲＴ抽籤に非当籤し、かつ、ＣＺのストックがある場合には、メインＣＰＵ１０１は、次遊技の遊技状態としてＣＺ前兆をセットする。なお、この場合、メインＣＰＵ１０１は、モード及びＣＺの前兆ゲーム数を抽籤し、セットする。
In addition, in the next game after the end of the first winning CZ, if the ART lottery is not won and there is a stock of CZ, the
また、初当りＣＺ終了の次遊技において、ＡＲＴ抽籤に非当籤し、かつ、ＣＺのストックがない場合には、メインＣＰＵ１０１は、次遊技の遊技状態として通常状態をセットする。なお、この場合、メインＣＰＵ１０１は、モード、通常状態中の抽籤状態、及び高確保証ゲーム数を抽籤し、セットする。
In addition, in the next game after the end of the first winning CZ, if the ART lottery is not won and there is no stock of CZ, the
［ＡＲＴ準備中に行う抽籤内容］
続いて、図２５４を参照して、主制御回路９０のメインＣＰＵ１０１がＡＲＴ準備中に行う各種の抽籤の詳細について説明する。
[Lottery details during preparation for ART]
Next, with reference to FIG. 254, details of various lotteries performed by the
ＡＲＴ準備中では、内部当籤役や押し順に基づいて抽籤用フラグが決まると（図２０８参照）、メインＣＰＵ１０１は、（Ａ）のＡＲＴ抽籤を行う。この抽籤では、メインＣＰＵ１０１は、ＢＢ当籤時には、図２３３（Ｅ）に示すＡＲＴ中ＢＢ当籤時ストック抽籤テーブルを参照して、ＢＢと重複して当籤した内部当籤役に対応する抽籤用フラグに基づきＡＲＴ抽籤を行い、また、ＢＢ非当籤時には、図２３２（Ｊ）に示すＡＲＴ中ストック抽籤テーブルを参照して、抽籤用フラグに基づきＡＲＴ抽籤を行う。
During ART preparation, when the lottery flag is determined based on the internal winning combination and the pressing order (see FIG. 208), the
（Ａ）のＡＲＴ抽籤に当籤した場合、メインＣＰＵ１０１は、続いて、（Ｂ）のＡＲＴストック数抽籤を行う。この抽籤では、メインＣＰＵ１０１は、図２３４に示すＡＲＴ当籤時ストック数抽籤テーブルを参照して、ＡＲＴ抽籤の当籤契機に基づきＡＲＴ状態のセット数を決定し、付与する。続いて、メインＣＰＵ１０１は、（Ｃ）のランク抽籤を行う。この抽籤では、メインＣＰＵ１０１は、図２３６～図２４０に示すＡＲＴ当籤時ランク抽籤テーブルを参照して、当籤したＡＲＴ状態のランクを決定する。
If the ART lottery of (A) is won, the
（Ａ）のＡＲＴ抽籤が非当籤の場合、又は、（Ｃ）のランク抽籤に続いて、メインＣＰＵ１０１は、（Ｄ）のＣＺゲーム数の獲得抽籤を行う。この抽籤では、メインＣＰＵ１０１は、図２４４（Ａ）に示すＣＺゲーム数獲得抽籤テーブルを参照して、抽籤用フラグに基づき上乗せするＣＺゲーム数を決定し、当該上乗せするゲーム数を現在のＣＺゲーム数に加算する。
If the ART lottery (A) is not won, or following the rank lottery (C), the
続いて、メインＣＰＵ１０１は、（Ｅ）のＡＲＴゲーム数の獲得抽籤を行う。この抽籤では、メインＣＰＵ１０１は、図２４５に示すＡＲＴゲーム数獲得抽籤テーブルを参照して、当籤したＢＢの種別に応じて上乗せするＡＲＴゲーム数を決定し、当該上乗せするゲーム数を現在のＡＲＴゲーム数に加算し、今回の遊技において行うべき抽籤を終了する。
Subsequently, the
［ＡＲＴ準備から移行する遊技状態］
ＡＲＴ準備中にＢＢが作動した場合、メインＣＰＵ１０１は、次遊技の遊技状態としてＡＲＴ中ＢＢをセットする。また、ＡＲＴ前兆中にＢＢに当籤したもののＢＢが作動しない場合、メインＣＰＵ１０１は、次遊技の遊技状態としてＡＲＴ中フラグ間をセットする。
[Game state transitioning from ART preparation]
When BB is activated during preparation for ART, the
また、ＡＲＴ準備中にＲＴ状態がＲＴ４状態に移行すると、メインＣＰＵ１０１は、次遊技の遊技状態として以下の遊技状態をセットする。具体的には、通常ＡＲＴ又はランク決めＡＲＴ中に当籤したＢＢの終了後のＡＲＴ準備中にＲＴ状態がＲＴ４状態に移行した場合、メインＣＰＵ１０１は、次遊技の遊技状態として通常ＡＲＴをセットする。また、ＥＰ中に当籤したＢＢの終了後のＡＲＴ準備中にＲＴ状態がＲＴ４状態に移行した場合、メインＣＰＵ１０１は、次遊技の遊技状態としてＥＰをセットする。また、ＥＰのストックが有るＡＲＴ準備中にＲＴ状態がＲＴ４状態に移行した場合、メインＣＰＵ１０１は、次遊技の遊技状態としてＥＰをセットする（なお、この場合、メインＣＰＵ１０１は、初回ＥＰ処理も行う）。また、メインＣＰＵ１０１は、これ以外の状況でＡＲＴ準備中にＲＴ状態がＲＴ４状態に移行すると、次遊技の遊技状態としてランク決めＡＲＴをセットする。
Also, when the RT state shifts to the RT4 state during ART preparation, the
なお、以下において、初回ＥＰ処理とは、ＥＰ中の転落モードを抽籤し、セットすること、及び、ナビ高確ゲーム数をクリア（０にする）すること、のうちの未だ終了していない処理を行うことをいう。すなわち、メインＣＰＵ１０１は、いずれの処理も未だ終了していない場合には、初回ＥＰ処理において両処理を行い、いずれか一方の処理が終了している場合には、初回ＥＰ処理において終了していない処理を行い、いずれの処理も終了している場合には、初回ＥＰ処理においていずれの処理も行わない。
In the following, the initial EP processing refers to the processing that has not yet been completed among the following: selecting and setting the fall mode during the EP; It means to do That is, the
［ランク決めＡＲＴ中に行う抽籤内容］
続いて、図２５５を参照して、主制御回路９０のメインＣＰＵ１０１がランク決めＡＲＴ中に行う各種の抽籤の詳細について説明する。
[Contents of the lottery during the ranking ART]
Next, with reference to FIG. 255, details of various lotteries performed by the
ランク決めＡＲＴ中では、内部当籤役や押し順に基づいて抽籤用フラグが決まると（図２０８参照）、メインＣＰＵ１０１は、（Ａ）のランク昇格抽籤を行う。この抽籤では、メインＣＰＵ１０１は、図２４２に示すランク決めＡＲＴ中ランク昇格抽籤テーブルを参照して、抽籤用フラグやナビ高確中か否か等に基づきＡＲＴ状態のランクの昇格抽籤を行い、その抽籤結果に基づきＡＲＴ当籤時に仮決めしておいたランクを更新する。
During the rank determination ART, when the lottery flag is determined based on the internal winning combination and the pressing order (see FIG. 208), the
このランク昇格抽籤の結果、ＡＲＴ状態のランクがランク４まで昇格した場合、メインＣＰＵ１０１は、続いて、（Ｂ）の転落モード抽籤を行う。この抽籤では、メインＣＰＵ１０１は、図２４６に示す転落モード抽籤テーブルを参照して、転落モードの初期値を決定し、セットする。
As a result of this rank promotion lottery, when the rank of the ART state is promoted to rank 4, the
続いて、メインＣＰＵ１０１は、（Ｃ）のＡＲＴ抽籤を行う。この抽籤では、メインＣＰＵ１０１は、ＢＢ当籤時には、図２３３（Ｃ）に示すＡＲＴ中ＢＢ当籤時ストック抽籤テーブルを参照して、ＢＢと重複して当籤した内部当籤役に対応する抽籤用フラグに基づきＡＲＴ抽籤を行い、また、ＢＢ非当籤時には、図２３２（Ｈ）（Ｉ）に示すＡＲＴ中ストック抽籤テーブルを参照して、抽籤用フラグ及びナビ高確中か否かに基づきＡＲＴ抽籤を行う。
Subsequently, the
（Ｃ）のＡＲＴ抽籤に当籤した場合、メインＣＰＵ１０１は、続いて、（Ｄ）のＡＲＴストック数抽籤を行う。この抽籤では、メインＣＰＵ１０１は、図２３４に示すＡＲＴ当籤時ストック数抽籤テーブルを参照して、ＡＲＴ抽籤の当籤契機に基づきＡＲＴ状態のセット数を決定し、付与する。続いて、メインＣＰＵ１０１は、（Ｅ）のランク抽籤を行う。この抽籤では、メインＣＰＵ１０１は、図２３６～図２４０に示すＡＲＴ当籤時ランク抽籤テーブルを参照して、当籤したＡＲＴ状態のランクを決定する。
If the ART lottery of (C) is won, the
（Ｃ）のＡＲＴ抽籤が非当籤の場合、又は、（Ｅ）のランク抽籤に続いて、メインＣＰＵ１０１は、（Ｆ）ＡＲＴゲーム数の獲得抽籤を行う。この抽籤では、メインＣＰＵ１０１は、図２４５に示すＡＲＴゲーム数獲得抽籤テーブルを参照して、当籤したＢＢの種別に応じて上乗せするＡＲＴゲーム数を決定し、当該上乗せするゲーム数を現在のＡＲＴゲーム数に加算する。
If the ART lottery (C) is not won, or following the rank lottery (E), the
続いて、メインＣＰＵ１０１は、（Ｇ）の特殊ＣＺの発動抽籤を行う。この抽籤では、メインＣＰＵ１０１は、図２３５に示す特殊ＣＺ移行抽籤テーブルを参照して、通常ＡＲＴの終了後に移行する継続ＣＺとして特殊ＣＺを用いるか否かを抽籤し、今回の遊技において行うべき抽籤を終了する。
Subsequently, the
［ランク決めＡＲＴから移行する遊技状態］
ランク決めＡＲＴ中にＢＢが作動した場合、メインＣＰＵ１０１は、次遊技の遊技状態としてＡＲＴ中ＢＢをセットする。また、ランク決めＡＲＴ中にＢＢに当籤したもののＢＢが作動しない場合、メインＣＰＵ１０１は、次遊技の遊技状態としてＡＲＴ中フラグ間をセットする。
[Game state to transition from rank determination ART]
When BB is activated during rank determination ART, the
また、ランク決めＡＲＴ中の（Ａ）のランク昇格抽籤でランク４まで昇格し、かつ、ＲＴ状態がＲＴ５状態である場合、メインＣＰＵ１０１は、次遊技の遊技状態としてＥＰをセットする。また、ランク決めＡＲＴ中の（Ａ）のランク昇格抽籤でランク４まで昇格し、かつ、ＲＴ５状態以外のＲＴ状態である場合、メインＣＰＵ１０１は、次遊技の遊技状態としてＥＰ準備中をセットする。なお、これらの場合、メインＣＰＵ１０１は、初回ＥＰ処理を行う。
Also, if the player is promoted to rank 4 by the rank promotion lottery (A) during the rank determination ART and the RT state is the RT5 state, the
また、上述した状況以外の場合、メインＣＰＵ１０１は、次遊技の遊技状態として通常ＡＲＴをセットする。
Also, in situations other than those described above, the
［通常ＡＲＴ中に行う抽籤内容］
続いて、図２５６を参照して、主制御回路９０のメインＣＰＵ１０１が通常ＡＲＴ中に行う各種の抽籤の詳細について説明する。
[Lottery content during normal ART]
Next, with reference to FIG. 256, details of various lotteries performed by the
通常ＡＲＴ中では、内部当籤役や押し順に基づいて抽籤用フラグが決まると（図２０８参照）、メインＣＰＵ１０１は、（Ａ）のＡＲＴ抽籤を行う。この抽籤では、メインＣＰＵ１０１は、ＢＢ当籤時には、図２３３（Ａ）（Ｂ）に示すＡＲＴ中ＢＢ当籤時ストック抽籤テーブルを参照して、ＢＢと重複して当籤した内部当籤役に対応する抽籤用フラグ及びＡＲＴ状態中の抽籤状態に基づきＡＲＴ抽籤を行い、また、ＢＢ非当籤時には、図２３０に示すＡＲＴ中ストック抽籤テーブルを参照して、抽籤用フラグ、ＡＲＴ状態中の抽籤状態及びナビ高確中か否かに基づきＡＲＴ抽籤を行う。
During the normal ART, when the lottery flag is determined based on the internal winning combination and the pressing order (see FIG. 208), the
（Ａ）のＡＲＴ抽籤に当籤した場合、メインＣＰＵ１０１は、続いて、（Ｂ）のＡＲＴストック数抽籤を行う。この抽籤では、メインＣＰＵ１０１は、図２３４に示すＡＲＴ当籤時ストック数抽籤テーブルを参照して、ＡＲＴ抽籤の当籤契機に基づきＡＲＴ状態のセット数を決定し、付与する。続いて、メインＣＰＵ１０１は、（Ｃ）のランク抽籤を行う。この抽籤では、メインＣＰＵ１０１は、図２３６～図２４０に示すＡＲＴ当籤時ランク抽籤テーブルを参照して、当籤したＡＲＴ状態のランクを決定する。
If the ART lottery of (A) is won, the
（Ａ）のＡＲＴ抽籤が非当籤の場合、又は、（Ｃ）のランク抽籤に続いて、メインＣＰＵ１０１は、（Ｄ）ＣＺゲーム数の獲得抽籤を行う。この抽籤では、メインＣＰＵ１０１は、図２４４（Ｂ）（Ｃ）に示すＣＺゲーム数獲得抽籤テーブルを参照して、抽籤用フラグ及びナビ高確中か否かに基づき上乗せするＣＺゲーム数を決定し、当該上乗せするゲーム数を現在のＣＺゲーム数に加算する。
If the ART lottery (A) is not won, or following the rank lottery (C), the
続いて、メインＣＰＵ１０１は、（Ｅ）のＡＲＴゲーム数の獲得抽籤を行う。この抽籤では、メインＣＰＵ１０１は、図２４５に示すＡＲＴゲーム数獲得抽籤テーブルを参照して、当籤したＢＢの種別に応じて上乗せするＡＲＴゲーム数を決定する。メインＣＰＵ１０１は、ＡＲＴゲーム数の獲得抽籤に当籤した場合（通常ＡＲＴ中のＢＢ当籤時には、必ずＡＲＴゲーム数の獲得抽籤に当籤するため、通常ＡＲＴ中のＢＢ当籤時と同じである）、当該上乗せするゲーム数を現在のＡＲＴゲーム数に加算し、今回の遊技において行うべき抽籤を終了する。
Subsequently, the
一方で、（Ｅ）のＡＲＴゲーム数の獲得抽籤に非当籤した場合（ＢＢ当籤時以外は必ず非当籤であるため、通常ＡＲＴ中のＢＢ非当籤時と同じである）、メインＣＰＵ１０１は、続いて、（Ｆ）のナビ高確ゲーム数の獲得抽籤を行う。この抽籤では、メインＣＰＵ１０１は、図２４３に示すナビ高確ゲーム数獲得抽籤テーブルを参照して、抽籤用フラグ及び（ＡＲＴ状態のランクから一義的に定まる）ＡＲＴ状態中の抽籤状態に基づき、上乗せするナビ高確ゲーム数を決定し、当該上乗せするゲーム数を現在のナビ高確ゲーム数に加算する。
On the other hand, if the winning lottery for the number of ART games in (E) is not won (because it is always non-winning except when BB is won, it is the same as when BB is not won during normal ART), the
続いて、今回の遊技がナビ高確中であり、かつ、今回の遊技において「３択昇格リプ」が内部当籤役として決定された場合には、メインＣＰＵ１０１は、続いて、（Ｇ）の転落モード抽籤を行う。この抽籤では、メインＣＰＵ１０１は、図２４６に示す転落モード抽籤テーブルを参照して、転落モードの初期値を決定し、セットし、今回の遊技において行うべき抽籤を終了する。一方で、上述の何れかの条件を満たさない場合には、メインＣＰＵ１０１は、今回の遊技において行うべき抽籤を終了する。
Subsequently, when the current game is during navigation high accuracy, and when "3-choice promotion lip" is determined as the internal winning combination in the current game, the
［通常ＡＲＴから移行する遊技状態］
通常ＡＲＴ中にＢＢが作動した場合、メインＣＰＵ１０１は、次遊技の遊技状態としてＡＲＴ中ＢＢをセットする。また、通常ＡＲＴ中にＢＢに当籤したもののＢＢが作動しない場合、メインＣＰＵ１０１は、次遊技の遊技状態としてＡＲＴ中フラグ間をセットする。
[Game state transitioned from normal ART]
When BB is activated during normal ART, the
また、通常ＡＲＴ中のナビ高確中にＲＴ状態がＲＴ５状態に移行すると、メインＣＰＵ１０１は、次遊技の遊技状態としてＥＰをセットする。なお、この場合、メインＣＰＵ１０１は、初回ＥＰ処理を行う。
Further, when the RT state shifts to the RT5 state during navigation high accuracy during the normal ART, the
また、通常ＡＲＴ中にＡＲＴ状態の残りゲーム数が０に更新され、かつ、特殊ＣＺに非当籤の場合、メインＣＰＵ１０１は、次遊技の遊技状態としてＣＺ（ＡＲＴ後）をセットする。また、通常ＡＲＴ中にＡＲＴ状態の残りゲーム数が０に更新され、かつ、特殊ＣＺに当籤している場合、メインＣＰＵ１０１は、次遊技の遊技状態として特殊ＣＺをセットする。
Further, when the number of remaining games in the ART state is updated to 0 during normal ART and special CZ is not won, the
［ＥＰ準備中に行う抽籤内容］
続いて、図２５７を参照して、主制御回路９０のメインＣＰＵ１０１がＥＰ準備中に行う各種の抽籤の詳細について説明する。
[Lottery details during EP preparation]
Next, with reference to FIG. 257, the details of various lotteries performed by the
ＥＰ準備中では、内部当籤役や押し順に基づいて抽籤用フラグが決まると（図２０８参照）、メインＣＰＵ１０１は、（Ａ）のＡＲＴ抽籤を行う。この抽籤では、メインＣＰＵ１０１は、ＢＢ当籤時には、図２３３（Ｃ）に示すＡＲＴ中ＢＢ当籤時ストック抽籤テーブルを参照して、ＢＢと重複して当籤した内部当籤役に対応する抽籤用フラグに基づきＡＲＴ抽籤を行い、また、ＢＢ非当籤時には、図２３２（Ｈ）（Ｉ）に示すＡＲＴ中ストック抽籤テーブルを参照して、抽籤用フラグ及びナビ高確中か否かに基づきＡＲＴ抽籤を行う。
During EP preparation, when the lottery flag is determined based on the internal winning combination and the pressing order (see FIG. 208), the
（Ａ）のＡＲＴ抽籤に当籤した場合、メインＣＰＵ１０１は、続いて、（Ｂ）のＡＲＴストック数抽籤を行う。この抽籤では、メインＣＰＵ１０１は、図２３４に示すＡＲＴ当籤時ストック数抽籤テーブルを参照して、ＡＲＴ抽籤の当籤契機に基づきＡＲＴ状態のセット数を決定し、付与する。続いて、メインＣＰＵ１０１は、（Ｃ）のランク抽籤を行う。この抽籤では、メインＣＰＵ１０１は、図２３６～図２４０に示すＡＲＴ当籤時ランク抽籤テーブルを参照して、当籤したＡＲＴ状態のランクを決定する。
If the ART lottery of (A) is won, the
（Ａ）のＡＲＴ抽籤が非当籤の場合、又は、（Ｃ）のランク抽籤に続いて、メインＣＰＵ１０１は、（Ｄ）のＡＲＴゲーム数の獲得抽籤を行う。この抽籤では、メインＣＰＵ１０１は、図２４５に示すＡＲＴゲーム数獲得抽籤テーブルを参照して、当籤したＢＢの種別に応じて上乗せするＡＲＴゲーム数を決定する。この抽籤に当籤した場合には、メインＣＰＵ１０１は、上乗せするゲーム数を現在のＡＲＴゲーム数に加算し、今回の遊技において行うべき抽籤を終了する一方で、この抽籤に非当籤した場合には、メインＣＰＵ１０１は、今回の遊技において行うべき抽籤を終了する。
If the ART lottery (A) is not won, or following the rank lottery (C), the
［ＥＰ準備から移行する遊技状態］
ＥＰ準備中にＢＢが作動した場合、メインＣＰＵ１０１は、次遊技の遊技状態としてＡＲＴ中ＢＢをセットする。また、ＥＰ準備中にＢＢに当籤したもののＢＢが作動しない場合、メインＣＰＵ１０１は、次遊技の遊技状態としてＡＲＴ中フラグ間をセットする。
[Game state to transition from EP preparation]
When BB is activated during preparation for EP, the
また、ＥＰ準備中にＲＴ状態がＲＴ５状態に移行すると、メインＣＰＵ１０１は、次遊技の遊技状態としてＥＰをセットする。なお、この場合、メインＣＰＵ１０１は、初回ＥＰ処理を行う。
Also, when the RT state shifts to the RT5 state during EP preparation, the
［ＥＰ中に行う抽籤内容］
続いて、図２５８を参照して、主制御回路９０のメインＣＰＵ１０１がＥＰ中に行う各種の抽籤の詳細について説明する。
[Lottery contents during EP]
Next, with reference to FIG. 258, details of various lotteries performed by the
ＥＰ中では、内部当籤役や押し順に基づいて抽籤用フラグが決まると（図２０８参照）、メインＣＰＵ１０１は、（Ａ）のＡＲＴ抽籤を行う。この抽籤では、メインＣＰＵ１０１は、ＢＢ当籤時には、図２３３（Ａ）（Ｂ）（Ｄ）に示すＡＲＴ中ＢＢ当籤時ストック抽籤テーブルを参照して、ＢＢと重複して当籤した内部当籤役に対応する抽籤用フラグ、及びＥＰ中の転落モードに基づきＡＲＴ抽籤を行い、また、ＢＢ非当籤時には、図２３１に示すＡＲＴ中ストック抽籤テーブルを参照して、抽籤用フラグ及びＥＰ中の転落モードに基づきＡＲＴ抽籤を行う。
In the EP, when the lottery flag is determined based on the internal winning combinations and the pressing order (see FIG. 208), the
（Ａ）のＡＲＴ抽籤に当籤した場合、メインＣＰＵ１０１は、続いて、（Ｂ）のＡＲＴストック数抽籤を行う。この抽籤では、メインＣＰＵ１０１は、図２３４に示すＡＲＴ当籤時ストック数抽籤テーブルを参照して、ＡＲＴ抽籤の当籤契機に基づきＡＲＴ状態のセット数を決定し、付与する。続いて、メインＣＰＵ１０１は、（Ｃ）のランク抽籤を行う。この抽籤では、メインＣＰＵ１０１は、図２３６～図２４０に示すＡＲＴ当籤時ランク抽籤テーブルを参照して、当籤したＡＲＴ状態のランクを決定する。
If the ART lottery of (A) is won, the
（Ａ）のＡＲＴ抽籤が非当籤の場合、又は、（Ｃ）のランク抽籤に続いて、メインＣＰＵ１０１は、（Ｄ）のＡＲＴゲーム数の獲得抽籤を行う。この抽籤では、メインＣＰＵ１０１は、図２４５に示すＡＲＴゲーム数獲得抽籤テーブルを参照して、当籤したＢＢの種別に応じて上乗せするＡＲＴゲーム数を決定する。
If the ART lottery (A) is not won, or following the rank lottery (C), the
（Ｃ）のＡＲＴゲーム数の獲得抽籤に非当籤した場合、メインＣＰＵ１０１は、（Ｅ）の転落モード移行抽籤を行う。この抽籤では、メインＣＰＵ１０１は、図２４７に示す転落モード移行抽籤テーブルを参照して、抽籤用フラグ及び現在の転落モードに基づき移行先の転落モードを決定し、セットする。続いて、メインＣＰＵ１０１は、今回の遊技において行うべき抽籤を終了する。
When the lottery for obtaining the number of ART games in (C) is not won, the
一方で、（Ｃ）のＡＲＴゲーム数の獲得抽籤に当籤した場合、メインＣＰＵ１０１は、上乗せするゲーム数を現在のＡＲＴゲーム数に加算し、続いて、（Ｆ）の転落モード移行抽籤を行う。この抽籤では、メインＣＰＵ１０１は、図２４８に示すＥＰ中ＢＢ当籤時転落モード移行抽籤テーブルを参照して、ＥＰ中に当籤したＢＢの種別、及び、移行前の転落モードに基づき、移行先の転落モードを決定し、セットする。続いて、メインＣＰＵ１０１は、今回の遊技において行うべき抽籤を終了する。
On the other hand, if the winning lottery for the number of ART games (C) is won, the
［ＥＰから移行する遊技状態］
ＥＰ中にＢＢが作動した場合、メインＣＰＵ１０１は、次遊技の遊技状態としてＡＲＴ中ＢＢをセットする。また、ＥＰ中にＢＢに当籤したもののＢＢが作動しない場合、メインＣＰＵ１０１は、次遊技の遊技状態としてＡＲＴ中フラグ間をセットする。
[Game state transitioned from EP]
When BB is activated during EP, the
また、ＥＰ中にＲＴ５状態以外のＲＴ状態に移行し、かつ、ＥＰのストックがある場合、メインＣＰＵ１０１は、次遊技の遊技状態としてＥＰ準備中をセットする。また、ＥＰ中にＲＴ５状態以外のＲＴ状態に移行し、かつ、ＥＰのストックがない場合、メインＣＰＵ１０１は、次遊技の遊技状態として通常ＡＲＴをセットする。
Further, when the game moves to an RT state other than the RT5 state during the EP and the EP is in stock, the
［ＣＺ（ＡＲＴ後）、ＣＺ（ＡＲＴ後）終了の次遊技、及び特殊ＣＺ中に行う抽籤内容］
続いて、図２５９を参照して、主制御回路９０のメインＣＰＵ１０１がＣＺ（ＡＲＴ後）、ＣＺ（ＡＲＴ後）終了の次遊技、及び特殊ＣＺ中に行う各種の抽籤の詳細について説明する。
[Lottery contents to be performed during CZ (after ART), next game after CZ (after ART) ends, and special CZ]
Next, with reference to FIG. 259, details of various lotteries performed by the
ＣＺ（ＡＲＴ後）、ＣＺ（ＡＲＴ後）終了の次遊技、及び特殊ＣＺ中では、内部当籤役や押し順に基づいて抽籤用フラグが決まると（図２０８参照）、メインＣＰＵ１０１は、（Ａ）のＡＲＴ抽籤を行う（上述の抽籤フェーズＡ～Ｃ）。この抽籤では、メインＣＰＵ１０１は、ＢＢ当籤時には、図２３３（Ｄ）に示すＡＲＴ中ＢＢ当籤時ストック抽籤テーブルを参照して、ＢＢと重複して当籤した内部当籤役に対応する抽籤用フラグに基づきＡＲＴ抽籤を行い、また、ＢＢ非当籤時には、図２２８（Ｄ）～図２２９（Ｈ）に示すＣＺ中ＡＲＴ抽籤テーブルを参照して、抽籤用フラグ、ＣＺの種別（ＣＺ（ＡＲＴ後）、ＣＺ（ＡＲＴ後）終了の次遊技、又は特殊ＣＺ）、及びナビ高確中か否かに基づきＡＲＴ抽籤を行う。
During the CZ (after ART), the next game after the CZ (after ART) has ended, and the special CZ, when the lottery flag is determined based on the internal winning combination and the pressing order (see FIG. 208), the
（Ａ）のＡＲＴ抽籤が非当籤の場合、メインＣＰＵ１０１は、ＡＲＴ状態のストックの放出があるか否かに応じてその後の処理を異ならせる。上述のように、ＡＲＴ状態のストックの放出は、継続ＣＺ中のＣＺの残りゲーム数が０になったタイミングで行われるため（上述の放出フェーズＤ）、今回の遊技がＣＺ（ＡＲＴ後）終了の次遊技、又はＣＺの残りゲーム数が１以上のＣＺ（ＡＲＴ後）若しくは特殊ＣＺ中は、ＡＲＴ状態のストックの放出は行わず、今回の遊技において行うべき抽籤を終了する。また、ＡＲＴ状態のストックがない場合にはストックを放出することができないため、ＣＺの残りゲーム数が０のＣＺ（ＡＲＴ後）中であっても、ＡＲＴ状態のストックがない場合には、ＡＲＴ状態のストックの放出は行わず、今回の遊技において行うべき抽籤を終了する（なお、特殊ＣＺは、放出フェーズＤのストックが放出されると終了するため、特殊ＣＺ中は常にＡＲＴ状態のセット数が１つ以上ストックされている）。
If the ART lottery of (A) is not won, the
一方で、ＣＺの残りゲーム数が０のＣＺ（ＡＲＴ後）又は特殊ＣＺにおいてＡＲＴ状態のストックがある場合、メインＣＰＵ１０１は、続いて、（Ｂ）の放出順序抽籤を行う。この抽籤では、メインＣＰＵ１０１は、図２４１に示すストック放出順序抽籤テーブルを参照して、ストックしているＡＲＴ状態に対して設定されたランクに基づいて、ストックしているＡＲＴ状態の中から、放出フェーズＤで放出するストック分のＡＲＴ状態を決定する。この抽籤の後、メインＣＰＵ１０１は、決定したＡＲＴ状態を、ＡＲＴ状態のストックの中から消し去るとともに、決定したＡＲＴ状態に対して設定されたランクに基づいて、次遊技のランク決めＡＲＴ中に昇格抽籤を行う。
On the other hand, if there is stock in the ART state in the CZ (after ART) or the special CZ with the number of remaining games of CZ being 0, the
一方で、（Ａ）のＡＲＴ抽籤に当籤した場合、メインＣＰＵ１０１は、続いて、（Ｃ）のＡＲＴストック数抽籤を行う。この抽籤では、メインＣＰＵ１０１は、図２３４に示すＡＲＴ当籤時ストック数抽籤テーブルを参照して、ＡＲＴ抽籤の当籤契機に基づきＡＲＴ状態のセット数を決定し、付与する。続いて、メインＣＰＵ１０１は、（Ｄ）のランク抽籤を行う。この抽籤では、メインＣＰＵ１０１は、図２３６～図２４０に示すＡＲＴ当籤時ランク抽籤テーブルを参照して、当籤したＡＲＴ状態のランクを決定する。
On the other hand, if the ART lottery of (A) is won, the
（Ｂ）の放出順序抽籤、又は（Ｄ）のランク抽籤に続いて、メインＣＰＵ１０１は、（Ｅ）のＣＺゲーム数の獲得抽籤を行う。この抽籤では、メインＣＰＵ１０１は、図２４４（Ｄ）に示すＣＺゲーム数獲得抽籤テーブルを参照して、上乗せするＣＺゲーム数を決定し、当該上乗せするゲーム数を現在のＣＺゲーム数に加算し、今回の遊技において行うべき抽籤を終了する。
Following the release order lottery of (B) or the rank lottery of (D), the
［ＣＺ（ＡＲＴ後）、ＣＺ（ＡＲＴ後）終了の次遊技、及び特殊ＣＺから移行する遊技状態］
ＣＺ（ＡＲＴ後）、ＣＺ（ＡＲＴ後）終了の次遊技、及び特殊ＣＺ中にＢＢが作動した場合、メインＣＰＵ１０１は、次遊技の遊技状態としてＡＲＴ中ＢＢをセットする。また、ＡＲＴ前兆中にＢＢに当籤したもののＢＢが作動しない場合、メインＣＰＵ１０１は、次遊技の遊技状態としてＡＲＴ中フラグ間をセットする。
[CZ (after ART), next game after CZ (after ART) ends, and game state transitioning from special CZ]
When BB is activated during CZ (after ART), the next game after the end of CZ (after ART), or special CZ, the
また、ＣＺ（ＡＲＴ後）、ＣＺ（ＡＲＴ後）終了の次遊技、及び特殊ＣＺ中に、ＡＲＴ抽籤に当籤、又はＡＲＴ状態のストックの放出が行われると、メインＣＰＵ１０１は、次遊技の遊技状態としてランク決めＡＲＴをセットする。
Also, during CZ (after ART), the next game after CZ (after ART) ends, or during the special CZ, when the ART lottery is won or the stock in the ART state is released, the
また、ＣＺ（ＡＲＴ後）の次遊技において、ＡＲＴ抽籤に非当籤し、かつ、ＣＺのストックがある場合には、メインＣＰＵ１０１は、次遊技の遊技状態としてＣＺ前兆をセットする。なお、この場合、メインＣＰＵ１０１は、モード及びＣＺの前兆ゲーム数を抽籤し、セットする。
Also, in the next game of CZ (after ART), if the ART lottery is not won and there is a stock of CZ, the
また、ＣＺ（ＡＲＴ後）の次遊技において、ＡＲＴ抽籤に非当籤し、かつ、ＣＺのストックがない場合には、メインＣＰＵ１０１は、次遊技の遊技状態として通常状態をセットする。なお、この場合、メインＣＰＵ１０１は、モード、通常状態中の抽籤状態、及び高確保証ゲーム数を抽籤し、セットする。
Also, in the next game of CZ (after ART), if the ART lottery is not won and there is no stock of CZ, the
［通常フラグ間中に行う抽籤内容］
続いて、図２６０を参照して、主制御回路９０のメインＣＰＵ１０１が通常フラグ間中に行う各種の抽籤の詳細について説明する。
[Contents of the lottery performed during the normal flag]
Next, with reference to FIG. 260, details of various lotteries performed by the
通常フラグ間中では、内部当籤役や押し順に基づいて抽籤用フラグが決まると（図２０８参照）、メインＣＰＵ１０１は、（Ａ）のＡＲＴ抽籤を行う。この抽籤では、メインＣＰＵ１０１は、図２２６（Ｃ）に示す通常時ＡＲＴ抽籤テーブルを参照して、持ち越しているＢＢと重複して当籤した内部当籤役に対応する抽籤用フラグに基づきＡＲＴ抽籤を行う。（Ａ）のＡＲＴ抽籤に非当籤した場合、メインＣＰＵ１０１は、今回の遊技において行うべき抽籤を終了する。
During the normal flag period, when the lottery flag is determined based on the internal winning combination and the pressing order (see FIG. 208), the
一方で、（Ａ）のＡＲＴ抽籤に当籤した場合、メインＣＰＵ１０１は、続いて、（Ｂ）のＡＲＴストック数抽籤を行う。この抽籤では、メインＣＰＵ１０１は、図２３４に示すＡＲＴ当籤時ストック数抽籤テーブルを参照して、ＡＲＴ抽籤の当籤契機に基づきＡＲＴ状態のセット数を決定し、付与する。続いて、メインＣＰＵ１０１は、（Ｃ）のランク抽籤を行う。この抽籤では、メインＣＰＵ１０１は、図２３６～図２４０に示すＡＲＴ当籤時ランク抽籤テーブルを参照して、当籤したＡＲＴ状態のランクを決定し、今回の遊技において行うべき抽籤を終了する。
On the other hand, when (A) the ART lottery is won, the
［通常フラグ間から移行する遊技状態］
通常フラグ間中にＢＢが作動し、かつ、ＢＢの作動時にＡＲＴ状態のセット数のストックがない場合、メインＣＰＵ１０１は、次遊技の遊技状態として通常ＢＢをセットする。また、通常フラグ間中にＢＢが作動し、かつ、ＢＢの作動時にＡＲＴ状態のセット数のストックがある場合、メインＣＰＵ１０１は、次遊技の遊技状態としてＡＲＴ中ＢＢをセットする。
[Game state transitioned from between normal flags]
If the BB is activated during the normal flag period and there is no set number of stocks for the ART state when the BB is activated, the
［通常ＢＢ中に行う抽籤内容］
続いて、図２６１を参照して、主制御回路９０のメインＣＰＵ１０１が通常ＢＢ中に行う各種の抽籤の詳細について説明する。
[Lottery contents usually held during BB]
Next, with reference to FIG. 261, the details of various lotteries performed by the
通常ＢＢ中では、内部当籤役や押し順に基づいて抽籤用フラグが決まると（図２０８参照）、メインＣＰＵ１０１は、（Ａ）のＡＲＴ抽籤を行う。この抽籤では、メインＣＰＵ１０１は、図２４９（Ａ）に示すＢＢ中ＡＲＴ抽籤テーブルを参照して、抽籤用フラグに基づきＡＲＴ抽籤を行う。
In the normal BB, when the lottery flag is determined based on the internal winning combinations and the pressing order (see FIG. 208), the
（Ａ）のＡＲＴ抽籤に非当籤した場合、メインＣＰＵ１０１は、続いて、（Ｂ）のＣＺ抽籤を行う。この抽籤では、メインＣＰＵ１０１は、図２４９（Ｂ）に示すＢＢ中ＣＺ抽籤テーブルを参照して、抽籤用フラグに基づきＣＺ抽籤を行い、今回の遊技において行うべき抽籤を終了する。なお、このＣＺ抽籤に当籤した場合には、メインＣＰＵ１０１は、ＣＺの権利を１つ付与（ストック）する。
When the ART lottery of (A) is not won, the
一方で、（Ａ）のＡＲＴ抽籤に当籤した場合、メインＣＰＵ１０１は、続いて、（Ｃ）のＡＲＴストック数抽籤を行う。この抽籤では、メインＣＰＵ１０１は、図２３４に示すＡＲＴ当籤時ストック数抽籤テーブルを参照して、ＡＲＴ抽籤の当籤契機に基づきＡＲＴ状態のセット数を決定し、付与する。続いて、メインＣＰＵ１０１は、（Ｄ）のランク抽籤を行う。この抽籤では、メインＣＰＵ１０１は、図２３６～図２４０に示すＡＲＴ当籤時ランク抽籤テーブルを参照して、当籤したＡＲＴ状態のランクを決定し、今回の遊技において行うべき抽籤を終了する。
On the other hand, if the ART lottery of (A) is won, the
［通常ＢＢから移行する遊技状態］
通常ＢＢ中に（Ａ）のＡＲＴ抽籤に当籤すると、メインＣＰＵ１０１は、次遊技の遊技状態としてＡＲＴ中ＢＢをセットする。また、通常ＢＢ中に払い出されたメダルの枚数が規定枚数に達し、ＢＢの作動が終了すると、メインＣＰＵ１０１は、各種のストックの有無に応じて次遊技の遊技状態をセットする。具体的には、ＡＲＴ状態のセット数のストックがあり、かつ、ＡＲＴ状態の前兆ゲーム数がない場合には、メインＣＰＵ１０１は、次遊技の遊技状態としてＡＲＴ準備をセットする。
[Game state transitioned from normal BB]
When the ART lottery (A) is won during normal BB, the
また、ＣＺのストックがあり、かつ、ＣＺの前兆ゲーム数がない場合には、メインＣＰＵ１０１は、次遊技の遊技状態として初当りＣＺをセットする。なお、この場合、メインＣＰＵ１０１は、モード、及び通常状態中の抽籤状態をセットする。また、ＣＺのストックがあり、かつ、ＣＺの前兆ゲーム数がある場合には、メインＣＰＵ１０１は、次遊技の遊技状態としてＣＺ前兆をセットする。なお、この場合、メインＣＰＵ１０１は、モード、及び通常状態中の抽籤状態をセットする。また、ＡＲＴ状態及びＣＺのいずれのストックもない場合には、メインＣＰＵ１０１は、次遊技の遊技状態として通常状態をセットする。なお、この場合、メインＣＰＵ１０１は、モード、及び通常状態中の抽籤状態をセットする。
Further, when there is a stock of CZ and there is no premonitory game number of CZ, the
［ＡＲＴ中フラグ間中に行う抽籤内容］
続いて、図２６２を参照して、主制御回路９０のメインＣＰＵ１０１がＡＲＴ中フラグ間中に行う各種の抽籤の詳細について説明する。
[Contents of the lottery performed during the flag during ART]
Next, with reference to FIG. 262, details of various lotteries performed by the
ＡＲＴ中フラグ間中では、内部当籤役や押し順に基づいて抽籤用フラグが決まると（図２０８参照）、メインＣＰＵ１０１は、（Ａ）のＡＲＴ抽籤を行う。この抽籤では、メインＣＰＵ１０１は、図２３２（Ｋ）に示すＡＲＴ中ストック抽籤テーブルを参照して、持ち越しているＢＢと重複して当籤した内部当籤役に対応する抽籤用フラグに基づきＡＲＴ抽籤を行う。（Ａ）のＡＲＴ抽籤に非当籤した場合、メインＣＰＵ１０１は、今回の遊技において行うべき抽籤を終了する。
During the ART in-progress flag, when the lottery flag is determined based on the internal winning combination and the pressing order (see FIG. 208), the
一方で、（Ａ）のＡＲＴ抽籤に当籤した場合、メインＣＰＵ１０１は、続いて、（Ｂ）のＡＲＴストック数抽籤を行う。この抽籤では、メインＣＰＵ１０１は、図２３４に示すＡＲＴ当籤時ストック数抽籤テーブルを参照して、ＡＲＴ抽籤の当籤契機に基づきＡＲＴ状態のセット数を決定し、付与する。続いて、メインＣＰＵ１０１は、（Ｃ）のランク抽籤を行う。この抽籤では、メインＣＰＵ１０１は、図２３６～図２４０に示すＡＲＴ当籤時ランク抽籤テーブルを参照して、当籤したＡＲＴ状態のランクを決定し、今回の遊技において行うべき抽籤を終了する。
On the other hand, when (A) the ART lottery is won, the
［ＡＲＴ中フラグ間から移行する遊技状態］
ＡＲＴ中フラグ間中にＢＢが作動すると、メインＣＰＵ１０１は、次遊技の遊技状態としてＡＲＴ中ＢＢをセットする。
[Game state transitioned from between ART flags]
When the BB is activated during the ART in progress flag, the
［ＡＲＴ中ＢＢ中に行う抽籤内容］
続いて、図２６３を参照して、主制御回路９０のメインＣＰＵ１０１がＡＲＴ中ＢＢ中に行う各種の抽籤の詳細について説明する。
[Lottery contents during BB during ART]
Next, with reference to FIG. 263, details of various lotteries performed by the
ＡＲＴ中ＢＢ中では、内部当籤役や押し順に基づいて抽籤用フラグが決まると（図２０８参照）、メインＣＰＵ１０１は、（Ａ）のＡＲＴ抽籤を行う。この抽籤では、メインＣＰＵ１０１は、図２４９（Ａ）に示すＢＢ中ＡＲＴ抽籤テーブルを参照して、抽籤用フラグに基づきＡＲＴ抽籤を行う。
In the BB during ART, when the lottery flag is determined based on the internal winning combination and the pressing order (see FIG. 208), the
（Ａ）のＡＲＴ抽籤に当籤した場合、メインＣＰＵ１０１は、続いて、（Ｂ）のＡＲＴストック数抽籤を行う。この抽籤では、メインＣＰＵ１０１は、図２３４に示すＡＲＴ当籤時ストック数抽籤テーブルを参照して、ＡＲＴ抽籤の当籤契機に基づきＡＲＴ状態のセット数を決定し、付与する。続いて、メインＣＰＵ１０１は、（Ｃ）のランク抽籤を行う。この抽籤では、メインＣＰＵ１０１は、図２３６～図２４０に示すＡＲＴ当籤時ランク抽籤テーブルを参照して、当籤したＡＲＴ状態のランクを決定し、今回の遊技において行うべき抽籤を終了する。
If the ART lottery of (A) is won, the
また、（Ａ）のＡＲＴ抽籤に非当籤した場合、又は（Ｃ）のランク抽籤に続いて、メインＣＰＵ１０１は、（Ｄ）のＥＰストック抽籤を行う。この抽籤では、メインＣＰＵ１０１は、図２４９（Ｃ）に示すＢＢ中ＥＰストック抽籤テーブルを参照して、抽籤用フラグに基づきＥＰのストック抽籤を行う。（Ｄ）のＥＰストック抽籤に非当籤した場合には、メインＣＰＵ１０１は、今回の遊技において行うべき抽籤を終了する。
Further, when the ART lottery (A) is not won, or following the rank lottery (C), the
一方、（Ｄ）のＥＰストック抽籤に当籤した場合には、メインＣＰＵ１０１は、続いて、（Ｅ）の転落モード抽籤を行う。この抽籤では、メインＣＰＵ１０１は、図２４６に示す転落モード抽籤テーブルを参照して、ＥＰ中の転落モードを抽籤し、セットし、今回の遊技において行うべき抽籤を終了する。
On the other hand, when the EP stock lottery of (D) is won, the
［ＡＲＴ中ＢＢから移行する遊技状態］
ＡＲＴ中ＢＢ中に払い出されたメダルの枚数が規定枚数に達し、ＢＢの作動が終了すると、メインＣＰＵ１０１は、次遊技の遊技状態としてＡＲＴ準備をセットする。
[Game state transitioned from BB during ART]
When the number of medals paid out during the BB during ART reaches the specified number and the operation of the BB ends, the
＜パチスロ１に特有な制御＞
以上、本実施形態のパチスロ１の遊技性に関して説明した。続いて、本実施形態のパチスロ１に特有の制御に関して個別に説明する。
<Control specific to
The game characteristics of the pachi-
［ＡＲＴ抽籤及びランク抽籤］
本実施形態のパチスロ１では、図２２８（Ａ）（Ｂ）のＣＺ中ＡＲＴ抽籤テーブルに示すように、ＣＺ中のＡＲＴ抽籤は、ＣＺの残りゲーム数に応じて当籤する確率が異なるものの、図２３９のＡＲＴ当籤時ランク抽籤テーブルに示すように、ＣＺ中のランク抽籤は、決定されるランクの傾向は、ＣＺの残りゲーム数に関わらず同一であるが、これに限られるものではない。すなわち、ＣＺ（初当りＣＺ及び継続ＣＺ）中に行うＡＲＴ抽籤及びランク抽籤の双方ともに、ＣＺの残りゲーム数に応じて異ならせることとしてもよい。
[ART lottery and rank lottery]
In pachi-
ここで、図２６４及び図２６５は、ＣＺ中に行うＡＲＴ抽籤とランク抽籤との概念図であり、図２６４（Ａ）（Ｂ）は、ＣＺの残りゲーム数とＣＺ中に行う各抽籤との関係例を示している。また、図２６４及び図２６５に概念的に示すテーブルのうち、ＡＲＴ抽籤に用いるテーブルは、図２２８等に示すＣＺ中ＡＲＴ抽籤テーブルに相当するテーブルであり、また、ランク抽籤に用いるテーブルは、図２３６等に示すＡＲＴ当籤時ランク抽籤テーブルに相当するテーブルである。 Here, FIGS. 264 and 265 are conceptual diagrams of the ART lottery and rank lottery performed during CZ, and FIGS. An example relationship is shown. 264 and 265, the table used for ART lottery corresponds to the CZ medium ART lottery table shown in FIG. This is a table corresponding to the ART winning rank lottery table shown in 236 and the like.
パチスロ１において主制御回路９０は、ＣＺの残りゲーム数に応じて異なる確率で当籤するＡＲＴ抽籤を行うこととしてもよい。具体的には、図２６４（Ａ）に示すように、ＡＲＴ抽籤に用いる抽籤テーブルを、ＣＺの残りゲーム数毎に有することで、ＣＺの残りゲーム数に応じて異なる確率で当籤するＡＲＴ抽籤を行うことができる。
In the pachi-
なお、図２６４（Ａ）に示す例では、ＣＺの残りゲーム数が「７，８ゲーム」である場合には、テーブルＡを用いてＡＲＴ抽籤を行い、ＣＺの残りゲーム数が「５，６ゲーム」である場合には、テーブルＢを用いてＡＲＴ抽籤を行い、ＣＺの残りゲーム数が「３，４ゲーム」である場合には、テーブルＣを用いてＡＲＴ抽籤を行い、ＣＺの残りゲーム数が「１，２ゲーム」である場合には、テーブルＤを用いてＡＲＴ抽籤を行い、ＣＺの残りゲーム数が「０ゲーム」である場合には、テーブルＥを用いてＡＲＴ抽籤を行うこととしている。 In the example shown in FIG. 264(A), when the number of remaining games of CZ is "7, 8 games", ART lottery is performed using table A, and the number of remaining games of CZ is "5, 6 games". game", ART lottery is performed using table B, and when the number of remaining games of CZ is "3, 4 games", ART lottery is performed using table C, and the remaining games of CZ are performed. If the number is "1, 2 games", perform ART lottery using table D, and if the number of remaining games in CZ is "0 games", perform ART lottery using table E and
この場合において、ＣＺの残りゲーム数とＡＲＴ抽籤に当籤する確率との関係は、参照するテーブルに応じて任意に設定することができ、例えば、ＣＺの残りゲーム数が長いほどＡＲＴ抽籤に当籤する確率を高くしてもよく、また、反対にＣＺの残りゲーム数が短いほどＡＲＴ抽籤に当籤する確率を高くしてもよい。このようにすることで、ＣＺ中は、ＣＺの消化に伴い残りゲーム数が減ることで、ＡＲＴ抽籤に当籤する確率が徐々に低く又は高くなっていくことになる。なお、図２６４（Ａ）に示す例の場合、テーブルＡ，Ｂ，Ｃ，Ｄ，Ｅの順で、ＡＲＴ抽籤に当籤する確率を高く又は低くすることで実現することができる。 In this case, the relationship between the number of remaining CZ games and the probability of winning the ART lottery can be arbitrarily set according to the table to be referenced. The probability may be increased, and conversely, the shorter the number of remaining games in CZ, the higher the probability of winning the ART lottery. By doing so, during the CZ, the number of remaining games decreases as the CZ is consumed, so the probability of winning the ART lottery gradually decreases or increases. In the case of the example shown in FIG. 264(A), this can be achieved by increasing or decreasing the probability of winning the ART lottery in the order of tables A, B, C, D, and E.
また、特定の残りゲーム数において、ＡＲＴ抽籤に当籤する確率を高く又は低くしてもよい。図２６４（Ａ）に示す例の場合、例えば、テーブルＢをＡＲＴ抽籤に当籤する確率が最も高く設定し、テーブルＤをＡＲＴ抽籤に当籤する確率が次に高く設定し、テーブルＥをＡＲＴ抽籤に当籤する確率が次に高く設定し、テーブルＡをＡＲＴ抽籤に当籤する確率が次に高く設定し、テーブルＢをＡＲＴ抽籤に当籤する確率が次に高く設定することで、ＡＲＴ抽籤に当籤する確率が高いゲーム数と低いゲーム数とを混在させることができる。 Also, the probability of winning the ART lottery may be increased or decreased in a specific number of remaining games. In the case of the example shown in FIG. 264(A), for example, Table B is set to have the highest probability of winning the ART lottery, Table D is set to have the next highest probability of winning the ART lottery, and Table E is set to the ART lottery. The probability of winning the ART lottery is set to be the next highest, the probability of winning the ART lottery is set to be the next highest for Table A, and the probability of winning the ART lottery to Table B is set to be the next highest, thereby the probability of winning the ART lottery. A number of games with a high and a low number of games can be mixed.
また、パチスロ１において主制御回路９０は、ＣＺの残りゲーム数に応じてランク抽籤の抽籤結果を異ならせることとしてもよい。具体的には、図２６４（Ａ）に示すように、ランク抽籤に用いる抽籤テーブルを、ＣＺの残りゲーム数毎に有することで、ＣＺの残りゲーム数に応じてランク抽籤の抽籤結果を異ならせることができる。
Further, in the pachi-
なお、図２６４（Ａ）に示す例では、ＣＺの残りゲーム数が「７，８ゲーム」である場合には、テーブルＶを用いてランク抽籤を行い、ＣＺの残りゲーム数が「５，６ゲーム」である場合には、テーブルＷを用いてランク抽籤を行い、ＣＺの残りゲーム数が「３，４ゲーム」である場合には、テーブルＸを用いてランク抽籤を行い、ＣＺの残りゲーム数が「１，２ゲーム」である場合には、テーブルＹを用いてランク抽籤を行い、ＣＺの残りゲーム数が「０ゲーム」である場合には、テーブルＺを用いてランク抽籤を行うこととしている。 In the example shown in FIG. 264(A), when the number of remaining games of CZ is "7, 8 games", the rank lottery is performed using table V, and the number of remaining games of CZ is "5, 6 games". If the number of remaining games in CZ is "3 or 4 games", rank lottery is performed using table X and the remaining games in CZ are performed. If the number is "1, 2 games", a rank lottery is performed using table Y, and if the number of remaining games in CZ is "0 games", a rank lottery is performed using table Z. and
この場合において、ＣＺの残りゲーム数とランク抽籤の抽籤結果との関係は、参照するテーブルに応じて任意に設定することができ、例えば、ＣＺの残りゲーム数が長いほどＡＲＴ当籤時のＡＲＴ状態のランクとして高ランクが決定され易くしてもよく、また、反対にＣＺの残りゲーム数が短いほどＡＲＴ当籤時のＡＲＴ状態のランクとして高ランクが決定され易くしてもよい。このようにすることで、ＣＺ中は、ＣＺの消化に伴い残りゲーム数が減ることで、ＡＲＴ当籤時のＡＲＴ状態のランクが徐々に低く又は高くなっていくことになる。なお、図２６４（Ａ）に示す例の場合、テーブルＶ，Ｗ，Ｘ，Ｙ，Ｚの順で、ＡＲＴ状態のランクとして高ランクが決定され易く又は決定され難くすることで実現することができる。 In this case, the relationship between the number of remaining CZ games and the lottery result of the rank lottery can be arbitrarily set according to the table to be referred to. Conversely, the shorter the number of remaining games of CZ, the higher the rank of the ART state at the time of ART winning. By doing so, during the CZ, the number of remaining games decreases as the CZ is consumed, so that the rank of the ART state at the time of ART winning gradually decreases or increases. In the case of the example shown in FIG. 264(A), this can be achieved by making it easier or harder to determine a high rank as the rank of the ART state in the order of tables V, W, X, Y, and Z. .
また、特定の残りゲーム数では、ＡＲＴ状態のランクとして高ランクが決定され易く又は決定され難くしてもよい。図２６４（Ａ）に示す例の場合、例えば、テーブルＸ，Ｗ，Ｚ，Ｖ，Ｙの順で、ＡＲＴ状態のランクとして高ランクが決定され易く又は決定され難くすることで、ＡＲＴ当籤時にＡＲＴ状態のランクとして高ランクが決定され易いゲーム数と決定され難いゲーム数とを混在させることができる。 Also, in a specific number of remaining games, it may be easier or harder to determine a high rank as the rank of the ART state. In the case of the example shown in FIG. 264(A), for example, in the order of the table X, W, Z, V, Y, by making it easy or difficult to determine a high rank as the rank of the ART state, ART at the time of ART winning It is possible to mix the number of games in which a high rank is easily determined as the state rank and the number of games in which it is difficult to determine a high rank.
なお、図２６４（Ａ）では、ＣＺ中に行うＡＲＴ抽籤とランク抽籤との間で、ＣＺの残りゲーム数を揃えているが、これに限られるものではない。例えば、図２６４（Ｂ）に示すように、ＣＺ中のＡＲＴ抽籤は、ＣＺの残りゲーム数「７，８ゲーム」「５，６ゲーム」「３，４ゲーム」「１，２ゲーム」「０ゲーム」に応じて異ならせる一方で、ＣＺ中のランク抽籤は、ＣＺの残りゲーム数「６，７，８ゲーム」「４，５ゲーム」「０，１，２，３ゲーム」に応じて異ならせている。このようにすることで、ＣＺ中の各種抽籤をより多様化することができ、遊技性に富んだものにすることができる。 In FIG. 264(A), the number of remaining CZ games is the same between the ART lottery and the rank lottery performed during the CZ, but this is not the only option. For example, as shown in FIG. 264(B), the ART lottery in CZ is the number of remaining games in CZ "7,8 games", "5,6 games", "3,4 games", "1,2 games", "0 While making it different according to "game", the rank lottery in CZ differs according to the number of remaining games "6, 7, 8 games", "4, 5 games", "0, 1, 2, 3 games" in CZ. I'm letting By doing so, it is possible to further diversify various lotteries in the CZ, and to make the games richer.
また、パチスロ１において主制御回路９０は、ＡＲＴ状態のセット数のストックの有無に応じて、ＣＺ中のＡＲＴ抽籤及びランク抽籤を行うこととしてもよい。具体的には、図２６５（Ａ）に示すように、ＡＲＴ抽籤に用いる抽籤テーブル及びランク抽籤に用いる抽籤テーブルを、ＡＲＴ状態のセット数のストックの有無毎に有することで、ＣＺ中に主制御回路９０は、ＡＲＴ状態のセット数のストックの有無に応じて抽籤結果が異なるＡＲＴ抽籤及びランク抽籤を行うことができる。
Further, in the pachi-
なお、図２６５（Ａ）に示す例では、ＡＲＴ状態のセット数のストックがある場合には、テーブルＡを用いてＡＲＴ抽籤を行い、また、テーブルＺを用いてランク抽籤を行い、ＡＲＴ状態のセット数のストックがない場合には、テーブルＢを用いてＡＲＴ抽籤を行い、また、テーブルＹを用いてランク抽籤を行うこととしている。 In the example shown in FIG. 265(A), when there is a set number of ART state stocks, ART lottery is performed using table A, and rank lottery is performed using table Z, and ART state lottery is performed. When there is no set stock, table B is used for ART lottery, and table Y is used for rank lottery.
この場合において、ＡＲＴ状態のセット数のストックの有無と、ＡＲＴ抽籤及びランク抽籤の抽籤結果との関係は、参照するテーブルに応じて任意に設定することができ、例えば、ＡＲＴ状態のセット数のストックがある場合にはストックがない場合に比べて、ＡＲＴ抽籤に当籤する確率が低く、ＡＲＴ状態のランクとして低いランクが決定され易くしてもよく、また反対に、ＡＲＴ抽籤に当籤する確率が高く、ＡＲＴ状態のランクとして高いランクが決定され易くしてもよい。また、例えば、ＡＲＴ状態のセット数のストックがある場合にはストックがない場合に比べて、ＡＲＴ抽籤に当籤する確率は低いものの、ＡＲＴ状態のランクとしては高いランクが決定され易くしてもよく、また反対に、ＡＲＴ抽籤に当籤する確率は高いものの、ＡＲＴ状態のランクとしては低いランクが決定され易くしてもよい。 In this case, the relationship between the presence or absence of the stock of the number of ART state sets and the lottery results of the ART lottery and rank lottery can be arbitrarily set according to the table to be referenced. When there is stock, the probability of winning the ART lottery is lower than when there is no stock, and a lower rank may be easily determined as the rank of the ART state. It may be high and likely to determine the high rank as the rank of the ART state. Also, for example, when there is a stock of sets in the ART state, the probability of winning the ART lottery is low compared to when there is no stock, but a high rank may be easily determined as the rank of the ART state. Conversely, although the probability of winning the ART lottery is high, the rank of the ART state may be easily determined to be low.
なお、ＡＲＴ状態のセット数のストックの有無に応じてＡＲＴ抽籤及びランク抽籤の抽籤結果を異ならせる制御は、ＣＺ中に限るものではなく、通常状態、ＡＲＴ状態又はＢＢ中のいずれの状態であっても適用することができる。 It should be noted that the control to change the lottery results of the ART lottery and the rank lottery according to the presence or absence of the stock of the number of sets in the ART state is not limited to during CZ, but in any state during normal state, ART state or BB. can also be applied.
また、パチスロ１において主制御回路９０は、ＣＺの残りゲーム数と、ＡＲＴ状態のセット数のストックの有無との双方を考慮して、ＣＺ中のＡＲＴ抽籤及びランク抽籤を行うこととしてもよい。具体的には、図２６５（Ｂ）に示すように、ＡＲＴ抽籤に用いる抽籤テーブル及びランク抽籤に用いる抽籤テーブルを、ＣＺの残りゲーム数及びＡＲＴ状態のセット数のストックの有無毎に有することで、ＣＺ中に主制御回路９０は、ＣＺの残りゲーム数及びＡＲＴ状態のセット数のストックの有無に応じて抽籤結果が異なるＡＲＴ抽籤及びランク抽籤を行うことができる。
In pachi-
なお、図２６５（Ｂ）に示す例では、ＡＲＴ状態のセット数のストックがあるときは、ＣＺの残りゲーム数が「７，８ゲーム」である場合に、テーブルＡを用いてＡＲＴ抽籤を行うとともにテーブルＶを用いてランク抽籤を行い、ＣＺの残りゲーム数が「５，６ゲーム」である場合に、テーブルＢを用いてＡＲＴ抽籤を行うとともにテーブルＷを用いてランク抽籤を行い、ＣＺの残りゲーム数が「３，４ゲーム」である場合には、テーブルＣを用いてＡＲＴ抽籤を行うとともにテーブルＸを用いてランク抽籤を行い、ＣＺの残りゲーム数が「１，２ゲーム」である場合には、テーブルＤを用いてＡＲＴ抽籤を行うとともにテーブルＹを用いてランク抽籤を行い、ＣＺの残りゲーム数が「０ゲーム」である場合には、テーブルＥを用いてＡＲＴ抽籤を行うとともにテーブルＺを用いてランク抽籤を行うこととしている。 In the example shown in FIG. 265(B), when there is a stock of sets in the ART state, ART lottery is performed using table A when the number of remaining games in CZ is "7, 8 games". When the number of remaining games of CZ is "5 or 6 games", ART lottery is performed using table B and rank lottery is performed using table W, and CZ's lottery is performed using table W. When the number of remaining games is "3, 4 games", ART lottery is performed using table C and rank lottery is performed using table X, and the number of remaining games of CZ is "1, 2 games". In this case, table D is used to perform ART lottery, table Y is used to perform rank lottery, and when the number of remaining games in CZ is "0 games", table E is used to perform ART lottery. The table Z is used for rank lottery.
一方で、ＡＲＴ状態のセット数のストックがないときは、ＣＺの残りゲーム数が「７，８ゲーム」である場合に、テーブルＦを用いてＡＲＴ抽籤を行うとともにテーブルＱを用いてランク抽籤を行い、ＣＺの残りゲーム数が「５，６ゲーム」である場合に、テーブルＧを用いてＡＲＴ抽籤を行うとともにテーブルＲを用いてランク抽籤を行い、ＣＺの残りゲーム数が「３，４ゲーム」である場合には、テーブルＨを用いてＡＲＴ抽籤を行うとともにテーブルＳを用いてランク抽籤を行い、ＣＺの残りゲーム数が「１，２ゲーム」である場合には、テーブルＩを用いてＡＲＴ抽籤を行うとともにテーブルＴを用いてランク抽籤を行い、ＣＺの残りゲーム数が「０ゲーム」である場合には、テーブルＪを用いてＡＲＴ抽籤を行うとともにテーブルＵを用いてランク抽籤を行うこととしている。 On the other hand, when there is no stock of sets in the ART state, if the number of remaining games in CZ is "7, 8 games", ART lottery is performed using table F and rank lottery is performed using table Q. When the number of remaining games of CZ is "5, 6 games", ART lottery is performed using table G and rank lottery is performed using table R, and the number of remaining games of CZ is "3, 4 games". ”, ART lottery is performed using table H and rank lottery is performed using table S, and if the number of remaining games of CZ is “1, 2 games”, table I is used ART lottery is performed and rank lottery is performed using table T, and when the number of remaining games in CZ is "0 games", ART lottery is performed using table J and rank lottery is performed using table U. I'm doing it.
この場合においても、ＣＺの残りゲーム数及びＡＲＴ状態のセット数のストックの有無と、ＡＲＴ抽籤に当籤する確率との関係、並びに、ＣＺの残りゲーム数及びＡＲＴ状態のセット数のストックの有無と、ランク抽籤の抽籤結果との関係を参照するテーブルに応じて任意に設定できる点は、上述の通りである。なお、図２６４の例に比べて図２６５の例では、ＡＲＴ状態のセット数のストックの有無を更に考慮することとしているため、ＡＲＴ状態のセット数のストックがある場合とストックがない場合とで、ＡＲＴ抽籤及びランク抽籤の傾向も異ならせることができる。 Even in this case, the relationship between the number of remaining CZ games and the number of sets in the ART state and the probability of winning the ART lottery, and the presence or absence of the remaining number of CZ games and the number of sets in the ART state , can be arbitrarily set according to the table that refers to the relationship with the lottery result of the rank lottery, as described above. In the example of FIG. 265, compared to the example of FIG. 264, the presence or absence of the stock of the number of sets in the ART state is further considered. , the tendencies of the ART lottery and the rank lottery can also be made different.
例えば、ＡＲＴ状態のセット数のストックがある場合は、ＣＺの消化に伴い残りゲーム数が減るにつれて、ＡＲＴ抽籤に当籤する確率が低く（又は高く）なる一方で、ＡＲＴ状態のセット数のストックがない場合は、ＣＺの消化に伴い残りゲーム数が減るにつれて、ＡＲＴ抽籤に当籤する確率が高く（又は低く）なるように設定することもできる。また、例えば、ＡＲＴ状態のセット数のストックがある場合とない場合とで、ＡＲＴ抽籤に当籤し易いゲーム数を異ならせることもできる。 For example, if there is a stock of sets in the ART state, as the number of remaining games decreases as the CZ is consumed, the probability of winning the ART lottery decreases (or increases), while the stock of sets in the ART state decreases. If not, it can be set so that the probability of winning the ART lottery increases (or decreases) as the number of remaining games decreases as the CZ is consumed. Further, for example, the number of games that are likely to be won in the ART lottery can be made different depending on whether there is a stock of sets in the ART state or not.
もちろん、ＡＲＴ状態のランク抽籤も同様であり、例えば、ＡＲＴ状態のセット数のストックがある場合は、ＣＺの消化に伴い残りゲーム数が減るにつれて、ＡＲＴ状態のランクとして低い（又は高い）ランクが決定され易くなる一方で、ＡＲＴ状態のセット数のストックがない場合は、ＣＺの消化に伴い残りゲーム数が減るにつれて、ＡＲＴ状態のランクとして高い（又は低い）ランクが決定され易くなるように設定することもできる。また、例えば、ＡＲＴ状態のセット数のストックがある場合とない場合とで、ＡＲＴ状態のランクとして高いランクが決定され易いゲーム数を異ならせることもできる。 Of course, the ART state rank lottery is the same, for example, if there is a stock of ART state sets, as the number of remaining games decreases as the CZ is consumed, the lower (or higher) rank of the ART state will increase. On the other hand, if the number of sets in the ART state is not in stock, as the number of remaining games decreases as the CZ is consumed, the rank of the ART state is set so that it becomes easier to determine a higher (or lower) rank. You can also Further, for example, the number of games in which a high rank is likely to be determined as the rank of the ART state can be made different depending on whether there is a stock of ART state sets or not.
また、図２６５（Ａ）（Ｂ）では、ＣＺ中に行うＡＲＴ抽籤とランク抽籤との間で、ＣＺの残りゲーム数を揃えているが、これに限られるものではなく、図２６４（Ｂ）に例示するように、ＣＺ中に行うＡＲＴ抽籤とランク抽籤との間で、ＣＺの残りゲーム数を異ならせることとしてもよい。 Also, in FIGS. 265(A) and (B), the number of remaining games in CZ is aligned between the ART lottery and the rank lottery performed during CZ, but this is not the only option, and FIG. 264(B) 3, the number of remaining CZ games may be made different between the ART lottery and the rank lottery performed during the CZ.
同様に、図２６５（Ａ）（Ｂ）では、ＡＲＴ状態のストックがある場合に行うＡＲＴ抽籤と、ＡＲＴ状態のストックがない場合に行うＡＲＴ抽籤との間でＣＺの残りゲーム数を揃え、同様に、ＡＲＴ状態のストックがある場合に行うランク抽籤と、ＡＲＴ状態のストックがない場合に行うランク抽籤との間でＣＺの残りゲーム数を揃えているが、これに限られるものではない。 Similarly, in FIGS. 265(A) and (B), the number of remaining CZ games is the same between the ART lottery performed when there is an ART state stock and the ART lottery performed when there is no ART state stock. In addition, the number of remaining CZ games is the same between the rank lottery performed when there is an ART state stock and the rank lottery performed when there is no ART state stock, but it is not limited to this.
例えば、図２６５（Ｃ）に示すように、ＡＲＴ状態のストックがない場合には、ＣＺ中のＡＲＴ抽籤は、ＣＺの残りゲーム数「７，８ゲーム」「５，６ゲーム」「３，４ゲーム」「１，２ゲーム」「０ゲーム」に応じて異ならせる一方で、ＣＺ中のランク抽籤は、ＣＺの残りゲーム数「６，７，８ゲーム」「４，５ゲーム」「０，１，２，３ゲーム」に応じて異ならせ、また、ＡＲＴ状態のストックがある場合には、ＣＺ中のＡＲＴ抽籤は、ＣＺの残りゲーム数「５，６，７，８ゲーム」「２，３，４ゲーム」「０，１ゲーム」に応じて異ならせる一方で、ＣＺ中のランク抽籤は、ＣＺの残りゲーム数「６，７，８ゲーム」「３，４，５ゲーム」「０，１，２ゲーム」に応じて異ならせることとしてもよい。このようにすることで、ＣＺ中の各種抽籤をより多様化することができ、遊技性に富んだものにすることができる。 For example, as shown in FIG. 265(C), when there is no ART state stock, the ART lottery in CZ is the number of remaining games in CZ "7, 8 games", "5, 6 games", "3, 4 games". Game", "1,2 game", "0 game", while the rank lottery in CZ is the number of remaining games in CZ, "6,7,8 game", "4,5 game", "0,1 , 2, 3 games", and if there is a stock in the ART state, the ART lottery in the CZ is the number of remaining games in the CZ, ``5, 6, 7, 8 games'', ``2, 3 games''. , 4 games" and "0, 1 games", while the rank lottery in CZ is based on the number of remaining games in CZ "6, 7, 8 games", "3, 4, 5 games", and "0, 1 games". , 2 games”. By doing so, it is possible to further diversify various lotteries in the CZ, and to make the games richer.
以上説明したように本実施形態のパチスロ１では、ＡＲＴ抽籤に当籤するとランク抽籤を行い、ＡＲＴ状態中のランクを決定する。なお、ＡＲＴ状態中は、このランク（より詳細には、ランクから定まる抽籤状態）に基づき、ＣＺゲーム数の上乗せやＥＰへの移行（より詳細には、ナビ高確ゲーム数の付与）といった特典が付与されることになるため、低いランクは小さな特典しか付与されず、反対に高いランクは大きな特典が付与されることになる。そのため、ＡＲＴ状態のランクは、遊技者に対して付与する特典の大きさということができる。
As described above, in the pachi-
このとき、パチスロ１では、ＡＲＴ状態のセット数のストックの有無に応じてランク抽籤の抽籤結果を異ならせる。例えば、ＡＲＴ状態のセット数のストックがある場合には、ランク抽籤において低いランクを決定し易く、反対に、ＡＲＴ状態のセット数のストックがない場合には、ランク抽籤において高いランクを決定し易くすることができる。これにより、ＡＲＴ状態のセット数のストックがある状態で更にＡＲＴ抽籤に当籤した場合には、ＡＲＴ状態のセット数のストックがない状態でＡＲＴ抽籤に当籤した場合よりも、低いランクが期待できることになり、その後のＡＲＴ状態における特典への期待が抑制される。
At this time, in Pachi-
このようにパチスロ１では、ＡＲＴ状態のセット数のストックがある場合には、ＡＲＴ状態のランクを相対的に低く決定するため、ストックがある状態での更なるＡＲＴ当籤時に遊技者に対して過度な利益を付与してしまうことを抑制することができる。
In this way, in Pachi-
なお、ＡＲＴ状態のセット数のストックがある場合には、ランク抽籤において高いランクを決定し易く、反対に、ＡＲＴ状態のセット数のストックがない場合には、ランク抽籤において低いランクを決定し易くすることもできる。このような場合であっても、２つ目以降のストック分のランクは高くなってしまうものの、１つ目のストック分のランクは低く抑えることができるため、遊技者に対して過度な利益を付与してしまうことを抑制することができる。 If there is a stock of sets in the ART state, it is easy to determine a high rank in the rank lottery. Conversely, if there is no stock of sets in the ART state, it is easy to determine a low rank in the rank lottery. You can also Even in such a case, although the rank for the second and subsequent stocks will be high, the rank for the first stock can be kept low, so excessive profit will not be given to the player. It is possible to suppress giving.
また、パチスロ１では、ＡＲＴ状態のセット数のストックの有無に応じてＡＲＴ抽籤の抽籤結果も異ならせる。例えば、ＡＲＴ状態のセット数のストックがある場合にＡＲＴ抽籤に当籤し易くすることで、ストックがある場合には、ＡＲＴ抽籤に当籤し易いものの低いランクが決定され易くすることができ、また、ＡＲＴ状態のセット数のストックがある場合にＡＲＴ抽籤に当籤し難くすることで、ストックがある場合には、ＡＲＴ抽籤に当籤し難く、かつ、当籤しても低いランクが決定され易くすることができる。これにより、ＣＺ中の各種抽籤をより多様化することができ、遊技性に富んだものにすることができる。
In Pachi-
また、パチスロ１では、ＣＺ中の残りゲーム数に応じてＡＲＴ抽籤及びランク抽籤の抽籤結果を異ならせる。これにより、ＣＺ中の各種抽籤をより多様化することができ、遊技性に富んだものにすることができる。
Also, in
なお、パチスロ１において、ＡＲＴ状態のランクは、ＣＺゲーム数の上乗せに影響を与える情報であるため、高いランクが決定された場合には、ＣＺゲーム数の上乗せに期待でき、結果、ＣＺとＡＲＴ状態とのループが継続することが期待でき、遊技性が向上する。
In
［主制御基板及び副制御基板が有する各種機能］
以上のような本実施形態のパチスロ１に特有の制御を実現するために、本実施形態のパチスロ１の主制御基板（主制御回路９０，メインＣＰＵ１０１）及び副制御基板（副制御回路２００，サブＣＰＵ２０１）は、次のような機能を有する。
[Various functions of main control board and sub control board]
In order to realize the control peculiar to the pachi-
主制御基板７１は、スタートスイッチ７９やストップスイッチ基板８０と接続され、図１に示す遊技の進行を制御する。それゆえ、主制御基板７１は、開始操作検出手段、図柄変動手段、内部当籤役決定手段、停止操作検出手段、リール停止制御手段（停止制御手段）及び入賞判定手段として機能する。
The
また、主制御基板７１は、ＡＲＴ抽籤を行いＡＲＴ状態に移行するか否か、及びＡＲＴ状態に移行する場合にＡＲＴ状態中の有利度合（すなわち、ＡＲＴ状態中のランク）を決定するため、特典決定手段、移行決定手段及びモード決定手段として機能する。
なお、上述のようにＡＲＴ状態中のランクは、ＡＲＴ状態中に付与する特典（例えば、ＣＺゲーム数の上乗せなど）に影響を与える情報であるため、ＡＲＴ状態という特典を付与する遊技機においては、ＡＲＴ状態のランクを決定することは、ＡＲＴ状態という特典の大きさを決定することと同じである（すなわち、ランクが高いほど、有利なＡＲＴ状態になるため、付与する特典も大きくなる）。
In addition, the
In addition, as described above, the rank in the ART state is information that affects the benefits given during the ART state (for example, the addition of the number of CZ games). , determining the rank of the ART state is the same as determining the size of the perk of the ART state (i.e., the higher the rank, the more favorable the ART state and therefore the greater the perk granted).
また、主制御基板７１は、ＡＲＴ抽籤に当籤すると、遊技状態をＡＲＴ状態に移行させるとともに、このＡＲＴ状態中の遊技を、ランク抽籤で決定したランクに基づき制御（すなわち、ランクに基づいてＣＺゲーム数の上乗せなどの特典を付与）するため、特典付与手段及び有利状態制御手段として機能する。
In addition, when the ART lottery is won, the
また、主制御基板７１は、ＡＲＴ抽籤に当籤すると、付与するＡＲＴ状態の権利数を決定して、メインＲＡＭ１０３に記憶するとともに、遊技状態をＡＲＴ状態に移行させると、メインＲＡＭ１０３に記憶されているＡＲＴ状態の権利を１つ消し去るため、権利管理手段として機能する。
Further, when the ART lottery is won, the
また、主制御基板７１は、ＣＺ中の遊技を制御するため、状態制御手段及び高確率状態制御手段として機能する。なお、主制御基板７１は、ＣＺ中にＡＲＴ抽籤に当籤すると、ＣＺを中断して遊技状態をＡＲＴ状態に移行させ、その後、このＡＲＴ状態が終了すると、中断していたＣＺを再開することで、ＣＺとＡＲＴ状態とのループを実現する。
Further, the
［ＣＺ終了後の泣きの１回のＡＲＴ抽籤］
本実施形態のパチスロ１では、通常状態中であっても、ＣＺが終了した次の１ゲームでは、当籤する確率が高いＡＲＴ抽籤を行う（図２２８、図２２９参照）。遊技者にとってみると、ＣＺが終了した後にもＡＲＴ状態への移行の期待度を持つことができるため、遊技の興趣の低下を抑制することができる。
[1 ART lottery of crying after CZ ends]
In pachi-
特に、本実施形態のパチスロ１では、ＣＺからＡＲＴ状態に移行すると、ＣＺの残りゲーム数が上乗せされるが、ＣＺが終了した次の１ゲームにおいてＡＲＴ抽籤に当籤した場合にも、ＣＺの残りゲーム数が上乗せされ、結果、ＣＺの終了に伴い終了したＣＺとＡＲＴ状態とのループが再開することになるため、遊技の興趣が向上する。なお、ＣＺの最終ゲーム（残りゲーム数「０」）に遊技状態がＡＲＴ状態に移行し、かつ、ＣＺゲーム数に「５ゲーム」が上乗せされた場合、ＡＲＴ状態終了時のＣＺゲーム数の残りは「５ゲーム」である。また、ＣＺが終了した次の１ゲームにおいてＡＲＴ抽籤に当籤し、遊技状態がＡＲＴ状態に移行し、かつ、ＣＺゲーム数に「５ゲーム」が上乗せされた場合も、ＡＲＴ状態終了時のＣＺゲーム数の残りは「５ゲーム」である。
In particular, in the pachi-
また、ＣＺが終了した次の１ゲームにおける演出内容は、任意である。例えば、ＣＺが終了した次の１ゲームでは、ＣＺとＡＲＴ状態とのループによる有利区間の結果を表示する終了画面を表示しておき、ＣＺが終了した次の１ゲームにおけるＡＲＴ抽籤に当籤した場合には、この終了画面から逆転させる形で演出画面を切り替えることとしてもよい。また、ＣＺとＡＲＴ状態とのループによる有利区間の結果は、ＣＺの最終ゲームにおいて表示しておき、次のゲーム（ＣＺが終了した次の１ゲーム）のスタート時には、通常状態中の通常の演出画面を表示しておくこととしてもよい。この場合、ＣＺが終了した次の１ゲームにおいてＡＲＴ抽籤に当籤すると、例えば、第１停止操作～第３停止操作等の任意のタイミングで、通常の演出画面が確定画面に演出画面を切り替えることとしてもよい。 Also, the content of the effect in the next game after the CZ is finished is arbitrary. For example, in the next game after CZ ends, display the end screen displaying the result of the advantageous section by looping CZ and ART state, and if you win the ART lottery in the next game after CZ ends Alternatively, the effect screen may be switched by reversing the end screen. In addition, the result of the advantageous section by the loop between CZ and ART state is displayed in the final game of CZ, and at the start of the next game (one game after CZ is finished), the normal effect in the normal state The screen may be displayed. In this case, if you win the ART lottery in the next game after the CZ ends, for example, at any timing such as the first stop operation to the third stop operation, the normal effect screen will switch to the confirmation screen. good too.
また、本実施形態のパチスロ１では、ＣＺが終了した次の１ゲームにおいて当籤確率の高いＡＲＴ抽籤を行うこととしているが、これに限られるものではない。継続ＣＺ及びＡＲＴ状態は、高ＲＴ状態中に行われるため、例えば、ＣＺが終了した後の低ＲＴ状態に移行したタイミングの１ゲームに限り、当籤確率の高いＡＲＴ抽籤を行うこととしてもよい。すなわち、主制御回路９０は、継続ＣＺの終了時は、ＲＴ状態がＲＴ０～ＲＴ２状態の何れかに移行した次の１ゲームに限り、当籤確率の高いＡＲＴ抽籤を行い、また、初当りＣＺの終了時には、初当りＣＺの終了時のＲＴ状態が既にＲＴ０～ＲＴ２状態である場合は初当りＣＺが終了した次の１ゲームにおいて当籤確率の高いＡＲＴ抽籤を行い、また、初当りＣＺの終了時のＲＴ状態がＲＴ４状態又はＲＴ５状態である場合は、初当りＣＺが終了した後にＲＴ状態がＲＴ０～ＲＴ２状態の何れかに移行した次の１ゲームに限り、当籤確率の高いＡＲＴ抽籤を行うこととしてもよい。
In addition, in Pachi-
また、ＡＲＴ抽籤は、抽籤フラグに基づいて行われるところ、抽籤用フラグは、内部当籤役とナビ区間の有無とに応じて決定されるため（図２０８（Ｂ）参照）、ＣＺが終了した次の１ゲームをナビ区間とするか否かに応じて、ＣＺが終了した次の１ゲームにおけるＡＲＴ抽籤の抽籤結果が異なることになる。この点、ＣＺが終了した次の１ゲームをナビ区間としてもよく、また、非ナビ区間としてもよく、更には、ナビ高確中のナビ区間としてもよく、また非ナビ高確中のナビ区間としてもよい。 In addition, the ART lottery is performed based on the lottery flag, and the lottery flag is determined according to the internal winning combination and the presence or absence of the navigation section (see FIG. 208(B)). The lottery result of the ART lottery in the next one game after the CZ ends will differ depending on whether or not the one game of is set as the navigation section. In this regard, the next game after the CZ is finished may be a navigation section, or may be a non-navigation section, or may be a navigation section during navigation high accuracy, or may be a navigation section during non-navigation accuracy. may be
［主制御基板及び副制御基板が有する各種機能］
以上のような本実施形態のパチスロ１に特有の制御を実現するために、本実施形態のパチスロ１の主制御基板（主制御回路９０，メインＣＰＵ１０１）及び副制御基板（副制御回路２００，サブＣＰＵ２０１）は、次のような機能を有する。
[Various functions of main control board and sub control board]
In order to realize the control peculiar to the pachi-
主制御基板７１は、スタートスイッチ７９やストップスイッチ基板８０と接続され、図１に示す遊技の進行を制御する。それゆえ、主制御基板７１は、開始操作検出手段、図柄変動手段、内部当籤役決定手段、停止操作検出手段、リール停止制御手段（停止制御手段）及び入賞判定手段として機能する。
The
また、主制御基板７１は、ＡＲＴ抽籤を行い、ＡＲＴ抽籤に当籤すると、遊技状態をＡＲＴ状態に移行させるため、付与決定手段及び特典付与手段として機能する。
また、主制御基板７１は、ＡＲＴ抽籤に当籤すると、付与するＡＲＴ状態の権利数を決定して、メインＲＡＭ１０３に記憶するとともに、遊技状態をＡＲＴ状態に移行させると、メインＲＡＭ１０３に記憶されているＡＲＴ状態の権利を１つ消し去るため、特典管理手段として機能する。
In addition, the
Further, when the ART lottery is won, the
また、主制御基板７１は、ＣＺ中の遊技を制御するため、状態制御手段として機能する。なお、主制御基板７１は、ＣＺ中にＡＲＴ抽籤に当籤すると、ＣＺを中断して遊技状態をＡＲＴ状態に移行させ、その後、このＡＲＴ状態が終了すると、中断していたＣＺを再開することで、ＣＺとＡＲＴ状態とのループを実現するが、この際、ＣＺからＡＲＴ状態への移行に伴いＣＺゲーム数の上乗せを行うため、高確率状態加算手段として機能する。
In addition, the
［ＡＲＴ当籤時のランク抽籤］
本実施形態のパチスロ１では、ＡＲＴ抽籤に当籤した場合に、ランク抽籤を行う。例えば、主制御回路９０は、ＡＲＴ抽籤において当籤したＡＲＴ状態の１つ目のストックについては、図２３６（Ａ）～図２４０（Ｎ）に示すＡＲＴ当籤時ランク抽籤テーブルを参照して、ＡＲＴ当籤時の内部当籤役（より詳細には、抽籤用フラグ）に基づいてＡＲＴ当籤時のランクを決定し、また、２つ目以降のストックについては、図２４０（Ｏ）に示すＡＲＴ当籤時ランク抽籤テーブルを参照してＡＲＴ当籤時のランクを決定する。
[Rank lottery at the time of ART winning]
In the pachi-
ＡＲＴ当籤時のランクは、ＡＲＴ状態の抽籤状態を決定するために参照されることから、ＡＲＴ当籤時に高ランクが決定されている場合には、その後のＡＲＴ状態においてＣＺゲーム数の上乗せ等が行われ易く、反対にＡＲＴ当籤時に低ランクが決定されている場合には、その後のＡＲＴ状態においてＣＺゲーム数の上乗せ等が行われ難くなる可能性があり、ＡＲＴ状態中の遊技が画一化してしまうことを防止できる。また、ＡＲＴ当籤時のランクは、ＡＲＴ当籤時の内部当籤役に基づいて決定されることから、ＣＺ中に強い役を契機にＡＲＴ抽籤に当籤した場合には、その後のＡＲＴ状態に期待を持つことができ、遊技の興趣が向上する。 Since the rank at the time of ART winning is referenced to determine the lottery state of the ART state, if a high rank is determined at the time of ART winning, the number of CZ games will be added in the subsequent ART state. On the contrary, if a low rank is determined at the time of ART winning, there is a possibility that it will be difficult to add the number of CZ games in the subsequent ART state, and games during the ART state will become uniform. You can prevent it from slipping. In addition, the rank at the time of ART winning is determined based on the internal winning combination at the time of ART winning, so if you win the ART lottery with a strong role during CZ, you have expectations for the ART state after that. It is possible to improve the interest of the game.
また、このＡＲＴ当籤時のランクは、副制御回路２００の制御により表示装置１１を介して示唆される（図２１２（Ｃ）参照）。具体的には、副制御回路２００は、１つ目のストック（すなわち、内部当籤役に基づいてＡＲＴ当籤時のランクが決定されるストック）については、「武器Ｓ」「武器Ａ」「武器Ｂ」「武器Ｃ」「武器Ｄ」に応じた映像を表示することで、当該１つ目のストック分のＡＲＴ当籤時のランクを示唆する演出を行う。一方で、２つ目以降のストック分については、副制御回路２００は、「武器？」に応じた映像を表示することで、ＡＲＴ当籤時のランクを示唆しない。
Also, the rank at the time of this ART winning is suggested through the
なお、副制御回路２００がＡＲＴ当籤時のランクを示唆する又は示唆しない演出を行うタイミングは、主制御回路９０がＡＲＴ状態のストックを放出するタイミング（すなわち、付与したＡＲＴ状態のストックに基づき、遊技状態をＡＲＴ状態に移行させるタイミング）である。ここで、ＣＺ中のＡＲＴ抽籤において一度に複数のＡＲＴ状態のストックが付与された場合、主制御回路９０は、ＡＲＴ当籤後に遊技状態を一度ＣＺからＡＲＴ状態に移行させることで、１つ目のストックの放出を行い、また、その後、ＣＺの残りゲーム数がなくなったタイミングで、遊技状態をＣＺからＡＲＴ状態に移行させることで、２つ目のストックを放出する。そのため、副制御回路２００は、１つ目のストック分は、ＡＲＴ当籤時に武器ランクに応じた映像を表示することで、ランクを示唆し、２つ目以降のストック分は、ＣＺの残りゲーム数がなくなった時（放出フェーズＤ）に「武器？」に応じた映像を表示することで、ＡＲＴ当籤時のランクを示唆しない。
It should be noted that the timing at which the
また、ＡＲＴ状態のランク（抽籤状態）は、ＡＲＴ当籤時のランク抽籤と、ランク決めＡＲＴ中の昇格抽籤という２段階の抽籤を経て決定される。副制御回路２００は、ＡＲＴ当籤時の（仮の）ランクを、武器ランクに応じた映像を表示して示唆する一方で、ＡＲＴ状態中に抽籤状態に応じた演出ステージを用いて演出を行うことで、昇格抽籤後の確定したランク（抽籤状態）を報知する（図２１２（Ｃ）参照）。遊技者にとってみれば、ＡＲＴ状態中の演出ステージから、今回のＡＲＴ状態の有利度合を把握できるため、その後の遊技に対して様々期待を持つことができ、興趣が向上する。
In addition, the rank of the ART state (lottery state) is determined through two stages of lottery: a rank lottery at the time of ART winning and a promotion lottery during rank determination ART. The
［主制御基板及び副制御基板が有する各種機能］
以上のような本実施形態のパチスロ１に特有の制御を実現するために、本実施形態のパチスロ１の主制御基板（主制御回路９０，メインＣＰＵ１０１）及び副制御基板（副制御回路２００，サブＣＰＵ２０１）は、次のような機能を有する。
[Various functions of main control board and sub control board]
In order to realize the control peculiar to the pachi-
主制御基板７１は、スタートスイッチ７９やストップスイッチ基板８０と接続され、図１に示す遊技の進行を制御する。それゆえ、主制御基板７１は、開始操作検出手段、図柄変動手段、内部当籤役決定手段、停止操作検出手段、リール停止制御手段（停止制御手段）及び入賞判定手段として機能する。
The
また、主制御基板７１は、ＡＲＴ抽籤を行いＡＲＴ状態に移行するか否かを決定し、ＡＲＴ抽籤に当籤した場合に遊技状態をＡＲＴ状態に移行するため、移行決定手段、有利状態制御手段、特典決定手段及び特典付与手段として機能する。また、主制御基板７１は、ＡＲＴ抽籤に当籤した場合にランク抽籤を行い、ＡＲＴ当籤時の内部当籤役から定まる抽籤用フラグに基づきＡＲＴ当籤時のランクを決定するとともに、ランク決めＡＲＴ中に昇格抽籤を行うことでＡＲＴ当籤時のランクからＡＲＴ状態の抽籤状態を決定するため、モード決定手段、モード決定情報決定手段及び特典決定手段（なお、この場合における特典は、ＡＲＴ状態への移行という特典を意味する）として機能する。
Further, the
また、主制御基板７１は、ＡＲＴ状態中に、ＡＲＴ当籤時のランク（より詳細には、当該ランクから決定される抽籤状態）に基づき、ＡＲＴ状態中にＣＺゲーム数の上乗せなどの特典を付与するため、特典付与手段として機能する。
In addition, the
また、主制御基板７１は、ＡＲＴ抽籤に当籤すると、付与するＡＲＴ状態の権利数を決定して、メインＲＡＭ１０３に記憶するとともに、遊技状態をＡＲＴ状態に移行させると、メインＲＡＭ１０３に記憶されているＡＲＴ状態の権利を１つ消し去るため、権利管理手段として機能する。
Further, when the ART lottery is won, the
また、主制御基板７１は、ＣＺ中の遊技を管理してＣＺの残りゲーム数が０になるとＣＺを終了することから、高確率状態制御手段及び状態制御手段として機能する。
In addition, the
また、副制御基板２００及び表示装置１１は、ＡＲＴ当籤時のランクを示唆する演出を行うとともに、一度のＡＲＴ当籤時に複数ストックした場合に、１つ目のストック分のＡＲＴ当籤時のランクは示唆する一方で、２つ目以降のストック分のＡＲＴ当籤時のランクは示唆しないため、演出手段として機能する。
In addition, the
［ランク決めＡＲＴ中のランク昇格抽籤］
本実施形態のパチスロ１では、ＡＲＴ状態に移行した最初の遊技（ランク決めＡＲＴ）において、ＡＲＴ当籤時に決定していたランクを昇格して、ＡＲＴ状態中の抽籤状態を決定する。そして、パチスロ１では、ＡＲＴ状態中に、この抽籤状態に応じてＣＺゲーム数の上乗せやナビ高確ゲーム数を付与するため、抽籤状態に応じてＡＲＴ状態中の遊技性が異なることになる。
[Rank promotion lottery during rank determination ART]
In the pachi-
ここで、パチスロ１では、抽籤状態を、ＡＲＴ当籤時のランク抽籤と、ランク決めＡＲＴ中の昇格抽籤という二段階の抽籤を経て決定するため、例えば、ランク抽籤の抽籤結果が好ましくない場合であっても、昇格抽籤の抽籤結果により好ましい結果となることがあり、ＡＲＴ状態中の遊技性を多様化することができる。また、ＡＲＴ当籤時のランク抽籤は、ＡＲＴ当籤時の内部当籤役（より詳細には、内部当籤役から定まる抽籤用フラグ）に基づき行われ、昇格抽籤は、ランク決めＡＲＴ中の内部当籤役（より詳細には、内部当籤役から定まる抽籤用フラグ）に基づき行われるため、例えば、強い役を契機にＡＲＴ抽籤に当籤した場合には、その後のＡＲＴ状態に期待を持てるだけでなく、弱い役を契機にＡＲＴ抽籤に当籤した場合であっても、ランク決めＡＲＴ中に強い役が当籤することでその後のＡＲＴ状態に期待を持てることができ、遊技の興趣が向上する。
Here, in Pachi-
また、ＡＲＴ状態中に抽籤状態に基づいてＣＺゲーム数の上乗せといった特典が付与された場合には、その後、ＣＺとＡＲＴ状態とのループが期待でき、遊技の興趣が更に向上する。 Further, when a privilege such as an increase in the number of CZ games is given based on the lottery state during the ART state, a loop between the CZ and the ART state can be expected after that, and the amusement of the game is further improved.
［主制御基板及び副制御基板が有する各種機能］
以上のような本実施形態のパチスロ１に特有の制御を実現するために、本実施形態のパチスロ１の主制御基板（主制御回路９０，メインＣＰＵ１０１）及び副制御基板（副制御回路２００，サブＣＰＵ２０１）は、次のような機能を有する。
[Various functions of main control board and sub control board]
In order to realize the control peculiar to the pachi-
主制御基板７１は、スタートスイッチ７９やストップスイッチ基板８０と接続され、図１に示す遊技の進行を制御する。それゆえ、主制御基板７１は、開始操作検出手段、図柄変動手段、内部当籤役決定手段、停止操作検出手段、リール停止制御手段（停止制御手段）及び入賞判定手段として機能する。
The
また、主制御基板７１は、ＡＲＴ抽籤を行いＡＲＴ状態に移行するか否かを決定し、ＡＲＴ抽籤に当籤した場合に遊技状態をＡＲＴ状態に移行するため、移行決定手段及び有利状態制御手段として機能する。また、主制御基板７１は、ＡＲＴ抽籤に当籤した場合にランク抽籤を行い、ＡＲＴ当籤時の内部当籤役から定まる抽籤用フラグに基づきＡＲＴ当籤時のランクを決定するため、モード決定情報決定手段として機能する。
In addition, the
また、主制御基板７１は、ランク決めＡＲＴ中に内部当籤役から定まる抽籤用フラグに基づき昇格抽籤を行い、ＡＲＴ当籤時のランクを昇格させてＡＲＴ状態中の抽籤状態を決定するため、モード決定手段として機能する。なお、本実施形態のパチスロ１では、ＡＲＴ状態の最初の１ゲームをランク決めＡＲＴとして昇格抽籤を行っているが、これに限られるものではなく、ＡＲＴ抽籤に当籤した遊技よりも後の遊技において昇格抽籤を行うこととしてもよい。
In addition, the
また、主制御基板７１は、ＡＲＴ状態中に、昇格抽籤において決定された抽籤状態に基づき、ＣＺゲーム数の上乗せなどの特典を付与するため、特典付与手段として機能する。
In addition, the
［通常状態中の自力ＲＴ５移行時のＡＲＴ抽籤］
本実施形態のパチスロ１では、ＲＴ移行図柄に基づきＲＴ状態を移行しており、通常状態中に押し順に正解した場合、通常状態中であっても高ＲＴ状態であるＲＴ４状態やＲＴ５状態に移行することがある。例えば、図２６６（Ａ）に示すようにＲＴ４状態において「３択昇格リプ」が内部当籤役として決定された場合に、当籤した「３択昇格リプ」の押し順に正解すると、略称「強チャンスリプ（ＲＴ５移行図柄）」に係る図柄組合せが停止表示され（図２０５参照）、ＲＴ状態がＲＴ４状態からＲＴ５状態に移行する。
[ART lottery when moving to RT5 on its own in normal state]
In the pachi-
ここで、図２２６に示す通常時ＡＲＴ抽籤テーブルを参照すると、略称「強チャンスリプ（ＲＴ５移行図柄）」に係る図柄組合せが停止表示されたときの抽籤用フラグ「強チャンスリプ」は、通常時のＡＲＴ抽籤に当籤し易い抽籤用フラグであることが分かる。 Here, referring to the normal ART lottery table shown in FIG. It can be seen that the lottery flag is likely to be won in the ART lottery.
また、ＲＴ５状態では、通常時のＡＲＴ抽籤に必ず当籤する抽籤用フラグ「７揃い」「ＢＡＲ揃い」に対応する「Ｆ＿７リプＡ」「Ｆ＿７リプＢ」「Ｆ＿ＢＡＲリプ」が内部当籤役として決定される確率が高い（図１８０参照）。そのため、通常状態中のＲＴ５状態は、通常状態中のＲＴ４状態に比べてＡＲＴ抽籤に当籤する確率が高い状態であるといえる。 Also, in the RT5 state, ``F_7 Lip A'', ``F_7 Lip B'', and ``F_BAR Lip'' corresponding to the lottery flags ``7 alignment'' and ``BAR alignment'' that always win in the normal ART lottery are determined as internal winning combinations. There is a high probability that the Therefore, it can be said that the RT5 state in the normal state has a higher probability of winning the ART lottery than the RT4 state in the normal state.
また、図２６６（Ａ）に示すようにＲＴ５状態において「６択転落リプ」が内部当籤役として決定された場合に、当籤した「６択転落リプ」の押し順に不正解すると、略称「小山リプレイ（ＲＴ４移行図柄）」に係る図柄組合せが停止表示され、ＲＴ状態がＲＴ５状態からＲＴ４状態に移行（転落）してしまうが、当籤した「６択転落リプ」の押し順に正解するとコンビネーション名「Ｃ＿ＣＵリプ」に係る図柄組合せが停止表示され（図２０５参照）、結果、ＲＴ状態がＲＴ５状態のまま維持される。 Also, as shown in FIG. 266(A), when "6-choice Tumble Rip" is determined as an internal winning combination in the RT5 state, if the winning order of "6-choice Tumble Rip" is incorrect, the abbreviated name "Koyama Replay" is given. (RT4 transition pattern)" is stopped and displayed, and the RT state shifts (falls) from the RT5 state to the RT4 state. The symbol combination related to "Rep" is stopped and displayed (see FIG. 205), and as a result, the RT state is maintained in the RT5 state.
ＲＴ状態をＲＴ５状態のまま維持できた場合には、ＲＴ５状態中の高確率で当籤するＡＲＴ抽籤をその後も受けることができ好適であるが、ＲＴ状態がＲＴ４状態に転落してしまった場合であっても、図２２３の状態別ＣＺ抽籤テーブルを参照すると、転落時に表示される略称「小山リプレイ」に係る図柄組合せに対応する抽籤用フラグ「弱チャンスリプ」は、ＲＴ状態の維持時に表示されるコンビネーション名「Ｃ＿ＣＵリプ」に係る図柄組合せに対応する「通常リプ」よりも通常時のＣＺ抽籤に当籤し易い。 If the RT state can be maintained in the RT5 state, it is preferable that the ART lottery that wins with a high probability in the RT5 state can be received even after that, but if the RT state has fallen to the RT4 state. Even if there is, referring to the state-specific CZ lottery table in FIG. It is easier to win the normal CZ lottery than the "normal Lip" corresponding to the symbol combination related to the combination name "C_CU Lip".
このように本実施形態のパチスロ１では、ＲＴ４状態からＲＴ５状態に移行したタイミング（すなわち、ＲＴ５状態の入り口）でＡＲＴ抽籤の当籤に期待を持つことができ、また、ＲＴ５状態からＲＴ４状態に転落したタイミング（すなわち、ＲＴ５状態の出口）でＣＺ抽籤の当籤に期待を持つことができる。言い換えると、パチスロ１では、ＡＲＴ抽籤に高確率で当籤するＲＴ５状態への入り口と出口との双方において、特典（ＡＲＴ状態やＣＺ）の付与が期待できる。
As described above, in the pachi-
なお、本実施形態のパチスロ１では、通常状態中は何らの報知（ナビ）を行わない例を示しているが、通常状態中も所定の報知を行うこととしてもよい。図２６６（Ｂ）は、通常状態中のナビ制御の一例を示す図である。図２６６（Ｂ）に示すように、パチスロ１は、通常状態中のナビ状態として、通常ナビ状態と非ナビ状態とを備えることができる。
In the pachi-
通常ナビ状態とは、一定の範囲で遊技者に対して押し順を報知する状態であり、非ナビ状態とは、何らの報知も行わない状態である。一定の範囲は任意であるが、パチスロ１では、例えば、ＲＴ５状態に移行するための「３択昇格リプ」の当籤時に正解の押し順を報知することができる。このようにすることで、通常ナビ状態中は、ＡＲＴ抽籤に高確率で当籤するＲＴ５状態への移行が容易になる。
The normal navigation state is a state in which the player is notified of the pressing order within a certain range, and the non-navigation state is a state in which no notification is given. A certain range is arbitrary, but in Pachi-
また、通常ナビ状態中は、「３択昇格リプ」の当籤時の報知に代えて又は加えて、ＲＴ４状態への転落を回避するための「６択転落リプ」の当籤時に正解の押し順を報知することとしてもよい。このようにすることで、通常ナビ状態中は、一度ＲＴ５状態に移行できると、その後、ＲＴ４状態への転落を回避しつつ、ＲＴ５状態のＡＲＴ抽籤を受けることができる。 Also, during the normal navigation state, instead of or in addition to the notification at the time of winning the "3-choice promotion description", the correct order to press when winning the "6-choice fall description" to avoid falling to the RT4 state It may be notified. In this manner, once the player can shift to the RT5 state during the normal navigation state, he can receive the ART lottery for the RT5 state while avoiding falling to the RT4 state.
なお、通常状態中に非ナビ状態から通常ナビ状態に移行させるための方法は任意であり、例えば、抽籤用フラグに基づいて抽籤により決定することとしてもよく、また、ＲＴ５状態へ唯一移行することができるＲＴ４状態に移行したタイミングで所定の確率で通常ナビ状態にすることとしてもよい。ここで、図１７８を参照すると、ＲＴ４状態へは、ＲＴ２状態中の「６択突入リプ」の当籤時に押し順に正解することで（略称「小山リプレイ」に係る図柄組合せが停止表示され）移行する。そのため、例えば、パチスロ１の主制御回路９０は、ＲＴ２状態からＲＴ４状態に移行したタイミングで通常ナビ状態に移行するか否かを決定することとしてもよい。
Any method may be used to shift from the non-navigation state to the normal navigation state during the normal state. For example, it may be determined by lottery based on the lottery flag, or only transition to the RT5 state is possible. It is also possible to switch to the normal navigation state with a predetermined probability at the timing of transition to the RT4 state in which it is possible. Here, referring to FIG. 178, the RT4 state is shifted to the RT4 state by correcting the pressing order when winning the "6-choice rush reply" in the RT2 state. . Therefore, for example, the
また、通常ナビ状態から非ナビ状態に移行させるための方法も任意であり、例えば、抽籤用フラグに基づいて抽籤により決定することとしてもよく、また、通常ナビ状態中の遊技が所定回数行われることを条件に通常ナビ状態から非ナビ状態に移行させることとしてもよく、また、通常ナビ状態中に行った報知の回数が特定回数に達することを条件に通常ナビ状態から非ナビ状態に移行させることとしてもよい。 Also, the method for shifting from the normal navigation state to the non-navigation state is arbitrary. For example, it may be decided by lottery based on the lottery flag, and the game in the normal navigation state is played a predetermined number of times. The state may be shifted from the normal navigation state to the non-navigation state on the condition that the normal navigation state is shifted to the non-navigation state, and the normal navigation state is shifted to the non-navigation state on the condition that the number of times of notification performed during the normal navigation state reaches a specific number. You can do it.
また、本実施形態のパチスロ１では、「Ｆ＿７リプＡ」「Ｆ＿７リプＢ」「Ｆ＿ＢＡＲリプ」が内部当籤役として決定されると、停止操作の態様に関わらず略称「７揃いリプ」「ＢＡＲ揃いリプ」に係る図柄組合せが停止表示される（図２０５参照）が、これに限られるものではない。すなわち、「Ｆ＿７リプＡ」「Ｆ＿７リプＢ」「Ｆ＿ＢＡＲリプ」が内部当籤役として決定された場合に、停止操作の態様が予め定められた態様である場合（例えば、押し順に正解すると）略称「７揃いリプ」「ＢＡＲ揃いリプ」に係る図柄組合せが停止表示され、停止操作の態様が予め定められた態様ではない場合（例えば、押し順に不正解すると）略称「７揃いリプ」「ＢＡＲ揃いリプ」に係る図柄組合せが停止表示されない（例えば、略称「フェイクリプ」に係る図柄組合せが停止表示される）こととしてもよい。
In addition, in the pachi-
この場合、ＲＴ５状態中に「Ｆ＿７リプＡ」「Ｆ＿７リプＢ」「Ｆ＿ＢＡＲリプ」が内部当籤役として決定されると、リール停止時に抽籤用フラグを決定し、当該抽籤用フラグによりＡＲＴ抽籤を行うことになる。すなわち、主制御回路９０は、ＲＴ５状態中に「Ｆ＿７リプＡ」「Ｆ＿７リプＢ」「Ｆ＿ＢＡＲリプ」が内部当籤役として決定された場合、略称「７揃いリプ」「ＢＡＲ揃いリプ」に係る図柄組合せが停止表示されると、抽籤用フラグ「７揃い」「ＢＡＲ揃い」に基づいてＡＲＴ抽籤を行う。
In this case, when ``F_7 Lip A'', ``F_7 Lip B'', and ``F_BAR Lip'' are determined as internal winning combinations during the RT5 state, a lottery flag is determined when the reels are stopped, and ART lottery is performed using the lottery flag. It will be. That is, when "F_7 Lip A", "F_7 Lip B", and "F_BAR Lip" are determined as internal winning combinations during the RT5 state, the
また、このように「Ｆ＿７リプＡ」「Ｆ＿７リプＢ」「Ｆ＿ＢＡＲリプ」を押し順役として用いる場合、上述の通常ナビ状態中に正解の押し順を報知することとしてもよい。これにより、通常ナビ状態中は、ＲＴ５状態中に高確率でＡＲＴ抽籤に当籤することになるが、非ナビ状態中は、ＲＴ５状態中に押し順に正解しないとＡＲＴ抽籤に当籤しなくなり、遊技性が多様化する。 Further, when "F_7 reply A", "F_7 reply B", and "F_BAR reply" are used as pushing orders in this way, the correct pushing order may be notified during the above-described normal navigation state. As a result, during the normal navigation state, the ART lottery is won with a high probability during the RT5 state, but during the non-navigation state, the ART lottery is not won unless the pressing order is correct during the RT5 state. diversify.
なお、本実施形態のパチスロ１では、通常状態中にＡＲＴ抽籤に当籤すると、遊技状態をＡＲＴ前兆に移行し、その後、ＡＲＴ準備中を経て遊技状態をＡＲＴ状態に移行することにしている。この点、ＲＴ５状態は、ＡＲＴ状態が行われる高ＲＴ状態であるため、ＲＴ５状態の入り口である、抽籤用フラグ「強チャンスリプ」に基づく通常時のＡＲＴ抽籤に当籤した場合、又はＲＴ５状態中に抽籤用フラグ「７揃い」「ＢＡＲ揃い」に基づく通常所のＡＲＴ抽籤に当籤した場合には、ＡＲＴ前兆に移行することなく、ＡＲＴ状態に移行させることとしてもよい。
In the pachi-
［主制御基板及び副制御基板が有する各種機能］
以上のような本実施形態のパチスロ１に特有の制御を実現するために、本実施形態のパチスロ１の主制御基板（主制御回路９０，メインＣＰＵ１０１）及び副制御基板（副制御回路２００，サブＣＰＵ２０１）は、次のような機能を有する。
[Various functions of main control board and sub control board]
In order to realize the control peculiar to the pachi-
主制御基板７１は、スタートスイッチ７９やストップスイッチ基板８０と接続され、図１に示す遊技の進行を制御する。それゆえ、主制御基板７１は、開始操作検出手段、図柄変動手段、内部当籤役決定手段、停止操作検出手段、リール停止制御手段（停止制御手段）及び入賞判定手段として機能する。
The
また、主制御基板７１は、ＲＴ４状態中に略称「強チャンスリプ（ＲＴ５移行図柄）」に係る図柄組合せが停止表示されると、ＲＴ状態をＲＴ５状態に移行させ、ＲＴ５状態中に略称「小山リプレイ（ＲＴ４移行図柄）」に係る図柄組合せが停止表示されると、ＲＴ状態をＲＴ４状態に移行させるため、ＲＴ移行手段として機能する。
In addition, when the symbol combination related to the abbreviated name "strong chance slip (RT5 transition symbol)" is stopped and displayed during the RT4 state, the
また、主制御基板７１は、抽籤用フラグに基づきＡＲＴ抽籤やＣＺ抽籤を行っており、この抽籤に当籤すると、遊技状態をＡＲＴ状態やＣＺ状態に移行するため、付与決定手段及び特典付与手段として機能する。なお、主制御基板７１が行うＡＲＴ抽籤は、「３択昇格リプ」の当籤時に略称「強チャンスリプ」に係る図柄組合せが停止表示されると、所定の確率で当籤し、また、「Ｆ＿７リプＡ」「Ｆ＿７リプＢ」「Ｆ＿ＢＡＲリプ」の当籤時（押し順役として用いる場合には、略称「７揃いリプ」「ＢＡＲ揃いリプ」に係る図柄組合せの停止表示時）には、必ず当籤する。また、主制御基板７１が行うＣＺ抽籤は、「６択転落リプ」当籤時に略称「小山リプ」に係る図柄組合せが停止表示されると、コンビネーション名「Ｃ＿ＣＵリプ」に係る図柄組合せが停止表示された場合よりも高い確率で当籤する。
In addition, the
また、主制御基板７１は、通常状態中に通常ナビ状態に移行するか否かを決定し、通常ナビ状態中は、一定の範囲で押し順を報知するため、報知決定手段、通常時報知制御手段及び報知手段として機能する。なお、押し順の報知は、液晶などのサブ側で制御する装置により行うこともでき、この場合には、副制御基板７２も報知手段として機能する。
In addition, the
［ＲＴ３状態への移行を契機としたＡＲＴ状態への移行］
本実施形態のパチスロ１では、ＲＴ移行図柄に基づきＲＴ状態を移行しており、ＲＴ２状態に略称「弱チェリプ（ＲＴ３移行図柄）」に係る図柄組合せが停止表示されると、ＲＴ状態がＲＴ３状態に移行し、また、ＡＲＴ状態のセット数のストックという特典が付与される（図２０９（Ｂ－２）参照）。なお、略称「弱チェリプ（ＲＴ３移行図柄）」に係る図柄組合せは、「Ｆ＿弱チェリプ」が内部当籤役として決定された場合に停止表示されるため、ＲＴ状態がＲＴ３状態に移行することと、ＲＴ２状態中に略称「弱チェリプ（ＲＴ３移行図柄）」に係る図柄組合せが停止表示されることと、ＲＴ２状態中に「Ｆ＿弱チェリプ」が内部当籤役として決定されることとは、同じことを意味する。
[Transition to ART state triggered by transition to RT3 state]
In the pachi-
また、本実施形態では、ＲＴ状態がＲＴ３状態に移行することを契機に、必ずＡＲＴ状態のセット数を付与することとしているが、これに限られるものではなく、ＲＴ状態がＲＴ３状態に移行した場合に、所定の確率でＡＲＴ状態のセット数を付与することとしてもよい。 In addition, in the present embodiment, the number of sets in the ART state is always given when the RT state shifts to the RT3 state, but the number is not limited to this, and the RT state shifts to the RT3 state. In this case, the set number of ART states may be given with a predetermined probability.
ここで、ＲＴ３状態中は、「Ｆ＿弱チェリプ」が高確率（１８７５２／６５５３６）で内部当籤役として決定されるため（図１８０参照）、ＲＴ３状態に移行できた場合には略称「弱チェリプ」に係る図柄組合せが頻繁に表示されることになる。遊技者にとってみれば、略称「弱チェリプ」に係る図柄組合せが頻繁に表示されることで、ＲＴ３状態中であること、すなわち、ＡＲＴ状態のストックが付与されていることについて期待感を抱くことになる。このように本実施形態のパチスロ１では、「Ｆ＿弱チェリプ」が連続して内部当籤役として決定されている場合に、ＡＲＴ状態のストックという特典が付与されている期待感を抱くことができる。
Here, during the RT3 state, "F_Weak Cherip" is determined as an internal winning combination with a high probability (18752/65536) (see FIG. 180), so if it is possible to shift to the RT3 state, it is abbreviated as "Weak Cherip". symbol combination is frequently displayed. From the player's point of view, the frequent display of symbol combinations related to the abbreviated name "Weak Cherip" gives the player a feeling of anticipation that the RT3 state is in effect, that is, that the ART state stock is provided. Become. As described above, in the pachi-
また、パチスロ１では、「Ｆ＿弱チェリプ」を所定の確率で内部当籤役として決定するものの、略称「弱チェリプ」に係る図柄組合せが停止表示されても、他のＲＴ状態に移行しないＲＴ状態として、ＲＴ１状態を有する。ここで、このようなＲＴ１状態を有しない場合、略称「弱チェリプ」に係る図柄組合せが停止表示されると、ＲＴ３状態に移行してしまうことになるため、「Ｆ＿弱チェリプ」が連続して当籤するか否かに関わらず、一度の略称「弱チェリプ」に係る図柄組合せの停止表示から、ＡＲＴ状態のストックという特典が付与されている期待感を抱くことができてしまう。これに対して、略称「弱チェリプ」に係る図柄組合せが停止表示されてもＲＴ３状態に移行しないＲＴ状態を設けることで、「Ｆ＿弱チェリプ」の連続当籤から初めてＲＴ３状態に滞在中であることを期待できるようになり、結果、「Ｆ＿弱チェリプ」の連続当籤から初めてＡＲＴ状態のストックという特典が付与されている期待感を抱くことができる。
In Pachi-
また、ＲＴ３状態への移行を契機に付与される特典は、高ＲＴ状態中に行うＡＲＴ状態であるところ、高ＲＴ状態中は、略称「弱チェリプ」に係る図柄組合せが停止表示されることになる「Ｆ＿弱チェリプ」を内部当籤役として決定することがなく（図１８０参照）、パチスロ１では、高ＲＴ状態からＲＴ３状態に移行することがない。これにより、それぞれのＲＴ状態の役割を明確にすることができる。
In addition, the benefits that are given at the time of transition to the RT3 state are the ART state that is performed during the high RT state. In Pachi-
なお、ＲＴ３状態中は、「Ｆ＿弱チェリプ」が内部当籤役として決定される確率が高いが、ＲＴ３状態中の「Ｆ＿弱チェリプ」当籤に伴う各種の抽籤は、任意に設定することができる。すなわち、ＲＴ３状態中の「Ｆ＿弱チェリプ」の当籤時には、ＡＲＴ抽籤及びＣＺ抽籤に必ず非当籤（又は抽籤自体を行わない）することとしてもよく、また、ＲＴ３状態中であっても「Ｆ＿弱チェリプ」の当籤時にＡＲＴ抽籤及びＣＺ抽籤に所定の確率で当籤することとしてもよい。なお、ＲＴ３状態中の「Ｆ＿弱チェリプ」の当籤時におけるＡＲＴ抽籤及びＣＺ抽籤の当籤確率は、図２２３に示す状態別ＣＺ抽籤テーブル又は図２２６に示す通常時ＡＲＴ抽籤テーブルにおける抽籤用フラグ「弱チェリー」に対応する抽籤値を規定することで、任意に設定することができる。 In the RT3 state, there is a high probability that "F_Weak Cherip" will be determined as the internal winning combination, but various lotteries associated with the winning of "F_Weak Cherip" in the RT3 state can be set arbitrarily. That is, when "F_Weak Cherip" is won in the RT3 state, the ART lottery and CZ lottery may always be non-won (or the lottery itself may not be performed), and even in the RT3 state, "F_Weak ART lottery and CZ lottery may be won with a predetermined probability when "Cherip" is won. The winning probabilities of the ART lottery and the CZ lottery when "F_Weak Cherip" is won in the RT3 state are determined by the lottery flag "Weak" in the state-by-state CZ lottery table shown in FIG. It can be arbitrarily set by specifying the lottery value corresponding to "Cherry".
［主制御基板及び副制御基板が有する各種機能］
以上のような本実施形態のパチスロ１に特有の制御を実現するために、本実施形態のパチスロ１の主制御基板（主制御回路９０，メインＣＰＵ１０１）及び副制御基板（副制御回路２００，サブＣＰＵ２０１）は、次のような機能を有する。
[Various functions of main control board and sub control board]
In order to realize the control peculiar to the pachi-
主制御基板７１は、スタートスイッチ７９やストップスイッチ基板８０と接続され、図１に示す遊技の進行を制御する。それゆえ、主制御基板７１は、開始操作検出手段、図柄変動手段、内部当籤役決定手段、停止操作検出手段、リール停止制御手段（停止制御手段）及び入賞判定手段として機能する。
The
また、主制御基板７１は、無限ＲＴ状態中に略称「弱チェリプ（ＲＴ３移行図柄）」に係る図柄組合せが停止表示されると、ＲＴ状態をＲＴ３状態に移行させる一方で、有限ＲＴ状態中に略称「弱チェリプ（ＲＴ３移行図柄）」に係る図柄組合せが停止表示されても、ＲＴ状態を移行させずに維持し、また、ＲＴ３状態中に２０回の遊技が行われると、ＲＴ状態をＲＴ３状態からＲＴ０状態に移行させるため、ＲＴ移行手段として機能する。
Further, when the symbol combination associated with the abbreviation "Weak Cherip (RT3 transition symbol)" is stopped and displayed during the infinite RT state, the
また、主制御基板７１は、ＲＴ状態がＲＴ３状態に移行すると、ＡＲＴ状態のセット数を付与するとともに、その後、ＲＴ状態がＲＴ３状態から高ＲＴ状態に移行すると遊技状態をＡＲＴ状態に移行することから、付与決定手段及び特典付与手段として機能する。
In addition, when the RT state shifts to the RT3 state, the
［押し順ベル当籤時の制御］
本実施形態のパチスロ１では、押し順ベルの当籤時に停止操作の順序（押し順）に応じて有効ライン上に停止表示する図柄組合せを異ならせる。通常のＡＲＴ機では、押し順ベル当籤時の押し順が不正解である場合、何らかの不利益（例えば、ＲＴ状態の移行）を受けることになるが、本実施形態のパチスロ１では、押し順が不正解の場合であっても、何らの不利益も受けないことがある。以下、図２６７～図２６９を参照して、本実施形態のパチスロ１における押し順ベル当籤時の制御について説明する。
[Control when winning the bell in order of pressing]
In the pachi-
なお、以下において「１停ミス」とは、第１停止操作で操作すべきストップボタンの種別を間違えること（言い換えると、１番目の押し順を間違えること）をいい、同様に「２停ミス」は、第２停止操作で操作すべきストップボタンの種別を間違えること（言い換えると、２番目の押し順を間違えること）をいい、また、「３停ミス」は、第３停止操作で操作すべきストップボタンの種別を間違えること（言い換えると、３番目の押し順を間違えること）をいう。また、反対に、第１停止操作で操作すべきストップボタンの種別が正しいこと（言い換えると、１番目の押し順が正しいこと）を、「１停正解」といい、第２停止操作で操作すべきストップボタンの種別が正しいこと（言い換えると、２番目の押し順が正しいこと）を、「２停正解」といい、第３停止操作で操作すべきストップボタンの種別が正しいこと（言い換えると、３番目の押し順が正しいこと）を、「３停正解」という。 In the following description, "1st stop mistake" refers to mistaking the type of stop button to be operated in the first stop operation (in other words, making a mistake in the first pressing order), and similarly "2nd stop mistake". means to make a mistake in the type of stop button to be operated in the second stop operation (in other words, to make a mistake in the order of pressing the second stop button), and "3 stop mistakes" means to operate in the third stop operation. It means to make a mistake in the type of stop button (in other words, to make a mistake in the third push order). Conversely, the fact that the type of the stop button to be operated in the first stop operation is correct (in other words, the first push order is correct) is referred to as "1 stop correct", and the stop button to be operated in the second stop operation is correct. The type of stop button to be operated is correct (in other words, the second pressing order is correct) is referred to as "2 stop correct", and the type of stop button to be operated in the third stop operation is correct (in other words, The third pressing order is correct) is called "three-stop correct".
また、図２６７において、コンビネーション名「Ｃ＿ＴＰベル」とは、略称「ベル」に係る図柄組合せのうちのコンビネーション名「Ｃ＿ＴＰベル＿０１」～「Ｃ＿ＴＰベル＿１８」をいい、コンビネーション名「Ｃ＿ＣＴベル」とは、略称「ベル」に係る図柄組合せのうちのコンビネーション名「Ｃ＿ＣＴベル＿０１」～「Ｃ＿ＣＴベル＿０６」をいい、コンビネーション名「Ｃ＿ＣＵベル」とは、略称「ベル」に係る図柄組合せのうちのコンビネーション名「Ｃ＿ＣＵベル＿０１」～「Ｃ＿ＣＵベル＿１８」をいい、コンビネーション名「Ｃ＿ＢＴベル」とは、略称「ベル」に係る図柄組合せのうちのコンビネーション名「Ｃ＿ＢＴベル＿０１」～「Ｃ＿ＢＴベル＿０９」をいい、コンビネーション名「Ｃ＿ＣＤベル」とは、略称「ベル」に係る図柄組合せのうちのコンビネーション名「Ｃ＿ＣＤベルＡＡＡ＿０１」～「Ｃ＿ＣＤベルＢＢＢ」をいう。 In FIG. 267, the combination name "C_TP Bell" refers to the combination names "C_TP Bell_01" to "C_TP Bell_18" among the symbol combinations related to the abbreviation "Bell". , the combination names "C_CT Bell_01" to "C_CT Bell_06" among the symbol combinations related to the abbreviation "Bell", and the combination name "C_CU Bell" is the combination name among the symbol combinations related to the abbreviation "Bell" Refers to "C_CU Bell_01" to "C_CU Bell_18", and the combination name "C_BT Bell" refers to the combination names "C_BT Bell_01" to "C_BT Bell_09" among the symbol combinations related to the abbreviation "Bell", The combination name "C_CD Bell" refers to the combination names "C_CD Bell AAA_01" to "C_CD Bell BBB" among the symbol combinations related to the abbreviated name "Bell".
また、コンビネーション名「Ｃ＿左移行役」とは、略称「ＲＴ０移行図柄」に係る図柄組合せのうちのコンビネーション名「Ｃ＿左移行役＿０１」～「Ｃ＿左移行役＿０３」をいい、コンビネーション名「Ｃ＿中移行役」とは、略称「ＲＴ０移行図柄」に係る図柄組合せのうちのコンビネーション名「Ｃ＿中移行役Ａ＿０１」～「Ｃ＿中移行役Ｂ＿０６」をいい、コンビネーション名「Ｃ＿右移行役」とは、略称「ＲＴ０移行図柄」に係る図柄組合せのうちのコンビネーション名「Ｃ＿右移行役＿０１」～「Ｃ＿右移行役＿０６」をいう。 In addition, the combination name "C_Left-shifting hand" refers to the combination names "C_Left-shifting hand_01" to "C_Left-shifting hand_03" among the symbol combinations related to the abbreviation "RT0 transition symbol". "Middle Transition Hand" refers to the combination names "C_Middle Transition Hand A_01" to "C_Middle Transition Hand B_06" among the symbol combinations related to the abbreviation "RT0 Transition Symbol", and the combination name "C_Right Transition Hand" means , the combination names “C_Right Shifting Hand_01” to “C_Right Shifting Hand_06” among the symbol combinations related to the abbreviation “RT0 transition symbol”.
また、コンビネーション名「Ｒ＿３ｒｄ移行」とは、略称「ＲＴ２移行図柄」に係る図柄組合せのうちのコンビネーション名「Ｒ＿３ｒｄ移行＿０１」～「Ｒ＿３ｒｄ移行＿１８」をいい、コンビネーション名「Ｒ＿２ｎｄ移行」とは、略称「ＲＴ２移行図柄」に係る図柄組合せのうちのコンビネーション名「Ｒ＿２ｎｄ移行＿０１」～「Ｒ＿２ｎｄ移行＿０９」をいい、コンビネーション名「Ｒ＿１ｓｔ移行」とは、略称「ＲＴ２移行図柄」に係る図柄組合せのうちのコンビネーション名「Ｒ＿１ｓｔ移行＿０１」～「Ｒ＿１ｓｔ移行＿１８」をいう（図１９７～図２０４参照）。 In addition, the combination name "R_3rd transition" refers to the combination names "R_3rd transition_01" to "R_3rd transition_18" among the symbol combinations related to the abbreviation "RT2 transition symbol", and the combination name "R_2nd transition" is an abbreviation Refers to the combination names "R_2nd transition_01" to "R_2nd transition_09" among the symbol combinations related to the "RT2 transition symbol", and the combination name "R_1st transition" is an abbreviation of the symbol combination related to the "RT2 transition symbol". The combination names are "R_1st transition_01" to "R_1st transition_18" (see FIGS. 197 to 204).
図２６７は、押し順ベル当籤時の押し順と停止表示される図柄組合せとの対応関係を示す図である。図２６７に示すように、内部当籤役「押し順ベル（「Ｆ＿１２３ベルＡ」～「Ｆ＿３２１ベルＢ」）」は、押し順に応じて表示される図柄組合せが異なり、押し順が正解である場合には、コンビネーション名「Ｃ＿ＴＰベル」に係る図柄組合せのうちの図１８３～図１９６に示した表示可能な図柄組合せのいずれかが有効ラインに沿って表示される。 FIG. 267 is a diagram showing the correspondence relationship between the pressing order at the time of winning the pressing order bell and the combination of symbols to be stop-displayed. As shown in FIG. 267, for the internal winning combination "push order bell ("F_123 bell A" to "F_321 bell B"), different symbol combinations are displayed depending on the order of pushing. 183 to 196, among the symbol combinations associated with the combination name "C_TP Bell", is displayed along the active line.
一方、押し順が正解でない場合には、押し順を間違えた順番に応じて停止表示される図柄組合せが異なり、１停ミス時には、コンビネーション名「Ｃ＿ＣＤベル」又は略称「ＲＴ２移行図柄（「Ｒ＿３ｒｄ移行」「Ｒ＿２ｎｄ移行」「Ｒ＿１ｓｔ移行」）」に係る図柄組合せのうちの、図２６７に示す図柄組合せが停止表示される。例えば、内部当籤役が「Ｆ＿１２３ベルＡ」～「Ｆ＿１３２ベルＢ」である場合、１番目の正解の押し順は、左であるため、押し順が「１２３」「１３２」であるときは１停正解となり、押し順が「２１３」「２３１」「３１２」「３２１」であるときは１停ミスとなる。 On the other hand, if the pressing order is not correct, the symbol combination to be stopped and displayed differs according to the order in which the pressing order is incorrect. 267, among the symbol combinations relating to "R_2nd transition", "R_1st transition")", is stopped and displayed. For example, if the internal winning combination is "F_123 Bell A" to "F_132 Bell B", the pressing order of the first correct answer is left, so when the pressing order is "123" and "132", one stop is given. If the answer is correct and the pressing order is ``213'', ``231'', ``312'', and ``321'', then one stop is missed.
また、２停ミス時には、略称「ＲＴ０移行図柄（「Ｃ＿左移行役」「Ｃ＿中移行役」「Ｃ＿右移行役」）」に係る図柄組合せのうちの、図２６７に示す図柄組合せが停止表示される。例えば、内部当籤役が「Ｆ＿１２３ベルＡ」「Ｆ＿１２３ベルＢ」である場合、２番目の正解の押し順は、中であるため、押し順が「１２３」であるときは２停正解となり、押し順が「１３２」であるときは２停ミスとなり、押し順が「２１３」「２３１」「３１２」「３２１」であるときは１停ミスとなる。 267 out of the symbol combinations related to the abbreviation "RT0 transition symbol ("C_left transition symbol", "C_middle transition symbol", "C_right transition symbol") are stopped and displayed. be done. For example, if the internal winning combinations are "F_123 Bell A" and "F_123 Bell B", the order of pressing the second correct answer is middle. When the order is "132", two stops are missed, and when the pressing order is "213", "231", "312", and "321", one stop is missed.
このように本実施形態のパチスロ１では、押し順ベル当籤時の押し順に不正解の場合、１停ミス時には、コンビネーション名「Ｃ＿ＣＤベル」又は略称「ＲＴ２移行図柄」に係る図柄組合せが停止表示され、また、２停ミス時には、略称「ＲＴ０移行図柄」に係る図柄組合せが停止表示される。なお、コンビネーション名「Ｃ＿ＣＤベル」は、ＲＴ移行図柄ではないため、本実施形態のパチスロ１では、押し順不正解時であってもＲＴ状態が移行しないことがある。また、略称「ＲＴ２移行図柄」と略称「ＲＴ０移行図柄」とでは、移行先のＲＴ状態が異なるため、本実施形態のパチスロ１では、押し順不正解時の移行先のＲＴ状態が異なることになる。一方で、略称「ベル」は、ＲＴ移行図柄ではないため、略称「ベル」に係る図柄組合せが停止表示されてもＲＴ状態は移行しない（すなわち、主制御回路９０は、ＲＴ状態を現在のＲＴ状態のまま維持する）。
As described above, in the pachi-
また、１停ミス時には、コンビネーション名「Ｃ＿ＣＤベル」又は略称「ＲＴ２移行図柄」に係る図柄組合せが停止表示されることになるが、本実施形態のパチスロ１では、停止操作のタイミングに応じて停止表示する図柄組合せを異ならせている。ここで、図２６７を参照すると、パチスロ１では、４つの押し順ベルを１つのグループにしていることが分かる。具体的には、パチスロ１では、「Ｆ＿１２３ベルＡ」「Ｆ＿１２３ベルＢ」「Ｆ＿１３２ベルＡ」「Ｆ＿１３２ベルＢ」を１番目の正解の押し順が左である押し順ベルのグループとし、同様に、「Ｆ＿２１３ベルＡ」「Ｆ＿２１３ベルＢ」「Ｆ＿２３１ベルＡ」「Ｆ＿２３１ベルＢ」を１番目の正解の押し順が中である押し順ベルのグループとし、「Ｆ＿３１２ベルＡ」「Ｆ＿３１２ベルＢ」「Ｆ＿３２１ベルＡ」「Ｆ＿３２１ベルＢ」を１番目の正解の押し順が右である押し順ベルのグループとしている。
Further, when one stop is missed, the symbol combination associated with the combination name "C_CD Bell" or the abbreviation "RT2 transition symbol" is stopped and displayed. Different symbol combinations are displayed. Here, referring to FIG. 267, it can be seen that in
パチスロ１では、これら４つの押し順ベルのそれぞれにおいて、１停ミス時にコンビネーション名「Ｃ＿ＣＤベル」に係る図柄組合せが停止表示されることになる停止操作のタイミングを異ならせている。一例として、「Ｆ＿１２３ベルＡ」～「Ｆ＿１３２ベルＢ」のグループにおける１停ミス時の停止制御について説明すると、内部当籤役が「Ｆ＿１２３ベルＡ」である場合、有効ライン上に図柄位置「０」～「４」の図柄が位置しているタイミングで停止操作が行われるとコンビネーション名「Ｃ＿ＣＤベル」に係る図柄組合せが停止表示され、有効ライン上に図柄位置「５」～「２０」の図柄が位置しているタイミングで停止操作が行われると略称「ＲＴ２移行図柄」が停止表示される。また、内部当籤役が「Ｆ＿１２３ベルＢ」である場合、有効ライン上に図柄位置「５」～「９」の図柄が位置しているタイミングで停止操作が行われるとコンビネーション名「Ｃ＿ＣＤベル」に係る図柄組合せが停止表示され、有効ライン上に図柄位置「０」～「４」「１０」～「２０」の図柄が位置しているタイミングで停止操作が行われると略称「ＲＴ２移行図柄」が停止表示される。
In Pachi-
また、内部当籤役が「Ｆ＿１３２ベルＡ」である場合、有効ライン上に図柄位置「１０」～「１４」の図柄が位置しているタイミングで停止操作が行われるとコンビネーション名「Ｃ＿ＣＤベル」に係る図柄組合せが停止表示され、有効ライン上に図柄位置「０」～「９」「１５」～「２０」の図柄が位置しているタイミングで停止操作が行われると略称「ＲＴ２移行図柄」が停止表示される。また、内部当籤役が「Ｆ＿１３２ベルＢ」である場合、有効ライン上に図柄位置「１５」～「２０」の図柄が位置しているタイミングで停止操作が行われるとコンビネーション名「Ｃ＿ＣＤベル」に係る図柄組合せが停止表示され、有効ライン上に図柄位置「０」～「１４」の図柄が位置しているタイミングで停止操作が行われると略称「ＲＴ２移行図柄」が停止表示される。 Also, when the internal winning combination is "F_132 Bell A", if the stop operation is performed at the timing when the symbol positions "10" to "14" are positioned on the activated line, the combination name will be "C_CD Bell". When the relevant symbol combination is stopped and displayed and the stop operation is performed at the timing when the symbol positions "0" to "9" "15" to "20" are positioned on the activated line, the abbreviated name "RT2 shift symbol" is displayed. Stop is displayed. In addition, when the internal winning combination is "F_132 Bell B", if the stop operation is performed at the timing when the symbol positions "15" to "20" are positioned on the activated line, the combination name will be changed to "C_CD Bell". Such a symbol combination is stop-displayed, and when the stop operation is performed at the timing when the symbols at the symbol positions "0" to "14" are positioned on the activated line, the abbreviation "RT2 shift symbol" is stop-displayed.
このようにすることで、本実施形態のパチスロ１では、１停ミス時であって４分の１の確率でＲＴ状態が移行しないコンビネーション名「Ｃ＿ＣＤベル」に係る図柄組合せを停止表示することができる。
By doing so, in the pachi-
ここで、押し順ベル当籤時に表示される図柄組合せとＲＴ制御の概念図を図２６８及び図２６９に示す。図２６８（Ａ）は、本実施形態のパチスロ１における押し順ベル当籤時に表示される図柄組合せとＲＴ制御を示し、図２６８（Ｂ）～図２６９（Ｄ）は、変形例に係るパチスロ１における押し順ベル当籤時に表示される図柄組合せとＲＴ制御を示す。
FIG. 268 and FIG. 269 show conceptual diagrams of symbol combinations and RT control displayed at the time of pressing-order bell winning. Figure 268 (A) shows the symbol combination and RT control displayed when the push order bell wins in the pachi-
図２６８（Ａ）に示すように、本実施形態のパチスロ１において、主制御回路９０は、押し順正解時には、略称「ベル」に係る図柄組合せが停止表示されるように停止制御を行い、結果、８枚のメダルを払い出す。また、主制御回路９０は、１停ミス時は、停止操作のタイミングに応じて図柄組合せを異ならせ、４分の１の確率でコンビネーション名「Ｃ＿ＣＤベル」に係る図柄組合せが停止表示されるように停止制御を行い、結果、８枚のメダルを払い出し、４分の３の確率で略称「ＲＴ２移行図柄」に係る図柄組合せが停止表示されるように停止制御を行い、結果、ＲＴ状態をＲＴ２状態に移行する。また、主制御回路９０は、２停ミス時は、停止操作のタイミングに関わらず略称「ＲＴ０移行図柄」に係る図柄組合せが停止表示されるように製紙制御を行い、結果、ＲＴ状態をＲＴ０状態に移行する。
As shown in FIG. 268(A), in the pachi-
なお、本実施形態のパチスロ１（以下に説明する別例のパチスロ１も同様）では、押し順不正解時に停止操作のタイミングに応じて停止表示される図柄組合せを異ならせる場合に、４分の１の確率を採用しているが、４分の１に限られるものではなく、グループ化する押し順ベルの数を任意に設定することで、２分の１、３分の１又は５分の１等の任意の確率を採用することができる。
In the pachi-
また、本実施形態のパチスロ１（以下に説明する別例のパチスロ１も同様）では、１停ミス時と２停ミス時とを比較した停止制御の例について説明しているが、これに限られるものではなく、１停ミス時と３停ミス時とを比較することとしてもよく、また、２停ミス時と３停ミス時とを比較することとしてもよく、また、停止対象のリールの数が４つ以上である場合には、更に任意の順序を比較することとしてもよい。また、比較する順序も２つに限るものではなく、３つ以上の順序を比較して停止制御を行うこととしてもよい。すなわち、パチスロ１では、所定番目の押し順の正否と所定番目よりも後の特定番目の押し順の正否とを比較して停止制御を行うものである。
In addition, in the pachi-
また、本実施形態のパチスロ１（以下に説明する別例のパチスロ１も同様）では、１停ミス時はＲＴ２状態に移行し、２停ミス時はＲＴ０状態に移行するというように、１停ミス時と２停ミス時とで移行するＲＴ状態を異ならせているが、移行先のＲＴ状態は任意に設定することができる。また、移行先のＲＴ状態は、必ずしも異なるＲＴ状態である必要もなく、同じＲＴ状態であってもよい。
In addition, in Pachi-
また、本実施形態のパチスロ１（以下に説明する別例のパチスロ１も同様）では、押し順不正解時に停止操作のタイミングに応じて停止表示される図柄組合せを異ならせている。ここで、上述の例では、停止操作のタイミングを参照する対象となる停止操作の種別を省略しているが、パチスロ１では、任意の順序の停止操作のタイミングを参照して、上述の停止制御を行うことができる。
In addition, in the pachi-
例えば、本実施形態のパチスロ１のように、１停ミス時に停止操作のタイミングに応じて停止表示される図柄組合せを異ならせる場合、押し順をミスした第１停止操作のタイミングに応じて停止表示される図柄組合せを異ならせることとしてもよく、また、押し順をミスした第１停止操作よりも後の第２停止操作（又は第３停止操作）のタイミングに応じて停止表示される図柄組合せを異ならせることとしてもよい。また、後述するように、２停ミス時に停止操作のタイミングに応じて停止表示される図柄組合せを異ならせる場合には、押し順をミスした第２停止操作のタイミングに応じて停止表示される図柄組合せを異ならせることとしてもよく、また、押し順をミスした第２停止操作よりも後の第３停止操作のタイミングに応じて停止表示される図柄組合せを異ならせることとしてもよい。
For example, as in Pachi-
続いて、押し順ベル当籤時の制御の別例について説明する。本実施形態のパチスロ１では、上述のように１停ミス時に停止操作のタイミングに応じて停止表示される図柄組合せを異ならせ、２停ミス時には停止操作のタイミングに関わらず同じ図柄組合せを停止表示させている。この点、図２６８（Ｂ）に示す別例１のように、１停ミス時には停止操作のタイミングに関わらず同じ図柄組合せを停止表示させ、２停ミス時に停止操作のタイミングに応じて停止表示される図柄組合せを異ならせることとしてもよい。
Next, another example of the control at the time of winning the push-order bell will be described. In the pachi-
図２６７と考え方は同じであるため図示は省略するが、この別例１では、押し順正解時には、略称「ベル」に係る図柄組合せが停止表示され、また、１停ミス時には、略称「ＲＴ０移行図柄」に係る図柄組合せが停止表示され、また、２停ミス時には停止操作のタイミングに応じて略称「ベル」又は略称「ＲＴ２移行図柄」に係る図柄組合せが停止表示される。 Although illustration is omitted because the idea is the same as in FIG. 267, in this example 1, when the pressing order is correct, the symbol combination associated with the abbreviation "Bell" is stopped and displayed. The symbol combination related to "symbol" is stop-displayed, and in the case of a double stop mistake, the symbol combination related to the abbreviated name "bell" or the abbreviated name "RT2 shift symbol" is stopped-displayed according to the timing of the stop operation.
ここで、図２６８（Ｂ）に示すように、この別例１では、２停ミス時に停止表示される図柄組合せを異ならせるために、押し順ベルとして「Ｆ＿１２３ベルＣ」「Ｆ＿１２３ベルＤ」等を新たに追加して、それぞれの押し順毎に対応する押し順ベルを４つ設ける。そして、この４つの押し順ベル「Ｆ＿１２３ベルＡ」「Ｆ＿１２３ベルＢ」「Ｆ＿１２３ベルＣ」「Ｆ＿１２３ベルＤ」を１つのグループにしている。 Here, as shown in FIG. 268(B), in this alternative example 1, in order to change the combination of symbols to be stop-displayed when two stops are missed, "F_123 bell C", "F_123 bell D", etc. are used as the pressing order bells. is newly added, and four push order bells corresponding to each push order are provided. These four pressing order bells "F_123 bell A", "F_123 bell B", "F_123 bell C", and "F_123 bell D" are made into one group.
押し順ベル「Ｆ＿１２３ベルＡ」～「Ｆ＿１２３ベルＤ」では、押し順「１３２」の場合に２停ミスとなり、押し順「２１３」「２３１」「３１２」「３２１」の場合に１停ミスとなるため、上述のように押し順「１３２」の場合の停止制御を押し順ベル「Ｆ＿１２３ベルＡ」～「Ｆ＿１２３ベルＤ」において異ならせることで、２停ミス時に４分の１の確率で略称「ベル」に係る図柄組合せが停止表示され、４分の３の確率で略称「ＲＴ２移行図柄」に係る図柄組合せが停止表示されるように制御することができる。 In the pressing order bells "F_123 bell A" to "F_123 bell D", the pressing order of "132" results in two missed stops, and the pressing order of "213", "231", "312", and "321" results in one missed stop. Therefore, as described above, by making the stop control in the case of the pressing order "132" different for the pressing order bells "F_123 Bell A" to "F_123 Bell D", the abbreviated name is given with a probability of 1/4 when two stops are missed. It is possible to control so that the symbol combination related to "Bell" is stop-displayed and the symbol combination related to the abbreviation "RT2 shift symbol" is stop-displayed with a probability of 3/4.
図２６８（Ｂ）に示すように、別例１の停止制御によると、主制御回路９０は、押し順正解時には、略称「ベル」に係る図柄組合せが停止表示されるように停止制御を行い、結果、８枚のメダルを払い出す。また、主制御回路９０は、１停ミス時は、停止操作のタイミングに関わらず略称「ＲＴ０移行図柄」に係る図柄組合せが停止表示されるように停止制御を行い、結果、ＲＴ状態をＲＴ０状態に移行する。また、主制御回路９０は、２停ミス時は、停止操作のタイミングに応じて図柄組合せを異ならせ、４分の１の確率で略称「ベル」に係る図柄組合せが停止表示されるように停止制御を行い、結果、８枚のメダルを払い出し、４分の３の確率で略称「ＲＴ２移行図柄」に係る図柄組合せが停止表示されるように停止制御を行い、結果、ＲＴ状態をＲＴ２状態に移行する。
As shown in FIG. 268(B), according to the stop control of Example 1, the
続いて、押し順ベル当籤時の制御の別例２について説明する。本実施形態のパチスロ１及び別例１のパチスロ１では、１停ミス時又は２停ミス時の何れか一方に限り、停止操作のタイミングに応じて停止表示される図柄組合せを異ならせ、もう一方は、停止操作のタイミングに関わらず同じ図柄組合せを停止表示させている。この点、図２６９（Ｃ）に示す別例２では、１停ミス時も２停ミス時も停止操作のタイミングに応じて停止表示される図柄組合せを異ならせる。
Next, another example 2 of the control at the time of the pressing order bell winning will be described. In the pachi-
基本的な考え方は本実施形態のパチスロ１及び別例のパチスロ１と同じであるため詳細な説明は説明する。
図２６９（Ｃ）に示すように、別例２の停止制御によると、主制御回路９０は、押し順正解時には、略称「ベル」に係る図柄組合せが停止表示されるように停止制御を行い、結果、８枚のメダルを払い出す。また、主制御回路９０は、１停ミス時は停止操作のタイミングに応じて図柄組合せを異ならせ、４分の１の確率で略称「ベル」に係る図柄組合せが停止表示されるように停止制御を行い、結果、８枚のメダルを払い出し、４分の３の確率で略称「ＲＴ０移行図柄」に係る図柄組合せが停止表示されるように停止制御を行い、結果、ＲＴ状態をＲＴ０状態に移行する。また、主制御回路９０は、２停ミス時も停止操作のタイミングに応じて図柄組合せを異ならせ、４分の１の確率で略称「ベル」に係る図柄組合せが停止表示されるように停止制御を行い、結果、８枚のメダルを払い出し、４分の３の確率で略称「ＲＴ２移行図柄」に係る図柄組合せが停止表示されるように停止制御を行い、結果、ＲＴ状態をＲＴ２状態に移行する。
Since the basic idea is the same as that of the Pachi-
As shown in FIG. 269(C), according to the stop control of Example 2, the
なお、別例２では、１停ミス時と２停ミス時の双方において、４分の１の確率で略称「ベル」に係る図柄組合せを停止表示させることとしているが、１停ミス時に略称「ベル」に係る図柄組合せを停止表示可能な確率（すなわち、１停ミス時に略称「ベル」に係る図柄組合せを停止表示するために要求される停止操作のタイミング）と、２停ミス時に略称「ベル」に係る図柄組合せを停止表示可能な確率（すなわち、２停ミス時に略称「ベル」に係る図柄組合せを停止表示するために要求される停止操作のタイミング）とを異ならせることとしてもよい。 In another example 2, the symbol combination related to the abbreviated name "Bell" is stopped and displayed with a probability of 1/4 at both the time of the first stop and the time of the second stop. The probability that the symbol combination related to the bell” can be stopped and displayed (that is, the timing of the stop operation required to stop and display the symbol combination related to the abbreviated name “bell” at the time of one stop mistake), and the abbreviated name “bell ” (that is, the timing of the stop operation required to stop and display the symbol combination related to the abbreviated name “Bell” at the time of two misses).
続いて、押し順ベル当籤時の制御の別例３について説明する。第２停止操作で操作すべきストップボタンの種別を間違えた場合（２停ミス）や、第３停止操作で操作すべきストップボタンの種別を間違えた場合（３停ミス）、それ以前の停止操作の順序は正しいこともあれば、それ以前の停止操作の順序も間違っていることもある。例えば、正解の押し順が「１２３」である場合、第２停止操作で操作すべきストップボタンの種別が中のストップボタン１７Ｃ以外のストップボタンである場合に２停ミスとなるため、押し順「１３２」「２１３」「２３１」「３１２」の何れも２停ミスとなる。このうち押し順「１３２」は、第１停止操作で操作すべきストップボタンの種別は正しく、また、それ以外の押し順「２１３」「２３１」「３１２」は、第１停止操作及び第２停止操作のいずれも操作すべきストップボタンの種別が正しくない。
Next, another example 3 of the control at the time of the pressing order bell winning will be described. If the type of stop button to be operated is wrong in the second stop operation (2 stop mistake), or if the stop button type to be operated is wrong in the third stop operation (3 stop mistake), the stop operation before that may be in the correct order, and the order of previous stop operations may also be incorrect. For example, if the correct order of pressing is "123", and if the type of stop button to be operated in the second stop operation is a stop button other than the
別例３では、２停ミス時の第１停止操作の種別に応じて停止制御を異ならせる制御について説明する。なお、別例３では、２停ミス時に着目して例示しているが、これに限られるものではなく、所定番目の押し順よりも後の特定番目の押し順不正解時における、所定番目の押し順の正否に応じて停止制御を異ならせることを含むものである。 In another example 3, the control for differentiating the stop control according to the type of the first stop operation when two stops are missed will be described. In another example 3, an example is given focusing on the case of two misses, but it is not limited to this. This includes differentiating the stop control depending on whether the pressing order is correct or not.
基本的な考え方は本実施形態のパチスロ１及び別例のパチスロ１と同じであるため詳細な説明は説明する。
図２６９（Ｄ）に示すように、別例３の停止制御によると、主制御回路９０は、押し順正解時には、略称「ベル」に係る図柄組合せが停止表示されるように停止制御を行い、結果、８枚のメダルを払い出す。また、主制御回路９０は、１停ミス、かつ、２停ミス時（すなわち、正解の押し順「１２３」に対する押し順「２１３」「２３１」「３１２」）は停止操作のタイミングに応じて図柄組合せを異ならせ、４分の１の確率で略称「ベル」に係る図柄組合せが停止表示されるように停止制御を行い、結果、８枚のメダルを払い出し、４分の３の確率で略称「ＲＴ０移行図柄」に係る図柄組合せが停止表示されるように停止制御を行い、結果、ＲＴ状態をＲＴ０状態に移行する。また、主制御回路９０は、１停正解、かつ、２停ミス時（すなわち、正解の押し順「１２３」に対する押し順「１３２」）も停止操作のタイミングに応じて図柄組合せを異ならせ、２分の１の確率で略称「ベル」に係る図柄組合せが停止表示されるように停止制御を行い、結果、８枚のメダルを払い出し、２分の１の確率で略称「ＲＴ２移行図柄」に係る図柄組合せが停止表示されるように停止制御を行い、結果、ＲＴ状態をＲＴ２状態に移行する。また、主制御回路９０は、１停ミス、かつ、２停正解時（すなわち、正解の押し順「１２３」に対する押し順「３２１」）は、停止操作のタイミングに関わらず略称「１枚出目」に係る図柄組合せが停止表示されるように停止制御を行い、結果、１枚のメダルを払い出す。
Since the basic idea is the same as that of the Pachi-
As shown in FIG. 269(D), according to the stop control of Example 3, the
なお、別例３では、１停ミス、かつ、２停ミス時と、１停正解、かつ、２停ミス時とで、略称「ベル」に係る図柄組合せを停止表示するために要求される停止操作のタイミングを異ならせているが、これに限られるものではなく、両ケースにおいて略称「ベル」に係る図柄組合せを停止表示するために要求される停止操作のタイミングを同じにしてもよい。また、別例３では、１停正解、かつ、２停ミス時よりも、１停ミス、かつ、２停ミス時の方が、略称「ベル」に係る図柄組合せを停止表示するために要求される停止操作のタイミングが厳しい（２分の１と４分の１）が、これに限られるものではない。主制御回路９０は、１停正解、かつ、２停ミス時に４分の１の確率で略称「ベル」に係る図柄組合せが停止表示されるように停止制御を行い、４分の３の確率で略称「ＲＴ０移行図柄」に係る図柄組合せが停止表示されるように停止制御を行い、また、１停ミス、かつ、２停ミス時に２分の１の確率で略称「ベル」に係る図柄組合せが停止表示されるように停止制御を行い、２分の１の確率で略称「ＲＴ２移行図柄」に係る図柄組合せが停止表示されるように停止制御を行うこととしてもよい。
In addition, in Example 3, when one stop is missed and two stops are missed, and when one stop is correct and two stops are missed, the stop required to stop and display the symbol combination related to the abbreviation "Bell" Although the operation timing is different, it is not limited to this, and the timing of the stop operation required to stop and display the symbol combination related to the abbreviated name "bell" may be the same in both cases. Further, in another example 3, one wrong stop and two wrong stops are required to stop and display the symbol combination related to the abbreviated name "bell" rather than one correct stop and two wrong stops. The timing of the stop operation is severe (1/2 and 1/4), but it is not limited to this. The
［主制御基板及び副制御基板が有する各種機能］
以上のようなパチスロ１に特有の制御を実現するために、パチスロ１の主制御基板（主制御回路９０，メインＣＰＵ１０１）及び副制御基板（副制御回路２００，サブＣＰＵ２０１）は、次のような機能を有する。
[Various functions of main control board and sub control board]
In order to realize the control peculiar to the pachi-
主制御基板７１は、スタートスイッチ７９やストップスイッチ基板８０と接続され、図１に示す遊技の進行を制御する。それゆえ、主制御基板７１は、開始操作検出手段、図柄変動手段、内部当籤役決定手段、停止操作検出手段、リール停止制御手段（停止制御手段）及び入賞判定手段として機能する。
The
また、主制御基板７１は、無限ＲＴ状態中にＲＴ移行図柄が停止表示されると、ＲＴ状態を移行させるため、ＲＴ移行手段として機能する。
Further, the
［ＡＲＴ状態中のナビ高確］
また、本実施形態のパチスロ１では、通常ＡＲＴ中にナビ高確ゲーム数が付与されるとナビ高確中の通常ＡＲＴになり、「３択昇格リプ」が内部当籤役として決定された場合に、略称「強チャンスリプ（ＲＴ５移行図柄）」に係る図柄組合せを停止表示するための報知を行う。その結果、ナビ高確中の通常ＡＲＴでは、「３択昇格リプ」の当籤時にＲＴ５状態に移行し、遊技状態が通常ＡＲＴからＥＰに移行する。なお、非ナビ高確中の通常ＡＲＴでは、「３択昇格リプ」が内部当籤役として決定された場合に、略称「斜めリプレイ（Ｃ＿ＣＵリプ）」に係る図柄組合せを停止表示するための報知を行うため、ＲＴ５状態に移行することがない。
[Navigation accuracy during ART state]
In addition, in Pachi-
ここで、図２７０を参照して、ナビ高確ゲーム数の管理方法について説明する。ナビ高ゲーム数は、メインＲＡＭ１０３の所定領域に記憶されており、通常ＡＲＴ中のみ行われる獲得抽籤（図２４３参照）に当籤すると、当籤したナビ高確ゲーム数が加算される。図２７０（Ａ）に示すように、ナビ高確ゲーム数は、通常ＡＲＴ中に毎ゲーム１ずつ減算される。図２７０（Ａ）に示す例では、２ゲーム目の抽籤用フラグ「強チェリー」に基づきナビ高確ゲーム数「５ゲーム」が付与され、続く３～５ゲーム目において、１ずつ減算されている。また、ナビ高確ゲーム数は、上乗せが可能であり、図２７０（Ａ）に示す例では、６ゲーム目の抽籤用フラグ「強チェリー」に基づき「５ゲーム」上乗せされている。
Here, with reference to FIG. 270, a method for managing the number of high-precision navigation games will be described. The number of high-navigation games is stored in a predetermined area of the
主制御回路９０は、ナビ高確ゲーム数が０である場合、非ナビ高確中として遊技を制御し、ナビ高確ゲーム数が１以上である場合、ナビ高確中として遊技を制御する。そのため、ナビ高確ゲーム数が０である状況でナビ高確ゲーム数が付与されると、主制御回路９０は、次遊技をナビ高確中として管理し、また、ナビ高確ゲーム数が０になると、主制御回路９０は、次遊技を非ナビ高確中として管理する。
When the number of high-precision navigation games is 0, the
続いて、図２７０（Ｂ）に示すように、主制御回路９０は、ナビ高確中に遊技状態が通常ＡＲＴからＥＰに移行すると、ナビ高確ゲーム数をクリア（０にする）する。図２７０（Ｂ）に示す例では、４ゲーム目（ナビ高確中）に「３択昇格リプ」が内部当籤役として決定されている。ナビ高確中は、「３択昇格リプ」当籤時に正解の押し順を報知するため、図２７０（Ｂ）に示す例では、４ゲーム目に略称「強チャンスリプ」に係る図柄組合せが表示され、結果、遊技状態が通常ＡＲＴからＥＰに移行している。図２７０（Ｂ）に示す例では、４ゲーム目の時点でナビ高確ゲーム数の残りが「４ゲーム」であったのが、遊技状態がＥＰに移行したことから、ナビ高確ゲーム数がクリアされている。
Subsequently, as shown in FIG. 270(B), the
また、上述のように、パチスロ１では、ナビ高確ゲーム数の付与は通常ＡＲＴ中しか行わないものの、ナビ高確ゲーム数を継続ＣＺやランク決めＡＲＴに持ち越すことがある。図２７０（Ｃ）に示す例では、２ゲーム目に付与されたナビ高確ゲーム数が、４ゲーム目の継続ＣＺに持ち越されている。主制御回路９０は、ナビ高確ゲーム数を継続ＣＺに持ち越した場合、継続ＣＺ中もナビ高確ゲーム数を毎ゲーム１ずつ減算する。一方で、遊技状態が継続ＣＺからランク決めＡＲＴに移行した場合、主制御回路９０は、ランク決めＡＲＴの終了後（すなわち、ランク決めＡＲＴ中はナビ高確中）にナビ高確ゲーム数をクリア（０にする）する。
Further, as described above, in Pachi-
なお、主制御回路９０は、ＲＴ５状態中は、ナビ高確ゲーム数を減算しないこととしてもよい。ＲＴ５状態中は、ナビ高確中に特有のＲＴ５状態に移行するための押し順報知を行う機会がないため、せっかく付与されたナビ高確ゲーム数を無駄にせずに済む。ここで、ＲＴ５状態へは、基本的には「３択昇格リプ」の押し順正解時に移行し、この場合、遊技状態がＥＰに移行する結果、ナビ高確ゲーム数がクリアされるが、ナビ高確中の通常ＡＲＴ（ＲＴ４状態）において「Ｆ＿強チェリー」「Ｆ＿７リプＡ」「Ｆ＿７リプＢ」「Ｆ＿ＢＡＲリプ」が内部当籤役として決定されたことに基づきＲＴ５状態に移行することもあり、また、ナビ高確ゲーム数を持ち越した継続ＣＺ中にＲＴ５状態に移行し、その後の非ナビ高確中の通常ＡＲＴ（ＲＴ５状態）中に、ナビ高確ゲーム数が付与されることもある。このような場合には、ナビ高確中の通常ＡＲＴ（ＲＴ５状態）になるため、主制御回路９０は、ＲＴ５状態中にナビ高確ゲーム数を減算しない。
It should be noted that the
続いて、図２７１を参照して、ナビ高確ゲーム数を継続ＣＺやランク決めＡＲＴに持ち越した場合の各種抽籤について説明する。図２７１（Ａ）は、継続ＣＺにおいて「３択昇格リプ」が内部当籤役として決定された場合の継続ＣＺ中のＡＲＴ抽籤の概要を示す図である。非ナビ高確中の継続ＣＺでは「３択昇格リプ」に対応する抽籤用フラグが「通常リプ」であるため（図２０８参照）、継続ＣＺ中のＡＲＴ抽籤に当籤する確率は低い（図２２８（Ｄ）参照）。一方で、ナビ高確中の継続ＣＺでは「３択昇格リプ」に対応する抽籤用フラグが「強チャンスリプ」であるため（図２０８参照）、継続ＣＺ中のＡＲＴ抽籤に必ず当籤する（図２２９（Ｅ）参照）。なお、ナビ高確中の「３択昇格リプ」当籤時には、正解の押し順が報知されるため、ナビ高確中の継続ＣＺにおいて「３択昇格リプ」が内部当籤役として決定された場合、ＡＲＴ抽籤に必ず当籤するとともに、次遊技（ランク決めＡＲＴ）のＲＴ状態がＲＴ５状態になる。 Subsequently, with reference to FIG. 271, various lotteries in the case where the number of navigation high-probability games is carried over to the continuation CZ and the rank determination ART will be described. FIG. 271(A) is a diagram showing an outline of the ART lottery during the continuation CZ when "3-choice Promotion Lip" is determined as the internal winning combination in the continuation CZ. In the continuous CZ during non-navigation high certainty, the lottery flag corresponding to the "three-choice promotion reply" is "normal reply" (see Fig. 208), so the probability of winning the ART lottery during the continuous CZ is low (Fig. 228 (D)). On the other hand, since the lottery flag corresponding to "3-choice promotion slip" is "strong chance slip" in the continuous CZ during the navigation high probability (see Figure 208), the ART lottery during the continuous CZ is always won (Fig. 229(E)). In addition, when "3-choice promotion lip" is won during navigation high accuracy, the order of pressing the correct answer is notified, so if "3-choice promotion lip" is determined as an internal winning role in the continuous CZ during navigation high accuracy, The ART lottery is always won, and the RT state of the next game (rank determination ART) becomes the RT5 state.
また、図２７１（Ｂ）（Ｃ）は、ランク決めＡＲＴにおける昇格抽籤の概要を示す図である。図２７１（Ｂ）に示すように、ランク決めＡＲＴ中も「３択昇格リプ」が内部当籤役として場合、非ナビ高確中の抽籤用フラグ「通常リプ」に基づく昇格抽籤よりも、ナビ高確中の抽籤用フラグ「強チャンスリプ」に基づく昇格抽籤の方が、ランクが昇格し易い（図２４２参照）。また、図２７１（Ｃ）に示すように、内部当籤役が「はずれ」である場合も、非ナビ高確中の昇格抽籤よりも、ナビ高確中の昇格抽籤の方が、ランクが昇格し易い（図２４２参照）。 Also, FIGS. 271(B) and (C) are diagrams showing an overview of the promotion lottery in the ranking ART. As shown in FIG. 271 (B), even during the rank determination ART, if "3-choice promotion" is an internal winning combination, the promotion lottery based on the lottery flag "normal reply" during non-navi high certainty is higher than the promotion lottery. The promotion lottery based on the confirmed lottery flag “strong chance slip” facilitates rank promotion (see FIG. 242). Also, as shown in FIG. 271(C), even when the internal winning combination is "lost", the rank is promoted more in the promotion lottery during high navigation probability than in the promotion lottery during non-navigation probability. (see Figure 242).
また、継続ＣＺにナビ高確ゲーム数を持ち越した場合、ランク決めＡＲＴ中のＲＴ状態がＲＴ５状態になることがある。図２７１（Ｄ）は、ＲＴ４状態のランク決めＡＲＴ中の昇格抽籤と、ＲＴ５状態のランク決めＡＲＴ中の昇格抽籤とを比較した図である。図２４２に示すランク決めＡＲＴ中ランク昇格抽籤テーブルを参照すると抽籤用フラグ「フェイク７」「７揃い」「ＢＡＲ揃い」では、ＡＲＴ当籤時のランクが昇格し易いことが分かる。また、図１８０の内部抽籤テーブルを参照すると、ＲＴ４状態とＲＴ５状態とでは、この抽籤用フラグ「フェイク７」「７揃い」「ＢＡＲ揃い」に対応する「Ｆ＿フェイクリプ」「Ｆ＿７リプＡ」「Ｆ＿７リプＢ」「Ｆ＿ＢＡＲリプ」が内部当籤役として決定される確率は、ＲＴ４状態よりもＲＴ５状態の方が高いことが分かる。そのため、ＲＴ５状態のランク決めＡＲＴ中は、ＲＴ４状態のランク決めＡＲＴよりもＡＲＴ当籤時のランクが昇格し易くなる。 Also, when the number of high-precision navigation games is carried over to the continuation CZ, the RT state during the ranking ART may become the RT5 state. FIG. 271(D) is a diagram comparing the promotion lottery during the rank determination ART in the RT4 state with the promotion lottery during the rank determination ART in the RT5 state. Referring to the rank-determining ART middle rank promotion lottery table shown in FIG. 242, it can be seen that the rank at the time of ART winning is likely to be promoted with the lottery flags "fake 7", "7 matching", and "BAR matching". Further, referring to the internal lottery table in FIG. 180, in the RT4 state and the RT5 state, "F_fake clip", "F_7 description A", and "F_7" corresponding to the lottery flags "fake 7", "7 alignment", and "BAR alignment". It can be seen that the probability that Lip B" and "F_BAR Lip" are determined as an internal winning combination is higher in the RT5 state than in the RT4 state. Therefore, during the rank determination ART in the RT5 state, the rank at the time of winning the ART is more likely to be promoted than in the rank determination ART in the RT4 state.
図２７１（Ａ）～（Ｄ）に例示するように、ナビ高確ゲーム数を継続ＣＺやランク決めＡＲＴに持ち越した場合、継続ＣＺ中のＡＲＴ抽籤、及びランク決めＡＲＴ中の昇格抽籤のいずれも遊技者にとって好ましい結果になり易い。特に、「３択昇格リプ」という１つの役に基づくＡＲＴ抽籤及び昇格抽籤の抽籤結果がナビ高確中であるか否かに応じて異なることから、遊技性が多様になる。また、ナビ高確中の通常ＡＲＴにおいて「３択昇格リプ」が内部当籤役として決定されなかった場合であっても、ナビ高確ゲーム数が残っている場合には、その後の継続ＣＺやランク決めＡＲＴが有利になることから、遊技者が不満を感じることがない。 As illustrated in FIGS. 271 (A) to (D), when the number of navigation high-probability games is carried over to the continuous CZ or the ranking ART, both the ART lottery during the continuous CZ and the promotion lottery during the ranking ART This tends to result in favorable results for the player. In particular, since the lottery results of the ART lottery and the promotion lottery based on one combination of "three-choice promotion letter" differ depending on whether or not navigation is high, the playability is diversified. Also, even if the "3-choice promotion" is not determined as an internal winning role in the normal ART during high navigation, if the number of high navigation games remains, the subsequent continuous CZ and rank Since the decision ART is advantageous, the player does not feel dissatisfied.
［主制御基板及び副制御基板が有する各種機能］
以上のような本実施形態のパチスロ１に特有の制御を実現するために、本実施形態のパチスロ１の主制御基板（主制御回路９０，メインＣＰＵ１０１）及び副制御基板（副制御回路２００，サブＣＰＵ２０１）は、次のような機能を有する。
[Various functions of main control board and sub control board]
In order to realize the control peculiar to the pachi-
主制御基板７１は、スタートスイッチ７９やストップスイッチ基板８０と接続され、図１に示す遊技の進行を制御する。それゆえ、主制御基板７１は、開始操作検出手段、図柄変動手段、内部当籤役決定手段、停止操作検出手段、リール停止制御手段（停止制御手段）及び入賞判定手段として機能する。
The
また、主制御基板７１は、ＡＲＴ抽籤を行いＡＲＴ状態に移行するか否かを決定し、ＡＲＴ抽籤に当籤した場合に遊技状態をＡＲＴ状態に移行するため、移行決定手段及び有利状態制御手段として機能する。また、主制御基板７１は、ＣＺ中の遊技を管理してＣＺの残りゲーム数が０になるとＣＺを終了することから、高確率状態制御手段として機能する。
In addition, the
また、主制御基板７１は、ナビ高確中のＡＲＴ状態中に「３択昇格リプ」が内部当籤役として決定され、かつ、ナビ高確中の報知に従い略称「強チャンスリプ」に係る図柄組合せが表示されると、遊技状態を通常ＡＲＴからＥＰに移行させるため、特典付与手段として機能する。
In addition, the
また、主制御基板７１は、ナビ高確ゲーム数に基づいてナビ高確又は非ナビ高確を制御し、また、ナビ高確中に遊技状態がＥＰに移行するとナビ高確から非ナビ高確に切り替えるため、報知モード制御手段として機能する。
In addition, the
［継続ＣＺの昇格制御］
また、本実施形態のパチスロ１では、ＣＺ中のＡＲＴ抽籤に当籤し、ＣＺからＡＲＴ状態に移行する際に（より詳細には、ランク決めＡＲＴ中に）、継続ＣＺとして特殊ＣＺを用いるか否か抽籤し、この抽籤に当籤した場合には、その後の継続ＣＺとして特殊ＣＺを用いる（図２３５参照）。これにより、ＣＺとＡＲＴ状態とのループ中にＣＺの種別が切り替わることがあるため、ＣＺ中の遊技が単調になることを防止できる。
[Continuous CZ promotion control]
In addition, in the
また、本実施形態のパチスロ１では、特殊ＣＺへの移行に当籤したときのＡＲＴ状態のセット数のストックがない場合、ＡＲＴ状態のセット数が１つ付与される。これにより、特殊ＣＺに移行した場合には、必ずＡＲＴ状態に移行することになるため、安心して遊技を行うことができる。なお、特殊ＣＺ移行時に付与するＡＲＴ状態のストック数は任意であり、主制御回路９０は、２つ以上のストックを付与することとしてもよい。また、特殊ＣＺへの移行時に固定数のストックを付与するのではなく、ＡＲＴ状態のセット数のストックが所定数に達するまでに必要な数のストックを付与することとしてもよい。例えば、特殊ＣＺへの移行時にＡＲＴ状態のセット数のストックが３つになるまでＡＲＴ状態のセット数のストックを付与する場合、特殊ＣＺへの移行時に保有しているストック数が０である場合には３つのストックを付与し、特殊ＣＺへの移行時に保有しているストック数が１である場合には２つのストックを付与し、特殊ＣＺへの移行時に保有しているストック数が２である場合には１つのストックを付与し、特殊ＣＺへの移行時に保有しているストック数が３以上である場合にはストックを付与しないこととしてもよい。
In addition, in the pachi-
また、継続ＣＺの遊技期間は、ＣＺゲーム数により管理されるが、このＣＺゲーム数として、特殊ＣＺ用のＣＺゲーム数とＣＺ（ＡＲＴ後）用のＣＺゲーム数とを別々に設けることとしてもよく、また、共通のＣＺゲーム数を用いることとしてもよい。別々のＣＺゲーム数を用いる場合、特殊ＣＺに移行すると、主制御回路９０は、ＣＺ（ＡＲＴ後）用のＣＺゲーム数を、特殊ＣＺ用のＣＺゲーム数としてセットする。このとき、主制御回路９０は、ＣＺ（ＡＲＴ後）用のＣＺゲーム数を維持したままとしてもよく、また、クリア（０にする）することとしてもよい。
In addition, the continuous CZ game period is managed by the number of CZ games, but as the number of CZ games, the number of CZ games for special CZ and the number of CZ games for CZ (after ART) may be provided separately. Alternatively, a common CZ game number may be used. When using separate CZ game numbers, when transitioning to special CZ, the
また、別々のＣＺゲーム数を用いる場合、主制御回路９０は、ＣＺ（ＡＲＴ後）からＡＲＴ状態に移行すると、ＣＺ（ＡＲＴ後）用のＣＺゲーム数を上乗せし、また、特殊ＣＺ中にＡＲＴ抽籤に当籤したことに応じてＡＲＴ状態に移行すると、特殊ＣＺ用のＣＺゲーム数を上乗せする。一方で、特殊ＣＺ中に放出フェーズＤに基づきＡＲＴ状態に移行した場合には、ＣＺ（ＡＲＴ後）用のＣＺゲーム数を上乗せする。
When using separate CZ game numbers, the
一方で、共通のＣＺゲーム数を用いる場合には、主制御回路９０は、ＣＺの種別を考慮することなく、ＡＲＴ状態への移行時にＣＺゲーム数の上乗せを行えばよい。なお、別々のＣＺゲーム数を用いる場合であっても、共通のＣＺゲーム数を用いる場合であっても、ＣＺゲーム数は、メインＲＡＭ１０３において管理される。
On the other hand, when using a common number of CZ games, the
［主制御基板及び副制御基板が有する各種機能］
以上のような本実施形態のパチスロ１に特有の制御を実現するために、本実施形態のパチスロ１の主制御基板（主制御回路９０，メインＣＰＵ１０１）及び副制御基板（副制御回路２００，サブＣＰＵ２０１）は、次のような機能を有する。
[Various functions of main control board and sub control board]
In order to realize the control peculiar to the pachi-
主制御基板７１は、スタートスイッチ７９やストップスイッチ基板８０と接続され、図１に示す遊技の進行を制御する。それゆえ、主制御基板７１は、開始操作検出手段、図柄変動手段、内部当籤役決定手段、停止操作検出手段、リール停止制御手段（停止制御手段）及び入賞判定手段として機能する。
The
また、主制御基板７１は、ＡＲＴ抽籤を行いＡＲＴ状態に移行するか否かを決定し、ＡＲＴ抽籤に当籤した場合に遊技状態をＡＲＴ状態に移行するため、付与決定手段及び特典付与手段として機能する。
In addition, the
また、主制御基板７１は、ＡＲＴ抽籤に当籤すると、付与するＡＲＴ状態の権利数を決定して、メインＲＡＭ１０３に記憶するとともに、遊技状態をＡＲＴ状態に移行させると、メインＲＡＭ１０３に記憶されているＡＲＴ状態の権利を１つ消し去るため、権利管理手段として機能する。
Further, when the ART lottery is won, the
また、主制御基板７１は、ＣＺ中の遊技を管理してＣＺの残りゲーム数が０になるとＣＺを終了することから、第１高確率状態制御手段及び第２高確率状態制御手段として機能する。
In addition, the
また、主制御基板７１は、ＣＺ（ＡＲＴ後）と特殊ＣＺとで共通のＣＺゲーム数を用いる場合には、期間管理手段として機能し、別々のＣＺゲーム数を用いる場合には、特殊ＣＺの移行時にＣＺ（ＡＲＴ後）用のＣＺゲーム数を特殊ＣＺ用のＣＺゲーム数としてセットすることから、期間設定手段として機能する。
また、主制御基板７１は、ＣＺ中にＡＲＴ状態に移行すると、ＣＺゲーム数の上乗せを行うため、高確率状態加算手段として機能する。
In addition, the
Further, when the
＜乱数値格納領域の構成＞
次に、図２７２及び図２７３を参照して、各種抽籤処理に用いられる各種乱数値の格納領域の構成を説明する。図２７２は、本実施形態におけるメインＲＡＭ１０３のメモリマップを示す図であり、図２７３は、メインＲＡＭ１０３内に設けられた乱数格納領域の構成を説明するためにクロスリファレンスファイルから乱数格納領域が記載された部分を抜粋した図である。なお、クロスリファレンスファイルとは、プログラムソースファイルをメインＲＯＭ１０２に格納するための変換（アセンブル等と呼ばれる）を行った際に出力される、アドレスやデータが１６進数で付加されたファイルのことである。
<Configuration of random value storage area>
Next, with reference to FIGS. 272 and 273, the configuration of storage areas for various random numbers used in various lottery processes will be described. FIG. 272 is a diagram showing a memory map of the
本実施形態のメインＲＡＭ１０３（書き換え可能な不揮発性格納領域）のメモリマップでは、図２７２に示すように、上記第１実施形態と同様に、メインＲＡＭ１０３の先頭アドレス（Ｆ０００Ｈ）側から、遊技用ＲＡＭ領域（所定格納領域、遊技用一時記憶領域）及び規定外ＲＡＭ領域（規定外一時記憶領域）が、この順で、それぞれ所定のアドレスに配置される。そして、乱数値格納領域は、メインＲＡＭ１０３内において、「設定変更開始時」の初期化開始アドレスと、「ボーナス終了時」の初期化開始アドレスとの間の領域に配置される。
In the memory map of the main RAM 103 (rewritable non-volatile storage area) of this embodiment, as shown in FIG. Areas (predetermined storage area, game temporary storage area) and non-standard RAM area (non-standard temporary storage area) are arranged at predetermined addresses in this order. The random value storage area is arranged in the
具体的には、図２７２及び図２７３に示すように、乱数値格納領域は、アドレス「Ｆ００９Ｈ」（ラベル「ｗＲＡＮＤＯＭＸ」が付されたアドレス）～「Ｆ０１６Ｈ」（ラベル「ｗＲＡＮＤＯＭＳ」が付されたアドレス）の範囲（所定のアドレス範囲）に配置される。なお、アドレス「Ｆ００９Ｈ」（ラベル「ｗＲＡＮＤＯＭＸ」が付されたアドレス）の乱数値Ｘ格納領域には、内部当籤役抽籤用乱数（ハードラッチ乱数：第１の乱数値）が格納され、アドレス「Ｆ００ＢＨ」（ラベル「ｗＲＡＮＤ１ＢＳ」及び「ｗＲＡＮＤＯＭＹ」が付されたアドレス）の乱数値Ｙ格納領域～「Ｆ０１６Ｈ」（ラベル「ｗＲＡＮＤＯＭＳ」が付されたアドレス）の乱数値Ｓ格納領域にはそれぞれ、ＡＲＴ等の出玉（演出）関連抽籤用の１２種類の乱数値（ソフトラッチ乱数：第２の乱数値）が格納される。 Specifically, as shown in FIGS. 272 and 273, the random number storage area has addresses “F009H” (address labeled “wRANDOMX”) to “F016H” (address labeled “wRANDOMS”). ) (predetermined address range). The random number X storage area at the address "F009H" (the address with the label "wRANDOMX") stores the random number for the internal winning combination lottery (hard latch random number: first random number). ” (addresses labeled “wRAND1BS” and “wRANDOMY”) to the random value S storage region “F016H” (addresses labeled “wRANDOMS”). 12 types of random numbers (soft-latch random numbers: second random numbers) for lottery related to ball output (performance) are stored.
＜ソースプログラム上での各種抽籤テーブルの構成＞
本実施形態のパチスロ１のメインＲＯＭ１０２のデータエリア（図１２Ｂ参照）に格納された各種抽籤テーブルでは、テーブルやプログラムのデータ容量を減らすための様々な工夫が施されている。以下では、そのような工夫が施された抽籤テーブルの構成例を説明する。
<Configuration of various lottery tables on the source program>
Various lottery tables stored in the data area (see FIG. 12B) of the
［状態移行抽籤テーブル（ＢＢ終了時用）］
図２７４は、ソースプログラム上で実際に参照される、図２１８（Ｅ）の状態移行抽籤テーブル（ＢＢ終了時用）の構成例を示す図である。なお、図２１５、図２１７、図２１８（Ａ）～２１８（Ｄ）、図２１８（Ｆ）、図２１８（Ｇ）、図２１９、図２２４、図２３４、図２３６～図２４０、図２４２～図２４８の抽籤テーブルの構成も図２７４に示す構成と同様となる。
[State transition lottery table (for BB end)]
FIG. 274 is a diagram showing a configuration example of the state transition lottery table (for end of BB) of FIG. 218(E) actually referred to on the source program. 215, 217, 218(A) to 218(D), 218(F), 218(G), 219, 224, 234, 236 to 240, and 242 to 242 The configuration of the lottery table of 248 is also the same as the configuration shown in FIG.
ソースプログラム上で実際に参照される状態移行抽籤テーブル（ＢＢ終了時用）は、図２７４に示すように、ラベル「ｄＢＢＤＭＣＧＴＢ」が付された先頭アドレスから９バイト先のアドレスまでの格納領域（１０バイトの格納領域）に配置される。この状態移行抽籤テーブル（ＢＢ終了時用）内において、先頭アドレスから９バイト先のアドレスまでの各アドレスには、データ「.ＬＯＷ．（ｗＲＡＮＤ１ＢＳ＋ｃＲＮＤＡＴ０４）＋２０Ｈ＊（３）」、「.ＬＯＷ．ｗＤＤＭ＿ＳＴＳ」、「（８０Ｈ）＋ｄＢＤＭＣ＿Ｌ－＄」、「（８０Ｈ）＋ｄＢＤＭＣ＿Ｈ－＄」、「０００００１０１Ｂ」、「１２４」、「３」、「０００００１０１Ｂ」、「２２４」及び「ｃＨＩＴＡＢＳ」がそれぞれ格納される。なお、各データ（「ＤＢ」はデータバイトを表す疑似命令）は１バイト（８ビット）のデータで構成される。以下、各データの内容を説明する。
As shown in FIG. 274, the state transition lottery table (for BB termination) actually referred to in the source program is a storage area (10 byte storage area). In this state transition lottery table (for ending BB), data ".LOW.(wRAND1BS+cRNDAT04)+20H*(3)" and ".LOW.wDDM_STS" are stored in each address from the top address to the
（１）複合データの構成
状態移行抽籤テーブル（ＢＢ終了時用）の先頭アドレスに格納されているデータ「.ＬＯＷ．（ｗＲＡＮＤ１ＢＳ＋ｃＲＮＤＡＴ０４）＋２０Ｈ＊（３）」は、状態移行抽籤の抽籤回数（この例では３回）と、状態移行抽籤で使用する出玉抽籤用乱数値が格納された乱数格納領域のアドレスを指定するためのオフセット値（乱数格納領域の先頭アドレスからのオフセット値）とが格納された１バイトの複合データ（複合情報）である。
(1) Composition of Composite Data The data ".LOW.(wRAND1BS+cRNDAT04)+20H*(3)" stored at the top address of the state transition lottery table (for BB end) is the lottery count of the state transition lottery (in this example 3 times) and an offset value (offset value from the top address of the random number storage area) for specifying the address of the random number storage area where the ball lottery random number used in the state transition lottery is stored. 1-byte composite data (composite information).
ここで、図２７５に、複合データ「.ＬＯＷ．（ｗＲＡＮＤ１ＢＳ＋ｃＲＮＤＡＴ０４）＋２０Ｈ＊（３）」のビット構成を示す。複合データ「.ＬＯＷ．（ｗＲＡＮＤ１ＢＳ＋ｃＲＮＤＡＴ０４）＋２０Ｈ＊（３）」では、抽籤回数（３回）に「２０Ｈ」が乗算されているので、抽籤回数の情報は、複合データのビット５～ビット７に格納され、２バイトラベル「ｗＲＡＮＤ１ＢＳ＋ｃＲＮＤＡＴ０４」の下位側１バイトの値（乱数格納領域の先頭アドレスからのオフセット値）が複合データのビット０～ビット４に格納される。
Here, FIG. 275 shows the bit configuration of the composite data ".LOW.(wRAND1BS+cRNDAT04)+20H*(3)". In the composite data ".LOW.(wRAND1BS+cRNDAT04)+20H*(3)", the number of lotteries (3 times) is multiplied by "20H", so the information on the number of lotteries is stored in
なお、この例の２バイトラベル「ｗＲＡＮＤ１ＢＳ＋ｃＲＮＤＡＴ０４」のうち、ラベル「ｗＲＡＮＤ１ＢＳ」は、図２７３に示すように、出玉関連抽籤用の乱数値格納領域の先頭アドレス「Ｆ００ＢＨ」を示す。また、ラベル「ｃＲＮＤＡＴ０４」は、乱数指定用オフセット番号を示す。 Of the 2-byte label "wRAND1BS+cRNDAT04" in this example, the label "wRAND1BS" indicates the head address "F00BH" of the random number storage area for the ball-out related lottery, as shown in FIG. A label "cRNDAT04" indicates a random number designation offset number.
ここで、図２７６に、ソースプログラム上で実際に参照される乱数指定用オフセット番号の値とラベルとの対応テーブルを示す。例えば、ラベル「ｃＲＮＤＡＴ０４」の乱数指定用オフセット番号の値は「００００Ｈ」となる。それゆえ、２バイトラベル「ｗＲＡＮＤ１ＢＳ＋ｃＲＮＤＡＴ０４」の値は「Ｆ００ＢＨ（＝「Ｆ００ＢＨ」＋「００００Ｈ」）」となり、複合データのビット０～ビット４には、この２バイトラベルの下位側１バイトの値「０ＢＨ」が格納される。したがって、メインＲＯＭ１０２には、複合データ「.ＬＯＷ．（ｗＲＡＮＤ１ＢＳ＋ｃＲＮＤＡＴ０４）＋２０Ｈ＊（３）」として、１バイトの値「０１１０１０１１Ｂ」＝「６ＢＨ」が格納される。
Here, FIG. 276 shows a correspondence table between values of offset numbers for specifying random numbers actually referred to in the source program and labels. For example, the value of the random number designation offset number for the label "cRNDAT04" is "0000H". Therefore, the value of the 2-byte label "wRAND1BS+cRNDAT04" is "F00BH (="F00BH"+"0000H"), and the value " 0BH” is stored. Therefore, the
なお、抽籤処理において、上述した複合データに含まれる抽籤回数及びオフセット値を使用する際には、複合データから抽籤回数及びオフセット値をそれぞれ別個に分離する処理が施され、これにより各データが複合データから抽出される。この分離（抽出）処理は、図示しないが、ソースプログラム上においてメインＣＰＵ１０１により実行される。
In the lottery process, when using the number of lotteries and the offset value contained in the composite data described above, the number of lotteries and the offset value are separately separated from the composite data. Extracted from data. This separation (extraction) process is executed by the
（２）出玉ステータスデータの構成
状態移行抽籤テーブル（ＢＢ終了時用）の先頭アドレス（複合データの格納アドレス）から１バイト先のアドレスに格納されているデータ「.ＬＯＷ．ｗＤＤＭ＿ＳＴＳ」は、現在の通常状態中の抽籤状態に関するデータ（出玉ステータスデータ）である。具体的には、データ「.ＬＯＷ．ｗＤＤＭ＿ＳＴＳ」は、現在の抽籤状態に対応する状態移行抽籤テーブルを指定するためのデータである。なお、現在の抽籤状態が「低確」である場合には、「ｗＤＤＭ＿ＳＴＳ」は「０」となり、現在の抽籤状態が「高確」である場合には、「ｗＤＤＭ＿ＳＴＳ」は「１」となり、現在の抽籤状態が「超高確」である場合には、「ｗＤＤＭ＿ＳＴＳ」は「２」なる。
(2) Configuration of ball status data This is data (ball output status data) relating to the lottery state in the normal state of . Specifically, the data ".LOW.wDDM_STS" is data for designating the state transition lottery table corresponding to the current lottery state. When the current lottery status is "low probability", "wDDM_STS" becomes "0", and when the current lottery status is "high probability", "wDDM_STS" becomes "1". If the current lottery status is "very high probability", "wDDM_STS" becomes "2".
例えば、現在の抽籤状態が「低確」である場合には、データ「.ＬＯＷ．ｗＤＤＭ＿ＳＴＳ」として、１バイト先（先頭アドレスから２バイト先）のアドレスに格納されたデータ「（８０Ｈ）＋ｄＢＤＭＣ＿Ｌ－＄」を指定するためのデータが格納される。また、現在の抽籤状態が「高確」である場合には、データ「.ＬＯＷ．ｗＤＤＭ＿ＳＴＳ」として、２バイト先（先頭アドレスから３バイト先）のアドレスに格納されているデータ「（８０Ｈ）＋ｄＢＤＭＣ＿Ｈ－＄」を指定するためのデータが格納される。 For example, if the current lottery status is "low probability", data "(80H)+dBDMC_L- Data for specifying "$" is stored. If the current lottery status is "high probability", the data "(80H)+dBDMC_H" stored at the address two bytes ahead (three bytes ahead from the top address) is stored as data ".LOW.wDDM_STS". -$” is stored.
（３）低確時用抽籤値格納領域の指定データの構成
状態移行抽籤テーブル（ＢＢ終了時用）の先頭アドレスから２バイト先のアドレスに格納されているデータ「（８０Ｈ）＋ｄＢＤＭＣ＿Ｌ－＄」は、現在の抽籤状態が低確時である場合に参照される抽籤値（抽籤係数）群が格納されている領域（以下、「低確時用抽籤値格納領域」という）の先頭アドレス、及び、抽籤指定有りを指定するためのデータである。
(3) Configuration of specified data in the lottery value storage area for low probability , the start address of an area storing a group of lottery values (lottery coefficients) to be referenced when the current lottery state is low probability (hereinafter referred to as "low probability lottery value storage area"), and This is data for designating whether a lottery is designated.
データ「（８０Ｈ）＋ｄＢＤＭＣ＿Ｌ－＄」では、「（８０Ｈ）」により、ビット７に「１」を格納され、これにより抽籤指定有りが示され、このデータは、上述した複合データに含まれる抽籤回数分（この例では、３回）の抽籤が実行されることを示す指定データとなる。本実施形態では、複合データに含まれる抽籤回数が１以上であれば、抽籤指定が有りとなる。そして、抽籤指定有りがセットされている場合には、抽籤回数分の抽籤処理の中で実際に抽籤値データを取得して抽籤を行うタイミングが指定される。この実際に抽籤が行われるタイミングは、後述の１バイトの抽籤指定データにより指定される。具体的には、抽籤処理毎に抽籤指定データのビット０からビット７に向かって各ビットの値が順次検索され、検索対象のビットに「１」が格納されていれば、抽籤値データを取得して抽籤を実行する。なお、抽籤指定無しの場合には、低確時用抽籤値格納領域の指定データ内において、「（８０Ｈ）」が規定されない（ビット７には「０」が格納される）。
In the data "(80H)+dBDMC_L-$", "1" is stored in
また、データ「（８０Ｈ）＋ｄＢＤＭＣ＿Ｌ－＄」内の「ｄＢＤＭＣ＿Ｌ－＄」には、低確時用抽籤値格納領域の先頭アドレス（ラベル「ｄＢＤＭＣ＿Ｌ」が付されたアドレス）を示すデータが格納される。なお、本実施形態では、データ「（８０Ｈ）＋ｄＢＤＭＣ＿Ｌ－＄」が格納されているアドレスから１バイト先のアドレス（ラベル「ｄＢＤＭＣ＿Ｌ」が付されたアドレス）から３バイト分の領域に低確時用抽籤値格納領域が配置される。 In addition, "dBDMC_L-$" in the data "(80H)+dBDMC_L-$" stores data indicating the start address of the low probability lottery value storage area (address labeled "dBDMC_L"). . Note that in this embodiment, a 3-byte area from the address one byte ahead of the address where the data "(80H)+dBDMC_L-$" is stored (the address to which the label "dBDMC_L" is attached) A lottery value storage area is arranged.
（４）高確時用抽籤値格納領域の指定データの構成
状態移行抽籤テーブル（ＢＢ終了時用）の先頭アドレスから３バイト先のアドレスに格納されているデータ「（８０Ｈ）＋ｄＢＤＭＣ＿Ｈ－＄」は、現在の抽籤状態が高確時である場合に参照される抽籤値（抽籤係数）群が格納されている領域（以下、「高確時用抽籤値格納領域」という）の先頭アドレス、及び、抽籤指定有りを指定するためのデータである。
(4) Configuration of designated data in high probability lottery value storage area , the start address of an area storing a group of lottery values (lottery coefficients) to be referenced when the current lottery state is high probability (hereinafter referred to as "high probability lottery value storage area"); This is data for designating whether a lottery is designated.
データ「（８０Ｈ）＋ｄＢＤＭＣ＿Ｈ－＄」においても、「（８０Ｈ）」により、ビット７に「１」を格納され、これにより抽籤指定有りが示される。また、データ「（８０Ｈ）＋ｄＢＤＭＣ＿Ｈ－＄」内の「ｄＢＤＭＣ＿Ｈ－＄」には、高確時用抽籤値格納領域の先頭アドレス（ラベル「ｄＢＤＭＣ＿Ｈ」が付されたアドレス）を示すデータが格納される。なお、本実施形態では、データ「（８０Ｈ）＋ｄＢＤＭＣ＿Ｈ－＄」が格納されているアドレスから４バイト先のアドレス（ラベル「ｄＢＤＭＣ＿Ｈ」が付されたアドレス）から３バイト分の領域に高確時用抽籤値格納領域が配置される。
Also in the data "(80H)+dBDMC_H-$", "1" is stored in
なお、状態移行抽籤テーブル（ＢＢ終了時用）内に格納されている複合データ「.ＬＯＷ．（ｗＲＡＮＤ１ＢＳ＋ｃＲＮＤＡＴ０４）＋２０Ｈ＊（３）」、データ「.ＬＯＷ．ｗＤＤＭ＿ＳＴＳ」、データ「（８０Ｈ）＋ｄＢＤＭＣ＿Ｌ－＄」及びデータ「（８０Ｈ）＋ｄＢＤＭＣ＿Ｈ－＄」は、本発明に係る抽籤選択情報の一具体例を示すものである。また、これらのデータが格納されている領域は、本発明に係る抽籤選択格納領域の一具体例を示すものである。また、複合データに含まれる抽籤回数及びオフセット値はそれぞれ、本発明に係る抽籤回数情報及び乱数選択情報の一具体例を示すものである。さらに、これらのデータに基づく抽籤処理は、主制御基板７１（メインＣＰＵ１０１）により実行されるので、主制御基板７１（メインＣＰＵ１０１）は、抽籤手段及び出玉抽籤手段としても機能する。 The composite data ".LOW.(wRAND1BS+cRNDAT04)+20H*(3)", the data ".LOW.wDDM_STS", and the data "(80H)+dBDMC_L-$" stored in the state transition lottery table (for ending BB) ” and the data “(80H)+dBDMC_H-$” show a specific example of lottery selection information according to the present invention. Also, the area in which these data are stored represents a specific example of the lottery selection storage area according to the present invention. Also, the number of lotteries and the offset value included in the composite data respectively indicate one specific example of the number of lotteries information and the random number selection information according to the present invention. Furthermore, since the lottery processing based on these data is executed by the main control board 71 (main CPU 101), the main control board 71 (main CPU 101) also functions as a lottery means and a ball lottery means.
（５）低確時用抽籤値格納領域の構成
状態移行抽籤テーブル（ＢＢ終了時用）内において、ラベル「ｄＢＤＭＣ＿Ｌ」が付された低確時用抽籤値格納領域の先頭アドレスには、抽籤指定データ「０００００１０１Ｂ」が格納される。この例では、抽籤回数が３回であるので、抽籤処理毎に抽籤指定データのビット０からビット２まで各ビットの値が順次検索され、検索対象のビットに「１」が格納されていれば、抽籤値データを用いた抽籤を実行し、検索対象のビットに「０」が格納されていれば、抽籤を行わない。それゆえ、この例の低確時用の状態移行抽籤テーブル（ＢＢ終了時用）を用いた状態移行抽籤では、１回目及び３回目の抽籤処理において抽籤値データを用いた抽籤が実行される。
(5) Configuration of low-probability lottery value storage area In the state transition lottery table (for BB end), the start address of the low-probability lottery value storage area labeled "dBDMC_L" is specified as a lottery. Data "00000101B" is stored. In this example, since the number of times of lottery is 3, the value of each bit from
ここで、図２７７に、ＢＢ終了時の状態移行抽籤で参照される抽籤指定データの各ビットと、該ビットに対応する抽籤の内容との関係を示す。この例では、抽籤指定データのビット０が抽籤結果「高確Ｂ」が決定されるか否かの抽籤の有無を表し、ビット１が抽籤結果「高確Ａ」が決定されるか否かの抽籤の有無を表し、ビット２が抽籤結果「超高確」が決定されるか否かの抽籤の有無を表す。この例の低確時用の状態移行抽籤テーブル（ＢＢ終了時用）では、抽籤結果「高確Ｂ」及び「超高確」に対して１以上の抽籤値が規定されているので（図２１８（Ｅ）参照）、抽籤指定データのビット０及びビット２に「１」がセットされる。一方、この例の低確時用の状態移行抽籤テーブル（ＢＢ終了時用）では、抽籤結果「高確Ａ」に対して抽籤値「０」が規定されている（非当籤が確定している）ので（図２１８（Ｅ）参照）、抽籤指定データのビット１に「０」がセットされ、抽籤結果「高確Ａ」が決定されるか否かの抽籤は行われない。
Here, FIG. 277 shows the relationship between each bit of the lottery designating data referred to in the state transition lottery at the end of BB and the lottery content corresponding to the bit. In this example,
低確時用抽籤値格納領域の先頭アドレス（ラベル「ｄＢＤＭＣ＿Ｌ」が付されたアドレス）から１バイト先のアドレスに格納されるデータ「１２４」は、１回目の状態移行抽籤（抽籤指定データのビット０に対応する抽籤：抽籤結果「高確Ｂ」が決定されるか否かの抽籤）で使用される抽籤値データである。また、低確時用抽籤値格納領域の先頭アドレスから２バイト先のアドレスに格納されるデータ「３」は、３回目の状態移行抽籤（抽籤指定データのビット２に対応する抽籤：抽籤結果「超高確」が決定されるか否かの抽籤）で使用される抽籤値データである。 The data "124" stored at the address one byte ahead of the start address of the low-probability lottery value storage area (the address with the label "dBDMC_L") is the first state transition lottery (lottery specified data bit Lottery corresponding to 0: Lottery value data used in the lottery to determine whether or not the lottery result "high probability B" is determined. In addition, the data "3" stored at the address two bytes ahead of the start address of the lottery value storage area for low probability is the third state transition lottery (lottery corresponding to bit 2 of lottery specified data: lottery result " This is the lottery value data used in the lottery to determine whether or not "Super High Accuracy" is determined.
なお、図２１８（Ｅ）に示す低確時用の状態移行抽籤テーブル（ＢＢ終了時用）では、抽籤結果「低確」に対して抽籤値「１２８」が設定されているが、この抽籤値と、抽籤結果「高確Ｂ」及び「超高確」の抽籤値とを加算すると「２５６」となる。それゆえ、ＢＢ終了時であり且つ現在の抽籤状態が低確時である場合の状態移行抽籤において、抽籤結果「高確Ｂ」及び「超高確」に対するいずれの抽籤においても非当籤が決定された時には、抽籤をしなくても自動的に、抽籤結果「低確」が決定される。したがって、この例では、抽籤指定データ内で抽籤結果「低確」が決定されるか否かの抽籤の有無を表すビットを設けず、抽籤結果「低確」に対する状態移行抽籤は行われない。また、低確時用抽籤値格納領域には、抽籤結果「低確」の抽籤値も格納されない。 In addition, in the state transition lottery table for low probability (for end of BB) shown in FIG. , and the lottery values of the lottery results "high probability B" and "super high probability" are added to obtain "256". Therefore, in the state transition lottery when the BB is over and the current lottery state is low probability, non-winning is determined in any lottery for the lottery results "high probability B" and "ultra high probability". When the lottery is held, the lottery result "low probability" is automatically determined without lottery. Therefore, in this example, no bit indicating whether or not the lottery result "low probability" is decided in the lottery designation data is provided, and the state transition lottery for the lottery result "low probability" is not performed. Also, the lottery value of the lottery result “low probability” is not stored in the low probability lottery value storage area.
（６）高確時用抽籤値格納領域の構成
状態移行抽籤テーブル（ＢＢ終了時用）内において、ラベル「ｄＢＤＭＣ＿Ｈ」が付された高確時用抽籤値格納領域の先頭アドレスには、抽籤指定データ「０００００１０１Ｂ」が格納される。それゆえ、この例の高確時用の状態移行抽籤テーブル（ＢＢ終了時用）を用いた状態移行抽籤では、１回目及び３回目の抽籤処理において抽籤値データを用いた抽籤が実行される。
(6) Configuration of high-probability lottery value storage area In the state transition lottery table (for BB end), the top address of the high-probability lottery value storage area labeled "dBDMC_H" is specified as a lottery. Data "00000101B" is stored. Therefore, in the state transition lottery using the state transition lottery table for high probability (for the end of BB) in this example, lotteries using the lottery value data are executed in the first and third lottery processes.
なお、図２１８（Ｅ）に示す高確時用の状態移行抽籤テーブル（ＢＢ終了時用）では、抽籤結果「高確Ｂ」及び「超高確」に対して１以上の抽籤値が規定されているので、抽籤指定データのビット０及びビット２に「１」がセットされる。一方、この例の高確時用の状態移行抽籤テーブル（ＢＢ終了時用）では、抽籤結果「高確Ａ」に対して抽籤値「０」が規定されている（非当籤が確定している）ので（図２１８（Ｅ）参照）、抽籤指定データのビット１に「０」がセットされ、抽籤結果「高確Ａ」が決定されるか否かの抽籤は行われない。
In addition, in the state transition lottery table for high probability (for end of BB) shown in FIG. Therefore, "1" is set to
また、図２１８（Ｅ）に示す高確時用の状態移行抽籤テーブル（ＢＢ終了時用）では、抽籤結果「低確」に対して抽籤値「０」が規定されているので、抽籤結果「低確」に対する状態移行抽籤を行わなくても、非当籤が確定している。それゆえ、ＢＢ終了時であり且つ現在の抽籤状態が高確時である場合の状態移行抽籤では、ソースプログラム上において、抽籤結果「低確」に対する状態移行抽籤は行われず、高確時用抽籤値格納領域にも抽籤結果「低確」の抽籤値は格納されない。 In addition, in the state transition lottery table for high probability (for end of BB) shown in FIG. Non-winning is confirmed even if the state transition lottery for "low probability" is not performed. Therefore, in the state transition lottery when the BB is over and the current lottery state is high probability, the state transition lottery for the lottery result "low probability" is not performed on the source program, and the lottery for high probability is performed. The lottery value of the lottery result "low probability" is not stored in the value storage area either.
高確時用抽籤値格納領域の先頭アドレス（ラベル「ｄＢＤＭＣ＿Ｈ」が付されたアドレス）から１バイト先のアドレスに格納されるデータ「１２４」は、１回目の状態移行抽籤（抽籤指定データのビット０に対応する抽籤：抽籤結果「高確Ｂ」が決定されるか否かの抽籤）で使用される抽籤値データである。また、高確時用抽籤値格納領域の先頭アドレスから２バイト先のアドレスに格納されるデータ「ｃＨＩＴＡＢＳ」は、３回目の状態移行抽籤（抽籤指定データのビット２に対応する抽籤：抽籤結果「超高確」が決定されるか否かの抽籤）で使用される抽籤値データであり、抽籤結果「超高確」が無条件で当籤確定となることを示すデータである。 The data "124" stored at the address one byte ahead of the top address of the high-accuracy lottery value storage area (the address with the label "dBDMC_H") is the first state transition lottery (lottery specified data bit Lottery corresponding to 0: Lottery value data used in the lottery to determine whether or not the lottery result "high probability B" is determined. In addition, the data "cHITABS" stored at the address two bytes ahead of the top address of the lottery value storage area for high probability is the third state transition lottery (lottery corresponding to bit 2 of the lottery designation data: lottery result " It is lottery value data used in a lottery to determine whether or not "very high probability" is determined, and is data indicating that the lottery result "ultra high probability" is unconditionally determined to be won.
なお、図２１８（Ｅ）に示す高確時用の状態移行抽籤テーブル（ＢＢ終了時用）では、抽籤結果「高確Ｂ」及び「超高確」に対してのみ抽籤値が割り振られており、両抽籤値を加算すると「２５６」となる。それゆえ、高確時用の状態移行抽籤テーブルを用いた状態移行抽籤（１回目の抽籤）において、抽籤結果「高確Ｂ」が決定されなかった場合には、抽籤をしなくても自動的に、抽籤結果「超高確」が決定される。それゆえ、この例では、３回目の状態移行抽籤（抽籤結果「超高確」に対する抽籤）で使用される抽籤値データの格納領域には、無条件で当籤が確定するデータ「ｃＨＩＴＡＢＳ」が格納され、３回目の状態移行抽籤は実際には行われない。 In addition, in the state transition lottery table for high probability (for end of BB) shown in FIG. , "256" is obtained by adding both lottery values. Therefore, in the state transition lottery (first lottery) using the state transition lottery table for high probability, if the lottery result "high probability B" is not determined, automatically without lottery , the lottery result "super high probability" is determined. Therefore, in this example, in the storage area for the lottery value data used in the third state transition lottery (lottery for the lottery result "super high probability"), the data "cHITABS" that unconditionally confirms the winning is stored. However, the third state transition lottery is not actually performed.
また、本実施形態では、図２１８（Ｅ）の状態移行抽籤テーブル（ＢＢ終了時用）に示すように、現在の抽籤状態が「超高確」である場合には、状態移行抽籤の結果として必ず「超高確」が決定され、抽籤状態が「超高確」に維持される（抽籤状態が移行しない）。それゆえ、現在の抽籤状態が「超高確」である場合には、ソースプログラム上では、状態移行抽籤は行われず、状態移行抽籤テーブル（ＢＢ終了時用）内にも、超高確時用の抽籤値群の格納領域及びそれを指定するための各種データは格納されない。 Also, in this embodiment, as shown in the state transition lottery table (for ending BB) in FIG. "Super high probability" is always determined, and the lottery status is maintained at "super high probability" (the lottery status does not shift). Therefore, when the current lottery status is "super high probability", the state transition lottery is not performed on the source program, and the status transition lottery table (for BB end) also contains The lottery value group storage area and various data for designating it are not stored.
なお、状態移行抽籤テーブル（ＢＢ終了時用）内で規定されている低確時用抽籤値格納領域及び高確時用抽籤値格納領域は、本発明に係る抽籤値格納領域の一具体例を示すものである。 The lottery value storage area for low probability and the lottery value storage area for high probability defined in the state transition lottery table (for BB end) are specific examples of the lottery value storage area according to the present invention. is shown.
上述した状態移行抽籤テーブル（ＢＢ終了時用）の構成では、次のような効果が得られる。ソースプログラム上で実際に参照される状態移行抽籤テーブル（ＢＢ終了時用）において、図２１８（Ｅ）に示す構成の抽籤テーブルを忠実に構成しようとすると、現在の抽籤状態毎に５つの抽籤値をテーブル内に格納しなければならない。それゆえ、この場合には、１５バイトの格納領域が必要となる。それに対して、図２７４に示すような態様、すなわち、抽籤結果が確定している抽籤対象の抽籤値（抽籤係数）を格納しない態様で、状態移行抽籤テーブル（ＢＢ終了時用）を構成した場合には、上述のように、１０バイトの格納領域で状態移行抽籤テーブル（ＢＢ終了時用）を構成することができる。それゆえ、図２７４に示す構成の抽籤テーブルを用いることにより、メインＲＯＭ１０２に格納されるテーブルデータの容量を低減することができる。
The configuration of the above-described state transition lottery table (for the end of BB) provides the following effects. In the state transition lottery table (for the end of BB) that is actually referred to in the source program, if the lottery table with the configuration shown in FIG. must be stored in the table. Therefore, in this case, a storage area of 15 bytes is required. On the other hand, when the state transition lottery table (for the end of BB) is configured in a mode as shown in FIG. , the state transition lottery table (for the end of BB) can be configured with a 10-byte storage area, as described above. Therefore, by using the lottery table configured as shown in FIG. 274, the capacity of the table data stored in the
［ＢＢ中ＡＲＴ抽籤テーブル（通常ＢＢ又はＡＲＴ中ＢＢ中用）］
図２７８は、ソースプログラム上で実際に参照される、図２４９（Ａ）のＢＢ中ＡＲＴ抽籤テーブル（通常ＢＢ又はＡＲＴ中ＢＢ中用）の構成例を示す図である。なお、図２２０、図２２３、図２２５、図２２８～図２３３、図２３５、図２４１、図２４９（Ｂ）、図２４９（Ｃ）の抽籤テーブルの構成も図２７８に示す構成と同様となる。
[BB during ART lottery table (for normal BB or ART during BB)]
FIG. 278 is a diagram showing a configuration example of the ART lottery table in BB (for normal BB or BB in ART) in FIG. 249(A), which is actually referred to in the source program. 220, 223, 225, 228 to 233, 235, 241, 249(B) and 249(C) have the same configuration as that shown in FIG.
ソースプログラム上で実際に参照されるＢＢ中ＡＲＴ抽籤テーブル（通常ＢＢ又はＡＲＴ中ＢＢ中用）は、図２７８に示すように、ラベル「ｄＢＢＳＶＯＴＢ」が付された先頭アドレスから４バイト先のアドレスまでの格納領域（５バイトの格納領域）に配置される。このＢＢ中ＡＲＴ抽籤テーブル（通常ＢＢ又はＡＲＴ中ＢＢ中用）内において、先頭アドレスから４バイト先のアドレスまでの各アドレスには、データ「.ＬＯＷ．（ｗＲＡＮＤ１ＢＳ＋ｃＲＮＤＡＴ１５）＋２０Ｈ＊（０）」、「.ＬＯＷ．ｗＤＤＭＦＬＧ＿Ｃ」、「ｃＰＲＢ＿０」、「ｃＰＲＢ＿４」及び「ｃＰＲＢ＿ＨＩＴ」がそれぞれ格納される。なお、各データ（ＤＢ）は１バイト（８ビット）のデータで構成される。以下、各データの内容を説明する。
As shown in FIG. 278, the BB-in-BB ART lottery table (for normal BB or ART-in-BB medium) that is actually referred to in the source program is up to an
（１）複合データの構成
ＢＢ中ＡＲＴ抽籤テーブル（通常ＢＢ又はＡＲＴ中ＢＢ中用）の先頭アドレスに格納されているデータ「.ＬＯＷ．（ｗＲＡＮＤ１ＢＳ＋ｃＲＮＤＡＴ１５）＋２０Ｈ＊（０）」は、通常ＢＢ又はＡＲＴ中ＢＢ中時のＡＲＴ抽籤の抽籤回数と、ＡＲＴ抽籤で使用する出玉抽籤用乱数値が格納された乱数格納領域のアドレスを指定するためのオフセット値とが格納された１バイトの複合データである。
(1) Composition of composite data 1-byte composite data containing the number of lotteries for ART lottery during medium BB and the offset value for specifying the address of the random number storage area where the random number for ball lottery used in ART lottery is stored. be.
この例では、抽籤回数として「０」が複合データのビット５～ビット７に格納され、２バイトラベル「ｗＲＡＮＤ１ＢＳ＋ｃＲＮＤＡＴ１５」の下位側１バイトの値（オフセット値「１０Ｈ」（「Ｆ０１０Ｈ」の下位側１バイトの値））がビット０～ビット４に格納される。なお、ここでいう、「抽籤回数が０回」とは、抽籤を行わないという意味ではなく、抽籤指定を行わない（上述した抽籤指定データを用いた抽籤を行わない）という意味であり、この場合には、指定されたアドレスに格納された抽籤値データを用いて１回抽籤が行われる。
In this example, "0" is stored in
（２）フラググループ種別の指定データの構成
ＢＢ中ＡＲＴ抽籤テーブル（通常ＢＢ又はＡＲＴ中ＢＢ中用）の先頭アドレスから１バイト先のアドレスに格納されているデータ「.ＬＯＷ．ｗＤＤＭＦＬＧ＿Ｃ」は、現ゲームで取得された抽籤用フラグの種別に対応するフラググループ（フラググループＣ）の種別に関するデータ（フラググループＣの指定データ）である。
(2) Structure of data specifying flag group type This is data (designation data of flag group C) related to the type of flag group (flag group C) corresponding to the type of lottery flag acquired in the game.
なお、本実施形態では、図２４９（Ａ）に示すように、ＢＢ中ＡＲＴ抽籤テーブル（通常ＢＢ又はＡＲＴ中ＢＢ中用）で用いられる抽籤用フラグの種別は、「ＣＢＢベル」、「中段ベル」、「斜めベル」、「ベルハズレＡ」、「ベルハズレＢ」、「フェイク７」、「７揃い」及び「ＢＡＲ揃い」の８種類が設けられているが、ソースプログラム上では、これらの抽籤用フラグが３種類のフラググループＣに振り分けられる。そして、ＢＢ中ＡＲＴ抽籤テーブル（通常ＢＢ又はＡＲＴ中ＢＢ中用）を使用したＡＲＴ抽籤では、ソースプログラム上において、８種類の抽籤用フラグの代わりに３種類のフラググループＣが抽籤パラメータとして用いられる。
In this embodiment, as shown in FIG. 249(A), the types of the lottery flags used in the BB ART lottery table (normal BB or ART medium BB) are "CBB bell", "middle bell ", "Diagonal Bell", "Bell Missing A", "Bell Missing B", "
具体的には、当籤の抽籤値が「０」である抽籤用フラグ「ＣＢＢベル」、「中段ベル」、「斜めベル」及び「フェイク７」が「ハズレ」と称するフラググループＣでまとめられ、当籤の抽籤値が「４」である抽籤用フラグ「ベルハズレＡ」及び「ベルハズレＢ」が「ＥＰ役」と称するフラググループＣでまとめられ、当籤の抽籤値が「２５６」である抽籤用フラグ「７揃い」及び「ＢＡＲ揃い」が「プレミア系」と称するフラググループＣでまとめられる。 Specifically, the lottery flags "CBB bell", "middle bell", "diagonal bell" and "fake 7" whose lottery value of the winning lottery is "0" are grouped into a flag group C called "losing", The lottery flags "Bell Lost A" and "Bell Lost B" with a winning lottery value of "4" are combined into a flag group C called "EP combination", and the lottery flags with a winning lottery value of "256" 7 Matching” and “BAR Matching” are grouped under flag group C called “premium series”.
そして、データ「.ＬＯＷ．ｗＤＤＭＦＬＧ＿Ｃ」には、フラググループＣの種別に対応する抽籤値データが格納された領域を指定するためのデータが格納される。具体的には、フラググループＣが「ハズレ」である場合には、データ「.ＬＯＷ．ｗＤＤＭＦＬＧ＿Ｃ」として、１バイト先に格納されているデータ「ｃＰＲＢ＿０」（非当籤確定を指定するラベルデータ）を指定するためのデータが規定される。また、フラググループＣが「ＥＰ役」である場合には、データ「.ＬＯＷ．ｗＤＤＭＦＬＧ＿Ｃ」として、２バイト先に格納されているデータ「ｃＰＲＢ＿４」（抽籤値「４」の格納領域を指定するラベルデータ）を指定するためのデータが規定される。さらに、フラググループＣが「プレミア系」である場合には、データ「.ＬＯＷ．ｗＤＤＭＦＬＧ＿Ｃ」として、３バイト先に格納されているデータ「ｃＰＲＢ＿ＨＩＴ」（当籤確定を指定するラベルデータ）を指定するためのデータが規定される。 Data ".LOW.wDDMFLG_C" stores data for designating an area in which the lottery value data corresponding to the type of the flag group C is stored. Specifically, when the flag group C is "losing", the data "cPRB_0" (label data specifying non-winning confirmation) stored one byte ahead is replaced as the data ".LOW.wDDMFLG_C". Data for specifying is defined. If the flag group C is "EP win", the data ".LOW.wDDMFLG_C" is stored two bytes ahead and the data "cPRB_4" (a label designating the storage area for the lottery value "4"). data) is specified. Furthermore, when the flag group C is "premium series", the data "cPRB_HIT" (label data designating winning determination) stored 3 bytes ahead is specified as the data ".LOW.wDDMFLG_C". data is specified.
なお、フラググループＣが「ハズレ」である場合には、「ｗＤＤＭＦＬＧ＿Ｃ」は「０」となり、フラググループＣが「ＥＰ役」である場合には、「ｗＤＤＭＦＬＧ＿Ｃ」は「１」になり、フラググループＣが「プレミア系」である場合には、「ｗＤＤＭＦＬＧ＿Ｃ」は「２」となる。 When the flag group C is "losing", "wDDMFLG_C" becomes "0". If C is "premium", "wDDMFLG_C" is "2".
（３）抽籤値のラベルデータの構成
ＢＢ中ＡＲＴ抽籤テーブル（通常ＢＢ又はＡＲＴ中ＢＢ中用）の先頭アドレスから２バイト先のアドレスに格納されているデータ「ｃＰＲＢ＿０」は、フラググループＣが「ハズレ」である場合に参照される非当籤確定データ（後述の当否要求有りで且つ非当籤決定を示すデータ：抽籤値「０」とは異なる値が割り当てられる）が格納されているアドレスを指定するためのラベルデータである。ＢＢ中ＡＲＴ抽籤テーブル（通常ＢＢ又はＡＲＴ中ＢＢ中用）の先頭アドレスから３バイト先のアドレスに格納されているデータ「ｃＰＲＢ＿４」は、フラググループＣが「ＥＰ役」である場合に用いられる抽籤値「４」が格納されているアドレスを指定するためのラベルデータである。また、ＢＢ中ＡＲＴ抽籤テーブル（通常ＢＢ又はＡＲＴ中ＢＢ中用）の先頭アドレスから４バイト先のアドレスに格納されているデータ「ｃＰＲＢ＿ＨＩＴ」は、フラググループＣが「プレミア系」である場合に参照される当籤確定データ（後述の当否要求有りで且つ当籤決定を示すデータ：抽籤値「２５６」とは異なる値が割り当てられる）が格納されているアドレスを指定するためのラベルデータである。
(3) Configuration of lottery value label data The data "cPRB_0" stored at an address two bytes ahead of the start address of the BB ART lottery table (for normal BB or ART BB middle use) has a flag group C of " Specify the address where non-winning confirmation data (data indicating that there is a winning/failing request and indicates non-winning determination: assigned a value different from the lottery value "0") to be referenced in the case of "losing" is label data for The data "cPRB_4" stored at the
ここで、図２７９に、ソースプログラム上で参照される、上述したデータ「ｃＰＲＢ＿０」等のラベルデータと、該ラベルデータに対応付けられた抽籤値データとの対応を規定した当否判定用係数テーブルの構成を示す。なお、本実施形態において、当否判定用係数テーブルは、ＢＢ中ＡＲＴ抽籤だけでなく、当籤／非当籤を決定する他の抽籤においても共通で用いられる。 Here, FIG. 279 shows a success/fail determination coefficient table that defines the correspondence between label data such as the data “cPRB_0” described above and the lottery value data associated with the label data, which is referenced in the source program. Show configuration. In the present embodiment, the win/fail determination coefficient table is commonly used not only in the BB ART lottery but also in other lotteries for determining winning/non-winning.
当否判定用係数テーブルで規定されている抽籤値データの種別を大きく分類すると、当否要求有りの抽籤値データと当否要求無しの抽籤値データとに分けられる。当否要求有りの抽籤値データは、抽籤の当籤又は非当籤が、抽籤を行わなくても確定しているデータのことである。当否要求無しの抽籤値データは、抽籤処理を行ってはじめて当籤／非当籤が確定するデータである。 The lottery value data defined in the win/fail determination coefficient table can be broadly classified into lottery value data with win/fail request and lottery value data without win/fail request. The lottery value data with win/fail request is data in which the winning or non-winning of the lottery is determined without the lottery. The lottery value data without a win/deny request is data for which winning/non-winning is determined only after the lottery process is performed.
当否要求の有無の情報は、抽籤値データを構成する１バイト（８ビット）データ内のビット０に格納され、当否要求有りの場合にはビット０に「１」が格納され、当否要求無しの場合には、ビット０に「０」が格納される。また、当否要求有りの抽籤値データにおいて当籤確定／非当籤確定の情報は、抽籤値データ（１バイト）のビット１に格納され、当籤確定の場合にはビット１に「１」が格納され、非当籤確定の場合には、ビット１に「０」が格納される。なお、実際の処理では、抽籤値データのビット０の値を検出し、ビット０に「１」が格納されている場合（当否要求有りの場合）には、抽籤処理が行われず、ビット０に「０」が格納されている場合（当否要求無しの場合）には、抽籤処理が行われる。
Information on whether or not there is a win/fail request is stored in
図２７９の当否判定用係数テーブル中において、ラベル「ｃＰＲＢ＿ＨＩＴ」で指定される値（１＊２＋（１））及びラベル「ｃＰＲＢ＿０」で指定される値（０＊２＋（１））が当否要求有りの抽籤値データである。なお、前者（当籤確定）の抽籤値データには「２５６」とは異なる値（「３（００００００１１Ｂ）」）が割り当てられ、後者（非当籤確定）の抽籤値データには「０」とは異なる値（「１（０００００００１Ｂ）」）が割り当てられる。 In the pass/fail determination coefficient table of FIG. is the lottery value data. A value (“3 (00000011B)”) different from “256” is assigned to the former (confirmed winning) lottery value data, and a value different from “0” is assigned to the latter (non-winning confirmed) lottery value data. A value (“1 (00000001B)”) is assigned.
一方、図２７９の当否判定用係数テーブル中において、ラベル「ｃＰＲＢ＿１」～「ｃＰＲＢ＿１９２」で指定されるアドレスに格納された抽籤値データが当否要求無しの抽籤値データである。なお、本実施形態では、ラベル「ｃＰＲＢ＿＃＃＃」で指定されるアドレスには、抽籤値「＃＃＃」が格納される。 On the other hand, the lottery value data stored in the addresses specified by the labels “cPRB_1” to “cPRB_192” in the win/fail determination coefficient table of FIG. 279 are lottery value data without win/fail requests. In this embodiment, the lottery value "###" is stored at the address specified by the label "cPRB_###".
それゆえ、図２７８に示すＢＢ中ＡＲＴ抽籤テーブル（通常ＢＢ又はＡＲＴ中ＢＢ中用）を用いたＡＲＴ抽籤において、抽籤値データとして、ＢＢ中ＡＲＴ抽籤テーブルの先頭アドレスから２バイト先のアドレスに格納されているデータ「ｃＰＲＢ＿０」が選択された場合には、抽籤は行われず、非当籤が確定する。図２７８に示すＢＢ中ＡＲＴ抽籤テーブル（通常ＢＢ又はＡＲＴ中ＢＢ中用）を用いたＡＲＴ抽籤において、抽籤値データとして、ＢＢ中ＡＲＴ抽籤テーブルの先頭アドレスから３バイト先のアドレスに格納されているデータ「ｃＰＲＢ＿４」が選択された場合には、抽籤値「４」が取得され、該抽籤値と出玉抽籤用乱数値とに基づいてＡＲＴ抽籤が行われる。また、図２７８に示すＢＢ中ＡＲＴ抽籤テーブル（通常ＢＢ又はＡＲＴ中ＢＢ中用）を用いたＡＲＴ抽籤において、抽籤値データとして、ＢＢ中ＡＲＴ抽籤テーブルの先頭アドレスから４バイト先のアドレスに格納されているデータ「ｃＰＲＢ＿ＨＩＴ」が選択された場合には、抽籤は行われず、当籤が確定する。 Therefore, in the ART lottery using the BB ART lottery table (for normal BB or ART BB medium) shown in FIG. If the data "cPRB_0" is selected, the lottery is not performed, and non-winning is confirmed. In the ART lottery using the BB ART lottery table (for normal BB or ART BB medium) shown in FIG. When the data "cPRB_4" is selected, the lottery value "4" is obtained, and the ART lottery is performed based on the lottery value and the random number for the ball lottery. Also, in the ART lottery using the BB ART lottery table (for normal BB or ART BB medium) shown in FIG. If the data "cPRB_HIT" which is included in the lottery is selected, the lottery is not performed and the lottery is determined.
［ＢＢ当籤時状態別ＣＺ抽籤テーブル（Ａ）～（Ｃ）］
図２８０は、ソースプログラム上で実際に参照される、図２２２（Ａ）～２２２（Ｃ）のＢＢ当籤時状態別ＣＺ抽籤テーブルの構成例を示す図である。なお、ソースプログラム上では、図２２２（Ａ）のＢＢ当籤時状態別ＣＺ抽籤テーブル（低確時用）、図２２２（Ｂ）のＢＢ当籤時状態別ＣＺ抽籤テーブル（高確時用）、及び、図２２２（Ｃ）のＢＢ当籤時状態別ＣＺ抽籤テーブル（超高確時用）が一つのテーブルで構成される。
[CZ lottery tables (A) to (C) by status at the time of BB winning]
FIG. 280 is a diagram showing a configuration example of the CZ lottery table classified by state at the time of BB winning in FIGS. In addition, on the source program, the CZ lottery table by state at the time of BB winning in FIG. 222 (A) (for low probability), the CZ lottery table by state at the time of BB winning in FIG. , CZ lottery table by state at the time of BB winning shown in FIG.
ソースプログラム上で実際に参照されるＢＢ当籤時状態別ＣＺ抽籤テーブルは、図２８０に示すように、ラベル「ｄＢＨＳＶＣＴＢ」が付された先頭アドレスから１６バイト先のアドレスまでの格納領域（１７バイトの格納領域）に配置される。 As shown in FIG. 280, the CZ lottery table by status at the time of BB winning that is actually referred to in the source program is a storage area (17 bytes storage area).
ＢＢ当籤時状態別ＣＺ抽籤テーブルの先頭アドレスには、抽籤回数と、ＣＺ抽籤で使用する出玉抽籤用乱数値が格納された乱数格納領域のアドレスを指定するためのオフセット値とが格納された１バイトの複合データ「.ＬＯＷ．（ｗＲＡＮＤ１ＢＳ＋ｃＲＮＤＡＴ０９）＋２０Ｈ＊（０）」が格納される。なお、この複合データでは、抽籤回数は０回であり（抽籤指定無し）、オフセット値は「０ＦＨ」（「Ｆ００ＦＨ」の下位側１バイトの値）となる。 The head address of the state-specific CZ lottery table at the time of BB lottery stores the number of lotteries and an offset value for designating the address of the random number storage area storing the ball lottery random number used in the CZ lottery. 1-byte composite data ".LOW.(wRAND1BS+cRNDAT09)+20H*(0)" is stored. In this composite data, the number of lotteries is 0 (no lottery designation), and the offset value is "0FH" (the value of the lower 1 byte of "F00FH").
複合データの格納アドレス（ＢＢ当籤時状態別ＣＺ抽籤テーブルの先頭アドレス）の次のアドレスに格納されているデータ「.ＬＯＷ．ｗＤＤＭ＿ＳＴＳ」は、現在の抽籤状態（低確、高確又は超高確）に関するデータ（出玉ステータスデータ）である。 The data ".LOW.wDDM_STS" stored at the address next to the composite data storage address (the top address of the state-specific CZ lottery table at the time of BB winning) is the current lottery state (low probability, high probability or super high probability). ) (outgoing ball status data).
出玉ステータスデータの格納アドレスの次のアドレスに格納されているデータ「.ＬＯＷ．ｗＤＤＭＦＬＧ＿Ａ」は、現ゲームで取得された抽籤用フラグの種別に対応するフラググループ（フラググループＡ）の種別に関するデータ（フラググループＡの指定データ）である。具体的には、データ「.ＬＯＷ．ｗＤＤＭＦＬＧ＿Ａ」は、フラググループＡの種別に対応する抽籤値群が格納された領域を指定するためのデータである。 The data ".LOW.wDDMFLG_A" stored at the address next to the storage address of the ball status data is data relating to the type of the flag group (flag group A) corresponding to the type of the lottery flag obtained in the current game. (designated data of flag group A). Specifically, the data “.LOW.wDDMFLG_A” is data for designating an area in which a lottery value group corresponding to the flag group A type is stored.
なお、本実施形態では、図２２２（Ａ）～２２２（Ｃ）に示すように、ＢＢ当籤時状態別ＣＺ抽籤テーブルで用いられる抽籤用フラグの種別は、「通常リプ、ベル」、「弱スイカ」、「弱チェリー」、「弱チャンスリプ」、「強スイカ」、「強チェリー」、「強チャンスリプ」、「強ベル」、「リーチ目リプ」及び「確定チェリー」の１０種類が設けられているが、ソースプログラム上では、これらの抽籤用フラグが４種類のフラググループ（フラググループＡ）に振り分けられる。そして、ＢＢ当籤時状態別ＣＺ抽籤テーブルを使用したＣＺ抽籤では、ソースプログラム上において、１０種類の抽籤用フラグの代わりに４種類のフラググループＡが抽籤パラメータとして用いられる。 In this embodiment, as shown in FIGS. 222(A) to 222(C), the types of lottery flags used in the state-specific CZ lottery table at the time of BB winning are "Normal Lip, Bell", "Weak Watermelon ”, “Weak cherry”, “Weak chance slip”, “Strong watermelon”, “Strong cherry”, “Strong chance slip”, “Strong bell”, “Reach eye slip” and “Definite cherry” are provided. However, on the source program, these lottery flags are sorted into four types of flag groups (flag group A). In the CZ lottery using the state-specific CZ lottery table at the time of BB winning, four types of flag group A are used as lottery parameters instead of ten types of lottery flags on the source program.
具体的には、抽籤用フラグ「通常リプ、ベル」及び「確定チェリー」が「ハズレ＆プレミア系」と称するフラググループＡでまとめられ、抽籤用フラグ「弱スイカ」、「弱チェリー」及び「弱チャンスリプ」が「弱レア＆弱スイカ」と称するフラググループＡでまとめられ、抽籤用フラグ「強スイカ」が「強スイカ」と称するフラググループＡでまとめられ、抽籤用フラグ「強チェリー」、「強チャンスリプ」、「強ベル」及び「リーチ目リプ」が「強レア＆ＥＰ役」と称するフラググループＡでまとめられる。 Specifically, the lottery flags “Normal Lip, Bell” and “Definite Cherry” are grouped into a flag group A called “Loss & Premier”, and the lottery flags “Weak Watermelon”, “Weak Cherry” and “Weak Cherry” Chance slip" is grouped into flag group A called "weak rare & weak watermelon", lottery flag "strong watermelon" is grouped into flag group A called "strong watermelon", lottery flags "strong cherry", " Strong Chance Slip", "Strong Bell" and "Reach Eye Lip" are grouped together in Flag Group A called "Strong Rare & EP Role".
フラググループＡの指定データの格納アドレスの次のアドレスから２バイト先のアドレスまでの領域（３バイトの格納領域）には、１バイトの領域毎に、各抽籤状態（低確、高確又は超高確）における抽籤値（抽籤係数）群の格納領域の先頭アドレスを指定するためのデータが格納される。例えば、データ「.ＬＯＷ．ｗＤＤＭＦＬＧ＿Ａ」の格納アドレスの次のアドレスに格納されているデータ「（８０Ｈ）＋ｄＢＢＨ＿ＬＯＷ－＄」は、抽籤状態が「低確」である場合に使用される抽籤値（抽籤係数）群の格納領域の先頭アドレス（ラベル「ｄＢＢＨ＿ＬＯＷ」が付されたアドレス）を指定するためのデータである。
In the area (3-byte storage area) from the address next to the storage address of the designated data of flag group A to the
なお、上述したＢＢ当籤時状態別ＣＺ抽籤テーブルの先頭アドレスから５バイト先のアドレスまでの格納領域（６バイトの格納領域）に格納された各種データは、本発明に係る抽籤選択情報の一具体例を示すものである。また、これらのデータが格納されている領域（６バイトの格納領域）は、本発明に係る抽籤選択格納領域の一具体例を示すものである。 Various data stored in the storage area (storage area of 6 bytes) from the head address of the state-specific CZ lottery table at the time of BB winning to the address five bytes ahead (storage area of 6 bytes) is one specific lottery selection information according to the present invention. This is an example. The area (storage area of 6 bytes) in which these data are stored is a specific example of the lottery selection storage area according to the present invention.
そして、ＢＢ当籤時状態別ＣＺ抽籤テーブル内において、ラベル「ｄＢＢＨ＿ＬＯＷ」が付されたアドレスから１０バイト先のアドレスまでの格納領域（１１バイトの格納領域）に、抽籤状態毎の抽籤値（抽籤係数）群の格納領域が配置される。この抽籤値群の格納領域内では、ラベル「ｄＢＢＨ＿ＬＯＷ」が付されたアドレスから２バイト先のアドレスまでの格納領域（３バイトの格納領域）に低確時用の抽籤値群が格納され、ラベル「ｄＢＢＨ＿ＨＩＧ」が付されたアドレスから３バイト先のアドレスまでの格納領域（４バイトの格納領域）に高確時用の抽籤値群が格納され、ラベル「ｄＢＢＨ＿ＳＰＨ」が付されたアドレスから３バイト先のアドレスまでの格納領域（４バイトの格納領域）に超高確時用の抽籤値群が格納される。なお、上述したＢＢ当籤時状態別ＣＺ抽籤テーブルで規定されている抽籤状態毎の抽籤値（抽籤係数）群の格納領域は、本発明に係る抽籤値格納領域の一具体例を示すものである。
Then, in the CZ lottery table by state at the time of BB winning, the lottery value (lottery coefficient ) group storage areas are arranged. In the lottery value group storage area, the lottery value group for low probability is stored in a storage area (3-byte storage area) from the address labeled "dBBH_LOW" to the address two bytes ahead. A lottery value group for high probability is stored in the storage area (4-byte storage area) from the address labeled "dBBH_HIGH" to the
本実施形態では、図２８０に示すように、抽籤値群の格納領域内において、ラベル「ｄＢＢＨ＿ＨＩＧ」が付されたアドレス（高確時用の抽籤値格納領域の先頭アドレス）には、抽籤状態が高確であり且つフラググループＡが「ハズレ＆プレミア系」である場合に使用される抽籤値データ（非当籤確定データ）を指定するためのラベルデータ「ｃＰＲＢ＿０」が格納される。また、本実施形態では、ＢＢ当籤時状態別ＣＺ抽籤テーブルを使用したＣＺ抽籤において、抽籤状態が低確であり且つフラググループＡが「強レア＆ＥＰ役」（抽籤用フラグが「強チェリー」、「強チャンスリプ」、「強ベル」又は「リーチ目リプ」）である場合にも、非当籤が確定する（図２２２（Ａ）～２２２（Ｃ）参照）。 In this embodiment, as shown in FIG. 280, in the lottery value group storage area, the address labeled "dBBH_HIGH" (the top address of the lottery value storage area for high probability) indicates the lottery status. Label data "cPRB_0" for designating the lottery value data (non-winning confirmed data) which is highly probable and used when the flag group A is "losing & premier type" is stored. In addition, in the present embodiment, in the CZ lottery using the state-specific CZ lottery table at the time of BB winning, the lottery state is low probability and the flag group A is "strong rare & EP combination" (lottery flag is "strong cherry", Also in the case of "strong chance slip", "strong bell" or "reach slip"), non-winning is determined (see FIGS. 222(A) to 222(C)).
それゆえ、抽籤状態が低確であり且つフラググループＡが「強レア＆ＥＰ役」である場合に使用される抽籤値データ（非当籤確定データ）は、抽籤状態が高確であり且つフラググループが「ハズレ＆プレミア系」である場合に使用される抽籤値データ（非当籤確定データ）と同じになる。そして、図２８０に示すＢＢ当籤時状態別ＣＺ抽籤テーブル内において、前者の抽籤値データと後者の抽籤値データとを別個に規定すると、両者は隣り合うアドレスに格納されることになる。 Therefore, the lottery value data (non-winning confirmed data) used when the lottery status is low probability and the flag group A is "strong rare & EP combination" is the lottery status is high probability and the flag group is It will be the same as the lottery value data (non-winning confirmed data) used in the case of "losing & premier type". If the former lottery value data and the latter lottery value data are defined separately in the CZ lottery table classified by state at the time of BB winning shown in FIG. 280, both are stored in adjacent addresses.
そこで、本実施形態では、テーブルデータの容量を節約するため、図２８０に示すように、高確時用の抽籤値格納領域の先頭アドレス（ラベル「ｄＢＢＨ＿ＨＩＧ」が付されたアドレス）に格納されるデータ（ラベルデータ「ｃＰＲＢ＿０」）を、抽籤状態が低確であり且つフラググループＡが「強レア＆ＥＰ役」である場合のデータとしても用いる（兼用する）。すなわち、ソースプログラム上で参照されるＢＢ当籤時状態別ＣＺ抽籤テーブル内では、配置位置が互いに隣り合う２つの抽籤値群の格納領域間（ラベル「ｄＢＢＨ＿ＬＯＷ」が付されたアドレスから始まる低確時用の抽籤値群の格納領域とラベル「ｄＢＢＨ＿ＨＩＧ」が付されたアドレスから始まる高確時用の抽籤値群の格納領域との間）において、抽籤値に関するデータ（ラベルデータ）の一部が兼用されている。 Therefore, in this embodiment, in order to save the capacity of the table data, as shown in FIG. The data (label data “cPRB — 0”) is also used (also used) as data when the lottery status is low probability and the flag group A is “strong rare & EP combination”. That is, in the CZ lottery table by state at the time of BB winning referenced in the source program, the arrangement position is between the storage areas of two adjacent lottery value groups (low-probability time starting from the address labeled "dBBH_LOW"). and the storage area for the lottery value group for the high probability starting from the address labeled "dBBH_HIGH"), part of the data (label data) related to the lottery value is shared. It is
［ＣＺ中ＡＲＴ抽籤テーブル（Ａ）～（Ｈ）］
図２８１は、ソースプログラム上で実際に参照される、図２２６（Ａ）～２２６（Ｄ）及び図２２７（Ｅ）～２２７（Ｈ）のＣＺ中ＡＲＴ抽籤テーブルの構成例を示す図である。なお、ソースプログラム上では、遊技状況毎に分けられた図２２６（Ａ）～２２６（Ｄ）及び図２２７（Ｅ）～２２７（Ｈ）の８種類のＣＺ中ＡＲＴ抽籤テーブルが一つのテーブルで構成される。
[CZ medium ART lottery table (A) ~ (H)]
FIG. 281 is a diagram showing a configuration example of the ART lottery table in CZ shown in FIGS. 226(A) to 226(D) and FIGS. 227(E) to 227(H), which is actually referred to in the source program. In addition, on the source program, the 8 types of CZ ART lottery tables shown in FIGS. be done.
ソースプログラム上で実際に参照されるＣＺ中ＡＲＴ抽籤テーブルは、図２８１に示すように、ラベル「ｄＶＣＳＶＯＴＢ」が付された先頭アドレスから３０バイト先のアドレスまでの格納領域（３１バイトの格納領域）に配置される。
As shown in FIG. 281, the ART lottery table in CZ actually referred to on the source program is a storage area (31-byte storage area) from the start address labeled "dVCSVOTB" to an
ＣＺ中ＡＲＴ抽籤テーブルの先頭アドレスには、抽籤回数と、ＡＲＴ抽籤で使用する出玉抽籤用乱数値が格納された乱数格納領域のアドレスを指定するためのオフセット値とが格納された１バイトの複合データ「.ＬＯＷ．（ｗＲＡＮＤ１ＢＳ＋ｃＲＮＤＡＴ１２）＋２０Ｈ＊（０）」が格納される。なお、この複合データでは、抽籤回数は０回であり（抽籤指定無し）、オフセット値は「１０Ｈ」（「Ｆ０１０Ｈ」の下位側１バイトの値）となる。 At the top address of the ART lottery table in CZ, the number of lotteries and a 1-byte offset value for designating the address of the random number storage area storing the random number for the ball lottery used in the ART lottery are stored. Composite data ".LOW.(wRAND1BS+cRNDAT12)+20H*(0)" is stored. In this composite data, the number of lotteries is 0 (no lottery designation), and the offset value is "10H" (the value of the lower 1 byte of "F010H").
複合データの格納アドレス（ＣＺ中ＡＲＴ抽籤テーブルの先頭アドレス）の次のアドレスに格納されているデータ「.ＬＯＷ．ｗＤＤＭＦＬＧ＿Ｄ」は、現ゲームで取得された抽籤用フラグの種別に対応するフラググループ（フラググループＤ）の種別に関するデータ（フラググループＤの指定データ）である。具体的には、データ「.ＬＯＷ．ｗＤＤＭＦＬＧ＿Ｄ」は、フラググループＤの種別に対応する抽籤値群が格納された領域を指定するためのデータである。 The data ".LOW.wDDMFLG_D" stored at the address next to the composite data storage address (the top address of the ART lottery table in CZ) is the flag group ( This is data (specifying data of flag group D) related to the type of flag group D). Specifically, the data “.LOW.wDDMFLG_D” is data for designating an area in which a lottery value group corresponding to the flag group D type is stored.
なお、本実施形態では、図２２６（Ａ）～２２６（Ｄ）及び図２２７（Ｅ）～２２７（Ｈ）に示すように、ＣＺ中ＡＲＴ抽籤テーブルで用いられる抽籤用フラグの種別は、「はずれ」、「通常リプ、ベル」、「弱スイカ」、「弱チェリー」、「弱チャンスリプ」、「強スイカ」、「強チェリー」、「強チャンスリプ」、「強ベル」、「フェイク７」、「７揃い」及び「ＢＡＲ揃い」の１２種類が設けられているが、ソースプログラム上では、これらの抽籤用フラグが４種類のフラググループ（フラググループＤ）に振り分けられる。そして、ＣＺ中ＡＲＴ抽籤テーブルを使用したＡＲＴ抽籤では、ソースプログラム上において、１２種類の抽籤用フラグの代わりに４種類のフラググループＤが抽籤パラメータとして用いられる。
In this embodiment, as shown in FIGS. 226(A) to 226(D) and FIGS. 227(E) to 227(H), the type of the lottery flag used in the CZ ART lottery table is ”, “Normal Lip, Bell”, “Weak Watermelon”, “Weak Cherry”, “Weak Chance Slip”, “Strong Watermelon”, “Strong Cherry”, “Strong Chance Slip”, “Strong Bell”, “
具体的には、抽籤用フラグ「はずれ」及び「通常リプ、ベル」が「ハズレ」と称するフラググループＤでまとめられ、「弱チェリー」及び「フェイク７」が「弱レアＢ」と称するフラググループＤでまとめられ、「弱スイカ」、「弱チャンスリプ」、「強スイカ」及び「強チェリー」、「強チャンスリプ」、「強ベル」が「その他レア役系」と称するフラググループＤでまとめられ、「７揃い」及び「ＢＡＲ揃い」が「プレミア系」と称するフラググループＤでまとめられる。ただし、本実施形態では、詳細な説明は省略するが、抽籤用フラグ「はずれ」は、遊技状況が「初当たりＣＺ」である場合には、フラググループＤ「ハズレ」に属するが、その他の遊技状況（「ＣＺ（ＡＲＴ後）」、「特殊ＣＺ」）では、その遊技状況に応じて属するフラググループＤが適宜変更される。 Specifically, the lottery flags "lost" and "normal reply, bell" are grouped into a flag group D called "losing", and "weak cherry" and "fake 7" are grouped into a flag group called "weak rare B". D, and "weak watermelon", "weak chance slip", "strong watermelon" and "strong cherry", "strong chance slip", and "strong bell" are summarized in flag group D called "other rare roles" , and grouped by flag group D called "premium series" for "7 matching" and "BAR matching". However, in the present embodiment, although detailed description is omitted, the lottery flag "loss" belongs to the flag group D "loss" when the game situation is "first hit CZ", but other games In the situation (“CZ (after ART)”, “special CZ”), the flag group D to which it belongs is appropriately changed according to the game situation.
フラググループＤの指定データの格納アドレスの次のアドレスに格納されているデータ「.ＬＯＷ．ｗＤＤＭＰＡＲ＿Ｘ」は、現在の遊技状況を示すデータ（０（ＮＶＣ 終了次遊技）～８（ＶＣＲ）：遊技状況指定データ）である。なお、図２８１に示すＣＺ中ＡＲＴ抽籤テーブルに格納されているラベル「ｗＤＤＭＰＡＲ＿Ｘ」で指定される領域は、図２１６（モード移行抽籤テーブル（Ｄ），（Ｅ））で説明したラベル「ｗＤＤＭＰＡＲ＿Ｘ」で指定される領域と同じ領域である。しかしながら、この領域に格納されるデータは抽籤の種類により異なり、この領域は汎用的に使用される。 The data ".LOW.wDDMPAR_X" stored at the address next to the storage address of the specified data of the flag group D is data indicating the current game status (0 (NVC, next game after NVC) to 8 (VCR): game status specified data). The area designated by the label "wDDMPAR_X" stored in the CZ medium ART lottery table shown in FIG. It is the same area as the specified area. However, the data stored in this area differs depending on the type of lottery, and this area is used for general purposes.
遊技状況指定データの格納アドレスの次のアドレスから３バイト先のアドレスまでの格納領域（４バイトの格納領域）には、１バイトの領域毎に、フラググループＤの種別に対応付けられた抽籤値（抽籤係数）群の格納領域の先頭アドレスを指定するためのデータが格納される。例えば、データ「.ＬＯＷ．ｗＤＤＭＰＡＲ＿Ｘ」の格納アドレスの次のアドレスに格納されているデータ「（８０Ｈ）＋ｄＶＣＶＯ＿０－＄」は、フラググループＤの種別が「ハズレ」である場合に使用される抽籤値（抽籤係数）群の格納領域の先頭アドレス（ラベル「ｄＶＣＶＯ＿０」が付されたアドレス）を指定するためのデータである。
A lottery value associated with the type of flag group D is stored for each 1-byte area in the storage area (4-byte storage area) from the address next to the storage address of the game status designation data to the
なお、上述したＣＺ中ＡＲＴ抽籤テーブルの先頭アドレスから６バイト先のアドレスまでの格納領域（７バイトの格納領域）に格納された各種データは、本発明に係る抽籤選択情報の一具体例を示すものである。また、これらのデータが格納されている格納領域（７バイトの格納領域）は、本発明に係る抽籤選択格納領域の一具体例を示すものである。
Various data stored in the storage area (storage area of 7 bytes) from the top address of the ART lottery table in the CZ to the
そして、ＣＺ中ＡＲＴ抽籤テーブル内において、ラベル「ｄＶＣＶＯ＿０」が付されたアドレスから２３バイト先のアドレスまでの格納領域に、フラググループＤの種別毎の抽籤値（抽籤係数）群の格納領域が配置される。なお、ＣＺ中ＡＲＴ抽籤テーブルで規定されているフラググループＤの種別毎の抽籤値（抽籤係数）群の格納領域は、本発明に係る抽籤値格納領域の一具体例を示すものである。
Then, in the CZ ART lottery table, a storage area for a group of lottery values (lottery coefficients) for each type of flag group D is arranged in the storage area from the address labeled "dVCVO_0" to the
この抽籤値群の格納領域内では、ラベル「ｄＶＣＶＯ＿０」が付されたアドレスから８バイト先のアドレスまでの格納領域（９バイトの格納領域）にフラググループＤの種別が「ハズレ」である場合の抽籤値群が格納される。
In the lottery value group storage area, a storage area (a 9-byte storage area) from the address to which the label "dVCVO_0" is attached to the
フラググループＤの種別が「ハズレ」である場合の抽籤値群の格納領域の次のアドレス、すなわち、ラベル「ｄＶＣＶＯ＿２」及び「ｄＶＣＶＯ＿３」が付されたアドレスから５バイト先のアドレスまでの格納領域（６バイトの格納領域）には、フラググループＤの種別が「その他レア役系」及び「プレミア系」である場合の抽籤値群が格納される。本実施形態では、図２２６（Ａ）～２２６（Ｄ）及び図２２７（Ｅ）～２２７（Ｈ）に示すように、フラググループＤの種別が「その他レア役系」である場合の遊技状況毎の抽籤値（「２５６」）は、フラググループＤの種別が「プレミア系」である場合のそれと同じであるので、ソースプログラム上では、同じ抽籤値群の格納領域が使用される（兼用される）。 The next address of the storage area for the lottery value group when the type of the flag group D is "losing", that is, the storage area up to the address five bytes after the addresses to which the labels "dVCVO_2" and "dVCVO_3" are attached ( 6-byte storage area) stores a lottery value group when the type of the flag group D is "other rare roles" and "premium series". In this embodiment, as shown in FIGS. 226(A) to 226(D) and FIGS. 227(E) to 227(H), each gaming situation when the type of the flag group D is "other rare roles" 's lottery value ("256") is the same as that when the type of flag group D is "premium". ).
また、フラググループＤの種別が「その他レア役系」及び「プレミア系」である場合の抽籤値群の格納領域の次のアドレス、すなわち、ラベル「ｄＶＣＶＯ＿１」が付されたアドレスから８バイト先のアドレスまでの格納領域（９バイトの格納領域）には、フラググループＤの種別が「弱レアＢ」である場合の抽籤値群が格納される。
In addition, when the type of flag group D is "other rare roles" and "premium series", the next address of the lottery value group storage area, that is, the
なお、本実施形態では、抽籤値群の格納領域内において、ラベル「ｄＶＣＶＯ＿１」が付されたアドレスから２バイト先のアドレスまでの領域には、フラググループＤの種別が「弱レアＢ」であり且つ遊技状況の値が「０（ＮＶＣ 終了次遊技）」～「２（ＮＶＣ 遊技数１以上）」である場合に使用される抽籤値データ（当籤確定データ）を指定するためのラベルデータ「ｃＰＲＢ＿ＨＩＴ」が格納される。また、本実施形態では、ＣＺ中ＡＲＴ抽籤テーブルを使用したＡＲＴ抽籤において、フラググループＤの種別が「その他レア役系」又は「プレミア系」であり且つ遊技状況の値が「６（ＡＶＣ２ 遊技数 ０）」～「８（ＶＣＲ）」である場合にも、当籤が確定する。それゆえ、フラググループＤの種別が「その他レア役系」又は「プレミア系」であり且つ遊技状況の値が「６」～「８」である場合に使用される抽籤値データ（当籤確定データ）は、フラググループＤの種別が「弱レアＢ」であり且つ遊技状況の値が「０」～「２」である場合に使用される抽籤値データと同じになる。 In this embodiment, the type of the flag group D is "weak rare B" in the area from the address to which the label "dVCVO_1" is attached to the address two bytes ahead in the lottery value group storage area. Label data "cPRB_HIT" for designating the lottery value data (winning determination data) used when the value of the game status is "0 (NVC, next game after NVC)" to "2 (NVC, number of games is 1 or more)" ” is stored. In addition, in the present embodiment, in the ART lottery using the ART lottery table in CZ, the type of the flag group D is "other rare role type" or "premium type" and the value of the game situation is "6 (AVC2 number of games 0)” to “8 (VCR)”, the winning is confirmed. Therefore, the lottery value data (winning confirmation data) used when the type of the flag group D is "other rare roles" or "premium series" and the value of the gaming situation is "6" to "8" is the same as the lottery value data used when the type of the flag group D is "weak rare B" and the value of the game situation is "0" to "2".
そこで、本実施形態では、テーブルデータの容量を節約するため、図２８１に示すように、ＣＺ中ＡＲＴ抽籤テーブルの抽籤値群の格納領域内において、先頭アドレス側から、ラベル「ｄＶＣＶＯ＿０」、「ｄＶＣＶＯ＿１」、「ｄＶＣＶＯ＿２」（「ｄＶＣＶＯ＿３」）の順（フラググループＤの種別を示す数値の小さい順）で各格納領域を配置せずに、ラベル「ｄＶＣＶＯ＿０」、「ｄＶＣＶＯ＿２」（「ｄＶＣＶＯ＿３」）、「ｄＶＣＶＯ＿１」の順で各格納領域を配置する。そして、ラベル「ｄＶＣＶＯ＿１」が付されたアドレスから２バイト先のアドレスまでの領域に格納されるデータ（ラベルデータ「ｃＰＲＢ＿ＨＩＴ」）を、フラググループの種別が「その他レア役系」又は「プレミア系」であり且つ遊技状況の値が「６」～「８」である場合のデータとしても用いる（兼用する）。すなわち、ソースプログラム上で参照されるＣＺ中ＡＲＴ抽籤テーブル内では、フラググループ毎の抽籤値群の格納領域の配置順序を適宜調整して、配置位置が隣り合う２つの抽籤値群の格納領域間（ラベル「ｄＶＣＶＯ＿２」及び「ｄＶＣＶＯ＿３」が付されたアドレスから始まる抽籤値群の格納領域とラベル「ｄＶＣＶＯ＿１」が付されたアドレスから始まる高確時用の抽籤値群の格納領域との間）において、抽籤値に関するデータ（ラベルデータ）の一部が兼用されている。 Therefore, in this embodiment, in order to save the capacity of the table data, as shown in FIG. ", "dVCVO_2" ("dVCVO_3") (in descending order of the numerical value indicating the type of flag group D), instead of arranging the storage areas in the order of "dVCVO_0", "dVCVO_2" ("dVCVO_3"), " dVCVO_1" are arranged in order. Then, the data (labeled data "cPRB_HIT") stored in the area from the address to which the label "dVCVO_1" is attached to the address two bytes ahead is set to the flag group type "other rare roles" or "premium series". and is also used as data when the value of the game situation is "6" to "8". That is, in the CZ ART lottery table referenced in the source program, the arrangement order of the lottery value group storage areas for each flag group is appropriately adjusted, and two lottery value group storage areas whose arrangement positions are adjacent to each other are arranged. (Between the lottery value group storage area starting from the addresses labeled "dVCVO_2" and "dVCVO_3" and the lottery value group storage area for high probability starting from the address labeled "dVCVO_1") , part of the data (label data) related to the lottery value is also used.
［各種効果］
上述のように、本実施形態では、ソースプログラム上で使用される抽籤テーブルにおいて、抽籤回数と、抽籤で使用する出玉抽籤用乱数値が格納された乱数格納領域のアドレスを指定するためのオフセット値とが格納された１バイトの複合データが規定される。この場合、２つのデータを別個に規定する必要が無くなるので、その分、テーブルデータの容量（メインＲＯＭ１０２の使用容量）を低減することができる。その結果、メインＲＯＭ１０２内のプログラム領域の空き容量を増やし、ＲＯＭ容量が圧迫されること抑制することができるとともに、処理の高速化も図ることができる。さらに、本実施形態では、メインＲＯＭ１０２の空き容量を増大させることができるので、遊技性能や出玉性能に関するデータやプログラムを格納するための容量を確保することができる。すなわち、メインＲＯＭ１０２の増えた空き容量を活用して、遊技性を高めることが可能になる。
[Various effects]
As described above, in this embodiment, in the lottery table used on the source program, the number of lotteries and the offset for specifying the address of the random number storage area storing the ball lottery random number used in the lottery are stored. 1-byte compound data in which a value is stored. In this case, there is no need to define the two data separately, so the table data capacity (used capacity of the main ROM 102) can be reduced accordingly. As a result, it is possible to increase the free space of the program area in the
また、本実施形態では、抽籤テーブル内で上述した構成の複合データを規定することにより、異なる種別の乱数を用いた抽籤処理が多くなっても、効率よく、使用する乱数を指定することができる。それゆえ、本実施形態では、処理のさらなる高速化が可能になる。 In addition, in this embodiment, by defining the above-described composite data in the lottery table, even if lottery processing using different types of random numbers increases, the random numbers to be used can be specified efficiently. . Therefore, in this embodiment, it is possible to further speed up the processing.
さらに、本実施形態では、上述のように、ソースプログラム上で使用される抽籤テーブル内において、配置位置が隣り合う２つの抽籤値群の格納領域間で抽籤値群の格納領域の一部又は全部を兼用することができるので、抽籤テーブルで規定するデータ量を減らすことができる。それゆえ、本実施形態では、メインＲＯＭ１０２内のプログラム領域の空き容量をより一層増やすことが可能になる。
Furthermore, in the present embodiment, as described above, in the lottery table used in the source program, a part or all of the lottery value group storage areas are located between two adjacent lottery value group storage areas. can also be used, the amount of data defined in the lottery table can be reduced. Therefore, in this embodiment, it is possible to further increase the free space of the program area in the
＜主制御回路の動作説明＞
次に、図２８２～図３０３を参照して、主制御回路９０のメインＣＰＵ１０１が、プログラムを用いて実行する各種処理の内容について説明する。なお、上記第１実施形態のパチスロ１と同様の処理については、その説明を省略又は簡略して説明する。
<Description of the operation of the main control circuit>
Next, contents of various processes executed by the
［設定変更確認処理］
まず、図２８２及び図２８３を参照して、電源投入（リセット割込）時処理（図６４参照）中のＳ１５で行う、本実施形態の設定変更確認処理について説明する。なお、図２８２は、設定変更確認処理の手順を示すフローチャートであり、図２８３は、該フローチャート中のＳ１５１３の処理を実行するためのソースプログラムの一例を示す図である。
[Setting change confirmation process]
First, referring to FIGS. 282 and 283, the setting change confirmation process of this embodiment, which is performed in S15 during the power-on (reset interrupt) process (see FIG. 64), will be described. FIG. 282 is a flow chart showing the procedure of the setting change confirmation process, and FIG. 283 is a diagram showing an example of the source program for executing the process of S1513 in the flow chart.
まず、メインＣＰＵ１０１は、メインＲＡＭ１０３内の規定外ＲＡＭ領域の初期化処理を行う（Ｓ１５０１）。次いで、メインＣＰＵ１０１は、１割り込み待ち処理を行う（Ｓ１５０２）。この処理は、上記第１実施形態（図６８中のＳ４２の処理）と同様にして行われる。
First, the
次いで、メインＣＰＵ１０１は、ＲＡＭ初期化処理を行う（Ｓ１５０３）。この処理では、メインＣＰＵ１０１は、図２７２に示す本実施形態のメインＲＡＭ１０３の遊技用ＲＡＭ領域内の「ＲＡＭ異常時」又は「設定変更開始時」のアドレスを、初期化開始の先頭アドレスとして設定し、該先頭アドレスから遊技用ＲＡＭ領域の最終アドレスまでの情報を消去（クリア）する。
Next, the
次いで、メインＣＰＵ１０１は、設定用鍵型スイッチ５４がオン状態であるか否かを判別する（Ｓ１５０４）。なお、設定用鍵型スイッチ５４に差し込まれる設定キー（不図示）は、本実施形態のパチスロ１の設定（設定値「１」、「２」、「５」、「６」（設定値の内部値は「０」～「３」））を操作するための操作キーであり、設定キーがオンされていると、設定用鍵型スイッチ５４がオン状態となる。
Next, the
Ｓ１５０４において、メインＣＰＵ１０１が、設定用鍵型スイッチ５４がオン状態でないと判別したとき（Ｓ１５０４がＮＯ判定の場合）、メインＣＰＵ１０１は、設定変更確認処理を終了し、処理を電源投入（リセット割込）時処理（図６４参照）のＳ１６の処理に移す。一方、Ｓ１５０４において、メインＣＰＵ１０１が、設定用鍵型スイッチ５４がオン状態であると判別したとき（Ｓ１５０４がＹＥＳ判定の場合）、メインＣＰＵ１０１は、メダル受付禁止の処理を行う（Ｓ１５０５）。
In S1504, when the
次いで、メインＣＰＵ１０１は、Ｌレジスタに設定変更開始又は設定確認開始の情報（００５Ｈ）をセットし、図７０で説明した設定変更コマンド（設定変更／設定確認開始）の生成格納処理を行う（Ｓ１５０６）。次いで、メインＣＰＵ１０１は、エラーカウントリレーをオン状態にセットする（Ｓ１５０７）。
Next, the
次いで、メインＣＰＵ１０１は、設定変更及び設定確認のいずれが行われたかを判別する（Ｓ１５０８）。
Next, the
Ｓ１５０８において、メインＣＰＵ１０１が、設定変更が行われていない（設定確認が行われた）と判別したとき（Ｓ１５０８がＮＯ判定の場合）、メインＣＰＵ１０１は、後述のＳ１５１５の処理を行う。一方、Ｓ１５０８において、メインＣＰＵ１０１が、設定変更が行われた（設定確認が行われていない）と判別したとき（Ｓ１５０８がＹＥＳ判定の場合）、メインＣＰＵ１０１は、設定値の更新処理を行う（Ｓ１５０９）。なお、この処理では、更新後の設定値（内部値）は、Ａレジスタに一旦格納される。
When the
次いで、メインＣＰＵ１０１は、設定値７セグ表示設定処理を行う（Ｓ１５１０）。この処理により、更新後の設定値が情報表示器６内の７セグＬＥＤで表示可能になる。設定値７セグ表示設定処理の詳細については、後述の図２８４を参照しながら後で説明する。なお、図示しないが、設定値７セグ表示設定処理の前には、Ａレジスタに一旦格納された設定値（内部値）をスタックポインタＳＰに退避させる処理が行われ、設定値７セグ表示設定処理の後には、スタックポインタＳＰに退避させていた設定値（内部値）をＡレジスタに戻す処理が行われる。
Next, the
次いで、メインＣＰＵ１０１は、リセットスイッチ７６がオン状態であるか否かを判別する（Ｓ１５１１）。
Next, the
Ｓ１５１１において、メインＣＰＵ１０１が、リセットスイッチ７６がオン状態であると判別したとき（Ｓ１５１１がＹＥＳ判定の場合）、メインＣＰＵ１０１は、処理をＳ１５０９の処理に戻し、Ｓ１５０９以降の処理を繰り返す。一方、Ｓ１５１１において、メインＣＰＵ１０１が、リセットスイッチ７６がオン状態でないと判別したとき（Ｓ１５１１がＮＯ判定の場合）、メインＣＰＵ１０１は、スタートスイッチ７９がオン状態であるか否かを判別する（Ｓ１５１２）。
In S1511, when the
Ｓ１５１２において、メインＣＰＵ１０１が、スタートスイッチ７９がオン状態でないと判別したとき（Ｓ１５１２がＮＯ判定の場合）、メインＣＰＵ１０１は、処理をＳ１５１１の処理に戻し、Ｓ１５１１以降の処理を繰り返す。
In S1512, when the
一方、Ｓ１５１２において、メインＣＰＵ１０１が、スタートスイッチ７９がオン状態であると判別したとき（Ｓ１５１２がＹＥＳ判定の場合）、メインＣＰＵ１０１は、設定値（内部値）の格納処理、並びに、設定値の高低情報及び偶奇情報の算出格納処理を行う（Ｓ１５１３）。
On the other hand, when the
このＳ１５１３の処理では、メインＣＰＵ１０１は、更新後の設定値（内部値）をメインＲＡＭ１０３に設けられた設定値格納領域（不図示）に格納するとともに、更新後の設定値（内部値）に対して所定の演算を行い、該設定値の高低情報及び偶奇情報を生成（算出）する。なお、本実施形態では、所定の演算として設定値の内部値を「２」で除算する演算を行い、該除算結果として得られる、商の値を設定値の高低情報とし、余りの値を設定値の偶奇情報とする。そして、メインＣＰＵ１０１は、生成（算出）された設定値の高低情報及び偶奇情報を、それぞれメインＲＡＭ１０３に設けられた図示しない設定値高低格納領域（高低情報格納領域）及び設定値偶奇格納領域（偶奇情報格納領域）に格納する。
In the process of S1513, the
次いで、メインＣＰＵ１０１は、設定用鍵型スイッチ５４がオフ状態であるか否かを判別する（Ｓ１５１４）。
Next, the
Ｓ１５１４において、メインＣＰＵ１０１が、設定用鍵型スイッチ５４がオフ状態でないと判別したとき（Ｓ１５１４がＮＯ判定の場合）、メインＣＰＵ１０１は、Ｓ１５１４の処理を繰り返す。一方、Ｓ１５１４において、メインＣＰＵ１０１が、設定用鍵型スイッチ５４がオフ状態であると判別したとき（Ｓ１５１４がＹＥＳ判定の場合）、メインＣＰＵ１０１は、後述のＳ１５１５の処理を行う。
In S1514, when the
Ｓ１５０８がＮＯ判定の場合又はＳ１５１４がＹＥＳ判定の場合、メインＣＰＵ１０１は、設定変更及び設定確認のいずれが行われたか否かを判別する（Ｓ１５１５）。
If the determination in S1508 is NO or if the determination in S1514 is YES, the
Ｓ１５１５において、メインＣＰＵ１０１が、設定変更が行われていない（設定確認が行われた）と判別したとき（Ｓ１５１５がＮＯ判定の場合）、メインＣＰＵ１０１は、後述のＳ１５１７の処理を行う。一方、Ｓ１５１５において、メインＣＰＵ１０１が、設定変更が行われた（設定確認が行われていない）と判別したとき（Ｓ１５１５がＹＥＳ判定の場合）、メインＣＰＵ１０１は、ＲＡＭ初期化処理を行う（Ｓ１５１６）。この処理では、メインＣＰＵ１０１は、図２７２に示すメインＲＡＭ１０３の遊技用ＲＡＭ領域内の図示しない「設定変更終了時」のアドレス（設定値格納領域の次のアドレス）を、初期化開始の先頭アドレスとして設定し、該先頭アドレスから遊技用ＲＡＭ領域の最終アドレスまでの情報を消去（クリア）する。
When the
Ｓ１５１６の処理後又はＳ１５１５がＮＯ判定の場合、メインＣＰＵ１０１は、Ｌレジスタに設定変更終了又は設定確認終了の情報（００４Ｈ）をセットし、図７０で説明した設定変更コマンド（設定変更／設定確認終了）の生成格納処理を行う（Ｓ１５１７）。そして、Ｓ１５１７の処理後、メインＣＰＵ１０１は、設定変更確認処理を終了し、処理を電源投入（リセット割込）時処理（図６４参照）のＳ１６の処理に移す。
After the processing of S1516 or when the determination in S1515 is NO, the
本実施形態では、上述のようにして、設定変更確認処理が行われる。なお、本実施形態のパチスロ１では、上述のように、主制御基板７１（メインＣＰＵ１０１）は、上記Ｓ１５１３の処理において、設定値に対して所定の演算を施し、設定値の高低情報及び偶奇情報を算出（生成）する。それゆえ、主制御基板７１（メインＣＰＵ１０１）は、設定値種別算出手段としても機能する。
In this embodiment, the setting change confirmation process is performed as described above. In the pachi-
上述した設定変更確認処理中のＳ１５１３の処理（設定値の内部値の格納処理、並びに、設定値の高低情報及び偶奇情報の算出格納処理）は、メインＣＰＵ１０１が、図２８３のソースプログラムで規定されている各ソースコードを順次実行することにより行われる。具体的には、次のような処理が行われる。
The process of S1513 in the above-described setting change confirmation process (storing of the internal value of the set value, and calculation and storage of high/low information and even/odd information of the set value) is performed by the
まず、メインＣＰＵ１０１がソースコード「ＬＤＱ （ｗＷＡＶＥＮＵＭ），Ａ」を実行すると、Ａレジスタに格納された更新後の設定値の内部値（「０」～「３」）が、Ｑレジスタの格納データ（上位側アドレス値）と整数値「ｗＷＡＶＥＮＵＭ」（下位側アドレス値）とで指定されるメインＲＡＭ１０３内のアドレス（先頭アドレス）に配置された設定値格納領域に格納される。次いで、メインＣＰＵ１０１がソースコード「ＤＩＶ Ｅ，Ａ，２」を実行すると、Ａレジスタにセットされているデータ値（設定値の内部値「０」～「３」）が「２」で除算され、該除算結果で得られる、商の値が設定値の高低情報としてＡレジスタに格納され、余りの値が設定値の偶奇情報としてＥレジスタに格納される。
First, when the
この演算処理（除算処理）において、設定値が「１」（設定値の内部値が「０」）である場合には、商の値が「０」となり、余りの値が「０」となる。設定値が「２」（設定値の内部値が「１」）である場合には、商の値が「０」となり、余りの値が「１」となる。設定値が「５」（設定値の内部値が「２」）である場合には、商の値が「１」となり、余りの値が「０」となる。また、設定値が「６」（設定値の内部値が「３」）である場合には、商の値が「１」となり、余りの値が「１」となる。すなわち、設定値が低値（「１」又は「２」）である場合に設定値の内部値に対して上記演算（除算）が行われると、Ａレジスタに「０」がセットされ、設定値が高値（「５」又は「６」）である場合に設定値の内部値に対して上記演算（除算）が行われると、Ａレジスタに「１」がセットされる。また、設定値が奇数（「１」又は「５」）である場合に設定値の内部値に対して上記演算（除算）が行われると、Ｅレジスタに「０」がセットされ、設定値が偶数（「２」又は「６」）である場合に設定値の内部値に対して上記演算（除算）が行われると、Ｅレジスタに「１」がセットされる。 In this arithmetic processing (division processing), when the set value is "1" (the internal value of the set value is "0"), the quotient is "0" and the remainder is "0". . When the set value is "2" (the internal value of the set value is "1"), the quotient is "0" and the remainder is "1". When the set value is "5" (the internal value of the set value is "2"), the quotient is "1" and the remainder is "0". When the set value is "6" (the internal value of the set value is "3"), the quotient is "1" and the remainder is "1". That is, when the set value is a low value (“1” or “2”) and the above operation (division) is performed on the internal value of the set value, “0” is set in the A register and the set value is a high value ("5" or "6"), the A register is set to "1" when the above operation (division) is performed on the internal value of the set value. Also, when the set value is an odd number ("1" or "5"), if the above operation (division) is performed on the internal value of the set value, "0" is set in the E register, and the set value becomes When the above operation (division) is performed on the internal value of the set value when the number is even ("2" or "6"), "1" is set in the E register.
次いで、メインＣＰＵ１０１がソースコード「ＬＤＱ （ｗＬＯＷ＿ＨＩＨ），Ａ」を実行すると、Ａレジスタに格納された設定値の高低情報（１又は０）が、Ｑレジスタの格納データ（上位側アドレス値）と整数値「ｗＬＯＷ＿ＨＩＨ」（下位側アドレス値）とで指定されるメインＲＡＭ１０３内のアドレス（先頭アドレス）に配置された設定値高低格納領域（不図示）に格納される。
Next, when the
次いで、メインＣＰＵ１０１がソースコード「ＬＤＱ （ｗＥＶＮ＿ＯＤＤ），Ｅ」が実行されると、Ｅレジスタに格納された設定値の偶奇情報（１又は０）が、Ｑレジスタの格納データ（上位側アドレス値）と整数値「ｗＥＶＮ＿ＯＤＤ」（下位側アドレス値）とで指定されるメインＲＡＭ１０３内のアドレス（先頭アドレス）に配置された設定値偶奇格納領域（不図示）に格納される。なお、本実施形態では、設定値の高低情報の格納処理を設定値の偶奇情報の格納処理より先に行う例を説明したが、本発明はこれに限定されず、設定値の高低情報の格納処理が設定値の偶奇情報の格納処理の後に行われてもよい。また、設定値が第１実施形態のように、「１」～「６」（内部値が「０」～「５」）であれば、設定値の高中低情報（「２」、「１」又は「０」）が、設定値高低格納領域に格納されてもよい。
Next, when the
上述した設定変更確認処理中のＳ１５１３の処理において、設定値の高低情報及び偶奇情報を所定の演算処理により予め生成（算出）し、それぞれを対応する格納領域に格納した場合、次のような効果が得られる。 In the processing of S1513 during the setting change confirmation processing described above, when the high/low information and the even/odd information of the set values are generated (calculated) in advance by predetermined arithmetic processing and stored in the corresponding storage areas, the following effects are obtained. is obtained.
本実施形態では、上述のように、設定値の高低情報又は偶奇情報に応じて抽籤値（抽籤係数）が変化する抽籤テーブル（例えば、図２１５のモード移行抽籤テーブル、図２２０のモード別ＣＺ抽籤テーブル等）を用いて抽籤処理を行う場合がある。このような場合、本実施形態では、設定値高低格納領域及び設定値偶奇格納領域にそれぞれ予め格納されている設定値の高低情報及び偶奇情報を参照するだけで所望の抽籤値（抽籤テーブル）を選択して抽籤処理を実行することができる。 In this embodiment, as described above, a lottery table (for example, the mode transition lottery table in FIG. 215, the CZ lottery table by mode in FIG. table, etc.) may be used for lottery processing. In such a case, in the present embodiment, a desired lottery value (lottery table) can be obtained simply by referring to set value level information and even-odd information stored in advance in the set value level storage area and the set value even-odd storage area. It is possible to select and execute the lottery process.
それゆえ、本実施形態では、抽籤処理毎に設定値の高低及び／又は偶奇を判定する処理が必要無くなり、その処理分の処理命令（ソースコード）を省略することができ、ソースプログラムの容量（メインＲＯＭ１０２の使用容量）を低減することができる。この結果、本実施形態では、メインＲＯＭ１０２の空き容量を増やし、ＲＯＭ容量が圧迫されることを抑制することができるとともに、処理の高速化も図ることができる。さらに、本実施形態では、メインＲＯＭ１０２の空き容量を増やすことができるので、遊技性能や出玉性能に関するデータやプログラムを格納するための容量を確保することができる。それゆえ、本実施形態では、メインＲＯＭ１０２の増えた空き容量を活用して、遊技性を高めることも可能になる。
Therefore, in the present embodiment, it is not necessary to determine whether the set value is high or low and/or whether the set value is even or odd for each lottery process. capacity of the main ROM 102) can be reduced. As a result, in this embodiment, it is possible to increase the free space of the
［設定値７セグ表示処理］
次に、図２８４及び図２８５を参照して、設定変更確認処理（図２８２参照）中のＳ１５１０で行う、設定値７セグ表示処理について説明する。なお、図２８４は、設定値７セグ表示処理の手順を示すフローチャートであり、図２８５は、該フローチャート中のＳ１５２１及びＳ１５２２の処理を実行するためのソースプログラムの一例を示す図である。
[Setting value 7-segment display processing]
Next, with reference to FIGS. 284 and 285, the setting value 7-segment display process performed in S1510 during the setting change confirmation process (see FIG. 282) will be described. FIG. 284 is a flowchart showing the procedure of the setting value 7-segment display process, and FIG. 285 is a diagram showing an example of a source program for executing the processes of S1521 and S1522 in the flowchart.
まず、メインＣＰＵ１０１は、設定値（内部値）の奇数化処理を行う（Ｓ１５２１）。この処理では、メインＣＰＵ１０１は、設定値の内部値（「０」～「３」）のデータ（８ビットデータ）のビット０に「１」をセット（所定のビットセット処理）して、設定値の内部値を奇数にする。なお、この奇数化処理前の設定値の内部値が奇数（「１」又は「３」）である場合には、設定値（内部値）のビット０の値がすでに「１」であるので、この奇数化処理において、設定値のビット０の値（「１」）が維持される。
First, the
次いで、メインＣＰＵ１０１は、７セグ表示用設定値の生成処理（Ｓ１５２２）。この処理では、メインＣＰＵ１０１は、設定値の内部値「０」、「１」、「２」及び「３」を、それぞれ、情報表示器６内の７セグＬＥＤで表示される設定値の数値（７セグ表示用設定値）「１」、「２」、「５」及び「６」を変換する。具体的には、メインＣＰＵ１０１は、奇数化処理前の設定値の内部値に奇数化処理後の設定値の内部値を加算して、奇数化処理前の設定値の内部値に対応する７セグ表示用設定値を生成する。
Next, the
次いで、メインＣＰＵ１０１は、７セグ表示用設定値を表示データ格納領域（不図示）に格納する（Ｓ１５２３）。次いで、メインＣＰＵ１０１は、図１６１で説明した７セグ表示データ生成処理を行う（Ｓ１５２４）。この処理では、メインＣＰＵ１０１は、７セグ表示用設定値に基づいて、設定値表示データ（７セグ表示データ）を生成する。そして、Ｓ１５２４の処理後、メインＣＰＵ１０１は、設定値７セグ表示処理を終了し、処理を設定変更確認処理（図２８２参照）のＳ１５１１の処理に移す。
Next, the
本実施形態では、上述のようにして、設定値７セグ表示処理が行われる。なお、設定値を表示する７セグＬＥＤは、本発明に係る表示器の一具体例を示すものである。また、本実施形態のパチスロ１では、上述のように、主制御基板７１（メインＣＰＵ１０１）は、設定値７セグ表示処理において、設定値表示データ（７セグ表示データ）を生成する。それゆえ、主制御基板７１（メインＣＰＵ１０１）は、設定値表示手段としても機能する。さらに、主制御基板７１（メインＣＰＵ１０１）は、設定値７セグ表示処理において、設定値の内部値を、対応する７セグ表示用設定値に変換する。それゆえ、主制御基板７１（メインＣＰＵ１０１）は、設定値変換手段としても機能する。
In this embodiment, the set value 7-segment display process is performed as described above. Note that the 7-segment LED that displays the set value is a specific example of the indicator according to the present invention. In the pachi-
上述した設定値７セグ表示処理中のＳ１５２１及びＳ１５２２の処理（設定値の内部値の奇数化処理及び７セグ表示用設定値の生成処理）は、メインＣＰＵ１０１が、図２８５のソースプログラムで規定されている各ソースコードを順次実行することにより行われる。具体的には、次のような処理が行われる。
The processing of S1521 and S1522 in the setting value 7-segment display processing described above (the processing for converting the internal value of the setting value to an odd number and the processing for generating the setting value for 7-segment display) is performed by the
まず、メインＣＰＵ１０１がソースコード「ＬＤ Ｅ，Ａ」を実行すると、Ａレジスタにセットされているデータ値（設定値の内部値「０」～「３」）がＥレジスタに格納される。この処理により、奇数化処理前の設定値の内部値をＥレジスタに退避させる。
First, when the
次いで、メインＣＰＵ１０１がソースコード「ＳＥＴ ０，Ａ」（ＳＥＴ命令：ビットセット処理）を実行すると、Ａレジスタのビット０に「１」がセットされる。すなわち、このＳＥＴ命令により、Ａレジスタに格納されている設定値の内部値に対して奇数化処理が実行される。そして、このＳＥＴ命令では、奇数化処理後の設定値の内部値は、Ａレジスタに格納される。
Next, when the
例えば、設定値の内部値が「０」（偶数）である場合において上記ＳＥＴ命令が実行されると、Ａレジスタに格納されている奇数化処理前の設定値の内部値「０００００００Ｂ」が奇数化処理より、「０００００００１Ｂ」（設定値の内部値＝「１」）に変換され、奇数化処理後の設定値の内部値「０００００００１Ｂ」がＡレジスタに格納される。設定値の内部値が「１」（奇数）である場合において上記ＳＥＴ命令が実行されると、Ａレジスタに格納されている奇数化処理前の設定値の内部値「００００００１Ｂ」は、奇数化処理より変化せず、奇数化処理後の設定値の内部値「０００００００１Ｂ」がＡレジスタに格納される。設定値の内部値が「２」（偶数）である場合において上記ＳＥＴ命令が実行されると、Ａレジスタに格納されている奇数化処理前の設定値の内部値「０００００１０Ｂ」が奇数化処理より、「００００００１１Ｂ」（設定値の内部値＝「３」）に変換され、奇数化処理後の設定値の内部値「００００００１１Ｂ」がＡレジスタに格納される。また、設定値の内部値が「３」（奇数）である場合において上記ＳＥＴ命令が実行されると、Ａレジスタに格納されている奇数化処理前の設定値の内部値「０００００１１Ｂ」は、奇数化処理より変化せず、奇数化処理後の設定値の内部値「００００００１１Ｂ」がＡレジスタに格納される。 For example, when the above SET instruction is executed when the internal value of the setting value is "0" (an even number), the internal value of the setting value "0000000B" before odd number conversion processing stored in the A register is changed to an odd number. Through the process, it is converted to "00000001B" (the internal value of the set value = "1"), and the internal value of the set value "00000001B" after the odd number conversion process is stored in the A register. When the above SET instruction is executed when the internal value of the setting value is "1" (odd number), the internal value of the setting value "0000001B" before the odd number conversion process stored in the A register is changed to the odd number conversion process. The internal value "00000001B" of the setting value after the odd number conversion process is stored in the A register. When the above SET instruction is executed when the internal value of the set value is "2" (an even number), the internal value "0000010B" of the set value before the odd number conversion process stored in the A register is changed to , “00000011B” (the internal value of the set value=“3”), and the internal value “00000011B” of the set value after the odd number conversion process is stored in the A register. Further, when the above SET instruction is executed when the internal value of the setting value is "3" (odd number), the internal value "0000011B" of the setting value before odd number conversion processing stored in the A register becomes an odd number. The internal value "00000011B" of the set value after the odd number conversion process is stored in the A register without being changed by the conversion process.
その後、メインＣＰＵ１０１がソースコード「ＡＤＤ Ａ，Ｅ」（ＡＤＤ命令）を実行すると、Ａレジスタに格納されている奇数化処理後の設定値の内部値と、Ｅレジスタに格納されている奇数化処理前の設定値の内部値とが加算され、該加算結果がＡレジスタに格納される。このＡＤＤ命令により、奇数化処理前の設定値の内部値に対応する７セグ表示用設定値（「１」，「２」，「５」又は「６」：加算結果）が生成される。
After that, when the
例えば、奇数化処理前の設定値の内部値が「０」である場合において上記ＡＤＤ命令が実行されると、Ａレジスタに格納されている奇数化処理後の設定値の内部値「１（００００００１Ｂ）」と、Ｅレジスタに格納されている奇数化処理前の設定値の内部値「０（０００００００Ｂ）」とが加算され、奇数化処理前の設定値の内部値「０」に対応する７セグ表示用設定値「１（００００００１Ｂ）」が生成される。奇数化処理前の設定値の内部値が「１」である場合において上記ＡＤＤ命令が実行されると、Ａレジスタに格納されている奇数化処理後の設定値の内部値「１（００００００１Ｂ）」と、Ｅレジスタに格納されている奇数化処理前の設定値の内部値「１（００００００１Ｂ）」とが加算され、奇数化処理前の設定値の内部値「１」に対応する７セグ表示用設定値「２（０００００１０Ｂ）」が生成される。奇数化処理前の設定値の内部値が「２」である場合において上記ＡＤＤ命令が実行されると、Ａレジスタに格納されている奇数化処理後の設定値の内部値「３（０００００１１Ｂ）」と、Ｅレジスタに格納されている奇数化処理前の設定値の内部値「２（０００００１０Ｂ）」とが加算され、奇数化処理前の設定値の内部値「２」に対応する７セグ表示用設定値「５（００００１０１Ｂ）」が生成される。また、奇数化処理前の設定値の内部値が「３」である場合において上記ＡＤＤ命令が実行されると、Ａレジスタに格納されている奇数化処理後の設定値の内部値「３（０００００１１Ｂ）」と、Ｅレジスタに格納されている奇数化処理前の設定値の内部値「３（０００００１１Ｂ）」とが加算され、奇数化処理前の設定値の内部値「３」に対応する７セグ表示用設定値「６（００００１１１Ｂ）」が生成される。 For example, when the internal value of the pre-odd setting value is "0" and the ADD instruction is executed, the internal value of the pre-odd setting value stored in the A register is "1 (0000001B )” and the internal value “0 (0000000B)” of the pre-odd set value stored in the E register are added, and the 7-segment corresponding to the internal value “0” of the pre-odd set value is added. A set value for display “1 (0000001B)” is generated. If the ADD instruction is executed when the internal value of the set value before the odd number conversion process is "1", the internal value of the set value after the odd number conversion process stored in the A register is changed to "1 (0000001B)". and the internal value "1 (0000001B)" of the setting value before the odd number conversion process stored in the E register is added, and the 7-segment display corresponding to the internal value "1" of the setting value before the odd number conversion process is added. A set value "2 (0000010B)" is generated. If the ADD instruction is executed when the internal value of the pre-odd setting value is "2", the internal value of the post-odd setting value stored in the A register is changed to "3 (0000011B)". and the internal value "2 (0000010B)" of the pre-odd set value stored in the E register are added, and the 7-segment display corresponding to the internal value "2" of the pre-odd set value is added. A set value "5 (0000101B)" is generated. Further, when the internal value of the pre-odd setting value is "3" and the ADD instruction is executed, the internal value of the pre-odd setting value stored in the A register is "3 (0000011B )” and the internal value “3 (0000011B)” of the pre-odd set value stored in the E register are added, and the 7-segment corresponding to the internal value “3” of the pre-odd set value is added. A set value for display “6 (0000111B)” is generated.
上述のように、設定値の内部値に対応する７セグ表示用設定値を特定の演算処理（本実施形態では、ビットセット処理と加算処理との組み合わせ）により生成することにより、次のような効果が得られる。 As described above, the 7-segment display setting values corresponding to the internal values of the setting values are generated by specific arithmetic processing (in this embodiment, a combination of bit setting processing and addition processing), so that the following effect is obtained.
一般的に、設定値の内部値を対応する７セグ表示用設定値を変換する手法としては、例えば、設定値の内部値を７セグ表示用設定値に変換するための表示変換用テーブルを用意する手法が用いられる。しかしながら、この手法では、メインＲＯＭ１０２に、表示変換用テーブルを格納するとともに、変換処理において、該表示変換用テーブルにアクセスするための処理をソースプログラム上で規定する必要がある。
In general, as a method of converting the internal value of the setting value to the corresponding setting value for 7-segment display, for example, prepare a display conversion table for converting the internal value of the setting value to the setting value for 7-segment display. method is used. However, in this method, it is necessary to store the display conversion table in the
それに対して、上述した本実施形態の手法では、設定値の内部値に対応する７セグ表示用設定値を特定の演算処理により生成するので、表示変換用テーブル、及び、該表示変換用テーブルにアクセスするための処理が不要となり、その分、データテーブル及びソースプログラムの容量（メインＲＯＭ１０２の使用容量）を低減することができる。それゆえ、本実施形態では、メインＲＯＭ１０２内のプログラム領域及びデータテーブル領域の空き容量を増やし、ＲＯＭ容量が圧迫されること抑制することができるとともに、処理の高速化も図ることができる。さらに、本実施形態では、メインＲＯＭ１０２の空き容量を増やすことができるので、遊技性能や出玉性能に関するデータやプログラムを格納するための容量を確保することができる。それゆえ、本実施形態では、メインＲＯＭ１０２の増えた空き容量を活用して、遊技性を高めることが可能になる。
On the other hand, in the method of the present embodiment described above, since the set values for 7-segment display corresponding to the internal values of the set values are generated by specific arithmetic processing, the display conversion table and the display conversion table Processing for accessing becomes unnecessary, and the capacity of the data table and the source program (used capacity of the main ROM 102) can be reduced accordingly. Therefore, in this embodiment, it is possible to increase the free space of the program area and the data table area in the
［メインＣＰＵの制御によるパチスロのメイン処理］
次に、図２８６を参照して、メインＣＰＵ１０１の制御により実行される本実施形態のパチスロ１のメイン処理（主要動作処理）について説明する。なお、図２８６は、メイン処理の手順を示すフローチャート（メインフロー）である。
[Pachislot main processing controlled by main CPU]
Next, with reference to FIG. 286, the main processing (main operation processing) of pachi-
まず、メインＣＰＵ１０１は、ＲＡＭ初期化処理（一遊技終了時アドレス）を行う（Ｓ２００１）。この処理は、上記第１実施形態（図８２中のＳ２０１の処理）と同様にして行われる。次いで、メインＣＰＵ１０１は、図８３で説明したメダル受付・スタートチェック処理を行う（Ｓ２００２）。
First, the
次いで、メインＣＰＵ１０１は、図９１で説明した乱数取得処理を行う（Ｓ２００３）。この処理では、メインＣＰＵ１０１は、内部当籤役抽籤用の乱数値（ハードラッチ乱数：０～６５５３５）及びＡＲＴ関連の各種出玉抽籤で用いられる各種出玉抽籤用乱数値（ソフトラッチ乱数：０～６５５３５、０～２５５）を抽出し、該抽出した各乱数値を、メインＲＡＭ１０３内の対応する乱数値格納領域（図２７２及び図２７３参照）に格納する。
Next, the
次いで、メインＣＰＵ１０１は、Ｓ２００３で抽出した内部当籤役抽籤用の乱数値を用いて、図９２で説明した内部抽籤処理を行う（Ｓ２００４）。なお、この処理で決定される内部当籤役の種類、ボーナスに係る役が内部当籤役として決定された場合に移行するＲＴ状態の種類、処理の制御パラメータ（ループ回数）などは、本実施形態のパチスロ１の仕様に対応するものに適宜変更される。
Next, the
次いで、メインＣＰＵ１０１は、図柄設定処理を行う（Ｓ２００５）。この処理では、メインＣＰＵ１０１は、例えば、当り要求フラグステータス（フラグステータス情報）から内部当籤役を生成する処理、当り要求フラグデータの展開処理、当り要求フラグデータを当り要求フラグ格納領域を格納する処理等を行う。なお、図柄設定処理の詳細については、後述の図２８７及び図２８８を参照しながら後で説明する。
Next, the
次いで、メインＣＰＵ１０１は、ゲーム数更新処理を行う（Ｓ２００６）。この処理では、メインＣＰＵ１０１は、今回の遊技のスタートに伴い各種遊技状態のゲーム数（残りゲーム数）を更新する。例えば、メインＣＰＵ１０１は、ＲＴ１状態やＲＴ３状態中のゲーム数、ＣＺ前兆やＡＲＴ前兆中の前兆ゲーム数、ＣＺ中のゲーム数、又は、通常ＡＲＴ中のゲーム数を更新（１減算）する。
Next, the
次いで、メインＣＰＵ１０１は、スタートコマンド生成格納処理を行う（Ｓ２００７）。この処理は、上記第１実施形態（図８２中のＳ２０６の処理）と同様にして行われる。次いで、メインＣＰＵ１０１は、図１０２で説明した第２インターフェースボード制御処理を行う（Ｓ２００８）。なお、第２インターフェースボード制御処理は、メインＲＡＭ１０３の規定外用作業領域で実行される。
Next, the
次いで、メインＣＰＵ１０１は、スタート時出玉関連抽籤処理を行う（Ｓ２００９）。この処理では、メインＣＰＵ１０１は、主に、Ｓ２００３で抽出した各種出玉抽籤用乱数値を用い、図２５０～図２６３で説明した遊技開始時に遊技状態に応じて行われるＡＲＴ関連の各種出玉抽籤を行う。また、この処理では、メインＣＰＵ１０１は、遊技ロックの抽籤処理も行う。なお、本実施形態では、例えば、遊技者にとって有利な遊技状態への移行が確定した場合に遊技ロックが発生し、これにより、有利な遊技状態への移行確定が遊技者に報知される。
Next, the
次いで、メインＣＰＵ１０１は、遊技ロック設定処理を行う（Ｓ２０１０）。この処理では、メインＣＰＵ１０１は、Ｓ２００９で行われた遊技ロック抽籤の結果に応じて、遊技開始時の遊技ロックを実行する。なお、遊技ロック設定処理の詳細については、後述の図２９２を参照しながら後で説明する。
Next, the
次いで、メインＣＰＵ１０１は、リール停止初期設定処理を行う（Ｓ２０１１）。次いで、メインＣＰＵ１０１は、リール回転開始処理を行う（Ｓ２０１２）。次いで、メインＣＰＵ１０１は、リール回転開始コマンド生成格納処理を行う（Ｓ２０１３）。このＳ２０１１～Ｓ２０１３の処理は、上記第１実施形態（図８２中のＳ２０９～Ｓ２１１の処理）と同様にして行われる。
Next, the
次いで、メインＣＰＵ１０１は、図１３４及び図１３５で説明した引込優先順位格納処理を行う（Ｓ２０１４）。次いで、メインＣＰＵ１０１は、図１３８で説明したリール停止制御処理を行う（Ｓ２０１５）。次いで、メインＣＰＵ１０１は、図１４５で説明した入賞検索処理を行う（Ｓ２０１６）。なお、これらの各処理において、設定される処理の各種制御パラメータ（ループ回数、チェック回数等）は、本実施形態のパチスロ１の仕様に対応するものに適宜変更される。
Next, the
次いで、メインＣＰＵ１０１は、図１４８で説明したイリーガルヒットチェック処理を行う（Ｓ２０１７）。次いで、メインＣＰＵ１０１は、図１５０で入賞チェック・メダル払出処理を行う（Ｓ２０１８）。なお、これらの各処理において、設定される処理の各種制御パラメータ（チェック回数等）は、本実施形態のパチスロ１の仕様に対応するものに適宜変更される。
Next, the
次いで、メインＣＰＵ１０１は、遊技ロック設定処理を行う（Ｓ２０１９）。この処理では、メインＣＰＵ１０１は、Ｓ２００９で行われた遊技ロック抽籤の結果に応じて、遊技終了時の遊技ロックを実行する。なお、遊技ロック設定処理の詳細については、後述の図２９２を参照しながら後で説明する。
Next, the
次いで、メインＣＰＵ１０１は、停止時出玉関連抽籤処理を行う（Ｓ２０２０）。この処理では、メインＣＰＵ１０１は、主に、遊技状態に応じて、図２５０～図２６３で説明したリール停止時の各種抽籤を行う。
Next, the
次いで、メインＣＰＵ１０１は、ＢＢチェック処理を行う（Ｓ２０２１）。この処理では、メインＣＰＵ１０１は、ボーナス状態の作動及び終了を制御する。具体的には、メインＣＰＵ１０１は、略称「クラウンＢＢ」に係る図柄組合せが有効ラインに沿って表示されるとＣＢＢを作動させ、また、略称「ＢＢ」に係る図柄組合せが有効ラインに沿って表示されるとＮＢＢを作動させる。また、メインＣＰＵ１０１は、ＢＢ（ＣＢＢ又はＮＢＢ）の作動中に払い出されたメダルの枚数が規定枚数に達すると、ＢＢの作動を終了する。
Next, the
次いで、メインＣＰＵ１０１は、ＲＴチェック処理を行う（Ｓ２０２２）。この処理では、メインＣＰＵ１０１は、図１７８に示す移行条件に応じて、ＲＴ状態の移行制御を行う。なお、メインＣＰＵ１０１は、通常状態中にＲＴ状態をＲＴ３状態に移行させた場合には、ＡＲＴ状態のセット数を付与する（図２０９（Ｂ－２）参照）。
Next, the
次いで、メインＣＰＵ１０１は、報知状態移行処理を行う（Ｓ２０２３）。この処理では、メインＣＰＵ１０１は、図２０６及び図２０７に示す移行条件に応じて、報知（ＡＲＴ）機能の作動の有無を考慮した遊技状態の移行制御を行う。そして、Ｓ２０２３の処理後（一遊技終了後）、メインＣＰＵ１０１は、処理をＳ２００１の処理に戻し、Ｓ２００１以降の処理を繰り返す。
Next, the
［図柄設定処理］
次に、図２８７～図２９１を参照して、メインフロー（図２８６参照）中のＳ２００５で行う本実施形態の図柄設定処理について説明する。なお、図２８７及び図２８８は、図柄設定処理の手順を示すフローチャートであり、図２８９は、図柄設定処理のソースプログラム上で、実際に参照されるボーナス作動中小役当籤番号変換テーブルの構成を示す図であり、図２９０は、図柄設定処理で補正対象となる小役当籤番号の補正後（変換後）の小役当籤番号を示す図であり、図２９１は、該フローチャート中のＳ２０３３～Ｓ２０３５の処理を実行するためのソースプログラムの一例を示す図である。
[Pattern setting process]
Next, referring to FIGS. 287 to 291, the symbol setting process of this embodiment performed at S2005 in the main flow (see FIG. 286) will be described. 287 and 288 are flow charts showing the procedure of the symbol setting process, and FIG. 289 shows the configuration of the bonus activation medium and small combination winning number conversion table actually referred to in the source program of the symbol setting process. FIG. 290 is a diagram showing minor winning winning numbers after correction (after conversion) of minor winning winning numbers to be corrected in the symbol setting process, and FIG. FIG. 3 is a diagram showing an example of a source program for executing processing; FIG.
まず、メインＣＰＵ１０１は、内部抽籤処理で取得された当り要求フラグステータスに基づいて、特賞当籤番号及び小役当籤番号を抽出し、該抽出された特賞当籤番号及び小役当籤番号をメインＲＡＭ１０３内の当籤番号格納領域（不図示）に保存する（Ｓ２０３１）。この処理は、上記第１実施形態（図９７中のＳ３２１の処理）と同様にして行われ、除算処理により生成された、商の値が特賞（ボーナス）当籤番号となり、余りの値が小役当籤番号となる。また、この際、生成された小役当籤番号はＡレジスタ（アキュームレータ）に格納される。なお、図示しないが、本実施形態における当籤番号格納領域の構成は、本実施形態のパチスロ１の仕様に対応した構成となる。
First, the
次いで、メインＣＰＵ１０１は、ボーナス（有利な特別遊技）作動中であるか否かを判別する（Ｓ２０３２）。この判定処理は、遊技状態フラグ格納領域を参照して行われる。なお、図示しないが、本実施形態における遊技状態フラグ格納領域の構成は、本実施形態のパチスロ１の仕様に対応した構成となる。
Next, the
Ｓ２０３２において、メインＣＰＵ１０１が、ボーナス作動中でないと判別したとき（Ｓ２０３２がＮＯ判定の場合）、メインＣＰＵ１０１は、後述のＳ２０３８の処理を行う。一方、Ｓ２０３２において、メインＣＰＵ１０１が、ボーナス作動中であると判別したとき（Ｓ２０３２がＹＥＳ判定の場合）、メインＣＰＵ１０１は、ボーナス作動中小役当籤番号変換テーブルをセットする（Ｓ２０３３）。この処理では、メインＣＰＵ１０１は、ボーナス作動中小役当籤番号変換テーブルの格納領域の先頭アドレスをＨＬレジスタ（第１ペアレジスタ）にセットする。
In S2032, when the
なお、本実施形態の図柄設定処理において、小役当籤番号の変換対象となる小役当籤番号は、「４６」（強ベル）、「４５」（共通ベル）、「３」（弱チェリプ）及び「０」（ハズレ）の４種類である。そして、ボーナス作動中小役当籤番号変換テーブルは、図２８９に示すように、先頭アドレス「ｄＢＢＦＲＴＳＬＴＢ」～アドレス「ｄＢＢＦＲＴＳＬＴＢ＋３」までの領域（４バイト）に配置され、変換前の小役当籤番号「４６」（強ベル）は、アドレス「ｄＢＢＦＲＴＳＬＴＢ」の領域に格納され、変換前の小役当籤番号「４５」（共通ベル）は、アドレス「ｄＢＢＦＲＴＳＬＴＢ＋１」の領域に格納され、変換前の小役当籤番号「３」（弱チェリプ）は、アドレス「ｄＢＢＦＲＴＳＬＴＢ＋２」の領域に格納され、変換前の小役当籤番号「０」（ハズレ）は、アドレス「ｄＢＢＦＲＴＳＬＴＢ＋３」の領域に格納される。なお、これらの変換対象となる小役当籤番号では、例えば、リールの停止制御等が、ボーナス作動時と非作動時とで異なる。 In the symbol setting process of the present embodiment, the minor winning winning numbers to be converted into minor winning winning winning numbers are "46" (strong bell), "45" (common bell), "3" (weak bell) and There are four types of "0" (losing). Then, as shown in FIG. 289, the bonus operation medium and small winning combination winning number conversion table is arranged in an area (4 bytes) from the top address "dBBFRTSLTB" to the address "dBBFRTSLTB+3", and the minor winning combination winning number before conversion is "46". (strong bell) is stored in the area of the address "dBBFRTSLTB", the pre-conversion minor winning winning number "45" (common bell) is stored in the area of the address "dBBFRTSLTB+1", and the minor winning winning number before conversion " 3" (weak chlip) is stored in the area of address "dBBFRTSLTB+2", and the minor win winning number "0" (losing) before conversion is stored in the area of address "dBBFRTSLTB+3". It should be noted that, with these minor winning winning numbers to be converted, for example, reel stop control and the like differ between when the bonus is activated and when it is not activated.
次いで、メインＣＰＵ１０１は、検索カウンタ（検索値）に「４」をセットする（Ｓ２０３４）。なお、この処理で検索カウンタにセットされる値は、変換対象の小役の種別数、すなわち、ボーナス作動中小役当籤番号変換テーブルのバイト数である。また、この処理では、検索カウンタはＢＣレジスタ（第２ペアレジスタ）で構成される。
Next, the
次いで、メインＣＰＵ１０１は、変換対象検索処理を行う（Ｓ２０３５）。この処理では、メインＣＰＵ１０１は、Ｓ２０３１で取得された小役当籤番号と、ボーナス作動中小役当籤番号変換テーブルに格納された変換対象となる小役当籤番号とが一致するか否かを順次、チェックする。また、この処理では、このチェック処理が一回実施される度に、検索カウンタの値を１減算するとともに、チェック対象（変換対象）の小役当籤番号を変更する（参照するボーナス作動中小役当籤番号変換テーブル内のアドレスを＋１更新する）。そして、このチェック処理は、検索カウンタの値が「０」になるまで繰り返される。すなわち、本実施形態の変換対象検索処理では、このチェック処理が４回繰り返される。なお、後述するように、この変換対象検索処理は、一つの命令コード（ＣＰＩＲ命令）により一括して実行される。
Next, the
次いで、メインＣＰＵ１０１は、Ｓ２０３５の変換対象検索処理において、Ｓ２０３１で取得された小役当籤番号と一致する小役当籤番号がボーナス作動中小役当籤番号変換テーブル内にあったか否かを判別する（Ｓ２０３６）。
Next, the
Ｓ２０３６において、メインＣＰＵ１０１が、Ｓ２０３１で取得された小役当籤番号と一致する小役当籤番号がボーナス作動中小役当籤番号変換テーブル内になかったと判別したとき（Ｓ２０３６がＮＯ判定の場合）、メインＣＰＵ１０１は、後述のＳ２０３８の処理を行う。
In S2036, when the
一方、Ｓ２０３６において、メインＣＰＵ１０１が、Ｓ２０３１で取得された小役当籤番号と一致する小役当籤番号がボーナス作動中小役当籤番号変換テーブル内にあったと判別したとき（Ｓ２０３６がＹＥＳ判定の場合）、メインＣＰＵ１０１は、小役当籤番号の変換（補正）処理を行う（Ｓ２０３７）。この処理では、メインＣＰＵ１０１は、Ｓ２０３１で取得された小役当籤番号とボーナス作動中小役当籤番号変換テーブル内の変換対象の小役当籤番号とが一致したときの検索カウンタの値（検索値０～３）に「５２」（補正値）を加算した値を変換後の小役当籤番号とする。
On the other hand, when the
具体的には、図２９０に示すように、Ｓ２０３１で取得された小役当籤番号が「４６」（強ベル）である時には、検索値が「３」となるので、変換後の小役当籤番号は、「５５（＝３＋５２）」となり、小役当籤番号が「４６」から「５５」（ＢＢ中強ベル）に変換される。Ｓ２０３１で取得された小役当籤番号が「４５」（共通ベル）である時には、検索値が「２」となるので、変換後の小役当籤番号は、「５４（＝２＋５２）」となり、小役当籤番号が「４５」から「５４」（ＢＢ中共通ベル）に変換される。Ｓ２０３１で取得された小役当籤番号が「３」（弱チェリプ）である時には、検索値が「１」となるので、変換後の小役当籤番号は、「５３（＝１＋５２）」となり、小役当籤番号が「３」から「５３」（ＢＢ中弱チェリプ）に変換される。また、Ｓ２０３１で取得された小役当籤番号が「０」（ハズレ）である時には、検索値が「０」となるので、変換後の小役当籤番号は、「５２（＝０＋５２）」となり、小役当籤番号が「０」から「５２」（ＢＢ中ハズレ）に変換される。 Specifically, as shown in FIG. 290, when the minor winning combination winning number acquired in S2031 is "46" (strong bell), the search value is "3", so the converted minor winning winning winning number becomes "55 (=3+52)", and the minor win winning number is converted from "46" to "55" (BB medium high bell). When the minor winning combination winning number acquired in S2031 is "45" (common bell), the search value is "2", so the minor winning winning number after conversion is "54 (=2+52)". The winning combination number is converted from "45" to "54" (common bell in BB). When the minor winning combination winning number acquired in S2031 is "3" (weak check), the search value is "1", so the minor winning winning number after conversion is "53 (=1+52)". The winning combination number is changed from "3" to "53" (BB middle weak Cherip). Also, when the minor winning combination winning number acquired in S2031 is "0" (losing), the search value is "0", so the minor winning winning number after conversion is "52 (=0+52)". The minor win winning number is converted from "0" to "52" (losing during BB).
Ｓ２０３７の処理後、又は、Ｓ２０３２或いはＳ２０３６がＮＯ判定の場合、メインＣＰＵ１０１は、抽出された小役当籤番号に基づいて、小役が当籤したか否かを判別する（Ｓ２０３８）。この処理は、上記第１実施形態（図９７中のＳ３２２の処理）と同様にして行われる。
After the processing of S2037, or when the determination in S2032 or S2036 is NO, the
Ｓ２０３８において、メインＣＰＵ１０１が、小役が当籤していないと判別したとき（Ｓ２０３８がＮＯ判定の場合）、メインＣＰＵ１０１は、後述のＳ２０４７の処理を行う。一方、Ｓ２０３８において、メインＣＰＵ１０１が、小役が当籤したと判別したとき（Ｓ２０３８がＹＥＳ判定の場合）、メインＣＰＵ１０１は、小役当籤番号を減算結果の初期値としてセットする（Ｓ２０３９）。
When the
次いで、メインＣＰＵ１０１は、当り要求フラグテーブル（不図示）をセットする（Ｓ２０４０）。なお、この処理では、本実施形態のパチスロ１の仕様に対応する当り要求フラグテーブルがセットされる。次いで、メインＣＰＵ１０１は、減算結果を１減算し、該減算結果を更新する（Ｓ２０４１）。次いで、メインＣＰＵ１０１は、減算結果が「０」未満であるか否かを判別する（Ｓ２０４２）。上述したＳ２０３９～Ｓ２０４２の処理は、上記第１実施形態（図９７中のＳ３２３～Ｓ３２６の処理）と同様にして行われる。
Next, the
Ｓ２０４２において、メインＣＰＵ１０１が、減算結果が「０」未満でないと判別したとき（Ｓ２０４２がＮＯ判定の場合）、メインＣＰＵ１０１は、ビット数算出処理を行う（Ｓ２０４３）。次いで、メインＣＰＵ１０１は、ビット数算出処理を行う（Ｓ２０４４）。なお、Ｓ２０４３及びＳ２０４４の処理は、上記第１実施形態（図９７中のＳ３２７及びＳ３２８の処理）と同様にして行われる。そして、上述したＳ２０４１～Ｓ２０４３の処理は、小役当籤番号の回数だけ繰り返される。
When the
一方、Ｓ２０４２において、メインＣＰＵ１０１が、減算結果が「０」未満であると判別したとき（Ｓ２０４２がＹＥＳ判定の場合）、メインＣＰＵ１０１は、当り要求フラグ格納領域（内部当籤役格納領域）のセット処理を行う（Ｓ２０４５）。なお、この処理は、上記第１実施形態（図９７中のＳ３２９の処理）と同様にして行われる。また、図示しないが、本実施形態における当り要求フラグ格納領域の構成は、本実施形態のパチスロ１の仕様に対応した構成となる。次いで、メインＣＰＵ１０１は、図１０１で説明した圧縮データ格納処理を行う（Ｓ２０４６）。
On the other hand, when the
Ｓ２０４６の処理後又はＳ２０３８がＮＯ判定の場合、メインＣＰＵ１０１は、持越役格納領域を参照して、持越役があるか否かを判別する（Ｓ２０４７）。なお、図示しないが、本実施形態における持越格納領域の構成は、本実施形態のパチスロ１の仕様に対応した構成となる。
After the process of S2046 or when the determination in S2038 is NO, the
Ｓ２０４７において、メインＣＰＵ１０１が、持越役があると判別したとき（Ｓ２０４７がＹＥＳ判定の場合）、メインＣＰＵ１０１は、後述のＳ２０５０の処理を行う。一方、Ｓ２０４７において、メインＣＰＵ１０１が、持越役がないと判別したとき（Ｓ２０４７がＮＯ判定の場合）、メインＣＰＵ１０１は、Ｓ２０３１の処理で抽出された特賞当籤番号に基づいて、ＢＢ（ＣＢＢ又はＮＢＢ）が当籤したか否かを判別する（Ｓ２０４８）。
In S2047, when the
Ｓ２０４８において、メインＣＰＵ１０１が、ＢＢが当籤していないと判別したとき（Ｓ２０４８がＮＯ判定の場合）、メインＣＰＵ１０１は、図柄判定処理を終了し、処理をメインフロー（図２８６参照）のＳ２００６に移す。一方、Ｓ２０４８において、メインＣＰＵ１０１が、ＢＢが当籤したと判別したとき（Ｓ２０４８がＹＥＳ判定の場合）、メインＣＰＵ１０１は、当籤した特賞当籤番号を持越役格納領域に格納する（Ｓ２０４９）。
In S2048, when the
Ｓ２０４９の処理後又はＳ２０４７がＹＥＳ判定の場合、メインＣＰＵ１０１は、特賞当籤番号を当籤番号格納領域（不図示）にセットし、当り要求フラグ格納領域（不図示）に当り要求フラグデータをセットし、ＲＴ状態をＲＴ６状態又はＲＴ７状態にセットする（Ｓ２０５０）。そして、Ｓ２０５０の処理後、メインＣＰＵ１０１は、図柄設定処理を終了し、処理をメインフロー（図２８６参照）のＳ２００６に移す。
After the processing of S2049 or when the determination in S2047 is YES, the
本実施形態では、上述のようにして、図柄設定処理が行われる。なお、本実施形態のパチスロ１では、上述のように、主制御基板７１（メインＣＰＵ１０１）は、図柄設定処理において、ボーナス作動中小役当籤番号変換テーブルに基づいて、小役当籤番号を変換（補正）する。それゆえ、主制御基板７１（メインＣＰＵ１０１）は、内部当籤役変換手段としても機能する。また、図柄設定処理において参照されるボーナス作動中小役当籤番号変換テーブルは、本発明に係る特定情報格納領域及び特定当籤番号格納領域の一具体例を示すものである。
In this embodiment, the symbol setting process is performed as described above. In the pachi-
上述した図柄設定処理中のＳ２０３３～Ｓ２０３６の処理（小役当籤番号の変換（補正）対象検索処理）は、メインＣＰＵ１０１が、図２９１のソースプログラムで規定されている各ソースコードを順次実行することにより行われる。具体的には、次のような処理が行われる。
In the process of S2033 to S2036 (search process for conversion (correction) of minor winning combination winning numbers) in the symbol setting process described above, the
まず、メインＣＰＵ１０１がソースコード「ＬＤ ＨＬ，ｄＢＢＦＲＴＳＬＴＢ」を実行すると、ＨＬレジスタに整数値「ｄＢＢＦＲＴＳＬＴＢ」で表されるアドレス（ボーナス作動中小役当籤番号変換テーブルの格納領域の先頭アドレス）が格納される（Ｓ２０３３の処理が実行される）。次いで、メインＣＰＵ１０１がソースコード「ＬＤ ＢＣ，４」を実行すると、ＢＣレジスタに、「４」（検索カウンタ（検索値）の初期値）が格納される（Ｓ２０３４の処理が実行される）。
First, when the
次いで、メインＣＰＵ１０１がＣＰＩＲ命令を実行する（Ｓ２０３５及びＳ２０３６の処理が実行される）。ＣＰＩＲ命令は、メインＣＰＵ１０１専用のブロックサーチ（検索）命令であり、この命令が実行されると、次の処理が行われる。
Next, the
まず、ＨＬレジスタで指定されるメモリ（メインＲＯＭ１０２／メインＲＡＭ１０３）に格納されているデータ（本実施形態では、ボーナス作動中小役当籤番号変換テーブルにセットされている変換対象の小役当籤番号）と、Ａレジスタに格納されているデータ（本実施形態では、Ｓ２０３１で取得された小役当籤番号）とが比較される。次いで、ＨＬレジスタの値（ボーナス作動中小役当籤番号変換テーブル内のアドレス）が１加算される（チェックする変換対象の小役当籤番号が更新される）。次いで、ＢＣレジスタの値（検索カウンタの値）が１減算される。
First, the data stored in the memory (
そして、上述した比較処理の結果として、ＨＬレジスタで指定されるメモリに格納されているデータ（現在チェックされている変換対象の小役当籤番号）と、Ａレジスタに格納されているデータ（Ｓ２０３１で取得された小役当籤番号）とが一致するという結果が得られた場合、又は、ＢＣレジスタの値（本実施形態では、検索カウンタの値）が「０」である場合（ＣＰＩＲ命令の終了条件が成立した場合）、上述の一連の処理が終了する（ＣＰＩＲ命令による処理が終了する）。一方、ＣＰＩＲ命令の終了条件が成立していない場合には、上述した、ＨＬレジスタで指定されるメモリに格納されているデータとＡレジスタに格納されているデータとの比較処理、ＨＬレジスタの値の更新（１加算）処理、ＢＣレジスタの値の更新（１減算）処理、及び、比較結果の判定処理が、ＣＰＩＲ命令の終了条件が成立するまで繰り返し実行される。 Then, as a result of the comparison process described above, the data stored in the memory specified by the HL register (the minor win winning number currently being checked for conversion) and the data stored in the A register (in S2031 obtained minor winning number), or the value of the BC register (in this embodiment, the value of the search counter) is "0" (end condition of CPIR instruction is established), the above series of processing ends (the processing by the CPIR instruction ends). On the other hand, if the termination condition of the CPIR instruction is not satisfied, the above-described comparison processing between the data stored in the memory specified by the HL register and the data stored in the A register, and the value of the HL register updating (adding 1), updating (subtracting 1) the value of the BC register, and judging the comparison result are repeatedly executed until the end condition of the CPIR instruction is satisfied.
上述した小役当籤番号の変換（補正）対象検索処理において、ＣＰＩＲ命令を使用した場合、次のような効果が得られる。ＣＰＩＲ命令では、上述のように、ＨＬレジスタで指定されるメモリに格納されているデータとＡレジスタに格納されているデータとの比較処理、ＨＬレジスタの値の更新（１加算）処理、ＢＣレジスタの値の更新（１減算）処理、及び、比較結果の判定処理の４つの処理を１つの命令コードで一括して実行することができる。すなわち、ＣＰＩＲ命令では、従来、４つの命令コードにより実行されていたこの４つの処理を１つの命令コードで実行することができる。 In the above-described conversion (correction) target search process for minor winning combination winning numbers, when the CPIR command is used, the following effects can be obtained. In the CPIR instruction, as described above, the data stored in the memory specified by the HL register is compared with the data stored in the A register, the value of the HL register is updated (added by 1), and the BC register , and the comparison result determination process can be collectively executed with one instruction code. That is, with the CPIR instruction, these four processes, which were conventionally executed using four instruction codes, can be executed with one instruction code.
それゆえ、メインＣＰＵ１０１専用のＣＰＩＲ命令（ブロックサーチ命令）を用いることにより、ソースプログラムの容量（メインＲＯＭ１０２の使用容量）を低減することができる。その結果、メインＲＯＭ１０２内のプログラム領域の空き容量を増やし、ＲＯＭ容量が圧迫されること抑制することができるとともに、処理の高速化も図ることができる。さらに、本実施形態では、メインＲＯＭ１０２の空き容量を増やすことができるので、遊技性能や出玉性能に関するデータやプログラムを格納するための容量を確保することができる。それゆえ、本実施形態では、メインＲＯＭ１０２の増えた空き容量を活用して、遊技性を高めることが可能になる。
Therefore, by using the CPIR instruction (block search instruction) dedicated to the
［遊技ロック設定処理］
次に、図２９２及び図２９３を参照して、メインフロー（図２８６参照）中のＳ２０１０及びＳ２０１９で行う遊技ロック設定処理について説明する。なお、図２９２は、遊技ロック設定処理の手順を示すフローチャートであり、図２９３は、該フローチャート中のＳ２０６１～Ｓ２０６４の処理を実行するためのソースプログラムの一例を示す図である。
[Game lock setting process]
Next, with reference to FIGS. 292 and 293, the game lock setting process performed at S2010 and S2019 in the main flow (see FIG. 286) will be described. 292 is a flowchart showing the procedure of game lock setting processing, and FIG. 293 is a diagram showing an example of a source program for executing the processing of S2061 to S2064 in the flowchart.
まず、メインＣＰＵ１０１は、遊技ロック情報の取得処理を行う（Ｓ２０６１）。本実施形態では、Ｓ２００９の処理内で実行される遊技ロック抽籤に当籤すると、メインＲＡＭ１０３に設けられた遊技ロック判定フラグ（判定フラグ）又は遊技ロック予約フラグ（予約フラグ）の格納領域（不図示：フラグ格納領域）に遊技ロック情報（遊技ロックの実行の有無やロック内容など）が格納される。この際、遊技開始時の遊技ロックに当籤した場合には、遊技ロック情報が遊技ロック判定フラグに格納され、遊技終了時（リールの全停止後）の遊技ロックに当籤した場合には、遊技ロック情報が遊技ロック予約フラグに格納される。一方、遊技ロック抽籤に当籤しなかった場合（遊技ロックが発生しない場合）には、遊技ロック判定フラグ及び遊技ロック予約フラグのいずれにも遊技ロック情報は格納されない。そして、Ｓ２０６１の処理では、メインＣＰＵ１０１は、遊技ロック判定フラグから遊技ロック情報を取得する（読み出す）。
First, the
次いで、メインＣＰＵ１０１は、遊技ロック予約フラグに格納されているデータを遊技ロック判定フラグに格納する（Ｓ２０６２）。遊技終了時（リールの全停止後）の遊技ロック抽籤に当籤した場合には、この処理により、遊技ロック判定フラグに遊技ロック情報が格納され、遊技終了時（リールの全停止後）の遊技ロック設定処理（Ｓ２０１９）において、遊技ロックが実行される。次いで、メインＣＰＵ１０１は、遊技ロック予約フラグに格納されているデータをクリアする（Ｓ２０６３）。
Next, the
次いで、メインＣＰＵ１０１は、Ｓ２０６１の処理において遊技ロック情報が取得されたか否かを判別する（Ｓ２０６４）。なお、遊技開始時の遊技ロック設定処理（Ｓ２０１０）では、遊技ロック抽籤に当籤しなかった場合だけでなく、遊技終了時（リールの全停止後）の遊技ロックに当籤して遊技ロック予約フラグに遊技ロック情報が格納されている場合にも、Ｓ２０６４の判定結果はＮＯ判定となる。ただし、遊技終了時（リールの全停止後）の遊技ロックに当籤した場合、遊技開始時の遊技ロック設定処理（Ｓ２０１０）中のＳ２０６２の処理において、遊技ロック予約フラグに格納されているデータが遊技ロック判定フラグにコピーされるので、遊技終了時（リールの全停止後）の遊技ロック設定処理（Ｓ２０１９）では、Ｓ２０６４の判定結果はＹＥＳ判定となる。
Next, the
Ｓ２０６４において、メインＣＰＵ１０１が、遊技ロック情報が取得されなかったと判別したとき（Ｓ２０６４がＮＯ判定の場合）、メインＣＰＵ１０１は、遊技ロック設定処理を終了する。一方、Ｓ２０６４において、メインＣＰＵ１０１が、遊技ロック情報が取得されたと判別したとき（Ｓ２０６４がＹＥＳ判定の場合）、メインＣＰＵ１０１は、取得された遊技ロック情報に基づいて遊技停止（遊技ロック）実行処理を行う（Ｓ２０６５）。そして、Ｓ２０６５の処理後、メインＣＰＵ１０１は、遊技ロック設定処理を終了する。
In S2064, when the
なお、実行中の遊技ロック設定処理が遊技開始時の遊技ロック設定処理（Ｓ２０１０）である場合には、メインＣＰＵ１０１は、遊技ロック設定処理の終了後、処理をメインフロー（図２８６参照）のＳ２０１１に移す。一方、実行中の遊技ロック設定処理が、遊技終了時（リールの全停止後）の遊技ロック設定処理（Ｓ２０１９）である場合には、メインＣＰＵ１０１は、遊技ロック設定処理の終了後、処理をメインフロー（図２８６参照）のＳ２０２０に移す。
If the game lock setting process being executed is the game lock setting process at the start of the game (S2010), the
本実施形態では、上述のようにして、遊技ロック設定処理が行われる。なお、本実施形態のパチスロ１では、上述のように、主制御基板７１（メインＣＰＵ１０１）は、遊技ロック設定処理を行う。それゆえ、主制御基板７１（メインＣＰＵ１０１）は、ロック実行手段としても機能する。また、主制御基板７１（メインＣＰＵ１０１）は、スタート時出玉関連抽籤処理内において、遊技ロック抽籤を行う。それゆえ、主制御基板７１（メインＣＰＵ１０１）は、遊技ロック抽籤手段としても機能する。
In this embodiment, the game lock setting process is performed as described above. In the pachi-
上述した遊技ロック設定処理中のＳ２０６１～Ｓ２０６４の処理は、メインＣＰＵ１０１が、図２９３のソースプログラムで規定されている各ソースコードを順次実行することにより行われる。具体的には、次のような処理が行われる。
The processing of S2061 to S2064 during the game lock setting processing described above is performed by the
まず、メインＣＰＵ１０１がソースコード「ＬＤＱ ＨＬ，ｗＬＯＣＫ＿ＲＳＶ－１」（所定の読み出し命令）を実行すると、Ｑレジスタ（拡張レジスタ）の内容（遊技ロック予約フラグのアドレスの上位側のアドレス値）と、整数値「ｗＬＯＣＫ＿ＲＳＶ－１」（遊技ロック予約フラグのアドレスの下位側のアドレス値から１減算した値）とで指定されるアドレスが、ＨＬレジスタ（ペアレジスタ，第３のレジスタ）に格納される。なお、本実施形態では、次のＩＮＬＤ命令実行時に、ＨＬレジスタの値に「１」及び「２」が加算されるので、ソースコード「ＬＤＱ ＨＬ，ｗＬＯＣＫ＿ＲＳＶ－１」では、遊技ロック予約フラグのアドレス「ｗＬＯＣＫ＿ＲＳＶ」から予め「１」が減算されている。また、本実施形態では、遊技ロック予約フラグのアドレス「ｗＬＯＣＫ＿ＲＳＶ」の次のアドレスが遊技ロック判定フラグのアドレス「ｗＬＯＣＫ＿ＦＬＧ」となる。
First, when the
次いで、メインＣＰＵ１０１がソースコード「ＩＮＬＤ ＡＥ，（ＨＬ）」を実行する。ＩＮＬＤ命令は、メインＣＰＵ１０１専用の指定レジスタロード命令であり、この命令が実行されると、次の処理が行われる。
Next, the
まず、ＨＬレジスタに格納されている値（アドレス「ｗＬＯＣＫ＿ＲＳＶ－１」）に「１」を加算した値（遊技ロック予約フラグのアドレス「ｗＬＯＣＫ＿ＲＳＶ」）で指定されるアドレスに格納されているデータと、ＨＬレジスタに格納されている値に「２」を加算した値（遊技ロック判定フラグのアドレス「ｗＬＯＣＫ＿ＦＬＧ」）で指定されるアドレスに格納されているデータとが、ＡＥレジスタに読み出される。この際、Ａレジスタ（第１のレジスタ）に遊技ロック判定フラグのアドレス「ｗＬＯＣＫ＿ＦＬＧ」に格納されているデータが格納され、Ｅレジスタ（第２のレジスタ）に遊技ロック予約フラグのアドレス「ｗＬＯＣＫ＿ＲＳＶ」に格納されているデータが格納される。その後、ＨＬレジスタの値に「２」が加算され、ＨＬレジスタには、遊技ロック予約フラグのアドレス「ｗＬＯＣＫ＿ＦＬＧ」が格納される。本実施形態では、このＩＮＬＤ命令を実行することにより、Ｓ２０６１の処理が実行され、遊技ロック判定フラグに遊技ロック情報が格納されていれば、その遊技ロック情報がＡレジスタに読み出される。 First, the data stored at the address specified by the value (address "wLOCK_RSV" of the game lock reservation flag) obtained by adding "1" to the value stored in the HL register (address "wLOCK_RSV-1"), The data stored at the address specified by the value obtained by adding "2" to the value stored in the HL register (address "wLOCK_FLG" of the game lock determination flag) is read out to the AE register. At this time, the data stored in the address "wLOCK_FLG" of the game lock determination flag is stored in the A register (first register), and the address "wLOCK_RSV" of the game lock reservation flag is stored in the E register (second register). Stored data is stored. After that, "2" is added to the value of the HL register, and the address "wLOCK_FLG" of the game lock reservation flag is stored in the HL register. In this embodiment, by executing this INLD instruction, the processing of S2061 is executed, and if game lock information is stored in the game lock determination flag, the game lock information is read to the A register.
次いで、メインＣＰＵ１０１がソースコード「ＬＤ （ＨＬ），Ｅ」を実行すると、Ｅレジスタに格納されたデータ（遊技ロック予約フラグに格納されているデータ）がＨＬレジスタで指定されるアドレス（遊技ロック判定フラグのアドレス「ｗＬＯＣＫ＿ＦＬＧ」）に格納される。本実施形態では、このＬＤ命令を実行することにより、Ｓ２０６２の処理が実行される。
Next, when the
次いで、メインＣＰＵ１０１がソースコード「ＣＲＬＱ （ｗＬＯＣＫ＿ＲＳＶ）」を実行すると、Ｑレジスタの内容（遊技ロック予約フラグの上位側のアドレス値）と、整数値「ｗＬＯＣＫ＿ＲＳＶ」（遊技ロック予約フラグの下位側のアドレス値）とで指定されるアドレスに格納されたデータ（遊技ロック予約フラグに格納されているデータ）がクリアされる。本実施形態では、このＣＲＬＱ命令を実行することにより、Ｓ２０６３の処理が実行される。
Next, when the
そして、メインＣＰＵ１０１がソースコード「ＲＴ Ｚ，Ａ」が実行されると、Ａレジスタに格納されているデータ（遊技ロック判定フラグのデータ；遊技ロック情報）の有無の判定処理が行われ、Ａレジスタに格納されているデータ（遊技ロック情報）が無ければ（ゼロフラグ（Ｚ）が「１」（ＯＮ状態）であれば）、処理が終了し（リターン）、Ａレジスタに格納されているデータ（遊技ロック情報）が有れば（ゼロフラグ（Ｚ）が「０」（ＯＦＦ状態）であれば）、図示しない次のソースコードが実行される。本実施形態では、このＲＴ命令を実行することにより、Ｓ２０６４の判定処理が実行される。
Then, when the
ここで、本実施形態における遊技ロックの具体的な動作例を説明する。例えば、遊技ロック抽籤で、遊技開始時の遊技ロック（例えば１０秒ロック）に当籤し、且つ、遊技終了時の遊技ロック（例えば２０秒ロック）にも当籤した場合には、遊技ロック判定フラグに遊技開始時の遊技ロック情報（１０秒ロック）が格納され、遊技ロック予約フラグに遊技終了時の遊技ロック情報（２０秒ロック）が格納される。次いで、Ｓ２０１０の処理において遊技ロック設定処理が行われると、Ｓ２０６２の処理で遊技ロック予約フラグに格納された遊技ロック情報が遊技ロック判定フラグに格納されるが、Ｓ２０６５の遊技停止実行処理では１０秒ロック（１０秒間の遊技停止、又は、１０秒間の操作無効化）が実行される。そして、１０秒ロックの終了後、処理がメインフロー（図２８６参照）のＳ２０１１の処理に移る。その後、Ｓ２０１９の処理において遊技ロック設定処理が行われると、この時点では、遊技ロック判定フラグに遊技終了時の遊技ロック情報（２０秒ロック）が格納されているので、Ｓ２０６５の遊技停止実行処理では２０秒ロック（２０秒間の遊技停止、又は、２０秒間の操作無効化）が実行される。そして、２０秒ロックの終了後、処理がメインフロー（図２８６参照）のＳ２０２０の処理に移る。 Here, a specific operation example of the game lock in this embodiment will be described. For example, in a game lock lottery, if a game lock (for example, 10 seconds lock) at the start of a game is won and a game lock (for example, 20 seconds lock) at the end of a game is also won, the game lock determination flag is set. Game lock information (10 second lock) at the start of the game is stored, and game lock information (20 second lock) at the end of the game is stored in the game lock reservation flag. Next, when the game lock setting process is performed in the process of S2010, the game lock information stored in the game lock reservation flag in the process of S2062 is stored in the game lock determination flag. A lock (10 seconds of game stoppage or 10 seconds of operation invalidation) is executed. After the 10-second lock is completed, the process moves to S2011 of the main flow (see FIG. 286). After that, when the game lock setting process is performed in the process of S2019, at this time point, the game lock information (locked for 20 seconds) at the end of the game is stored in the game lock determination flag, so in the game stop execution process of S2065 A 20-second lock (game stoppage for 20 seconds, or operation invalidation for 20 seconds) is executed. Then, after the 20-second lock ends, the process moves to S2020 of the main flow (see FIG. 286).
上述した遊技ロック情報の取得処理において、ＩＮＬＤ命令を使用した場合、次のような効果が得られる。ＩＮＬＤ命令では、上述のように、遊技ロック判定フラグのアドレス指定処理、遊技ロック判定フラグに格納されているデータ（１バイト）の読み出し処理、及び、遊技ロック予約フラグに格納されているデータ（１バイト）の読み出し処理の３つの処理を１つの命令コードで実行することができる。すなわち、本実施形態では、従来、２バイトのデータを読み出す際に、３つの命令コードにより実行されていたこの３つの処理を１つの命令コードで一括して実行することができる。 When the INLD command is used in the game lock information acquisition processing described above, the following effects can be obtained. In the INLD instruction, as described above, the game lock determination flag is addressed, the data (1 byte) stored in the game lock determination flag is read, and the data (1 byte) stored in the game lock reservation flag is processed. Bytes) can be executed with one instruction code. That is, in the present embodiment, when reading 2-byte data, these three processes, which are conventionally executed by three instruction codes, can be collectively executed by one instruction code.
それゆえ、メインＣＰＵ１０１専用のＩＮＬＤ命令（指定レジスタロード命令）を用いて遊技ロック情報を読み出すことにより、ソースプログラムの容量（メインＲＯＭ１０２の使用容量）を低減することができる。その結果、メインＲＯＭ１０２内のプログラム領域の空き容量を増やし、ＲＯＭ容量が圧迫されること抑制することができるとともに、処理の高速化も図ることができる。さらに、本実施形態では、メインＲＯＭ１０２の空き容量を増やすことができるので、遊技性能や出玉性能に関するデータやプログラムを格納するための容量を確保することができる。それゆえ、本実施形態では、メインＲＯＭ１０２の増えた空き容量を活用して、遊技性を高めることが可能になる。
Therefore, by reading out the game lock information using the INLD instruction (designated register load instruction) dedicated to the
［試射試験信号制御処理（規定外）］
次に、図２９４～図２９６を参照して、割込処理（図１５８参照）中のＳ９１１で行う、本実施形態の試射試験信号制御処理（規定外）について説明する。なお、図２９４は、試射試験信号制御処理（規定外）のソースプログラム上で、実際に参照される規定外出力ポート格納領域の構成を示す図であり、図２９５は、規定外出力ポート格納領域に格納される各規定外出力ポートの出力データの各ビットと、各ビットに割り付けられる情報内容との関係を示した図であり、図２９６は、試射試験信号制御処理（規定外）の手順を示すフローチャートである。
[Trial test signal control processing (non-regulation)]
Next, with reference to FIGS. 294 to 296, the test firing test signal control processing (non-regular) of this embodiment performed at S911 during the interrupt processing (see FIG. 158) will be described. FIG. 294 is a diagram showing the configuration of the non-standard output port storage area that is actually referred to in the source program of the trial firing test signal control processing (non-standard), and FIG. 296 is a diagram showing the relationship between each bit of the output data of each non-standard output port stored in and the information content assigned to each bit, FIG. It is a flow chart showing.
試射試験信号制御処理（規定外）の具体的な処理を説明する前に、図２９４及び図２９５を参照して、規定外出力ポートの種別と、各規定外出力ポートの出力データの各ビットに割り付けられる情報との関係について説明する。本実施形態では、試験信号の出力ポートとしては、条件装置１～８のＯＮ／ＯＦＦ信号（条件装置信号）が出力される出力ポート、ボーナス（特賞）のＯＮ／ＯＦＦ信号（特賞信号）が出力される出力ポート、及び、各リールの回胴制動信号が出力される出力ポートの３種類が設けられる。そして、生成された各試験信号は、８ビットで構成され、規定外ＲＡＭ領域に設けられた規定外出力ポート格納領域にそれぞれ別個に格納される。
Before explaining the specific processing of the test firing test signal control processing (non-regular), referring to FIGS. The relationship with assigned information will be explained. In this embodiment, as the output port of the test signal, the ON/OFF signal (condition device signal) of the
具体的には、図２９４に示すように、規定外ＲＡＭ領域内において、アドレス「Ｆ２１６」（ラベル「ｗｏＸＯＵＴ０」）に規定外出力ポート格納領域が配置される。なお、図２９４中の「ＤＳ ３」は、規定外出力ポート格納領域として３バイトの領域が確保されていることを示す（「ＤＳ」はデータストレージを表す疑似命令）。また、図２９４中の「条件装置１～８（条件装置信号）」の前に記載の「０Ｆ４Ｈ」は、条件装置信号の出力ポートのポート番号を示し、「特賞信号」の前に記載の「０Ｆ５Ｈ」は、特賞信号の出力ポートのポート番号を示し、「回胴制動信号」の前に記載の「０Ｆ６Ｈ」は、各リールの回胴制動信号の出力ポートのポート番号を示す。また、これらの３つの出力ポートは、マイクロプロセッサ９１内の外部バスインターフェース１０４の端子に接続された出力ＩＣのポートに対応する。すなわち、これらの３つの出力ポートは、外部バスインターフェース１０４を介してメインＣＰＵ１０１に接続される。そして、これらの３つの出力ポートにセットされた試験信号は、試験機用第１インターフェースボード３０１を介して試験機にポート（Ｉ／Ｏ）マップドＩ／Ｏ方式で出力される。
Specifically, as shown in FIG. 294, a non-standard output port storage area is arranged at address "F216" (label "woXOUT0") in the non-standard RAM area. "
また、図２９５に示すように、条件装置信号（条件装置１～８のＯＮ／ＯＦＦ信号）のビット０（Ｂ０）～ビット７（Ｂ７）には、それぞれ条件装置１～条件装置８のＯＮ／ＯＦＦ情報がセットされる。そして、条件装置信号では、ＯＮ状態となる条件装置のビットには「１」がセットされ、ＯＦＦ状態となる条件装置のビットには「０」がセットされる。
As shown in FIG. 295, bit 0 (B0) to bit 7 (B7) of the condition device signal (ON/OFF signals of
特賞信号のビット３（Ｂ３）には、図２９５に示すように、ＢＢの作動／非作動情報がセットされ、ビット４（Ｂ４）にはＲＢの作動／非作動情報がセットされ、ビット５（Ｂ５）にはＭＢの作動／非作動情報がセットされ、ビット６（Ｂ６）にはＣＢの作動／非作動情報がセットされ、ビット７（Ｂ７）にはＳＢの作動／非作動情報がセットされる。そして、特賞信号では、作動中のボーナス種別のビットに「１」がセットされ、その他のボーナス種別のビットには「０」がセットされる。なお、特賞信号のビット０（Ｂ０）～ビット２（Ｂ２）は未使用となる。 As shown in FIG. 295, BB activation/non-activation information is set in bit 3 (B3) of the grand prize signal, RB activation/non-operation information is set in bit 4 (B4), and bit 5 ( B5) is set with active/inactive information of MB, bit 6 (B6) is set with active/inactive information of CB, and bit 7 (B7) is set with active/inactive information of SB. be. In the special prize signal, "1" is set to the bit of the active bonus type, and "0" is set to the bits of the other bonus types. Bit 0 (B0) to bit 2 (B2) of the prize signal are unused.
また、各リールの回胴制動信号のビット０（Ｂ０）には、図２９５に示すように、左リール３Ｌ（Ｒ１）の回胴制御情報がセットされ、ビット１（Ｂ１）には中リール３Ｃ（Ｒ２）の回胴制御情報がセットされ、ビット２（Ｂ２）には右リール３Ｒ（Ｒ３）の回胴制御情報がセットされる。なお、回胴制動信号のビット３（Ｂ３）～ビット７（Ｂ７）は未使用となる。
As shown in FIG. 295, reel control information for the
次に、図２９６を参照して、本実施形態の試射試験信号制御処理（規定外）について説明する。
まず、メインＣＰＵ１０１は、メインＲＡＭ１０３のスタックエリアのアドレスを退避させる（Ｓ２０７１）。次いで、メインＣＰＵ１０１は、スタックポインタ（ＳＰ）に規定外スタックエリアのアドレスをセットする（Ｓ２０７２）。次いで、メインＣＰＵ１０１は、全レジスタのデータを退避させる（Ｓ２０７３）。
Next, with reference to FIG. 296, the test-firing test signal control processing (non-regular) of this embodiment will be described.
First, the
次いで、メインＣＰＵ１０１は、回胴制動信号生成処理を行う（Ｓ２０７４）。この処理では、メインＣＰＵ１０１は、試験機用第１インターフェースボード３０１等を介して試験機に出力される、各リールの回胴制動信号（試験信号）の生成、及び、該回胴制動信号（試験信号）の規定外出力ポート格納領域へのセット処理を行う。なお、回胴制動信号生成処理の詳細については、後述の図２９７を参照しながら後で説明する。
Next, the
次いで、メインＣＰＵ１０１は、特賞信号制御処理を行う（Ｓ２０７５）。この処理では、メインＣＰＵ１０１は、試験機に出力される特賞信号（試験信号）の規定外出力ポート格納領域へのセット処理を行う。なお、特賞信号制御処理の詳細については、後述の図２９８及び図２９９を参照しながら後で説明する。
Next, the
次いで、メインＣＰＵ１０１は、条件装置信号制御処理を行う（Ｓ２０７６）。この処理では、メインＣＰＵ１０１は、条件装置信号制御フラグの状態に対応する条件装置信号（条件装置１～８のＯＮ／ＯＦＦ信号：試験信号）の規定外出力ポート格納領域へのセット処理を行う。なお、条件装置信号制御処理の詳細については、後述の図３００及び図３０１を参照しながら後で説明する。
Next, the
次いで、メインＣＰＵ１０１は、試験信号出力処理を行う（Ｓ２０７７）。この処理では、メインＣＰＵ１０１は、規定外出力ポート格納領域に格納された各試験信号の出力信号の一括出力処理を行う。なお、試験信号出力処理の詳細については、後述の図３０２を参照しながら後で説明する。
Next, the
次いで、メインＣＰＵ１０１は、Ｓ２０７３の処理で退避させた全レジスタのデータの復帰処理を行う（Ｓ２０７８）。次いで、メインＣＰＵ１０１は、Ｓ２０７１の処理で退避させたスタックエリアのアドレスをスタックポインタ（ＳＰ）にセットする（Ｓ２０７９）。そして、Ｓ２０７９の処理後、メインＣＰＵ１０１は、試射試験信号制御処理を終了し、処理を割込処理（図１５８参照）中のＳ９１２の処理に移す。
Next, the
［回胴制動信号生成処理］
次に、図２９７を参照して、試射試験信号制御処理（図２９６参照）中のＳ２０７４で行う本実施形態の回胴制動信号生成処理について説明する。なお、図２９７は、回胴制動信号生成処理の手順を示すフローチャートである。
[Rotating drum braking signal generation process]
Next, with reference to FIG. 297, the parabolic braking signal generation processing of this embodiment performed at S2074 in the test firing test signal control processing (see FIG. 296) will be described. Note that FIG. 297 is a flow chart showing the procedure of the reel braking signal generation process.
まず、メインＣＰＵ１０１は、規定外作業領域に回胴制御データ格納領域（不図示）をセットする（Ｓ２０８１）。次いで、メインＣＰＵ１０１は、リール数に「３」をセットし、回胴制動信号及びその生成状態（１バイトデータ）をクリアする（Ｓ２０８２）。
First, the
次いで、メインＣＰＵ１０１は、回胴制御データが「停止中未満」のデータであるか否かを判別する（Ｓ２０８３）。
Next, the
Ｓ２０８３において、メインＣＰＵ１０１が、回胴制御データが「停止中未満」のデータであると判別したとき（Ｓ２０８３がＹＥＳ判定の場合）、メインＣＰＵ１０１は、後述のＳ２０８５の処理を行う。一方、Ｓ２０８３において、メインＣＰＵ１０１が、回胴制御データが「停止中未満」のデータでないと判別したとき（Ｓ２０８３がＮＯ判定の場合）、メインＣＰＵ１０１は、回胴制御データが「静定ホールド制御終了」のデータであるか否かを判別する（Ｓ２０８４）。
In S2083, when the
Ｓ２０８４において、メインＣＰＵ１０１が、回胴制御データが「静定ホールド制御終了」のデータであると判別したとき（Ｓ２０８４がＹＥＳ判定の場合）、メインＣＰＵ１０１は、後述のＳ２０８６の処理を行う。一方、Ｓ２０８４において、メインＣＰＵ１０１が、回胴制御データが「静定ホールド制御終了」のデータでないと判別したとき（Ｓ２０８４がＮＯ判定の場合）、又は、Ｓ２０８３がＹＥＳ判定の場合、メインＣＰＵ１０１は、回胴制動信号の生成状態（１バイトデータ）のビット３をオン状態（「１」）にする（Ｓ２０８５）。
In S2084, when the
Ｓ２０８５の処理後又はＳ２０８４がＹＥＳ判定の場合、メインＣＰＵ１０１は、生成状態の各ビットのデータを１ビット分、右（ビット７からビット０に向かう方向）にシフトする（Ｓ２０８６）。次いで、メインＣＰＵ１０１は、回胴制御データ格納領域のアドレスを次の制御対象のリールのアドレスに更新する（Ｓ２０８７）。
After the processing of S2085 or when the determination in S2084 is YES, the
次いで、メインＣＰＵ１０１は、リール数を１減算する（Ｓ２０８８）。次いで、メインＣＰＵ１０１は、リール数が「０」であるか否かを判別する（Ｓ２０８９）。
Next, the
Ｓ２０８９において、メインＣＰＵ１０１が、リール数が「０」でないと判別したとき（Ｓ２０８９がＮＯ判定の場合）、メインＣＰＵ１０１は、処理をＳ２０８３の処理に戻し、Ｓ２０８３以降の処理を繰り返す。
In S2089, when the
一方、Ｓ２０８９において、メインＣＰＵ１０１が、リール数が「０」であると判別したとき（Ｓ２０８９がＹＥＳ判定の場合）、メインＣＰＵ１０１は、生成状態のデータを規定外出力ポート格納領域内の回胴制動信号の格納領域にセットする（Ｓ２０９０）。そして、Ｓ２０９０の処理後、メインＣＰＵ１０１は、回胴制動信号生成処理を終了し、処理を試射試験信号制御処理（図２９６参照）中のＳ２０７５の処理に移す。
On the other hand, when the
［特賞信号制御処理］
次に、図２９８及び図２９９を参照して、試射試験信号制御処理（図２９６参照）中のＳ２０７５で行う本実施形態の特賞信号制御処理について説明する。なお、図２９８及び図２９９は、特賞信号制御処理の手順を示すフローチャートである。
[Grand Prize Signal Control Processing]
Next, with reference to FIGS. 298 and 299, the prize signal control processing of this embodiment performed at S2075 in the test firing test signal control processing (see FIG. 296) will be described. 298 and 299 are flowcharts showing the procedure of the prize signal control process.
まず、メインＣＰＵ１０１は、遊技状態フラグ格納領域（不図示）を参照して、遊技状態フラグを取得する（Ｓ２１０１）。次いで、メインＣＰＵ１０１は、遊技状態がＲＢ遊技状態であるか否かを判別する（Ｓ２１０２）。
First, the
Ｓ２１０２において、メインＣＰＵ１０１が、遊技状態がＲＢ遊技状態であると判別したとき（Ｓ２１０２がＹＥＳ判定の場合）、メインＣＰＵ１０１は、規定外出力ポート格納領域内の特賞信号のＲＢ情報格納ビット（ビット４）に「１」（オン状態）をセットする（Ｓ２１０３）。一方、Ｓ２１０２において、メインＣＰＵ１０１が、遊技状態がＲＢ遊技状態でないと判別したとき（Ｓ２１０２がＮＯ判定の場合）、メインＣＰＵ１０１は、規定外出力ポート格納領域内の特賞信号のＲＢ情報格納ビット（ビット４）に「０」（オフ状態）をセットする（Ｓ２１０４）。
In S2102, when the
Ｓ２１０３又はＳ２１０４の処理後、メインＣＰＵ１０１は、遊技状態がＢＢ遊技状態であるか否かを判別する（Ｓ２１０５）。
After the processing of S2103 or S2104, the
Ｓ２１０５において、メインＣＰＵ１０１が、遊技状態がＢＢ遊技状態であると判別したとき（Ｓ２１０５がＹＥＳ判定の場合）、メインＣＰＵ１０１は、規定外出力ポート格納領域内の特賞信号のＢＢ情報格納ビット（ビット３）に「１」（オン状態）をセットする（Ｓ２１０６）。一方、Ｓ２１０５において、メインＣＰＵ１０１が、遊技状態がＢＢ遊技状態でないと判別したとき（Ｓ２１０５がＮＯ判定の場合）、メインＣＰＵ１０１は、規定外出力ポート格納領域内の特賞信号のＢＢ情報格納ビット（ビット３）に「０」（オフ状態）をセットする（Ｓ２１０７）。
In S2105, when the
Ｓ２１０６又はＳ２１０７の処理後、メインＣＰＵ１０１は、遊技状態がＣＢ遊技状態であるか否かを判別する（Ｓ２１０８）。
After the processing of S2106 or S2107, the
Ｓ２１０８において、メインＣＰＵ１０１が、遊技状態がＣＢ遊技状態であると判別したとき（Ｓ２１０８がＹＥＳ判定の場合）、メインＣＰＵ１０１は、規定外出力ポート格納領域内の特賞信号のＣＢ情報格納ビット（ビット６）に「１」（オン状態）をセットする（Ｓ２１０９）。一方、Ｓ２１０８において、メインＣＰＵ１０１が、遊技状態がＣＢ遊技状態でないと判別したとき（Ｓ２１０８がＮＯ判定の場合）、メインＣＰＵ１０１は、規定外出力ポート格納領域内の特賞信号のＣＢ情報格納ビット（ビット６）に「０」（オフ状態）をセットする（Ｓ２１１０）。
In S2108, when the
Ｓ２１０９又はＳ２１１０の処理後、メインＣＰＵ１０１は、遊技状態がＭＢ遊技状態であるか否かを判別する（Ｓ２１１１）。
After the processing of S2109 or S2110, the
Ｓ２１１１において、メインＣＰＵ１０１が、遊技状態がＭＢ遊技状態であると判別したとき（Ｓ２１１１がＹＥＳ判定の場合）、メインＣＰＵ１０１は、規定外出力ポート格納領域内の特賞信号のＭＢ情報格納ビット（ビット５）に「１」（オン状態）をセットする（Ｓ２１１２）。一方、Ｓ２１１１において、メインＣＰＵ１０１が、遊技状態がＭＢ遊技状態でないと判別したとき（Ｓ２１１１がＮＯ判定の場合）、メインＣＰＵ１０１は、規定外出力ポート格納領域内の特賞信号のＭＢ情報格納ビット（ビット５）に「０」（オフ状態）をセットする（Ｓ２１１３）。
In S2111, when the
Ｓ２１１２又はＳ２１１３の処理後、メインＣＰＵ１０１は、遊技状態がＳＢ遊技状態であるか否かを判別する（Ｓ２１１４）。
After the processing of S2112 or S2113, the
Ｓ２１１４において、メインＣＰＵ１０１が、遊技状態がＳＢ遊技状態であると判別したとき（Ｓ２１１４がＹＥＳ判定の場合）、メインＣＰＵ１０１は、規定外出力ポート格納領域内の特賞信号のＳＢ情報格納ビット（ビット７）に「１」（オン状態）をセットする（Ｓ２１１５）。一方、Ｓ２１１４において、メインＣＰＵ１０１が、遊技状態がＳＢ遊技状態でないと判別したとき（Ｓ２１１４がＮＯ判定の場合）、メインＣＰＵ１０１は、規定外出力ポート格納領域内の特賞信号のＳＢ情報格納ビット（ビット７）に「０」（オフ状態）をセットする（Ｓ２１１６）。
In S2114, when the
そして、Ｓ２１１５又はＳ２１１６の処理後、メインＣＰＵ１０１は、特賞信号制御処理を終了し、処理を試射試験信号制御処理（図２９６参照）中のＳ２０７６の処理に移す。なお、本実施形態のパチスロ１では、ボーナス種別としてＢＢのみが設けられているので、Ｓ２１０８～Ｓ２１１６の処理を省略してもよい。
Then, after the process of S2115 or S2116, the
［条件装置信号制御処理］
次に、図３００及び図３０１を参照して、試射試験信号制御処理（図２９６参照）中のＳ２０７６で行う本実施形態の条件装置信号制御処理について説明する。なお、図３００及び図３０１は、条件装置信号制御処理の手順を示すフローチャートである。
[Condition device signal control processing]
Next, with reference to FIGS. 300 and 301, the condition device signal control processing of this embodiment performed at S2076 in the test firing test signal control processing (see FIG. 296) will be described. 300 and 301 are flowcharts showing the procedure of the condition device signal control process.
まず、メインＣＰＵ１０１は、条件装置信号制御フラグが初期状態であるか否かを判別する（Ｓ２１２１）。Ｓ２１２１において、メインＣＰＵ１０１が、条件装置信号制御フラグが初期状態であると判別したとき（Ｓ２１２１がＹＥＳ判定の場合）、メインＣＰＵ１０１は、条件装置信号制御処理を終了し、処理を試射試験信号制御処理（図２９６参照）中のＳ２０７７の処理に移す。
First, the
一方、Ｓ２１２１において、メインＣＰＵ１０１が、条件装置信号制御フラグが初期状態でないと判別したとき（Ｓ２１２１がＮＯ判定の場合）、メインＣＰＵ１０１は、条件装置信号制御フラグが再遊技状態識別信号のオン状態を示すものであるか否かを判別する（Ｓ２１２２）。
On the other hand, in S2121, when the
Ｓ２１２２において、メインＣＰＵ１０１が、条件装置信号制御フラグが再遊技状態識別信号のオン状態を示すものであると判別したとき（Ｓ２１２２がＹＥＳ判定の場合）、メインＣＰＵ１０１は、条件装置信号制御状態に役物条件装置信号のオン状態をセットする（Ｓ２１２３）。次いで、メインＣＰＵ１０１は、規定外出力ポート格納領域内の条件装置１～６の情報格納ビット（条件装置信号のビット０～ビット５）にＲＴ遊技状態の情報をセットする（Ｓ２１２４）。そして、Ｓ２１２４の処理後、メインＣＰＵ１０１は、条件装置信号制御処理を終了し、処理を試射試験信号制御処理（図２９６参照）中のＳ２０７７の処理に移す。
In S2122, when the
一方、Ｓ２１２２において、メインＣＰＵ１０１が、条件装置信号制御フラグが再遊技状態識別信号のオン状態を示すものでないと判別したとき（Ｓ２１２２がＮＯ判定の場合）、メインＣＰＵ１０１は、条件装置信号制御フラグが再遊技状態識別信号のオフ状態を示すものであるか否かを判別する（Ｓ２１２５）。
On the other hand, when the
Ｓ２１２５において、メインＣＰＵ１０１が、条件装置信号制御フラグが再遊技状態識別信号のオフ状態を示すものであると判別したとき（Ｓ２１２５がＹＥＳ判定の場合）、メインＣＰＵ１０１は、規定外出力ポート格納領域内の条件装置１～８の情報格納ビット（条件装置信号のビット０～ビット７）に「０」（オフ状態）をセットする（Ｓ２１２６）。そして、Ｓ２１２６の処理後、メインＣＰＵ１０１は、条件装置信号制御処理を終了し、処理を試射試験信号制御処理（図２９６参照）中のＳ２０７７の処理に移す。
In S2125, when the
一方、Ｓ２１２５において、メインＣＰＵ１０１が、条件装置信号制御フラグが再遊技状態識別信号のオフ状態を示すものでないと判別したとき（Ｓ２１２５がＮＯ判定の場合）、メインＣＰＵ１０１は、条件装置信号制御状態が役物条件装置信号のオン状態であるか否かを判別する（Ｓ２１２７）。
On the other hand, in S2125, when the
Ｓ２１２７において、メインＣＰＵ１０１が、条件装置信号制御状態が役物条件装置信号のオン状態であると判別したとき（Ｓ２１２７がＹＥＳ判定の場合）、メインＣＰＵ１０１は、規定外出力ポート格納領域内の条件装置１～６の情報格納ビット（条件装置信号のビット０～ビット５）に特賞当籤番号の情報をセットし、条件装置８の情報格納ビット（条件装置信号のビット７）に「１」（オン状態）をセットする（Ｓ２１２８）。次いで、メインＣＰＵ１０１は、条件装置信号出力待ちタイマーに所定の待ち時間（本実施形態では、２４．５８ｍｓ）をセットする（Ｓ２１２９）。次いで、メインＣＰＵ１０１は、条件装置信号制御状態に条件装置信号出力待ちの状態をセットする（Ｓ２１３０）。そして、Ｓ２１３０の処理後、メインＣＰＵ１０１は、条件装置信号制御処理を終了し、処理を試射試験信号制御処理（図２９６参照）中のＳ２０７７の処理に移す。
In S2127, when the
一方、Ｓ２１２７において、メインＣＰＵ１０１が、条件装置信号制御状態が役物条件装置信号のオン状態でないと判別したとき（Ｓ２１２７がＮＯ判定の場合）、メインＣＰＵ１０１は、条件装置信号制御状態が条件装置信号出力待ちの状態であるか否かを判別する（Ｓ２１３１）。
On the other hand, in S2127, when the
Ｓ２１３１において、メインＣＰＵ１０１が、条件装置信号制御状態が条件装置信号出力待ちの状態であると判別したとき（Ｓ２１３１がＹＥＳ判定の場合）、メインＣＰＵ１０１は、条件装置信号出力待ちタイマーの値が「０」であるか否かを判別する（Ｓ２１３２）。
In S2131, when the
Ｓ２１３２において、メインＣＰＵ１０１が、条件装置信号出力待ちタイマーの値が「０」でないと判別したとき（Ｓ２１３２がＮＯ判定の場合）、メインＣＰＵ１０１は、条件装置信号制御処理を終了し、処理を試射試験信号制御処理（図２９６参照）中のＳ２０７７の処理に移す。一方、Ｓ２１３２において、メインＣＰＵ１０１が、条件装置信号出力待ちタイマーの値が「０」であると判別したとき（Ｓ２１３２がＹＥＳ判定の場合）、メインＣＰＵ１０１は、条件装置信号制御状態に小役条件装置信号のオン状態又は条件装置信号のオフ状態をセットする（Ｓ２１３３）。そして、Ｓ２１３３の処理後、メインＣＰＵ１０１は、条件装置信号制御処理を終了し、処理を試射試験信号制御処理（図２９６参照）中のＳ２０７７の処理に移す。
In S2132, when the
ここで再度、Ｓ２１３１の処理に戻って、Ｓ２１３１において、メインＣＰＵ１０１が、条件装置信号制御状態が条件装置信号出力待ちの状態でないと判別したとき（Ｓ２１３１がＮＯ判定の場合）、メインＣＰＵ１０１は、条件装置信号制御状態が小役条件装置信号のオン状態であるか否かを判別する（Ｓ２１３４）。
Here again, returning to the processing of S2131, when the
Ｓ２１３４において、メインＣＰＵ１０１が、条件装置信号制御状態が小役条件装置信号のオン状態であると判別したとき（Ｓ２１３４がＹＥＳ判定の場合）、メインＣＰＵ１０１は、規定外出力ポート格納領域内の条件装置１～６の情報格納ビット（条件装置信号のビット０～ビット５）に小役当籤番号の情報をセットし、条件装置７の情報格納ビット（条件装置信号のビット６）に「１」（オン状態）をセットする（Ｓ２１３５）。次いで、条件装置信号出力待ちタイマーに所定の待ち時間（本実施形態では、２４．５８ｍｓ）をセットする（Ｓ２１３６）。次いで、メインＣＰＵ１０１は、条件装置信号制御状態に条件装置信号出力待ちの状態をセットする（Ｓ２１３７）。そして、Ｓ２１３７の処理後、メインＣＰＵ１０１は、条件装置信号制御処理を終了し、処理を試射試験信号制御処理（図２９６参照）中のＳ２０７７の処理に移す。
In S2134, when the
一方、Ｓ２１３４において、メインＣＰＵ１０１が、条件装置信号制御状態が小役条件装置信号のオン状態でないと判別したとき（Ｓ２１３４がＮＯ判定の場合）、メインＣＰＵ１０１は、規定外出力ポート格納領域内の条件装置１～８の情報格納ビット（条件装置信号のビット０～ビット７）に「０」（オフ状態）をセットする（Ｓ２１３８）。そして、Ｓ２１３８の処理後、メインＣＰＵ１０１は、条件装置信号制御処理を終了し、処理を試射試験信号制御処理（図２９６参照）中のＳ２０７７の処理に移す。
On the other hand, when the
［試験信号出力処理］
次に、図３０２及び図３０３を参照して、試射試験信号制御処理（図２９６参照）中のＳ２０７７で行う試験信号出力処理について説明する。なお、図３０２は、試験信号出力処理の手順を示すフローチャートであり、図３０３は、試験信号出力処理を実行するためのソースプログラムの一例を示す図である。
[Test signal output processing]
Next, with reference to FIGS. 302 and 303, the test signal output processing performed at S2077 in the test fire test signal control processing (see FIG. 296) will be described. FIG. 302 is a flowchart showing the procedure of test signal output processing, and FIG. 303 is a diagram showing an example of a source program for executing the test signal output processing.
まず、メインＣＰＵ１０１は、規定外出力ポート格納領域のアドレス（「ｗｏＸＯＵＴ０」：図２９４参照）をセットする（Ｓ２１４１）。次いで、メインＣＰＵ１０１は、出力ポートの初期出力ポート番号（本実施形態では、「０Ｆ４Ｈ」：図２９４参照）をセットする（Ｓ２１４２）。次いで、メインＣＰＵ１０１は、出力ポートのポート数（本実施形態では、「３」）をセットする（Ｓ２１４３）。なお、Ｓ２１４１～Ｓ２１４３の処理の順序は、この例に限定されず、任意に設定することができる。
First, the
次いで、メインＣＰＵ１０１は、一括ポート出力命令（後述のＯＴＩＣＲ命令）を実行する（Ｓ２１４４）。この処理により、ポート番号「０Ｆ４Ｈ」～「０Ｆ６Ｈ」の３つの出力ポートのそれぞれに、対応する試験信号（条件装置信号、特賞信号、回胴制動信号）が連続して出力される。そして、Ｓ２１４４の処理後、メインＣＰＵ１０１は、試験信号出力処理を終了し、処理を試射試験信号制御処理（図２９６参照）中のＳ２０７８の処理に移す。
Next, the
本実施形態では、上述のようにして、試験信号出力処理が行われる。本実施形態のパチスロ１では、上述のように、主制御基板７１（メインＣＰＵ１０１）は、試験信号出力処理を行う。それゆえ、主制御基板７１（メインＣＰＵ１０１）は、信号出力手段としても機能する。また、本実施形態における規定外出力ポート格納領域は、本発明に係る出力データ格納領域の一具体例を示すものである。
In the present embodiment, test signal output processing is performed as described above. In the pachi-
上述した試験信号出力処理は、メインＣＰＵ１０１が、図３０３のソースプログラムで規定されている各ソースコードを順次実行することにより行われる。具体的には、次のような処理が行われる。
The test signal output processing described above is performed by the
まず、メインＣＰＵ１０１がソースコード「ＬＤ ＨＬ，ｗｏＸＯＵＴ０」を実行すると、ラベル「ｗｏＸＯＵＴ０」で指定されるアドレス（規定外出力ポート格納領域の先頭アドレス「Ｆ２１６」）がＨＬレジスタ（ペアレジスタ）に読み出される。本実施形態では、このＬＤ命令を実行することにより、Ｓ２１４１の処理が実行される。
First, when the
次いで、メインＣＰＵ１０１がソースコード「ＬＤ ＢＣ，１００Ｈ＊３＋０Ｆ４Ｈ」を実行すると、出力ポートの初期ポート番号「０Ｆ４Ｈ」及びポート数「３」がＢＣレジスタに読み出される。この際、Ｂレジスタ（第２のレジスタ）にポート数「３」が格納され、Ｃレジスタ（第１のレジスタ）に初期ポート番号「０Ｆ４Ｈ」が格納される。本実施形態では、このＬＤ命令により、Ｓ２１４２及びＳ２１４３の処理が一括して実行される。
Next, when the
次いで、メインＣＰＵ１０１がソースコード「ＯＴＩＣＲ」を実行する。ＯＴＩＣＲ命令は、メインＣＰＵ１０１専用の一括ポート出力命令（連続出力命令）であり、この命令が実行されると、次の処理が行われる。
Next, the
まず、ＨＬレジスタで指定されるメモリのアドレスに格納されている値（試験信号）が、Ｃレジスタで指定されているポート番号の出力ポートにセット（出力）される（第１の処理）。次いで、Ｂレジスタの値（ポート数）が１減算され、Ｃレジスタの値（ポート番号）が１加算され、ＨＬレジスタの値（試験信号の格納領域のアドレス）が１加算される（第２の処理）。そして、更新後のＢレジスタの値（ポート数）が「０」である場合には、ＯＴＩＣＲ命令の処理を終了し、更新後のＢレジスタの値（ポート数）が「０」でない場合には、ＨＬレジスタで指定されるメモリに格納されている更新後の値（試験信号）の更新後の出力ポートへのセット処理、Ｂレジスタの更新（１減算）処理、Ｃレジスタの更新（１加算）処理、及び、ＨＬレジスタの更新（１加算）処理が繰り返される（第３の処理）。 First, the value (test signal) stored at the memory address specified by the HL register is set (output) to the output port of the port number specified by the C register (first process). Next, 1 is subtracted from the B register value (port number), 1 is added to the C register value (port number), and 1 is added to the HL register value (test signal storage area address) (second process). If the value (number of ports) of the B register after updating is "0", the processing of the OTICR instruction is terminated. If the value (number of ports) of the B register after updating is not "0", , setting the updated value (test signal) stored in the memory specified by the HL register to the updated output port, updating the B register (subtracting 1), updating the C register (adding 1) The process and the update (1 addition) process of the HL register are repeated (third process).
それゆえ、試験信号出力処理において、上記ＯＴＩＣＲ命令が実行されると、条件装置信号（条件装置１～８のＯＮ／ＯＦＦ信号）のポート番号「０Ｆ４Ｈ」の出力ポートへの出力処理、特賞信号のポート番号「０Ｆ５Ｈ」の出力ポートへの出力処理、及び、回胴制動信号のポート番号「０Ｆ６Ｈ」の出力ポートへの出力処理がこの順で連続して実行される。本実施形態では、このＯＴＩＣＲ命令を実行することにより、Ｓ２１４４の処理が実行される。
Therefore, in the test signal output process, when the OTICR instruction is executed, the conditional device signal (ON/OFF signal of the
上述した試験信号出力処理において、ＯＴＩＣＲ命令を使用した場合、次のような効果が得られる。ＯＴＩＣＲ命令（一括ポート出力命令）では、上述のように、規定外出力ポート格納領域に格納された試験信号の読み出し処理、読み出された試験信号の対応する出力ポートへの出力処理、出力ポート（ポート番号）の更新処理、出力対象の試験信号の更新処理（規定外出力ポート格納領域内における試験信号の格納領域のアドレス更新処理）、及び、これらの一連の処理を終了するか否かの判定処理（ループ処理）の５つの処理を１つの命令コードで一括して実行することができる。すなわち、本実施形態では、従来、複数種の試験信号を複数種の出力ポートに出力（セット）する処理において、５つの命令コードにより実行されていたこの５つの処理を１つの命令コードで実行することができる。 When the OTICR instruction is used in the test signal output processing described above, the following effects can be obtained. As described above, the OTICR instruction (collective port output instruction) reads the test signals stored in the non-specified output port storage area, outputs the read test signals to the corresponding output ports, and outputs the output port ( port number) update processing, test signal update processing to be output (address update processing of the test signal storage area in the non-specified output port storage area), and determination of whether or not to end a series of these processes Five processes of processing (loop processing) can be collectively executed with one instruction code. That is, in the present embodiment, in the conventional process of outputting (setting) a plurality of types of test signals to a plurality of types of output ports, the five processes, which were conventionally executed by five instruction codes, are executed by one instruction code. be able to.
それゆえ、メインＣＰＵ１０１専用のＯＴＩＣＲ命令を用いて複数種の試験信号の複数種の出力ポートへの出力処理を行うことにより、ソースプログラムの容量（メインＲＯＭ１０２の使用容量）を低減することができる。その結果、メインＲＯＭ１０２内のプログラム領域の空き容量を増やし、ＲＯＭ容量が圧迫されること抑制することができるとともに、処理の高速化も図ることができる。さらに、本実施形態では、メインＲＯＭ１０２の空き容量を増やすことができるので、遊技性能や出玉性能に関するデータやプログラムを格納するための容量を確保することができる。それゆえ、本実施形態では、メインＲＯＭ１０２の増えた空き容量を活用して、遊技性を高めることが可能になる。なお、ＯＴＩＣＲ命令は、上記第１実施形態で説明したポートＩ／ＯマップドＩ／Ｏ形式で、信号をメインＣＰＵ１０１の外部に出力するための「ＯＵＴ」命令の拡張命令である。
Therefore, by using the OTICR instruction dedicated to the
［第２実施形態における各種変形例］
上記第２実施形態では、ＡＲＴ状態に移行すると、ＡＲＴ状態の１ゲーム目にランク決めＡＲＴを行い、ＡＲＴ当籤時のランクを昇格させることとしているが、これに限られるものではなく、ランク決めＡＲＴ（昇格抽籤）は行わないこととしてもよい。この場合には、ＡＲＴ状態中は、ＡＲＴ当籤時のランクから定まる抽籤状態に基づき、各種の抽籤を行うことになる。
[Various modifications of the second embodiment]
In the second embodiment, when the state is shifted to the ART state, the ranking ART is performed in the first game in the ART state, and the rank at the time of winning the ART is promoted. (Promotion lottery) may not be performed. In this case, during the ART state, various types of lottery are performed based on the lottery state determined from the rank at the time of ART winning.
また、上記第２実施形態では、各種の抽籤を抽籤用フラグに応じて行うこととしているが、抽籤用フラグは、内部当籤役から決定されるため、各種の抽籤は内部当籤役に応じて行っているということができる。すなわち、主制御回路９０は、内部当籤役に応じて各種の抽籤を行うことができる。
In addition, in the above-described second embodiment, various lotteries are performed according to the lottery flag. However, since the lottery flag is determined from the internal winning combination, various lotteries are performed according to the internal winning combination. It can be said that That is, the
また、上記第２実施形態では、ＢＢ終了時にＡＲＴ状態のストックがある場合には（すなわち、ＡＲＴ中ＢＢ終了時には）、遊技状態がＡＲＴ準備中に移行し、その後、ＡＲＴ準備中においてＲＴ状態がＲＴ４状態に移行すると、遊技状態がＡＲＴ状態に移行する。ここで、ＢＢ終了時はＲＴ状態がＲＴ０状態に移行するため、ＡＲＴ準備中は、ＲＴ０状態からＲＴ４状態までＲＴ状態を移行させることになる。このとき、ＲＴ０状態からＲＴ２状態への移行は、押し順ベル当籤時の、押し順ミスに伴い略称「ＲＴ２移行図柄」に係る図柄組合せが停止表示されることで行われるため、主制御回路９０は、ＡＲＴ準備中に押し順ベルに当籤すると、ＲＴ０状態に滞在中は、正解の押し順を報知しない（なお、他のＲＴ状態に滞在中は、正解の押し順を報知することとしてもよく、また、報知しないこととしてもよい）。
Further, in the second embodiment, when there is an ART state stock at the end of the BB (that is, at the end of the BB during ART), the game state shifts to ART preparation, and then the RT state is changed during ART preparation. When shifting to the RT4 state, the gaming state shifts to the ART state. Here, since the RT state shifts to the RT0 state at the end of the BB, the RT state is shifted from the RT0 state to the RT4 state during the ART preparation. At this time, the transition from the RT0 state to the RT2 state is performed by stopping display of the symbol combination related to the abbreviation "RT2 shift symbol" due to an error in the pressing order at the time of winning the pressing order bell. , if the bell is won during ART preparation, the correct pressing order is not notified while staying in the
また、上記第２実施形態では、ＡＲＴ準備中にＲＴ状態がＲＴ１状態やＲＴ３状態に移行することがあり、主制御回路９０は、ＡＲＴ準備中にＲＴ状態がＲＴ１状態やＲＴ３状態に移行した場合に、後述する特典を付与することとしてもよい。なお、ＡＲＴ準備中（すなわち、ＲＴ４状態に移行する前）にＲＴ状態がＲＴ１状態に移行する場合としては、ＲＴ０状態からＲＴ１状態に移行する場合と、ＲＴ２状態からＲＴ１状態に移行する場合とがあるが（図１７８参照）、ＲＴ２状態からＲＴ１状態に移行する場合とは、報知された押し順を無視して押し順ミスした場合であるため、主制御回路９０は、ＡＲＴ準備中にＲＴ２状態からＲＴ１状態に移行した場合には特典を付与することなく、ＡＲＴ準備中にＲＴ０状態からＲＴ１状態に移行した場合には特典を付与することとしてもよい（なお、図１８０に示す内部抽籤テーブルでは、ＲＴ０状態では、「Ｆ＿通常リプ」が単独で内部当籤役として決定されることがないが、「Ｆ＿通常リプ」に対して所定の抽籤値を割り振ることで、ＲＴ０状態からＲＴ１状態に移行可能にすることができる）。
また、特典の付与は、ＡＲＴ準備中にＲＴ状態がＲＴ１状態又はＲＴ３状態に移行したことを契機として行うだけでなく、当該契機に加えて（又は代えて）、ＲＴ１状態又はＲＴ３状態中の内部当籤役（抽籤用フラグ）に応じて特典を付与することとしてもよい。例えば、ＲＴ１状態又はＲＴ３状態中は、「Ｆ＿弱チェリプ」が内部当籤役として決定される確率が高く、また、ＲＴ１状態やＲＴ３状態は、固定ゲーム数が消化されるまで継続するため、ＡＲＴ準備中が長引くほど特典付与の期待度を上げることができる。
In the second embodiment, the RT state may shift to the RT1 state or the RT3 state during ART preparation. may be given a privilege described later. Note that the transition from the RT state to the RT1 state during preparation for ART (that is, before shifting to the RT4 state) includes a transition from the RT0 state to the RT1 state and a transition from the RT2 state to the RT1 state. However (see FIG. 178), the transition from the RT2 state to the RT1 state means that the informed pushing order is disregarded and the pushing order is mistaken. 180, the privilege may not be given when the state is shifted from the RT1 state to the RT1 state, and the privilege may be given when the state is shifted from the RT0 state to the RT1 state during ART preparation (in the internal lottery table shown in FIG. 180, , In the RT0 state, "F_Normal Rep" is not independently determined as an internal winning combination, but by allocating a predetermined lottery value to "F_Normal Rep", it is possible to shift from the RT0 state to the RT1 state. can be made).
Further, the provision of benefits is not only triggered by the transition of the RT state to the RT1 state or the RT3 state during ART preparation, but in addition to (or instead of) the trigger, the internal state during the RT1 state or the RT3 state A privilege may be given according to the winning combination (lottery flag). For example, during the RT1 state or RT3 state, there is a high probability that "F_Yo Cheripu" will be determined as an internal winning combination. The degree of expectation of privilege provision can be increased as the inside is prolonged.
また、上記第２実施形態では、ＣＺからＡＲＴ状態に移行する場合に、ＣＺの残りゲーム数を保持したままとし、ＡＲＴ状態の終了後に保持した残りゲーム数に対して、ＡＲＴ状態への移行に伴い上乗せされたゲーム数を加算したゲーム数分だけＣＺを行うこととしているが、これに限られるものではない。主制御回路９０は、例えば、ＣＺからＡＲＴ状態に移行する場合にＣＺの残りゲーム数を破棄するとともに、ＡＲＴ状態の終了後には、所定ゲーム数分のＣＺを行うこととしてもよい。この所定ゲーム数は任意であるが、例えば、終了したＡＲＴ状態に用いたランク（当籤時のランクであってもよく、昇格抽籤後のランクであってもよい）に応じて決定することとしてもよい。また、所定ゲーム数を決定するタイミングは、ＣＺからＡＲＴ状態へ移行したタイミング（ＣＺの中断時）であってもよく、また、ランク決めＡＲＴから通常ＡＲＴへ移行したタイミング（ランク決めＡＲＴの終了時）であってもよく、また、ＡＲＴ状態からＣＺへ移行したタイミング（通常ＡＲＴの終了時）であってもよい。
Further, in the above-described second embodiment, when transitioning from CZ to ART state, the number of remaining games in CZ is held, and after the ART state ends, the number of remaining games held is changed to ART state. Although CZ is performed for the number of games obtained by adding the number of games added together, it is not limited to this. For example, the
また、上記第２実施形態及び各種変形例では、遊技機としてパチスロを例に挙げて説明したが、本発明はこれに限定されない。上記第２実施形態及び各種変形例で採用したリール制御に係る特徴や設定変更及び確認に係る特徴などのパチスロ１に特有の特徴以外の特徴は、「パチンコ」と呼ばれる遊技機にも適用可能であり、同様の効果が得られる。例えば、ソースプログラム上における各種プログラム及び抽籤テーブルで適用されているデータ容量の各種節約技術や、メインＣＰＵ１０１専用命令コードを使用した各種処理（Ｑレジスタを用いたアドレスの指定命令、ＣＰＩＲ命令、ＯＴＩＣＲ命令、ＩＮＬＤ命令を用いた各種処理）、規定外ＲＯＭ領域及び規定外ＲＡＭ領域を使用した各種処理などの特徴は、「パチンコ」にも適用可能である。
In addition, in the second embodiment and various modifications described above, pachislot is used as an example of a gaming machine, but the present invention is not limited to this. Features other than the features unique to the
＜第１及び第２実施形態で使用されるソースコード上のラベルの説明＞
上記第１及び第２実施形態のパチスロ１のソースプログラムで使用されているラベルは、所定の法則に従い定義されている。例えば、図６５Ｃに記載のラベル「ｃＰＡ＿ＳＥＧＣＯＭ」等のように先頭文字が小文字「ｃ」であれば、それは定数（ｃｏｎｓｔ、又はｃｏｎｓｔａｎｔの「ｃ」）を表し、図６７に記載のラベル「ｗ１＿ＣＴＲＬ」等のように、先頭文字が小文字「ｗ」であれば、それはメインＲＡＭ１０３（ｗｏｒｋＲＡＭの「ｗ」）を表し、図９５Ａのラベル「ｄＳＤＴＲ＿ＮＲ」のように先頭文字が小文字「ｄ」であれば、それはメインＲＯＭ１０２（ｄａｔａＲＯＭの「ｄ」）を表す。なお、小文字「ｃ」の意味は定数であるため、小文字「ｃ」の使用法が幅広い範囲で適用可能となっている。例えば、図６５Ｃに示すソースコードで説明した例ではラベル「ｃＰＡ＿ＳＥＧＣＯＭ」をアドレス値として使用するが、例えば、図８８に示すソースコードで説明した例のように、ラベル「ｃＥＲＲ＿ＣＲ」を単に数値（この例ではエラーコード値）として使用することもできる。
<Description of Labels on Source Code Used in First and Second Embodiments>
The labels used in the
＜第１及び第２実施形態におけるその他の各種変形例＞
上記実施形態のパチスロ１では、様々な特典を付与することとしているが、遊技者に付与する特典は任意である。例えば、遊技者に付与される出玉に関する特典（例えば、ＡＲＴ状態への移行、ＡＲＴ状態の継続期間の上乗せ、ＣＺへの移行、ＣＺの継続期間の上乗せ）だけでなく、出玉以外の特典（例えば、特典映像の開放や、パチスロ１のカスタム開放など）であってもよい。
<Various other modifications in the first and second embodiments>
In the pachi-
また、ＡＲＴ状態中（第１実施形態ではＣＴ状態中も含む）に行われる報知の内容は上述した例に限定されず、任意である。例えば、遊技者にとって有利な状態となる特別な図柄組合せが表示される停止操作の順序（押し順）を報知してもよいし、当該図柄組合せが表示されるために必要な停止操作のタイミング（狙うべき図柄）を報知するようにしてもよい。 Further, the content of the notification performed during the ART state (including during the CT state in the first embodiment) is not limited to the above example, and is arbitrary. For example, the order of stop operations (pressing order) in which a special symbol combination that is advantageous to the player is displayed may be notified, or the timing of the stop operation required for displaying the symbol combination ( A pattern to be aimed at) may be notified.
遊技者にとって有利な状態としては、再遊技に係る内部当籤役の当籤確率は変化しない（又は遊技性に影響を与えない程度の範囲で変化する）が、遊技者にとって有利な停止操作の態様を報知する機能、すなわち、ＡＴ機能が作動する遊技状態であってもよい。また、遊技者にとって有利な状態としては、再遊技に係る内部当籤役の当籤確率が高くなる再遊技高確率状態（リプレイタイム）が作動するとともに、遊技者にとって有利な停止操作の態様を報知する機能が作動する、すなわち、ＡＲＴ機能が作動する遊技状態であってもよい。 As an advantageous state for the player, the winning probability of the internal winning combination related to the replay does not change (or changes within a range that does not affect the game characteristics), but the stop operation mode that is advantageous to the player. It may be in a game state in which the notifying function, that is, the AT function operates. In addition, as an advantageous state for the player, a replay high probability state (replay time) in which the winning probability of the internal winning combination relating to the replay becomes high is activated, and a mode of stop operation that is advantageous for the player is notified. It may be a game state in which the function is activated, that is, the ART function is activated.
また、ＡＲＴ状態の継続期間の管理方法も任意である。例えば、ゲーム数により継続期間を管理することとしてもよく、また、セット数により継続期間を管理することとしてもよく、また、ＡＲＴ状態中に払い出されるメダルの枚数や差枚数により継続期間を管理することとしてもよく、また、ＡＲＴ状態中にメダルの払い出しに影響を与える報知を行った回数（ナビ回数）により継続期間を管理することとしてもよく、また、ＡＲＴ状態中の任意のタイミングで行う継続判定により継続期間を管理することとしてもよく、また、ＡＲＴ状態中に特定の図柄組合せが表示されるとＡＲＴ状態を終了させることとしてもよい。
この場合、上乗せの対象は、ゲーム数、セット数、ナビ回数、差枚数などのようにＡＲＴ状態の継続期間の管理方法によって適宜調整される。
Also, the method of managing the duration of the ART state is arbitrary. For example, the duration may be managed by the number of games, the duration may be managed by the number of sets, or the duration may be managed by the number of medals paid out during the ART state or the difference between them. Alternatively, the continuation period may be managed by the number of notifications that affect the payout of medals during the ART state (the number of times of navigation). The duration may be managed by determination, and the ART state may be terminated when a specific symbol combination is displayed during the ART state.
In this case, the number of games to be added, the number of sets, the number of times of navigation, the difference in the number of cards, etc., are appropriately adjusted according to the method of managing the duration of the ART state.
また、ＣＺの継続期間の管理も任意である。ゲーム数により継続期間を管理することとしてもよく、また、セット数により継続期間を管理することとしてもよく、また、ＣＺ中の任意のタイミングで行う継続判定により継続期間を管理することとしてもよく、また、ＣＺ中に特定の図柄組合せが表示されるとＣＺを終了させることとしてもよく、また、ＣＺ中に行ったＡＲＴ抽籤の回数により継続期間を管理することとしてもよく、また、ＣＺ中にＡＲＴ状態に移行した回数により継続期間を管理することとしてもよい。
この場合、上乗せの対象は、ゲーム数、セット数、抽籤回数などのようにＣＺの継続期間の管理方法によって適宜調整される。
Also, management of the duration of CZ is optional. The duration may be managed by the number of games, the duration may be managed by the number of sets, or the duration may be managed by the continuation determination performed at any time during the CZ. , Also, when a specific combination of symbols is displayed in CZ, the CZ may be terminated, and the duration may be managed by the number of ART lotteries performed during the CZ. It is also possible to manage the duration based on the number of times of transition to the ART state.
In this case, the target of the addition is appropriately adjusted according to the method of managing the duration of the CZ, such as the number of games, the number of sets, the number of lotteries, and the like.
また、上記実施形態のパチスロ１では、遊技者側から見て、リール表示窓４の左側に設けたサブ表示装置１８において各種表示画面を表示する例を説明したが、本発明はこれに限定されない。例えば、遊技者側から見て、リール表示窓４の右側にも別のサブ表示装置を設け、このサブ表示装置においても各種表示画面を表示する構成にしてもよい。この場合、リール表示窓４の右側に設けられたサブ表示装置の表示面上にタッチセンサを設け、このタッチセンサから出力されるタッチ入力情報に基づいて、当該サブ表示装置の表示画面を切り替える構成にしてもよい。
Further, in the pachi-
また、上記実施形態のパチスロ１では、報知（ＡＲＴ）機能の作動を、メイン（主制御基板７１）側の制御の下に行うこととしているが、これに限られるものではなく、サブ（副制御基板７２）側の制御により報知（ＡＲＴ）機能の作動を行うこととしてもよい。
In addition, in the pachi-
また、上記実施形態のパチスロ１では、ＣＺやＡＲＴ状態へは、通常状態中に行う移行抽籤に当籤することで移行する。ここで、上記実施形態のパチスロ１では、この移行抽籤に対して設定差を持たせることもあり得るが、この移行抽籤を「設定値に差のない情報」に基づいて行うこととしてもよい。なお、「設定値に差のない情報」とは、内部抽籤処理において全ての設定値において同一の確率で内部当籤役として決定される役（設定不問役）や、全リールの停止時に全ての設定値において同一の確率で表示されることになる図柄組合せ（設定差のない図柄組合せ）を少なくとも含むものである。
In addition, in the pachi-
すなわち、上記変形例のパチスロ１では、設定不問役が内部当籤役として決定された場合に、ＣＺやＡＲＴ状態への移行抽籤を行い、設定差のある役（設定差役）が内部当籤役として決定された場合には、ＣＺやＡＲＴ状態への移行抽籤を行わない。また、パチスロ１では、全リールの停止時に設定差のない図柄組合せが表示された場合に、ＣＺやＡＲＴ状態への移行抽籤を行い、設定差のある図柄組合せが表示された場合には、ＣＺやＡＲＴ状態への移行抽籤を行わない。
なお、本明細書において、抽籤を行わないとは、抽籤自体を行わないことだけでなく、抽籤はするものの必ず非当籤となることを含むものである。
That is, in Pachi-
It should be noted that, in the present specification, not performing a lottery includes not only not performing a lottery itself but also that a lottery is performed but always fails to win.
また、ＣＺやＡＲＴ状態への移行抽籤は、予め定められており一切変動しない完全確率に基づき行われることとしてもよい。「予め定められており一切変動しない完全確率」とは、少なくとも設定値に基づいて変動することのない確率（すなわち、設定値に関わらず当籤する確率が同一の確率）を意味する。
なお、「予め定められており一切変動しない完全確率」として、更に、「設定値に差のない情報」に対して一義的に定められた確率であることを含めることとしてもよい。近年の遊技機では、移行抽籤に当籤し易い状態と当籤し難い状態とを設けることがある。このような場合に、「設定値に差のない情報に対して一義的に定められた確率」で移行抽籤を行う場合には、例えば、設定不問役の当籤時には、いかなる遊技状態であっても同一の確率で当籤する移行抽籤を行うことになる。反対に、「設定値に差のない情報に対して一義的に定められた確率ではない確率（すなわち、変動する確率）」で移行抽籤を行う場合には、例えば、設定不問役の当籤時に、現在の遊技状態に応じた確率で当籤する移行抽籤、すなわち、現在の遊技状態が高確率状態である場合には、高い確率で当籤する移行抽籤を行い、現在の遊技状態が低確率状態である場合には、低い確率で当籤する移行抽籤、を行うことになる。
Also, the lottery for transition to the CZ or ART state may be performed based on a complete probability that is predetermined and does not change at all. The “predetermined complete probability that does not change at all” means a probability that does not change based on at least the set value (that is, the probability that the winning probability is the same regardless of the set value).
The "predetermined complete probability that does not change at all" may further include a uniquely determined probability for "information with no difference in set values". In recent gaming machines, there are cases where transition lottery is provided with a state in which it is easy to win and a state in which it is difficult to win. In such a case, if the transition lottery is performed with "uniquely determined probability for information with no difference in the set value", for example, when the winning combination is set regardless of the game state, A transition lottery will be performed to win with the same probability. On the other hand, when performing a transition lottery with "probability that is not uniquely determined for information with no difference in set value (that is, probability that varies)", for example, when winning a hand that does not matter, A transition lottery for winning with a probability corresponding to the current game state, that is, when the current game state is a high probability state, a transition lottery for winning with a high probability is performed, and the current game state is a low probability state. In that case, a transition lottery that wins with a low probability will be performed.
このように「設定値に差のない情報」に基づいて行う移行抽籤を、設定値に関わらず当籤する確率が同一の確率で行うことで、変形例のパチスロ１では、ＣＺやＡＲＴ状態への移行に関する期待度を各設定値に対して同一にすることができ、出玉性能の差を、設定差のある設定差役の当籤確率に抑えることができる。
In this way, by performing the transition lottery based on "information with no difference in the setting value" with the same probability of winning regardless of the setting value, in the modified
また、ＣＺやＡＲＴ状態へ移行するための抽籤としては、（１）内部当籤役を決定するための内部抽籤、（２）移行を行うか否かの移行抽籤、（３）移行する場合の移行先を決定するための有利区間種別抽籤の３つの抽籤が考えられる。パチスロ１では、これら３つの抽籤を、それぞれ個別の乱数値を用いて行うこととしてもよく、また、全ての抽籤を共通の乱数値を用いて行うこととしてもよく、また、２つの抽籤を共通の乱数値を用いて行い、残り１つの抽籤を個別の乱数値を用いて行うこととしてもよい。なお、共通の乱数値を用いるとは、例えば、（１）内部抽籤において「０～１２８」の乱数範囲において所定の設定不問役が決定される場合に、（２）「０～６４」を移行抽籤に非当籤の乱数範囲、「６５～１２８」を移行抽籤に当籤の乱数範囲とし、また、（３）「６５～８３」を移行先がＣＺ１である乱数範囲、「８３～９９」を移行先がＣＺ２である乱数範囲、「９９～１１５」を移行先がＣＺ３である乱数範囲、「１１５～１２８」を移行先がＡＲＴ状態である乱数範囲とすることである。言い換えると、一つの抽籤において当籤する乱数範囲の一部に、他の抽籤の抽籤結果を割り当てることである。
Also, the lottery for transitioning to the CZ or ART state includes (1) an internal lottery for determining an internal winning combination, (2) a transition lottery for whether or not to perform a transition, and (3) a transition when transitioning. There are three types of lotteries, which are lotteries by type of advantageous section for determining the destination, are considered. In pachi-
［その他、本発明に係る遊技機の拡張性］
上記第１及び第２実施形態のパチスロ１では、遊技者のメダルの投入操作（すなわち、手持ちのメダルをメダル投入口１４に対して投入する操作、又は、クレジットされたメダルをＭＡＸベットボタン１５ａ或いは１ベットボタン１５ｂを操作して投入する操作）により遊技が開始され、遊技が終了したときにメダルの払い出しがある場合には、ホッパー装置５１を駆動してメダル払出口２４からメダルが払い出され、又は、クレジットされる形態について説明したが、本発明はこれに限定されるものではない。
[Other expandability of the gaming machine according to the present invention]
In the pachi-
例えば、遊技者によって遊技に必要な遊技媒体が投入され、それに基づいて遊技が行われ、その遊技の結果に基づいて特典が付与される（例えば、メダルが払い出される）形態の全てに対して、本発明を適用することができる。すなわち、物理的な遊技者の動作によって遊技媒体が投入され（掛けられ）、遊技媒体が払い出される形態のみならず、主制御回路９０（主制御基板７１）自体が、遊技者が保有する遊技媒体を電磁的に管理し、メダルレスで遊技を可能にする形態であってもよい。なお、この場合、遊技者が保有する遊技媒体を電磁的に管理するのは、主制御回路９０（主制御基板７１）に装着され（接続され）且つ遊技媒体を管理する遊技媒体管理装置であってもよい。 For example, for all forms in which a player inserts game media necessary for a game, a game is played based on it, and a privilege is awarded (for example, medals are paid out) based on the result of the game, The present invention can be applied. In other words, not only is the game medium inserted (played) and paid out by the physical action of the player, but the main control circuit 90 (main control board 71) itself is the game medium held by the player. may be electromagnetically managed to enable games without medals. In this case, it is the game medium management device mounted (connected) to the main control circuit 90 (main control board 71) that manages the game medium that the player possesses. may
この場合、遊技媒体管理装置は、ＲＯＭ及びＲＷＭ（あるいは、ＲＡＭ）を有し、遊技機に設けられる装置であって、図示しない外部の遊技媒体取扱装置と所定のインターフェースを介して双方向通信可能に接続されるものであり、遊技媒体の貸出動作（すなわち、遊技者が遊技媒体の投入操作を行う上で、必要な遊技媒体を提供する動作）或いは遊技媒体の払い出しに係る役に入賞（当該役が成立）した場合における遊技媒体の払出動作（すなわち、遊技者に対して遊技媒体の払い出しを行う上で、必要な遊技媒体を獲得させる動作）、又は、遊技の用に供する遊技媒体を電磁的に記録する動作を行い得るものとすればよい。また、遊技媒体管理装置は、実際の遊技媒体数の管理のみならず、例えば、その遊技媒体数の管理結果に基づいて、保有する遊技媒体数を表示する保有遊技媒体数表示装置（不図示）をパチスロ１の前面に設け、この保有遊技媒体数表示装置に表示される遊技媒体数を管理するものであってもよい。すなわち、遊技媒体管理装置は、遊技者が遊技の用に供することができる遊技媒体の総数を電磁的方法により記録し、表示することができるものとすればよい。
In this case, the game medium management device has ROM and RWM (or RAM), is provided in the game machine, and is capable of two-way communication with an external game medium handling device (not shown) via a predetermined interface. is connected to the game medium lending operation (that is, the action of providing the necessary game medium when the player performs the operation of inserting the game medium) or winning a prize related to the payout of the game medium (the relevant game media payout operation (that is, the operation of acquiring the game media necessary for paying out the game media to the player) in the case where the combination is established), or the game media used for the game are electromagnetically generated. It is sufficient that the operation of recording can be performed in real time. The game medium management device not only manages the actual number of game media, but also displays the number of owned game media (not shown) for displaying the number of game media owned, for example, based on the management result of the number of game media. may be provided on the front surface of the pachi-
また、この場合、遊技媒体管理装置は、遊技者が、記録された遊技媒体数を示す信号を、外部の遊技媒体取扱装置に対して自由に送信させることができる性能（機能）を有することが望ましい。また、遊技媒体管理装置は、遊技者が直接操作する場合以外の場合には、記録された遊技媒体数を減ずることができない性能を有することが望ましい。また、遊技媒体管理装置と外部の遊技媒体取扱装置との間に外部接続端子板（不図示）が設けられる場合には、遊技媒体管理装置は、その外部接続端子板を介してでなければ、遊技者が、記録された遊技媒体数を示す信号を送信できない性能を有することが望ましい。 In this case, the game medium management device may have a performance (function) that allows the player to freely transmit a signal indicating the number of recorded game media to an external game medium handling device. desirable. In addition, it is desirable that the game medium management device has a performance that does not allow the number of recorded game mediums to be reduced except when directly operated by the player. Also, if an external connection terminal board (not shown) is provided between the game medium management device and the external game medium handling device, the game medium management device can It is desirable for a player to have the ability to not send a signal indicating the number of game media recorded.
遊技機には、上記の他、遊技者が操作可能な貸出操作手段、返却（精算）操作手段、外部接続端子板が設けられ、遊技媒体取扱装置には、紙幣等の有価価値の投入口、記録媒体（例えばＩＣカード）の挿入口、携帯端末から電子マネー等の入金を行うための非接触通信アンテナ等、その他貸出操作手段、返却操作手段等の各種操作手段、遊技媒体取扱装置側外部接続端子板が設けられるようにしてもよい（いずれも不図示）。 In addition to the above, the game machine is provided with lending operation means, return (settlement) operation means, and an external connection terminal board that can be operated by the player. Slots for recording media (e.g. IC cards), non-contact communication antennas for depositing electronic money, etc., from mobile terminals, various operation means such as lending operation means, return operation means, etc., and external connections on the game media handling device side A terminal board may be provided (neither shown).
その際の遊技の流れとしては、例えば、遊技者が遊技媒体取扱装置に対し、上記いずれかの方法で有価価値を入金し、上記いずれかの貸出操作手段の操作に基づいて所定数の有価価値を減算し、遊技媒体取扱装置から遊技媒体管理装置に対し、減算した有価価値に対応する遊技媒体を増加させる。そして、遊技者は遊技を行い、さらに遊技媒体が必要な場合には上記操作を繰り返し行う。その後、遊技の結果、所定数の遊技媒体を獲得し、遊技を終了する際には、上記いずれかの返却操作手段を操作することにより遊技媒体管理装置から遊技媒体取扱装置に対し、遊技媒体数を送信し、遊技媒体取扱装置はその遊技媒体数を記録した記録媒体を排出する。また、遊技媒体管理装置は遊技媒体数を送信したときに、自身が記憶する遊技媒体数をクリアする。遊技者は排出された記録媒体を景品交換するために景品カウンター等に持って行くか、又は、記録された遊技媒体に基づいて他の遊技台で遊技を行うために遊技台を移動する。 As a game flow at that time, for example, the player deposits valuable value into the game medium handling device by any of the above methods, and a predetermined number of valuable values is subtracted, and the game media corresponding to the subtracted valuable value are increased from the game media handling device to the game media management device. Then, the player plays the game, and repeats the above operation when the game medium is required. After that, as a result of the game, a predetermined number of game media are obtained, and when the game is finished, the game media management device sends the game media handling device the number of game media by operating one of the return operation means. , and the game medium handling device ejects the recording medium recording the number of game media. Also, when the game medium management device transmits the number of game media, it clears the number of game media stored in itself. The player takes the ejected recording medium to a prize counter or the like to exchange for prizes, or moves the game machine to play a game on another game machine based on the recorded game medium.
なお、上記例では、遊技媒体管理装置から全遊技媒体数を遊技媒体取扱装置に対して送信したが、遊技機又は遊技媒体取扱装置側で遊技者が所望する遊技媒体数のみを送信し、遊技者が所持する遊技媒体を分割して処理することとしてもよい。また、上記例では、遊技媒体取扱装置が記録媒体を排出することとしたが、現金又は現金等価物を排出するようにしてもよいし、携帯端末等に記憶させるようにしてもよい。また、遊技媒体取扱装置は遊技場の会員記録媒体を挿入可能とし、遊技媒体を会員記録媒体に貯留して、後日、該貯留された遊技媒体を用いて再遊技可能とするようにしてもよい。 In the above example, the total number of game media was transmitted from the game media management device to the game media handling device. The game media possessed by the player may be divided and processed. Also, in the above example, the game medium handling device ejects the recording medium, but cash or cash equivalents may be ejected, or may be stored in a portable terminal or the like. Further, the game medium handling device may be configured so that the member recording medium of the game parlor can be inserted, the game medium is stored in the member recording medium, and the stored game medium can be used to play again at a later date. .
また、遊技機又は遊技媒体取扱装置において、図示しない所定の操作手段を操作することにより遊技媒体取扱装置又は遊技媒体管理装置に対し、遊技媒体又は有価価値のデータ通信をロックするロック操作を実行可能としてもよい。その際には、ワンタイムパスワード等の遊技者にしか知り得ない情報を設定することや遊技機又は遊技媒体取扱装置に設けられた撮像手段により遊技者を記憶するようにしてもよい。 Also, in the game machine or the game medium handling device, by operating a predetermined operation means (not shown), it is possible to perform a lock operation to lock the game medium or valuable value data communication to the game medium handling device or the game medium management device. may be In this case, information that only the player can know, such as a one-time password, may be set, or the player may be stored by imaging means provided in the game machine or game medium handling device.
なお、遊技媒体管理装置は、上述のように、メダルレスでのみ遊技を可能とするものであってもよいし、物理的な遊技者の動作によって遊技媒体が投入され（掛けられ）、遊技媒体が払い出される形態、及び、メダルレスで遊技を可能とする形態の両方の形態で遊技を可能とするものであってもよい。後者の場合には、遊技媒体管理装置が、上述のセレクタ６６やホッパー装置５１を直接的に制御する方式を採用することもできるし、これらが主制御回路９０（主制御基板７１）によって制御され、その制御結果が送信されることに基づいて、遊技者が遊技の用に供することができる遊技媒体の総数を電磁的方法により記録し且つ表示する制御を行い得る方式を採用することもできる。
As described above, the game medium management device may allow the game to be played only without medals, or the game medium may be inserted (played) by a physical action of the player, and the game medium may be released. The game may be played in both a payout mode and a mode in which the game can be played without medals. In the latter case, the game medium management device may adopt a method of directly controlling the
また、上記例では、遊技媒体管理装置を、パチスロ１に適用する場合について説明しているが、例えば、遊技球を用いるスロットマシンや封入式遊技機においても同様に遊技媒体管理装置を設け、遊技者の遊技媒体が管理されるようにすることもできる。
In addition, in the above example, the case where the game medium management device is applied to the
上述した遊技媒体管理装置を設けた場合には、遊技媒体が物理的に遊技に供される場合に比べて、遊技機内部のセレクタ６６やホッパー装置５１などの装置を減らすことができ、遊技機の原価及び製造コストを削減できるのみならず、遊技者が直接遊技媒体に接触しないようにすることもでき、遊技環境が改善され、騒音も減らすことができるとともに、装置を減らしたことにより遊技機の消費電力を減らすことも可能になる。また、上述した遊技媒体管理装置を設けた場合には、遊技媒体や遊技媒体の投入口や払出口を介した不正行為を防止することができる。すなわち、上述した遊技媒体管理装置を設けた場合には、遊技機をとりまく種々の環境を改善可能な遊技機を提供することが可能になる。
When the game medium management device described above is provided, devices such as the
３．第３実施形態
本発明の第３実施形態では、上記第１及び第２実施形態で説明した各種ソースプログラムで使用した各種命令コードだけでなく、さらに各種機能を改良及び拡張可能とする新たな各種命令コードが設けられた遊技機を説明する。なお、本実施形態の遊技機において、新たな各種命令コードを備えること以外の構成は、上記第１及び第２実施形態の遊技機の構成と同様にすることができる。それゆえ、以下では、上記第１及び第２実施形態と同様の構成の説明は省略し、本実施形態で新たに設けられた各種命令コード、及び、それを使用した各種ソースプログラム例について説明する。
3. Third Embodiment In the third embodiment of the present invention, not only the various instruction codes used in the various source programs described in the first and second embodiments, but also various new instruction codes capable of improving and expanding various functions. A game machine provided with instruction codes will be described. It should be noted that the configuration of the game machine of the present embodiment can be the same as the configuration of the game machine of the first and second embodiments, except for providing various new instruction codes. Therefore, in the following description, description of the same configuration as in the first and second embodiments is omitted, and various instruction codes newly provided in this embodiment and examples of various source programs using them will be described. .
本実施形態において、新たな各種命令コード及び各種データで構成（規定）された各種プログラムは、上記第１及び第２実施形態と同様に、マイクロプロセッサ９１内のメインＲＯＭ１０２（第１記憶部）に記憶される（図９参照）。また、それらの各種プログラムの実行時には、上記第１及び第２実施形態と同様に、マイクロプロセッサ９１内のメインＣＰＵ１０１（演算制御部）が、各種プログラムを実行する。
In this embodiment, various programs configured (defined) by various new instruction codes and various data are stored in the main ROM 102 (first storage unit) in the
また、本実施形態では、メインＲＯＭ１０２及びメインＲＡＭ１０３のメモリマップも上記実施形態の構成（図１２参照）と同様とし、メインＲＯＭ１０２及びメインＲＡＭ１０３内のアドレス値（アドレス空間）は、１６ビットデータで表される。さらに、本実施形態では、メインＣＰＵ１０１が有する各種レジスタの構成も、上記第１及び第２実施形態の構成（図１１参照）と同様である。
In this embodiment, the memory maps of the
＜各種命令コード＞
本実施形態の遊技機で使用され得る各種命令コードの一例を、図３０４～図３５７に示す。なお、図３０４～図３５７のそれぞれは、本実施形態の遊技機で使用可能な各種命令コードの一覧表であり、命令コード毎に、「命令番号」（図中の「Ｎｏ」欄）、「新規命令であるか否かの情報」（図中の「新」欄）、「ニーモニック（命令コードの表記形態）」、「バイト数」、「オペレーションの内容（命令実行時の処理内容）」（図中の「オペレーション」欄）、「命令実行時のフラグの状態変化態様」（図中の「フラグ」欄）及び「動作（オペレーション）の説明」（図中の「説明」欄）をまとめた表である。
<Various instruction codes>
Examples of various instruction codes that can be used in the gaming machine of this embodiment are shown in FIGS. 304 to 357. FIG. Each of FIGS. 304 to 357 is a list of various instruction codes that can be used in the gaming machine of this embodiment, and each instruction code is represented by "instruction number"("No" column in the figure), " Information on whether or not it is a new instruction"("new" column in the figure), "mnemonic (instruction code notation form)", "number of bytes", "contents of operation (contents of processing when executing the instruction)" ( "Operation" column in the figure), "Mode of flag state change during instruction execution"("Flag" column in the figure), and "Description of operation"("Description" column in the figure) are summarized. It is a table.
「新規命令であるか否かの情報」の欄では、本実施形態の遊技機で新規に設けられた命令コードに対しては「〇」印を記載し、本実施形態だけでなく、上記第１及び第２実施形態の遊技機でも使用されている命令コードに対しては無印とする。 In the column of "Information as to whether or not it is a new command", the command code newly provided in the game machine of this embodiment is indicated with a "○" mark. Instruction codes that are also used in the gaming machines of the first and second embodiments are left unmarked.
また、「命令実行時のフラグの状態変化態様」の欄には、命令実行時における、１バイトのフラグ・レジスタＦ（図１１参照）に格納される、Ｓフラグ（サインフラグ）、Ｚフラグ（ゼロフラグ）、ＴＺフラグ（第２ゼロフラグ）、Ｈフラグ（ハーフキャリーフラグ）、Ｐ／Ｖフラグ（パリティ／オーバーフローフラグ）、Ｎフラグ（加算／減算フラグ）及びＣ（ＣＹ）フラグ（キャリーフラグ）のそれぞれの状態の変化態様を示す。 In addition, in the column of "mode of flag state change during instruction execution", S flag (sign flag), Z flag (sign flag), Z flag ( zero flag), TZ flag (second zero flag), H flag (half carry flag), P/V flag (parity/overflow flag), N flag (addition/subtraction flag) and C (CY) flag (carry flag), respectively shows a state change mode.
なお、フラグ・レジスタＦに格納される各フラグは、演算命令の実行結果が反映されるフラグである。Ｓフラグでは、例えば、８ビット及び１６ビットの算術演算の実行結果の値が、負の値であればＳフラグに「１」が格納され、正の値であればＳフラグに「０」が格納される。Ｚフラグ（第１のゼロフラグ）では、例えば、８ビット及び１６ビットの算術命令の実行結果の値において、全てのビットが「０」であればＺフラグに「１」が格納され、一つのビットでも「１」があればＺフラグに「０」が格納される。ＴＺフラグ（第２のゼロフラグ、所定のフラグ）では、例えば、８ビット及び１６ビットのロード命令、８ビット及び１６ビットの算術命令等の実行結果の値において、全てのビットが「０」であればＴＺフラグに「１」が格納され、一つのビットでも「１」があればＴＺフラグに「０」が格納される。Ｈフラグでは、例えば、８ビットの算術命令の実行結果の値において、ビット３からビット４に桁上がりがある場合にはＨフラグに「１」が格納され、ビット３からビット４に桁上がりがない場合にはＨフラグに「０」が格納される。Ｐ／Ｖフラグでは、例えば、算術演算の結果、オーバーフローが生じた場合にはＰ／Ｖフラグに「１」が格納され、オーバーフローが生じなかった場合にはＰ／Ｖフラグに「０」が格納される。Ｎフラグでは、例えば、加算命令が実行されればＮフラグに「０」が格納され、減算命令が実行されればＮフラグに「１」が格納される。また、Ｃフラグ（ＣＹフラグ）では、例えば、算術命令の結果、桁上がりがある場合にはＣフラグに「１」が格納され、桁上がりがない場合にはＣフラグに「０」が格納される。
Each flag stored in the flag register F is a flag that reflects the execution result of the arithmetic instruction. In the S flag, for example, if the value of the execution result of an 8-bit or 16-bit arithmetic operation is a negative value, "1" is stored in the S flag, and if it is a positive value, "0" is stored in the S flag. Stored. In the Z flag (first zero flag), for example, in the values of the execution results of 8-bit and 16-bit arithmetic instructions, if all bits are "0", "1" is stored in the Z flag, and one bit However, if there is "1", "0" is stored in the Z flag. In the TZ flag (second zero flag, predetermined flag), for example, in the value of the execution result of 8-bit and 16-bit load instructions, 8-bit and 16-bit arithmetic instructions, etc., even if all bits are "0" For example, "1" is stored in the TZ flag, and "0" is stored in the TZ flag if even one bit is "1". As for the H flag, for example, if there is a carry from
フラグの状態変化態様の欄中の所定フラグに「１」が記載されている命令コード（例えば、後述の図３２９参照）では、当該命令コードの実行により、所定フラグに「１」が格納される（セットされる）ことを示す。フラグの状態変化態様の欄中の所定フラグに「０」が記載されている命令コード（例えば、後述の図３３９参照）では、当該命令コードの実行により、所定フラグに「０」が格納される（セットされる）ことを示す。また、フラグの状態変化態様の欄中の所定フラグに「・」が記載されている命令コード（例えば、後述の図３０４参照）では、当該命令コードの実行により、所定フラグの状態が変化しない（命令実行前の状態が維持される）ことを示す。さらに、フラグの状態変化態様の欄中の所定フラグに上下の矢印が記載されている命令コード（例えば、後述の図３０９参照）では、当該命令コードの実行結果に応じて、所定フラグの状態が適宜変化する（適宜設定される）ことを示す。 In an instruction code in which "1" is written in the predetermined flag in the flag state change mode column (for example, see FIG. 329 described later), "1" is stored in the predetermined flag by executing the instruction code. (set). In an instruction code in which "0" is written in the predetermined flag in the flag state change mode column (for example, see FIG. 339 described later), "0" is stored in the predetermined flag by executing the instruction code. (set). In addition, in the instruction code in which "·" is written in the predetermined flag in the flag state change mode column (for example, see FIG. 304 described later), the execution of the instruction code does not change the state of the predetermined flag ( state before instruction execution is maintained). Furthermore, in an instruction code in which a predetermined flag in the flag state change mode column is described with up and down arrows (for example, see FIG. 309 described later), the state of the predetermined flag changes according to the execution result of the instruction code. Indicates that it changes as appropriate (is set as appropriate).
［エクスチェンジ命令コード］
図３０４は、本実施形態の遊技機で実行される各種ソースプログラムで使用可能なエクスチェンジ命令（交換命令）コードの一覧表である。
[Exchange instruction code]
FIG. 304 is a list of exchange instruction (exchange instruction) codes that can be used in various source programs executed by the gaming machine of this embodiment.
図３０４中の命令番号Ａ１（「ＥＸ ＡＦ，ＡＦ´」）～命令番号Ａ９（「ＥＸ （ＳＰ），ＩＹ」）のエクスチェンジ命令コードは、本実施形態だけでなく、上記第１及び第２実施形態の遊技機でも使用可能な命令コードである。そして、図３０４中の命令番号Ａ１０（「ＥＸ ｒ，（ｓｓ）」）～命令番号Ａ１９（「ＥＸＱ ｒ，（ｋ）」）のエクスチェンジ命令コードは、本実施形態で新たに設けられた命令コードである。なお、エクスチェンジ命令コードの実行時には、その命令コードの種別（命令番号）に関係なく、各フラグの状態は変化しない。 The exchange instruction codes of instruction number A1 (“EX AF, AF′”) to instruction number A9 (“EX (SP), IY”) in FIG. It is an instruction code that can also be used in a game machine in the form. The exchange instruction codes of instruction number A10 (“EX r, (ss)”) to instruction number A19 (“EXQ r, (k)”) in FIG. 304 are instruction codes newly provided in this embodiment. is. Note that when an exchange instruction code is executed, the status of each flag does not change regardless of the type of instruction code (instruction number).
エクスチェンジ命令コードは、図３０４中の「ニーモニック」欄に示すように、オペランド（ＯＰ）として、命令（第１ＯＰ）、第１格納先（第２ＯＰ）及び第２格納先（第３ＯＰ）がこの順で配置（規定）されて構成される。例えば、命令番号Ｎｏ.Ａ１０のエクスチェンジ命令コード「ＥＸ ｒ，（ｓｓ）」では、第１ＯＰ（命令）は「ＥＸ」であり、第２ＯＰ（第１格納先を示す情報）は「ｒ」であり、第３ＯＰ（第２格納先を示す情報）は「（ｓｓ）」である。そして、エクスチェンジ命令コードが実行されると、第１格納先に格納されているデータ（値）と第２格納先に格納されているデータ（値）とが交換される。
以下、主な、エクスチェンジ命令コードについて詳述する
The exchange instruction code, as shown in the "Mnemonic" column in FIG. Arranged (defined) in For example, in the exchange instruction code "EX r, (ss)" of instruction number No. A10, the first OP (instruction) is "EX" and the second OP (information indicating the first storage location) is "r". , the third OP (information indicating the second storage location) is "(ss)". Then, when the exchange instruction code is executed, the data (value) stored in the first storage destination and the data (value) stored in the second storage destination are exchanged.
Below is a detailed description of the main exchange instruction codes
（１）エクスチェンジ命令コード「ＥＸ ｓｓ，ｑｑ」（Ｎｏ．Ａ６）
エクスチェンジ命令コード「ＥＸ ｓｓ，ｑｑ」は、２バイトの命令コードである。なお、このエクスチェンジ命令コードのニーモニックで第２ＯＰに規定されている「ｓｓ」は、１６ビットの汎用ペアレジスタ（図１１で説明したＢＣ、ＤＥ、ＨＬレジスタ：以下、「ペアレジスタｓｓ」ともいい、また、「レジスタペアｓｓ」と称されていることもある）を示し、第３ＯＰに規定されている「ｑｑ」は、１６ビットのインデックス・レジスタ（図１１で説明したインデックス・レジスタＩＸ、ＩＹ：以下、「インデックス・レジスタｑｑ」又は「ＩＸレジスタ」、「ＩＹレジスタ」ともいう）を示す。
(1) Exchange instruction code "EX ss, qq" (No. A6)
The exchange instruction code "EX ss, qq" is a 2-byte instruction code. It should be noted that "ss", which is a mnemonic of this exchange instruction code and is specified in the second OP, is a 16-bit general-purpose pair register (BC, DE, HL registers described in FIG. 11; hereinafter also referred to as "pair register ss" Also referred to as "register pair ss"), and "qq" defined in the third OP is a 16-bit index register (index registers IX and IY described in FIG. hereinafter also referred to as "index register qq" or "IX register" or "IY register").
エクスチェンジ命令コード「ＥＸ ｓｓ，ｑｑ」が実行されると、１６ビットの汎用ペアレジスタｓｓ（ＢＣ、ＤＥ又はＨＬレジスタ）に格納されている値と、インデックス・レジスタｑｑ（ＩＸ又はＩＹレジスタ）に格納されている値とが交換される。すなわち、この命令が実行されると、命令実行前のペアレジスタｓｓに格納されていた値がインデックス・レジスタｑｑに格納され、命令実行前のインデックス・レジスタｑｑに格納されていた値がペアレジスタｓｓに格納される。 When the exchange instruction code "EX ss, qq" is executed, the value stored in the 16-bit general purpose pair register ss (BC, DE or HL register) and the index register qq (IX or IY register) are stored. is exchanged with the value That is, when this instruction is executed, the value stored in the pair register ss before the instruction execution is stored in the index register qq, and the value stored in the index register qq before the instruction execution is changed to the pair register ss. stored in
図３０５に、ソースプログラム上で実際に使用され得るエクスチェンジ命令コード「ＥＸ ｓｓ，ｑｑ」の種類の一覧を示す。エクスチェンジ命令コード「ＥＸ ｓｓ，ｑｑ」としては、３種類の第２ＯＰ（ＢＣ、ＤＥ及びＨＬレジスタ）のそれぞれに対して、２種類の第３ＯＰ（ＩＸ及びＩＹレジスタ）が規定可能であり、合計で６種類の命令コードが設けられている。 FIG. 305 shows a list of types of exchange instruction codes "EX ss, qq" that can actually be used on the source program. As the exchange instruction code "EX ss, qq", two types of third OPs (IX and IY registers) can be defined for each of three types of second OPs (BC, DE and HL registers). Six types of instruction codes are provided.
例えば、エクスチェンジ命令コード「ＥＸ ＢＣ，ＩＸ」（Ｎｏ．Ａ６ａ）が実行されると、ＢＣレジスタに格納されている値と、ＩＸレジスタに格納されている値とが交換される。すなわち、エクスチェンジ命令コード「ＥＸ ＢＣ，ＩＸ」が実行されると、命令実行前のＢＣレジスタに格納されていた値がＩＸレジスタに格納され、命令実行前のＩＸレジスタに格納されていた値がＢＣレジスタに格納される。 For example, when the exchange instruction code "EX BC, IX" (No. A6a) is executed, the value stored in the BC register and the value stored in the IX register are exchanged. That is, when the exchange instruction code "EX BC, IX" is executed, the value stored in the BC register before executing the instruction is stored in the IX register, and the value stored in the IX register before executing the instruction is changed to BC Stored in a register.
（２）エクスチェンジ命令コード「ＥＸ ｒ，（ｓｓ）」（Ｎｏ．Ａ１０）
エクスチェンジ命令コード「ＥＸ ｒ，（ｓｓ）」は、２バイトの命令コードである。なお、このエクスチェンジ命令コードのニーモニックで第２ＯＰに規定されている「ｒ」は、８ビットの汎用レジスタ（Ａ、Ｂ、Ｃ、Ｄ、Ｅ、Ｈ、Ｌレジスタ：以下、「レジスタｒ」ともいう）を示し、第３ＯＰに規定されている「（ｓｓ）」は、ペアレジスタｓｓに格納されている値で指定されるアドレス領域を示す。なお、ペアレジスタｓｓに格納されている値としては、他の命令の実行によりメインＲＡＭ１０３内のアドレス領域又は内蔵レジスタエリア内のアドレス領域が指定されている必要がある。
(2) Exchange instruction code "EX r, (ss)" (No. A10)
The exchange instruction code "EX r, (ss)" is a 2-byte instruction code. Note that the mnemonic "r" of this exchange instruction code specified in the second OP is an 8-bit general-purpose register (A, B, C, D, E, H, L registers: hereinafter also referred to as "register r" ), and “(ss)” defined in the third OP indicates the address area specified by the value stored in the pair register ss. As for the value stored in the pair register ss, the address area in the
エクスチェンジ命令コード「ＥＸ ｒ，（ｓｓ）」が実行されると、レジスタｒ（Ａ、Ｂ、Ｃ、Ｄ、Ｅ、Ｈ又はＬレジスタ）に格納されている値と、ペアレジスタｓｓ（ＢＣ、ＤＥ、又はＨＬレジスタ）に格納された値で指定されるアドレス領域（指定メモリ）に格納されている１バイトの値とが交換される。すなわち、エクスチェンジ命令コード「ＥＸ ｒ，（ｓｓ）」が実行されると、命令実行前のレジスタｒに格納されていた値がペアレジスタｓｓで指定されるアドレス領域に格納され、命令実行前のペアレジスタｓｓで指定されるアドレス領域に格納されていた値がレジスタｒに格納される。なお、指定メモリとは、メインＲＯＭ１０２（００００Ｈ～２ＦＦＦＨ）、メインＲＡＭ１０３（Ｆ０００Ｈ～Ｆ３ＦＦＨ）、内蔵レジスタ領域（ＦＥ００Ｈ～ＦＥＢＦＨ）、及び、ＸＣＳデコードエリア（ＦＥＤ０Ｈ～ＦＥＦＤＨ）内において指定されるアドレス領域のことである（図１２参照）。 When the exchange instruction code "EX r, (ss)" is executed, the value stored in register r (A, B, C, D, E, H or L register) and the pair register ss (BC, DE , or HL register) is exchanged with the 1-byte value stored in the address area (specified memory) specified by the value stored in the HL register). That is, when the exchange instruction code "EX r, (ss)" is executed, the value stored in the register r before the instruction is stored in the address area specified by the pair register ss, and the pair before the instruction is executed. The value stored in the address area designated by register ss is stored in register r. The specified memory is the address area specified in the main ROM 102 (0000H to 2FFFH), the main RAM 103 (F000H to F3FFH), the built-in register area (FE00H to FEBFH), and the XCS decode area (FED0H to FEFDH). That is (see FIG. 12).
図３０６に、ソースプログラム上で実際に使用され得るエクスチェンジ命令コード「ＥＸ ｒ，（ｓｓ）」の種類の一覧を示す。エクスチェンジ命令コード「ＥＸ ｒ，（ｓｓ）」としては、５種類の第２ＯＰのそれぞれに対して、３種類の第３ＯＰが規定可能であり、合計で１５種類の命令コードが設けられている。 FIG. 306 shows a list of types of exchange instruction code "EX r, (ss)" that can actually be used on the source program. As the exchange instruction code "EX r, (ss)", 3 types of 3rd OPs can be specified for each of 5 types of 2nd OPs, and a total of 15 types of instruction codes are provided.
具体的には、第３ＯＰとして「（ＢＣ）」（ＢＣレジスタで指定されるアドレス領域）が規定される場合には、第２ＯＰには、Ａ、Ｄ、Ｅ、Ｈ及びＬレジスタのいずれかが規定される（Ｎｏ．Ａ１０ａ～Ａ１０ｅ）。すなわち、この場合には、第２ＯＰにはＢ及びＣレジスタは規定されない。第３ＯＰとして「（ＤＥ）」（ＤＥレジスタで指定されるアドレス領域）が規定される場合には、第２ＯＰには、Ａ、Ｂ、Ｃ、Ｈ及びＬレジスタのいずれかが規定される（Ｎｏ．Ａ１０ｆ～Ａ１０ｊ）。すなわち、この場合には、第２ＯＰにはＤ及びＥレジスタは規定されない。また、第３ＯＰとして「（ＨＬ）」（ＨＬレジスタで指定されるアドレス領域）が規定される場合には、第２ＯＰには、Ａ、Ｂ、Ｃ、Ｄ及びＥレジスタのいずれかが規定される（Ｎｏ．Ａ１０ｋ～Ａ１０ｏ）。すなわち、この場合には、第２ＯＰにはＨ及びＬレジスタは規定されない。 Specifically, when "(BC)" (the address area specified by the BC register) is defined as the third OP, any one of the A, D, E, H, and L registers is specified in the second OP. (No. A10a to A10e). That is, in this case, no B and C registers are defined in the second OP. When "(DE)" (the address area specified by the DE register) is defined as the third OP, any one of the A, B, C, H and L registers is defined for the second OP (No .A10f-A10j). That is, in this case, no D and E registers are defined in the second OP. Further, when "(HL)" (address area specified by the HL register) is specified as the third OP, any one of the A, B, C, D and E registers is specified for the second OP. (No. A10k to A10o). That is, in this case, no H and L registers are defined in the second OP.
例えば、エクスチェンジ命令コード「ＥＸ Ａ，（ＢＣ）」（Ｎｏ．Ａ１０ａ）が実行されると、Ａレジスタに格納されている値と、ＢＣレジスタに格納された値で指定されるアドレス領域に格納されている１バイトの値とが交換される。すなわち、エクスチェンジ命令コード「ＥＸ Ａ，（ＢＣ）」が実行されると、命令実行前のＡレジスタに格納されていた値がＢＣレジスタで指定されるアドレス領域に格納され、命令実行前のＢＣレジスタで指定されるアドレス領域に格納されていた１バイトの値がＡレジスタに格納される。 For example, when the exchange instruction code "EX A, (BC)" (No. A10a) is executed, the value stored in the A register and the value stored in the BC register are stored in the address area specified by 1-byte value is exchanged. That is, when the exchange instruction code "EX A, (BC)" is executed, the value stored in the A register before executing the instruction is stored in the address area specified by the BC register, and the value stored in the BC register before executing the instruction is stored. The 1-byte value stored in the address area specified by is stored in the A register.
例えば、エクスチェンジ命令コード「ＥＸ Ａ，（ＤＥ）」（Ｎｏ．Ａ１０ｆ）が実行されると、Ａレジスタに格納されている値と、ＤＥレジスタに格納された値で指定されるアドレス領域に格納されている１バイトの値とが交換される。すなわち、エクスチェンジ命令コード「ＥＸ Ａ，（ＤＥ）」が実行されると、命令実行前のＡレジスタに格納されていた値がＤＥレジスタで指定されるアドレス領域に格納され、命令実行前のＤＥレジスタで指定されるアドレス領域に格納されていた１バイトの値がＡレジスタに格納される。 For example, when the exchange instruction code "EX A, (DE)" (No. A10f) is executed, the value stored in the A register and the value stored in the DE register are stored in the address area specified by the value stored in the DE register. 1-byte value is exchanged. That is, when the exchange instruction code "EX A, (DE)" is executed, the value stored in the A register before executing the instruction is stored in the address area specified by the DE register, and the value stored in the DE register before executing the instruction is stored. The 1-byte value stored in the address area specified by is stored in the A register.
また、例えば、エクスチェンジ命令コード「ＥＸ Ａ，（ＨＬ）」（Ｎｏ．Ａ１０ｋ）が実行されると、Ａレジスタに格納されている値と、ＨＬレジスタに格納された値で指定されるアドレス領域に格納されている１バイトの値とが交換される。すなわち、エクスチェンジ命令コード「ＥＸ Ａ，（ＨＬ）」が実行されると、命令実行前のＡレジスタに格納されていた値がＨＬレジスタで指定されるアドレス領域に格納され、命令実行前のＨＬレジスタで指定されるアドレス領域に格納されていた１バイトの値がＡレジスタに格納される。 Also, for example, when the exchange instruction code "EX A, (HL)" (No. A10k) is executed, the value stored in the A register and the address area specified by the value stored in the HL register The stored 1-byte value is exchanged. That is, when the exchange instruction code "EX A, (HL)" is executed, the value stored in the A register before executing the instruction is stored in the address area specified by the HL register, and the value stored in the HL register before executing the instruction is stored. The 1-byte value stored in the address area specified by is stored in the A register.
（３）エクスチェンジ命令コード「ＥＸ Ａ，（ｍｎ）」（Ｎｏ．Ａ１１）～「ＥＸ Ｌ，（ｍｎ）」（Ｎｏ．Ａ１７）
エクスチェンジ命令コード「ＥＸ Ａ，（ｍｎ）」～「ＥＸ Ｌ，（ｍｎ）」はそれぞれ、４バイトの命令コードである。なお、このエクスチェンジ命令コードのニーモニックで第２ＯＰに規定されている「Ａ」、「Ｂ」、「Ｃ」、「Ｄ」、「Ｅ」、「Ｈ」及び「Ｌ」は、それぞれ、Ａ、Ｂ、Ｃ、Ｄ、Ｅ、Ｈ及びＬレジスタ（８ビットの汎用レジスタ）を示し、第３ＯＰに規定されている「（ｍｎ）」は、１６ビットの整数値ｍｎ（１６ビットデータｍｎ：０～６５５３５）で指定されるアドレス領域を示す。なお、１６ビットの整数値ｍｎとしては、メインＲＡＭ１０３内のアドレス領域又は内蔵レジスタエリア内のアドレス領域が予め指定されている必要がある。
(3) Exchange instruction code "EX A, (mn)" (No. A11) to "EX L, (mn)" (No. A17)
Each of the exchange instruction codes "EX A, (mn)" to "EX L, (mn)" is a 4-byte instruction code. In addition, "A", "B", "C", "D", "E", "H", and "L" defined in the second OP as mnemonics of this exchange instruction code are A, B, respectively. , C, D, E, H and L registers (8-bit general-purpose registers), and "(mn)" defined in the third OP is a 16-bit integer value mn (16-bit data mn: 0 to 65535 ) indicates the address area specified by As the 16-bit integer value mn, an address area within the
エクスチェンジ命令コード「ＥＸ Ａ，（ｍｎ）」～「ＥＸ Ｌ，（ｍｎ）」のいずれか（エクスチェンジ命令コード「ＥＸ ｒ，（ｍｎ）」）が実行されると、第２ＯＰに規定されたレジスタｒ（Ａ、Ｂ、Ｃ、Ｄ、Ｅ、Ｈ又はＬレジスタ）に格納されている値と、１６ビットの整数値ｍｎで指定されるアドレス領域（指定メモリ）に格納されている１バイトの値とが交換される。すなわち、エクスチェンジ命令コード「ＥＸ ｒ，（ｍｎ）」が実行されると、命令実行前の１バイトのレジスタｒに格納されていた値が１６ビットの整数値ｍｎで指定されるアドレス領域に格納され、命令実行前の１６ビットの整数値ｍｎで指定されるアドレス領域に格納されていた１バイトの値が１バイトのレジスタｒに格納される。 When one of the exchange instruction codes "EX A, (mn)" to "EX L, (mn)" (exchange instruction code "EX r, (mn)") is executed, register r specified in the second OP The value stored in (A, B, C, D, E, H or L register) and the 1-byte value stored in the address area (specified memory) specified by the 16-bit integer value mn are exchanged. That is, when the exchange instruction code "EX r, (mn)" is executed, the value stored in the 1-byte register r before execution of the instruction is stored in the address area specified by the 16-bit integer value mn. , the 1-byte value stored in the address area specified by the 16-bit integer value mn before the instruction is executed is stored in the 1-byte register r.
例えば、エクスチェンジ命令コード「ＥＸ Ａ，（ｍｎ）」（Ｎｏ．Ａ１１）が実行されると、Ａレジスタに格納されている値と、１６ビットの整数値ｍｎで指定されるアドレス領域に格納されている１バイトの値とが交換される。すなわち、エクスチェンジ命令コード「ＥＸ Ａ，（ｍｎ）」が実行されると、命令実行前のＡレジスタに格納されていた値が１６ビットの整数値ｍｎで指定されるアドレス領域に格納され、命令実行前の１６ビットの整数値ｍｎで指定されるアドレス領域に格納されていた１バイトの値がＡレジスタに格納される。 For example, when the exchange instruction code "EX A, (mn)" (No. A11) is executed, the value stored in the A register is stored in the address area specified by the 16-bit integer value mn. 1-byte value is exchanged. That is, when the exchange instruction code "EX A, (mn)" is executed, the value stored in the A register before the instruction execution is stored in the address area specified by the 16-bit integer value mn, and the instruction is executed. The 1-byte value stored in the address area specified by the previous 16-bit integer value mn is stored in the A register.
また、例えば、エクスチェンジ命令コード「ＥＸ Ｈ，（ｍｎ）」（Ｎｏ．Ａ１６）が実行されると、Ｈレジスタに格納されている値と、１６ビットの整数値ｍｎで指定されるアドレス領域に格納されている１バイトの値とが交換される。すなわち、エクスチェンジ命令コード「ＥＸ Ｈ，（ｍｎ）」が実行されると、命令実行前のＨレジスタに格納されていた値が１６ビットの整数値ｍｎで指定されるアドレス領域に格納され、命令実行前の１６ビットの整数値ｍｎで指定されるアドレス領域に格納されていた１バイトの値がＨレジスタに格納される。 Also, for example, when the exchange instruction code "EX H, (mn)" (No. A16) is executed, the value stored in the H register is stored in the address area specified by the 16-bit integer value mn. 1-byte value is exchanged. That is, when the exchange instruction code "EX H, (mn)" is executed, the value stored in the H register before the instruction execution is stored in the address area specified by the 16-bit integer value mn, and the instruction is executed. The 1-byte value stored in the address area specified by the previous 16-bit integer value mn is stored in the H register.
（４）エクスチェンジ命令コード「ＥＸ ｒ，（ｑｑ）」（Ｎｏ．Ａ１８）
エクスチェンジ命令コード「ＥＸ ｒ，（ｑｑ）」は、２バイトの命令コードである。なお、このエクスチェンジ命令コードのニーモニックで第３ＯＰに規定されている「（ｑｑ）」は、インデックス・レジスタｑｑに格納された値で指定されるアドレス領域を示す。なお、インデックス・レジスタｑｑに格納されている値としては、他の命令の実行によりメインＲＡＭ１０３内のアドレス領域又は内蔵レジスタエリア内のアドレス領域が指定されている必要がある。
(4) Exchange instruction code "EX r, (qq)" (No. A18)
The exchange instruction code "EX r, (qq)" is a 2-byte instruction code. Note that "(qq)", which is the mnemonic of this exchange instruction code and is defined in the third OP, indicates the address area specified by the value stored in the index register qq. As for the value stored in the index register qq, the address area in the
エクスチェンジ命令コード「ＥＸ ｒ，（ｑｑ）」が実行されると、レジスタｒ（Ａ、Ｂ、Ｃ、Ｄ、Ｅ、Ｈ又はＬレジスタ）に格納されている値と、インデックス・レジスタｑｑ（ＩＸ又はＩＹレジスタ）に格納された値で指定されるアドレス領域（指定メモリ）に格納されている１バイトの値とが交換される。すなわち、エクスチェンジ命令コード「ＥＸ ｒ，（ｑｑ）」が実行されると、命令実行前のレジスタｒに格納されていた値がインデックス・レジスタｑｑで指定されるアドレス領域に格納され、命令実行前のインデックス・レジスタｑｑで指定されるアドレス領域に格納されていた１バイトの値がレジスタｒに格納される。 When the exchange instruction code "EX r, (qq)" is executed, the value stored in register r (A, B, C, D, E, H or L register) and the index register qq (IX or IY register) is exchanged with the 1-byte value stored in the address area (specified memory) specified by the value stored in the IY register). That is, when the exchange instruction code "EX r, (qq)" is executed, the value stored in register r before execution of the instruction is stored in the address area specified by index register qq, and The 1-byte value stored in the address area specified by index register qq is stored in register r.
図３０７に、ソースプログラム上で実際に使用され得るエクスチェンジ命令コード「ＥＸ ｒ，（ｑｑ）」の種類の一覧を示す。エクスチェンジ命令コード「ＥＸ ｒ，（ｑｑ）」としては、７種類の第２ＯＰのそれぞれに対して、２種類の第３ＯＰが規定可能であり、合計で１４種類の命令コードが設けられている。 FIG. 307 shows a list of types of exchange instruction codes "EX r, (qq)" that can actually be used on the source program. As exchange instruction codes "EX r, (qq)", two kinds of third OPs can be specified for each of seven kinds of second OPs, and a total of 14 kinds of instruction codes are provided.
具体的には、第３ＯＰとして「（ＩＸ）」（ＩＸレジスタで指定されるアドレス領域）が規定される場合には、第２ＯＰには、Ａ、Ｂ、Ｃ、Ｄ、Ｅ、Ｈ及びＬレジスタのいずれかが規定される（Ｎｏ．Ａ１８ａ～Ａ１８ｇ）。第３ＯＰとして「（ＩＹ）」（ＩＹレジスタで指定されるアドレス領域）が規定される場合には、第２ＯＰには、Ａ、Ｂ、Ｃ、Ｄ、Ｅ、Ｈ及びＬレジスタのいずれかが規定される（Ｎｏ．Ａ１８ｈ～Ａ１８ｎ）。 Specifically, when "(IX)" (the address area specified by the IX register) is defined as the third OP, the second OP includes the A, B, C, D, E, H, and L registers (No. A18a to A18g). If "(IY)" (the address area specified by the IY register) is specified as the third OP, any one of the A, B, C, D, E, H and L registers is specified for the second OP. (No. A18h to A18n).
例えば、エクスチェンジ命令コード「ＥＸ Ａ，（ＩＸ）」（Ｎｏ．Ａ１８ａ）が実行されると、Ａレジスタに格納されている値と、ＩＸレジスタに格納された値で指定されるアドレス領域に格納されている１バイトの値とが交換される。すなわち、エクスチェンジ命令コード「ＥＸ Ａ，（ＩＸ）」が実行されると、命令実行前のＡレジスタに格納されていた値がＩＸレジスタで指定されるアドレス領域に格納され、命令実行前のＩＸレジスタで指定されるアドレス領域に格納されていた１バイトの値がＡレジスタに格納される。 For example, when the exchange instruction code "EX A, (IX)" (No. A18a) is executed, the value stored in the A register and the value stored in the IX register are stored in the address area specified by the value stored in the IX register. 1-byte value is exchanged. That is, when the exchange instruction code "EX A, (IX)" is executed, the value stored in the A register before executing the instruction is stored in the address area specified by the IX register, and the value stored in the IX register before executing the instruction is stored. The 1-byte value stored in the address area specified by is stored in the A register.
また、例えば、エクスチェンジ命令コード「ＥＸ Ａ，（ＩＹ）」（Ｎｏ．Ａ１８ｈ）が実行されると、Ａレジスタに格納されている値と、ＩＹレジスタに格納された値で指定されるアドレス領域に格納されている１バイトの値とが交換される。すなわち、エクスチェンジ命令コード「ＥＸ Ａ，（ＩＹ）」が実行されると、命令実行前のＡレジスタに格納されていた値がＩＹレジスタで指定されるアドレス領域に格納され、命令実行前のＩＹレジスタで指定されるアドレス領域に格納されていた１バイトの値がＡレジスタに格納される。 Also, for example, when the exchange instruction code "EX A, (IY)" (No. A18h) is executed, the address area specified by the value stored in the A register and the value stored in the IY register The stored 1-byte value is exchanged. That is, when the exchange instruction code "EX A, (IY)" is executed, the value stored in the A register before executing the instruction is stored in the address area specified by the IY register, and the value stored in the IY register before executing the instruction is stored. The 1-byte value stored in the address area specified by is stored in the A register.
（５）エクスチェンジ命令コード「ＥＸＱ ｒ，（ｋ）」（Ｎｏ．Ａ１９）
エクスチェンジ命令コード「ＥＸＱ ｒ，（ｋ）」は、Ｑレジスタ（図１１で説明した拡張レジスタ）を用いてアドレス指定を行うエクスチェンジ命令コードである。エクスチェンジ命令コード「ＥＸＱ ｒ，（ｋ）」は、３バイトの命令コードである。なお、このエクスチェンジ命令コードのニーモニックで第３ＯＰに規定されている「（ｋ）」は、Ｑレジスタに格納された値と８ビットの整数値ｋ（０～２５５）とで指定されるアドレス領域（指定メモリ）の下位側１バイトのアドレスを示す。なお、Ｑレジスタに格納されている値としては、メインＲＡＭ１０３内のアドレス領域又は内蔵レジスタエリア内のアドレス領域の上位側アドレスが指定されている必要がある。すなわち、メインＲＡＭ１０３内のアドレス領域を指定する場合には、ＱレジスタにはメインＲＡＭ１０３内のアドレス領域の上位側アドレスを示す「Ｆ０Ｈ」～「Ｆ３Ｈ」のいずれかの値が格納されている必要があり、内蔵レジスタエリア内のアドレス領域を指定する場合には、内蔵レジスタエリア内のアドレス領域の上位側アドレスを示す「ＦＥＨ」が格納されている必要がある。
(5) Exchange instruction code "EXQ r, (k)" (No. A19)
The exchange instruction code "EXQ r, (k)" is an exchange instruction code that performs addressing using the Q register (extended register described in FIG. 11). The exchange instruction code "EXQ r, (k)" is a 3-byte instruction code. It should be noted that "(k)" defined in the 3rd OP as a mnemonic of this exchange instruction code is an address area ( (designated memory) indicates the lower 1-byte address. As the value stored in the Q register, the upper address of the address area in the
エクスチェンジ命令コード「ＥＸＱ ｒ，（ｋ）」が実行されると、レジスタｒ（Ａ、Ｂ、Ｃ、Ｄ、Ｅ、Ｈ又はＬレジスタ）に格納されている値と、Ｑレジスタ（拡張レジスタ）に格納された値（指定メモリの上位側１バイトのアドレス）及び８ビットの整数値ｋ（指定メモリの下位側１バイトのアドレス）で指定されるアドレス領域に格納されている１バイトの値とが交換される。すなわち、エクスチェンジ命令コード「ＥＸＱ ｒ，（ｋ）」が実行されると、命令実行前のレジスタｒに格納されていた値がＱレジスタに格納された値及び８ビットの整数値ｋで指定されるアドレス領域に格納され、命令実行前のＱレジスタに格納された値及び８ビットの整数値ｋで指定されるアドレス領域に格納されていた１バイトの値がレジスタｒに格納される。 When the exchange instruction code "EXQ r, (k)" is executed, the value stored in register r (A, B, C, D, E, H or L register) and the Q register (extension register) The stored value (high-order 1-byte address of the designated memory) and the 1-byte value stored in the address area designated by the 8-bit integer value k (lower-order 1-byte address of the designated memory) be exchanged. That is, when the exchange instruction code "EXQ r, (k)" is executed, the value stored in the register r before executing the instruction is specified by the value stored in the Q register and the 8-bit integer value k. The 1-byte value stored in the address area specified by the value stored in the Q register before the instruction execution and the 8-bit integer value k is stored in the register r.
図３０８に、ソースプログラム上で実際に使用され得るエクスチェンジ命令コード「ＥＸＱ ｒ，（ｋ）」の種類の一覧を示す。エクスチェンジ命令コード「ＥＸＱ ｒ，（ｋ）」としては、「ＥＸＱ Ａ，（ｋ）」（Ｎｏ．Ａ１９ａ）～「ＥＸＱ Ｌ，（ｋ）」（Ｎｏ．Ａ１９ｇ）の７種類の命令コードが設けられている。 FIG. 308 shows a list of types of exchange instruction code "EXQ r, (k)" that can actually be used on the source program. As the exchange instruction code "EXQ r, (k)", seven instruction codes from "EXQ A, (k)" (No. A19a) to "EXQ L, (k)" (No. A19g) are provided. ing.
例えば、エクスチェンジ命令コード「ＥＸＱ Ａ，（ｋ）」（Ｎｏ．Ａ１９ａ）が実行されると、Ａレジスタに格納されている値と、Ｑレジスタに格納された値及び８ビットの整数値ｋで指定されるアドレス領域に格納されている１バイトの値とが交換される。すなわち、エクスチェンジ命令コード「ＥＸＱ Ａ，（ｋ）」が実行されると、命令実行前のＡレジスタに格納されていた値がＱレジスタに格納された値及び８ビットの整数値ｋで指定されるアドレス領域に格納され、命令実行前のＱレジスタに格納された値及び８ビットの整数値ｋで指定されるアドレス領域に格納されていた１バイトの値がＡレジスタに格納される。 For example, when the exchange instruction code "EXQ A, (k)" (No. A19a) is executed, the value stored in the A register, the value stored in the Q register, and the 8-bit integer value k is exchanged with the 1-byte value stored in the address area to which the That is, when the exchange instruction code "EXQ A, (k)" is executed, the value stored in the A register before execution of the instruction is specified by the value stored in the Q register and the 8-bit integer value k. The value stored in the address area and stored in the Q register before execution of the instruction and the 1-byte value stored in the address area specified by the 8-bit integer value k are stored in the A register.
また、例えば、エクスチェンジ命令コード「ＥＸＱ Ｃ，（ｋ）」（Ｎｏ．Ａ１９ｃ）が実行されると、Ｃレジスタに格納されている値と、Ｑレジスタに格納された値及び８ビットの整数値ｋで指定されるアドレス領域に格納されている１バイトの値とが交換される。すなわち、エクスチェンジ命令コード「ＥＸＱ Ｃ，（ｋ）」が実行されると、命令実行前のＣレジスタに格納されていた値がＱレジスタに格納された値及び８ビットの整数値ｋで指定されるアドレス領域に格納され、命令実行前のＱレジスタに格納された値及び８ビットの整数値ｋで指定されるアドレス領域に格納されていた１バイトの値がＣレジスタに格納される。 Also, for example, when the exchange instruction code "EXQ C, (k)" (No. A19c) is executed, the value stored in the C register, the value stored in the Q register, and the 8-bit integer value k is exchanged with the 1-byte value stored in the address area specified by . That is, when the exchange instruction code "EXQ C, (k)" is executed, the value stored in the C register before executing the instruction is specified by the value stored in the Q register and the 8-bit integer value k. The value stored in the address area and stored in the Q register before execution of the instruction and the 1-byte value stored in the address area specified by the 8-bit integer value k are stored in the C register.
（６）その他
図３０４～図３０８では、エクスチェンジ命令コードのニーモニックにおいて、第２ＯＰに第１格納先を配置（規定）し、第３ＯＰに第２格納先を配置（規定）する例を示し説明したが、本実施形態の遊技機では、同じ処理動作を行う命令コードとして、第２ＯＰに第２格納先を配置（規定）し、第３ＯＰに第１格納先を配置（規定）したエクスチェンジ命令コードも設けられている。
(6) Others In FIGS. 304 to 308, examples of arranging (regulating) the first storage destination in the second OP and arranging (regulating) the second storage destination in the third OP in the exchange instruction code mnemonics have been described. However, in the gaming machine of the present embodiment, there is also an exchange instruction code in which the second storage destination is arranged (defined) in the second OP and the first storage destination is arranged (defined) in the third OP as an instruction code that performs the same processing operation. is provided.
例えば、エクスチェンジ命令コード「ＥＸ ｓｓ，ｑｑ」（Ｎｏ．Ａ６）に対しては、「ＥＸ ｑｑ，ｓｓ」というニーモニックのエクスチェンジ命令コードが設けられ、エクスチェンジ命令コード「ＥＸ ｒ，（ｓｓ）」（Ｎｏ．Ａ１０）に対しては、「ＥＸ （ｓｓ），ｒ」というニーモニックのエクスチェンジ命令コードが設けられる。また、例えば、エクスチェンジ命令コード「ＥＸ Ａ，（ｍｎ）」（Ｎｏ．Ａ１１）～「ＥＸ Ｌ，（ｍｎ）」（Ｎｏ．Ａ１７）に対してはそれぞれ、「ＥＸ （ｍｎ），Ａ」～「ＥＸ （ｍｎ），Ｌ」というニーモニックのエクスチェンジ命令コードが設けられる。さらに、例えば、エクスチェンジ命令コード「ＥＸ ｒ，（ｑｑ）」（Ｎｏ．Ａ１８）に対しては、「ＥＸ （ｑｑ），ｒ」というニーモニックのエクスチェンジ命令コードが設けられ、エクスチェンジ命令コード「ＥＸＱ ｒ，（ｋ）」（Ｎｏ．Ａ１９）に対しては、「ＥＸＱ （ｋ），ｒ」というニーモニックのエクスチェンジ命令コードが設けられる。 For example, for the exchange instruction code "EX ss, qq" (No. A6), a mnemonic exchange instruction code "EX qq, ss" is provided, and the exchange instruction code "EX r, (ss)" (No. .A10) is provided with a mnemonic exchange instruction code of "EX(ss),r". Also, for example, for the exchange instruction codes "EX A, (mn)" (No. A11) to "EX L, (mn)" (No. A17), "EX (mn), A" to " A mnemonic exchange instruction code of "EX (mn), L" is provided. Further, for example, for the exchange instruction code "EX r, (qq)" (No. A18), a mnemonic exchange instruction code "EX (qq), r" is provided, and the exchange instruction code "EXQ r, (k)" (No. A19) is provided with a mnemonic exchange instruction code of "EXQ (k), r".
図３０４～図３０８に示す各種エクスチェンジ命令コードのうち、交換対象となる２つ値の格納先の一方を１バイトのレジスタｒとする、エクスチェンジ命令コード「ＥＸ ｒ，（ｓｓ）」（Ｎｏ．Ａ１０）～「ＥＸＱ ｒ，（ｋ）」（Ｎｏ．Ａ１９）の説明では、当該１バイトのレジスタｒが汎用レジスタ（Ａ、Ｂ、Ｃ、Ｄ、Ｅ、Ｈ、Ｌレジスタ）である例を説明した。しかし、これらのエクスチェンジ命令コードでは、プログラム上、１バイトのレジスタｒとして汎用レジスタ以外の１バイトのレジスタを規定することもできる。 304 to 308, the exchange instruction code "EX r, (ss)" (No. A10 ) to “EXQ r, (k)” (No. A19) explained an example in which the 1-byte register r is a general-purpose register (A, B, C, D, E, H, L registers). . However, in these exchange instruction codes, a 1-byte register other than a general-purpose register can also be defined as the 1-byte register r on the program.
例えば、マイクロプロセッサ９１には、各種回路（例えば、乱数回路１１０、タイマー回路１１３、シリアル通信回路１１４，１１５等）が内蔵されるとともに（図９参照）、これらの各種回路を制御するための各種制御レジスタが内蔵され、当該各種制御レジスタは、ＦＥ００Ｈ～ＦＥＢＦＨの内蔵レジスタエリア（図１２Ａ参照）のアドレス領域に割り当てられている。
For example, the
乱数回路１１０には、例えば、１６ビット乱数のハードラッチを行う際の各種設定を行うためのレジスタ（ＲＬ０ハードラッチ選択レジスタ（ＦＥ５ＢＨ、ＦＥ５ＣＨ））、８ビット乱数のハードラッチを行う際の各種設定を行うためのレジスタ（ＲＳハードラッチ選択レジスタ（ＦＥ６０Ｈ））、ＲＬ０ハードラッチ乱数値レジスタに乱数値が取り込まれたことを要因として外部割込みを発生させるか否かの設定を行うレジスタ（ＲＬ割込み制御レジスタ）、１６ビット乱数ＲＬの最大値を設定するレジスタ（ＲＬ０最大値設定レジスタ（下位側：ＦＥ６７Ｈ、上位側：ＦＥ６８Ｈ））、８ビット乱数ＲＳの最大値を設定するレジスタ（ＲＳ０最大値設定レジスタ（ＦＥ６ＦＨ））、ソフトウェアで乱数の取り込みを行った際に乱数値が取り込まれたことを示すレジスタ（乱数ソフトラッチフラグレジスタ（ＦＥ７５Ｈ））、乱数ソフトラッチフラグレジスタで取り込まれた乱数値が格納されるレジスタ（ＲＬ０ソフトラッチ乱数値レジスタ（下位側：ＦＥ７６Ｈ、上位側：ＦＥ７７Ｈ））、ハードラッチされた１６ビットの乱数値が格納されるレジスタ（ＲＬ０ハードラッチ乱数値レジスタ（下位側：ＦＥ８５Ｈ、上位側：ＦＥ８６Ｈ））、ハードラッチされた８ビットの乱数値が格納されるレジスタ（ＲＳ０ハードラッチ乱数値レジスタ（ＦＥ９９Ｈ））、等が設けられている。
The
また、タイマー回路１１３（ＰＴＣ）には、例えば、タイマー回路１１３内のカウンタを動作させるためのクロックを選択するレジスタ（ＰＴＣ０プリスケーラレジスタ（ＦＥ０１Ｈ））、タイマー回路１１３の割込み及びカウンタの動作条件を設定するレジスタ（ＰＴＣ０制御レジスタ（ＦＥ０２Ｈ））、タイマー回路１１３内のカウンタ値を設定するレジスタ（ＰＴＣ０カウンタ設定レジスタ（ＦＥ０３Ｈ））、タイマー回路１１３内のカウンタ値を読み出すためのレジスタ（ＰＴＣ０カウンタレジスタ（ＦＥ２９Ｈ））、等が設けられている。
In the timer circuit 113 (PTC), for example, a register (PTC0 prescaler register (FE01H)) for selecting a clock for operating the counter in the
さらに、シリアル通信回路１１４（ＳＣＵ０），１１５（ＳＣＵ１）には、例えば、各ＳＣＵ０のボーレートを設定するレジスタ（ＳＣＵ０ボーレートレジスタ（下位側：ＦＥ１２Ｈ、上位側：ＦＥ１３Ｈ）、ＳＣＵ１ボーレートレジスタ（下位側：ＦＥ１７Ｈ、上位側：ＦＥ１８Ｈ））、ＳＣＵ０コマンドレジスタ（ＦＥ５４Ｈ）、送受信の状態を確認するためのレジスタ（ＳＣＵ０ステータスレジスタ（ＦＥ５２Ｈ））、各ＳＣＵの送信状態を確認するためのレジスタ（ＳＣＵ１コマンドステータスレジスタ（ＦＥ５５Ｈ））、各ＳＣＵの送受信データ格納用レジスタ（ＳＣＵ０データレジスタ（ＦＥ５３Ｈ）、ＳＣＵ１データレジスタ（ＦＥ５６Ｈ））、等が設けられている。 Further, the serial communication circuits 114 (SCU0) and 115 (SCU1) include, for example, registers for setting the baud rate of each SCU0 (SCU0 baud rate register (lower side: FE12H, upper side: FE13H), SCU1 baud rate register (lower side: FE13H), FE17H, upper side: FE18H)), SCU0 command register (FE54H), register for checking the transmission/reception status (SCU0 status register (FE52H)), register for checking the transmission status of each SCU (SCU1 command status register (FE55H)), registers for storing transmission/reception data of each SCU (SCU0 data register (FE53H), SCU1 data register (FE56H)), etc. are provided.
上記各種制御レジスタのうち、データの読み書きが可能な制御レジスタ（読書き用制御レジスタ）は、ＲＬ０ハードラッチ選択レジスタ（ＦＥ５ＢＨ、ＦＥ５ＣＨ）、ＲＳハードラッチ選択レジスタ、ＲＬ０最大値設定レジスタ、ＲＳ０最大値設定レジスタ、ＰＴＣ０プリスケーラレジスタ、ＰＴＣ０カウンタ設定レジスタ、ＳＣＵ０，１ボーレートレジスタ、及び、ＳＣＵ０，１データレジスタである。また、データの読み出しのみが可能な制御レジスタ（読み出し専用制御レジスタ）は、乱数ソフトラッチフラグレジスタ、ＲＬ０ソフトラッチ乱数値レジスタ、ＲＬ０ハードラッチ乱数値レジスタ、ＲＳ０ハードラッチ乱数値レジスタ、ＰＴＣ０カウンタレジスタ、及び、ＳＣＵ０ステータスレジスタである。 Among the above various control registers, the control registers (read/write control registers) that can read and write data are RL0 hard latch selection registers (FE5BH, FE5CH), RS hard latch selection registers, RL0 maximum value setting registers, RS0 maximum value A configuration register, a PTC0 prescaler register, a PTC0 counter configuration register, an SCU0,1 baud rate register, and an SCU0,1 data register. Control registers (read-only control registers) from which data can only be read include random number soft latch flag register, RL0 soft latch random number register, RL0 hard latch random number register, RS0 hard latch random number register, PTC0 counter register, and the SCU0 status register.
なお、マイクロプロセッサ９１には、上述した各種制御レジスタだけでなく、その他の各種制御レジスタが内蔵される。具体的には、ＲＬ０ハードラッチ選択レジスタ以外にはＲＬ１～ＲＬ３ハードラッチ選択レジスタが存在し、ＲＬ０最大値設定レジスタ以外にはＲＬ１～ＲＬ３最大値設定レジスタが存在し、ＲＳ０最大値設定レジスタ以外にはＲＳ１～ＲＳ３最大値設定レジスタが存在し、ＰＴＣ０プリスケーラレジスタ以外にはＰＴＣ１，２プリスケーラレジスタが存在し、ＰＴＣ０カウンタ設定レジスタ以外にはＰＴＣ１，２カウンタ設定レジスタが存在し、ＳＣＵ０，１ボーレートレジスタ以外にはＳＣＵ２ボーレートレジスタが存在し、ＳＣＵ０，１データレジスタ以外にはＳＣＵ２データレジスタが存在し、ＲＬ０ソフトラッチ乱数値レジスタ以外にはＲＬ１～ＲＬ３ソフトラッチ乱数値レジスタが存在し、ＲＬ０ハードラッチ乱数値レジスタ以外にはＲＬ１～ＲＬ３ハードラッチ乱数値レジスタが存在し、ＲＳ０ハードラッチ乱数値レジスタ以外にはＲＳ１～ＲＳ３ハードラッチ乱数値レジスタが存在し、また、ＰＴＣ０カウンタレジスタ以外にはＰＴＣ１，２カウンタレジスタが存在する。これらのその他の各種制御レジスタでは、各制御レジスタのアドレスが異なるだけで機能自体は上述した制御レジスタのそれと同じであるので、ここでは、これらのその他の各種制御レジスタの説明を省略する。
The
なお、ＲＬ割込み制御レジスタ、ＳＣＵ０コマンドレジスタ及びＳＣＵ１コマンドステータスレジスタでは、読書き可能なビットと、読み出し専用のビットとが混在して設けられている。このような制御レジスタにおいて、読書き可能なビット及び読み出し専用のビットのビット位置は、制御レジスタの種別に応じて異なる。また、ＰＴＣ０制御レジスタでは、読書き可能なビットと、読み出し専用のビットと、書込み専用のビットとが混在して設けられている。 The RL interrupt control register, the SCU0 command register, and the SCU1 command status register are provided with a mixture of read/write bits and read-only bits. In such a control register, the bit positions of the readable and writable bits and the read-only bits differ according to the type of control register. In the PTC0 control register, read/write bits, read-only bits, and write-only bits are provided in a mixed manner.
そして、上述したエクスチェンジ命令コード「ＥＸ ｒ，（ｓｓ）」（Ｎｏ．Ａ１０）～「ＥＸＱ ｒ，（ｋ）」（Ｎｏ．Ａ１９）において、第２格納先（「ｓｓ」又は「ｒ」：第３ＯＰ）に読書き用制御レジスタのアドレスが設定又は規定されて命令が実行されると、読書き用制御レジスタに格納されている値と、第１格納先（第２ＯＰ）のレジスタに格納されている値とが交換される。 Then, in the above exchange instruction codes "EX r, (ss)" (No. A10) to "EXQ r, (k)" (No. A19), the second storage destination ("ss" or "r": 3OP) is set or defined to the address of the read/write control register and the instruction is executed, the value stored in the read/write control register and the value stored in the register of the first storage destination (second OP) are stored. is exchanged with the existing value.
なお、例えば、エクスチェンジ命令コード「ＥＸ ｒ，（ｓｓ）」～「ＥＸＱ ｒ，（ｋ）」において、第２格納先（「ｓｓ」又は「ｒ」：第３ＯＰ）に読み出し専用制御レジスタが規定されて命令が実行されると、読み出し専用制御レジスタに格納されている値は、第１格納先（第２ＯＰ）の格納領域に格納されるが、第１格納先に格納されている値は、読み出し専用制御レジスタに格納されない。また、例えば、エクスチェンジ命令コード「ＥＸ ｒ，（ｓｓ）」～「ＥＸＱ ｒ，（ｋ）」において、第２格納先（「ｓｓ」又は「ｒ」：第３ＯＰ）にＲＬ割込み制御レジスタが規定されて命令が実行されると、第２格納先（第３ＯＰ）のＲＬ割込み制御レジスタに格納されている値は、第１格納先（第２ＯＰ）に格納されるが、第１格納先（第２ＯＰ）に格納されている値のうち、ＲＬ割込み制御レジスタの読み書き可能なビットに対応するデータは、当該読み書き可能なビットに格納されるが、ＲＬ割込み制御レジスタの読み出し専用のビットに対応するデータは、当該読み出し専用のビットに格納されない。 For example, in the exchange instruction codes "EX r, (ss)" to "EXQ r, (k)", a read-only control register is specified in the second storage destination ("ss" or "r": third OP). is executed, the value stored in the read-only control register is stored in the storage area of the first storage destination (second OP), but the value stored in the first storage destination is Not stored in dedicated control registers. Further, for example, in the exchange instruction codes "EX r, (ss)" to "EXQ r, (k)", the RL interrupt control register is defined in the second storage destination ("ss" or "r": third OP). is executed, the value stored in the RL interrupt control register of the second storage destination (3rd OP) is stored in the first storage destination (2nd OP). ), the data corresponding to the readable/writable bits of the RL interrupt control register are stored in the readable/writable bits, but the data corresponding to the read-only bits of the RL interrupt control register are stored in , is not stored in the read-only bit.
［８ビットロード命令コード］
図３０９～図３１２は、本実施形態の遊技機で実行される各種ソースプログラムで使用可能な８ビットデータの読み出し命令コード（８ビットロード命令コード）の一覧表である。
[8-bit load instruction code]
309 to 312 are lists of 8-bit data read instruction codes (8-bit load instruction codes) that can be used in various source programs executed by the gaming machine of this embodiment.
図３０９に記載の命令番号Ｂ１（「ＬＤ ｒ，ｓ」）～命令番号Ｂ１５（「ＬＤＱ （ｋ），ｎ」）の８ビットロード命令コードは、本実施形態だけでなく、上記第１及び第２実施形態の遊技機でも使用可能な命令コードである。そして、図３１０～図３１２に記載の命令番号Ｂ１６（「ＬＤＺ （ｍｎ）」）～命令番号Ｂ５９（「ＬＤＦ Ｃ，（ｍｎ），ｄ」）の８ビットロード命令コードは、本実施形態で新たに設けられた命令コードである。なお、８ビットロード命令コードの実行時には、その命令コードの種別（命令番号）に関係なく、ＴＺフラグの状態が実行結果に応じて適宜変化し（設定され）、その他の各フラグの状態は変化しない。
以下、主な、８ビットロード命令コードについて詳述する。
The 8-bit load instruction codes of instruction number B1 (“LD r, s”) to instruction number B15 (“LDQ (k), n”) shown in FIG. It is an instruction code that can also be used in the gaming machine of the second embodiment. The 8-bit load instruction code of instruction number B16 (“LDZ (mn)”) to instruction number B59 (“LDF C, (mn), d”) shown in FIGS. is an instruction code provided in When executing an 8-bit load instruction code, regardless of the type of instruction code (instruction number), the state of the TZ flag changes (is set) as appropriate according to the execution result, and the states of other flags change. do not do.
The main 8-bit load instruction codes will be described in detail below.
（１）８ビットロード命令コード「ＬＤ ｒ，ｓ」（Ｎｏ．Ｂ１）
８ビットロード命令コード「ＬＤ ｒ，ｓ」は、１バイトの命令コードであり、オペランド（ＯＰ）として、命令「ＬＤ」（第１ＯＰ）、読み出し（ロード）先「ｒ」（第２ＯＰ）及び読み出し元「ｓ」（第３ＯＰ）がこの順で配置（規定）されて構成される。なお、この８ビットロード命令コードのニーモニックで第３ＯＰ（読み出し元）に規定されている「ｓ」は、１バイトの汎用レジスタ（Ａ、Ｂ、Ｃ、Ｄ、Ｅ、Ｈ、Ｌレジスタ：以下、「レジスタｓ」ともいう）を示す。
(1) 8-bit load instruction code "LD r, s" (No. B1)
The 8-bit load instruction code "LD r, s" is a 1-byte instruction code, and the operands (OP) are the instruction "LD" (first OP), the read (load) destination "r" (second OP), and the read The element "s" (third OP) is arranged (prescribed) in this order and configured. In addition, "s" specified in the third OP (read source) in the mnemonic of this 8-bit load instruction code is a 1-byte general-purpose register (A, B, C, D, E, H, L registers: hereinafter referred to as (also called "register s").
８ビットロード命令コード「ＬＤ ｒ，ｓ」が実行されると、１バイトのレジスタｓに格納されている値（８ビットデータ）が、１バイトのレジスタｒにロード（セット）される。 When the 8-bit load instruction code "LD r, s" is executed, the value (8-bit data) stored in the 1-byte register s is loaded (set) in the 1-byte register r.
図３１３～図３１５に、ソースプログラム上で実際に使用され得る８ビットロード命令コード「ＬＤ ｒ，ｓ」の種類の一覧を示す。８ビットロード命令コード「ＬＤ ｒ，ｓ」としては、７種類の第２ＯＰ（Ａ、Ｂ、Ｃ、Ｄ、Ｅ、Ｈ及びＬレジスタ）のそれぞれに対して、６種類の第３ＯＰ（第２ＯＰ以外のレジスタ）が規定可能であり、合計で４２種類の命令コードが設けられている。 313 to 315 show a list of types of 8-bit load instruction code "LD r, s" that can actually be used on the source program. As the 8-bit load instruction code "LD r, s", for each of the seven types of second OPs (A, B, C, D, E, H and L registers), six types of third OPs (other than the second OP register) can be defined, and a total of 42 types of instruction codes are provided.
例えば、８ビットロード命令コード「ＬＤ Ａ，Ｂ」（Ｎｏ．Ｂ１ａ）が実行されると、Ｂレジスタに格納されている値が、Ａレジスタにロード（セット）される。例えば、８ビットロード命令コード「ＬＤ Ａ，Ｃ」（Ｎｏ．Ｂ１ｂ）が実行されると、Ｃレジスタに格納されている値が、Ａレジスタにロード（セット）される。例えば、８ビットロード命令コード「ＬＤ Ａ，Ｄ」（Ｎｏ．Ｂ１ｃ）が実行されると、Ｄレジスタに格納されている値が、Ａレジスタにロード（セット）される。例えば、８ビットロード命令コード「ＬＤ Ａ，Ｅ」（Ｎｏ．Ｂ１ｄ）が実行されると、Ｅレジスタに格納されている値が、Ａレジスタにロード（セット）される。例えば、８ビットロード命令コード「ＬＤ Ａ，Ｈ」（Ｎｏ．Ｂ１ｅ）が実行されると、Ｈレジスタに格納されている値が、Ａレジスタにロード（セット）される。また、例えば、８ビットロード命令コード「ＬＤ Ａ，Ｌ」（Ｎｏ．Ｂ１ｆ）が実行されると、Ｌレジスタに格納されている値が、Ａレジスタにロード（セット）される。 For example, when the 8-bit load instruction code "LD A, B" (No. B1a) is executed, the value stored in the B register is loaded (set) in the A register. For example, when the 8-bit load instruction code "LD A, C" (No. B1b) is executed, the value stored in the C register is loaded (set) in the A register. For example, when an 8-bit load instruction code "LD A, D" (No. B1c) is executed, the value stored in the D register is loaded (set) in the A register. For example, when the 8-bit load instruction code "LD A, E" (No. B1d) is executed, the value stored in the E register is loaded (set) in the A register. For example, when the 8-bit load instruction code "LD A, H" (No. B1e) is executed, the value stored in the H register is loaded (set) in the A register. Also, for example, when the 8-bit load instruction code "LD A, L" (No. B1f) is executed, the value stored in the L register is loaded (set) in the A register.
（２）８ビットロード命令コード「ＬＤ ｒ，ｎ」（Ｎｏ．Ｂ２）
８ビットロード命令コード「ＬＤ ｒ，ｎ」は、２バイトの命令コードであり、オペランド（ＯＰ）として、命令「ＬＤ」（第１ＯＰ）、読み出し（ロード）先「ｒ」（第２ＯＰ）及び８ビットの整数値「ｎ（０～２５５）」（第３ＯＰ）がこの順で配置（規定）されて構成される。
(2) 8-bit load instruction code "LD r, n" (No. B2)
The 8-bit load instruction code "LD r, n" is a 2-byte instruction code, and the operands (OP) are the instruction "LD" (first OP), the read (load) destination "r" (second OP), and 8 Bit integer values "n (0 to 255)" (third OP) are arranged (prescribed) in this order.
８ビットロード命令コード「ＬＤ ｒ，ｎ」が実行されると、８ビットの整数値ｎ（８ビットデータ）が、１バイトのレジスタｒ（Ａ、Ｂ、Ｃ、Ｄ、Ｅ、Ｈ又はＬレジスタ）にロード（セット）される。 When the 8-bit load instruction code "LD r,n" is executed, an 8-bit integer value n (8-bit data) is stored in a 1-byte register r (A, B, C, D, E, H or L register ) is loaded (set).
図３１６に、ソースプログラム上で実際に使用され得る８ビットロード命令コード「ＬＤ ｒ，ｎ」の種類の一覧を示す。８ビットロード命令コード「ＬＤ ｒ，ｎ」としては、「ＬＤ Ａ，ｎ」（Ｎｏ．Ｂ２ａ）～「ＬＤ Ｌ，ｎ」（Ｎｏ．Ｂ２ｇ）の７種類の命令コードが設けられている。 FIG. 316 shows a list of types of 8-bit load instruction code “LD r, n” that can actually be used on the source program. As the 8-bit load instruction code "LD r,n", seven instruction codes of "LD A,n" (No. B2a) to "LD L,n" (No.B2g) are provided.
例えば、８ビットロード命令コード「ＬＤ Ａ，ｎ」（Ｎｏ．Ｂ２ａ）が実行されると、８ビットの整数値ｎが、Ａレジスタにロード（セット）される。また、例えば、８ビットロード命令コード「ＬＤ Ｃ，ｎ」（Ｎｏ．Ｂ２ｃ）が実行されると、８ビットの整数値ｎが、Ｃレジスタにロード（セット）される。 For example, when an 8-bit load instruction code "LD A,n" (No. B2a) is executed, an 8-bit integer value n is loaded (set) in the A register. Also, for example, when an 8-bit load instruction code "LD C,n" (No. B2c) is executed, an 8-bit integer value n is loaded (set) in the C register.
（３）８ビットロード命令コード「ＬＤ ｒ，（ｑｑ）」（Ｎｏ．Ｂ５）
８ビットロード命令コード「ＬＤ ｒ，（ｑｑ）」は、２バイトの命令コードであり、オペランド（ＯＰ）として、命令「ＬＤ」（第１ＯＰ）、読み出し（ロード）先「ｒ」（第２ＯＰ）及び読み出し元「（ｑｑ）」（第３ＯＰ）がこの順で配置（規定）されて構成される。
(3) 8-bit load instruction code "LD r, (qq)" (No. B5)
The 8-bit load instruction code "LD r, (qq)" is a 2-byte instruction code. and read source "(qq)" (third OP) are arranged (prescribed) in this order.
８ビットロード命令コード「ＬＤ ｒ，（ｑｑ）」が実行されると、インデックス・レジスタｑｑ（ＩＸ、ＩＹレジスタ）に格納された値で指定されるアドレス領域（指定メモリ）に格納されている値（８ビットデータ）が、１バイトのレジスタｒ（Ａ、Ｂ、Ｃ、Ｄ、Ｅ、Ｈ又はＬレジスタ）にロード（セット）される。 When the 8-bit load instruction code "LD r, (qq)" is executed, the value stored in the address area (specified memory) specified by the value stored in the index register qq (IX, IY registers) (8-bit data) is loaded (set) into a 1-byte register r (A, B, C, D, E, H or L register).
図３１７に、ソースプログラム上で実際に使用され得る８ビットロード命令コード「ＬＤ ｒ，（ｑｑ）」の種類の一覧を示す。８ビットロード命令コード「ＬＤ ｒ，（ｑｑ）」としては、７種類の第２ＯＰのそれぞれに対して、２種類の第３ＯＰが規定可能であり、合計で１４種類の命令コードが設けられている。 FIG. 317 shows a list of types of 8-bit load instruction code “LD r, (qq)” that can actually be used on the source program. As the 8-bit load instruction code "LD r, (qq)", two types of third OPs can be specified for each of seven types of second OPs, and a total of 14 types of instruction codes are provided. .
具体的には、第３ＯＰとして「（ＩＸ）」（ＩＸレジスタで指定されるアドレス領域）が規定される場合、第２ＯＰには、Ａ、Ｂ、Ｃ、Ｄ、Ｅ、Ｈ及びＬレジスタのいずれかが規定される（Ｎｏ．Ｂ５ａ～Ｂ５ｇ）。また、第３ＯＰとして「（ＩＹ）」（ＩＹレジスタで指定されるアドレス領域）が規定される場合、第２ＯＰには、Ａ、Ｂ、Ｃ、Ｄ、Ｅ、Ｈ及びＬレジスタのいずれかが規定される（Ｎｏ．Ｂ５ｈ～Ｂ５ｎ）。 Specifically, when "(IX)" (the address area specified by the IX register) is specified as the third OP, any of the A, B, C, D, E, H, and L registers is specified for the second OP. (No. B5a to B5g). If "(IY)" (the address area specified by the IY register) is specified as the third OP, any one of the A, B, C, D, E, H, and L registers is specified for the second OP. (No. B5h to B5n).
例えば、８ビットロード命令コード「ＬＤ Ａ，（ＩＸ）」（Ｎｏ．Ｂ５ａ）が実行されると、ＩＸレジスタで指定されるアドレス領域（指定メモリ）に格納されている値が、Ａレジスタにロード（セット）される。また、例えば、８ビットロード命令コード「ＬＤ Ａ，（ＩＹ）」（Ｎｏ．Ｂ５ｈ）が実行されると、ＩＹレジスタで指定されるアドレス領域に格納されている値が、Ａレジスタにロード（セット）される。 For example, when the 8-bit load instruction code "LD A, (IX)" (No. B5a) is executed, the value stored in the address area (designated memory) specified by the IX register is loaded into the A register. (set). Also, for example, when the 8-bit load instruction code "LD A, (IY)" (No. B5h) is executed, the value stored in the address area specified by the IY register is loaded (set) to the A register. ) is done.
（４）８ビットロード命令コード「ＬＤ Ａ，（ＤＥ）」（Ｎｏ．Ｂ６）、「ＬＤ ｒ，（ＤＥ）」（Ｎｏ．Ｂ７）
８ビットロード命令コード「ＬＤ Ａ，（ＤＥ）」は、１バイトの命令コードであり、オペランド（ＯＰ）として、命令「ＬＤ」（第１ＯＰ）、読み出し（ロード）先「Ａ」（第２ＯＰ）及び読み出し元「（ＤＥ）」（第３ＯＰ）がこの順で配置（規定）されて構成される。また、８ビットロード命令コード「ＬＤ ｒ，（ＤＥ）」は、２バイトの命令コードであり、オペランド（ＯＰ）として、命令「ＬＤ」（第１ＯＰ）、読み出し（ロード）先「ｒ（Ａレジスタ以外の汎用レジスタ）」（第２ＯＰ）及び読み出し元「（ＤＥ）」（第３ＯＰ）がこの順で配置（規定）されて構成される。すなわち、ロード元がＤＥレジスタで指定されるアドレス領域である場合、ロード先がＡレジスタであるときには、８ビットロード命令コード「ＬＤ Ａ，（ＤＥ）」は、１バイトの命令コードとなるが、ロード先がＡレジスタ以外の汎用レジスタであるときには、その８ビットロード命令コード「ＬＤ ｒ，（ＤＥ）」は、２バイトの命令コードとなる。
(4) 8-bit load instruction code "LD A, (DE)" (No. B6), "LD r, (DE)" (No. B7)
The 8-bit load instruction code "LD A, (DE)" is a 1-byte instruction code, and the operands (OP) are the instruction "LD" (first OP) and the read (load) destination "A" (second OP). and read source "(DE)" (third OP) are arranged (prescribed) in this order. The 8-bit load instruction code "LD r, (DE)" is a 2-byte instruction code, and the operand (OP) is the instruction "LD" (first OP), the read (load) destination "r (A register General-purpose registers other than )” (second OP) and read source “(DE)” (third OP) are arranged (defined) in this order. That is, when the load source is the address area specified by the DE register and the load destination is the A register, the 8-bit load instruction code "LD A, (DE)" becomes a 1-byte instruction code. When the load destination is a general-purpose register other than the A register, the 8-bit load instruction code "LD r, (DE)" becomes a 2-byte instruction code.
８ビットロード命令コード「ＬＤ Ａ，（ＤＥ）」が実行されると、ＤＥレジスタに格納された値で指定されるアドレス領域に格納されている値（８ビットデータ）が、Ａレジスタにロード（セット）される。また、８ビットロード命令コード「ＬＤ ｒ，（ＤＥ）」が実行されると、ＤＥレジスタに格納された値で指定されるアドレス領域に格納されている値（８ビットデータ）が、レジスタｒ（Ａレジスタ以外の汎用レジスタ）にロード（セット）される。 When the 8-bit load instruction code "LD A, (DE)" is executed, the value (8-bit data) stored in the address area specified by the value stored in the DE register is loaded into the A register ( set). Also, when the 8-bit load instruction code "LD r, (DE)" is executed, the value (8-bit data) stored in the address area specified by the value stored in the DE register is transferred to the register r ( general-purpose registers other than the A register).
図３１８に、ソースプログラム上で実際に使用され得る８ビットロード命令コード「ＬＤ ｒ，（ＤＥ）」の種類の一覧を示す。８ビットロード命令コード「ＬＤ ｒ，（ＤＥ）」としては、「ＬＤ Ｂ，（ＤＥ）」（Ｎｏ．Ｂ７ａ）～「ＬＤ Ｌ，（ＤＥ）」（Ｎｏ．Ｂ７ｆ）の６種類の命令コードが設けられている。 FIG. 318 shows a list of types of 8-bit load instruction code “LD r, (DE)” that can actually be used on the source program. As the 8-bit load instruction code "LD r, (DE)", there are six kinds of instruction codes from "LD B, (DE)" (No. B7a) to "LD L, (DE)" (No. B7f). is provided.
例えば、８ビットロード命令コード「ＬＤ Ｂ，（ＤＥ）」（Ｎｏ．Ｂ７ａ）が実行されると、ＤＥレジスタで指定されるアドレス領域に格納されている値が、Ａレジスタにロード（セット）される。また、例えば、８ビットロード命令コード「ＬＤ Ｈ，（ＤＥ）」（Ｎｏ．Ｂ７ｅ）が実行されると、ＤＥレジスタで指定されるアドレス領域に格納されている値が、Ｈレジスタにロード（セット）される。 For example, when the 8-bit load instruction code "LD B, (DE)" (No. B7a) is executed, the value stored in the address area specified by the DE register is loaded (set) to the A register. be. Also, for example, when the 8-bit load instruction code "LD H, (DE)" (No. B7e) is executed, the value stored in the address area specified by the DE register is loaded (set) to the H register. ) is done.
（５）８ビットロード命令コード「ＬＤ ｒ，（ＨＬ）」（Ｎｏ．Ｂ８）
８ビットロード命令コード「ＬＤ ｒ，（ＨＬ）」は、１バイトの命令コードであり、オペランド（ＯＰ）として、命令「ＬＤ」（第１ＯＰ）、読み出し（ロード）先「ｒ」（第２ＯＰ）及び読み出し元「（ＨＬ）」（第３ＯＰ）がこの順で配置（規定）されて構成される。すなわち、ロード元がＨＬレジスタで指定されるアドレス領域である場合、ロード先がいずれの汎用レジスタであっても、その８ビットロード命令コード「ＬＤ ｒ，（ＨＬ）」は、１バイトの命令コードとなる。
(5) 8-bit load instruction code "LD r, (HL)" (No. B8)
The 8-bit load instruction code "LD r, (HL)" is a 1-byte instruction code, and the operands (OP) are the instruction "LD" (first OP) and the read (load) destination "r" (second OP). and read source "(HL)" (third OP) are arranged (prescribed) in this order. That is, when the load source is the address area specified by the HL register, the 8-bit load instruction code "LD r, (HL)" is a 1-byte instruction code regardless of which general-purpose register the load destination is. becomes.
８ビットロード命令コード「ＬＤ ｒ，（ＨＬ）」が実行されると、ＨＬレジスタに格納された値で指定されるアドレス領域に格納されている値（８ビットデータ）が、１バイトのレジスタｒにロード（セット）される。 When the 8-bit load instruction code "LD r, (HL)" is executed, the value (8-bit data) stored in the address area specified by the value stored in the HL register is transferred to the 1-byte register r is loaded (set) in
図３１９に、ソースプログラム上で実際に使用され得る８ビットロード命令コード「ＬＤ ｒ，（ＨＬ）」の種類の一覧を示す。８ビットロード命令コード「ＬＤ ｒ，（ＨＬ）」としては、「ＬＤ Ａ，（ＨＬ）」（Ｎｏ．Ｂ８ａ）～「ＬＤ Ｌ，（ＨＬ）」（Ｎｏ．Ｂ８ｇ）の７種類の命令コードが設けられている。 FIG. 319 shows a list of types of 8-bit load instruction code “LD r, (HL)” that can actually be used on the source program. As the 8-bit load instruction code "LD r, (HL)", there are seven kinds of instruction codes from "LD A, (HL)" (No. B8a) to "LD L, (HL)" (No. B8g). is provided.
例えば、８ビットロード命令コード「ＬＤ Ａ，（ＨＬ）」（Ｎｏ．Ｂ８ａ）が実行されると、ＨＬレジスタで指定されるアドレス領域に格納されている値が、Ａレジスタにロード（セット）される。例えば、８ビットロード命令コード「ＬＤ Ｄ，（ＨＬ）」（Ｎｏ．Ｂ８ｄ）が実行されると、ＨＬレジスタで指定されるアドレス領域に格納されている値が、Ｄレジスタにロード（セット）される。また、例えば、８ビットロード命令コード「ＬＤ Ｈ，（ＨＬ）」（Ｎｏ．Ｂ８ｆ）が実行されると、ＨＬレジスタで指定されるアドレス領域に格納されている値が、Ｈレジスタにロード（セット）される。 For example, when the 8-bit load instruction code "LD A, (HL)" (No. B8a) is executed, the value stored in the address area specified by the HL register is loaded (set) to the A register. be. For example, when the 8-bit load instruction code "LD D, (HL)" (No. B8d) is executed, the value stored in the address area specified by the HL register is loaded (set) in the D register. be. Also, for example, when the 8-bit load instruction code "LD H, (HL)" (No. B8f) is executed, the value stored in the address area specified by the HL register is loaded (set) to the H register. ) is done.
（６）８ビットロード命令コード「ＬＤＱ Ａ，（ｋ）」（Ｎｏ．Ｂ９）、「ＬＤＱ ｒ，（ｋ）」（Ｎｏ．Ｂ１０）
８ビットロード命令コード「ＬＤＱ Ａ，（ｋ）」及び「ＬＤＱ ｒ，（ｋ）」は、Ｑレジスタ（拡張レジスタ）を用いてアドレス指定を行う８ビットロード命令コードである。８ビットロード命令コード「ＬＤＱ Ａ，（ｋ）」は、２バイトの命令コードであり、オペランド（ＯＰ）として、命令「ＬＤＱ」（第１ＯＰ）、読み出し（ロード）先「Ａ」（第２ＯＰ）及び読み出し元「（ｋ）」（第３ＯＰ）がこの順で配置（規定）されて構成される。また、８ビットロード命令コード「ＬＤＱ ｒ，（ｋ）」は、３バイトの命令コードであり、オペランド（ＯＰ）として、命令「ＬＤＱ」（第１ＯＰ）、読み出し（ロード）先「ｒ（Ａレジスタ以外の汎用レジスタ）」（第２ＯＰ）及び読み出し元「（ｋ）」（第３ＯＰ）がこの順で配置（規定）されて構成される。
(6) 8-bit load instruction code "LDQ A, (k)" (No. B9), "LDQ r, (k)" (No. B10)
The 8-bit load instruction codes "LDQ A,(k)" and "LDQ r,(k)" are 8-bit load instruction codes for addressing using the Q register (extension register). The 8-bit load instruction code "LDQ A, (k)" is a 2-byte instruction code. and read source "(k)" (third OP) are arranged (prescribed) in this order. The 8-bit load instruction code "LDQ r, (k)" is a 3-byte instruction code, and the operand (OP) is the instruction "LDQ" (first OP), the read (load) destination "r (A register General-purpose registers other than the above)” (second OP) and read source “(k)” (third OP) are arranged (defined) in this order.
すなわち、ロード元がＱレジスタに格納された値（指定メモリの上位側１バイトのアドレス）と８ビットの整数値ｋ（指定メモリの下位側１バイトのアドレス）とで指定されるアドレス領域（指定メモリ）である場合、ロード先がＡレジスタであるときには、その８ビットロード命令コード「ＬＤＱ Ａ，（ｋ）」は、２バイトの命令コードとなるが、ロード先がＡレジスタ以外の汎用レジスタであるときには、その８ビットロード命令コード「ＬＤＱ ｒ，（ｋ）」は、３バイトの命令コードとなる。 That is, the address area (specified memory), when the load destination is the A register, the 8-bit load instruction code "LDQ A, (k)" becomes a 2-byte instruction code, but the load destination is a general-purpose register other than the A register. Sometimes the 8-bit load opcode "LDQ r,(k)" becomes a 3-byte opcode.
８ビットロード命令コード「ＬＤＱ Ａ，（ｋ）」が実行されると、Ｑレジスタに格納された値と８ビットの整数値ｋとで指定されるアドレス領域に格納されている値（８ビットデータ）が、Ａレジスタにロード（セット）される。また、８ビットロード命令コード「ＬＤＱ ｒ，（ｋ）」が実行されると、Ｑレジスタに格納された値と８ビットの整数値ｋとで指定されるアドレス領域に格納されている値（８ビットデータ）が、レジスタｒ（Ａレジスタ以外の汎用レジスタ）にロード（セット）される。 When the 8-bit load instruction code "LDQ A, (k)" is executed, the value stored in the address area specified by the value stored in the Q register and the 8-bit integer value k (8-bit data ) is loaded (set) into the A register. When the 8-bit load instruction code "LDQ r, (k)" is executed, the value (8 bit data) is loaded (set) in the register r (general-purpose register other than the A register).
図３２０に、ソースプログラム上で実際に使用され得る８ビットロード命令コード「ＬＤＱ ｒ，（ｋ）」の種類の一覧を示す。８ビットロード命令コード「ＬＤＱ ｒ，（ｋ）」としては、「ＬＤＱ Ｂ，（ｋ）」（Ｎｏ．Ｂ１０ａ）～「ＬＤＱ Ｌ，（ｋ）」（Ｎｏ．Ｂ１０ｆ）の６種類の命令コードが設けられている。 FIG. 320 shows a list of types of 8-bit load instruction code “LDQ r, (k)” that can actually be used on the source program. As the 8-bit load instruction code "LDQ r, (k)", there are six kinds of instruction codes from "LDQ B, (k)" (No. B10a) to "LDQ L, (k)" (No. B10f). is provided.
例えば、８ビットロード命令コード「ＬＤＱ Ｂ，（ｋ）」（Ｎｏ．Ｂ１０ａ）が実行されると、Ｑレジスタに格納された値と８ビットの整数値ｋとで指定されるアドレス領域に格納されている値が、Ｂレジスタにロード（セット）される。また、例えば、８ビットロード命令コード「ＬＤＱ Ｈ，（ｋ）」（Ｎｏ．Ｂ１０ｅ）が実行されると、Ｑレジスタに格納された値と８ビットの整数値ｋとで指定されるアドレス領域に格納されている値が、Ｈレジスタにロード（セット）される。 For example, when the 8-bit load instruction code "LDQ B, (k)" (No. B10a) is executed, the value stored in the Q register and the 8-bit integer value k are stored in the address area specified by is loaded (set) into the B register. Also, for example, when the 8-bit load instruction code "LDQ H, (k)" (No. B10e) is executed, the address area specified by the value stored in the Q register and the 8-bit integer value k is loaded. The stored value is loaded (set) in the H register.
（７）８ビットロード命令コード「ＬＤ （ＨＬ），ｒ」（Ｎｏ．Ｂ１１）
８ビットロード命令コード「ＬＤ （ＨＬ），ｒ」は、１バイトの命令コードであり、オペランド（ＯＰ）として、命令「ＬＤ」（第１ＯＰ）、読み出し（ロード）先「（ＨＬ）」（第２ＯＰ）及び読み出し元「ｒ」（第３ＯＰ）がこの順で配置（規定）されて構成される。なお、この命令コードの第３ＯＰでは、読み出し（ロード）元となる１バイトのレジスタｒに、Ｈ及びＬレジスタ以外の汎用レジスタ（Ａ、Ｂ、Ｃ、Ｄ又はＥレジスタ）が規定される。
(7) 8-bit load instruction code "LD (HL), r" (No. B11)
The 8-bit load instruction code "LD (HL), r" is a 1-byte instruction code, and the operands (OP) are the instruction "LD" (first OP) and the read (load) destination "(HL)" (first 2 OP) and read source "r" (third OP) are arranged (prescribed) in this order. In the third OP of this instruction code, a general-purpose register (A, B, C, D or E register) other than the H and L registers is specified for the 1-byte register r that is the read (load) source.
８ビットロード命令コード「ＬＤ （ＨＬ），ｒ」が実行されると、レジスタｒに格納されている値（８ビットデータ）が、ＨＬレジスタに格納された値で指定されるアドレス領域（指定メモリ）にロード（セット）される。 When the 8-bit load instruction code "LD (HL), r" is executed, the value (8-bit data) stored in register r is transferred to the address area (specified memory ) is loaded (set).
図３２１に、ソースプログラム上で実際に使用され得る８ビットロード命令コード「ＬＤ （ＨＬ），ｒ」の種類の一覧を示す。８ビットロード命令コード「ＬＤ （ＨＬ），ｒ」としては、「ＬＤ （ＨＬ），Ａ」（Ｎｏ．Ｂ１１ａ）～「ＬＤ （ＨＬ），Ｅ」（Ｎｏ．Ｂ１１ｅ）の５種類の命令コードが設けられている。 FIG. 321 shows a list of types of 8-bit load instruction code “LD (HL), r” that can actually be used on the source program. As the 8-bit load instruction code "LD (HL), r", there are five types of instruction codes from "LD (HL), A" (No. B11a) to "LD (HL), E" (No. B11e). is provided.
例えば、８ビットロード命令コード「ＬＤ （ＨＬ），Ａ」（Ｎｏ．Ｂ１１ａ）が実行されると、Ａレジスタに格納されている値が、ＨＬレジスタで指定されるアドレス領域にロード（セット）される。また、例えば、８ビットロード命令コード「ＬＤ （ＨＬ），Ｃ」（Ｎｏ．Ｂ１１ｃ）が実行されると、Ｃレジスタに格納されている値が、ＨＬレジスタで指定されるアドレス領域にロード（セット）される。 For example, when the 8-bit load instruction code "LD (HL), A" (No. B11a) is executed, the value stored in the A register is loaded (set) to the address area specified by the HL register. be. Also, for example, when the 8-bit load instruction code "LD (HL), C" (No. B11c) is executed, the value stored in the C register is loaded (set) to the address area specified by the HL register. ) is done.
（８）８ビットロード命令コード「ＬＤ （ｑｑ），ｒ」（Ｎｏ．Ｂ１２）
８ビットロード命令コード「ＬＤ （ｑｑ），ｒ」は、２バイトの命令コードであり、オペランド（ＯＰ）として、命令「ＬＤ」（第１ＯＰ）、読み出し（ロード）先「（ｑｑ）」（第２ＯＰ）及び読み出し元「ｒ」（第３ＯＰ）がこの順で配置（規定）されて構成される。
(8) 8-bit load instruction code "LD (qq), r" (No. B12)
The 8-bit load instruction code "LD (qq), r" is a 2-byte instruction code, and the operands (OP) are the instruction "LD" (first OP) and the read (load) destination "(qq)" (first 2 OP) and read source "r" (third OP) are arranged (prescribed) in this order.
８ビットロード命令コード「ＬＤ （ｑｑ），ｒ」が実行されると、１バイトのレジスタｒ（Ａ、Ｂ、Ｃ、Ｄ、Ｅ、Ｈ及びＬレジスタ）に格納されている値（８ビットデータ）が、インデックス・レジスタｑｑに格納された値で指定されるアドレス領域（指定メモリ）にロード（セット）される。 When the 8-bit load instruction code "LD (qq), r" is executed, the value (8-bit data ) is loaded (set) into the address area (specified memory) specified by the value stored in the index register qq.
図３２２に、ソースプログラム上で実際に使用され得る８ビットロード命令コード「ＬＤ （ｑｑ），ｒ」の種類の一覧を示す。８ビットロード命令コード「ＬＤ （ｑｑ），ｒ」としては、２種類の第２ＯＰのそれぞれに対して、７種類の第３ＯＰが規定可能であり、合計で１４種類の命令コードが設けられている。 FIG. 322 shows a list of types of 8-bit load instruction code “LD (qq), r” that can actually be used on the source program. As the 8-bit load instruction code "LD (qq), r", seven kinds of third OPs can be specified for each of two kinds of second OPs, and a total of 14 kinds of instruction codes are provided. .
具体的には、第２ＯＰとして「（ＩＸ）」（ＩＸレジスタで指定されるアドレス領域）が規定される場合、第３ＯＰには、Ａ、Ｂ、Ｃ、Ｄ、Ｅ、Ｈ及びＬレジスタのいずれかが規定される（Ｎｏ．Ｂ１２ａ～Ｂ１２ｇ）。また、第２ＯＰとして「（ＩＹ）」（ＩＹレジスタで指定されるアドレス領域）が規定される場合、第３ＯＰには、Ａ、Ｂ、Ｃ、Ｄ、Ｅ、Ｈ及びＬレジスタのいずれかが規定される（Ｎｏ．Ｂ１２ｈ～Ｂ１２ｎ）。 Specifically, when "(IX)" (the address area specified by the IX register) is defined as the second OP, any one of the A, B, C, D, E, H, and L registers is specified for the third OP. (No. B12a to B12g). If "(IY)" (the address area specified by the IY register) is specified as the second OP, any one of the A, B, C, D, E, H, and L registers is specified for the third OP. (No. B12h to B12n).
例えば、８ビットロード命令コード「ＬＤ （ＩＸ），Ａ」（Ｎｏ．Ｂ１２ａ）が実行されると、Ａレジスタに格納されている値が、ＩＸレジスタで指定されるアドレス領域にロード（セット）される。また、例えば、８ビットロード命令コード「ＬＤ （ＩＹ），Ａ」（Ｎｏ．Ｂ１２ｈ）が実行されると、Ａレジスタに格納されている値が、ＩＹレジスタで指定されるアドレス領域にロード（セット）される。 For example, when the 8-bit load instruction code "LD (IX), A" (No. B12a) is executed, the value stored in the A register is loaded (set) to the address area specified by the IX register. be. Also, for example, when the 8-bit load instruction code "LD (IY), A" (No. B12h) is executed, the value stored in the A register is loaded (set) to the address area specified by the IY register. ) is done.
（９）８ビットロード命令コード「ＬＤＱ （ｋ），Ａ」（Ｎｏ．Ｂ１３）、「ＬＤＱ （ｋ），ｒ」（Ｎｏ．Ｂ１４）
８ビットロード命令コード「ＬＤＱ （ｋ），Ａ」及び「ＬＤＱ （ｋ），ｒ」はそれぞれ、Ｑレジスタ（拡張レジスタ）を用いてアドレス指定を行う８ビットロード命令コードである。８ビットロード命令コード「ＬＤＱ （ｋ），Ａ」は、２バイトの命令コードであり、オペランド（ＯＰ）として、命令「ＬＤＱ」（第１ＯＰ）、読み出し（ロード）先「（ｋ）」（第２ＯＰ）及び読み出し元「Ａ」（第３ＯＰ）がこの順で配置（規定）されて構成される。また、８ビットロード命令コード「ＬＤＱ （ｋ），ｒ」は、３バイトの命令コードであり、オペランド（ＯＰ）として、命令「ＬＤＱ」（第１ＯＰ）、読み出し（ロード）先「（ｋ）」（第２ＯＰ）及び読み出し元「ｒ（Ａレジスタ以外の汎用レジスタ）」（第３ＯＰ）がこの順で配置（規定）されて構成される。
(9) 8-bit load instruction code "LDQ (k), A" (No. B13), "LDQ (k), r" (No. B14)
The 8-bit load instruction codes "LDQ (k),A" and "LDQ (k),r" are 8-bit load instruction codes that specify addresses using the Q register (extension register). The 8-bit load instruction code "LDQ (k), A" is a 2-byte instruction code, and the operands (OP) are the instruction "LDQ" (first OP) and the read (load) destination "(k)" (first 2 OP) and read source "A" (third OP) are arranged (prescribed) in this order. The 8-bit load instruction code "LDQ (k), r" is a 3-byte instruction code, and the operand (OP) is the instruction "LDQ" (first OP), the read (load) destination "(k)" (2nd OP) and read source "r (general-purpose register other than A register)" (3rd OP) are arranged (defined) in this order.
すなわち、ロード先がＱレジスタに格納された値（指定メモリの上位側１バイトのアドレス）と８ビットの整数値ｋ（指定メモリの下位側１バイトのアドレス）とで指定されるアドレス領域（指定メモリ）である場合、ロード元がＡレジスタであるときには、その８ビットロード命令コード「ＬＤＱ Ａ，（ｋ）」は、２バイトの命令コードとなるが、ロード元がＡレジスタ以外の汎用レジスタであるときには、その８ビットロード命令コード「ＬＤＱ ｒ，（ｋ）」は、３バイトの命令コードとなる。 That is, the load destination is an address area (designated memory), when the load source is the A register, the 8-bit load instruction code "LDQ A, (k)" becomes a 2-byte instruction code, but the load source is a general-purpose register other than the A register. Sometimes the 8-bit load opcode "LDQ r,(k)" becomes a 3-byte opcode.
８ビットロード命令コード「ＬＤＱ （ｋ），Ａ」が実行されると、Ａレジスタに格納された値（８ビットデータ）が、Ｑレジスタに格納されている値と８ビットの整数値ｋとで指定されるアドレス領域（指定メモリ）にロード（セット）される。また、８ビットロード命令コード「ＬＤＱ （ｋ），ｒ」が実行されると、レジスタｒ（Ａレジスタ以外の汎用レジスタ）に格納されている値（８ビットデータ）が、Ｑレジスタに格納された値と８ビットの整数値ｋとで指定されるアドレス領域（指定メモリ）にロード（セット）される。 When the 8-bit load instruction code "LDQ (k), A" is executed, the value (8-bit data) stored in the A register is changed by the value stored in the Q register and the 8-bit integer value k. It is loaded (set) in the designated address area (designated memory). Also, when the 8-bit load instruction code "LDQ (k), r" is executed, the value (8-bit data) stored in register r (general-purpose register other than A register) is stored in Q register. It is loaded (set) in the address area (specified memory) specified by the value and the 8-bit integer value k.
図３２３に、ソースプログラム上で実際に使用され得る８ビットロード命令コード「ＬＤＱ （ｋ），ｒ」の種類の一覧を示す。８ビットロード命令コード「ＬＤＱ （ｋ），ｒ」としては、「ＬＤＱ （ｋ），Ｂ」（Ｎｏ．Ｂ１４ａ）～「ＬＤＱ （ｋ），Ｌ」（Ｎｏ．Ｂ１４ｆ）の６種類の命令コードが設けられている。 FIG. 323 shows a list of types of 8-bit load instruction code “LDQ (k), r” that can actually be used on the source program. As the 8-bit load instruction code "LDQ (k),r", there are six kinds of instruction codes from "LDQ (k),B" (No.B14a) to "LDQ (k),L" (No.B14f). is provided.
例えば、８ビットロード命令コード「ＬＤＱ （ｋ），Ｂ」（Ｎｏ．Ｂ１４ａ）が実行されると、Ｂレジスタに格納されている値が、Ｑレジスタに格納された値と８ビットの整数値ｋとで指定されるアドレス領域にロード（セット）される。また、例えば、８ビットロード命令コード「ＬＤＱ （ｋ），Ｈ」（Ｎｏ．Ｂ１４ｅ）が実行されると、Ｈレジスタに格納されている値が、Ｑレジスタに格納された値と８ビットの整数値ｋとで指定されるアドレス領域にロード（セット）される。 For example, when the 8-bit load instruction code "LDQ (k), B" (No. B14a) is executed, the value stored in the B register will be the value stored in the Q register and the 8-bit integer value k is loaded (set) in the address area specified by Also, for example, when the 8-bit load instruction code "LDQ (k), H" (No. B14e) is executed, the value stored in the H register will be an 8-bit integer with the value stored in the Q register. It is loaded (set) in the address area specified by the numerical value k.
（１０）８ビットロード命令コード「ＬＤＺ （ｍｎ）」（Ｎｏ．Ｂ１６）
８ビットロード命令コード「ＬＤＺ （ｍｎ）」は、４バイトの命令コードであり、オペランド（ＯＰ）として、命令「ＬＤＺ」（第１ＯＰ）及び読み出し（ロード）先「（ｍｎ）」（第２ＯＰ：格納先を示す情報）がこの順で配置（規定）されて構成される。
(10) 8-bit load instruction code "LDZ (mn)" (No. B16)
The 8-bit load instruction code "LDZ (mn)" is a 4-byte instruction code, and the operands (OP) are the instruction "LDZ" (first OP) and the read (load) destination "(mn)" (second OP: information indicating the storage destination) are arranged (prescribed) in this order.
８ビットロード命令コード「ＬＤＺ （ｍｎ）」が実行されると、ＴＺフラグ（所定のフラグ、第２のゼロフラグ）がセットされている場合（ＴＺフラグの値が「１」である場合）、１６ビットの整数値ｍｎで指定されるアドレス領域（指定メモリ）に「０」（８ビットデータ）がセット（ロード）され、ＴＺフラグがリセットされている場合（ＴＺフラグの値が「０」である場合）、１６ビットの整数値ｍｎで指定されるアドレス領域に「１」（８ビットデータ）がセット（ロード）される。 When the 8-bit load instruction code "LDZ (mn)" is executed, if the TZ flag (predetermined flag, second zero flag) is set (if the value of the TZ flag is "1"), When "0" (8-bit data) is set (loaded) in the address area (designated memory) specified by the bit integer value mn and the TZ flag is reset (the value of the TZ flag is "0") case), "1" (8-bit data) is set (loaded) in the address area specified by the 16-bit integer value mn.
（１１）８ビットロード命令コード「ＬＤＺ （ＤＥ）」（Ｎｏ．Ｂ１７）、「ＬＤＺ （ＨＬ）」（Ｎｏ．Ｂ１８）
８ビットロード命令コード「ＬＤＺ （ＤＥ）」及び「ＬＤＺ （ＨＬ）」はそれそれ、２バイトの命令コードである。８ビットロード命令コード「ＬＤＺ （ＤＥ）」は、オペランド（ＯＰ）として、命令「ＬＤＺ」（第１ＯＰ）及び読み出し（ロード）先「（ＤＥ）」（第２ＯＰ）がこの順で配置（規定）されて構成され、８ビットロード命令コード「ＬＤＺ （ＨＬ）」は、オペランド（ＯＰ）として、命令「ＬＤＺ」（第１ＯＰ）及び読み出し（ロード）先「（ＨＬ）」（第２ＯＰ）がこの順で配置（規定）されて構成される。
(11) 8-bit load instruction code "LDZ (DE)" (No. B17), "LDZ (HL)" (No. B18)
The 8-bit load instruction codes "LDZ (DE)" and "LDZ (HL)" are respectively 2-byte instruction codes. The 8-bit load instruction code "LDZ (DE)" has the instruction "LDZ" (1st OP) and the read (load) destination "(DE)" (2nd OP) arranged in this order as operands (OP) (regulation). The 8-bit load instruction code "LDZ (HL)" is composed of the instruction "LDZ" (first OP) and the read (load) destination "(HL)" (second OP) as operands (OP) in this order. Arranged (defined) in
８ビットロード命令コード「ＬＤＺ （ＤＥ）」が実行されると、ＴＺフラグがセットされている場合（ＴＺフラグの値が「１」である場合）、ＤＥレジスタに格納された値で指定されるアドレス領域（指定メモリ）に「０」（８ビットデータ）がセット（ロード）され、ＴＺフラグがリセットされている場合（ＴＺフラグの値が「０」である場合）、ＤＥレジスタに格納された値で指定されるアドレス領域に「１」（８ビットデータ）がセット（ロード）される。また、８ビットロード命令コード「ＬＤＺ （ＨＬ）」が実行されると、ＴＺフラグがセットされている場合（ＴＺフラグの値が「１」である場合）、ＨＬレジスタに格納された値で指定されるアドレス領域（指定メモリ）に「０」（８ビットデータ）がセット（ロード）され、ＴＺフラグがリセットされている場合（ＴＺフラグの値が「０」である場合）、ＨＬレジスタに格納された値で指定されるアドレス領域に「１」（８ビットデータ）がセット（ロード）される。 When the 8-bit load instruction code "LDZ (DE)" is executed, if the TZ flag is set (the value of the TZ flag is "1"), it is specified by the value stored in the DE register. When "0" (8-bit data) is set (loaded) in the address area (designated memory) and the TZ flag is reset (the value of the TZ flag is "0"), the data stored in the DE register "1" (8-bit data) is set (loaded) in the address area specified by the value. Also, when the 8-bit load instruction code "LDZ (HL)" is executed, if the TZ flag is set (the value of the TZ flag is "1"), the value stored in the HL register is specified. When "0" (8-bit data) is set (loaded) in the address area (specified memory) and the TZ flag is reset (the value of the TZ flag is "0"), it is stored in the HL register. "1" (8-bit data) is set (loaded) in the address area specified by the specified value.
（１２）８ビットロード命令コード「ＬＤＺ （ＩＸ）」（Ｎｏ．Ｂ１９）、「ＬＤＺ （ＩＹ）」（Ｎｏ．Ｂ２０）
８ビットロード命令コード「ＬＤＺ （ＩＸ）」及び「ＬＤＺ （ＩＹ）」はそれぞれ、２バイトの命令コードである。８ビットロード命令コード「ＬＤＺ （ＩＸ）」は、オペランド（ＯＰ）として、命令「ＬＤＺ」（第１ＯＰ）及び読み出し（ロード）先「（ＩＸ）」（第２ＯＰ）がこの順で配置（規定）されて構成され、８ビットロード命令コード「ＬＤＺ （ＩＹ）」は、オペランド（ＯＰ）として、命令「ＬＤＺ」（第１ＯＰ）及び読み出し（ロード）先「（ＩＹ）」（第２ＯＰ）がこの順で配置（規定）されて構成される。
(12) 8-bit load instruction code "LDZ (IX)" (No. B19), "LDZ (IY)" (No. B20)
Each of the 8-bit load instruction codes "LDZ (IX)" and "LDZ (IY)" is a 2-byte instruction code. In the 8-bit load instruction code "LDZ (IX)", the instruction "LDZ" (first OP) and the read (load) destination "(IX)" (second OP) are arranged in this order as operands (OP) (regulation). The 8-bit load instruction code "LDZ (IY)" is composed of the instruction "LDZ" (first OP) and the read (load) destination "(IY)" (second OP) in this order as operands (OP). Arranged (defined) in
８ビットロード命令コード「ＬＤＺ （ＩＸ）」が実行されると、ＴＺフラグがセットされている場合（ＴＺフラグの値が「１」である場合）、ＩＸレジスタに格納された値で指定されるアドレス領域（指定メモリ）に「０」（８ビットデータ）がセット（ロード）され、ＴＺフラグがリセットされている場合（ＴＺフラグの値が「０」である場合）、ＩＸレジスタに格納された値で指定されるアドレス領域に「１」（８ビットデータ）がセット（ロード）される。また、８ビットロード命令コード「ＬＤＺ （ＩＹ）」が実行されると、ＴＺフラグがセットされている場合（ＴＺフラグの値が「１」である場合）、ＩＹレジスタに格納された値で指定されるアドレス領域（指定メモリ）に「０」（８ビットデータ）がセット（ロード）され、ＴＺフラグがリセットされている場合（ＴＺフラグの値が「０」である場合）、ＩＹレジスタに格納された値で指定されるアドレス領域に「１」（８ビットデータ）がセット（ロード）される。 When the 8-bit load instruction code "LDZ (IX)" is executed, if the TZ flag is set (the value of the TZ flag is "1"), it is specified by the value stored in the IX register. When "0" (8-bit data) is set (loaded) in the address area (designated memory) and the TZ flag is reset (the value of the TZ flag is "0"), the data stored in the IX register "1" (8-bit data) is set (loaded) in the address area specified by the value. Also, when the 8-bit load instruction code "LDZ (IY)" is executed, if the TZ flag is set (the value of the TZ flag is "1"), the value stored in the IY register is specified. If "0" (8-bit data) is set (loaded) in the address area (designated memory) and the TZ flag is reset (the value of the TZ flag is "0"), it is stored in the IY register. "1" (8-bit data) is set (loaded) in the address area specified by the specified value.
（１３）８ビットロード命令コード「ＬＤＱＺ （ｋ）」（Ｎｏ．Ｂ２１）
８ビットロード命令コード「ＬＤＱＺ （ｋ）」は、Ｑレジスタ（拡張レジスタ）を用いてアドレス指定を行う８ビットロード命令コードである。８ビットロード命令コード「ＬＤＱＺ （ｋ）」は、３バイトの命令コードであり、オペランド（ＯＰ）として、命令「ＬＤＱＺ」（第１ＯＰ）及び読み出し（ロード）先「（ｋ）」（第２ＯＰ）がこの順で配置（規定）されて構成される。
(13) 8-bit load instruction code "LDQZ (k)" (No. B21)
The 8-bit load instruction code "LDQZ (k)" is an 8-bit load instruction code that uses the Q register (extension register) to specify addresses. The 8-bit load instruction code "LDQZ (k)" is a 3-byte instruction code, and the operands (OP) are the instruction "LDQZ" (first OP) and the read (load) destination "(k)" (second OP). are arranged (prescribed) in this order.
８ビットロード命令コード「ＬＤＱＺ （ｋ）」が実行されると、ＴＺフラグがセットされている場合（ＴＺフラグの値が「１」である場合）、Ｑレジスタに格納された値（指定メモリの上位側１バイトのアドレス）と８ビットの整数値ｋ（指定メモリの下位側１バイトのアドレス）とで指定されるアドレス領域（指定メモリ）に「０」（８ビットデータ）がセット（ロード）され、ＴＺフラグがリセットされている場合（ＴＺフラグの値が「０」である場合）、Ｑレジスタに格納された値と８ビットの整数値ｋとで指定されるアドレス領域に「１」（８ビットデータ）がセット（ロード）される。 When the 8-bit load instruction code "LDQZ (k)" is executed, if the TZ flag is set (the value of the TZ flag is "1"), the value stored in the Q register (the specified memory "0" (8-bit data) is set (loaded) in the address area (specified memory) specified by the upper 1-byte address) and the 8-bit integer value k (the lower 1-byte address of the specified memory). If the TZ flag is reset (the value of the TZ flag is "0"), "1" ( 8-bit data) is set (loaded).
（１４）８ビットロード命令コード「ＬＤＣ （ｍｎ）」（Ｎｏ．Ｂ２２）
８ビットロード命令コード「ＬＤＣ （ｍｎ）」は、４バイトの命令コードであり、オペランド（ＯＰ）として、命令「ＬＤＣ」（第１ＯＰ）及び読み出し（ロード）先「（ｍｎ）」（第２ＯＰ）がこの順で配置（規定）されて構成される。
(14) 8-bit load instruction code "LDC (mn)" (No. B22)
The 8-bit load instruction code "LDC (mn)" is a 4-byte instruction code, and the operands (OP) are the instruction "LDC" (first OP) and the read (load) destination "(mn)" (second OP). are arranged (prescribed) in this order.
８ビットロード命令コード「ＬＤＣ （ｍｎ）」が実行されると、Ｃフラグ（ＣＹフラグ）がセットされている場合（Ｃフラグの値が「１」である場合）、１６ビットの整数値ｍｎで指定されるアドレス領域（指定メモリ）に「１」（８ビットデータ）がセット（ロード）され、Ｃフラグがリセットされている場合（Ｃフラグの値が「０」である場合）、１６ビットの整数値ｍｎで指定されるアドレス領域に「０」（８ビットデータ）がセット（ロード）される。 When the 8-bit load instruction code "LDC (mn)" is executed, if the C flag (CY flag) is set (if the value of the C flag is "1"), the 16-bit integer value mn When "1" (8-bit data) is set (loaded) in the designated address area (designated memory) and the C flag is reset (when the value of the C flag is "0"), the 16-bit "0" (8-bit data) is set (loaded) in the address area specified by the integer value mn.
（１５）８ビットロード命令コード「ＬＤＣ （ＤＥ）」（Ｎｏ．Ｂ２３）、「ＬＤＣ （ＨＬ）」（Ｎｏ．Ｂ２４）
８ビットロード命令コード「ＬＤＣ （ＤＥ）」及び「ＬＤＣ （ＨＬ）」はそれぞれ、２バイトの命令コードである。８ビットロード命令コード「ＬＤＣ （ＤＥ）」は、オペランド（ＯＰ）として、命令「ＬＤＣ」（第１ＯＰ）及び読み出し（ロード）先「（ＤＥ）」（第２ＯＰ）がこの順で配置（規定）されて構成され、８ビットロード命令コード「ＬＤＣ （ＨＬ）」は、オペランド（ＯＰ）として、命令「ＬＤＣ」（第１ＯＰ）及び読み出し（ロード）先「（ＨＬ）」（第２ＯＰ）がこの順で配置（規定）されて構成される。
(15) 8-bit load instruction code "LDC (DE)" (No. B23), "LDC (HL)" (No. B24)
Each of the 8-bit load instruction codes "LDC (DE)" and "LDC (HL)" is a 2-byte instruction code. In the 8-bit load instruction code "LDC (DE)", the instruction "LDC" (first OP) and the read (load) destination "(DE)" (second OP) are arranged in this order as operands (OP) (regulation) The 8-bit load instruction code "LDC (HL)" is composed of the instruction "LDC" (first OP) and the read (load) destination "(HL)" (second OP) in this order as operands (OP). Arranged (defined) in
８ビットロード命令コード「ＬＤＣ （ＤＥ）」が実行されると、Ｃフラグ（ＣＹフラグ）がセットされている場合（Ｃフラグの値が「１」である場合）、ＤＥレジスタに格納された値で指定されるアドレス領域（指定メモリ）に「１」（８ビットデータ）がセット（ロード）され、Ｃフラグがリセットされている場合（Ｃフラグの値が「０」である場合）、ＤＥレジスタに格納された値で指定されるアドレス領域に「０」（８ビットデータ）がセット（ロード）される。また、８ビットロード命令コード「ＬＤＣ （ＨＬ）」が実行されると、Ｃフラグがセットされている場合（Ｃフラグの値が「１」である場合）、ＨＬレジスタに格納された値で指定されるアドレス領域（指定メモリ）に「１」（８ビットデータ）がセット（ロード）され、Ｃフラグがリセットされている場合（Ｃフラグの値が「０」である場合）、ＨＬレジスタに格納された値で指定されるアドレス領域に「０」（８ビットデータ）がセット（ロード）される。 When the 8-bit load instruction code "LDC (DE)" is executed, if the C flag (CY flag) is set (if the value of the C flag is "1"), the value stored in the DE register When "1" (8-bit data) is set (loaded) in the address area (designated memory) specified by and the C flag is reset (when the value of the C flag is "0"), the DE register "0" (8-bit data) is set (loaded) in the address area specified by the value stored in . Also, when the 8-bit load instruction code "LDC (HL)" is executed, if the C flag is set (when the value of the C flag is "1"), the value stored in the HL register is specified. When "1" (8-bit data) is set (loaded) in the address area (designated memory) to be processed and the C flag is reset (when the value of the C flag is "0"), it is stored in the HL register. "0" (8-bit data) is set (loaded) in the address area specified by the specified value.
（１６）８ビットロード命令コード「ＬＤＣ （ＩＸ）」（Ｎｏ．Ｂ２５）、「ＬＤＣ （ＩＹ）」（Ｎｏ．Ｂ２６）
８ビットロード命令コード「ＬＤＣ （ＩＸ）」及び「ＬＤＣ （ＩＹ）」はそれそれ、２バイトの命令コードである。８ビットロード命令コード「ＬＤＣ （ＩＸ）」は、オペランド（ＯＰ）として、命令「ＬＤＣ」（第１ＯＰ）及び読み出し（ロード）先「（ＩＸ）」（第２ＯＰ）がこの順で配置（規定）されて構成され、８ビットロード命令コード「ＬＤＣ （ＩＹ）」は、オペランド（ＯＰ）として、命令「ＬＤＣ」（第１ＯＰ）及び読み出し（ロード）先「（ＩＹ）」（第２ＯＰ）がこの順で配置（規定）されて構成される。
(16) 8-bit load instruction code "LDC (IX)" (No. B25), "LDC (IY)" (No. B26)
The 8-bit load instruction codes "LDC(IX)" and "LDC(IY)" are respectively 2-byte instruction codes. In the 8-bit load instruction code "LDC (IX)", the instruction "LDC" (first OP) and the read (load) destination "(IX)" (second OP) are arranged in this order as operands (OP) (regulation) The 8-bit load instruction code "LDC (IY)" is composed of the instruction "LDC" (first OP) and the read (load) destination "(IY)" (second OP) in this order as operands (OP). Arranged (defined) in
８ビットロード命令コード「ＬＤＣ （ＩＸ）」が実行されると、Ｃフラグ（ＣＹフラグ）がセットされている場合（Ｃフラグの値が「１」である場合）、ＩＸレジスタに格納された値で指定されるアドレス領域（指定メモリ）に「１」（８ビットデータ）がセット（ロード）され、Ｃフラグがリセットされている場合（Ｃフラグの値が「０」である場合）、ＩＸレジスタに格納された値で指定されるアドレス領域に「０」（８ビットデータ）がセット（ロード）される。また、８ビットロード命令コード「ＬＤＣ （ＩＹ）」が実行されると、Ｃフラグ（ＣＹフラグ）がセットされている場合（Ｃフラグの値が「１」である場合）、ＩＹレジスタに格納された値で指定されるアドレス領域（指定メモリ）に「１」（８ビットデータ）がセット（ロード）され、Ｃフラグがリセットされている場合（Ｃフラグの値が「０」である場合）、ＩＹレジスタに格納された値で指定されるアドレス領域に「０」（８ビットデータ）がセット（ロード）される。 When the 8-bit load instruction code "LDC (IX)" is executed, if the C flag (CY flag) is set (if the value of the C flag is "1"), the value stored in the IX register When "1" (8-bit data) is set (loaded) in the address area (designated memory) specified by and the C flag is reset (when the value of the C flag is "0"), the IX register "0" (8-bit data) is set (loaded) in the address area specified by the value stored in . Also, when the 8-bit load instruction code "LDC (IY)" is executed, if the C flag (CY flag) is set (if the value of the C flag is "1"), it is stored in the IY register. If "1" (8-bit data) is set (loaded) in the address area (designated memory) specified by the value specified by "0" (8-bit data) is set (loaded) in the address area specified by the value stored in the IY register.
（１７）８ビットロード命令コード「ＬＤＱＣ （ｋ）」（Ｎｏ．Ｂ２７）
８ビットロード命令コード「ＬＤＱＣ （ｋ）」は、Ｑレジスタ（拡張レジスタ）を用いてアドレス指定を行う８ビットロード命令コードである。８ビットロード命令コード「ＬＤＱＣ （ｋ）」は、３バイトの命令コードであり、オペランド（ＯＰ）として、命令「ＬＤＱＣ」（第１ＯＰ）及び読み出し（ロード）先「（ｋ）」（第２ＯＰ）がこの順で配置（規定）されて構成される。
(17) 8-bit load instruction code "LDQC (k)" (No. B27)
The 8-bit load instruction code "LDQC (k)" is an 8-bit load instruction code that uses the Q register (extension register) to specify the address. The 8-bit load instruction code "LDQC (k)" is a 3-byte instruction code, and the operands (OP) are the instruction "LDQC" (first OP) and the read (load) destination "(k)" (second OP). are arranged (prescribed) in this order.
８ビットロード命令コード「ＬＤＱＣ （ｋ）」が実行されると、Ｃフラグ（ＣＹフラグ）がセットされている場合（Ｃフラグの値が「１」である場合）、Ｑレジスタに格納された値（指定メモリの上位側１バイトのアドレス）と８ビットの整数値ｋ（指定メモリの下位側１バイトのアドレス）とで指定されるアドレス領域（指定メモリ）に「１」（８ビットデータ）がセット（ロード）され、Ｃフラグがリセットされている場合（Ｃフラグの値が「０」である場合）、Ｑレジスタに格納された値と８ビットの整数値ｋとで指定されるアドレス領域に「０」（８ビットデータ）がセット（ロード）される。 When the 8-bit load instruction code "LDQC (k)" is executed, if the C flag (CY flag) is set (if the value of the C flag is "1"), the value stored in the Q register "1" (8-bit data) is specified in the address area (specified memory) specified by (the upper 1-byte address of the specified memory) and the 8-bit integer value k (the lower 1-byte address of the specified memory). is set (loaded) and the C flag is reset (the value of the C flag is "0"), the address area specified by the value stored in the Q register and the 8-bit integer value k "0" (8-bit data) is set (loaded).
（１８）８ビットロード命令コード「ＬＤＦ ＮＺ，Ａ，ｎ」（Ｎｏ．Ｂ２８）、「ＬＤＦ Ｚ，Ａ，ｎ」（Ｎｏ．Ｂ２９）、「ＬＤＦ ＮＣ，Ａ，ｎ」（Ｎｏ．Ｂ３０）、「ＬＤＦ Ｃ，Ａ，ｎ」（Ｎｏ．Ｂ３１）
８ビットロード命令コード「ＬＤＦ ＮＺ，Ａ，ｎ」、「ＬＤＦ Ｚ，Ａ，ｎ」、「ＬＤＦ ＮＣ，Ａ，ｎ」及び「ＬＤＦ Ｃ，Ａ，ｎ」はそれぞれ、３バイトの命令コードであり、オペランド（ＯＰ）として、命令「ＬＤＦ」（第１ＯＰ）、フラグ条件（ＮＺ、Ｚ、ＮＣ及びＣ：第２ＯＰ）、読み出し（ロード）先「Ａ」（第３ＯＰ）及び８ビットの整数値「ｎ」（第４ＯＰ）がこの順で配置（規定）されて構成される。
(18) 8-bit load instruction code "LDF NZ, A, n" (No. B28), "LDF Z, A, n" (No. B29), "LDF NC, A, n" (No. B30), "LDF C, A, n" (No. B31)
Each of the 8-bit load instruction codes "LDF NZ, A, n", "LDF Z, A, n", "LDF NC, A, n" and "LDF C, A, n" is a 3-byte instruction code. , as operands (OP), the instruction "LDF" (first OP), flag conditions (NZ, Z, NC and C: second OP), read (load) destination "A" (third OP) and an 8-bit integer value "n" (fourth OP) are arranged (prescribed) in this order.
なお、フラグ条件は、命令実行時に読み出し動作が行われる所定フラグ（Ｚフラグ、Ｃフラグ）の状態を示すパラメータ（オペランド）である。具体的には、フラグ条件「ＮＺ」はＺフラグがリセットされている場合（Ｚフラグの値が「０」である場合）であり、フラグ条件「Ｚ」はＺフラグがセットされている場合（Ｚフラグの値が「１」である場合）である。また、フラグ条件「ＮＣ」はＣフラグ（ＣＹフラグ）がリセットされている場合（Ｃフラグの値が「０」である場合）であり、フラグ条件「Ｃ」はＣフラグ（ＣＹフラグ）がセットされている場合（Ｃフラグの値が「１」である場合）である。 Note that the flag condition is a parameter (operand) indicating the state of a predetermined flag (Z flag, C flag) for which a read operation is performed when an instruction is executed. Specifically, the flag condition "NZ" is when the Z flag is reset (the value of the Z flag is "0"), and the flag condition "Z" is when the Z flag is set ( when the value of the Z flag is "1"). The flag condition "NC" is when the C flag (CY flag) is reset (the value of the C flag is "0"), and the flag condition "C" is when the C flag (CY flag) is set. (when the value of the C flag is "1").
８ビットロード命令コード「ＬＤＦ フラグ条件，Ａ，ｎ」が実行されると、フラグ条件が成立している場合には、８ビットの整数値ｎ（８ビットデータ）が、Ａレジスタにロード（セット）される。 When the 8-bit load instruction code "LDF flag condition, A, n" is executed, if the flag condition is satisfied, the 8-bit integer value n (8-bit data) is loaded (set) to the A register. ) is done.
例えば、「ＬＤＦ ＮＺ，Ａ，ｎ」が実行されると、Ｚフラグがリセットされている場合（Ｚフラグの値が「０」である場合）に、８ビットの整数値ｎ（イミディエイトデータ）がＡレジスタにロード（セット）される。例えば、「ＬＤＦ Ｚ，Ａ，ｎ」が実行されると、Ｚフラグがセットされている場合（Ｚフラグの値が「１」である場合）に、８ビットの整数値ｎがＡレジスタにロード（セット）される。例えば、「ＬＤＦ ＮＣ，Ａ，ｎ」が実行されると、Ｃフラグ（ＣＹフラグ）がリセットされている場合（Ｃフラグの値が「０」である場合）に、８ビットの整数値ｎがＡレジスタにロード（セット）される。また、例えば、「ＬＤＦ Ｃ，Ａ，ｎ」が実行されると、Ｃフラグがセットされている場合（Ｃフラグの値が「１」である場合）に、８ビットの整数値ｎがＡレジスタにロード（セット）される。 For example, when "LDF NZ, A, n" is executed, if the Z flag is reset (the value of the Z flag is "0"), the 8-bit integer value n (immediate data) is It is loaded (set) in the A register. For example, when "LDF Z,A,n" is executed, the 8-bit integer value n is loaded into the A register if the Z flag is set (the value of the Z flag is "1"). (set). For example, when "LDF NC, A, n" is executed, if the C flag (CY flag) is reset (the value of the C flag is "0"), the 8-bit integer value n is It is loaded (set) in the A register. Also, for example, when "LDF C, A, n" is executed, if the C flag is set (the value of the C flag is "1"), the 8-bit integer value n is transferred to the A register is loaded (set) in
（１９）８ビットロード命令コード「ＬＤＦ ＮＺ，Ｂ，ｎ」（Ｎｏ．Ｂ３２）、「ＬＤＦ Ｚ，Ｂ，ｎ」（Ｎｏ．Ｂ３３）、「ＬＤＦ ＮＣ，Ｂ，ｎ」（Ｎｏ．Ｂ３４）、「ＬＤＦ Ｃ，Ｂ，ｎ」（Ｎｏ．Ｂ３５）
８ビットロード命令コード「ＬＤＦ ＮＺ，Ｂ，ｎ」、「ＬＤＦ Ｚ，Ｂ，ｎ」、「ＬＤＦ ＮＣ，Ｂ，ｎ」及び「ＬＤＦ Ｃ，Ｂ，ｎ」はそれぞれ、３バイトの命令コードであり、オペランド（ＯＰ）として、命令「ＬＤＦ」（第１ＯＰ）、フラグ条件（第２ＯＰ）、読み出し（ロード）先「Ｂ」（第３ＯＰ）及び８ビットの整数値「ｎ」（第４ＯＰ）がこの順で配置（規定）されて構成される。
(19) 8-bit load instruction code "LDF NZ, B, n" (No. B32), "LDF Z, B, n" (No. B33), "LDF NC, B, n" (No. B34), "LDF C, B, n" (No. B35)
Each of the 8-bit load instruction codes "LDF NZ, B, n", "LDF Z, B, n", "LDF NC, B, n" and "LDF C, B, n" is a 3-byte instruction code. , an instruction "LDF" (first OP), a flag condition (second OP), a read (load) destination "B" (third OP), and an 8-bit integer value "n" (fourth OP) as operands (OP). are arranged (prescribed) in order.
なお、８ビットロード命令コード「ＬＤＦ フラグ条件，Ｂ，ｎ」の処理動作は、８ビットの整数値ｎの読み出し（ロード）先がＢレジスタになること以外は、上記（１８）で説明した８ビットロード命令コード「ＬＤＦ フラグ条件，Ａ，ｎ」の処理動作と同様である。 Note that the processing operation of the 8-bit load instruction code "LDF flag condition, B, n" is the same as described in (18) above, except that the read (load) destination of the 8-bit integer value n is the B register. It is the same as the processing operation of the bit load instruction code "LDF flag condition, A, n".
（２０）８ビットロード命令コード「ＬＤＦ ＮＺ，Ｃ，ｎ」（Ｎｏ．Ｂ３６）、「ＬＤＦ Ｚ，Ｃ，ｎ」（Ｎｏ．Ｂ３７）、「ＬＤＦ ＮＣ，Ｃ，ｎ」（Ｎｏ．Ｂ３８）、「ＬＤＦ Ｃ，Ｃ，ｎ」（Ｎｏ．Ｂ３９）
８ビットロード命令コード「ＬＤＦ ＮＺ，Ｃ，ｎ」、「ＬＤＦ Ｚ，Ｃ，ｎ」、「ＬＤＦ ＮＣ，Ｃ，ｎ」及び「ＬＤＦ Ｃ，Ｃ，ｎ」はそれぞれ、３バイトの命令コードであり、オペランド（ＯＰ）として、命令「ＬＤＦ」（第１ＯＰ）、フラグ条件（第２ＯＰ）、読み出し（ロード）先「Ｃ」（第３ＯＰ）及び８ビットの整数値「ｎ」（第４ＯＰ）がこの順で配置（規定）されて構成される。
(20) 8-bit load instruction code "LDF NZ, C, n" (No. B36), "LDF Z, C, n" (No. B37), "LDF NC, C, n" (No. B38), "LDF C, C, n" (No. B39)
Each of the 8-bit load instruction codes "LDF NZ,C,n", "LDF Z,C,n", "LDF NC,C,n" and "LDF C,C,n" is a 3-byte instruction code. , as operands (OP), the instruction "LDF" (1st OP), flag condition (2nd OP), read (load) destination "C" (3rd OP) and 8-bit integer value "n" (4th OP) are are arranged (prescribed) in order.
なお、８ビットロード命令コード「ＬＤＦ フラグ条件，Ｃ，ｎ」の処理動作は、８ビットデータｎの読み出し（ロード）先がＣレジスタになること以外は、上記（１８）で説明した８ビットロード命令コード「ＬＤＦ フラグ条件，Ａ，ｎ」の処理動作と同様である。 The processing operation of the 8-bit load instruction code "LDF flag condition, C, n" is the 8-bit load described in (18) above, except that the read (load) destination of the 8-bit data n is the C register. This is the same as the processing operation of the instruction code "LDF flag condition, A, n".
（２１）８ビットロード命令コード「ＬＤＦ ＮＺ，Ｄ，ｎ」（Ｎｏ．Ｂ４０）、「ＬＤＦ Ｚ，Ｄ，ｎ」（Ｎｏ．Ｂ４１）、「ＬＤＦ ＮＣ，Ｄ，ｎ」（Ｎｏ．Ｂ４２）、「ＬＤＦ Ｃ，Ｄ，ｎ」（Ｎｏ．Ｂ４３）
８ビットロード命令コード「ＬＤＦ ＮＺ，Ｄ，ｎ」、「ＬＤＦ Ｚ，Ｄ，ｎ」、「ＬＤＦ ＮＣ，Ｄ，ｎ」及び「ＬＤＦ Ｃ，Ｄ，ｎ」はそれぞれ、３バイトの命令コードであり、オペランド（ＯＰ）として、命令「ＬＤＦ」（第１ＯＰ）、フラグ条件（第２ＯＰ）、読み出し（ロード）先「Ｄ」（第３ＯＰ）及び８ビットの整数値「ｎ」（第４ＯＰ）がこの順で配置（規定）されて構成される。
(21) 8-bit load instruction code "LDF NZ, D, n" (No. B40), "LDF Z, D, n" (No. B41), "LDF NC, D, n" (No. B42), "LDF C, D, n" (No. B43)
Each of the 8-bit load instruction codes "LDF NZ, D, n", "LDF Z, D, n", "LDF NC, D, n" and "LDF C, D, n" is a 3-byte instruction code. , as operands (OP), the instruction "LDF" (1st OP), the flag condition (2nd OP), the read (load) destination "D" (3rd OP), and the 8-bit integer value "n" (4th OP) are are arranged (prescribed) in order.
なお、８ビットロード命令コード「ＬＤＦ フラグ条件，Ｄ，ｎ」の処理動作は、８ビットの整数値ｎの読み出し（ロード）先がＤレジスタになること以外は、上記（１８）で説明した８ビットロード命令コード「ＬＤＦ フラグ条件，Ａ，ｎ」の処理動作と同様である。 Note that the processing operation of the 8-bit load instruction code "LDF flag condition, D, n" is the same as that described in (18) above, except that the read (load) destination of the 8-bit integer value n is the D register. It is the same as the processing operation of the bit load instruction code "LDF flag condition, A, n".
（２２）８ビットロード命令コード「ＬＤＦ ＮＺ，Ｅ，ｎ」（Ｎｏ．Ｂ４４）、「ＬＤＦ Ｚ，Ｅ，ｎ」（Ｎｏ．Ｂ４５）、「ＬＤＦ ＮＣ，Ｅ，ｎ」（Ｎｏ．Ｂ４６）、「ＬＤＦ Ｃ，Ｅ，ｎ」（Ｎｏ．Ｂ４７）
８ビットロード命令コード「ＬＤＦ ＮＺ，Ｅ，ｎ」、「ＬＤＦ Ｚ，Ｅ，ｎ」、「ＬＤＦ ＮＣ，Ｅ，ｎ」及び「ＬＤＦ Ｃ，Ｅ，ｎ」はそれぞれ、３バイトの命令コードであり、オペランド（ＯＰ）として、命令「ＬＤＦ」（第１ＯＰ）、フラグ条件（第２ＯＰ）、読み出し（ロード）先「Ｅ」（第３ＯＰ）及び８ビットの整数値「ｎ」（第４ＯＰ）がこの順で配置（規定）されて構成される。
(22) 8-bit load instruction code "LDF NZ, E, n" (No. B44), "LDF Z, E, n" (No. B45), "LDF NC, E, n" (No. B46), "LDF C, E, n" (No. B47)
Each of the 8-bit load instruction codes "LDF NZ, E, n", "LDF Z, E, n", "LDF NC, E, n" and "LDF C, E, n" is a 3-byte instruction code. , an instruction "LDF" (first OP), a flag condition (second OP), a read (load) destination "E" (third OP), and an 8-bit integer value "n" (fourth OP) as operands (OP). are arranged (prescribed) in order.
なお、８ビットロード命令コード「ＬＤＦ フラグ条件，Ｅ，ｎ」の処理動作は、８ビットの整数値ｎの読み出し（ロード）先がＥレジスタになること以外は、上記（１８）で説明した８ビットロード命令コード「ＬＤＦ フラグ条件，Ａ，ｎ」の処理動作と同様である。 Note that the processing operation of the 8-bit load instruction code "LDF flag condition, E, n" is the same as described in (18) above, except that the read (load) destination of the 8-bit integer value n is the E register. It is the same as the processing operation of the bit load instruction code "LDF flag condition, A, n".
（２３）８ビットロード命令コード「ＬＤＦ ＮＺ，Ｈ，ｎ」（Ｎｏ．Ｂ４８）、「ＬＤＦ Ｚ，Ｈ，ｎ」（Ｎｏ．Ｂ４９）、「ＬＤＦ ＮＣ，Ｈ，ｎ」（Ｎｏ．Ｂ５０）、「ＬＤＦ Ｃ，Ｈ，ｎ」（Ｎｏ．Ｂ５１）
８ビットロード命令コード「ＬＤＦ ＮＺ，Ｈ，ｎ」、「ＬＤＦ Ｚ，Ｈ，ｎ」、「ＬＤＦ ＮＣ，Ｈ，ｎ」及び「ＬＤＦ Ｃ，Ｈ，ｎ」はそれぞれ、３バイトの命令コードであり、オペランド（ＯＰ）として、命令「ＬＤＦ」（第１ＯＰ）、フラグ条件（第２ＯＰ）、読み出し（ロード）先「Ｈ」（第３ＯＰ）及び８ビットの整数値「ｎ」（第４ＯＰ）がこの順で配置（規定）されて構成される。
(23) 8-bit load instruction code "LDF NZ, H, n" (No. B48), "LDF Z, H, n" (No. B49), "LDF NC, H, n" (No. B50), "LDF C, H, n" (No. B51)
Each of the 8-bit load instruction codes "LDF NZ,H,n", "LDF Z,H,n", "LDF NC,H,n" and "LDF C,H,n" is a 3-byte instruction code. , as operands (OP), the instruction "LDF" (first OP), flag condition (second OP), read (load) destination "H" (third OP) and 8-bit integer value "n" (fourth OP) are are arranged (prescribed) in order.
なお、８ビットロード命令コード「ＬＤＦ フラグ条件，Ｈ，ｎ」の処理動作は、８ビットの整数値ｎの読み出し（ロード）先がＨレジスタになること以外は、上記（１８）で説明した８ビットロード命令コード「ＬＤＦ フラグ条件，Ａ，ｎ」の処理動作と同様である。 The processing operation of the 8-bit load instruction code "LDF flag condition, H, n" is the same as described in (18) above, except that the read (load) destination of the 8-bit integer value n is the H register. It is the same as the processing operation of the bit load instruction code "LDF flag condition, A, n".
（２４）８ビットロード命令コード「ＬＤＦ ＮＺ，Ｌ，ｎ」（Ｎｏ．Ｂ５２）、「ＬＤＦ Ｚ，Ｌ，ｎ」（Ｎｏ．Ｂ５３）、「ＬＤＦ ＮＣ，Ｌ，ｎ」（Ｎｏ．Ｂ５４）、「ＬＤＦ Ｃ，Ｌ，ｎ」（Ｎｏ．Ｂ５５）
８ビットロード命令コード「ＬＤＦ ＮＺ，Ｌ，ｎ」、「ＬＤＦ Ｚ，Ｌ，ｎ」、「ＬＤＦ ＮＣ，Ｌ，ｎ」及び「ＬＤＦ Ｃ，Ｌ，ｎ」はそれぞれ、３バイトの命令コードであり、オペランド（ＯＰ）として、命令「ＬＤＦ」（第１ＯＰ）、フラグ条件（第２ＯＰ）、読み出し（ロード）先「Ｌ」（第３ＯＰ）及び８ビットの整数値「ｎ」（第４ＯＰ）がこの順で配置（規定）されて構成される。
(24) 8-bit load instruction code "LDF NZ, L, n" (No. B52), "LDF Z, L, n" (No. B53), "LDF NC, L, n" (No. B54), "LDF C, L, n" (No. B55)
Each of the 8-bit load instruction codes "LDF NZ, L, n", "LDF Z, L, n", "LDF NC, L, n" and "LDF C, L, n" is a 3-byte instruction code. , as operands (OP), the instruction "LDF" (1st OP), flag condition (2nd OP), read (load) destination "L" (3rd OP) and 8-bit integer value "n" (4th OP) are are arranged (prescribed) in order.
なお、８ビットロード命令コード「ＬＤＦ フラグ条件，Ｌ，ｎ」の処理動作は、８ビットの整数値ｎの読み出し（ロード）先がＬレジスタになること以外は、上記（１８）で説明した８ビットロード命令コード「ＬＤＦ フラグ条件，Ａ，ｎ」の処理動作と同様である。 Note that the processing operation of the 8-bit load instruction code "LDF flag condition, L, n" is the same as described in (18) above, except that the read (load) destination of the 8-bit integer value n is the L register. It is the same as the processing operation of the bit load instruction code "LDF flag condition, A, n".
（２５）８ビットロード命令コード「ＬＤＦ ＮＺ，（ｍｎ），ｄ」（Ｎｏ．Ｂ５６）、「ＬＤＦ Ｚ，（ｍｎ），ｄ」（Ｎｏ．Ｂ５７）、「ＬＤＦ ＮＣ，（ｍｎ），ｄ」（Ｎｏ．Ｂ５８）、「ＬＤＦ Ｃ，（ｍｎ），ｄ」（Ｎｏ．Ｂ５９）
８ビットロード命令コード「ＬＤＦ ＮＺ，（ｍｎ），ｄ」、「ＬＤＦ Ｚ，（ｍｎ），ｄ」、「ＬＤＦ ＮＣ，（ｍｎ），ｄ」及び「ＬＤＦ Ｃ，（ｍｎ），ｄ」はそれぞれ、５バイトの命令コードであり、オペランド（ＯＰ）として、命令「ＬＤＦ」（第１ＯＰ）、フラグ条件（第２ＯＰ）、読み出し（ロード）先「（ｍｎ）」及び８ビットの整数値「ｄ」（第４ＯＰ）がこの順で配置（規定）されて構成される。
(25) 8-bit load instruction code "LDF NZ, (mn), d" (No. B56), "LDF Z, (mn), d" (No. B57), "LDF NC, (mn), d" (No. B58), "LDF C, (mn), d" (No. B59)
The 8-bit load instruction codes "LDF NZ,(mn),d", "LDF Z,(mn),d", "LDF NC,(mn),d" and "LDF C,(mn),d" are respectively , is a 5-byte instruction code, and the operands (OP) are an instruction "LDF" (first OP), a flag condition (second OP), a read (load) destination "(mn)", and an 8-bit integer value "d". (4th OP) are arranged (prescribed) in this order.
８ビットロード命令コード「ＬＤＦ フラグ条件，（ｍｎ），ｄ」が実行されると、フラグ条件が成立している場合には、８ビットの整数値ｄ（８ビットデータ）が、１６ビットの整数値ｍｎで指定されるアドレス領域（指定メモリ）にロード（セット）される。 When the 8-bit load instruction code "LDF flag condition, (mn), d" is executed, the 8-bit integer value d (8-bit data) is converted to a 16-bit integer if the flag condition is satisfied. It is loaded (set) in the address area (designated memory) designated by the numerical value mn.
例えば、「ＬＤＦ ＮＺ，（ｍｎ），ｄ」が実行されると、Ｚフラグがリセットされている場合（Ｚフラグの値が「０」である場合）、８ビットの整数値ｄが、１６ビットの整数値ｍｎで指定されるアドレス領域にロード（セット）される。例えば、「ＬＤＦ Ｚ，（ｍｎ），ｄ」が実行されると、Ｚフラグがセットされている場合（Ｚフラグの値が「１」である場合）、８ビットの整数値ｄが、１６ビットの整数値ｍｎで指定されるアドレス領域にロード（セット）される。例えば、「ＬＤＦ ＮＣ，（ｍｎ），ｄ」が実行されると、Ｃフラグ（ＣＹフラグ）がリセットされている場合（Ｃフラグの値が「０」である場合）、８ビットの整数値ｄが、１６ビットの整数値ｍｎで指定されるアドレス領域にロード（セット）される。また、例えば、「ＬＤＦ Ｃ，（ｍｎ），ｄ」が実行されると、Ｃフラグがセットされている場合（Ｃフラグの値が「１」である場合）、８ビットの整数値ｄが、１６ビットの整数値ｍｎで指定されるアドレス領域にロード（セット）される。 For example, when "LDF NZ, (mn), d" is executed, if the Z flag is reset (the value of the Z flag is "0"), the 8-bit integer value d will be changed to the 16-bit is loaded (set) in the address area specified by the integer value mn of . For example, when "LDF Z, (mn), d" is executed, if the Z flag is set (the value of the Z flag is "1"), the 8-bit integer value d is converted to the 16-bit is loaded (set) in the address area specified by the integer value mn of . For example, when "LDF NC, (mn), d" is executed, if the C flag (CY flag) is reset (the value of the C flag is "0"), the 8-bit integer value d is loaded (set) in the address area specified by the 16-bit integer value mn. Also, for example, when "LDF C, (mn), d" is executed, if the C flag is set (the value of the C flag is "1"), the 8-bit integer value d is It is loaded (set) in the address area specified by the 16-bit integer value mn.
［１６ビットロード命令コード］
図３２４及び図３２５は、本実施形態の遊技機で実行される各種ソースプログラムで使用可能な１６ビットデータの読み出し命令コード（１６ビットロード命令コード）の一覧表である。
[16-bit load instruction code]
324 and 325 are lists of 16-bit data read instruction codes (16-bit load instruction codes) that can be used in various source programs executed by the gaming machine of this embodiment.
図３２４に記載の命令番号Ｃ１（「ＬＤ ＢＣ，ｍｎ」）～命令番号Ｃ１２（「ＬＤＱ （ｋ），ＨＬ」）の１６ビットロード命令コードは、本実施形態だけでなく、上記第１及び第２実施形態の遊技機でも使用可能な命令コードである。そして、図３２５に記載の命令番号Ｃ１３（「ＬＤＦ ＮＺ，ＢＣ，ｍｎ」）～命令番号Ｃ２４（「ＬＤＦ Ｃ，ＨＬ，ｍｎ」）の１６ビットロード命令コードは、本実施形態で新たに設けられた命令コードである。なお、１６ビットロード命令コードの実行時には、その命令コードの種別（命令番号）に関係なく、ＴＺフラグの状態が命令の実行結果に応じて適宜変化し（設定され）、その他の各フラグの状態は変化しない。
以下、本実施形態で新たに設けられた１６ビットロード命令コードについて詳述する。
The 16-bit load instruction codes of instruction number C1 (“LD BC, mn”) to instruction number C12 (“LDQ (k), HL”) shown in FIG. It is an instruction code that can also be used in the gaming machine of the second embodiment. The 16-bit load instruction codes of instruction number C13 (“LDF NZ, BC, mn”) to instruction number C24 (“LDF C, HL, mn”) shown in FIG. 325 are newly provided in this embodiment. is an instruction code. When executing a 16-bit load instruction code, regardless of the type of instruction code (instruction number), the state of the TZ flag changes (is set) as appropriate according to the execution result of the instruction, and the states of other flags does not change.
The 16-bit load instruction code newly provided in this embodiment will be described in detail below.
（１）１６ビットロード命令コード「ＬＤＦ ＮＺ，ＢＣ，ｍｎ」（Ｎｏ．Ｃ１３）、「ＬＤＦ Ｚ，ＢＣ，ｍｎ」（Ｎｏ．Ｃ１４）、「ＬＤＦ ＮＣ，ＢＣ，ｍｎ」（Ｎｏ．Ｃ１５）、「ＬＤＦ Ｃ，ＢＣ，ｍｎ」（Ｎｏ．Ｃ１６）
１６ビットロード命令コード「ＬＤＦ ＮＺ，ＢＣ，ｍｎ」、「ＬＤＦ Ｚ，ＢＣ，ｍｎ」、「ＬＤＦ ＮＣ，ＢＣ，ｍｎ」及び「ＬＤＦ Ｃ，ＢＣ，ｍｎ」はそれぞれ、４バイトの命令コードであり、オペランド（ＯＰ）として、命令「ＬＤＦ」（第１ＯＰ）、フラグ条件（第２ＯＰ）、読み出し（ロード）先「ＢＣ」（第３ＯＰ）及び１６ビットの整数値「ｍｎ」（第４ＯＰ）がこの順で配置（規定）されて構成される。
(1) 16-bit load instruction code "LDF NZ, BC, mn" (No. C13), "LDF Z, BC, mn" (No. C14), "LDF NC, BC, mn" (No. C15), "LDF C, BC, mn" (No. C16)
The 16-bit load instruction codes "LDF NZ, BC, mn", "LDF Z, BC, mn", "LDF NC, BC, mn" and "LDF C, BC, mn" are respectively 4-byte instruction codes. , an instruction "LDF" (first OP), a flag condition (second OP), a read (load) destination "BC" (third OP), and a 16-bit integer value "mn" (fourth OP) as operands (OP). are arranged (prescribed) in order.
１６ビットロード命令コード「ＬＤＦ フラグ条件，ＢＣ，ｍｎ」が実行されると、フラグ条件が成立している場合には、１６ビットの整数値ｍｎ（１６ビットデータｍｎ）が、ＢＣレジスタにロード（セット）される。この際、１６ビットの整数値ｍｎ中の上位側８ビットの整数値ｍ（８ビットデータｍ）がＢレジスタにロード（セット）され、下位側８ビットの整数値ｎ（８ビットデータｎ）が、Ｃレジスタにロード（セット）される。 When the 16-bit load instruction code "LDF flag condition, BC, mn" is executed, if the flag condition is satisfied, the 16-bit integer value mn (16-bit data mn) is loaded into the BC register ( set). At this time, the upper 8-bit integer value m (8-bit data m) in the 16-bit integer value mn is loaded (set) in the B register, and the lower 8-bit integer value n (8-bit data n) is , C registers.
例えば、「ＬＤＦ ＮＺ，ＢＣ，ｍｎ」が実行されると、Ｚフラグがリセットされている場合（Ｚフラグの値が「０」である場合）に、１６ビットの整数値ｍｎがＢＣレジスタにロード（セット）される（上位側８ビットの整数値ｍがＢレジスタにセットされ、下位側８ビットの整数値ｎがＣレジスタにセットされる）。例えば、「ＬＤＦ Ｚ，ＢＣ，ｍｎ」が実行されると、Ｚフラグがセットされている場合（Ｚフラグの値が「１」である場合）に、１６ビットの整数値ｍｎがＢＣレジスタにロード（セット）される。例えば、「ＬＤＦ ＮＣ，ＢＣ，ｍｎ」が実行されると、Ｃフラグ（ＣＹフラグ）がリセットされている場合（Ｃフラグの値が「０」である場合）に、１６ビットの整数値ｍｎがＢＣレジスタにロード（セット）される。また、例えば、「ＬＤＦ Ｃ，ＢＣ，ｍｎ」が実行されると、Ｃフラグがセットされている場合（Ｃフラグの値が「１」である場合）に、１６ビットの整数値ｍｎがＢＣレジスタにロード（セット）される。 For example, when "LDF NZ,BC,mn" is executed, the 16-bit integer value mn is loaded into the BC register if the Z flag is reset (the value of the Z flag is "0"). (set) (the upper 8-bit integer value m is set in the B register, and the lower 8-bit integer value n is set in the C register). For example, when "LDF Z, BC, mn" is executed, the 16-bit integer value mn is loaded into the BC register if the Z flag is set (the value of the Z flag is "1"). (set). For example, when "LDF NC, BC, mn" is executed, if the C flag (CY flag) is reset (the value of the C flag is "0"), the 16-bit integer value mn is Loaded (set) in the BC register. Also, for example, when "LDF C, BC, mn" is executed, if the C flag is set (the value of the C flag is "1"), the 16-bit integer value mn is stored in the BC register is loaded (set) in
（２）１６ビットロード命令コード「ＬＤＦ ＮＺ，ＤＥ，ｍｎ」（Ｎｏ．Ｃ１７）、「ＬＤＦ Ｚ，ＤＥ，ｍｎ」（Ｎｏ．Ｃ１８）、「ＬＤＦ ＮＣ，ＤＥ，ｍｎ」（Ｎｏ．Ｃ１９）、「ＬＤＦ Ｃ，ＤＥ，ｍｎ」（Ｎｏ．Ｃ２０）
１６ビットロード命令コード「ＬＤＦ ＮＺ，ＤＥ，ｍｎ」、「ＬＤＦ Ｚ，ＤＥ，ｍｎ」、「ＬＤＦ ＮＣ，ＤＥ，ｍｎ」及び「ＬＤＦ Ｃ，ＤＥ，ｍｎ」はそれぞれ、４バイトの命令コードであり、オペランド（ＯＰ）として、命令「ＬＤＦ」（第１ＯＰ）、フラグ条件（第２ＯＰ）、読み出し（ロード）先「ＤＥ」（第３ＯＰ）及び１６ビットの整数値「ｍｎ」（第４ＯＰ）がこの順で配置（規定）されて構成される。
(2) 16-bit load instruction code "LDF NZ, DE, mn" (No. C17), "LDF Z, DE, mn" (No. C18), "LDF NC, DE, mn" (No. C19), "LDF C, DE, mn" (No. C20)
Each of the 16-bit load instruction codes "LDF NZ, DE, mn", "LDF Z, DE, mn", "LDF NC, DE, mn" and "LDF C, DE, mn" is a 4-byte instruction code. , an instruction "LDF" (1st OP), a flag condition (2nd OP), a read (load) destination "DE" (3rd OP), and a 16-bit integer value "mn" (4th OP) as operands (OP). are arranged (prescribed) in order.
１６ビットロード命令コード「ＬＤＦ フラグ条件，ＤＥ，ｍｎ」が実行されると、フラグ条件が成立している場合には、１６ビットの整数値ｍｎ（１６ビットデータｍｎ）が、ＤＥレジスタにロード（セット）される。この際、１６ビットの整数値ｍｎ中の上位側８ビットの整数値ｍ（８ビットデータｍ）がＤレジスタにロード（セット）され、下位側８ビットの整数値ｎ（８ビットデータｎ）が、Ｅレジスタにロード（セット）される。 When the 16-bit load instruction code "LDF flag condition, DE, mn" is executed, if the flag condition is satisfied, the 16-bit integer value mn (16-bit data mn) is loaded into the DE register ( set). At this time, the upper 8-bit integer value m (8-bit data m) in the 16-bit integer value mn is loaded (set) in the D register, and the lower 8-bit integer value n (8-bit data n) is , E register.
例えば、「ＬＤＦ ＮＺ，ＤＥ，ｍｎ」が実行されると、Ｚフラグがリセットされている場合（Ｚフラグの値が「０」である場合）に、１６ビットの整数値ｍｎがＤＥレジスタにロード（セット）される（上位側８ビットの整数値ｍがＤレジスタにセットされ、下位側８ビットの整数値ｎがＥレジスタにセットされる）。例えば、「ＬＤＦ Ｚ，ＤＥ，ｍｎ」が実行されると、Ｚフラグがセットされている場合（Ｚフラグの値が「１」である場合）に、１６ビットの整数値ｍｎがＤＥレジスタにロード（セット）される。例えば、「ＬＤＦ ＮＣ，ＤＥ，ｍｎ」が実行されると、Ｃフラグ（ＣＹフラグ）がリセットされている場合（Ｃフラグの値が「０」である場合）に、１６ビットの整数値ｍｎがＤＥレジスタにロード（セット）される。また、例えば、「ＬＤＦ Ｃ，ＤＥ，ｍｎ」が実行されると、Ｃフラグがセットされている場合（Ｃフラグの値が「１」である場合）に、１６ビットの整数値ｍｎがＤＥレジスタにロード（セット）される。 For example, when "LDF NZ,DE,mn" is executed, the 16-bit integer value mn is loaded into the DE register if the Z flag is reset (the value of the Z flag is "0"). (set) (the upper 8-bit integer value m is set in the D register, and the lower 8-bit integer value n is set in the E register). For example, when "LDF Z, DE, mn" is executed, the 16-bit integer value mn is loaded into the DE register if the Z flag is set (the value of the Z flag is "1"). (set). For example, when "LDF NC, DE, mn" is executed, if the C flag (CY flag) is reset (the value of the C flag is "0"), the 16-bit integer value mn is Loaded (set) in the DE register. Also, for example, when "LDF C, DE, mn" is executed, if the C flag is set (if the value of the C flag is "1"), the 16-bit integer value mn is transferred to the DE register is loaded (set) in
（３）１６ビットロード命令コード「ＬＤＦ ＮＺ，ＨＬ，ｍｎ」（Ｎｏ．Ｃ２１）、「ＬＤＦ Ｚ，ＨＬ，ｍｎ」（Ｎｏ．Ｃ２２）、「ＬＤＦ ＮＣ，ＨＬ，ｍｎ」（Ｎｏ．Ｃ２３）、「ＬＤＦ Ｃ，ＨＬ，ｍｎ」（Ｎｏ．Ｃ２４）
１６ビットロード命令コード「ＬＤＦ ＮＺ，ＨＬ，ｍｎ」、「ＬＤＦ Ｚ，ＨＬ，ｍｎ」、「ＬＤＦ ＮＣ，ＨＬ，ｍｎ」及び「ＬＤＦ Ｃ，ＨＬ，ｍｎ」はそれぞれ、４バイトの命令コードであり、オペランド（ＯＰ）として、命令「ＬＤＦ」（第１ＯＰ）、フラグ条件（第２ＯＰ）、読み出し（ロード）先「ＨＬ」（第３ＯＰ）及び１６ビットの整数値「ｍｎ」（第４ＯＰ）がこの順で配置（規定）されて構成される。
(3) 16-bit load instruction code "LDF NZ, HL, mn" (No. C21), "LDF Z, HL, mn" (No. C22), "LDF NC, HL, mn" (No. C23), "LDF C, HL, mn" (No. C24)
The 16-bit load instruction codes "LDF NZ, HL, mn", "LDF Z, HL, mn", "LDF NC, HL, mn" and "LDF C, HL, mn" are respectively 4-byte instruction codes. , an instruction "LDF" (first OP), a flag condition (second OP), a read (load) destination "HL" (third OP), and a 16-bit integer value "mn" (fourth OP) as operands (OP). are arranged (prescribed) in order.
１６ビットロード命令コード「ＬＤＦ フラグ条件，ＨＬ，ｍｎ」が実行されると、フラグ条件が成立している場合には、１６ビットの整数値ｍｎ（１６ビットデータｍｎ）が、ＨＬレジスタにロード（セット）される。この際、１６ビットの整数値ｍｎ中の上位側８ビットの整数値ｍ（８ビットデータｍ）が、Ｈレジスタにロード（セット）され、下位側８ビットの整数値ｎ（８ビットデータｎ）が、Ｌレジスタにロード（セット）される。 When the 16-bit load instruction code "LDF flag condition, HL, mn" is executed, if the flag condition is satisfied, the 16-bit integer value mn (16-bit data mn) is loaded into the HL register ( set). At this time, the upper 8-bit integer value m (8-bit data m) in the 16-bit integer value mn is loaded (set) in the H register, and the lower 8-bit integer value n (8-bit data n) is loaded (set) into the H register. is loaded (set) into the L register.
例えば、「ＬＤＦ ＮＺ，ＨＬ，ｍｎ」が実行されると、Ｚフラグがリセットされている場合（Ｚフラグの値が「０」である場合）に、１６ビットの整数値ｍｎがＨＬレジスタにロード（セット）される（上位側８ビットの整数値ｍがＨレジスタにセットされ、下位側８ビットの整数値ｎがＬレジスタにセットされる）。例えば、「ＬＤＦ Ｚ，ＨＬ，ｍｎ」が実行されると、Ｚフラグがセットされている場合（Ｚフラグの値が「１」である場合）に、１６ビットの整数値ｍｎがＨＬレジスタにロード（セット）される。例えば、「ＬＤＦ ＮＣ，ＨＬ，ｍｎ」が実行されると、Ｃフラグ（ＣＹフラグ）がリセットされている場合（Ｃフラグの値が「０」である場合）に、１６ビットの整数値ｍｎがＨＬレジスタにロード（セット）される。また、例えば、「ＬＤＦ Ｃ，ＨＬ，ｍｎ」が実行されると、Ｃフラグがセットされている場合（Ｃフラグの値が「１」である場合）に、１６ビットの整数値ｍｎがＨＬレジスタにロード（セット）される。 For example, when "LDF NZ,HL,mn" is executed, the 16-bit integer value mn is loaded into the HL register if the Z flag is reset (the value of the Z flag is "0"). (set) (the upper 8-bit integer value m is set in the H register, and the lower 8-bit integer value n is set in the L register). For example, when "LDF Z,HL,mn" is executed, the 16-bit integer value mn is loaded into the HL register if the Z flag is set (the value of the Z flag is "1"). (set). For example, when "LDF NC, HL, mn" is executed, if the C flag (CY flag) is reset (the value of the C flag is "0"), the 16-bit integer value mn is It is loaded (set) in the HL register. Also, for example, when "LDF C, HL, mn" is executed, if the C flag is set (the value of the C flag is "1"), the 16-bit integer value mn is stored in the HL register is loaded (set) in
［ジャンプ命令コード］
図３２６及び図３２７は、本実施形態の遊技機で実行される各種ソースプログラムで使用可能なジャンプ命令コードの一覧表である。なお、ジャンプ命令コードは、プログラム上において、処理の実行番地（アドレス）を、命令コードで指定する番地にジャンプ（移動）させるための命令コードである。
[Jump instruction code]
326 and 327 are lists of jump instruction codes that can be used in various source programs executed by the gaming machine of this embodiment. Note that the jump instruction code is an instruction code for jumping (moving) the processing execution address (address) to the address specified by the instruction code in the program.
図３２６に記載の命令番号Ｄ１（「ＪＰ （ＨＬ）」）～命令番号Ｄ５（「ＪＲ ｃｃ，ｅ」）のジャンプ命令コードは、本実施形態だけでなく、上記第１及び第２実施形態の遊技機でも使用可能な命令コードである。そして、図３２６及び図３２７に記載の命令番号Ｄ６（「ＴＪＰ」）～命令番号Ｄ１９（「ＴＪＰＷ Ｌ」）のジャンプ命令コードは、本実施形態で新たに設けられた命令コードである。なお、ジャンプ命令コードの実行時には、その命令コードの種別（命令番号）に関係なく、各フラグの状態は変化しない。
以下、主な、ジャンプ命令コードについて詳述する。
Jump instruction codes of instruction number D1 (“JP (HL)”) to instruction number D5 (“JR cc, e”) shown in FIG. It is an instruction code that can also be used in gaming machines. Jump instruction codes from instruction number D6 (“TJP”) to instruction number D19 (“TJPW L”) shown in FIGS. 326 and 327 are instruction codes newly provided in this embodiment. Note that when a jump instruction code is executed, the status of each flag does not change regardless of the type of instruction code (instruction number).
Main jump instruction codes will be described in detail below.
（１）ジャンプ命令コード「ＪＲ ｃｃ，ｅ」（Ｎｏ．Ｄ５）
ジャンプ命令コード「ＪＲ ｃｃ，ｅ」は、２バイトの命令コードであり、オペランド（ＯＰ）として、命令「ＪＲ」（第１ＯＰ）、フラグ条件「ｃｃ」（第２ＯＰ）及びジャンプ値「ｅ」（第３ＯＰ）がこの順で配置（規定）されて構成される。
(1) Jump instruction code "JR cc, e" (No. D5)
The jump instruction code "JR cc, e" is a 2-byte instruction code, and includes the instruction "JR" (first OP), the flag condition "cc" (second OP), and the jump value "e" ( 3rd OP) are arranged (prescribed) in this order.
なお、第２ＯＰで規定されるフラグ条件「ｃｃ」には、Ｚフラグ、Ｃフラグ及びＴＺフラグのいずれか（ｃｃフラグ）の状態が規定される。また、第３ＯＰで規定される、ジャンプ値「ｅ」は、当該ジャンプ命令コード（現オペレーションコード）が規定されている番地（ＰＣレジスタ（プログラム・カウンタＰＣ：図１１参照）に格納された値（アドレス値））からジャンプ先番地までの値であり、このジャンプ値ｅは、８ビットの符号付整数値である。なお、符号付整数値は、８ビットであれば「－１２７」～「１２７」の範囲の値となり、１６ビットでは「－３２７６７」～「３２７６７」の範囲の値となる。この符号付整数値では、データの最上位ビット（８ビットの値ではビット７、１６ビットの値ではビット１５）が正又は負の符号を意味し、最上位ビットの値が「１」であれば負（－）を示し、最上位ビットの値が「０」であれば正（＋）を示す。
Note that the flag condition “cc” defined in the second OP defines the state of any one of the Z flag, C flag, and TZ flag (cc flag). Also, the jump value "e" defined in the third OP is the value ( This jump value e is a value from the address value )) to the jump destination address, and this jump value e is an 8-bit signed integer value. The signed integer value is a value in the range of "-127" to "127" if it is 8 bits, and a value in the range of "-32767" to "32767" if it is 16 bits. In this signed integer value, the most significant bit of the data (
ジャンプ命令コード「ＪＲ ｃｃ，ｅ」が実行されると、フラグ条件ｃｃが成立している場合に、当該ジャンプ命令コードが規定されている番地（ＰＣ）にジャンプ値ｅを加算した値（ＰＣ＋ｅ）がＰＣレジスタに格納される。その結果、オペレーションコードの番地が、当該ジャンプ命令コードが規定されている番地（ＰＣ）からジャンプ値ｅだけ離れた番地（ＰＣ＋ｅ）にジャンプ（移動）する。 When the jump instruction code "JR cc, e" is executed, a value (PC+e) obtained by adding the jump value e to the address (PC) defined by the jump instruction code when the flag condition cc is satisfied. is stored in the PC register. As a result, the address of the operation code is jumped (moved) to the address (PC+e) separated by the jump value e from the address (PC) where the jump instruction code is defined.
図３２８に、ソースプログラム上で実際に使用され得るジャンプ命令コード「ＪＲ ｃｃ，ｅ」の種類の一覧を示す。ジャンプ命令コード「ＪＲ ｃｃ，ｅ」としては、「ＪＲ ＮＺ，ｅ」（Ｎｏ．Ｄ５ａ）～「ＪＲ ＴＺ，ｅ」（Ｎｏ．Ｄ５ｆ）の６種類の命令コードが設けられている。 FIG. 328 shows a list of types of jump instruction codes "JR cc, e" that can actually be used on the source program. As the jump instruction code "JR cc, e", six kinds of instruction codes, "JR NZ, e" (No. D5a) to "JR TZ, e" (No. D5f), are provided.
例えば、ジャンプ命令コード「ＪＲ ＮＺ，ｅ」（Ｎｏ．Ｄ５ａ）が実行されると、Ｚフラグがリセットされている場合（Ｚフラグの値が「０」である場合）に、当該ジャンプ命令コードが規定されている番地（ＰＣ）にジャンプ値ｅを加算した値（ＰＣ＋ｅ）がＰＣレジスタに格納される。これにより、オペレーションコードの番地（処理の実行番地）が、当該ジャンプ命令コードが規定されている番地（ＰＣ）からジャンプ値ｅだけ離れた番地（ＰＣ＋ｅ）にジャンプする。例えば、ジャンプ命令コード「ＪＲ Ｚ，ｅ」（Ｎｏ．Ｄ５ｂ）が実行されると、Ｚフラグがセットされている場合（Ｚフラグの値が「１」である場合）に、当該ジャンプ命令コードが規定されている番地（ＰＣ）にジャンプ値ｅを加算した値（ＰＣ＋ｅ）がＰＣレジスタに格納される。これにより、オペレーションコードの番地が、当該ジャンプ命令コードが規定されている番地（ＰＣ）からジャンプ値ｅだけ離れた番地（ＰＣ＋ｅ）にジャンプする。 For example, when the jump instruction code "JR NZ, e" (No. D5a) is executed, if the Z flag is reset (when the value of the Z flag is "0"), the jump instruction code is A value (PC+e) obtained by adding a jump value e to a specified address (PC) is stored in the PC register. As a result, the address of the operation code (processing execution address) jumps to the address (PC+e) separated by the jump value e from the address (PC) where the jump instruction code is defined. For example, when the jump instruction code "JR Z, e" (No. D5b) is executed, if the Z flag is set (when the value of the Z flag is "1"), the jump instruction code is A value (PC+e) obtained by adding a jump value e to a specified address (PC) is stored in the PC register. As a result, the address of the operation code jumps to the address (PC+e) separated by the jump value e from the address (PC) where the jump instruction code is defined.
例えば、ジャンプ命令コード「ＪＲ ＮＣ，ｅ」（Ｎｏ．Ｄ５ｃ）が実行されると、Ｃフラグ（ＣＹフラグ）がリセットされている場合（Ｃフラグの値が「０」である場合）に、当該ジャンプ命令コードが規定されている番地（ＰＣ）にジャンプ値ｅを加算した値（ＰＣ＋ｅ）がＰＣレジスタに格納される。これにより、オペレーションコードの番地が、当該ジャンプ命令コードが規定されている番地（ＰＣ）からジャンプ値ｅだけ離れた番地（ＰＣ＋ｅ）にジャンプする。例えば、ジャンプ命令コード「ＪＲ Ｃ，ｅ」（Ｎｏ．Ｄ５ｄ）が実行されると、Ｃフラグがセットされている場合（Ｃフラグの値が「１」である場合）に、当該ジャンプ命令コードが規定されている番地（ＰＣ）にジャンプ値ｅを加算した値（ＰＣ＋ｅ）がＰＣレジスタに格納される。これにより、オペレーションコードの番地が、当該ジャンプ命令コードが規定されている番地（ＰＣ）からジャンプ値ｅだけ離れた番地（ＰＣ＋ｅ）にジャンプする。 For example, when the jump instruction code "JR NC, e" (No. D5c) is executed, if the C flag (CY flag) is reset (the value of the C flag is "0"), the A value (PC+e) obtained by adding the jump value e to the address (PC) where the jump instruction code is defined is stored in the PC register. As a result, the address of the operation code jumps to the address (PC+e) separated by the jump value e from the address (PC) where the jump instruction code is defined. For example, when the jump instruction code "JR C, e" (No. D5d) is executed, if the C flag is set (the value of the C flag is "1"), the jump instruction code is A value (PC+e) obtained by adding a jump value e to a specified address (PC) is stored in the PC register. As a result, the address of the operation code jumps to the address (PC+e) separated by the jump value e from the address (PC) where the jump instruction code is defined.
例えば、ジャンプ命令コード「ＪＲ ＮＴＺ，ｅ」（Ｎｏ．Ｄ５ｅ）が実行されると、ＴＺフラグがリセットされている場合（ＴＺフラグの値が「０」である場合）に、当該ジャンプ命令コードが規定されている番地（ＰＣ）にジャンプ値ｅを加算した値（ＰＣ＋ｅ）がＰＣレジスタに格納される。これにより、オペレーションコードの番地が、当該ジャンプ命令コードが規定されている番地（ＰＣ）からジャンプ値ｅだけ離れた番地（ＰＣ＋ｅ）にジャンプする。また、例えば、ジャンプ命令コード「ＪＲ ＴＺ，ｅ」（Ｎｏ．Ｄ５ｆ）が実行されると、ＴＺフラグがセットされている場合（ＴＺフラグの値が「１」である場合）に、当該ジャンプ命令コードが規定されている番地（ＰＣ）にジャンプ値ｅを加算した値（ＰＣ＋ｅ）がＰＣレジスタに格納される。これにより、オペレーションコードの番地が、当該ジャンプ命令コードが規定されている番地（ＰＣ）からジャンプ値ｅだけ離れた番地（ＰＣ＋ｅ）にジャンプする。 For example, when the jump instruction code "JR NTZ, e" (No. D5e) is executed, if the TZ flag is reset (the value of the TZ flag is "0"), the jump instruction code is A value (PC+e) obtained by adding a jump value e to a specified address (PC) is stored in the PC register. As a result, the address of the operation code jumps to the address (PC+e) separated by the jump value e from the address (PC) where the jump instruction code is defined. Further, for example, when the jump instruction code "JR TZ, e" (No. D5f) is executed, if the TZ flag is set (if the value of the TZ flag is "1"), the jump instruction A value (PC+e) obtained by adding the jump value e to the address (PC) where the code is defined is stored in the PC register. As a result, the address of the operation code jumps to the address (PC+e) separated by the jump value e from the address (PC) where the jump instruction code is defined.
（２）ジャンプ命令コード「ＴＪＰ」（Ｎｏ．Ｄ６）
ジャンプ命令コード「ＴＪＰ」は、１バイトの命令コードであり、オペランド（ＯＰ）として、命令「ＴＪＰ」（第１ＯＰ）のみが配置（規定）されて構成される。
(2) Jump instruction code "TJP" (No. D6)
The jump instruction code "TJP" is a 1-byte instruction code, and is configured by arranging (defining) only the instruction "TJP" (first OP) as an operand (OP).
ジャンプ命令コード「ＴＪＰ」が実行されると、ＰＣレジスタ（プログラム・カウンタＰＣ）に格納された値（当該ジャンプ命令コードが規定されている番地）に「１」とＡレジスタに格納された値（アドレス相対値）とを加算した値（ＰＣ＋１＋Ａ）で指定されるアドレス領域（指定メモリ）に格納されている８ビット（１バイト）の値が、ＰＣレジスタの下位側（ＰＣｌ）にロードされる。この結果、オペレーションコードの番地が、指定メモリに格納されている値で指定される番地にジャンプする。 When the jump instruction code "TJP" is executed, the value stored in the PC register (program counter PC) (the address where the jump instruction code is defined) is changed to "1" and the value stored in the A register ( The 8-bit (1-byte) value stored in the address area (specified memory) specified by the value (PC+1+A) added with the address relative value) is loaded into the lower side (PCl) of the PC register. As a result, the address of the operation code jumps to the address specified by the value stored in the specified memory.
（３）ジャンプ命令コード「ＴＪＰ Ｂ」（Ｎｏ．Ｄ７）～「ＴＪＰ Ｌ」（Ｎｏ．Ｄ１２）
ジャンプ命令コード「ＴＪＰ ｒ（Ｂ、Ｃ、Ｄ、Ｅ、Ｈ又はＬ）」は、２バイトの命令コードであり、オペランド（ＯＰ）として、命令「ＴＪＰ」（第１ＯＰ）及び１バイトのレジスタｒ（Ａレジスタ以外の汎用レジスタ：第２ＯＰ）がこの順で配置（規定）されて構成される。
(3) Jump instruction code "TJP B" (No. D7) to "TJP L" (No. D12)
Jump instruction code "TJP r (B, C, D, E, H or L)" is a 2-byte instruction code, and as operands (OP), instruction "TJP" (first OP) and 1-byte register r (general-purpose registers other than the A register: second OP) are arranged (prescribed) in this order.
ジャンプ命令コード「ＴＪＰ ｒ（Ｂ、Ｃ、Ｄ、Ｅ、Ｈ又はＬ）」（２バイトの命令コード）が実行されると、ＰＣレジスタ（プログラム・カウンタＰＣ）に格納された値（当該ジャンプ命令コードの上位側１バイトの番地）に「２」とレジスタｒ（Ａレジスタ以外の汎用レジスタ）に格納された値（アドレス相対値）とを加算した値（ＰＣ＋２＋ｒ）で指定されるアドレス領域（指定メモリ）に格納されている８ビット（１バイト）の値が、ＰＣレジスタの下位側（ＰＣｌ）にロードされる。この結果、オペレーションコードの番地が、指定メモリに格納されている値で指定される番地にジャンプする。 When the jump instruction code "TJP r (B, C, D, E, H or L)" (2-byte instruction code) is executed, the value stored in the PC register (program counter PC) (the jump instruction The address area specified by the value (PC + 2 + r) obtained by adding "2" and the value (address relative value) stored in register r (general-purpose register other than A register) to the address of the upper 1 byte of the code (specified memory) is loaded into the lower side (PCl) of the PC register. As a result, the address of the operation code jumps to the address specified by the value stored in the specified memory.
（４）ジャンプ命令コード「ＴＪＰＷ」（Ｎｏ．Ｄ１３）
ジャンプ命令コード「ＴＪＰＷ」は、１バイトの命令コードであり、オペランド（ＯＰ）として、命令「ＴＪＰＷ」（第１ＯＰ）のみが配置（規定）されて構成される。
(4) Jump instruction code "TJPW" (No. D13)
The jump instruction code "TJPW" is a 1-byte instruction code, and is configured by arranging (defining) only the instruction "TJPW" (first OP) as the operand (OP).
ジャンプ命令コード「ＴＪＰＷ」が実行されると、ＰＣレジスタ（プログラム・カウンタＰＣ）に格納された値（当該ジャンプ命令コードが規定されている番地）に「１」とＡレジスタに格納された値（アドレス相対値）を２倍した値とを加算した値（ＰＣ＋１＋Ａ×２）で指定されるアドレス領域（指定メモリ）に格納されている１６ビット（２バイト）の値が、ＰＣレジスタにロードされる。この結果、オペレーションコードの番地が、指定メモリに格納されている値で指定される番地にジャンプする。 When the jump instruction code "TJPW" is executed, the value stored in the PC register (program counter PC) (the address where the jump instruction code is defined) is changed to "1" and the value stored in the A register ( The 16-bit (2-byte) value stored in the address area (designated memory) specified by the value (PC+1+A×2) obtained by adding the doubled value of the address relative value) is loaded into the PC register. . As a result, the address of the operation code jumps to the address specified by the value stored in the specified memory.
（５）ジャンプ命令コード「ＴＪＰＷ Ｂ」（Ｎｏ．Ｄ１４）～「ＴＪＰＷ Ｌ」（Ｎｏ．Ｄ１９）
ジャンプ命令コード「ＴＪＰＷ Ｂ」～「ＴＪＰＷ Ｌ」はそれぞれ、２バイトの命令コードであり、オペランド（ＯＰ）として、命令「ＴＪＰＷ」（第１ＯＰ）及び１バイトのレジスタｒ（Ａレジスタ以外の汎用レジスタ：第２ＯＰ）がこの順で配置（規定）されて構成される。
(5) Jump instruction code "TJPW B" (No. D14) to "TJPW L" (No. D19)
The jump instruction codes "TJPW B" to "TJPW L" are respectively 2-byte instruction codes, and the instruction "TJPW" (first OP) and 1-byte register r (general-purpose : second OP) are arranged (prescribed) in this order.
ジャンプ命令コード「ＴＪＰＷ ｒ（Ｂ、Ｃ、Ｄ、Ｅ、Ｈ又はＬ）」（２バイトの命令コード）が実行されると、ＰＣレジスタ（プログラム・カウンタＰＣ）に格納された値（当該ジャンプ命令コードの上位側１バイトの番地）に「２」とレジスタｒ（Ａレジスタ以外の汎用レジスタ）に格納された値（アドレス相対値）を２倍した値とを加算した値（ＰＣ＋２＋ｒ×２）で指定されるアドレス領域（指定メモリ）に格納されている１６ビット（２バイト）の値が、ＰＣレジスタにロードされる。この結果、オペレーションコードの番地が、指定メモリに格納されている値で指定される番地にジャンプする。 When the jump instruction code "TJPW r (B, C, D, E, H or L)" (2-byte instruction code) is executed, the value stored in the PC register (program counter PC) (the jump instruction The value (PC+2+r×2) obtained by adding "2" and the value (address relative value) stored in the register r (general-purpose register other than the A register) to the address of the upper 1 byte of the code). A 16-bit (2-byte) value stored in the designated address area (designated memory) is loaded into the PC register. As a result, the address of the operation code jumps to the address specified by the value stored in the specified memory.
［コンペアロード命令（加算）コード］
図３２９～図３３１は、本実施形態の遊技機で実行される各種ソースプログラムで使用可能なコンペアロード（比較読み出し）命令（加算）コードの一覧表である。なお、コンペアロード命令（加算）コードは、１つの命令コードで、比較処理、比較結果に応じた特定の演算処理（後述の１加算処理又は特定値維持処理）、及び、特定の演算処理の結果のロード（セット）処理を実行可能な命令コードである。
[Compare load instruction (addition) code]
329 to 331 are lists of compare load (comparative read) instruction (addition) codes that can be used in various source programs executed by the gaming machine of this embodiment. Note that the compare load instruction (addition) code is one instruction code that performs comparison processing, specific arithmetic processing (1 addition processing or specific value maintenance processing described later) according to the comparison result, and the result of specific arithmetic processing. is an instruction code capable of executing load (set) processing of
図３２９に記載の命令番号Ｅ１（「ＩＣＰＬＤ Ａ，ｒ」）～命令番号Ｅ６（「ＩＣＰＷＬＤ （ＨＬ），ｍｎ」）のコンペアロード命令（加算）コードは、本実施形態だけでなく、上記第１及び第２実施形態の遊技機でも使用可能な命令コードである。そして、図３２９～図３３１に記載の命令番号Ｅ７（「ＩＣＰＬＬ Ａ，Ｂ」）～命令番号Ｅ２２（「ＩＣＰＷＬＬ ＨＬ，ｍｎ」）のコンペアロード命令（加算）コードは、本実施形態で新たに設けられた命令コードである。なお、コンペアロード命令（加算）コードの実行時には、その命令コードの種別（命令番号）に関係なく、Ｎフラグに「１」がセットされ、Ｎフラグ以外の各フラグの状態は命令の実行結果に応じて適宜変化する（設定される）。
以下では、主な、コンペアロード命令（加算）コードについて詳述する。
The compare load instruction (addition) code of instruction number E1 (“ICPLD A, r”) to instruction number E6 (“ICPWLD (HL), mn”) shown in FIG. and an instruction code that can also be used in the gaming machine of the second embodiment. The compare load instruction (addition) code of instruction number E7 (“ICPLL A, B”) to instruction number E22 (“ICPWLL HL, mn”) shown in FIGS. 329 to 331 is newly provided in this embodiment. This is the instruction code that was written. Note that when a compare load instruction (addition) code is executed, the N flag is set to "1" regardless of the instruction code type (instruction number), and the state of each flag other than the N flag depends on the execution result of the instruction. It changes (is set) as appropriate.
The main compare load instruction (addition) codes will be described in detail below.
（１）コンペアロード命令（加算）コード「ＩＣＰＬＤ Ａ，ｒ」（Ｎｏ．Ｅ１）
コンペアロード命令（加算）コード「ＩＣＰＬＤ Ａ，ｒ」は、２バイトの命令コードであり、オペランド（ＯＰ）として、命令「ＩＣＰＬＤ」（第１ＯＰ）、第１比較値格納先「Ａ」（第２ＯＰ）及び第２比較値格納先「ｒ（Ａレジスタ以外の汎用レジスタ）」（第３ＯＰ）がこの順で配置（規定）されて構成される。
(1) Compare load instruction (addition) code "ICPLD A, r" (No. E1)
The compare load instruction (addition) code "ICPLD A, r" is a 2-byte instruction code, and the operands (OP) are the instruction "ICPLD" (first OP), the first comparison value storage destination "A" (second OP ) and the second comparison value storage destination “r (general-purpose register other than the A register)” (third OP) are arranged (defined) in this order.
コンペアロード命令（加算）コード「ＩＣＰＬＤ Ａ，ｒ」が実行されると、Ａレジスタに格納されている値（第１比較値）とＡレジスタ以外のレジスタｒに格納されている値（第２比較値）とが比較され、比較結果においてレジスタｒに格納されている値の方が大きい場合には、Ａレジスタに格納されている値に１が加算され、該加算後の値がＡレジスタにロード（セット）され、一方、比較結果においてレジスタｒに格納されている値の方が大きくない場合には、「０」がＡレジスタにロード（セット）される。 When the compare load instruction (addition) code "ICPLD A, r" is executed, the value stored in the A register (first comparison value) and the value stored in the register r other than the A register (second comparison value) value) are compared, and if the value stored in register r is larger than the value stored in register r as a result of the comparison, 1 is added to the value stored in register A, and the value after the addition is loaded into register A. On the other hand, if the comparison result indicates that the value stored in register r is not larger, "0" is loaded (set) into the A register.
なお、コンペアロード命令（加算）コード「ＩＣＰＬＤ Ａ，ｒ」の実行時に行われる、Ａレジスタに格納されている値とＡレジスタ以外のレジスタｒに格納されている値との比較処理では、Ａレジスタに格納されている値からレジスタｒに格納されている値を減算する処理（Ａ－ｒ）が行われる。また、比較処理の結果はＣフラグ（ＣＹフラグ）に反映され、Ａレジスタに格納されている値よりレジスタｒに格納されている値の方が大きい場合には、Ｃフラグに「１」がセットされ、それ以外の場合には、Ｃフラグに「０」がセットされる。それゆえ、コンペアロード命令（加算）コード「ＩＣＰＬＤ Ａ，ｒ」の実行時に行われる比較結果に応じた処理の上記分岐処理は、Ｃフラグにセットされている値に基づいて行われる。 Note that in the process of comparing the value stored in the A register with the value stored in a register r other than the A register, which is performed when the compare load instruction (addition) code "ICPLD A, r" is executed, the A register A process (A−r) is performed to subtract the value stored in register r from the value stored in . The result of comparison processing is reflected in the C flag (CY flag), and if the value stored in register r is greater than the value stored in register A, the C flag is set to "1". otherwise, the C flag is set to "0". Therefore, the above-described branching process of the process according to the comparison result performed when the compare load instruction (addition) code "ICPLD A,r" is executed is performed based on the value set in the C flag.
図３３２に、ソースプログラム上で実際に使用され得るコンペアロード命令（加算）コード「ＩＣＰＬＤ Ａ，ｒ」の種類の一覧を示す。コンペアロード命令（加算）コード「ＩＣＰＬＤ Ａ，ｒ」としては、「ＩＣＰＬＤ Ａ，Ｂ」（Ｎｏ．Ｅ１ａ）～「ＩＣＰＬＤ Ａ，Ｌ」（Ｎｏ．Ｅ１ｆ）の６種類の命令コードが設けられている。 FIG. 332 shows a list of types of compare load instruction (addition) code “ICPLD A,r” that can actually be used on the source program. As the compare load instruction (addition) code "ICPLD A, r", six types of instruction codes, "ICPLD A, B" (No. E1a) to "ICPLD A, L" (No. E1f), are provided. .
例えば、コンペアロード命令（加算）コード「ＩＣＰＬＤ Ａ，Ｂ」（Ｎｏ．Ｅ１ａ）が実行されると、Ａレジスタに格納されている値とＢレジスタに格納されている値とが比較され、比較結果においてＢレジスタに格納されている値の方が大きい場合、Ａレジスタに格納されている値に１が加算され、該加算後の値がＡレジスタにロード（セット）され、一方、比較結果においてＢレジスタに格納されている値の方が大きくない場合には、「０」がＡレジスタにロード（セット）される。また、例えば、コンペアロード命令（加算）コード「ＩＣＰＬＤ Ａ，Ｈ」（Ｎｏ．Ｅ１ｅ）が実行されると、Ａレジスタに格納されている値とＨレジスタに格納されている値とが比較され、比較結果においてＨレジスタに格納されている値の方が大きい場合、Ａレジスタに格納されている値に１が加算され、該加算後の値がＡレジスタにロード（セット）され、一方、比較結果においてＨレジスタに格納されている値の方が大きくない場合には、「０」がＡレジスタにロード（セット）される。 For example, when the compare load instruction (addition) code "ICPLD A, B" (No. E1a) is executed, the value stored in the A register and the value stored in the B register are compared, and the comparison result is If the value stored in the B register is larger than the value stored in the A register, 1 is added to the value stored in the A register, and the value after the addition is loaded (set) in the A register. If the value stored in the register is not greater, a "0" is loaded (set) into the A register. Further, for example, when the compare load instruction (addition) code "ICPLD A, H" (No. E1e) is executed, the value stored in the A register and the value stored in the H register are compared, If the value stored in the H register is larger than the value stored in the H register in the comparison result, 1 is added to the value stored in the A register, and the value after the addition is loaded (set) in the A register. If the value stored in the H register is not greater at , "0" is loaded (set) into the A register.
（２）コンペアロード命令（加算）コード「ＩＣＰＬＤ （ＨＬ），ｒ」（Ｎｏ．Ｅ３）
コンペアロード命令（加算）コード「ＩＣＰＬＤ （ＨＬ），ｒ」は、２バイトの命令コードであり、オペランド（ＯＰ）として、命令「ＩＣＰＬＤ」（第１ＯＰ）、第１比較値格納先「（ＨＬ）」（第２ＯＰ）及び第２比較値格納先「ｒ（Ｈ及びＬレジスタ以外の汎用レジスタ）」（第３ＯＰ）がこの順で配置（規定）されて構成される。
(2) Compare load instruction (addition) code "ICPLD (HL), r" (No. E3)
The compare load instruction (addition) code "ICPLD (HL), r" is a 2-byte instruction code, and the operand (OP) is the instruction "ICPLD" (first OP), the first comparison value storage destination "(HL) ' (second OP) and a second comparison value storage destination 'r (general-purpose registers other than H and L registers)' (third OP) are arranged (defined) in this order.
コンペアロード命令（加算）コード「ＩＣＰＬＤ （ＨＬ），ｒ」が実行されると、ＨＬレジスタに格納された値で指定されるアドレス領域に格納されている値（第１比較値）とレジスタｒに格納されている値（第２比較値）とが比較され、比較結果においてレジスタｒに格納されている値の方が大きい場合には、ＨＬレジスタで指定されるアドレス領域に格納されている値に１が加算され、該加算後の値がＨＬレジスタで指定されるアドレス領域にロード（セット）され、一方、比較結果においてレジスタｒに格納されている値の方が大きくない場合には、「０」がＨＬレジスタで指定されるアドレス領域にロード（セット）される。 When the compare load instruction (addition) code "ICPLD (HL), r" is executed, the value (first comparison value) stored in the address area specified by the value stored in the HL register and register r The stored value (second comparison value) is compared, and if the comparison result shows that the value stored in register r is larger, the value stored in the address area specified by the HL register is used. 1 is added, and the value after the addition is loaded (set) in the address area specified by the HL register. ” is loaded (set) in the address area specified by the HL register.
なお、コンペアロード命令（加算）コード「ＩＣＰＬＤ （ＨＬ），ｒ」の実行時に行われる、ＨＬレジスタで指定されるアドレス領域に格納されている値とレジスタｒに格納されている値との比較処理では、ＨＬレジスタで指定されるアドレス領域に格納されている値からレジスタｒに格納されている値を減算する処理（（ＨＬ）－ｒ）が行われる。また、比較処理の結果はＣフラグ（ＣＹフラグ）に反映され、ＨＬレジスタで指定されるアドレス領域に格納されている値よりレジスタｒに格納されている値の方が大きい場合には、Ｃフラグに「１」がセットされ、それ以外の場合には、Ｃフラグに「０」がセットされる。それゆえ、コンペアロード命令（加算）コード「ＩＣＰＬＤ （ＨＬ），ｒ」の実行時に行われる比較結果に応じた処理の上記分岐処理は、Ｃフラグにセットされている値に基づいて行われる。 Note that the value stored in the address area specified by the HL register and the value stored in register r are compared when the compare load instruction (addition) code "ICPLD (HL), r" is executed. Then, a process ((HL)-r) is performed to subtract the value stored in the register r from the value stored in the address area specified by the HL register. The result of the comparison process is reflected in the C flag (CY flag), and when the value stored in the register r is larger than the value stored in the address area specified by the HL register, is set to "1", otherwise the C flag is set to "0". Therefore, the above-described branching process of the process according to the comparison result performed when the compare load instruction (addition) code "ICPLD (HL), r" is executed is performed based on the value set in the C flag.
図３３３に、ソースプログラム上で実際に使用され得るコンペアロード命令（加算）コード「ＩＣＰＬＤ （ＨＬ），ｒ」の種類の一覧を示す。コンペアロード命令（加算）コード「ＩＣＰＬＤ （ＨＬ），ｒ」としては、「ＩＣＰＬＤ （ＨＬ），Ａ」（Ｎｏ．Ｅ３ａ）～「ＩＣＰＬＤ （ＨＬ），Ｅ」（Ｎｏ．Ｅ３ｅ）の５種類の命令コードが設けられている。 FIG. 333 shows a list of types of compare load instruction (addition) code “ICPLD (HL), r” that can actually be used on the source program. As the compare load instruction (addition) code "ICPLD (HL), r", there are five types of instructions from "ICPLD (HL), A" (No. E3a) to "ICPLD (HL), E" (No. E3e). Code is provided.
例えば、コンペアロード命令（加算）コード「ＩＣＰＬＤ （ＨＬ），Ａ」（Ｎｏ．Ｅ３ａ）が実行されると、ＨＬレジスタで指定されるアドレス領域に格納されている値とＡレジスタに格納されている値とが比較され、比較結果においてＡレジスタに格納されている値の方が大きい場合には、ＨＬレジスタで指定されるアドレス領域に格納されている値に１が加算され、該加算後の値がＨＬレジスタで指定されるアドレス領域にロード（セット）され、一方、比較結果においてＡレジスタに格納されている値の方が大きくない場合には、「０」がＨＬレジスタで指定されるアドレス領域にロード（セット）される。また、例えば、コンペアロード命令（加算）コード「ＩＣＰＬＤ （ＨＬ），Ｄ」（Ｎｏ．Ｅ３ｄ）が実行されると、ＨＬレジスタで指定されるアドレス領域に格納されている値とＤレジスタに格納されている値とが比較され、比較結果においてＤレジスタに格納されている値の方が大きい場合には、ＨＬレジスタで指定されるアドレス領域に格納されている値に１が加算され、該加算後の値がＨＬレジスタで指定されるアドレス領域にロード（セット）され、一方、比較結果においてＤレジスタに格納されている値の方が大きくない場合には、「０」がＨＬレジスタで指定されるアドレス領域にロード（セット）される。 For example, when the compare load instruction (addition) code "ICPLD (HL), A" (No. E3a) is executed, the value stored in the address area specified by the HL register and the value stored in the A register If the value stored in the A register is larger than the value stored in the A register, 1 is added to the value stored in the address area specified by the HL register, and the value after the addition is obtained. is loaded (set) in the address area specified by the HL register, and on the other hand, if the value stored in the A register is not greater than the value stored in the A register in the comparison result, "0" is set in the address area specified by the HL register. is loaded (set) in Also, for example, when the compare load instruction (addition) code "ICPLD (HL), D" (No. E3d) is executed, the value stored in the address area specified by the HL register and the value stored in the D register If the value stored in the D register is larger than the value stored in the D register as a result of the comparison, 1 is added to the value stored in the address area specified by the HL register. is loaded (set) into the address area specified by the HL register, and if the comparison result indicates that the value stored in the D register is not greater, "0" is specified by the HL register. Loaded (set) in the address area.
（３）コンペアロード命令（加算）コード「ＩＣＰＬＬ Ａ，Ｂ」（Ｎｏ．Ｅ７）～「ＩＣＰＬＬ Ａ，Ｌ」（Ｎｏ．Ｅ１２）
コンペアロード命令（加算）コード「ＩＣＰＬＬ Ａ，Ｂ」～「ＩＣＰＬＬ Ａ，Ｌ」はそれぞれ、２バイトの命令コードであり、オペランド（ＯＰ）として、命令「ＩＣＰＬＬ」（第１ＯＰ）、第１比較値格納先「Ａ」（第２ＯＰ）及び第２比較値格納先「ｒ（Ａレジスタ以外の汎用レジスタ）」がこの順で配置（規定）されて構成される。
(3) Compare load instruction (addition) code "ICPLL A, B" (No. E7) to "ICPLL A, L" (No. E12)
The compare load instruction (addition) codes "ICPLL A, B" to "ICPLL A, L" are respectively 2-byte instruction codes, and the operand (OP) is the instruction "ICPLL" (first OP), the first comparison value A storage destination "A" (second OP) and a second comparison value storage destination "r (general-purpose register other than the A register)" are arranged (prescribed) in this order.
コンペアロード命令（加算）コード「ＩＣＰＬＬ Ａ，ｒ（Ｂ、Ｃ、Ｄ、Ｅ、Ｈ又はＬ）」が実行されると、Ａレジスタに格納されている値（第１比較値）とレジスタｒに格納されている値（第２比較値）とが比較され、比較結果においてレジスタｒに格納されている値の方が大きい場合には、Ａレジスタに格納されている値に１が加算され、該加算後の値がＡレジスタにロード（セット）され、一方、比較結果においてレジスタｒに格納されている値の方が大きくない場合には、レジスタｒに格納されている値がＡレジスタにロード（セット）される。すなわち、レジスタｒに格納されている値（第２比較値）は、Ａレジスタに格納される値（第１比較値）の上限値である。 When the compare load instruction (addition) code "ICPLL A, r (B, C, D, E, H or L)" is executed, the value (first comparison value) stored in the A register and the register r The stored value (second comparison value) is compared, and if the value stored in the register r is larger than the value stored in the A register, 1 is added to the value stored in the A register. The value after the addition is loaded (set) in the A register. On the other hand, if the value stored in the register r is not larger in the comparison result, the value stored in the register r is loaded (set) in the A register. set). That is, the value (second comparison value) stored in the register r is the upper limit value of the value (first comparison value) stored in the A register.
例えば、コンペアロード命令（加算）コード「ＩＣＰＬＬ Ａ，Ｂ」（Ｎｏ．Ｅ７）が実行されると、Ａレジスタに格納されている値とＢレジスタに格納されている値（上限値）とが比較され、比較結果においてＢレジスタに格納されている値の方が大きい場合には、Ａレジスタに格納されている値に１が加算され、該加算後の値がＡレジスタにロード（セット）され、一方、比較結果においてＢレジスタに格納されている値の方が大きくない場合には、Ｂレジスタに格納されている値がＡレジスタにロード（セット）される。また、例えば、コンペアロード命令（加算）コード「ＩＣＰＬＬ Ａ，Ｈ」（Ｎｏ．Ｅ１１）が実行されると、Ａレジスタに格納されている値とＨレジスタに格納されている値（上限値）とが比較され、比較結果においてＨレジスタに格納されている値の方が大きい場合には、Ａレジスタに格納されている値に１が加算され、該加算後の値がＡレジスタにロード（セット）され、一方、比較結果においてＨレジスタに格納されている値の方が大きくない場合には、Ｈレジスタに格納されている値がＡレジスタにロード（セット）される。 For example, when the compare load instruction (addition) code "ICPLL A, B" (No. E7) is executed, the value stored in the A register and the value (upper limit value) stored in the B register are compared. If the comparison result shows that the value stored in the B register is larger, 1 is added to the value stored in the A register, and the value after the addition is loaded (set) in the A register, On the other hand, if the comparison result indicates that the value stored in the B register is not greater, the value stored in the B register is loaded (set) in the A register. Further, for example, when the compare load instruction (addition) code "ICPLL A, H" (No. E11) is executed, the value stored in the A register and the value (upper limit value) stored in the H register are are compared, and if the value stored in the H register is larger in the comparison result, 1 is added to the value stored in the A register, and the value after the addition is loaded (set) in the A register. On the other hand, if the comparison result indicates that the value stored in the H register is not larger, the value stored in the H register is loaded (set) in the A register.
なお、コンペアロード命令（加算）コード「ＩＣＰＬＬ Ａ，ｒ」の実行時に行われる、Ａレジスタに格納されている値とレジスタｒ（Ａレジスタ以外の汎用レジスタ）に格納されている値との比較処理では、Ａレジスタに格納されている値からレジスタｒに格納されている値を減算する処理（Ａ－ｒ）が行われる。また、比較処理の結果はＣフラグ（ＣＹフラグ）に反映され、Ａレジスタに格納されている値よりレジスタｒに格納されている値の方が大きい場合には、Ｃフラグに「１」がセットされ、それ以外の場合には、Ｃフラグに「０」がセットされる。それゆえ、コンペアロード命令（加算）コード「ＩＣＰＬＬ Ａ，ｒ」の実行時に行われる比較結果に応じた処理の上記分岐処理は、Ｃフラグにセットされている値に基づいて行われる。 Note that the comparison process between the value stored in the A register and the value stored in the register r (general-purpose register other than the A register) is performed when the compare load instruction (addition) code "ICPLL A, r" is executed. Then, a process (Ar) of subtracting the value stored in the register r from the value stored in the A register is performed. The result of comparison processing is reflected in the C flag (CY flag), and if the value stored in register r is greater than the value stored in register A, the C flag is set to "1". otherwise, the C flag is set to "0". Therefore, the above-described branching process of the process according to the comparison result performed when the compare load instruction (addition) code "ICPLL A,r" is executed is performed based on the value set in the C flag.
（４）コンペアロード命令（加算）コード「ＩＣＰＬＬ Ａ，ｎ」（Ｎｏ．Ｅ１３）～「ＩＣＰＬＬ Ｌ，ｎ」（Ｎｏ．Ｅ１９）
コンペアロード命令（加算）コード「ＩＣＰＬＬ Ａ，ｎ」～「ＩＣＰＬＬ Ｌ，ｎ」はそれぞれ、３バイトの命令コードであり、オペランド（ＯＰ）として、命令「ＩＣＰＬＬ」（第１ＯＰ）、比較値格納先「ｒ（Ａ、Ｂ、Ｃ、Ｄ、Ｅ、Ｈ、Ｌレジスタ）」（第２ＯＰ）及び８ビットの整数値「ｎ」（第３ＯＰ）がこの順で配置（規定）されて構成される。なお、このコンペアロード命令（加算）コードにおいて、第３ＯＰとして規定される８ビットの整数値ｎ（直値）は、第２ＯＰとして規定された比較値格納先に格納される値の上限値である。
(4) Compare load instruction (addition) code "ICPLL A, n" (No. E13) to "ICPLL L, n" (No. E19)
The compare load instruction (addition) code "ICPLL A, n" to "ICPLL L, n" is a 3-byte instruction code, and the operand (OP) is the instruction "ICPLL" (first OP), the comparison value storage destination "r (A, B, C, D, E, H, L registers)" (second OP) and an 8-bit integer value "n" (third OP) are arranged (defined) in this order. In this compare load instruction (addition) code, the 8-bit integer value n (immediate value) defined as the third OP is the upper limit of the value stored in the comparison value storage destination defined as the second OP. .
コンペアロード命令（加算）コード「ＩＣＰＬＬ ｒ，ｎ」が実行されると、レジスタｒに格納されている値と８ビットの整数値ｎ（上限値）とが比較され、比較結果において８ビットの整数値ｎの方が大きい場合には、レジスタｒに格納されている値に１が加算され、該加算後の値がレジスタｒにロード（セット）され、一方、比較結果において８ビットの整数値ｎの方が大きくない場合には、８ビットの整数値ｎがレジスタｒにロード（セット）される。 When the compare load instruction (addition) code “ICPLL r, n” is executed, the value stored in register r is compared with the 8-bit integer value n (upper limit), and the result of the comparison is an 8-bit integer If the number n is larger, 1 is added to the value stored in the register r, and the value after the addition is loaded (set) in the register r, while the result of the comparison is the 8-bit integer value n is not greater, the 8-bit integer value n is loaded (set) into register r.
例えば、コンペアロード命令（加算）コード「ＩＣＰＬＬ Ａ，ｎ」（Ｎｏ．Ｅ１３）が実行されると、Ａレジスタに格納されている値と８ビットの整数値ｎ（上限値）とが比較され、比較結果において８ビットの整数値ｎの方が大きい場合には、Ａレジスタに格納されている値に１が加算され、該加算後の値がＡレジスタにロード（セット）され、一方、比較結果において８ビットの整数値ｎの方が大きくない場合には、８ビットの整数値ｎがＡレジスタにロード（セット）される。また、例えば、コンペアロード命令（加算）コード「ＩＣＰＬＬ Ｅ，ｎ」（Ｎｏ．Ｅ１７）が実行されると、Ｅレジスタに格納されている値と８ビットの整数値ｎ（上限値）とが比較され、比較結果において８ビットの整数値ｎの方が大きい場合には、Ｅレジスタに格納されている値に１が加算され、該加算後の値がＥレジスタにロード（セット）され、一方、比較結果において８ビットの整数値ｎの方が大きくない場合には、８ビットの整数値ｎがＥレジスタにロード（セット）される。 For example, when the compare load instruction (addition) code "ICPLL A, n" (No. E13) is executed, the value stored in the A register is compared with the 8-bit integer value n (upper limit), When the 8-bit integer value n is larger in the comparison result, 1 is added to the value stored in the A register, and the value after the addition is loaded (set) in the A register. , the 8-bit integer value n is loaded (set) into the A register if the 8-bit integer value n is not greater. Also, for example, when the compare load instruction (addition) code "ICPLL E, n" (No. E17) is executed, the value stored in the E register is compared with the 8-bit integer value n (upper limit). If the 8-bit integer value n is larger in the comparison result, 1 is added to the value stored in the E register, and the value after the addition is loaded (set) in the E register. If the comparison result shows that the 8-bit integer value n is not greater, the 8-bit integer value n is loaded (set) into the E register.
なお、コンペアロード命令（加算）コード「ＩＣＰＬＬ ｒ，ｎ」の実行時に行われる、レジスタｒに格納されている値と８ビットの整数値ｎとの比較処理では、レジスタｒに格納されている値から８ビットの整数値ｎを減算する処理（ｒ－ｎ）が行われる。また、比較処理の結果はＣフラグ（ＣＹフラグ）に反映され、レジスタｒに格納されている値より８ビットの整数値ｎの方が大きい場合には、Ｃフラグに「１」がセットされ、それ以外の場合には、Ｃフラグに「０」がセットされる。それゆえ、コンペアロード命令（加算）コード「ＩＣＰＬＬ ｒ，ｎ」の実行時に行われる比較結果に応じた処理の上記分岐処理は、Ｃフラグにセットされている値に基づいて行われる。 Note that in the comparison processing between the value stored in register r and the 8-bit integer value n, which is performed when the compare load instruction (addition) code "ICPLL r, n" is executed, the value stored in register r is A process (rn) for subtracting an 8-bit integer value n from is performed. The result of the comparison process is reflected in the C flag (CY flag), and when the 8-bit integer value n is larger than the value stored in the register r, the C flag is set to "1", Otherwise, the C flag is set to "0". Therefore, the above-described branching process of the process according to the comparison result performed when the compare load instruction (addition) code "ICPLL r, n" is executed is performed based on the value set in the C flag.
（５）コンペアロード命令（加算）コード「ＩＣＰＷＬＬ ＢＣ，ｍｎ」（Ｎｏ．Ｅ２０）、「ＩＣＰＷＬＬ ＤＥ，ｍｎ」（Ｎｏ．Ｅ２１）、「ＩＣＰＷＬＬ ＨＬ，ｍｎ」（Ｎｏ．Ｅ２２）
コンペアロード命令（加算）コード「ＩＣＰＷＬＬ ＢＣ，ｍｎ」、「ＩＣＰＷＬＬ ＤＥ，ｍｎ」及び「ＩＣＰＷＬＬ ＨＬ，ｍｎ」はそれぞれ、４バイトの命令コードであり、オペランド（ＯＰ）として、命令「ＩＣＰＷＬＬ」（第１ＯＰ）、比較値格納先「ｓｓ（ＢＣ、ＤＥ又はＨＬレジスタ）」（第２ＯＰ）及び１６ビットの整数値「ｍｎ」（第３ＯＰ）がこの順で配置（規定）されて構成される。なお、このコンペアロード命令（加算）コードにおいて、第３ＯＰとして規定される１６ビットの整数値ｍｎは、第２ＯＰとして規定された比較値格納先（ペアレジスタｓｓ）に格納される値の上限値である。
(5) Compare load instruction (addition) code "ICPWLL BC, mn" (No. E20), "ICPWLL DE, mn" (No. E21), "ICPWLL HL, mn" (No. E22)
The compare load instruction (addition) codes "ICPWLL BC, mn", "ICPWLL DE, mn" and "ICPWLL HL, mn" are respectively 4-byte instruction codes, and the instruction "ICPWLL" (first 1 OP), a comparison value storage destination “ss (BC, DE or HL register)” (second OP), and a 16-bit integer value “mn” (third OP) are arranged (prescribed) in this order. In this compare load instruction (addition) code, the 16-bit integer value mn specified as the third OP is the upper limit of the value stored in the comparison value storage destination (pair register ss) specified as the second OP. be.
コンペアロード命令（加算）コード「ＩＣＰＷＬＬ ｓｓ（ＢＣ、ＤＥ又はＨＬ），ｍｎ」が実行されると、ペアレジスタｓｓに格納されている値と１６ビットの整数値ｍｎ（上限値）とが比較され、比較結果において１６ビットの整数値ｍｎの方が大きい場合には、ペアレジスタｓｓに格納されている値に１が加算され、該加算後の値がペアレジスタｓｓにロード（セット）され、一方、比較結果において１６ビットの整数値ｍｎの方が大きくない場合には、１６ビットの整数値ｍｎがペアレジスタｓｓにロード（セット）される。なお、１６ビットの整数値ｍｎがペアレジスタｓｓにロードされる際には、１６ビットの整数値ｍｎ中の上位側８ビットの整数値ｍがペアレジスタｓｓの上位側レジスタにロードされ、１６ビットの整数値ｍｎ中の下位側８ビットの整数値ｎがペアレジスタｓｓの下位側レジスタにロードされる。 When the compare load instruction (addition) code "ICPWLL ss (BC, DE or HL), mn" is executed, the value stored in the pair register ss is compared with the 16-bit integer value mn (upper limit). , if the 16-bit integer value mn is larger in the comparison result, 1 is added to the value stored in the pair register ss, and the value after the addition is loaded (set) in the pair register ss. , the 16-bit integer value mn is loaded (set) in the pair register ss when the 16-bit integer value mn is not larger in the comparison result. When the 16-bit integer value mn is loaded into the pair register ss, the upper 8-bit integer value m in the 16-bit integer value mn is loaded into the upper register of the pair register ss, and the 16-bit integer value mn is loaded into the pair register ss. Integer value n of lower 8 bits in integer value mn of is loaded into lower register of pair register ss.
例えば、コンペアロード命令（加算）コード「ＩＣＰＷＬＬ ＢＣ，ｍｎ」（Ｎｏ．Ｅ２０）が実行されると、ＢＣレジスタに格納されている値と１６ビットの整数値ｍｎ（上限値）とが比較され、比較結果において１６ビットの整数値ｍｎの方が大きい場合には、ＢＣレジスタに格納されている値に１が加算され、該加算後の値がＢＣレジスタにロード（セット）され、一方、比較結果において１６ビットの整数値ｍｎの方が大きくない場合には、１６ビットの整数値ｍｎがＢＣレジスタにロード（セット）される。なお、１６ビットの整数値ｍｎがＢＣレジスタにロードされる際には、１６ビットの整数値ｍｎ中の上位側８ビットの整数値ｍがＢレジスタにロードされ、１６ビットの整数値ｍｎ中の下位側８ビットの整数値ｎがＣレジスタにロードされる。 For example, when the compare load instruction (addition) code "ICPWLL BC, mn" (No. E20) is executed, the value stored in the BC register is compared with the 16-bit integer value mn (upper limit), When the 16-bit integer value mn is larger in the comparison result, 1 is added to the value stored in the BC register, and the value after the addition is loaded (set) in the BC register. , the 16-bit integer value mn is loaded (set) into the BC register if the 16-bit integer value mn is not greater. When the 16-bit integer value mn is loaded into the BC register, the upper 8-bit integer value m in the 16-bit integer value mn is loaded into the B register, and the 16-bit integer value mn is loaded into the B register. The lower 8-bit integer value n is loaded into the C register.
また、例えば、コンペアロード命令（加算）コード「ＩＣＰＷＬＬ ＨＬ，ｍｎ」（Ｎｏ．Ｅ２２）が実行されると、ＨＬレジスタに格納されている値と１６ビットの整数値ｍｎ（上限値）とが比較され、比較結果において１６ビットの整数値ｍｎの方が大きい場合には、ＨＬレジスタに格納されている値に１が加算され、該加算後の値がＨＬレジスタにロード（セット）され、一方、比較結果において１６ビットの整数値ｍｎの方が大きくない場合には、１６ビットの整数値ｍｎがＨＬレジスタにロード（セット）される。なお、１６ビットの整数値ｍｎがＨＬレジスタにロードされる際には、１６ビットの整数値ｍｎ中の上位側８ビットの整数値ｍがＨレジスタにロードされ、１６ビットの整数値ｍｎ中の下位側８ビットの整数値ｎがＬレジスタにロードされる。 Also, for example, when the compare load instruction (addition) code "ICPWLL HL, mn" (No. E22) is executed, the value stored in the HL register is compared with the 16-bit integer value mn (upper limit). If the 16-bit integer value mn is larger in the comparison result, 1 is added to the value stored in the HL register, and the value after the addition is loaded (set) in the HL register. If the comparison result indicates that the 16-bit integer value mn is not greater, the 16-bit integer value mn is loaded (set) into the HL register. When the 16-bit integer value mn is loaded into the HL register, the upper 8-bit integer value m in the 16-bit integer value mn is loaded into the H register, and the 16-bit integer value mn is loaded into the H register. The lower 8-bit integer value n is loaded into the L register.
なお、コンペアロード命令（加算）コード「ＩＣＰＷＬＬ ｓｓ，ｍｎ」の実行時に行われる、ペアレジスタｓｓ（ＢＣ、ＤＥ又はＨＬレジスタ）に格納されている値と１６ビットの整数値ｍｎとの比較処理では、ペアレジスタｓｓに格納されている値から１６ビットの整数値ｍｎを減算する処理（ｓｓ－ｍｎ）が行われる。また、比較処理の結果はＣフラグ（ＣＹフラグ）に反映され、ペアレジスタｓｓに格納されている値より１６ビットの整数値ｍｎの方が大きい場合には、Ｃフラグに「１」がセットされ、それ以外の場合には、Ｃフラグに「０」がセットされる。それゆえ、コンペアロード命令（加算）コード「ＩＣＰＷＬＬ ｓｓ，ｍｎ」の実行時に行われる比較結果に応じた処理の上記分岐処理は、Ｃフラグにセットされている値に基づいて行われる。 In the comparison process between the value stored in the pair register ss (BC, DE or HL register) and the 16-bit integer value mn, which is performed when the compare load instruction (addition) code "ICPWLL ss, mn" is executed, , a process (ss-mn) for subtracting the 16-bit integer value mn from the value stored in the pair register ss. The result of comparison processing is reflected in the C flag (CY flag), and if the 16-bit integer value mn is larger than the value stored in the pair register ss, the C flag is set to "1". , otherwise the C flag is set to "0". Therefore, the above-described branching process of the process according to the comparison result performed when the compare load instruction (addition) code "ICPWLL ss, mn" is executed is performed based on the value set in the C flag.
［コンペアロード命令（減算）コード］
図３３４～図３３６は、本実施形態の遊技機で実行される各種ソースプログラムで使用可能なコンペアロード（比較読み出し）命令（減算）コードの一覧表である。なお、コンペアロード命令（減算）コードは、１つの命令コードで、比較処理、比較結果に応じた特定の演算処理（後述の１減算処理又は特定値維持処理）、及び、特定の演算処理の結果のロード（セット）処理を実行可能な命令コードである。
[Compare load instruction (subtraction) code]
334 to 336 are lists of compare load (comparative read) instruction (subtraction) codes that can be used in various source programs executed by the gaming machine of this embodiment. Note that the compare load instruction (subtraction) code is one instruction code that includes comparison processing, specific arithmetic processing (1 subtraction processing or specific value maintenance processing described later) according to the comparison result, and the result of specific arithmetic processing. is an instruction code capable of executing load (set) processing of
図３３４に記載の命令番号Ｆ１（「ＤＣＰＬＤ Ａ，ｒ」）～命令番号Ｆ６（「ＤＣＰＷＬＤ （ＨＬ），ｍｎ」）のコンペアロード命令（減算）コードは、本実施形態だけでなく、上記第１及び第２実施形態の遊技機でも使用可能な命令コードである。そして、図３３４～図３３６に記載の命令番号Ｆ７（「ＤＣＰＬＬ Ａ，Ｂ」）～命令番号Ｆ２２（「ＤＣＰＷＬＬ ＨＬ，ｍｎ」）のコンペアロード命令（減算）コードは、本実施形態で新たに設けられた命令コードである。なお、コンペアロード命令（減算）コードの実行時には、その命令コードの種別（命令番号）に関係なく、Ｎフラグに「１」がセットされ、Ｎフラグ以外の各フラグの状態は命令の実行結果に応じて適宜変化する（設定される）。
以下、主な、コンペアロード命令（減算）コードについて詳述する。
The compare load instruction (subtraction) code of instruction number F1 (“DCPLD A, r”) to instruction number F6 (“DCPWLD (HL), mn”) shown in FIG. and an instruction code that can also be used in the gaming machine of the second embodiment. The compare load instruction (subtraction) codes of instruction number F7 (“DCPLL A, B”) to instruction number F22 (“DCPWLL HL, mn”) shown in FIGS. 334 to 336 are newly provided in this embodiment. This is the instruction code that was written. Note that when a compare load instruction (subtraction) code is executed, the N flag is set to "1" regardless of the type of instruction code (instruction number), and the state of each flag other than the N flag depends on the execution result of the instruction. It changes (is set) as appropriate.
The main compare load instruction (subtraction) code will be described in detail below.
（１）コンペアロード命令（減算）コード「ＤＣＰＬＤ Ａ，ｒ」（Ｎｏ．Ｆ１）
コンペアロード命令（減算）コード「ＤＣＰＬＤ Ａ，ｒ」は、２バイトの命令コードであり、オペランド（ＯＰ）として、命令「ＤＣＰＬＤ」（第１ＯＰ）、比較値格納先「Ａ」（第２ＯＰ）及び特定値格納先「ｒ（Ａレジスタ以外の汎用レジスタ）」（第３ＯＰ）がこの順で配置（規定）されて構成される。
(1) Compare load instruction (subtraction) code "DCPLD A, r" (No. F1)
The compare load instruction (subtraction) code "DCPLD A, r" is a 2-byte instruction code, and the operands (OP) are the instruction "DCPLD" (first OP), the comparison value storage destination "A" (second OP) and A specific value storage destination "r (general-purpose register other than the A register)" (third OP) is arranged (prescribed) in this order.
コンペアロード命令（減算）コード「ＤＣＰＬＤ Ａ，ｒ」が実行されると、Ａレジスタに格納されている値（比較値）と「１」とが比較され、比較結果においてＡレジスタに格納されている値が「１」より小さい場合には、レジスタｒに格納されている値（特定値）がＡレジスタにロード（セット）され、一方、比較結果においてＡレジスタに格納されている値が「１」より小さくない場合には、Ａレジスタに格納されている値が１減算され、該減算後の値がＡレジスタにロード（セット）される。 When the compare load instruction (subtraction) code "DCPLD A,r" is executed, the value (comparison value) stored in the A register is compared with "1", and the comparison result is stored in the A register. If the value is less than "1", the value (specific value) stored in register r is loaded (set) in register A, while the value stored in register A is "1" as a result of the comparison. If not, the value stored in the A register is decremented by 1, and the value after the subtraction is loaded (set) in the A register.
なお、コンペアロード命令（減算）コード「ＤＣＰＬＤ Ａ，ｒ」の実行時に行われる、Ａレジスタに格納されている値と「１」との比較処理では、Ａレジスタに格納されている値から「１」を減算する処理（Ａ－１）が行われる。また、比較処理の結果はＣフラグ（ＣＹフラグ）に反映され、Ａレジスタに格納されている値が「１」より小さい場合には、Ｃフラグに「１」がセットされ、それ以外の場合には、Ｃフラグに「０」がセットされる。それゆえ、コンペアロード命令（減算）コード「ＤＣＰＬＤ Ａ，ｒ」の実行時に行われる比較結果に応じた処理の上記分岐処理は、Ｃフラグにセットされている値に基づいて行われる。 In addition, in the comparison processing between the value stored in the A register and "1", which is performed when the compare load instruction (subtraction) code "DCPLD A, r" is executed, the value stored in the A register is changed to "1". ” is performed (A-1). The result of comparison processing is reflected in the C flag (CY flag), and if the value stored in the A register is smaller than "1", the C flag is set to "1"; , the C flag is set to "0". Therefore, the above-described branching processing according to the comparison result performed when the compare load instruction (subtraction) code "DCPLD A,r" is executed is performed based on the value set in the C flag.
図３３７に、ソースプログラム上で実際に規定され得るコンペアロード命令（減算）コード「ＤＣＰＬＤ Ａ，ｒ（Ａレジスタ以外の汎用レジスタ）」の種類の一覧を示す。コンペアロード命令（減算）コード「ＤＣＰＬＤ Ａ，ｒ」としては、「ＤＣＰＬＤ Ａ，Ｂ」（Ｎｏ．Ｆ１ａ）～「ＤＣＰＬＤ Ａ，Ｌ」（Ｎｏ．Ｆ１ｆ）の６種類の命令コードが設けられている。 FIG. 337 shows a list of types of compare load instruction (subtraction) code “DCPLD A,r (general-purpose registers other than A register)” that can be actually defined on the source program. As the compare load instruction (subtraction) code "DCPLD A, r", six types of instruction codes, "DCPLD A, B" (No. F1a) to "DCPLD A, L" (No. F1f), are provided. .
例えば、コンペアロード命令（減算）コード「ＤＣＰＬＤ Ａ，Ｂ」（Ｎｏ．Ｆ１ａ）が実行されると、Ａレジスタに格納されている値と「１」とが比較され、比較結果においてＡレジスタに格納されている値が「１」より小さい場合には、Ｂレジスタに格納されている値がＡレジスタにロード（セット）され、一方、比較結果においてＡレジスタに格納されている値が「１」より小さくない場合には、Ａレジスタに格納されている値が１減算され、該減算後の値がＡレジスタにロード（セット）される。また、例えば、コンペアロード命令（減算）コード「ＤＣＰＬＤ Ａ，Ｈ」（Ｎｏ．Ｆ１ｅ）が実行されると、Ａレジスタに格納されている値と「１」とが比較され、比較結果においてＡレジスタに格納されている値が「１」より小さい場合には、Ｈレジスタに格納されている値がＡレジスタにロード（セット）され、一方、比較結果においてＡレジスタに格納されている値が「１」より小さくない場合には、Ａレジスタに格納されている値が１減算され、該減算後の値がＡレジスタにロード（セット）される。 For example, when the compare load instruction (subtraction) code "DCPLD A, B" (No. F1a) is executed, the value stored in the A register is compared with "1", and the comparison result is stored in the A register. If the value stored in the B register is less than "1", the value stored in the B register is loaded (set) in the A register, while the value stored in the A register is greater than "1" in the comparison result. If not, the value stored in the A register is decremented by 1, and the value after the subtraction is loaded (set) in the A register. Also, for example, when the compare load instruction (subtraction) code "DCPLD A, H" (No. F1e) is executed, the value stored in the A register is compared with "1", and the result of the comparison is is less than "1", the value stored in the H register is loaded (set) in the A register, while the comparison result indicates that the value stored in the A register is "1". , the value stored in the A register is decremented by 1, and the value after the subtraction is loaded (set) in the A register.
（２）コンペアロード命令（減算）コード「ＤＣＰＬＤ （ＨＬ），ｒ」（Ｎｏ．Ｆ３）
コンペアロード命令（減算）コード「ＤＣＰＬＤ （ＨＬ），ｒ」は、２バイトの命令コードであり、オペランド（ＯＰ）として、命令「ＤＣＰＬＤ」（第１ＯＰ）、比較値格納先「（ＨＬ）」（第２ＯＰ）及び特定値格納先「ｒ（Ｈ及びＬレジスタ以外の汎用レジスタ）」（第３ＯＰ）がこの順で配置（規定）されて構成される。
(2) Compare load instruction (subtraction) code "DCPLD (HL), r" (No. F3)
The compare load instruction (subtraction) code "DCPLD (HL),r" is a 2-byte instruction code, and the operand (OP) is the instruction "DCPLD" (first OP), the comparison value storage destination "(HL)" ( 2nd OP) and specific value storage destination "r (general-purpose registers other than H and L registers)" (3rd OP) are arranged (prescribed) in this order.
コンペアロード命令（減算）コード「ＤＣＰＬＤ （ＨＬ），ｒ」が実行されると、ＨＬレジスタに格納された値で指定されるアドレス領域に格納されている値（比較値）と「１」とが比較され、比較結果においてＨＬレジスタで指定されるアドレス領域に格納されている値が「１」より小さい場合には、レジスタｒに格納されている値（特定値）がＨＬレジスタで指定されるアドレス領域にロード（セット）され、一方、比較結果においてＨＬレジスタで指定されるアドレス領域に格納されている値が「１」より小さくない場合には、ＨＬレジスタで指定されるアドレス領域に格納されている値が１減算され、該減算後の値がＨＬレジスタで指定されるアドレス領域にロード（セット）される。 When the compare load instruction (subtraction) code "DCPLD (HL),r" is executed, the value (comparison value) stored in the address area specified by the value stored in the HL register and "1" If the value stored in the address area specified by the HL register is smaller than "1" in the comparison result, the value (specific value) stored in the register r is the address specified by the HL register. area, and if the value stored in the address area specified by the HL register is not smaller than "1" as a result of comparison, it is stored in the address area specified by the HL register. 1 is subtracted from the current value, and the value after the subtraction is loaded (set) in the address area specified by the HL register.
なお、コンペアロード命令（減算）コード「ＤＣＰＬＤ （ＨＬ），ｒ」の実行時に行われる、ＨＬレジスタで指定されるアドレス領域に格納されている値と「１」との比較処理では、ＨＬレジスタで指定されるアドレス領域に格納されている値から「１」を減算する処理（（ＨＬ）－１）が行われる。また、比較処理の結果はＣフラグ（ＣＹフラグ）に反映され、ＨＬレジスタで指定されるアドレス領域に格納されている値が「１」より小さい場合には、Ｃフラグに「１」がセットされ、それ以外の場合には、Ｃフラグに「０」がセットされる。それゆえ、コンペアロード命令（減算）コード「ＤＣＰＬＤ （ＨＬ），ｒ」の実行時に行われる比較結果に応じた処理の上記分岐処理は、Ｃフラグにセットされている値に基づいて行われる。 In addition, when the compare load instruction (subtraction) code "DCPLD (HL), r" is executed, the value stored in the address area specified by the HL register is compared with "1". A process ((HL)-1) of subtracting "1" from the value stored in the designated address area is performed. The result of comparison processing is reflected in the C flag (CY flag), and if the value stored in the address area specified by the HL register is smaller than "1", the C flag is set to "1". , otherwise the C flag is set to "0". Therefore, the above-described branching process of the process according to the comparison result performed when the compare load instruction (subtraction) code "DCPLD (HL), r" is executed is performed based on the value set in the C flag.
図３３８に、ソースプログラム上で実際に規定され得るコンペアロード命令（減算）コード「ＤＣＰＬＤ （ＨＬ），ｒ」の種類の一覧を示す。コンペアロード命令（減算）コード「ＤＣＰＬＤ （ＨＬ），ｒ」としては、「ＤＣＰＬＤ （ＨＬ），Ａ」（Ｎｏ．Ｆ３ａ）～「ＤＣＰＬＤ （ＨＬ），Ｅ」（Ｎｏ．Ｆ３ｅ）の５種類の命令コードが設けられている。 FIG. 338 shows a list of types of compare load instruction (subtraction) code “DCPLD (HL), r” that can actually be defined on the source program. As the compare load instruction (subtraction) code "DCPLD (HL), r", five types of instructions from "DCPLD (HL), A" (No. F3a) to "DCPLD (HL), E" (No. F3e) Code is provided.
例えば、コンペアロード命令（減算）コード「ＤＣＰＬＤ （ＨＬ），Ａ」（Ｎｏ．Ｆ３ａ）が実行されると、ＨＬレジスタで指定されるアドレス領域に格納されている値と「１」とが比較され、比較結果においてＨＬレジスタで指定されるアドレス領域に格納されている値が「１」より小さい場合には、Ａレジスタに格納されている値が、ＨＬレジスタで指定されるアドレス領域にロード（セット）され、一方、比較結果においてＨＬレジスタで指定されるアドレス領域に格納されている値が「１」より小さくない場合には、ＨＬレジスタで指定されるアドレス領域に格納されている値が１減算され、該減算後の値がＨＬレジスタで指定されるアドレス領域にロード（セット）される。 For example, when the compare load instruction (subtraction) code "DCPLD (HL), A" (No. F3a) is executed, the value stored in the address area specified by the HL register is compared with "1". , if the value stored in the address area specified by the HL register is smaller than "1" in the comparison result, the value stored in the A register is loaded (set) to the address area specified by the HL register. ), and on the other hand, if the value stored in the address area specified by the HL register is not smaller than "1" in the comparison result, the value stored in the address area specified by the HL register is decremented by 1. and the value after the subtraction is loaded (set) in the address area specified by the HL register.
また、例えば、コンペアロード命令（減算）コード「ＤＣＰＬＤ （ＨＬ），Ｄ」（Ｎｏ．Ｆ３ｄ）が実行されると、ＨＬレジスタで指定されるアドレス領域に格納されている値と「１」とが比較され、比較結果においてＨＬレジスタで指定されるアドレス領域に格納されている値が「１」より小さい場合には、Ｄレジスタに格納されている値が、ＨＬレジスタで指定されるアドレス領域にロード（セット）され、一方、比較結果においてＨＬレジスタで指定されるアドレス領域に格納されている値が「１」より小さくない場合には、ＨＬレジスタで指定されるアドレス領域に格納されている値が１減算され、該減算後の値がＨＬレジスタで指定されるアドレス領域にロード（セット）される。 Also, for example, when the compare load instruction (subtraction) code "DCPLD (HL), D" (No. F3d) is executed, the value stored in the address area specified by the HL register and "1" If the comparison result shows that the value stored in the address area specified by the HL register is smaller than "1", the value stored in the D register is loaded into the address area specified by the HL register. (set), and on the other hand, if the value stored in the address area specified by the HL register is not smaller than "1" in the comparison result, the value stored in the address area specified by the HL register is 1 is subtracted, and the value after the subtraction is loaded (set) in the address area specified by the HL register.
（３）コンペアロード命令（減算）コード「ＤＣＰＬＬ Ａ，Ｂ」（Ｎｏ．Ｆ７）～「ＤＣＰＬＬ Ａ，Ｌ」（Ｎｏ．Ｆ１２）
コンペアロード命令（減算）コード「ＤＣＰＬＬ Ａ，Ｂ」～「ＤＣＰＬＬ Ａ，Ｌ」はそれぞれ、２バイトの命令コードであり、オペランド（ＯＰ）として、命令「ＤＣＰＬＬ」（第１ＯＰ）、第１比較値格納先「Ａ」（第２ＯＰ）及び第２比較値格納先「ｒ（Ａレジスタ以外の汎用レジスタ）」（第３ＯＰ）がこの順で配置（規定）されて構成される。
(3) Compare load instruction (subtraction) code "DCPLL A, B" (No. F7) to "DCPLL A, L" (No. F12)
The compare load instruction (subtraction) codes "DCPLL A, B" to "DCPLL A, L" are respectively 2-byte instruction codes, and the operand (OP) is the instruction "DCPLL" (first OP), the first comparison value A storage destination "A" (second OP) and a second comparison value storage destination "r (general-purpose register other than the A register)" (third OP) are arranged (defined) in this order.
コンペアロード命令（減算）コード「ＤＣＰＬＬ Ａ，ｒ（Ｂ、Ｃ、Ｄ、Ｅ、Ｈ又はＬ）」が実行されると、Ａレジスタに格納されている値（第１比較値）とレジスタｒ（Ａレジスタ以外の汎用レジスタ）に格納されている値（第２比較値）とが比較され、比較結果においてレジスタｒに格納されている値の方が小さい場合には、Ａレジスタに格納されている値が１減算され、該減算後の値がＡレジスタにロード（セット）され、一方、比較結果においてレジスタｒに格納されている値の方が小さくない場合には、レジスタｒに格納されている値がＡレジスタにロード（セット）される。すなわち、レジスタｒに格納されている値（第２比較値）は、Ａレジスタに格納される値（第１比較値）の下限値である。 When the compare load instruction (subtraction) code "DCPLL A, r (B, C, D, E, H or L)" is executed, the value (first comparison value) stored in the A register and the register r ( general-purpose register other than the A register) is compared with the value (second comparison value) stored in the A register. The value is decremented by 1, and the value after the subtraction is loaded (set) in the A register. On the other hand, if the value stored in register r is not smaller than the value in the comparison result, it is stored in register r. A value is loaded (set) into the A register. That is, the value (second comparison value) stored in the register r is the lower limit of the value (first comparison value) stored in the A register.
例えば、コンペアロード命令（減算）コード「ＤＣＰＬＬ Ａ，Ｂ」（Ｎｏ．Ｆ７）が実行されると、Ａレジスタに格納されている値とＢレジスタに格納されている値（下限値）とが比較され、比較結果においてＢレジスタに格納されている値の方が小さい場合には、Ａレジスタに格納されている値が１減算され、該減算後の値がＡレジスタにロード（セット）され、一方、比較結果においてＢレジスタに格納されている値の方が小さくない場合には、Ｂレジスタに格納されている値がＡレジスタにロード（セット）される。また、例えば、コンペアロード命令（減算）コード「ＤＣＰＬＬ Ａ，Ｈ」（Ｎｏ．Ｆ１１）が実行されると、Ａレジスタに格納されている値とＨレジスタに格納されている値（下限値）とが比較され、比較結果においてＨレジスタに格納されている値の方が小さい場合には、Ａレジスタに格納されている値が１減算され、該減算後の値がＡレジスタにロード（セット）され、一方、比較結果においてＨレジスタに格納されている値の方が小さくない場合には、Ｈレジスタに格納されている値がＡレジスタにロード（セット）される。 For example, when the compare load instruction (subtraction) code "DCPLL A, B" (No. F7) is executed, the value stored in the A register and the value (lower limit value) stored in the B register are compared. If the comparison result shows that the value stored in the B register is smaller than the value stored in the A register, 1 is subtracted from the value stored in the A register, and the value after the subtraction is loaded (set) in the A register. If the comparison result indicates that the value stored in the B register is not smaller, the value stored in the B register is loaded (set) in the A register. Further, for example, when the compare load instruction (subtraction) code "DCPLL A, H" (No. F11) is executed, the value stored in the A register and the value (lower limit value) stored in the H register are are compared, and if the value stored in the H register is smaller as a result of the comparison, 1 is subtracted from the value stored in the A register, and the value after the subtraction is loaded (set) in the A register. On the other hand, if the comparison result indicates that the value stored in the H register is not smaller, the value stored in the H register is loaded (set) in the A register.
なお、コンペアロード命令（減算）コード「ＤＣＰＬＬ Ａ，ｒ」の実行時に行われる、Ａレジスタに格納されている値とレジスタｒに格納されている値（下限値）との比較処理では、Ａレジスタに格納されている値からレジスタｒに格納されている値を減算する処理（Ａ－ｒ）が行われる。また、比較処理の結果はＣフラグ（ＣＹフラグ）に反映され、Ａレジスタに格納されている値よりレジスタｒに格納されている値の方が小さい場合には、Ｃフラグに「０」がセットされ、それ以外の場合には、Ｃフラグに「１」がセットされる。それゆえ、コンペアロード命令（減算）コード「ＤＣＰＬＬ Ａ，ｒ」の実行時に行われる比較結果に応じた処理の上記分岐処理は、Ｃフラグにセットされている値に基づいて行われる。 Note that in the process of comparing the value stored in the A register and the value (lower limit value) stored in the register r, which is performed when the compare load instruction (subtraction) code "DCPLL A, r" is executed, the A register A process (A−r) is performed to subtract the value stored in register r from the value stored in . The result of the comparison process is reflected in the C flag (CY flag), and if the value stored in the register r is smaller than the value stored in the A register, the C flag is set to "0". otherwise, the C flag is set to "1". Therefore, the above-described branching process of the process according to the comparison result performed when the compare load instruction (subtraction) code "DCPLL A,r" is executed is performed based on the value set in the C flag.
（４）コンペアロード命令（減算）コード「ＤＣＰＬＬ Ａ，ｎ」（Ｎｏ．Ｆ１３）～「ＤＣＰＬＬ Ｌ，ｎ」（Ｎｏ．Ｆ１９）
コンペアロード命令（減算）コード「ＤＣＰＬＬ Ａ，ｎ」～「ＤＣＰＬＬ Ｌ，ｎ」はそれぞれ、３バイトの命令コードであり、オペランド（ＯＰ）として、命令「ＤＣＰＬＬ」（第１ＯＰ）、比較値格納先「ｒ（Ａ、Ｂ、Ｃ、Ｄ、Ｅ、Ｈ、Ｌレジスタ）」（第２ＯＰ）及び８ビットの整数値「ｎ」（第３ＯＰ）がこの順で配置（規定）されて構成される。なお、このコンペアロード命令（減算）コードにおいて、第３ＯＰとして規定される８ビットの整数値ｎは、第２ＯＰとして規定された比較値格納先に格納される値の下限値である。
(4) Compare load instruction (subtraction) code "DCPLL A, n" (No. F13) to "DCPLL L, n" (No. F19)
The compare load instruction (subtraction) code "DCPLL A, n" to "DCPLL L, n" is a 3-byte instruction code, and the operand (OP) is the instruction "DCPLL" (first OP), the comparison value storage destination "r (A, B, C, D, E, H, L registers)" (second OP) and an 8-bit integer value "n" (third OP) are arranged (prescribed) in this order. In this compare load instruction (subtraction) code, the 8-bit integer value n defined as the third OP is the lower limit of the value stored in the comparison value storage destination defined as the second OP.
コンペアロード命令（減算）コード「ＤＣＰＬＬ ｒ，ｎ」が実行されると、レジスタｒに格納されている値と８ビットの整数値ｎ（下限値）とが比較され、比較結果において８ビットの整数値ｎの方が小さい場合には、レジスタｒに格納されている値が１減算され、該減算後の値がレジスタｒにロード（セット）され、一方、比較結果において８ビットの整数値ｎの方が小さくない場合には、８ビットの整数値ｎがレジスタｒにロード（セット）される。 When the compare load instruction (subtraction) code “DCPLL r, n” is executed, the value stored in register r is compared with the 8-bit integer value n (lower limit), and the result of the comparison is an 8-bit integer When the numerical value n is smaller, the value stored in the register r is decremented by 1, and the value after the subtraction is loaded (set) in the register r. Otherwise, the 8-bit integer value n is loaded (set) into register r.
例えば、コンペアロード命令（減算）コード「ＤＣＰＬＬ Ａ，ｎ」（Ｎｏ．Ｆ１３）が実行されると、Ａレジスタに格納されている値と８ビットの整数値ｎ（下限値）とが比較され、比較結果において８ビットの整数値ｎの方が小さい場合には、Ａレジスタに格納されている値が１減算され、該減算後の値がＡレジスタにロード（セット）され、一方、比較結果において８ビットの整数値ｎの方が小さくない場合には、８ビットの整数値ｎがＡレジスタにロード（セット）される。また、例えば、コンペアロード命令（減算）コード「ＤＣＰＬＬ Ｅ，ｎ」（Ｎｏ．Ｆ１７）が実行されると、Ｅレジスタに格納されている値と８ビットの整数値ｎ（下限値）とが比較され、比較結果において８ビットの整数値ｎの方が小さい場合には、Ｅレジスタに格納されている値が１減算され、該減算後の値がＥレジスタにロード（セット）され、一方、比較結果において８ビットの整数値ｎの方が小さくない場合には、８ビットの整数値ｎがＥレジスタにロード（セット）される。 For example, when the compare load instruction (subtraction) code "DCPLL A, n" (No. F13) is executed, the value stored in the A register is compared with the 8-bit integer value n (lower limit value), If the comparison result indicates that the 8-bit integer value n is smaller, the value stored in the A register is decremented by 1, and the value after the subtraction is loaded (set) in the A register. If the 8-bit integer value n is not smaller, the 8-bit integer value n is loaded (set) into the A register. Also, for example, when the compare load instruction (subtraction) code "DCPLL E, n" (No. F17) is executed, the value stored in the E register is compared with the 8-bit integer value n (lower limit value). If the 8-bit integer value n is smaller in the comparison result, 1 is subtracted from the value stored in the E register, and the value after the subtraction is loaded (set) in the E register. If the result indicates that the 8-bit integer value n is not less, then the 8-bit integer value n is loaded (set) into the E register.
なお、コンペアロード命令（減算）コード「ＤＣＰＬＬ ｒ，ｎ」の実行時に行われる、レジスタｒに格納されている値と８ビットの整数値ｎ（下限値）との比較処理では、レジスタｒに格納されている値から８ビットの整数値ｎを減算する処理（ｒ－ｎ）が行われる。また、比較処理の結果はＣフラグ（ＣＹフラグ）に反映され、レジスタｒに格納されている値より８ビットの整数値ｎの方が小さい場合には、Ｃフラグに「０」がセットされ、それ以外の場合には、Ｃフラグに「１」がセットされる。それゆえ、コンペアロード命令（減算）コード「ＤＣＰＬＬ ｒ，ｎ」の実行時に行われる比較結果に応じた処理の上記分岐処理は、Ｃフラグにセットされている値に基づいて行われる。 Note that in the process of comparing the value stored in register r with the 8-bit integer value n (lower limit), which is performed when the compare load instruction (subtraction) code "DCPLL r, n" is executed, A process (rn) is performed to subtract an 8-bit integer value n from the current value. The result of the comparison process is reflected in the C flag (CY flag), and when the 8-bit integer value n is smaller than the value stored in the register r, the C flag is set to "0", Otherwise, the C flag is set to "1". Therefore, the above-described branch processing of the processing according to the comparison result performed when the compare load instruction (subtraction) code "DCPLL r, n" is executed is performed based on the value set in the C flag.
（５）コンペアロード命令（減算）コード「ＤＣＰＷＬＬ ＢＣ，ｍｎ」（Ｎｏ．Ｆ２０）、「ＤＣＰＷＬＬ ＤＥ，ｍｎ」（Ｎｏ．Ｆ２１）、「ＤＣＰＷＬＬ ＨＬ，ｍｎ」（Ｎｏ．Ｆ２２）
コンペアロード命令（減算）コード「ＤＣＰＷＬＬ ＢＣ，ｍｎ」、「ＤＣＰＷＬＬ ＤＥ，ｍｎ」及び「ＤＣＰＷＬＬ ＨＬ，ｍｎ」はそれぞれ、４バイトの命令コードであり、オペランド（ＯＰ）として、命令「ＤＣＰＷＬＬ」（第１ＯＰ）、比較値格納先「ｓｓ（ＢＣ、ＤＥ又はＨＬレジスタ）」（第２ＯＰ）及び１６ビットの整数値「ｍｎ」（第３ＯＰ）がこの順で配置（規定）されて構成される。なお、このコンペアロード命令（減算）コードにおいて、第３ＯＰとして規定される１６ビットの整数値ｍｎは、第２ＯＰとして規定された比較値格納先（ペアレジスタｓｓ）に格納される値の下限値である。
(5) Compare load instruction (subtraction) code "DCPWLL BC, mn" (No. F20), "DCPWLL DE, mn" (No. F21), "DCPWLL HL, mn" (No. F22)
Compare load instruction (subtraction) codes "DCPWLL BC, mn", "DCPWLL DE, mn" and "DCPWLL HL, mn" are respectively 4-byte instruction codes. 1 OP), a comparison value storage destination “ss (BC, DE or HL register)” (second OP), and a 16-bit integer value “mn” (third OP) are arranged (prescribed) in this order. In this compare load instruction (subtraction) code, the 16-bit integer value mn specified as the third OP is the lower limit of the value stored in the comparison value storage destination (pair register ss) specified as the second OP. be.
コンペアロード命令（減算）コード「ＤＣＰＷＬＬ ｓｓ（ＢＣ、ＤＥ又はＨＬ），ｍｎ」が実行されると、ペアレジスタｓｓに格納されている値と１６ビットの整数値ｍｎ（下限値）とが比較され、比較結果において１６ビットの整数値ｍｎの方が小さい場合には、ペアレジスタｓｓに格納されている値が１減算され、該減算後の値がペアレジスタｓｓにロード（セット）され、一方、比較結果において１６ビットの整数値ｍｎの方が小さくない場合には、１６ビットの整数値ｍｎがペアレジスタｓｓにロード（セット）される。なお、１６ビットの整数値ｍｎがペアレジスタｓｓにロードされる際には、１６ビットの整数値ｍｎ中の上位側８ビットの整数値ｍがペアレジスタｓｓの上位側レジスタにロードされ、１６ビットの整数値ｍｎ中の下位側８ビットの整数値ｎがペアレジスタｓｓの下位側レジスタにロードされる。 When the compare load instruction (subtraction) code "DCPWLL ss (BC, DE or HL), mn" is executed, the value stored in the pair register ss is compared with the 16-bit integer value mn (lower limit value). If the 16-bit integer value mn is smaller in the comparison result, 1 is subtracted from the value stored in the pair register ss, and the value after the subtraction is loaded (set) in the pair register ss. If the comparison result shows that the 16-bit integer value mn is not smaller, the 16-bit integer value mn is loaded (set) in the pair register ss. When the 16-bit integer value mn is loaded into the pair register ss, the upper 8-bit integer value m in the 16-bit integer value mn is loaded into the upper register of the pair register ss, and the 16-bit integer value mn is loaded into the pair register ss. Integer value n of lower 8 bits in integer value mn of is loaded into lower register of pair register ss.
例えば、コンペアロード命令（減算）コード「ＤＣＰＷＬＬ ＢＣ，ｍｎ」（Ｎｏ．Ｆ２０）が実行されると、ＢＣレジスタに格納されている値と１６ビットの整数値ｍｎ（下限値）とが比較され、比較結果において１６ビットの整数値ｍｎの方が小さい場合には、ＢＣレジスタに格納されている値が１減算され、該減算後の値がＢＣレジスタにロード（セット）され、一方、比較結果において１６ビットの整数値ｍｎの方が小さくない場合には、１６ビットの整数値ｍｎがＢＣレジスタにロード（セット）される。なお、１６ビットの整数値ｍｎがＢＣレジスタにロードされる際、１６ビットの整数値ｍｎ中の上位側８ビットの整数値ｍがＢレジスタにロードされ、１６ビットの整数値ｍｎ中の下位側８ビットの整数値ｎがＣレジスタにロードされる。 For example, when the compare load instruction (subtraction) code "DCPWLL BC, mn" (No. F20) is executed, the value stored in the BC register is compared with the 16-bit integer value mn (lower limit value), When the 16-bit integer value mn is smaller in the comparison result, 1 is subtracted from the value stored in the BC register, and the value after the subtraction is loaded (set) in the BC register. If the 16-bit integer value mn is not less, then the 16-bit integer value mn is loaded (set) into the BC register. When the 16-bit integer value mn is loaded into the BC register, the upper 8-bit integer value m of the 16-bit integer value mn is loaded into the B register, and the lower-side integer value mn of the 16-bit integer value mn is loaded into the B register. An 8-bit integer value n is loaded into the C register.
また、例えば、コンペアロード命令（減算）コード「ＤＣＰＷＬＬ ＨＬ，ｍｎ」（Ｎｏ．Ｆ２２）が実行されると、ＨＬレジスタに格納されている値と１６ビットの整数値ｍｎ（下限値）とが比較され、比較結果において１６ビットの整数値ｍｎの方が小さい場合には、ＨＬレジスタに格納されている値が１減算され、該減算後の値がＨＬレジスタにロード（セット）され、一方、比較結果において１６ビットの整数値ｍｎの方が小さくない場合には、１６ビットの整数値ｍｎがＨＬレジスタにロード（セット）される。なお、１６ビットの整数値ｍｎがＨＬレジスタにロードされる際、１６ビットの整数値ｍｎ中の上位側８ビットの整数値ｍがＨレジスタにロードされ、１６ビットの整数値ｍｎ中の下位側８ビットの整数値ｎがＬレジスタにロードされる。 Also, for example, when the compare load instruction (subtraction) code "DCPWLL HL, mn" (No. F22) is executed, the value stored in the HL register is compared with the 16-bit integer value mn (lower limit value). If the 16-bit integer value mn is smaller in the comparison result, 1 is subtracted from the value stored in the HL register, and the value after the subtraction is loaded (set) in the HL register. If the 16-bit integer value mn is not less in the result, the 16-bit integer value mn is loaded (set) into the HL register. When the 16-bit integer value mn is loaded into the HL register, the upper 8-bit integer value m in the 16-bit integer value mn is loaded into the H register, and the lower-side integer value mn in the 16-bit integer value mn is loaded into the H register. An 8-bit integer value n is loaded into the L register.
なお、コンペアロード命令（減算）コード「ＤＣＰＷＬＬ ｓｓ，ｍｎ」の実行時に行われる、ペアレジスタｓｓ（ＢＣ、ＤＥ又はＨＬレジスタ）に格納されている値と１６ビットの整数値ｍｎ（下限値）との比較処理では、ペアレジスタｓｓに格納されている値から１６ビットの整数値ｍｎを減算する処理（ｓｓ－ｍｎ）が行われる。また、比較処理の結果はＣフラグ（ＣＹフラグ）に反映され、ペアレジスタｓｓに格納されている値より１６ビットの整数値ｍｎの方が小さい場合には、Ｃフラグに「０」がセットされ、それ以外の場合には、Ｃフラグに「１」がセットされる。それゆえ、コンペアロード命令（減算）コード「ＤＣＰＷＬＬ ｓｓ，ｍｎ」の実行時に行われる比較結果に応じた処理の上記分岐処理は、Ｃフラグにセットされている値に基づいて行われる。 Note that the value stored in the pair register ss (BC, DE or HL register) and the 16-bit integer value mn (lower limit value) are compared when the compare load instruction (subtraction) code "DCPWLL ss, mn" is executed. In the comparison process of (ss-mn), a 16-bit integer value mn is subtracted from the value stored in the pair register ss. The result of comparison processing is reflected in the C flag (CY flag), and if the 16-bit integer value mn is smaller than the value stored in the pair register ss, the C flag is set to "0". , otherwise the C flag is set to "1". Therefore, the above-described branch processing of the processing according to the comparison result performed when the compare load instruction (subtraction) code "DCPWLL ss, mn" is executed is performed based on the value set in the C flag.
［シフト命令（左）コード］
図３３９は、本実施形態の遊技機で実行される各種ソースプログラムで使用可能なシフト命令（左）コードの一覧表である。なお、シフト命令（左）コードは、８ビットデータ（上位側からビット７～ビット０）の全ビット又は１部のビットの値を上位側（左方向：ビット０からビット７に向かう方向）に１ビット分、シフト（移動）させるための命令コードである。
[Shift instruction (left) code]
FIG. 339 is a list of shift instruction (left) codes that can be used in various source programs executed by the gaming machine of this embodiment. The shift instruction (left) code shifts the value of all or part of the 8-bit data (
図３３９に記載の命令番号Ｇ１（「ＳＬＡ ｒ」）及び命令番号Ｇ２（「ＳＬＡ （ＨＬ）」）のシフト命令（左）コードは、本実施形態だけでなく、上記第１及び第２実施形態の遊技機でも使用可能な命令コードである。そして、図３３９に記載の命令番号Ｇ３（「ＳＬＢＩＴ Ａ，ｎ」）～命令番号Ｇ１０（「ＳＬＢＩＴＱ （ｋ），ｎ」）のシフト命令（左）コードは、本実施形態で新たに設けられた命令コードである。なお、シフト命令（左）コードの実行時には、その命令コードの種別（命令番号）に関係なく、Ｈフラグ及びＮフラグに「０」がセットされ、その他の各フラグの状態は命令の実行結果に応じて適宜変化する（設定される）。
以下、主な、シフト命令（左）コードについて詳述する。
The shift instruction (left) code of instruction number G1 (“SLA r”) and instruction number G2 (“SLA (HL)”) shown in FIG. It is an instruction code that can also be used in other gaming machines. The shift instruction (left) code of instruction number G3 (“SLBIT A, n”) to instruction number G10 (“SLBITQ (k), n”) shown in FIG. 339 is newly provided in this embodiment. It is an instruction code. When the shift instruction (left) code is executed, the H flag and N flag are set to "0" regardless of the instruction code type (instruction number). It changes (is set) as appropriate.
The main shift instruction (left) code will be described in detail below.
（１）シフト命令（左）コード「ＳＬＡ ｒ」（Ｎｏ．Ｇ１）
シフト命令（左）コード「ＳＬＡ ｒ」は、２バイトの命令コードであり、オペランド（ＯＰ）として、命令「ＳＬＡ」（第１ＯＰ）及び１バイトのレジスタｒ（第２ＯＰ）がこの順で配置（規定）されて構成される。
(1) Shift instruction (left) code "SLA r" (No. G1)
The shift instruction (left) code "SLA r" is a 2-byte instruction code, and as an operand (OP), the instruction "SLA" (first OP) and a 1-byte register r (second OP) are arranged in this order ( specified).
シフト命令（左）コード「ＳＬＡ ｒ」が実行されると、レジスタｒの各ビット（ビット７～ビット０）の値が、上位側に１ビット分シフト（移動）するとともに、シフト前のビット７の値がＣフラグ（ＣＹフラグ）にセットされ、シフト後のビット０がリセットされる（「０」がセットされる）。
When the shift instruction (left) code "SLA r" is executed, the value of each bit (
図３４０に、ソースプログラム上で実際に使用され得るシフト命令（左）コード「ＳＬＡ ｒ」の種類の一覧を示す。シフト命令（左）コード「ＳＬＡ ｒ」としては、「ＳＬＡ Ａ」（Ｎｏ．Ｇ１ａ）～「ＳＬＡ Ｌ」（Ｎｏ．Ｇ１ｇ）の７種類の命令コードが設けられている。 FIG. 340 shows a list of types of shift instruction (left) code “SLA r” that can actually be used on the source program. As the shift instruction (left) code "SLA r", seven instruction codes of "SLA A" (No. G1a) to "SLA L" (No. G1g) are provided.
例えば、シフト命令（左）コード「ＳＬＡ Ａ」（Ｎｏ．Ｇ１ａ）が実行されると、Ａレジスタの各ビットの値が、上位側に１ビット分シフト（移動）するとともに、Ａレジスタのシフト前のビット７の値がＣフラグ（ＣＹフラグ）にセットされ、シフト後のビット０がリセットされる（「０」がセットされる）。また、例えば、シフト命令（左）コード「ＳＬＡ Ｄ」（Ｎｏ．Ｇ１ｄ）が実行されると、Ｄレジスタの各ビットの値が、上位側に１ビット分シフト（移動）するとともに、Ｄレジスタのシフト前のビット７の値がＣフラグ（ＣＹフラグ）にセットされ、シフト後のビット０がリセットされる（「０」がセットされる）。
For example, when the shift instruction (left) code "SLA A" (No. G1a) is executed, the value of each bit of the A register is shifted (moved) by one bit to the high-order side, and The value of
（２）シフト命令（左）コード「ＳＬＢＩＴ Ａ，ｎ」（Ｎｏ．Ｇ３）～「ＳＬＢＩＴ Ｌ，ｎ」（Ｎｏ．Ｇ９）
シフト命令（左）コード「ＳＬＢＩＴ Ａ，ｎ」～「ＳＬＢＩＴ Ｌ，ｎ」はそれぞれ、３バイトの命令コードであり、オペランド（ＯＰ）として、命令「ＳＬＢＩＴ」（第１ＯＰ）、１バイトのレジスタ「ｒ（Ａ、Ｂ、Ｃ、Ｄ、Ｅ、Ｈ及びＬレジスタ）」（第２ＯＰ）及び８ビットの整数値「ｎ」（第３ＯＰ）がこの順で配置（規定）されて構成される。なお、このシフト命令（左）コードで第３ＯＰとして規定される８ビットの整数値ｎは、レジスタｒ内においてシフト対象となるビットのうちの最下位ビットの位置を示す値（指定ビット位置：０～７のいずれかの整数値）である。
(2) Shift instruction (left) code "SLBIT A, n" (No. G3) to "SLBIT L, n" (No. G9)
The shift instruction (left) codes "SLBIT A, n" to "SLBIT L, n" are respectively 3-byte instruction codes, and the operands (OP) are the instruction "SLBIT" (first OP) and the 1-byte register " r (A, B, C, D, E, H and L registers)" (second OP) and an 8-bit integer value "n" (third OP) are arranged (defined) in this order. Note that the 8-bit integer value n defined as the third OP in this shift instruction (left) code is a value indicating the position of the least significant bit among the bits to be shifted in the register r (designated bit position: 0 any integer value of ~7).
シフト命令（左）コード「ＳＬＢＩＴ ｒ，ｎ」が実行されると、レジスタｒ内の指定ビット位置ｎ（所定のビット位置）のビット（ビットｎ）から上位側の全ビット（ビット７～ビットｎ）の値が、上位側（左）に１ビット分シフト（移動）するとともに、レジスタｒのシフト前のビット７の値がＣフラグ（ＣＹフラグ）にセットされ、シフト後のビットｎがリセットされる（「０」がセットされる）。なお、シフト命令（左）コード「ＳＬＢＩＴ ｒ，ｎ」の実行時には、レジスタｒ内の指定ビット位置ｎのビット（ビットｎ）より下位側に位置する全てのビット（ビットｎ－１～ビット０）の値は、シフトされず、シフト前の値が維持される。
When the shift instruction (left) code "SLBIT r, n" is executed, all bits (
例えば、シフト命令（左）コード「ＳＬＢＩＴ Ａ，ｎ」（Ｎｏ．Ｇ３）が実行されると、Ａレジスタ内の指定ビット位置ｎのビット（ビットｎ）から上位側の全ビット（ビット７～ビットｎ）の値が、上位側に１ビット分シフトするとともに、Ａレジスタのシフト前のビット７の値がＣフラグにセットされ、シフト後のビットｎがリセットされる。また、シフト命令（左）コード「ＳＬＢＩＴ Ａ，ｎ」の実行時には、Ａレジスタ内のビットｎより下位側に位置する全てのビット（ビットｎ－１～ビット０）の値は、シフトせずに維持される。
For example, when the shift instruction (left) code "SLBIT A, n" (No. G3) is executed, all bits (
また、例えばシフト命令（左）コード「ＳＬＢＩＴ Ｄ，ｎ」（Ｎｏ．Ｇ６）が実行されると、Ｄレジスタ内の指定ビット位置ｎのビット（ビットｎ）から上位側の全ビット（ビット７～ビットｎ）の値が、上位側に１ビット分シフトするとともに、Ｄレジスタのシフト前のビット７の値がＣフラグにセットされ、シフト後のビットｎがリセットされる。また、シフト命令（左）コード「ＳＬＢＩＴ Ｄ，ｎ」の実行時には、Ｄレジスタ内のビットｎより下位側に位置する全てのビット（ビットｎ－１～ビット０）の値は、シフトせずに維持される。
Also, for example, when the shift instruction (left) code "SLBIT D, n" (No. G6) is executed, all bits on the upper side from the bit (bit n) at the designated bit position n in the D register (
より具体的には、例えば、レジスタｒに格納されている８ビットデータが「１０００１１１１Ｂ」である場合に、シフト命令（左）コード「ＳＬＢＩＴ ｒ，３」が実行されると、命令実行後のレジスタｒに格納される８ビットデータは「０００１０１１１Ｂ」となり、Ｃフラグ（ＣＹフラグ）には「１」がセットされる。 More specifically, for example, when the 8-bit data stored in the register r is "10001111B" and the shift instruction (left) code "SLBIT r, 3" is executed, the register after instruction execution is The 8-bit data stored in r is "00010111B" and the C flag (CY flag) is set to "1".
（３）シフト命令（左）コード「ＳＬＢＩＴＱ （ｋ），ｎ」（Ｎｏ．Ｇ１０）
シフト命令（左）コード「ＳＬＢＩＴＱ （ｋ），ｎ」は、Ｑレジスタ（拡張レジスタ）を用いてアドレス指定を行うシフト命令（左）コードである。シフト命令（左）コード「ＳＬＢＩＴＱ （ｋ），ｎ」は、４バイトの命令コードであり、オペランド（ＯＰ）として、命令「ＳＬＢＩＴＱ」（第１ＯＰ）、シフト対象データ格納先「（ｋ）」及び８ビットの整数値「ｎ（指定ビット位置）」（第３ＯＰ）がこの順で配置（規定）されて構成される。
(3) Shift instruction (left) code "SLBITQ (k), n" (No. G10)
The shift instruction (left) code "SLBITQ(k),n" is a shift instruction (left) code that uses the Q register (extension register) for addressing. The shift instruction (left) code "SLBITQ (k), n" is a 4-byte instruction code, and the operand (OP) is the instruction "SLBITQ" (first OP), the shift target data storage destination "(k)" and An 8-bit integer value “n (specified bit position)” (third OP) is arranged (prescribed) in this order.
シフト命令（左）コード「ＳＬＢＩＴＱ （ｋ），ｎ」が実行されると、Ｑレジスタに格納された値（指定メモリの上位側１バイトのアドレス）と８ビットの整数値ｋ（指定メモリの下位側１バイトのアドレス）とで指定されるアドレス領域（指定メモリ）に格納されている８ビットデータ内の指定ビット位置ｎのビット（ビットｎ）から上位側の全ビット（ビット７～ビットｎ）の値が、上位側に１ビット分シフト（移動）するとともに、当該８ビットデータのシフト前のビット７の値がＣフラグにセットされ、シフト後のビットｎがリセットされる。なお、シフト命令（左）コード「ＳＬＢＩＴＱ （ｋ），ｎ」の実行時には、Ｑレジスタに格納された値と８ビットデータｋとで指定されるアドレス領域に格納されている８ビットデータ内のビットｎより下位側に位置する全てのビット（ビットｎ－１～ビット０）の値は、シフトされずに維持される。
When the shift instruction (left) code "SLBITQ (k),n" is executed, the value stored in the Q register (higher byte address of the specified memory) and the 8-bit integer value k (lower byte of the specified memory) are changed. all bits (
［シフト命令（右）コード］
図３４１は、本実施形態の遊技機で実行される各種ソースプログラムで使用可能なシフト命令（右）コードの一覧表である。なお、シフト命令（右）コードは、８ビットデータ（上位側からビット７～ビット０）の全ビット又は１部のビットの値を下位側（右方向：ビット７からビット０に向かう方向）に１ビット分、シフト（移動）させるための命令コードである。
[Shift instruction (right) code]
FIG. 341 is a list of shift instruction (right) codes that can be used in various source programs executed by the gaming machine of this embodiment. The shift instruction (right) code shifts the value of all or part of the 8-bit data (
図３４１に記載の命令番号Ｈ１（「ＳＲＡ ｒ」）及び命令番号Ｈ２（「ＳＲＡ （ＨＬ）」）のシフト命令（右）コードは、本実施形態だけでなく、上記第１及び第２実施形態の遊技機でも使用可能な命令コードである。そして、図３４１に記載の命令番号Ｈ３（「ＳＲＢＩＴ Ａ，ｎ」）～命令番号Ｈ１０（「ＳＲＢＩＴＱ （ｋ），ｎ」）のシフト命令（右）コードは、本実施形態で新たに設けられた命令コードである。なお、シフト命令（右）コードの実行時には、その命令コードの種別（命令番号）に関係なく、Ｈフラグ及びＮフラグに「０」がセットされ、その他の各フラグの状態は命令の実行結果に応じて適宜変化する（設定される）。
以下、主な、シフト命令（右）コードについて詳述する。
The shift instruction (right) code of instruction number H1 (“SRA r”) and instruction number H2 (“SRA (HL)”) shown in FIG. It is an instruction code that can also be used in other gaming machines. The shift instruction (right) code of instruction number H3 (“SRBIT A, n”) to instruction number H10 (“SRBITQ (k), n”) shown in FIG. 341 is newly provided in this embodiment. It is an instruction code. When the shift instruction (right) code is executed, the H flag and N flag are set to "0" regardless of the instruction code type (instruction number). It changes (is set) as appropriate.
The main shift instruction (right) code will be described in detail below.
（１）シフト命令（右）コード「ＳＲＡ ｒ」（Ｎｏ．Ｈ１）
シフト命令（右）コード「ＳＲＡ ｒ」は、２バイトの命令コードであり、オペランド（ＯＰ）として、命令「ＳＲＡ」（第１ＯＰ）及び１バイトのレジスタｒ（第２ＯＰ）がこの順で配置（規定）されて構成される。
(1) Shift instruction (right) code "SRA r" (No. H1)
The shift instruction (right) code "SRA r" is a 2-byte instruction code, and as an operand (OP), the instruction "SRA" (first OP) and a 1-byte register r (second OP) are arranged in this order ( specified).
シフト命令（右）コード「ＳＲＡ ｒ」が実行されると、レジスタｒの各ビット（ビット７～ビット０）の値が、下位側に１ビット分シフト（移動）するとともに、シフト前のビット０の値がＣフラグ（ＣＹフラグ）にセットされ、シフト後のビット７にはシフト前のビット７の値がセットされる（状態が維持される）。
When the shift instruction (right) code "SRA r" is executed, the value of each bit (
図３４２に、ソースプログラム上で実際に使用され得るシフト命令（右）コード「ＳＲＡ ｒ」の種類の一覧を示す。シフト命令（右）コード「ＳＲＡ ｒ」としては、「ＳＲＡ Ａ」（Ｎｏ．Ｈ１ａ）～「ＳＲＡ Ｌ」（Ｎｏ．Ｈ１ｇ）の７種類の命令コードが設けられている。 FIG. 342 shows a list of types of shift instruction (right) code “SRA r” that can actually be used on the source program. As the shift instruction (right) code "SRA r", seven instruction codes of "SRA A" (No. H1a) to "SRA L" (No. H1g) are provided.
例えば、シフト命令（右）コード「ＳＲＡ Ａ」（Ｎｏ．Ｈ１ａ）が実行されると、Ａレジスタの各ビットの値が、下位側に１ビット分シフトするとともに、Ａレジスタのシフト前のビット０の値がＣフラグ（ＣＹフラグ）にセットされ、シフト後のビット７にはシフト前のビット７の値がセットされる。また、例えばシフト命令（右）コード「ＳＲＡ Ｄ」（Ｎｏ．Ｈ１ｄ）が実行されると、Ｄレジスタの各ビットの値が、下位側に１ビット分シフトするとともに、Ｄレジスタのシフト前のビット０の値がＣフラグ（ＣＹフラグ）にセットされ、シフト後のビット７にはシフト前のビット７の値がセットされる。
For example, when the shift instruction (right) code "SRA A" (No. H1a) is executed, the value of each bit of the A register is shifted by one bit to the lower side, and
（２）シフト命令（右）コード「ＳＲＢＩＴ Ａ，ｎ」（Ｎｏ．Ｈ３）～「ＳＲＢＩＴ Ｌ，ｎ」（Ｎｏ．Ｈ９）
シフト命令（右）コード「ＳＲＢＩＴ Ａ，ｎ」～「ＳＲＢＩＴ Ｌ，ｎ」はそれぞれ、３バイトの命令コードであり、オペランド（ＯＰ）として、命令「ＳＲＢＩＴ」（第１ＯＰ）、１バイトのレジスタ「ｒ（Ａ、Ｂ、Ｃ、Ｄ、Ｅ、Ｈ及びＬレジスタ）」（第２ＯＰ）及び８ビットの整数値「ｎ」（第３ＯＰ）がこの順で配置（規定）されて構成される。なお、このシフト命令（右）コードで第３ＯＰとして規定される８ビットの整数値ｎは、レジスタｒ内においてシフト対象となるビットのうちの最上位ビットの位置を示す値（指定ビット位置：０～７のいずれかの整数値）である。
(2) Shift instruction (right) code "SRBIT A, n" (No. H3) to "SRBIT L, n" (No. H9)
The shift instruction (right) codes "SRBIT A,n" to "SRBIT L,n" are respectively 3-byte instruction codes. r (A, B, C, D, E, H and L registers)" (second OP) and an 8-bit integer value "n" (third OP) are arranged (defined) in this order. Note that the 8-bit integer value n defined as the third OP in this shift instruction (right) code is a value indicating the position of the most significant bit among the bits to be shifted in the register r (specified bit position: 0 any integer value of ~7).
シフト命令（右）コード「ＳＲＢＩＴ ｒ，ｎ」が実行されると、レジスタｒ内の指定ビット位置ｎ（所定のビット位置）のビット（ビットｎ）から下位側の全ビット（ビットｎ～ビット０）の値が、下位側（右）に１ビット分シフト（移動）するとともに、レジスタｒのシフト前のビット０の値がＣフラグ（ＣＹフラグ）にセットされ、シフト後のビットｎがリセットされる（「０」がセットされる）。なお、シフト命令（右）コード「ＳＲＢＩＴ ｒ，ｎ」の実行時には、レジスタｒ内のビットｎより上位側に位置する全てのビット（ビット７～ビットｎ＋１）の値は、シフトされず、シフト前の値が維持される。
When the shift instruction (right) code "SRBIT r, n" is executed, all bits (bit n to bit 0) on the lower side from the bit (bit n) of the specified bit position n (predetermined bit position) in register r ) is shifted (moved) to the lower side (right) by one bit, the value of
例えば、シフト命令（右）コード「ＳＲＢＩＴ Ａ，ｎ」（Ｎｏ．Ｈ３）が実行されると、Ａレジスタ内の指定ビット位置ｎのビット（ビットｎ）から下位側の全ビット（ビットｎ～ビット０）の値が、下位側に１ビット分シフトするとともに、Ａレジスタのシフト前のビット０の値がＣフラグにセットされ、シフト後のビットｎはリセットされる。また、シフト命令（右）コード「ＳＲＢＩＴ Ａ，ｎ」の実行時には、Ａレジスタ内のビットｎより上位側に位置する全てのビット（ビットｎ７～ビットｎ＋１）の値は、シフトせずに維持される。
For example, when the shift instruction (right) code "SRBIT A, n" (No. H3) is executed, all bits on the lower side from the bit (bit n) at the specified bit position n in the A register (bit n to 0) is shifted to the lower side by one bit, the value of
また、例えばシフト命令（右）コード「ＳＲＢＩＴ Ｄ，ｎ」（Ｎｏ．Ｈ６）が実行されると、Ｄレジスタ内の指定ビット位置ｎのビット（ビットｎ）から下位側の全ビット（ビットｎ～ビット０）の値が、下位側に１ビット分シフトするとともに、Ｄレジスタのシフト前のビット０の値がＣフラグにセットされ、シフト後のビットｎがリセットされる。また、シフト命令（右）コード「ＳＲＢＩＴ Ｄ，ｎ」の実行時には、Ｄレジスタ内のビットｎより上位側に位置する全てのビット（ビットｎ７～ビットｎ＋１）の値は、シフトせずに維持される。
Also, for example, when the shift instruction (right) code "SRBIT D, n" (No. H6) is executed, all the bits on the lower side (bits n to The value of bit 0) is shifted to the lower side by one bit, the value of
より具体的には、例えば、レジスタｒに格納されている８ビットデータが「１１１１１０００Ｂ」である場合に、シフト命令（右）コード「ＳＲＢＩＴ ｒ，３」が実行されると、命令実行後のレジスタｒに格納される８ビットデータは「１１１１０１００Ｂ」となり、Ｃフラグ（ＣＹフラグ）には「０」がセットされる。 More specifically, for example, when the 8-bit data stored in the register r is "11111000B" and the shift instruction (right) code "SRBIT r, 3" is executed, the register after instruction execution is The 8-bit data stored in r is "11110100B" and the C flag (CY flag) is set to "0".
（３）シフト命令（右）コード「ＳＲＢＩＴＱ （ｋ），ｎ」（Ｎｏ．Ｈ１０）
シフト命令（右）コード「ＳＲＢＩＴＱ （ｋ），ｎ」は、Ｑレジスタ（拡張レジスタ）を用いてアドレス指定を行うシフト命令（右）コードである。シフト命令（右）コード「ＳＲＢＩＴＱ （ｋ），ｎ」は、４バイトの命令コードであり、オペランド（ＯＰ）として、命令「ＳＲＢＩＴＱ」（第１ＯＰ）、シフト対象データ格納先「（ｋ）」及び８ビットの整数値「ｎ（指定ビット位置）」（第３ＯＰ）がこの順で配置（規定）されて構成される。
(3) Shift instruction (right) code "SRBITQ (k), n" (No. H10)
The shift instruction (right) code "SRBITQ(k),n" is the shift instruction (right) code that uses the Q register (extension register) for addressing. The shift instruction (right) code "SRBITQ (k),n" is a 4-byte instruction code, and the operand (OP) is the instruction "SRBITQ" (first OP), the shift target data storage destination "(k)" and An 8-bit integer value “n (specified bit position)” (third OP) is arranged (prescribed) in this order.
シフト命令（右）コード「ＳＲＢＩＴＱ （ｋ），ｎ」が実行されると、Ｑレジスタに格納された値（指定メモリの上位側１バイトのアドレス）と８ビットの整数値ｋ（指定メモリの下位側１バイトのアドレス）とで指定されるアドレス領域（指定メモリ）に格納されている８ビットデータ内の指定ビット位置ｎのビット（ビットｎ）から下位側の全ビット（ビットｎ～ビット０）の値が、下位側に１ビット分シフト（移動）するとともに、当該８ビットデータのシフト前のビット０の値がＣフラグにセットされ、シフト後のビットｎがリセットされる。なお、シフト命令（右）コード「ＳＲＢＩＴＱ （ｋ），ｎ」の実行時には、Ｑレジスタに格納された値と８ビットの整数値ｋとで指定されるアドレス領域に格納されている８ビットデータ内のビットｎより上位側に位置する全てのビット（ビット７～ビットｎ＋１）の値は、シフトせずに維持される。
When the shift instruction (right) code "SRBITQ (k),n" is executed, the value stored in the Q register (higher byte address of the specified memory) and the 8-bit integer value k (lower byte of the specified memory) are changed. All bits (bit n to bit 0) on the lower side from the bit at the specified bit position n (bit n) in the 8-bit data stored in the address area (specified memory) specified by 1-byte address) is shifted (moved) by one bit to the lower side, the value of
［コール命令コード及びリターン命令コード］
図３４３及び図３４４は、本実施形態の遊技機で実行される各種ソースプログラムで使用可能なコール命令コード及びリターン命令コードの一覧表である。なお、コール命令（呼び出し命令）コードは、例えば、プログラム上において所定の処理プログラム（サブルーチンプログラム）を呼び出すため（処理をサブルーチンプログラムに移動（ジャンプ）させるため）に使用される命令コードであり、リターン命令コードは、例えば、プログラム上において、処理を特定の処理プログラム（メインプログラム）に戻すために使用される命令コードである。
[Call instruction code and return instruction code]
343 and 344 are lists of call instruction codes and return instruction codes that can be used in various source programs executed by the gaming machine of this embodiment. Note that the call instruction (call instruction) code is, for example, an instruction code used to call a predetermined processing program (subroutine program) on the program (to move (jump) the processing to the subroutine program). An instruction code is, for example, an instruction code used to return processing to a specific processing program (main program) on a program.
図３４３及び図３４４に記載の命令番号Ｉ１（「ＣＡＬＬ ｍｎ」）及び命令番号Ｉ４（「ＣＡＬＬＦ ｍｎ」）のコール命令コード、並びに、命令番号Ｉ７（「ＲＥＴ」）のリターン命令コードは、本実施形態だけでなく、上記第１及び第２実施形態の遊技機でも使用可能な命令コードである。そして、図３４３及び図３４４に記載の命令番号Ｉ２（「ＣＡＬＬＤ ｍｎ」）、命令番号Ｉ３（「ＣＡＬＬＥ ｍｎ」）、命令番号Ｉ５（「ＣＡＬＬＦＤ ｍｎ」）及び命令番号Ｉ６（「ＣＡＬＬＦＥ ｍｎ」）のコール命令コード、並びに、命令番号Ｉ８（「ＲＥＴＤ」）及び命令番号Ｉ９（「ＲＥＴＥ」）のリターン命令コードは、本実施形態で新たに設けられた命令コードである。なお、コール命令コード及びリターン命令コードの実行時には、その命令コードの種別（命令番号）に関係なく、各フラグの状態は変化しない。
以下、各コール命令コード及び各リターン命令コードについて詳述する。
The call instruction code of instruction number I1 (“CALL mn”) and instruction number I4 (“CALLF mn”) and the return instruction code of instruction number I7 (“RET”) shown in FIGS. It is an instruction code that can be used not only in the form but also in the game machines of the first and second embodiments. 343 and 344, instruction number I2 (“CALLD mn”), instruction number I3 (“CALLE mn”), instruction number I5 (“CALLFD mn”), and instruction number I6 (“CALLFE mn”). The call instruction code and the return instruction codes of instruction number I8 (“RETD”) and instruction number I9 (“RETE”) are instruction codes newly provided in this embodiment. Note that when the call instruction code and the return instruction code are executed, the status of each flag does not change regardless of the type of instruction code (instruction number).
Each call instruction code and each return instruction code will be described in detail below.
（１）コール命令コード「ＣＡＬＬ ｍｎ」（Ｎｏ．Ｉ１）
コール命令コード「ＣＡＬＬ ｍｎ」は、３バイトの命令コードであり、オペランド（ＯＰ）として、命令「ＣＡＬＬ」（第１ＯＰ）及び１６ビットの整数値「ｍｎ」（第２ＯＰ）がこの順で配置（規定）されて構成される。なお、このコール命令コードで第２ＯＰとして規定される１６ビットの整数値ｍｎは、ジャンプ先（呼び出し先）のアドレス値（番地）である。
(1) Call instruction code "CALL mn" (No. I1)
The call instruction code "CALL mn" is a 3-byte instruction code, and as operands (OP), the instruction "CALL" (first OP) and the 16-bit integer value "mn" (second OP) are arranged in this order ( specified). The 16-bit integer value mn defined as the second OP in this call instruction code is the address value (address) of the jump destination (call destination).
コール命令コード「ＣＡＬＬ ｍｎ」が実行されると、当該命令コードの次の命令コードの番地（戻り先のアドレス値）に対応するＰＣレジスタ（プログラム・カウンタＰＣ）の値が、現在のスタックポインタＳＰに格納されている値により指示される２バイトのメモリ領域（スタック領域）にプッシュ（格納）され、ジャンプ先のアドレス値ｍｎ（ｍｎ番地）がＰＣレジスタに格納され、これにより、処理の実行番地がｍｎ番地にジャンプする。また、この際、スタックポインタＳＰの値から２減算した値（ＳＰ－２）がスタックポインタＳＰに格納され、スタックポインタＳＰの値が更新される。 When the call instruction code "CALL mn" is executed, the value of the PC register (program counter PC) corresponding to the address of the instruction code next to the instruction code (address value of the return destination) is set to the current stack pointer SP. is pushed (stored) to a 2-byte memory area (stack area) indicated by the value stored in , and the jump destination address value mn (mn address) is stored in the PC register. jumps to address mn. Also, at this time, a value obtained by subtracting 2 from the value of the stack pointer SP (SP-2) is stored in the stack pointer SP, and the value of the stack pointer SP is updated.
なお、コール命令コード「ＣＡＬＬ ｍｎ」の実行時において、ＰＣレジスタ（プログラム・カウンタＰＣ）の値を、現在のスタックポインタＳＰに格納されている値により指定されるアドレス値から始まる２バイトのメモリ領域にプッシュする際には、ＰＣレジスタの上位側の値（ＰＣｈ）がスタックポインタＳＰの値から１減算した値で指定されるメモリ領域（ＳＰ－１）に格納され、ＰＣレジスタの下位側の値（ＰＣｌ）がスタックポインタＳＰの値から２減算した値で指定されるメモリ領域（ＳＰ－２）に格納される。 When the call instruction code "CALL mn" is executed, the value of the PC register (program counter PC) is set to a 2-byte memory area starting from the address value specified by the value stored in the current stack pointer SP. , the upper value (PCh) of the PC register is stored in the memory area (SP-1) specified by subtracting 1 from the value of the stack pointer SP, and the lower value of the PC register is (PCl) is stored in the memory area (SP-2) specified by subtracting 2 from the value of the stack pointer SP.
（２）コール命令コード「ＣＡＬＬＤ ｍｎ」（Ｎｏ．Ｉ２）
コール命令コード「ＣＡＬＬＤ ｍｎ」は、３バイトの命令コードであり、オペランド（ＯＰ）として、命令「ＣＡＬＬＤ」（第１ＯＰ）及び１６ビットの整数値「ｍｎ」（第２ＯＰ）がこの順で配置（規定）されて構成される。なお、このコール命令コードで第２ＯＰとして規定される１６ビットの整数値ｍｎは、ジャンプ先（呼び出し先）のアドレス値（番地）である。
(2) Call instruction code "CALLD mn" (No. I2)
The call instruction code "CALLD mn" is a 3-byte instruction code, and the instruction "CALLD" (first OP) and the 16-bit integer value "mn" (second OP) are arranged in this order ( specified). The 16-bit integer value mn defined as the second OP in this call instruction code is the address value (address) of the jump destination (call destination).
コール命令コード「ＣＡＬＬＤ ｍｎ」が実行されると、まず、割込みイネーブルフリップフロップがリセット（「ＩＦＦ←０」）されてＩＮＴ割込みが無効（割込み禁止）になり、次いで、当該命令コードの次の命令コードの番地（戻り先のアドレス値）に対応するＰＣレジスタ（プログラム・カウンタＰＣ）が、現在のスタックポインタＳＰに格納されている値により指示される２バイトのメモリ領域（スタック領域）にプッシュ（格納）され、ジャンプ先のアドレス値ｍｎ（ｍｎ番地）がＰＣレジスタに格納され、これにより、処理の実行番地がｍｎ番地にジャンプする。また、この際、スタックポインタＳＰの値から２減算した値（ＳＰ－２）がスタックポインタＳＰに格納され、スタックポインタＳＰの値が更新される。 When the call instruction code "CALLD mn" is executed, first the interrupt enable flip-flop is reset ("IFF←0") to disable the INT interrupt (interrupt disabled), then the next instruction of the instruction code The PC register (program counter PC) corresponding to the code address (address value of the return destination) is pushed to the 2-byte memory area (stack area) indicated by the value stored in the current stack pointer SP. is stored), and the address value mn (address mn) of the jump destination is stored in the PC register, whereby the execution address of the process jumps to address mn. Also, at this time, a value obtained by subtracting 2 from the value of the stack pointer SP (SP-2) is stored in the stack pointer SP, and the value of the stack pointer SP is updated.
すなわち、コール命令コード「ＣＡＬＬＤ ｍｎ」が実行されると、まず、後述のＣＰＵコントロール命令「ＤＩ」（後述の図３４５参照）と同様の割込み禁止処理が行われ、その後、上述したコール命令コード「ＣＡＬＬ ｍｎ」（Ｎｏ．Ｉ１）と同様の処理が行われる。なお、割込みイネーブルフリップフロップ（割込みフリップフロップ）は、メインＣＰＵ１０１内に設けられたフリップフロップ回路であり、メインＣＰＵ１０１への割込み信号の受付を許可／禁止する回路である。
That is, when the call instruction code "CALLD mn" is executed, first, interrupt prohibition processing similar to that of the CPU control instruction "DI" (see FIG. 345, which will be described later) is performed. CALL mn" (No. I1) is performed. An interrupt enable flip-flop (interrupt flip-flop) is a flip-flop circuit provided in the
（３）コール命令コード「ＣＡＬＬＥ ｍｎ」（Ｎｏ．Ｉ３）
コール命令コード「ＣＡＬＬＥ ｍｎ」は、３バイトの命令コードであり、オペランド（ＯＰ）として、命令「ＣＡＬＬＥ」（第１ＯＰ）及び１６ビットの整数値「ｍｎ」（第２ＯＰ）がこの順で配置（規定）されて構成される。なお、このコール命令コードで第２ＯＰとして規定される１６ビットの整数値ｍｎは、ジャンプ先（呼び出し先）のアドレス値（番地）である。
(3) Call instruction code "CALLE mn" (No. I3)
The call instruction code "CALLE mn" is a 3-byte instruction code, and as operands (OP), the instruction "CALLE" (first OP) and the 16-bit integer value "mn" (second OP) are arranged in this order ( specified). The 16-bit integer value mn defined as the second OP in this call instruction code is the address value (address) of the jump destination (call destination).
コール命令コード「ＣＡＬＬＥ ｍｎ」が実行されると、まず、割込みイネーブルフリップフロップがセット（「ＩＦＦ←１」）されてＩＮＴ割込みが有効（割込み許可）になり、次いで、当該命令コードの次の命令コードの番地（戻り先のアドレス値）に対応するＰＣレジスタ（プログラム・カウンタＰＣ）が、現在のスタックポインタＳＰに格納されている値により指示される２バイトのメモリ領域（スタック領域）にプッシュ（格納）され、ジャンプ先のアドレス値ｍｎ（ｍｎ番地）がＰＣレジスタに格納され、これにより、処理の実行番地がｍｎ番地にジャンプする。また、この際、スタックポインタＳＰの値から２減算した値（ＳＰ－２）がスタックポインタＳＰに格納され、スタックポインタＳＰの値が更新される。 When the call instruction code "CALLE mn" is executed, first, the interrupt enable flip-flop is set ("IFF←1") to enable the INT interrupt (interrupt permission), and then the instruction following the instruction code is executed. The PC register (program counter PC) corresponding to the code address (address value of the return destination) is pushed to the 2-byte memory area (stack area) indicated by the value stored in the current stack pointer SP. is stored), and the address value mn (address mn) of the jump destination is stored in the PC register, whereby the execution address of the process jumps to address mn. Also, at this time, a value obtained by subtracting 2 from the value of the stack pointer SP (SP-2) is stored in the stack pointer SP, and the value of the stack pointer SP is updated.
すなわち、コール命令コード「ＣＡＬＬＥ ｍｎ」が実行されると、まず、後述のＣＰＵコントロール命令「ＥＩ」（後述の図３４５参照）と同様の割込み許可処理が行われ、その後、上述したコール命令コード「ＣＡＬＬ ｍｎ」（Ｎｏ．Ｉ１）と同様の処理が行われる。 That is, when the call instruction code "CALLE mn" is executed, first, an interrupt permission process similar to that of the CPU control instruction "EI" (see FIG. 345 described later) is performed, and then the call instruction code "CALLE mn" is executed. CALL mn" (No. I1) is performed.
（４）コール命令コード「ＣＡＬＬＦ ｍｎ」（Ｎｏ．Ｉ４）
コール命令コード「ＣＡＬＬＦ ｍｎ」は、２バイトの命令コードであり、オペランド（ＯＰ）として、命令「ＣＡＬＬＦ」（第１ＯＰ）及び１６ビットの整数値「ｍｎ」（第２ＯＰ）がこの順で配置（規定）されて構成される。なお、このコール命令コードで第２ＯＰとして規定される１６ビットの整数値ｍｎは、ジャンプ先（呼び出し先）のアドレス値（番地）である。
(4) Call instruction code "CALLF mn" (No. I4)
The call instruction code "CALLF mn" is a 2-byte instruction code, and the instruction "CALLF" (first OP) and the 16-bit integer value "mn" (second OP) are arranged in this order as operands (OP) ( specified). The 16-bit integer value mn defined as the second OP in this call instruction code is the address value (address) of the jump destination (call destination).
コール命令コード「ＣＡＬＬＦ ｍｎ」が実行されると、当該命令コードの次の命令コードの番地（戻り先のアドレス値）に対応するＰＣレジスタ（プログラム・カウンタＰＣ）が、現在のスタックポインタＳＰに格納されている値により指示される２バイトのメモリ領域（スタック領域）にプッシュ（格納）され、ジャンプ先のアドレス値ｍｎ（ｍｎ番地）がＰＣレジスタに格納され、これにより、処理の実行番地がｍｎ番地にジャンプする。また、この際、スタックポインタＳＰの値から２減算した値（ＳＰ－２）がスタックポインタＳＰに格納され、スタックポインタＳＰの値が更新される。 When the call instruction code "CALLF mn" is executed, the PC register (program counter PC) corresponding to the address of the next instruction code (address value of the return destination) is stored in the current stack pointer SP. is pushed (stored) to a 2-byte memory area (stack area) indicated by the value indicated by the specified value, and the jump destination address value mn (address mn) is stored in the PC register. Jump to number. Also, at this time, a value obtained by subtracting 2 from the value of the stack pointer SP (SP-2) is stored in the stack pointer SP, and the value of the stack pointer SP is updated.
なお、コール命令コード「ＣＡＬＬＦ ｍｎ」の実行時において、ＰＣレジスタの値を、現在のスタックポインタＳＰに格納されている値により指示される２バイトのメモリ領域にプッシュする際には、ＰＣレジスタの上位側の値（ＰＣｈ）がスタックポインタＳＰの値から１減算した値で指定されるアドレス領域（ＳＰ－１）に格納され、ＰＣレジスタの下位側の値（ＰＣｌ）がスタックポインタＳＰの値から２減算した値で指定されるアドレス領域（ＳＰ－２）に格納される。また、コール命令コード「ＣＡＬＬＦ ｍｎ」の実行時において、ジャンプ先のアドレス値ｍｎ（ｍｎ番地）がＰＣレジスタに格納される際には、「００Ｈ」～「１１Ｈ」の値（予め決められた８ビットの整数値）がＰＣレジスタの上位側（ＰＣｈ）に格納され、ジャンプ先のアドレス値ｍｎ中の下位側８ビットの整数値ｎがＰＣレジスタの下位側（ＰＣｌ）に格納される。 When executing the call instruction code "CALLF mn", when pushing the value of the PC register to the 2-byte memory area indicated by the value stored in the current stack pointer SP, The upper value (PCh) is stored in the address area (SP-1) specified by subtracting 1 from the value of the stack pointer SP, and the lower value (PCl) of the PC register is stored from the value of the stack pointer SP. It is stored in the address area (SP-2) specified by the value obtained by subtracting 2. Also, when the call instruction code "CALLF mn" is executed, when the address value mn (address mn) of the jump destination is stored in the PC register, the values "00H" to "11H" (predetermined 8 bit integer value) is stored in the upper side (PCh) of the PC register, and the lower 8-bit integer value n in the jump destination address value mn is stored in the lower side (PCl) of the PC register.
上述のように、コール命令コード「ＣＡＬＬＦ ｍｎ」の処理動作（オペレーション）は、コール命令コード「ＣＡＬＬ ｍｎ」のそれと同様になるが、コール命令コード「ＣＡＬＬ ｍｎ」が３バイトの命令コードであるのに対して、コール命令コード「ＣＡＬＬＦ ｍｎ」は２バイトの命令コードとなる。 As described above, the processing operation of the call instruction code "CALLF mn" is the same as that of the call instruction code "CALL mn", except that the call instruction code "CALL mn" is a 3-byte instruction code. On the other hand, the call instruction code "CALLF mn" is a 2-byte instruction code.
（５）コール命令コード「ＣＡＬＬＦＤ ｍｎ」（Ｎｏ．Ｉ５）
コール命令コード「ＣＡＬＬＦＤ ｍｎ」は、２バイトの命令コードであり、オペランド（ＯＰ）として、命令「ＣＡＬＬＦＤ」（第１ＯＰ）及び１６ビットの整数値「ｍｎ」（第２ＯＰ）がこの順で配置（規定）されて構成される。なお、このコール命令コードで第２ＯＰとして規定される１６ビットの整数値ｍｎは、ジャンプ先（呼び出し先）のアドレス値（番地）である。
(5) Call instruction code "CALLFD mn" (No. I5)
The call instruction code "CALLFD mn" is a 2-byte instruction code, and the instruction "CALLFD" (first OP) and the 16-bit integer value "mn" (second OP) are arranged in this order ( specified). The 16-bit integer value mn defined as the second OP in this call instruction code is the address value (address) of the jump destination (call destination).
コール命令コード「ＣＡＬＬＦＤ ｍｎ」が実行されると、まず、割込みイネーブルフリップフロップがリセット（「ＩＦＦ←０」）されてＩＮＴ割込みが無効（割込み禁止）になり、次いで、当該命令コードの次の命令コードの番地（戻り先のアドレス値）に対応するＰＣレジスタ（プログラム・カウンタＰＣ）が、現在のスタックポインタＳＰに格納されている値により指示される２バイトのメモリ領域（スタック領域）にプッシュ（格納）され、ジャンプ先のアドレス値ｍｎ（ｍｎ番地）がＰＣレジスタに格納され、これにより、処理の実行番地がｍｎ番地にジャンプする。また、この際、スタックポインタＳＰの値から２減算した値（ＳＰ－２）がスタックポインタＳＰに格納され、スタックポインタＳＰの値が更新される。 When the call instruction code "CALLFD mn" is executed, first the interrupt enable flip-flop is reset ("IFF←0") to disable the INT interrupt (interrupt disabled), and then the instruction following the instruction code is executed. The PC register (program counter PC) corresponding to the code address (address value of the return destination) is pushed to the 2-byte memory area (stack area) indicated by the value stored in the current stack pointer SP. is stored), and the address value mn (address mn) of the jump destination is stored in the PC register, whereby the execution address of the process jumps to address mn. Also, at this time, a value obtained by subtracting 2 from the value of the stack pointer SP (SP-2) is stored in the stack pointer SP, and the value of the stack pointer SP is updated.
なお、コール命令コード「ＣＡＬＬＦＤ ｍｎ」の実行時において、ＰＣレジスタの値を、現在のスタックポインタＳＰに格納されている値により指示される２バイトのメモリ領域にプッシュする際には、ＰＣレジスタの上位側の値（ＰＣｈ）がスタックポインタＳＰの値から１減算した値で指定されるアドレス領域（ＳＰ－１）に格納され、ＰＣレジスタの下位側の値（ＰＣｌ）がスタックポインタＳＰの値から２減算した値で指定されるアドレス領域（ＳＰ－２）に格納される。また、コール命令コード「ＣＡＬＬＦＤ ｍｎ」の実行時において、ジャンプ先のアドレス値ｍｎ（ｍｎ番地）がＰＣレジスタに格納される際には、「００Ｈ」～「１１Ｈ」の値（予め決められた８ビットの整数値）がＰＣレジスタの上位側（ＰＣｈ）に格納され、ジャンプ先のアドレス値ｍｎ中の下位側８ビットの整数値ｎがＰＣレジスタの下位側（ＰＣｌ）に格納される。 When executing the call instruction code "CALLFD mn", when pushing the value of the PC register to the 2-byte memory area indicated by the value stored in the current stack pointer SP, the PC register The upper value (PCh) is stored in the address area (SP-1) specified by subtracting 1 from the value of the stack pointer SP, and the lower value (PCl) of the PC register is stored from the value of the stack pointer SP. It is stored in the address area (SP-2) specified by the value obtained by subtracting 2. Also, when the call instruction code "CALLFD mn" is executed, when the jump destination address value mn (mn address) is stored in the PC register, the values "00H" to "11H" (predetermined 8 bit integer value) is stored in the upper side (PCh) of the PC register, and the lower 8-bit integer value n in the jump destination address value mn is stored in the lower side (PCl) of the PC register.
すなわち、コール命令コード「ＣＡＬＬＦＤ ｍｎ」が実行されると、まず、後述のＣＰＵコントロール命令「ＤＩ」（後述の図３４５参照）と同様の割込み禁止処理が行われ、その後、上述したコール命令コード「ＣＡＬＬＦ ｍｎ」（Ｎｏ．Ｉ４）と同様の処理が行われる。 That is, when the call instruction code "CALLFD mn" is executed, first, interrupt prohibition processing similar to that of the CPU control instruction "DI" (see FIG. 345, which will be described later) is performed. CALLF mn" (No. I4) is performed.
（６）コール命令コード「ＣＡＬＬＦＥ ｍｎ」（Ｎｏ．Ｉ６）
コール命令コード「ＣＡＬＬＦＥ ｍｎ」は、２バイトの命令コードであり、オペランド（ＯＰ）として、命令「ＣＡＬＬＦＥ」（第１ＯＰ）及び１６ビットの整数値「ｍｎ」（第２ＯＰ）がこの順で配置（規定）されて構成される。なお、このコール命令コードで第２ＯＰとして規定される１６ビットの整数値ｍｎは、ジャンプ先（呼び出し先）のアドレス値（番地）である。
(6) Call instruction code "CALLFE mn" (No. I6)
The call instruction code "CALLFE mn" is a 2-byte instruction code, and the instruction "CALLFE" (first OP) and the 16-bit integer value "mn" (second OP) are arranged in this order ( specified). The 16-bit integer value mn defined as the second OP in this call instruction code is the address value (address) of the jump destination (call destination).
コール命令コード「ＣＡＬＬＦＥ ｍｎ」が実行されると、まず、割込みイネーブルフリップフロップがセット（「ＩＦＦ←１」）されてＩＮＴ割込みが有効（割込み許可）になり、次いで、当該命令コードの次の命令コードの番地（戻り先のアドレス値）に対応するＰＣレジスタ（プログラム・カウンタＰＣ）が、現在のスタックポインタＳＰに格納されている値により指示される２バイトのメモリ領域（スタック領域）にプッシュ（格納）され、ジャンプ先のアドレス値ｍｎ（ｍｎ番地）がＰＣレジスタに格納され、これにより、処理の実行番地がｍｎ番地にジャンプする。また、この際、スタックポインタＳＰの値から２減算した値（ＳＰ－２）がスタックポインタＳＰに格納され、スタックポインタＳＰの値が更新される。 When the call instruction code "CALLFE mn" is executed, first, the interrupt enable flip-flop is set ("IFF←1") to enable the INT interrupt (interrupt permission), and then the instruction following the instruction code is executed. The PC register (program counter PC) corresponding to the code address (address value of the return destination) is pushed to the 2-byte memory area (stack area) indicated by the value stored in the current stack pointer SP. is stored), and the address value mn (address mn) of the jump destination is stored in the PC register, whereby the execution address of the process jumps to address mn. Also, at this time, a value obtained by subtracting 2 from the value of the stack pointer SP (SP-2) is stored in the stack pointer SP, and the value of the stack pointer SP is updated.
なお、コール命令コード「ＣＡＬＬＦＥ ｍｎ」の実行時において、ＰＣレジスタの値を、現在のスタックポインタＳＰに格納されている値により指示される２バイトのメモリ領域にプッシュする際には、ＰＣレジスタの上位側の値（ＰＣｈ）がスタックポインタＳＰの値から１減算した値で指定されるアドレス領域（ＳＰ－１）に格納され、ＰＣレジスタの下位側の値（ＰＣｌ）がスタックポインタＳＰの値から２減算した値で指定されるアドレス領域（ＳＰ－２）に格納される。また、コール命令コード「ＣＡＬＬＦＥ ｍｎ」の実行時において、ジャンプ先のアドレス値ｍｎ（ｍｎ番地）がＰＣレジスタに格納される際には、「００Ｈ」～「１１Ｈ」の値（予め決められた８ビットの整数値）がＰＣレジスタの上位側（ＰＣｈ）に格納され、ジャンプ先のアドレス値ｍｎ中の下位側８ビットの整数値ｎがＰＣレジスタの下位側（ＰＣｌ）に格納される。 When executing the call instruction code "CALLFE mn", when pushing the value of the PC register to the 2-byte memory area indicated by the value stored in the current stack pointer SP, the PC register The upper value (PCh) is stored in the address area (SP-1) specified by subtracting 1 from the value of the stack pointer SP, and the lower value (PCl) of the PC register is stored from the value of the stack pointer SP. It is stored in the address area (SP-2) specified by the value obtained by subtracting 2. Also, when the call instruction code "CALLFE mn" is executed, when the jump destination address value mn (mn address) is stored in the PC register, the values "00H" to "11H" (predetermined 8 bit integer value) is stored in the upper side (PCh) of the PC register, and the lower 8-bit integer value n in the jump destination address value mn is stored in the lower side (PCl) of the PC register.
すなわち、コール命令コード「ＣＡＬＬＦＥ ｍｎ」が実行されると、まず、後述のＣＰＵコントロール命令「ＥＩ」（後述の図３４５参照）と同様の割込み許可処理が行われ、その後、上述したコール命令コード「ＣＡＬＬＦ ｍｎ」（Ｎｏ．Ｉ４）と同様の処理が行われる。 That is, when the call instruction code "CALLFE mn" is executed, an interrupt enable process similar to that of the CPU control instruction "EI" (see FIG. 345, which will be described later) is performed first, and then the call instruction code "CALLFE mn" is executed. CALLF mn" (No. I4) is performed.
（７）リターン命令コード「ＲＥＴ」（Ｎｏ．Ｉ７）
リターン命令コード「ＲＥＴ」は、１バイトの命令コードであり、オペランド（ＯＰ）として、命令「ＲＥＴ」（第１ＯＰ）のみが配置（規定）されて構成される。
(7) Return instruction code "RET" (No. I7)
The return instruction code "RET" is a 1-byte instruction code, and is configured by arranging (defining) only the instruction "RET" (first OP) as an operand (OP).
リターン命令コード「ＲＥＴ」が実行されると、現在のスタックポインタＳＰに格納されている値により指示される２バイトのメモリ領域に格納されている値がＰＣレジスタ（プログラム・カウンタＰＣ）にポップ（セット）され、これにより、処理の実行番地が元（戻り先）のプログラムの実行番地に戻る。また、この際、スタックポインタＳＰの値から２加算した値（ＳＰ＋２）がスタックポインタＳＰに格納され、スタックポインタＳＰの値が更新される。 When the return instruction code "RET" is executed, the value stored in the 2-byte memory area indicated by the value stored in the current stack pointer SP is popped into the PC register (program counter PC). set), thereby returning the processing execution address to the original (return destination) program execution address. Also, at this time, a value obtained by adding 2 to the value of the stack pointer SP (SP+2) is stored in the stack pointer SP, and the value of the stack pointer SP is updated.
なお、リターン命令コード「ＲＥＴ」の実行時において、スタックポインタＳＰで指示される２バイトのメモリ領域の値をＰＣレジスタにポップする際には、スタックポインタＳＰに格納された値（ＳＰ）に対応するアドレスに格納されている値をＰＣレジスタの下位側（ＰＣｌ）にポップし、スタックポインタＳＰに格納された値に１加算した値（ＳＰ＋１）に対応するアドレスに格納されている値をＰＣレジスタの上位側（ＰＣｈ）にポップする。 When executing the return instruction code "RET", when popping the value of the 2-byte memory area indicated by the stack pointer SP to the PC register, the value (SP) stored in the stack pointer SP is popped. pops the value stored at the address to be stored in the lower side (PCl) of the PC register, and adds 1 to the value stored in the stack pointer SP (SP+1), and pops the value stored at the address corresponding to the PC register pop to the upper side (PCh) of
（８）リターン命令コード「ＲＥＴＤ」（Ｎｏ．Ｉ８）
リターン命令コード「ＲＥＴＤ」は、１バイトの命令コードであり、オペランド（ＯＰ）として、命令「ＲＥＴＤ」（第１ＯＰ）のみが配置（規定）されて構成される。
(8) Return instruction code "RETD" (No. I8)
The return instruction code "RETD" is a 1-byte instruction code, and is configured by arranging (defining) only the instruction "RETD" (first OP) as an operand (OP).
リターン命令コード「ＲＥＴＤ」が実行されると、まず、割込みイネーブルフリップフロップがリセット（「ＩＦＦ←０」）されてＩＮＴ割込みが無効（割込み禁止）になり、次いで、現在のスタックポインタＳＰに格納されている値により指示される２バイトのメモリ領域に格納されている値がＰＣレジスタ（プログラム・カウンタＰＣ）にポップ（セット）され、これにより、処理の実行番地が元（戻り先）のプログラムの実行番地に戻る。また、この際、スタックポインタＳＰの値から２加算した値（ＳＰ＋２）がスタックポインタＳＰに格納され、スタックポインタＳＰの値が更新される。 When the return instruction code "RETD" is executed, first the interrupt enable flip-flop is reset ("IFF←0") to disable the INT interrupt (interrupt disabled), and then the current stack pointer SP is stored. The value stored in the 2-byte memory area indicated by the value in the Return to execution address. Also, at this time, a value obtained by adding 2 to the value of the stack pointer SP (SP+2) is stored in the stack pointer SP, and the value of the stack pointer SP is updated.
なお、リターン命令コード「ＲＥＴＤ」の実行時において、スタックポインタＳＰで指示される２バイトのメモリ領域の値をＰＣレジスタにポップする際には、スタックポインタＳＰに格納された値（ＳＰ）に対応するアドレスに格納されている値をＰＣレジスタの下位側（ＰＣｌ）にポップし、スタックポインタＳＰに格納された値に１加算した値（ＳＰ＋１）に対応するアドレスに格納されている値をＰＣレジスタの上位側（ＰＣｈ）にポップする。 When executing the return instruction code "RETD", when the value of the 2-byte memory area indicated by the stack pointer SP is popped to the PC register, the value (SP) stored in the stack pointer SP is popped. pops the value stored at the address to be stored in the lower side (PCl) of the PC register, and adds 1 to the value stored in the stack pointer SP (SP+1), and pops the value stored at the address corresponding to the PC register pop to the upper side (PCh) of
すなわち、リターン命令コード「ＲＥＴＤ」が実行されると、まず、後述のＣＰＵコントロール命令「ＤＩ」（後述の図３４５参照）と同様の割込み禁止処理が行われ、その後、上述したリターン命令コード「ＲＥＴ」（Ｎｏ．Ｉ７）と同様の処理が行われる。 That is, when the return instruction code "RETD" is executed, first, interrupt prohibition processing similar to that of the CPU control instruction "DI" (see FIG. 345, which will be described later) is performed. ” (No. I7) is performed.
（９）リターン命令コード「ＲＥＴＥ」（Ｎｏ．Ｉ９）
リターン命令コード「ＲＥＴＥ」は、１バイトの命令コードであり、オペランド（ＯＰ）として、命令「ＲＥＴＥ」（第１ＯＰ）のみが配置（規定）されて構成される。
(9) Return instruction code "RETE" (No. I9)
The return instruction code "RETE" is a 1-byte instruction code, and is configured by arranging (regulating) only the instruction "RETE" (first OP) as an operand (OP).
リターン命令コード「ＲＥＴＥ」が実行されると、まず、割込みイネーブルフリップフロップがセット（「ＩＦＦ←１」）されてＩＮＴ割込みが有効（割込み許可）になり、次いで、現在のスタックポインタＳＰに格納されている値により指示される２バイトのメモリ領域に格納されている値がＰＣレジスタ（プログラム・カウンタＰＣ）にポップ（セット）され、これにより、処理の実行番地が元（戻り先）のプログラムの実行番地に戻る。また、この際、スタックポインタＳＰの値から２加算した値（ＳＰ＋２）がスタックポインタＳＰに格納され、スタックポインタＳＰの値が更新される。 When the return instruction code "RETE" is executed, first the interrupt enable flip-flop is set ("IFF←1") to enable the INT interrupt (interrupt allowed), and then the current stack pointer SP is stored. The value stored in the 2-byte memory area indicated by the value in the Return to execution address. Also, at this time, a value obtained by adding 2 to the value of the stack pointer SP (SP+2) is stored in the stack pointer SP, and the value of the stack pointer SP is updated.
なお、リターン命令コード「ＲＥＴＥ」の実行時において、スタックポインタＳＰで指示される２バイトのメモリ領域の値をＰＣレジスタにポップする際には、スタックポインタＳＰに格納された値（ＳＰ）に対応するアドレスに格納されている値をＰＣレジスタの下位側（ＰＣｌ）にポップし、スタックポインタＳＰに格納された値に１加算した値（ＳＰ＋１）に対応するアドレスに格納されている値をＰＣレジスタの上位側（ＰＣｈ）にポップする。 When executing the return instruction code "RETE", when the value of the 2-byte memory area indicated by the stack pointer SP is popped to the PC register, the value (SP) stored in the stack pointer SP is popped. pops the value stored at the address to be stored in the lower side (PCl) of the PC register, and adds 1 to the value stored in the stack pointer SP (SP+1), and pops the value stored at the address corresponding to the PC register pop to the upper side (PCh) of
すなわち、リターン命令コード「ＲＥＴＥ」が実行されると、まず、後述のＣＰＵコントロール命令「ＥＩ」（後述の図３４５参照）と同様の割込み許可処理が行われ、その後、上述したリターン命令コード「ＲＥＴ」（Ｎｏ．Ｉ７）と同様の処理が行われる。 That is, when the return instruction code "RETE" is executed, first, interrupt permission processing similar to that of the CPU control instruction "EI" (see FIG. 345, which will be described later) is performed. ' (No. I7) is performed.
［ＣＰＵコントロール命令コード］
図３４５は、本実施形態の遊技機で実行される各種ソースプログラムで使用可能なＣＰＵコントロール命令コードの一覧表である。
[CPU control instruction code]
FIG. 345 is a list of CPU control instruction codes that can be used in various source programs executed by the gaming machine of this embodiment.
図３４５に記載の命令番号Ｊ１（「ＤＩ」）及び命令番号Ｊ２（「ＥＩ」）のＣＰＵコントロール命令コードは、本実施形態だけでなく、上記第１及び第２実施形態の遊技機でも使用可能な命令コードである。なお、ＣＰＵコントロール命令コードの実行時には、その命令コードの種別（命令番号）に関係なく、各フラグの状態は変化しない。
以下、各ＣＰＵコントロール命令コードについて詳述する。
The CPU control instruction codes of instruction number J1 (“DI”) and instruction number J2 (“EI”) shown in FIG. 345 can be used not only in this embodiment but also in the gaming machines of the first and second embodiments command code. Note that when a CPU control instruction code is executed, the status of each flag does not change regardless of the type of instruction code (instruction number).
Each CPU control instruction code will be described in detail below.
（１）ＣＰＵコントロール命令コード「ＤＩ」（Ｎｏ．Ｊ１）
ＣＰＵコントロール命令コード「ＤＩ」は、１バイトの命令コードであり、オペランド（ＯＰ）として、命令「ＤＩ」（第１ＯＰ）のみが配置（規定）されて構成される。
(1) CPU control instruction code "DI" (No. J1)
The CPU control instruction code "DI" is a 1-byte instruction code, and is configured by arranging (regulating) only the instruction "DI" (first OP) as an operand (OP).
ＣＰＵコントロール命令コード「ＤＩ」が実行されると、割込みイネーブルフリップフロップがリセット（「ＩＦＦ←０」）されてＩＮＴ割込みが無効（割込み禁止）になる。なお、上記第１及び第２の実施形態の遊技機では、電断時（外部）処理（図７６参照）及びメインＣＰＵの制御による割込処理（図１５８）の実行が一時的に禁止される場合がある。しかしながら、この割込み禁止状態で受け付けた割込み信号は、割込み許可状態になれば、メインＣＰＵ１０１は割込み信号に応じた割込み処理を実行する。すなわち、割込みイネーブルフリップフロップをリセットすること（ＤＩ命令）は、一時的に、割込み処理を抑止するだけであり、割込みコントローラ１１２が出力した割込み信号自体が無効になるわけではない。
When the CPU control instruction code "DI" is executed, the interrupt enable flip-flop is reset ("IFF←0") to disable the INT interrupt (interrupt disabled). In the gaming machines of the first and second embodiments, execution of power failure (external) processing (see FIG. 76) and interrupt processing (FIG. 158) under the control of the main CPU is temporarily prohibited. Sometimes. However, the
（２）ＣＰＵコントロール命令コード「ＥＩ」（Ｎｏ．Ｊ２）
ＣＰＵコントロール命令コード「ＥＩ」は、１バイトの命令コードであり、オペランド（ＯＰ）として、命令「ＥＩ」（第１ＯＰ）のみが配置（規定）されて構成される。
(2) CPU control instruction code "EI" (No. J2)
The CPU control instruction code "EI" is a 1-byte instruction code, and is configured by arranging (defining) only the instruction "EI" (first OP) as an operand (OP).
ＣＰＵコントロール命令コード「ＥＩ」が実行されると、割込みイネーブルフリップフロップがセット（「ＩＦＦ←１」）されてＩＮＴ割込みが有効（割込み許可）になる。 When the CPU control instruction code "EI" is executed, the interrupt enable flip-flop is set ("IFF←1") to enable the INT interrupt (interrupt permission).
［論理演算命令コード］
図３４６は、本実施形態の遊技機で実行される各種ソースプログラムで使用可能な論理演算命令コードの一覧表である。
[Logic operation instruction code]
FIG. 346 is a list of logic operation instruction codes that can be used in various source programs executed by the gaming machine of this embodiment.
図３４６に記載の命令番号Ｋ１（「ＡＮＤ Ａ」）～命令番号Ｋ５（「ＯＲ ｎ」）の論理演算命令コードは、本実施形態だけでなく、上記第１及び第２実施形態の遊技機でも使用可能な命令コードである。 The logic operation instruction code of instruction number K1 (“AND A”) to instruction number K5 (“OR n”) shown in FIG. Usable instruction code.
なお、論理演算命令コードのうち、論理積（ＡＮＤ）に係る命令コードが実行されたときには、その命令コードの種別（命令番号）に関係なく、Ｈフラグが「１」セットされ、Ｎフラグ及びＣフラグ（ＣＹフラグ）が「０」にセットされ、その他の各フラグの状態は演算結果に応じて適宜変化する（設定される）。また、論理演算命令コードのうち、論理和（ＯＲ）に係る命令コードが実行されたときには、その命令コードの種別（命令番号）に関係なく、Ｈフラグ、Ｎフラグ及びＣフラグ（ＣＹフラグ）が「０」にセットされ、その他の各フラグの状態は演算結果に応じて適宜変化する（設定される）。
以下、各論理演算命令コードについて詳述する。
When an instruction code related to a logical product (AND) is executed among logical operation instruction codes, the H flag is set to "1" regardless of the type (instruction number) of the instruction code, and the N flag and C A flag (CY flag) is set to "0", and the states of the other flags are changed (set) as appropriate according to the calculation result. Further, among the logical operation instruction codes, when an instruction code related to logical sum (OR) is executed, the H flag, N flag and C flag (CY flag) are set regardless of the type (instruction number) of the instruction code. It is set to "0", and the states of other flags change (set) as appropriate according to the calculation result.
Each logical operation instruction code will be described in detail below.
（１）論理演算命令コード「ＡＮＤ Ａ」（Ｎｏ．Ｋ１）、「ＡＮＤ ｒ」（Ｎｏ．Ｋ２）
論理演算命令コード「ＡＮＤ Ａ」は、２バイトの命令コードであり、オペランド（ＯＰ）として、命令「ＡＮＤ」（第１ＯＰ）及びレジスタ「Ａ」（第２ＯＰ）がこの順で配置（規定）されて構成される。また、論理演算命令コード「ＡＮＤ ｒ」は、１バイトの命令コードであり、オペランド（ＯＰ）として、命令「ＡＮＤ」（第１ＯＰ）及び１バイトのレジスタ「ｒ（Ａレジスタ以外の汎用レジスタ）」（第２ＯＰ）がこの順で配置（規定）されて構成される。なお、これらの論理演算命令コードにおいて、第２ＯＰとして規定されるレジスタ「Ａ」及び「ｒ」は、Ａレジスタに格納されている値と論理積を行う値の格納先である。
(1) Logical operation instruction code "AND A" (No. K1), "AND r" (No. K2)
A logical operation instruction code "AND A" is a 2-byte instruction code, and as operands (OP), an instruction "AND" (first OP) and a register "A" (second OP) are arranged (defined) in this order. consists of Further, the logical operation instruction code "AND r" is a 1-byte instruction code, and the operand (OP) is an instruction "AND" (first OP) and a 1-byte register "r (general-purpose register other than the A register)". (Second OP) are arranged (prescribed) in this order. In these logical operation instruction codes, the registers "A" and "r" defined as the second OP are the storage destinations of the value to be ANDed with the value stored in the A register.
論理演算命令コード「ＡＮＤ Ａ」が実行されると、Ａレジスタに格納されている値と、Ａレジスタに格納されている値との論理積が算出され、演算結果がＡレジスタに格納される。また、論理演算命令コード「ＡＮＤ ｒ」が実行されると、Ａレジスタに格納されている値と、レジスタｒ（Ａレジスタ以外の汎用レジスタ）に格納されている値との論理積が算出され、演算結果がＡレジスタに格納される。 When the logical operation instruction code "AND A" is executed, the logical product of the value stored in the A register and the value stored in the A register is calculated, and the operation result is stored in the A register. Also, when the logical operation instruction code "AND r" is executed, the logical product of the value stored in the A register and the value stored in the register r (general-purpose register other than the A register) is calculated, The calculation result is stored in the A register.
図３４７に、ソースプログラム上で実際に使用され得る論理演算命令コード「ＡＮＤ ｒ」の種類の一覧を示す。論理演算命令コード「ＡＮＤ ｒ」としては、「ＡＮＤ Ｂ」（Ｎｏ．Ｋ２ａ）～「ＡＮＤ Ｌ」（Ｎｏ．Ｋ２ｆ）の６種類の命令コードが設けられている。 FIG. 347 shows a list of types of logical operation instruction codes “AND r” that can actually be used on the source program. As the logical operation instruction code "AND r", six kinds of instruction codes "AND B" (No. K2a) to "AND L" (No. K2f) are provided.
例えば、論理演算命令コード「ＡＮＤ Ｂ」（Ｎｏ．Ｋ２ａ）が実行されると、Ａレジスタに格納されている値と、Ｂレジスタに格納されている値との論理積が算出され、演算結果がＡレジスタに格納される。例えば、論理演算命令コード「ＡＮＤ Ｄ」（Ｎｏ．Ｋ２ｃ）が実行されると、Ａレジスタに格納されている値と、Ｄレジスタに格納されている値との論理積が算出され、演算結果がＡレジスタに格納される。また、例えば、論理演算命令コード「ＡＮＤ Ｈ」（Ｎｏ．Ｋ２ｅ）が実行されると、Ａレジスタに格納されている値と、Ｈレジスタに格納されている値との論理積が算出され、演算結果がＡレジスタに格納される。 For example, when the logical operation instruction code "AND B" (No. K2a) is executed, the logical product of the value stored in the A register and the value stored in the B register is calculated, and the operation result is Stored in the A register. For example, when the logical operation instruction code "AND D" (No. K2c) is executed, the logical product of the value stored in the A register and the value stored in the D register is calculated, and the operation result is Stored in the A register. Further, for example, when the logic operation instruction code "AND H" (No. K2e) is executed, the logical product of the value stored in the A register and the value stored in the H register is calculated, and the operation The result is stored in the A register.
（２）論理演算命令コード「ＡＮＤ ｎ」（Ｎｏ．Ｋ３）
論理演算命令コード「ＡＮＤ ｎ」は、２バイトの命令コードであり、オペランド（ＯＰ）として、命令「ＡＮＤ」（第１ＯＰ）及び８ビットの整数値「ｎ」（第２ＯＰ）がこの順で配置（規定）されて構成される。なお、この論理演算命令コードにおいて、第２ＯＰとして規定される８ビットの整数値「ｎ」は、Ａレジスタに格納されている値と論理積を行う値（８ビットデータ）である。
(2) Logical operation instruction code "AND n" (No. K3)
The logical operation instruction code "AND n" is a 2-byte instruction code, and the instruction "AND" (first OP) and the 8-bit integer value "n" (second OP) are arranged in this order as the operands (OP). (by definition) In this logical operation instruction code, the 8-bit integer value "n" defined as the second OP is a value (8-bit data) to be ANDed with the value stored in the A register.
論理演算命令コード「ＡＮＤ ｎ」が実行されると、Ａレジスタに格納されている値と、８ビットの整数値ｎとの論理積が算出され、演算結果がＡレジスタに格納される。 When the logical operation instruction code "AND n" is executed, the logical product of the value stored in the A register and the 8-bit integer value n is calculated, and the operation result is stored in the A register.
（３）論理演算命令コード「ＯＲ ｒ」（Ｎｏ．Ｋ４）
論理演算命令コード「ＯＲ ｒ」は、１バイトの命令コードであり、オペランド（ＯＰ）として、命令「ＯＲ」（第１ＯＰ）及び１バイトのレジスタ「ｒ（Ａ、Ｂ、Ｃ、Ｄ、Ｅ、Ｈ又はＬレジスタ）」（第２ＯＰ）がこの順で配置（規定）されて構成される。なお、この論理演算命令コードで第２ＯＰとして規定されるレジスタ「ｒ」は、Ａレジスタに格納されている値と論理和を行う値の格納先である。
(3) Logical operation instruction code "OR r" (No. K4)
The logical operation instruction code "OR r" is a 1-byte instruction code, and the operand (OP) is an instruction "OR" (first OP) and a 1-byte register "r (A, B, C, D, E, H or L register)" (second OP) are arranged (defined) in this order. Note that the register "r" defined as the second OP in this logical operation instruction code is the storage destination of the value to be logically summed with the value stored in the A register.
論理演算命令コード「ＯＲ ｒ」が実行されると、Ａレジスタに格納されている値と、レジスタｒに格納されている値との論理和が算出され、演算結果がＡレジスタに格納される。 When the logical operation instruction code "OR r" is executed, the logical sum of the value stored in the A register and the value stored in the register r is calculated, and the operation result is stored in the A register.
図３４８に、ソースプログラム上で実際に使用され得る論理演算命令コード「ＯＲ ｒ」の種類の一覧を示す。論理演算命令コード「ＯＲ ｒ」としては、「ＯＲ Ａ」（Ｎｏ．Ｋ４ａ）～「ＯＲ Ｌ」（Ｎｏ．Ｋ４ｇ）の７種類の命令コードが設けられている。 FIG. 348 shows a list of types of logical operation instruction code "OR r" that can actually be used on the source program. As the logical operation instruction code "OR r", seven kinds of instruction codes, "OR A" (No. K4a) to "OR L" (No. K4g), are provided.
例えば、論理演算命令コード「ＯＲ Ａ」（Ｎｏ．Ｋ４ａ）が実行されると、Ａレジスタに格納されている値と、Ａレジスタに格納されている値との論理和が算出され、演算結果がＡレジスタに格納される。例えば、論理演算命令コード「ＯＲ Ｃ」（Ｎｏ．Ｋ４ｃ）が実行されると、Ａレジスタに格納されている値と、Ｃレジスタに格納されている値との論理和が算出され、演算結果がＡレジスタに格納される。また、例えば、論理演算命令コード「ＯＲ Ｈ」（Ｎｏ．Ｋ４ｆ）が実行されると、Ａレジスタに格納されている値と、Ｈレジスタに格納されている値との論理和が算出され、演算結果がＡレジスタに格納される。 For example, when the logical operation instruction code "OR A" (No. K4a) is executed, the logical sum of the value stored in the A register and the value stored in the A register is calculated, and the operation result is Stored in the A register. For example, when the logical operation instruction code "OR C" (No. K4c) is executed, the logical sum of the value stored in the A register and the value stored in the C register is calculated, and the operation result is Stored in the A register. Further, for example, when the logic operation instruction code "OR H" (No. K4f) is executed, the logical sum of the value stored in the A register and the value stored in the H register is calculated, and the operation is performed. The result is stored in the A register.
（４）論理演算命令コード「ＯＲ ｎ」（Ｎｏ．Ｋ５）
論理演算命令コード「ＯＲ ｎ」は、２バイトの命令コードであり、オペランド（ＯＰ）として、命令「ＯＲ」（第１ＯＰ）及び８ビットの整数値「ｎ」（第２ＯＰ）がこの順で配置（規定）されて構成される。なお、この論理演算命令コードにおいて、第２ＯＰとして規定される８ビットの整数値「ｎ」は、Ａレジスタに格納されている値と論理和を行う値（８ビットデータ）である。
(4) Logical operation instruction code "OR n" (No. K5)
A logical operation instruction code "OR n" is a 2-byte instruction code, and an instruction "OR" (first OP) and an 8-bit integer value "n" (second OP) are arranged in this order as operands (OP). (by definition) In this logical operation instruction code, the 8-bit integer value "n" defined as the second OP is a value (8-bit data) to be logically summed with the value stored in the A register.
論理演算命令コード「ＯＲ ｎ」が実行されると、Ａレジスタに格納されている値と、８ビットの整数値ｎとの論理和が算出され、演算結果がＡレジスタに格納される。 When the logical operation instruction code "OR n" is executed, the logical sum of the value stored in the A register and the 8-bit integer value n is calculated, and the operation result is stored in the A register.
［８ビット算術命令（比較）コード］
図３４９は、本実施形態の遊技機で実行される各種ソースプログラムで使用可能な８ビット算術命令（比較）コードの一覧表である。
[8-bit arithmetic instruction (comparison) code]
FIG. 349 is a list of 8-bit arithmetic instruction (comparison) codes that can be used in various source programs executed by the gaming machine of this embodiment.
図３４９に記載の命令番号Ｌ１（「ＣＰ ｒ」）～命令番号Ｌ７（「ＣＰＱ ｒ，（ｋ）」）の８ビット算術命令（比較）コードは、本実施形態だけでなく、上記第１及び第２実施形態の遊技機でも使用可能な命令コードである。なお、８ビット算術命令（比較）コードの実行時には、その命令コードの種別（命令番号）に関係なく、全てのフラグの状態は演算結果（比較結果）に応じて適宜変化する（設定される）。
以下、各論理演算命令コードについて詳述する。
The 8-bit arithmetic instruction (comparison) code of instruction number L1 (“CP r”) to instruction number L7 (“CPQ r, (k)”) shown in FIG. It is an instruction code that can also be used in the gaming machine of the second embodiment. When executing an 8-bit arithmetic instruction (comparison) code, regardless of the type of instruction code (instruction number), the states of all flags are appropriately changed (set) according to the operation result (comparison result). .
Each logical operation instruction code will be described in detail below.
（１）８ビット算術命令（比較）コード「ＣＰ ｒ」（Ｎｏ．Ｌ１）
８ビット算術命令（比較）コード「ＣＰ ｒ」は、１バイトの命令コードであり、オペランド（ＯＰ）として、命令「ＣＰ」（第１ＯＰ）及び１バイトのレジスタ「ｒ（Ａレジスタ以外の汎用レジスタ）」（第２ＯＰ）がこの順で配置（規定）されて構成される。なお、この論理演算命令コードで第２ＯＰとして規定されるレジスタ「ｒ」は、Ａレジスタに格納されている値と比較を行う値（８ビットデータ）の格納先である。
(1) 8-bit arithmetic instruction (comparison) code "CP r" (No. L1)
The 8-bit arithmetic instruction (comparison) code "CP r" is a 1-byte instruction code, and as operands (OP), the instruction "CP" (first OP) and a 1-byte register "r (general-purpose register other than the A register )” (second OP) are arranged (prescribed) in this order. Note that the register "r" defined as the second OP in this logical operation instruction code is the storage destination of the value (8-bit data) to be compared with the value stored in the A register.
８ビット算術命令（比較）コード「ＣＰ ｒ」が実行されるとＡレジスタに格納されている値と、レジスタｒに格納されている値（８ビットデータ）とが比較され、その比較結果に応じて、各フラグの状態（セット（１）／リセット（０））が設定される。なお、８ビット算術命令（比較）コード「ＣＰ ｒ」の実行時におけるＡレジスタに格納されている値とレジスタｒに格納されている値との比較処理では、Ａレジスタに格納されている値からレジスタｒに格納されている値を減算する処理（Ａ－ｒ）が行われる。そして、この比較（減算）処理の結果に応じて、各フラグの状態が設定される。 When the 8-bit arithmetic instruction (comparison) code "CP r" is executed, the value stored in the A register is compared with the value (8-bit data) stored in the register r, and depending on the comparison result, Then, the state of each flag (set (1)/reset (0)) is set. In addition, in the comparison processing between the value stored in the A register and the value stored in the register r when executing the 8-bit arithmetic instruction (comparison) code "CP r", the value stored in the A register is A process (Ar) for subtracting the value stored in the register r is performed. The state of each flag is set according to the result of this comparison (subtraction) process.
図３５０に、ソースプログラム上で実際に使用され得る８ビット算術命令（比較）コード「ＣＰ ｒ」の種類の一覧を示す。８ビット算術命令（比較）コード「ＣＰ ｒ」としては、「ＣＰ Ｂ」（Ｎｏ．Ｌ１ａ）～「ＣＰ Ｌ」（Ｎｏ．Ｌ１ｆ）の６種類の命令コードが設けられている。 FIG. 350 shows a list of types of 8-bit arithmetic instruction (comparison) code “CP r” that can actually be used on the source program. As the 8-bit arithmetic instruction (comparison) code "CP r", six instruction codes of "CP B" (No. L1a) to "CP L" (No. L1f) are provided.
例えば、８ビット算術命令（比較）コード「ＣＰ Ｂ」（Ｎｏ．Ｌ１ａ）が実行されると、Ａレジスタに格納されている値と、Ｂレジスタに格納されている値とが比較され、その比較結果に応じて、各フラグの状態が設定される。また、例えば、８ビット算術命令（比較）コード「ＣＰ Ｈ」（Ｎｏ．Ｌ１ｅ）が実行されると、Ａレジスタに格納されている値と、Ｈレジスタに格納されている値とが比較され、その比較結果に応じて、各フラグの状態が設定される。 For example, when the 8-bit arithmetic instruction (comparison) code "CP B" (No. L1a) is executed, the value stored in the A register and the value stored in the B register are compared, and the comparison The state of each flag is set according to the result. Further, for example, when the 8-bit arithmetic instruction (comparison) code "CP H" (No. L1e) is executed, the value stored in the A register is compared with the value stored in the H register, The state of each flag is set according to the comparison result.
（２）８ビット算術命令（比較）コード「ＣＰ ｎ」（Ｎｏ．Ｌ２）
８ビット算術命令（比較）コード「ＣＰ ｎ」は、２バイトの命令コードであり、オペランド（ＯＰ）として、命令「ＣＰ」（第１ＯＰ）及び８ビットの整数値「ｎ」（第２ＯＰ）がこの順で配置（規定）されて構成される。なお、この論理演算命令コードで第２ＯＰとして規定される８ビットの整数値「ｎ」は、Ａレジスタに格納されている値と比較する値（８ビットデータ）である。
(2) 8-bit arithmetic instruction (comparison) code "CP n" (No. L2)
The 8-bit arithmetic instruction (comparison) code "CP n" is a 2-byte instruction code, and the operand (OP) is the instruction "CP" (first OP) and the 8-bit integer value "n" (second OP). They are arranged (prescribed) in this order. The 8-bit integer value "n" defined as the second OP in this logical operation instruction code is a value (8-bit data) to be compared with the value stored in the A register.
８ビット算術命令（比較）コード「ＣＰ ｎ」が実行されると、Ａレジスタに格納されている値と、８ビットの整数値ｎ（８ビットデータ）とが比較され、その比較結果に応じて、各フラグの状態（セット（１）／リセット（０））が設定される。なお、８ビット算術命令（比較）コード「ＣＰ ｎ」の実行時におけるＡレジスタに格納されている値と８ビットの整数値ｎとの比較処理では、Ａレジスタに格納されている値から８ビットの整数値ｎを減算する処理（Ａ－ｎ）が行われる。そして、この比較（減算）処理の結果に応じて、各フラグの状態が設定される。 When the 8-bit arithmetic instruction (comparison) code "CP n" is executed, the value stored in the A register is compared with the 8-bit integer value n (8-bit data), and depending on the comparison result , the state of each flag (set (1)/reset (0)) is set. When the 8-bit arithmetic instruction (comparison) code "CP n" is executed, the value stored in the A register is compared with the 8-bit integer value n. A process (An) for subtracting the integer value n of is performed. The state of each flag is set according to the result of this comparison (subtraction) process.
（３）８ビット算術命令（比較）コード「ＣＰ （ＤＥ）」（Ｎｏ．Ｌ３）
８ビット算術命令（比較）コード「ＣＰ （ＤＥ）」は、１バイトの命令コードであり、オペランド（ＯＰ）として、命令「ＣＰ」（第１ＯＰ）及び格納先「（ＤＥ）」（第２ＯＰ）がこの順で配置（規定）されて構成される。なお、この論理演算命令コードで第２ＯＰとして規定される格納先「（ＤＥ）」は、Ａレジスタに格納されている値と比較を行う値（８ビットデータ）の格納先（ＤＥレジスタに格納されている値で指定されるアドレス領域）である。
(3) 8-bit arithmetic instruction (comparison) code "CP (DE)" (No. L3)
The 8-bit arithmetic instruction (comparison) code "CP (DE)" is a 1-byte instruction code, and the operand (OP) is the instruction "CP" (first OP) and the storage destination "(DE)" (second OP). are arranged (prescribed) in this order. The storage destination "(DE)" defined as the second OP in this logical operation instruction code is the storage destination of the value (8-bit data) to be compared with the value stored in the A register (stored in the DE register). address range).
８ビット算術命令（比較）コード「ＣＰ （ＤＥ）」が実行されると、Ａレジスタに格納されている値と、ＤＥレジスタで指定されるアドレス領域（指定メモリ）に格納されている値（８ビットデータ）とが比較され、その比較結果に応じて、各フラグの状態（セット（１）／リセット（０））が設定される。なお、８ビット算術命令（比較）コード「ＣＰ （ＤＥ）」の実行時におけるＡレジスタに格納されている値とＤＥレジスタで指定されるアドレス領域に格納されている値との比較処理では、Ａレジスタに格納されている値からＤＥレジスタで指定されるアドレス領域に格納されている値を減算する処理（Ａ－（ＤＥ））が行われる。そして、この比較（減算）処理の結果に応じて、各フラグの状態が設定される。 When the 8-bit arithmetic instruction (comparison) code "CP (DE)" is executed, the value stored in the A register and the value (8 bit data), and the state of each flag (set (1)/reset (0)) is set according to the comparison result. When the 8-bit arithmetic instruction (comparison) code "CP (DE)" is executed, the value stored in the A register and the value stored in the address area specified by the DE register are compared. A process (A-(DE)) of subtracting the value stored in the address area specified by the DE register from the value stored in the register is performed. The state of each flag is set according to the result of this comparison (subtraction) process.
（４）８ビット算術命令（比較）コード「ＣＰ （ＨＬ）」（Ｎｏ．Ｌ４）
８ビット算術命令（比較）コード「ＣＰ （ＨＬ）」は、２バイトの命令コードであり、オペランド（ＯＰ）として、命令「ＣＰ」（第１ＯＰ）及び格納先「（ＨＬ）」（第２ＯＰ）がこの順で配置（規定）されて構成される。なお、この論理演算命令コードで第２ＯＰとして規定される格納先「（ＨＬ）」は、Ａレジスタに格納されている値と比較する値（８ビットデータ）の格納先（ＨＬレジスタに格納されている値で指定されるアドレス領域）である。
(4) 8-bit arithmetic instruction (comparison) code "CP (HL)" (No. L4)
The 8-bit arithmetic instruction (comparison) code "CP (HL)" is a 2-byte instruction code, and the operand (OP) is the instruction "CP" (first OP) and the storage destination "(HL)" (second OP). are arranged (prescribed) in this order. The storage destination "(HL)" defined as the second OP in this logical operation instruction code is the storage destination (stored in the HL register) of the value (8-bit data) to be compared with the value stored in the A register. address area specified by the value
８ビット算術命令（比較）コード「ＣＰ （ＨＬ）」が実行されると、Ａレジスタに格納されている値と、ＨＬレジスタで指定されるアドレス領域（指定メモリ）に格納されている値とが比較され、その比較結果に応じて、各フラグの状態（セット（１）／リセット（０））が設定される。なお、８ビット算術命令（比較）コード「ＣＰ （ＨＬ）」の実行時におけるＡレジスタに格納されている値とＨＬレジスタで指定されるアドレス領域に格納されている値との比較処理では、Ａレジスタに格納されている値からＨＬレジスタで指定されるアドレス領域に格納されている値を減算する処理（Ａ－（ＨＬ））が行われる。そして、この比較（減算）処理の結果に応じて、各フラグの状態が設定される。 When the 8-bit arithmetic instruction (comparison) code "CP (HL)" is executed, the value stored in the A register and the value stored in the address area (designated memory) specified by the HL register are changed. A comparison is made, and the state of each flag (set (1)/reset (0)) is set according to the comparison result. In addition, in the comparison processing between the value stored in the A register and the value stored in the address area specified by the HL register when the 8-bit arithmetic instruction (comparison) code "CP (HL)" is executed, the A A process (A-(HL)) of subtracting the value stored in the address area specified by the HL register from the value stored in the register is performed. The state of each flag is set according to the result of this comparison (subtraction) process.
（５）８ビット算術命令（比較）コード「ＣＰ ｒ，（ＨＬ）」（Ｎｏ．Ｌ５）
８ビット算術命令（比較）コード「ＣＰ ｒ，（ＨＬ）」は、２バイトの命令コードであり、オペランド（ＯＰ）として、命令「ＣＰ」（第１ＯＰ）、第１格納先「ｒ」（第２ＯＰ）及び第２格納先「（ＨＬ）」（第３ＯＰ）がこの順で配置（規定）されて構成される。なお、この論理演算命令コードにおいて、第２ＯＰとして規定される第１格納先「ｒ」は、Ａレジスタ以外の汎用レジスタであり、第３ＯＰとして規定される第２格納先「（ＨＬ）」は、レジスタｒに格納されている値と比較する値（８ビットデータ）の格納先（ＨＬレジスタに格納されている値で指定されるアドレス領域）である。
(5) 8-bit arithmetic instruction (comparison) code "CP r, (HL)" (No. L5)
The 8-bit arithmetic instruction (comparison) code “CP r, (HL)” is a 2-byte instruction code, and the operands (OP) are the instruction “CP” (first OP), the first storage location “r” (first 2OP) and the second storage location "(HL)" (3rd OP) are arranged (prescribed) in this order. In this logical operation instruction code, the first storage destination "r" defined as the second OP is a general-purpose register other than the A register, and the second storage destination "(HL)" defined as the third OP is This is the storage destination (address area specified by the value stored in the HL register) of the value (8-bit data) to be compared with the value stored in the register r.
８ビット算術命令（比較）コード「ＣＰ ｒ，（ＨＬ）」が実行されると、レジスタｒに格納されている値と、ＨＬレジスタで指定されるアドレス領域（指定メモリ）に格納されている値（８ビットデータ）とが比較され、その比較結果に応じて、各フラグの状態（セット（１）／リセット（０））が設定される。なお、８ビット算術命令（比較）コード「ＣＰ ｒ，（ＨＬ）」の実行時におけるレジスタｒに格納されている値とＨＬレジスタで指定されるアドレス領域に格納されている値との比較処理では、レジスタｒに格納されている値からＨＬレジスタで指定されるアドレス領域に格納されている値を減算する処理（ｒ－（ＨＬ））が行われる。そして、この比較（減算）処理の結果に応じて、各フラグの状態が設定される。 When the 8-bit arithmetic instruction (comparison) code "CP r, (HL)" is executed, the value stored in register r and the value stored in the address area (specified memory) specified by the HL register (8-bit data) are compared, and the state of each flag (set (1)/reset (0)) is set according to the comparison result. In the comparison processing between the value stored in the register r and the value stored in the address area specified by the HL register when the 8-bit arithmetic instruction (comparison) code "CP r, (HL)" is executed, , a process (r-(HL)) of subtracting the value stored in the address area specified by the HL register from the value stored in the register r. The state of each flag is set according to the result of this comparison (subtraction) process.
図３５１に、ソースプログラム上で実際に使用され得る８ビット算術命令（比較）コード「ＣＰ ｒ，（ＨＬ）」の種類の一覧を示す。８ビット算術命令（比較）コード「ＣＰ ｒ，（ＨＬ）」としては、「ＣＰ Ｂ，（ＨＬ）」（Ｎｏ．Ｌ５ａ）～「ＣＰ Ｌ，（ＨＬ）」（Ｎｏ．Ｌ５ｆ）の６種類の命令コードが設けられている。 FIG. 351 shows a list of types of 8-bit arithmetic instruction (comparison) code “CP r, (HL)” that can actually be used on the source program. As the 8-bit arithmetic instruction (comparison) code “CP r, (HL)”, there are six types of “CP B, (HL)” (No. L5a) to “CP L, (HL)” (No. L5f). An instruction code is provided.
例えば、８ビット算術命令（比較）コード「ＣＰ Ｂ，（ＨＬ）」（Ｎｏ．Ｌ５ａ）が実行されると、Ｂレジスタに格納されている値と、ＨＬレジスタで指定されるアドレス領域に格納されている値とが比較され、その比較結果に応じて、各フラグの状態が設定される。また、例えば、８ビット算術命令（比較）コード「ＣＰ Ｈ，（ＨＬ）」（Ｎｏ．Ｌ５ｅ）が実行されると、Ｈレジスタに格納されている値と、ＨＬレジスタで指定されるアドレス領域に格納されている値とが比較され、その比較結果に応じて、各フラグの状態が設定される。 For example, when the 8-bit arithmetic instruction (comparison) code "CP B, (HL)" (No. L5a) is executed, the value stored in the B register and the address area specified by the HL register are stored. is compared with the current value, and the state of each flag is set according to the comparison result. Also, for example, when the 8-bit arithmetic instruction (comparison) code "CP H, (HL)" (No. L5e) is executed, the value stored in the H register and the address area specified by the HL register The stored value is compared, and the state of each flag is set according to the comparison result.
（６）８ビット算術命令（比較）コード「ＣＰＱ （ｋ）」（Ｎｏ．Ｌ６）
８ビット算術命令（比較）コード「ＣＰＱ （ｋ）」は、Ｑレジスタ（拡張レジスタ）を用いてアドレス指定を行う８ビット算術命令（比較）コードである。８ビット算術命令（比較）コード「ＣＰＱ （ｋ）」は、２バイトの命令コードであり、オペランド（ＯＰ）として、命令「ＣＰＱ」（第１ＯＰ）及び比較対象値格納先「（ｋ）」（第２ＯＰ）がこの順で配置（規定）されて構成される。なお、この論理演算命令コードにおいて、第２ＯＰとして規定される比較対象値格納先「（ｋ）」は、Ａレジスタに格納された値と比較を行う値（比較対象値）の格納先（指定メモリ）の下位側アドレス（ｋは８ビットの整数値）である。
(6) 8-bit arithmetic instruction (comparison) code "CPQ (k)" (No. L6)
The 8-bit arithmetic instruction (compare) code "CPQ(k)" is an 8-bit arithmetic instruction (compare) code that uses the Q register (extended register) for addressing. The 8-bit arithmetic instruction (comparison) code "CPQ (k)" is a 2-byte instruction code, and the operand (OP) is the instruction "CPQ" (first OP) and the comparison target value storage destination "(k)" ( 2nd OP) are arranged (prescribed) in this order. In this logical operation instruction code, the comparison target value storage destination "(k)" defined as the second OP is the storage destination (specified memory ) (k is an 8-bit integer value).
８ビット算術命令（比較）コード「ＣＰＱ （ｋ）」が実行されると、Ａレジスタに格納された値と、Ｑレジスタに格納された値（指定メモリの上位側アドレス）及び８ビットの整数値ｋ（指定メモリの下位側アドレス）により指定されるアドレス領域（指定メモリ）に格納されている値とが比較され、その比較結果に応じて、各フラグの状態（セット（１）／リセット（０））が設定される。なお、８ビット算術命令（比較）コード「ＣＰＱ （ｋ）」の実行時におけるＡレジスタに格納された値と、Ｑレジスタに格納された値及び８ビットの整数値ｋにより指定されるアドレス領域に格納されている値（比較対象値）との比較処理では、Ａレジスタに格納された値から比較対象値を減算する処理（Ａ－（Ｑｋ））が行われる。そして、この比較（減算）処理の結果に応じて、各フラグの状態が設定される。 When the 8-bit arithmetic instruction (comparison) code "CPQ (k)" is executed, the value stored in the A register, the value stored in the Q register (higher side address of the designated memory) and the 8-bit integer value The value stored in the address area (specified memory) specified by k (lower address of the specified memory) is compared with the value stored in the address area (specified memory), and the state of each flag (set (1)/reset (0 )) is set. The value stored in the A register when executing the 8-bit arithmetic instruction (comparison) code "CPQ (k)", the value stored in the Q register, and the address area specified by the 8-bit integer value k In the comparison processing with the stored value (comparison target value), processing (A-(Qk)) of subtracting the comparison target value from the value stored in the A register is performed. The state of each flag is set according to the result of this comparison (subtraction) process.
（７）８ビット算術命令（比較）コード「ＣＰＱ ｒ，（ｋ）」（Ｎｏ．Ｌ７）
８ビット算術命令（比較）コード「ＣＰＱ ｒ,（ｋ）」は、Ｑレジスタ（拡張レジスタ）を用いてアドレス指定を行う８ビット算術命令（比較）コードである。８ビット算術命令（比較）コード「ＣＰＱ ｒ，（ｋ）」は、３バイトの命令コードであり、オペランド（ＯＰ）として、命令「ＣＰＱ」（第１ＯＰ）、１バイトのレジスタ「ｒ（Ａレジスタ以外の汎用レジスタ）」（第２ＯＰ）及び比較対象値格納先「（ｋ）」（第３ＯＰ）がこの順で配置（規定）されて構成される。なお、この論理演算命令コードにおいて、第３ＯＰとして規定される比較対象値格納先「（ｋ）」は、レジスタｒに格納されている値と比較する値（比較対象値）の格納先（指定メモリ）の下位側１バイトのアドレス（ｋは８ビットの整数値）である。
(7) 8-bit arithmetic instruction (comparison) code "CPQ r, (k)" (No. L7)
The 8-bit arithmetic instruction (compare) code "CPQ r,(k)" is an 8-bit arithmetic instruction (compare) code that uses the Q register (extended register) for addressing. The 8-bit arithmetic instruction (comparison) code "CPQ r, (k)" is a 3-byte instruction code, and the operand (OP) is the instruction "CPQ" (first OP), a 1-byte register "r (A register general-purpose registers other than the above)” (second OP) and the comparison target value storage destination “(k)” (third OP) are arranged (prescribed) in this order. In this logical operation instruction code, the comparison target value storage destination "(k)" specified as the third OP is the storage destination (specified memory ) (k is an 8-bit integer value).
８ビット算術命令（比較）コード「ＣＰＱ ｒ，（ｋ）」が実行されると、レジスタｒに格納されている値と、Ｑレジスタに格納された値（指定メモリの上位側１バイトのアドレス）及び８ビット整数値ｋ（指定メモリの下位側１バイトのアドレス）により指定されるアドレス領域（指定メモリ）に格納されている値とが比較され、その比較結果に応じて、各フラグの状態（セット（１）／リセット（０））が設定される。なお、８ビット算術命令（比較）コード「ＣＰＱ ｒ，（ｋ）」の実行時におけるレジスタｒに格納されている値と、Ｑレジスタに格納された値及び８ビットの整数値ｋにより指定されるアドレス領域に格納されている値（比較対象値）との比較処理では、レジスタｒに格納されている値から比較対象値を減算する処理（ｒ－（Ｑｋ））が行われる。そして、この比較（減算）処理の結果に応じて、各フラグの状態が設定される。 When the 8-bit arithmetic instruction (comparison) code "CPQ r, (k)" is executed, the value stored in the register r and the value stored in the Q register (the address of the upper 1 byte of the specified memory) and the value stored in the address area (designated memory) designated by the 8-bit integer value k (address of the lower 1 byte of the designated memory), and the state of each flag ( Set (1)/Reset (0)) is set. It is specified by the value stored in the register r, the value stored in the Q register, and the 8-bit integer value k when the 8-bit arithmetic instruction (comparison) code "CPQ r, (k)" is executed. In the comparison processing with the value (comparison target value) stored in the address area, the processing (r-(Qk)) of subtracting the comparison target value from the value stored in the register r is performed. The state of each flag is set according to the result of this comparison (subtraction) process.
図３５２に、ソースプログラム上で実際に使用され得る８ビット算術命令（比較）コード「ＣＰＱ ｒ，（ｋ）」の種類の一覧を示す。８ビット算術命令（比較）コード「ＣＰＱ ｒ，（ｋ）」としては、「ＣＰＱ Ｂ，（ｋ）」（Ｎｏ．Ｌ７ａ）～「ＣＰＱ Ｌ，（ｋ）」（Ｎｏ．Ｌ７ｆ）の６種類の命令コードが設けられている。 FIG. 352 shows a list of types of 8-bit arithmetic instruction (comparison) code “CPQ r, (k)” that can actually be used on the source program. As the 8-bit arithmetic instruction (comparison) code “CPQ r, (k)”, there are six types of “CPQ B, (k)” (No. L7a) to “CPQ L, (k)” (No. L7f). An instruction code is provided.
例えば、８ビット算術命令（比較）コード「ＣＰＱ Ｂ，（ｋ）」（Ｎｏ．Ｌ７ａ）が実行されると、Ｂレジスタに格納されている値と、Ｑレジスタに格納された値及び８ビットの整数値ｋにより指定されるアドレス領域（指定メモリ）に格納されている値とが比較され、その比較結果に応じて、各フラグの状態（セット（１）／リセット（０））が設定される。また、例えば、８ビット算術命令（比較）コード「ＣＰＱ Ｈ，（ｋ）」（Ｎｏ．Ｌ７ｅ）が実行されると、Ｈレジスタに格納されている値と、Ｑレジスタに格納された値及び８ビットの整数値ｋにより指定されるアドレス領域（指定メモリ）に格納されている値とが比較され、その比較結果に応じて、各フラグの状態（セット（１）／リセット（０））が設定される。 For example, when the 8-bit arithmetic instruction (comparison) code "CPQ B, (k)" (No. L7a) is executed, the value stored in the B register, the value stored in the Q register, and the 8-bit The value stored in the address area (designated memory) designated by the integer value k is compared, and the state of each flag (set (1)/reset (0)) is set according to the comparison result. . Also, for example, when the 8-bit arithmetic instruction (comparison) code "CPQ H, (k)" (No. L7e) is executed, the value stored in the H register, the value stored in the Q register and 8 The value stored in the address area (specified memory) specified by the bit integer value k is compared, and the state of each flag (set (1)/reset (0)) is set according to the comparison result. be done.
［１６ビット算術命令（比較）コード］
図３５３は、本実施形態の遊技機で実行される各種ソースプログラムで使用可能な１６ビット算術命令（比較）コードの一覧表である。
[16-bit arithmetic instruction (comparison) code]
FIG. 353 is a list of 16-bit arithmetic instruction (comparison) codes that can be used in various source programs executed by the gaming machine of this embodiment.
図３５３に記載の命令番号Ｍ１（「ＣＰ ＢＣ，ｍｎ」）～命令番号Ｍ３（「ＣＰ ＨＬ，ｍｎ」）の１６ビット算術命令（比較）コードは、本実施形態だけでなく、上記第１及び第２実施形態の遊技機でも使用可能な命令コードである。なお、１６ビット算術命令（比較）コードの実行時には、その命令コードの種別（命令番号）に関係なく、全てのフラグの状態は演算結果（比較結果）に応じて適宜変化する（設定される）。
以下、各論理演算命令コードについて詳述する。
The 16-bit arithmetic instruction (comparison) code of instruction number M1 (“CP BC, mn”) to instruction number M3 (“CP HL, mn”) shown in FIG. It is an instruction code that can also be used in the gaming machine of the second embodiment. When executing a 16-bit arithmetic instruction (comparison) code, regardless of the type of instruction code (instruction number), the states of all flags are appropriately changed (set) according to the operation result (comparison result). .
Each logical operation instruction code will be described in detail below.
（１）１６ビット算術命令（比較）コード「ＣＰ ＢＣ，ｍｎ」（Ｎｏ．Ｍ１）
１６ビット算術命令（比較）コード「ＣＰ ＢＣ，ｍｎ」は、４バイトの命令コードであり、オペランド（ＯＰ）として、命令「ＣＰ」（第１ＯＰ）、ＢＣレジスタ（第２ＯＰ）及び１６ビットの整数値「ｍｎ」（第３ＯＰ）がこの順で配置（規定）されて構成される。
(1) 16-bit arithmetic instruction (comparison) code "CP BC, mn" (No. M1)
The 16-bit arithmetic instruction (comparison) code "CP BC, mn" is a 4-byte instruction code, and the operands (OP) are the instruction "CP" (first OP), the BC register (second OP) and a 16-bit integer. Numerical values "mn" (third OP) are arranged (prescribed) in this order.
１６ビット算術命令（比較）コード「ＣＰ ＢＣ，ｍｎ」が実行されると、ＢＣレジスタに格納されている値と、１６ビットの整数値ｍｎ（１６ビットデータ）とが比較され、その比較結果に応じて、各フラグの状態（セット（１）／リセット（０））が設定される。なお、１６ビット算術命令（比較）コード「ＣＰ ＢＣ，ｍｎ」の実行時におけるＢＣレジスタに格納されている値と１６ビットの整数値ｍｎとの比較処理では、ＢＣレジスタに格納されている値から１６ビットの整数値ｍｎを減算する処理（ＢＣ－ｍｎ）が行われる。そして、この比較（減算）処理の結果に応じて、各フラグの状態が設定される。 When the 16-bit arithmetic instruction (comparison) code "CP BC, mn" is executed, the value stored in the BC register is compared with the 16-bit integer value mn (16-bit data), and the comparison result is Accordingly, the state of each flag (set (1)/reset (0)) is set. When the 16-bit arithmetic instruction (comparison) code "CP BC, mn" is executed, the value stored in the BC register and the 16-bit integer value mn are compared with the value stored in the BC register. A process (BC-mn) for subtracting the 16-bit integer value mn is performed. The state of each flag is set according to the result of this comparison (subtraction) process.
（２）１６ビット算術命令（比較）コード「ＣＰ ＤＥ，ｍｎ」（Ｎｏ．Ｍ２）
１６ビット算術命令（比較）コード「ＣＰ ＤＥ，ｍｎ」は、４バイトの命令コードであり、オペランド（ＯＰ）として、命令「ＣＰ」（第１ＯＰ）、ＤＥレジスタ（第２ＯＰ）及び１６ビットの整数値「ｍｎ」（第３ＯＰ）がこの順で配置（規定）されて構成される。
(2) 16-bit arithmetic instruction (comparison) code "CP DE, mn" (No. M2)
The 16-bit arithmetic instruction (comparison) code "CP DE, mn" is a 4-byte instruction code, and as operands (OP), the instruction "CP" (first OP), DE register (second OP) and a 16-bit integer Numerical values "mn" (third OP) are arranged (prescribed) in this order.
１６ビット算術命令（比較）コード「ＣＰ ＤＥ，ｍｎ」が実行されると、ＤＥレジスタに格納されている値と、１６ビットの整数値ｍｎ（１６ビットデータ）とが比較され、その比較結果に応じて、各フラグの状態（セット（１）／リセット（０））が設定される。なお、１６ビット算術命令（比較）コード「ＣＰ ＤＥ，ｍｎ」の実行時におけるＤＥレジスタに格納されている値と１６ビットの整数値ｍｎとの比較処理では、ＤＥレジスタに格納されている値から１６ビットの整数値ｍｎを減算する処理（ＤＥ－ｍｎ）が行われる。そして、この比較（減算）処理の結果に応じて、各フラグの状態が設定される。 When the 16-bit arithmetic instruction (comparison) code "CP DE, mn" is executed, the value stored in the DE register is compared with the 16-bit integer value mn (16-bit data), and the comparison result is Accordingly, the state of each flag (set (1)/reset (0)) is set. When the 16-bit arithmetic instruction (comparison) code "CP DE, mn" is executed, the value stored in the DE register is compared with the 16-bit integer value mn. A process (DE-mn) for subtracting the 16-bit integer value mn is performed. The state of each flag is set according to the result of this comparison (subtraction) process.
（３）１６ビット算術命令（比較）コード「ＣＰ ＨＬ，ｍｎ」（Ｎｏ．Ｍ３）
１６ビット算術命令（比較）コード「ＣＰ ＨＬ，ｍｎ」は、４バイトの命令コードであり、オペランド（ＯＰ）として、命令「ＣＰ」（第１ＯＰ）、ＨＬレジスタ（第２ＯＰ）及び１６ビットの整数値「ｍｎ」（第３ＯＰ）がこの順で配置（規定）されて構成される。
(3) 16-bit arithmetic instruction (comparison) code "CP HL, mn" (No. M3)
The 16-bit arithmetic instruction (comparison) code "CP HL, mn" is a 4-byte instruction code, and as operands (OP), the instruction "CP" (first OP), HL register (second OP) and a 16-bit integer Numerical values "mn" (third OP) are arranged (prescribed) in this order.
１６ビット算術命令（比較）コード「ＣＰ ＨＬ，ｍｎ」が実行されると、ＨＬレジスタに格納されている値と、１６ビットの整数値ｍｎ（１６ビットデータ）とが比較され、その比較結果に応じて、各フラグの状態（セット（１）／リセット（０））が設定される。なお、１６ビット算術命令（比較）コード「ＣＰ ＨＬ，ｍｎ」の実行時におけるＨＬレジスタに格納されている値と１６ビットの整数値ｍｎとの比較処理では、ＨＬレジスタに格納されている値から１６ビットの整数値ｍｎを減算する処理（ＨＬ－ｍｎ）が行われる。そして、この比較（減算）処理の結果に応じて、各フラグの状態が設定される。 When the 16-bit arithmetic instruction (comparison) code "CP HL, mn" is executed, the value stored in the HL register is compared with the 16-bit integer value mn (16-bit data), and the comparison result is Accordingly, the state of each flag (set (1)/reset (0)) is set. When the 16-bit arithmetic instruction (comparison) code "CP HL, mn" is executed, the value stored in the HL register is compared with the 16-bit integer value mn. A process (HL-mn) for subtracting the 16-bit integer value mn is performed. The state of each flag is set according to the result of this comparison (subtraction) process.
［８ビット算術命令（加算）コード及び８ビット算術命令（減算）コード］
図３５４は、本実施形態の遊技機で実行される各種ソースプログラムで使用可能な８ビット算術命令（加算）コード及び８ビット算術命令（減算）コードの一覧表である。
[8-bit arithmetic instruction (addition) code and 8-bit arithmetic instruction (subtraction) code]
FIG. 354 is a list of 8-bit arithmetic instruction (addition) codes and 8-bit arithmetic instruction (subtraction) codes that can be used in various source programs executed by the gaming machine of this embodiment.
図３５４に記載の命令番号Ｎ１（「ＩＮＣ ｒ」）～命令番号Ｎ４（「ＤＥＣＱ （ｋ）」）の８ビット算術命令（加算）コード及び８ビット算術命令（減算）コードは、本実施形態だけでなく、上記第１及び第２実施形態の遊技機でも使用可能な命令コードである。なお、８ビット算術命令（加算）コードの実行時には、その命令コードの種別（命令番号）に関係なく、Ｎフラグは「０」にセットされ、Ｃフラグの状態は維持され（変化なし）、Ｎフラグ及びＣフラグ以外の各フラグの状態は演算結果（加算／減算結果）に応じて適宜変化する（設定される）。また、８ビット算術命令（減算）コードの実行時には、その命令コードの種別（命令番号）に関係なく、Ｎフラグは「１」にセットされ、Ｃフラグの状態は維持され（変化なし）、Ｎフラグ及びＣフラグ以外の各フラグの状態は演算結果（加算／減算結果）に応じて適宜変化する（設定される）。
以下、各８ビット算術命令（加算）コード及び各８ビット算術命令（減算）コードについて詳述する。
The 8-bit arithmetic instruction (addition) code and 8-bit arithmetic instruction (subtraction) code of instruction number N1 (“INC r”) to instruction number N4 (“DECQ (k)”) shown in FIG. Instead, it is an instruction code that can also be used in the gaming machines of the first and second embodiments. When an 8-bit arithmetic instruction (addition) code is executed, the N flag is set to "0" regardless of the type of instruction code (instruction number), the state of the C flag is maintained (no change), and the N The state of each flag other than the flag and the C flag changes (is set) as appropriate according to the calculation result (addition/subtraction result). When an 8-bit arithmetic instruction (subtraction) code is executed, the N flag is set to "1" regardless of the type of instruction code (instruction number), the state of the C flag is maintained (no change), and the N The state of each flag other than the flag and the C flag changes (is set) as appropriate according to the calculation result (addition/subtraction result).
Each 8-bit arithmetic instruction (addition) code and each 8-bit arithmetic instruction (subtraction) code are described in detail below.
（１）８ビット算術命令（加算）コード「ＩＮＣ ｒ」（Ｎｏ．Ｎ１）
８ビット算術命令（加算）コード「ＩＮＣ ｒ」は、１バイトの命令コードであり、オペランド（ＯＰ）として、命令「ＩＮＣ」（第１ＯＰ）及び演算対象値格納先「ｒ」（第２ＯＰ）がこの順で配置（規定）されて構成される。なお、この８ビット算術命令（加算）コードにおいて、第２ＯＰとして規定される演算対象値格納先「ｒ」は、加算演算の対象となる値（８ビットデータ）の格納先となる１バイトのレジスタｒである。
(1) 8-bit arithmetic instruction (addition) code "INC r" (No. N1)
The 8-bit arithmetic instruction (addition) code "INC r" is a 1-byte instruction code, and the operand (OP) is the instruction "INC" (first OP) and the operation target value storage destination "r" (second OP). They are arranged (prescribed) in this order. In this 8-bit arithmetic instruction (addition) code, the operation object value storage destination "r" defined as the second OP is a 1-byte register that stores the value (8-bit data) to be the object of the addition operation. is r.
８ビット算術命令（加算）コード「ＩＮＣ ｒ」が実行されると、レジスタｒに格納されている値（８ビットデータ）に１が加算され、該加算後の値が、レジスタｒに格納される。 When the 8-bit arithmetic instruction (addition) code "INC r" is executed, 1 is added to the value (8-bit data) stored in register r, and the value after the addition is stored in register r. .
図３５５に、ソースプログラム上で実際に使用され得る８ビット算術命令（加算）コード「ＩＮＣ ｒ」の種類の一覧を示す。８ビット算術命令（加算）コード「ＩＮＣ ｒ」としては、「ＩＮＣ Ａ」（Ｎｏ．Ｎ１ａ）～「ＩＮＣ Ｌ」（Ｎｏ．Ｎ１ｇ）の７種類の命令コードが設けられている。 FIG. 355 shows a list of types of 8-bit arithmetic instruction (addition) code “INC r” that can actually be used on the source program. As the 8-bit arithmetic instruction (addition) code "INC r", seven kinds of instruction codes from "INC A" (No. N1a) to "INC L" (No. N1g) are provided.
例えば、８ビット算術命令（加算）コード「ＩＮＣ Ａ」（Ｎｏ．Ｎ１ａ）が実行されると、Ａレジスタに格納されている値に１が加算され、該加算後の値が、Ａレジスタに格納される。また、例えば、８ビット算術命令（加算）コード「ＩＮＣ Ｈ」（Ｎｏ．Ｎ１ｆ）が実行されると、Ｈレジスタに格納されている値に１が加算され、該加算後の値が、Ｈレジスタに格納される。 For example, when the 8-bit arithmetic instruction (addition) code "INC A" (No. N1a) is executed, 1 is added to the value stored in the A register, and the value after the addition is stored in the A register. be done. Also, for example, when the 8-bit arithmetic instruction (addition) code "INC H" (No. N1f) is executed, 1 is added to the value stored in the H register, and the value after the addition is stored in the H register. stored in
（２）８ビット算術命令（加算）コード「ＩＮＣＱ （ｋ）」（Ｎｏ．Ｎ２）
８ビット算術命令（加算）コード「ＩＮＣＱ （ｋ）」は、Ｑレジスタ（拡張レジスタ）を用いてアドレス指定を行う８ビット算術命令（加算）コードである。８ビット算術命令（加算）コード「ＩＮＣＱ （ｋ）」は、３バイトの命令コードであり、オペランド（ＯＰ）として、命令「ＩＮＣＱ」（第１ＯＰ）及び演算対象値格納先「（ｋ）」（第２ＯＰ）がこの順で配置（規定）されて構成される。なお、この８ビット算術命令（加算）コードにおいて、第２ＯＰとして規定される演算対象値格納先「（ｋ）」は、加算演算の対象となる値（８ビットデータ）の格納先（指定メモリ）の下位側１バイトのアドレス（ｋは８ビットの整数値）である。
(2) 8-bit arithmetic instruction (addition) code "INCQ (k)" (No. N2)
The 8-bit arithmetic instruction (addition) code "INCQ(k)" is an 8-bit arithmetic instruction (addition) code that uses the Q register (extension register) for addressing. The 8-bit arithmetic instruction (addition) code "INCQ (k)" is a 3-byte instruction code, and the operand (OP) is the instruction "INCQ" (first OP) and the operation target value storage destination "(k)" ( 2nd OP) are arranged (prescribed) in this order. Note that, in this 8-bit arithmetic instruction (addition) code, the operation target value storage destination "(k)" defined as the second OP is the storage destination (designated memory) of the value (8-bit data) to be subjected to the addition operation. is a lower 1-byte address (k is an 8-bit integer value).
８ビット算術命令（加算）コード「ＩＮＣＱ （ｋ）」が実行されると、Ｑレジスタに格納された値（指定メモリの上位側１バイトのアドレス）と８ビットの整数値ｋ（指定メモリの下位側１バイトのアドレス）とで指定されるアドレス領域（指定メモリ）に格納されている値（８ビットデータ）に１が加算され、該加算後の値が、Ｑレジスタに格納された値と８ビット整数値ｋとで指定されるアドレス領域に格納される。
When the 8-bit arithmetic instruction (addition) code "INCQ (k)" is executed, the value stored in the Q register (high-order 1-byte address of the designated memory) and the 8-bit integer value k (lower-
（３）８ビット算術命令（減算）コード「ＤＥＣ ｒ」（Ｎｏ．Ｎ３）
８ビット算術命令（減算）コード「ＤＥＣ ｒ」は、１バイトの命令コードであり、オペランド（ＯＰ）として、命令「ＤＥＣ」（第１ＯＰ）及び演算対象値格納先「ｒ」（第２ＯＰ）がこの順で配置（規定）されて構成される。なお、この８ビット算術命令（減算）コードにおいて、第２ＯＰとして規定される演算対象値格納先「ｒ」は、減算演算の対象となる値（８ビットデータ）の格納先となる１バイトのレジスタｒである。
(3) 8-bit arithmetic instruction (subtraction) code "DEC r" (No. N3)
The 8-bit arithmetic instruction (subtraction) code "DEC r" is a 1-byte instruction code, and the operand (OP) is the instruction "DEC" (first OP) and the operation target value storage destination "r" (second OP). They are arranged (prescribed) in this order. In this 8-bit arithmetic instruction (subtraction) code, the operation object value storage destination "r" defined as the second OP is a 1-byte register that stores the value (8-bit data) to be the object of the subtraction operation. is r.
８ビット算術命令（減算）コード「ＤＥＣ ｒ」が実行されると、レジスタｒに格納されている値（８ビットデータ）から１が減算され、該減算後の値が、レジスタｒに格納される。 When the 8-bit arithmetic instruction (subtraction) code "DEC r" is executed, 1 is subtracted from the value (8-bit data) stored in register r, and the value after the subtraction is stored in register r. .
図３５５に、ソースプログラム上で実際に使用され得る８ビット算術命令（減算）コード「ＤＥＣ ｒ」の種類の一覧を示す。８ビット算術命令（減算）コード「ＤＥＣ ｒ」としては、「ＤＥＣ Ａ」（Ｎｏ．Ｎ３ａ）～「ＤＥＣ Ｌ」（Ｎｏ．Ｎ３ｇ）の７種類の命令コードが設けられている。 FIG. 355 shows a list of types of 8-bit arithmetic instruction (subtraction) code “DEC r” that can actually be used on the source program. As the 8-bit arithmetic instruction (subtraction) code "DEC r", seven kinds of instruction codes from "DEC A" (No. N3a) to "DEC L" (No. N3g) are provided.
例えば、８ビット算術命令（減算）コード「ＤＥＣ Ａ」（Ｎｏ．Ｎ３ａ）が実行されると、Ａレジスタに格納されている値から１が減算され、該減算後の値が、Ａレジスタに格納される。また、例えば、８ビット算術命令（減算）コード「ＤＥＣ Ｈ」（Ｎｏ．Ｎ３ｆ）が実行されると、Ｈレジスタに格納されている値から１が減算され、該減算後の値が、Ｈレジスタに格納される。 For example, when the 8-bit arithmetic instruction (subtraction) code "DEC A" (No. N3a) is executed, 1 is subtracted from the value stored in the A register, and the value after the subtraction is stored in the A register. be done. Also, for example, when the 8-bit arithmetic instruction (subtraction) code "DEC H" (No. N3f) is executed, 1 is subtracted from the value stored in the H register, and the value after the subtraction is stored in the H register. stored in
（４）８ビット算術命令（減算）コード「ＤＥＣＱ （ｋ）」（Ｎｏ．Ｎ４）
８ビット算術命令（減算）コード「ＤＥＣＱ （ｋ）」は、Ｑレジスタ（拡張レジスタ）を用いてアドレス指定を行う８ビット算術命令（減算）コードである。８ビット算術命令（減算）コード「ＤＥＣＱ （ｋ）」は、３バイトの命令コードであり、オペランド（ＯＰ）として、命令「ＤＥＣＱ」（第１ＯＰ）及び演算対象値格納先「（ｋ）」（第２ＯＰ）がこの順で配置（規定）されて構成される。なお、この８ビット算術命令（減算）コードにおいて、第２ＯＰとして規定される演算対象値格納先「（ｋ）」は、減算演算の対象となる値（８ビットデータ）の格納先（指定メモリ）の下位側１バイトのアドレス（ｋは８ビットの整数値）である。
(4) 8-bit arithmetic instruction (subtraction) code "DECQ (k)" (No. N4)
The 8-bit arithmetic instruction (subtraction) code "DECQ(k)" is an 8-bit arithmetic instruction (subtraction) code that uses the Q register (extended register) for addressing. The 8-bit arithmetic instruction (subtraction) code "DECQ (k)" is a 3-byte instruction code, and the operand (OP) is the instruction "DECQ" (first OP) and the operation target value storage destination "(k)" ( 2nd OP) are arranged (prescribed) in this order. In this 8-bit arithmetic instruction (subtraction) code, the operation target value storage destination "(k)" defined as the second OP is the storage destination (designated memory) of the value (8-bit data) to be the target of the subtraction operation. is a lower 1-byte address (k is an 8-bit integer value).
８ビット算術命令（減算）コード「ＤＥＣＱ （ｋ）」が実行されると、Ｑレジスタに格納された値（指定メモリの上位側１バイトのアドレス）と８ビットの整数値ｋ（指定メモリの下位側１バイトのアドレス）とで指定されるアドレス領域（指定メモリ）に格納されている値（８ビットデータ）から１が減算され、該減算後の値が、Ｑレジスタに格納された値と８ビット整数値ｋとで指定されるアドレス領域に格納される。
When the 8-bit arithmetic instruction (subtraction) code "DECQ (k)" is executed, the value stored in the Q register (high-order 1-byte address of the designated memory) and the 8-bit integer value k (lower-
［１６ビット算術命令（加算）コード及び１６ビット算術命令（減算）コード］
図３５６は、本実施形態の遊技機で実行される各種ソースプログラムで使用可能な１６ビット算術命令（加算）コード及び１６ビット算術命令（減算）コードの一覧表である。
[16-bit arithmetic instruction (addition) code and 16-bit arithmetic instruction (subtraction) code]
FIG. 356 is a list of 16-bit arithmetic instruction (addition) codes and 16-bit arithmetic instruction (subtraction) codes that can be used in various source programs executed by the gaming machine of this embodiment.
図３５６に記載の命令番号Ｏ１（「ＩＮＣ ＢＣ」）～命令番号Ｏ１０（「ＡＤＤＷＢ ＤＥ，Ａ」）の１６ビット算術命令（加算）コード及び１６ビット算術命令（減算）コードは、本実施形態だけでなく、上記第１及び第２実施形態の遊技機でも使用可能な命令コードである。なお、１６ビット算術命令（加算）コード「ＩＮＣ ＢＣ」～「ＩＮＣ ＨＬ」、及び、１６ビット算術命令（減算）コード「ＤＥＣ ＢＣ」～「ＤＥＣ ＨＬ」の実行時には、その命令コードの種別（命令番号）に関係なく、ＴＺフラグの状態は演算結果（加算／減算結果）に応じて適宜変化し（設定され）、その他の各フラグの状態は維持される（変化しない）。また、１６ビット算術命令（加算）コード「ＡＤＤＷＢ ＨＬ，Ａ」～「ＡＤＤＷＢ ＤＥ，Ａ」の実行時には、その命令コードの種別（命令番号）に関係なく、Ｎフラグに「０」がセットされ、その他の各フラグの状態は演算結果（加算／減算結果）に応じて適宜変化する（設定される）。 The 16-bit arithmetic instruction (addition) code and the 16-bit arithmetic instruction (subtraction) code of instruction number O1 (“INC BC”) to instruction number O10 (“ADDWB DE, A”) described in FIG. Instead, it is an instruction code that can also be used in the gaming machines of the first and second embodiments. When executing the 16-bit arithmetic instruction (addition) codes "INC BC" to "INC HL" and the 16-bit arithmetic instruction (subtraction) codes "DEC BC" to "DEC HL", the type of instruction code (instruction number), the state of the TZ flag appropriately changes (is set) according to the calculation result (addition/subtraction result), and the states of the other flags are maintained (not changed). When executing the 16-bit arithmetic instruction (addition) codes "ADDWB HL, A" to "ADDWB DE, A", the N flag is set to "0" regardless of the type of the instruction code (instruction number). The states of other flags change (set) as appropriate according to the calculation result (addition/subtraction result).
（１）１６ビット算術命令（加算）コード「ＩＮＣ ＢＣ」（Ｎｏ．Ｏ１）、「ＩＮＣ ＤＥ」（ＮｏＯ２）、「ＩＮＣ ＨＬ」（Ｎｏ．Ｏ３）
１６ビット算術命令（加算）コード「ＩＮＣ ＢＣ」、「ＩＮＣ ＤＥ」及び「ＩＮＣ ＨＬ」はそれぞれ、１バイトの命令コードであり、オペランド（ＯＰ）として、命令「ＩＮＣ」（第１ＯＰ）及び演算対象値格納先「ｓｓ（ＢＣ、ＤＥ及びＨＬレジスタ）」（第２ＯＰ）がこの順で配置（規定）されて構成される。なお、この１６ビット算術命令（加算）コードにおいて、第２ＯＰとして規定される演算対象値格納先「ｓｓ」は、加算演算の対象となる値（１６ビットデータ）が格納されているペアレジスタｓｓである。
(1) 16-bit arithmetic instruction (addition) code "INC BC" (No. O1), "INC DE" (No. O2), "INC HL" (No. O3)
The 16-bit arithmetic instruction (addition) codes "INC BC", "INC DE" and "INC HL" are respectively 1-byte instruction codes, and as operands (OP), the instruction "INC" (first OP) and the operation target A value storage destination "ss (BC, DE and HL registers)" (second OP) is arranged (prescribed) in this order. In this 16-bit arithmetic instruction (addition) code, the operation object value storage destination "ss" defined as the second OP is a pair register ss that stores the value (16-bit data) to be the object of the addition operation. be.
１６ビット算術命令（加算）コード「ＩＮＣ ＢＣ」が実行されると、ＢＣレジスタに格納されている値（１６ビットデータ）に１が加算され、該加算後の値が、ＢＣレジスタに格納される。１６ビット算術命令（加算）コード「ＩＮＣ ＤＥ」が実行されると、ＤＥレジスタに格納されている値に１が加算され、該加算後の値が、ＤＥレジスタに格納される。また、１６ビット算術命令（加算）コード「ＩＮＣ ＨＬ」が実行されると、ＨＬレジスタに格納されている値に１が加算され、該加算後の値が、ＨＬレジスタに格納される。 When the 16-bit arithmetic instruction (addition) code "INC BC" is executed, 1 is added to the value (16-bit data) stored in the BC register, and the value after the addition is stored in the BC register. . When the 16-bit arithmetic instruction (addition) code "INC DE" is executed, 1 is added to the value stored in the DE register, and the value after the addition is stored in the DE register. Also, when the 16-bit arithmetic instruction (addition) code "INC HL" is executed, 1 is added to the value stored in the HL register, and the value after the addition is stored in the HL register.
（２）１６ビット算術命令（減算）コード「ＤＥＣ ＢＣ」（Ｎｏ．Ｏ４）、「ＤＥＣ ＤＥ」（ＮｏＯ５）、「ＤＥＣ ＨＬ」（Ｎｏ．Ｏ６）
１６ビット算術命令（減算）コード「ＤＥＣ ＢＣ」、「ＤＥＣ ＤＥ」及び「ＤＥＣ ＨＬ」はそれぞれ、１バイトの命令コードであり、オペランド（ＯＰ）として、命令「ＤＥＣ」（第１ＯＰ）及び演算対象値格納先「ｓｓ（ＢＣ、ＤＥ及びＨＬレジスタ）」（第２ＯＰ）がこの順で配置（規定）されて構成される。なお、この１６ビット算術命令（減算）コードにおいて、第２ＯＰとして規定される演算対象値格納先「ｓｓ」は、減算演算の対象となる値（１６ビットデータ）が格納されているペアレジスタｓｓである。
(2) 16-bit arithmetic instruction (subtraction) code "DEC BC" (No. O4), "DEC DE" (No. O5), "DEC HL" (No. O6)
The 16-bit arithmetic instruction (subtraction) codes ``DEC BC'', ``DEC DE'' and ``DEC HL'' are 1-byte instruction codes, respectively. A value storage destination "ss (BC, DE and HL registers)" (second OP) is arranged (prescribed) in this order. In this 16-bit arithmetic instruction (subtraction) code, the operation object value storage destination "ss" defined as the second OP is a pair register ss that stores the value (16-bit data) to be the object of the subtraction operation. be.
１６ビット算術命令（減算）コード「ＤＥＣ ＢＣ」が実行されると、ＢＣレジスタに格納されている値（１６ビットデータ）から１が減算され、該減算後の値が、ＢＣレジスタに格納される。１６ビット算術命令（減算）コード「ＤＥＣ ＤＥ」が実行されると、ＤＥレジスタに格納された値から１が減算され、該減算後の値が、ＤＥレジスタに格納される。また、１６ビット算術命令（減算）コード「ＤＥＣ ＨＬ」が実行されると、ＨＬレジスタに格納された値から１が減算され、該減算後の値が、ＨＬレジスタに格納される。 When the 16-bit arithmetic instruction (subtraction) code "DEC BC" is executed, 1 is subtracted from the value (16-bit data) stored in the BC register, and the value after the subtraction is stored in the BC register. . When the 16-bit arithmetic instruction (subtraction) code "DEC DE" is executed, 1 is subtracted from the value stored in the DE register, and the value after the subtraction is stored in the DE register. Also, when the 16-bit arithmetic instruction (subtraction) code "DEC HL" is executed, 1 is subtracted from the value stored in the HL register, and the value after the subtraction is stored in the HL register.
（３）１６ビット算術命令（加算）コード「ＡＤＤＷＢ ＨＬ，Ａ」（Ｎｏ．Ｏ７）、「ＡＤＤＷＢ ＨＬ，ｒ」（Ｎｏ．Ｏ８）
１６ビット算術命令（加算）コード「ＡＤＤＷＢ ＨＬ，Ａ」は、１バイトの命令コードであり、オペランド（ＯＰ）として、命令「ＡＤＤＷＢ」（第１ＯＰ）、第１演算対象値格納先「ＨＬ」（第２ＯＰ）及び第２演算対象値格納先「Ａ」（第３ＯＰ）がこの順で配置（規定）されて構成される。また、１６ビット算術命令（加算）コード「ＡＤＤＷＢ ＨＬ，ｒ」は、２バイトの命令コードであり、オペランド（ＯＰ）として、命令「ＡＤＤＷＢ」（第１ＯＰ）、第１演算対象値格納先「ＨＬ」（第２ＯＰ）及び第２演算対象値格納先「ｒ（Ａ、Ｈ及びＬレジスタ以外の汎用レジスタ）」（第３ＯＰ）がこの順で配置（規定）されて構成される。なお、これらの１６ビット算術命令（加算）コードにおいて、第２ＯＰとして規定される第１演算対象値格納先「ＨＬ」は、加算演算の対象となる一方の値（１６ビットデータ）が格納されているＨＬレジスタであり、第３ＯＰとして規定される第２演算対象値格納先「Ａ」及び「ｒ」は、それぞれ、加算演算の対象となる他方の値が格納されているＡレジスタ、並びに、Ａ、Ｈ及びＬレジスタ以外の汎用レジスタである。
(3) 16-bit arithmetic instruction (addition) code "ADDWB HL, A" (No. O7), "ADDWB HL, r" (No. O8)
The 16-bit arithmetic instruction (addition) code "ADDWB HL, A" is a 1-byte instruction code, and the operand (OP) is the instruction "ADDWB" (first OP), the first operation target value storage destination "HL" ( 2nd OP) and the storage destination of the value to be computed “A” (3rd OP) are arranged (prescribed) in this order. The 16-bit arithmetic instruction (addition) code "ADDWB HL, r" is a 2-byte instruction code, and the operand (OP) is the instruction "ADDWB" (first OP), the first operation target value storage destination "HL ' (2nd OP) and the storage destination of the value to be operated on 'r (general-purpose registers other than the A, H and L registers)' (3rd OP) are arranged (defined) in this order. In these 16-bit arithmetic instruction (addition) codes, the first operation object value storage destination "HL" defined as the second OP stores one value (16-bit data) to be the object of the addition operation. The second operation target value storage destinations "A" and "r" defined as the third OP are the HL registers where the other value to be added is stored, respectively, and the A register, which stores the other value to be added. , H and L registers.
１６ビット算術命令（加算）コード「ＡＤＤＷＢ ＨＬ，Ａ」が実行されると、ＨＬレジスタに格納されている値にＡレジスタに格納されている値が加算され、該加算後の値が、ＨＬレジスタに格納される。また、１６ビット算術命令（加算）コード「ＡＤＤＷＢ ＨＬ，ｒ」が実行されると、ＨＬレジスタに格納されている値に、レジスタｒ（Ｂ、Ｃ、Ｄ又はＥレジスタ）に格納されている値が加算され、該加算後の値が、ＨＬレジスタに格納される。 When the 16-bit arithmetic instruction (addition) code "ADDWB HL, A" is executed, the value stored in the HL register is added to the value stored in the A register, and the value after the addition is stored in the HL register. stored in Also, when the 16-bit arithmetic instruction (addition) code "ADDWB HL, r" is executed, the value stored in the HL register is changed to the value stored in register r (B, C, D or E register). is added, and the value after the addition is stored in the HL register.
図３５７に、ソースプログラム上で実際に使用され得る１６ビット算術命令（加算）コード「ＡＤＤＷＢ ＨＬ，ｒ」の種類の一覧を示す。１６ビット算術命令（加算）コード「ＡＤＤＷＢ ＨＬ，ｒ」としては、「ＡＤＤＷＢ ＨＬ，Ｂ」（Ｎｏ．Ｏ８ａ）～「ＡＤＤＷＢ ＨＬ，Ｅ」（Ｎｏ．Ｏ８ｄ）の４種類の命令コードが設けられている。 FIG. 357 shows a list of types of 16-bit arithmetic instruction (addition) code “ADDWB HL,r” that can actually be used on the source program. As the 16-bit arithmetic instruction (addition) code "ADDWB HL,r", four types of instruction codes, "ADDWB HL,B" (No. O8a) to "ADDWB HL,E" (No.O8d), are provided. there is
例えば、論理演算命令コード「ＡＤＤＷＢ ＨＬ，Ｂ」（Ｎｏ．Ｏ８ａ）が実行されると、ＨＬレジスタに格納されたている値にＢレジスタに格納されている値が加算され、該加算後の値が、ＨＬレジスタに格納される。また、例えば、論理演算命令コード「ＡＤＤＷＢ ＨＬ，Ｄ」（Ｎｏ．Ｏ８ｃ）が実行されると、ＨＬレジスタに格納されている値にＤレジスタに格納されている値が加算され、該加算後の値が、ＨＬレジスタに格納される。 For example, when the logical operation instruction code "ADDWB HL, B" (No. O8a) is executed, the value stored in the HL register is added to the value stored in the B register, and the value after the addition is is stored in the HL register. Further, for example, when the logical operation instruction code "ADDWB HL, D" (No. O8c) is executed, the value stored in the HL register is added to the value stored in the D register, and after the addition, The value is stored in the HL register.
（４）１６ビット算術命令（加算）コード「ＡＤＤＷＢ ＢＣ，Ａ」（Ｎｏ．Ｏ９）、「ＡＤＤＷＢ ＤＥ，Ａ」（Ｎｏ．Ｏ１０）
１６ビット算術命令（加算）コード「ＡＤＤＷＢ ＢＣ，Ａ」は、２バイトの命令コードであり、オペランド（ＯＰ）として、命令「ＡＤＤＷＢ」（第１ＯＰ）、第１演算対象値格納先「ＢＣ」（第２ＯＰ）及び第２演算対象値格納先「Ａ」（第３ＯＰ）がこの順で配置（規定）されて構成される。また、１６ビット算術命令（加算）コード「ＡＤＤＷＢ ＤＥ，Ａ」は、２バイトの命令コードであり、オペランド（ＯＰ）として、命令「ＡＤＤＷＢ」（第１ＯＰ）、第１演算対象値格納先「ＤＥ」（第２ＯＰ）及び第２演算対象値格納先「Ａ」（第３ＯＰ）がこの順で配置（規定）されて構成される。なお、これらの１６ビット算術命令（加算）コードにおいて、第２ＯＰとして規定される第１演算対象値格納先「ＢＣ」及び「ＤＥ」は、加算演算の対象となる一方の値（１６ビットデータ）が格納されているＢＣ及びＤＥレジスタであり、第３ＯＰとして規定される第２演算対象値格納先「Ａ」は、加算演算の対象となる他方の値が格納されているＡレジスタである。
(4) 16-bit arithmetic instruction (addition) code "ADDWB BC, A" (No. O9), "ADDWB DE, A" (No. O10)
The 16-bit arithmetic instruction (addition) code "ADDWB BC, A" is a 2-byte instruction code, and the operand (OP) is the instruction "ADDWB" (first OP), the first operation target value storage destination "BC" ( 2nd OP) and the storage destination of the value to be computed “A” (3rd OP) are arranged (prescribed) in this order. The 16-bit arithmetic instruction (addition) code "ADDWB DE, A" is a 2-byte instruction code, and the operand (OP) is the instruction "ADDWB" (first OP), the first operation target value storage destination "DE ' (2nd OP) and the storage destination of the value to be computed 'A' (3rd OP) are arranged (prescribed) in this order. In these 16-bit arithmetic instruction (addition) codes, the first operation object value storage destinations "BC" and "DE" defined as the second OP are one value (16-bit data) to be the object of the addition operation. are stored in the BC and DE registers, and the second operation object value storage destination "A" defined as the third OP is the A register in which the other value to be the addition operation object is stored.
１６ビット算術命令（加算）コード「ＡＤＤＷＢ ＢＣ，Ａ」が実行されると、ＢＣレジスタに格納されている値（１６ビットデータ）にＡレジスタに格納されている値が加算され、該加算後の値が、ＢＣレジスタに格納される。また、１６ビット算術命令（加算）コード「ＡＤＤＷＢ ＤＥ，Ａ」が実行されると、ＤＥレジスタに格納されている値にＡレジスタに格納されている値が加算され、該加算後の値が、ＤＥレジスタに格納される。 When the 16-bit arithmetic instruction (addition) code "ADDWB BC, A" is executed, the value stored in the A register is added to the value (16-bit data) stored in the BC register, and the value after the addition is The value is stored in the BC register. Also, when the 16-bit arithmetic instruction (addition) code "ADDWB DE, A" is executed, the value stored in the DE register is added to the value stored in the A register, and the value after the addition is Stored in the DE register.
＜各種ソースプログラム例＞
上記図３０４～図３５７で説明した各種命令コードの一部は、上記第１及び第２実施形態において説明したように、遊技の進行を制御するための各種ソースプログラムにおいて適宜使用されている。そして、具体的な説明は省略するが、本実施形態で新たに設けられた命令コード（図３０４～図３５７中の「新」欄において〇印が記載された命令コード）もまた、遊技の進行を制御するための各種ソースプログラムにおいて適宜採用することができる。
<Various source program examples>
Some of the various instruction codes explained in FIGS. 304 to 357 are appropriately used in various source programs for controlling the progress of the game, as explained in the first and second embodiments. Although the specific explanation is omitted, the command code newly provided in this embodiment (the command code marked with a circle in the "new" column in FIGS. 304 to 357) is also can be appropriately adopted in various source programs for controlling the
ここで、上記図３０４～図３５７で説明した本実施形態で新たに設けられた命令コードを使用した各種ソースプログラム例（プログラム例１～２９）を説明する。なお、各プログラム例の説明では、本実施形態で新たに設けられた命令コード（新命令コード）の機能の優位性を明確にするため、新命令コードを使用しないで同様の機能（処理動作）を作用させる場合のプログラム（上記第１及び第２の実施形態の遊技機で使用されている命令コードを用いて生成されたプログラム）も比較例として示す。また、下記各種プログラムの実行処理は、メインＣＰＵ１０１により行われる。
Here, various source program examples (program examples 1 to 29) using the instruction codes newly provided in this embodiment explained in FIGS. 304 to 357 will be explained. In addition, in the description of each program example, in order to clarify the superiority of the function of the instruction code (new instruction code) newly provided in this embodiment, the same function (processing operation) without using the new instruction code (a program generated using the instruction code used in the gaming machines of the first and second embodiments) is also shown as a comparative example. Further, the
［エクスチェンジ命令コードを使用したプログラム例］
まず、本実施形態で新たに設けられたエクスチェンジ命令コードを使用した各種プログラム例を説明する。
[Program example using exchange instruction code]
First, various program examples using the exchange instruction code newly provided in this embodiment will be described.
（１）プログラム例１
プログラム例１では、ＨＬレジスタを使用して、Ａレジスタに格納されている値と、指定されたメインＲＡＭ１０３内のアドレス領域（ｗＡＲＥＡ０）に格納されている値とを交換する機能（処理動作）を実現するためのプログラム例を説明する。図３５８Ａ及び図３５８Ｂに、それぞれ、上記第１、第２実施形態の遊技機で使用されている命令コードを用いて生成されたプログラム例１－Ａ、及び、本実施形態で新たに設けられたエクスチェンジ命令コードを用いて生成されたプログラム例１－Ｂを示す。
(1) Program example 1
In program example 1, a function (processing operation) of exchanging the value stored in the A register with the value stored in the designated address area (wAREA0) in the
上記第１及び第２実施形態の遊技機で使用されている命令コードを用いた場合、図３５８Ａに示すように、まず、ソースコード「ＬＤ ＨＬ，ｗＡＲＥＡ０」を実行して、交換対象となる一方の値が格納されているメインＲＡＭ１０３内の領域のアドレス（ｗＡＲＥＡ０）をＨＬレジスタにセット（ロード）する。次いで、ソースコード「ＬＤ Ｂ，（ＨＬ）」を実行して、ＨＬレジスタにセットされたアドレス（ｗＡＲＥＡ０）に格納されている値（交換対象となる一方の値）を、Ｂレジスタにセット（ロード）する。次いで、ソースコード「ＬＤ （ＨＬ），Ａ」を実行して、Ａレジスタに格納されている値（交換対象となる他方の値）を、ＨＬレジスタにセットされたアドレス（ｗＡＲＥＡ０）の領域（指定メモリ）にセット（ロード）する。そして、ソースコード「ＬＤ Ａ，Ｂ」を実行して、Ｂレジスタに格納されている値（交換対象となる一方の値）を、Ａレジスタにセット（ロード）する。 When using the instruction code used in the game machines of the first and second embodiments, as shown in FIG. is set (loaded) in the HL register. Next, the source code "LD B, (HL)" is executed to set (load) the value (one value to be exchanged) stored at the address (wAREA0) set in the HL register to the B register. )do. Next, the source code "LD (HL), A" is executed, and the value stored in the A register (the other value to be exchanged) is transferred to the area (specified memory). Then, the source code "LD A, B" is executed to set (load) the value stored in the B register (one value to be exchanged) to the A register.
上記第１及び第２実施形態の遊技機で使用されている命令コードを用いた場合には、上述した４つのソースコードを順次実行することにより、Ａレジスタに格納されている値と、指定アドレス領域（ｗＡＲＥＡ０）に格納されている値とを交換することができる。なお、このソースプログラムでは、ソースコード「ＬＤ ＨＬ，ｗＡＲＥＡ０」、「ＬＤ Ｂ，（ＨＬ）」、「ＬＤ （ＨＬ），Ａ」及び「ＬＤ Ａ，Ｂ」のバイト数（容量）は、それぞれ、３バイト、１バイト、１バイト及び１バイトであり、プログラム例１－Ａのプログラムの合計バイト数は、６バイトとなる。 When using the instruction code used in the game machine of the first and second embodiments, the value stored in the A register and the specified address are obtained by sequentially executing the four source codes described above. It can be exchanged with the value stored in the area (wAREA0). In this source program, the number of bytes (capacity) of the source codes "LD HL, wAREA0", "LD B, (HL)", "LD (HL), A" and "LD A, B" are respectively 3 bytes, 1 byte, 1 byte and 1 byte, and the total number of bytes of the program of program example 1-A is 6 bytes.
一方、本実施形態で新たに設けられたエクスチェンジ命令コードを用いた場合、図３５８Ｂに示すように、まず、ソースコード「ＬＤ ＨＬ，ｗＡＲＥＡ０」を実行して、交換対象となる一方の値が格納されている領域のアドレス（ｗＡＲＥＡ０）をＨＬレジスタにセット（ロード）する。次いで、ソースコード「ＥＸ Ａ，（ＨＬ）」（新命令コード：図３０６中のＮｏ．Ａ１０ｋ）を実行して、Ａレジスタに格納されている値と、ＨＬレジスタにセットされたアドレス（ｗＡＲＥＡ０）に格納されている値とを交換する。 On the other hand, when the exchange instruction code newly provided in this embodiment is used, as shown in FIG. set (load) the address (wAREA0) of the area where the Next, the source code "EX A, (HL)" (new instruction code: No. A10k in Fig. 306) is executed to obtain the value stored in the A register and the address (wAREA0) set in the HL register. exchanges the value stored in
本実施形態で新たに設けられたエクスチェンジ命令コードを用いた場合には、上述した２つのソースコードを順次実行することにより、Ａレジスタに格納されている値と、指定アドレス領域（ｗＡＲＥＡ０）に格納されている値とを交換することができる。なお、このソースプログラムでは、ソースコード「ＬＤ ＨＬ，ｗＡＲＥＡ０」及び「ＥＸ Ａ，（ＨＬ）」のバイト数（容量）は、それぞれ、３バイト及び２バイトであり、プログラム例１－Ｂのプログラムの合計バイト数は、５バイトとなる。 When the exchange instruction code newly provided in this embodiment is used, the value stored in the A register and the value stored in the specified address area (wAREA0) are stored by sequentially executing the two source codes described above. can be exchanged with the value In this source program, the number of bytes (capacity) of the source codes "LD HL, wAREA0" and "EX A, (HL)" are 3 bytes and 2 bytes, respectively. The total number of bytes is 5 bytes.
上述のように、プログラム例１では、本実施形態で新たに設けられたエクスチェンジ命令コードを用いた場合、それを用いない場合に比べて、同じ機能（処理動作）を実現するためのプログラムの容量（バイト数）を減らすことができる。 As described above, in program example 1, when the exchange instruction code newly provided in this embodiment is used, the capacity of the program for realizing the same function (processing operation) is greater than when the exchange instruction code is not used. (number of bytes) can be reduced.
（２）プログラム例２
プログラム例２では、インデックス・レジスタＩＸを使用して、Ｂレジスタに格納されている値と、指定されたメインＲＡＭ１０３内のアドレス領域（ｗＡＲＥＡ０）に格納されている値とを交換する機能（処理動作）を実現するためのプログラム例を説明する。図３５９Ａ及び図３５９Ｂに、それぞれ、上記第１、第２実施形態の遊技機で使用されている命令コードを用いて生成されたプログラム例２－Ａ、及び、本実施形態で新たに設けられたエクスチェンジ命令コードを用いて生成されたプログラム例２－Ｂを示す。
(2) Program example 2
In program example 2, a function (processing operation ) will be described below. 359A and 359B respectively show a program example 2-A generated using the instruction code used in the gaming machines of the first and second embodiments, and a program newly provided in this embodiment. FIG. 2 shows a program example 2-B generated using the exchange instruction code; FIG.
上記第１及び第２実施形態の遊技機で使用されている命令コードを用いた場合、図３５９Ａに示すように、まず、ソースコード「ＬＤ ＩＸ，ｗＡＲＥＡ０」を実行して、交換対象となる一方の値が格納されているメインＲＡＭ１０３内の領域のアドレス（ｗＡＲＥＡ０）をインデックス・レジスタＩＸにセット（ロード）する。次いで、ソースコード「ＬＤ Ａ，（ＩＸ）」を実行して、インデックス・レジスタＩＸにセットされたアドレス（ｗＡＲＥＡ０）に格納されている値（交換対象となる一方の値）を、Ａレジスタにセット（ロード）する。次いで、ソースコード「ＬＤ （ＩＸ），Ｂ」を実行して、Ｂレジスタに格納されている値（交換対象となる他方の値）を、インデックス・レジスタＩＸにセットされたアドレス（ｗＡＲＥＡ０）の領域にセット（ロード）する。そして、ソースコード「ＬＤ Ｂ，Ａ」を実行して、Ａレジスタに格納されている値（交換対象となる一方の値）を、Ｂレジスタにセット（ロード）する。 When using the instruction code used in the game machines of the first and second embodiments, as shown in FIG. is set (loaded) in the index register IX. Next, the source code "LD A, (IX)" is executed to set the value (one value to be exchanged) stored at the address (wAREA0) set in the index register IX to the A register. (load). Next, the source code "LD (IX), B" is executed to transfer the value stored in the B register (the other value to be exchanged) to the area of the address (wAREA0) set in the index register IX. set (load) to Then, the source code "LD B, A" is executed to set (load) the value stored in the A register (one value to be exchanged) to the B register.
上記第１及び第２実施形態の遊技機で使用されている命令コードを用いた場合には、上述した４つのソースコードを順次実行することにより、Ｂレジスタに格納されている値と、指定アドレス領域（ｗＡＲＥＡ０）に格納されている値とを交換することができる。なお、このソースプログラムでは、ソースコード「ＬＤ ＩＸ，ｗＡＲＥＡ０」、「ＬＤ Ａ，（ＩＸ）」、「ＬＤ （ＩＸ），Ｂ」及び「ＬＤ Ｂ，Ａ」のバイト数（容量）は、それぞれ、４バイト、２バイト、２バイト及び１バイトであり、プログラム例２－Ａのプログラムの合計バイト数は、９バイトとなる。 When the instruction code used in the game machine of the first and second embodiments is used, the value stored in the B register and the specified address are obtained by sequentially executing the four source codes described above. It can be exchanged with the value stored in the area (wAREA0). In this source program, the number of bytes (capacity) of the source codes "LD IX, wAREA0", "LD A, (IX)", "LD (IX), B" and "LD B, A" are respectively 4 bytes, 2 bytes, 2 bytes and 1 byte, and the total number of bytes of the program of program example 2-A is 9 bytes.
一方、本実施形態で新たに設けられたエクスチェンジ命令コードを用いた場合、図３５９Ｂに示すように、まず、ソースコード「ＬＤ ＩＸ，ｗＡＲＥＡ０」を実行して、交換対象となる一方の値が格納されている領域のアドレス（ｗＡＲＥＡ０）をインデックス・レジスタＩＸにセット（ロード）する。次いで、ソースコード「ＥＸ Ｂ，（ＩＸ）」（新命令コード：図３０７中のＮｏ．Ａ１８ｂ）を実行して、Ｂレジスタに格納されている値と、インデックス・レジスタＩＸにセットされたアドレス（ｗＡＲＥＡ０）に格納されている値とを交換する。 On the other hand, when the exchange instruction code newly provided in this embodiment is used, as shown in FIG. Set (load) the address (wAREA0) of the area where the Next, the source code "EX B, (IX)" (new instruction code: No. A18b in FIG. 307) is executed to obtain the value stored in the B register and the address set in the index register IX ( wAREA0).
本実施形態で新たに設けられたエクスチェンジ命令コードを用いた場合には、上述した２つのソースコードを順次実行することにより、Ｂレジスタに格納されている値と、指定アドレス領域（ｗＡＲＥＡ０）に格納されている値とを交換することができる。なお、このソースプログラムでは、ソースコード「ＬＤ ＩＸ，ｗＡＲＥＡ０」及び「ＥＸ Ｂ，（ＩＸ）」のバイト数（容量）は、それぞれ、４バイト及び２バイトであり、プログラム例２－Ｂのプログラムの合計バイト数は、６バイトとなる。 When the exchange instruction code newly provided in this embodiment is used, the value stored in the B register and the value stored in the designated address area (wAREA0) are stored in the specified address area (wAREA0) by sequentially executing the two source codes described above. can be exchanged with the value In this source program, the number of bytes (capacity) of the source codes "LD IX, wAREA0" and "EX B, (IX)" are 4 bytes and 2 bytes, respectively. The total number of bytes is 6 bytes.
上述のように、プログラム例２においても、本実施形態で新たに設けられたエクスチェンジ命令コードを用いた場合、それを用いない場合に比べて、同じ機能（処理動作）を実現するためのプログラムの容量（バイト数）を減らすことができる。 As described above, even in program example 2, when the exchange instruction code newly provided in the present embodiment is used, the program for realizing the same function (processing operation) is compared to when the exchange instruction code is not used. Capacity (number of bytes) can be reduced.
（３）プログラム例３
プログラム例３では、Ｑレジスタ及びＣレジスタを使用して、Ａレジスタに格納されている値と、指定されたメインＲＡＭ１０３内のアドレス領域に格納されている値とを交換する機能（処理動作）を実現するためのプログラム例を説明する。図３６０Ａ及び図３６０Ｂに、それぞれ、上記第１、第２実施形態の遊技機で使用されている命令コードを用いて生成されたプログラム例３－Ａ、及び、本実施形態で新たに設けられたエクスチェンジ命令コードを用いて生成されたプログラム例３－Ｂを示す。
(3) Program example 3
In program example 3, the function (processing operation) of exchanging the value stored in the A register and the value stored in the specified address area in the
上記第１及び第２実施形態の遊技機で使用されている命令コードを用いた場合、図３６０Ａに示すように、まず、ソースコード「ＬＤＱ Ｃ，（ｗＡＲＥＡ０）」を実行して、Ｑレジスタに格納された値（指定メモリの上位側１バイトのアドレス）と８ビットデータ「ｗＡＲＥＡ０」（指定メモリの下位側１バイトのアドレス）とで指定されるメインＲＡＭ１０３内のアドレス領域（指定メモリ）に格納されている値（交換対象となる一方の値）を、Ｃレジスタにセット（ロード）する。次いで、ソースコード「ＬＤＱ （ｗＡＲＥＡ０），Ａ」を実行して、Ａレジスタに格納されている値（交換対象となる他方の値）を、Ｑレジスタに格納された値と８ビットデータ「ｗＡＲＥＡ０」とで指定されるアドレス領域（指定メモリ）にセット（ロード）する。そして、ソースコード「ＬＤ Ａ，Ｃ」を実行して、Ｃレジスタに格納されている値（交換対象となる一方の値）を、Ａレジスタにセット（ロード）する。
When using the instruction code used in the gaming machines of the first and second embodiments, as shown in FIG. Stored in the address area (designated memory) in the
上記第１及び第２実施形態の遊技機で使用されている命令コードを用いた場合には、上述した３つのソースコードを順次実行することにより、Ａレジスタに格納されている値と、指定アドレス領域（Ｑレジスタに格納された値と８ビットデータ「ｗＡＲＥＡ０」とで指定されるアドレス領域）に格納されている値とを交換することができる。なお、このソースプログラムでは、ソースコード「ＬＤＱ Ｃ，（ｗＡＲＥＡ０）」、「ＬＤＱ （ｗＡＲＥＡ０），Ａ」及び「ＬＤ Ａ，Ｃ」のバイト数（容量）は、それぞれ、３バイト、３バイト及び１バイトであり、プログラム例３－Ａのプログラムの合計バイト数は、７バイトとなる。 When using the instruction code used in the game machines of the first and second embodiments, the value stored in the A register and the specified address are obtained by sequentially executing the above three source codes. The value stored in the area (the address area specified by the value stored in the Q register and the 8-bit data "wAREA0") can be exchanged. In this source program, the number of bytes (capacity) of the source codes "LDQ C, (wAREA0)", "LDQ (wAREA0), A" and "LD A, C" are 3 bytes, 3 bytes and 1 byte, respectively. bytes, and the total number of bytes of the program of program example 3-A is 7 bytes.
一方、本実施形態で新たに設けられたエクスチェンジ命令コードを用いた場合、図３６０Ｂに示すように、ソースコード「ＥＸＱ Ａ，（ｗＡＲＥＡ０）」（新命令コード：図３０８中のＮｏ．Ａ１９ａ）を実行して、Ａレジスタに格納されている値と、Ｑレジスタに格納された値（指定メモリの上位側１バイトのアドレス）及び８ビットデータ「ｗＡＲＥＡ０」（指定メモリの下位側１バイトのアドレス）により指定されるメインＲＡＭ１０３内のアドレス領域（指定メモリ）に格納されている値とを交換する。
On the other hand, when the exchange instruction code newly provided in this embodiment is used, the source code "EXQ A, (wAREA0)" (new instruction code: No. A19a in FIG. Execute to read the value stored in the A register, the value stored in the Q register (address of upper 1 byte of designated memory) and 8-bit data "wAREA0" (address of lower 1 byte of designated memory) The value stored in the address area (designated memory) in the
本実施形態で新たに設けられたエクスチェンジ命令コードを用いた場合には、上述した１つのソースコードのみを実行することにより、Ａレジスタに格納されている値と、指定アドレス領域（Ｑレジスタに格納された値と８ビットデータ「ｗＡＲＥＡ０」とで指定されるアドレス領域）に格納されている値とを交換することができる。なお、このソースプログラムでは、ソースコード「ＥＸＱ Ａ，（ｗＡＲＥＡ０）」のバイト数（容量）は、３バイトであり、プログラム例３－Ｂのプログラムの合計バイト数も、３バイトとなる。 When the exchange instruction code newly provided in this embodiment is used, the value stored in the A register and the specified address area (stored in the Q register) can be changed by executing only one source code. can be exchanged with the value stored in the address area specified by the 8-bit data "wAREA0"). In this source program, the number of bytes (capacity) of the source code "EXQ A, (wAREA0)" is 3 bytes, and the total number of bytes of the program of program example 3-B is also 3 bytes.
上述のように、プログラム例３においても、本実施形態で新たに設けられたエクスチェンジ命令コードを用いた場合、それを用いない場合に比べて、同じ機能（処理動作）を実現するためのプログラムの容量（バイト数）を減らすことができる。 As described above, even in the program example 3, when the exchange instruction code newly provided in the present embodiment is used, the program for realizing the same function (processing operation) is compared to when the exchange instruction code is not used. Capacity (number of bytes) can be reduced.
［ロード命令コードを使用したプログラム例］
次に、本実施形態で新たに設けられた８ビットロード命令コード及び１６ビットロード命令コードを使用した各種プログラム例を説明する。
[Program example using load instruction code]
Next, various program examples using the 8-bit load instruction code and the 16-bit load instruction code newly provided in this embodiment will be described.
（１）プログラム例４
プログラム例４では、ＴＺフラグの状態（１（セット）／０（リセット））に応じて、指定されたメインＲＡＭ１０３内のアドレス領域（ｗＡＲＥＡ１）に「０」又は「１」をロード（セット）する機能（処理動作）を実現するためのプログラム例を説明する。図３６１Ａ及び図３６１Ｂに、それぞれ、上記第１、第２実施形態の遊技機で使用されている命令コードを用いて生成されたプログラム例４－Ａ、及び、本実施形態で新たに設けられた８ビットロード命令コードを用いて生成されたプログラム例４－Ｂを示す。
(1) Program example 4
In program example 4, "0" or "1" is loaded (set) into the designated address area (wAREA1) in the
上記第１及び第２実施形態の遊技機で使用されている命令コードを用いた場合、図３６１Ａに示すように、まず、ソースコード「ＪＲ ＴＺ，ＬＡＢＥＬＥ１」を実行する。この処理において、ＴＺフラグ＝１であれば、ラベル「ＬＡＢＥＬＥ１」の処理にジャンプし、ソースコード「ＬＤ Ａ，０」を実行して、Ａレジスタに「０」をセット（ロード）する。一方、ＴＺフラグ＝０であれば、ソースコード「ＬＤ Ａ，１」を実行して、Ａレジスタに「１」をセット（ロード）した後、ソースコード「ＪＲ ＬＡＢＥＬＥ２」を実行して、ラベル「ＬＡＢＥＬＥ２」の処理にジャンプする。そして、ソースコード「ＬＤ Ａ，０」又はソースコード「ＪＲ ＬＡＢＥＬＥ２」の実行後、ラベル「ＬＡＢＥＬＥ２」の処理、すなわち、ソースコード「ＬＤ （ｗＡＲＥＡ１），Ａ」を実行して、Ａレジスタに格納されている値（「１」又は「０」）を、「ｗＡＲＥＡ１」で指定されるメインＲＡＭ１０３内のアドレス領域に格納（ロード）する。
When the instruction code used in the gaming machines of the first and second embodiments is used, the source code "JR TZ, LABELE1" is first executed as shown in FIG. 361A. In this process, if the TZ flag is 1, the process jumps to the label "LABELE1", executes the source code "LD A,0", and sets (loads) "0" to the A register. On the other hand, if the TZ flag is 0, the source code "LD A, 1" is executed to set (load) "1" to the A register, and then the source code "JR LABELE2" is executed to load the label " LABEL2” processing. Then, after executing the source code "LD A, 0" or the source code "JR LABELE2", the label "LABELE2" is processed, that is, the source code "LD (wAREA1), A" is executed, and stored in the A register. Stores (loads) the value ("1" or "0") in the address area in the
上記第１及び第２実施形態の遊技機で使用されている命令コードを用いた場合には、上述した５つのソースコードを順次実行することにより、ＴＺフラグ＝１であれば、指定アドレス領域（ｗＡＲＥＡ１）に「０」が格納され、ＴＺフラグ＝０であれば、指定アドレス領域（ｗＡＲＥＡ１）に「１」が格納される。なお、このソースプログラムでは、ソースコード「ＪＲ ＴＺ，ＬＡＢＥＬＥ１」、「ＬＤ Ａ，１」、「ＪＲ ＬＡＢＥＬＥ２」、「ＬＤ Ａ，０」及び「ＬＤ （ｗＡＲＥＡ１），Ａ」のバイト数（容量）は、それぞれ、２バイト、２バイト、２バイト、２バイト及び３バイトとなり、プログラム例４－Ａのプログラムの合計バイト数は、１１バイトとなる。 When the instruction code used in the gaming machines of the first and second embodiments is used, by sequentially executing the five source codes described above, if the TZ flag is 1, the designated address area ( wAREA1) is stored with "0", and if the TZ flag=0, "1" is stored in the specified address area (wAREA1). In this source program, the number of bytes (capacity) of the source code "JR TZ, LABELE1", "LD A, 1", "JR LABELE2", "LD A, 0" and "LD (wAREA1), A" is , respectively, are 2 bytes, 2 bytes, 2 bytes, 2 bytes, and 3 bytes, and the total number of bytes of the program of program example 4-A is 11 bytes.
一方、本実施形態で新たに設けられた８ビットロード命令コードを用いた場合、図３６１Ｂに示すように、ソースコード「ＬＤＺ （ｗＡＲＥＡ１）」（新命令コード：図３１０中のＮｏ．Ｂ１６）を実行して、ＴＺフラグ＝１であれば、「ｗＡＲＥＡ１」（１６ビットデータ）で指定されるアドレス領域に「０」を格納し、ＴＺフラグ＝０であれば、「ｗＡＲＥＡ１」で指定されるアドレス領域に「１」を格納する。 On the other hand, when the 8-bit load instruction code newly provided in this embodiment is used, the source code "LDZ (wAREA1)" (new instruction code: No. B16 in FIG. If the TZ flag is 1, "0" is stored in the address area specified by "wAREA1" (16-bit data), and if the TZ flag is 0, the address specified by "wAREA1" is stored. "1" is stored in the area.
本実施形態で新たに設けられたエクスチェンジ命令コードを用いた場合には、上述した１つのソースコードのみを実行することにより、ＴＺフラグの状態（１（セット）／０（リセット））に応じて、指定アドレス領域（指定メモリ）に「０」又は「１」をロード（セット）することができる。なお、このソースプログラムでは、ソースコード「ＬＤＺ （ｗＡＲＥＡ１）」のバイト数（容量）は４バイトであり、プログラム例４－Ｂのプログラムの合計バイト数も、４バイトとなる。 When using the exchange instruction code newly provided in this embodiment, by executing only one source code described above, according to the state of the TZ flag (1 (set) / 0 (reset)) , "0" or "1" can be loaded (set) in the designated address area (designated memory). In this source program, the number of bytes (capacity) of the source code "LDZ (wAREA1)" is 4 bytes, and the total number of bytes of the program of program example 4-B is also 4 bytes.
上述のように、プログラム例４においても、本実施形態で新たに設けられた８ビットロード命令コードを用いた場合、それを用いない場合に比べて、同じ機能（処理動作）を実現するためのプログラムの容量（バイト数）を減らすことができる。 As described above, even in program example 4, when the 8-bit load instruction code newly provided in this embodiment is used, compared to when it is not used, the same function (processing operation) is realized. The program capacity (number of bytes) can be reduced.
（２）プログラム例５
プログラム例５では、ＴＺフラグの状態（１（セット）／０（リセット））に応じて、ＨＬレジスタで指定されるメインＲＡＭ１０３内のアドレス領域（ｗＡＲＥＡ１）に「０」又は「１」をロード（セット）する機能（処理動作）を実現するためのプログラム例を説明する。図３６２Ａ及び図３６２Ｂに、それぞれ、上記第１、第２実施形態の遊技機で使用されている命令コードを用いて生成されたプログラム例５－Ａ、及び、本実施形態で新たに設けられた８ビットロード命令コードを用いて生成されたプログラム例５－Ｂを示す。
(2) Program example 5
In program example 5, "0" or "1" is loaded into the address area (wAREA1) in the
上記第１及び第２実施形態の遊技機で使用されている命令コードを用いた場合、図３６２Ａに示すように、まず、ソースコード「ＬＤ ＨＬ，ｗＡＲＥＡ１」を実行して、ＨＬレジスタに、メインＲＡＭ１０３内の指定アドレス「ｗＡＲＥＡ１」（１６ビットデータ）をロード（セット）する。次いで、ソースコード「ＬＤ Ａ，（ｗＡＲＥＡ０）」を実行して、「ｗＡＲＥＡ０」で指定されるアドレス領域に格納された値をＡレジスタにロード（セット）する。なお、この処理は、ＴＺフラグの状態を変化させるために行っている。次いで、ソースコード「ＪＲ ＴＺ，ＬＡＢＥＬＥ１」を実行する。この処理において、ＴＺフラグ＝１であれば、ラベル「ＬＡＢＥＬＥ１」の処理にジャンプし、ソースコード「ＬＤ Ａ，０」を実行して、Ａレジスタに「０」をセット（ロード）する。一方、ＴＺフラグ＝０であれば、ソースコード「ＬＤ Ａ，１」を実行して、Ａレジスタに「１」をセット（ロード）した後、ソースコード「ＪＲ ＬＡＢＥＬＥ２」を実行して、ラベル「ＬＡＢＥＬＥ２」の処理にジャンプする。そして、ソースコード「ＬＤ Ａ，０」又はソースコード「ＪＲ ＬＡＢＥＬＥ２」の実行後、ラベル「ＬＡＢＥＬＥ２」の処理、すなわち、ソースコード「ＬＤ （ｗＡＲＥＡ１），Ａ」を実行して、Ａレジスタに格納されている値（「１」又は「０」）を、「ｗＡＲＥＡ１」で指定されるアドレス領域に格納（ロード）する。
When using the instruction code used in the gaming machine of the first and second embodiments, as shown in FIG. A designated address “wAREA1” (16-bit data) in the
上記第１及び第２実施形態の遊技機で使用されている命令コードを用いた場合には、上述した７つのソースコードを順次実行することにより、ＴＺフラグ＝１であれば、指定アドレス領域（ｗＡＲＥＡ１）に「０」が格納され、ＴＺフラグ＝０であれば、指定アドレス領域（ｗＡＲＥＡ１）に「１」が格納される。なお、このソースプログラムでは、ソースコード「ＬＤ ＨＬ，ｗＡＲＥＡ１」、「ＬＤ Ａ，（ｗＡＲＥＡ０）」、「ＪＲ ＴＺ，ＬＡＢＥＬＥ１」、「ＬＤ Ａ，１」、「ＪＲ ＬＡＢＥＬＥ２」、「ＬＤ Ａ，０」及び「ＬＤ （ｗＡＲＥＡ１），Ａ」のバイト数（容量）は、それぞれ、３バイト、３バイト、２バイト、２バイト、２バイト、２バイト及び３バイトとなり、プログラム例５－Ａのプログラムの合計バイト数は、１７バイトとなる。 When the instruction code used in the gaming machines of the first and second embodiments is used, by sequentially executing the seven source codes described above, if the TZ flag is 1, the specified address area ( wAREA1) is stored with "0", and if the TZ flag=0, "1" is stored in the specified address area (wAREA1). In this source program, source codes "LD HL, wAREA1", "LD A, (wAREA0)", "JR TZ, LABELE1", "LD A,1", "JR LABELE2", "LD A,0" and "LD (wAREA1), A" are respectively 3 bytes, 3 bytes, 2 bytes, 2 bytes, 2 bytes, 2 bytes and 3 bytes, and the total of the program of program example 5-A The number of bytes is 17 bytes.
一方、本実施形態で新たに設けられた８ビットロード命令コードを用いた場合、図３６２Ｂに示すように、まず、ソースコード「ＬＤ ＨＬ，ｗＡＲＥＡ１」を実行して、ＨＬレジスタに、指定アドレス「ｗＡＲＥＡ１」（１６ビットデータ）をロード（セット）する。次いで、ソースコード「ＬＤ Ａ，（ｗＡＲＥＡ０）」を実行して、「ｗＡＲＥＡ０」で指定されるアドレス領域に格納された値をＡレジスタにロード（セット）する。そして、ソースコード「ＬＤＺ （ＨＬ）」（新命令コード：図３１０中のＮｏ．Ｂ１８）を実行して、ＴＺフラグ＝１であれば、ＨＬレジスタに格納された値（ｗＡＲＥＡ１）で指定されるアドレス領域に「０」を格納し、ＴＺフラグ＝０であれば、ＨＬレジスタに格納された値（ｗＡＲＥＡ１）で指定されるアドレス領域に「１」を格納する。 On the other hand, when the 8-bit load instruction code newly provided in this embodiment is used, first, the source code "LD HL, wAREA1" is executed, and the designated address " wAREA1” (16-bit data) is loaded (set). Next, the source code "LD A, (wAREA0)" is executed to load (set) the value stored in the address area designated by "wAREA0" in the A register. Then, the source code "LDZ (HL)" (new instruction code: No. B18 in FIG. 310) is executed, and if the TZ flag is 1, the value (wAREA1) stored in the HL register is specified. "0" is stored in the address area, and if the TZ flag=0, "1" is stored in the address area specified by the value (wAREA1) stored in the HL register.
本実施形態で新たに設けられた８ビットロード命令コードを用いた場合には、上述した３つのソースコードを順次実行することにより、ＴＺフラグの状態（１（セット）／０（リセット））に応じて、指定アドレス領域（指定メモリ）に「０」又は「１」をロード（セット）することができる。なお、このソースプログラムでは、ソースコード「ＬＤ ＨＬ，ｗＡＲＥＡ１」、「ＬＤ Ａ，（ｗＡＲＥＡ０）」及び「ＬＤＺ （ＨＬ）」のバイト数（容量）は、それぞれ、３バイト、３バイト及び２バイトであり、プログラム例５－Ｂのプログラムの合計バイト数は、８バイトとなる。 When the 8-bit load instruction code newly provided in this embodiment is used, the TZ flag state (1 (set)/0 (reset)) can be changed by sequentially executing the above three source codes. Accordingly, "0" or "1" can be loaded (set) into the designated address area (designated memory). In this source program, the number of bytes (capacity) of the source code "LD HL, wAREA1", "LD A, (wAREA0)" and "LDZ (HL)" is 3 bytes, 3 bytes and 2 bytes, respectively. Therefore, the total number of bytes of the program of program example 5-B is 8 bytes.
上述のように、プログラム例５においても、本実施形態で新たに設けられた８ビットロード命令コードを用いた場合、それを用いない場合に比べて、同じ機能（処理動作）を実現するためのプログラムの容量（バイト数）を減らすことができる。 As described above, even in program example 5, when the 8-bit load instruction code newly provided in the present embodiment is used, the same function (processing operation) is realized as compared to when it is not used. The program capacity (number of bytes) can be reduced.
（３）プログラム例６
プログラム例６では、ＴＺフラグの状態（１（セット）／０（リセット））に応じて、Ｑレジスタを用いて指定されたメインＲＡＭ１０３内のアドレス領域に「０」又は「１」をロード（セット）する機能（処理動作）を実現するためのプログラム例を説明する。図３６３Ａ及び図３６３Ｂに、それぞれ、上記第１、第２実施形態の遊技機で使用されている命令コードを用いて生成されたプログラム例６－Ａ、及び、本実施形態で新たに設けられた８ビットロード命令コードを用いて生成されたプログラム例６－Ｂを示す。
(3) Program example 6
In program example 6, according to the state of the TZ flag (1 (set)/0 (reset)), "0" or "1" is loaded (set) in the address area in the
上記第１及び第２実施形態の遊技機で使用されている命令コードを用いた場合、図３６３Ａに示すように、まず、ソースコード「ＪＲ ＴＺ，ＬＡＢＥＬＥ１」を実行する。この処理において、ＴＺフラグ＝１であれば、ラベル「ＬＡＢＥＬＥ１」の処理にジャンプし、ソースコード「ＬＤ Ａ，０」を実行して、Ａレジスタに「０」をセット（ロード）する。一方、ＴＺフラグ＝０であれば、ソースコード「ＬＤ Ａ，１」を実行して、Ａレジスタに「１」をセット（ロード）した後、ソースコード「ＪＲ ＬＡＢＥＬＥ２」を実行して、ラベル「ＬＡＢＥＬＥ２」の処理にジャンプする。そして、ソースコード「ＬＤ Ａ，０」又はソースコード「ＪＲ ＬＡＢＥＬＥ２」の実行後、ラベル「ＬＡＢＥＬＥ２」の処理、すなわち、ソースコード「ＬＤＱ （ｗＡＲＥＡ１），Ａ」を実行して、Ａレジスタに格納されている値（「１」又は「０」）を、Ｑレジスタに格納された値（指定メモリの上位側１バイトのアドレス）と「ｗＡＲＥＡ１」（８ビットデータ：指定メモリの下位側１バイトのアドレス）とで指定されるメインＲＡＭ１０３内のアドレス領域（指定メモリ）に格納（ロード）する。 When the instruction code used in the gaming machines of the first and second embodiments is used, the source code "JR TZ, LABELE1" is first executed as shown in FIG. 363A. In this process, if the TZ flag is 1, the process jumps to the label "LABELE1", executes the source code "LD A,0", and sets (loads) "0" to the A register. On the other hand, if the TZ flag is 0, the source code "LD A, 1" is executed to set (load) "1" to the A register, and then the source code "JR LABELE2" is executed to load the label " LABEL2” processing. Then, after executing the source code "LD A, 0" or the source code "JR LABELE2", the label "LABELE2" is processed, that is, the source code "LDQ (wAREA1), A" is executed, and stored in the A register. The value ("1" or "0") stored in the Q register (address of the upper 1 byte of the specified memory) and "wAREA1" (8-bit data: address of the lower 1 byte of the specified memory) ) in the main RAM 103 (designated memory).
上記第１及び第２実施形態の遊技機で使用されている命令コードを用いた場合には、上述した５つのソースコードを順次実行することにより、ＴＺフラグ＝１であれば、Ｑレジスタに格納された値と「ｗＡＲＥＡ１」とで指定されたアドレス領域に「０」が格納され、ＴＺフラグ＝０であれば、Ｑレジスタに格納された値と「ｗＡＲＥＡ１」とで指定されたアドレス領域に「１」が格納される。なお、このソースプログラムでは、ソースコード「ＪＲ ＴＺ，ＬＡＢＥＬＥ１」、「ＬＤ Ａ，１」、「ＪＲ ＬＡＢＥＬＥ２」、「ＬＤ Ａ，０」及び「ＬＤＱ （ｗＡＲＥＡ１），Ａ」のバイト数（容量）は、それぞれ、２バイト、２バイト、２バイト、２バイト及び２バイトであり、プログラム例６－Ａのプログラムの合計バイト数は、１０バイトとなる。 When using the instruction code used in the game machines of the first and second embodiments, by sequentially executing the five source codes described above, if the TZ flag is 1, the code is stored in the Q register. "0" is stored in the address area specified by the value stored in the Q register and "wAREA1", and if the TZ flag is 0, " 1” is stored. In this source program, the number of bytes (capacity) of the source code "JR TZ, LABELE1", "LD A, 1", "JR LABELE2", "LD A, 0" and "LDQ (wAREA1), A" is , respectively, are 2 bytes, 2 bytes, 2 bytes, 2 bytes, and 2 bytes, and the total number of bytes of the program of program example 6-A is 10 bytes.
一方、本実施形態で新たに設けられた８ビットロード命令コードを用いた場合、図３６３Ｂに示すように、ソースコード「ＬＤＱＺ （ｗＡＲＥＡ１）」（新命令コード：図３１０中のＮｏ．Ｂ２１）を実行して、ＴＺフラグ＝１であれば、Ｑレジスタに格納された値と「ｗＡＲＥＡ１」（８ビットデータ）とで指定されるアドレス領域に「０」を格納し、ＴＺフラグ＝０であれば、Ｑレジスタに格納された値と「ｗＡＲＥＡ１」とで指定されるアドレス領域に「１」を格納する。 On the other hand, when the 8-bit load instruction code newly provided in this embodiment is used, the source code "LDQZ (wAREA1)" (new instruction code: No. B21 in FIG. If the TZ flag is 1, "0" is stored in the address area specified by the value stored in the Q register and "wAREA1" (8-bit data); if the TZ flag is 0, , "1" is stored in the address area specified by the value stored in the Q register and "wAREA1".
本実施形態で新たに設けられた８ビットロード命令コードを用いた場合には、上述した１つのソースコードのみを実行することにより、ＴＺフラグの状態（１（セット）／０（リセット））に応じて、指定アドレス領域（指定メモリ領域）に「０」又は「１」をロード（セット）することができる。なお、このソースプログラムでは、ソースコード「ＬＤＱＺ （ｗＡＲＥＡ１）」のバイト数（容量）は、３バイトであり、プログラム例６－Ｂのプログラムの合計バイト数も、３バイトとなる。 When the 8-bit load instruction code newly provided in this embodiment is used, the TZ flag state (1 (set)/0 (reset)) can be changed by executing only one source code described above. Accordingly, "0" or "1" can be loaded (set) in the designated address area (designated memory area). In this source program, the number of bytes (capacity) of the source code "LDQZ (wAREA1)" is 3 bytes, and the total number of bytes of the program of program example 6-B is also 3 bytes.
上述のように、プログラム例６においても、本実施形態で新たに設けられた８ビットロード命令コードを用いた場合、それを用いない場合に比べて、同じ機能（処理動作）を実現するためのプログラムの容量（バイト数）を減らすことができる。 As described above, even in program example 6, when the 8-bit load instruction code newly provided in the present embodiment is used, the same function (processing operation) is realized as compared to when it is not used. The program capacity (number of bytes) can be reduced.
（４）プログラム例７
プログラム例７では、Ｃフラグ（ＣＹフラグ）の状態（１（セット）／０（リセット）：この例では比較処理の結果）に応じて、指定されたメインＲＡＭ１０３内のアドレス領域（ｗＡＲＥＡ２）に「１」又は「０」をロード（セット）する機能（処理動作）を実現するためのプログラム例を説明する。図３６４Ａ及び図３６４Ｂに、それぞれ、上記第１、第２実施形態の遊技機で使用されている命令コードを用いて生成されたプログラム例７－Ａ、及び、本実施形態で新たに設けられた８ビットロード命令コードを用いて生成されたプログラム例７－Ｂを示す。
(4) Program example 7
In program example 7, " A program example for realizing the function (processing operation) of loading (setting) 1 or 0 will be described. FIG. 364A and FIG. 364B respectively show program example 7-A generated using the instruction code used in the gaming machines of the first and second embodiments, and newly provided in this
上記第１及び第２実施形態の遊技機で使用されている命令コードを用いた場合、図３６４Ａに示すように、まず、ソースコード「ＬＤ Ａ，（ｗＡＲＥＡ２）」を実行して、「ｗＡＲＥＡ２」（１６ビットデータ）で指定されるメインＲＡＭ１０３内のアドレス領域に格納されている値をＡレジスタにロード（セット）する。次いで、ソースコード「ＣＰ １０Ｈ」を実行して、Ａレジスタに格納されている値と、「１０Ｈ」とを比較し、比較結果に基づいてＣフラグ（ＣＹフラグ）の状態を設定する。次いで、ソースコード「ＪＲ Ｃ，ＬＡＢＥＬＥ３」を実行する。この処理において、Ｃフラグ＝１であれば、ラベル「ＬＡＢＥＬＥ３」の処理にジャンプし、ソースコード「ＬＤ Ａ，１」を実行して、Ａレジスタに「１」をセット（ロード）する。一方、Ｃフラグ＝０であれば、ソースコード「ＬＤ Ａ，０」を実行して、Ａレジスタに「０」をセット（ロード）した後、ソースコード「ＪＲ ＬＡＢＥＬＥ４」を実行して、ラベル「ＬＡＢＥＬＥ４」の処理にジャンプする。そして、ソースコード「ＬＤ Ａ，１」又はソースコード「ＪＲ ＬＡＢＥＬＥ４」の実行後、ラベル「ＬＡＢＥＬＥ４」の処理、すなわち、ソースコード「ＬＤ （ｗＡＲＥＡ２），Ａ」を実行して、Ａレジスタに格納されている値（「１」又は「０」）を、「ｗＡＲＥＡ２」で指定されるアドレス領域（指定メモリ）に格納（ロード）する。
When using the instruction code used in the gaming machines of the first and second embodiments, as shown in FIG. The value stored in the address area in the
上記第１及び第２実施形態の遊技機で使用されている命令コードを用いた場合には、上述した７つのソースコードを順次実行することにより、Ｃフラグ＝１であれば、「ｗＡＲＥＡ２」で指定されたアドレス領域に「１」が格納され、Ｃフラグ＝０であれば、「ｗＡＲＥＡ２」で指定されたアドレス領域に「０」が格納される。なお、このソースプログラムでは、ソースコード「ＬＤ Ａ，（ｗＡＲＥＡ２）」、「ＣＰ １０Ｈ」、「ＪＲ Ｃ，ＬＡＢＥＬＥ３」、「ＬＤ Ａ，０」、「ＪＲ ＬＡＢＥＬＥ４」、「ＬＤ Ａ，１」及び「ＬＤ （ｗＡＲＥＡ２），Ａ」のバイト数（容量）は、それぞれ、２バイト、２バイト、２バイト、２バイト、２バイト、２バイト及び１バイトであり、プログラム例７－Ａのプログラムの合計バイト数は、１３バイトとなる。
When using the instruction code used in the gaming machines of the first and second embodiments, by sequentially executing the seven source codes described above, if the C flag is 1, "wAREA2" "1" is stored in the specified address area, and if the C flag=0, "0" is stored in the address area specified by "wAREA2". In this source program, the source code "LD A, (wAREA2)", "
一方、本実施形態で新たに設けられた８ビットロード命令コードを用いた場合、図３６４Ｂに示すように、まず、ソースコード「ＬＤ Ａ，（ｗＡＲＥＡ２）」を実行して、「ｗＡＲＥＡ２」で指定されるアドレス領域に格納されている値をＡレジスタにロード（セット）する。次いで、ソースコード「ＣＰ １０Ｈ」を実行して、Ａレジスタに格納されている値と、「１０Ｈ」とを比較し、比較結果に基づいてＣフラグ（ＣＹフラグ）の状態を設定する。そして、ソースコード「ＬＤＣ （ｗＡＲＥＡ２）」（新命令コード：図３１０中のＮｏ．Ｂ２２）を実行して、Ｃフラグ＝１であれば、「ｗＡＲＥＡ２」（１６ビットデータ）で指定されるアドレス領域に「１」を格納し、Ｃフラグ＝０であれば、「ｗＡＲＥＡ２」で指定されるアドレス領域に「０」を格納する。
On the other hand, when using the 8-bit load instruction code newly provided in this embodiment, as shown in FIG. Load (set) the value stored in the address area to be stored in the A register. Next, the source code "
本実施形態で新たに設けられた８ビットロード命令コードを用いた場合には、上述した３つのソースコードを順次実行することにより、Ｃフラグの状態（１（セット）／０（リセット））に応じて、指定アドレス領域（指定メモリ領域）に「１」又は「０」をロード（セット）することができる。なお、このソースプログラムでは、ソースコード「ＬＤ Ａ，（ｗＡＲＥＡ２）」、「ＣＰ １０Ｈ」及び「ＬＤＣ （ｗＡＲＥＡ２）」のバイト数（容量）は、それぞれ、２バイト、２バイト及び２バイトであり、プログラム例７－Ｂのプログラムの合計バイト数は、６バイトとなる。
When the 8-bit load instruction code newly provided in this embodiment is used, the C flag state (1 (set)/0 (reset)) can be changed by sequentially executing the above three source codes. Accordingly, "1" or "0" can be loaded (set) in the designated address area (designated memory area). In this source program, the number of bytes (capacity) of the source codes "LD A, (wAREA2)", "
上述のように、プログラム例７においても、本実施形態で新たに設けられた８ビットロード命令コードを用いた場合、それを用いない場合に比べて、同じ機能（処理動作）を実現するためのプログラムの容量（バイト数）を減らすことができる。 As described above, even in program example 7, when the 8-bit load instruction code newly provided in the present embodiment is used, compared to when it is not used, the same function (processing operation) is realized. The program capacity (number of bytes) can be reduced.
（５）プログラム例８
プログラム例８では、Ｃフラグ（ＣＹフラグ）の状態（１（セット）／０（リセット）：この例では比較処理の結果）に応じて、ＨＬレジスタで指定されたメインＲＡＭ１０３内のアドレス領域（ｗＡＲＥＡ２）に「１」又は「０」をロード（セット）する機能（処理動作）を実現するためのプログラム例を説明する。図３６５Ａ及び図３６５Ｂに、それぞれ、上記第１、第２実施形態の遊技機で使用されている命令コードを用いて生成されたプログラム例８－Ａ、及び、本実施形態で新たに設けられた８ビットロード命令コードを用いて生成されたプログラム例８－Ｂを示す。
(5) Program example 8
In program example 8, the address area (wAREA2 ) to load (set) "1" or "0" (processing operation). FIG. 365A and FIG. 365B respectively show a program example 8-A generated using the instruction code used in the gaming machines of the first and second embodiments, and newly provided in this
上記第１及び第２実施形態の遊技機で使用されている命令コードを用いた場合、図３６５Ａに示すように、まず、ソースコード「ＬＤ ＨＬ，ｗＡＲＥＡ２」を実行して、「ｗＡＲＥＡ２」（１６ビットデータ）で指定されるメインＲＡＭ１０３内のアドレスをＨＬレジスタにロード（セット）する。次いで、ソースコード「ＣＰ （ＨＬ）」を実行して、Ａレジスタに格納されている値と、ＨＬレジスタに格納された値で指定されるアドレス領域（ｗＡＲＥＡ２）に格納されている値とを比較し、比較結果に基づいてＣフラグ（ＣＹフラグ）の状態を設定する。次いで、ソースコード「ＪＲ Ｃ，ＬＡＢＥＬＥ３」を実行する。この処理において、Ｃフラグ＝１であれば、ラベル「ＬＡＢＥＬＥ３」の処理にジャンプし、ソースコード「ＬＤ Ａ，１」を実行して、Ａレジスタに「１」をセット（ロード）する。一方、Ｃフラグ＝０であれば、ソースコード「ＬＤ Ａ，０」を実行して、Ａレジスタに「０」をセット（ロード）した後、ソースコード「ＪＲ ＬＡＢＥＬＥ４」を実行して、ラベル「ＬＡＢＥＬＥ４」の処理にジャンプする。そして、ソースコード「ＬＤ Ａ，１」又はソースコード「ＪＲ ＬＡＢＥＬＥ４」の実行後、ラベル「ＬＡＢＥＬＥ４」の処理、すなわち、ソースコード「ＬＤ （ＨＬ），Ａ」を実行して、Ａレジスタに格納されている値（「１」又は「０」）を、ＨＬレジスタに格納された値で指定されるアドレス領域（ｗＡＲＥＡ２）に格納（ロード）する。
When using the instruction code used in the gaming machines of the first and second embodiments, as shown in FIG. bit data) in the
上記第１及び第２実施形態の遊技機で使用されている命令コードを用いた場合には、上述した７つのソースコードを順次実行することにより、Ｃフラグ＝１であれば、ＨＬレジスタで指定されるアドレス領域（ｗＡＲＥＡ２）に「１」が格納され、Ｃフラグ＝０であれば、ＨＬレジスタで指定されるアドレス領域（ｗＡＲＥＡ２）に「０」が格納される。なお、このソースプログラムでは、ソースコード「ＬＤ ＨＬ，ｗＡＲＥＡ２」、「ＣＰ （ＨＬ）」、「ＪＲ Ｃ，ＬＡＢＥＬＥ３」、「ＬＤ Ａ，０」、「ＪＲ ＬＡＢＥＬＥ４」、「ＬＤ Ａ，１」及び「ＬＤ （ＨＬ），Ａ」のバイト数（容量）は、それぞれ、３バイト、１バイト、２バイト、２バイト、２バイト、２バイト及び１バイトであり、プログラム例８－Ａのプログラムの合計バイト数は、１３バイトとなる。 When using the instruction code used in the gaming machines of the first and second embodiments, by sequentially executing the seven source codes described above, if the C flag is 1, the HL register specifies "1" is stored in the address area (wAREA2) where the data is stored, and if the C flag=0, "0" is stored in the address area (wAREA2) specified by the HL register. In this source program, the source code "LD HL, wAREA2", "CP (HL)", "JR C, LABELE3", "LD A,0", "JR LABELE4", "LD A,1" and " The number of bytes (capacity) of LD (HL), A” is 3 bytes, 1 byte, 2 bytes, 2 bytes, 2 bytes, 2 bytes and 1 byte, respectively, and the total number of bytes of the program of program example 8-A The number is 13 bytes.
一方、本実施形態で新たに設けられた８ビットロード命令コードを用いた場合、図３６５Ｂに示すように、まず、ソースコード「ＬＤ ＨＬ，ｗＡＲＥＡ２」を実行して、「ｗＡＲＥＡ２」（１６ビットデータ）で指定されるメインＲＡＭ１０３内のアドレスをＨＬレジスタにロード（セット）する。次いで、ソースコード「ＣＰ （ＨＬ）」を実行して、Ａレジスタに格納されている値と、ＨＬレジスタに格納された値で指定されるアドレス領域（ｗＡＲＥＡ２）に格納されている値とを比較し、比較結果に基づいてＣフラグ（ＣＹフラグ）の状態を設定する。そして、ソースコード「ＬＤＣ （ＨＬ）」（新命令コード：図３１０中のＮｏ．Ｂ２４）を実行して、Ｃフラグ＝１であれば、ＨＬレジスタに格納された値（ｗＡＲＥＡ２）で指定されるアドレス領域に「１」を格納し、Ｃフラグ＝０であれば、ＨＬレジスタに格納された値で指定されるアドレス領域に「０」を格納する。
On the other hand, when the 8-bit load instruction code newly provided in this embodiment is used, as shown in FIG. ) in the
本実施形態で新たに設けられた８ビットロード命令コードを用いた場合には、上述した３つのソースコードを順次実行することにより、Ｃフラグの状態（１（セット）／０（リセット））に応じて、ＨＬレジスタで指定されたメモリ領域に「１」又は「０」をロード（セット）することができる。なお、このソースプログラムでは、ソースコード「ＬＤ ＨＬ，ｗＡＲＥＡ２」、「ＣＰ （ＨＬ）」及び「ＬＤＣ （ＨＬ）」のバイト数（容量）は、それぞれ、３バイト、１バイト及び２バイトであり、プログラム例８－Ｂのプログラムの合計バイト数は、６バイトとなる。 When the 8-bit load instruction code newly provided in this embodiment is used, the C flag state (1 (set)/0 (reset)) can be changed by sequentially executing the above three source codes. Accordingly, "1" or "0" can be loaded (set) into the memory area specified by the HL register. In this source program, the number of bytes (capacity) of the source codes "LD HL, wAREA2", "CP (HL)" and "LDC (HL)" are 3 bytes, 1 byte and 2 bytes, respectively. The total number of bytes of the program of program example 8-B is 6 bytes.
上述のように、プログラム例８においても、本実施形態で新たに設けられた８ビットロード命令コードを用いた場合、それを用いない場合に比べて、同じ機能（処理動作）を実現するためのプログラムの容量（バイト数）を減らすことができる。 As described above, even in program example 8, when the 8-bit load instruction code newly provided in the present embodiment is used, compared to when it is not used, the same function (processing operation) is realized. The program capacity (number of bytes) can be reduced.
（６）プログラム例９
プログラム例９では、Ｃフラグ（ＣＹフラグ）の状態（１（セット）／０（リセット）：この例では比較処理の結果）に応じて、Ｑレジスタを用いて指定されたメインＲＡＭ１０３内のアドレス領域に「１」又は「０」をロード（セット）する機能（処理動作）を実現するためのプログラム例を説明する。図３６６Ａ及び図３６６Ｂに、それぞれ、上記第１、第２実施形態の遊技機で使用されている命令コードを用いて生成されたプログラム例９－Ａ、及び、本実施形態で新たに設けられた８ビットロード命令コードを用いて生成されたプログラム例９－Ｂを示す。
(6) Program example 9
In program example 9, according to the state of the C flag (CY flag) (1 (set)/0 (reset): result of comparison processing in this example), the address area in the
上記第１及び第２実施形態の遊技機で使用されている命令コードを用いた場合、図３６６Ａに示すように、まず、ソースコード「ＣＰＱ （ｗＡＲＥＡ２）」を実行して、Ａレジスタに格納されている値と、Ｑレジスタに格納された値（指定メモリの上位側１バイトのアドレス）及び「ｗＡＲＥＡ２」（８ビットデータ：指定メモリの下位側１バイトのアドレス）により指定されるメインＲＡＭ１０３内のアドレス領域（指定メモリ）に格納されている値とを比較し、比較結果に基づいてＣフラグ（ＣＹフラグ）の状態を設定する。次いで、ソースコード「ＪＲ Ｃ，ＬＡＢＥＬＥ３」を実行する。この処理において、Ｃフラグ＝１であれば、ラベル「ＬＡＢＥＬＥ３」の処理にジャンプし、ソースコード「ＬＤ Ａ，１」を実行して、Ａレジスタに「１」をセット（ロード）する。一方、Ｃフラグ＝０であれば、ソースコード「ＬＤ Ａ，０」を実行して、Ａレジスタに「０」をセット（ロード）した後、ソースコード「ＪＲ ＬＡＢＥＬＥ４」を実行して、ラベル「ＬＡＢＥＬＥ４」の処理にジャンプする。そして、ソースコード「ＬＤ Ａ，１」又はソースコード「ＪＲ ＬＡＢＥＬＥ４」の実行後、ラベル「ＬＡＢＥＬＥ４」の処理、すなわち、ソースコード「ＬＤＱ （ｗＡＲＥＡ２），Ａ」を実行して、Ａレジスタに格納されている値（「１」又は「０」）を、Ｑレジスタに格納された値と「ｗＡＲＥＡ２」（８ビットデータ）とで指定されるアドレス領域に格納（ロード）する。
When using the instruction code used in the gaming machines of the first and second embodiments, as shown in FIG. in the
上記第１及び第２実施形態の遊技機で使用されている命令コードを用いた場合には、上述した６つのソースコードを順次実行することにより、Ｃフラグ＝１であれば、Ｑレジスタに格納された値と「ｗＡＲＥＡ２」（８ビットデータ）とで指定されるアドレス領域に「１」が格納され、Ｃフラグ＝０であれば、Ｑレジスタに格納された値と「ｗＡＲＥＡ２」とで指定されるアドレス領域に「０」が格納される。なお、このソースプログラムでは、ソースコード「ＣＰＱ （ｗＡＲＥＡ２）」、「ＪＲ Ｃ，ＬＡＢＥＬＥ３」、「ＬＤ Ａ，０」、「ＪＲ ＬＡＢＥＬＥ４」、「ＬＤ Ａ，１」及び「ＬＤＱ （ｗＡＲＥＡ２），Ａ」のバイト数（容量）は、それぞれ、３バイト、２バイト、２バイト、２バイト、２バイト及び２バイトであり、プログラム例９－Ａのプログラムの合計バイト数は、１３バイトとなる。 When using the instruction code used in the game machines of the first and second embodiments, by sequentially executing the six source codes described above, if the C flag is 1, the code is stored in the Q register. "1" is stored in the address area specified by the stored value and "wAREA2" (8-bit data), and if the C flag is 0, the value stored in the Q register and "wAREA2" are specified. "0" is stored in the address area. In this source program, the source code "CPQ (wAREA2)", "JR C,LABELE3", "LD A,0", "JR LABELE4", "LD A,1" and "LDQ (wAREA2),A" are 3 bytes, 2 bytes, 2 bytes, 2 bytes, 2 bytes, and 2 bytes, respectively, and the total number of bytes of the program of program example 9-A is 13 bytes.
一方、本実施形態で新たに設けられた８ビットロード命令コードを用いた場合、図３６６Ｂに示すように、まず、ソースコード「ＣＰＱ （ｗＡＲＥＡ２）」を実行して、Ａレジスタに格納されている値と、Ｑレジスタに格納された値及び「ｗＡＲＥＡ２」（８ビットデータ）により指定されるアドレス領域（指定メモリ）に格納されている値とを比較し、比較結果に基づいてＣフラグ（ＣＹフラグ）の状態を設定する。そして、ソースコード「ＬＤＱＣ （ｗＡＲＥＡ２）」（新命令コード：図３１１中のＮｏ．Ｂ２７）を実行して、Ｃフラグ＝１であれば、Ｑレジスタに格納された値と「ｗＡＲＥＡ２」（８ビットデータ）とで指定されるアドレス領域に「１」を格納し、Ｃフラグ＝０であれば、Ｑレジスタに格納された値と「ｗＡＲＥＡ２」（８ビットデータ）とで指定されるアドレス領域に「０」を格納する。 On the other hand, when the 8-bit load instruction code newly provided in this embodiment is used, as shown in FIG. The value is compared with the value stored in the Q register and the value stored in the address area (specified memory) specified by "wAREA2" (8-bit data), and based on the comparison result, the C flag (CY flag ) state. Then, the source code "LDQC (wAREA2)" (new instruction code: No. B27 in Fig. 311) is executed, and if the C flag is 1, the value stored in the Q register and "wAREA2" (8-bit If the C flag is 0, the address area specified by the value stored in the Q register and "wAREA2" (8-bit data) is stored with "1". 0” is stored.
本実施形態で新たに設けられた８ビットロード命令コードを用いた場合には、上述した２つのソースコードを順次実行することにより、Ｃフラグの状態（１（セット）／０（リセット））に応じて、Ｑレジスタに格納された値と８ビットデータ（ｗＡＲＥＡ２）とで指定されるメモリ領域に「１」又は「０」をロード（セット）することができる。なお、このソースプログラムでは、ソースコード「ＣＰＱ （ｗＡＲＥＡ２）」及び「ＬＤＱＣ （ｗＡＲＥＡ２）」のバイト数（容量）は、それぞれ、３バイト及び３バイトであり、プログラム例９－Ｂのプログラムの合計バイト数は、６バイトとなる。 When the 8-bit load instruction code newly provided in this embodiment is used, the C flag state (1 (set)/0 (reset)) can be changed by sequentially executing the above two source codes. Accordingly, "1" or "0" can be loaded (set) to the memory area specified by the value stored in the Q register and the 8-bit data (wAREA2). In this source program, the number of bytes (capacity) of the source code "CPQ (wAREA2)" and "LDQC (wAREA2)" is 3 bytes and 3 bytes, respectively, and the total number of bytes of the program of program example 9-B is The number will be 6 bytes.
上述のように、プログラム例９においても、本実施形態で新たに設けられた８ビットロード命令コードを用いた場合、それを用いない場合に比べて、同じ機能（処理動作）を実現するためのプログラムの容量（バイト数）を減らすことができる。 As described above, even in program example 9, when the 8-bit load instruction code newly provided in the present embodiment is used, the same function (processing operation) is realized as compared to when it is not used. The program capacity (number of bytes) can be reduced.
（７）プログラム例１０
プログラム例１０では、フラグ・レジスタＦ内の指定フラグ（この例では、Ｃフラグ）の状態（１（セット）／０（リセット））に応じて、設定された特定値（８ビットデータ）をＡレジスタに格納（ロード）する機能（処理動作）を実現するためのプログラム例を説明する。図３６７Ａ及び図３６７Ｂに、それぞれ、上記第１、第２実施形態の遊技機で使用されている命令コードを用いて生成されたプログラム例１０－Ａ、及び、本実施形態で新たに設けられた８ビットロード命令コードを用いて生成されたプログラム例１０－Ｂを示す。
(7) Program example 10
In program example 10, the set specific value (8-bit data) is changed to A A program example for realizing the function (processing operation) of storing (loading) in a register will be described. 367A and 367B respectively show a program example 10-A generated using the instruction code used in the gaming machines of the first and second embodiments, and the newly provided in this
上記第１及び第２実施形態の遊技機で使用されている命令コードを用いた場合、図３６７Ａに示すように、まず、ソースコード「ＪＲ ＮＣ，ＬＡＢＥＬＥ１」を実行する。この処理において、Ｃフラグ（ＣＹフラグ）＝０であれば、ラベル「ＬＡＢＥＬＥ１」にジャンプし、処理を終了する。一方、この処理において、Ｃフラグ（ＣＹフラグ）＝１であれば、ソースコード「ＬＤ Ａ，１０」を実行して、Ａレジスタに「１０」（特定値）をセット（ロード）する。 When the instruction code used in the gaming machines of the first and second embodiments is used, the source code "JR NC, LABELE1" is first executed as shown in FIG. 367A. In this process, if the C flag (CY flag)=0, jump to the label "LABELE1" and end the process. On the other hand, in this process, if the C flag (CY flag)=1, the source code "LD A, 10" is executed to set (load) "10" (specific value) to the A register.
上記第１及び第２実施形態の遊技機で使用されている命令コードを用いた場合には、上述した２つのソースコードを順次実行することにより、Ｃフラグの状態に応じて、Ａレジスタに「１０」を格納することができる。なお、このソースプログラムでは、ソースコード「ＪＲ ＮＣ，ＬＡＢＥＬＥ１」及び「ＬＤ Ａ，１０」のバイト数（容量）は、それぞれ、２バイト及び２バイトであり、プログラム例１０－Ａのプログラムの合計バイト数は、４バイトとなる。 When the instruction code used in the game machines of the first and second embodiments is used, by sequentially executing the two source codes described above, " 10" can be stored. In this source program, the number of bytes (capacity) of the source codes "JR NC, LABELE1" and "LD A, 10" are 2 bytes and 2 bytes, respectively. The number is 4 bytes.
一方、本実施形態で新たに設けられた８ビットロード命令コードを用いた場合、図３６７Ｂに示すように、ソースコード「ＬＤＦ Ｃ，Ａ，１０」（新命令コード：図３１１中のＮｏ．Ｂ３１）を実行して、Ｃフラグ＝１であれば、Ａレジスタに「１０」（特定値）をセット（ロード）する。 On the other hand, when the 8-bit load instruction code newly provided in this embodiment is used, the source code "LDF C, A, 10" (new instruction code: No. B31 in FIG. 311 ) is executed, and if the C flag is 1, "10" (specific value) is set (loaded) into the A register.
本実施形態で新たに設けられた８ビットロード命令コードを用いた場合には、上述した１つのソースコードのみを実行することにより、Ｃフラグの状態に応じて、Ａレジスタに「１０」を格納することができる。なお、このソースプログラムでは、ソースコード「ＬＤＦ Ｃ，Ａ，１０」のバイト数（容量）は、３バイトであり、プログラム例１０－Ｂのプログラムの合計バイト数も、３バイトとなる。 When using the 8-bit load instruction code newly provided in this embodiment, by executing only one source code described above, "10" is stored in the A register according to the state of the C flag. can do. In this source program, the number of bytes (capacity) of the source code "LDF C, A, 10" is 3 bytes, and the total number of bytes of the program of program example 10-B is also 3 bytes.
上述のように、プログラム例１０においても、本実施形態で新たに設けられた８ビットロード命令コードを用いた場合、それを用いない場合に比べて、同じ機能（処理動作）を実現するためのプログラムの容量（バイト数）を減らすことができる。 As described above, even in program example 10, when the 8-bit load instruction code newly provided in the present embodiment is used, compared to when it is not used, the same function (processing operation) is realized. The program capacity (number of bytes) can be reduced.
（８）プログラム例１１
プログラム例１１では、フラグ・レジスタＦ内の指定フラグ（この例では、Ｚフラグ）の状態（１（セット）／０（リセット））に応じて、設定された特定値（１６ビットデータ）をＢＣレジスタに格納（ロード）する機能（処理動作）を実現するためのプログラム例を説明する。図３６８Ａ及び図３６８Ｂに、それぞれ、上記第１、第２実施形態の遊技機で使用されている命令コードを用いて生成されたプログラム例１１－Ａ、及び、本実施形態で新たに設けられた１６ビットロード命令コードを用いて生成されたプログラム例１１－Ｂを示す。
(8) Program example 11
In program example 11, a set specific value (16-bit data) is BC A program example for realizing the function (processing operation) of storing (loading) in a register will be described. FIG. 368A and FIG. 368B respectively show a program example 11-A generated using the instruction code used in the gaming machines of the first and second embodiments, and newly provided in this embodiment 11-B shows an example program 11-B generated using a 16-bit load opcode.
上記第１及び第２実施形態の遊技機で使用されている命令コードを用いた場合、図３６８Ａに示すように、まず、ソースコード「ＪＲ ＮＺ，ＬＡＢＥＬＥ１」を実行する。この処理において、Ｚフラグ＝０であれば、ラベル「ＬＡＢＥＬＥ１」にジャンプし、処理を終了する。一方、この処理において、Ｚフラグ＝１であれば、ソースコード「ＬＤ ＢＣ，１０００」を実行して、ＢＣレジスタに「１０００」（特定値）をセット（ロード）する。 When the instruction code used in the gaming machines of the first and second embodiments is used, the source code "JR NZ, LABELE1" is first executed as shown in FIG. 368A. In this process, if the Z flag is 0, the process jumps to the label "LABELE1" and ends. On the other hand, if the Z flag is 1 in this process, the source code "LD BC, 1000" is executed to set (load) "1000" (specific value) to the BC register.
上記第１及び第２実施形態の遊技機で使用されている命令コードを用いた場合には、上述した２つのソースコードを順次実行することにより、Ｚフラグの状態に応じて、ＢＣレジスタに「１０００」を格納することができる。なお、このソースプログラムでは、ソースコード「ＪＲ ＮＺ，ＬＡＢＥＬＥ１」及び「ＬＤ ＢＣ，１０００」のバイト数（容量）は、それぞれ、２バイト及び３バイトであり、プログラム例１１－Ａのプログラムの合計バイト数は、５バイトとなる。 When the instruction code used in the gaming machines of the first and second embodiments is used, by sequentially executing the two source codes described above, " 1000" can be stored. In this source program, the number of bytes (capacity) of the source codes "JR NZ, LABELE1" and "LD BC, 1000" are 2 bytes and 3 bytes, respectively. The number is 5 bytes.
一方、本実施形態で新たに設けられた１６ビットロード命令コードを用いた場合、図３６８Ｂに示すように、ソースコード「ＬＤＦ Ｚ，ＢＣ，１０００」（新命令コード：図３２５中のＮｏ．Ｃ１４）を実行して、Ｚフラグ＝１であれば、ＢＣレジスタに「１０００」（特定値）をセット（ロード）する。 On the other hand, when the 16-bit load instruction code newly provided in this embodiment is used, the source code "LDF Z, BC, 1000" (new instruction code: No. C14 in FIG. ) is executed, and if the Z flag is 1, "1000" (specific value) is set (loaded) in the BC register.
本実施形態で新たに設けられた１６ビットロード命令コードを用いた場合には、上述した１つのソースコードのみを実行することにより、Ｚフラグの状態に応じて、ＢＣレジスタに「１０００」を格納することができる。なお、このソースプログラムでは、ソースコード「ＬＤＦ Ｚ，ＢＣ，１０００」のバイト数（容量）は、４バイトであり、プログラム例１１－Ｂのプログラムの合計バイト数も、４バイトとなる。 When using the 16-bit load instruction code newly provided in this embodiment, by executing only one source code described above, "1000" is stored in the BC register according to the state of the Z flag. can do. In this source program, the number of bytes (capacity) of the source code "LDF Z, BC, 1000" is 4 bytes, and the total number of bytes of the program of program example 11-B is also 4 bytes.
上述のように、プログラム例１１においても、本実施形態で新たに設けられた１６ビットロード命令コードを用いた場合、それを用いない場合に比べて、同じ機能（処理動作）を実現するためのプログラムの容量（バイト数）を減らすことができる。 As described above, even in program example 11, when the 16-bit load instruction code newly provided in the present embodiment is used, the same function (processing operation) is realized as compared to when the 16-bit load instruction code is not used. The program capacity (number of bytes) can be reduced.
［ジャンプ命令コードを使用したプログラム例］
次に、本実施形態で新たに設けられたジャンプ命令コードを使用した各種プログラム例を説明する。
[Program example using jump instruction code]
Next, various program examples using the jump instruction code newly provided in this embodiment will be described.
（１）プログラム例１２
プログラム例１２では、ジャンプ先のサブルーチンプログラム（以下、単に「サブルーチン」と称す）のアドレスに関するデータ（サブルーチンまでの相対バイト値、サブルーチンの下位側１バイトのアドレス）が格納されたテーブル（ジャンプ先テーブル）を使用して、処理を所望のサブルーチンの処理にジャンプさせる機能（処理動作）を実現するためのプログラム例を説明する。図３６９Ａ及び図３６９Ｂに、それぞれ、上記第１、第２実施形態の遊技機で使用されている命令コードを用いて生成されたプログラム例１２－Ａ、及び、本実施形態で新たに設けられたジャンプ命令コードを用いて生成されたプログラム例１２－Ｂを示す。
(1) Program example 12
In program example 12, a table (jump destination table) stores data (relative byte value up to the subroutine, low-order 1-byte address of the subroutine) related to the address of the jump destination subroutine program (hereinafter simply referred to as "subroutine"). ) to implement a function (processing operation) for jumping the process to a desired subroutine process. FIG. 369A and FIG. 369B respectively show a program example 12-A generated using the instruction code used in the gaming machines of the first and second embodiments, and newly provided in this embodiment FIG. 12 shows a program example 12-B generated using a jump instruction code; FIG.
なお、上記第１及び第２実施形態の遊技機で使用されている命令コードを用いて生成されたプログラム例１２－Ａでは、図３６９Ａに示すように、ジャンプ先テーブル（ラベル「ＴＢＬ＿ＳＵＢ」のアドレスから始まる４バイト（１バイトデータ（ＤＢ）×４個）のテーブル）には、第１～第４サブルーチンまでの相対バイト値（「Ｐ＿ＳＵＢ＿１０－＄」～「Ｐ＿ＳＵＢ＿４０－＄」）が格納されているものとする。また、プログラム例１２－Ａでは、プログラム例１２－Ａの一連の処理コードの直下のアドレス（最後のソースコード「ＪＰ （ＨＬ）」のアドレスの次のアドレス）に、ジャンプ先テーブルの先頭アドレス（ラベル「ＴＢＬ＿ＳＵＢ」のアドレス）が配置されているものとする。なお、プログラム例１２－Ａのソースコード及びジャンプ先テーブルで構成されているプログラム上のアドレス空間では、１バイトの領域毎にアドレスが割り当てられている。 Note that in the program example 12-A generated using the instruction code used in the gaming machines of the first and second embodiments, as shown in FIG. The 4-byte table (1-byte data (DB) x 4) starting with ) stores the relative byte values ("P_SUB_10-$" to "P_SUB_40-$") of the first to fourth subroutines. shall be In program example 12-A, the address immediately below the series of processing codes in program example 12-A (the address next to the address of the last source code "JP (HL)") is set to the top address of the jump destination table ( address of the label "TBL_SUB") is arranged. In the address space on the program composed of the source code and the jump destination table of program example 12-A, an address is assigned to each 1-byte area.
また、本実施形態の遊技機で使用されている命令コードを用いて生成されたプログラム例１２－Ｂでは、図３６９Ｂに示すように、ジャンプ先テーブル（ラベル「ＴＢＬ＿ＳＵＢ」から始まる４バイト（１バイトデータ（ＤＢ）×４個）のテーブル）には、第１～第４サブルーチンのアドレスの下位側１バイトのアドレス（「．ＬＯＷ．Ｐ＿ＳＵＢ＿１０」～「．ＬＯＷ．Ｐ＿ＳＵＢ＿４０」）が格納されているものとする。また、プログラム例１２－Ｂでは、プログラム例１２－Ｂの一連の処理コードの直下のアドレス（最後のソースコード「ＴＪＰ」のアドレスの次のアドレス）に、ジャンプ先テーブルの先頭アドレス（ラベル「ＴＢＬ＿ＳＵＢ」のアドレス）が配置されているものとする。なお、プログラム例１２－Ｂのソースコード及びジャンプ先テーブルで構成されているプログラム上のアドレス空間では、１バイトの領域毎にアドレスが割り当てられている。なお、擬似命令「．ＬＯＷ．」については、上記図６６及び図６７に示す遊技復帰処理で説明したので、ここではその説明を省略する。 Further, in the program example 12-B generated using the instruction code used in the gaming machine of this embodiment, as shown in FIG. 369B, the jump destination table (4 bytes (1 byte Data (DB) x 4) table) stores the lower 1-byte addresses (".LOW.P_SUB_10" to ".LOW.P_SUB_40") of the addresses of the first to fourth subroutines. and Also, in program example 12-B, the top address of the jump destination table (label "TBL_SUB ” address) is allocated. In the address space on the program composed of the source code and the jump destination table of program example 12-B, an address is assigned to each 1-byte area. Since the pseudo-instruction ".LOW." has been explained in the game return process shown in FIGS. 66 and 67, the explanation thereof will be omitted here.
上記第１及び第２実施形態の遊技機で使用されている命令コードを用いた場合、図３６９Ａに示すように、まず、ソースコード「ＬＤＱ Ａ，（ｗＡＲＥＡ４）」を実行して、Ｑレジスタに格納された値（指定メモリの上位側１バイトのアドレス）と「ｗＡＲＥＡ４」（８ビットデータ：指定メモリの下位側１バイトのアドレス）とで指定されるメインＲＡＭ１０３内のアドレス領域（指定メモリ）に格納されている値を、Ａレジスタにロード（セット）する。なお、この指定メモリには、ジャンプ先テーブルの先頭アドレスからジャンプ先テーブル内の各データ（サブルーチンまでの相対バイト値）の格納アドレスまでの相対値が格納される。具体的には、ジャンプ先となるサブルーチンが第１サブルーチンである場合には、指定メモリ（Ｑレジスタに格納された値と「ｗＡＲＥＡ４」（８ビットデータ）とで指定されるアドレス）に「０」が格納され、ジャンプ先となるサブルーチンが第２サブルーチンである場合には、指定メモリに「１」が格納され、ジャンプ先となるサブルーチンが第３サブルーチンである場合には、指定メモリに「２」が格納され、ジャンプ先となるサブルーチンが第４サブルーチンである場合には、指定メモリに「３」が格納されている。
When using the instruction code used in the gaming machines of the first and second embodiments, as shown in FIG. In the address area (specified memory) in the
次いで、ソースコード「ＬＤ ＨＬ，ＴＢＬ＿ＳＵＢ」を実行して、ＨＬレジスタにラベル「ＴＢＬ＿ＳＵＢ」で示されるジャンプ先テーブルの先頭アドレスをロード（セット）する。次いで、ソースコード「ＡＤＤＷＢ ＨＬ，Ａ」を実行して、Ａレジスタに格納されている値をＨＬレジスタに格納されている値に加算して、該加算された値をＨＬレジスタに格納する。この処理により、ＨＬレジスタには、ジャンプ先となるサブルーチンまでの相対バイト値が格納されたジャンプ先テーブル内のアドレスが格納される。次いで、ソースコード「ＬＤ Ａ，（ＨＬ）」を実行して、ＨＬレジスタにセットされている値で指定されるアドレス領域に格納されている値（ジャンプ先となるサブルーチンまでの相対バイト値）を、Ａレジスタにロード（セット）する。 Next, the source code "LD HL, TBL_SUB" is executed to load (set) the top address of the jump destination table indicated by the label "TBL_SUB" in the HL register. The source code "ADDWB HL,A" is then executed to add the value stored in the A register to the value stored in the HL register and store the added value in the HL register. As a result of this processing, the HL register stores the address in the jump destination table that stores the relative byte value up to the jump destination subroutine. Next, the source code "LD A, (HL)" is executed, and the value stored in the address area specified by the value set in the HL register (relative byte value up to the jump destination subroutine) is , A register.
次いで、ソースコード「ＯＲ Ａ」を実行して、Ａレジスタにセットされている値とＡレジスタにセットされている値とを論理和し、演算結果をＡレジスタに格納する。この処理はＣフラグの状態をリセット（クリア）するために行われる。次いで、ソースコード「ＡＤＤＷＢ ＨＬ，Ａ」を実行して、Ａレジスタに格納されている値をＨＬレジスタに格納されている値に加算して、該加算された値をＨＬレジスタに格納する。この処理により、ジャンプ先となるサブルーチンの絶対アドレス値が算出され、その絶対アドレス値がＨＬレジスタに格納される。そして、ソースコード「ＪＰ （ＨＬ）」を実行して、ＨＬレジスタにセットされている値をＰＣレジスタ（プログラム・カウンタＰＣ）にロード（セット）する。この処理により、処理が所望のサブルーチンにジャンプし、サブルーチンの処理が開始される。 Next, the source code "OR A" is executed, the value set in the A register and the value set in the A register are logically summed, and the operation result is stored in the A register. This processing is performed to reset (clear) the state of the C flag. The source code "ADDWB HL, A" is then executed to add the value stored in the A register to the value stored in the HL register and store the added value in the HL register. By this processing, the absolute address value of the subroutine to be jumped to is calculated, and the absolute address value is stored in the HL register. Then, the source code "JP (HL)" is executed to load (set) the value set in the HL register to the PC register (program counter PC). By this processing, the processing jumps to a desired subroutine and the processing of the subroutine is started.
上記第１及び第２実施形態の遊技機で使用されている命令コードを用いた場合には、上述した７つのソースコードを順次実行することにより、ジャンプ先のサブルーチンのアドレスに関するデータ（サブルーチンまでの相対バイト値）が格納されたジャンプ先テーブルを使用して、処理を所望のサブルーチンの処理にジャンプさせることができる。なお、このソースプログラムでは、ソースコード「ＬＤＱ Ａ，（ｗＡＲＥＡ４）」、「ＬＤ ＨＬ，ＴＢＬ＿ＳＵＢ」、「ＡＤＤＷＢ ＨＬ，Ａ」、「ＬＤ Ａ，（ＨＬ）」、「ＯＲ Ａ」、「ＡＤＤＷＢ ＨＬ，Ａ」及び「ＪＰ （ＨＬ）」のバイト数（容量）は、それぞれ、２バイト、３バイト、１バイト、１バイト、１バイト、１バイト及び１バイトであり、ジャンプ先テーブルのバイト数（容量）は、４バイトであるので、プログラム例１２－Ａのプログラムの合計バイト数は、１４バイトとなる。 When the instruction code used in the game machines of the first and second embodiments is used, by sequentially executing the seven source codes described above, data relating to the address of the subroutine to jump to (up to the subroutine Using a jump destination table in which relative byte values) are stored, processing can be jumped to the processing of a desired subroutine. In this source program, source codes "LDQ A, (wAREA4)", "LD HL, TBL_SUB", "ADDWB HL, A", "LD A, (HL)", "OR A", "ADDWB HL, A” and “JP (HL)” are respectively 2 bytes, 3 bytes, 1 byte, 1 byte, 1 byte, 1 byte and 1 byte, and the number of bytes (capacity) of the jump destination table ) is 4 bytes, the total number of bytes of the program of program example 12-A is 14 bytes.
一方、本実施形態で新たに設けられたジャンプ命令コードを用いた場合、図３６９Ｂに示すように、まず、ソースコード「ＬＤＱ Ａ，（ｗＡＲＥＡ４）」を実行して、Ｑレジスタに格納された値（指定メモリの上位側１バイトのアドレス）と「ｗＡＲＥＡ４」（８ビットデータ：指定メモリの下位側１バイトのアドレス）とで指定されるメインＲＡＭ１０３内のアドレス領域（指定メモリ）に格納されている値を、Ａレジスタにロード（セット）する。なお、この指定メモリには、ジャンプ先テーブルの先頭アドレスからジャンプ先テーブル内の各データ（サブルーチンの下位側１バイトのアドレス）の格納アドレスまでの相対値が格納される。具体的には、ジャンプ先となるサブルーチンが第１サブルーチンである場合には、指定メモリ（Ｑレジスタに格納された値と「ｗＡＲＥＡ４」（８ビットデータ）とで指定されるアドレス）に「０」が格納され、ジャンプ先となるサブルーチンが第２サブルーチンである場合には、指定メモリに「１」が格納され、ジャンプ先となるサブルーチンが第３サブルーチンである場合には、指定メモリに「２」が格納され、ジャンプ先となるサブルーチンが第４サブルーチンである場合には、指定メモリに「３」が格納されている。
On the other hand, when the jump instruction code newly provided in this embodiment is used, the source code "LDQ A, (wAREA4)" is first executed, and the value stored in the Q register Stored in the address area (designated memory) in the
そして、ソースコード「ＬＤＱ Ａ，（ｗＡＲＥＡ４）」の実行後、ソースコード「ＴＪＰ」（新命令コード：図３２６中のＮｏ．Ｄ６）を実行して、現在、ＰＣレジスタにセットされている値（本ソースコードのアドレス）に、「１」とＡレジスタに格納されている値とを加算（ＰＣ＋１＋Ａ）し、該加算した値で指定されるアドレスに格納されている値（ジャンプ先となるサブルーチンの下位側１バイトのアドレス）をＰＣレジスタの下位側バイトにロード（セット）する。この処理により、処理が所望のサブルーチンにジャンプし、サブルーチンの処理が開始される。 Then, after executing the source code "LDQ A, (wAREA4)", the source code "TJP" (new instruction code: No. D6 in Fig. 326) is executed, and the value currently set in the PC register ( This source code address) is added with "1" and the value stored in the A register (PC+1+A), and the value stored at the address specified by the added value (the jump destination subroutine The address of the lower 1 byte) is loaded (set) into the lower byte of the PC register. By this processing, the processing jumps to a desired subroutine and the processing of the subroutine is started.
なお、ソースコード「ＴＪＰ」（１バイト命令）内における処理では、まず、現在のＰＣレジスタにセットされている値（本ソースコードのアドレス）に「１」を加算して、ジャンプ先テーブルの先頭アドレスが算出される。次いで、その算出値にＡレジスタに格納されている値（Ｑレジスタに格納された値と「ｗＡＲＥＡ４」とで指定されるアドレスに格納されている値：「０」～「３」のいずれか）を加算して、所望のジャンプ先となるサブルーチンの下位側１バイトのアドレスが格納されたジャンプ先テーブル内のアドレスが算出される。それゆえ、ジャンプ先テーブルを使用して、処理を所望のサブルーチンの処理にジャンプさせるプログラムにおいて、ジャンプ命令コード「ＴＪＰ」（１バイト命令）を用いる場合には、ソースコード「ＴＪＰ」の直下のアドレス（ソースコード「ＴＪＰ」のアドレスの次のアドレス）に、ジャンプ先テーブルの先頭アドレスを配置する必要がある。 In addition, in the processing in the source code "TJP" (1-byte instruction), first, "1" is added to the value currently set in the PC register (the address of this source code), and the top of the jump destination table is An address is calculated. Next, the value stored in the A register as the calculated value (the value stored in the Q register and the value stored at the address specified by "wAREA4": any of "0" to "3") is added to calculate the address in the jump destination table that stores the lower 1-byte address of the desired jump destination subroutine. Therefore, in a program that uses the jump destination table to jump the processing to the processing of a desired subroutine, if the jump instruction code "TJP" (1-byte instruction) is used, the address immediately below the source code "TJP" It is necessary to place the start address of the jump destination table at (the address next to the address of the source code "TJP").
本実施形態で新たに設けられたジャンプ命令コードを用いた場合には、上述した２つのソースコードを順次実行することにより、ジャンプ先のサブルーチンのアドレスに関するデータ（サブルーチンの下位側１バイトのアドレス）が格納されたジャンプ先テーブルを使用して、処理を所望のサブルーチンの処理にジャンプさせることができる。なお、このソースプログラムでは、ソースコード「ＬＤＱ Ａ，（ｗＡＲＥＡ４）」及び「ＴＪＰ」のバイト数（容量）は、それぞれ、２バイト及び１バイトであり、ジャンプ先テーブルのバイト数（容量）は、４バイトであるので、プログラム例１２－Ｂのプログラムの合計バイト数は、７バイトとなる。なお、図３６９Ｂでは、４つのサブルーチンの処理にジャンプさせる処理において「ＴＪＰ」命令を使用するプログラム例（「ＴＪＰ」命令の直下に４個のジャンプ先サブルーチンの下位側アドレスを記憶する例）を説明したが、本発明はこれに限定されない。プログラム１２－Ｂが、例えば、メインＲＯＭ１０２のアドレス「１４００Ｈ」から記憶されている場合、ジャンプ先サブルーチンが、例えばアドレス「１２００Ｈ」～「１２ＦＦＨ」の範囲に格納されていれば、Ａレジスタに格納できる値の数（０～２５５）の分までジャンプ先サブルーチンの下位側アドレスを記憶させることができる。
When the jump instruction code newly provided in this embodiment is used, by sequentially executing the above-mentioned two source codes, data related to the address of the jump destination subroutine (lower 1-byte address of the subroutine) can be used to jump the process to a desired subroutine process. In this source program, the number of bytes (capacity) of the source codes "LDQ A, (wAREA4)" and "TJP" are 2 bytes and 1 byte, respectively, and the number of bytes (capacity) of the jump destination table is Since it is 4 bytes, the total number of bytes of the program of program example 12-B is 7 bytes. FIG. 369B illustrates a program example using the "TJP" instruction in the process of jumping to the processing of four subroutines (an example in which the lower addresses of four jump destination subroutines are stored immediately below the "TJP" instruction). However, the invention is not limited to this. If the program 12-B is stored, for example, from address "1400H" of the
上述のように、プログラム例１２においても、本実施形態で新たに設けられたジャンプ命令コードを用いた場合、それを用いない場合に比べて、同じ機能（処理動作）を実現するためのプログラムの容量（バイト数）を減らすことができる。 As described above, even in program example 12, when the jump instruction code newly provided in the present embodiment is used, the program for realizing the same function (processing operation) is compared to when the jump instruction code is not used. Capacity (number of bytes) can be reduced.
（２）プログラム例１３
プログラム例１３では、ジャンプ先のサブルーチンのアドレスデータが格納されたテーブル（ジャンプ先テーブル）を使用して、処理を所望のサブルーチンの処理にジャンプさせる機能（処理動作）を実現するためのプログラム例を説明する。図３７０Ａ及び図３７０Ｂに、それぞれ、上記第１、第２実施形態の遊技機で使用されている命令コードを用いて生成されたプログラム例１３－Ａ、及び、本実施形態で新たに設けられたジャンプ命令コードを用いて生成されたプログラム例１３－Ｂを示す。
(2) Program example 13
In program example 13, a table (jump destination table) storing address data of subroutines of jump destinations is used to implement a function (processing operation) of jumping processing to processing of a desired subroutine. explain. 370A and 370B respectively show a program example 13-A generated using the instruction code used in the gaming machines of the first and second embodiments, and FIG. 13 shows a program example 13-B generated using a jump instruction code; FIG.
なお、上記第１及び第２実施形態の遊技機で使用されている命令コードを用いて生成されたプログラム例１３－Ａでは、図３７０Ａに示すように、ジャンプ先テーブル（ラベル「ＴＢＬ＿ＳＵＢ」のアドレスから始まる８バイト（２バイトデータ（ＤＷ）×４個）のテーブル）には、第１～第４サブルーチンのアドレス（絶対アドレス：「Ｐ＿ＳＵＢ＿１０」～「Ｐ＿ＳＵＢ＿４０」）が格納されているものとする。また、プログラム例１３－Ａでは、プログラム例１３－Ａの一連の処理コードの直下のアドレス（最後のソースコード「ＪＰ （ＨＬ）」のアドレスの次のアドレス）に、ジャンプ先テーブルの先頭アドレス（ラベル「ＴＢＬ＿ＳＵＢ」のアドレス）が配置されているものとする。なお、プログラム例１３－Ａのソースコード及びジャンプ先テーブルで構成されているプログラム上のアドレス空間では、１バイトの領域毎にアドレスが割り当てられている。 Note that in the program example 13-A generated using the instruction code used in the game machines of the first and second embodiments, as shown in FIG. 8 bytes (table of 2-byte data (DW)×4) starting from , stores the addresses of the first to fourth subroutines (absolute addresses: “P_SUB — 10” to “P_SUB — 40”). Also, in program example 13-A, the first address ( address of the label "TBL_SUB") is arranged. In the address space on the program composed of the source code and the jump destination table of program example 13-A, an address is assigned to each 1-byte area.
また、本実施形態の遊技機で使用されている命令コードを用いて生成されたプログラム例１３－Ｂでは、図３７０Ｂに示すように、ジャンプ先テーブル（ラベル「ＴＢＬ＿ＳＵＢ」から始まる８バイト（２バイトデータ（ＤＷ）×４個）のテーブル）には、第１～第４サブルーチンのアドレス（絶対アドレス：「Ｐ＿ＳＵＢ＿１０」～「Ｐ＿ＳＵＢ＿４０」）が格納されているものとする。また、プログラム例１３－Ｂでは、プログラム例１３－Ｂの一連の処理コードの直下のアドレス（最後のソースコード「ＴＪＰＷ」のアドレスの次のアドレス）に、ジャンプ先テーブルの先頭アドレス（ラベル「ＴＢＬ＿ＳＵＢ」のアドレス）が配置されているものとする。なお、プログラム例１３－Ｂのソースコード及びジャンプ先テーブルで構成されているプログラム上のアドレス空間では、１バイトの領域毎にアドレスが割り当てられている。 Further, in the program example 13-B generated using the instruction code used in the gaming machine of this embodiment, as shown in FIG. 370B, the jump destination table (8 bytes (2 bytes Data (DW)×4)) stores the addresses of the first to fourth subroutines (absolute addresses: “P_SUB — 10” to “P_SUB — 40”). Also, in program example 13-B, the top address of the jump destination table (label "TBL_SUB ” address) is allocated. In the address space on the program composed of the source code and the jump destination table of program example 13-B, an address is assigned to each 1-byte area.
上記第１及び第２実施形態の遊技機で使用されている命令コードを用いた場合、図３７０Ａに示すように、まず、ソースコード「ＬＤＱ Ａ，（ｗＡＲＥＡ４）」を実行して、Ｑレジスタに格納された値（指定メモリの上位側アドレス）と「ｗＡＲＥＡ４」（８ビットデータ：指定メモリの下位側アドレス）とで指定されるメインＲＡＭ１０３内のアドレス領域（指定メモリ）に格納されている値を、Ａレジスタにロード（セット）する。なお、この指定メモリ（Ｑレジスタに格納された値と「ｗＡＲＥＡ４」（８ビットデータ）とで指定されるアドレス）に格納されている値は、上記プログラム例１２と同様に、ジャンプ先テーブルの先頭アドレスからジャンプ先テーブル内の各データ（第１～第４サブルーチンのアドレス）の格納アドレスまでの相対値（「０」～「３」のいずれか）である。
When using the instruction code used in the gaming machines of the first and second embodiments, as shown in FIG. The value stored in the address area (specified memory) in the
次いで、ソースコード「ＬＤ ＨＬ，ＴＢＬ＿ＳＵＢ」を実行して、ＨＬレジスタにラベル「ＴＢＬ＿ＳＵＢ」で示されるジャンプ先テーブルの先頭アドレスをロード（セット）する。次いで、ソースコード「ＡＤＤＷＢ ＨＬ，Ａ」を実行して、Ａレジスタに格納されている値をＨＬレジスタに格納されている値に加算して、該加算された値をＨＬレジスタに格納する。この処理により、ＨＬレジスタには、ジャンプ先となる所望のサブルーチンのアドレスがセットされる。そして、ソースコード「ＪＰ （ＨＬ）」を実行して、ＨＬレジスタにセットされている値をＰＣレジスタ（プログラム・カウンタＰＣ）にロード（セット）する。この処理により、処理が所望のサブルーチンにジャンプし、サブルーチンの処理が開始される。 Next, the source code "LD HL, TBL_SUB" is executed to load (set) the top address of the jump destination table indicated by the label "TBL_SUB" in the HL register. The source code "ADDWB HL,A" is then executed to add the value stored in the A register to the value stored in the HL register and store the added value in the HL register. By this processing, the address of the desired subroutine to be jumped to is set in the HL register. Then, the source code "JP (HL)" is executed to load (set) the value set in the HL register to the PC register (program counter PC). By this processing, the processing jumps to a desired subroutine and the processing of the subroutine is started.
上記第１及び第２実施形態の遊技機で使用されている命令コードを用いた場合には、上述した４つのソースコードを順次実行することにより、ジャンプ先のサブルーチンのアドレスが格納されたジャンプ先テーブルを使用して、処理を所望のサブルーチンの処理にジャンプさせることができる。なお、このソースプログラムでは、ソースコード「ＬＤＱ Ａ，（ｗＡＲＥＡ４）」、「ＬＤ ＨＬ，ＴＢＬ＿ＳＵＢ」、「ＡＤＤＷＢ ＨＬ，Ａ」及び「ＪＰ （ＨＬ）」のバイト数（容量）は、それぞれ、２バイト、３バイト、１バイト及び１バイトであり、ジャンプ先テーブルのバイト数（容量）は、８バイトであるので、プログラム例１３－Ａのプログラムの合計バイト数は、１５バイトとなる。 When the instruction code used in the game machine of the first and second embodiments is used, by sequentially executing the above-mentioned four source codes, a jump destination in which the address of the jump destination subroutine is stored. A table can be used to jump processing to the processing of the desired subroutine. In this source program, the number of bytes (capacity) of the source code "LDQ A, (wAREA4)", "LD HL, TBL_SUB", "ADDWB HL, A" and "JP (HL)" is 2 bytes each. , 3 bytes, 1 byte, and 1 byte, and the number of bytes (capacity) of the jump destination table is 8 bytes, so the total number of bytes of the program of program example 13-A is 15 bytes.
一方、本実施形態で新たに設けられたジャンプ命令コードを用いた場合、図３７０Ｂに示すように、まず、ソースコード「ＬＤＱ Ａ，（ｗＡＲＥＡ４）」を実行して、Ｑレジスタに格納された値（指定メモリの上位側アドレス）と「ｗＡＲＥＡ４」（８ビットデータ：指定メモリの下位側アドレス）とで指定されるメインＲＡＭ１０３内のアドレス領域（指定メモリ）に格納されている値を、Ａレジスタにロード（セット）する。なお、この指定メモリに格納されている値は、上記プログラム例１２と同様に、ジャンプ先テーブルの先頭アドレスからジャンプ先テーブル内の各データ（第１～第４サブルーチンのアドレス）の格納アドレスまでの相対値（「０」～「３」）である。
On the other hand, when the jump instruction code newly provided in this embodiment is used, the source code "LDQ A, (wAREA4)" is first executed, and the value stored in the Q register The value stored in the address area (specified memory) in the
そして、ソースコード「ＴＪＰＷ」（新命令コード：図３２７中のＮｏ．Ｄ１３）を実行して、現在、ＰＣレジスタにセットされている値（本ソースコードのアドレス）に、「１」とＡレジスタに格納されている値を２倍した値とを加算（ＰＣ＋１＋Ａ×２）し、該加算した値で指定されるアドレスに格納されている値（ジャンプ先となるサブルーチンのアドレス（２バイト））をＰＣレジスタにロード（セット）する。この処理により、処理が所望のサブルーチンにジャンプし、サブルーチンの処理が開始される。 Then, the source code "TJPW" (new instruction code: No. D13 in FIG. 327) is executed, and the value currently set in the PC register (the address of this source code) is changed to "1" and the A register (PC + 1 + A x 2), and the value stored at the address specified by the added value (address (2 bytes) of the subroutine to be jumped to) Load (set) the PC register. By this processing, the processing jumps to a desired subroutine and the processing of the subroutine is started.
なお、ソースコード「ＴＪＰＷ」の処理では、まず、現在のＰＣレジスタにセットされている値（本ソースコードのアドレス）に「１」を加算して、ジャンプ先テーブルの先頭アドレスが算出される。次いで、その算出値にＡレジスタに格納されている値（「０」～「３」のいずれか）を２倍した値（「０」、「２」、「４」又は「６」）を加算して、ジャンプ先のサブルーチンのアドレス（２バイト）が格納されたジャンプ先テーブル内のアドレス（サブルーチンのアドレス中の下位側１バイトの格納アドレス）が算出される。それゆえ、ジャンプ先テーブルを使用して、処理を所望のサブルーチンの処理にジャンプさせるプログラムにおいて、ジャンプ命令コード「ＴＪＰＷ」を用いる場合には、ソースコード「ＴＪＰＷ」の直下のアドレス（ソースコード「ＴＪＰＷ」のアドレスの次のアドレス）に、ジャンプ先テーブルの先頭アドレスを配置する必要がある。 In processing the source code "TJPW", first, "1" is added to the value currently set in the PC register (the address of this source code) to calculate the top address of the jump destination table. Next, add the value (“0”, “2”, “4” or “6”) obtained by doubling the value (any of “0” to “3”) stored in the A register to the calculated value. Then, the address in the jump destination table storing the address (2 bytes) of the jump destination subroutine (the storage address of the lower 1 byte in the subroutine address) is calculated. Therefore, in a program that uses the jump destination table to jump the processing to the processing of a desired subroutine, if the jump instruction code "TJPW" is used, the address immediately below the source code "TJPW" (source code "TJPW ”) must be the first address of the jump destination table.
本実施形態で新たに設けられたジャンプ命令コードを用いた場合には、上述した２つのソースコードを順次実行することにより、ジャンプ先のサブルーチンのアドレスが格納されたジャンプ先テーブルを使用して、処理を所望のサブルーチンの処理にジャンプさせることができる。なお、このソースプログラムでは、ソースコード「ＬＤＱ Ａ，（ｗＡＲＥＡ４）」及び「ＴＪＰＷ」のバイト数（容量）は、それぞれ、２バイト及び１バイトであり、ジャンプ先テーブルのバイト数（容量）は、８バイトであるので、プログラム例１３－Ｂのプログラムの合計バイト数は、１１バイトとなる。 When the jump instruction code newly provided in this embodiment is used, by sequentially executing the two source codes described above, using the jump destination table storing the address of the jump destination subroutine, Processing can be jumped to the processing of a desired subroutine. In this source program, the number of bytes (capacity) of the source codes "LDQ A, (wAREA4)" and "TJPW" are 2 bytes and 1 byte, respectively, and the number of bytes (capacity) of the jump destination table is Since it is 8 bytes, the total number of bytes of the program of program example 13-B is 11 bytes.
上述のように、プログラム例１３においても、本実施形態で新たに設けられたジャンプ命令コードを用いた場合、それを用いない場合に比べて、同じ機能（処理動作）を実現するためのプログラムの容量（バイト数）を減らすことができる。 As described above, even in program example 13, when the jump instruction code newly provided in the present embodiment is used, the program for realizing the same function (processing operation) is compared to when the jump instruction code is not used. Capacity (number of bytes) can be reduced.
また、プログラム例１３－Ｂで説明した「ＴＪＰＷ」命令とプログラム例１２－Ｂで説明した「ＴＪＰ」命令との最大の違いは、「ＴＪＰＷ」命令に続くジャンプ先テーブルのバイト数が、「ＴＪＰ」命令に続くジャンプ先テーブルのそれの２倍になることである。しかしながら、プログラム例１３－Ｂのジャンプ先テーブルにはサブルーチンの絶対アドレスが格納されているため、プログラム例１２－Ｂのようにジャンプ先アドレスの制約（下位側アドレスのみを規定）がなく、「ＴＪＰＷ」命令は、ソフトウェア開発者にとって使い易い（使い勝手の良い）命令となる。すなわち、「ＴＪＰ」命令と「ＴＪＰＷ」命令とを比較した場合、「ＴＪＰ」命令は、メインＲＯＭ１０１の容量低減を優先した命令であり、「ＴＪＰＷ」命令は、メインＲＯＭ１０１の容量低減より、ソフトウェア開発者の使い易さを優先した命令となる。
Also, the biggest difference between the "TJPW" instruction explained in program example 13-B and the "TJP" instruction explained in program example 12-B is that the number of bytes of the jump destination table following the "TJPW" instruction is "TJP ' instruction is to be double that of the jump destination table following the instruction. However, since the jump destination table of program example 13-B stores the absolute addresses of subroutines, there is no jump destination address constraint (only lower addresses are defined) as in program example 12-B, and "TJPW ” instruction becomes an easy-to-use (user-friendly) instruction for software developers. That is, when the "TJP" instruction and the "TJPW" instruction are compared, the "TJP" instruction is an instruction that prioritizes reducing the capacity of the
（３）プログラム例１４
プログラム例１４では、ジャンプ先のサブルーチンのアドレスに関するデータ（サブルーチンまでの相対バイト値、サブルーチンの下位側１バイトのアドレス）が格納されたテーブル（ジャンプ先テーブル）を使用して、処理を所望のサブルーチンの処理にジャンプさせる機能（処理動作）を実現するためのプログラム例を説明する。図３７１Ａ及び図３７１Ｂに、それぞれ、上記第１、第２実施形態の遊技機で使用されている命令コードを用いて生成されたプログラム例１４－Ａ、及び、本実施形態で新たに設けられたジャンプ命令コードを用いて生成されたプログラム例１４－Ｂを示す。
(3) Program example 14
In program example 14, a table (jump destination table) storing data related to the address of the subroutine to jump to (relative byte value up to the subroutine, address of the lower 1 byte of the subroutine) is used to process the desired subroutine. A program example for realizing the function (processing operation) of jumping to the processing of . FIG. 371A and FIG. 371B respectively show a program example 14-A generated using the instruction code used in the gaming machines of the first and second embodiments, and newly provided in this embodiment FIG. 14 shows a program example 14-B generated using a jump instruction code; FIG.
なお、この例では、上記プログラム例１２とは異なり、Ｑレジスタに格納された値（指定メモリの上位側１バイトのアドレス）と「ｗＡＲＥＡ４」（８ビットデータ：指定メモリの下位側１バイトのアドレス）とで指定されるメインＲＡＭ１０３内のアドレス領域（指定メモリ）に格納されている値を、Ｂレジスタにロード（セット）する例を説明する。また、この例で用いるジャンプ先テーブルの構成は、上記プログラム例１２のそれ（図３６９Ａ及び図３６９Ｂ参照）と同様であるので、その説明は省略する。
In this example, unlike program example 12 above, the value stored in the Q register (address of the upper 1 byte of the specified memory) and "wAREA4" (8-bit data: the address of the lower 1 byte of the specified memory ) and the value stored in the address area (specified memory) in the
上記第１及び第２実施形態の遊技機で使用されている命令コードを用いた場合、図３７１Ａに示すように、まず、ソースコード「ＬＤＱ Ｂ，（ｗＡＲＥＡ４）」を実行して、Ｑレジスタに格納された値（指定メモリの上位側１バイトのアドレス）と「ｗＡＲＥＡ４」（８ビットデータ：指定メモリの下位側１バイトのアドレス）とで指定されるメインＲＡＭ１０３内のアドレス領域（指定メモリ）に格納されている値を、Ｂレジスタにロード（セット）する。なお、この指定メモリには、ジャンプ先テーブルの先頭アドレスからジャンプ先テーブル内の各データ（サブルーチンまでの相対バイト値）の格納アドレスまでの相対値（「０」～「３」のいずれか）が格納される。
When using the instruction code used in the gaming machines of the first and second embodiments, as shown in FIG. In the address area (specified memory) in the
次いで、ソースコード「ＬＤ ＨＬ，ＴＢＬ＿ＳＵＢ」を実行して、ＨＬレジスタにラベル「ＴＢＬ＿ＳＵＢ」で示されるジャンプ先テーブルの先頭アドレスをロード（セット）する。次いで、ソースコード「ＡＤＤＷＢ ＨＬ，Ｂ」を実行して、Ｂレジスタに格納されている値をＨＬレジスタに格納されている値に加算して、該加算された値をＨＬレジスタに格納する。この処理により、ＨＬレジスタには、ジャンプ先となるサブルーチンまでの相対バイト値が格納されたジャンプ先テーブル内のアドレスが格納される。次いで、ソースコード「ＬＤ Ａ，（ＨＬ）」を実行して、ＨＬレジスタにセットされている値で指定されるアドレス領域に格納された値（ジャンプ先となるサブルーチンまでの相対バイト値）を、Ａレジスタにロード（セット）する。 Next, the source code "LD HL, TBL_SUB" is executed to load (set) the top address of the jump destination table indicated by the label "TBL_SUB" in the HL register. The source code "ADDWB HL,B" is then executed to add the value stored in the B register to the value stored in the HL register and store the added value in the HL register. As a result of this processing, the HL register stores the address in the jump destination table that stores the relative byte value up to the jump destination subroutine. Next, the source code "LD A, (HL)" is executed, and the value (relative byte value up to the jump destination subroutine) stored in the address area specified by the value set in the HL register is Load (set) to the A register.
次いで、ソースコード「ＯＲ Ａ」を実行して、Ａレジスタにセットされている値とＡレジスタにセットされている値とを論理和し、演算結果をＡレジスタに格納する。この処理はＣフラグの状態をリセット（クリア）するために行われる。次いで、ソースコード「ＡＤＤＷＢ ＨＬ，Ａ」を実行して、Ａレジスタに格納されている値をＨＬレジスタに格納されている値に加算して、該加算された値をＨＬレジスタに格納する。この処理により、ジャンプ先となるサブルーチンの絶対アドレスが算出され、その絶対アドレスがＨＬレジスタに格納される。そして、ソースコード「ＪＰ （ＨＬ）」を実行して、ＨＬレジスタにセットされている値をＰＣレジスタ（プログラム・カウンタＰＣ）にロード（セット）する。この処理により、処理が所望のサブルーチンにジャンプし、サブルーチンの処理が開始される。 Next, the source code "OR A" is executed, the value set in the A register and the value set in the A register are logically summed, and the operation result is stored in the A register. This processing is performed to reset (clear) the state of the C flag. The source code "ADDWB HL,A" is then executed to add the value stored in the A register to the value stored in the HL register and store the added value in the HL register. By this processing, the absolute address of the subroutine to be jumped to is calculated, and the absolute address is stored in the HL register. Then, the source code "JP (HL)" is executed to load (set) the value set in the HL register to the PC register (program counter PC). By this processing, the processing jumps to a desired subroutine and the processing of the subroutine is started.
上記第１及び第２実施形態の遊技機で使用されている命令コードを用いた場合には、上述した７つのソースコードを順次実行することにより、ジャンプ先のサブルーチンのアドレスに関するデータ（サブルーチンまでの相対バイト値）が格納されたジャンプ先テーブルを使用して、処理を所望のサブルーチンの処理にジャンプさせることができる。なお、このソースプログラムでは、ソースコード「ＬＤＱ Ｂ，（ｗＡＲＥＡ４）」、「ＬＤ ＨＬ，ＴＢＬ＿ＳＵＢ」、「ＡＤＤＷＢ ＨＬ，Ｂ」、「ＬＤ Ａ，（ＨＬ）」、「ＯＲ Ａ」、「ＡＤＤＷＢ ＨＬ，Ａ」及び「ＪＰ （ＨＬ）」のバイト数（容量）は、それぞれ、３バイト、３バイト、１バイト、１バイト、１バイト、１バイト及び１バイトであり、ジャンプ先テーブルのバイト数（容量）は、４バイトであるので、プログラム例１４－Ａのプログラムの合計バイト数は、１５バイトとなる。 When the instruction code used in the game machines of the first and second embodiments is used, by sequentially executing the seven source codes described above, data relating to the address of the subroutine to jump to (up to the subroutine Using a jump destination table in which relative byte values) are stored, processing can be jumped to the processing of a desired subroutine. In this source program, source codes "LDQ B, (wAREA4)", "LD HL, TBL_SUB", "ADDWB HL, B", "LD A, (HL)", "OR A", "ADDWB HL, A” and “JP (HL)” are respectively 3 bytes, 3 bytes, 1 byte, 1 byte, 1 byte, 1 byte and 1 byte, and the number of bytes (capacity) of the jump destination table ) is 4 bytes, the total number of bytes of the program of program example 14-A is 15 bytes.
一方、本実施形態で新たに設けられたジャンプ命令コードを用いた場合、図３７１Ｂに示すように、まず、ソースコード「ＬＤＱ Ｂ，（ｗＡＲＥＡ４）」を実行して、Ｑレジスタに格納された値（指定メモリの上位側１バイトのアドレス）と「ｗＡＲＥＡ４」（８ビットデータ：指定メモリの下位側１バイトのアドレス）とで指定されるメインＲＡＭ１０３内のアドレス領域（指定メモリ）に格納されている値を、Ｂレジスタにロード（セット）する。そして、ソースコード「ＴＪＰ Ｂ」（新命令コード：図３２６中のＮｏ．Ｄ７）を実行して、現在、ＰＣレジスタにセットされている値（ソースコード「ＴＪＰ Ｂ」（２バイト命令）の先頭アドレス）に、「２」とＢレジスタに格納されている値とを加算（ＰＣ＋２＋Ｂ）し、該加算した値で指定されるアドレスに格納されている値（ジャンプ先となるサブルーチンの下位側１バイトのアドレス）をＰＣレジスタの下位側バイトにロード（セット）する。この処理により、処理が所望のサブルーチンにジャンプし、サブルーチンの処理が開始される。
On the other hand, when the jump instruction code newly provided in this embodiment is used, first, the source code "LDQ B, (wAREA4)" is executed, and the value stored in the Q register is Stored in the address area (designated memory) in the
なお、ソースコード「ＴＪＰ Ｂ」内における処理では、まず、現在のＰＣレジスタにセットされている値（ソースコード「ＴＪＰ Ｂ」（２バイト命令）の上位側１バイトのアドレス）に「２」を加算して、ジャンプ先テーブルの先頭アドレスを算出する。次いで、その算出値にＢレジスタに格納されている値（Ｑレジスタに格納された値と「ｗＡＲＥＡ４」とで指定されるアドレスに格納されている値：「０」～「３」のいずれか）を加算して、ジャンプ先テーブル内における、所望のジャンプ先となるサブルーチンの下位側１バイトのアドレスが格納されたアドレスを算出する。それゆえ、ジャンプ先テーブルを使用して、処理を所望のサブルーチンの処理にジャンプさせるプログラムにおいて、ジャンプ命令コード「ＴＪＰ Ｂ」を用いる場合には、ソースコード「ＴＪＰ Ｂ」の直下のアドレス（ソースコード「ＴＪＰ Ｂ」（２バイト命令）の先頭アドレスの２バイト先のアドレス）に、ジャンプ先テーブルの先頭アドレスを配置する必要がある。 In addition, in the processing in the source code "TJP B", first, "2" is added to the value set in the current PC register (the address of the upper 1 byte of the source code "TJP B" (2-byte instruction)). Add to calculate the top address of the jump destination table. Next, the value stored in the B register as the calculated value (the value stored in the address specified by the value stored in the Q register and "wAREA4": any of "0" to "3") is added to calculate the address in the jump destination table in which the lower 1-byte address of the desired jump destination subroutine is stored. Therefore, in a program that uses the jump destination table to jump the processing to the processing of a desired subroutine, if the jump instruction code "TJP B" is used, the address immediately below the source code "TJP B" (source code It is necessary to place the start address of the jump destination table at the address two bytes ahead of the start address of "TJP B" (2-byte instruction).
本実施形態で新たに設けられたジャンプ命令コードを用いた場合には、上述した２つのソースコードを順次実行することにより、ジャンプ先のサブルーチンのアドレスに関するデータ（サブルーチンの下位側ドレス）が格納されたジャンプ先テーブルを使用して、処理を所望のサブルーチンの処理にジャンプさせることができる。なお、このソースプログラムでは、ソースコード「ＬＤＱ Ｂ，（ｗＡＲＥＡ４）」及び「ＴＪＰ Ｂ」のバイト数（容量）は、それぞれ、３バイト及び２バイトであり、ジャンプ先テーブルのバイト数（容量）は、４バイトであるので、プログラム例１４－Ｂのプログラムの合計バイト数は、９バイトとなる。 When the jump instruction code newly provided in the present embodiment is used, the above-mentioned two source codes are sequentially executed to store the data (lower side address of the subroutine) regarding the address of the subroutine to jump to. A jump destination table can be used to jump the processing to the processing of the desired subroutine. In this source program, the number of bytes (capacity) of the source codes "LDQ B, (wAREA4)" and "TJP B" are 3 bytes and 2 bytes, respectively, and the number of bytes (capacity) of the jump destination table is , is 4 bytes, the total number of bytes of the program of program example 14-B is 9 bytes.
上述のように、プログラム例１４においても、本実施形態で新たに設けられたジャンプ命令コードを用いた場合、それを用いない場合に比べて、同じ機能（処理動作）を実現するためのプログラムの容量（バイト数）を減らすことができる。 As described above, even in the program example 14, when the jump instruction code newly provided in the present embodiment is used, the program for realizing the same function (processing operation) is compared to when the jump instruction code is not used. Capacity (number of bytes) can be reduced.
なお、プログラム例１４－Ｂは、プログラム例１２－Ｂで説明した処理を、「ＴＪＰ」命令より１バイト容量の大きい「ＴＪＰ Ｂ」命令を使用して実現した場合の処理である。プログラム例１４－Ｂでは、最初にソースコード「ＬＤＱ Ｂ，（ｗＡＲＥＡ４）」を実行することにより、ジャンプ先テーブルに格納されているジャンプ先サブルーチンの下位側アドレスを取得している。しかしながら、実際のプログラムでは、この処理は、ある処理が実行され、その処理結果がＢレジスタに格納される処理である。それゆえ、この処理によってＢレジスタに格納された値を、「ＴＪＰ」命令で使用する場合にはＢレジスタに格納された値をＡレジスタに格納する必要（処理）が発生する。それに対して、「ＴＪＰ Ｂ」命令では、Ｂレジスタに格納された値をそのまま使用することができる。なお、「ＴＪＰ Ｂ」命令以外の「ＴＪＰ Ｃ」～「ＴＪＰ Ｌ」命令においても同様のことが言える。すなわち、「ＴＪＰ」命令だけでは、プログラム容量を減らす効果が不十分となる場合を考慮して、本実施形態では、「ＴＪＰ Ｂ」～「ＴＪＰ Ｌ」命令が設けられている。 Note that the program example 14-B is a process when the processing described in the program example 12-B is realized by using the "TJP B" instruction, which is 1 byte larger than the "TJP" instruction. In program example 14-B, the lower address of the jump destination subroutine stored in the jump destination table is obtained by first executing the source code "LDQ B, (wAREA4)". However, in an actual program, this processing is processing in which certain processing is executed and the processing result is stored in the B register. Therefore, when the value stored in the B register by this process is used in the "TJP" instruction, it becomes necessary (process) to store the value stored in the B register in the A register. On the other hand, in the "TJP B" instruction, the value stored in the B register can be used as it is. The same can be said for the "TJP C" to "TJP L" instructions other than the "TJP B" instruction. That is, in consideration of the case where the effect of reducing the program capacity is insufficient with only the "TJP" instruction, the "TJP B" to "TJP L" instructions are provided in this embodiment.
（４）プログラム例１５
プログラム例１５では、ジャンプ先のサブルーチンのアドレスデータが格納されたテーブル（ジャンプ先テーブル）を使用して、処理を所望のサブルーチンの処理にジャンプさせる機能（処理動作）を実現するためのプログラム例を説明する。図３７２Ａ及び図３７２Ｂに、それぞれ、上記第１、第２実施形態の遊技機で使用されている命令コードを用いて生成されたプログラム例１５－Ａ、及び、本実施形態で新たに設けられたジャンプ命令コードを用いて生成されたプログラム例１５－Ｂを示す。
(4) Program example 15
In program example 15, a table (jump destination table) storing address data of subroutines of jump destinations is used to implement a function (processing operation) of jumping processing to processing of a desired subroutine. explain. FIG. 372A and FIG. 372B respectively show a program example 15-A generated using the instruction code used in the gaming machines of the first and second embodiments, and newly provided in this embodiment FIG. 15 shows a program example 15-B generated using a jump instruction code; FIG.
なお、この例では、上記プログラム例１３とは異なり、Ｑレジスタに格納された値（指定メモリの上位側１バイトのアドレス）と「ｗＡＲＥＡ４」（８ビットデータ：指定メモリの下位側１バイトのアドレス）とで指定されるメインＲＡＭ１０３内のアドレス領域（指定メモリ）に格納されている値を、Ｄレジスタにロード（セット）する例を説明する。また、この例で用いるジャンプ先テーブルの構成は、上記プログラム例１３のそれ（図３７０Ａ及び図３７０Ｂ参照）と同様であるので、その説明は省略する。
Note that in this example, unlike program example 13 above, the value stored in the Q register (the address of the upper 1 byte of the specified memory) and "wAREA4" (8-bit data: the address of the lower 1 byte of the specified memory ) and the value stored in the address area (specified memory) in the
上記第１及び第２実施形態の遊技機で使用されている命令コードを用いた場合、図３７２Ａに示すように、まず、ソースコード「ＬＤＱ Ｄ，（ｗＡＲＥＡ４）」を実行して、Ｑレジスタに格納された値（指定メモリの上位側アドレス）と「ｗＡＲＥＡ４」（８ビットデータ：指定メモリの下位側アドレス）とで指定されるメインＲＡＭ１０３内のアドレス領域（指定メモリ）に格納されている値を、Ｄレジスタにロード（セット）する。なお、この指定メモリに格納されている値は、上記プログラム例１３と同様に、ジャンプ先テーブルの先頭アドレスからジャンプ先テーブル内の各データ（第１～第４サブルーチンのアドレス）の格納アドレスまでの相対値（「０」～「３」）である。
When using the instruction code used in the gaming machines of the first and second embodiments, as shown in FIG. 372A, the source code "LDQ D, (wAREA4)" is first executed, The value stored in the address area (specified memory) in the
次いで、ソースコード「ＬＤ ＨＬ，ＴＢＬ＿ＳＵＢ」を実行して、ＨＬレジスタにラベル「ＴＢＬ＿ＳＵＢ」で示されるジャンプ先テーブルの先頭アドレスをロード（セット）する。次いで、ソースコード「ＡＤＤＷＢ ＨＬ，Ｄ」を実行して、Ｄレジスタに格納されている値をＨＬレジスタに格納されている値に加算して、該加算された値をＨＬレジスタに格納する。この処理により、ＨＬレジスタには、ジャンプ先となるサブルーチンのアドレスがセットされる。そして、ソースコード「ＪＰ （ＨＬ）」を実行して、ＨＬレジスタにセットされている値をＰＣレジスタ（プログラム・カウンタＰＣ）にロード（セット）する。この処理により、処理が所望のサブルーチンにジャンプし、サブルーチンの処理が開始される。 Next, the source code "LD HL, TBL_SUB" is executed to load (set) the top address of the jump destination table indicated by the label "TBL_SUB" in the HL register. The source code "ADDWB HL,D" is then executed to add the value stored in the D register to the value stored in the HL register and store the added value in the HL register. By this processing, the address of the subroutine to be jumped to is set in the HL register. Then, the source code "JP (HL)" is executed to load (set) the value set in the HL register to the PC register (program counter PC). By this processing, the processing jumps to a desired subroutine and the processing of the subroutine is started.
上記第１及び第２実施形態の遊技機で使用されている命令コードを用いた場合には、上述した４つのソースコードを順次実行することにより、ジャンプ先のサブルーチンのアドレスが格納されたジャンプ先テーブルを使用して、処理を所望のサブルーチンの処理にジャンプさせることができる。なお、このソースプログラムでは、ソースコード「ＬＤＱ Ｄ，（ｗＡＲＥＡ４）」、「ＬＤ ＨＬ，ＴＢＬ＿ＳＵＢ」、「ＡＤＤＷＢ ＨＬ，Ｄ」及び「ＪＰ （ＨＬ）」のバイト数（容量）は、それぞれ、３バイト、３バイト、１バイト及び１バイトであり、ジャンプ先テーブルのバイト数（容量）は、８バイトであるので、プログラム例１５－Ａのプログラムの合計バイト数は、１６バイトとなる。 When the instruction code used in the game machine of the first and second embodiments is used, by sequentially executing the above-mentioned four source codes, a jump destination in which the address of the jump destination subroutine is stored. A table can be used to jump processing to the processing of the desired subroutine. In this source program, the number of bytes (capacity) of the source code "LDQ D, (wAREA4)", "LD HL, TBL_SUB", "ADDWB HL, D" and "JP (HL)" is 3 bytes each. , 3 bytes, 1 byte, and 1 byte, and the number of bytes (capacity) of the jump destination table is 8 bytes, so the total number of bytes of the program of program example 15-A is 16 bytes.
一方、本実施形態で新たに設けられたジャンプ命令コードを用いた場合、図３７２Ｂに示すように、まず、ソースコード「ＬＤＱ Ｄ，（ｗＡＲＥＡ４）」を実行して、Ｑレジスタに格納された値（指定メモリの上位側１バイトのアドレス）と「ｗＡＲＥＡ４」（８ビットデータ：指定メモリの下位側１バイトのアドレス）とで指定されるメインＲＡＭ１０３内のアドレス領域（指定メモリ）に格納されている値を、Ｄレジスタにロード（セット）する。なお、この指定メモリに格納されている値は、上記プログラム例１３と同様に、ジャンプ先テーブルの先頭アドレスからジャンプ先テーブル内の各データ（第１～第４サブルーチンのアドレス）の格納アドレスまでの相対値（「０」～「３」）である。そして、ソースコード「ＴＪＰＷ Ｄ」（新命令コード：図３２７中のＮｏ．Ｄ１６）を実行して、現在、ＰＣレジスタにセットされている値（ソースコード「ＴＪＰＷ Ｄ」（２バイト）の上位側１バイトのアドレス）に、「２」とＤレジスタに格納されている値を２倍した値とを加算（ＰＣ＋２＋Ｄ×２）し、該加算した値で指定されるアドレスに格納されている値（ジャンプ先となるサブルーチンのアドレス（２バイト））をＰＣレジスタにロード（セット）する。この処理により、処理が所望のサブルーチンにジャンプし、サブルーチンの処理が開始される。
On the other hand, when the jump instruction code newly provided in this embodiment is used, first, the source code "LDQ D, (wAREA4)" is executed, and the value stored in the Q register is Stored in the address area (designated memory) in the
なお、ソースコード「ＴＪＰＷ Ｄ」内における処理では、まず、現在のＰＣレジスタにセットされている値（ソースコード「ＴＪＰＷ Ｄ」（２バイト命令）の上位側１バイトのアドレス）に「２」を加算して、ジャンプ先テーブルの先頭アドレスを算出する。次いで、その算出値にＤレジスタに格納されている値（Ｑレジスタに格納された値と「ｗＡＲＥＡ４」とで指定されるアドレスに格納されている値：「０」～「３」のいずれか）を加算して、ジャンプ先テーブル内における、所望のジャンプ先となるサブルーチンのアドレスが格納されたアドレスが算出される。それゆえ、ジャンプ先テーブルを使用して、処理を所望のサブルーチンの処理にジャンプさせるプログラムにおいて、ジャンプ命令コード「ＴＪＰＷ Ｄ」を用いる場合には、ソースコード「ＴＪＰＷ Ｄ」の直下のアドレス（ソースコード「ＴＪＰＷ Ｄ」（２バイト命令）の下位側１バイトのアドレスの次のアドレス）に、ジャンプ先テーブルの先頭アドレスを配置する必要がある。 In addition, in the processing in the source code "TJPW D", first, "2" is set to the value currently set in the PC register (the address of the upper 1 byte of the source code "TJPW D" (2-byte instruction)). Add to calculate the top address of the jump destination table. Next, the value stored in the D register as the calculated value (the value stored in the address specified by the value stored in the Q register and "wAREA4": any of "0" to "3") is added to calculate the address in the jump destination table where the address of the desired jump destination subroutine is stored. Therefore, in a program that uses the jump destination table to jump the processing to the processing of a desired subroutine, if the jump instruction code "TJPWD" is used, the address immediately below the source code "TJPWD" (source code The top address of the jump destination table must be placed at the address next to the lower 1-byte address of "TJPW D" (2-byte instruction).
本実施形態で新たに設けられたジャンプ命令コードを用いた場合には、上述した２つのソースコードを順次実行することにより、ジャンプ先のサブルーチンのアドレスが格納されたジャンプ先テーブルを使用して、処理を所望のサブルーチンの処理にジャンプさせることができる。なお、このソースプログラムでは、ソースコード「ＬＤＱ Ｄ，（ｗＡＲＥＡ４）」及び「ＴＪＰＷ Ｄ」のバイト数（容量）は、それぞれ、３バイト及び２バイトであり、ジャンプ先テーブルのバイト数（容量）は、８バイトであるので、プログラム例１５－Ｂのプログラムの合計バイト数は、１３バイトとなる。 When the jump instruction code newly provided in this embodiment is used, by sequentially executing the two source codes described above, using the jump destination table storing the address of the jump destination subroutine, Processing can be jumped to the processing of a desired subroutine. In this source program, the number of bytes (capacity) of the source codes "LDQ D, (wAREA4)" and "TJPW D" is 3 bytes and 2 bytes, respectively, and the number of bytes (capacity) of the jump destination table is , is 8 bytes, the total number of bytes of the program of program example 15-B is 13 bytes.
上述のように、プログラム例１５においても、本実施形態で新たに設けられたジャンプ命令コードを用いた場合、それを用いない場合に比べて、同じ機能（処理動作）を実現するためのプログラムの容量（バイト数）を減らすことができる。 As described above, even in program example 15, when the jump instruction code newly provided in the present embodiment is used, the number of programs for realizing the same function (processing operation) is higher than when the jump instruction code is not used. Capacity (number of bytes) can be reduced.
なお、プログラム例１５－Ｂは、プログラム例１３－Ｂで説明した処理を、「ＴＪＰＷ」命令より１バイト容量の大きい「ＴＪＰＷ Ｄ」命令を使用して実現した場合の処理である。プログラム例１５－Ｂでは、最初にソースコード「ＬＤＱ Ｄ，（ｗＡＲＥＡ４）」を実行することにより、ジャンプ先テーブルに格納されているジャンプ先サブルーチンの下位側アドレスを取得している。しかしながら、実際のプログラムでは、この処理は、ある処理が実行され、その処理結果がＤレジスタに格納される処理である。それゆえ、この処理によってＤレジスタに格納された値を、「ＴＪＰＷ」命令で使用する場合にはＤレジスタに格納された値をＡレジスタに格納する必要（処理）が発生する。それに対して、「ＴＪＰＷ Ｄ」命令では、Ｄレジスタに格納された値をそのまま使用することができる。なお、「ＴＪＰＷ Ｄ」命令以外の「ＴＪＰＷ Ｂ」、「ＴＪＰＷ Ｃ」、「ＴＪＰＷ Ｅ」～「ＴＪＰＷ Ｌ」命令においても同様のことが言える。すなわち、「ＴＪＰＷ」命令だけでは、プログラム容量を減らす効果が不十分となる場合を考慮して、本実施形態では、「ＴＪＰＷ Ｂ」～「ＴＪＰＷ Ｌ」命令が設けられている。 Note that the program example 15-B is a process when the processing described in the program example 13-B is realized by using the "TJPW D" instruction, which has a larger capacity of 1 byte than the "TJPW" instruction. In program example 15-B, the lower address of the jump destination subroutine stored in the jump destination table is obtained by first executing the source code "LDQ D, (wAREA4)". However, in an actual program, this processing is processing in which certain processing is executed and the processing result is stored in the D register. Therefore, when the value stored in the D register by this process is used in the "TJPW" instruction, it becomes necessary (process) to store the value stored in the D register in the A register. On the other hand, in the "TJPW D" instruction, the value stored in the D register can be used as it is. The same applies to the "TJPW B", "TJPW C", "TJPW E" to "TJPW L" instructions other than the "TJPW D" instruction. That is, in consideration of the case where the effect of reducing the program capacity is insufficient with only the "TJPW" instruction, the "TJPW B" to "TJPW L" instructions are provided in this embodiment.
［コンペアロード命令（加算）コードを使用したプログラム例］
次に、本実施形態で新たに設けられたコンペアロード命令（加算）コードを使用した各種プログラム例を説明する。
[Program example using compare load instruction (addition) code]
Next, various program examples using the compare load instruction (addition) code newly provided in this embodiment will be described.
（１）プログラム例１６
プログラム例１６では、Ｑレジスタに格納された値（指定メモリの上位側１バイトのアドレス）と「ｗＡＲＥＡ５」（８ビットの整数値：指定メモリの下位側１バイトのアドレス）とで指定されるメインＲＡＭ１０３内のアドレス領域（指定メモリ）に格納されている所定値（８ビットデータ）と、その上限値とを比較し、その比較結果に応じて、１加算された所定値又はその上限値を指定メモリに格納（セット）する機能（処理動作）を実現するためのプログラム例を説明する。図３７３Ａ及び図３７３Ｂに、それぞれ、上記第１、第２実施形態の遊技機で使用されている命令コードを用いて生成されたプログラム例１６－Ａ、及び、本実施形態で新たに設けられたコンペロード命令（加算）コードを用いて生成されたプログラム例１６－Ｂを示す。
(1) Program example 16
In program example 16, the main memory specified by the value stored in the Q register (address of the upper 1 byte of the specified memory) and "wAREA5" (8-bit integer value: address of the lower 1 byte of the specified memory) A predetermined value (8-bit data) stored in an address area (designated memory) in the
上記第１及び第２実施形態の遊技機で使用されている命令コードを用いた場合、図３７３Ａに示すように、まず、ソースコード「ＬＤＱ Ａ，（ｗＡＲＥＡ５）」を実行して、Ｑレジスタに格納された値と「ｗＡＲＥＡ５」（８ビットの整数値）とで指定されるメインＲＡＭ１０３内のアドレス領域（指定メモリ）に格納されている値を、Ａレジスタにロード（セット）する。なお、この指定メモリに格納された値は、上限値との比較対象となるパラメータ値（所定値）である。
When using the instruction code used in the game machines of the first and second embodiments, as shown in FIG. The value stored in the address area (specified memory) in the
次いで、ソースコード「ＩＮＣ Ａ」を実行して、Ａレジスタに格納されている値に１を加算し、該加算された値をＡレジスタに格納（セット）する。次いで、ソースコード「ＣＰ １０」を実行して、Ａレジスタに格納されている値と、「１０」（上限値）とを比較し、比較結果に基づいてＣフラグ（ＣＹフラグ）の状態を設定する。次いで、ソースコード「ＪＲ Ｃ，ＬＡＢＥＬＥ１」を実行する。この処理において、Ｃフラグ＝１（Ａレジスタに格納されている値が「１０」以下である場合）であれば、ラベル「ＬＡＢＥＬＥ１」の処理にジャンプする。一方、Ｃフラグ＝０（Ａレジスタに格納されている値が「１０」より大きい場合）であれば、ソースコード「ＬＤ Ａ，１０」を実行して、Ａレジスタに「１０」をセット（ロード）する。そして、ソースコード「ＬＤ Ａ，１０」又はソースコード「ＪＲ Ｃ，ＬＡＢＥＬＥ１」の実行後、ラベル「ＬＡＢＥＬＥ１」の処理、すなわち、ソースコード「ＬＤＱ （ｗＡＲＥＡ５），Ａ」を実行して、Ａレジスタに格納されている値を、Ｑレジスタに格納された値と「ｗＡＲＥＡ５」（８ビットの整数値）とで指定されるアドレス領域（指定メモリ）に格納（セット）する。
Next, the source code "INC A" is executed to add 1 to the value stored in the A register and store (set) the added value in the A register. Next, the source code "
上記第１及び第２実施形態の遊技機で使用されている命令コードを用いた場合には、上述した６つのソースコードを順次実行することにより、指定メモリに格納されている所定値と、その上限値とを比較し、その比較結果に応じて、１加算された所定値又はその上限値を指定メモリに格納（セット）することができる。なお、このソースプログラムでは、ソースコード「ＬＤＱ Ａ，（ｗＡＲＥＡ５）」、「ＩＮＣ Ａ」、「ＣＰ １０」、「ＪＲ Ｃ，ＬＡＢＥＬＥ１」、「ＬＤ Ａ，１０」及び「ＬＤＱ （ｗＡＲＥＡ５），Ａ」のバイト数（容量）は、それぞれ、２バイト、１バイト、２バイト、２バイト、２バイト及び２バイトとなり、プログラム例１６－Ａのプログラムの合計バイト数は、１１バイトとなる。
When the instruction code used in the game machine of the first and second embodiments is used, by sequentially executing the six source codes described above, the predetermined value stored in the designated memory and the A predetermined value incremented by 1 or its upper limit value can be stored (set) in a designated memory according to the comparison result. In this source program, the source codes "LDQ A, (wAREA5)", "INC A", "
一方、本実施形態で新たに設けられたコンペアロード命令（加算）コードを用いた場合、図３７３Ｂに示すように、まず、ソースコード「ＬＤＱ Ａ，（ｗＡＲＥＡ５）」を実行して、Ｑレジスタに格納された値と「ｗＡＲＥＡ５」（８ビットの整数値）とで指定されるメインＲＡＭ１０３内のアドレス領域（指定メモリ）に格納されている値を、Ａレジスタにロード（セット）する。次いで、ソースコード「ＩＣＰＬＬ Ａ，１０」（新命令コード：図３３０中のＮｏ．Ｅ１３）を実行して、Ａレジスタに格納されている値と「１０」（上限値）とを比較し、「１０」（上限値）の方がＡレジスタに格納されている値より大きい場合には、Ａレジスタに格納されている値に１を加算し、該１加算された値をＡレジスタにセット（ロード）し、一方、「１０」（上限値）の方がＡレジスタに格納されている値より大きくない場合（Ａレジスタに格納されている値≧１０）には、Ａレジスタに「１０」をセット（ロード）する。次いで、「ＬＤＱ （ｗＡＲＥＡ５），Ａ」を実行して、Ａレジスタに格納されている値を、Ｑレジスタに格納された値と「ｗＡＲＥＡ５」（８ビットデータ）とで指定されるアドレス領域（指定メモリ）に格納（セット）する。
On the other hand, when the compare load instruction (addition) code newly provided in this embodiment is used, as shown in FIG. The value stored in the address area (specified memory) in the
本実施形態で新たに設けられたコンペアロード命令（加算）コードを用いた場合には、上述した３つのソースコードを順次実行することにより、指定メモリに格納されている所定値と、その上限値とを比較し、その比較結果に応じて、１加算された所定値又はその上限値を指定メモリに格納（セット）することができる。なお、このソースプログラムでは、ソースコード「ＬＤＱ Ａ，（ｗＡＲＥＡ５）」、「ＩＣＰＬＬ Ａ，１０」及び「ＬＤＱ （ｗＡＲＥＡ５），Ａ」のバイト数（容量）は、それぞれ、２バイト、３バイト及び２バイトであり、プログラム例１６－Ｂのプログラムの合計バイト数は、７バイトとなる。 When the compare load instruction (addition) code newly provided in this embodiment is used, the predetermined value stored in the designated memory and its upper limit value are obtained by sequentially executing the above three source codes. are compared, and depending on the result of the comparison, a predetermined value incremented by 1 or its upper limit value can be stored (set) in a designated memory. In this source program, the number of bytes (capacity) of the source codes "LDQ A, (wAREA5)", "ICPLL A, 10" and "LDQ (wAREA5), A" are 2 bytes, 3 bytes, and 2 bytes, respectively. bytes, and the total number of bytes of the program of program example 16-B is 7 bytes.
上述のように、プログラム例１６においても、本実施形態で新たに設けられたコンペアロード命令（加算）コードを用いた場合、それを用いない場合に比べて、同じ機能（処理動作）を実現するためのプログラムの容量（バイト数）を減らすことができる。 As described above, even in program example 16, when the compare load instruction (addition) code newly provided in this embodiment is used, the same function (processing operation) is realized as compared to when it is not used. It is possible to reduce the program capacity (number of bytes) for
（２）プログラム例１７
プログラム例１７では、Ｑレジスタに格納された値（指定メモリの上位側１バイトのアドレス）と「ｗＡＲＥＡ５」（８ビットの整数値：指定メモリの下位側１バイトのアドレス）とで指定されるメインＲＡＭ１０３内の２バイト分のアドレス領域（指定メモリ：ｗＡＲＥＡ５＋０，＋１）に格納されている所定値（１６ビットデータ）と、その上限値とを比較し、その比較結果に応じて、１加算された所定値又はその上限値を指定メモリに格納（セット）する機能（処理動作）を実現するためのプログラム例を説明する。図３７４Ａ及び図３７４Ｂに、それぞれ、上記第１、第２実施形態の遊技機で使用されている命令コードを用いて生成されたプログラム例１７－Ａ、及び、本実施形態で新たに設けられたコンペロード命令（加算）コードを用いて生成されたプログラム例１７－Ｂを示す。
(2) Program example 17
In program example 17, the main memory specified by the value stored in the Q register (address of the upper 1 byte of the specified memory) and "wAREA5" (8-bit integer value: address of the lower 1 byte of the specified memory) A predetermined value (16-bit data) stored in a 2-byte address area (designated memory: wAREA5+0,+1) in the
上記第１及び第２実施形態の遊技機で使用されている命令コードを用いた場合、図３７４Ａに示すように、まず、ソースコード「ＬＤＱ ＢＣ，（ｗＡＲＥＡ５）」を実行して、Ｑレジスタに格納された値と「ｗＡＲＥＡ５」（８ビットの整数値）とで指定されるメインＲＡＭ１０３内の２バイト分のアドレス領域（指定メモリ）に格納されている値を、ＢＣレジスタにロード（セット）する。なお、この指定メモリに格納されている値は、上限値との比較対象となるパラメータ値（所定値）である。
When using the instruction code used in the gaming machines of the first and second embodiments, as shown in FIG. Load (set) the value stored in the 2-byte address area (specified memory) in the
次いで、ソースコード「ＩＮＣ ＢＣ」を実行してＢＣレジスタに格納されている値に１を加算し、該加算された値をＢＣレジスタに格納（セット）する。次いで、ソースコード「ＣＰ ＢＣ，１０００」を実行して、ＢＣレジスタに格納されている値と、「１０００」（上限値）とを比較し、比較結果に基づいてＣフラグ（ＣＹフラグ）の状態を設定する。次いで、ソースコード「ＪＲ Ｃ，ＬＡＢＥＬＥ１」を実行する。この処理において、Ｃフラグ＝１（ＢＣレジスタに格納されている値が「１０００」以下である場合）であれば、ラベル「ＬＡＢＥＬＥ１」の処理にジャンプする。一方、Ｃフラグ＝０（ＢＣレジスタに格納されている値が「１０００」より大きい場合）であれば、ソースコード「ＬＤ ＢＣ，１０００」を実行して、ＢＣレジスタに「１０００」をセット（ロード）する。そして、ソースコード「ＬＤ ＢＣ，１０００」又はソースコード「ＪＲ Ｃ，ＬＡＢＥＬＥ１」の実行後、ラベル「ＬＡＢＥＬＥ１」の処理、すなわち、ソースコード「ＬＤＱ （ｗＡＲＥＡ５），ＢＣ」を実行して、ＢＣレジスタに格納されている値を、Ｑレジスタに格納された値と「ｗＡＲＥＡ５」（８ビットの整数値）とで指定される２バイト分のアドレス領域（指定メモリ）に格納（セット）する。 Next, the source code "INC BC" is executed to add 1 to the value stored in the BC register, and the added value is stored (set) in the BC register. Next, the source code "CP BC, 1000" is executed, the value stored in the BC register is compared with "1000" (upper limit), and the state of the C flag (CY flag) is determined based on the comparison result. set. Then, the source code "JR C, LABELE1" is executed. In this process, if the C flag=1 (when the value stored in the BC register is "1000" or less), the process jumps to the label "LABELE1". On the other hand, if the C flag is 0 (the value stored in the BC register is greater than "1000"), the source code "LD BC, 1000" is executed to set (load) "1000" to the BC register. )do. Then, after executing the source code "LD BC, 1000" or the source code "JR C, LABELE1", the label "LABELE1" is processed, that is, the source code "LDQ (wAREA5), BC" is executed, and the BC register is The stored value is stored (set) in a 2-byte address area (designated memory) specified by the value stored in the Q register and "wAREA5" (8-bit integer value).
上記第１及び第２実施形態の遊技機で使用されている命令コードを用いた場合には、上述した６つのソースコードを順次実行することにより、指定メモリに格納されている所定値と、その上限値とを比較し、その比較結果に応じて、１加算された所定値又はその上限値を指定メモリに格納（セット）することができる。なお、このソースプログラムでは、ソースコード「ＬＤＱ ＢＣ，（ｗＡＲＥＡ５）」、「ＩＮＣ ＢＣ」、「ＣＰ ＢＣ，１０００」、「ＪＲ Ｃ，ＬＡＢＥＬＥ１」、「ＬＤ ＢＣ，１０００」及び「ＬＤＱ （ｗＡＲＥＡ５），ＢＣ」のバイト数（容量）は、それぞれ、３バイト、１バイト、４バイト、２バイト、３バイト及び３バイトとなり、プログラム例１７－Ａのプログラムの合計バイト数は、１６バイトとなる。 When the instruction code used in the game machine of the first and second embodiments is used, by sequentially executing the six source codes described above, the predetermined value stored in the designated memory and the A predetermined value incremented by 1 or its upper limit value can be stored (set) in a designated memory according to the comparison result. In this source program, source codes "LDQ BC, (wAREA5)", "INC BC", "CP BC, 1000", "JR C, LABELE1", "LD BC, 1000" and "LDQ (wAREA5), The number of bytes (capacity) of "BC" is 3 bytes, 1 byte, 4 bytes, 2 bytes, 3 bytes, and 3 bytes, respectively, and the total number of bytes of the program of program example 17-A is 16 bytes.
一方、本実施形態で新たに設けられたコンペアロード命令（加算）コードを用いた場合、図３７４Ｂに示すように、まず、ソースコード「ＬＤＱ ＢＣ，（ｗＡＲＥＡ５）」を実行して、Ｑレジスタに格納された値と「ｗＡＲＥＡ５」（８ビットの整数値）とで指定されるメインＲＡＭ１０３内の２バイト分のアドレス領域（指定メモリ）に格納されている値を、ＢＣレジスタにロード（セット）する。次いで、ソースコード「ＩＣＰＷＬＬ ＢＣ，１０００」（新命令コード：図３３１中のＮｏ．Ｅ２０）を実行して、ＢＣレジスタに格納されている値と「１０００」（上限値）とを比較し、「１０００」（上限値）の方がＢＣレジスタに格納されている値より大きい場合には、ＢＣレジスタに格納されている値に１を加算し、該１加算された値をＢＣレジスタにセット（ロード）し、一方、「１０００」（上限値）の方がＢＣレジスタに格納されている値より大きくない場合（ＢＣレジスタに格納されている値≧１０００）には、ＢＣレジスタに「１０００」をセット（ロード）する。次いで、「ＬＤＱ （ｗＡＲＥＡ５），ＢＣ」を実行して、ＢＣレジスタに格納されている値を、Ｑレジスタに格納された値と「ｗＡＲＥＡ５」（８ビットの整数値）とで指定される２バイト分のアドレス領域（指定メモリ）に格納（セット）する。
On the other hand, when using the compare load instruction (addition) code newly provided in this embodiment, first, the source code "LDQ BC, (wAREA5)" is executed, and the Q register Load (set) the value stored in the 2-byte address area (specified memory) in the
本実施形態で新たに設けられたコンペアロード命令（加算）コードを用いた場合には、上述した３つのソースコードを順次実行することにより、指定メモリに格納されている所定値と、その上限値とを比較し、その比較結果に応じて、１加算された所定値又はその上限値を指定メモリに格納（セット）することができる。なお、このソースプログラムでは、ソースコード「ＬＤＱ ＢＣ，（ｗＡＲＥＡ５）」、「ＩＣＰＷＬＬ ＢＣ，１０００」及び「ＬＤＱ （ｗＡＲＥＡ５），ＢＣ」のバイト数（容量）は、それぞれ、３バイト、４バイト及び３バイトであり、プログラム例１７－Ｂのプログラムの合計バイト数は、１０バイトとなる。 When the compare load instruction (addition) code newly provided in the present embodiment is used, by sequentially executing the above three source codes, the predetermined value stored in the designated memory and its upper limit value are compared, and depending on the result of the comparison, a predetermined value incremented by 1 or its upper limit value can be stored (set) in a designated memory. In this source program, the number of bytes (capacity) of the source codes "LDQ BC, (wAREA5)", "ICPWLL BC, 1000" and "LDQ (wAREA5), BC" are 3 bytes, 4 bytes and 3 bytes, respectively. bytes, and the total number of bytes of the program of program example 17-B is 10 bytes.
上述のように、プログラム例１７においても、本実施形態で新たに設けられたコンペアロード命令（加算）コードを用いた場合、それを用いない場合に比べて、同じ機能（処理動作）を実現するためのプログラムの容量（バイト数）を減らすことができる。 As described above, even in program example 17, when the compare load instruction (addition) code newly provided in this embodiment is used, the same function (processing operation) is realized as compared to when it is not used. It is possible to reduce the program capacity (number of bytes) for
（３）プログラム例１８
プログラム例１８では、Ｑレジスタに格納された値（指定メモリの上位側１バイトのアドレス）と「ｗＡＲＥＡ５」（８ビットの整数値：指定メモリの下位側１バイトのアドレス）とで指定されるメインＲＡＭ１０３内のアドレス領域（指定メモリ）に格納されている所定値（８ビットデータ）と、Ｃレジスタに格納された値（上限値）とを比較し、その比較結果に応じて、１加算された所定値又はその上限値を指定メモリに格納（セット）する機能（処理動作）を実現するためのプログラム例を説明する。図３７５Ａ及び図３７５Ｂに、それぞれ、上記第１、第２実施形態の遊技機で使用されている命令コードを用いて生成されたプログラム例１８－Ａ、及び、本実施形態で新たに設けられたコンペロード命令（加算）コードを用いて生成されたプログラム例１８－Ｂを示す。
(3) Program example 18
In program example 18, the main memory specified by the value stored in the Q register (address of the upper 1 byte of the specified memory) and "wAREA5" (8-bit integer value: address of the lower 1 byte of the specified memory) A predetermined value (8-bit data) stored in the address area (designated memory) in the
上記第１及び第２の実施形態の遊技機で使用されている命令コードを用いた場合、図３７５Ａに示すように、まず、ソースコード「ＬＤＱ Ａ，（ｗＡＲＥＡ５）」を実行して、Ｑレジスタに格納された値と「ｗＡＲＥＡ５」（８ビットの整数値）とで指定されるメインＲＡＭ１０３内のアドレス領域（指定メモリ）に格納されている値を、Ａレジスタにロード（セット）する。なお、この指定メモリに格納された値は、Ｃレジスタに格納された値（上限値）との比較対象となるパラメータ値（所定値）である。次いで、ソースコード「ＩＮＣ Ａ」を実行して、Ａレジスタに格納されている値に１を加算し、該加算された値をＡレジスタに格納（セット）する。
When using the instruction code used in the game machines of the first and second embodiments, as shown in FIG. and the value stored in the address area (specified memory) in the
次いで、ソースコード「ＣＰ Ｃ」を実行して、Ａレジスタに格納されている値と、Ｃレジスタに格納されている値（上限値）とを比較し、比較結果に基づいてＣフラグ（ＣＹフラグ）の状態を設定する。次いで、ソースコード「ＪＲ Ｃ，ＬＡＢＥＬＥ１」を実行する。この処理において、Ｃフラグ＝１（Ａレジスタに格納されている値がＣレジスタに格納された値以下である場合）であれば、ラベル「ＬＡＢＥＬＥ１」の処理にジャンプする。一方、Ｃフラグ＝０（Ａレジスタに格納されている値がＣレジスタに格納された値より大きい場合）であれば、ソースコード「ＬＤ Ａ，Ｃ」を実行して、Ｃレジスタに格納されている値（上限値）をＡレジスタにセット（ロード）する。そして、ソースコード「ＬＤ Ａ，Ｃ」又はソースコード「ＪＲ Ｃ，ＬＡＢＥＬＥ１」の実行後、ラベル「ＬＡＢＥＬＥ１」の処理、すなわち、ソースコード「ＬＤＱ （ｗＡＲＥＡ５），Ａ」を実行して、Ａレジスタに格納されている値を、Ｑレジスタに格納された値と「ｗＡＲＥＡ５」（８ビットの整数値）とで指定されるアドレス領域（指定メモリ）に格納（セット）する。 Next, the source code "CP C" is executed to compare the value stored in the A register with the value (upper limit value) stored in the C register, and based on the comparison result, the C flag (CY flag ) state. Then, the source code "JR C, LABELE1" is executed. In this process, if the C flag is 1 (when the value stored in the A register is less than or equal to the value stored in the C register), the process jumps to label "LABELE1". On the other hand, if the C flag is 0 (the value stored in the A register is greater than the value stored in the C register), the source code "LD A, C" is executed and the value stored in the C register is Set (load) the current value (upper limit) to the A register. Then, after executing the source code "LD A, C" or the source code "JR C, LABELE1", the label "LABELE1" is processed, that is, the source code "LDQ (wAREA5), A" is executed, and the A register is The stored value is stored (set) in the address area (designated memory) specified by the value stored in the Q register and "wAREA5" (8-bit integer value).
上記第１及び第２実施形態の遊技機で使用されている命令コードを用いた場合には、上述した６つのソースコードを順次実行することにより、指定メモリに格納されている所定値と、Ｃレジスタに格納されている値（上限値）とを比較し、その比較結果に応じて、１加算された所定値又はその上限値を指定メモリに格納（セット）することができる。なお、このソースプログラムでは、ソースコード「ＬＤＱ Ａ，（ｗＡＲＥＡ５）」、「ＩＮＣ Ａ」、「ＣＰ Ｃ」、「ＪＲ Ｃ，ＬＡＢＥＬＥ１」、「ＬＤ Ａ，Ｃ」及び「ＬＤＱ （ｗＡＲＥＡ５），Ａ」のバイト数（容量）は、それぞれ、２バイト、１バイト、１バイト、２バイト、１バイト及び２バイトとなり、プログラム例１８－Ａのプログラムの合計バイト数は、９バイトとなる。 When the instruction code used in the game machine of the first and second embodiments is used, by sequentially executing the six source codes described above, the predetermined value stored in the designated memory and the C A value (upper limit value) stored in a register is compared, and depending on the comparison result, a predetermined value incremented by 1 or its upper limit value can be stored (set) in a designated memory. In this source program, source codes "LDQ A, (wAREA5)", "INC A", "CP C", "JR C, LABELE1", "LD A, C" and "LDQ (wAREA5), A" are respectively 2 bytes, 1 byte, 1 byte, 2 bytes, 1 byte, and 2 bytes, and the total number of bytes of the program of program example 18-A is 9 bytes.
一方、本実施形態で新たに設けられたコンペアロード命令（加算）コードを用いた場合、図３７５Ｂに示すように、まず、ソースコード「ＬＤＱ Ａ，（ｗＡＲＥＡ５）」を実行して、Ｑレジスタに格納された値と「ｗＡＲＥＡ５」（８ビットの整数値）とで指定されるメインＲＡＭ１０３内のアドレス領域（指定メモリ）に格納されている値を、Ａレジスタにロード（セット）する。次いで、ソースコード「ＩＣＰＬＬ Ａ，Ｃ」（新命令コード：図３２９中のＮｏ．Ｅ８）を実行して、Ａレジスタに格納されている値とＣレジスタに格納されている値（上限値）とを比較し、Ｃレジスタに格納されている値の方がＡレジスタに格納されている値より大きい場合には、Ａレジスタに格納されている値に１を加算し、該１加算された値をＡレジスタにセット（ロード）し、一方、Ｃレジスタに格納されている値の方がＡレジスタに格納されている値より大きくない場合（Ａレジスタに格納されている値≧Ｃレジスタに格納されている値）には、Ｃレジスタに格納されている値（上限値）をＡレジスタにセット（ロード）する。次いで、「ＬＤＱ （ｗＡＲＥＡ５），Ａ」を実行して、Ａレジスタに格納されている値を、Ｑレジスタに格納された値と「ｗＡＲＥＡ５」（８ビットの整数値）とで指定されるアドレス領域（指定メモリ）に格納（セット）する。
On the other hand, when using the compare load instruction (addition) code newly provided in this embodiment, first, the source code "LDQ A, (wAREA5)" is executed, and the Q register is The value stored in the address area (specified memory) in the
本実施形態で新たに設けられたコンペアロード命令（加算）コードを用いた場合には、上述した３つのソースコードを順次実行することにより、指定メモリに格納されている所定値と、Ｃレジスタに格納されている値（上限値）とを比較し、その比較結果に応じて、１加算された所定値又はその上限値を指定メモリに格納（セット）することができる。なお、このソースプログラムでは、ソースコード「ＬＤＱ Ａ，（ｗＡＲＥＡ５）」、「ＩＣＰＬＬ Ａ，Ｃ」及び「ＬＤＱ （ｗＡＲＥＡ５），Ａ」のバイト数（容量）は、それぞれ、２バイト、３バイト及び２バイトであり、プログラム例１８－Ｂのプログラムの合計バイト数は、７バイトとなる。 When the compare load instruction (addition) code newly provided in this embodiment is used, by sequentially executing the above three source codes, the predetermined value stored in the designated memory and the C register A stored value (upper limit) can be compared, and depending on the comparison result, a predetermined value incremented by 1 or the upper limit can be stored (set) in a designated memory. In this source program, the number of bytes (capacity) of the source code "LDQ A, (wAREA5)", "ICPLL A, C" and "LDQ (wAREA5), A" are 2 bytes, 3 bytes, and 2 bytes, respectively. bytes, and the total number of bytes of the program of program example 18-B is 7 bytes.
上述のように、プログラム例１８においても、本実施形態で新たに設けられたコンペアロード命令（加算）コードを用いた場合、それを用いない場合に比べて、同じ機能（処理動作）を実現するためのプログラムの容量（バイト数）を減らすことができる。 As described above, even in program example 18, when the compare load instruction (addition) code newly provided in the present embodiment is used, the same function (processing operation) is realized as compared to when the code is not used. It is possible to reduce the program capacity (number of bytes) for
［コンペアロード命令（減算）コードを使用したプログラム例］
次に、本実施形態で新たに設けられたコンペアロード命令（減算）コードを使用した各種プログラム例を説明する。
[Program example using compare load instruction (subtraction) code]
Next, various program examples using the compare load instruction (subtraction) code newly provided in this embodiment will be described.
（１）プログラム例１９
プログラム例１９では、Ｑレジスタに格納された値（指定メモリの上位側１バイトのアドレス）と「ｗＡＲＥＡ５」（８ビットの整数値：指定メモリの下位側１バイトのアドレス）とで指定されるメインＲＡＭ１０３内のアドレス領域（指定メモリ）に格納されている所定値（８ビットデータ）と、その下限値とを比較し、その比較結果に応じて、１減算された所定値又はその下限値を指定メモリに格納（セット）する機能（処理動作）を実現するためのプログラム例を説明する。図３７６Ａ及び図３７６Ｂに、それぞれ、上記第１、第２実施形態の遊技機で使用されている命令コードを用いて生成されたプログラム例１９－Ａ、及び、本実施形態で新たに設けられたコンペロード命令（減算）コードを用いて生成されたプログラム例１９－Ｂを示す。
(1) Program example 19
In Program Example 19, the main A predetermined value (8-bit data) stored in the address area (designated memory) in the
上記第１及び第２実施形態の遊技機で使用されている命令コードを用いた場合、図３７６Ａに示すように、まず、ソースコード「ＬＤＱ Ａ，（ｗＡＲＥＡ５）」を実行して、Ｑレジスタに格納された値と「ｗＡＲＥＡ５」（８ビットの整数値）とで指定されるメインＲＡＭ１０３内のアドレス領域（指定メモリ）に格納されている値を、Ａレジスタにロード（セット）する。なお、この指定メモリに格納された値は、下限値との比較対象となるパラメータ値（所定値）である。次いで、ソースコード「ＤＥＣ Ａ」を実行して、Ａレジスタに格納されている値を１減算し、該減算された値をＡレジスタに格納（セット）する。
When using the instruction code used in the game machines of the first and second embodiments, as shown in FIG. The value stored in the address area (specified memory) in the
次いで、ソースコード「ＣＰ １０」を実行して、Ａレジスタに格納されている値と、「１０」（下限値）とを比較し、比較結果に基づいてＣフラグ（ＣＹフラグ）の状態を設定する。次いで、ソースコード「ＪＲ ＮＣ，ＬＡＢＥＬＥ１」を実行する。この処理において、Ｃフラグ＝０（Ａレジスタに格納されている値が「１０」より大きい場合）であれば、ラベル「ＬＡＢＥＬＥ１」の処理にジャンプする。一方、Ｃフラグ＝０（Ａレジスタに格納されている値が「１０」以下である場合）であれば、ソースコード「ＬＤ Ａ，１０」を実行して、Ａレジスタに「１０」をセット（ロード）する。そして、ソースコード「ＬＤ Ａ，１０」又はソースコード「ＪＲ ＮＣ，ＬＡＢＥＬＥ１」の実行後、ラベル「ＬＡＢＥＬＥ１」の処理、すなわち、ソースコード「ＬＤＱ （ｗＡＲＥＡ５），Ａ」を実行して、Ａレジスタに格納されている値を、Ｑレジスタに格納された値と「ｗＡＲＥＡ５」（８ビットの整数値）とで指定されるアドレス領域（指定メモリ）に格納（セット）する。
Next, the source code "
上記第１及び第２実施形態の遊技機で使用されている命令コードを用いた場合には、上述した６つのソースコードを順次実行することにより、指定メモリに格納されている所定値と、その下限値とを比較し、その比較結果に応じて、１減算された所定値又はその下限値を指定メモリに格納（セット）することができる。なお、このソースプログラムでは、ソースコード「ＬＤＱ Ａ，（ｗＡＲＥＡ５）」、「ＤＥＣ Ａ」、「ＣＰ １０」、「ＪＲ ＮＣ，ＬＡＢＥＬＥ１」、「ＬＤ Ａ，１０」及び「ＬＤＱ （ｗＡＲＥＡ５），Ａ」のバイト数（容量）は、それぞれ、２バイト、１バイト、２バイト、２バイト、２バイト及び２バイトとなり、プログラム例１９－Ａのプログラムの合計バイト数は、１１バイトとなる。
When the instruction code used in the game machine of the first and second embodiments is used, by sequentially executing the six source codes described above, the predetermined value stored in the designated memory and the It can be compared with the lower limit value, and depending on the result of the comparison, a predetermined value decremented by 1 or the lower limit value can be stored (set) in the designated memory. In this source program, source codes "LDQ A, (wAREA5)", "DEC A", "
一方、本実施形態で新たに設けられたコンペアロード命令（減算）コードを用いた場合、図３７６Ｂに示すように、まず、ソースコード「ＬＤＱ Ａ，（ｗＡＲＥＡ５）」を実行して、Ｑレジスタに格納された値と「ｗＡＲＥＡ５」（８ビットの整数値）とで指定されるメインＲＡＭ１０３内のアドレス領域（指定メモリ）に格納されている値を、Ａレジスタにロード（セット）する。次いで、ソースコード「ＤＣＰＬＬ Ａ，１０」（新命令コード：図３３５中のＮｏ．Ｆ１３）を実行して、Ａレジスタに格納されている値と「１０」（下限値）とを比較し、「１０」（下限値）の方がＡレジスタに格納されている値より小さい場合、Ａレジスタに格納されている値を１減算し、該１減算された値をＡレジスタにセット（ロード）し、一方、「１０」（下限値）の方がＡレジスタに格納されている値より小さくない場合（Ａレジスタに格納されている値≦１０）、Ａレジスタに「１０」をセット（ロード）する。次いで、「ＬＤＱ （ｗＡＲＥＡ５），Ａ」を実行して、Ａレジスタに格納されている値を、Ｑレジスタに格納された値と「ｗＡＲＥＡ５」（８ビットの整数値）とで指定されるアドレス領域（指定メモリ）に格納（セット）する。
On the other hand, when using the compare load instruction (subtraction) code newly provided in this embodiment, first, the source code "LDQ A, (wAREA5)" is executed, and the Q register is The value stored in the address area (specified memory) in the
本実施形態で新たに設けられたコンペアロード命令（減算）コードを用いた場合には、上述した３つのソースコードを順次実行することにより、指定メモリに格納されている所定値と、その下限値とを比較し、その比較結果に応じて、１減算された所定値又はその下限値を指定メモリに格納（セット）することができる。なお、このソースプログラムでは、ソースコード「ＬＤＱ Ａ，（ｗＡＲＥＡ５）」、「ＤＣＰＬＬ Ａ，１０」及び「ＬＤＱ （ｗＡＲＥＡ５），Ａ」のバイト数（容量）は、それぞれ、２バイト、３バイト及び２バイトであり、プログラム例１９－Ｂのプログラムの合計バイト数は、７バイトとなる。 When the compare load instruction (subtraction) code newly provided in this embodiment is used, the predetermined value stored in the specified memory and its lower limit value are obtained by sequentially executing the above three source codes. are compared, and depending on the result of the comparison, a predetermined value decremented by 1 or its lower limit value can be stored (set) in the designated memory. In this source program, the number of bytes (capacity) of the source codes "LDQ A, (wAREA5)", "DCPLL A, 10" and "LDQ (wAREA5), A" are 2 bytes, 3 bytes, and 2 bytes, respectively. bytes, and the total number of bytes of the program of program example 19-B is 7 bytes.
上述のように、プログラム例１９においても、本実施形態で新たに設けられたコンペアロード命令（減算）コードを用いた場合、それを用いない場合に比べて、同じ機能（処理動作）を実現するためのプログラムの容量（バイト数）を減らすことができる。 As described above, even in program example 19, when the compare load instruction (subtraction) code newly provided in the present embodiment is used, the same function (processing operation) is realized as compared to when it is not used. It is possible to reduce the program capacity (number of bytes) for
（２）プログラム例２０
プログラム例２０では、Ｑレジスタに格納された値（指定メモリの上位側１バイトのアドレス）と「ｗＡＲＥＡ５」（８ビットの整数値：指定メモリの下位側１バイトのアドレス）とで指定されるメインＲＡＭ１０３内のアドレス領域（指定メモリ：ｗＡＲＥＡ５＋０，＋１）に格納されている所定値（１６ビットデータ）と、その下限値とを比較し、その比較結果に応じて、１減算された所定値又はその下限値を指定メモリに格納（セット）する機能（処理動作）を実現するためのプログラム例を説明する。図３７７Ａ及び図３７７Ｂに、それぞれ、上記第１、第２実施形態の遊技機で使用されている命令コードを用いて生成されたプログラム例２０－Ａ、及び、本実施形態で新たに設けられたコンペロード命令（減算）コードを用いて生成されたプログラム例２０－Ｂを示す。
(2) Program example 20
In program example 20, the main area specified by the value stored in the Q register (address of the upper 1 byte of the specified memory) and "wAREA5" (8-bit integer value: address of the lower 1 byte of the specified memory) A predetermined value (16-bit data) stored in an address area (designated memory: wAREA5+0,+1) in the
上記第１及び第２実施形態の遊技機で使用されている命令コードを用いた場合、図３７７Ａに示すように、まず、ソースコード「ＬＤＱ ＢＣ，（ｗＡＲＥＡ５）」を実行して、Ｑレジスタに格納された値と「ｗＡＲＥＡ５」（８ビットの整数値）とで指定されるメインＲＡＭ１０３内の２バイト分のアドレス領域（指定メモリ）に格納されている値を、ＢＣレジスタにロード（セット）する。なお、この指定メモリに格納されている値は、下限値との比較対象となるパラメータ値（所定値）である。次いで、ソースコード「ＤＥＣ ＢＣ」を実行してＢＣレジスタに格納されている値を１減算し、該減算された値をＢＣレジスタに格納（セット）する。
When using the instruction code used in the gaming machines of the first and second embodiments, as shown in FIG. Load (set) the value stored in the 2-byte address area (specified memory) in the
次いで、ソースコード「ＣＰ ＢＣ，１０００」を実行して、ＢＣレジスタに格納されている値と、「１０００」（下限値）とを比較し、比較結果に基づいてＣフラグ（ＣＹフラグ）の状態を設定する。次いで、ソースコード「ＪＲ ＮＣ，ＬＡＢＥＬＥ１」を実行する。この処理において、Ｃフラグ＝０（ＢＣレジスタに格納されている値が「１０００」以上である場合）であれば、ラベル「ＬＡＢＥＬＥ１」の処理にジャンプする。一方、Ｃフラグ＝１（ＢＣレジスタに格納されている値が「１０００」より小さい場合）であれば、ソースコード「ＬＤ ＢＣ，１０００」を実行して、ＢＣレジスタに「１０００」をセット（ロード）する。そして、ソースコード「ＬＤ ＢＣ，１０００」又はソースコード「ＪＲ ＮＣ，ＬＡＢＥＬＥ１」の実行後、ラベル「ＬＡＢＥＬＥ１」の処理、すなわち、ソースコード「ＬＤＱ （ｗＡＲＥＡ５），ＢＣ」を実行して、ＢＣレジスタに格納されている値を、Ｑレジスタに格納された値と「ｗＡＲＥＡ５」（８ビットの整数値）とで指定される２バイト分のアドレス領域（指定メモリ）に格納（セット）する。 Next, the source code "CP BC, 1000" is executed, the value stored in the BC register is compared with "1000" (lower limit value), and the state of the C flag (CY flag) is determined based on the comparison result. set. Then, the source code "JR NC, LABELE1" is executed. In this process, if the C flag=0 (when the value stored in the BC register is "1000" or more), the process jumps to the label "LABELE1". On the other hand, if the C flag is 1 (the value stored in the BC register is less than "1000"), the source code "LD BC, 1000" is executed to set (load) "1000" to the BC register. )do. Then, after executing the source code "LD BC, 1000" or the source code "JR NC, LABELE1", the label "LABELE1" is processed, that is, the source code "LDQ (wAREA5), BC" is executed, and the BC register The stored value is stored (set) in a 2-byte address area (designated memory) specified by the value stored in the Q register and "wAREA5" (8-bit integer value).
上記第１及び第２実施形態の遊技機で使用されている命令コードを用いた場合には、上述した６つのソースコードを順次実行することにより、指定メモリに格納されている所定値と、その下限値とを比較し、その比較結果に応じて、１減算された所定値又はその下限値を指定メモリに格納（セット）することができる。なお、このソースプログラムでは、ソースコード「ＬＤＱ ＢＣ，（ｗＡＲＥＡ５）」、「ＤＥＣ ＢＣ」、「ＣＰ ＢＣ，１０００」、「ＪＲ ＮＣ，ＬＡＢＥＬＥ１」、「ＬＤ ＢＣ，１０００」及び「ＬＤＱ （ｗＡＲＥＡ５），ＢＣ」のバイト数（容量）は、それぞれ、３バイト、１バイト、４バイト、２バイト、３バイト及び３バイトとなり、プログラム例２０－Ａのプログラムの合計バイト数は、１６バイトとなる。 When the instruction code used in the game machine of the first and second embodiments is used, by sequentially executing the six source codes described above, the predetermined value stored in the designated memory and the It can be compared with the lower limit value, and depending on the result of the comparison, a predetermined value decremented by 1 or the lower limit value can be stored (set) in the designated memory. In this source program, source codes "LDQ BC, (wAREA5)", "DEC BC", "CP BC, 1000", "JR NC, LABELE1", "LD BC, 1000" and "LDQ (wAREA5), The number of bytes (capacity) of "BC" is 3 bytes, 1 byte, 4 bytes, 2 bytes, 3 bytes, and 3 bytes, respectively, and the total number of bytes of the program of program example 20-A is 16 bytes.
一方、本実施形態で新たに設けられたコンペアロード命令（減算）コードを用いた場合、図３７７Ｂに示すように、まず、ソースコード「ＬＤＱ ＢＣ，（ｗＡＲＥＡ５）」を実行して、Ｑレジスタに格納された値と「ｗＡＲＥＡ５」（８ビットの整数値）とで指定されるメインＲＡＭ１０３内の２バイト分のアドレス領域（指定メモリ）に格納されている値を、ＢＣレジスタにロード（セット）する。次いで、ソースコード「ＤＣＰＷＬＬ ＢＣ，１０００」（新命令コード：図３３６中のＮｏ．Ｆ２０）を実行して、ＢＣレジスタに格納されている値と「１０００」（下限値）とを比較し、「１０００」（下限値）の方がＢＣレジスタに格納されている値より小さい場合、ＢＣレジスタに格納されている値を１減算し、該１減算された値をＢＣレジスタにセット（ロード）し、一方、「１０００」（下限値）の方がＢＣレジスタに格納されている値より小さくない場合（ＢＣレジスタに格納されている値≦１０００）、ＢＣレジスタに「１０００」をセット（ロード）する。次いで、「ＬＤＱ （ｗＡＲＥＡ５），ＢＣ」を実行して、ＢＣレジスタに格納されている値を、Ｑレジスタに格納された値と「ｗＡＲＥＡ５」（８ビットの整数値）とで指定される２バイト分のアドレス領域（指定メモリ）に格納（セット）する。
On the other hand, when using the compare load instruction (subtraction) code newly provided in this embodiment, first, the source code "LDQ BC, (wAREA5)" is executed, and the Q register Load (set) the value stored in the 2-byte address area (specified memory) in the
本実施形態で新たに設けられたコンペアロード命令（減算）コードを用いた場合には、上述した３つのソースコードを順次実行することにより、指定メモリに格納されている所定値と、その下限値とを比較し、その比較結果に応じて、１減算された所定値又はその下限値を指定メモリに格納（セット）することができる。なお、このソースプログラムでは、ソースコード「ＬＤＱ ＢＣ，（ｗＡＲＥＡ５）」、「ＤＣＰＷＬＬ ＢＣ，１０００」及び「ＬＤＱ （ｗＡＲＥＡ５），ＢＣ」のバイト数（容量）は、それぞれ、３バイト、４バイト及び３バイトであり、プログラム例２０－Ｂのプログラムの合計バイト数は、１０バイトとなる。 When the compare load instruction (subtraction) code newly provided in this embodiment is used, the predetermined value stored in the specified memory and its lower limit value are obtained by sequentially executing the above three source codes. are compared, and depending on the result of the comparison, a predetermined value decremented by 1 or its lower limit value can be stored (set) in the designated memory. In this source program, the number of bytes (capacity) of the source codes "LDQ BC, (wAREA5)", "DCPWLL BC, 1000" and "LDQ (wAREA5), BC" are 3 bytes, 4 bytes and 3 bytes, respectively. bytes, and the total number of bytes of the program of program example 20-B is 10 bytes.
上述のように、プログラム例２０においても、本実施形態で新たに設けられたコンペアロード命令（減算）コードを用いた場合、それを用いない場合に比べて、同じ機能（処理動作）を実現するためのプログラムの容量（バイト数）を減らすことができる。 As described above, even in program example 20, when the compare load instruction (subtraction) code newly provided in the present embodiment is used, the same function (processing operation) is realized as compared to when it is not used. It is possible to reduce the program capacity (number of bytes) for
（３）プログラム例２１
プログラム例２１では、Ｑレジスタに格納された値（指定メモリの上位側１バイトのアドレス）と「ｗＡＲＥＡ５」（８ビットの整数値：指定メモリの下位側１バイトのアドレス）とで指定されるメインＲＡＭ１０３内のアドレス領域（指定メモリ）に格納されている所定値（８ビットデータ）と、Ｃレジスタに格納されている値（下限値）とを比較し、その比較結果に応じて、１減算された所定値又はその下限値を指定メモリに格納（セット）する機能（処理動作）を実現するためのプログラム例を説明する。図３７８Ａ及び図３７８Ｂに、それぞれ、上記第１、第２実施形態の遊技機で使用されている命令コードを用いて生成されたプログラム例２１－Ａ、及び、本実施形態で新たに設けられたコンペロード命令（減算）コードを用いて生成されたプログラム例２１－Ｂを示す。
(3) Program example 21
In Program Example 21, the main A predetermined value (8-bit data) stored in the address area (designated memory) in the
上記第１及び第２実施形態の遊技機で使用されている命令コードを用いた場合、図３７８Ａに示すように、まず、ソースコード「ＤＥＣＱ （ｗＡＲＥＡ５）」を実行して、Ｑレジスタに格納された値と「ｗＡＲＥＡ５」（８ビットの整数値）とで指定されるメインＲＡＭ１０３内のアドレス領域（指定メモリ）に格納されている値を１減算する。なお、この指定メモリに格納されている値は、Ｃレジスタに格納されている値（下限値）と比較対象となるパラメータ値（所定値）である。次いで、ソースコード「ＬＤＱ Ａ，（ｗＡＲＥＡ５）」を実行して、Ｑレジスタに格納された値と「ｗＡＲＥＡ５」（８ビットの整数値）とで指定されるアドレス領域（指定メモリ）に格納されている値を、Ａレジスタにロード（セット）する。
When using the instruction code used in the gaming machines of the first and second embodiments, as shown in FIG. 1 is subtracted from the value stored in the address area (specified memory) in the
次いで、ソースコード「ＣＰ Ｃ」を実行して、Ａレジスタに格納されている値と、Ｃレジスタに格納されている値（下限値）とを比較し、比較結果に基づいてＣフラグ（ＣＹフラグ）の状態を設定する。次いで、ソースコード「ＪＲ ＮＣ，ＬＡＢＥＬＥ１」を実行する。この処理において、Ｃフラグ＝０（Ａレジスタに格納されている値がＣレジスタに格納されている値以上である場合）であれば、ラベル「ＬＡＢＥＬＥ１」の処理にジャンプし、処理を終了する。一方、Ｃフラグ＝１（Ａレジスタに格納されている値がＣレジスタに格納されている値より小さい場合）であれば、ソースコード「ＬＤＱ （ｗＡＲＥＡ５），Ｃ」を実行して、Ｑレジスタに格納された値と「ｗＡＲＥＡ５」（８ビットの整数値）とで指定されるアドレス領域（指定メモリ）にＣレジスタに格納されている値（下限値）をセット（ロード）する。 Next, the source code "CP C" is executed to compare the value stored in the A register with the value (lower limit value) stored in the C register, and based on the comparison result, the C flag (CY flag ) state. Then, the source code "JR NC, LABELE1" is executed. In this process, if the C flag is 0 (when the value stored in the A register is greater than or equal to the value stored in the C register), the process jumps to label "LABELE1" and ends the process. On the other hand, if the C flag is 1 (when the value stored in the A register is smaller than the value stored in the C register), the source code "LDQ (wAREA5), C" is executed and the Q register The value (lower limit value) stored in the C register is set (loaded) in the address area (specified memory) specified by the stored value and "wAREA5" (8-bit integer value).
上記第１及び第２の実施形態の遊技機で使用されている命令コードを用いた場合には、上述した５つのソースコードを順次実行することにより、指定メモリに格納されている所定値と、Ｃレジスタに格納されている値（下限値）とを比較し、その比較結果に応じて、１減算された所定値又はその下限値を指定メモリに格納（セット）することができる。なお、このソースプログラムでは、ソースコード「ＤＥＣＱ （ｗＡＲＥＡ５）」、「ＬＤＱ Ａ，（ｗＡＲＥＡ５）」、「ＣＰ Ｃ」、「ＪＲ ＮＣ，ＬＡＢＥＬＥ１」及び「ＬＤＱ （ｗＡＲＥＡ５），Ｃ」のバイト数（容量）は、それぞれ、３バイト、２バイト、１バイト、２バイト及び２バイトとなり、プログラム例２１－Ａのプログラムの合計バイト数は、１０バイトとなる。 When the instruction code used in the gaming machines of the first and second embodiments is used, by sequentially executing the five source codes described above, the predetermined value stored in the designated memory, A value (lower limit value) stored in the C register is compared, and depending on the comparison result, a predetermined value decremented by 1 or its lower limit value can be stored (set) in a designated memory. In this source program, the number of bytes (capacity ) are 3 bytes, 2 bytes, 1 byte, 2 bytes, and 2 bytes, respectively, and the total number of bytes of the program of program example 21-A is 10 bytes.
一方、本実施形態で新たに設けられたコンペアロード命令（減算）コードを用いた場合、図３７８Ｂに示すように、まず、ソースコード「ＬＤＱ Ａ，（ｗＡＲＥＡ５）」を実行して、Ｑレジスタに格納された値と「ｗＡＲＥＡ５」（８ビットの整数値）とで指定されるメインＲＡＭ１０３内のアドレス領域（指定メモリ）に格納されている値を、Ａレジスタにロード（セット）する。次いで、ソースコード「ＤＣＰＬＬ Ａ，Ｃ」（新命令コード：図３３４中のＮｏ．Ｆ８）を実行して、Ａレジスタに格納されている値とＣレジスタに格納されている値（下限値）とを比較し、Ｃレジスタに格納されている値の方がＡレジスタに格納されている値より小さい場合、Ａレジスタに格納されている値を１減算し、該１減算された値をＡレジスタにセット（ロード）し、一方、Ｃレジスタに格納されている値の方がＡレジスタに格納されている値より小さくない場合（Ａレジスタに格納されている値≦Ｃレジスタに格納されている値）、Ｃレジスタに格納されている値をＡレジスタにセット（ロード）する。次いで、「ＬＤＱ （ｗＡＲＥＡ５），Ａ」を実行して、Ａレジスタに格納されている値を、Ｑレジスタに格納された値と「ｗＡＲＥＡ５」（８ビットの整数値）とで指定されるアドレス領域（指定メモリ）に格納（セット）する。
On the other hand, when using the compare load instruction (subtraction) code newly provided in this embodiment, first, the source code "LDQ A, (wAREA5)" is executed, and the Q register is The value stored in the address area (specified memory) in the
本実施形態で新たに設けられたコンペアロード命令（減算）コードを用いた場合には、上述した３つのソースコードを順次実行することにより、指定メモリに格納されている所定値と、Ｃレジスタに格納されている値（下限値）とを比較し、その比較結果に応じて、１減算された所定値又はその下限値を指定メモリに格納（セット）することができる。なお、このソースプログラムでは、ソースコード「ＬＤＱ Ａ，（ｗＡＲＥＡ５）」、「ＤＣＰＬＬ Ａ，Ｃ」及び「ＬＤＱ （ｗＡＲＥＡ５），Ａ」のバイト数（容量）は、それぞれ、２バイト、２バイト及び２バイトであり、プログラム例２１－Ｂのプログラムの合計バイト数は、６バイトとなる。 When the compare load instruction (subtraction) code newly provided in this embodiment is used, by sequentially executing the above three source codes, the predetermined value stored in the designated memory and the C register A stored value (lower limit value) is compared, and depending on the comparison result, a predetermined value decremented by 1 or its lower limit value can be stored (set) in a designated memory. In this source program, the number of bytes (capacity) of the source code "LDQ A, (wAREA5)", "DCPLL A, C" and "LDQ (wAREA5), A" are 2 bytes, 2 bytes, and 2 bytes, respectively. bytes, and the total number of bytes of the program of program example 21-B is 6 bytes.
上述のように、プログラム例２１においても、本実施形態で新たに設けられたコンペアロード命令（減算）コードを用いた場合、それを用いない場合に比べて、同じ機能（処理動作）を実現するためのプログラムの容量（バイト数）を減らすことができる。 As described above, even in program example 21, when the compare load instruction (subtraction) code newly provided in this embodiment is used, the same function (processing operation) is realized as compared to when it is not used. It is possible to reduce the program capacity (number of bytes) for
［シフト命令（左）コード及びシフト命令（右）コードを使用したプログラム例］
次に、本実施形態で新たに設けられたシフト命令（左）コード及びシフト命令（右）コードを使用した各種プログラム例を説明する。
[Program example using shift instruction (left) code and shift instruction (right) code]
Next, various program examples using the shift instruction (left) code and the shift instruction (right) code newly provided in this embodiment will be described.
（１）プログラム例２２
プログラム例２２では、Ａレジスタ内の特定ビット（この例では、ビット３）及びそれより上位側に位置する全てのビット（ビット４～７）の値を上位側（左）に１ビット分シフトさせるとともに、特定ビットの位置より下位側に位置する全てのビット（ビット２～ビット０）の値をシフトさせずに維持する機能（処理動作）を実現するためのプログラム例を説明する。図３７９Ａ及び図３７９Ｂに、それぞれ、上記第１、第２実施形態の遊技機で使用されている命令コードを用いて生成されたプログラム例２２－Ａ、及び、本実施形態で新たに設けられたシフト命令（左）コードを用いて生成されたプログラム例２２－Ｂを示す。
(1) Program example 22
In program example 22, the values of a specific bit (in this example, bit 3) and all higher bits (
上記第１及び第２実施形態の遊技機で使用されている命令コードを用いた場合、図３７９Ａに示すように、まず、ソースコード「ＬＤ Ｂ，Ａ」を実行して、Ａレジスタに格納されている値をＢレジスタに格納（セット）する。この処理により、Ａレジスタに格納されていた元の値をＢレジスタに退避させる。次いで、ソースコード「ＡＮＤ １１１１１０００Ｂ」を実行して、レジスタＡに格納されている値と、８ビットデータ「１１１１１０００Ｂ」とを論理積し、この演算結果をＡレジスタに格納（セット）する。この処理により、レジスタＡに格納されている値（８ビットデータ）のうち、ビット２～ビット０の値がクリアされ（「０」がセットされ）、論理積演算後の８ビットデータがＡレジスタに格納（セット）される。
When using the instruction code used in the gaming machines of the first and second embodiments, as shown in FIG. Stores (sets) the value in the B register. By this processing, the original value stored in the A register is saved in the B register. Next, the source code "AND 11111000B" is executed to logically AND the value stored in the register A and the 8-bit data "11111000B", and store (set) this operation result in the A register. By this process, of the value (8-bit data) stored in register A, the values of
次いで、ソースコード「ＳＬＡ Ａ」を実行して、Ａレジスタに格納されている各ビットの値を上位側（左）に１ビット分シフトするとともに、シフト前のビット７の値をＣフラグ（ＣＹフラグ）にセットし、シフト後のビット０には「０」をセットする。次いで、ソースコード「ＬＤ Ｃ，Ａ」を実行して、Ａレジスタに格納されている値（シフト処理後の８ビットデータ）をＣレジスタに格納（セット）する。この処理により、Ａレジスタに格納されているシフト処理後の値をＣレジスタに退避させる。次いで、ソースコード「ＬＤ Ａ，Ｂ」を実行して、Ｂレジスタに格納されている値（Ａレジスタに格納されていた元の値）をＡレジスタに格納（セット）する。すなわち、Ａレジスタに格納されていた元の値をＡレジスタに復帰させる。
Next, the source code "SLA A" is executed to shift the value of each bit stored in the A register to the upper side (left) by one bit, and the value of
次いで、ソースコード「ＡＮＤ ０００００１１１Ｂ」を実行して、レジスタＡに格納されている値と、８ビットデータ「０００００１１１Ｂ」とを論理積し、この演算結果をＡレジスタに格納（セット）する。この処理では、Ａレジスタに格納されていた元の値（８ビットデータ）において、シフト対象となるビット７～ビット３の値がクリアされ、且つ、Ａレジスタに格納されていた元の値（８ビットデータ）中のビット３より下位側に位置する全てのビット（ビット２～ビット０）の値が元の値に維持された８ビットデータが生成され、その値がＡレジスタに格納される。
Next, the source code "AND 00000111B" is executed to logically AND the value stored in the register A and the 8-bit data "00000111B", and store (set) this operation result in the A register. In this process, in the original value (8-bit data) stored in the A register, the values of
そして、ソースコード「ＯＲ Ｃ」を実行して、Ａレジスタに格納されている値（ビット７～ビット３がクリアされ、且つ、ビット２～ビット０において元の値が維持されている８ビットデータ）と、Ｃレジスタに格納されている値（ビット２～ビット０がクリアされ、且つ、ビット７～ビット３に対してシフト処理が行われている８ビットデータ）とを論理和し、この演算結果をＡレジスタに格納（セット）する。この処理により、ビット２～ビット０では元の値が維持され、且つ、ビット７～ビット３ではシフト処理後の値がセットされた８ビットデータがＡレジスタに格納（セット）される。
Then, the source code "OR C" is executed to obtain the value stored in the A register (8-bit data in which
上記第１及び第２実施形態の遊技機で使用されている命令コードを用いた場合には、上述した７つのソースコードを順次実行することにより、Ａレジスタ内の特定ビットから上位側に位置する全てのビット（ビット３～７）を上位側（左）に１ビット分シフトさせ、且つ、特定ビットの位置より下位側に位置する全てのビット（ビット２～ビット０）の値（状態）を維持することができる。なお、このソースプログラムでは、ソースコード「ＬＤ Ｂ，Ａ」、「ＡＮＤ １１１１１０００Ｂ」、「ＳＬＡ Ａ」、「ＬＤ Ｃ，Ａ」、「ＬＤ Ａ，Ｂ」、「ＡＮＤ ０００００１１１Ｂ」及び「ＯＲ Ｃ」のバイト数（容量）は、それぞれ、１バイト、２バイト、２バイト、１バイト、１バイト、２バイト及び１バイトとなり、プログラム例２２－Ａのプログラムの合計バイト数は、１０バイトとなる。
When using the instruction code used in the gaming machines of the first and second embodiments, by sequentially executing the seven source codes described above, a specific bit in the A register located on the upper side All bits (
一方、本実施形態で新たに設けられたシフト命令（左）コードを用いた場合、図３７９Ｂに示すように、ソースコード「ＳＬＢＩＴ Ａ，３」（新命令コード：図３３９中のＮｏ．Ｇ３）を実行して、Ａレジスタ内の指定ビット位置「３」のビット３から上位側の各ビット（ビット７～ビット３）の値を、上位側（左）に１ビット分シフト（移動）させるとともに、Ａレジスタのシフト前のビット７の値をＣフラグにセットし、シフト後のビット３に「０」をセットし、ビット３より下位側の各ビット（ビット２～ビット０）の値を維持する。
On the other hand, when the shift instruction (left) code newly provided in this embodiment is used, as shown in FIG. 379B, the source code "SLBIT A, 3" (new instruction code: No. G3 in FIG. 339) to shift (move) the value of each bit (
本実施形態で新たに設けられたシフト命令（左）コードを用いた場合には、上述した１つのソースコードのみを実行することにより、Ａレジスタ内の特定ビットから上位側に位置する全てのビット（ビット３～７）を上位側（左）に１ビット分シフトさせ、且つ、特定ビットの位置より下位側に位置する全てのビット（ビット２～ビット０）の値（状態）を維持することができる。なお、このソースプログラムでは、ソースコード「ＳＬＢＩＴ Ａ，３」のバイト数（容量）は、３バイトであり、プログラム例２２－Ｂのプログラムの合計バイト数も、３バイトとなる。
When the shift instruction (left) code newly provided in this embodiment is used, by executing only one source code described above, all bits located on the upper side from a specific bit in the A register (
上述のように、プログラム例２２においても、本実施形態で新たに設けられたシフト命令（左）コードを用いた場合、それを用いない場合に比べて、同じ機能（処理動作）を実現するためのプログラムの容量（バイト数）を減らすことができる。 As described above, even in program example 22, when the shift instruction (left) code newly provided in this embodiment is used, the same function (processing operation) is realized as compared to when it is not used. program capacity (bytes) can be reduced.
（２）プログラム例２３
プログラム例２３では、Ａレジスタ内の特定ビット（この例では、ビット３）及びそれより下位側に位置する全てのビット（ビット２～０）の値を下位側（右）に１ビット分シフトさせるとともに、特定ビットの位置より上位側に位置する全てのビット（ビット７～ビット４）の値をシフトさせずに維持する機能（処理動作）を実現するためのプログラム例を説明する。図３８０Ａ及び図３８０Ｂに、それぞれ、上記第１、第２実施形態の遊技機で使用されている命令コードを用いて生成されたプログラム例２３－Ａ、及び、本実施形態で新たに設けられたシフト命令（右）コードを用いて生成されたプログラム例２３－Ｂを示す。
(2) Program example 23
In program example 23, the values of a specific bit (in this example, bit 3) and all bits (
上記第１及び第２実施形態の遊技機で使用されている命令コードを用いた場合、図３８０Ａに示すように、まず、ソースコード「ＬＤ Ｂ，Ａ」を実行して、Ａレジスタに格納されている値をＢレジスタに格納（セット）する。この処理により、Ａレジスタに格納されていた元の値をＢレジスタに退避させる。次いで、ソースコード「ＡＮＤ ００００１１１１Ｂ」を実行して、レジスタＡに格納されている値と、８ビットデータ「００００１１１１Ｂ」とを論理積し、この演算結果をＡレジスタに格納（セット）する。この処理により、レジスタＡに格納されている値（８ビットデータ）のうち、ビット７～ビット４の値がクリアされ（「０」がセットされ）、論理積演算後の８ビットデータがＡレジスタに格納（セット）される。
When using the instruction code used in the gaming machine of the first and second embodiments, as shown in FIG. Stores (sets) the value in the B register. By this processing, the original value stored in the A register is saved in the B register. Next, the source code "AND 00001111B" is executed to logically AND the value stored in the register A and the 8-bit data "00001111B", and store (set) this operation result in the A register. By this processing, the value of
次いで、ソースコード「ＳＲＡ Ａ」を実行して、Ａレジスタに格納されている各ビットの値を下位側（右）に１ビット分シフトするとともに、シフト前のビット０の値をＣフラグ（ＣＹフラグ）にセットし、シフト後のビット７にはシフト前の値をセットする。次いで、ソースコード「ＬＤ Ｃ，Ａ」を実行して、Ａレジスタに格納されている値（シフト処理後の８ビットデータ）をＣレジスタに格納（セット）する。この処理により、Ａレジスタに格納されているシフト処理後の値をＣレジスタに退避させる。次いで、ソースコード「ＬＤ Ａ，Ｂ」を実行して、Ｂレジスタに格納されている値（Ａレジスタに格納されていた元の値）をＡレジスタに格納（セット）する。すなわち、Ａレジスタに格納されていた元の値をＡレジスタに復帰させる。
Next, the source code "SRA A" is executed to shift the value of each bit stored in the A register to the lower side (right) by one bit, and the value of
次いで、ソースコード「ＡＮＤ １１１１００００Ｂ」を実行して、レジスタＡに格納されている値と、８ビットデータ「１１１１００００Ｂ」とを論理積し、この演算結果をＡレジスタに格納（セット）する。この処理では、Ａレジスタに格納されていた元の値（８ビットデータ）において、シフト対象となるビット３～ビット０の値がクリアされ、且つ、Ａレジスタに格納されていた元の値（８ビットデータ）中のビット３より上位側に位置する全てのビット（ビット７～ビット４）の値が元の値に維持された８ビットデータが生成され、その値がＡレジスタに格納される。
Next, the source code "AND 11110000B" is executed to logically AND the value stored in the register A and the 8-bit data "11110000B", and store (set) this operation result in the A register. In this process, in the original value (8-bit data) stored in the A register, the values of
そして、ソースコード「ＯＲ Ｃ」を実行して、Ａレジスタに格納されている値（ビット３～ビット０がクリアされ、且つ、ビット７～ビット４において元の値が維持されている８ビットデータ）と、Ｃレジスタに格納されている値（ビット７～ビット４がクリアされ、且つ、ビット３～ビット０に対してシフト処理が行われている８ビットデータ）とを論理和し、この演算結果をＡレジスタに格納（セット）する。この処理により、ビット７～ビット４では元の値が維持され、且つ、ビット３～ビット０ではシフト処理後の値がセットされた８ビットデータがＡレジスタに格納（セット）される。
Then, the source code "OR C" is executed to obtain the value stored in the A register (8-bit data in which
上記第１及び第２実施形態の遊技機で使用されている命令コードを用いた場合には、上述した７つのソースコードを順次実行することにより、Ａレジスタ内の特定ビットから下位側に位置する全てのビット（ビット３～０）を下位側（右）に１ビット分シフトさせ、且つ、特定ビットの位置より上位側に位置する全てのビット（ビット７～ビット４）の値（状態）を維持することができる。なお、このソースプログラムでは、ソースコード「ＬＤ Ｂ，Ａ」、「ＡＮＤ ００００１１１１Ｂ」、「ＳＲＡ Ａ」、「ＬＤ Ｃ，Ａ」、「ＬＤ Ａ，Ｂ」、「ＡＮＤ １１１１００００Ｂ」及び「ＯＲ Ｃ」のバイト数（容量）は、それぞれ、１バイト、２バイト、２バイト、１バイト、１バイト、２バイト及び１バイトとなり、プログラム例２３－Ａのプログラムの合計バイト数は、１０バイトとなる。
When using the instruction code used in the gaming machines of the first and second embodiments, by sequentially executing the above seven source codes, All bits (
一方、本実施形態で新たに設けられたシフト命令（右）コードを用いた場合、図３８０Ｂに示すように、ソースコード「ＳＲＢＩＴ Ａ，３」（新命令コード：図３４１中のＮｏ．Ｈ３）を実行して、Ａレジスタ内の指定ビット位置「３」のビット３から下位側の各ビット（ビット３～ビット０）の値を、下位側（右）に１ビット分シフト（移動）させるとともに、Ａレジスタのシフト前のビット０の値をＣフラグにセットし、シフト後のビット３に「０」をセットし、ビット３より上位側の各ビット（ビット７～ビット４）の値を維持する。
On the other hand, when the shift instruction (right) code newly provided in this embodiment is used, the source code "SRBIT A, 3" (new instruction code: No. H3 in FIG. 341) as shown in FIG. to shift (move) the value of each bit (
本実施形態で新たに設けられたシフト命令（右）コードを用いた場合には、上述した１つのソースコードのみを実行することにより、Ａレジスタ内の特定ビットから下位側に位置する全てのビット（ビット３～０）を下位側（右）に１ビット分シフトさせ、且つ、特定ビットの位置より上位側に位置する全てのビット（ビット７～ビット４）の値（状態）を維持することができる。なお、このソースプログラムでは、ソースコード「ＳＲＢＩＴ Ａ，３」のバイト数（容量）は、３バイトであり、プログラム例２３－Ｂのプログラムの合計バイト数も、３バイトとなる。
When the shift instruction (right) code newly provided in this embodiment is used, by executing only one source code described above, all bits located on the lower side from a specific bit in the A register (
上述のように、プログラム例２３においても、本実施形態で新たに設けられたシフト命令（右）コードを用いた場合、それを用いない場合に比べて、同じ機能（処理動作）を実現するためのプログラムの容量（バイト数）を減らすことができる。 As described above, even in program example 23, when the shift instruction (right) code newly provided in this embodiment is used, the same function (processing operation) is realized as compared to when it is not used. program capacity (bytes) can be reduced.
［コール命令コードを使用したプログラム例］
次に、本実施形態で新たに設けられたコール命令コードを使用した各種プログラム例を説明する。
[Program example using call instruction code]
Next, various program examples using the call instruction code newly provided in this embodiment will be described.
（１）プログラム例２４
プログラム例２４では、割込み禁止処理を行った後に、サブルーチンを呼び出す（コールする）機能（処理動作）を実現するためのプログラム例を説明する。図３８１Ａ及び図３８１Ｂに、それぞれ、上記第１、第２実施形態の遊技機で使用されている命令コードを用いて生成されたプログラム例２４－Ａ、及び、本実施形態で新たに設けられたコール命令コードを用いて生成されたプログラム例２４－Ｂを示す。
(1) Program example 24
In program example 24, a program example for realizing a function (processing operation) of calling (calling) a subroutine after performing interrupt prohibition processing will be described. 381A and 381B respectively show a program example 24-A generated using the instruction code used in the gaming machines of the first and second embodiments, and 24-B shows a program example 24-B generated using call opcodes.
上記第１及び第２実施形態の遊技機で使用されている命令コードを用いた場合、図３８１Ａに示すように、まず、ソースコード「ＤＩ」を実行して、割込みイネーブルフリップフロップをリセットし、ＩＮＴ割込みを無効（割込み禁止）にする。次いで、ソースコード「ＣＡＬＬ ＳＵＢ＿ＰＲＯＣ＿１」を実行して、当該命令コードの次の命令コードの番地（戻り先のアドレス値）に対応するＰＣレジスタ（プログラム・カウンタＰＣ）の値を現在のスタックポインタＳＰに格納されている値により指示される２バイト分のメモリ領域（スタック領域）に格納するとともに、ジャンプ先のサブルーチンのアドレス値「ＳＵＢ＿ＰＲＯＣ＿１」（番地）をＰＣレジスタに格納する。この処理により、処理の実行番地が「ＳＵＢ＿ＰＲＯＣ＿１」番地にジャンプし、サブルーチンの処理が開始される。なお、ソースコード「ＣＡＬＬ ＳＵＢ＿ＰＲＯＣ＿１」の処理では、上記処理動作とともに、スタックポインタＳＰの値が更新される（現在のスタックポインタＳＰの値から２減算した値（ＳＰ－２）がスタックポインタＳＰに格納される）。 When using the instruction code used in the gaming machine of the first and second embodiments, as shown in FIG. 381A, first, execute the source code "DI" to reset the interrupt enable flip-flop, Disable the INT interrupt (interrupt disabled). Next, the source code "CALL SUB_PROC_1" is executed, and the value of the PC register (program counter PC) corresponding to the address (address value of the return destination) of the instruction code following the instruction code is set to the current stack pointer SP. The data is stored in a 2-byte memory area (stack area) indicated by the stored value, and the address value "SUB_PROC_1" (address) of the jump destination subroutine is stored in the PC register. By this processing, the processing execution address jumps to the "SUB_PROC_1" address, and the subroutine processing is started. In the process of the source code "CALL SUB_PROC_1", the value of the stack pointer SP is updated along with the above processing operation (the value obtained by subtracting 2 from the current value of the stack pointer SP (SP-2) is stored in the stack pointer SP). is done).
上記第１及び第２実施形態の遊技機で使用されている命令コードを用いた場合には、上述した２つのソースコードを順次実行することにより、割込み禁止処理を行った後に、サブルーチンを呼び出すことができる。なお、このソースプログラムでは、ソースコード「ＤＩ」及び「ＣＡＬＬ ＳＵＢ＿ＰＲＯＣ＿１」のバイト数（容量）は、それぞれ、１バイト及び３バイトとなり、プログラム例２４－Ａのプログラムの合計バイト数は、４バイトとなる。 When using the instruction code used in the gaming machines of the first and second embodiments, the above-described two source codes are sequentially executed to call a subroutine after performing interrupt prohibition processing. can be done. In this source program, the number of bytes (capacity) of the source code "DI" and "CALL SUB_PROC_1" is 1 byte and 3 bytes, respectively, and the total number of bytes of the program of Example 24-A is 4 bytes. Become.
一方、本実施形態で新たに設けられたコール命令コードを用いた場合、図３８１Ｂに示すように、ソースコード「ＣＡＬＬＤ ＳＵＢ＿ＰＲＯＣ＿１」（新命令コード：図３４３中のＮｏ．Ｉ２）を実行して、まず、割込みイネーブルフリップフロップをリセットしてＩＮＴ割込みを無効（割込み禁止）にし、次いで、当該命令コードの次の命令コードの番地（戻り先のアドレス値）に対応するＰＣレジスタ（プログラム・カウンタＰＣ）の値を現在のスタックポインタＳＰに格納されている値により指示される２バイト分のメモリ領域（スタック領域）に格納するとともに、ジャンプ先のサブルーチンのアドレス値「ＳＵＢ＿ＰＲＯＣ＿１」（番地）をＰＣレジスタに格納する。この処理により、処理の実行番地が「ＳＵＢ＿ＰＲＯＣ＿１」番地にジャンプし、サブルーチンの処理が開始される。なお、ソースコード「ＣＡＬＬＤ ＳＵＢ＿ＰＲＯＣ＿１」の処理においても、上記処理動作とともに、スタックポインタＳＰの値が更新される（現在のスタックポインタＳＰの値から２減算した値（ＳＰ－２）がスタックポインタＳＰに格納される）。 On the other hand, when the call instruction code newly provided in this embodiment is used, the source code "CALLD SUB_PROC_1" (new instruction code: No. I2 in FIG. First, the interrupt enable flip-flop is reset to disable the INT interrupt (interrupt disabled), and then the PC register (program counter PC) corresponding to the address of the instruction code next to the instruction code (address value of the return destination) is stored in the 2-byte memory area (stack area) indicated by the value stored in the current stack pointer SP, and the address value "SUB_PROC_1" (address) of the jump destination subroutine is stored in the PC register. Store. By this processing, the processing execution address jumps to the "SUB_PROC_1" address, and the subroutine processing is started. Also in the process of the source code "CALLD SUB_PROC_1", the value of the stack pointer SP is updated along with the above processing operation (the value (SP-2) obtained by subtracting 2 from the current value of the stack pointer SP is set to the stack pointer SP). stored).
本実施形態で新たに設けられたコール命令コードを用いた場合には、上述した１つのソースコードのみを実行することにより、割込み禁止処理を行った後に、サブルーチンを呼び出すことができる。なお、このソースプログラムでは、ソースコード「ＣＡＬＬＤ ＳＵＢ＿ＰＲＯＣ＿１」のバイト数（容量）は、３バイトであり、プログラム例２４－Ｂのプログラムの合計バイト数も、３バイトとなる。 When the call instruction code newly provided in this embodiment is used, the subroutine can be called after performing the interrupt prohibition process by executing only one source code described above. In this source program, the number of bytes (capacity) of the source code "CALLD SUB_PROC_1" is 3 bytes, and the total number of bytes of the program of program example 24-B is also 3 bytes.
上述のように、プログラム例２４においても、本実施形態で新たに設けられたコール命令コードを用いた場合、それを用いない場合に比べて、同じ機能（処理動作）を実現するためのプログラムの容量（バイト数）を減らすことができる。 As described above, even in program example 24, when the call instruction code newly provided in this embodiment is used, the program for realizing the same function (processing operation) is compared to when the call instruction code is not used. Capacity (number of bytes) can be reduced.
（２）プログラム例２５
プログラム例２５では、割込み禁止処理を行った後に、サブルーチンを呼び出す（コールする）機能（処理動作）を実現するための別のプログラム例を説明する。図３８２Ａ及び図３８２Ｂに、それぞれ、上記第１、第２実施形態の遊技機で使用されている命令コードを用いて生成されたプログラム例２５－Ａ、及び、本実施形態で新たに設けられたコール命令コードを用いて生成されたプログラム例２５－Ｂを示す。
(2) Program example 25
In program example 25, another program example for realizing a function (processing operation) of calling a subroutine after interrupt inhibition processing is performed will be described. 382A and 382B respectively show a program example 25-A generated using the instruction code used in the gaming machines of the first and second embodiments, and 25-B shows a program example 25-B generated using the call instruction code.
上記第１及び第２実施形態の遊技機で使用されている命令コードを用いた場合、図３８２Ａに示すように、まず、ソースコード「ＤＩ」を実行して、割込みイネーブルフリップフロップをリセットし、ＩＮＴ割込みを無効（割込み禁止）にする。次いで、ソースコード「ＣＡＬＬＦ ＳＵＢ＿ＰＲＯＣ＿１」を実行して、当該命令コードの次の命令コードの番地（戻り先のアドレス値）に対応するＰＣレジスタ（プログラム・カウンタＰＣ）の値を現在のスタックポインタＳＰに格納されている値により指示される２バイト分のメモリ領域（スタック領域）に格納するとともに、ジャンプ先のサブルーチンのアドレス値「ＳＵＢ＿ＰＲＯＣ＿１」（番地）をＰＣレジスタに格納する。この際、「００Ｈ」～「１１Ｈ」の値（予め決められた８ビットの整数値）がＰＣレジスタの上位側（ＰＣｈ）に格納され、ジャンプ先のアドレス値「ＳＵＢ＿ＰＲＯＣ＿１」の下位側の８ビットデータがＰＣレジスタの下位側（ＰＣｌ）に格納される。この処理により、処理の実行番地が「ＳＵＢ＿ＰＲＯＣ＿１」番地にジャンプし、サブルーチンの処理が開始される。なお、ソースコード「ＣＡＬＬＦ ＳＵＢ＿ＰＲＯＣ＿１」の処理では、上記処理動作とともに、スタックポインタＳＰの値が更新される（現在のスタックポインタＳＰの値から２減算した値（ＳＰ－２）がスタックポインタＳＰに格納される）。 When using the instruction code used in the gaming machine of the first and second embodiments, as shown in FIG. 382A, first, execute the source code "DI" to reset the interrupt enable flip-flop, Disable the INT interrupt (interrupt disabled). Next, the source code "CALLF SUB_PROC_1" is executed, and the value of the PC register (program counter PC) corresponding to the address of the instruction code next to the instruction code (address value of the return destination) is set to the current stack pointer SP. The data is stored in a 2-byte memory area (stack area) indicated by the stored value, and the address value "SUB_PROC_1" (address) of the jump destination subroutine is stored in the PC register. At this time, a value from "00H" to "11H" (predetermined 8-bit integer value) is stored in the upper side (PCh) of the PC register, and the lower 8 bits of the jump destination address value "SUB_PROC_1" is stored. Data is stored in the lower side (PCl) of the PC register. By this processing, the processing execution address jumps to the "SUB_PROC_1" address, and the subroutine processing is started. In the processing of the source code "CALLF SUB_PROC_1", the value of the stack pointer SP is updated along with the above processing operation (the value obtained by subtracting 2 from the current value of the stack pointer SP (SP-2) is stored in the stack pointer SP). is done).
上記第１及び第２実施形態の遊技機で使用されている命令コードを用いた場合には、上述した２つのソースコードを順次実行することにより、割込み禁止処理を行った後に、サブルーチンを呼び出すことができる。なお、このソースプログラムでは、ソースコード「ＤＩ」及び「ＣＡＬＬＦ ＳＵＢ＿ＰＲＯＣ＿１」のバイト数（容量）は、それぞれ、１バイト及び２バイトとなり、プログラム例２５－Ａのプログラムの合計バイト数は、３バイトとなる。 When using the instruction code used in the gaming machines of the first and second embodiments, the above-described two source codes are sequentially executed to call a subroutine after performing interrupt prohibition processing. can be done. In this source program, the number of bytes (capacity) of the source code "DI" and "CALLF SUB_PROC_1" is 1 byte and 2 bytes, respectively, and the total number of bytes of the program of program example 25-A is 3 bytes. Become.
一方、本実施形態で新たに設けられたコール命令コードを用いた場合、図３８２Ｂに示すように、ソースコード「ＣＡＬＬＦＤ ＳＵＢ＿ＰＲＯＣ＿１」（新命令コード：図３４３中のＮｏ．Ｉ５）を実行して、まず、割込みイネーブルフリップフロップをリセットしてＩＮＴ割込みを無効（割込み禁止）にし、次いで、当該命令コードの次の命令コードの番地（戻り先のアドレス値）に対応するＰＣレジスタ（プログラム・カウンタＰＣ）の値を現在のスタックポインタＳＰに格納されている値により指示される２バイト分のメモリ領域（スタック領域）に格納するとともに、ジャンプ先のサブルーチンのアドレス値「ＳＵＢ＿ＰＲＯＣ＿１」（番地）をＰＣレジスタに格納する。この際、「００Ｈ」～「１１Ｈ」の値（予め決められた８ビットの整数値）がＰＣレジスタの上位側（ＰＣｈ）に格納され、ジャンプ先のアドレス値「ＳＵＢ＿ＰＲＯＣ＿１」の下位側の８ビットデータがＰＣレジスタの下位側（ＰＣｌ）に格納される。この処理により、処理の実行番地が「ＳＵＢ＿ＰＲＯＣ＿１」番地にジャンプし、サブルーチンの処理が開始される。なお、ソースコード「ＣＡＬＬＦＤ ＳＵＢ＿ＰＲＯＣ＿１」の処理においても、スタックポインタＳＰの値が更新される（現在のスタックポインタＳＰの値から２減算した値（ＳＰ－２）がスタックポインタＳＰに格納される）。 On the other hand, when the call instruction code newly provided in this embodiment is used, the source code "CALLFD SUB_PROC_1" (new instruction code: No. I5 in FIG. First, the interrupt enable flip-flop is reset to disable the INT interrupt (interrupt disabled), and then the PC register (program counter PC) corresponding to the address of the instruction code next to the instruction code (address value of the return destination) is stored in the 2-byte memory area (stack area) indicated by the value stored in the current stack pointer SP, and the address value "SUB_PROC_1" (address) of the jump destination subroutine is stored in the PC register. Store. At this time, a value from "00H" to "11H" (predetermined 8-bit integer value) is stored in the upper side (PCh) of the PC register, and the lower 8 bits of the jump destination address value "SUB_PROC_1" is stored. Data is stored in the lower side (PCl) of the PC register. By this processing, the processing execution address jumps to the "SUB_PROC_1" address, and the subroutine processing is started. Note that the value of the stack pointer SP is also updated in the processing of the source code "CALLFD SUB_PROC_1" (the value obtained by subtracting 2 from the current value of the stack pointer SP (SP-2) is stored in the stack pointer SP).
本実施形態で新たに設けられたコール命令コードを用いた場合には、上述した１つのソースコードのみを実行することにより、割込み禁止処理を行った後に、サブルーチンを呼び出すことができる。なお、このソースプログラムでは、ソースコード「ＣＡＬＬＦＤ ＳＵＢ＿ＰＲＯＣ＿１」のバイト数（容量）は、２バイトであり、プログラム例２５－Ｂのプログラムの合計バイト数も、２バイトとなる。 When the call instruction code newly provided in this embodiment is used, the subroutine can be called after performing the interrupt prohibition process by executing only one source code described above. In this source program, the number of bytes (capacity) of the source code "CALLFD SUB_PROC_1" is 2 bytes, and the total number of bytes of the program of program example 25-B is also 2 bytes.
上述のように、プログラム例２５においても、本実施形態で新たに設けられたコール命令コードを用いた場合、それを用いない場合に比べて、同じ機能（処理動作）を実現するためのプログラムの容量（バイト数）を減らすことができる。 As described above, in the program example 25 as well, when the call instruction code newly provided in this embodiment is used, the program for realizing the same function (processing operation) is compared to when the call instruction code is not used. Capacity (number of bytes) can be reduced.
（３）プログラム例２６
プログラム例２６では、割込み許可処理を行った後に、サブルーチンを呼び出す（コールする）機能（処理動作）を実現するためのプログラム例を説明する。図３８３Ａ及び図３８３Ｂに、それぞれ、上記第１、第２実施形態の遊技機で使用されている命令コードを用いて生成されたプログラム例２６－Ａ、及び、本実施形態で新たに設けられたコール命令コードを用いて生成されたプログラム例２６－Ｂを示す。
(3) Program example 26
In program example 26, a program example for realizing a function (processing operation) of calling a subroutine after interrupt permission processing is performed will be described. 383A and 383B respectively show a program example 26-A generated using the instruction code used in the gaming machines of the first and second embodiments, and 26-B shows a program example 26-B generated using call opcodes.
上記第１及び第２実施形態の遊技機で使用されている命令コードを用いた場合、図３８３Ａに示すように、まず、ソースコード「ＥＩ」を実行して、割込みイネーブルフリップフロップをセットし、ＩＮＴ割込みを有効（割込み許可）にする。次いで、ソースコード「ＣＡＬＬ ＳＵＢ＿ＰＲＯＣ＿１」を実行して、当該命令コードの次の命令コードの番地（戻り先のアドレス値）に対応するＰＣレジスタ（プログラム・カウンタＰＣ）の値を現在のスタックポインタＳＰに格納されている値により指定されるアドレス値から始まる２バイト分のメモリ領域（スタック領域）に格納するとともに、ジャンプ先のサブルーチンのアドレス値「ＳＵＢ＿ＰＲＯＣ＿１」（番地）をＰＣレジスタに格納する。この処理により、処理の実行番地が「ＳＵＢ＿ＰＲＯＣ＿１」番地にジャンプし、サブルーチンの処理が開始される。なお、ソースコード「ＣＡＬＬ ＳＵＢ＿ＰＲＯＣ＿１」の処理では、上記処理動作とともに、スタックポインタＳＰの値が更新される（現在のスタックポインタＳＰの値から２減算した値（ＳＰ－２）がスタックポインタＳＰに格納される）。 When using the instruction code used in the gaming machines of the first and second embodiments, as shown in FIG. Enable the INT interrupt (interrupt enabled). Next, the source code "CALL SUB_PROC_1" is executed, and the value of the PC register (program counter PC) corresponding to the address (address value of the return destination) of the instruction code following the instruction code is set to the current stack pointer SP. The data is stored in a 2-byte memory area (stack area) starting from the address value specified by the stored value, and the address value "SUB_PROC_1" (address) of the jump destination subroutine is stored in the PC register. By this processing, the processing execution address jumps to the "SUB_PROC_1" address, and the subroutine processing is started. In the process of the source code "CALL SUB_PROC_1", the value of the stack pointer SP is updated along with the above processing operation (the value obtained by subtracting 2 from the current value of the stack pointer SP (SP-2) is stored in the stack pointer SP). is done).
上記第１及び第２実施形態の遊技機で使用されている命令コードを用いた場合には、上述した２つのソースコードを順次実行することにより、割込み許可処理を行った後に、サブルーチンを呼び出すことができる。なお、このソースプログラムでは、ソースコード「ＥＩ」及び「ＣＡＬＬ ＳＵＢ＿ＰＲＯＣ＿１」のバイト数（容量）は、それぞれ、１バイト及び３バイトとなり、プログラム例２６－Ａのプログラムの合計バイト数は、４バイトとなる。 When using the instruction code used in the gaming machines of the first and second embodiments, the above-described two source codes are sequentially executed to call a subroutine after interrupt permission processing is performed. can be done. In this source program, the number of bytes (capacity) of the source code "EI" and "CALL SUB_PROC_1" are 1 byte and 3 bytes, respectively, and the total number of bytes of the program of Example 26-A is 4 bytes. Become.
一方、本実施形態で新たに設けられたコール命令コードを用いた場合、図３８３Ｂに示すように、ソースコード「ＣＡＬＬＥ ＳＵＢ＿ＰＲＯＣ＿１」（新命令コード：図３４３中のＮｏ．Ｉ３）を実行して、まず、割込みイネーブルフリップフロップをセットしてＩＮＴ割込みを有効（割込み許可）にし、次いで、当該命令コードの次の命令コードの番地（戻り先のアドレス値）に対応するＰＣレジスタ（プログラム・カウンタＰＣ）の値を現在のスタックポインタＳＰに格納されている値により指示される２バイト分のメモリ領域（スタック領域）に格納するとともに、ジャンプ先のサブルーチンのアドレス値「ＳＵＢ＿ＰＲＯＣ＿１」（番地）をＰＣレジスタに格納する。この処理により、処理の実行番地が「ＳＵＢ＿ＰＲＯＣ＿１」番地にジャンプし、サブルーチンの処理が開始される。なお、ソースコード「ＣＡＬＬＥ ＳＵＢ＿ＰＲＯＣ＿１」の処理においても、上記処理動作とともに、スタックポインタＳＰの値が更新される（現在のスタックポインタＳＰの値から２減算した値（ＳＰ－２）がスタックポインタＳＰに格納される）。 On the other hand, when the call instruction code newly provided in this embodiment is used, the source code "CALLE SUB_PROC_1" (new instruction code: No. I3 in FIG. First, the interrupt enable flip-flop is set to enable the INT interrupt (interrupt is permitted), and then the PC register (program counter PC) corresponding to the address of the instruction code next to the instruction code (address value of the return destination) is stored in the 2-byte memory area (stack area) indicated by the value stored in the current stack pointer SP, and the address value "SUB_PROC_1" (address) of the jump destination subroutine is stored in the PC register. Store. By this processing, the processing execution address jumps to the "SUB_PROC_1" address, and the subroutine processing is started. Also in the processing of the source code "CALLE SUB_PROC_1", the value of the stack pointer SP is updated along with the above processing operation (the value obtained by subtracting 2 from the current value of the stack pointer SP (SP-2) is set to the stack pointer SP). stored).
本実施形態で新たに設けられたコール命令コードを用いた場合には、上述した１つのソースコードのみを実行することにより、割込み許可処理を行った後に、サブルーチンを呼び出すことができる。なお、このソースプログラムでは、ソースコード「ＣＡＬＬＥ ＳＵＢ＿ＰＲＯＣ＿１」のバイト数（容量）は、３バイトであり、プログラム例２６－Ｂのプログラムの合計バイト数も、３バイトとなる。 When the call instruction code newly provided in this embodiment is used, the subroutine can be called after performing the interrupt permission processing by executing only one source code described above. In this source program, the number of bytes (capacity) of the source code "CALLE SUB_PROC_1" is 3 bytes, and the total number of bytes of the program of program example 26-B is also 3 bytes.
上述のように、プログラム例２６においても、本実施形態で新たに設けられたコール命令コードを用いた場合、それを用いない場合に比べて、同じ機能（処理動作）を実現するためのプログラムの容量（バイト数）を減らすことができる。 As described above, in the program example 26 as well, when the call instruction code newly provided in this embodiment is used, the program for realizing the same function (processing operation) is compared to when the call instruction code is not used. Capacity (number of bytes) can be reduced.
（４）プログラム例２７
プログラム例２７では、割込み許可処理を行った後に、サブルーチンを呼び出す（コールする）機能（処理動作）を実現するための別のプログラム例を説明する。図３８４Ａ及び図３８４Ｂに、それぞれ、上記第１、第２実施形態の遊技機で使用されている命令コードを用いて生成されたプログラム例２７－Ａ、及び、本実施形態で新たに設けられたコール命令コードを用いて生成されたプログラム例２７－Ｂを示す。
(4) Program example 27
In program example 27, another program example for realizing a function (processing operation) of calling a subroutine after interrupt permission processing is performed will be described. 384A and 384B respectively show a program example 27-A generated using the instruction code used in the gaming machines of the first and second embodiments, and 27 shows a program example 27-B generated using call opcodes.
上記第１及び第２実施形態の遊技機で使用されている命令コードを用いた場合、図３８４Ａに示すように、まず、ソースコード「ＥＩ」を実行して、割込みイネーブルフリップフロップをセットし、IＮＴ割込みを有効（割込み許可）にする。次いで、ソースコード「ＣＡＬＬＦ ＳＵＢ＿ＰＲＯＣ＿１」を実行して、当該命令コードの次の命令コードの番地（戻り先のアドレス値）に対応するＰＣレジスタ（プログラム・カウンタＰＣ）の値を現在のスタックポインタＳＰに格納されている値により指示される２バイト分のメモリ領域（スタック領域）に格納するとともに、ジャンプ先のサブルーチンのアドレス値「ＳＵＢ＿ＰＲＯＣ＿１」（番地）をＰＣレジスタに格納する。この際、「００Ｈ」～「１１Ｈ」の値（予め決められた８ビットの整数値）がＰＣレジスタの上位側（ＰＣｈ）に格納され、ジャンプ先のアドレス値「ＳＵＢ＿ＰＲＯＣ＿１」の下位側の８ビットデータがＰＣレジスタの下位側（ＰＣｌ）に格納される。この処理により、処理の実行番地が「ＳＵＢ＿ＰＲＯＣ＿１」番地にジャンプし、サブルーチンの処理が開始される。なお、ソースコード「ＣＡＬＬＦ ＳＵＢ＿ＰＲＯＣ＿１」の処理では、上記処理動作とともに、スタックポインタＳＰの値が更新される（現在のスタックポインタＳＰの値から２減算した値（ＳＰ－２）がスタックポインタＳＰに格納される）。 When using the instruction code used in the gaming machines of the first and second embodiments, as shown in FIG. Enable INT interrupt (interrupt enabled). Next, the source code "CALLF SUB_PROC_1" is executed, and the value of the PC register (program counter PC) corresponding to the address of the instruction code next to the instruction code (address value of the return destination) is set to the current stack pointer SP. The data is stored in a 2-byte memory area (stack area) indicated by the stored value, and the address value "SUB_PROC_1" (address) of the jump destination subroutine is stored in the PC register. At this time, a value from "00H" to "11H" (predetermined 8-bit integer value) is stored in the upper side (PCh) of the PC register, and the lower 8 bits of the jump destination address value "SUB_PROC_1" is stored. Data is stored in the lower side (PCl) of the PC register. By this processing, the processing execution address jumps to the "SUB_PROC_1" address, and the subroutine processing is started. In the processing of the source code "CALLF SUB_PROC_1", the value of the stack pointer SP is updated along with the above processing operation (the value obtained by subtracting 2 from the current value of the stack pointer SP (SP-2) is stored in the stack pointer SP). is done).
上記第１及び第２実施形態の遊技機で使用されている命令コードを用いた場合には、上述した２つのソースコードを順次実行することにより、割込み許可処理を行った後に、サブルーチンを呼び出すことができる。なお、このソースプログラムでは、ソースコード「ＥＩ」及び「ＣＡＬＬＦ ＳＵＢ＿ＰＲＯＣ＿１」のバイト数（容量）は、それぞれ、１バイト及び２バイトとなり、プログラム例２７－Ａのプログラムの合計バイト数は、３バイトとなる。 When using the instruction code used in the gaming machines of the first and second embodiments, the above-described two source codes are sequentially executed to call a subroutine after interrupt permission processing is performed. can be done. In this source program, the number of bytes (capacity) of the source code "EI" and "CALLF SUB_PROC_1" is 1 byte and 2 bytes, respectively, and the total number of bytes of the program of Example 27-A is 3 bytes. Become.
一方、本実施形態で新たに設けられたコール命令コードを用いた場合、図３８４Ｂに示すように、ソースコード「ＣＡＬＬＦＥ ＳＵＢ＿ＰＲＯＣ＿１」（新命令コード：図３４３中のＮｏ．Ｉ６）を実行して、まず、割込みイネーブルフリップフロップをセットしてＩＮＴ割込みを有効（割込み許可）にし、次いで、当該命令コードの次の命令コードの番地（戻り先のアドレス値）に対応するＰＣレジスタ（プログラム・カウンタＰＣ）の値を現在のスタックポインタＳＰに格納されている値により指示される２バイト分のメモリ領域（スタック領域）に格納するとともに、ジャンプ先のサブルーチンのアドレス値「ＳＵＢ＿ＰＲＯＣ＿１」（番地）をＰＣレジスタに格納する。この際、「００Ｈ」～「１１Ｈ」の値（予め決められた８ビットの整数値）がＰＣレジスタの上位側（ＰＣｈ）に格納され、ジャンプ先のアドレス値「ＳＵＢ＿ＰＲＯＣ＿１」の下位側の８ビットデータがＰＣレジスタの下位側（ＰＣｌ）に格納される。この処理により、処理の実行番地が「ＳＵＢ＿ＰＲＯＣ＿１」番地にジャンプし、サブルーチンの処理が開始される。なお、ソースコード「ＣＡＬＬＦＤ ＳＵＢ＿ＰＲＯＣ＿１」の処理においても、上記処理動作とともに、スタックポインタＳＰの値が更新される（現在のスタックポインタＳＰの値から２減算した値（ＳＰ－２）がスタックポインタＳＰに格納される）。 On the other hand, when the call instruction code newly provided in this embodiment is used, the source code "CALLFE SUB_PROC_1" (new instruction code: No. I6 in FIG. First, the interrupt enable flip-flop is set to enable the INT interrupt (interrupt is permitted), and then the PC register (program counter PC) corresponding to the address of the instruction code next to the instruction code (address value of the return destination) is stored in the 2-byte memory area (stack area) indicated by the value stored in the current stack pointer SP, and the address value "SUB_PROC_1" (address) of the jump destination subroutine is stored in the PC register. Store. At this time, a value from "00H" to "11H" (predetermined 8-bit integer value) is stored in the upper side (PCh) of the PC register, and the lower 8 bits of the jump destination address value "SUB_PROC_1" is stored. Data is stored in the lower side (PCl) of the PC register. By this processing, the processing execution address jumps to the "SUB_PROC_1" address, and the subroutine processing is started. Also in the process of the source code "CALLFD SUB_PROC_1", the value of the stack pointer SP is updated along with the above processing operation (the value (SP-2) obtained by subtracting 2 from the current value of the stack pointer SP is set to the stack pointer SP). stored).
本実施形態で新たに設けられたコール命令コードを用いた場合には、上述した１つのソースコードのみを実行することにより、割込み許可処理を行った後に、サブルーチンを呼び出すことができる。なお、このソースプログラムでは、ソースコード「ＣＡＬＬＦＥ ＳＵＢ＿ＰＲＯＣ＿１」のバイト数（容量）は、２バイトであり、プログラム例２７－Ｂのプログラムの合計バイト数も、２バイトとなる。 When the call instruction code newly provided in this embodiment is used, the subroutine can be called after performing the interrupt permission processing by executing only one source code described above. In this source program, the number of bytes (capacity) of the source code "CALLFE SUB_PROC_1" is 2 bytes, and the total number of bytes of the program of program example 27-B is also 2 bytes.
上述のように、プログラム例２７においても、本実施形態で新たに設けられたコール命令コードを用いた場合、それを用いない場合に比べて、同じ機能（処理動作）を実現するためのプログラムの容量（バイト数）を減らすことができる。 As described above, even in program example 27, when the call instruction code newly provided in the present embodiment is used, the program for realizing the same function (processing operation) is compared to when the call instruction code is not used. Capacity (number of bytes) can be reduced.
［リターン命令コードを使用したプログラム例］
次に、本実施形態で新たに設けられたリターン命令コードを使用した各種プログラム例を説明する。
[Program example using return instruction code]
Next, various program examples using the return instruction code newly provided in this embodiment will be described.
（１）プログラム例２８
プログラム例２８では、割込み禁止処理を行った後に、処理の番地を元のプログラム内の所定の戻り先番地に戻す機能（処理動作）を実現するためのプログラム例を説明する。図３８５Ａ及び図３８５Ｂに、それぞれ、上記第１、第２実施形態の遊技機で使用されている命令コードを用いて生成されたプログラム例２８－Ａ、及び、本実施形態で新たに設けられたリターン命令コードを用いて生成されたプログラム例２８－Ｂを示す。
(1) Program example 28
In program example 28, a program example for realizing a function (processing operation) of returning the processing address to a predetermined return destination address in the original program after performing interrupt prohibition processing will be described. 385A and 385B respectively show a program example 28-A generated using the instruction code used in the gaming machines of the first and second embodiments, and 28-B shows an example program 28-B generated using the return instruction code.
上記第１及び第２実施形態の遊技機で使用されている命令コードを用いた場合、図３８５Ａに示すように、まず、ソースコード「ＤＩ」を実行して、割込みイネーブルフリップフロップをリセットし、ＩＮＴ割込みを無効（割込み禁止）にする。次いで、ソースコード「ＲＥＴ」を実行して、現在のスタックポインタＳＰに格納されている値により指定されるアドレス値から始まる２バイトのメモリ領域に格納されている値をＰＣレジスタ（プログラム・カウンタＰＣ）にセットする。この処理により、処理の実行番地が元のプログラム内の所定の戻り先番地に戻り、元のプログラム内の所定の戻り先番地から処理が開始される。なお、ソースコード「ＲＥＴ」の処理では、上記処理動作とともに、スタックポインタＳＰの値が更新される（現在のスタックポインタＳＰの値から２加算した値（ＳＰ＋２）がスタックポインタＳＰに格納される）。 When using the instruction code used in the gaming machine of the first and second embodiments, as shown in FIG. 385A, first, execute the source code "DI" to reset the interrupt enable flip-flop, Disable the INT interrupt (interrupt disabled). Next, the source code "RET" is executed, and the value stored in the PC register (program counter PC ). By this process, the execution address of the process returns to the predetermined return address in the original program, and the process starts from the predetermined return address in the original program. In the process of the source code "RET", the value of the stack pointer SP is updated along with the above processing operation (the value obtained by adding 2 to the current value of the stack pointer SP (SP+2) is stored in the stack pointer SP). .
上記第１及び第２実施形態の遊技機で使用されている命令コードを用いた場合には、上述した２つのソースコードを順次実行することにより、割込み禁止処理を行った後に、処理の番地を元のプログラム内の所定の戻り先番地に戻すことができる。なお、このソースプログラムでは、ソースコード「ＤＩ」及び「ＲＥＴ」のバイト数（容量）は、それぞれ、１バイト及び１バイトとなり、プログラム例２８－Ａのプログラムの合計バイト数は、２バイトとなる。 When the instruction code used in the game machine of the first and second embodiments is used, by sequentially executing the two source codes described above, after the interrupt prohibition process is performed, the processing address is changed to It can be returned to a predetermined return address within the original program. In this source program, the number of bytes (capacity) of the source codes "DI" and "RET" is 1 byte and 1 byte, respectively, and the total number of bytes of the program of Example 28-A is 2 bytes. .
一方、本実施形態で新たに設けられたリターン命令コードを用いた場合、図３８５Ｂに示すように、ソースコード「ＲＥＴＤ」（新命令コード：図３４４中のＮｏ．Ｉ８）を実行して、まず、割込みイネーブルフリップフロップをリセットしてＩＮＴ割込みを無効（割込み禁止）にし、次いで、現在のスタックポインタＳＰに格納されている値により指示される２バイトのメモリ領域に格納されている値をＰＣレジスタ（プログラム・カウンタＰＣ）にセットする。この処理により、処理の実行番地が元のプログラム内の所定の戻り先番地に戻り、元のプログラム内の所定の戻り先番地から処理が開始される。なお、ソースコード「ＲＥＴＤ」の処理では、上記処理動作とともに、スタックポインタＳＰの値が更新される（現在のスタックポインタＳＰの値から２加算した値（ＳＰ＋２）がスタックポインタＳＰに格納される）。 On the other hand, when the return instruction code newly provided in this embodiment is used, the source code "RETD" (new instruction code: No. I8 in FIG. 344) is executed as shown in FIG. , reset the interrupt enable flip-flop to disable the INT interrupt (disable interrupts), and then transfer the value stored in the 2-byte memory area pointed to by the value stored in the current stack pointer SP to the PC register. (program counter PC). By this process, the execution address of the process returns to the predetermined return address in the original program, and the process starts from the predetermined return address in the original program. In the process of the source code "RETD", the value of the stack pointer SP is updated along with the above processing operation (the value obtained by adding 2 to the current value of the stack pointer SP (SP+2) is stored in the stack pointer SP). .
本実施形態で新たに設けられたリターン命令コードを用いた場合には、上述した１つのソースコードのみを実行することにより、割込み禁止処理を行った後に、処理の番地を元のプログラム内の所定の戻り先番地に戻すことができる。なお、このソースプログラムでは、ソースコード「ＲＥＴＤ」のバイト数（容量）は、１バイトであり、プログラム例２８－Ｂのプログラムの合計バイト数も、１バイトとなる。 When the return instruction code newly provided in this embodiment is used, by executing only one source code described above, after the interrupt prohibition processing is performed, the address of the processing is set to a predetermined address in the original program. can be returned to the return address of In this source program, the number of bytes (capacity) of the source code "RETD" is 1 byte, and the total number of bytes of the program of program example 28-B is also 1 byte.
上述のように、プログラム例２８においても、本実施形態で新たに設けられたリターン命令コードを用いた場合、それを用いない場合に比べて、同じ機能（処理動作）を実現するためのプログラムの容量（バイト数）を減らすことができる。 As described above, even in the program example 28, when the return instruction code newly provided in the present embodiment is used, the program for realizing the same function (processing operation) is compared to when the return instruction code is not used. Capacity (number of bytes) can be reduced.
（２）プログラム例２９
プログラム例２９では、割込み許可処理を行った後に、処理の番地を元のプログラム内の所定の戻り先番地に戻す機能（処理動作）を実現するためのプログラム例を説明する。図３８６Ａ及び図３８６Ｂに、それぞれ、上記第１、第２実施形態の遊技機で使用されている命令コードを用いて生成されたプログラム例２９－Ａ、及び、本実施形態で新たに設けられたリターン命令コードを用いて生成されたプログラム例２９－Ｂを示す。
(2) Program example 29
In program example 29, a program example for realizing a function (processing operation) of returning the processing address to a predetermined return destination address in the original program after performing interrupt permission processing will be described. 386A and 386B respectively show a program example 29-A generated using the instruction code used in the gaming machines of the first and second embodiments, and 29 shows an example program 29-B generated using the return instruction code.
上記第１及び第２実施形態の遊技機で使用されている命令コードを用いた場合、図３８６Ａに示すように、まず、ソースコード「ＥＩ」を実行して、割込みイネーブルフリップフロップをセットし、ＩＮＴ割込みを有効（割込み許可）にする。次いで、ソースコード「ＲＥＴ」を実行して、現在のスタックポインタＳＰに格納されている値により指示される２バイトのメモリ領域に格納されている値をＰＣレジスタ（プログラム・カウンタＰＣ）にセットする。この処理により、処理の実行番地が元のプログラム内の所定の戻り先番地に戻り、元のプログラム内の所定の戻り先番地から処理が開始される。なお、ソースコード「ＲＥＴ」の処理では、上記処理動作とともに、スタックポインタＳＰの値が更新される（現在のスタックポインタＳＰの値から２加算した値（ＳＰ＋２）がスタックポインタＳＰに格納される）。 When using the instruction code used in the gaming machine of the first and second embodiments, as shown in FIG. Enable the INT interrupt (interrupt enabled). Next, execute the source code "RET" to set the PC register (program counter PC) to the value stored in the 2-byte memory area indicated by the value stored in the current stack pointer SP. . By this process, the execution address of the process returns to the predetermined return address in the original program, and the process starts from the predetermined return address in the original program. In the process of the source code "RET", the value of the stack pointer SP is updated along with the above processing operation (the value obtained by adding 2 to the current value of the stack pointer SP (SP+2) is stored in the stack pointer SP). .
上記第１及び第２実施形態の遊技機で使用されている命令コードを用いた場合には、上述した２つのソースコードを順次実行することにより、割込み許可処理を行った後に、処理の番地を元のプログラム内の所定の戻り先番地に戻すことができる。なお、このソースプログラムでは、ソースコード「ＥＩ」及び「ＲＥＴ」のバイト数（容量）は、それぞれ、１バイト及び１バイトとなり、プログラム例２９－Ａのプログラムの合計バイト数は、２バイトとなる。 When the instruction code used in the gaming machine of the first and second embodiments is used, the two source codes described above are sequentially executed, and after the interrupt permission processing is performed, the processing address is set to It can be returned to a predetermined return address within the original program. In this source program, the number of bytes (capacity) of the source code "EI" and "RET" is 1 byte and 1 byte, respectively, and the total number of bytes of the program of program example 29-A is 2 bytes. .
一方、本実施形態で新たに設けられたリターン命令コードを用いた場合、図３８６Ｂに示すように、ソースコード「ＲＥＴＥ」（新命令コード：図３４４中のＮｏ．Ｉ９）を実行して、まず、割込みイネーブルフリップフロップをセットしてＩＮＴ割込みを有効（割込み許可）にし、次いで、現在のスタックポインタＳＰに格納されている値により指示される２バイトのメモリ領域に格納されている値をＰＣレジスタ（プログラム・カウンタＰＣ）にセットする。この処理により、処理の実行番地が元のプログラム内の所定の戻り先番地に戻り、元のプログラム内の所定の戻り先番地から処理が開始される。なお、ソースコード「ＲＥＴＥ」の処理では、上記処理動作とともに、スタックポインタＳＰの値が更新される（現在のスタックポインタＳＰの値から２加算した値（ＳＰ＋２）がスタックポインタＳＰに格納される）。 On the other hand, when the return instruction code newly provided in this embodiment is used, the source code "RETE" (new instruction code: No. I9 in FIG. 344) is executed as shown in FIG. , set the interrupt enable flip-flop to enable the INT interrupt (interrupt enabled), and then transfer the value stored in the 2-byte memory area pointed to by the value stored in the current stack pointer SP to the PC register. (program counter PC). By this process, the execution address of the process returns to the predetermined return address in the original program, and the process starts from the predetermined return address in the original program. In the processing of the source code "RETE", the value of the stack pointer SP is updated along with the above processing operation (the value obtained by adding 2 to the current value of the stack pointer SP (SP+2) is stored in the stack pointer SP). .
本実施形態で新たに設けられたリターン命令コードを用いた場合には、上述した１つのソースコードのみを実行することにより、割込み許可処理を行った後に、処理の番地を元のプログラム内の所定の戻り先番地に戻すことができる。なお、このソースプログラムでは、ソースコード「ＲＥＴＥ」のバイト数（容量）は、１バイトであり、プログラム例２９－Ｂのプログラムの合計バイト数も、１バイトとなる。 When the return instruction code newly provided in this embodiment is used, by executing only one source code described above, after the interrupt permission processing is performed, the processing address is set to a predetermined can be returned to the return address of In this source program, the number of bytes (capacity) of the source code "RETE" is 1 byte, and the total number of bytes of the program of program example 29-B is also 1 byte.
上述のように、プログラム例２９においても、本実施形態で新たに設けられたリターン命令コードを用いた場合、それを用いない場合に比べて、同じ機能（処理動作）を実現するためのプログラムの容量（バイト数）を減らすことができる。 As described above, even in the program example 29, when the return instruction code newly provided in the present embodiment is used, the program for realizing the same function (processing operation) is compared to the case when the return instruction code is not used. Capacity (number of bytes) can be reduced.
さらに、上述したプログラム例１～プログラム例２９の説明（図３５８～図３８６）から明らかなように、本実施形態で新たに設けられた各種命令コードを使用した場合、それを用いない場合に比べて、プログラムソースの行数を減らすことができるので、プログラムソースが見易くなる。この結果、プログラムバグの発見が容易になり、プログラム作成に掛かる時間を短縮することができる。 Furthermore, as is clear from the explanations of program example 1 to program example 29 (FIGS. 358 to 386) described above, when various instruction codes newly provided in this embodiment are used, compared to when they are not used, can reduce the number of lines in the program source, making the program source easier to read. As a result, program bugs can be easily found, and the time required for program creation can be shortened.
［本実施形態の新命令コードの適用例］
図７２及び図７３で説明した上記第１実施形態の通信データ格納処理（サブルーチン「ＳＢ＿ＯＵＴＰ＿００」）では、その処理の開始時にソースコード「ＤＩ」を実行して割込み禁止処理を行う（図７３参照）。それゆえ、通信データ格納処理（サブルーチン「ＳＢ＿ＯＵＴＰ＿００」）の呼び出し先となるプログラム内において、サブルーチン「ＳＢ＿ＯＵＴＰ＿００」の呼び出すためのソースコードを、本実施形態で新たに設けたコール命令コード「ＣＡＬＬＤ」や「ＣＡＬＬＦＤ」を使用して規定すれば、通信データ格納処理（サブルーチン「ＳＢ＿ＯＵＴＰ＿００」）の開始時に実行するソースコード「ＤＩ」（１バイト）を省略することができる。この場合には、プログラム上において、１バイト分の容量を削減することができる。
[Application example of the new instruction code of the present embodiment]
In the communication data storage processing (subroutine "SB_OUTP_00") of the first embodiment described with reference to FIGS. 72 and 73, the source code "DI" is executed at the start of the processing to perform interrupt disable processing (see FIG. 73). . Therefore, the source code for calling the subroutine "SB_OUTP_00" is changed to the call instruction code "CALLD" or "CALLFD", the source code "DI" (1 byte) to be executed at the start of the communication data storage process (subroutine "SB_OUTP_00") can be omitted. In this case, the capacity of the program can be reduced by one byte.
さらに、図７３では明記していないが、上記第１実施形態の通信データ格納処理（サブルーチン「ＳＢ＿ＯＵＴＰ＿００」）を終了して呼び出し先（図６８の設定変更確認処理又は図７０の設定変更コマンド生成格納処理）に処理を戻すための処理を行う前（ソースコード「ＲＥＴ」（１バイト）を実行する前）には、ソースコード「ＥＩ」（１バイト）を行って割込み許可処理を行う。それゆえ、通信データ格納処理（サブルーチン「ＳＢ＿ＯＵＴＰ＿００」）から呼び出し先のプログラムに戻る際のソースコードを、本実施形態で新たに設けたリターン命令コード「ＲＥＴＥ」（１バイト）を使用して規定した場合には、ソースコード「ＥＩ」（１バイト）を省略することができる。この場合には、プログラム上において、１バイト分の容量を削減することができる。 Furthermore, although not clearly shown in FIG. 73, the communication data storage processing (subroutine "SB_OUTP_00") of the first embodiment is terminated and the call destination (setting change confirmation processing in FIG. 68 or setting change command generation and storage in FIG. 70) is completed. process) (before executing the source code "RET" (1 byte)), the source code "EI" (1 byte) is executed to perform interrupt enable processing. Therefore, the source code for returning from the communication data storage process (subroutine "SB_OUTP_00") to the called program is specified using the return instruction code "RETE" (1 byte) newly provided in this embodiment. In this case, the source code "EI" (1 byte) can be omitted. In this case, the capacity of the program can be reduced by one byte.
すなわち、上記第１実施形態の通信データ格納処理（サブルーチン「ＳＢ＿ＯＵＴＰ＿００」）の呼び出しに関する処理、及び、通信データ格納処理（サブルーチン「ＳＢ＿ＯＵＴＰ＿００」）から呼び出し先への戻りに関する処理に、本実施形態で新たに設けたコール命令コード「ＣＡＬＬＤ」や「ＣＡＬＬＦＤ」、及び、リターン命令コード「ＲＥＴＥ」を使用した場合には、プログラム上では、合計２バイト分の容量を削減することができる。 That is, in the present embodiment, a new If the call instruction code "CALLD" or "CALLFD" and the return instruction code "RETE" provided in .
上述のように、処理の実行中に割込み処理が実行されると実行中の処理に不具合が発生するようなサブルーチンを呼び出す場合、本実施形態で新たに設けたコール命令コード「ＣＡＬＬＦＤ」、「ＣＡＬＬＤ」及び「ＲＥＴＥ」命令は、コール命令コード「ＣＡＬＬＦ」、「ＣＡＬＬ」及び「ＲＥＴ」命令に比べて、容量の面で有効な命令となる。特に、第１実施形態で説明した、規定外ＲＡＭ初期化処理（図６８中のＳ４１参照）、チェックサム生成処理（図７７参照）、チェックサム処理（図７９及び図８０参照）、第２インターフェースボード制御処理（図１０２参照）、リール停止可能信号ＯＦＦ処理（図１４１参照）、リール停止可能信号ＯＮ処理（図１４２参照）、規定外ポート出力処理（図１４３参照）、及び、試射試験信号制御処理（図１６６）等の処理、すなわち、規定外ＲＯＭ領域（図１２Ｂ参照）に記憶されているプログラムを、遊技用ＲＯＭ領域に記憶されているプログラムから呼び出す場合に、呼び出し元のプログラム（例えば、メイン処理（図８２））が、割込み禁止（「ＤＩ」命令）を実行した後、規定外ＲＯＭ領域に記憶されたプログラム（例えば、メイン処理のＳ２０７で呼び出される「第２インターフェースボード制御処理（規定外）」）を呼び出し（「ＣＡＬＬ」）、呼び出したプログラムから戻ってきた場合には、呼び出し元のプログラムが、割込み許可（「ＥＩ」命令）を実行する必要があるような処理には、本実施形態で新たに設けたコール命令コード「ＣＡＬＬＦＤ」、「ＣＡＬＬＤ」及び「ＲＥＴＥ」命令は、容量低減の観点で有効である。 As described above, when calling a subroutine that causes a problem in the process being executed if an interrupt process is executed during the execution of the process, the call instruction codes "CALLFD" and "CALLD" newly provided in this embodiment ' and 'RETE' instructions are more efficient in terms of capacity than the call instruction code 'CALLF', 'CALL' and 'RET' instructions. In particular, the non-standard RAM initialization processing (see S41 in FIG. 68), checksum generation processing (see FIG. 77), checksum processing (see FIGS. 79 and 80), and the second interface explained in the first embodiment Board control processing (see FIG. 102), reel stop possible signal OFF processing (see FIG. 141), reel stop possible signal ON processing (see FIG. 142), non-regular port output processing (see FIG. 143), and test firing test signal control Processing (FIG. 166) and other processing, that is, when calling a program stored in the non-standard ROM area (see FIG. 12B) from a program stored in the game ROM area, the calling program (for example, After the main processing (FIG. 82)) executes the interrupt prohibition (“DI” instruction), the program stored in the non-standard ROM area (for example, the “second interface board control processing (standard ("CALL") and return from the calling program, the calling program must execute an interrupt enable ("EI" instruction). The call instruction codes "CALLFD", "CALLD" and "RETE" instructions newly provided in the embodiment are effective from the viewpoint of capacity reduction.
但し、例外として、割込処理（図１５８参照）から呼び出される試射試験信号制御処理（規定外）（図１５８のＳ９１１参照）等において呼び出される規定外ＲＯＭ領域に記憶されたプログラムのように、割込み初期設定（ＫＩＩＳ：２ＦＤＡＨ）が多重割込み禁止に設定されていれる場合には、割込みコントローラ１１２から割込要求信号が出力されることがないので、割込み禁止（「ＤＩ」命令）を実行する必要はない。それゆえ、この処理では、コール命令コード「ＣＡＬＬＦＤ」及び「ＣＡＬＬＤ」を使用されない。
However, as an exception, such as a program stored in the non-standard ROM area called in the trial firing test signal control process (non-standard) (see S911 in FIG. 158), which is called from the interrupt process (see FIG. 158), an interrupt If the initial setting (KIIS: 2FDAH) is set to disable multiple interrupts, no interrupt request signal is output from the interrupt
また、図８８に示した上記第１実施形態のメダル投入チェック処理のソースプログラムでは、「状態変化時のチェック」中の処理において、ソースコード「ＬＤ Ｂ，（ＨＬ）」（１バイト）、「ＬＤ （ＨＬ），Ａ」（１バイト）及び「ＬＤ Ａ，Ｂ」（１バイト）がこの順で行われ、ＨＬレジスタに格納された値で指定されるアドレス領域に格納されている値と、Ａレジスタに格納されている値との交換処理が行われている。それゆえ、本実施形態では、この一連の８ビットデータの交換処理のソースコード（合計３バイト）を、本実施形態で新たに設けた交換命令コード「ＥＸ」を使用して、一つのソースコード「ＥＸ Ａ，（ＨＬ）」（２バイト）で置き換えることができる。そして、この場合には、プログラム上において、１バイト分の容量を削減することができる。 Further, in the source program of the medal insertion check process of the first embodiment shown in FIG. LD (HL), A" (1 byte) and LD A, B" (1 byte) are performed in this order, and the value stored in the address area specified by the value stored in the HL register; Exchange processing with the value stored in the A register is being performed. Therefore, in this embodiment, the source code (3 bytes in total) of this series of 8-bit data exchange processing is converted into one source code using the exchange instruction code "EX" newly provided in this embodiment. It can be replaced with "EX A, (HL)" (2 bytes). In this case, the capacity of the program can be reduced by one byte.
また、本実施形態で新たに設けた８ビットロード命令及び１６ビットロード命令は、汎用性の高い命令である。それゆえ、上記第１実施形態及び第２実施形態で説明した図８８のメダル投入チェック処理以外の各種フローチャートの各種制御プログラムにおいても、適宜、新たに設けた８ビットロード命令及び１６ビットロード命令に置き換えることができる。 Also, the 8-bit load instruction and the 16-bit load instruction newly provided in this embodiment are highly versatile instructions. Therefore, in various control programs of various flow charts other than the medal insertion check process of FIG. can be replaced.
さらに、図２７８に代表されるような、複合データが記憶されているテーブルデータからビットデータを取得して処理を行う場合などにおいて、本実施形態で新たに設けたシフト命令（「ＳＬＢＩＴ Ａ），ｎ」～「ＳＲＢＩＴＱ （ｋ），ｎ」）を使用した場合には、上記第１及び第２実施形態の遊技機でのみ使用されている命令コードを使用するよりも複合データ内からの必要なビットデータの抽出が容易になる。 Furthermore, when bit data is acquired from table data storing composite data and processed, as typified by FIG. n” to “SRBITQ (k), n”), the required code from within the complex data is used rather than using the instruction code used only in the gaming machines of the first and second embodiments. Extraction of bit data becomes easy.
［本実施形態で新たに設けられた各種命令コードによる各種効果］
本実施形態の遊技機では、上述のように、新たに各種命令コードを追加したので、機能面において、更なる改良が施されたマイクロプロセッサを搭載した遊技機を提供することができる。また、本実施形態では、新たな各種命令コードが設けられているので、各種機能をさらに拡張することも可能なる。
[Various effects by various instruction codes newly provided in this embodiment]
In the game machine of the present embodiment, various instruction codes are newly added as described above, so that it is possible to provide a game machine equipped with a microprocessor with further improvements in terms of function. Moreover, in this embodiment, since various new instruction codes are provided, various functions can be further expanded.
また、近年、遊技機業界に特有の理由から、ＡＴ遊技の抽籤に係るテーブル及びプログラムも主制御基板に設けられたＲＯＭに記憶する必要がある。このため、規則により小容量に制限されている主制御基板のＲＯＭ容量が圧迫されることになる。それゆえ、従来、主制御基板側（メイン側）に設けられたＲＯＭの空き容量を増やし、ＲＯＭ容量が圧迫されることを抑制することが求められている。 In addition, in recent years, for reasons specific to the gaming machine industry, it is necessary to store tables and programs relating to AT game lottery in the ROM provided on the main control board. For this reason, the ROM capacity of the main control board, which is restricted to a small capacity by regulation, will be squeezed. Therefore, conventionally, it is required to increase the free space of the ROM provided on the main control board side (main side) to suppress the pressure on the ROM capacity.
それに対して、本実施形態の遊技機では、上記プログラム例１～２９で説明したように、新たに設けられた各種命令コードを用いた場合、上記第１及び第２実施形態の遊技機で使用されている命令コードを用いた場合に比べて、プログラムの容量（バイト数）を減らすことがでできる。それゆえ、本実施形態では、上記要望に応えて、主制御基板側（メイン側）に設けられたＲＯＭの空き容量を増やし、ＲＯＭ容量が圧迫されることを抑制することができる。また、この場合、増えた容量分のＲＯＭの空き領域を利用して遊技性を高める（拡張する）ことも可能なる。 On the other hand, in the gaming machine of the present embodiment, as explained in the program examples 1 to 29, when various newly provided instruction codes are used, the gaming machines of the first and second embodiments can use The program capacity (number of bytes) can be reduced compared to the case of using the standard instruction code. Therefore, in this embodiment, it is possible to increase the free space of the ROM provided on the main control board side (main side) in response to the above-mentioned demand, and suppress the pressure on the ROM capacity. Also, in this case, it is possible to enhance (expand) the game by using the free area of the ROM corresponding to the increased capacity.
［その他の第３実施形態に係る遊技機の拡張性］
本実施形態のパチスロ１では、スタートレバー１６の押下からリール３Ｌ，３Ｃ，３Ｒの変動が定速回転に至るまでの間（加速中：遊技ロック（図２８６及び図２９２参照）中）に遊技媒体の払出しを伴わない、リール３Ｌ，３Ｃ，３Ｒを遊技者の停止操作によって一時的に停止させたように見せる演出（以降「疑似遊技」という）を行うことができる。疑似遊技を開始すると、リール３Ｌ，３Ｃ，３Ｒを停止させるためのストップボタン１７Ｌ，１７Ｃ，１７Ｒが押下可能になる。遊技者が、疑似遊技中に、ストップボタン１７Ｌ，１７Ｃ，１７Ｒを押下すると、ストップボタンの押下に応じて、リール３Ｌ，３Ｃ，３Ｒいずれかを疑似停止させ、リール３Ｌ，３Ｃ，３Ｒの全てが疑似停止した後に、リール３Ｌ，３Ｃ，３Ｒは、ランダム遅延を行い、通常のリール制御に戻る。なお、疑似停止とは、リール３Ｌ，３Ｃ，３Ｒが完全に停止した状態ではなく、リール３Ｌ，３Ｃ，３Ｒが微振動を行う状態であり、微振動とは、リール３Ｌ，３Ｃ，３Ｒが順回転と逆回転を１００ｍｓｅｃ～５００ｍｓｅｃの間隔で交互に行われている状態を示す。なお、メインＣＰＵ１０１がリール３Ｌ，３Ｃ，３Ｒを振動するように制御を行っていても遊技者が認識できない振動であれば疑似停止とは認められない。ランダム遅延とは、リール３Ｌ，３Ｃ，３Ｒにそれぞれ遅延時間を設け、遅延後リールの回転を再開させる。また、遅延時間は、約１００ｍｓｅｃ～約３秒程であり、各遅延時間は乱数に基づいて決定される。また、疑似遊技中に遊技者に疑似遊技中が認識可能になるように疑似遊技中ランプを設けてもよい。さらに、疑似遊技自体を複数回の渡って行ってもよい。
[Other Expandability of Gaming Machine According to Third Embodiment]
In the pachi-
＜付記＞
［第１～第９の遊技機］
従来、リセット入力からプログラムの起動までの時間をランダム化させる遊技機が開示されている（例えば、特開２００９－０３４１６２号公報参照）。
<Appendix>
[1st to 9th game machines]
Conventionally, there has been disclosed a game machine that randomizes the time from reset input to program activation (see, for example, Japanese Patent Application Laid-Open No. 2009-034162).
上述した特開２００９－０３４１６２号公報で開示されている遊技機では、電源投入時の不正行為を有効に阻止することができるが、マイクロプロセッサに関しては、他の機能についても更なる改良が求められる。 The game machine disclosed in the above-mentioned Japanese Patent Application Laid-Open No. 2009-034162 can effectively prevent cheating when the power is turned on, but further improvements are required for other functions of the microprocessor. .
本発明は上記課題を鑑みなされたものであり、本発明の目的は、各種機能に対して更なる改良が施されたマイクロプロセッサを搭載した遊技機を提供することである。 SUMMARY OF THE INVENTION An object of the present invention is to provide a gaming machine equipped with a microprocessor in which various functions have been further improved.
上記課題を解決するために、本発明では、以下のような構成の第１の遊技機を提供する。 In order to solve the above problems, the present invention provides a first gaming machine configured as follows.
演算制御部（例えば、メインＣＰＵ１０１）、第１記憶部（例えば、メインＲＯＭ１０２）及び第２記憶部（例えば、メインＲＡＭ１０３）を内蔵したマイクロプロセッサを備えた遊技機であって、
前記第１記憶部は、前記演算制御部による制御において使用可能な、複数種の命令及び複数のデータで構成されたプログラムを記憶可能であり、
前記複数種の命令には、交換命令（例えば、「ＥＸ ｒ、（ｓｓ）」等）が含まれ、
前記交換命令では、オペランドとして、命令（例えば、「ＥＸ」）、第１交換先を示す情報（例えば、「ｒ」）、及び、第２交換先を示す情報（例えば、「（ｓｓ）」）がこの順で配置され、
前記演算制御部により前記交換命令が実行されると、前記第１交換先に格納されているデータと、前記第２交換先に格納されているデータとが交換される
ことを特徴とする遊技機。
A gaming machine equipped with a microprocessor containing an arithmetic control unit (e.g., main CPU 101), a first storage unit (e.g., main ROM 102), and a second storage unit (e.g., main RAM 103),
The first storage unit can store a program composed of multiple types of instructions and multiple data that can be used in the control by the arithmetic control unit,
The plurality of types of instructions include exchange instructions (e.g., "EX r, (ss)", etc.),
In the exchange instruction, the operands are an instruction (e.g., "EX"), information indicating the first exchange destination (e.g., "r"), and information indicating the second exchange destination (e.g., "(ss)"). are arranged in this order,
A gaming machine characterized in that, when the exchange instruction is executed by the arithmetic control unit, the data stored in the first exchange destination and the data stored in the second exchange destination are exchanged. .
また、前記本発明の第１の遊技機では、前記演算制御部は、１バイトで構成されたレジスタ（例えば、汎用レジスタ）を有し、
前記第１記憶部及び前記第２記憶部のそれぞれのアドレス空間は、１６ビットの値で表され、
前記第１交換先を示す情報に前記レジスタの情報がセットされ、前記第２交換先を示す情報に前記第２記憶部内の所定のアドレスを指定可能な情報がセットされた状態で、前記演算制御部により前記交換命令が実行された場合には、前記レジスタに格納されているデータと、前記第２記憶部内の前記所定のアドレスの領域に格納されているデータとが交換されるようにしてもよい。
Further, in the first gaming machine of the present invention, the arithmetic control unit has a register (for example, a general-purpose register) composed of 1 byte,
Each address space of the first storage unit and the second storage unit is represented by a 16-bit value,
In a state in which the information indicating the first exchange destination is set to the information in the register and the information indicating the second exchange destination is set to information capable of designating a predetermined address in the second storage unit, the operation control is performed. When the exchange instruction is executed by the unit, the data stored in the register and the data stored in the predetermined address area in the second storage unit may be exchanged. good.
また、前記本発明の第１の遊技機では、前記マイクロプロセッサは、さらに、複数の回路、及び、該複数の回路のそれぞれを制御するための複数種の制御レジスタを内蔵し、
前記複数種の制御レジスタのそれぞれには、１６ビットの値で表されたアドレスが割り当てられ、
前記複数種の制御レジスタには、読み出し専用制御レジスタ及び読書き用制御レジスタが含まれ、
前記第１交換先及び前記第２交換先の一方の交換先を示す情報に前記読み出し専用制御レジスタのアドレスがセットされている状態で前記演算制御部より前記交換命令が実行された場合には、前記読み出し専用制御レジスタのデータは、前記第１交換先及び前記第２交換先の他方の交換先に格納されるが、前記他方の交換先のデータは前記読み出し専用制御レジスタに格納されず、
前記一方の交換先に示す情報に前記読書き用制御レジスタのアドレスがセットされている状態で前記演算制御部より前記交換命令が実行された場合には、前記読書き用制御レジスタのデータは前記他方の交換先に格納され、前記他方の交換先のデータは、前記読書き用制御レジスタに格納されるようにしてもよい。
Further, in the first gaming machine of the present invention, the microprocessor further incorporates a plurality of circuits and a plurality of types of control registers for controlling each of the plurality of circuits,
Each of the plurality of types of control registers is assigned an address represented by a 16-bit value,
The plurality of types of control registers include read-only control registers and read/write control registers;
When the exchange instruction is executed by the arithmetic control unit in a state in which the address of the read-only control register is set in the information indicating one of the first exchange destination and the second exchange destination, the data in the read-only control register is stored in the other of the first exchange and the second exchange, but the data in the other exchange is not stored in the read-only control register;
When the exchange instruction is executed by the arithmetic control unit in a state in which the address of the read/write control register is set in the information indicating one of the exchange destinations, the data in the read/write control register is changed to the It may be stored in the other exchange destination, and the data of the other exchange destination may be stored in the read/write control register.
また、上記課題を解決するために、本発明では、以下のような構成の第２の遊技機を提供する。 Also, in order to solve the above problems, the present invention provides a second gaming machine having the following configuration.
演算制御部（例えば、メインＣＰＵ１０１）、第１記憶部（例えば、メインＲＯＭ１０２）及び第２記憶部（例えば、メインＲＡＭ１０３）を内蔵したマイクロプロセッサを備えた遊技機であって、
前記演算制御部は、命令の実行結果が反映されるフラグレジスタ（例えば、フラグ・レジスタＦ）を有し、
前記第１記憶部は、前記演算制御部による制御において使用可能な、複数種の命令及び複数のデータで構成されたプログラムを記憶可能であり、
前記複数種の命令には、特定の読み出し命令（例えば、「ＬＤＺ （ｍｎ）」等）が含まれ、
前記フラグレジスタには、命令の実行結果に応じて状態が変化する所定のフラグ（例えば、ＴＺフラグ）が含まれ、
前記特定の読み出し命令では、オペランドとして、命令（例えば、「ＬＤＺ」）、及び、格納先を示す情報（例えば、「（ｍｎ）」）がこの順で配置され、
前記演算制御部により前記特定の読み出し命令が実行されると、前記所定のフラグの状態に応じた値（例えば、「０」又は「１」）が前記格納先にセットされる
ことを特徴とする遊技機。
A gaming machine equipped with a microprocessor containing an arithmetic control unit (e.g., main CPU 101), a first storage unit (e.g., main ROM 102), and a second storage unit (e.g., main RAM 103),
The operation control unit has a flag register (for example, flag register F) that reflects the execution result of the instruction,
The first storage unit can store a program composed of multiple types of instructions and multiple data that can be used in the control by the arithmetic control unit,
The plurality of types of instructions include a specific read instruction (e.g., "LDZ (mn)" etc.),
the flag register includes a predetermined flag (for example, a TZ flag) whose state changes according to the instruction execution result;
In the specific read instruction, an instruction (for example, "LDZ") and information indicating a storage destination (for example, "(mn)") are arranged in this order as operands,
A value (for example, "0" or "1") corresponding to the state of the predetermined flag is set in the storage destination when the specific read command is executed by the arithmetic control unit. game machine.
また、前記本発明の第２の遊技機では、前記フラグレジスタには、前記所定のフラグ以外にも、命令の実行結果に応じて状態が変化する複数種のフラグが含まれ、
前記演算制御部による前記特定の読み出し命令の実行時には、前記フラグレジスタ内の前記所定のフラグ以外のフラグの状態は変化しないようにしてもよい。
Further, in the second gaming machine of the present invention, the flag register includes, in addition to the predetermined flags, a plurality of types of flags whose states change according to the execution results of instructions,
The state of flags other than the predetermined flag in the flag register may not change when the specific read command is executed by the arithmetic control unit.
また、上記課題を解決するために、本発明では、以下のような構成の第３の遊技機を提供する。 Further, in order to solve the above problems, the present invention provides a third gaming machine having the following configuration.
演算制御部（例えば、メインＣＰＵ１０１）、第１記憶部（例えば、メインＲＯＭ１０２）及び第２記憶部（例えば、メインＲＡＭ１０３）を内蔵したマイクロプロセッサを備えた遊技機であって、
前記演算制御部は、
命令の実行結果が反映されるフラグレジスタ（例えば、フラグ・レジスタＦ）と、
前記第２記憶部内のアドレスの一部を指定可能な拡張レジスタ（例えば、Ｑレジスタ）と、を有し、
前記フラグレジスタには、命令の実行による桁上がりの発生の有無に応じて状態が変化するキャリーフラグ（例えば、Ｃ（ＣＹ）フラグ）が含まれ、
前記第１記憶部は、前記演算制御部による制御において使用可能な、複数種の命令及び複数のデータで構成されたプログラムを記憶可能であり、
前記複数種の命令には、特定の読み出し命令（例えば、「ＬＤＱＣ （ｋ）」等）が含まれ、
前記特定の読み出し命令では、オペランドとして、命令（例えば、「ＬＤＱＣ」）、及び、格納先の一部を示す情報（例えば、「（ｋ）」）がこの順で配置され、
前記演算制御部により前記キャリーフラグの状態を変化させることが可能な命令が実行された後に、前記特定の読み出し命令が実行されると、前記キャリーフラグの状態に応じた値（例えば、「０」又は「１」）が、前記拡張レジスタに格納された値と前記格納先の一部を示す情報とで指定される前記格納先にセットされる
ことを特徴とする遊技機。
A gaming machine equipped with a microprocessor containing an arithmetic control unit (e.g., main CPU 101), a first storage unit (e.g., main ROM 102), and a second storage unit (e.g., main RAM 103),
The arithmetic control unit is
a flag register (for example, flag register F) reflecting the execution result of an instruction;
an extension register (e.g., Q register) capable of specifying a part of the address in the second storage unit;
The flag register includes a carry flag (for example, a C (CY) flag) whose state changes depending on whether a carry occurs due to execution of an instruction,
The first storage unit can store a program composed of multiple types of instructions and multiple data that can be used in the control by the arithmetic control unit,
The plurality of types of instructions include a specific read instruction (for example, "LDQC (k)" etc.),
In the specific read instruction, an instruction (for example, "LDQC") and information indicating a part of the storage destination (for example, "(k)") are arranged in this order as operands,
When the specific read instruction is executed after an instruction capable of changing the state of the carry flag is executed by the operation control unit, a value (for example, "0") corresponding to the state of the carry flag is executed. or "1") is set in the storage location designated by the value stored in the extension register and information indicating a part of the storage location.
また、前記本発明の第３の遊技機では、前記フラグレジスタには、前記キャリーフラグと、命令の実行結果が０であるか否かに応じて状態が変化する第１のゼロフラグ（例えば、Ｚフラグ）及び第２のゼロフラグ（例えば、ＴＺフラグ）と、その他の複数種のフラグとが含まれ、
前記演算制御部による前記特定の読み出し命令の実行時には、前記フラグレジスタ内の前記第２のゼロフラグ以外のフラグの状態は変化しないようにしてもよい。
Further, in the third gaming machine of the present invention, the flag register includes the carry flag and a first zero flag (for example, Z flag), a second zero flag (e.g., TZ flag), and other flags;
The states of the flags other than the second zero flag in the flag register may not change when the specific read instruction is executed by the arithmetic control unit.
また、上記課題を解決するために、本発明では、以下のような構成の第４の遊技機を提供する。 Further, in order to solve the above problems, the present invention provides a fourth game machine having the following configuration.
演算制御部（例えば、メインＣＰＵ１０１）、第１記憶部（例えば、メインＲＯＭ１０２）及び第２記憶部（例えば、メインＲＡＭ１０３）を内蔵したマイクロプロセッサを備えた遊技機であって、
前記演算制御部は、
１バイトで構成されたレジスタ（例えば、Ａレジスタ（アキュームレータ））と、
２バイトで構成され、実行すべき処理コードのアドレスが保存されるプログラムカウンタ（例えば、ＰＣレジスタ）と、を有し、
前記第１記憶部は、前記演算制御部による制御において使用可能な、複数種の命令及び複数のデータで構成されたプログラムを記憶可能であり、
前記複数種の命令には、特定のジャンプ命令（例えば、「ＴＪＰ」、「ＴＪＰＷ」等）が含まれ、
前記特定のジャンプ命令では、オペランドとして、命令（例えば、「ＴＪＰ」、「ＴＪＰＷ」）が配置され、
前記第１記憶部には、
前記特定のジャンプ命令、及び、ジャンプ先アドレスを指定可能なデータが規定された第１プログラムと、
前記第１プログラムからジャンプして処理を行うための複数の第２プログラムと、が記憶され、
前記演算制御部により前記特定のジャンプ命令が実行されると、前記プログラムカウンタに格納されている値と前記レジスタに格納されている値とに基づいて前記ジャンプ先アドレスを指定可能なデータが取得され、当該取得された前記ジャンプ先アドレスを指定可能なデータが前記プログラムカウンタにセットされる
ことを特徴とする遊技機。
A gaming machine equipped with a microprocessor containing an arithmetic control unit (e.g., main CPU 101), a first storage unit (e.g., main ROM 102), and a second storage unit (e.g., main RAM 103),
The arithmetic control unit is
A register (for example, A register (accumulator)) composed of 1 byte;
a program counter (for example, a PC register) consisting of 2 bytes and storing the address of the processing code to be executed;
The first storage unit can store a program composed of multiple types of instructions and multiple data that can be used in the control by the arithmetic control unit,
The plurality of types of instructions include specific jump instructions (eg, "TJP", "TJPW", etc.),
In the specific jump instruction, an instruction (for example, "TJP", "TJPW") is arranged as an operand,
In the first storage unit,
a first program defining the specific jump instruction and data capable of specifying a jump destination address;
a plurality of second programs for jumping from the first program and performing processing;
When the specific jump instruction is executed by the arithmetic control unit, data capable of designating the jump destination address is acquired based on the value stored in the program counter and the value stored in the register. , wherein the acquired data capable of designating the jump destination address is set in the program counter.
また、前記本発明の第４の遊技機では、前記ジャンプ先アドレスを指定可能なデータは、１バイトで構成され、前記第２プログラムが記憶された２バイトで表されるアドレス値の下位側１バイトのアドレス値であり、
前記特定のジャンプ命令が実行された場合には、取得された１バイトの前記ジャンプ先アドレスを指定可能なデータを前記プログラムカウンタの下位側１バイトの領域にセットするようにしてもよい。
Further, in the fourth game machine of the present invention, the data capable of designating the jump destination address is composed of 1 byte, and the lower 1 of the address value represented by 2 bytes in which the second program is stored. is the byte address value,
When the specific jump instruction is executed, the acquired 1-byte data capable of designating the jump destination address may be set in the lower 1-byte area of the program counter.
また、前記本発明の第４の遊技機では、前記ジャンプ先アドレスを指定可能なデータは、２バイトで構成され、前記第２プログラムが記憶された２バイトのアドレス値であり、
前記特定のジャンプ命令が実行された場合には、取得された２バイトの前記ジャンプ先アドレスを指定可能なデータを前記プログラムカウンタにセットするようにしてもよい。
Further, in the fourth gaming machine of the present invention, the data capable of designating the jump destination address is composed of 2 bytes and is a 2-byte address value in which the second program is stored,
When the specific jump instruction is executed, the acquired 2-byte data capable of designating the jump destination address may be set in the program counter.
また、前記本発明の第４の遊技機では、前記特定のジャンプ命令が実行された場合に使用される前記レジスタは、アキュームレータであるようにしてもよい。 Also, in the fourth gaming machine of the present invention, the register used when the specific jump instruction is executed may be an accumulator.
また、前記本発明の第４の遊技機では、前記特定のジャンプ命令が実行された場合に使用される前記レジスタは、アキュームレータ以外の１バイトの汎用レジスタであるようにしてもよい。 Further, in the fourth gaming machine of the present invention, the register used when the specific jump instruction is executed may be a 1-byte general-purpose register other than an accumulator.
また、上記課題を解決するために、本発明では、以下のような構成の第５の遊技機を提供する。 Also, in order to solve the above problems, the present invention provides a fifth game machine having the following configuration.
演算制御部（例えば、メインＣＰＵ１０１）、第１記憶部（例えば、メインＲＯＭ１０２）及び第２記憶部（例えば、メインＲＡＭ１０３）を内蔵したマイクロプロセッサを備えた遊技機であって、
前記演算制御部は、１バイトで構成されたレジスタ（例えば、汎用レジスタ）を有し、
前記第１記憶部は、前記演算制御部による制御において使用可能な、複数種の命令及び複数のデータで構成されたプログラムを記憶可能であり、
前記複数種の命令には、特定の比較読み出し命令（例えば、「ＩＣＰＬＬ Ａ，ｒ」、「ＤＣＰＬＬ Ａ，ｒ」等）が含まれ、
前記特定の比較読み出し命令では、オペランドとして、命令（例えば、「ＩＣＰＬＬ」、「ＤＣＰＬＬ」）、前記レジスタを示す情報、及び、閾値（例えば、上限値、下限値）に関する情報（例えば、直値ｎ又はレジスタｒ）がこの順で配置され、
前記演算制御部により前記特定の比較読み出し命令が実行されると、前記レジスタに格納されている値が前記閾値と比較され、当該比較結果に応じて、前記レジスタに格納されている値に対して特定の演算（例えば、１加算、１減算）が行われ、当該演算の結果が前記レジスタに格納される、又は、前記閾値が前記レジスタに格納される
ことを特徴とする遊技機。
A gaming machine equipped with a microprocessor containing an arithmetic control unit (e.g., main CPU 101), a first storage unit (e.g., main ROM 102), and a second storage unit (e.g., main RAM 103),
The operation control unit has a register (for example, a general-purpose register) composed of 1 byte,
The first storage unit can store a program composed of multiple types of instructions and multiple data that can be used in the control by the arithmetic control unit,
The plurality of types of instructions include specific comparison read instructions (e.g., "ICPLL A, r", "DCPLL A, r", etc.),
In the specific comparison read instruction, as operands, an instruction (eg, "ICPLL", "DCPLL"), information indicating the register, and information on thresholds (eg, upper limit value, lower limit value) (eg, immediate value n or registers r) arranged in this order,
When the specific comparison read instruction is executed by the arithmetic control unit, the value stored in the register is compared with the threshold value, and the value stored in the register is changed according to the comparison result. A gaming machine, wherein a specific operation (for example, addition of 1, subtraction of 1) is performed, and the result of the operation is stored in the register, or the threshold value is stored in the register.
また、前記本発明の第５の遊技機では、前記特定の比較読み出し命令の実行により行われる前記特定の演算は、前記レジスタに格納されている値に１を加算する演算であり、
前記特定の比較読み出し命令に実行により行われる前記レジスタに格納されている値と前記閾値との比較において、前記閾値が前記レジスタに格納されている値より大きいという結果が得られた場合には、前記特定の演算の結果が前記レジスタに格納され、前記閾値が前記レジスタに格納された値より大きくないという結果が得られた場合には、前記閾値が前記レジスタに格納されるようにしてもよい。
Further, in the fifth gaming machine of the present invention, the specific operation performed by executing the specific comparison read instruction is an operation of adding 1 to the value stored in the register,
If a comparison of the value stored in the register and the threshold value performed by execution of the specific compare read instruction results in the threshold value being greater than the value stored in the register, A result of the specific operation may be stored in the register, and the threshold may be stored in the register if a result is obtained that the threshold is not greater than the value stored in the register. .
また、前記本発明の第５の遊技機では、前記特定の比較読み出し命令の実行により行われる前記特定の演算は、前記レジスタに格納されている値を１減算する演算であり、
前記特定の比較読み出し命令に実行により行われる前記レジスタに格納されている値と前記閾値との比較において、前記閾値が前記レジスタに格納されている値より小さいという結果が得られた場合には、前記特定の演算の結果が前記レジスタに格納され、前記閾値が前記レジスタに格納された値より小さくないという結果が得られた場合には、前記閾値が前記レジスタに格納されるようにしてもよい。
Further, in the fifth gaming machine of the present invention, the specific operation performed by executing the specific comparison read instruction is an operation of subtracting 1 from the value stored in the register,
If a comparison of the value stored in the register and the threshold value performed by execution of the specific compare read instruction results in that the threshold value is less than the value stored in the register, A result of the specific operation may be stored in the register, and the threshold may be stored in the register if a result is obtained that the threshold is not less than the value stored in the register. .
また、上記課題を解決するために、本発明では、以下のような構成の第６の遊技機を提供する。 Further, in order to solve the above problems, the present invention provides a sixth game machine having the following configuration.
演算制御部（例えば、メインＣＰＵ１０１）、第１記憶部（例えば、メインＲＯＭ１０２）及び第２記憶部（例えば、メインＲＡＭ１０３）を内蔵したマイクロプロセッサを備えた遊技機であって、
前記演算制御部は、１バイトで構成されたレジスタ（例えば、汎用レジスタ）を有し、
前記第１記憶部は、前記演算制御部による制御において使用可能な、複数種の命令及び複数のデータで構成されたプログラムを記憶可能であり、
前記複数種の命令には、特定のシフト命令（例えば、「ＳＬＢＩＴ Ａ，ｎ」、「ＳＲＢＩＴ Ａ，ｎ」等）が含まれ、
前記特定のシフト命令では、オペランドとして、命令（例えば、「ＳＬＢＩＴ」、「ＳＲＢＩＴ」）、前記レジスタを示す情報、及び、前記レジスタ内の所定のビット位置（例えば、指定ビット位置ｎ）がこの順で配置され、
前記演算制御部により前記特定のシフト命令が実行されると、前記レジスタ内の前記所定のビット位置から前記命令が示す方向の最端ビット位置までの領域に格納された値が、前記命令が示す方向に１ビット分シフトする
ことを特徴とする遊技機。
A gaming machine equipped with a microprocessor containing an arithmetic control unit (e.g., main CPU 101), a first storage unit (e.g., main ROM 102), and a second storage unit (e.g., main RAM 103),
The operation control unit has a register (for example, a general-purpose register) composed of 1 byte,
The first storage unit can store a program composed of multiple types of instructions and multiple data that can be used in the control by the arithmetic control unit,
The plurality of types of instructions include specific shift instructions (e.g., "SLBIT A, n", "SRBIT A, n", etc.);
In the specific shift instruction, as operands, an instruction (eg, "SLBIT", "SRBIT"), information indicating the register, and a predetermined bit position in the register (eg, designated bit position n) are in this order. is placed with
When the specific shift instruction is executed by the operation control unit, the value stored in the area from the predetermined bit position in the register to the extreme bit position in the direction indicated by the instruction is changed to the value indicated by the instruction. A game machine characterized by shifting by 1 bit in the direction.
また、前記本発明の第６の遊技機では、前記特定のシフト命令が示す方向が上位方向である場合には、前記特定のシフト命令の実行により、前記レジスタ内の前記所定のビット位置から最上位のビット位置までの領域に格納された値が上位方向に１ビット分シフトするが、前記所定のビット位置より下位側に位置するビット位置の領域に格納された値はシフトしないようにしてもよい。 Further, in the sixth gaming machine of the present invention, when the direction indicated by the specific shift instruction is the upper direction, execution of the specific shift instruction causes the maximum shift from the predetermined bit position in the register. Although the value stored in the area up to the upper bit position is shifted by one bit in the upper direction, the value stored in the area of the bit position located on the lower side than the predetermined bit position may not be shifted. good.
また、前記本発明の第６の遊技機では、前記特定のシフト命令が示す方向が下位方向である場合には、前記特定のシフト命令の実行により、前記レジスタ内の前記所定のビット位置から最下位のビット位置までの領域に格納された値が下位方向に１ビット分シフトするが、前記所定のビット位置より上位側に位置するビット位置の領域に格納された値はシフトしないようにしてもよい。 Further, in the sixth gaming machine of the present invention, when the direction indicated by the specific shift instruction is the downward direction, execution of the specific shift instruction causes the maximum shift from the predetermined bit position in the register. Although the value stored in the area up to the lower bit position is shifted by one bit in the lower direction, the value stored in the area of the bit position positioned higher than the predetermined bit position may not be shifted. good.
また、上記課題を解決するために、本発明では、以下のような構成の第７の遊技機を提供する。 Further, in order to solve the above problems, the present invention provides a seventh game machine having the following configuration.
演算制御部（例えば、メインＣＰＵ１０１）、第１記憶部（例えば、メインＲＯＭ１０２）及び第２記憶部（例えば、メインＲＡＭ１０３）を内蔵したマイクロプロセッサを備えた遊技機であって、
前記演算制御部は、
前記第２記憶部内に配置されたスタック領域のアドレスが保存されるスタックポインタ（例えば、スタックポインタＳＰ）と、
実行すべき処理コードのアドレスが保存されるプログラムカウンタ（例えば、ＰＣレジスタ）と、を有し、
前記第１記憶部は、前記演算制御部による制御において使用可能な、複数種の命令及び複数のデータで構成されたプログラムを記憶可能であり、
前記複数種の命令には、特定の呼び出し命令（例えば、「ＣＡＬＬＤ ｍｎ」、「ＣＡＬＬＥ ｍｎ」等）が含まれ、
前記特定の呼び出し命令では、オペランドとして、命令（例えば、「ＣＡＬＬＤ」、「ＣＡＬＬＥ」等）、及び、呼び出し先に関する情報（例えば、「ｍｎ」）がこの順で配置され、
前記演算制御部により前記特定の呼び出し命令が実行されると、割込み制御が行われ、処理コードの戻り先のアドレスが前記スタックポインタを使用して前記スタック領域に格納され、且つ、前記呼び出し先のアドレスが前記プログラムカウンタにセットされる
ことを特徴とする遊技機。
A gaming machine equipped with a microprocessor containing an arithmetic control unit (e.g., main CPU 101), a first storage unit (e.g., main ROM 102), and a second storage unit (e.g., main RAM 103),
The arithmetic control unit is
a stack pointer (for example, stack pointer SP) in which the address of the stack area arranged in the second storage unit is stored;
a program counter (e.g., a PC register) in which the address of the processing code to be executed is stored;
The first storage unit can store a program composed of multiple types of instructions and multiple data that can be used in the control by the arithmetic control unit,
The plurality of types of instructions include specific call instructions (e.g., "CALLD mn", "CALLE mn", etc.);
In the specific call instruction, as operands, an instruction (e.g., 'CALLD', 'CALLE', etc.) and information on the call destination (e.g., 'mn') are arranged in this order,
When the operation control unit executes the specific call instruction, interrupt control is performed, the return address of the processing code is stored in the stack area using the stack pointer, and the call destination address is stored in the stack area using the stack pointer. A gaming machine, wherein an address is set in the program counter.
また、前記本発明の第７の遊技機では、前記特定の呼び出し命令の実行により行われる前記割込み制御は、割込み処理を禁止することであるようにしてもよい。 Further, in the seventh gaming machine of the present invention, the interrupt control performed by executing the specific call instruction may prohibit interrupt processing.
また、前記本発明の第７の遊技機では、前記特定の呼び出し命令の実行により行われる前記割込み制御は、割込み処理を許可することであるようにしてもよい。 Further, in the seventh gaming machine of the present invention, the interrupt control performed by executing the specific call command may permit interrupt processing.
また、上記課題を解決するために、本発明では、以下のような構成の第８の遊技機を提供する。 Further, in order to solve the above problems, the present invention provides an eighth gaming machine having the following configuration.
演算制御部（例えば、メインＣＰＵ１０１）、第１記憶部（例えば、メインＲＯＭ１０２）及び第２記憶部（例えば、メインＲＡＭ１０３）を内蔵したマイクロプロセッサを備えた遊技機であって、
前記演算制御部は、
前記第２記憶部内に配置されたスタック領域のアドレスが保存されるスタックポインタと、
実行すべき処理コードのアドレスが保存されるプログラムカウンタと、を有し、
前記第１記憶部は、前記演算制御部による制御において使用可能な、複数種の命令及び複数のデータで構成されたプログラムを記憶可能であり、
前記複数種の命令には、特定のリターン命令（例えば、「ＲＥＴＤ」、「ＲＥＴＥ」）が含まれ、
前記特定のリターン命令では、オペランドとして、命令（例えば、「ＲＥＴＤ」、「ＲＥＴＥ」）が配置され、
前記演算制御部により前記特定のリターン命令が実行されると、割込み制御が行われ、処理コードの戻り先のアドレスが前記スタックポインタを使用して前記スタック領域から取得され、当該取得された前記戻り先のアドレスが前記プログラムカウンタにセットされる
ことを特徴とする遊技機。
A gaming machine equipped with a microprocessor containing an arithmetic control unit (e.g., main CPU 101), a first storage unit (e.g., main ROM 102), and a second storage unit (e.g., main RAM 103),
The arithmetic control unit is
a stack pointer for storing the address of the stack area arranged in the second storage unit;
a program counter in which the address of the processing code to be executed is stored;
The first storage unit can store a program composed of multiple types of instructions and multiple data that can be used in the control by the arithmetic control unit,
The plurality of types of instructions include specific return instructions (eg, "RETD", "RETE"),
In the specific return instruction, an instruction (for example, "RETD", "RETE") is arranged as an operand,
When the specific return instruction is executed by the arithmetic control unit, interrupt control is performed, the address of the return destination of the processing code is acquired from the stack area using the stack pointer, and the acquired return address is obtained. A gaming machine characterized in that the previous address is set in the program counter.
また、前記本発明の第８の遊技機では、前記特定のリターン命令の実行により行われる前記割込み制御は、割込み処理を禁止することであるようにしてもよい。 Further, in the eighth gaming machine of the present invention, the interrupt control performed by executing the specific return instruction may prohibit interrupt processing.
また、前記本発明の第８の遊技機では、前記特定のリターン命令の実行により行われる前記割込み制御は、割込み処理を許可することであるようにしてもよい。 Further, in the eighth gaming machine of the present invention, the interrupt control performed by executing the specific return instruction may permit interrupt processing.
また、上記課題を解決するために、本発明では、以下のような構成の第９の遊技機を提供する。 Further, in order to solve the above problems, the present invention provides a ninth gaming machine having the following configuration.
演算制御部（例えば、メインＣＰＵ１０１）、第１記憶部（例えば、メインＲＯＭ１０２）及び第２記憶部（例えば、メインＲＡＭ１０３）を内蔵したマイクロプロセッサを備えた遊技機であって、
前記演算制御部は、命令の実行結果が反映されるフラグレジスタ（例えば、フラグ・レジスタＦ）を有し、
前記第１記憶部は、前記演算制御部による制御において使用可能な、複数種の命令及び複数のデータで構成されたプログラムを記憶可能であり、
前記複数種の命令には、特定の読み出し命令（例えば、「ＬＤＦ Ｚ，Ａ，ｎ」、「ＬＤＦ Ｚ，ＢＣ，ｍｎ」等）が含まれ、
前記特定の読み出し命令では、オペランドとして、命令（例えば、「ＬＤＦ」）、前記フラグレジスタ内の指定フラグ（例えば、Ｚフラグ、Ｃフラグ）の情報、格納先を示す情報（例えば、「Ａ」、「ＢＣ」等）、及び、格納データ（例えば、「ｎ」、「ｍｎ」）がこの順で配置され、
前記演算制御部により、前記特定の読み出し命令が実行されると、前記指定フラグの状態に応じて、前記格納データが前記格納先に格納される
ことを特徴とする遊技機。
A gaming machine equipped with a microprocessor containing an arithmetic control unit (e.g., main CPU 101), a first storage unit (e.g., main ROM 102), and a second storage unit (e.g., main RAM 103),
The operation control unit has a flag register (for example, flag register F) that reflects the execution result of the instruction,
The first storage unit can store a program composed of multiple types of instructions and multiple data that can be used in the control by the arithmetic control unit,
The plurality of types of instructions include specific read instructions (e.g., "LDF Z, A, n", "LDF Z, BC, mn", etc.),
In the specific read instruction, the operands are an instruction (for example, "LDF"), information on specified flags (for example, Z flag, C flag) in the flag register, information indicating a storage destination (for example, "A", "BC", etc.) and stored data (eg, "n", "mn") are arranged in this order,
A gaming machine, wherein the storage data is stored in the storage location according to the state of the designation flag when the specific read command is executed by the arithmetic control unit.
また、前記本発明の第９の遊技機では、前記演算制御部は、１バイトで構成されるレジスタ（例えば、汎用レジスタ）を有し、
前記格納先は、前記レジスタであり、
前記格納データは、１バイトデータであるようにしてもよい。
Further, in the ninth gaming machine of the present invention, the arithmetic control unit has a register (for example, a general-purpose register) composed of 1 byte,
The storage destination is the register,
The stored data may be 1-byte data.
また、前記本発明の第９の遊技機では、前記演算制御部は、１バイト単位の２つのレジスタで構成され、２バイトのデータを扱うことが可能なペアレジスタ（例えば、ＢＣ，ＤＥ，ＨＬレジスタ）を有し、
前記格納先は、前記ペアレジスタであり、
前記格納データは、２バイトデータであるようにしてもよい。
Further, in the ninth gaming machine of the present invention, the arithmetic control unit is composed of two registers in units of 1 byte, and is capable of handling 2-byte data pair registers (for example, BC, DE, HL registers),
The storage destination is the pair register,
The stored data may be 2-byte data.
また、前記本発明の第９の遊技機では、前記フラグレジスタには、命令の実行結果が０であるか否かに応じて状態が変化するゼロフラグ、及び、命令の実行による桁上がりの発生の有無に応じて状態が変化するキャリーフラグが含まれ、
前記指定フラグは、前記ゼロフラグ又は前記キャリーフラグであるようにしてもよい。
Further, in the ninth game machine of the present invention, the flag register includes a zero flag whose state changes depending on whether the execution result of the instruction is 0 or not, and contains a carry flag that changes state depending on the presence or absence of
The designated flag may be the zero flag or the carry flag.
上記構成の本発明の第１～第９の遊技機によれば、各種機能に対して更なる改良が施されたマイクロプロセッサを搭載した遊技機を提供することができる。 According to the first to ninth game machines of the present invention having the above configuration, it is possible to provide a game machine equipped with a microprocessor in which various functions have been further improved.
１…パチスロ、３Ｌ，３Ｃ，３Ｒ…リール、４…リール表示窓、６…情報表示器、１１…表示装置、１７Ｌ，１７Ｃ，１７Ｒ…ストップボタン、１８…サブ表示装置、７１…主制御基板、７２…副制御基板、９０…主制御回路、９１…マイクロプロセッサ、１０１…メインＣＰＵ、１０２…メインＲＯＭ、１０３…メインＲＡＭ、１０７…演算回路、１１４…第１シリアル通信回路、１１５…第２シリアル通信回路、２００…副制御回路、２０１…サブＣＰＵ２０１、３０１…第１インターフェースボード、３０２…第２インターフェースボード
1
Claims (1)
前記演算制御部は、
前記第２記憶部内に配置されたスタック領域のアドレスが保存されるスタックポインタと、
実行すべき処理コードのアドレスが保存されるプログラムカウンタと、を有し、
前記第１記憶部は、前記演算制御部による制御において使用可能な、複数種の命令及び複数のデータで構成されたプログラムを記憶可能であり、
前記複数種の命令には、特定のコール命令及び特定のリターン命令が含まれ、
前記特定のコール命令では、オペランドとして、命令、及び、呼び出し先に関する情報がこの順で配置され、前記特定のリターン命令では、オペランドとして、命令のみが配置され、
前記演算制御部により前記特定のコール命令が実行されると、割込み禁止の制御が行われ、処理コードの戻り先のアドレスが前記スタックポインタを使用して前記スタック領域に格納され、且つ、前記呼び出し先のアドレスが前記プログラムカウンタにセットされ、
前記特定のコール命令の実行により行われる前記割込み禁止の制御では、割込み信号の受付を許可／禁止する回路を禁止状態にセットし、
前記演算制御部により前記特定のリターン命令が実行されると、割込み制御が行われ、処理コードの戻り先のアドレスが前記スタックポインタを使用して前記スタック領域から取得され、当該取得された前記戻り先のアドレスが前記プログラムカウンタにセットされ、
前記特定のリターン命令の実行により行われる前記割込み制御では、割込み信号の受付を許可／禁止する回路を許可又は禁止のいずれか一方の状態にセットし、
前記特定のコール命令は、単位遊技毎にループするメインループ処理において、遊技機の外部に出力する制御信号を生成する外部制御信号生成処理を呼び出す場合に使用可能であり、
前記外部制御信号生成処理は、複数の表示列に対する停止操作の順序に関するデータに基づいて、前記制御信号を生成し、
前記第１記憶部は、遊技の進行に関与するプログラムが記憶された遊技用領域と、遊技の進行に関与しないプログラムが記憶された規定外領域とを有し、
前記特定のリターン命令は、前記規定外領域に記憶されたプログラムから前記遊技用領域に記憶されたプログラムに処理を戻す場合に使用可能であり、
前記規定外領域に記憶された複数のプログラムのうち、前記遊技用領域に記憶されたメインループプログラムに処理が戻るプログラムは、前記メインループプログラムから呼び出される前記遊技用領域に記憶されたサブルーチンプログラムに処理が戻るプログラムと異なる
ことを特徴とする遊技機。 A gaming machine comprising a microprocessor containing an arithmetic control unit, a first storage unit, and a second storage unit,
The arithmetic control unit is
a stack pointer for storing the address of the stack area arranged in the second storage unit;
a program counter in which the address of the processing code to be executed is stored ;
The first storage unit can store a program composed of multiple types of instructions and multiple data that can be used in the control by the arithmetic control unit,
the plurality of types of instructions include a specific call instruction and a specific return instruction ;
In the specific call instruction, as operands, an instruction and information about a callee are arranged in this order, and in the specific return instruction, only an instruction is arranged as an operand,
When the specific call instruction is executed by the arithmetic control unit , control is performed to disable interrupts, the return address of the processing code is stored in the stack area using the stack pointer, and the call the destination address is set in the program counter;
In the interrupt prohibition control performed by executing the specific call instruction, a circuit for permitting/prohibiting acceptance of an interrupt signal is set to a prohibited state,
When the specific return instruction is executed by the arithmetic control unit, interrupt control is performed, the address of the return destination of the processing code is acquired from the stack area using the stack pointer, and the acquired return address is obtained. the destination address is set in the program counter;
In the interrupt control performed by executing the specific return instruction, a circuit that permits/prohibits acceptance of the interrupt signal is set to either the permitted or prohibited state,
The specific call instruction can be used when calling an external control signal generation process for generating a control signal to be output to the outside of the gaming machine in the main loop process that loops for each unit game,
The external control signal generating process generates the control signal based on data regarding the order of stop operations for a plurality of display columns,
The first storage unit has a game area storing a program involved in the progress of the game and a non-regular area storing a program not involved in the progress of the game,
The specific return command can be used to return processing from the program stored in the non-regulation area to the program stored in the game area,
Among the plurality of programs stored in the non-regulation area, the program that returns to the main loop program stored in the game area is a subroutine program stored in the game area that is called from the main loop program. Different from the program that returns
A gaming machine characterized by:
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