JP7107121B2

JP7107121B2 - semiconductor integrated circuit

Info

Publication number: JP7107121B2
Application number: JP2018173086A
Authority: JP
Inventors: 浩志鳶坂; 科研陳
Original assignee: Fuji Electric Co Ltd
Current assignee: Fuji Electric Co Ltd
Priority date: 2018-09-14
Filing date: 2018-09-14
Publication date: 2022-07-27
Anticipated expiration: 2038-09-14
Also published as: JP2020047661A

Description

本発明は半導体集積回路に関し、特に、負荷を駆動するための半導体素子を有する半導体集積回路に関する。 The present invention relates to a semiconductor integrated circuit, and more particularly to a semiconductor integrated circuit having a semiconductor element for driving a load.

近年、負荷を駆動するための出力段の半導体素子（以下において「出力段素子」という。）と、出力段素子の制御回路や保護回路等を１チップ化したインテリジェントパワースイッチ（ＩＰＳ）の開発が進んでいる。ＩＰＳは、例えばトランスミッション、エンジン及びブレーキ等の車両電装システムに広く利用されており、小型化、高性能化及び高信頼性に応える製品が要望されている。 In recent years, the development of an intelligent power switch (IPS) that integrates a semiconductor element in the output stage (hereinafter referred to as "output stage element") for driving a load and a control circuit, protection circuit, etc. for the output stage element into one chip has been developed. progressing. IPSs are widely used in vehicle electrical systems such as transmissions, engines, and brakes, and there is a demand for products that meet the requirements of miniaturization, high performance, and high reliability.

ＩＰＳ等の半導体集積回路において、組立工程前のウェハ状態で種々の電気的特性の試験が実施されるが、出力段素子のオン指令時にのみ測定可能な特性項目がある。この特性項目の試験の際には、出力段素子がオン状態となるため、テスターやプローブカード等の試験システムに大電流を流す必要があり、試験システムの電源容量が増大すると共にプローブカードの針本数が増大し、チップサイズの増大とコストアップに繋がる。一方、この特性項目の試験を実施しない場合には、組立工程における試験でこの特性項目に起因した特性不良が検出されることになり、組立材料及び組立工数のロスが発生する。 In a semiconductor integrated circuit such as an IPS, various electrical characteristic tests are performed in a wafer state before an assembly process, but there are characteristic items that can be measured only when an output stage element is commanded to turn on. When testing this characteristic item, the output stage elements are turned on, so it is necessary to pass a large current through the test system such as a tester and probe card. The number increases, leading to an increase in chip size and cost. On the other hand, if the test for this characteristic item is not performed, a characteristic defect caused by this characteristic item will be detected in the test in the assembly process, resulting in loss of assembly materials and assembly man-hours.

特許文献１には、半導体集積回路におけるテスト時にテストモードを設けることが開示されている。 Japanese Unexamined Patent Application Publication No. 2002-200001 discloses that a test mode is provided at the time of testing in a semiconductor integrated circuit.

特開２００２－１７５６９８号公報JP-A-2002-175698

上記問題に鑑み、本発明は、出力段素子のオン指令時にのみ測定可能な特性項目を、出力段素子に電流を流さずに測定することができる半導体集積回路を提供することを目的とする。 SUMMARY OF THE INVENTION In view of the above problems, it is an object of the present invention to provide a semiconductor integrated circuit capable of measuring a characteristic item that can be measured only when an output stage element is turned on, without applying a current to the output stage element.

本発明の一態様は、（ａ）電源と負荷との間に接続される出力段素子と、（ｂ）出力段素子のオン指令時に動作し、出力段素子の電気的特性を検出する特性検出回路と、（ｃ）電源から供給される電源電位を基準として、電源電位よりも低い内部電位を生成する内部電位生成回路と、（ｄ）生成された内部電位に応じて、電源電位を昇圧することにより出力段素子を駆動するゲート信号を出力するチャージポンプ回路と、（ｅ）電源に第１主端子領域が接続され、内部電位生成回路の出力端子とチャージポンプ回路の入力端子との間に第２主端子領域が接続された制御回路素子と、（ｆ）制御回路素子の制御電極に接続されたテストパッドとを備え、出力段素子のオン指令時に、テストパッドに電圧を印加して制御回路素子をオンすることによりチャージポンプ回路を強制的に停止させ、出力段素子をオフさせた状態で、特性検出回路が動作する閾値電圧を測定する半導体集積回路であることを要旨とする。 One aspect of the present invention includes (a) an output stage element connected between a power supply and a load, and (b) a characteristic detection that operates when an ON command is given to the output stage element and detects the electrical characteristics of the output stage element. (c) an internal potential generation circuit that generates an internal potential lower than the power supply potential with reference to the power supply potential supplied from the power supply; and (d) boosts the power supply potential according to the generated internal potential. and (e) the first main terminal region is connected to the power supply and is between the output terminal of the internal potential generating circuit and the input terminal of the charge pump circuit. (f) a control circuit element connected to the second main terminal region; and (f) a test pad connected to the control electrode of the control circuit element. The gist of the present invention is a semiconductor integrated circuit that forcibly stops a charge pump circuit by turning on a circuit element and measures a threshold voltage at which a characteristic detection circuit operates in a state where an output stage element is turned off.

本発明によれば、出力段素子のオン指令時にのみ測定可能な特性項目を、出力段素子に電流を流さずに測定することができる半導体集積回路を提供することができる。 According to the present invention, it is possible to provide a semiconductor integrated circuit that can measure a characteristic item that can be measured only when an output stage element is commanded to turn on, without applying a current to the output stage element.

本発明の実施形態に係る半導体集積回路の一例を示す回路図である。1 is a circuit diagram showing an example of a semiconductor integrated circuit according to an embodiment of the invention; FIG. 本発明の実施形態に係る動作回路の一例を示す回路図である。1 is a circuit diagram showing an example of an operating circuit according to an embodiment of the present invention; FIG. 本発明の実施形態に係るチャージポンプ回路の一例を示す回路図である。1 is a circuit diagram showing an example of a charge pump circuit according to an embodiment of the invention; FIG. 比較例に係る動作回路を示す回路図である。3 is a circuit diagram showing an operation circuit according to a comparative example; FIG. 本発明の実施形態に係る半導体集積回路の試験時の各種電圧波形を示すグラフである。4 is a graph showing various voltage waveforms during testing of the semiconductor integrated circuit according to the embodiment of the present invention;

以下において、図面を参照して本発明の実施形態を説明する。以下の説明で参照する図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。 Embodiments of the present invention are described below with reference to the drawings. In the description of the drawings referred to in the following description, the same or similar parts are denoted by the same or similar reference numerals. However, it should be noted that the drawings are schematic, and the relationship between thickness and planar dimension, the ratio of thickness of each layer, and the like are different from the actual ones. Therefore, specific thicknesses and dimensions should be determined with reference to the following description. In addition, it goes without saying that there are portions with different dimensional relationships and ratios between the drawings.

本発明の実施形態に係る半導体集積回路では、同一半導体チップに種々の半導体素子がモノリシック若しくはハイブリッドに集積化される。本発明の実施形態において、集積回路の要素として出力段素子又は制御回路素子等の半導体素子が含まれる。これらの出力段素子又は制御回路素子の「第１主端子領域」とは、出力段素子が電界効果トランジスタ（ＦＥＴ）や静電誘導トランジスタ（ＳＩＴ）の場合には、ソース又はドレインのいずれか一方となる、主電流が流入若しくは流出する半導体領域を意味する。出力段素子又は制御回路素子の「第１主端子領域」とは、出力段素子又は制御回路素子に主電流が流入若しくは流出する半導体領域を意味する。例えば、出力段素子が絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）の場合には、「第１主端子領域」はエミッタ又はコレクタのいずれか一方となる半導体領域に対応する。出力段素子が静電誘導サイリスタ（ＳＩサイリスタ）やゲートターンオフサイリスタ（ＧＴＯ）の場合には、「第１主端子領域」はアノード又はカソードのいずれか一方となる半導体領域を意味する。 In the semiconductor integrated circuit according to the embodiment of the present invention, various semiconductor elements are monolithically or hybridly integrated on the same semiconductor chip. In embodiments of the present invention, the elements of the integrated circuit include semiconductor devices such as output stage devices or control circuitry. The "first main terminal region" of these output stage elements or control circuit elements means either the source or the drain when the output stage element is a field effect transistor (FET) or a static induction transistor (SIT). means a semiconductor region into or out of which the main current flows. The "first main terminal region" of the output stage element or the control circuit element means a semiconductor region through which the main current flows into or out of the output stage element or the control circuit element. For example, when the output stage element is an insulated gate bipolar transistor (IGBT), the "first main terminal region" corresponds to a semiconductor region that serves as either an emitter or a collector. When the output stage element is a static induction thyristor (SI thyristor) or a gate turn-off thyristor (GTO), the "first main terminal region" means a semiconductor region that serves as either an anode or a cathode.

また、出力段素子又は制御回路素子の「第２主端子領域」とは、出力段素子がＦＥＴやＳＩＴであれば、上記第１主端子領域とはならないソース又はドレインのいずれか一方となる半導体領域を意味する。ＩＧＢＴにおいては、「第２主端子領域」は上記第１主端子領域とはならないエミッタ又はコレクタのいずれか一方となる領域を意味する。ＳＩサイリスタやＧＴＯにおいては、「第２主端子領域」は上記第１主端子領域とはならないアノード又はカソードのいずれか一方となる領域を意味する。 Further, the "second main terminal region" of the output stage element or the control circuit element is a semiconductor that serves as either the source or the drain that does not become the first main terminal area if the output stage element is an FET or SIT. means area. In an IGBT, the "second main terminal region" means either an emitter or collector region that does not serve as the first main terminal region. In the case of SI thyristors and GTOs, the "second main terminal region" means either an anode or a cathode region that does not become the first main terminal region.

このように、出力段素子又は制御回路素子の「第１主端子領域」がソースであれば、「第２主端子領域」はドレインを意味する。出力段素子又は制御回路素子の「第１主端子領域」がエミッタであれば、「第２主端子領域」はコレクタを意味する。出力段素子の「第１主端子領域」がアノードであれば、「第２主端子領域」はカソードを意味する。ＭＩＳＦＥＴ等で対称構造の出力段素子となる場合は、バイアス関係を交換すれば「第１主端子領域」の機能と「第２主端子領域」の機能を交換可能な場合もある。 Thus, if the "first main terminal region" of the output stage element or the control circuit element is the source, the "second main terminal region" means the drain. If the "first main terminal area" of the output stage element or the control circuit element is the emitter, then the "second main terminal area" means the collector. If the "first main terminal area" of the output stage element is the anode, then the "second main terminal area" means the cathode. In the case of an output stage element having a symmetrical structure such as a MISFET, it may be possible to exchange the function of the "first main terminal region" and the function of the "second main terminal region" by exchanging the bias relationship.

＜半導体集積回路＞
本発明の実施形態に係る半導体集積回路１として、図１に示すように、電源３０と負荷３２との間に出力段素子１０を配置したハイサイド型ＩＰＳを例示する。本発明の実施形態に係る半導体集積回路１は、出力段素子１０の他に、出力段素子１０の制御端子（ゲート）を駆動する動作回路１１と、動作回路１１の動作を制御する論理回路１２と、出力段素子１０の過電流を検出する過電流検出回路（特性検出回路）１３を備える。また、本発明の実施形態に係る半導体集積回路１は、電源端子２１、出力端子２２、入力端子２３、状態端子２４及び接地端子２５を配置している。なお、図示を省略するが、本発明の実施形態に係る半導体集積回路１は、過熱検出回路等の他の回路を更に備えていてもよい。 <Semiconductor integrated circuit>
As a semiconductor integrated circuit 1 according to an embodiment of the present invention, as shown in FIG. 1, a high-side IPS in which an output stage element 10 is arranged between a power supply 30 and a load 32 is exemplified. The semiconductor integrated circuit 1 according to the embodiment of the present invention includes an output stage element 10, an operation circuit 11 that drives a control terminal (gate) of the output stage element 10, and a logic circuit 12 that controls the operation of the operation circuit 11. and an overcurrent detection circuit (characteristic detection circuit) 13 for detecting overcurrent in the output stage element 10 . Also, the semiconductor integrated circuit 1 according to the embodiment of the present invention has a power supply terminal 21, an output terminal 22, an input terminal 23, a state terminal 24 and a ground terminal 25 arranged therein. Although illustration is omitted, the semiconductor integrated circuit 1 according to the embodiment of the present invention may further include other circuits such as an overheat detection circuit.

本発明の実施形態では、出力段素子１０としてｎチャネルＭＯＳＦＥＴを例示する。図示を省略するが、出力段素子１０には、還流ダイオード（ＦＷＤ）が逆並列に接続されていてもよい。出力段素子１０としては、ｐチャネルＭＯＳＦＥＴであってもよく、ＭＯＳＦＥＴ以外のＭＯＳＳＩＴ、ＭＩＳＦＥＴ、ＭＩＳＳＩＴ等のＭＩＳトランジスタ、ＳＩサイリスタ等のサイリスタ、或いはＩＧＢＴ等のパワー半導体素子であってもよい。 In the embodiment of the present invention, an n-channel MOSFET is exemplified as the output stage element 10 . Although not shown, a free wheel diode (FWD) may be connected in anti-parallel to the output stage element 10 . The output stage element 10 may be a p-channel MOSFET, or may be a MIS transistor such as a MOSSIT, MISFET, or MISSIT other than a MOSFET, a thyristor such as an SI thyristor, or a power semiconductor element such as an IGBT.

出力段素子１０の第１主端子領域（ドレイン）は電源端子２１に接続されている。電源端子２１には、外部の電源３０から電源電位Ｖｃｃ（例えば１３Ｖ程度）が供給される。出力段素子１０の第２主端子領域（ソース）は出力端子２２を介してモータ等の負荷３２の一端に接続されている。負荷３２の他端は接地されている。 A first main terminal region (drain) of the output stage element 10 is connected to the power supply terminal 21 . A power supply potential Vcc (for example, about 13 V) is supplied to the power supply terminal 21 from an external power supply 30 . A second main terminal region (source) of the output stage element 10 is connected via an output terminal 22 to one end of a load 32 such as a motor. The other end of load 32 is grounded.

出力段素子１０のゲートは動作回路１１の出力端子に接続されている。出力段素子１０は、動作回路１１からのゲート信号ＧＳにより制御される。出力段素子１０は、動作回路１１からのゲート信号ＧＳの電圧が所定の閾値（例えば１８Ｖ程度）以上の場合にオン状態となり、負荷３２を駆動する。一方、出力段素子１０は、動作回路１１からのゲート信号ＧＳの電圧が所定の閾値未満の場合にオフ状態となる。 A gate of the output stage element 10 is connected to an output terminal of the operating circuit 11 . The output stage element 10 is controlled by a gate signal GS from the operating circuit 11 . The output stage element 10 is turned on and drives the load 32 when the voltage of the gate signal GS from the operation circuit 11 is equal to or higher than a predetermined threshold value (for example, about 18 V). On the other hand, the output stage element 10 is turned off when the voltage of the gate signal GS from the operation circuit 11 is less than the predetermined threshold.

過電流検出回路１３は、出力段素子１０のソース及び出力端子２２に接続された入力端子と、論理回路１２の第１入力端子に接続された出力端子を有する。過電流検出回路１３は、出力段素子１０の出力電圧Ｖ_ＯＵＴから、出力段素子１０に流れる過電流を検出する。過電流検出回路１３は、例えば、出力電圧Ｖ_ＯＵＴが以下の式（１）を満たす場合に、出力段素子１０に過電流が流れていると判定する。

Ｖ_ＯＵＴ≦Ｖｃｃ－Ｖ_ＯＣ …（１）
The overcurrent detection circuit 13 has an input terminal connected to the source of the output stage element 10 and the output terminal 22 and an output terminal connected to the first input terminal of the logic circuit 12 . The overcurrent detection circuit 13 detects overcurrent flowing through the output stage element 10 from the output voltage V _OUT of the output stage element 10 . The overcurrent detection circuit 13 determines that an overcurrent is flowing through the output stage element 10, for example, when the output voltage V _OUT satisfies the following formula (1).

_VOUT≤Vcc - _VOC (1)

式（１）において、Ｖ_ＯＣは過電流を検出する閾値を定義する過電流閾値電圧である。過電流閾値電圧Ｖ_ＯＣは例えば０．３Ｖ程度であり、出力段素子１０の種類等に応じて適宜設定可能である。本発明の実施形態に係る半導体集積回路において、組立前のウェハ状態で過電流閾値電圧Ｖ_ＯＣを確認する試験が実施される（過電流閾値電圧Ｖ_ＯＣの試験については後述する）。 In equation (1), _VOC is the overcurrent threshold voltage that defines the threshold for overcurrent detection. The overcurrent threshold voltage _VOC is, for example, approximately 0.3 V, and can be appropriately set according to the type of the output stage element 10 and the like. In the semiconductor integrated circuit according to the embodiment of the present invention, a test for confirming the overcurrent threshold voltage _VOC is performed in a wafer state before assembly (the test for the overcurrent threshold voltage _VOC will be described later).

出力段素子１０に流れる電流Ｉ_ＯＵＴは、以下の式（２）で表すことができる。

Ｉ_ＯＵＴ＝（Ｖｃｃ－Ｖ_ＯＵＴ）／Ｒｏｎ …（２）
A current _IOUT flowing through the output stage element 10 can be expressed by the following equation (2).

_{IOUT=(Vcc-VOUT} ₎ /Ron (2)

式（２）において、Ｒｏｎは出力段素子１０のオン抵抗である。Ｒｏｎは例えば１２０ｍΩ程度であり、出力段素子１０の種類等に応じて適宜設定可能である。出力電圧Ｖ_ＯＵＴが式（１）を満たす場合に流れる電流Ｉ_ＯＵＴ（例えば４．５Ａ程度）が過電流と判定される。 In equation (2), Ron is the ON resistance of the output stage element 10 . Ron is, for example, about 120 mΩ, and can be appropriately set according to the type of the output stage element 10 and the like. A current I _OUT (for example, about 4.5 A) that flows when the output voltage V _OUT satisfies the formula (1) is determined as an overcurrent.

過電流検出回路１３は、出力段素子１０の出力電圧Ｖ_ＯＵＴが式（１）を満たす場合に動作し、出力段素子１０に過電流が流れたことを示す過電流検出信号ＤＳを出力する。過電流検出回路１３は、出力電圧Ｖ_ＯＵＴが式（１）を満たさない場合には動作せず、過電流検出信号ＤＳを出力しない。 The overcurrent detection circuit 13 operates when the output voltage V _OUT of the output stage element 10 satisfies the expression (1), and outputs an overcurrent detection signal DS indicating that an overcurrent has flowed through the output stage element 10 . The overcurrent detection circuit 13 does not operate and does not output the overcurrent detection signal DS when the output voltage _VOUT does not satisfy the expression (1).

過電流検出回路１３は、他の回路との動作が混在しないように、制御回路３１から入力端子２３を介して入力される入力信号ＩＮが、出力段素子１０のオン指令であるハイ（Ｈ）レベルの場合にのみ動作するように設計されている。例えば、論理回路１２が、制御回路３１からの入力信号ＩＮに応じて過電流検出回路１３の動作を制御してもよい。或いは、過電流検出回路１３を入力端子２３に接続し、過電流検出回路１３が制御回路３１からの入力信号ＩＮとしてＨレベルを受け付けた場合にのみ動作するようにしてもよい。 In the overcurrent detection circuit 13, the input signal IN input from the control circuit 31 via the input terminal 23 is high (H), which is an ON command for the output stage element 10, so as not to interfere with the operation of other circuits. Designed to work only for levels. For example, the logic circuit 12 may control the operation of the overcurrent detection circuit 13 according to the input signal IN from the control circuit 31 . Alternatively, the overcurrent detection circuit 13 may be connected to the input terminal 23 and operated only when the overcurrent detection circuit 13 receives the H level as the input signal IN from the control circuit 31 .

論理回路１２は、過電流検出回路１３の出力端子に接続された第１入力端子と、入力端子２３に接続された第２入力端子と、動作回路１１の第１入力端子に接続された第１出力端子と、状態端子２４に接続された第２出力端子を有する。 The logic circuit 12 has a first input terminal connected to the output terminal of the overcurrent detection circuit 13 , a second input terminal connected to the input terminal 23 , and a first input terminal connected to the first input terminal of the operating circuit 11 . It has an output terminal and a second output terminal connected to the status terminal 24 .

入力端子２３は制御回路３１に接続され、制御回路３１から出力段素子１０のオン・オフ動作を制御するための指令である入力信号ＩＮが供給される。出力段素子１０をオンさせるためのオン指令時には、入力信号ＩＮがハイ（Ｈ）レベルとなる。一方、出力段素子１０をオフさせるためのオフ指令時には、入力信号ＩＮがロー（Ｌ）レベルとなる。状態端子２４は制御回路３１に接続される。状態端子２４は、図示を省略するが、例えば外部の１０ｋΩ程度の抵抗を介して５Ｖの電源に接続される。 The input terminal 23 is connected to a control circuit 31 from which an input signal IN, which is a command for controlling the ON/OFF operation of the output stage element 10, is supplied. At the time of an ON command for turning on the output stage element 10, the input signal IN becomes high (H) level. On the other hand, at the time of the off command for turning off the output stage element 10, the input signal IN becomes low (L) level. State terminal 24 is connected to control circuit 31 . Although not shown, the state terminal 24 is connected to a 5V power supply via an external resistor of about 10 kΩ, for example.

論理回路１２は、制御回路３１から入力端子２３を介して入力された入力信号ＩＮに応じて、動作回路１１の動作を制御する制御信号ＣＳを動作回路１１へ出力する。論理回路１２は、入力信号ＩＮがＨレベルの場合に、動作回路１１を動作させる制御信号ＣＳを動作回路１１へ出力する。論理回路１２は、入力信号ＩＮがＬレベルの場合に、動作回路１１を停止させる制御信号ＣＳを動作回路１１へ出力する。 The logic circuit 12 outputs a control signal CS for controlling the operation of the operation circuit 11 to the operation circuit 11 according to the input signal IN input from the control circuit 31 through the input terminal 23 . The logic circuit 12 outputs a control signal CS for operating the operation circuit 11 to the operation circuit 11 when the input signal IN is at H level. The logic circuit 12 outputs a control signal CS for stopping the operation circuit 11 to the operation circuit 11 when the input signal IN is at L level.

更に、論理回路１２は、出力段素子１０の状態を示す状態信号ＳＴを、状態端子２４を介して制御回路３１へ出力する。過電流検出回路１３から過電流検出信号ＤＳが出力されていない場合、論理回路１２は、出力段素子１０が通常状態であることを示す状態信号ＳＴとしてＨレベルを、状態端子２４を介して制御回路３１へ出力する。 Furthermore, the logic circuit 12 outputs a state signal ST indicating the state of the output stage element 10 to the control circuit 31 via the state terminal 24 . When the overcurrent detection signal DS is not output from the overcurrent detection circuit 13, the logic circuit 12 controls the H level as the state signal ST indicating that the output stage element 10 is in the normal state via the state terminal 24. Output to circuit 31 .

一方、過電流検出回路１３から過電流検出信号ＤＳが出力された場合、論理回路１２は、出力段素子１０が異常状態であることを示す状態信号ＳＴとしてＬレベルを、状態端子２４を介して制御回路３１へ出力する。制御回路３１は、状態信号ＳＴとしてＬレベルを受け付けた場合、出力段素子１０が異常状態であると判断し、入力信号ＩＮをＨレベルからＬレベルに切り替えて出力する。論理回路１２は、入力信号ＩＮとしてＬレベルを受けて、動作回路１１を停止させる制御信号ＣＳを動作回路１１へ出力する。これにより、動作回路１１を停止させ、出力段素子１０をオフ状態となるため、出力段素子１０の破壊を防止することができる。 On the other hand, when the overcurrent detection signal DS is output from the overcurrent detection circuit 13, the logic circuit 12 outputs the L level as the state signal ST indicating that the output stage element 10 is in an abnormal state via the state terminal 24. Output to the control circuit 31 . When the control circuit 31 receives an L level as the state signal ST, it determines that the output stage element 10 is in an abnormal state, switches the input signal IN from H level to L level, and outputs it. The logic circuit 12 receives an L level input signal IN and outputs a control signal CS to the operation circuit 11 to stop the operation circuit 11 . As a result, the operation circuit 11 is stopped and the output stage element 10 is turned off, so that the output stage element 10 can be prevented from being destroyed.

動作回路１１は、論理回路１２に接続された第１入力端子と、電源端子２１に接続された第２入力端子と、出力段素子１０のゲートに接続された出力端子とを有する。動作回路１１は、論理回路１２からの制御信号ＣＳに応じて動作する。動作回路１１は、論理回路１２から動作回路１１を動作させるための制御信号ＣＳを受け付けた場合には、電源電位Ｖｃｃを基準として、電源電位Ｖｃｃよりも高電位のゲート信号ＧＳを出力段素子１０のゲートへ出力し、出力段素子１０をオンさせる。一方、動作回路１１は、論理回路１２から動作回路１１を停止させるための制御信号ＣＳを受け付けた場合には動作を停止して、ゲート信号ＧＳを出力せず、出力段素子１０をオフさせる。 The operating circuit 11 has a first input terminal connected to the logic circuit 12 , a second input terminal connected to the power supply terminal 21 , and an output terminal connected to the gate of the output stage element 10 . The operating circuit 11 operates according to the control signal CS from the logic circuit 12 . When the operating circuit 11 receives the control signal CS for operating the operating circuit 11 from the logic circuit 12, the power supply potential Vcc is used as a reference, and the gate signal GS having a higher potential than the power supply potential Vcc is applied to the output stage element 10. to the gate of to turn on the output stage element 10 . On the other hand, when receiving the control signal CS for stopping the operation circuit 11 from the logic circuit 12, the operation circuit 11 stops the operation, does not output the gate signal GS, and turns off the output stage element 10. FIG.

動作回路１１は、図２に示すように、内部電位生成回路４１と、チャージポンプ回路４２とを備える。内部電位生成回路４１は、論理回路１２に接続された第１入力端子と、電源端子２１に接続された第２入力端子と、チャージポンプ回路４２の第１入力端子に接続された出力端子を有する。内部電位生成回路４１は、論理回路１２から動作回路１１を動作させるための制御信号ＣＳを受け付けた場合には、電源電位Ｖｃｃを基準として、電源電位Ｖｃｃよりも所定の電圧だけ低い内部電位Ｖ_ＧＮＤを生成する。例えば、電源電位Ｖｃｃが１３Ｖ程度であり、内部電位Ｖ_ＧＮＤが８Ｖ程度である。内部電位生成回路４１は、論理回路１２から動作回路１１を停止させるための制御信号ＣＳを受け付けた場合には、内部電位Ｖ_ＧＮＤを生成せず、例えば電源電位Ｖｃｃを出力する。 The operation circuit 11 includes an internal potential generation circuit 41 and a charge pump circuit 42, as shown in FIG. The internal potential generation circuit 41 has a first input terminal connected to the logic circuit 12, a second input terminal connected to the power supply terminal 21, and an output terminal connected to the first input terminal of the charge pump circuit 42. . When internal potential generation circuit 41 receives control signal CS for operating operation circuit 11 from logic circuit 12, internal potential generation circuit 41 generates an internal potential V _GND that is lower than power supply potential Vcc by a predetermined voltage with reference to power supply potential Vcc. to generate For example, the power supply potential Vcc is about 13V and the internal potential _VGND is about 8V. When the internal potential generation circuit 41 receives the control signal CS for stopping the operation circuit 11 from the logic circuit 12, it does not generate the internal potential _VGND and outputs, for example, the power supply potential Vcc.

チャージポンプ回路４２は、内部電位生成回路４１の出力端子に接続された第１入力端子と、電源端子２１及び内部電位生成回路４１の第２入力端子に接続された第２入力端子と、出力段素子１０のゲートに接続された出力端子とを有する。チャージポンプ回路４２は、内部電位生成回路４１から出力された内部電位Ｖ_ＧＮＤを受け付けた場合に、電源電位Ｖｃｃを出力段素子１０のターンオンに要する電圧まで昇圧することにより、ゲート信号ＧＳを生成する。 The charge pump circuit 42 has a first input terminal connected to the output terminal of the internal potential generation circuit 41, a second input terminal connected to the power supply terminal 21 and the second input terminal of the internal potential generation circuit 41, and an output stage. and an output terminal connected to the gate of element 10 . Charge pump circuit 42 generates gate signal GS by boosting power supply potential Vcc to a voltage required to turn on output stage element 10 when internal potential _VGND output from internal potential generating circuit 41 is received. .

チャージポンプ回路４２は、例えば図３に示すように、発振回路６１、インバータ６２及び昇圧回路６３を有する。発振回路６１の第１入力端子には図２に示した電源端子２１が接続され、発振回路６１の第２入力端子には図２に示した内部電位生成回路４１の出力端子が接続されている。発振回路６１の出力端子にはインバータ６２の入力端子が接続されている。発振回路６１は、内部電位生成回路４１から内部電位Ｖ_ＧＮＤが入力された場合に、矩形波である発振信号を出力する。インバータ６２は、発振回路６１からの発振信号を論理反転して出力する。 The charge pump circuit 42 has an oscillation circuit 61, an inverter 62, and a booster circuit 63, as shown in FIG. 3, for example. A first input terminal of the oscillation circuit 61 is connected to the power supply terminal 21 shown in FIG. 2, and a second input terminal of the oscillation circuit 61 is connected to an output terminal of the internal potential generation circuit 41 shown in FIG. . An input terminal of an inverter 62 is connected to an output terminal of the oscillation circuit 61 . The oscillation circuit 61 outputs an oscillation signal that is a rectangular wave when the internal potential _VGND is input from the internal potential generation circuit 41 . The inverter 62 logically inverts the oscillation signal from the oscillation circuit 61 and outputs the result.

昇圧回路６３は、例えば３段で構成されており、１段目としてインバータ６４、コンデンサ６５、２つのダイオード６６，６７を有し、２段目としてインバータ６８、コンデンサ６９、２つのダイオード７０，７１とを有し、３段目としてインバータ７２と、コンデンサ７３、２つのダイオード７４，７５を有する。 The booster circuit 63 is composed of, for example, three stages. The first stage includes an inverter 64, a capacitor 65, and two diodes 66 and 67. The second stage includes an inverter 68, a capacitor 69, and two diodes 70 and 71. , and has an inverter 72, a capacitor 73, and two diodes 74 and 75 as the third stage.

１段目のインバータ６４の入力端子はインバータ６２の出力端子に接続され、インバータ６４の出力端子はコンデンサ６５の一端に接続されている。コンデンサ６５の他端は、ダイオード６６のカソード及びダイオード６７のアノードに接続されている。ダイオード６６のアノードは、図２に示した電源端子２１に接続されている。 The input terminal of the first-stage inverter 64 is connected to the output terminal of the inverter 62 , and the output terminal of the inverter 64 is connected to one end of the capacitor 65 . The other end of capacitor 65 is connected to the cathode of diode 66 and the anode of diode 67 . The anode of diode 66 is connected to power supply terminal 21 shown in FIG.

２段目のインバータ６８の入力端子は発振回路６１の出力端子に接続され、インバータ６８の出力端子はコンデンサ６９の一端に接続されている。コンデンサ６９の他端は、ダイオード７０のカソード、ダイオード７１のアノード及び１段目のダイオード６７のカソードに接続されている。ダイオード７０のアノードは、図２に示した電源端子２１に接続されている。 The input terminal of the second stage inverter 68 is connected to the output terminal of the oscillation circuit 61 , and the output terminal of the inverter 68 is connected to one end of the capacitor 69 . The other end of the capacitor 69 is connected to the cathode of the diode 70, the anode of the diode 71 and the cathode of the diode 67 in the first stage. The anode of diode 70 is connected to power supply terminal 21 shown in FIG.

３段目のインバータ７２の入力端子はインバータ６２の出力端子に接続され、インバータ７２の出力端子はコンデンサ７３の一端に接続されている。コンデンサ７３の他端は、ダイオード７４のカソード及びダイオード７５のアノードに接続されている。ダイオード７４のアノードは、図２に示した電源端子２１に接続されている。ダイオード７５のカソードは、図２に示した出力段素子１０のゲートに接続されている。 The input terminal of the third-stage inverter 72 is connected to the output terminal of the inverter 62 , and the output terminal of the inverter 72 is connected to one end of the capacitor 73 . The other end of capacitor 73 is connected to the cathode of diode 74 and the anode of diode 75 . The anode of diode 74 is connected to power supply terminal 21 shown in FIG. The cathode of diode 75 is connected to the gate of output stage element 10 shown in FIG.

図３に示したチャージポンプ回路４２の動作の一例を説明する。例えば、発振回路６１からの発振信号がＬレベルの場合、インバータ６２がＨレベルを出力し、昇圧回路６３の１段目のインバータ６４がＬレベルを出力する。これにより、コンデンサ６５の一端が内部電位Ｖ_ＧＮＤに接続され、コンデンサ６５はダイオード６６を介して電源電圧Ｖｃｃが充電される。この結果、コンデンサ６５の端子電圧は、Ｖｃｃ－Ｖｆとなる。ここで、Ｖｆはダイオード６６，６７，７１の順方向電圧である。 An example of the operation of the charge pump circuit 42 shown in FIG. 3 will be described. For example, when the oscillation signal from the oscillation circuit 61 is at L level, the inverter 62 outputs H level, and the first-stage inverter 64 of the booster circuit 63 outputs L level. As a result, one end of the capacitor 65 is connected to the internal potential _VGND , and the capacitor 65 is charged via the diode 66 with the power supply voltage Vcc. As a result, the terminal voltage of the capacitor 65 becomes Vcc-Vf. where Vf is the forward voltage of the diodes 66, 67, 71;

次に、発振回路６１からの発振信号がＨレベルになると、インバータ６２がＬレベルを出力し、昇圧回路６３の１段目のインバータ６４がＨレベルを出力する。これにより、コンデンサ６５の一端には電源電圧Ｖｃｃが印加される。この結果、コンデンサ６５の他端の電圧は２（Ｖｃｃ－Ｖ_ＧＮＤ）－Ｖｆ＋Ｖ_ＧＮＤとなる。このとき、昇圧回路６３の２段目のインバータ６８がＬレベルを出力する。これにより、コンデンサ６９の一端が内部電位Ｖ_ＧＮＤに接続され、コンデンサ６９の他端には１段目のダイオード６７を介して２（Ｖｃｃ－Ｖ_ＧＮＤ）－Ｖｆの電圧が印加される。この結果、コンデンサ６９の端子電圧は、２（Ｖｃｃ－Ｖ_ＧＮＤ）－２Ｖｆ＋Ｖ_ＧＮＤとなる。 Next, when the oscillation signal from the oscillation circuit 61 becomes H level, the inverter 62 outputs L level, and the first-stage inverter 64 of the booster circuit 63 outputs H level. As a result, the power supply voltage Vcc is applied to one end of the capacitor 65 . As a result, the voltage at the other end of capacitor 65 becomes 2(Vcc-V _GND )-Vf+V _GND . At this time, the second-stage inverter 68 of the booster circuit 63 outputs an L level. As a result, one end of the capacitor 69 is connected to the internal potential V _GND , and the voltage of 2(Vcc-V _GND )-Vf is applied to the other end of the capacitor 69 through the first-stage diode 67 . As a result, the terminal voltage of the capacitor 69 becomes 2(Vcc-V _GND )-2Vf+V _GND .

次に、発振回路６１からの発振信号がＬレベルになると、２段目のインバータ６８がＨレベルを出力する。これにより、コンデンサ６９の一端には電源電圧Ｖｃｃが印加される。この結果、コンデンサ６９の他端の電圧は、２（Ｖｃｃ－Ｖ_ＧＮＤ）－２Ｖｆ＋Ｖ_ＧＮＤの電圧にＶｃｃが重畳されて３（Ｖｃｃ－Ｖ_ＧＮＤ）－２Ｖｆ＋Ｖ_ＧＮＤとなる。このとき、昇圧回路６３の３段目のインバータ７２がＬレベルを出力する。これにより、コンデンサ７３の一端が内部電位Ｖ_ＧＮＤに接続され、コンデンサ７３の他端には、２段目のダイオード７１を介して３（Ｖｃｃ－Ｖ_ＧＮＤ）－２Ｖｆ＋Ｖ_ＧＮＤの電圧が印加される。この結果、コンデンサ７３の端子電圧は、３（Ｖｃｃ－Ｖ_ＧＮＤ）－３Ｖｆ＋Ｖ_ＧＮＤとなる。この３（Ｖｃｃ－Ｖ_ＧＮＤ）－３Ｖｆ＋Ｖ_ＧＮＤに昇圧された電圧は、ダイオード７５を介して、ゲート信号ＧＳとして出力される。なお、図３に示したチャージポンプ回路４２の構成は一例であり、これに特に限定されない。 Next, when the oscillation signal from the oscillation circuit 61 becomes L level, the second stage inverter 68 outputs H level. As a result, the power supply voltage Vcc is applied to one end of the capacitor 69 . As a result, the voltage at the other end of the capacitor 69 becomes 3(Vcc-V _GND )-2Vf+V _GND by superimposing Vcc on the voltage of 2(Vcc-V _GND )-2Vf+V _GND . At this time, the third-stage inverter 72 of the booster circuit 63 outputs an L level. As a result, one end of the capacitor 73 is connected to the internal potential V _GND , and a voltage of 3(Vcc−V _GND )−2Vf+V _GND is applied to the other end of the capacitor 73 through the second stage diode 71 . As a result, the terminal voltage of the capacitor 73 becomes 3(Vcc-V _GND )-3Vf+V _GND . The voltage boosted to 3(Vcc-V _GND )-3Vf+V _GND is output via diode 75 as gate signal GS. Note that the configuration of the charge pump circuit 42 shown in FIG. 3 is an example, and the configuration is not particularly limited to this.

図２に示した動作回路１１の説明に戻る。動作回路１１は更に、制御回路素子４３、テストパッド（ゲートパッド）４４及び抵抗４５を有する。制御回路素子４３、テストパッド４４及び抵抗４５は、内部電位生成回路４１及びチャージポンプ回路４２と同一のチップに集積化されている。制御回路素子４３、テストパッド４４及び抵抗４５のチップ内の配置位置は特に限定されない。 Returning to the description of the operation circuit 11 shown in FIG. The operating circuit 11 further comprises control circuit elements 43 , test pads (gate pads) 44 and resistors 45 . The control circuit element 43 , test pad 44 and resistor 45 are integrated on the same chip as the internal potential generating circuit 41 and charge pump circuit 42 . Arrangement positions in the chip of the control circuit element 43, the test pad 44 and the resistor 45 are not particularly limited.

図２では、制御回路素子４３がＭＯＳＦＥＴである場合を例示するが、ＭＯＳＦＥＴ以外のＭＩＳトランジスタやＩＧＢＴ等の他のスイッチング素子であってもよい。制御回路素子４３の第１主端子領域（ソース）は、内部電位生成回路４１の出力端子及びチャージポンプ回路４２の第１入力端子に接続されている。制御回路素子４３の第２主端子領域（ドレイン）は、電源端子２１、内部電位生成回路４１の第２入力端子、及びチャージポンプ回路４２の第２入力端子に接続されている。制御回路素子４３の制御端子（ゲート）にはテストパッド４４が接続されている。 Although FIG. 2 illustrates the case where the control circuit element 43 is a MOSFET, other switching elements such as an MIS transistor and an IGBT may be used instead of the MOSFET. A first main terminal region (source) of the control circuit element 43 is connected to the output terminal of the internal potential generation circuit 41 and the first input terminal of the charge pump circuit 42 . A second main terminal region (drain) of the control circuit element 43 is connected to the power supply terminal 21 , the second input terminal of the internal potential generation circuit 41 , and the second input terminal of the charge pump circuit 42 . A test pad 44 is connected to a control terminal (gate) of the control circuit element 43 .

テストパッド４４は、プローブカードの針を当てられるように例えば１００μｍ角程度のサイズを有する。図１に示した過電流検出回路１３の過電流閾値電圧Ｖ_ＯＣの試験の際には、テストパッド４４に所定の電圧（例えば１８Ｖ程度）を印加することにより制御回路素子４３をオンさせる。ＩＰＳの通常動作時には、テストパッド４４には電圧は印加されず、制御回路素子４３は非導通となる。 The test pad 44 has a size of, for example, about 100 μm square so that the needle of the probe card can be applied to it. When testing the overcurrent threshold voltage _VOC of the overcurrent detection circuit 13 shown in FIG. During normal operation of the IPS, no voltage is applied to test pad 44 and control circuitry 43 is non-conducting.

テストパッド４４及び制御回路素子４３のゲートと、内部電位生成回路４１の出力端子及びチャージポンプ回路４２の第１入力端子との間には、抵抗４５が接続されている。抵抗４５は、テストパッド４４に電圧を印加した際のサージを吸収する機能を有する。 A resistor 45 is connected between the test pad 44 and the gates of the control circuit element 43 and the output terminal of the internal potential generation circuit 41 and the first input terminal of the charge pump circuit 42 . The resistor 45 has a function of absorbing a surge when voltage is applied to the test pad 44 .

＜比較例＞
ここで、比較例として、図２に示した動作回路１１の代わりに、図４に示した動作回路１１ｘを用いた場合を説明する。図４に示すように、比較例に係る動作回路１１ｘは、内部電位生成回路４１及びチャージポンプ回路４２を有する点は図２に示した動作回路１１と同様であるが、制御回路素子４３、テストパッド４４及び抵抗４５を有しない点が図２に示した動作回路１１と異なる。 <Comparative example>
Here, as a comparative example, a case where the operation circuit 11x shown in FIG. 4 is used instead of the operation circuit 11 shown in FIG. 2 will be described. As shown in FIG. 4, the operating circuit 11x according to the comparative example is similar to the operating circuit 11 shown in FIG. It differs from the operating circuit 11 shown in FIG. 2 in that it does not have the pad 44 and the resistor 45 .

比較例に係る動作回路１１ｘを用いた場合において、図１に示した過電流検出回路１３の過電流閾値電圧Ｖ_ＯＣを測定する際には、過電流検出回路１３が動作可能な状態とするように、入力信号ＩＮをＨレベルとする必要がある。このため、論理回路１２は入力信号ＩＮとしてＨレベルを受けて、動作回路１１を動作させるための制御信号ＣＳを出力する。動作回路１１は、論理回路１２からの制御信号ＣＳを受けて動作し、出力段素子１０をオンさせる。出力段素子１０をオン状態として、出力端子２２に負荷３２に替えて接続した可変電圧電源により可変電圧を出力電圧Ｖ_ＯＵＴとして印加する。出力電圧Ｖ_ＯＵＴを電源電圧Ｖｃｃから徐々に下げつつ、出力電圧Ｖ_ＯＵＴを電圧計により測定する。 When the operation circuit 11x according to the comparative example is used, when measuring the overcurrent threshold voltage _VOC of the overcurrent detection circuit 13 shown in FIG. First, it is necessary to set the input signal IN to H level. Therefore, the logic circuit 12 receives the H level as the input signal IN and outputs the control signal CS for operating the operating circuit 11 . The operation circuit 11 receives the control signal CS from the logic circuit 12 and operates to turn on the output stage element 10 . The output stage element 10 is turned on, and a variable voltage power supply connected to the output terminal 22 in place of the load 32 applies a variable voltage as the output voltage _VOUT . While the output voltage _VOUT is gradually lowered from the power supply voltage Vcc, the output voltage _VOUT is measured with a voltmeter.

出力電圧Ｖ_ＯＵＴが下がり、式（１）の関係を満たすと過電流検出回路１３が動作し、過電流検出信号ＤＳを出力する。論理回路１２は、過電流検出回路１３からの過電流検出信号ＤＳを受けて、状態信号ＳＴをＨレベルからＬレベルへ切り替えて出力する。状態信号ＳＴがＬレベルへ変化したときの出力電圧Ｖ_ＯＵＴを電圧計により測定し、電源電圧Ｖｃｃから測定された出力電圧Ｖ_ＯＵＴを減算することにより、過電流閾値電圧Ｖ_ＯＣを算出することができる。 When the output voltage V _OUT drops and the relationship of expression (1) is satisfied, the overcurrent detection circuit 13 operates to output the overcurrent detection signal DS. The logic circuit 12 receives the overcurrent detection signal DS from the overcurrent detection circuit 13, switches the state signal ST from H level to L level, and outputs it. The overcurrent threshold voltage _VOC can be calculated by measuring the output voltage _VOUT with a voltmeter when the state signal ST changes to the L level and subtracting the measured output voltage _VOUT from the power supply voltage Vcc. can.

比較例に係る動作回路１１ｘを用いた過電流閾値電圧Ｖ_ＯＣの測定の際には、上述したように出力段素子１０がオン状態のため、出力段素子１０には式（２）で示した電流Ｉ_ＯＵＴが流れる。出力段素子１０がオン状態で出力電圧Ｖ_ＯＵＴを変動させるには、出力段素子１０に数Ａの電流Ｉ_ＯＵＴを流す必要がある。したがって、プローブカードの針本数が増大し、プローブエリア増大によりチップサイズが増大する。一方、ウェハ状態で試験を実施しない場合、組立時の試験において過電流閾値電圧Ｖ_ＯＣの不良に起因した不良が発生し、組立材料及び組立工数のロスが発生する。 When the overcurrent threshold voltage _VOC is measured using the operation circuit 11x according to the comparative example, the output stage element 10 is in the ON state as described above. A current I _OUT flows. In order to vary the output voltage V _OUT while the output stage element 10 is on, a current I _OUT of several amperes must flow through the output stage element 10 . Therefore, the number of needles on the probe card increases, and the chip size increases due to the increased probe area. On the other hand, if the test is not performed in the wafer state, defects due to defects in the overcurrent threshold voltage _VOC occur in the test during assembly, resulting in loss of assembly materials and assembly man-hours.

＜半導体集積回路の動作＞
これに対して、図２に示した動作回路１１を用いた本発明の実施形態に係る半導体集積回路１における、ウェハ状態での過電流検出回路１３の過電流閾値電圧Ｖ_ＯＵＴの試験方法の一例を説明する。 <Operation of Semiconductor Integrated Circuit>
On the other hand, in the semiconductor _integrated circuit 1 according to the embodiment of the present invention using the operation circuit 11 shown in FIG. explain.

図１に示した制御回路３１から入力信号ＩＮとして、出力段素子１０のオン指令であるＨレベルが入力端子２３を介して入力される。論理回路１２は、入力信号ＩＮとしてＨレベルを受けて、動作回路１１を動作させるための制御信号ＣＳを出力する。図２に示した動作回路１１の内部電位生成回路４１は、論理回路１２からの制御信号ＣＳを受けて動作し、電源電位Ｖｃｃよりも低い内部電位Ｖ_ＧＮＤを生成し、生成した内部電位Ｖ_ＧＮＤをチャージポンプ回路４２へ出力する。チャージポンプ回路４２は、内部電位Ｖ_ＧＮＤを受けて動作し、電源電位Ｖｃｃを基準として、出力段素子１０のゲート信号ＧＳの電位を昇圧することにより、出力段素子１０をオン状態となる。 An H level, which is an ON command for the output stage element 10, is input via the input terminal 23 from the control circuit 31 shown in FIG. The logic circuit 12 receives an H level input signal IN and outputs a control signal CS for operating the operating circuit 11 . Internal potential generation circuit 41 of operation circuit 11 shown in FIG. 2 operates in response to control signal CS from logic circuit 12 to generate internal potential V _GND lower than power supply potential Vcc, and generated internal potential V _GND . is output to the charge pump circuit 42 . The charge pump circuit 42 receives the internal potential _VGND and operates to boost the potential of the gate signal GS of the output stage element 10 with the power supply potential Vcc as a reference, thereby turning on the output stage element 10 .

この際、図２に示したテストパッド４４にプローブカードの針を当てて所定の電圧（例えば１８Ｖ程度）が印加され、制御回路素子４３をオン状態とする。これにより、電源端子２１、内部電位生成回路４１の第２入力端子、及びチャージポンプ回路４２の第２入力端子に供給されている電源電圧Ｖｃｃと、内部電位生成回路４１の出力端子及びチャージポンプ回路４２の第１入力端子に供給されている内部電位Ｖ_ＧＮＤを短絡し、電源電圧Ｖｃｃと内部電位Ｖ_ＧＮＤ間の電圧を無くす。これにより、チャージポンプ回路４２を強制的に停止させ、無効化することができる。この結果、図１に示した制御回路３１から入力信号ＩＮが入力されている場合でも、出力段素子１０をオフさせることができる。 At this time, the needle of the probe card is applied to the test pad 44 shown in FIG. 2 and a predetermined voltage (for example, about 18 V) is applied to turn on the control circuit element 43 . As a result, the power supply voltage Vcc supplied to the power supply terminal 21, the second input terminal of the internal potential generation circuit 41, and the second input terminal of the charge pump circuit 42, the output terminal of the internal potential generation circuit 41, and the charge pump circuit The internal potential V _GND supplied to the first input terminal of 42 is short-circuited to eliminate the voltage between the power supply voltage Vcc and the internal potential V _GND . As a result, the charge pump circuit 42 can be forcibly stopped and disabled. As a result, even when the input signal IN is input from the control circuit 31 shown in FIG. 1, the output stage element 10 can be turned off.

出力段素子１０をオフ状態として、出力端子２２に負荷３２に替えて接続した可変電圧電源により可変電圧を出力電圧Ｖ_ＯＵＴとして印加する。出力電圧Ｖ_ＯＵＴを電源電圧Ｖｃｃから徐々に下げながら、出力電圧Ｖ_ＯＵＴを電圧計で計測する。この際、出力段素子１０がオフ状態のため、出力段素子１０には電流Ｉ_ＯＵＴが流れない。但し、制御回路３１から入力信号ＩＮが入力されているため、過電流検出回路１３は動作可能な状態となっている。 With the output stage element 10 turned off, a variable voltage power supply connected to the output terminal 22 in place of the load 32 applies a variable voltage as the output voltage _VOUT . The output voltage _VOUT is measured with a voltmeter while the output voltage _VOUT is gradually lowered from the power supply voltage Vcc. At this time, since the output stage element 10 is in the OFF state, the current I _OUT does not flow through the output stage element 10 . However, since the input signal IN is input from the control circuit 31, the overcurrent detection circuit 13 is in an operable state.

出力電圧Ｖ_ＯＵＴの印加開始から出力電圧Ｖ_ＯＵＴが式（１）を満たすまでの間は、過電流検出回路１３は動作せず、過電流検出信号ＤＳを出力しない。論理回路１２は、過電流検出回路１３から過電流検出信号ＤＳが出力されないため、状態信号ＳＴとしてＬレベルを状態端子２４を介して制御回路３１へ出力する。 From the start of application of the output voltage V _OUT until the output voltage V _OUT satisfies equation (1), the overcurrent detection circuit 13 does not operate and does not output the overcurrent detection signal DS. Since the overcurrent detection signal DS is not output from the overcurrent detection circuit 13 , the logic circuit 12 outputs an L level as the state signal ST to the control circuit 31 via the state terminal 24 .

その後、出力電圧Ｖ_ＯＵＴが下がり、式（１）を満たす関係となった場合、過電流検出回路１３が動作し、過電流検出信号ＤＳを出力する。論理回路１２は、過電流検出回路１３から過電流検出信号ＤＳを受けて、状態信号ＳＴをＨレベルからＬレベルに切り替えて、状態端子２４を介して制御回路３１へ出力する。状態信号ＳＴがＬレベルとなったタイミングにおける出力電圧Ｖ_ＯＵＴを電圧計により測定し、電源電位Ｖｃｃから測定された出力電圧Ｖ_ＯＵＴを減算することにより、過電流閾値電圧Ｖ_ＯＣを算出することができる。 After that, when the output voltage V _OUT drops and the relationship satisfies the expression (1), the overcurrent detection circuit 13 operates to output the overcurrent detection signal DS. The logic circuit 12 receives the overcurrent detection signal DS from the overcurrent detection circuit 13 , switches the state signal ST from H level to L level, and outputs it to the control circuit 31 via the state terminal 24 . The overcurrent threshold voltage _VOC can be calculated by measuring the output voltage _VOUT with a voltmeter at the timing when the state signal ST becomes L level and subtracting the measured output voltage _VOUT from the power supply potential Vcc. can.

以上説明したように、本発明の実施形態に係る半導体集積回路１によれば、ウェハ状態での過電流閾値電圧Ｖ_ＯＣの試験の際に、制御回路３１からの入力信号ＩＮがＨレベルでも、即ち、制御回路３１から出力段素子１０のオン指令が出ている状態でも、出力段素子１０をオンさせず、出力段素子１０に電流Ｉ_ＯＵＴを流さずに過電流閾値電圧Ｖ_ＯＣを測定することができる。したがって、出力段素子１０がオン状態で過電流閾値電圧Ｖ_ＯＣを測定する場合と比較して、プローブカードの針本数を低減することができ、プローブエリア増大によるチップサイズ増大を抑制することができる。また、ウェハ状態での特性保証が可能となるので、組立不良の発生を抑制することができる。 As described above, according to the semiconductor integrated circuit 1 according to the embodiment of the present invention, when the overcurrent threshold voltage _VOC is tested in a wafer state, even if the input signal IN from the control circuit 31 is at H level, That is, the overcurrent threshold voltage _VOC is measured without turning on the output stage element 10 and without flowing the current I _OUT to the output stage element 10 even in a state where the control circuit 31 issues an ON command for the output stage element 10 . be able to. Therefore, compared to the case where the overcurrent threshold voltage _VOC is measured with the output stage element 10 in the ON state, the number of needles on the probe card can be reduced, and an increase in chip size due to an increase in the probe area can be suppressed. . In addition, since it is possible to guarantee the characteristics in the wafer state, it is possible to suppress the occurrence of defective assembly.

＜実施例＞
本発明の実施形態に係る半導体集積回路１において、過電流検出回路１３の過電流閾値電圧Ｖ_ＯＣを測定した。図１に示した電源電位Ｖｃｃを１３Ｖ、入力信号ＩＮの電圧Ｖ_ＩＮのＨレベルを５Ｖ、状態信号ＳＴの電圧Ｖ_ＳＴのＨレベルを５Ｖとした。図２に示したテストパッド４４に電圧を印加して制御回路素子４３をオンし、内部電位Ｖ_ＧＮＤと電源電位Ｖｃｃを短絡させた。この状態で、出力端子２２に接続した電流容量数十ｍＡのパルスジェネレータにより、出力電圧Ｖ_ＯＵＴを１３Ｖから１２Ｖまで下げた後、１３Ｖまで戻すようにスイープしたときの波形を図５に示す。 <Example>
The overcurrent threshold voltage _VOC of the overcurrent detection circuit 13 was measured in the semiconductor integrated circuit 1 according to the embodiment of the present invention. The power supply potential Vcc shown in FIG. 1 is 13V, the H level of the voltage VIN of the input signal _IN is 5V, and the H level of the voltage VST of the state signal _ST is 5V. A voltage was applied to the test pad 44 shown in FIG. 2 to turn on the control circuit element 43 to short-circuit the internal potential _VGND and the power supply potential Vcc. FIG. 5 shows the waveform when the output voltage _VOUT is swept from 13V to 12V and then back to 13V by a pulse generator with a current capacity of several tens of mA connected to the output terminal 22 in this state.

図５に示すように、状態信号ＳＴの電圧Ｖ_ＳＴが時刻ｔ１においてＨレベルからＬレベルに変化し、時刻ｔ２でＬレベルからＨレベルに変化している。時刻ｔ１における出力電圧Ｖ_ＯＵＴは１２．７Ｖであり、電源電圧Ｖｃｃの１３Ｖから１２．７Ｖを減算することにより、過電流閾値電圧Ｖ_ＯＣが０．３Ｖであることが確認された。図５に示す波形には現れていないが、出力電圧Ｖ_ＯＵＴのスイープには電流容量数十ｍＡのパルスジェネレータを用いており、出力段素子１０に電流Ｉ_ＯＵＴが流れていないことも確認された。したがって、出力段素子１０に電流Ｉ_ＯＵＴを流さずに、過電流閾値電圧Ｖ_ＯＣを測定することができた。 As shown in FIG. 5, the voltage VST of the state signal _ST changes from H level to L level at time t1, and changes from L level to H level at time t2. The output voltage _VOUT at time t1 was 12.7V, and it was confirmed that the overcurrent threshold voltage _VOC was 0.3V by subtracting 12.7V from the power supply voltage Vcc of 13V. Although not shown in the waveform shown in FIG. 5, a pulse generator with a current capacity of several tens of mA was used for sweeping the output voltage _VOUT , and it was also confirmed that the current _IOUT did not flow through the output stage element 10. . Therefore, the overcurrent threshold voltage V _OC could be measured without flowing the current I _OUT to the output stage element 10 .

（その他の実施形態）
上記のように、本発明は実施形態によって記載したが、この開示の一部をなす論述及び図面は本発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施形態、実施例及び運用技術が明らかとなろう。 (Other embodiments)
As noted above, although the present invention has been described by way of embodiments, the discussion and drawings forming part of this disclosure should not be understood as limiting the invention. Various alternative embodiments, implementations and operational techniques will become apparent to those skilled in the art from this disclosure.

例えば、本発明の実施形態では、半導体集積回路１の電気的特性として、出力段素子１０の過電流を検出する過電流検出回路１３の過電流閾値電圧Ｖ_ＯＣを測定する場合を例示したが、過電流閾値電圧Ｖ_ＯＣを測定する場合に限定されない。出力段素子１０のオン指令時、即ち制御回路３１からの入力信号ＩＮがＨレベルの場合にのみ動作する電気的特性の試験の際に、出力段素子１０に電流を流さずに測定可能とする状況であれば、本発明の実施形態に係る半導体集積回路は適用可能である。 For example, in the embodiment of the present invention, as an electrical characteristic of the semiconductor integrated circuit 1, the case of measuring the overcurrent threshold voltage _VOC of the overcurrent detection circuit 13 that detects overcurrent in the output stage element 10 is illustrated. It is not limited to measuring the overcurrent threshold voltage _VOC . When an output stage element 10 is instructed to turn on, i.e., when an input signal IN from a control circuit 31 is at H level, an electrical characteristic test is performed, and measurement is possible without current flowing through the output stage element 10. The semiconductor integrated circuit according to the embodiment of the present invention is applicable under certain circumstances.

１…半導体集積回路
１０…出力段素子
１１…動作回路
１２…論理回路
１３…過電流検出回路
２１…電源端子
２２…出力端子
２３…入力端子
２４…状態端子
２５…接地端子
３０…電源
３１…制御回路
３２…負荷
４１…内部電位生成回路
４２…チャージポンプ回路
４３…制御回路素子
４４…テストパッド
４５…抵抗
６１…発振回路
６２，６４，６８，７２…インバータ
６３…昇圧回路
６５，６９，７３…コンデンサ
６６，６７，７０，７１，７４，７５…ダイオード REFERENCE SIGNS LIST 1 semiconductor integrated circuit 10 output stage element 11 operation circuit 12 logic circuit 13 overcurrent detection circuit 21 power supply terminal 22 output terminal 23 input terminal 24 status terminal 25 ground terminal 30 power supply 31 control Circuit 32 Load 41 Internal potential generating circuit 42 Charge pump circuit 43 Control circuit element 44 Test pad 45 Resistor 61 Oscillation circuit 62, 64, 68, 72 Inverter 63 Booster circuit 65, 69, 73 Capacitors 66, 67, 70, 71, 74, 75... Diodes

Claims

an output stage element connected between the power supply and the load;
a characteristic detection circuit that operates when an ON command is given to the output stage element and detects an electrical characteristic of the output stage element;
an internal potential generation circuit for generating an internal potential lower than the power supply potential with reference to the power supply potential supplied from the power supply;
a charge pump circuit that outputs a gate signal for driving the output stage element by boosting the power supply potential according to the generated internal potential;
a control circuit element having a first main terminal region connected to the power supply and having a second main terminal region connected between an output terminal of the internal potential generation circuit and an input terminal of the charge pump circuit;
a test pad connected to the control electrode of the control circuit element;
with
When the output stage element is instructed to turn on, the charge pump circuit is forcibly stopped by applying a voltage to the test pad to turn on the control circuit element, and with the output stage element turned off, the A semiconductor integrated circuit characterized by measuring a threshold voltage at which a characteristic detection circuit operates.

2. The semiconductor integrated circuit according to claim 1, further comprising a resistor connected between said control electrode of said control circuit element and said output terminal of said internal potential generation circuit.

3. The semiconductor integrated circuit according to claim 1, further comprising a logic circuit that operates said internal potential generation circuit when an ON command is given to said output stage element.

4. The semiconductor according to claim 1, wherein said characteristic detection circuit is an overcurrent detection circuit for detecting overcurrent of said output stage element from the output voltage of said output stage element. integrated circuit.