JP7091296B2 - Pachinko machine - Google Patents
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Description
本発明は、遊技動作に起因する抽選処理を行い、その抽選結果に対応する画像演出を実行する遊技機に関し、特に、迫力ある画像演出を安定して実行できる遊技機に関する。 The present invention relates to a gaming machine that performs a lottery process due to a gaming operation and executes an image effect corresponding to the lottery result, and more particularly to a gaming machine that can stably execute a powerful image effect.
パチンコ機などの弾球遊技機は、遊技盤に設けた図柄始動口と、複数の表示図柄による一連の図柄変動態様を表示する図柄表示部と、開閉板が開閉される大入賞口などを備えて構成されている。そして、図柄始動口に設けられた検出スイッチが遊技球の通過を検出すると入賞状態となり、遊技球が賞球として払出された後、図柄表示部では表示図柄が所定時間変動される。その後、７・７・７などの所定の態様で図柄が停止すると大当り状態となり、大入賞口が繰返し開放されて、遊技者に有利な遊技状態を発生させている。 A ball game machine such as a pachinko machine is equipped with a symbol start port provided on the game board, a symbol display unit that displays a series of symbol variation modes by a plurality of display symbols, and a large winning opening for opening and closing the opening / closing plate. It is composed of. Then, when the detection switch provided at the symbol start port detects the passage of the game ball, the winning state is set, and after the game ball is paid out as the prize ball, the displayed symbol is changed for a predetermined time on the symbol display unit. After that, when the symbol is stopped in a predetermined mode such as 7, 7, 7, a big hit state is reached, and the big winning opening is repeatedly opened to generate a game state advantageous to the player.
このような遊技状態を発生させるか否かは、図柄始動口に遊技球が入賞したことを条件に実行される大当り抽選で決定されており、上記の図柄変動動作は、この抽選結果を踏まえたものとなっている。例えば、抽選結果が当選状態である場合には、リーチアクションなどと称される演出動作を２０秒前後実行し、その後、特別図柄を整列させている。一方、ハズレ状態の場合にも、同様のリーチアクションが実行されることがあり、この場合には、遊技者は、大当り状態になることを強く念じつつ演出動作の推移を注視することになる。そして、図柄変動動作の終了時に、停止ラインに所定図柄が揃えば、大当り状態であることが遊技者に保証されたことになる。 Whether or not to generate such a game state is determined by a big hit lottery executed on the condition that the game ball wins at the symbol start opening, and the above symbol variation operation is based on this lottery result. It has become a thing. For example, when the lottery result is in the winning state, an effect operation called a reach action or the like is executed for about 20 seconds, and then special symbols are arranged. On the other hand, the same reach action may be executed even in the case of a lost state, and in this case, the player pays close attention to the transition of the staging operation while strongly paying attention to the big hit state. Then, if the predetermined symbols are aligned on the stop line at the end of the symbol variation operation, the player is guaranteed to be in the big hit state.
この種の遊技機では、各種の演出を複雑化かつ豊富化したいところ、特に、画像演出については、その要請が高い。そこで、出願人は、各種の提案をしているが（引用文献１～引用文献４）、画像演出の更なる高度化や、画像演出制御を中心とした各種の演出制御動作の更なる改善が望まれるところである。
In this type of gaming machine, there is a high demand for complicated and abundant various effects, especially for image effects. Therefore, although the applicant has made various proposals (
本発明は、上記の課題に鑑みてなされたものであり、画像演出制御を中心とした各種の演出制御動作が更に改善された遊技機を提供することを目的とする。 The present invention has been made in view of the above problems, and an object of the present invention is to provide a gaming machine in which various effect control operations centered on image effect control are further improved.
上記の目的を達成するため、本発明は、ＶＤＰレジスタを有するＶＤＰ（Video Display Processor ）と、前記ＶＤＰレジスタに必要な設定値を設定すると共に、ディスプレイリストを発行して前記ＶＤＰを制御するＣＰＵと、を有して、各種の演出動作が実行される遊技機であって、前記ＶＤＰがアクセス可能なＶＤＰメモリ空間には、所定ビット位置以下の下位ビットが０となる基点アドレスに基づいて、圧縮データを展開する展開空間として使用可能な複数の領域が確保可能に構成される一方、前記ＣＰＵがアクセス可能なＣＰＵメモリ空間には、前記ＣＰＵを含むＣＰＵ回路の外部に位置して、データバス幅を各々規定可能な複数の外部メモリで構成されたアドレス空間が含まれ、前記ＣＰＵのリセット後、前記ＣＰＵメモリ空間のうち特定のアドレス空間を除いた一群のアドレス空間が、前記ＣＰＵ回路にとって、前記外部メモリの何れに対応するかを、前記ＣＰＵの処理に基づいて各々特定する第１手段（ＳＰ５）と、前記外部メモリを前記ＣＰＵがアクセスする場合のREADデータ又はWRITE データに対応する、チップセレクト信号の動作タイミングと、Read制御信号及び／又はWrite 制御信号の動作タイミングとを、前記一群のアドレス空間毎に、前記ＣＰＵの処理に基づいて特定する第２手段（ＳＰ６）と、を有して構成されている。なお、実施例では、ＶＤＰ（Video Display Processor ）の動作は、ＶＤＰ回路５２を構成する各種の内部回路（７２～７７など）によって実現される。
In order to achieve the above object, the present invention includes a VDP (Video Display Processor) having a VDP register, a CPU that sets necessary setting values in the VDP register, and issues a display list to control the VDP. A gaming machine that has While a plurality of areas that can be used as an expansion space for expanding data can be secured, the CPU memory space accessible to the CPU is located outside the CPU circuit including the CPU and has a data bus width. An address space composed of a plurality of external memories, each of which can be specified, is included, and after the CPU is reset, a group of address spaces excluding a specific address space from the CPU memory space is described for the CPU circuit. Chip select corresponding to the first means (SP5) for specifying which of the external memories is supported based on the processing of the CPU, and the READ data or WRITE data when the CPU accesses the external memory. It has a second means (SP6) for specifying the operation timing of the signal and the operation timing of the Read control signal and / or the Write control signal for each of the group of address spaces based on the processing of the CPU. It is configured. In the embodiment, the operation of the VDP (Video Display Processor) is realized by various internal circuits (72 to 77, etc.) constituting the
上記した本発明によれば、演出制御動作に使用されるメモリ空間を任意に選択でき、且つ、適切にアクセスできるので画像制御動作が改善される。 According to the above-described invention, the memory space used for the staging control operation can be arbitrarily selected and can be appropriately accessed, so that the image control operation is improved.
以下、実施例に基づいて本発明を詳細に説明する。図１は、本実施例のパチンコ機ＧＭを示す斜視図である。このパチンコ機ＧＭは、島構造体に着脱可能に装着される矩形枠状の木製外枠１と、外枠１に固着されたヒンジ２を介して開閉可能に枢着される前枠３とで構成されている。この前枠３には、遊技盤５が、裏側からではなく、表側から着脱自在に装着され、その前側には、ガラス扉６と前面板７とが夫々開閉自在に枢着されている。
Hereinafter, the present invention will be described in detail based on examples. FIG. 1 is a perspective view showing the pachinko machine GM of this embodiment. This pachinko machine GM consists of a rectangular frame-shaped wooden
ガラス扉６の外周には、ＬＥＤランプなどによる電飾ランプが、略Ｃ字状に配置されている。一方、ガラス扉６の上部左右位置と下側には、全３個のスピーカが配置されている。上部に配置された２個のスピーカは、各々、左右チャンネルＲ，Ｌの音声を出力し、下側のスピーカは低音を出力するよう構成されている。
Illuminations lamps such as LED lamps are arranged in a substantially C shape on the outer periphery of the
前面板７には、発射用の遊技球を貯留する上皿８が装着され、前枠３の下部には、上皿８から溢れ出し又は抜き取った遊技球を貯留する下皿９と、発射ハンドル１０とが設けられている。発射ハンドル１０は発射モータと連動しており、発射ハンドル１０の回動角度に応じて動作する打撃槌によって遊技球が発射される。
An
上皿８の外周面には、チャンスボタン１１が設けられている。このチャンスボタン１１は、遊技者の左手で操作できる位置に設けられており、遊技者は、発射ハンドル１０から右手を離すことなくチャンスボタン１１を操作できる。このチャンスボタン１１は、通常時には機能していないが、ゲーム状態がボタンチャンス状態となると内蔵ランプが点灯されて操作可能となる。なお、ボタンチャンス状態は、必要に応じて設けられるゲーム状態である。
A
また、チャンスボタン１１の下方には、ロータリースイッチ型の音量スイッチＶＬＳＷが配置されており、遊技者が音量スイッチＶＬＳＷを操作することで、無音レベル（＝０）から最高レベル（＝７）まで、スピーカ音量を８段階に調整できるようになっている。なお、スピーカの音量は、係員だけが操作可能な設定スイッチ（不図示）によって初期設定されており、遊技者が音量スイッチＶＬＳＷを操作しない限り、初期設定音量が維持される。また、異常事態が発生したことを報知する異常報知音は、係員による初期設定音量や、遊技者の設定音量に拘らず最高音量で放音される。
Further, a rotary switch type volume switch VLSW is arranged below the
上皿８の右部には、カード式球貸し機に対する球貸し操作用の操作パネル１２が設けられ、カード残額を３桁の数字で表示する度数表示部と、所定金額分の遊技球の球貸しを指示する球貸しスイッチと、ゲーム終了時にカードの返却を指令する返却スイッチとが設けられている。
On the right side of the
図２に示すように、遊技盤５の表面には、金属製の外レールと内レールとからなるガイドレール１３が環状に設けられ、その略中央には、中央開口ＨＯが設けられている。そして、中央開口ＨＯの下方には、不図示の可動演出体が隠蔽状態で収納されており、可動予告演出時には、その可動演出体が上昇して露出状態となることで、所定の信頼度の予告演出を実現している。ここで、予告演出とは、遊技者に有利な大当り状態が招来することを不確定に報知する演出であり、予告演出の信頼度とは、大当り状態が招来する確率を意味している。
As shown in FIG. 2, on the surface of the
中央開口ＨＯには、大型（例えば、横１２８０×縦１０２４ピクセル）の液晶カラーディスプレイ（ＬＣＤ）で構成されたメイン表示装置ＤＳ１が配置され、メイン表示装置ＤＳ１の右側には、小型（例えば、横４８０×縦８００ピクセル）の液晶カラーディスプレイで構成された可動式のサブ表示装置ＤＳ２が配置されている。メイン表示装置ＤＳ１は、大当り状態に係わる特定図柄を変動表示すると共に背景画像や各種のキャラクタなどをアニメーション的に表示する装置である。この表示装置ＤＳ１は、中央部に特別図柄表示部Ｄａ～Ｄｃと右上部に普通図柄表示部１９とを有している。そして、特別図柄表示部Ｄａ～Ｄｃでは、大当り状態の招来を期待させるリーチ演出が実行されることがあり、特別図柄表示部Ｄａ～Ｄｃ及びその周りでは、適宜な予告演出などが実行される。
A main display device DS1 composed of a large (for example, 1280 horizontal × 1024 vertical pixels) liquid crystal color display (LCD) is arranged in the central opening HO, and a small size (for example, horizontal) is arranged on the right side of the main display device DS1. A movable sub-display device DS2 composed of a liquid crystal color display (480 × 800 pixels in height) is arranged. The main display device DS1 is a device that displays a specific symbol related to a jackpot state in a variable manner and displays a background image, various characters, and the like in an animation manner. The display device DS1 has a special symbol display unit Da to Dc in the central portion and a normal
サブ表示装置ＤＳ２は、通常時には、その表示画面が遊技者に見やすい角度に傾斜した静止状態で画像情報を表示している。但し、所定の予告演出時には、遊技者に見やすい角度に傾斜角度を変えながら、図示の左側に移動する共に、所定の予告画像を表示するようになっている。 Normally, the sub-display device DS2 displays image information in a stationary state in which the display screen is tilted at an angle that is easy for the player to see. However, at the time of the predetermined advance notice effect, the predetermined advance notice image is displayed while moving to the left side of the figure while changing the inclination angle to an angle that is easy for the player to see.
すなわち、実施例のサブ表示装置ＤＳ２は、単なる表示装置ではなく、予告演出を実行する可動演出体としても機能している。ここで、サブ表示装置ＤＳ２による予告演出は、その信頼度が高く設定されており、遊技者は、大きな期待感をもってサブ表示装置ＤＳ２の移動動作に注目することになる。 That is, the sub-display device DS2 of the embodiment is not only a display device but also functions as a movable staging body that executes a warning staging. Here, the notice effect by the sub-display device DS2 is set with high reliability, and the player pays attention to the moving operation of the sub-display device DS2 with great expectation.
ところで、遊技球が落下移動する遊技領域には、第１図柄始動口１５ａ、第２図柄始動口１５ｂ、第１大入賞口１６ａ、第２大入賞口１６ｂ、普通入賞口１７、及び、ゲート１８が配設されている。これらの入賞口１５～１８は、それぞれ内部に検出スイッチを有しており、遊技球の通過を検出できるようになっている。
By the way, in the game area where the game ball falls and moves, the first symbol start opening 15a, the second symbol start opening 15b, the first big winning
第１図柄始動口１５ａの上部には、導入口ＩＮから進入した遊技球がシーソー状又はルーレット状に移動した後に、第１図柄始動口１５に入賞可能に構成された演出ステージ１４が配置されている。そして、第１図柄始動口１５に遊技球が入賞すると、特別図柄表示部Ｄａ～Ｄｃの変動動作が開始されるよう構成されている。
At the upper part of the first
第２図柄始動口１５ｂは、左右一対の開閉爪を備えた電動式チューリップで開閉されるように構成され、普通図柄表示部１９の変動後の停止図柄が当り図柄を表示した場合には、所定時間だけ、若しくは、所定個数の遊技球を検出するまで、開閉爪が開放されるようになっている。
The second
なお、普通図柄表示部１９は、普通図柄を表示するものであり、ゲート１８を通過した遊技球が検出されると、普通図柄が所定時間だけ変動し、遊技球のゲート１８の通過時点において抽出された抽選用乱数値により決定される停止図柄を表示して停止する。
The normal
第１大入賞口１６ａは、前後方向に進退するスライド盤を有して構成され、第２大入賞口１６ｂは、下端が軸支されて前方に開放する開閉板を有して構成されている。第１大入賞口１６ａや第２大入賞口１６ｂの動作は、特に限定されないが、この実施例では、第１大入賞口１６ａは、第１図柄始動口１５ａに対応し、第２大入賞口１６ｂは、第１図柄始動口１５ｂに対応するよう構成されている。
The first big winning
すなわち、第１図柄始動口１５ａに遊技球が入賞すると、特別図柄表示部Ｄａ～Ｄｃの変動動作が開始され、その後、所定の大当り図柄が特別図柄表示部Ｄａ～Ｄｃに整列すると、第１大当りたる特別遊技が開始され、第１大入賞口１６ａのスライド盤が、前方に開放されて遊技球の入賞が容易化される。
That is, when the game ball wins in the first symbol start opening 15a, the variable operation of the special symbol display units Da to Dc is started, and then when the predetermined jackpot symbols are aligned with the special symbol display portions Da to Dc, the first jackpot The barrel special game is started, and the slide board of the first large winning
一方、第２図柄始動口１５ｂへの遊技球の入賞によって開始された変動動作の結果、所定の大当り図柄が特別図柄表示部Ｄａ～Ｄｃに整列すると、第２大当りたる特別遊技が開始され、第２大入賞口１６ｂの開閉板が開放されて遊技球の入賞が容易化される。特別遊技（大当り状態）の遊技価値は、整列する大当り図柄などに対応して種々相違するが、何れの遊技価値が付与されるかは、遊技球の入賞タイミングに応じた抽選結果に基づいて予め決定される。
On the other hand, as a result of the variable operation started by winning the game ball to the second symbol start opening 15b, when the predetermined jackpot symbols are aligned with the special symbol display units Da to Dc, the second jackpot special game is started and the second jackpot is started. The opening / closing plate of the two major winning
典型的な大当り状態では、大入賞口１６の開閉板が開放された後、所定時間が経過し、又は所定数（例えば１０個）の遊技球が入賞すると開閉板が閉じる。このような動作は、最大で例えば１５回まで継続され、遊技者に有利な状態に制御される。なお、特別図柄表示部Ｄａ～Ｄｃの変動後の停止図柄が特別図柄のうちの特定図柄であった場合には、特別遊技の終了後のゲームが高確率状態（確変状態）となるという特典が付与される。
In a typical big hit state, the opening / closing plate closes when a predetermined time elapses after the opening / closing plate of the large winning
図３は、上記した各動作を実現するパチンコ機ＧＭの全体回路構成を示すブロック図であり、図４（ａ）はその一部を詳細に図示したものである。 FIG. 3 is a block diagram showing the overall circuit configuration of the pachinko machine GM that realizes each of the above-mentioned operations, and FIG. 4A is a detailed diagram of a part thereof.
図３に示す通り、このパチンコ機ＧＭは、ＡＣ２４Ｖを受けて各種の直流電圧や、電源異常信号ＡＢＮ１、ＡＢＮ２を出力する電源基板２０と、遊技制御動作を中心統括的に担う主制御基板２１と、音声演出用の回路素子ＳＮＤを搭載した演出インタフェイス基板２２と、主制御基板２１から受けた制御コマンドＣＭＤに基づいてランプ演出、音声演出、及び画像演出を統一的に実行する演出制御基板２３と、演出制御基板２３と表示装置ＤＳ１，ＤＳ２の間に位置する液晶インタフェイス基板２４と、主制御基板２１から受けた制御コマンドＣＭＤ’に基づいて払出モータＭを制御して遊技球を払い出す払出制御基板２５と、遊技者の操作に応答して遊技球を発射させる発射制御基板２６と、を中心に構成されている。
As shown in FIG. 3, this pachinko machine GM has a
本実施例の場合、演出インタフェイス基板２２と、演出制御基板２３と、液晶インタフェイス基板２４とは、配線ケーブルを経由することなく、雄型コネクタと雌型コネクタとを直結されている。そのため、各電子回路の回路構成を複雑高度化しても基板全体の収納空間を最小化できると共に、接続ラインを最短化することで耐ノイズ性を高めることができる。
In the case of this embodiment, the staging
図示の通り、主制御基板２１が出力する制御コマンドＣＭＤ’は、主基板中継基板３３を経由して、払出制御基板２５に伝送される。一方、主制御基板２１が出力する制御コマンドＣＭＤは、演出インタフェイス基板２２を経由して演出制御基板２３に伝送される。制御コマンドＣＭＤ，ＣＭＤ’は、何れも１６ｂｉｔ長であるが、８ｂｉｔ長毎に２回に分けてパラレル送信される。
As shown in the figure, the control command CMD'output by the
主制御基板２１と払出制御基板２５には、ワンチップマイコンを含むコンピュータ回路が搭載されている。また、演出制御基板２３には、ＶＤＰ回路（Video Display Processor ）５２や内蔵ＣＰＵ回路５１などのコンピュータ回路が内蔵された複合チップ５０が搭載されている。そこで、これらの制御基板２１、２５、２３と、演出インタフェイス基板２２や液晶インタフェイス基板２４に搭載された回路、及びその回路によって実現される動作を機能的に総称して、本明細書では、主制御部２１、演出制御部２３、及び払出制御部２５と言うことがある。なお、主制御部２１に対して、演出制御部２３と、払出制御部２５がサブ制御部となる。
A computer circuit including a one-chip microcomputer is mounted on the
また、このパチンコ機ＧＭは、図３の破線で囲む枠側部材ＧＭ１と、遊技盤５の背面に固定された盤側部材ＧＭ２とに大別されている。枠側部材ＧＭ１には、ガラス扉６や前面板７が枢着された前枠３と、その外側の木製外枠１とが含まれており、機種の変更に拘わらず、長期間にわたって遊技ホールに固定的に設置される。一方、盤側部材ＧＭ２は、機種変更に対応して交換され、新たな盤側部材ＧＭ２が、元の盤側部材の代わりに枠側部材ＧＭ１に取り付けられる。なお、枠側部材１を除く全てが、盤側部材ＧＭ２である。
Further, the pachinko machine GM is roughly classified into a frame-side member GM1 surrounded by a broken line in FIG. 3 and a board-side member GM2 fixed to the back surface of the
図３の破線枠に示す通り、枠側部材ＧＭ１には、電源基板２０と、払出制御基板２５と、発射制御基板２６と、枠中継基板３６とが含まれており、これらの回路基板が、前枠３の適所に各々固定されている。一方、遊技盤５の背面には、主制御基板２１、演出制御基板２３が、表示装置ＤＳ１，ＤＳ２やその他の回路基板と共に固定されている。そして、枠側部材ＧＭ１と盤側部材ＧＭ２とは、一箇所に集中配置された接続コネクタＣ１～Ｃ４によって電気的に接続されている。
As shown in the broken line frame of FIG. 3, the frame-
電源基板２０は、接続コネクタＣ２を通して、主基板中継基板３３に接続され、接続コネクタＣ３を通して、電源中継基板３４に接続されている。そして、電源基板２０には、交流電源の投入と遮断とを監視する電源監視部ＭＮＴが設けられている。電源監視部ＭＮＴは、交流電源の遮断を検知すると、電源異常信号ＡＢＮ１，ＡＢＮ２を、直ちにＬレベルに遷移させる。なお、電源異常信号ＡＢＮ１，ＡＢＮ２は、電源投入後に速やかにＨレベルとなる。
The
主基板中継基板３３は、電源基板２０から出力される電源異常信号ＡＢＮ１、バックアップ電源ＢＡＫ、及びＤＣ５Ｖ，ＤＣ１２Ｖ，ＤＣ３５Ｖを、そのまま主制御部２１に出力している。また、電源中継基板３４は、電源基板２０から受けた交流及び直流の電源電圧ＤＣ５Ｖ，ＤＣ１２Ｖ，ＤＣ３５Ｖを、そのまま演出インタフェイス基板２２に出力している。
The main
図示の通り、演出インタフェイス基板２２には、音声プロセッサ２７などの音声回路ＳＮＤが搭載され、演出制御基板２３には、ＶＤＰ回路５２や内蔵ＣＰＵ回路５１などのコンピュータ回路が内蔵された複合チップ５０が搭載されている。以下、内蔵ＣＰＵ回路をＣＰＵ回路と略称することがある。
As shown in the figure, the
演出インタフェイス基板２２には、電源投入時に、電源電圧の上昇を検知して各種のリセット信号ＲＴ３，ＲＴ４を生成するリセット回路ＲＳＴ３，ＲＳＴ４が搭載されている。先ず、リセット回路ＲＳＴ３は、電源基板２０から配電された直流電圧１２Ｖと５Ｖに基づいて、リセット信号ＲＴ３を生成している。そして、リセット信号ＲＴ３は、音声メモリ２８だけを電源リセットして、そのまま演出制御基板２３に伝送される。
The
演出制御基板２３に伝送されたリセット信号ＲＴ３は、図４（ａ）に示す通り、ＡＮＤゲートＧ１において、ＷＤＴ（Watch Dog Timer ）回路５８の出力とＡＮＤ演算され、システムリセット信号ＳＹＳとして、ＣＰＵ回路５１やＶＤＰ回路５２を電源リセットしている（図４（ａ）及び図４（ｄ）参照）。
As shown in FIG. 4A, the reset signal RT3 transmitted to the
リセット回路ＲＳＴ３が生成するリセット信号ＲＴ３は、電源投入後、電源リセット信号として所定時間Ｌレベルを維持した後、Ｈレベルに上昇する。しかし、その後、直流電圧１２Ｖ又は直流電圧５Ｖの何れか一以上が降下した場合（通常は電源遮断時）には、リセット信号ＲＴ３のレベル降下に対応して、システムリセット信号ＳＹＳもＬレベルに降下するので、演出制御基板２３のＣＰＵ回路５１とＶＤＰ回路５２は動作停止状態となる。
The reset signal RT3 generated by the reset circuit RST3 rises to the H level after maintaining the L level as the power reset signal for a predetermined time after the power is turned on. However, after that, when any one or more of the
このシステムリセット信号ＳＹＳは、ＷＤＴ回路５８の出力（正常時にはＨレベル）に基づいても変化するので、リセット信号ＲＴ３＝Ｈの状態で、プログラム暴走時などに起因して、ＷＤＴ回路５８の出力がＬレベルに降下することに対応して、システムリセット信号ＳＹＳもＬレベルに変化して、ＣＰＵ回路５１やＶＤＰ回路５２を異常リセットする（図４（ｄ）参照）。
Since this system reset signal SYS also changes based on the output of the WDT circuit 58 (H level at normal times), the output of the
一方、リセット回路ＲＳＴ４は、電源基板２０から配電された５Ｖを降下して生成された３．３Ｖに基づいて、リセット信号ＲＴ４を生成している。このリセット信号ＲＴ４は、電源投入時の電源リセット信号として、音声プロセッサ２７を電源リセットしている。
On the other hand, the reset circuit RST4 generates a reset signal RT4 based on 3.3V generated by dropping 5V distributed from the
図示の通り、リセット回路ＲＳＴ４には、演出制御基板２３から返送されたシステムリセット信号ＳＹＳも供給されているので、ＣＰＵ回路５１やＶＤＰ回路５２の異常リセット時には、これらの回路の異常リセットに同期して、音声プロセッサ２７も異常リセットされる。この結果、音声演出は、画像演出やランプ演出と共に初期状態に戻ることになり、不自然な音声演出が継続するおそれがない。
As shown in the figure, the reset circuit RST4 is also supplied with the system reset signal SYS returned from the
次に、枠側部材ＧＭ１たる払出制御基板２５は、中継基板を介することなく、電源基板２０に直結されて、主制御部２１が受けると同様の電源異常信号ＡＢＮ２や、バックアップ電源ＢＡＫを、その他の電源電圧と共に受けている。また、主制御部２１と払出制御部２５には、各々、リセット回路ＲＳＴ１，ＲＳＴ２が搭載されており、電源投入時に電源リセット信号が生成され、各コンピュータ回路が電源リセットされるよう構成されている。
Next, the
このように、本実施例では、主制御部２１と、払出制御部２５と、演出インタフェイス基板２２に、各々、リセット回路ＲＳＴ１～ＲＳＴ４を配置しており、システムリセット信号ＳＹＳが回路基板間で伝送されることがない。すなわち、システムリセット信号ＳＹＳを伝送する配線ケーブルが存在しないので、配線ケーブルに重畳するノイズによって、コンピュータ回路が異常リセットされるおそれが解消される。
As described above, in this embodiment, the reset circuits RST1 to RST4 are arranged on the
但し、主制御部２１や払出制御部２５に設けられたリセット回路ＲＳＴ１，ＲＳＴ２は、各々ウォッチドッグタイマを内蔵しており、各制御部２１，２５のＣＰＵから、定時的なクリアパルスを受けない場合には、各ＣＰＵは強制的にリセットされる。
However, the reset circuits RST1 and RST2 provided in the
また、主制御部２１には、係員が操作可能な初期化スイッチＳＷが配置されており、電源投入時、初期化スイッチＳＷがＯＮ操作されたか否かを示すＲＡＭクリア信号ＣＬＲが出力されるよう構成されている。このＲＡＭクリア信号ＣＬＲは、主制御部２１と払出制御部２５のワンチップマイコンに伝送され、各制御部２１，２５のワンチップマイコンの内蔵ＲＡＭの全領域を初期設定するか否かを決定している。
Further, an initialization switch SW that can be operated by a staff member is arranged in the
また、主制御部２１及び払出制御部２５は、電源基板２０から電源異常信号ＡＢＮ１，ＡＢＮ２を受けることによって、停電や営業終了に先立って、必要な終了処理を開始するようになっている。また、バックアップ電源ＢＡＫは、営業終了や停電により交流電源２４Ｖが遮断された後も、主制御部２１と払出制御部２５のワンチップマイコンの内蔵ＲＡＭのデータを保持するＤＣ５Ｖの直流電源である。したがって、主制御部２１と払出制御部２５は、電源遮断前の遊技動作を電源投入後に再開できることになる（電源バックアップ機能）。このパチンコ機では少なくとも数日は、各ワンチップマイコンのＲＡＭの記憶内容が保持されるよう設計されている。
Further, the
図３に示す通り、主制御部２１は、払出制御部２５から、遊技球の払出動作を示す賞球計数信号や、払出動作の異常に係わるステイタス信号ＣＯＮや、動作開始信号ＢＧＮを受信している。ステイタス信号ＣＯＮには、例えば、補給切れ信号、払出不足エラー信号、下皿満杯信号が含まれる。動作開始信号ＢＧＮは、電源投入後、払出制御部２５の初期動作が完了したことを主制御部２１に通知する信号である。
As shown in FIG. 3, the
また、主制御部２１は、遊技盤中継基板３２を経由して、遊技盤５の各遊技部品に接続されている。そして、遊技盤上の各入賞口１６～１８に内蔵された検出スイッチのスイッチ信号を受ける一方、電動式チューリップなどのソレノイド類を駆動している。ソレノイド類や検出スイッチは、主制御部２１から配電された電源電圧ＶＢ（１２Ｖ）で動作するよう構成されている。また、図柄始動口１５への入賞状態などを示す各スイッチ信号は、電源電圧ＶＢ（１２Ｖ）と電源電圧Ｖｃｃ（５Ｖ）とで動作するインタフェイスＩＣで、ＴＴＬレベル又はＣＭＯＳレベルのスイッチ信号に変換された上で、主制御部２１に伝送される。
Further, the
先に説明した通り、演出インタフェイス基板２２と演出制御基板２３と液晶インタフェイス基板２４とはコネクタ連結によって一体化されており、演出インタフェイス基板２２は、電源中継基板３４を経由して、電源基板２０から各レベルの直流電圧（５Ｖ，１２Ｖ，３５Ｖ）を受けている（図３及び図４（ａ）参照）。直流電圧１２Ｖは、デジタルアンプ２９の電源電圧であると共に、ＬＥＤランプなどの駆動電圧として使用される。また、直流電圧３５Ｖは、モータの駆動電圧として使用される。
As described above, the
一方、直流電圧５Ｖは、演出インタフェイス基板２２各所の回路素子の電源電圧として供給されると共に、２つのＤＣ／ＤＣコンバータＤＣ１，ＤＣ２に供給されて３．３Ｖと１．０Ｖが生成される（図４（ａ）参照）。生成された直流電圧３．３Ｖと１．０Ｖは、各々、Ｉ／Ｏ（入出力）用と、チップコア用の電源電圧として音声プロセッサ２７に供給される。また、直流電圧３．３Ｖは、リセット回路ＲＳＴ４が生成する電源リセット信号ＲＴ４の基礎電圧となる。
On the other hand, the DC voltage of 5V is supplied as the power supply voltage of the circuit elements of the
演出インタフェイス基板２２に配電された直流電圧５Ｖは、ＤＣ／ＤＣコンバータＤＣ１で生成された３．３Ｖと共に、演出制御基板２３に配電される。そして、演出制御基板２３に配電された直流電圧３．３Ｖは、電源電圧として、複合チップ５０や、ＰＲＯＭ５３及びＣＧＲＯＭ５５に供給される。
The
図４（ａ）に示す通り、演出制御基板２３には、２つのＤＣ／ＤＣコンバータＤＣ３，ＤＣ４が配置されており、各々に供給される直流電圧５Ｖに基づいて、１．５Ｖと１．０５Ｖを生成している。ここで、直流電圧１．０５Ｖは、複合チップ５０のチップコア用の電源電圧であり、直流電圧１．５Ｖは、ＤＲＡＭ５４とのＩ／Ｏ（入出力）用の電源電圧である。したがって、直流電圧１．５Ｖは、電源電圧として、ＤＲＡＭ５４にも供給される。
As shown in FIG. 4A, two DC / DC converters DC3 and DC4 are arranged on the
図３に示す通り、演出インタフェイス基板２２は、主制御部２１から制御コマンドＣＭＤとストローブ信号ＳＴＢとを受けて、演出制御基板２３に転送している。より詳細には、図４（ａ）に示す通りであり、制御コマンドＣＭＤとストローブ信号ＳＴＢは、入力バッファ４０を経由して、演出制御基板２３の複合チップ５０（ＣＰＵ回路５１）に転送される。ここで、ストローブ信号ＳＴＢは、受信割込み信号IRQ_CMD であり、演出制御ＣＰＵ６３は、受信割込み信号IRQ_CMD を受けて起動される割込み処理プログラム（割込みハンドラ）に基づいて、制御コマンドＣＭＤを取得している。
As shown in FIG. 3, the staging
図４（ａ）に示す通り、演出インタフェイス基板２２の入力バッファ４４は、枠中継基板３５，３６からチャンスボタン１１や音量スイッチＶＬＳＷのスイッチ信号を受け、各スイッチ信号を演出制御基板２３のＣＰＵ回路５１に伝送している。具体的には、音量スイッチＶＬＳＷの接点位置（０～７）を示すエンコーダ出力の３ｂｉｔ長と、チャンスボタン１１のＯＮ／ＯＦＦ状態を示す１ｂｉｔ長をＣＰＵ回路５１に伝送している。
As shown in FIG. 4A, the
また、演出インタフェイス基板２２には、ランプ駆動基板３０やモータランプ駆動基板３１が接続されると共に、枠中継基板３５，３６を経由して、ランプ駆動基板３７にも接続されている。図示の通り、ランプ駆動基板３０に対応して、出力バッファ４２が配置され、モータランプ駆動基板３１に対応して、入力バッファ４３ａと出力バッファ４３ｂが配置されている。なお、図４（ａ）では、便宜上、入力バッファ４３ａと出力バッファ４３ｂを総称して、入出力バッファ４３と記載している。入力バッファ４３ａは、可動演出体たる役物の現在位置（演出モータＭ１～Ｍｎの回転位置）を把握する原点センサの出力ＳＮ０～ＳＮｎを受けて、演出制御基板２３のＣＰＵ回路５１に伝送している。
Further, the
ランプ駆動基板３０、モータランプ駆動基板３１、及び、ランプ駆動基板３７には、同種のドライバＩＣが搭載されており、演出インタフェイス基板２２は、演出制御基板２３から受けるシリアル信号を、各ドライバＩＣに転送している。シリアル信号は、具体的には、ランプ（モータ）駆動信号ＳＤＡＴＡとクロック信号ＣＫであり、駆動信号ＳＤＡＴＡがクロック同期方式で各ドライバＩＣに伝送され、多数のＬＥＤランプや電飾ランプによるランプ演出や、演出モータＭ１～Ｍｎによる役物演出が実行される。
The same type of driver IC is mounted on the
本実施例の場合、ランプ演出は、三系統のランプ群ＣＨ０～ＣＨ２によって実行されており、ランプ駆動基板３７は、枠中継基板３５，３６を経由して、ＣＨ０のランプ駆動信号ＳＤＡＴＡ０を、クロック信号ＣＫ０に同期して受けている。なお、シリアル信号として伝送される一連のランプ駆動信号ＳＤＡＴＡ０は、動作制御信号ＥＮＡＢＬＥ０がアクティブレベルに変化したタイミングで、ドライバＩＣからランプ群ＣＨ０に出力されることで一斉に点灯状態が更新される。
In the case of this embodiment, the lamp effect is executed by the lamp groups CH0 to CH2 of the three systems, and the
以上の点は、ランプ駆動基板３０についても同様であり、ランプ駆動基板３０のドライバＩＣは、ランプ群ＣＨ１のランプ駆動信号ＳＤＡＴＡ１を、クロック信号ＣＫ１に同期して受け、動作制御信号ＥＮＡＢＬＥ１がアクティブレベルに変化したタイミングで、ランプ群ＣＨ１の点灯状態を一斉に更新している。
The above points are the same for the
一方、モータランプ駆動基板３１に搭載されたドライバＩＣは、クロック同期式で伝送されるランプ駆動信号を受けてランプ群ＣＨ２を駆動すると共に、クロック同期式で伝送されるモータ駆動信号を受けて、複数のステッピングモータで構成された演出モータ群Ｍ１～Ｍｎを駆動している。なお、ランプ駆動信号とモータ駆動信号は、一連のシリアル信号ＳＤＡＴＡ２であって、クロック信号ＣＫ１に同期してシリアル伝送され、これを受けたドライバＩＣは、動作制御信号ＥＮＡＢＬＥ２がアクティブレベルに変化するタイミングで、ランプ群ＣＨ２やモータ群Ｍ１～Ｍｎの駆動状態を更新する。
On the other hand, the driver IC mounted on the motor
続いて、音声回路ＳＮＤについて説明する。図４（ａ）に示す通り、演出インタフェイス基板２２には、演出制御基板２３のＣＰＵ回路５１（演出制御ＣＰＵ６３）から受ける指示に基づいて音声信号を再生する音声プロセッサ（音声合成回路）２７と、再生される音声信号の元データである圧縮音声データなどを記憶する音声メモリ２８と、音声プロセッサ２７から出力される音声信号を受けるデジタルアンプ２９と、が搭載されている。
Subsequently, the voice circuit SND will be described. As shown in FIG. 4A, the
音声プロセッサ２７は、内部回路の異常動作時に、内部回路の設定値を自動的にデフォルト値（初期値）にリセットするＷＤＴ回路と、音声制御レジスタＳＲＧとを内蔵して構成されている。そして、音声プロセッサ２７は、演出制御ＣＰＵ６３から音声制御レジスタＳＲＧに受ける動作パラメータ（音声コマンドによる設定値）に基づいて、音声メモリ２８をアクセスして、必要な音声信号を再生して出力している。
The
図４（ａ）に示す通り、音声プロセッサ２７と、音声メモリ２８とは、２６ｂｉｔ長の音声アドレスバスと、１６ｂｉｔ長の音声データバスで接続されている。そのため、音声メモリ２８には、１Ｇｂｉｔ（＝２２６＊１６）のデータが記憶可能となる。
As shown in FIG. 4A, the
音声制御レジスタＳＲＧは、レジスタバンク１～レジスタバンク６に区分され、各々、００Ｈ～ＦＦＨのレジスタ番号で特定される。したがって、所定の設定動作は、レジスタバンクを特定した上で、演出制御ＣＰＵ６３が、所定のレジスタ番号（１バイト長）の音声制御レジスタＳＲＧに、１バイト長の動作パラメータを書込むことで実現される。
The voice control register SRG is divided into
本実施例の場合、音声制御レジスタＳＲＧのレジスタ番号（００Ｈ～ＦＦＨ）は、演出制御ＣＰＵ６３のアドレス空間ＣＳ３に対応しており、例えば、レジスタ番号ＸＸＨの音声制御レジスタＳＲＧに、動作パラメータＹＹＨを設定する場合には、演出制御ＣＰＵ６３は、アドレス空間ＣＳ３のゼロ番地にＸＸＨを書込み、次に、１番地にＹＹＨを書込むことになる。すなわち、演出制御ＣＰＵ６３は、そのデータバスにＸＸＨとＹＹＨを、この順番に書き出すことになる。なお、本明細書において、添え字Ｈや、０Ｘ／０ｘの接頭記号は、数値が１６進数表示であることを示している。
In the case of this embodiment, the register numbers (00H to FFH) of the voice control register SRG correspond to the address space CS3 of the
また、本明細書において、アドレス空間ＣＳ０～ＣＳ７とは、揮発性の有無を含むメモリ種別や、データバス幅（８／１６／３２ビット）を、各々、規定可能なＣＰＵ回路５１にとって外部メモリを意味する（内蔵メモリを除く）。このアドレス空間ＣＳ０～ＣＳ７は、異なるチップセレクト信号ＣＳ０～ＣＳ７で選択され、READ／WRITE アクセス時に機能するREAD／WRITE 制御信号がメモリ種別に対応して最適化できるよう設定可能に構成されている。なお、この設定動作は、バスステートコントローラ６６に対して実行される。
Further, in the present specification, the address spaces CS0 to CS7 refer to the external memory for the
図４（ｅ）は、演出制御ＣＰＵ６３による音声レジスタＳＲＧへの設定動作を図示したものであり、２ｂｉｔ長のアドレスバスＡ１－Ａ０と、１バイト長のデータバスＤ７－Ｄ０の内容が示されている。なお、本実施例では、チップセレクト信号ＣＳ３は、アドレス空間ＣＳ３をアクセスする場合に、自動的にアクティブになるよう、電源投入時に設定されるが、この点は図６や図１２に関して後述する。
FIG. 4E illustrates the setting operation of the sound register SRG by the
何れにしても、本実施例の場合、音声メモリ２８に記憶された圧縮音声データは、１３ｂｉｔ長のフレーズ番号ＮＵＭ（０００Ｈ～１ＦＦＦＨ）で特定されるフレーズ（phrase）圧縮データであり、一連の背景音楽の一曲分（ＢＧＭ）や、ひと纏まりの演出音（予告音）などが、最高８１９２種類（＝２１３）、各々、フレーズ番号ＮＵＭに対応して記憶されている。そして、このフレーズ番号ＮＵＭは、演出制御ＣＰＵ６３から音声プロセッサ２７の音声制御レジスタＳＲＧに伝送される音声コマンドの設定値（動作パラメータ）によって特定される。
In any case, in the case of this embodiment, the compressed voice data stored in the
前記の通り、上記の構成を有する音声メモリ２８は、リセット信号ＲＴ３で電源リセットされ、音声プロセッサ２７は、リセット信号ＲＴ４で電源リセットされる。図４（ｃ）に示す通り、リセット信号ＲＴ４は、電源投入後、所定のアサート期間ＡＳＲＴ（Ｌレベル区間）を経て、Ｈレベルに立ち上がるが、本実施例では、その後、音声プロセッサ２７の内部回路が自動的に機能して、初期化シーケンス処理が実行されるよう構成されている。なお、この初期化シーケンス処理は、所定の手順で実行される内部動作であり、初期化シーケンス処理の動作中は、演出制御ＣＰＵ６３が音声レジスタＳＲＧをアクセスすることはできない。
As described above, the
そして、内部動作たる初期化シーケンス処理が完了すると、ＣＰＵ回路５１に対する割込み信号IRQ_SND がＬレベルに変化し、ＣＰＵ回路５１（演出制御ＣＰＵ６３）は、割込み信号IRQ_SND に基づき割込み処理プログラムを実行する。そして、所定の命令に基づいて割込み信号IRQ_SND がＨレベルに戻されるが、その詳細については、図１４（ｃ）を参照して更に後述する。
Then, when the initialization sequence processing, which is an internal operation, is completed, the interrupt signal IRQ_SND for the
図４（ａ）に示す通り、演出制御部２３のＣＰＵ回路５１のデータバスとアドレスバスは、液晶インタフェイス基板２４に搭載された時計回路（real time clock ）３８と演出データメモリ３９にも及んでいる。時計回路３８は、ＣＰＵ回路５１のアドレスバスの下位４ｂｉｔと、データバスの下位４ｂｉｔに接続されており、チップセレクト信号ＣＳ４で時計回路３８が選択された状態では、ＣＰＵ回路５１が、（４ｂｉｔ長アドレス値を有する）内部レジスタを任意にアクセスできるよう構成されている。
As shown in FIG. 4A, the data bus and address bus of the
また、演出データメモリ３９は、高速アクセス可能なメモリ素子ＳＲＡＭ（Static Random Access Memory ）であって、ＣＰＵ回路５１のアドレスバスの１６ｂｉｔと、データバスの下位１６ｂｉｔに接続されており、チップセレクト信号ＣＳ４でチップ選択された状態では、ＳＲＡＭ（演出データメモリ）３９に記憶されている遊技実績情報その他が、ＣＰＵ回路５１から適宜にＲ／Ｗアクセスされるようになっている。なお、チップセレクト信号ＣＳ４で選択されるアドレス空間ＣＳ４において、０番地から１５番地までは時計回路３８に付番されているので、ＳＲＡＭ３９では使用しない。
Further, the
時計回路３８と演出データメモリ３９は、不図示の二次電池で駆動されており、この二次電池は、遊技動作中、電源基板２０からの給電電圧によって適宜に充電される。そのため、電源遮断後も、時計回路３８の計時動作が継続され、また、演出データメモリ３９に記憶された遊技実績情報が、永続的に記憶保持されることになる（不揮発性を付与）。なお、時計回路（ＲＴＣ）３８は、ＣＰＵ回路５１に対して、割込み信号IRQ_RTC を出力可能に構成されている（ＲＴＣ割込み）。このＲＴＣ割込みには、日、曜日、時、分、秒が特定可能なアラーム割込みと、所定時間経過後に起動されるタイマ割込みが存在するが、本実施例では、毎日の営業終了時に、日々の遊技実績情報を更新するアラーム割込みを活用している。
The
図４（ａ）の右側に示す通り、演出制御基板２３には、ＣＰＵ回路５１やＶＤＰ回路５２を内蔵する複合チップ５０と、ＣＰＵ回路５１の制御プログラムを記憶する制御メモリ（ＰＲＯＭ）５３と、大量のデータを高速にアクセス可能なＤＲＡＭ（Dynamic Random Access Memory）５４と、演出制御に必要な大量のＣＧデータを記憶するＣＧＲＯＭ５５と、が搭載されている。
As shown on the right side of FIG. 4A, the
図７に関して後述するように、制御メモリ（ＰＲＯＭ）５３は、本実施例では、チップセレクト信号ＣＳ０で選択されるアドレス空間ＣＳ０に位置付けされている。また、ＤＤＲ（Double-Data-Rate 3）で構成されるＤＲＡＭ（Dynamic Random Access Memory）５４は、チップセレクト信号ＣＳ５で選択されるアドレス空間ＣＳ５に位置付けされている。 As will be described later with respect to FIG. 7, the control memory (PROM) 53 is positioned in the address space CS0 selected by the chip select signal CS0 in this embodiment. Further, the DRAM (Dynamic Random Access Memory) 54 composed of DDR (Double-Data-Rate 3) is positioned in the address space CS5 selected by the chip select signal CS5.
図５（ａ）は、演出制御部２３を構成する複合チップ５０について、関連する回路素子も含めて図示した回路ブロック図である。図示の通り、実施例の複合チップ５０には、所定時間毎にディスプレイリストＤＬを発行するＣＰＵ回路５１と、発行されたディスプレイリストＤＬに基づいて画像データを生成して表示装置ＤＳ１，ＤＳ２を駆動するＶＤＰ回路５２とが内蔵されている。そして、ＣＰＵ回路５１とＶＤＰ回路５２とは、互いの送受信データを中継するＣＰＵＩＦ回路５６を通して接続されている。
FIG. 5A is a circuit block diagram showing the
なお、ＶＤＰ回路５２には、音声プロセッサ２７と同等の機能を発揮する音声回路ＳＮＤが内蔵されているが、これから説明する最初の実施例では、音声回路ＳＮＤを活用していない。但し、最後に説明する実施例のように、ＶＤＰ回路５２に内蔵された音声回路ＳＮＤを活用すれば、音声メモリ２８や音声プロセッサ２７の配置が不要となる。
The
先ず、ＣＰＵ回路５１は、発振器ＯＳＣ１の発振出力（例えば１００／３ＭＨｚ）をHCLKI 端子に受けて、これを周波数逓倍（例えば８逓倍）して、２６６．７ＭＨｚ程度のＣＰＵ動作クロックとしている。ここで、発振器ＯＳＣ１は、スペクトラムス拡散波を出力するよう構成されることで、電波障害／電磁妨害を防止するＥＭＩ（Electromagnetic Interference）対策を図っている。
First, the
一方、ＶＤＰ回路５２は、発振器ＯＳＣ２の発振出力（例えば４０ＭＨｚ）をPLLREF端子に受け、ＰＬＬ（Phase Locked Loop ）回路で、適宜に周波数逓倍した上で、ＶＤＰ回路５２のシステムクロック、表示装置用の表示クロック（ドットクロックなど）、及び、外付けＤＲＡＭ５４のＤＤＲクロックとして使用している。すなわち、発振器ＯＳＣ２の出力は、ＶＤＰ回路５２全体のリファレンスクロックとして機能している。なお、ＰＬＬ回路の周波数逓倍比は、所定の設定端子への設定値で規定される。
On the other hand, the
そこで、このリファレンスクロックの重要性を考慮して、本実施例では、発振器ＯＳＣ２をＶＤＰ回路５２と同じ電源電圧３．３Ｖで動作させると共に、出力イネーブル端子ＯＥがＨレベル（＝３．３Ｖ）であることを条件に、リファレンスクロックを発振出力するよう構成されている。そして、万一、電源電圧３．３Ｖが所定レベル以下に低下した場合には、その後、正常な演出動作は望めないので、マスク不能の割込み（ＮＭＩ）が生じるよう構成されている。
Therefore, in consideration of the importance of this reference clock, in this embodiment, the oscillator OSC2 is operated at the same power supply voltage of 3.3V as the
また、複合チップ５０には、HBTSL 端子が設けられ、HBTSL 端子の論理レベルに基づいて、電源投入（ＣＰＵリセット）後に実行されるブートプログラム（初期設定プログラム）が、ＣＧＲＯＭ５５に記憶されているか（HBTSL ＝Ｈ）、それ以外のメモリに記憶されているか（HBTSL ＝Ｌ）を特定している。図示の通り、この実施例では、HBTSL ＝Ｌレベルに設定されており、演出制御ＣＰＵ６３のアドレス空間ＣＳ０のゼロ番地が、ＣＧＲＯＭ以外に割り当てられ、具体的には、アドレス空間ＣＳ０は、制御メモリ５３に割り当てられている。
Further, the
一方、HBTSL 端子＝Ｈレベルに設定されている場合（破線参照）は、演出制御ＣＰＵ６３のアドレス空間ＣＳ０のゼロ番地が、ＣＧＲＯＭ５５に割り当てられる。この場合は、ＣＧＲＯＭ５５のメモリ種別と、バス幅（６４／３２／１６ｂｉｔ）とが、２ｂｉｔ長のHBTBWD端子と、４ｂｉｔ長のHBTRMSL 端子への入力値に基づいて各々特定されようになっている。なお、これらの点は、図３４に基づいて更に後述する。
On the other hand, when the HBTSL terminal = H level is set (see the broken line), the zero address of the address space CS0 of the
続いて、ＣＰＵ回路５１とＶＤＰ回路５２について、互いの送受信データを中継するＣＰＵＩＦ回路５６について説明する。図５（ａ）に示す通り、ＣＰＵＩＦ回路５６には、制御プログラムや必要な制御データを不揮発的に記憶する制御メモリ（ＰＲＯＭ）５３と、２Ｍバイト程度の記憶容量を有するワークメモリ（ＲＡＭ）５７とが接続され、各々、ＣＰＵ回路５１からアクセス可能に構成されている。先に説明した通り、制御メモリ（ＰＲＯＭ）５３は、チップセレクト信号ＣＳ０で選択されるアドレス空間ＣＳ０に位置付けられ、ワークメモリ（ＲＡＭ）５７は、チップセレクト信号ＣＳ６で選択されるアドレス空間ＣＳ６に位置付けられている。
Subsequently, the CPU IF
このワークメモリ（ＲＡＭ）５７には、表示装置ＤＳ１，ＤＳ２の各一フレームを特定する一連の指示コマンドが記載されたディスプレイリストＤＬを、一次的に記憶するＤＬバッファＢＵＦが確保されている。本実施例の場合、一連の指示コマンドには、ＣＧＲＯＭ５５から画像素材（テクスチャ）を読み出してデコード（展開）するためのTXLOADコマンドなどのテクスチャロード系コマンドと、デコード（展開）先のＶＲＡＭ領域（インデックス空間）を予め特定するなどの機能を有するSETINDEXコマンドなどのテクスチャ設定系コマンドと、デコード（展開）後の画像素材を仮想描画空間の所定位置に配置するためのSPRITEコマンドなどのプリミティブ描画系コマンドと、描画系コマンドによって仮想描画空間に描画された画像のうち、実際に表示装置に描画する描画領域を特定するためのSETDAVR コマンドやSETDAVF コマンドなどの環境設定コマンドと、インデックス空間を管理するインデックステーブルIDXTBLに関するインデックステーブル制御系コマンド（WRIDXTBL）が含まれる。 In the work memory (RAM) 57, a DL buffer BUF for temporarily storing a display list DL in which a series of instruction commands for specifying each frame of the display devices DS1 and DS2 are described is secured. In the case of this embodiment, a series of instruction commands include a texture load command such as a TXLOAD command for reading an image material (texture) from the CGROM 55 and decoding (expanding) it, and a VRAM area (index) of the decoding (expanding) destination. Texture setting commands such as the SET INDEX command, which have functions such as specifying the space in advance, and primitive drawing commands such as the SPRITE command for arranging the decoded (expanded) image material at a predetermined position in the virtual drawing space. Of the images drawn in the virtual drawing space by drawing commands, environment setting commands such as the SETDAVR command and SETDAVF command for specifying the drawing area actually drawn on the display device, and the index table IDXTBL that manages the index space. Contains index table control commands (WRIDXTBL) for.
なお、図９（ｃ）には、仮想描画空間（水平Ｘ方向±８１９２：垂直Ｙ方向±８１９２）と、仮想描画空間の中で任意に設定可能な描画領域と、表示装置ＤＳ１，ＤＳ２に出力する画像データを一次保存するフレームバッファＦＢａ，ＦＢｂにおける実描画領域と、の関係が図示されている。 Note that FIG. 9C shows a virtual drawing space (horizontal X direction ± 8192: vertical Y direction ± 8192), a drawing area that can be arbitrarily set in the virtual drawing space, and outputs to the display devices DS1 and DS2. The relationship with the actual drawing area in the frame buffers FBa and FBb for primary storage of the image data to be performed is illustrated.
次に、ＣＰＵ回路５１は、汎用のワンチップマイコンと同等の性能を有する回路であり、制御メモリ５３の制御プログラムに基づき画像演出を統括的に制御する演出制御ＣＰＵ６３と、プログラムが暴走状態になるとＣＰＵを強制リセットするウォッチドッグタイマ（ＷＤＴ）と、１６ｋバイト程度の記憶容量を有してＣＰＵの作業領域として使用される内蔵ＲＡＭ５９と、ＣＰＵ６３を経由しないでデータ転送を実現するＤＭＡＣ（Direct Memory Access Controller ）６０と、複数の入力ポートＳｉ及び出力ポートＳｏを有するシリアル入出力ポート（ＳＩＯ）６１と、複数の入力ポートＰｉ及び出力ポートＰｏを有するパラレル入出力ポート（ＰＩＯ）６２と、前記各部の動作を制御するべく設定値が設定される動作制御レジスタＲＥＧなどを有して構成されている。但し、外付けのＷＤＴ回路５８を設けた本実施例では、ＣＰＵ回路５１に内蔵されたウォッチドッグタイマ（ＷＤＴ）を活用していない。
Next, the
なお、本明細書では、便宜上、入出力ポートとの表現を使用するが、演出制御部２３において、入出力ポートには、独立して動作する入力ポートと出力ポートとが含まれている。この点は、以下に説明する入出力回路６４ｐや入出力回路６４ｓについても同様である。
In this specification, the term “input / output port” is used for convenience, but in the
パラレル入出力ポート６２は、入出力回路６４ｐを通して外部機器（演出インタフェイス基板２２）に接続されており、演出制御ＣＰＵ６３は、入力回路６４ｐを経由して、音量スイッチＶＬＳＷのエンコーダ出力３ｂｉｔと、チャンスボタン１１のスイッチ信号と、制御コマンドＣＭＤと、割込み信号ＳＴＢと、を受信するようになっている。エンコーダ出力３ｂｉｔと、スイッチ信号１ｂｉｔは、入出力回路６４ｐを経由して、パラレル入出力ポート（ＰＩＯ）６２に供給されている。
The parallel input /
同様に、受信した制御コマンドＣＭＤは、入出力回路６４ｐを経由して、パラレル入出力ポート（ＰＩＯ）６２に供給されている。また、ストローブ信号ＳＴＢは、入出力回路６４ｐを経由して、演出制御ＣＰＵ６３の割込み端子に供給されることで、受信割込み処理を起動させている。したがって、受信割込み処理に基づいて、制御コマンドＣＭＤを把握した演出制御ＣＰＵ６３は、演出抽選などを経て、この制御コマンドＣＭＤに対応する音声演出、ランプ演出、モータ演出、及び画像演出を統一的に制御することになる。
Similarly, the received control command CMD is supplied to the parallel input / output port (PIO) 62 via the input /
特に限定されないが、本実施例では、ランプ演出とモータ演出のために、ＶＤＰ回路５２のＳＭＣ部（Serial Management Controller）７８を使用している。ＳＭＣ部７８は、ＬＥＤコントローラとＭｏｔｏｒコントローラと、を内蔵した複合コントコントローラであり、クロック同期方式でシリアル信号を出力できるよう構成されている。また、Ｍｏｔｏｒコントローラは、所定の制御レジスタ７０への設定値に基づき、任意のタイミングでラッチパルスを出力可能に構成され、また、クロック同期方式でシリアル信号を入力可能に構成されている。
Although not particularly limited, in this embodiment, the SMC unit (Serial Management Controller) 78 of the
そこで、本実施例では、クロック信号に同期してモータ駆動信号やＬＥＤ駆動信号を、ＳＭＣ部７８から出力させる一方、適宜なタイミングで、ラッチパルスを、動作制御信号ＥＮＡＢＬＥとして出力するようにしている。また、演出モータ群Ｍ１～Ｍｎからの原点センサ信号ＳＮ０～ＳＮｎをクロック同期方式でシリアル入力するよう構成されている。
Therefore, in this embodiment, the motor drive signal and the LED drive signal are output from the
図４（ａ）に関して説明した通り、クロック信号ＣＫ０～ＣＫ２、駆動信号ＳＤＡＴＡ０～ＳＤＡＴＡ２、及び、動作制御信号ＥＮＡＢＬＥ０～ＥＮＡＢＬＥ２は、出力バッファ４１～４３を経由して、所定の駆動基板３０，３１，３７に伝送される。また、原点センサ信号ＳＮ０～ＳＮｎは、モータランプ駆動基板３１から入出力バッファ４３を経由して、ＳＭＣ部７８にシリアル入力される。
As described with respect to FIG. 4A, the clock signals CK0 to CK2, the drive signals SDAT0 to SDATA2, and the operation control signals ENABLE0 to ENABLE2 pass through the output buffers 41 to 43, and the
但し、本実施例において、ＳＭＣ部７８を使用することは必須ではない。すなわち、ＣＰＵ回路５１には、汎用のシリアル入出力ポートＳＩＯ６１が内蔵されているので、これらを使用して、ランプ演出とモータ演出を実行することもできる。
However, it is not essential to use the
具体的には、図５（ａ）の破線に示す通りであり、破線で示す構成では、シリアル入出力ポートＳＩＯ６１に内部接続されている入出力回路６４ｓを経由して、クロック信号ＣＫ０～ＣＫ２、駆動信号ＳＤＡＴＡ０～ＳＤＡＴＡ２が出力され、入出力回路６４ｐを経由して動作制御信号ＥＮＡＢＬＥ０～ＥＮＡＢＬＥ２が出力される。なお、便宜上、入出力ポートや入出力回路と表現するが、実際に機能するのは、出力ポートや出力回路である。
Specifically, it is as shown by the broken line in FIG. 5A, and in the configuration shown by the broken line, the clock signals CK0 to CK2, via the input /
ここで、シリアル出力ポートＳＯは、１６段のＦＩＦＯレジスタを内蔵して構成されている。そして、ＤＭＡＣ回路６０は、演出制御ＣＰＵ６３から動作開始指示（図１７（ｂ）ＳＴ１８参照）を受けて起動し、ランプ／モータ駆動テーブル（図１７（ｂ）参照）から、必要な駆動テータを順番に読み出し、シリアル出力ポートＳＯのＦＩＦＯレジスタにＤＭＡ転送するよう構成されている。ＦＩＦＯレジスタに蓄積された駆動データは、クロック同期方式でシリアル出力ポートＳＯからシリアル出力される。なお、ＤＭＡＣ回路には、複数（例えば７）のＤＭＡチャネルが存在するが、優先度に劣る第３のＤＭＡチャネルでランプ駆動データをＤＭＡ転送し、最優先度の第１のＤＭＡチャネルでモータ駆動データをＤＭＡ転送するよう構成されている。
Here, the serial output port SO is configured to have a built-in 16-stage FIFO register. Then, the
ＣＰＵ回路５１に内蔵された動作制御レジスタＲＥＧは、レジス番号（アドレス値）が０ｘＦＦ４０００００以降に付番された８ｂｉｔ、１６ｂｉｔ、又は３２ｂｉｔ長のレジスタであり、演出制御ＣＰＵ６３から適宜にWRITE/READアクセス可能に構成されている（図７参照）。そのためノイズなどの影響で、動作制御レジスタＲＥＧに、不合理な値に設定される可能性がある。
The operation control register REG built in the
但し、例えば、意図的に無限ループ処理を実行させて外付けのＷＤＴ回路５８を起動させることで、複合チップ５０を異常リセットすることができる。この場合、動作制御レジスタＲＥＧの値が、電源投入後と同じデフォルト値（初期値）に戻され、且つ、ＶＤＰ回路５２についても、ＶＤＰレジスタＲＧｉｊの値が、デフォルト値（初期値）に戻されることで異常状態が解消される。
However, for example, the
図４（ｂ）は、このリセット動作に関連する回路構成であって、本実施例に特徴的なリセット機構を説明する図面である。なお、本明細書において、ＲＧｉｊと表記するＶＤＰレジスタは、ＣＰＵ回路５１に内蔵された動作制御レジスタＲＥＧではなく、ＶＤＰ回路５２の内部動作を制御する制御レジスタ群７０（図７参照）の何れかを意味する。また、図４（ｂ）に示すシステム制御回路５２０とは、ＶＤＰレジスタＲＧｉｊ（図７の制御レジスタ群７０の何れか）への設定値に基づいて機能するＶＤＰ回路５２の内部制御回路を意味する（図４（ａ）参照）。なお、ＶＤＰレジスタＲＧｉｊは、演出制御ＣＰＵ６３のアドレスマップにおいて、チップセレクト信号ＣＳ７で選択されるアドレス空間ＣＳ７に位置付けられる。
FIG. 4B is a circuit configuration related to this reset operation, and is a drawing illustrating a reset mechanism characteristic of the present embodiment. In the present specification, the VDP register referred to as RGij is not the operation control register REG built in the
以上を踏まえてリセット機構について説明すると、図４（ｂ）に示す通り、複合チップ５０は、論理反転されたシステムリセット信号ＳＹＳバーを受ける３個のＯＲゲートＧ２～Ｇ４を経由して、内部回路がリセット可能に構成されている。但し、本実施例では、破線で示すように、内蔵ＷＤＴを有効化しないので、ＯＲゲートＧ２の入端子と出力端子は、直結状態となる。
Explaining the reset mechanism based on the above, as shown in FIG. 4B, the
何れにしても、ＣＰＵ回路５１とＶＤＰ回路５２の間に、パターンチェック回路ＣＨＫが設けられ、パターンチェック回路ＣＨＫは、パラレル入出力ポート（ＰＩＯ）６２から、所定のキーワード列（リセット用の暗号列）を受けることを条件に、リセット信号ＲＳＴを出力するよう構成されている。
In any case, a pattern check circuit CHK is provided between the
そして、複合チップ５０の内部回路は、（１）ＣＰＵ回路５１と、（２）ＶＤＰ回路５２の表示回路７４と、（３）ＶＤＰ回路５２における表示回路以外とに三分されて、各々、ＯＲゲートＧ２～Ｇ４から第１リセット経路～第３リセット経路のリセット信号を受けるよう構成されている。
The internal circuit of the
先ず、入出力端子が直結状態のＯＲゲートＧ２は、第１リセット経路に関連しており、システムリセット信号ＳＹＳバーに基づき、ＣＰＵ回路５１の全体をシステムリセットされるように構成されている。また、ＯＲゲートＧ３は、第２リセット経路に関連しており、システムリセット信号ＳＹＳバーと、パターンチェック回路ＣＨＫからのリセット信号ＲＳＴとを受けて、ＯＲ論理に基づき、ＶＤＰ回路５２全体をリセット可能に構成されている。
First, the OR gate G2 in which the input / output terminals are directly connected is related to the first reset path, and is configured to system reset the
この第２リセット経路は、電源投入時の電源リセット動作だけでなく、所定の異常を検出した演出制御ＣＰＵ６３が、ＶＤＰ回路５２の全体を異常リセットして初期状態に戻す用途で使用される。具体的には、ＶＤＰ回路５２の内部動作を示す所定のステイタスレジスタＲＧｉｊに基づき、重大な異常が発生していると判断される場合には、パターンチェック回路ＣＨＫからリセット信号ＲＳＴを発生させることで、ＶＤＰ回路５２の全体を異常リセットしている。なお、表示回路７４は、ＯＲゲートＧ４を経由して、第２リセット経路→第３リセット経路で異常リセットされる。
This second reset path is used not only for the power reset operation when the power is turned on, but also for the
一方、ＶＤＰ回路５２に内蔵された内部回路は、第４リセット経路で、必要時に個々的にリセットすることも可能に構成されている。個々的にリセット可能な内部回路には、図５（ａ）に示すインデックステーブルIDXTBL、データ転送回路７２、プリローダ７３、表示回路７４、描画回路７６、ＳＭＣ回路７８、及び、音声回路ＳＮＤや、図１０に示すＩＣＭ回路が含まれている。
On the other hand, the internal circuit built in the
個別的なリセット動作を実現する手法は、図４（ｂ）の下部に記載の通りであり、例えば、表示回路７４は、所定のＶＤＰレジスタＲＧｉｊ（システムコマンドレジスタ）に、第１リセット値を書き込むことで、第４リセット経路４Ａ→第３リセット経路を経てリセットされる。
The method for realizing the individual reset operation is as described in the lower part of FIG. 4 (b). For example, the
また、ＶＤＰ回路５２の各内部回路（７２，７３，７４，７６，ＳＮＤ，・・・）は、（１）第１のＶＤＰレジスタＲＧｉｊ（リセットＲＱレジスタ）に、対象回路を特定する設定値を書き込んだ後、（２）所定のＶＤＰレジスタＲＧｉｊ（システムコマンドレジスタ）に、第２リセット値を書き込むことで、個々的にリセットされる（第４リセット経路４Ｂ）。なお、この実施例では使用しないが、音声回路ＳＮＤは、第４リセット経路４Ｂによるリセットだけでなく、所定のＶＤＰレジスタ（回路設定コマンドレジスタ）に、リセット値を書き込むことでもリセット可能である（第４リセット経路４Ｃ）。
Further, each internal circuit (72, 73, 74, 76, SND, ...) Of the
本実施例は、上記の構成を有するので、電源投入時やプログラム暴走時に、ＶＤＰ回路５２全体が自動的に初期状態に戻るだけでなく、必要に応じて、各部を初期状態に戻して異常事態の回復を図ることができる。例えば、一定期間、内蔵ＶＲＡＭ７１に対してREAD／WRITE アクセスがない描画回路７６のフリーズ時には、第４リセット経路４Ｂを経由して描画回路７６が個別的に初期化される（図１７（ｄ）のＳＴ１６ａ参照）。プリローダ７３やデータ転送回路７２についても、ほぼ同様であり、所定の異常時には、第４リセット経路４Ｂを経由してプリローダ７３が初期化され（図２４のＳＴ２７参照）、第４リセット経路４Ｂを経由してデータ転送回路７２が初期化される（図１９や図２４のＳＴ２７参照）。
Since this embodiment has the above configuration, not only the
また、表示回路７４については、１／６０秒毎の表示タイミングに、表示データの生成が間に合わないアンダーラン（Underrun）異常が続くような場合に、第４リセット経路４Ａ又は第４リセット経路４Ｂを経由して、表示回路７４が個別的に初期化される（図１７のＳＴ１０ｃ参照）。なお、これら個別的なリセット動作については、図１７以降に記載したプログラム処理に関して更に後述する。
Further, regarding the
以上、本実施例に特徴的なリセット機構について説明したが、何れかのリセット経路１～４が機能して、複合チップ５０の内部回路がリセットされると、その内部回路に対応するＶＤＰレジスタＲＧｉｊの設定値は、電源投入後と同じデフォルト値に戻る。
The reset mechanism characteristic of this embodiment has been described above. However, when any of the
続いて、ＣＰＵ回路５１の内部構成に戻って、特徴的な回路構成の説明を続ける。図６は、ＣＰＵ回路５１の内部構成をやや詳細に示すブロック図である。ＣＰＵ回路５１は、先に説明した内蔵ＲＡＭ５９、ＤＭＡＣ回路６０、ＳＩＯ６１、ＰＩＯ６２、ＷＤＴ以外にも、多くの特徴的な回路を含んで構成されている。
Subsequently, the process returns to the internal configuration of the
先ず第１に、ＣＰＵ回路５１は、命令用のＣＰＵフェッチバスと、データ用のＣＰＵメモリアクセスバスとを別々に有してハーバード・アーキテクチャを実現している。そのため、ＣＰＵコア（演出制御ＣＰＵ）６３が命令をメモリから読むフェッチ動作と、メモリアクセス動作とが競合せず、フェッチ動作を連続させることで高速処理を実現している。
First, the
また、ＣＰＵコア６３は、複数個（例えば１５個）のレジスタバンクＲＢ０～ＲＢ１４を有して構成されており、その使用の有無を選択できるよう構成されている。そして、レジスタバンクＲＢｉの使用を許可した動作状態では、割込み処理の開始時に、ＣＰＵの内蔵レジスタ（例えば１９個）のレジスタ値（各３２ｂｉｔ長）が、空き状態のレジスタバンクＲＢｉに自動的に退避される。
Further, the
また、割込み処理の終了時に所定の復帰命令を実行すると、例えば１９個の退避データが、対応する内蔵レジスタに自動的に復帰される。したがって、通常の構成のように、割込み処理の開始時にＰＵＳＨ命令を１９回実行し、割込み処理の終了時にＰＯＰ命令を１９回実行する手間が不要となり、高速処理が実現される。
Further, when a predetermined return instruction is executed at the end of the interrupt process, for example, 19 save data are automatically returned to the corresponding built-in register. Therefore, unlike a normal configuration, it is not necessary to execute the
また、実施例のＣＰＵ回路５１は、命令キャッシュメモリ６７と、オペランドキャッシュメモリ８９と、キャッシュコントローラ６９とを設けることで、ハーバードキャッシュ動作を実現しており、同一アドレスをアクセスする場合に、キャッシュ済みのデータを活用することでプログラム処理の更なる高速化を図っている。なお、バスブリッジ６５と、周辺バス(1) 用のコントローラ、周辺バス(2) 用のコントローラ、及び、周辺バス(3) 用のコントローラとが設けられることで、内部バスと、周辺バス(1) 、周辺バス(2) 、及び周辺バス(3) とを適宜に接続している。
Further, the
次に、図６の回路構成において、バスステートコントローラ６６は、動作制御レジスタＲＥＧへの適宜な設定値に基づいて動作して、ＣＰＵ回路５１に接続された各種メモリデバイスとのメモリREAD動作やメモリWRITE 動作を最適化する部分である。メモリREAD動作やメモリWRITE 動作は、例えば、図３５に例示した動作タイミングで実行されるが、アドレスバス（28Bit ）から出力されるアドレスデータと、READデータバス（32Bit ）に読み出されるREADデータと、WRITE データバス（32Bit ）に書き出されるWRITE データと、チップセレクト信号ＣＳ０～ＣＳ７などの制御信号との動作タイミングが、動作制御レジスタＲＥＧへの設定値に基づいて、各メモリデバイスの特性に対応して適宜に規定される。
Next, in the circuit configuration of FIG. 6, the bus state controller 66 operates based on an appropriate set value in the operation control register REG, and performs a memory READ operation or a memory with various memory devices connected to the
READデータバスとWRITE データバスが別々に設けられているので、上記したハーバード・アーキテクチャによる高速動作が実現される。なお、本明細書では、アドレスバス（28Bit ）、READデータバス（32Bit ）、及び、WRITE データバス（32Bit ）について、図６に示す内部バスや、周辺バス(1) ～周辺バス(3) などと区別する意味で、外部バスと総称することがある。 Since the READ data bus and the WRITE data bus are provided separately, high-speed operation by the Harvard architecture described above is realized. In this specification, the address bus (28Bit), the READ data bus (32Bit), and the WRITE data bus (32Bit) include the internal bus shown in FIG. 6, the peripheral bus (1) to the peripheral bus (3), and the like. In the sense of distinguishing from, it may be collectively referred to as an external bus.
図７は、チップセレクト信号ＣＳ０～ＣＳ７によって選択されるアドレス空間ＣＳ０～ＣＳ７を図示したものであり、バスステートコントローラ６６を経由してアクセスされる演出制御ＣＰＵ６３にとってのアドレスマップを図示したものである。先ず、各アドレス空間ＣＳ０～ＣＳ７は、何れも、最大６４Ｍバイトに（＝0x4000000H＝67108864）に規定されている。
FIG. 7 illustrates the address spaces CS0 to CS7 selected by the chip select signals CS0 to CS7, and illustrates the address map for the
先に説明した通り、アドレス空間ＣＳ０～ＣＳ７とは、揮発性の有無を含むメモリ種別や、データバス幅（８／１６／３２ビット）を、各々、規定可能なＣＰＵ回路５１にとって外部メモリを意味する。そして、本実施例では、図６（ｂ）や図７に示す通り、制御メモリ（ＰＲＯＭ）５３がアドレス空間ＣＳ０、音声プロセッサ２７の音声制御レジスタＳＲＧがアドレス空間ＣＳ３、時計回路３８の内部レジスタやＳＲＡＭ３９がアドレス空間ＣＳ４、外付けＤＲＡＭ（ＤＤＲ）５４がアドレス空間ＣＳ５、ワークメモリ５７がアドレス空間ＣＳ６、ＶＤＰレジスタＲＧｉｊがアドレス空間ＣＳ７に位置付けられている。なお、アドレス空間ＣＳ１，ＣＳ２についての説明は省略する。
As described above, the address spaces CS0 to CS7 mean an external memory for the
ところで、図７から確認される通り、アドレス空間ＣＳ０～ＣＳ７は、アドレス値0x00000000～0x1FFFFFFF（キャッシュ有効空間）だけでなく、アドレス値0x20000000～0x3FFFFFFF（キャッシュ無効空間）にも確保されている。これは、アドレスビットＡ２９＝１のときには、ＣＰＵ回路５１の内部動作に基づいて、キャッシュ無効とする一方、アドレスビットＡ２９＝０のときにキャッシュ有効とすることで、キャッシュ機能の活用を任意選択できるようにしたものである。
By the way, as confirmed from FIG. 7, the address spaces CS0 to CS7 are secured not only in the address values 0x00000000 to 0x1FFFFFFFF (cache valid space) but also in the address values 0x20000000 to 0x3FFFFFFF (cache invalid space). When the address bit A29 = 1, the cache is invalidated based on the internal operation of the
そのため、本実施例では、全３２ｂｉｔのアドレス情報（ビットＡ３１～Ａ０）のうち、ビットＡ２９の値が１又は０の何れであっても、残り３１ｂｉｔ（ビットＡ３１～Ａ３０とビットＡ２８～Ａ０）の値が同じであれば、同一のメモリの同一番地を指示することになる。例えば、0x18000000番地をREADアクセスしても、0x38000000番地をREADアクセスしても，ワークメモリ５７のゼロ番地から同一データが読み出されることになる。なお、0x18000000番地をREADアクセスした場合には、読み出したデータがキャッシュに保存されるが、図６（ｂ）は、キャッシュ有効／無効のアクセス動作を図示している。
Therefore, in this embodiment, among all 32 bits of address information (bits A31 to A0), regardless of whether the value of bit A29 is 1 or 0, the remaining 31 bits (bits A31 to A30 and bits A28 to A0). If the values are the same, the same address in the same memory is specified. For example, the same data is read from the zero address of the
もっとも、所定の動作制御レジスタＲＥＧへの設定値に基づいて、命令キャッシュ及び／又はオペランドキャッシュについて、キャッシュ動作を無効化することもできる。但し、本実施例では、電源投入後、命令キャッシュ及びオペランドキャッシュについて、キャッシュ動作を有効化した上で、必要に応じて、キャッシュ無効空間をアクセスすることで、キャッシュ動作を無効化している。 However, it is also possible to invalidate the cache operation for the instruction cache and / or the operand cache based on the set value in the predetermined operation control register REG. However, in this embodiment, after the power is turned on, the cache operation is invalidated by enabling the cache operation for the instruction cache and the operand cache and then accessing the cache invalid space as necessary.
図７のメモリマップについて説明を続けると、0x40000000番地以降は、バスステートコントローラ６６が機能しない内部メモリ空間であって、0xF0000000番地～0xFF3FFFFF番地は、キャッシュのアドレスアレイ空間に割り当てられている。また、0xFF400000番地～0xFFF7FFFF番地と、0xFFFC0000番地～0xFFFFFFFF番地は、内蔵周辺モジュールに割り当てられ、具体的には、ＣＰＵ回路の動作制御レジスタＲＥＧに割り当てられている。なお、内蔵ＲＡＭ５９のアドレス範囲は、0xFFF80000～0xFFFBFFFFである。
Continuing the description of the memory map of FIG. 7, after address 0x40000000, the bus state controller 66 is an internal memory space in which the bus state controller 66 does not function, and addresses 0xF0000000 to 0xFF3FFFFF are allocated to the cache address array space. Further, addresses 0xFF400000 to 0xFFFF7FFFF and addresses 0xFFFC0000 to 0xFFFFFFFF are assigned to the built-in peripheral module, and specifically, are assigned to the operation control register REG of the CPU circuit. The address range of the built-in
ＣＰＵ回路５１の内部構成について説明を続けると、コンペアマッチタイマＣＭＴと、マルチファンクションタイマユニットＭＴＵは、ＣＰＵ回路５１に供給される外部信号をカウントしたり、或いは、内部クロックを逓倍又は分周した計数クロックをカウントして、カウント結果が所定値に達すると、割込み信号などを発生する回路である。特に限定されないが、本実施例では、マルチファンクションタイマユニットＭＴＵを活用して、１ｍＳ割込み信号と、２０μＳ割込み信号を発生させている。
Continuing to explain the internal configuration of the
次に、割込みコントローラＩＮＴＣは、ＶＤＰ回路５２やＤＭＡＣ回路６０やマルチファンクションタイマユニットＭＴＵなどからの内部割込みと、IRQ_CMD 、IRQ_SND 、IRQ_RCT などの外部割込みを受けて、予め規定されている優先順位に基づいて、割込み処理（割込みハンドラ）を起動させる回路である。ここで、IRQ_CMD は、制御コマンドＣＭＤを受信すべきコマンド受信割込み信号、IRQ_SND は、音声プロセッサ２７が初期化シーケンスを終えたことを示す終了割込み信号、IRQ_RCT は、アラーム割込み信号である。
Next, the interrupt controller INTC receives internal interrupts from the
そして、本実施例では、割込み優先度は、コマンド受信割込みIRQ_CMD が最高レベルであり、以下、２０μＳ割込み→１ｍＳ割込み→ＶＤＰ回路からの割込み（IRQ0，IRQ1，IRQ2，IRQ3）→ＤＭＡＣ割込み→IRQ_SND →IRQ_RCT の順になっている（図１４（ｄ）参照）。なお、これらは何れも、マスク可能な割込みであり、マスク不能な割込みＮＭＩは、先に説明した通り、発振器ＯＳＣ２からリファレンスクロックが出力されていない場合に演出制御ＣＰＵ６３に出力される。
In this embodiment, the command reception interrupt IRQ_CMD is the highest level for the interrupt priority. Hereinafter, 20 μS interrupt → 1 mS interrupt → interrupt from the VDP circuit (IRQ0, IRQ1, IRQ2, IRQ3) → DMAC interrupt → IRQ_SND → The order is IRQ_RCT (see FIG. 14 (d)). All of these are maskable interrupts, and the non-maskable interrupt NMI is output to the
そして、何れの割込み処理でも、ＣＰＵの複数の内蔵レジスタのレジスタ値（各３２ｂｉｔ長）は、空き状態の何れかのレジスタバンクＲＢｉに、自動的に退避される。そして、割込み処理の最後に所定の復帰命令を実行すると、退避データが、対応する内蔵レジスタに自動的に復帰される。 Then, in any interrupt processing, the register values (each 32-bit length) of the plurality of built-in registers of the CPU are automatically saved in any of the free register banks RBi. Then, when a predetermined return instruction is executed at the end of the interrupt process, the saved data is automatically returned to the corresponding built-in register.
続いて、ＤＭＡＣ回路６０について説明する。実施例のＤＭＡＣ回路６０は、所定の動作制御レジスタＲＥＧへの設定値に基づいて、転送元（Source）から転送先（Destination ）に対して、所定のＤＭＡ転送モードで、所定のデータ転送単位毎に、所定回数、データ転送を繰り返す回路である。なお、同一の内部構成を有する複数チャネルのＤＭＡＣ０～ＤＭＡＣｎが用意されており、並列的に動作可能となっている。但し、優先度が決まっており（チャネル０＞・・・＞チャネルｎ）、チャネル調停動作モードの並列動作時には、所定タイミングでのチャネル調停によって優先度の高いＤＭＡＣｉの動作が優先される。
Subsequently, the
ＤＭＡＣ回路６０の活用としては、例えば、シリアル出力ポートＳＯが機能する実施例（図７（ａ）破線部参照）では、ＣＰＵ回路５１の動作制御レジスタＲＥＧには、ランプ／モータ駆動テーブルの先頭アドレス（転送元アドレスの先頭値）と、シリアル出力ポートＳＯの入力レジスタのアドレス（転送先アドレスの固定値）と、データ転送単位（８ｂｉｔ）と、転送回数と、が指定される。そして、所定の動作制御レジスタＲＥＧに動作開始指示を受けたＤＭＡＣ回路６０は、転送元アドレスを更新しつつ、所定の転送先アドレスに駆動データをＤＭＡ転送する。そして、全てのＤＭＡ転送が終われば、ＤＭＡＣ割込み（動作終了割込み）が生じるよう構成されている。
As for the utilization of the
この点は、ディスプレイリストＤＬをＤＭＡＣ回路６０が発行する実施例（図２０、図２４（ｃ））の場合もほぼ同様である。すなわち、演出制御ＣＰＵ６３は、ＣＰＵ回路５１の所定の動作制御レジスタＲＥＧに、転送元（ＤＬバッファＢＵＦ）の先頭アドレスと、転送先（転送ポートTR_PORT ）のアドレスと、ＤＭＡ転送モードと、データ転送単位と、転送回数、その他の条件を設定することになる。なお、これらの点は、図２０に関して更に後述する。
This point is almost the same in the case of the embodiment (FIGS. 20 and 24 (c)) in which the display list DL is issued by the
ところで、一般に、ＤＭＡ転送モードには、ＤＭＡ転送の単位動作（Ｒ動作／Ｗ動作）の途中でバス制御権を開放するなど、ＤＭＡ動作がメモリバスを占有しないサイクルスチール転送モードと、複数のＲ動作やＷ動作を連続させるなど、指定された転送回数が完了するまでバス制御権を解放しないバースト転送（パイプライン転送）モードと、他のデバイスから受けるＤＭＡ転送要求（デマンド）がアクティブの間はＤＭＡ動作を継続するデマンド転送モードなどが考えられる。しかし、本実施例のＤＭＡＣ回路６０は、ＤＭＡ転送時のリードアクセス起動（Ｒ動作）とライトアクセス起動（Ｗ動作）の間に、少なくとも１サイクルのメモリ開放期間を設けたサイクルスチール転送モードで機能することで、演出制御ＣＰＵ６３の動作に支障が出ないようにしている。
By the way, in general, the DMA transfer mode includes a cycle steal transfer mode in which the DMA operation does not occupy the memory bus, such as releasing the bus control right in the middle of the unit operation (R operation / W operation) of the DMA transfer, and a plurality of Rs. Between the burst transfer (pipeline transfer) mode in which the bus control right is not released until the specified number of transfers is completed, such as continuous operation and W operation, and the DMA transfer request (demand) received from another device is active. A demand transfer mode that continues the DMA operation can be considered. However, the
図８は、サイクルスチール転送動作（ａ１）と、パイプライン転送（ａ２）とを説明する図面である。図８（ａ１）に示す通り、サイクルスチール転送モードで機能するＤＭＡＣ回路６０は、１データ転送のリードアクセス起動（Ｒ）とライトアクセス起動（Ｗ）の間に、少なくとも１サイクル空けて動作しており、この空いたサイクルでは、演出制御ＣＰＵ６３のバス使用が可能となる。図８（ａ１）と図８（ａ２）の対比関係から明らかなように、パイプライン転送では、一サイクル（一オペランド転送）が終わるまでは、バスがＣＰＵに開放されないのに対して、サイクルスチール転送モードでは、リードアクセス毎に、バスがＣＰＵに開放されるので、ＣＰＵの動作が大きく遅れることがない。
FIG. 8 is a drawing illustrating a cycle steal transfer operation (a1) and a pipeline transfer (a2). As shown in FIG. 8 (a1), the
そして、例えば、ディスプレイリストＤＬのＶＤＰ回路５２への発行時に、ＤＭＡＣ回路６０を使用する実施態様では、一サイクルのデータ転送単位（１オペランド）を、３２×２ｂｉｔに設定し、ディスプレイリストＤＬが格納されている内蔵ＲＡＭ５９のソースアドレスを適宜に増加しつつ（１オペランド転送毎に＋８）、固定アドレスで特定されるデータ転送回路７２の転送ポートレジスタTR_PORT （図１０参照）に対して、ＤＭＡ転送動作を実行している。
Then, for example, in the embodiment in which the
後述するように、実施例では、ディスプレイリストＤＬに、必要個数のNOP （no operation）コマンドを付加することで、全体のデータサイズを、固定値（例えば、４×６４＝２５６バイト、又はその整数倍）に調整しており、３２ｂｉｔ×２回の一オペランド転送を３２回（又はその整数倍）繰り返すことで、ディスプレイリストＤＬの発行を完了させている。なお、描画回路７６がNOP コマンドを実行しても、事実上、何の変化も生じない。
As will be described later, in the embodiment, by adding the required number of NOP (no operation) commands to the display list DL, the entire data size is set to a fixed value (for example, 4 × 64 = 256 bytes or an integer thereof). It is adjusted to double), and the issuance of the display list DL is completed by repeating one operand transfer of 32 bits × 2
また、ＤＭＡ転送条件に関して動作モードを分類すると、一般に、単一オペランド転送（図８（ｂ１）参照）と、連続オペランド転送（図８（ｂ２）参照）と、ノンストップ転送（図８（ｂ３）参照）とが考えられる。 Further, when the operation modes are classified with respect to the DMA transfer conditions, generally, single operand transfer (see FIG. 8 (b1)), continuous operand transfer (see FIG. 8 (b2)), and non-stop transfer (see FIG. 8 (b3)). See).
ここで、単一オペランド転送とは、図８（ｂ１）に示すように、ＤＭＡ転送要求が与えられるたびに、１オペランドの転送を繰り返し、転送バイト数をカウントするバイトカウントがゼロになった時点で、ＤＭＡ割込み要求が生じる動作モードを意味する。次に、連続オペランド転送とは、図８（ｂ２）に示すように、１回のＤＭＡ要求で、バイトカウントがゼロになるまでＤＭＡ転送を繰り返す動作モードを意味する。 Here, the single operand transfer means, as shown in FIG. 8 (b1), when the byte count for counting the number of transferred bytes becomes zero by repeating the transfer of one operand each time a DMA transfer request is given. This means an operation mode in which a DMA interrupt request is generated. Next, the continuous operand transfer means an operation mode in which the DMA transfer is repeated until the byte count becomes zero with one DMA request, as shown in FIG. 8 (b2).
これら、連続オペランド転送（ｂ２）や単一オペランド転送（ｂ１）では、１オペランド転送が終了するごとにチャネル調停が行われ、優先順位の高いチャネルのＤＭＡ要求がないことを条件に、現在のチャネルの転送が継続される（チャネル調停動作モード）。そこで、本実施例では、ディスプレイリストＤＬのＶＤＰ回路への発行や、ランプ駆動データやモータ駆動データのＤＭＡ転送は、単一オペランド転送方式を採っている。そして、並列動作時には、例えば、モータデータ＞ディスプレイリストＤＬ＞ランプデータの優先度のチャネル調停となるよう、最適チャネルのＤＭＡＣｉを使用している。 In these continuous operand transfer (b2) and single operand transfer (b1), channel arbitration is performed every time one operand transfer is completed, and the current channel is provided on the condition that there is no DMA request for the channel with high priority. Transfer continues (channel arbitration operation mode). Therefore, in this embodiment, a single operand transfer method is adopted for issuing the display list DL to the VDP circuit and for DMA transfer of lamp drive data and motor drive data. Then, at the time of parallel operation, for example, DMACi of the optimum channel is used so that the channel arbitration of the priority of motor data> display list DL> lamp data.
一方、ノンストップ転送とは、チャネル調停が実行されない動作モードであって、図８（ｂ３）に記載の通り、１回のＤＭＡ要求で、バイトカウントがゼロになるまで連続的にＤＭＡ転送が繰り返される。本実施例では、電源投入時のメモリセクション初期化処理（図１２のＳＰ８）では、ノンストップ転送でプログラムやデータをＤＭＡ転送している。 On the other hand, non-stop transfer is an operation mode in which channel arbitration is not executed, and as shown in FIG. 8 (b3), DMA transfer is continuously repeated until the byte count becomes zero with one DMA request. Is done. In this embodiment, in the memory section initialization process (SP8 in FIG. 12) at the time of turning on the power, the program and data are transferred by DMA by non-stop transfer.
以上、ＣＰＵ回路５１について説明したので、次に、ＶＤＰ回路５２について説明すると、ＶＤＰ回路５２には、画像演出を構成する静止画や動画の構成要素となる圧縮データを記憶するＣＧＲＯＭ５５と、４Ｇｂｉｔ程度の記憶容量を有する外付けＤＲＡＭ（Dynamic Random Access Memory）５４と、メイン表示装置ＤＳ１と、サブ表示装置ＤＳ２とが接続されている。なお、ＤＲＡＭ５４は、好適にはＤＤＲ３（Double-Data-Rate3 SDRAM ）で構成される。
Since the
特に限定するものではないが、この実施例では、ＣＧＲＯＭ５５は、６２Ｇｂｉｔ程度の記憶容量のＮＡＮＤ型フラッシュメモリで構成されたフラッシュＳＳＤ（solid state drive ）で構成されており、シリアル伝送によって必要な圧縮データを取得するよう構成されている。そのため、パラレル伝送において不可避的に生じるスキュー（ビットデータ毎の伝送速度の差）の問題が解消され、極限的な高速伝送動作が可能となる。特に限定されないが、本実施例では、SerialＡＴＡに準拠したＨＳＳ（High Speed Serial ）方式で、ＣＧＲＯＭ５５を高速アクセスしている。
Although not particularly limited, in this embodiment, the
なお、SerialＡＴＡに準拠したＨＳＳ方式を採るか否かに拘らず、ＮＡＮＤ型のフラッシュメモリは、ハードディスクより機械的に安定であり、且つ高速アクセスが可能である一方で、シーケンシャルアクセスメモリであるため、ＤＲＡＭやＳＲＡＭ（Static Random Access Memory ）に比較すると、ランダムアクセス性に問題がある。そこで、本実施例では、一群の圧縮データ（ＣＧデータ）を、描画動作に先行してＤＲＡＭ５４に読み出しておくプリロード動作を実行することで、描画動作時におけるＣＧデータの円滑なランダムアクセスを実現している。ちなみに、アクセス速度は、内蔵ＶＲＡＭ＞外付けＤＲＡＭ＞ＣＧＲＯＭの順番に遅くなる。
Regardless of whether or not the HSS method compliant with SerialATA is adopted, the NAND type flash memory is mechanically more stable than the hard disk and can be accessed at high speed, but is a sequential access memory. Compared to DRAM and SRAM (Static Random Access Memory), there is a problem with random accessibility. Therefore, in this embodiment, by executing a preload operation in which a group of compressed data (CG data) is read out to the
ＶＤＰ回路５２は、詳細には、ＶＤＰ（Video Display Processor ）の動作を規定する各種の動作パラメータが演出制御ＣＰＵ６３によって設定可能な制御レジスタ群７０と、表示装置ＤＳ１，ＤＳ２に表示すべき画像データの生成時に使用される４８Ｍバイト程度の内蔵ＶＲＡＭ（video RAM ）７１と、チップ内部の各部間のデータ送受信及びチップ外部とのデータ送受信を実行するデータ転送回路７２と、内蔵ＶＲＡＭ７１に関して、SourceやDestination のアドレス情報を特定可能なインデックステーブルIDXTBLと、描画動作に先行してＣＧＲＯＭ５５をREADアクセスするプリロード動作が実行可能なプリローダ７３と、ＣＧＲＯＭ５５から読み出した圧縮データをデコード（復号伸長／展開）するグラフィックスデコーダ（ＧＤＥＣ）７５と、デコード（展開）後の静止画データや動画データを適宜に組み合わせて表示装置ＤＳ１，ＤＳ２の各一フレーム分の画像データを生成する描画回路７６と、描画回路７６の動作の一部として、適宜な座標変換によって立体画像を生成するジオメトリエンジン７７と、描画回路７６が生成したフレームバッファＦＢａ，ＦＢｂの画像データを読み出して、適宜な画像処理を並列的に実行可能な３系統（Ａ／Ｂ／Ｃ）の表示回路７４Ａ～７４Ｃと、３系統（Ａ／Ｂ／Ｃ）の表示回路７４の出力を適宜に選択出力する出力選択部７９と、出力選択部７９が出力する画像データをＬＶＤＳ信号に変換するＬＶＤＳ部８０と、シリアルデータ送受信可能なＳＭＣ部７８と、ＣＰＵＩＦ回路５６とのデータ送受信を中継するＣＰＵＩＦ部８１と、ＣＧＲＯＭ５５からのデータ受信を中継するＣＧバスＩＦ部８２と、外付けＤＲＡＭ５４とのデータ送受信を中継するＤＲＡＭＩＦ部８３と、内蔵ＶＲＡＭ７１とのデータ送受信を中継するＶＲＡＭＩＦ部８４と、を有して構成されている。なお、音声回路ＳＮＤも内蔵されている。
In detail, the
図５（ｂ）には、ＣＰＵＩＦ部８１、ＣＧバスＩＦ部８２、ＤＲＡＭＩＦ部８３、及び、ＶＲＡＭＩＦ部８４と、制御レジスタ群７０、ＣＧＲＯＭ５５、ＤＲＡＭ５４、及び内蔵ＶＲＡＭ７１との関係が図示されている。図示の通り、ＣＧＲＯＭ５５から取得したＣＧデータは、例えば、プリロードデータとして、データ転送回路７２及びＤＲＡＭＩＦ部８３を経由して、外付けＤＲＡＭ５４のプリロード領域に転送される。
FIG. 5B illustrates the relationship between the CPU IF
但し、上記したプリロード動作は、何ら必須動作ではなく、また、データ転送先も、外付けＤＲＡＭ５４に限定されず、内蔵ＶＲＡＭ７１であっても良い。したがって、例えば、プリロード動作を実行しない実施例では、ＣＧデータは、データ転送回路７２及びＶＲＡＭＩＦ部８４を経由して、内蔵ＶＲＡＭ７１に転送される（図５（ｂ））。
However, the above-mentioned preload operation is not an essential operation, and the data transfer destination is not limited to the
ところで、本実施例では、内蔵ＶＲＡＭ７１には、ＣＧＲＯＭ５５から読み出した圧縮データの展開領域、表示装置のＷ×Ｈ個の表示ピクセルの各ＡＲＧＢ情報（３２ｂｉｔ＝８×４）を特定する画像データを格納するフレームバッファ領域、及び、各表示ピクセルの深度情報を記憶するＺバッファ領域などが必要となる。なお、ＡＲＧＢ情報において、Ａは、８ｂｉｔのαプレーンデータ、ＲＧＢは三原色の８ｂｉｔデータを意味する。
By the way, in this embodiment, the built-in
ここで、内蔵ＶＲＡＭ７１の上記した各領域は、演出制御ＣＰＵ６３がディスプレイリストＤＬに記載した各種の指示コマンド（前記したテクスチャやSPRITEなど）に基づいて間接的にアクセスされるが、そのREAD/WRITEアクセスにおいて、一々、内蔵ＶＲＡＭ７１のDestination アドレスや、Sourceアドレスを特定するのでは煩雑である。そこで、本実施例では、ＣＰＵリセット後の初期処理において、描画動作で必要となる一次元または二次元の論理アドレス空間（以下、インデックス空間という）を確保して、各インデックス空間にインデックス番号を付与することで、インデックス番号に基づくアクセスを可能にしている。
Here, each of the above-mentioned areas of the built-in
具体的には、ＣＰＵリセット後、内蔵ＶＲＡＭ７１を３種類のメモリ領域に大別すると共に、各メモリ領域に、必要数のインデックス空間を確保している。そして、インデックス空間とインデックス番号とを紐付けて記憶するインデックステーブルIDXTBL（図９（ａ）参照）を構築することで、その後のインデックス番号に基づく動作を実現している。
Specifically, after the CPU is reset, the built-in
このインデックス空間は、(1) 初期処理後に追加することや、逆に、(2) 開放することも必要となる。そこで、これら追加／開放の演出制御ＣＰＵ６３の動作時に、追加／開放の処理が可能なタイミングか否か、また、追加／開放などの処理が実際に完了したか否か、などを判定可能なフラグ領域ＦＧをインデックステーブルIDXTBLに設けている。なお、内蔵ＶＲＡＭ７１は、以下に説明する２つのＡＡＣ領域(a1,a2) と、ページ領域(b) と、任意領域(c) の三種類のメモリ領域に大別され、この三種類のメモリ領域(a1,a2)(b)(c) に対応して、インデックステーブルIDXTBLが３区分されている（図９（ａ））。図示の通り、この実施例では、ＡＡＣ領域(a) として、第一ＡＡＣ領域（a1）と第二ＡＡＣ領域(a2)が確保されているが、特に限定されるものではなく、何れか一方だけでも良い。なお、以下の説明では、第一と第二のＡＡＣ領域(a1,a2) を総称する場合には、ＡＡＣ領域(a) と称する場合がある。
It is also necessary to (1) add this index space after the initial processing, and conversely, (2) open it. Therefore, a flag capable of determining whether or not the addition / release processing is possible and whether or not the addition / release processing is actually completed during the operation of the addition / release
本実施例の場合、内蔵ＶＲＡＭ７１は、(a) インデックス空間とそのインデックス番号が内部処理によって自動付与され、且つメモリキャッシュ機能を有するＡＡＣ領域と、(b) 例えば４０９６ｂｉｔ×１２８ラインの二次元空間を単位空間として、その整数倍の範囲でインデックス空間が確保可能なページ領域と、(c) 先頭アドレス（空間先頭アドレス）ＳＴｘと水平サイズＨｘが任意に設定できる任意領域と、に区分可能に構成されている（図９（ｂ）参照）。但し、ＶＤＰ回路５２の内部動作を円滑化するため、任意領域(c) において任意設定されるインデックス空間の空間先頭アドレスＳＴｘは、その下位１１ｂｉｔが０であって、所定ビット（２０４８ｂｉｔ＝２５６バイト）単位とする必要がある。
In the case of this embodiment, the built-in
そして、ＣＰＵリセット後、各々に必要なアドレス空間の最大値と、領域先頭アドレス（下位１１ｂｉｔ＝０）を規定して、ＡＡＣ領域（a1）と、第二ＡＡＣ領域(a2)と、ページ領域(b) とが確保され、その残りのメモリ領域が任意領域(c) となる。ＶＤＰ回路５２の内部動作を円滑化するため、ＡＡＣ領域のアドレス空間の最大値は、２０４８ｂｉｔ単位で規定され、ページ領域のアドレス空間の最大値は、上記した４０９６ｂｉｔ×１２８ラインの単位空間の整数倍とされる。
Then, after the CPU reset, the maximum value of the address space required for each and the area start address (lower 11 bits = 0) are defined, and the AAC area (a1), the second AAC area (a2), and the page area (a2) are specified. b) is secured, and the remaining memory area becomes an arbitrary area (c). In order to facilitate the internal operation of the
次に、このように確保された各領域(a1,a2)(b)(c) に必要個数のインデックス空間が設定される。なお、任意領域(c) を使用する場合、ＶＤＰ回路５２の内部動作を円滑化するため、二次元データを扱うインデックス空間の水平サイズＨｘは、２５６ｂｉｔの倍数として、任意に設定可能である一方、その垂直サイズは固定値（例えば、２０４８ライン）となっている。
Next, the required number of index spaces are set in each of the areas (a1, a2) (b) (c) secured in this way. When the arbitrary area (c) is used, the horizontal size Hx of the index space for handling two-dimensional data can be arbitrarily set as a multiple of 256 bits in order to facilitate the internal operation of the
何れにしても、第一と第二のＡＡＣ領域(a1,a2) は、ＶＤＰ回路５２によって、インデックス空間とインデックス番号が自動的に付与されるので、例えば、テクスチャ設定系コマンドのSETINDEXコマンドによって、デコード先をＡＡＣ領域(a) に指定すれば、ＣＧＲＯＭ５５からＣＧデータを読み出すTXLOAD（テクスチャロード）コマンドでは、ＣＧＲＯＭ５５のSourceアドレスと、展開（デコード）後の水平・垂直サイズなどを指定するだけで足りることになる。そこで、本実施例では、予告演出時などに一時的に出現するキャラクタなどの静止画（テクスチャ）や、Ｉストリーム動画については、そのデコード先をＡＡＣ領域(a) にしている。
In any case, the index space and the index number are automatically assigned to the first and second AAC regions (a1, a2) by the
このＡＡＣ領域(a) は、いずれも、メモリキャッシュ機能が付与されているので、例えば、ＣＧＲＯＭ５５の同一のテクスチャを複数回、ＡＡＣ領域(a) に読み出すような場合には、二度目以降は、ＡＡＣ領域(a) にキャッシュされているデコードデータが活用可能となり、余分なREADアクセスとデコード処理が抑制可能となる。もっとも、ＡＡＣ領域(a) を使い切った場合には、古いデータが自動的に破壊されるので、本実施例では、ＡＡＣ領域(a) を使用する場合、原則として第一ＡＡＣ領域(a1)を使用することとし、繰り返し使用する特定のテクスチャだけを第二ＡＡＣ領域(a2)に取得するようにしている。
Since the memory cache function is added to each of the AAC areas (a), for example, when the same texture of the
繰り返し使用するテクスチャとして、例えば、所定の予告演出時に繰り返し出現するキャラクタや、背景画面を静止画で構築する場合の背景画などを例示することができる。このような場合、テクスチャ設定系コマンドのSETINDEXコマンドによって、デコード先を第二ＡＡＣ領域(a2)に設定し、TXLOADコマンドによって、キャラクタや背景画などのテクスチャを第二ＡＡＣ領域(a2)にデコードした後は、第二ＡＡＣ領域(a2)を使用しないことで、デコード結果を保護する。 As the texture to be used repeatedly, for example, a character that repeatedly appears at a predetermined advance notice effect, a background image when the background screen is constructed from a still image, and the like can be exemplified. In such a case, the SETINDEX command, which is a texture setting command, sets the decoding destination to the second AAC area (a2), and the TXLOAD command decodes the texture such as characters and background images to the second AAC area (a2). After that, the decoding result is protected by not using the second AAC region (a2).
そして、その後、SETINDEXコマンドによって、デコード先を第二ＡＡＣ領域(a2)に指定した上で、取得済みのテクスチャを再取得する同一のTXLOADコマンドを実行させると、取得済みのテクスチャがキャッシュヒットするので、ＣＧＲＯＭ５５へのREADアクセスと、デコード処理に要する時間を削除することができる。後述するように、このようなキャッシュヒット機能は、プリロード領域に先読みされたプリロードデータでも発揮されるが、プリロード領域でキャッシュヒットするプリロードデータは、デコード前の圧縮データであるのに対して、ＡＡＣ領域でキャッシュヒットするのはデコード後の展開データである点に意義がある。
After that, if you specify the decoding destination in the second AAC area (a2) with the SETINDEX command and then execute the same TXLOAD command to reacquire the acquired texture, the acquired texture will be cache hit. , READ access to the
ところで、テクスチャ（texture ）とは、一般に、物の表面の質感・手触りなどを指す概念であるが、本明細書では、静止画を構成するスプライト画像データや、動画一フレームを構成する画像データや、三角形や四角形などの描画プリミティブ（primitive ）に貼り付ける画像データだけでなく、デコード後の画像データも含む概念として使用している。そして、内蔵ＶＲＡＭ７１の内部で、画像データをコピーする（以下、便宜上、移動と称する）場合には、テクスチャ設定系コマンドのSETINDEXコマンドによって、移動元の画像データをテクスチャとして設定した上で、SPRITEコマンドを実行することになる。 By the way, texture is a concept that generally refers to the texture and texture of the surface of an object, but in the present specification, sprite image data constituting a still image, image data constituting one frame of a moving image, and the like are used. , It is used as a concept that includes not only image data to be pasted on drawing primitives such as triangles and squares, but also image data after decoding. When copying image data inside the built-in VRAM71 (hereinafter referred to as "move" for convenience), use the SETINDEX command of the texture setting command to set the image data of the move source as a texture and then use the SPRITE command. Will be executed.
なお、SPRITEコマンドの実行により、移動元のSource画像データが、形式上は、図９（ｃ）に示す仮想描画空間に描画されるが、表示装置に実際に描画される仮想描画空間内の描画領域と、フレームバッファとなるインデックス空間との対応関係を、予め環境設定コマンド（SETDAVR ，SETDAVF ）や、テクスチャ設定系コマンド（SETINDEX）によって設定しておけば、例えば、SPRITEコマンドによる仮想描画空間への描画により、所定のインデックス空間（フレームバッファ）には、移動元のSource画像データが描画されることになる（図９（ｃ）参照）。 By executing the SPRITE command, the source image data of the movement source is formally drawn in the virtual drawing space shown in FIG. 9C, but the drawing in the virtual drawing space actually drawn on the display device is performed. If the correspondence between the area and the index space that serves as the frame buffer is set in advance using environment setting commands (SETDAVR, SETDAVF) or texture setting commands (SETINDEX), for example, the SPRITE command can be used to create a virtual drawing space. By drawing, the source image data of the movement source is drawn in the predetermined index space (frame buffer) (see FIG. 9C).
何れにしても、本実施例では、内蔵ＶＲＡＭ７１が、ＡＡＣ領域(a1,a2) とページ領域(b) と任意領域(c) に大別され、各々に、適当数のインデックス空間を確保することができ、各インデックス空間は、各領域(a)(b)(c) ごとに独立のインデックス番号によって特定される。インデックス番号は、例えば、１バイト長であり、（内部回路によって自動付与されるＡＡＣ領域(a) を除いた）ページ領域(b) と任意領域(c) については、０～２５５の範囲で演出制御ＣＰＵ６３が、インデックス番号を自由に付与することができる。
In any case, in this embodiment, the built-in
そこで、本実施例では、図９（ａ）に示す通り、表示装置ＤＳ１用として、任意領域(c) に、一対のフレームバッファＦＢａを確保して、ダブルバッファ構造の双方に、インデックス番号２５５，２５４を付与している。すなわち、メイン表示装置ＤＳ１用のフレームバッファＦＢａとして、トグル的に切り換えて使用されるインデックス空間２５５と、インデックス空間２５４を確保している。特に限定されないが、このインデックス空間２５５，２５４は、表示装置ＤＳ１の横方向ピクセル数に対応して、水平サイズ１２８０としている。なお、各ピクセルは、ＡＲＧＢ情報３２ｂｉｔで特定されるので、水平サイズ１２８０は、３２×１２８０＝４０９６０ｂｉｔ（２５６ｂｉｔの倍数）を意味する。
Therefore, in this embodiment, as shown in FIG. 9A, a pair of frame buffers FBa are secured in the arbitrary area (c) for the display device DS1, and the
また、表示装置ＤＳ２用として、任意領域(c) に、別の一対のフレームバッファＦＢｂを確保して、ダブルバッファ構造の双方にインデックス番号２５２，２５１を付与している。すなわち、サブ表示装置ＤＳ２用のフレームバッファＦＢｂとして、インデックス空間２５２と、インデックス空間２５１を確保している。このインデックス空間２５２，２５１は、表示装置ＤＳ２の横方向ピクセル数に対応して、水平サイズ４８０としている。この場合も、各ピクセルは、ＡＲＧＢ情報３２ｂｉｔで特定されるので、水平サイズ４８０は、３２×４８０＝１５３６０ｂｉｔ（２５６ｂｉｔの倍数）を意味する。
Further, for the display device DS2, another pair of frame buffers FBb is secured in the arbitrary area (c), and
なお、フレームバッファＦＢａ，ＦＢｂを任意領域(c) に確保するのは、任意領域(c) には、３２バイト（＝２５６ｂｉｔ＝８ピクセル分）の倍数として、任意の水平サイズに設定することができ、上記のように、表示装置ＤＳ１，ＤＳ２の水平ピクセル数に一致させれば、確保領域に無駄が生じないからである。一方、ページ領域(b) には、１２８ピクセル×１２８ラインの単位空間の整数倍の水平／垂直サイズしか設定できない。 The frame buffers FBa and FBb are secured in the arbitrary area (c) by setting the arbitrary area (c) to an arbitrary horizontal size as a multiple of 32 bytes (= 256 bits = 8 pixels). This is because, as described above, if the number of horizontal pixels of the display devices DS1 and DS2 is matched, the reserved area is not wasted. On the other hand, in the page area (b), only the horizontal / vertical size that is an integral multiple of the unit space of 128 pixels × 128 lines can be set.
但し、任意領域（ｃ）に確保される二次元のインデックス空間は、その垂直サイズが固定値（例えば、２０４８ライン）となっている。そのため、フレームバッファＦＢａにおいて、水平サイズ１２８０×垂直サイズ１０２４の領域だけが、メイン表示装置ＤＳ１にとって有効データ領域となる。この点は、サブ表示装置ＤＳ２についても同様であり、フレームバッファＦＢｂにおいて、水平サイズ４８０×垂着サイズ８００の領域だけが、サブ表示装置ＤＳ２にとって有効データ領域となる（図９（ｃ），図１７（ｅ）参照）。 However, the vertical size of the two-dimensional index space secured in the arbitrary region (c) is a fixed value (for example, 2048 lines). Therefore, in the frame buffer FBa, only the area of horizontal size 1280 × vertical size 1024 is an effective data area for the main display device DS1. This point is the same for the sub-display device DS2, and in the frame buffer FBb, only the area of the horizontal size 480 × the hanging size 800 is an effective data area for the sub-display device DS2 (FIG. 9 (c), FIG. 17 (e)).
上記の点は更に後述するが、何れにしても、フレームバッファＦＢａ，ＦＢｂは、描画回路７６にとっての描画領域として、各ダブルバッファ（255/254 ，252/251 ）が交互に使用され、また、表示回路７４Ａ，７４Ｂにとっての表示領域として、各ダブルバッファ（255/254 ，252/251 ）が交互に使用される。なお、本実施例では、表示ピクセルの深度情報を記憶するＺバッファを使用しないので欠番（２５３）が生じるが、Ｚバッファを使用する場合には、任意領域(c) におけるインデックス番号２５３，２５０のインデックス空間２５３，２５０が、表示装置ＤＳ１と表示装置ＤＳ２のためのＺバッファとなる。
The above points will be further described later, but in any case, in the frame buffers FBa and FBb, each double buffer (255/254, 252/251) is alternately used as a drawing area for the
また、本実施例では、フレームバッファＦＢａ，ＦＢｂが確保された任意領域(c) に、追加のインデックス空間（メモリ領域）を確保する場合には、０から始まるインデック番号を付与するようにしている。何ら限定されないが、本実施例では、キャラクタやその他の静止画で構成された演出画像を、必要に応じて、適宜な回転姿勢で表示画面の一部に出現させる予告演出用の作業領域として、任意領域(c) に、インデックス空間（０）を確保している。 Further, in this embodiment, when an additional index space (memory area) is secured in the arbitrary area (c) in which the frame buffers FBa and FBb are secured, an index number starting from 0 is assigned. .. Although not limited in any way, in the present embodiment, as a work area for a preview effect, an effect image composed of a character or other still images is made to appear on a part of the display screen in an appropriate rotation posture as needed. The index space (0) is secured in the arbitrary area (c).
但し、作業領域の使用は必須ではなく、また、任意領域(c) に代えて、ページ領域(b) に作業領域としてのインデックス空間を確保しても良い。ページ領域(b) を使用すれば、水平サイズ１２８（＝４０９６ｂｉｔ）×垂直サイズ１２８の正方形状の単位空間の倍数寸法のインデックス空間を確保できるので、小型の演出画像を扱うには好適である。 However, it is not essential to use the work area, and instead of the arbitrary area (c), an index space as a work area may be secured in the page area (b). If the page area (b) is used, an index space having an index space that is a multiple of a square unit space having a horizontal size of 128 (= 4096 bits) × a vertical size of 128 can be secured, which is suitable for handling a small staging image.
ところで、本実施例では、背景画も含め動画で構成されており、画像演出は、ほぼ動画のみで実現されている。特に、変動演出時には、多数（通常１０個以上）の動画が同時に描画されている。これらの動画は、何れも、一連の動画フレームとして、圧縮状態でＣＧＲＯＭ５５に格納されているが、Ｉフレームのみで構成されたＩストリーム動画と、ＩフレームとＰフレームとで構成されたＩＰストリーム動画とに区分される。ここで、Ｉフレーム（Intra coded frame ）とは、他画面とは独立して、入力画像をそのまま圧縮するフレームを意味する。一方、Ｐフレーム（Predictive coded frame）とは、前方向予測符号化を行うフレームを意味し、時間的に過去に位置するＩフレームまたはＰフレームが必要となる。
By the way, in this embodiment, the image is composed of a moving image including a background image, and the image effect is realized only by the moving image. In particular, a large number (usually 10 or more) of moving images are drawn at the same time during the variable effect. All of these videos are stored in the
そこで、本実施例では、ＩＰストリーム動画については、旧データの破壊が懸念されるＡＡＣ領域(a) ではなく、ページ領域(b) に展開している。すなわち、水平サイズ１２８×垂直サイズ１２８の倍数寸法のインデックス空間を確保可能なページ領域(b) に、多数のインデックス空間（ＩＤＸ０～ＩＤＸＮ）を確保して、一連の動画フレームは、各動画ＭＶｉに対応する、常に同一のインデックス空間ＩＤＸｉを使用してデコードするようにしている。すなわち、動画ＭＶ１はインデックス空間ＩＤＸ１に展開され、動画ＭＶ２はインデックス空間ＩＤＸ２に展開され、以下同様に、動画ＭＶｉはインデックス空間ＩＤＸｉに展開されるよう構成されている。
Therefore, in this embodiment, the IP stream moving image is developed not in the AAC area (a) where there is a concern about the destruction of old data, but in the page area (b). That is, a large number of index spaces (IDX 0 to IDX N ) are secured in the page area (b) where an index space having a multiple dimension of
動画ＭＶｉについて、更に具体的に説明すると、SETINDEXコマンドによって、「ＩＰストリーム動画ＭＶｉのデコード先は、ページ領域(b) におけるインデックス番号ｉのインデックス空間（ｉ）である」と予め指定した上で、ＩＰストリーム動画ＭＶｉの動画一フレームを取得するTXLOADコマンドを実行させている。 More specifically, the moving image MVi will be described in more detail. The SETINDEX command specifies in advance that the decoding destination of the IP stream moving image MVi is the index space (i) of the index number i in the page area (b). The TXLOAD command to acquire one frame of the IP stream video MVi video is executed.
すると、TXLOADコマンドが特定するＣＧＲＯＭ５５上の動画一フレーム（一連の動画フレームの何れか）が、先ず、ＡＡＣ領域(a) に取得され、その後、自動的に起動するＧＤＥＣ（グラフィックスデコーダ）７５によって、ページ領域(b) のインデックス空間（ｉ）に、取得した動画一フレームがデコードされて展開されることになる。
Then, one video frame (any of a series of video frames) on the
一方、本実施例では、Ｉストリーム動画については、静止画と同一扱いとしており、SETINDEXコマンドによって、「Ｉストリーム動画ＭＶｊのデコード先は、第一ＡＡＣ領域(a1)である」と指定して、TXLOADコマンドを実行させる。その結果、動画フレームは第一ＡＡＣ領域(a1)に取得され、その後、自動的に起動するＧＤＥＣ７５が、第一ＡＣＣ領域(a1)にデコードデータを展開している。先に説明した通り、ＡＡＣ領域(a) のインデックス空間は、自動的に生成されるので、インデックス番号を指定する必要はない。なお、インデックス空間に必要となる展開ボリューム、つまり、デコードされたテクスチャ（動画フレーム）の水平サイズと垂直サイズは、展開先がＡＡＣ領域(a) か、ページ領域(b) かに拘らず、TXLOADコマンドによって特定される。 On the other hand, in this embodiment, the I-stream moving image is treated the same as the still image, and the SETINDEX command is used to specify that "the decoding destination of the I-stream moving image MVj is the first AAC area (a1)". Execute the TXLOAD command. As a result, the moving image frame is acquired in the first AAC area (a1), and then the automatically activated GDEC75 expands the decoded data in the first ACC area (a1). As described above, the index space of the AAC area (a) is automatically generated, so it is not necessary to specify the index number. The expansion volume required for the index space, that is, the horizontal size and vertical size of the decoded texture (video frame), is TXLOAD regardless of whether the expansion destination is the AAC area (a) or the page area (b). Specified by the command.
ところで、ＩＰストリーム動画ＭＶｉやＩストリーム動画ＭＶｊは、一般にＮ枚の動画フレーム（ＩフレームやＰフレーム）で構成されている。そのため、TXLOADコマンドでは、例えば、ｋ枚目（１≦ｋ≦Ｎ）の動画フレームが記憶されているＣＧＲＯＭ５５のSourceアドレスと、展開後の水平・垂直サイズなどを指定することになる。何ら限定されないが、静止画を殆ど使用しない実施例では、内蔵ＶＲＡＭ７１のアドレス空間４８Ｍバイトの大部分（３０Ｍバイト程度）をページ領域(b) に割り当てている。そして、静止画を殆ど使用しない実施例では、ＡＡＣ領域として、第一ＡＡＣ領域(a1)だけを確保し、第二ＡＡＣ領域(a2)を確保せず、また、前記したＡＡＣ領域のキャッシュヒット機能も活用しない。
By the way, the IP stream moving image MVi and the I stream moving image MVj are generally composed of N moving image frames (I frame and P frame). Therefore, in the TXLOAD command, for example, the Source address of the
なお、圧縮動画データのデコード処理を高速化するため、専用のＧＤＥＣ（グラフィックスデコーダ）回路を設けることも考えられる。そして、専用のＧＤＥＣ回路をＶＤＰ回路５２に内蔵させれば、Ｎ枚の圧縮動画フレームで構成された圧縮動画データのデコード処理において、動画圧縮データの先頭アドレスをＧＤＥＣ回路に指示すれば足りるので、Ｎ枚の圧縮動画フレームについて、１枚ごとに先頭アドレスを指定する必要がなくなる。
In addition, in order to speed up the decoding process of the compressed moving image data, it is conceivable to provide a dedicated GDEC (graphics decoder) circuit. Then, if a dedicated GDEC circuit is built in the
しかし、このような専用のＧＤＥＣ回路を、圧縮アルゴリズム毎に複数個内蔵させるのでは、ＶＤＰ回路５２の内部構成が更に複雑化する。そこで、本実施例では、ソフトウェアＧＤＥＣとし、ＩＰストリーム動画、Ｉストリーム動画、静止画、その他α値などのデータについて、各圧縮アルゴリズムに対応するソフトウェア処理によってデコード処理を実現している。なお、ハードウェア処理とソフトウェア処理の処理時間差は、あまり問題にならず、処理時間が問題になるのは、もっぱら、ＣＧＲＯＭ５５からのアクセス（READ）タイムである。
However, if a plurality of such dedicated GDEC circuits are built in for each compression algorithm, the internal configuration of the
続いて、図５（ａ）に戻って説明を続けると、データ転送回路７２は、ＶＤＰ回路内部のリソース（記憶媒体）と外部記憶媒体を、転送元ポート又は転送先ポートとして、これらの間でＤＭＡ（Direct Memory Access）的にデータ転送動作を実行する回路である。図１０は、このデータ転送回路７２の内部構成を、関連する回路構成と共に記載したブロック図である。
Subsequently, returning to FIG. 5A and continuing the description, the
図１０に示す通り、データ転送回路７２は、ルータ機能を有する統合接続バスＩＣＭを経由して、ＣＧＲＯＭ５５、ＤＲＡＭ５４、及び、内蔵ＶＲＡＭ７１とデータを送受信するよう構成されている。なお、ＣＧＲＯＭ５５とＤＲＡＭ５４は、ＣＧバスＩＦ部８２や、ＤＭＡＭＩＦ部８３を経由してアクセスされる。
As shown in FIG. 10, the
一方、ＣＰＵ回路５１は、データ転送回路７２に内蔵された転送ポートレジスタTR_PORT を経由して、描画回路７６やプリローダ７３にディスプレイリストＤＬを発行している。なお、ＣＰＵ回路５１とデータ転送回路７２は、双方向に接続されているが、ディスプレイリストＤＬの発行時には、転送ポートレジスタTR_PORT は、ディスプレイリストＤＬを構成する一単位のデータを受け入れるデータ書き込みポートとして機能する。なお、転送ポートレジスタTR_PORT の書込み単位（一単位データ長）は、ＣＰＵバス制御部７２ｄのＦＩＦＯ構造に対応して３２ｂｉｔとなる。
On the other hand, the
図示の通り、演出制御ＣＰＵ６３は、ＣＰＵＩＦ部８１を経由して、転送ポートレジスタTR_PORT をWRITE アクセスできる一方、ＤＭＡＣ回路６０を活用する場合には、ＤＭＡＣ回路６０が、転送ポートレジスタTR_PORT を直接的にWRITE アクセスすることになる。そして、転送ポートレジスタTR_PORT に書込まれた一連の指示コマンド（つまり、ディスプレイリストＤＬを構成する指示コマンド列）は、３２ｂｉｔ単位で、ＦＩＦＯ構造（３２ｂｉｔ×１３０段）のＦＩＦＯバッファを内蔵したＣＰＵバス制御部７２ｄに、自動蓄積されるよう構成されている。
As shown in the figure, the
また、このデータ転送回路７２は、３チャンネルＣｈＡ～ＣｈＣの伝送経路で、データの送受信動作を実行しており、ＦＩＦＯ構造（６４ｂｉｔ×Ｎ段）のＦＩＦＯバッファを有するＣｈＡ制御回路７２ａ（Ｎ＝１３０段）と、ＣｈＢ制御回路７２ｂ（Ｎ＝１０２６段）と、ＣｈＣ制御回路７２ｃ（Ｎ＝１３０段）と、を有している。
Further, the
そして、ＣＰＵバス制御部７２ｄに蓄積された指示コマンド列（ディスプレイリストＤＬ）は、演出制御ＣＰＵ６３によるデータ転送レジスタＲＧｉｊ（各種制御レジスタ７０の一種）への設定値に基づき、描画回路７６か、又はプリローダ７３に転送される。矢印で示す通り、ディスプレイリストＤＬは、ＣＰＵバス制御部７２ｄから、ＣｈＢ制御回路７２ｂのＦＩＦＯバッファを経由して描画回路７６に転送され、ＣｈＣ制御回路７２ｃのＦＩＦＯバッファを経由してプリローダ７３に転送されるよう構成されている。
The instruction command sequence (display list DL) stored in the CPU
なお、本実施例では、ＣｈＢ制御回路７２ｂと、ＣｈＣ制御回路７２ｂは、ディスプレイリストＤＬの転送動作に特化されており、ＣＰＵバス制御部７２ｄのＦＩＦＯバッファに蓄積されたデータは、ＣｈＢ制御回路７２ｂか、ＣｈＣ制御回路７２ｃのＦＩＦＯバッファを経由して、各々、ディスプレイリストＤＬの一部として、描画回路７６かプリローダ７３のディスプレイリストアナライザ（Display List Analyzer ）に転送される。
In this embodiment, the
そして、描画回路７６は、転送されたディスプレイリストＤＬに基づいた描画動作を開始する。一方、プリローダ７３は、転送されたディスプレイリストＤＬに基づき、必要なプリロード動作を実行する。プリロード動作によってＣＧＲＯＭ５５のＣＧデータが、ＤＲＡＭ５４に確保されたプリロード領域に先読みされ、TXLOADコマンドなどに関して、テクスチャのSourceアドレスを変更したディスプレイリストＤＬ（以下、書換えリストＤＬ’という）が、ＤＲＡＭ５４に確保されたＤＬバッファ領域ＢＵＦ’に保存される。
Then, the
一方、ＣＧＲＯＭ５５、ＤＲＡＭ５４、及び、内蔵ＶＲＡＭ７１などの記憶媒体の間のデータ転送には、ＣｈＡ制御回路７２ａと、接続バスアクセス調停回路７２ｅとが機能する。また、インデックステーブルIDXTBLのアドレス情報が必要になる内蔵ＶＲＡＭ７１のアクセス時には、IDXTBLアクセス調停回路７２ｆが機能する。具体的に確認すると、ＣｈＡ制御回路７２ａは、例えば、（ａ）ＣＧＲＯＭ５５の圧縮データを内蔵ＶＲＡＭ７１に転送する場合や、（ｂ）ＣＧＲＯＭ５５の圧縮データをプリロード（先読み）して外付けＤＲＡＭ５４に転送する場合や、（ｃ）プリロード領域の先読みデータを、内蔵ＶＲＡＭ７１に転送する場合に機能する。
On the other hand, the ChA control circuit 72a and the connection bus
ここで、ＣｈＡ制御回路７２ａは、ＣｈＢ制御回路７２ｂやＣｈＣ制御回路７２ｃと並行して動作可能に構成されており、上記した（ａ）～（ｃ）の動作は、ディスプレイリストＤＬの発行動作（図１７のＳＴ８，図２２のＰＴ１１）や、書換えリストＤＬ’の転送動作（図２２のＰＴ１０）と並行して実行可能となる。また、ＣｈＢ制御回路７２ｂとＣｈＣ制御回路７２ｃも、同時実行可能であり、例えば、ＣｈＢ制御回路７２ｂが機能する図２２のステップＰＴ１０の処理と、ＣｈＣ制御回路７２ｃが機能するステップＰＴ１１の処理は並行して実行可能である。但し、転送ポートレジスタTR_PORT は単一であるので、何れか一方（７２ｂ／７２ｃ）が転送ポートレジスタTR_PORT を使用しているタイミングでは、他方（７２ｃ／７２ｂ）は、転送ポートレジスタTR_PORT をアクセスすることはできない。
Here, the ChA control circuit 72a is configured to be operable in parallel with the
なお、ＣｈＡ制御回路７２ａの動作時に、接続バスアクセス調停回路７２ｅは、統合接続バスＩＣＭを経由する各記憶素子（ＣＧＲＯＭ５５、ＤＲＡＭ５４）とのデータ伝送を調停（Arbitration ）している。一方、IDXTBLアクセス調停回路７２ｆは、インデックステーブルIDXTBLに基づいてＣｈＡ制御回路７２ａを制御することで、内蔵ＶＲＡＭ７１とのデータ交信を調停している。なお、プリローダ７３が機能する実施例の場合、ＤＲＡＭ５４のＤＬバッファ領域ＢＵＦ’に保存された書換えリストＤＬ’は、接続バスアクセス調停回路７２ｅと、ＣｈＢ制御回路７２ｂを経由して描画回路７６に転送されることになる（図２３（ｂ）参照）。
When the ChA control circuit 72a is operating, the connection bus
上記の通り、本実施例のデータ転送回路７２は、各種の記憶リソース（Resource）から任意に選択されたデータ転送元と、各種の記憶リソース（Resource）から任意に選択されたデータ転送先との間で、高速のデータ転送を実現している。図１０から確認される通り、データ転送回路７２が機能する記憶リソースには、内蔵ＶＲＡＭ７１だけでなく、ＣＰＵＩＦ部５６、ＣＧバスＩＦ部８２、ＤＲＡＭＩＦ部８３を経由する外部デバイスも含まれる。
As described above, the
そして、ＣＧＲＯＭ５５から１回に取得すべきデータ量（メモリシーケンシャルREAD）のように、ＣｈＡ制御回路７２ａが機能する外部デバイスとのデータ転送量は、ＣｈＢ制御回路７２ｂやＣｈＣ制御回路７２ｃが機能するディスプレイリストＤＬの場合と比較して膨大であり、互いに、データ転送量が大きく相違する。
Then, the amount of data transferred to an external device on which the ChA control circuit 72a functions, such as the amount of data to be acquired from the CGROM 55 at one time (memory sequential READ), is the display on which the
ここで、これら各種のデータ転送について、単位データ量や総転送データ量を、細かく設定可能に構成することも考えらえるが、これでは、ＶＤＰ内部の制御動作が煩雑化し、円滑な転送動作が阻害される。そこで、本実施例では、データ転送の最低データ量Ｄｍｉｎを一意に規定すると共に、総転送データ量を、最低データ量ＤＴｍｉｎの整数倍となるよう制限することで、高速で円滑なデータ転送動作を実現している。特に限定されないが、実施例のデータ転送回路７２では、最低データ量Ｄｍｉｎ（単位データ量）を、２５６バイトとし、総転送データ量を、この整数倍に制限することにしている。
Here, for these various types of data transfer, it is conceivable to configure the unit data amount and total transfer data amount to be finely set, but this complicates the control operation inside the VDP and facilitates smooth transfer operation. Be hindered. Therefore, in this embodiment, the minimum data amount Dmin for data transfer is uniquely defined, and the total transfer data amount is limited to an integral multiple of the minimum data amount DTmin, so that high-speed and smooth data transfer operation can be performed. It has been realized. Although not particularly limited, in the
したがって、３２ｂｉｔ毎にＣＰＵバス制御部７２ｄのＦＩＦＯバッファに蓄積されたディスプレイリストＤＬの指示コマンド列は、その総量が最低データ量Ｄｍｉｎに達したタイミングで、ＣｈＢ制御回路７２ｂやＣｈＣ制御回路７２ｂに転送され、各々のＦＩＦＯバッファに蓄積されることになる。
Therefore, the instruction command sequence of the display list DL stored in the FIFO buffer of the CPU
ディスプレイリストＤＬは、一連の指示コマンドで構成されているが、本実施例では、転送ポートレジスタTR_PORT の書込み単位（３２ｂｉｔ）に対応して、ディスプレイリストＤＬは、コマンド長が、３２ｂｉｔの整数Ｎ倍（Ｎ＞０）の指示コマンドのみで構成されている。したがって、データ転送回路７２を経由して、ディスプレイリストＤＬの指示コマンドを受ける描画回路７６やプリローダ７３は、素早く円滑にコマンド解析処理（DL analyze）を開始することができる。なお、３２ｂｉｔの整数Ｎ倍のコマンド長は、その全てが有意ビットとは限らず、無意ビット(Don't care bit)も含んで、３２ｂｉｔの整数Ｎ倍という意味である。
The display list DL is composed of a series of instruction commands, but in this embodiment, the command length of the display list DL is an integer N times of 32 bits corresponding to the write unit (32 bits) of the transfer port register TR_PORT. It consists only of the instruction command (N> 0). Therefore, the
次に、プリローダ７３について説明する。先に概略説明した通り、プリローダ７３は、データ転送回路７２（ＣｈＣ制御回路７２ｂ）から転送されたディスプレイリストＤＬを解釈して、TXLOADコマンドが参照しているＣＧＲＯＭ５５上のＣＧデータを、予め、ＤＲＡＭ５４のプリロード領域に転送する回路である。また、プリローダ７３は、このTXLOADコマンドに関し、ＣＧデータの参照先を、転送後のアドレスに書換えた書換えリストＤＬ’を、ＤＲＡＭ５４のＤＬバッファＢＵＦ’に記憶する。なお、ＤＬバッファＢＵＦ’や、プリロード領域は、ＣＰＵリセット後の初期処理時（図１７のＳＴ３）に、予め確保されている。
Next, the
そして、書換えリストＤＬ’は、描画回路７６の描画動作の開始時に、データ転送回路７２の接続バスアクセス調停回路７２ｅや、ＣｈＢ制御回路７２ｂを経由して、描画回路７６のディスプレイリストアナライザ（DL Analyzer ）に転送される。そして、描画回路７６は、書換えリストＤＬ’に基づいて、描画動作を実行する。したがって、TXLOADコマンドなどに基づき、本来は、ＣＧＲＯＭ５５から取得すべきＣＧデータが、プリロード領域に先読みされているプリロードデータとして、ＤＲＡＭ５４のプリロード領域から取得される。この場合、プリロードデータは、上書き消去されない限り、繰り返し使用可能であり、プリロード領域にキャッシュヒットしたプリロードデータは、繰り返し再利用される。
Then, the rewrite list DL'is a display list analyzer (DL Analyzer) of the
本実施例では、十分な記憶容量を有する外付けＤＲＡＭ５４にプリロード領域を設定しているので、上記のキャッシュヒット機能が有効に機能する。また、外付けＤＲＡＭ５４の記憶容量が大きいので、例えば、複数フレーム分のＣＧデータを一気にプリロードする多重プリロードも可能である。すなわち、プリローダ７３の動作期間に関し、ＣＧデータの先読み動作を含んだ一連のプリロード動作の動作期間を、ＶＤＰ回路５２の間欠動作時の動作周期δの整数倍の範囲内で、適宜に設定することで多重プリロードが実現される。
In this embodiment, since the preload area is set in the
但し、以下の説明では、便宜上、多重プリロードのない実施例について説明するので、実施例のプリローダ７３は、一動作周期（δ）の間に、一フレーム分のプリロード動作を完了することにする。なお、図１７に関し後述するように、本実施例では、ＶＤＰ回路５２の間欠動作時の動作周期δは、表示装置ＤＳ１の垂直同期信号の２倍周期である１／３０秒である。
However, in the following description, for convenience, an embodiment without multiple preloads will be described. Therefore, the
次に、描画回路７６は、データ転送回路７２を経由して転送されたディスプレイリストＤＬや書換えリストＤＬ’の指示コマンド列を順番に解析して、グラフィックスデコーダ７５やジオメトリエンジン７７などと協働して、ＶＲＡＭ７１に形成されたフレームバッファに、各表示装置ＤＳ１，ＤＳ２の一フレーム分の画像を描画する回路である。
Next, the
上記の通り、プリローダ７３を機能させる実施例では、書換えリストＤＬ’のＣＧデータの参照先は、ＣＧＲＯＭ５５ではなく、ＤＲＡＭ５４に設定されたプリロード領域である。そのため、描画回路７６による描画の実行中に生じるＣＧデータへのシーケンシャルアクセスを迅速に実行することができ、動きの激しい高解像度の動画についても問題なく描画することができる。すなわち、本実施例によれば、ＣＧＲＯＭ５５として、安価なＳＡＴＡモジュールを活用しつつ、複雑高度な画像演出を実行することができる。
As described above, in the embodiment in which the
ところで、プリローダ７３を機能させるか否かに拘らず、ディスプレイリストＤＬや書換えリストＤＬ’の転送時に、仮にデータ化けが発生しても、描画回路７６は、これを検出することはできない。また、ノイズなどの影響で、描画回路７６がフリーズして、内蔵ＶＲＡＭ７１のREAD／WRITE アクセスが異常停止することも有り得る。そこで、本実施例では、描画回路７６が不合理な指示コマンド（analyze 不能のビット並び）を検出した場合や、一定期間、内蔵ＶＲＡＭ７１に対してREAD／WRITE アクセスがない場合には、描画異常割込みを発生させるよう構成されている（描画異常割込みが許可状態）。なお、この点は、図１７（ｄ）に関して後述する。
By the way, regardless of whether or not the
次に、図９に関して説明した通り、ＶＲＡＭ７１の任意領域(c) に確保されたフレームバッファＦＢは、描画領域と読出領域に区分されたダブルバッファであり、２つの領域を、交互に用途を切り替えて使用する。また、本実施例では、２つの表示装置ＤＳ１，ＤＳ２が接続されているので、図９に示す通り、２区画のフレームバッファＦＢａ／ＦＢｂが確保されている。したがって、描画回路７６は、表示装置ＤＳ１用のフレームバッファＦＢａの描画領域（書込み領域）に、一フレーム分の画像データを描画すると共に、表示装置ＤＳ２用のフレームバッファＦＢａの描画領域（書込み領域）に、一フレーム分の画像データを描画することになる。なお、描画領域に、画像データが書込まれているとき、表示回路７４は、他方の読出領域（表示領域）の画像データを読み出して、各表示装置ＤＳ１，ＤＳ２に出力する。
Next, as described with respect to FIG. 9, the frame buffer FB secured in the arbitrary area (c) of the
表示回路７４は、フレームバッファＦＢａ，ＦＢｂの画像データを読み出して、最終的な画像処理を施した上で出力する回路である（図１１）参照）。最終的な画像処理には、例えば、画像を拡大／縮小するスケーラのスケーリング処理、微妙なカラー補正処理、画像全体の量子化誤差が最小化するディザリング処理が含まれている。そして、これらの画像処理を経たデジタルＲＧＢ信号（合計２４ｂｉｔ）が、水平同期信号や垂直同期信号と共に出力される。図１１に示す通り、本実施例では、上記の動作を並列的に実行する３系統の表示回路Ａ／Ｂ／Ｃが設けられており、各表示回路７４Ａ～７４Ｃは、各々に対応するフレームバッファＦＢａ／ＦＢｂ／ＦＢｃの画像データを読み出して、上記の最終画像処理を実行する。但し、本実施例では、表示装置は２個であるので、フレームバッファＦＢｃは確保されておらず、表示回路７４Ｃが機能することもない。
The
この動作に関連して、この実施例の出力選択部７９は、表示回路７４Ａの出力信号を、ＬＶＤＳ部８０ａに伝送し、表示回路７４Ｂの出力信号を、ＬＶＤＳ部８０ｂに伝送している（図１１）。そして、ＬＶＤＳ部８０ａは、画像データ（合計２４ｂｉｔのデジタルＲＧＢ信号）をＬＶＤＳ信号に変換して、クロック信号を伝送する一対を加えて、全五対の差動信号としてメイン表示装置ＤＳ１に出力している。なお、メイン表示装置ＤＳ１には、ＬＶＤＳ信号の変換受信部ＲＶが内蔵されており、ＬＶＤＳ信号からＲＧＢ信号を復元して、表示回路７４Ａの出力に対応する画像を表示している。
In connection with this operation, the
この点は、ＬＶＤＳ部８０ｂも同様であり、各８ｂｉｔのデジタルＲＧＢ信号の合計２４ｂｉｔについて、クロック信号を伝送する一対を加えて、全五対の差動信号として変換受信部ＲＶに出力し、サブ表示装置ＤＳ２が変換受信部ＲＶから受ける合計２４ｂｉｔのＲＧＢ信号による画像表示を実現している。そのため、サブ表示装置ＤＳ２と、メイン表示装置ＤＳ１は、２８＊２８＊２８の解像度を有することになる。
This point is the same for the
なお、必ずしもＬＶＤＳ信号とする必要は無く、例えば伝送距離が短い場合には、デジタルＲＧＢ信号を、デジタルＲＧＢ部８０ｃを経由して、そのまま表示装置に伝送するか、或いは、伝送距離が長い場合には、デジタルＲＧＢ信号を、変換送信部ＴＲ’において、Ｖ－Ｂｙ－ｏｎｅ（登録商標）信号に変換して変換受信部ＲＶ’に伝送した後、変換受信部ＲＶ’においてデジタルＲＧＢ信号に戻すのも好適である。なお、図１１の破線は、この動作態様を示しているが、出力選択部７９の動作を適宜に設定することで、表示回路７４Ａ～７４Ｃの何れの出力信号であっても上記の動作が可能となる。
It is not always necessary to use an LVDS signal. For example, when the transmission distance is short, the digital RGB signal is transmitted to the display device as it is via the
ところで、本実施例の場合、各表示回路７４Ａ～７４Ｂには、表示タイミングに対して、表示データの生成が間に合わなかったUnderrun異常をカウントするアンダーランカウンタＵＲＣＮＴａ～ＵＲＣＮＴｃが設けられている（図１１参照）。そして、このアンダーランカウンタＵＲＣＮＴａ～ＵＲＣＮＴｃのカウンタ値は、アンダーラン異常が発生するとVBLANK毎に自動的に加算されるよう構成されている。
By the way, in the case of this embodiment, the
次に、ＳＭＣ部７８（Serial Management Controller）は、ＬＥＤコントローラとＭｏｔｏｒコントローラとを内蔵した複合コントコントローラである。そして、外部基板に搭載したＬＥＤ／Ｍｏｔｏｒドライバ（シフトレジスタを内蔵するドライバＩＣ）に対して、クロック信号に同期してＬＥＤ駆動信号やモータ駆動信号を出力する一方、適宜なタイミングで、ラッチパルスを出力可能に構成されている。 Next, the SMC unit 78 (Serial Management Controller) is a composite controller having a built-in LED controller and Motor controller. Then, while outputting the LED drive signal and the motor drive signal in synchronization with the clock signal to the LED / Motor driver (driver IC with a built-in shift register) mounted on the external board, the latch pulse is output at an appropriate timing. It is configured to be outputable.
上記したＶＤＰ回路５２の内部回路及びその動作に関し、内部回路が実行すべき動作内容は、演出制御ＣＰＵ６３が、制御レジスタ群７０に設定する動作パラメータ（設定値）で規定され、ＶＤＰ回路５２の実行状態は、制御レジスタ群７０の動作ステイタス値をREADすることで特定できるようになっている。制御レジスタ群７０は、演出制御ＣＰＵ６３のメモリマップ上、１Ｍバイト程度のアドレス空間（０～ＦＦＦＦＦＨ）にマッピングされた多数のＶＤＰレジスタＲＧｉｊを意味し、演出制御ＣＰＵ６３は、ＣＰＵＩＦ部８１を経由して動作パラメータのWRITE （設定）動作と、動作ステイタス値のREAD動作を実行するようになっている（図５（ｂ）参照）。
Regarding the internal circuit of the
制御レジスタ群７０（ＶＤＰレジスタＲＧｉｊ）には、割り込み動作などシステム動作に関する初期設定値が書込まれる「システム制御レジスタ」と、内蔵ＶＲＡＭにＡＡＣ領域(a) やページ領域(b) を確定する共に、インデックステーブルIDXTBLを構築又は変更などに関する「インデックステーブルレジスタ」と、演出制御ＣＰＵ６３とＶＤＰ回路５２の内部回路との間のデータ転送回路７２によるデータ転送処理に関する設定値などが書込まれる「データ転送レジスタ」と、グラフィックスデコーダ７５の実行状況を特定する「ＧＤＥＣレジスタ」と、指示コマンドや描画回路７６に関する設定値が書込まれる「描画レジスタ」と、プリローダ７３の動作に関する設定値が書込まれる「プリローダレジスタ」と、表示回路７４の動作に関する設定値が書込まれる「表示レジスタ」と、ＬＥＤコントローラ（ＳＭＣ部７８）に関する設定値が書込まれる「ＬＥＤ制御レジスタ」と、Ｍｏｔｏｒコントローラ（ＳＭＣ部７８）に関する設定値が書込まれる「モータ制御レジスタ」と、音声回路ＳＮＤに関する設定値が書込まれる「音声制御レジスタＳＲＧ」と、が含まれている。但し、本実施例では、音声回路ＳＮＤを活用していない。
In the control register group 70 (VDP register RGij), the "system control register" in which the initial setting values related to the system operation such as the interrupt operation are written, and the AAC area (a) and the page area (b) are determined in the built-in VRAM. , "Index table register" related to building or changing index table IDXTBL, and "data transfer" in which setting values related to data transfer processing by the
何れにしても、以下の説明では、制御レジスタ群７０に含まれる一又は複数のレジスタＲＧｉｊを、上記した個別名称で呼ぶ場合と、ＶＤＰレジスタＲＧｉｊと総称することがあるが、何れにしても、演出制御ＣＰＵ６３は、所定のＶＤＰレジスタＲＧｉｊに、適宜な設定値を書込むことで、ＶＤＰ回路５２の内部動作を制御している。具体的には、演出制御ＣＰＵ６３は、適宜な時間間隔で更新するディスプレイリストＤＬと、所定のＶＤＰレジスタＲＧｉｊへの設定値に基づいて、所定の画像演出を実現している。なお、この実施例では、ランプ演出やモータ演出も含め、演出制御ＣＰＵ６３が担当するので、ＶＤＰレジスタＲＧｉｊには、ＬＥＤ制御レジスタやモータ制御レジスタも含まれる。
In any case, in the following description, one or more registers RGij included in the
続いて、上記したＣＰＵ回路５１とＶＤＰ回路５２とを内蔵した複合チップ５０によって実現される、画像演出、音声演出、モータ演出、及び、ランプ演出の統一的な演出制御動作について説明する。
Subsequently, a unified effect control operation of image effect, sound effect, motor effect, and lamp effect realized by the
本実施例の場合、複合チップ５０の動作は、電源投入や異常リセットによるパワーオンリセット動作（図１２（ａ）参照）によって開始され、初期設定プログラム（ブートプログラム）Ｐｉｎｉｔによる初期設定処理（ＳＰ１～ＳＰ９）を経て、演出制御プログラムＭａｉｎ及び割込み処理プログラム（ベクタハンドラ）Ｖｏｐｔによるメイン制御処理（ＳＰ１０）に移行するよう構成されている。メイン制御処理については、図１４（ａ）に、その導入部の処理内容が記載されており、本体部の処理内容が図１７（ａ）に記載されている。なお、図１４のステップＳＰ２７の処理は、図１７（ａ）のステップＳＴ１～ＳＴ３の処理を含んでいる。
In the case of this embodiment, the operation of the
以上を踏まえて、パワーオンリセット動作について図１２（ａ）に基づいて説明する。電源投入時など、システムリセット信号ＳＹＳが所定の期間（アサート期間）Ｌレベルを維持すると、全ての動作制御レジスタＲＥＧや、全てのＶＤＰレジスタＲＧｉｊは、所定のデフォルト値に自動設定される。そして、その後、システムリセット信号ＳＹＳがＨレベル（ネゲートレベル）に変化すると、本実施例では、最初に、アドレス空間ＣＳ０の先頭番地からの３２ｂｉｔデータが、演出制御ＣＰＵ６３のプログラムカウンタＰＣに設定され、これに続く３２ｂｉｔデータが、スタックポインタＳＰに設定されるよう構成されている。なお、図７や図１３（ｃ）では、プログラムカウンタＰＣやスタックポインタＳＰの初期値を記憶するメモリの先頭領域をベクタテーブルＶＥＣＴと称している。
Based on the above, the power-on reset operation will be described with reference to FIG. 12 (a). When the system reset signal SYS maintains the L level for a predetermined period (assert period), such as when the power is turned on, all the operation control registers REG and all VDP registers RGij are automatically set to predetermined default values. After that, when the system reset signal SYS changes to the H level (negate level), in this embodiment, first, the 32-bit data from the head address of the address space CS0 is set in the program counter PC of the
図１２（ｂ）に示す通り、このベクタテーブルＶＥＣＴには、優先度と割込み要因などを特定するベクタ番号と、アドレス情報とが対応して記憶されている。ベクタ番号は、その番号が小さいほど優先度が高いが、例えば、ベクタ番号１１は、マスク不能割込み（ＮＭＩ）であって、アドレス情報として、ＮＭＩ割込み時に実行される割込み処理プログラムの先頭アドレスが記憶されている。また、ベクタ番号６４は、ＶＤＰからの内部割込み（VDP_IRQ0）であって、アドレス情報として、VDP_IRQ0割込み時に実行される割込み処理プログラムの先頭アドレスが記憶されている。
As shown in FIG. 12B, the vector table VECT stores the vector number for specifying the priority, the interrupt factor, and the like, and the address information in correspondence with each other. The smaller the vector number, the higher the priority. For example, the
割込み優先度は、図１４（ｄ）に示す通りであるので、ベクタ番号６４より小さいベクタ番号の欄には、制御コマンド受信割込みIRQ_CMD と、２０μＳタイマ割込みと、１ｍＳタイマ割込みについて、割込み処理プログラムの先頭アドレスが各々記憶されていることになる。一方、ベクタ番号６４より大きいベクタ番号の欄には、VDP_IRQ １より優先度が低い割込み処理プログラム（IRQ_SND ，IRQ_RTC など）の先頭アドレスが各々記憶されている。
Since the interrupt priority is as shown in FIG. 14 (d), in the column of the vector number smaller than the
また、ベクタテーブルＶＥＣＴにおいて、ベクタ番号０とベクタ番号１は、パワーオンリセット時にＣＰＵのプログラムカウンタと、スタックポインタに自動設定されるべき、設定値が規定されている。図１２（ｂ）に示す通り、この実施例では、パワーオンリセット時（リセットアサート期間）の内部動作として、４バイトデータ「＊＊＊＊」が、プログラムカウンタＰＣに設定され、４バイトデータ「＋＋＋＋」がスタックポインタＳＰに設定される。なお、「＊＊＊＊」は、アドレス空間ＣＳ０に不揮発的に記憶されている初期設定プログラムＰｉｎｉｔ（図１２のＳＰ１～ＳＰ９）の先頭アドレス値であり、「＋＋＋＋」は、内蔵ＲＡＭ５９に確保された、ＬＩＦＯ（Last-In First-Out ）方式で機能するスタック領域の先端又は終端のアドレス値である。
Further, in the vector table VECT,
なお、本実施例では、レジスタバンクＲＢｉを有効活用するので、割込み処理時に、スタック領域が消費されることなく、それほどのメモリ容量は必要とされない。すなわち、本実施例では、スタック領域は、専ら、関数処理や、サブルーチン処理において活用される。 In this embodiment, since the register bank RBi is effectively used, the stack area is not consumed at the time of interrupt processing, and a large amount of memory capacity is not required. That is, in this embodiment, the stack area is exclusively used in function processing and subroutine processing.
以上の動作の結果、その後、演出制御ＣＰＵ６３は、アドレス値「＊＊＊＊」以降に記載された初期設定プログラムＰｉｎｉｔを実行することになる。但し、アドレス空間ＣＳ０のメモリREAD動作は、バスステートコントローラ６６（図６）の動作を規定する動作制御レジスタＲＥＧのデフォルト値（初期値）に基づいて実行される。この動作制御レジスタＲＥＧの初期値は、リセットアサート期間（システムリセット信号ＳＹＳがＬレベルを維持する図４（ｄ）に示す期間）に自動的に設定される値であり、アドレス空間ＣＳ０を、如何なるメモリデバイスで構成しても、問題なくREADアクセスできるよう、最遅READアクセス動作（デフォルトアクセス動作）に設定されている。
As a result of the above operation, after that, the
そこで、このデフォルトアクセス動作を、最適なアクセス動作に変更するべく、最初に、アドレス空間ＣＳ０に対するバスステートコントローラ６６（図６）の動作を規定する所定の動作制御レジスタＲＥＧに最適値を設定する（ＳＰ１）。すなわち、初期設定プログラムＰｉｎｉｔ（ＳＰ１～ＳＰ９）、演出制御プログラムＭａｉｎＢ（ＳＰ１０）、定数データなどを格納したＰＲＯＭ５３をアクセスする場合のメモリREAD動作を、メモリデバイスに合わせて最適化するべく、バス幅やページアクセスの有無を設定すると共に、チップセレク信号ＣＳ０や、READ制御信号や、WRITE 制御信号その他の動作タイミングを最適設定する（図３５参照）。
Therefore, in order to change this default access operation to the optimum access operation, first, an optimum value is set in a predetermined operation control register REG that defines the operation of the bus state controller 66 (FIG. 6) with respect to the address space CS0 (. SP1). That is, in order to optimize the memory READ operation when accessing the initial setting program Pinit (SP1 to SP9), the effect control program MainB (SP10), the
以上の設定の結果、ステップＳＰ２以降の処理は、アドレス空間ＣＳ０に記憶されているプログラムを、最適にメモリREADして実行されることになる。そこで、次に、演出制御ＣＰＵ６３が、ＶＤＰレジスタＲＧｉｊをアクセスする場合のREAD／WRITE アクセス動作を最適化するべく、ＶＤＰレジスタＲＧｉｊに対するバスステートコントローラ６６（図６）の動作を規定する所定の動作制御レジスタＲＥＧに最適値を設定する（ＳＰ２）。
As a result of the above settings, the processes after step SP2 are executed by optimally READing the memory stored in the address space CS0. Therefore, next, in order to optimize the READ / WRITE access operation when the
先に説明した通り、本実施例では、ＶＤＰレジスタＲＧｉｊは、演出制御ＣＰＵ６３のアドレス空間ＣＳ７に位置付けられているので、チップセレク信号ＣＳ７や、その他の制御信号の動作タイミングを最適設定するべく所定の動作制御レジスタＲＥＧに所定値を書込むことになる。
As described above, in the present embodiment, since the VDP register RGij is positioned in the address space CS7 of the
続いて、特定のＶＤＰレジスタＲＧｉｊのレジスタ値を読み出して、その値が所定値（デバイスコード）か否かを判定する（ＳＰ３）。これは、ＶＤＰ回路５２のシステムクロックが安定化したことの確認判定である。すなわち、ＶＤＰ回路５２は、PLLREF端子に供給される発振器ＯＳＣ２の発振出力に基づいて動作するが、このＶＤＰ回路５２が、ＣＰＵ回路５１からの指令（つまり、ＶＤＰレジスタＲＧｉｊへの設定など）を正常に受け付け可能か否かの判定である。
Subsequently, the register value of the specific VDP register RGij is read out, and it is determined whether or not the value is a predetermined value (device code) (SP3). This is a confirmation determination that the system clock of the
そして、デバイスコードの読出し処理（ＳＰ３）によって、システムクロックが安定化したことが確認できれば、その後は、ＶＤＰ回路５２の正常動作を期待できるので、所定のＶＤＰレジスタＲＧｉｊに対する設定処理を実行する（ＳＰ４～ＳＰ６）。具体的には、先ず、演出制御ＣＰＵ６３からＶＤＰレジスタＲＧｉｊをアクセスする場合のエンディアン設定（ビッグ／リトル）や、データバス幅を設定する（ＳＰ４）。
Then, if it is confirmed that the system clock is stabilized by the device code reading process (SP3), then the normal operation of the
なお、本実施例では、設定値の最上位ビット(Most significant Bit)を、ＶＤＰレジスタＲＧｉｊの最上位ビットに格納するビックエンディアンに設定し、データ３２バス幅を３２ｂｉｔに設定するが、これらの設定値が、仮に、デフォルト値と同じであれば、これらの設定処理を省略することもできる（以下の処理も同様）。
In this embodiment, the most significant bit of the set value is set to the big endian stored in the most significant bit of the VDP register RGij, and the
次に、ＶＤＰ回路からＣＰＵ回路への内部割込み（VDP_IRQ0，VDP_IRQ1，VDP_IRQ2，VDP_IRQ3）について、割込み有意レベル（Ｈ／Ｌ）を設定し、PLLREF端子( 図５（ａ）参照）へのクロック信号（リファレンスクロック）に基づいてＤＤＲ（ＤＲＡＭ５４）を機能させる旨を設定する（ＳＰ４）。なお、PLLREF端子に、発振器ＯＳＣ２のリファレンスクロックが供給されることは図５（ａ）に関して説明した通りである。 Next, for the internal interrupts (VDP_IRQ0, VDP_IRQ1, VDP_IRQ2, VDP_IRQ3) from the VDP circuit to the CPU circuit, the interrupt significance level (H / L) is set, and the clock signal to the PLLREF terminal (see FIG. 5A) (see FIG. 5A). It is set to make the DDR (DRAM54) function based on the reference clock) (SP4). It should be noted that the reference clock of the oscillator OSC2 is supplied to the PLLREF terminal as described with respect to FIG. 5A.
続いて、図７に示すメモリマップを実現するべく、アドレス空間ＣＳ１～ＣＳ６を定義する（ＳＰ５）。先に説明した通り、アドレス空間ＣＳ３は、音声プロセッサ２７の内部レジスタに付与され、アドレス空間ＣＳ４は、ＲＴＣ３８の内部レジスタやＳＲＡＭ３９のアドレス空間に付与され、アドレス空間ＣＳ５は、外付けＤＲＡＭ（ＤＤＲ）５４に付与され、アドレス空間ＣＳ６は、内蔵ＣＰＵのワークメモリ５７に付与される。
Subsequently, the address spaces CS1 to CS6 are defined (SP5) in order to realize the memory map shown in FIG. 7. As described above, the address space CS3 is assigned to the internal register of the
なお、ＶＤＰレジスタＲＧｉｊが、アドレス空間ＣＳ７に割り当てられることは固定的に規定されているので、アドレス空間ＣＳ７の定義処理は不要である。また、アドレス空間ＣＳ０は、ＣＰＵ回路５１のメモリマップ０ｘ０００００００００番地以降であることは予め固定的に規定されており、この規定を前提として、アドレス空間ＣＳ０が、ＣＧＲＯＭ５５に確保されているか、その他のメモリデバイスに付与されるかは、HBTSL 端子のＨ／Ｌレベルで規定される。
Since it is fixedly specified that the VDP register RGij is assigned to the address space CS7, the definition process of the address space CS7 is unnecessary. Further, it is fixedly defined in advance that the address space CS0 is after the memory map address 0x000000000000 of the
先に説明した通り、本実施例では、HBTSL 端子＝Ｌとなっており、ＣＧＲＯＭ５５以外にアドレス空間ＣＳ０が定義されていることが示されている。そして、ＣＧＲＯＭ５５以外である制御メモリ５３の具体的なバス幅や、最適なアクセス動作については、ステップＳＰ１において設定済みであるので、アドレス空間ＣＳ０についても、ステップＳＰ５の処理は不要である。
As described above, in this embodiment, the HBTSL terminal = L, and it is shown that the address space CS0 is defined in addition to the CGROM55. Since the specific bus width of the
続いて、ステップＳＰ５の処理で定義されたアドレス空間ＣＳ１～ＣＳ６について、各アドレス空間ＣＳｉをアクセスする場合のバス幅やページアクセスの有無について、所定の動作制御レジスタＲＥＧに所定値を書込む（ＳＰ６）。また、チップセレク信号ＣＳｉその他を最適設定するべく、所定の動作制御レジスタＲＥＧに所定値を書込む（ＳＰ６）。これらの処理は、ステップＳＰ１やＳＰ２の処理と同様の内容であり、バスステートコントローラ６６（図６）の動作を規定する動作制御レジスタへの書込み処理によって、チップセレク信号ＣＳｉ、READ制御信号、WRITE 制御信号、その他の動作タイミングが最適に設定される。 Subsequently, for the address spaces CS1 to CS6 defined in the process of step SP5, a predetermined value is written in a predetermined operation control register REG regarding the bus width and the presence / absence of page access when accessing each address space CSi (SP6). ). Further, in order to optimally set the chip selection signal CSi and others, a predetermined value is written in a predetermined operation control register REG (SP6). These processes have the same contents as the processes of steps SP1 and SP2, and are the chip select signal CSi, the READ control signal, and the WRITE by the write process to the operation control register that defines the operation of the bus state controller 66 (FIG. 6). The control signal and other operation timings are optimally set.
続いて、ＷＤＴ回路５８にクリア信号を出力することで、異常リセットを回避する（ＳＰ７）。これは、電源投入後、ＷＤＴ回路５８が自動的に動作を開始することを考慮したものであり、この後も、繰り返し同様の処理が実行される。なお、ステップＳＰ９の処理は、サブルーチンＳＰ７として制御メモリ５３に格納されているが、ステップＳＰ９の終了時までは、制御メモリ５３のサブルーチンＳＰ７が呼び出され、ステップＳＰ９の終了後は、外付けＤＲＡＭ５４に転送された別のサブルーチンＳＰ７’が呼び出されて実行される。
Subsequently, a clear signal is output to the
続いて、アドレス空間ＣＳ０に格納されているプログラムやデータのうち、図１２（ｂ）や図１３（ｃ）に示すベクタハンドラＶｏｐｔ（割込み処理プログラム）、エラー復帰処理プログラムＰｉｒａｍ、演出制御プログラムＭａｉｎＢ、初期値有り変数Ｄ、及び、定数データＣを、外付けＤＲＡＭ５４や、内蔵ＲＡＭ５９に転送する（ＳＰ８）。なお、初期値有り変数Ｄとは、所定の変数領域に記憶されている初期値データを意味する。このメモリセクションの初期化処理（ＳＰ８）は、演出制御処理の高速化を図るため、プログラムやデータを転送する処理であり、アクセス速度に劣るＲＯＭへのアクセスを回避するための処理である。
Next, among the programs and data stored in the address space CS0, the vector handler Vopt (interrupt processing program) shown in FIGS. 12 (b) and 13 (c), the error return processing program Piram, the effect control program MainB, The variable D with an initial value and the constant data C are transferred to the
そして、次に、レジスタバンクＲＢｉを使用する旨の設定をする（ＳＰ９）。そのため、その後は、割込み処理時に、レジスタバンクＲＢ０～ＲＢ１４が機能することになり、割込み処理が迅速化されると共に、スタック領域の消費が緩和される。 Then, next, the setting to use the register bank RBi is made (SP9). Therefore, after that, the register banks RB0 to RB14 function at the time of interrupt processing, the interrupt processing is speeded up, and the consumption of the stack area is alleviated.
以上の処理は、アドレス空間ＣＳ０である制御メモリ５３に格納されている「初期設定プログラムＰｉｎｉｔ」の実行によって実現される（図１３（ｃ）参照）。そして、この初期設定プログラムＰｉｎｉｔの実行が終われば、続いて、演出制御プログラムＭａｉｎによるメイン制御処理を実行する（ＳＰ１０）。ここで、メイン制御処理の実行とは、ステップＳＰ８の転送処理によって、制御メモリ５３から外付けＤＲＡＭ５４に転送された「演出制御プログラムＭａｉｎ」の実行を意味する（図１２（ｂ）参照）。
The above processing is realized by executing the "initial setting program Pinit" stored in the
メイン制御処理（演出制御プログラムＭａｉｎ）の具体的な内容については、図１４（ａ）や、図１７（ａ）に基づいて説明するが、それに先行して、メモリセクションの初期化処理（ＳＰ８）について説明する。図１３（ａ）に示す通り、メモリセクションの初期化処理（ＳＰ８）では、最初に複数チャネルのＤＭＡＣを動作停止状態に初期設定する。なお、この処理は、念のための形式的な処理に過ぎない。 The specific contents of the main control process (staging control program Main) will be described with reference to FIGS. 14 (a) and 17 (a), but prior to that, the memory section initialization process (SP8) Will be explained. As shown in FIG. 13A, in the memory section initialization process (SP8), the DMACs of a plurality of channels are first initially set to the operation stop state. Note that this process is just a formal process just in case.
以上の処理が終われば、所定チャネルのＤＭＡＣｉを起動させて、制御メモリ５３の記憶されているベクタハンドラＶｏｐｔ（割込み処理プログラム）を、内蔵ＲＡＭ５９に、ノンストップ転送方式（図８（ｂ３）参照）でＤＭＡ転送する。本実施例では、割込み処理プログラムＶｏｐｔを内蔵ＲＡＭ５９に転送するので、外付けＤＲＡＭ５４の異常時においても、適切な異常対応処理が可能となる。
When the above processing is completed, DMACi of a predetermined channel is activated, and the vector handler Vopt (interrupt processing program) stored in the
その後の処理も同じであり、所定チャネルのＤＭＡＣｉを使用して、ノンストップ転送方式で実行され、エラー復帰処理プログラムＰｉｒａｍを内蔵ＲＡＭ５９にＤＭＡ転送する（ＳＰ６２）。本実施例では、エラー復帰処理プログラムＰｉｒａｍを内蔵ＲＡＭ５９に転送するので、エラー復帰処理において、周辺回路を確実にリセット状態にすることができる。例えば、エラー復帰処理プログラムＰｉｒａｍを、内蔵ＲＡＭ５９以外の例えば外付けＤＲＡＭ５４に転送すると、エラー復帰処理時に、外付けＤＲＡＭ５４をリセット処理できないことになる。
Subsequent processing is also the same, and is executed by the non-stop transfer method using DMACi of a predetermined channel, and the error recovery processing program Pilam is DMA-transferred to the built-in RAM 59 (SP62). In this embodiment, since the error recovery processing program Pilam is transferred to the built-in
次に、演出制御プログラムＭａｉｎを、外付けＤＲＡＭ５４にＤＭＡ転送し（ＳＰ６３）、定数データＣを、外付けＤＲＡＭ５４にＤＭＡ転送する（ＳＰ６４）。定数データには、演出抽選に使用する抽選データや、図１７（ｂ）に示す各種の駆動データテーブルにおける、ランプ駆動データやモータ駆動データが含まれる。また、初期値の有る変数Ｄを、外付けＤＲＡＭ５４にＤＭＡ転送するが（ＳＰ６５）、これら何れも、所定チャネルのＤＭＡＣｉを使用したノンストップ転送方式で実行される。 Next, the effect control program Main is DMA-transferred to the external DRAM 54 (SP63), and the constant data C is DMA-transferred to the external DRAM 54 (SP64). The constant data includes lottery data used for the staging lottery, lamp drive data, and motor drive data in various drive data tables shown in FIG. 17B. Further, the variable D having an initial value is DMA-transferred to the external DRAM 54 (SP65), and all of these are executed by a non-stop transfer method using DMACi of a predetermined channel.
最後に、外付けＤＲＡＭの変数領域Ｂの先頭にクリアデータを書込む（ＳＰ６６）。この先頭アドレスを、仮にＡＤｂとすると、その後のＤＭＡ転送処理では、転送元アドレスをＡＤｂとし、転送先アドレスをＡＤｂ＋１と初期設定した後、各アドレス値ＡＤｂ，ＡＤｂ＋１をインクリメント処理しつつ、このクリアデータを拡散させることで、変数領域Ｂのクリア処理を実行することになる（ＳＰ６７）。
Finally, the clear data is written at the beginning of the variable area B of the external DRAM (SP66). Assuming that this start address is ADb, in the subsequent DMA transfer processing, the transfer source address is set to ADb, the transfer destination address is initially set to
以上説明したステップＳＰ６１～ＳＰ６６、及びステップＳＰ６７の処理は、何れも、類似の動作であり図１３（ｂ）に示す通りである。すなわち、先ず、所定チャネルのＤＭＡＣｉに関し、ＤＭＡ転送条件として、（１）サイクルスチール転送モード、（２）ノンストップ転送方式を採り、（３）Sourceと Destinationのアドレス値をincrement 更新すると、設定する（ＳＰ６８）。 The processes of steps SP61 to SP66 and steps SP67 described above are all similar operations and are as shown in FIG. 13 (b). That is, first, regarding DMACi of a predetermined channel, as DMA transfer conditions, (1) cycle steal transfer mode, (2) non-stop transfer method is adopted, and (3) the address values of Source and Destination are updated by increment (setting). SP68).
次に、転送元Sourceアドレスと、転送先Destination アドレスの初期値を設定し（ＳＰ６９）、転送サイズを設定し、割込み禁止などに設定した上で（ＳＰ７０）、ＤＭＡ転送の動作を開始させる（ＳＰ７１）。なお、ステップＳＰ６８～ＳＰ７１の設定は、何れも所定の動作制御レジスタＲＥＧへの設定動作によって実現される。 Next, set the initial values of the transfer source source address and transfer destination destination address (SP69), set the transfer size, set interrupt prohibition, etc. (SP70), and then start the DMA transfer operation (SP71). ). The settings of steps SP68 to SP71 are all realized by the setting operation in the predetermined operation control register REG.
このメモリセクションの初期化処理では、ＤＭＡ転送終了の割込みを禁止設定しているので（ＳＰ７０）、ＤＭＡ転送の動作を開始させた後は、所定の動作制御レジスタＲＥＧのステイタスフラグを、繰り返しREADアクセスして、ＤＭＡ転送の終了を待つ（ＳＰ７２）。但し、動作終了までの処理時間を考慮して、ＷＤＴ回路５８に対して、クリア信号を繰り返し出力する（ＳＰ７３）。そして、ＤＭＡ転送の終了時には、所定の動作制御レジスタＲＥＧへの設定動作に基づいてＤＭＡＣｉを停止設定する。 In the initialization process of this memory section, the interrupt for the end of DMA transfer is prohibited (SP70). Therefore, after starting the operation of DMA transfer, the status flag of the predetermined operation control register REG is repeatedly READ-accessed. Then, it waits for the end of DMA transfer (SP72). However, in consideration of the processing time until the end of the operation, the clear signal is repeatedly output to the WDT circuit 58 (SP73). Then, at the end of the DMA transfer, the DMACi is stopped and set based on the setting operation in the predetermined operation control register REG.
続いて、メイン制御処理の動作内容について図１４～図１７に基づいて説明する。先に説明した通り、メイン制御処理については、図１４（ａ）に、その導入部（ＳＰ２０～ＳＰ２７）の処理内容が記載されており、本体部（ＳＴ４～ＳＴ１４）の処理内容が図１７（ａ）に記載されている。なお、図１４のステップＳＰ２７の処理は、図１７（ａ）のステップＳＴ１～ＳＴ３の処理を含んでいる。 Subsequently, the operation contents of the main control process will be described with reference to FIGS. 14 to 17. As described above, regarding the main control process, the processing content of the introduction unit (SP20 to SP27) is described in FIG. 14A, and the processing content of the main body unit (ST4 to ST14) is shown in FIG. 17 (ST4 to ST14). It is described in a). The process of step SP27 in FIG. 14 includes the processes of steps ST1 to ST3 in FIG. 17 (a).
図１４（ａ）に示す通り、メイン制御処理（導入部）では、最初に、ＣＧＲＯＭ５５について、そのバス幅やＲＯＭデバイスの種別を特定する（ＳＰ２０）。具体的には、図１５（ａ）に示す通りであり、ＣＧＲＯＭ５５とのインタフェイスを司るＣＧバスの動作状態を特定する所定のＶＤＰレジスタＲＧｉｊ（例えばＣＧバスStatusレジスタ）をREADアクセスして（ＳＰ８０）、ＣＧバスについて動作設定が可能か否かを判定する（ＳＰ８１）。
As shown in FIG. 14A, in the main control process (introduction unit), first, the bus width and the type of the ROM device of the
ここで、ＣＧバスStatusレジスタの値が１であれば、ＣＧバスの内部回路がリセット動作中であることを意味し、ＶＤＰレジスタＲＧｉｊへの設定値を受け付けることができないことを意味する。そこで、ＣＧバスStatusレジスタの値が１から０に変化していることを確認した上で（ＳＰ８１）、ＣＧＲＯＭを構成するメモリデバイスに対応して規定可能なデバイス区間（ＳＰＡ０～ＳＰＡｎ）毎に（１）各デバイス区間ＳＰＡｉの有効／無効、（２）ＲＯＭデバイスの種別、（３）データバス幅などの動作パラメータを、所定のＶＤＰレジスタＲＧｉｊに設定する（ＳＰ８２）。 Here, if the value of the CG bus Status register is 1, it means that the internal circuit of the CG bus is in the reset operation, and it means that the set value in the VDP register RGij cannot be accepted. Therefore, after confirming that the value of the CG bus Status register has changed from 1 to 0 (SP81), each device section (SPA0 to SPAn) that can be specified corresponding to the memory device constituting the CGROM (SP81) ( 1) Enable / disable each device section SPAi, (2) ROM device type, (3) Data bus width and other operating parameters are set in the predetermined VDP register RGij (SP82).
図１４（ａ）に示す通り、この実施例では、ＣＧＲＯＭ５５を複数領域（デバイス区間）に区分できるようになっており、例えば、デバイス区間（ＳＰＡ０～ＳＰＡｎ）毎に、メモリデバイスや、データバス幅を選択可能に構成されている。メモリデバイスとしては、例えば、（１）本実施例で採用するＳＡＴＡモジュール（ＡＨＳＩ／Ｆ）、（２）パラレルＩ／Ｆ（Interface ）形式を採るメモリ素子、（３）シーケンシャルＩ／Ｆ形式を採るメモリ素子などに大別されるが、大別されたメモリデバイスごとに、メモリデバイスを具体的に選択可能であり、且つ、データバス幅などを任意に規定できるようになっている。
As shown in FIG. 14A, in this embodiment, the
次に、デバイス区間（ＳＰＡ０～ＳＰＡｎ）毎に選択されたメモリデバイスとのメモリREAD動作を最適化するべく、所定の動作パラメータを、所定のＶＤＰレジスタＲＧｉｊに設定する（ＳＰ８３）。動作パラメータには、チップセレクト信号と、その他の制御信号（READ制御信号など）との動作タイミングを規定する設定値が含まれている。また、シーケンシャルＩ／Ｆ形式を採るメモリ素子が選択された場合には、図１５（ｂ）も示す動作を実現するべく、アドレスラッチの出力タイミングや、読出しクロック数なども特定される。 Next, in order to optimize the memory READ operation with the memory device selected for each device section (SPA0 to SPAn), a predetermined operation parameter is set in a predetermined VDP register RGij (SP83). The operation parameters include setting values that define the operation timing of the chip select signal and other control signals (READ control signal, etc.). Further, when a memory element adopting the sequential I / F format is selected, the output timing of the address latch, the number of read clocks, and the like are specified in order to realize the operation shown in FIG. 15 (b).
したがって、種類の異なるメモリデバイスを組合せてＣＧＲＯＭ５５を構成することもできる。但し、本実施例では、ＳＡＴＡモジュールだけを使用してＣＧＲＯＭ５５を構成し、デバイス区間（ＳＰＡ０）だけを有効化し、他のデバイス区間（ＳＰＡ１～ＳＰＡｎ）を無効化している。
Therefore, the
何れにしても、ステップＳＰ８２～ＳＰ８３の設定処理が終われば、その設定処理の実効化を図るべく、所定のＶＤＰレジスタＲＧｉｊに所定値を書込む（ＳＰ８４）。これは、ＣＧバスの内部回路がステップＳＰ８２～ＳＰ８３の設定処理に対応して動作できるまでに所定の時間を要することを考慮したものであり、内部回路の動作中は、前記したＣＧバスStatusレジスタ（ＳＰ８０参照）の値が０となる。 In any case, when the setting process of steps SP82 to SP83 is completed, a predetermined value is written in the predetermined VDP register RGij in order to make the setting process effective (SP84). This is in consideration of the fact that it takes a predetermined time for the internal circuit of the CG bus to operate in response to the setting process of steps SP82 to SP83, and the CG bus Status register described above is in operation during the operation of the internal circuit. The value of (see SP80) becomes 0.
したがって、その後は、ＣＧバスStatusレジスタを繰り返しREADアクセスして（ＳＰ８５）、Statusレジスタの値が１から０に戻ることを確認して処理を終える（ＳＰ８６）。なお、所定回数の判定に拘らず、Statusレジスタの値が１から０に戻らない場合に、ステップＳＰ６６の処理を終えても良い。但し、その場合ＣＧＲＯＭが正常にアクセスできない状態で遊技処理が始まるので、その後、何れかのタイミングでＷＤＴ回路５８が起動して複合チップ５０が異常リセット状態になる。そして、この場合は、再度、パワーオンリセット動作が実行されることになる。
Therefore, after that, the CG bus Status register is repeatedly READ-accessed (SP85), and the process is completed after confirming that the value of the Status register returns from 1 to 0 (SP86). In addition, regardless of the determination of a predetermined number of times, if the value of the Status register does not return from 1 to 0, the processing of step SP66 may be completed. However, in that case, since the game process starts in a state where the CGROM cannot be normally accessed, the
一方、図１４のステップＳＰ２０の処理が、正常に実行された後は、割込みコントローラＩＮＴＣや、ＤＭＡＣ回路６０や、マルチファンクションタイマユニットＭＴＵなど、ＣＰＵ回路５１の内蔵回路をソフトウェア処理によって個々的に初期化する（ＳＰ２１）。
On the other hand, after the processing of step SP20 in FIG. 14 is normally executed, the built-in circuits of the
次に、マルチファンクションタイマユニットＭＴＵについて、所定のタイマ計測動作を開始させた後（ＳＰ２２）、内部割込み及び内部割込みについて、所定の動作制御レジスタＲＥＧに許可設定値を書込んで割込み許可状態に設定する（ＳＰ２３）。 Next, for the multifunction timer unit MTU, after starting the predetermined timer measurement operation (SP22), for the internal interrupt and the internal interrupt, the permission setting value is written in the predetermined operation control register REG and the interrupt enabled state is set. (SP23).
その結果、その後は、図１４（ｄ）に示す各種の割込みが生じ得ることになる。通常、このタイミングでは、音声プロセッサ２７は、その初期化シーケンスを終えているので、図４（ｃ）に示す通り、終了割込み信号IRQ_SND はＬレベルに降下している筈である。そのため、図１４（ｃ）に示す割込み処理が起動され、演出制御ＣＰＵ６３は、エラーフラグＥＲＲを１に初期設定すると共に、アドレス空間ＣＳ３をREADアクセスして（ＳＰ３０）、音声プロセッサ２７の所定の音声レジスタＳＲＧの値を取得して、初期化シーケンスが正常に終了しているか否かを判定する（ＳＰ３１）。
As a result, after that, various interrupts shown in FIG. 14D can occur. Normally, at this timing, the
そして、万一、初期化シーケンスが正常に終了していない場合には、演出制御ＣＰＵ６３は、音声プロセッサ２７の所定の音声レジスタＳＲＧにリセットコマンドを書込むと共に（ＳＰ３２）、１に初期設定されているエラーフラグＥＲＲを２にセットする（ＳＰ３３）。このエラーフラグＥＲＲは、音声プロセッサ初期化処理（ＳＰ２６）を実行するか否かを規定しており、エラーフラグＥＲＲ＝１がステップＳＰ２６の実行条件となっている。
If the initialization sequence is not normally completed, the
一方、音声プロセッサ２７は、リセットコマンドを受けたことに対応して、終了割込み信号IRQ_SND ＝Ｈレベルの状態で、再度、初期化シーケンスを開始し、初期化シーケンスが終われば、終了割込み信号IRQ_SND はＬレベルに降下させる。この結果、図１４（ｃ）の処理が再実行されることになる。
On the other hand, the
以上、初期化シーケンスが正常に終了していない例外的な場合について説明したが、通常は、ステップＳＰ３１に続いて、ステップＳＰ３２の処理が実行され、演出制御ＣＰＵ６３は、所定の音声レジスタＳＲＧに、所定値を書込むことで終了割込み信号IRQ_SND を、ＬレベルからＨレベルに復帰させる（ＳＰ３４）。
Although the exceptional case where the initialization sequence is not normally completed has been described above, normally, the process of step SP32 is executed following step SP31, and the
そして、最後に、所定の音声レジスタＳＲＧに所定値を書込むことで、全ての音声レジスタＳＲＧへのREAD／WRITE アクセスを許可する（ＳＰ３５）。この処理の結果、その後の音声プロセッサ初期化処理（ＳＰ２６）では、必要な設定処理を実行できることになる。 Finally, by writing a predetermined value to the predetermined voice register SRG, READ / WRITE access to all the voice registers SRG is permitted (SP35). As a result of this processing, in the subsequent voice processor initialization processing (SP26), necessary setting processing can be executed.
以上、ステップＳＰ２３の割込み許可設定に対応するMaskable Interruptの一例について説明したが、発振器ＯＳＣ２の発振停止に基づくマスク不能割込み（Non Maskable Interrupt）は、任意のタイミングで起動可能である。先に説明した通り、内蔵ＣＰＵ（演出制御ＣＰＵ６３）以外の回路の動作クロックは、発振器ＯＳＣ２の出力クロックをＰＬＬ（Phase Locked Loop ）で周波数逓倍して生成されており、発振器ＯＳＣ２の発振が停止されれば、その後のＶＤＰ回路５２の正常動作は不可能である。
Although an example of the Maskable Interrupt corresponding to the interrupt enable setting in step SP23 has been described above, the non-maskable interrupt based on the oscillation stop of the oscillator OSC2 can be started at an arbitrary timing. As described above, the operating clock of the circuit other than the built-in CPU (effect control CPU 63) is generated by multiplying the output clock of the oscillator OSC2 by the frequency by PLL (Phase Locked Loop), and the oscillation of the oscillator OSC2 is stopped. If so, the subsequent normal operation of the
一方、演出制御ＣＰＵ６３の動作クロックは、発振器ＯＳＣ１の出力クロックをＰＬＬで逓倍して生成されており、プログラム処理は継続可能である。しかも、割込み処理プログラムは、内蔵ＲＡＭ５９に格納されている。そこで、演出制御ＣＰＵ６３は、異常事態の発生を音声やランプによって異常報知すると共に（ＳＰ２８）、ＷＤＴ回路５８にクリア信号を出力し続ける（ＳＰ２９）。異常報知は、例えば「異常事態が発生しました。至急、係員に連絡して下さい」との音声報知となる。なお、ＷＤＴ回路５８にクリア信号を出力し続けるのは、異常リセット動作を回避するためである。すなわち、発振器ＯＳＣ１が動作を停止する重大な異常時には、仮に、異常リセット処理を繰り返しても、機器の正常復帰が望めないと考えられるからである。
On the other hand, the operation clock of the
以上、図１４（ｂ）と、図１４（ｃ）について説明したので、図１４（ａ）に戻って説明を続ける。ステップＳＰ２４では、外付けＤＲＡＭのプログラム領域を保護するため、必要領域を書込み禁止に設定する。次に、電源遮断時に電池で駆動されている時計回路３８について、電源遮断時の正常動作を確認すると共に、念のためアラーム割込みについて再設定する（ＳＰ２５）。
Since FIGS. 14 (b) and 14 (c) have been described above, the description will be continued by returning to FIG. 14 (a). In step SP24, the required area is set to write-protected in order to protect the program area of the external DRAM. Next, regarding the
そして、エラーフラグＥＲＲ＝１であることを条件に、音声プロセッサ２７の内蔵レジスタ（音声レジスタＳＲＧ）に、必要な設定値を書込んで初期化処理を実行する（ＳＰ２６）。なお、エラーフラグＥＲＲ＝０の場合は、所定時間、エラーフラグＥＲＲ＝１となるまで待機するが、限界時間を超える場合には、ＷＤＴ回路５８を起動させるべく無限ループ処理に移行する。
Then, on condition that the error flag ERR = 1, a necessary setting value is written in the built-in register (voice register SRG) of the
次に、ＶＤＰレジスタＲＧｉｊに、必要な設定値を書込むことで、ＶＤＰ回路５２の初期化処理を実行する（ＳＰ２７）。なお、ステップＳＰ２７の処理には、図１７のＳＴ１～ＳＴ３の処理が含まれている。
Next, the initialization process of the
以上、音声プロセッサから終了割込み信号IRQ_SND を受ける実施例について説明したが、図１４（ｃ）の割込み処理を省略するのも好適である。図１６は、変形実施例を示しており、終了割込み信号IRQ_SND に代えて、マルチファンクションタイマユニットＭＴＵが生成する１ｍｓタイマ割込信号を活用している。 Although the embodiment of receiving the end interrupt signal IRQ_SND from the voice processor has been described above, it is also preferable to omit the interrupt processing of FIG. 14 (c). FIG. 16 shows a modified embodiment, in which the 1 ms timer interrupt signal generated by the multifunction timer unit MTU is used instead of the end interrupt signal IRQ_SND.
図１６は、１ｍｓタイマ割込処理の一部を図示したものであり、初期状態がゼロである動作管理フラグＦＬＧの値（０／１／２／３）に基づいて、４段階の動作を実現している。なお、音声プロセッサ２７のIRQ_SND 出力端子は、開放状態とし、ＣＰＵ回路５１のIRQ_SND 入力端子は、Ｈレベルに固定されている。
FIG. 16 illustrates a part of the 1 ms timer interrupt process, and realizes four-step operation based on the value (0/1/2/3) of the operation management flag FLG whose initial state is zero. is doing. The IRQ_SND output terminal of the
１ｍＳタイマ割込み処理において、先ず、ステップＳＰ４２の処理で、動作管理フラグＦＬＧ＝０と判定される場合には、音声プロセッサ２７の初期化シーケンスが正常終了していることを確認する（ＳＰ４３）。そして、正常終了している場合には、所定の音声レジスタＳＲＧに所定値を書込むことで割込み信号（IRQ_SND ）をクリアさせ（ＳＰ４６）、動作管理フラグＦＬＧを１にする（ＳＰ４７）。なお、ステップＳＰ４３とＳＰ４６の処理は、図１４（ｃ）のステップＳＰ３１とＳＰ３４の処理と同じである。
In the 1 mS timer interrupt process, first, when the operation management flag FLG = 0 is determined in the process of step SP42, it is confirmed that the initialization sequence of the
一方、初期化シーケンスが正常終了していない場合には、所定の音声レジスタＳＲＧにリセットコマンドを書込むことで、音声プロセッサ２７に初期化シーケンスを起動させ（ＳＰ４４）、動作管理フラグＦＬＧをゼロに戻す（ＳＰ４５）。なお、ステップＳＰ４４の処理は、図１４（ｃ）のステップＳＰ３２の処理に対応している。 On the other hand, if the initialization sequence is not completed normally, the reset command is written in the predetermined voice register SRG to activate the initialization sequence in the voice processor 27 (SP44), and the operation management flag FLG is set to zero. Return (SP45). The process of step SP44 corresponds to the process of step SP32 in FIG. 14 (c).
通常は、ステップＳＰ４７の処理を経て動作管理フラグＦＬＧ＝１となるので、次の１ｍｓタイマ割込みでは、所定の音声レジスタに所定値を書込むことで全ての音声レジスタへのアクセスを許可し（ＳＰ４８）、動作管理フラグＦＬＧ＝２に設定する（ＳＰ４９）。ステップＳＰ４８の処理は、図１４（ｃ）のステップＳＰ３５の処理に対応している。 Normally, the operation management flag FLG = 1 is set after the processing of step SP47. Therefore, in the next 1 ms timer interrupt, access to all voice registers is permitted by writing a predetermined value to a predetermined voice register (SP48). ), Set the operation management flag FLG = 2 (SP49). The process of step SP48 corresponds to the process of step SP35 of FIG. 14 (c).
次に、動作管理フラグＦＬＧ＝２の１ｍｓタイマ割込みでは、図１４（ａ）のステップＳＰ２６の場合と同様に、音声プロセッサ２７の内蔵レジスタ（音声レジスタＳＲＧ）に、必要な設定値を書込んで初期化処理を実行し（ＳＰ５０）、動作管理フラグＦＬＧ＝３に設定する。
Next, in the 1 ms timer interrupt with the operation management flag FLG = 2, the necessary setting values are written in the built-in register (voice register SRG) of the
動作管理フラグＦＬＧ＝３は、通常の音声制御状態を意味し、必要な音声レジスタＳＲＧに、必要な動作パラメータを設定することで、音声制御を進行させる（ＳＰ５２）。 The operation management flag FLG = 3 means a normal voice control state, and voice control is advanced by setting necessary operation parameters in the necessary voice register SRG (SP52).
以上、音声プロセッサ２７の初期化シーケンスの正常終了を、割込み信号（IRQ_SND ）に起因する割込み処理で確認する方法（図１４（ｃ）のＳＰ３１）と、１ｍＳタイマ割込み処理で確認する方法（図１６のＳＰ４３）について説明したが、これらの方法に、何ら限定されるものではない。例えば、図１４のステップＳＰ２６の処理の一部として、音声プロセッサ２７の初期化シーケンスが正常に終了したか否かを判定するのも好適である。
As described above, the method of confirming the normal termination of the initialization sequence of the
以上、メイン制御処理の導入部（図１４のＳＰ２０～ＳＰ２７）について説明したので、以下、図１７に基づいて、メイン制御処理の本体部の動作を説明する。図１７に示す通り、演出制御ＣＰＵ６３の動作は、メイン制御処理（ａ）と、１ｍＳ毎に起動するタイマ割込み処理（ｂ）と、制御コマンドＣＭＤを受けて起動する受信割込み処理（不図示）と、表示装置ＤＳ１のＶブランク（垂直帰線期間）の開始タイミングに生じるVBLANK信号を受けて起動するVBLANK割込み処理（ｃ）と、動作フリーズ時や不合理な指示コマンド検出時に生じる描画異常割込み処理（ｄ）と、を含んで構成されている。なお、２０μＳ割込み処理については説明を省略する。
Since the introduction unit of the main control process (SP20 to SP27 in FIG. 14) has been described above, the operation of the main body unit of the main control process will be described below with reference to FIG. As shown in FIG. 17, the operations of the
受信割込み処理では、主制御部２１から受けた制御コマンドＣＭＤを、メイン制御処理（ＳＴ１３）において参照できるよう、所定の受信バッファに記憶して処理を終える。また、VBLANK割込み処理（図１７（ｂ））では、VBLANK割込み毎に、割込みカウンタＶＣＮＴをインクリメントし（ＳＴ１５）、メイン制御処理の開始タイミングでは、割込みカウンタＶＣＮＴの値に基づいて、１／３０秒の動作開始タイミングを把握した上で、割込みカウンタＶＣＮＴをゼロクリアしている（ＳＴ４）。
In the receive interrupt process, the control command CMD received from the
一方、タイマ割込み処理には、図１７（ｂ）に示す通り、ランプ演出やモータ演出の進行処理（ＳＴ１８）と、原点センサ信号ＳＮ０～ＳＮｎ信号や、チャンスボタン信号などを取得するセンサ信号取得処理（ＳＴ１９）とが含まれている。ランプ演出やモータ演出は、全ての演出動作を一元管理する演出シナリオに基づいて制御されており、演出カウンタＥＮが管理する演出開始時に達すれば、演出シナリオ更新処理（ＳＴ１１）において、モータ駆動テーブルやランプ駆動テーブルが特定されるようになっている。 On the other hand, as shown in FIG. 17B, the timer interrupt processing includes the progress processing (ST18) of the lamp effect and the motor effect, and the sensor signal acquisition process for acquiring the origin sensor signals SN0 to SNn signals, chance button signals, and the like. (ST19) and is included. The lamp effect and the motor effect are controlled based on the effect scenario that centrally manages all the effect operations, and when the effect counter EN manages the effect start time, the effect scenario update process (ST11) includes the motor drive table and The lamp drive table is designed to be specified.
そして、その後は、特定されたモータ駆動テーブルに基づいてモータ演出が進行し、特定されたモータ駆動テーブルに基づいてランプ演出が進行することになる。先に説明した通り、ステップＳＴ１８の動作時に、ＤＭＡＣ回路（第１と第２のＤＭＡチャンネル）６０が機能する実施例もある。なお、モータ演出は、１ｍＳ毎に進行するが、ランプ演出は、１ｍＳより長い適宜なタイミングで進行する。 After that, the motor effect proceeds based on the specified motor drive table, and the lamp effect proceeds based on the specified motor drive table. As described above, there is also an embodiment in which the DMAC circuit (first and second DMA channels) 60 functions during the operation of step ST18. The motor effect progresses every 1 mS, but the lamp effect progresses at an appropriate timing longer than 1 mS.
一方、図１７（ｄ）に示す通り、描画異常割込み処理では、描画回路７６の動作状態を示すステイタスレジスタＲＧｉｊをREADアクセスして、割込み原因を特定する。具体的には、(1) 異常な指示コマンドの検出（ビット化け）による描画異常割込みか、(2) 描画回路７６の動作異常（フリーズ）による描画異常割込みかを特定する（ＳＴ１６ａ）。そして、異常な指示コマンドの検出に基づく描画異常割込みである場合には、所定のシステム制御レジスタＲＧｉｊに、所定値を書き込むことで、描画回路７６を初期化する（ＳＴ１６ｂ）。この動作は、図４（ｂ）に示すリセット経路４Ｂの個別リセット動作に他ならない。
On the other hand, as shown in FIG. 17D, in the drawing abnormality interrupt processing, the status register RGij indicating the operating state of the
次に、個別リセット動作の正常終了を、所定のステイタスレジスタＲＧｉｊで確認した後、描画回路７６の動作を規定する一群の動作パラメータを所定の描画レジスタＲＧｉｊに再設定して処理を終える（ＳＴ１６ｃ）。そして、戻り先アドレスを記憶するスタック領域を調整した後（割込み処理後の戻り先アドレスを消去する開放処理）、ステップＳＴ１３の処理に移行させる（ＳＴ１６ｃ）。
Next, after confirming the normal termination of the individual reset operation with the predetermined status register RGij, a group of operation parameters defining the operation of the
一方、描画回路７６の動作異常に基づく描画異常割込みの場合には、無限ループ処理に移行させることで（ＳＴ１６ｄ）、ＷＤＴ回路５８を起動させ、複合チップ５０全体をリセットする。なお、ＣＰＵ回路５１をリセットしたくない場合には、所定のキーワード列をパターンチェック回路ＣＨＫに出力して、リセット信号ＲＳＴによってＶＤＰ回路５２だけをリセットしても良い（図４（ｂ）参照）。この場合には、ＶＤＰ回路５２のリセット動作の正常終了を確認した後、ステップＳＴ４やＳＴ１３の処理に移行させる。なお、可能な限り制御コマンドＣＭＤの読み落しを回避するためには、他の場合も含め、ステップＳＴ４より、ステップＳＴ１３に移行される方が良い。
On the other hand, in the case of a drawing abnormality interrupt based on an operation abnormality of the
複合チップ５０全体をリセットすると、それまでの演出が消滅して、演出制御が完全に初期状態（電源投入状態）に戻るが、ＶＤＰ回路５２だけをリセットする場合には、ＶＤＰ回路５２のリセット動作が完了するまで、所定の待機時間は生じるものの、一連の演出制御を継続させることができる。なお、演出制御ＣＰＵ６３は、画像演出、ランプ演出、及び、音声演出を統一的に制御しているので、各演出に不自然なズレが生じることもない。
When the entire
続いて、プリローダを機能しない実施例について、メイン制御処理（ａ）について説明する。図１７（ａ）に示す通り、メイン制御処理は、ＣＰＵリセット後に実行される導入初期処理（ＳＴ１～ＳＴ３）と、その後、１／３０秒毎に繰り返し実行される定常処理（ＳＴ４～ＳＴ１４）とに区分される。なお、初期処理（ＳＴ１～ＳＴ３）は、メイン制御処理の導入部の一部であり、定常処理がメイン制御処理の本体部を意味する。 Subsequently, the main control process (a) will be described with respect to an embodiment in which the preloader does not function. As shown in FIG. 17A, the main control processing includes the introduction initial processing (ST1 to ST3) executed after the CPU reset, and the regular processing (ST4 to ST14) repeatedly executed every 1/30 second thereafter. It is classified into. The initial processing (ST1 to ST3) is a part of the introduction unit of the main control processing, and the steady processing means the main body portion of the main control processing.
そして、定常処理は、割込みカウンタＶＣＮＴが、ＶＣＮＴ≧２となったタイミングで開始されるので（ＳＴ４）、定常処理の動作周期δは、１／３０秒となる。この動作周期δは、演出制御ＣＰＵ６３の制御に基づいて間欠動作するＶＤＰ回路５２について、その実質的な動作周期δに他ならない。なお、判定条件を、ＶＣＮＴ≧２とするのは、定常処理（ＳＴ４～ＳＴ１４）が異常に長引いて、ＶＣＮＴ＝２のタイミングを見逃す可能性を考慮したものであるが、ＶＣＮＴ＝３となる事態が発生しないよう設計されている。
Since the steady processing is started at the timing when the interrupt counter VCNT becomes VCNT ≧ 2 (ST4), the operation cycle δ of the steady processing is 1/30 second. This operation cycle δ is nothing but a substantial operation cycle δ of the
以上を踏まえてメイン制御処理（図１７（ａ））の説明を続けると、本実施例では、初期処理において、記憶容量４８Ｍバイトの内蔵ＶＲＡＭ７１を、適切な記憶容量を有するＡＣＣ領域(a) と、ページ領域(b) と、任意領域(c) と、に適宜に切り分ける（ＳＴ１）。具体的には、ＡＣＣ領域(a1,a2) と、ページ領域(b) について、各々の領域先頭アドレスと必要な総データサイズを、所定のインデックステーブルレジスタＲＧｉｊに設定する（ＳＴ１）。すると、確保されたＡＣＣ領域(a1,a2) と、ページ領域(b) には含まれない残余領域が任意領域(c) となる。
Continuing the description of the main control process (FIG. 17 (a)) based on the above, in the present embodiment, in the initial process, the built-in
ここで、第一と第二のＡＣＣ領域(a1,a2) と、ページ領域(b) の領域先頭アドレスは、各々の下位１１ｂｉｔが０でなくてはならないが、２０４８ｂｉｔ単位で任意に選択可能である（１番地＝１バイトとして、２５６番地ごとの選択）。また、総データサイズも、単位サイズの整数倍の範囲で任意に選択される。特に限定されないが、ＡＣＣ領域(a) の単位サイズは、２０４８ｂｉｔ、ページ領域(b) の単位サイズは、５１２ｋｂｉｔである。 Here, the lower 11 bits of the first and second ACC areas (a1, a2) and the page area (b) must be 0, but they can be arbitrarily selected in units of 2048 bits. There is (1 address = 1 byte, selection for each 256 addresses). The total data size is also arbitrarily selected in the range of an integral multiple of the unit size. Although not particularly limited, the unit size of the ACC area (a) is 2048 bits, and the unit size of the page area (b) is 512 kbit.
このように本実施例では、ＡＣＣ領域(a1,a2) と、ページ領域(b) の領域設定に一定の条件を設けるが、それは、メモリ容量が限られている内蔵ＶＲＡＭ７１について、可能な限り無駄領域を排除する一方で、ＶＤＰ回路５２の内部動作の円滑化を図るためである。すなわち、内蔵ＶＲＡＭ７１の記憶容量を無闇に増加させると、製造コストの高騰やチップ面積の大型化が懸念される一方、無駄領域を完全に排除するような自由な領域設定を認めると、内部処理が煩雑化して、ＶＲＡＭアクセスの処理時間を短縮化できないためである。なお、以下に説明するインデックス空間の確保に、一定の制約を設けるのも同じ理由による。
As described above, in this embodiment, certain conditions are set for the area settings of the ACC area (a1, a2) and the page area (b), but this is as wasteful as possible for the built-in
以上を踏まえて説明を続けると、ステップＳＴ１の処理に続いて、ページ領域(b) と、任意領域(c) について、必要なインデックス空間ＩＤＸｉを確保する（ＳＴ２）。具体的には、所定のインデックステーブルレジスタＲＧｉｊに、必要な情報を設定することで、各領域(b)(c)のインデックス空間ＩＤＸｉを確保する。 Continuing the explanation based on the above, following the process of step ST1, the necessary index space IDXi is secured for the page area (b) and the arbitrary area (c) (ST2). Specifically, the index space IDXi of each area (b) (c) is secured by setting necessary information in the predetermined index table register RGij.
例えば、ページ領域(b) にインデックス空間ＩＤＸｉを設ける場合には、任意のインデックス番号ｉに対応して、任意の水平サイズＨｘと、任意の垂直サイズＷｘの倍数情報（単位空間に対する縦横の倍数情報）が、所定のインデックステーブルレジスタＲＧｉｊに設定される（ＳＴ２）。 For example, when the index space IDXi is provided in the page area (b), multiple information of an arbitrary horizontal size Hx and an arbitrary vertical size Wx corresponding to an arbitrary index number i (vertical and horizontal multiple information with respect to a unit space). ) Is set in the predetermined index table register RGij (ST2).
先に説明した通り、ページ領域(b) のインデックス空間ＩＤＸｉは、水平サイズ１２８×垂直サイズ１２８ラインを単位空間としており、また、１ピクセルは３２ｂｉｔの情報で特定されるので、水平サイズＨｘと垂直サイズＷｘの設定に基づいて、データサイズ（ｂｉｔ長）＝３２×１２８×Ｈｘ×１２８×Ｗｘのインデックス空間ＩＤＸｉが確保されたことになる。なお、ページ領域(b) のインデックス空間ＩＤＸｉの先頭アドレス（空間先頭アドレス）は、内部的に自動付与される。 As described above, the index space IDXi in the page area (b) has a horizontal size of 128 × a vertical size of 128 lines as a unit space, and one pixel is specified by 32 bits of information, so that it is perpendicular to the horizontal size Hx. Based on the setting of the size Wx, the index space IDXi of the data size (bit length) = 32 × 128 × Hx × 128 × Wx is secured. The start address (space start address) of the index space IDXi in the page area (b) is automatically assigned internally.
また、任意領域(c) にインデックス空間ＩＤＸｉを設ける場合には、任意のインデックス番号ｉに対応して、任意の先頭アドレス（空間先頭アドレス）ＳＴｘと、任意の水平サイズＨｘの倍数情報が、所定のインデックステーブルレジスタＲＧｉｊに設定される（ＳＴ２）。ここで、任意とは、所定条件を前提とするもので、水平サイズＨｘは２５６ｂｉｔ単位で任意決定され、先頭アドレスＳＴｘの下位１１ｂｉｔは０であって、２０４８ｂｉｔ単位で任意決定される。先に説明した通り、任意領域の垂直サイズは、２０４８ラインに固定化されるので、水平サイズＨｘの設定に基づいて、先頭アドレスＳＴｘ以降には、データサイズ（ｂｉｔ長）＝２０４８×Ｈｘのインデックス空間が確保されたことになる。 Further, when the index space IDXi is provided in the arbitrary area (c), the arbitrary start address (space start address) STx and the multiple information of the arbitrary horizontal size Hx are predetermined corresponding to the arbitrary index number i. It is set in the index table register RGij of (ST2). Here, "arbitrary" is premised on a predetermined condition, and the horizontal size Hx is arbitrarily determined in units of 256 bits, the lower 11 bits of the head address STx is 0, and is arbitrarily determined in units of 2048 bits. As explained above, the vertical size of the arbitrary area is fixed to the 2048 line, so based on the setting of the horizontal size Hx, after the start address STx, the data size (bit length) = 2048 x Hx index. Space has been secured.
具体的には、メイン表示装置ＤＳ１のフレームバッファＦＢａとして、水平サイズ１２８０×垂直ライン２０４８の一対のインデックス空間が、各々インデックス番号を特定して、一又は複数の所定のインデックステーブルレジスタＲＧｉｊに設定され、サブ表示装置ＤＳ２のフレームバッファＦＢｂとして、水平サイズ４８０×垂直ライン２０４８の一対のインデックス空間が、各々インデックス番号を特定して、一又は複数の所定のインデックステーブルレジスタＲＧｉｊに設定される。なお、もし、表示装置の水平ピクセル数が、２５６ｂｉｔ／３２ｂｉｔの整数倍に一致しない場合には、各インデックス空間の水平サイズを、その表示装置の水平ピクセル数より大きく、且つ、２５６／３２＝８の整数倍となる値に設定して、無駄なメモリ領域の発生を最小限に抑制する。
Specifically, as the frame buffer FBa of the main display device DS1, a pair of index spaces of horizontal size 1280 ×
以上のように、ページ領域(b) と、任意領域(c) について、必要なサイズ情報やアドレス情報を所定のインデックステーブルレジスタＲＧｉｊに各々設定することで、必要個数のインデックス空間ＩＤＸｉが生成される（ＳＴ２）。そして、この設定処理（ＳＴ２）に対応して、各インデックス空間ＩＤＸｉのアドレス情報やサイズ情報を特定するインデックステーブルIDXTBLが自動的に構築される。図９（ａ）に示す通り、インデックステーブルIDXTBLには、各インデックス空間ＩＤＸｉの先頭アドレスが、その他の必要情報と共に記憶されており、ＶＤＰ回路５２内部でのデータ転送時や、外部記憶リソース（Resource）からのデータ取得時に参照される（図１０参照）。なお、ＡＡＣ領域(a) のインデックス空間ＩＤＸｉは、必要時に自動生成され、自動消滅するので、ステップＳＴ２の設定処理は不要である。
As described above, the required number of index space IDXi is generated by setting the required size information and address information for the page area (b) and the arbitrary area (c) in the predetermined index table register RGij. (ST2). Then, in response to this setting process (ST2), an index table IDXTBL that specifies the address information and size information of each index space IDXi is automatically constructed. As shown in FIG. 9A, the start address of each index space IDXi is stored in the index table IDXTBL together with other necessary information, and is stored at the time of data transfer inside the
図９（ａ）（ｂ）に示す通り、任意領域(c) には、各一対のフレームバッファＦＢａとＦＢｂが確保され、各々、インデックス番号が付与されている。Ｚバッファを使用しない実施例では、フレームバッファＦＢａとして、インデックス番号２５５，２５４が付与された、一対のインデックス空間２５５，２５４が確保される。また、フレームバッファＦＢｂとして、インデックス番号２５２，２５１が付与された、一対のインデックス空間２５２，２５１が確保される。なお、本実施例では、任意領域(c) に、インデックス番号０の作業領域（インデックス空間０）も確保されている。
As shown in FIGS. 9A and 9B, each pair of frame buffers FBa and FBb are secured in the arbitrary area (c), and each is assigned an index number. In the embodiment in which the Z buffer is not used, a pair of
また、本実施例では、ページ領域(a) に、ＩＰストリーム動画のデコード領域となる必要個数のインデックス空間ＩＤＸｉを確保し、インデックス番号ｉを付与することにしている。但し、初期的には、背景動画（ＩＰストリーム動画）のためのインデックス空間ＩＤＸ０だけを確保している。そして、画像演出（変動演出や予告演出）における必要性に応じて、インデックステーブルレジスタＲＧｉｊへの設定処理や、ディスプレイリストＤＬの指示コマンドに基づいて、ページ領域(a) のインデックス空間ＩＤＸｊを増やし、その後、不要になれば、そのインデックス空間ＩＤＸｊを開放するようにしている。すなわち、図９（ａ）は、定常動作時のインデックステーブルIDXTBLを示している。 Further, in this embodiment, the required number of index space IDXi, which is the decoding area of the IP stream moving image, is secured in the page area (a), and the index number i is assigned. However, initially, only the index space IDX 0 for the background moving image (IP stream moving image) is secured. Then, the index space IDXj in the page area (a) is increased based on the setting process in the index table register RGij and the instruction command of the display list DL according to the necessity in the image effect (variation effect or advance notice effect). After that, when it becomes unnecessary, the index space IDXj is released. That is, FIG. 9A shows the index table IDXTBL during steady operation.
なお、ＡＣＣ領域(a) のインデックス空間は、ディスプレイリストＤＬに記載されている指示コマンドに基づいて、必要時に自動的に生成され、インデックステーブルIDXTBLには、自動生成されたインデックス空間ＩＤＸｊの先頭アドレスや、その他の必要情報が自動設定される。本実施例では、このＡＡＣ領域(a) を、静止画その他のテクスチャのデコード領域として使用している。 The index space of the ACC area (a) is automatically generated when necessary based on the instruction command described in the display list DL, and the index table IDXTBL contains the start address of the automatically generated index space IDXj. And other necessary information is set automatically. In this embodiment, this AAC region (a) is used as a decoding region for still images and other textures.
インデックス空間を確保する上記の動作は、もっぱら、制御レジスタ群７０に含まれるインデックステーブルレジスタＲＧｉｊへの設定動作によって実現されるが、ステップＳＴ１～ＳＴ２の処理に続いて、他のＶＤＰレジスタＲＧｉｊに、必要な設定動作を実行することで、図２５～図２６に示すＶＤＰ回路５２の定常動作（間欠動作）を可能にしている。
The above operation of securing the index space is realized exclusively by the setting operation to the index table register RGij included in the
例えば、表示回路７４の動作を規定する所定の表示レジスタＲＧｉｊに、所定の動作パラメータ（ライン数と画素数）を書込むことで、各表示装置ＤＳ１，ＳＤ２について表示ライン数と水平画素数を設定している（ＳＳ３０）。その結果、各フレームバッファＦＢａ，ＦＢｂにおいて、表示回路７４がREADアクセスすべき有効データ領域（図１７（ｅ）の破線部）の縦横寸法が、特定されることになる。
For example, the number of display lines and the number of horizontal pixels are set for each display device DS1 and SD2 by writing a predetermined operation parameter (number of lines and number of pixels) to a predetermined display register RGij that defines the operation of the
次に、所定の表示レジスタＲＧｉｊに、所定の動作パラメータ（アドレス値）を書込んで、各フレームバッファＦＢａ，ＦＢｂについて、垂直表示開始位置と水平表示開始位置を特定する（ＳＳ３１）。その結果、ステップＳＳ３０の処理で縦横寸法が特定された有効データ領域が、フレームバッファＦＢａ，ＦＢｂ上に確定されることになる。ここで、垂直表示開始位置と水平表示開始位置は、各インデックス空間における相対アドレス値であって、図１７（ｅ）に示す実施例では、表示開始位置は（０，０）となっている。 Next, a predetermined operation parameter (address value) is written in the predetermined display register RGij to specify the vertical display start position and the horizontal display start position for each frame buffer FBa and FBb (SS31). As a result, the effective data area whose vertical and horizontal dimensions are specified in the process of step SS30 is determined on the frame buffers FBa and FBb. Here, the vertical display start position and the horizontal display start position are relative address values in each index space, and in the embodiment shown in FIG. 17 (e), the display start position is (0,0).
続いて、メイン表示装置ＤＳ１を駆動する表示回路７４Ａに関する表示レジスタＲＧｉｊ（DSPAINDEX ）と、サブ表示装置ＤＳ２を駆動する表示回路７４Ｂに関する表示レジスタＲＧｉｊ（DSPBINDEX ）に、各々、「表示領域（０）」と「表示領域（１）」を設定して、各表示領域を定義している（ＳＳ３２）。
Subsequently, the display register RGij (DSPAINDEX) relating to the
ここで、「表示領域」とは、表示回路７４Ａ，７４Ｂが、表示装置ＤＳ１，ＤＳ２を駆動するために、画像データを読み出すべきインデックス空間（フレームバッファＦＢａ，ＦＢｂ）を意味し、各々ダブルバッファ構造であるフレームバッファＦＢａ，ＦＢｂにおけるダブルバッファの何れか一方を意味する。もっとも、表示回路７４Ａ，７４Ｂが、実際に画像データを読み出すのは、表示領域（０）又は表示領域（１）における、ステップＳＳ３０～ＳＳ３１で特定された「有効データ領域」に限定される。
Here, the "display area" means an index space (frame buffers FBa, FBb) in which image data should be read in order for the
何ら限定されないが、本実施例では、フレームバッファＦＢａについて、ＶＲＡＭ任意領域(c) におけるインデックス番号２５４のインデックス空間２５４を「表示領域（０）」と定義し、ＶＲＡＭ任意領域(c) におけるインデックス番号２５５のインデックス空間２５５を、「表示領域（１）」と定義している（ＳＳ３２）。
Although not limited in any way, in this embodiment, for the frame buffer FBa, the
また、フレームバッファＦＢｂについて、ＶＲＡＭ任意領域(c) におけるインデックス番号２５１のインデックス空間２５１を「表示領域（０））とし、ＶＲＡＭ任意領域(c) におけるインデックス番号２５２のインデックス空間２５２を「表示領域（１）」としている（ＳＳ３２）。なお、「表示領域」を初期処理（ＳＳ３）において定義することは、特に限定されず、動作周期δ毎に、表示回路７４が画像データをREADアクセスすべきインデックス空間（表示領域）をトグル的に切換えても良い。
Further, regarding the frame buffer FBb, the
本実施例では、以上の初期処理（ＳＳ３０～ＳＳ３２）が終われば、次に、所定のシステム制御レジスタＲＧｉｊへの設定値が、その後、ノイズなどの影響で変更されないよう、第１種の禁止設定レジスタＲＧｉｊに、所定の禁止値を設定している（第１の禁止設定ＳＳ３３）。 In this embodiment, once the above initial processing (SS30 to SS32) is completed, the setting value to the predetermined system control register RGIj is not changed due to the influence of noise or the like. A predetermined prohibition value is set in the register RGij (first prohibition setting SS33).
ここで、今後の書込みが禁止される設定値には、(1) 表示装置ＤＳ１，ＤＳ２の表示クロックに関する設定値、(2) ＬＶＤＳのサンプリングクロックに関する設定値、(3) 出力選択回路７９の選択動作に関する設定値、(4) 複数の表示回路ＤＳ１，ＤＳ２の同期関係（表示回路７４Ｂが表示回路７４Ａの動作周期に従属すること）などが含まれている。なお、第１の禁止設定を解除するソフトウェア処理は存在するが、本実施例では使用していない。但し、必要に応じて使用するのも好適である。
Here, the setting values for which future writing is prohibited include (1) setting values related to the display clocks of the display devices DS1 and DS2, (2) setting values related to the sampling clock of the LVDS, and (3) selection of the
次に、第２種の禁止設定レジスタＲＧｉｊに、所定の禁止値を設定することで、初期設定系のＶＤＰレジスタＲＧｉｊについて書込み禁止設定をしている（第２の禁止設定ＳＳ３４）。ここで、禁止設定されるレジスタには、ステップＳＳ３０～ＳＳ３２に係るＶＤＰレジスタＲＧｉｊが含まれている。 Next, by setting a predetermined prohibition value in the second type prohibition setting register RGij, the write prohibition setting is set for the VDP register RGij of the initial setting system (second prohibition setting SS34). Here, the prohibited setting includes the VDP register RGij according to steps SS30 to SS32.
一方、第３種の禁止設定レジスタＲＧｉｊに、所定の禁止値を設定することで、ステップＳＴ１～ＳＴ３の設定処理に関するＶＤＰレジスタを含んだ、多数のＶＤＰレジスタへの禁止設定も可能である（第３の禁止設定）。但し、本実施例では原則として使用しない。何れにしても、第２の禁止設定や、第３の禁止設定は、所定の解除レジスタＲＧｉｊに、解除値を書込むことで任意に解除可能であり、定常動作中に設定値を変更することも可能となる。 On the other hand, by setting a predetermined prohibition value in the third type prohibition setting register RGij, it is possible to set prohibition to a large number of VDP registers including the VDP register related to the setting process of steps ST1 to ST3 (the first). Prohibition setting of 3). However, in principle, it is not used in this embodiment. In any case, the second prohibition setting and the third prohibition setting can be arbitrarily canceled by writing the release value in the predetermined release register RGij, and the set value is changed during steady operation. Is also possible.
なお、以上説明したステップＳＴ１～ＳＴ３の初期設定処理は、ＶＤＰレジスタＲＧｉｊのレジスタアドレス値と、そのレジスタＲＧｉｊへの設定値とを対応させた初期値設定テーブルSETTABLE（図３１参照）に基づいて実行される。以上、初期設定処理について説明したので、次に、定常処理（ＳＴ４～ＳＴ１４）を説明する前に、演出制御ＣＰＵ６３によって制御されるＶＤＰ回路５２の定常動作（間欠動作）について図２５（ａ）及び図２６（ｂ）に基づいて概略的に説明しておく。
The initial setting process of steps ST1 to ST3 described above is executed based on the initial value setting table SETTABLE (see FIG. 31) in which the register address value of the VDP register RGij and the set value of the register RGij are associated with each other. Will be done. Since the initial setting process has been described above, next, before the steady process (ST4 to ST14) is described, the steady operation (intermittent operation) of the
ＶＤＰ回路５２の間欠動作は、図２５や図２６に示す通りであり、プリローダ７３を使用しない実施例では、図２５（ａ）に示すように、演出制御ＣＰＵ６３が完成させたディスプレイリストＤＬｉは、その動作周期（Ｔ１）で、描画回路７６に発行され、描画回路７６はディスプレイリストＤＬｉに基づく描画動作によって、フレームバッファＦＢａ，ＦＢｂに、画像データを完成させる。そして、フレームバッファＦＢａ，ＦＢｂに完成された画像データは、次の動作周期Ｔ１＋δに、表示回路７４が表示装置ＤＳ１，ＤＳ２に出力することで、その後の、表示装置ＤＳ１，ＤＳ２の描画動作に基づき、遊技者が感知する表示画面となる。
The intermittent operation of the
一方、プリローダ７３を使用する実施例では、図２６（ａ）に示すように、演出制御ＣＰＵ６３が完成させたディスプレイリストＤＬｉは、その動作周期（Ｔ１）で、プリローダ７３に発行され、プリローダ７３は、ディスプレイリストＤＬｉを解釈して、必要な先読み動作を実行すると共に、ディスプレイリストＤＬｉの一部を書き換えて、書換えリストＤＬ’を完成させる。なお、先読みされたＣＧデータと書換えリストＤＬ’は、ＤＲＡＭ５４の適所に格納される。
On the other hand, in the embodiment using the
次に、描画回路７６は、その次の動作周期（Ｔ１＋δ）で、ＤＲＡＭ５４から書換えリストＤＬ’を取得し、書換えリストＤＬ’に基づく描画動作によって、フレームバッファＦＢａ，ＦＢｂに、画像データを完成させる。そして、フレームバッファＦＢａ，ＦＢｂに完成された画像データは、更にその次の動作周期（Ｔ１＋２δ）で、表示回路７４が表示装置ＤＳ１，ＤＳ２に出力することで、その後の表示装置ＤＳ１，ＤＳ２の描画動作に基づき、遊技者が感知する表示画面となる。
Next, the
以上、ＶＤＰ回路５２の間欠動作について概略的に説明したが、上記した図２５～図２６の動作を実現するため、演出制御ＣＰＵ６３は、初期処理（ＳＴ１～ＳＴ３）の後、割込みカウンタＶＣＮＴの値を繰り返し参照して、動作開始タイミングに達するのを待ち、動作開始タイミング（一つ飛びのＶブランク開始タイミング）に達すれば、割込みカウンタＶＣＮＴをゼロクリアする（ＳＴ４）。
Although the intermittent operation of the
その後、定常動作を開始するが、本実施例では、最初に、定常動作を開始すべき動作開始条件を満たしているか否かを判定する（ＳＴ５）。なお、この判定タイミングは、図２５～図２６に記載のＴ１，Ｔ１＋δ、Ｔ１＋２δ、・・・・のタイミング、つまり、表示装置ＤＳ１の垂直帰線期間（VBLANK）の開始タイミングである。なお、表示装置ＤＳ２の表示タイミングは、表示装置ＤＳ１の表示タイミングに従属するよう、初期設定（ＳＴ３）時に設定されている。 After that, steady operation is started, but in this embodiment, it is first determined whether or not the operation start condition for starting steady operation is satisfied (ST5). The determination timing is the timing of T1, T1 + δ, T1 + 2δ, ..., That is, the start timing of the vertical blanking interval (VBLANK) of the display device DS1 shown in FIGS. 25 to 26. The display timing of the display device DS2 is set at the time of initial setting (ST3) so as to depend on the display timing of the display device DS1.
垂直帰線期間（VBLANK）の開始タイミングで判定される動作開始条件は、プリローダ７３を活用するか否かで異なるので、先ず、プリローダ７３を活用しない実施例（図１７）について説明する。この場合は、本来、図２５（ａ）のタイムチャートに示す通りにＶＤＰの内部動作が進行するよう、回路構成やプログラムが設計されている。すなわち、動作周期（Ｔ１）で完成されたディスプレイリストＤＬ１に基づき、描画回路７６は、その動作周期中（Ｔ１～Ｔ１＋δ）に、描画動作を終える筈である。しかし、例えば、図２５（ａ）の動作周期（Ｔ１＋２δ）で完成されたディスプレイリストＤＬ３のように、その動作周期中（Ｔ１＋２δ～Ｔ１＋３δ）に、描画動作を終わらない場合も無いとは言えない。また、表示回路７４に関して、表示タイミングに対して、表示データの生成が間に合わないUnderrun異常が生じている可能性も無くはない。
Since the operation start condition determined at the start timing of the vertical blanking interval (VBLANK) differs depending on whether or not the
ステップＳＴ５の判定処理は、かかる事態を考慮したのであり、演出制御ＣＰＵ６３は、描画回路７６の動作状態を示すステイタスレジスタＲＧｉｊ（制御レジスタ群７０の一種）をアクセスして、ステップＳＴ５のタイミングで、描画回路７６が、必要な動作を終えているか否かと、Underrun異常の有無を判定する。なお、Underrun異常の有無は、アンダーランカウンタＵＲＣＮＴａ～ＵＲＣＮＴｃに基づいて判定される。また、プリローダ７３を活用しない実施例では、例えば、図２５（ａ）のタイミングＴ１＋δでは、描画回路７６に関する描画レジスタのステイタス情報をREADアクセスして、ディスプレイリストＤＬ１に基づく描画動作が終わっていることを確認する。
The determination process in step ST5 takes such a situation into consideration, and the
そして、動作開始条件を満たさない場合（異常／不適合）には、異常回数をカウントする異常フラグＥＲをインクリメントして、ステップＳＴ６～ＳＴ８処理をスキップする。異常フラグＥＲは、その他の重大異常フラグＡＢＮと共に、ステップＳＴ９やＳＴ１０の処理で判定され、重大異常フラグＡＢＮがリセット状態である前提において、連続異常回数が多くない場合（ＥＲ≦２）には、正常時と同様に、演出コマンド解析処理を実行する（ＳＴ１３）。 Then, when the operation start condition is not satisfied (abnormality / nonconformity), the abnormality flag ER for counting the number of abnormalities is incremented, and the steps ST6 to ST8 processing are skipped. The abnormality flag ER is determined in the processing of steps ST9 and ST10 together with the other serious abnormality flag ABN, and if the number of continuous abnormalities is not large (ER ≦ 2) on the assumption that the serious abnormality flag ABN is in the reset state, the abnormality flag ER is determined. The effect command analysis process is executed in the same manner as in the normal state (ST13).
Underrun異常時の場合も、同様に、ステップＳＴ６～ＳＴ８処理をスキップする。そして、所定のシステム制御レジスタＲＧｉｊに、所定のクリア値を書込むことで、表示クロック（周波数）と表示回路７４を初期化する（ＳＴ１０ｃ）。そして、この初期化処理の正常終了を確認した後、表示クロックの周波数や、表示回路７４の動作を規定する一群のシステム制御レジスタＲＧｉｊの値を、規定値に再設定した上で（ＳＴ１０ｃ）、演出コマンド解析処理を実行する（ＳＴ１３）。
Similarly, when the Underrun is abnormal, the processes of steps ST6 to ST8 are skipped. Then, the display clock (frequency) and the
演出コマンド解析処理（ＳＴ１３）では、主制御基板２１から制御コマンドＣＭＤを受けているか否かを判定し、制御コマンドＣＭＤを受けた場合には、その制御コマンドＣＭＤを解析して必要な処理を実行する（ＳＴ１３）。ここで、必要な処理には、変動演出の開始を指示する制御コマンドＣＭＤに基づく新規の変動演出の開始準備処理や、エラー発生を示す制御コマンドＣＭＤに基づくエラー報知の開始処理が含まれる。続いて、ＷＤＴ回路にクリアパルスを出力して（ＳＴ１４）、ステップＳＴ４の処理に戻る。
In the effect command analysis process (ST13), it is determined whether or not the control command CMD is received from the
以上、軽微なUnderrun異常時や、動作開始条件が不適合の場合であって、異常フラグＥＲがＥＲ≦２である場合について説明したが、このような場合には、その動作周期では、表示回路７４が読み出す表示領域をトグル切換える処理（ＳＴ６）や、ディスプレイリストの作成処理（ＳＴ７）がスキップされ、且つ、演出シナリオが進行しないことになる（ＳＴ８～ＳＴ１２参照）。これは、不完全な状態のフレームバッファＦＢａ，ＦＢｂの画像データを出力させないためである。そのため、例えば、図２５（ａ）の動作周期（Ｔ１＋３δ）では、画像演出が進行せず、元の画面（ＤＬ２に基づく画面）が再表示されるフレーム落ちが生じる。
The case where the error flag ER is ER ≦ 2 has been described above when there is a slight Underrun abnormality or when the operation start condition is incompatible, but in such a case, the
ここで、フレーム落ちを回避するため、動作開始条件が成立するまで待機する構成も考えられる。しかし、演出制御ＣＰＵ６３が実行すべき制御処理（ＳＴ６～ＳＴ１２）は数多く、各々の処理時間を確保する必要があるので、本実施例では、動作開始条件を満たさない場合にフレーム落ちを生じさせている。
Here, in order to avoid dropping frames, a configuration that waits until the operation start condition is satisfied is also conceivable. However, since there are many control processes (ST6 to ST12) to be executed by the
但し、フレーム落ちが生じたとしても、割込み処理（図１７（ｂ））によって進行するランプ演出やモータ演出と比較して、１／３０～２／３０秒程度、画像演出の進行が遅れるだけであり、これに遊技者が気付くことはない。しかも、フレーム落ち時には、演出カウンタＥＮの更新処理を含んだ演出シナリオ処理（ＳＴ１１）や、音声進行処理（ＳＴ１２）も合わせてスキップされるので、その後に開始されるリーチ演出や予告演出や役物演出において、画像演出、音声演出、ランプ演出、及びモータ演出などの開始タイミングがずれるおそれはない。 However, even if a frame is dropped, the progress of the image effect is only delayed by about 1/30 to 2/30 seconds as compared with the lamp effect and the motor effect that are progressed by the interrupt processing (FIG. 17 (b)). Yes, this is not noticed by the player. Moreover, when the frame is dropped, the effect scenario processing (ST11) including the update process of the effect counter EN and the voice progress process (ST12) are also skipped, so that the reach effect, the advance notice effect, and the character that are started after that are also skipped. In the production, there is no possibility that the start timings of the image production, the voice production, the lamp production, the motor production, and the like are shifted.
すなわち、演出シナリオでは、画像演出、音声演出、ランプ演出、モータ演出の開始タイミングと、その後に実行すべき演出内容を一元的に管理しており、正常時に限り更新される演出カウンタＥＮによって、開始タイミングを制御しているので、各種の演出の同期が外れることはない。例えば、爆発音と、爆発画像と、役物移動と、ランプフラッシュ動作を複合した演出動作がある場合、フレーム落ちが生じた後であっても、上記した各演出動作は正しく同期して開始される。 That is, in the staging scenario, the start timing of the image staging, the sound staging, the lamp staging, and the motor staging and the staging content to be executed after that are centrally managed, and the staging counter EN, which is updated only when normal, starts. Since the timing is controlled, the synchronization of various productions will not be out of sync. For example, if there is an effect operation that combines an explosion sound, an explosion image, an accessory movement, and a lamp flash operation, each of the above effect operations is started correctly in synchronization even after a frame drop occurs. To.
以上、比較的軽微な異常時について説明したが、重大異常フラグＡＢＮがセット状態である場合や、連続異常回数が多い場合（ＥＲ＞２）や、繰り返しUnderrun異常が生じる場合には、ステップＳＴ１０の判定の後、無限ループ状態としている（ＳＴ１０ｂ）。その結果、ＷＤＴ回路５８の計時動作が進行して、演出制御ＣＰＵ６３を含んだ複合チップ５０は、異常リセットされ、その後、初期処理（ＳＴ１～ＳＴ３）が再実行されることで、異常事態発生の根本原因の解消が期待される。
The above is a description of a relatively minor abnormality. However, when the serious abnormality flag ABN is set, the number of continuous abnormalities is large (ER> 2), or when an underrun abnormality occurs repeatedly, step ST10 is performed. After the determination, an infinite loop state is set (ST10b). As a result, the timekeeping operation of the
なお、このリセット動作は、ＷＤＴ回路５８が起動して実行されるので、ＣＰＵ回路５１も含め複合チップ５０全体がリセット状態となる（図４（ｂ））。そこで、ＣＰＵ回路５１のリセットを回避するべく、演出制御ＣＰＵ６３が、所定のキーワード列（例えば１バイトデータ３個）をパターンチェック回路ＣＨＫに出力して、リセット信号ＲＳＴをＶＤＰ回路５２に出力するのも好適である（図３１のＳＴ１００参照）。この場合も、ＶＤＰ回路５２のリセット動作の正常終了を確認した後（ＳＴ１０１）、ステップＳＴ４やＳＴ１３の処理に移行させることになる。
Since this reset operation is executed by starting the
何れにしても、この異常時には、音声回路ＳＮＤも合わせ異常リセットされるので、画像演出、音声演出、ランプ演出、モータ演出は、全て初期状態に戻ることになる。但し、これらのリセット動作は、主制御部２１や払出制御部２５には、何の影響も与えなので、大当り状態の消滅や、賞球の消滅のような事態が発生するおそれはない。
In any case, at the time of this abnormality, the audio circuit SND is also abnormally reset, so that the image effect, the sound effect, the lamp effect, and the motor effect all return to the initial state. However, since these reset operations have no effect on the
以上、異常事態について説明したが、実際には、軽微な場合も含め上記した異常が発生することは殆どなく、ステップＳＴ５の処理の後、所定の表示レジスタＲＧｉｊ（DSPACTL /DSPBCTL）への設定に基づき、表示回路７４Ａと表示回路７４Ｂが読み出すべき画像データを記憶するフレームバッファＦＢａ，ＦＢｂの「表示領域」をトグル的に切り換える（ＳＴ６）。先に説明した通り、「表示領域（０）」と「表示領域（１）」は、予め初期処理において定義されているので（ＳＴ３）、ステップＳＴ６の処理では、フレームバッファＦＢａ，ＦＢｂについて、今回の「表示領域」が、表示領域（０）／表示領域（１）の何れであるかを特定する。
Although the abnormal situation has been described above, in reality, the above-mentioned abnormality rarely occurs even in a minor case, and after the processing of step ST5, the setting to the predetermined display register RGIj (DSPACTL / DSPBCTL) is performed. Based on this, the "display area" of the frame buffers FBa and FBb for storing the image data to be read by the
このステップＳＴ６が実行されることで、表示回路７４Ａは、インデックス空間２５４（表示領域（０））と、インデックス空間２５５（表示領域（１））から、動作周期δ毎に、交互に画像データを読み出して表示装置ＤＳ１を駆動することになる。同様に、表示回路７４Ｂは、インデックス空間２５１（表示領域（０））と、インデックス空間２５２（表示領域（１））から、動作周期δ毎に、交互に画像データを読み出してサブ表示装置ＤＳ２を駆動することになる。なお、表示回路７４が実際にREADアクセスするのは、表示領域（０）／表示領域（１）における有効データ領域に限定されるのは先に説明した通りである。
By executing this step ST6, the
何れにしても、本実施例では、動作周期毎に「表示領域」が切り替わるので、表示回路７４Ａ，７４Ｂは、直前の動作周期で描画回路７６が完成させた画像データについて、表示装置ＤＳ１，ＤＳ２への出力処理を開始することになる。但し、ステップＳＴ５の処理は、メイン表示装置ＤＳ１の垂直帰線期間（Ｖブランク）の開始時から開始されるので、実際には、垂直帰線期間が完了してから画像データの出力処理が開始されることになる。図２５（ａ）において、表示回路の欄に示す矢印は、この出力処理の動作周期を示している。
In any case, in this embodiment, since the "display area" is switched for each operation cycle, the
以上のような意義を有するステップＳＴ６の処理が終われば、演出制御ＣＰＵ６３は、続いて、次の動作周期で、表示回路７４が表示装置に出力するべき画像データを特定したディスプレイリストＤＬを完成させる（ＳＴ７）。特に限定されないが、この実施例では、ＲＡＭ５９のリストバッファ領域（ＤＬバッファＢＵＦ）を確保し、そこにディスプレイリストＤＬを完成させている（図１０参照）。
When the processing of step ST6 having the above significance is completed, the
ディスプレイリストＤＬは、一連の指示コマンドを、適宜な順番で列記して構成され、EODL（End Of DL ）コマンドを記載して終わるよう構成されている。そして、本実施例では、データ転送回路７２、描画回路７６、プリローダ７３の円滑な動作を実現するべく、EODLコマンドを含む全ての指示コマンドを、コマンド長が３２ｂｉｔの整数Ｎ倍（Ｎ＞０）の指示コマンドだけに限定している。なお、３２ｂｉｔの整数Ｎ倍で構成された指示コマンドに、無意ビット(Don't care bit)も含んで良いことは先に説明した通りである。
The display list DL is configured by listing a series of instruction commands in an appropriate order, and is configured to end with an EODL (End Of DL) command. Then, in this embodiment, in order to realize smooth operation of the
このように、実施例のディスプレイリストＤＬは、コマンド長が３２ｂｉｔの整数Ｎ倍（Ｎ＞０）の指示コマンドだけで構成されているので、ディスプレイリストＤＬ全体のデータボリューム値（データ総量）は、必ず、コマンド長の最小単位（３２ｂｉｔ＝４バイト）の整数倍となる。更に、本実施例では、データ転送回路７２の最低データ量Ｄｍｉｎを考慮して、ディスプレイリストＤＬのデータボリューム値を、最低データ量Ｄｍｉｎの整数倍（１以上）であって、且つ、指示コマンドの最小単位（４バイト）の整数倍となるよう調整している。例えば、Ｄｍｉｎ＝２５６バイトであれば、ディスプレイリストＤＬのデータボリューム値は、２５６バイト、５１２バイト・・・の何れかの値に調整される。
As described above, since the display list DL of the embodiment is composed of only instruction commands having a command length of 32 bits and an integer N times (N> 0), the data volume value (total amount of data) of the entire display list DL is determined. It is always an integral multiple of the minimum unit of command length (32 bits = 4 bytes). Further, in this embodiment, the data volume value of the display list DL is set to an integral multiple (1 or more) of the minimum data amount Dmin in consideration of the minimum data amount Dmin of the
ここで、演出内容の複雑さに応じて、適宜に、２５６バイトか、又は５１２バイトに調整するのも好適であるが、本実施例では、表示装置が二個であり、サブ表示装置ＤＳ２はそれほど複雑な画像演出を実行させないことを考慮して、ディスプレイリストＤＬのデータボリューム値を、常に、２５６バイトに調整している。 Here, it is also preferable to appropriately adjust to 256 bytes or 512 bytes according to the complexity of the effect content, but in this embodiment, there are two display devices, and the sub display device DS2 is The data volume value of the display list DL is always adjusted to 256 bytes in consideration of not performing such a complicated image effect.
もっとも、この手法は、何ら限定されず、表示装置が三個以上になる場合や、サブ表示装置ＤＳ２も含め複雑な画像演出を実行する遊技機の場合には、５１２バイト又は、７６８バイトに調整される。また、通常の演出時は、ディスプレイリストＤＬのデータボリューム値を２５６バイトに調整し、特別な演出を実行する場合に限り、ディスプレイリストＤＬのデータボリューム値を、５１２バイト又は、７６８バイトに調整するのも好適である。 However, this method is not limited in any way, and is adjusted to 512 bytes or 768 bytes in the case of three or more display devices or in the case of a gaming machine that executes complicated image production including the sub display device DS2. Will be done. Further, during a normal effect, the data volume value of the display list DL is adjusted to 256 bytes, and the data volume value of the display list DL is adjusted to 512 bytes or 768 bytes only when a special effect is executed. Is also suitable.
但し、本実施例の場合には、ディスプレイリストＤＬのデータボリューム値は、各動作周期δにおいて、予め規定された所定バイト長（２５６バイト）に調整される。調整手法としては、３２ｂｉｔ長のEODLコマンドの後に、不足領域を補填する３２ｂｉｔ長のNOP （No Operation）コマンドを埋める簡易手法（Ａ）か、或いは、不足領域を３２ｂｉｔ長のNOP コマンドで埋めた後、最後に３２ｂｉｔ長のEODLコマンドを記載する標準手法（Ｂ）が考えられる。なお、ディスプレイリストＤＬのデータボリューム値（データ総量）を全く調整することなくEODLコマンドで終結させ、データ転送回路７２の動作時に、ダミーデータを付加的に転送して、最低データ量Ｄｍｉｎの整数倍の転送量を確保する無調整手法（Ｃ）も考えられる。
However, in the case of this embodiment, the data volume value of the display list DL is adjusted to a predetermined byte length (256 bytes) specified in advance in each operation cycle δ. The adjustment method is a simple method (A) that fills the 32-bit length NOP (No Operation) command after the 32-bit length EODL command, or after filling the shortage area with the 32-bit length NOP command. Finally, a standard method (B) in which a 32-bit length EODL command is described can be considered. It should be noted that the data volume value (total data amount) of the display list DL is terminated by the EODL command without any adjustment, and dummy data is additionally transferred during the operation of the
ここで、標準手法（Ｂ）を採る場合には、最初、コマンドカウンタＣＮＴを規定値（２５６バイトに対応する６４－１）に初期設定し、ＤＬバッファ領域ＢＵＦに、有意な指示コマンドを書き込むごとに、コマンドカウンタＣＮＴを適宜に減算し、一連の有意な指示コマンドの書き込みが終われば、コマンドカウンタＣＮＴがゼロになるまで、NOP コマンドを記載し、最後にEODLコマンドを記載する手法が考えられる。本実施例の場合、指示コマンドは、そのコマンド長が３２ｂｉｔの整数Ｎ倍（Ｎ＞０）のものに限定されているので、上記の処理は容易であり、コマンドカウンタＣＮＴの減算処理は、整数Ｎに対応した減算処理となる。 Here, when the standard method (B) is adopted, first, the command counter CNT is initially set to a specified value (64-1 corresponding to 256 bytes), and every time a significant instruction command is written to the DL buffer area BUF. A method is conceivable in which the command counter CNT is appropriately subtracted, and when the writing of a series of significant instruction commands is completed, the NOP command is described until the command counter CNT becomes zero, and finally the EODL command is described. In the case of this embodiment, since the command length is limited to an integer N times (N> 0) of 32 bits, the above processing is easy, and the subtraction processing of the command counter CNT is an integer. It is a subtraction process corresponding to N.
一方、簡易手法（Ａ）を採る場合には、ディスプレイリストＤＬの作成時、最初に、リストバッファ領域（ＤＬバッファＢＵＦ）の全てをNOP コマンドで埋めれば足りるので、一見、標準手法（Ｂ）より優れているように思われる。また、簡易性の観点では、無調整手法（Ｃ）も優れているように思われる。しかし、本実施例では、基本的に標準手法（Ｂ）を採っており、ディスプレイリストＤＬの先頭からEODLコマンドまでの実データ量、つまり、EODLコマンドまでのデータ量が、常に、データ転送回路７２の最低データ量Ｄｍｉｎの整数倍となるよう調整している。
On the other hand, when the simple method (A) is adopted, it is sufficient to first fill the entire list buffer area (DL buffer BUF) with the NOP command when creating the display list DL, so at first glance, it is better than the standard method (B). Seems to be excellent. Further, from the viewpoint of simplicity, the non-adjustment method (C) seems to be excellent. However, in this embodiment, the standard method (B) is basically adopted, and the actual data amount from the beginning of the display list DL to the EODL command, that is, the data amount up to the EODL command is always the
これは、プリローダ７３を活用する実施例を考慮したものであり、もし、簡易手法（Ａ）や無調整手法（Ｃ）を採用すると、EODLコマンドまでのディスプレイリストＤＬの実データ量が、ランダムな値となり、プリローダ７３が書き換えた書換えリストＤＬ’のＤＲＡＭ５４への転送時や、ＤＲＡＭ５４から描画回路７６への書換えリストＤＬ’の転送時に支障が生じるからである。なお、書換えリストＤＬ’のＤＲＡＭ５４への転送時には、データ転送回路７２のＣｈＡ制御回路７２ａが機能し、書換えリストＤＬ’の描画回路７６への転送時には、ＣｈＢ制御回路７２ｂが機能するが（図２３参照）、何れの場合もEODLコマンドまでの書換えリストＤＬ’しか転送しないことになる。
This is in consideration of an embodiment using the
以上、ディスプレイリストＤＬのデータボリューム値を調整する標準手法（Ｂ）の利点を説明したが、プリローダ７３を使用しない実施例では、発行されたディスプレイリストＤＬは、描画回路７６によって処理されるだけであるので、簡易手法（Ａ）や無調整手法（Ｃ）の使用が何ら禁止されない。
The advantages of the standard method (B) for adjusting the data volume value of the display list DL have been described above, but in the embodiment in which the
但し、以下の説明では、プリローダ７３の使用の有無に拘らず、原則として標準手法（Ｂ）を採ることを前提に、図１８に基づいて、ディスプレイリストＤＬの詳細について説明する。
However, in the following description, the details of the display list DL will be described with reference to FIG. 18 on the premise that the standard method (B) is adopted in principle regardless of whether or not the
特に限定されないが、本実施例では、ディスプレイリストＤＬに、先ず、メイン表示装置ＤＳ１に関する指示コマンド列（Ｌ１１～Ｌ１６）を記載し、その後、サブ表示装置ＤＳ２に関する指示コマンド列（Ｌ１７～Ｌ２０）を記載するようにしている。また、標準手法（Ｂ）を採用して、ディスプレイリストＤＬのデータボリューム値を固定長（２５６バイト）に調整している。なお、図１８は、事実上、演出制御ＣＰＵ６３が、ＲＡＭ５９のリストバッファ領域に、指示コマンドを書き込む手順や、ディスプレイリストＤＬに基づく描画回路７６の動作を示したものともなっている。
Although not particularly limited, in the present embodiment, the instruction command sequence (L11 to L16) relating to the main display device DS1 is first described in the display list DL, and then the instruction command sequence (L17 to L20) relating to the sub display device DS2 is described. I am trying to describe it. Further, the standard method (B) is adopted to adjust the data volume value of the display list DL to a fixed length (256 bytes). Note that FIG. 18 also shows, in effect, the procedure in which the
図１８に示す通り、ディスプレイリストＤＬの先頭では、環境設定系の指示コマンド（SETDAVR ）を記載して、表示装置ＤＳ１のフレームバッファＦＢａについて、インデックス空間ＩＤＸ上の左上基点アドレス（Ｘ，Ｙ）を規定する（Ｌ１１）。図９（ａ）に関して説明した通り、本実施例では、表示装置ＤＳ１用として、任意領域(c) に、一対のフレームバッファＦＢａが確保されている。そして、通常は、表示回路７４にとっての有効データ領域に対応して、基点アドレス（Ｘ，Ｙ）＝（０，０）とすることで、フレームバッファＦＢａの先頭位置から描画回路７６に活用される。
As shown in FIG. 18, at the beginning of the display list DL, an instruction command (SETDAVR) of the environment setting system is described, and the upper left base point address (X, Y) on the index space IDX is set for the frame buffer FBa of the display device DS1. Specify (L11). As described with respect to FIG. 9A, in this embodiment, a pair of frame buffers FBa are secured in the arbitrary area (c) for the display device DS1. Then, normally, by setting the base point address (X, Y) = (0,0) corresponding to the effective data area for the
図９（ｃ）では、その下方左側の実描画領域にＬ１１と付しているが、これは、指示コマンドＬ１１によって、フレームバッファＦＢａ上の実描画領域が、フレームバッファＦＢａの基点アドレス（０，０）位置から始まると特定されたことを意味している。ただし、実描画領域の縦横寸法や、その実描画領域を具体的に特定するインデックス番号は、未だ未確定であり、後述する指示コマンド（SETINDEX）Ｌ１３によって確定する。なお、指示コマンドＬ１１ではＺバッファの使用の有無も指定される。 In FIG. 9 (c), L11 is attached to the actual drawing area on the lower left side thereof, which means that the actual drawing area on the frame buffer FBa is set to the base point address (0,) of the frame buffer FBa by the instruction command L11. 0) It means that it was specified to start from the position. However, the vertical and horizontal dimensions of the actual drawing area and the index number that specifically specifies the actual drawing area are still undecided, and are determined by the instruction command (SETINDEX) L13 described later. The instruction command L11 also specifies whether or not to use the Z buffer.
次に、環境設定系の指示コマンド（SETDAVF ）によって、仮想描画空間上に、左上基点座標（Ｘｓ，Ｙｓ）と、右下対角点座標（Ｘｅ，Ｙｅ）を設定して、Ｗ×Ｈ寸法の描画領域を定義する（Ｌ１２）。ここで、仮想描画空間とは、描画用の指示コマンド（SPRITEコマンドなど）によって描画可能な、Ｘ方向±８１９２、Ｙ方向±８１９２の仮想的な二次元空間である（図９（ｃ）参照）。 Next, the upper left base point coordinates (Xs, Ys) and the lower right diagonal point coordinates (Xe, Ye) are set on the virtual drawing space by the instruction command (SETDAVF) of the environment setting system, and the W × H dimension is set. The drawing area of is defined (L12). Here, the virtual drawing space is a virtual two-dimensional space in the X direction ± 8192 and the Y direction ± 8192 that can be drawn by an instruction command for drawing (SPRITE command or the like) (see FIG. 9 (c)). ..
この指示コマンドＬ１２（SETDAVF ）によって、仮想描画空間は、描画内容が実際に表示装置ＤＳ１に反映される描画領域と、その他の非描画領域に区分される。また、指示コマンドＬ１２（SETDAVF ）は、指示コマンドＬ１１で開始位置（基点アドレス）が規定された実描画領域と、仮想描画空間上の描画領域とを対応付けることになる。 By this instruction command L12 (SETDAVF), the virtual drawing space is divided into a drawing area in which the drawing contents are actually reflected on the display device DS1 and other non-drawing areas. Further, the instruction command L12 (SETDAVF) associates the actual drawing area whose start position (base point address) is defined by the instruction command L11 with the drawing area on the virtual drawing space.
この点を言い換えると、指示コマンドＬ１２によって、（インデックス空間は未定の）フレームバッファＦＢａには、仮想描画空間上の描画領域に対応する、基点アドレスから始まるＷ×Ｈの実描画領域が定義されることになる。したがって、指示コマンドＬ１２で指定する描画領域は、フレームバッファＦＢａの水平サイズと同一か、それ以下とする必要がある。通常、描画領域や実描画領域は、表示回路７４にとっての有効データ領域（図１７（ｅ））と同寸法となるよう定義される。
In other words, the instruction command L12 defines a W × H actual drawing area starting from the base point address, which corresponds to the drawing area on the virtual drawing space, in the frame buffer FBa (index space is undecided). It will be. Therefore, the drawing area specified by the instruction command L12 needs to be the same as or smaller than the horizontal size of the frame buffer FBa. Normally, the drawing area and the actual drawing area are defined so as to have the same dimensions as the effective data area (FIG. 17 (e)) for the
そして、描画回路７６が指示コマンドＬ１１，Ｌ１２を実行した後は、仮想描画空間に描画された描画内容のうち、描画領域に含まれるものだけが、フレームバッファＦＢａの実描画領域に反映されることになる。したがって、描画領域からはみ出した部分や、図９（ｃ）において作業領域と記載された部分の描画内容は、そのままでは、フレームバッファに反映されることはない。なお、仮想描画空間に作業領域を確保する場合には、仮想描画空間の非描画領域が使用される。
Then, after the
次に、今回の動作周期において、描画回路７６が、これから完成させるディスプレイリストＤＬに基づいて描画する描画内容を何処に描画すべきかを規定する（Ｌ１３）。具体的には、ダブルバッファ構成の表示装置ＤＳ１のフレームバッファＦＢａについて、今回のディスプレイリストＤＬに基づく描画内容の「書込み領域」となるインデックス空間ＩＤＸが特定される（Ｌ１３）。具体的には、テクスチャ設定系のコマンドであるSETINDEXコマンドによって、(1) フレームバッファＦＢａは、任意領域に確保されていること、及び、(2) 「書込み領域」となるインデックス空間ＩＤＸＮの任意領域上のインデックス番号Ｎが特定される。
Next, in this operation cycle, the
この指示コマンドＬ１３によって、例えば、Ｎ＝２５５と特定された場合には、仮想描画空間上に定義された描画領域に対応する実描画領域は、具体的には、ダブルバッファ構造のフレームバッファＦＢａにおけるインデックス空間ＩＤＸ２５５であると定義されたことになる。 When, for example, N = 255 is specified by this instruction command L13, the actual drawing area corresponding to the drawing area defined on the virtual drawing space is specifically in the frame buffer FBa having a double buffer structure. It is defined as the index space IDX 255 .
本実施例の場合、フレームバッファＦＢａのインデックス番号は、２５５又は２５４であり（図９（ａ））、トグル的に切り換えた何れかが指定される（Ｌ１３）。なお、このインデックス番号は、メイン制御処理のステップＳＴ６で指定された表示領域（０）／（１）ではない方のインデック番号である。例えば、ステップＳＴ６の処理において、表示回路７４に対して、表示領域（０）が指定されている場合には、表示領域（１）が、描画回路７６にとっての「書込み領域」となる。
In the case of this embodiment, the index number of the frame buffer FBa is 255 or 254 (FIG. 9 (a)), and either toggled switch is specified (L13). Note that this index number is an index number that is not the display area (0) / (1) specified in step ST6 of the main control process. For example, in the process of step ST6, when the display area (0) is designated for the
以上の通り、指示コマンドＬ１１と指示コマンドＬ１２とで、実描画領域（Ｗ×Ｈの論理空間）と描画領域（Ｗ×Ｈの仮想空間）との対応関係が、一般的に定義された後、インデックス空間ＩＤＸを具体的に特定する指示コマンドＬ１３（SETINDEX）によって、Ｗ×Ｈの仮想空間が、特定のインデックス空間ＩＤＸにおけるＷ×Ｈの論理空間であると対応付けられたことになる。 As described above, after the correspondence between the actual drawing area (W × H logical space) and the drawing area (W × H virtual space) is generally defined by the instruction command L11 and the instruction command L12, By the instruction command L13 (SETINDEX) that specifically specifies the index space IDX, the virtual space of W × H is associated with the logical space of W × H in the specific index space IDX.
この点を言い換えると、今後、一連の指示コマンドに基づいて、Ｗ×Ｈの仮想空間に仮想的に描画される内容は、仮想空間と内蔵ＶＲＡＭ７１の実アドレスとの対応関係を規定するＶＤＰ内部の変換テーブルに基づいて、内蔵ＶＲＡＭ７１（フレームバッファ）の画像データとなる。
In other words, in the future, the content virtually drawn in the W × H virtual space based on a series of instruction commands will be inside the VDP that defines the correspondence between the virtual space and the real address of the built-in
続いて、「書込み領域」として、特定されたインデックス空間ＩＤＸを、例えば、黒色で塗りつぶすフレームバッファ・クリア処理を実行する指示コマンドが記載される（Ｌ１４，Ｌ１５）。これは、二動作期間前にフレームバッファＦＢａに書き込まれた画像データの消去処理に他ならない。 Subsequently, as a "write area", an instruction command for executing a frame buffer clear process for filling the specified index space IDX with black, for example, is described (L14, L15). This is nothing but the erasing process of the image data written in the frame buffer FBa before the two operation periods.
具体的には、環境設定コマンドの一種であるSETFCOLOR コマンドによって、例えば黒色を選択し、プリミティブ描画系コマンドであるRECTANGLE コマンドによって矩形領域を塗り潰すべく規定する。なお、RECTANGLE コマンドでは、仮想描画空間に設定された描画領域（フレームバッファＦＢａに対応する仮想空間）について、その左上端点と、右下端点のＸＹ座標が指定される（図９（ｃ）参照）。 Specifically, the SETFCOLOR command, which is a type of environment setting command, selects black, for example, and the RECTANGLE command, which is a primitive drawing command, specifies that the rectangular area should be filled. In the RECTANGLE command, the XY coordinates of the upper left end point and the right lower end point of the drawing area (virtual space corresponding to the frame buffer FBa) set in the virtual drawing space are specified (see FIG. 9 (c)). ..
以上の処理によって、描画準備処理が完了するので、次に、静止画や動画一フレームなど、適宜なテクスチャを、仮想描画空間に描画するための指示コマンドを列記する。典型的には、先ず、テクスチャの展開先となるインデックス空間ＩＤＸを、テクスチャ設定系のSETINDEXコマンドで特定した上で、テクスチャロード系の指示コマンドであるTXLOADコマンドを記載して、ＣＧＲＯＭ５５から読み出す所定のテクスチャを、所定のインデックス空間ＩＤＸに展開するようディスプレイリストＤＬに記載する。
Since the drawing preparation process is completed by the above processing, next, instruction commands for drawing an appropriate texture such as a still image or a moving image frame in the virtual drawing space are listed. Typically, first, the index space IDX to which the texture is expanded is specified by the SETINDEX command of the texture setting system, and then the TXLOAD command, which is the instruction command of the texture load system, is described and read from the
先に説明した通り、本実施例では、背景動画が、ＩＰストリーム動画で構成されている。そこで、例えば、背景動画について、これを展開すべきインデックス空間ＩＤＸを、テクスチャ設定系のSETINDEXコマンドで、ページ領域(b) のインデックス空間ＩＤＸ０と特定した上で、テクスチャロード系のTXLOADコマンドを記載する。なお、TXLOADコマンドでは、今回LOADすべき動画フレームについて、ＣＧＲＯＭ５５の先頭アドレス（テクスチャのSourceアドレス）と、展開後のデータサイズ（水平×垂直）を特定する必要がある。
As described above, in this embodiment, the background moving image is composed of the IP stream moving image. Therefore, for example, for the background video, the index space IDX to be expanded is specified as the index space IDX 0 in the page area (b) by the SETINDEX command of the texture setting system, and then the TXLOAD command of the texture load system is described. do. In the TXLOAD command, it is necessary to specify the start address (texture source address) of the
ＶＤＰ回路５２において、上記のTXLOADコマンドが実行されると、背景動画の一動画フレーム（テクスチャ）は、先ず、ＡＡＣ領域(a) に取得され、その後、自動的に起動するＧＤＥＣ７５によって、ページ領域(b) のインデックス空間ＩＤＸ０に展開される。次に、この一動画フレームを仮想描画空間に描画することになる。この場合に、SETINDEXコマンド（テクスチャ設定系）によって、「ページ領域(b) のインデックス空間ＩＤＸ０が、その後の処理対象のテクスチャである」と設定しても良いが、TXLOADコマンドに連続して処理する場合には、このSETINDEXコマンドの記載を省略することができる。
When the above TXLOAD command is executed in the
何れにしても、「ページ領域(b) のインデックス空間ＩＤＸ０が、その後の処理対象のテクスチャである」と特定されている状態で、次に、αブレンド処理のためのパラメータを設定するなど、適宜な描画間演算系の指示コマンドを記載する。なお、αブレンド処理とは、既に描画領域（フレームバッファＦＢａ）に記載されている画像と、これから上書きする画像との透明化／半透明化処理に関するものある。したがって、背景動画の動画フレームのように、第一枚目の描画動作では、描画間演算系の指示コマンドの使用は不要である。 In any case, in the state where "the index space IDX 0 in the page area (b) is the texture to be processed after that" is specified, then the parameters for the α blend processing are set, and so on. Describe the instruction command of the appropriate inter-drawing operation system. The α-blending process relates to a transparent / semi-transparent process between an image already described in the drawing area (frame buffer FBa) and an image to be overwritten. Therefore, it is not necessary to use the instruction command of the inter-drawing calculation system in the drawing operation of the first sheet as in the moving image frame of the background moving image.
続いて、プリミティブ描画系の指示コマンドであるSPRITEコマンドによって、「ページ領域(b) のインデックス空間ＩＤＸ０のテクスチャ（背景動画の一動画フレーム）」を、仮想描画空間の適所（矩形のDestination 領域）に描画するべくSPRITEコマンドを記載する。なお、SPRITEコマンドには、仮想描画空間のDestination 領域について、その左上端点と、右下端点を特定する必要がある。 Then, by using the SPRITE command, which is an instruction command for primitive drawing, "texture of index space IDX 0 in page area (b) (one video frame of background video)" is set in place in the virtual drawing space (rectangular destination area). Describe the SPRITE command to draw in. For the SPRITE command, it is necessary to specify the upper left end point and the right lower end point of the Destination area of the virtual drawing space.
このDestination 領域は、予め、指示コマンドＬ１１，Ｌ１２によって、実描画領域（ＦＢａ）に対応付けられた描画領域（仮想描画空間上に定義された仮想空間）の全体又はその一部である。但し、背景動画は、通常、表示画面全体に描画するので、このような場合のDestination 領域は、描画領域の全体又はそれ以上となる。なお、Destination 領域が、描画領域の全体より大きい場合とは、例えば、背景動画がズームアップされる場合である。 This Destination area is the whole or a part of the drawing area (virtual space defined on the virtual drawing space) associated with the actual drawing area (FBa) in advance by the instruction commands L11 and L12. However, since the background moving image is usually drawn on the entire display screen, the Destination area in such a case is the entire drawing area or more. The case where the Destination area is larger than the entire drawing area is, for example, the case where the background moving image is zoomed up.
以上の処理によって、背景動画の動画フレームの描画が終わったので、続いて、テクスチャロード系、テクスチャ設定系、描画間演算系、プリミティブ描画系コマンドなどの指示コマンドを適宜な順番で列記して、背景動画に重ねて、各種のテクスチャを描画するべくディスプレイリストＤＬを構成することになる。先に説明したように、変動演出時では、多数の動画が必要となるので、その場合には、内蔵ＶＲＡＭ７１のページ領域(b) について、インデックス空間ＩＤＸを増加するべく、インデックステーブル制御系の指示コマンド（NEWPIX）を記載することになる。
Since the drawing of the video frame of the background video is completed by the above processing, the instruction commands such as the texture load system, the texture setting system, the inter-drawing calculation system, and the primitive drawing system commands are listed in an appropriate order. The display list DL is configured to draw various textures on the background moving image. As described above, a large number of moving images are required at the time of variable production. In that case, the index table control system is instructed to increase the index space IDX for the page area (b) of the built-in
例えば、二つ目のＩＰストリーム動画に関し、NEWPIXコマンドによって、ページ領域(b) に、追加のインデックス空間ＩＤＸ１を確保した後、このインデックス空間ＩＤＸ１を特定して（SETINDEX）、二つ目の動画の一フレームの展開を指示し（TXLOAD）、展開したテクスチャを描画領域の適所に配置する（SPRITE）。通常、この場合のDestination 領域は、描画領域の一部となる。 For example, for the second IP stream video, the NEWPIX command allocates an additional index space IDX 1 in the page area (b), then specifies this index space IDX 1 (SETINDEX), and then the second Instructs the expansion of one frame of the video (TXLOAD), and places the expanded texture in the appropriate place in the drawing area (SPRITE). Normally, the Destination area in this case becomes a part of the drawing area.
以下、同様であり、NEWPIXコマンドによって、次々、インデックス空間ＩＤＸｋを確保した後、適宜なαブレンド処理を実行しつつ、複数のＩＰストリームを描画領域に描画すれば、描画領域への描画内容は、実描画領域であるフレームバッファＦＢａに画像データとして順次蓄積されることになる。複数Ｎ個のＩＰストリーム動画が描画されている演出時には、ページ領域(b) において、複数Ｎ個のインデックス空間が機能している。 The same applies to the following. If the index space IDX k is secured one after another by the NEWPIX command and then a plurality of IP streams are drawn in the drawing area while performing appropriate α-blending processing, the drawing contents in the drawing area will be the same. , It will be sequentially accumulated as image data in the frame buffer FBa which is the actual drawing area. When a plurality of N IP stream moving images are drawn, a plurality of N index spaces are functioning in the page area (b).
そして、一連の変動演出が終了したような場合には、ページ領域(b) に確保した多数のインデックス空間ＩＤＸ１～ＩＤＸｋのうち、不要と思われるインデックス空間ＩＤＸを開放するべく、DELPIXコマンドによって不要なインデックス空間ＩＤＸを削除すれば良い。 Then, when a series of fluctuation effects are completed, the DELPIX command is used to release the index space IDX that is considered unnecessary among the large number of index spaces IDX 1 to IDX k secured in the page area (b). The unnecessary index space IDX may be deleted.
なお、静止画やＩストリーム動画を描画する場合には、SETINDEXコマンドによって、これらのテクスチャのデコード先が、ＡＡＣ領域(a) であると指定した上で、TXLOADコマンドを実行させれば、ＡＡＣ領域(a) に取得されたテクスチャは、その後、自動的に起動するＧＤＥＣ７５によってＡＣＣ領域(a) に展開される。そして、展開されたテクスチャは、SPRITEコマンドによって、描画領域の適所に描画すれば良い。なお、キャッシュヒット機能を活用するか否かに応じて、第一ＡＡＣ領域(a1)か、第二ＡＡＣ領域(a2)が使用される。 When drawing a still image or I-stream movie, use the SETINDEX command to specify that the decoding destination of these textures is the AAC area (a), and then execute the TXLOAD command to execute the AAC area. The texture acquired in (a) is then expanded into the ACC area (a) by the automatically activated GDEC75. Then, the expanded texture may be drawn in a suitable place in the drawing area by the SPRITE command. The first AAC region (a1) or the second AAC region (a2) is used depending on whether or not the cache hit function is utilized.
ここまでの説明では、各テクスチャは、直接的に、メイン表示装置用ＤＳ１の描画領域に描画されるが、必ずしも、このような動作に限定されない。例えば、既に表示装置ＤＳ１用に確保されている描画領域に重複しない状態で、適宜な描画領域を設け（図９（ｃ））、この描画領域を内蔵ＶＲＡＭ７１の作業領域に対応付ければ、中間的な描画領域を構築して、適宜な演出画像を完成させることができる。ここで、表示装置ＤＳ１用の描画領域と重複しない状態とするのは、重複領域については、後の対応付け設定が優先され、その領域への描画内容がフレームバッファＦＢａに反映されないからである。
In the description so far, each texture is drawn directly in the drawing area of the DS1 for the main display device, but the operation is not necessarily limited to such an operation. For example, if an appropriate drawing area is provided (FIG. 9 (c)) in a state where it does not overlap with the drawing area already reserved for the display device DS1, and this drawing area is associated with the work area of the built-in
図９（ｃ）に示す通り、本実施例の作業領域は、任意領域(c) におけるインデックス空間ＩＤＸ０である。そして、この作業領域を使用する演出タイミングでは、先行して、演出画像用の描画領域（図９（ｃ）参照）を、作業領域（インデックス空間ＩＤＸ０の実描画領域）に対応付けるための指示コマンド列（SETDAVR ，SETDAVF ，SETINDEX）を記載しておく。図９（ｃ）に示す通り、演出画像用の描画領域は、メイン表示装置ＤＳ１用の描画領域に含まれない領域に確保される。 As shown in FIG. 9 (c), the work area of this embodiment is the index space IDX 0 in the arbitrary area (c). Then, in the effect timing using this work area, an instruction command for associating the drawing area for the effect image (see FIG. 9C) with the work area (actual drawing area of index space IDX 0 ) is preceded. Describe the columns (SETDAVR, SETDAVF, SETINDEX). As shown in FIG. 9C, the drawing area for the effect image is secured in the area not included in the drawing area for the main display device DS1.
そして、その後は、フレームバッファＦＢａに関する指示コマンド列Ｌ１６と同様の指示コマンドを列記して、インデックス空間ＩＤＸ０に、適宜な演出画像を完成させれば良い。本実施例の場合、演出画像は、静止画で構成されるので、デコードデータは第一ＡＡＣ領域(a1)に展開されるよう指示コマンド（SETINDEX）が記載され、次に、インデックス空間ＩＤＸ０の描画領域の適所をDestination とするプリミティブ描画系の指示コマンド（SPRITE）が使用されることになる。なお、このような動作は、演出内容に応じて、一回又は複数回繰り返される。 Then, after that, the same instruction command as the instruction command sequence L16 regarding the frame buffer FBa may be listed, and an appropriate effect image may be completed in the index space IDX 0 . In the case of this embodiment, since the staging image is composed of a still image, an instruction command (SETINDEX) is described so that the decoded data is expanded in the first AAC region (a1), and then the index space IDX 0 A primitive drawing-type instruction command (SPRITE) with the destination in the drawing area will be used. It should be noted that such an operation is repeated once or a plurality of times depending on the content of the effect.
そして、演出画像を完成させたインデックス空間ＩＤＸ０をテクスチャと位置付けた後（SETINDEX）、SPRITEコマンドによって、メイン表示装置用ＤＳ１の描画領域の適所に、インデックス空間ＩＤＸ０の演出画像（テクスチャ）を描画すれば良い。このような場合、インデックス空間ＩＤＸ０の演出画像を、三角形の描画プリミティブ（primitive ）に分解し、適宜な角度に回転させた上で、描画領域に描画することが考えられる。なお、テクスチャの回転角度は、例えば、予告演出の信頼度などに対応付けられる。 Then, after positioning the index space IDX 0 that completes the effect image as a texture (SETINDEX), the effect image (texture) of the index space IDX 0 is drawn at an appropriate position in the drawing area of the DS1 for the main display device by the SPRITE command. Just do it. In such a case, it is conceivable to decompose the effect image of the index space IDX 0 into triangular drawing primitives, rotate them at an appropriate angle, and then draw them in the drawing area. The rotation angle of the texture is associated with, for example, the reliability of the advance notice effect.
以上、メイン表示装置ＤＳ１の一フレームを完成させるための指示コマンド列（Ｌ１１～Ｌ１６）について説明したが、サブ表示装置ＤＳ２の一フレームを完成させるための指示コマンド列（Ｌ１７～Ｌ１２）についても、同様である。すなわち、フレームバッファＦＢｂの開始ＸＹ座標を特定し（Ｌ１７）を定義し（通常はＸ＝０，Ｙ＝０）、図９（ｃ）に示す仮想描画空間上に、サブ表示装置ＤＳ２のための描画領域を定義する（Ｌ１８）。 The instruction command sequence (L11 to L16) for completing one frame of the main display device DS1 has been described above, but the instruction command sequence (L17 to L12) for completing one frame of the sub display device DS2 has also been described. The same is true. That is, the start XY coordinates of the frame buffer FBb are specified (L17), defined (usually X = 0, Y = 0), and on the virtual drawing space shown in FIG. 9 (c), for the sub-display device DS2. A drawing area is defined (L18).
ところで、本実施例では、メイン表示装置ＤＳ１用の画像データの生成を終えた後、サブ表示装置ＤＳ２用の生成処理に移行するので、サブ表示装置ＤＳ２用の描画領域が、メイン表示装置ＤＳ１用の描画領域と重複しても何の問題もなく、描画領域を自由に設定することができる。そのため、ディスプレイリストＤＬの生成プログラムの開発時、例えば、SPRITEコマンドで、新規に設定された描画領域に適宜なテクスチャを貼り付けるような場合、SPRITEコマンドの動作パラメータ（Destination 領域）の設定その他を、ある程度、定型化することができる。 By the way, in this embodiment, after the generation of the image data for the main display device DS1 is completed, the process shifts to the generation process for the sub display device DS2, so that the drawing area for the sub display device DS2 is for the main display device DS1. There is no problem even if it overlaps with the drawing area of, and the drawing area can be set freely. Therefore, when developing a display list DL generation program, for example, when pasting an appropriate texture to a newly set drawing area with the SPRITE command, set the operation parameters (Destination area) of the SPRITE command and so on. It can be stylized to some extent.
このような任意の描画領域の定義が終われば（Ｌ１８）、次に、ダブルバッファ構成の表示装置ＤＳ２のフレームバッファＦＢｂについて、今回のディスプレイリストＤＬに基づく描画内容の「書込み領域」となるインデックス空間ＩＤＸを特定する（Ｌ１９）。このインデックス空間ＩＤＸのインデックス番号は、フレームバッファＦＢｂに関し、メイン制御処理のステップＳＴ６で指定された表示領域（０）／（１）に対応しない方のインデック番号である。 After the definition of such an arbitrary drawing area is completed (L18), next, for the frame buffer FBb of the display device DS2 having a double buffer configuration, the index space becomes the "write area" of the drawing contents based on the display list DL this time. Identify the IDX (L19). The index number of the index space IDX is the index number of the frame buffer FBb that does not correspond to the display area (0) / (1) specified in step ST6 of the main control process.
そして、その後、サブ表示装置ＤＳ２についての指示コマンド列Ｌ２０～Ｌ２２が、メイン表示装置ＤＳ１に関する指示コマンド列Ｌ１４～Ｌ１６と同様に列記される。また、インデックス空間ＩＤＸ０に完成させた演出画像を使用することもできる。 After that, the instruction command sequences L20 to L22 for the sub display device DS2 are listed in the same manner as the instruction command sequences L14 to L16 for the main display device DS1. It is also possible to use the effect image completed in the index space IDX 0 .
以上、ディスプレイリストＤＬを構成するＬ１１～Ｌ２２の指示コマンドは、本実施例では、全て、コマンド長が３２ビットの整数倍のものに限定されている。そして、先に説明した通り、本実施例のディスプレイリストＤＬのデータボリューム値（データ総量）を、固定長（２５６バイト）に調整しており、ダミーコマンドたる必要数のNOP コマンド（Ｌ２３）を付加した上で、EODLコマンド（Ｌ２４）で終結させている。すなわち、図１８の実施例では、前記した標準手法（Ｂ）を採っている。 As described above, all the instruction commands of L11 to L22 constituting the display list DL are limited to those having a command length that is an integral multiple of 32 bits in this embodiment. Then, as described above, the data volume value (total amount of data) of the display list DL of this embodiment is adjusted to a fixed length (256 bytes), and the required number of NOP commands (L23) as dummy commands are added. After that, it is terminated by the EODL command (L24). That is, in the embodiment of FIG. 18, the above-mentioned standard method (B) is adopted.
但し、標準手法（Ｂ）を採る場合でも、全ての動作周期において、ディスプレイリストＤＬのデータ総量を２５６バイトと固定化することは必ずしも必須ではない。すなわち、別の実施例では、NOP コマンドを除くディスプレイリストＤＬのデータ総量が、２５６バイトを超える場合（例えば、特別な演出期間）には、ディスプレイリストＤＬのデータ総量は、NOP コマンドを付加することで、５１２バイト又はそれ以上のＮ×２５６バイトに調整される。なお、標準手法（Ｂ）を採る場合、Ｎ×２５６バイトの最後はEODLコマンドで終端されることは先に説明した通りである。 However, even when the standard method (B) is adopted, it is not always essential to fix the total amount of data in the display list DL to 256 bytes in all operation cycles. That is, in another embodiment, when the total amount of data in the display list DL excluding the NOP command exceeds 256 bytes (for example, during a special effect period), the total amount of data in the display list DL is added with the NOP command. Is adjusted to 512 bytes or more, N × 256 bytes. As described above, when the standard method (B) is adopted, the end of N × 256 bytes is terminated by the EODL command.
以上、ディスプレイリストＤＬの構成について詳細に説明したが、演出制御ＣＰＵ６３は、完成させた固定バイト長のディスプレイリストＤＬをＶＤＰ回路に発行することになる（ＳＴ７～ＳＴ８）。図１９は、演出制御ＣＰＵ６３が、転送回路７２の転送ポートレジスタTR_PORT を直接WRITE アクセスして、描画回路７６にディスプレイリストＤＬを発行するＤＬ発行処理（図１７のＳＴ８）を説明するフローチャートである。なお、転送ポートレジスタTR_PORT は、データ転送回路７２の動作内容を規定するデータ転送レジスタＲＧｉｊの一種である。
Although the configuration of the display list DL has been described in detail above, the
ＤＬ発行処理を実現するには、先ず、データ転送回路７２の動作内容を規定する複数のデータ転送レジスタＲＧｉｊに、必要な設定値を設定する必要がある。具体的には、データ転送回路７２の転送動作態様と、データ転送回路７２内部の伝送経由と、を所定のデータ転送レジスタＲＧｉｊに特定する。設定内容は、特に限定されないが、ここでは、ＣＰＵＩＦ部５６からＣｈＢ制御回路７２ｂを経由すること、及び、ＣＰＵバス制御部７２ｄに関し、そのＦＩＦＯバッファの残量をチェックしながらデータ転送動作を実行すると設定する（ＳＴ２０）。なお、以下の説明では、ＣｈＢ制御回路７２ｂを、便宜上、「転送回路ＣｈＢ」と略すことがある。
In order to realize the DL issuance process, it is first necessary to set necessary setting values in a plurality of data transfer registers RGij that define the operation contents of the
次に、転送総サイズを、所定のデータ転送レジスタＲＧｉｊに設定する。先に説明した通り、本実施例では、ディスプレイリストＤＬのデータ総量を２５６バイトの整数倍に調整しているので、その値を設定する。なお、データ総量＝２５６×Ｎは、データ転送回路７２の最低データ量Ｄｍｉｎの整数Ｎ倍にもなっている。通常、倍数Ｎは、１又は２であるが、以下の説明では、Ｎ＝１として説明することにする。
Next, the total transfer size is set in the predetermined data transfer register RGij. As described above, in this embodiment, the total amount of data in the display list DL is adjusted to an integral multiple of 256 bytes, so that value is set. The total amount of data = 256 × N is also an integer N times the minimum amount of data Dmin of the
ここで、転送ポートレジスタTR_PORT （以下、転送ポートと略すことがある）は、３２ｂｉｔ長のレジスタであるので、演出制御ＣＰＵ６３は、３２ｂｉｔ毎に、転送ポートTR_PORT に対して、レジスタWRITE 動作を実行することになる。そこで、レジスタWRITE 回数を管理する管理カウンタＣＮの値を６４の初期設定する（ＳＴ２１）。なお、無調整手法（Ｃ）を採る場合は、このタイミングで、最低データ量Ｄｍｉｎの整数倍のデータ転送量を決定して、管理カウンタＣＮを設定することになる。
Here, since the transfer port register TR_PORT (hereinafter, may be abbreviated as a transfer port) is a 32-bit length register, the
以上の処理で初期設定が完了するので、次に、転送回路ＣｈＢを経由するデータ転送動作を開始状態に設定すると共に（ＳＴ２２）、描画回路７６の動作を規定する所定の描画レジスタＲＧｉｊへの設定値に基づいて、描画動作を開始させる（ＳＴ２３）。この結果、その後、演出制御ＣＰＵ６３が、転送ポートTR_PORT にレジスタWRITE 動作する指示コマンド列について、描画回路７６（ディスプレイリストアナライザ）による迅速かつ円滑なAnalyze 処理が担保される。
Since the initial setting is completed by the above processing, next, the data transfer operation via the transfer circuit ChB is set to the start state (ST22), and the setting to the predetermined drawing register RGij that regulates the operation of the
なお、迅速かつ円滑なAnalyze 処理には、ディスプレイリストＤＬに列記する指示コマンドが、コマンド長３２ｂｉｔ整数倍の指示コマンドに限定されている点も有効に寄与する。図２５（ａ）におけるタイミングｔ１，ｔ２，ｔ３，ｔ４は、ステップＳＴ２３の動作タイミングを示している。なお、ディスプレイリストＤＬの発行処理（ＳＴ８）は、素早く終わるので、図２５～図２６では発行処理の要する時間幅を記載していない。 It should be noted that the fact that the instruction commands listed in the display list DL are limited to the instruction commands having a command length of 32 bits, which is an integral multiple of the command length, also contributes effectively to the quick and smooth Analyze processing. The timings t1, t2, t3, and t4 in FIG. 25A indicate the operation timing of step ST23. Since the display list DL issuance process (ST8) is completed quickly, the time width required for the issuance process is not described in FIGS. 25 to 26.
続いて、ステップＳＴ２２の設定が機能したか否かを確認する（ＳＴ２４）。これは、データ転送回路７２の各部の初期設定は、演出制御ＣＰＵ６３によるレジスタWRITE 動作（設定動作）より処理時間がかかるので、不完全な状態のデータ転送回路７２に対して、その後の指示を与えないためである。そして、万一、所定時間、待機しても動作開始状態にならない場合には、重大異常フラグＡＢＮをセットしてＤＬ発行処理を終える（ＳＴ２５）。その結果、その後、ＷＤＴ回路５８が機能して、複合チップ５０は異常リセットされる（ＳＴ１０）。
Then, it is confirmed whether or not the setting of step ST22 has worked (ST24). This is because the initial setting of each part of the
なお、演出制御ＣＰＵ６３は、ＣＰＵ回路５１のリセットを回避するべく、所定のキーワード列をパターンチェック回路ＣＨＫに出力して、リセット信号ＲＳＴに基づいてＶＤＰ回路５２だけを異常リセットしても良いのは前述した通りである。
The
但し、通常は、ステップＳＴ２２の設定は、迅速に完了するので、続いて、ＣＰＵバス制御部７２ｄのＦＩＦＯバッファ（３２ｂｉｔ×１３０段）について、ＦＩＦＯバッファが満杯でないことを確認した上で（ＳＴ２６）、ディスプレイリストＤＬを構成する先頭行から順番に、一行ごとに転送ポートTR_PORT に指示コマンドを書込む（ＳＴ２８）。
However, since the setting of step ST22 is normally completed quickly, it is subsequently confirmed that the FIFO buffer (32 bits x 130 stages) of the CPU
そして、管理カウンタＣＮをデクリメントしつつ（ＳＴ２９）、管理カウンタＣＮがゼロになるまで、ステップＳＴ２６～ＳＴ２９の処理を繰り返す（ＳＴ３０）。この実施例の場合、データ転送回路７２には、最低データ量Ｄｍｉｎが規定されているので、ＦＩＦＯバッファに最低データ量Ｄｍｉｎが蓄積されたタイミングで、データ転送動作が実行されることになり、間欠的な転送動作となる。
Then, while decrementing the management counter CN (ST29), the processes of steps ST26 to ST29 are repeated until the management counter CN becomes zero (ST30). In the case of this embodiment, since the minimum data amount Dmin is specified in the
何れにしても、本実施例では、迅速にＤＬ発行処理（ＳＴ２８）が完了するが、万一、ノイズなどの影響でＶＤＰレジスタＲＧｉｊへの設定内容が矛盾したような場合には、ステップＳＴ２６の判定において、所定時間待機してもＦＩＦＯバッファFullの状態が解消されない場合もあり得る。そして、そのような場合には、所定のＶＤＰレジスタＲＧｉｊに初期化データをセットして、描画回路７６とデータ転送回路７２を初期化した上で、重大異常フラグＡＢＮをセットしてＤＬ発行処理を終える（ＳＴ２７）。
In any case, in this embodiment, the DL issuance process (ST28) is completed quickly, but if the settings to the VDP register RGIj are inconsistent due to the influence of noise or the like, step ST26 is performed. In the determination, the state of the FIFO buffer Full may not be resolved even after waiting for a predetermined time. Then, in such a case, the initialization data is set in the predetermined VDP register RGij, the
ところで、このタイミングでは、データ転送回路７２や、描画回路７６は、既に動作を開始しており、ある程度の処理を終えているので、描画回路７６の初期化処理には、描画レジスタＲＧｉｊの内容を維持した状態で、(1) ディスプレイリストＤＬによって設定される可能性のある全ての内部パラメータを初期値に設定すること、(2) 全ての内部制御回路を初期状態に設定すること、(3) ＧＤＥＣ７５を初期化すること、(4) ＡＡＣ領域のキャッシュ状態を初期化することが含まれている。同様に、データ転送回路７２の初期化処理には、ＦＩＦＯバッファのクリアなど、それまでのデータ転送全体の初期化処理が含まれている。この結果、データ転送回路７２の動作状態を示すステイタス情報が所定値（データ転送全体初期化中を示す値）に変化する。
By the way, at this timing, the
なお、上記したステップＳＴ２７の初期化処理では、描画レジスタＲＧｉｊの内容を維持したが、所定の描画レジスタについては、その内容を初期化しても良い。初期値にクリアされる所定の描画レジスタには、(a) 描画実行開始を設定する実行制御レジスタ（図１９のＳＴ２３参照）、(b) 描画回路７６の実行状況を示すステイタスレジスタ、及び、(c) 現在処理しているディスプレイリストの位置を特定するステイタスレジスタが含まれる。
In the initialization process of step ST27 described above, the contents of the drawing register RGij are maintained, but the contents of the predetermined drawing register may be initialized. The predetermined drawing registers that are cleared to the initial values include (a) an execution control register that sets the start of drawing execution (see ST23 in FIG. 19), (b) a status register that indicates the execution status of the
何れにしても、重大異常フラグＡＢＮをセットした結果、その後、ＷＤＴ回路５８や演出制御ＣＰＵ６３が機能して、複合チップ５０か、又はＶＤＰ回路５２が異常リセットされるので（ＳＴ１０ａ）、描画回路７６やデータ転送回路７２を初期化する処理は必ずしも必須ではない。一方、描画回路７６やデータ転送回路７２を初期化する場合には、その結果、異常回復が期待できるので、重大異常フラグＡＢＮをセットすることなく、ステップＳＴ２０の処理に戻ってＤＬ発行処理を再実行するのも好適である。
In any case, as a result of setting the serious abnormality flag ABN, the
この点は、ステップＳＴ２５の処理においても同様であり、データ転送回路７２や描画回路７６を初期化した上で、重大異常フラグＡＢＮをセットすることなく、ステップＳＴ２０の処理に戻るもの好適である。但し、このような場合には、ＤＬ発行処理の再実行回数をカウントし、再実行回数が限界値を越えれば、重大異常フラグＡＢＮをセットしてＤＬ発行処理を終えることになる。
This point is the same in the process of step ST25, and it is preferable to initialize the
図１９（ｂ）は、正常な動作状態について、確認的に図示したものである。図示の通り、発行されたディスプレイリストＤＬは、列記された指示コマンドの順番に、描画回路７６（ディスプレイリストアナライザ）によって解析され、各指示コマンドに基づく動作が実行される。この動作は、ディスプレイリストＤＬの発行処理や、データ転送回路７２のデータ転送動作（ＳＴ２６～ＳＴ３０）に並行して実行される。
FIG. 19B is a confirmatory illustration of a normal operating state. As shown in the figure, the issued display list DL is analyzed by the drawing circuit 76 (display list analyzer) in the order of the listed instruction commands, and the operation based on each instruction command is executed. This operation is executed in parallel with the display list DL issuance process and the data transfer operation (ST26 to ST30) of the
例えば、指示コマンド（TXLOAD）が実行されることで、ＣＧＲＯＭ５５から必要なテクスチャが読み出されてＡＡＣ領域(a) に取得され、その後、ＧＤＥＣ７５が自動的に起動してデコード動作が実行され、デコード後のデータが所定のインデックス空間に展開される。また、指示コマンドによっては、ジオメトリエンジン７７その他が機能するが、何れにしても、描画回路７６の各部が協働することで、ディスプレイリストＤＬに対応する画像データがフレームバッファＦＢａ，ＦＢｂに完成されることになる。
For example, when the instruction command (TXLOAD) is executed, the necessary texture is read from the CGROM 55 and acquired in the AAC area (a), and then the GDEC75 is automatically started to execute the decoding operation and decode. Later data is expanded into a given index space. Further, depending on the instruction command, the
続いて、ＤＭＡＣ回路６０を介在させてディスプレイリストＤＬを発行する場合を、図２０に基づいて説明する。何ら限定されないが、ＤＭＡＣ回路６０に内蔵された第１～第４のＤＭＡチャンネルのうち、第３のＤＭＡチャンネルを使用することにする。
Subsequently, a case where the display list DL is issued via the
図２０の実施例では、先ず、所定のデータ転送レジスタＲＧｉｊと、所定の描画レジスタＲＧｉｊに各々クリア値を設定して、データ転送回路７２と、描画回路７６を初期化する（ＳＴ２０）。この処理は、図１９のステップＳＴ２７のエラー処理と同じであり、ＦＩＦＯバッファを含んだデータ転送回路７２の内部回路が初期化され、データ転送の進行状態を示すデータ転送レジスタのステイタスビットが初期値となり、データ転送全体を初期化中であることを示すビットが所定値となる。
In the embodiment of FIG. 20, first, the
描画回路７６についても同様であり、上記した(1) 内部パラメータを初期値に設定すること、(2) 内部制御回路を初期状態に設定すること、(3) ＧＤＥＣ７５を初期化すること、(4) ＡＡＣ領域のキャッシュ状態を初期化する処理が含まれている。また、描画回路の初期化処理（図２０のＳＴ２０）においても、前記した所定の描画レジスタＲＧｉｊを初期化しても良い。なお、図１９の処理において、このような初期化処理を最初に実行しても良い。
The same applies to the
図２０の処理では、次に、初期化処理が正常に完了したことを、データ転送回路７２と描画回路７６の動作状態を特定する所定のステイタスレジスタＲＧｉｊをREADして確認する（ＳＴ２１）。そして、万一、初期化できない場合には、重大異常フラグＡＢＮをセットして処理を終える（ＳＴ２２）。但し、このような事態は、実際にはほぼ発生しない。
In the process of FIG. 20, next, it is confirmed by READing the predetermined status register RGij that specifies the operating state of the
次に、データ転送回路７２の転送動作態様と、データ転送回路７２内部の伝送経由とを、所定のデータ転送レジスタＲＧｉｊに設定する。設定内容は、特に限定されないが、ここでは、ＣＰＵＩＦ部５６からＣｈＢ制御回路７２ｂを経由すること、及び、ＣＰＵバス制御部７２ｄへの転送プロトコルに関し、ＤＭＡＣ回路６０への設定に従うと設定する（ＳＴ２３）。
Next, the transfer operation mode of the
次に、転送総サイズを、所定のデータ転送レジスタＲＧｉｊに設定する。図１９の場合と同様、データ総量＝２５６となる。なお、無調整手法（Ｃ）を採る場合は、このタイミングで、最低データ量Ｄｍｉｎの整数倍の転送総サイズを決定して設定することになる。次に、所定の描画レジスタＲＧｉｊへの設定値に基づいて、描画回路７６の描画動作を開始させる（ＳＴ２５）。図２５（ａ）におけるタイミングｔ１，ｔ２，ｔ３，ｔ４は、ステップＳＴ２５の動作タイミングでもある。そして次に、ＤＭＡＣ回路６０の動作を開始させた上で（ＳＴ２６）、データ転送回路７２のデータ転送動作を開始させる（ＳＴ２７）。
Next, the total transfer size is set in the predetermined data transfer register RGij. As in the case of FIG. 19, the total amount of data = 256. When the non-adjustment method (C) is adopted, the total transfer size that is an integral multiple of the minimum data amount Dmin is determined and set at this timing. Next, the drawing operation of the
ＤＭＡＣ回路６０の動作を開始処理は、図２０（ｂ）に示す通りであり、先ず、ＤＭＡＣ転送を禁止した状態で、一サイクルのデータ転送単位（１オペランド）の転送が完了するのを待つ（ＳＴ４０）。詳細な動作内容は、図２１に示す処理と同じであり、ＤＭＡＣ転送を禁止設定する処理（ＳＴ５３）と、その後の待機処理（ＳＴ５４）に区分される。
The process of starting the operation of the
このような処理を設けるのは、(1) 他の実施例では、メイン制御処理やタイマ割込み処理（図１７）で、ＤＭＡＣ回路６０（第３のＤＭＡチャンネル）を使用する可能性があること、及び、(2) 図１７のステップＳＴ５の処理を設けない他の実施例において、ディスプレイリストＤＬの発行を開始したＤＭＡＣ回路６０が、その動作周期（δ）内ではＤＬ発行動作を終了できない場合もあり得ることなどを考慮したものである。
Such processing is provided (1) In another embodiment, the DMAC circuit 60 (third DMA channel) may be used in the main control processing and the timer interrupt processing (FIG. 17). (2) In another embodiment in which the process of step ST5 of FIG. 17 is not provided, the
上記のような例外事態において、動作中のＤＭＡＣ回路６０に対して、新規の設定値（矛盾する設定値など）を追加的に設定すると、正常なＤＭＡ動作が全く担保されず、深刻なトラブルが懸念されるが、ステップＳＴ４０の処理を設けることで、その後の設定値に基づく正常動作が担保される。すなわち、本実施例を一部変更した変更実施例でも、先行するトラブルに拘らず、その後の正常なＤＭＡ動作を実現することができる。
In the above exceptional situation, if a new setting value (inconsistent setting value, etc.) is additionally set for the
以上のような意義を有するステップＳＴ４０の処理を実行すれば、次に、ＤＭＡＣ回路６０の動作条件を設定する（ＳＴ４１）。具体的には、図６に示す通り、サイクルスチール転送モードを選択し、一オペランド転送を３２ｂｉｔ転送×２回とする。また、Sourceアドレスは、ＲＡＭ５９のリストバッファ領域（ＤＬバッファＢＵＦ）のアドレスであるので順次増加と認識すべきこと、一方、Destination アドレスは、転送ポートTR_PORT であるため固定値とすべきことを規定する。
After executing the process of step ST40 having the above significance, the operating conditions of the
次に、ＲＡＭ５９のＤＬバッファＢＵＦの先頭アドレスを、ＤＭＡＣ回路６０の動作を規定する所定の動作制御レジスタＲＥＧに設定すると共に（ＳＴ４２）、転送先アドレスである転送ポートTR_PORT のアドレスを設定する（ＳＴ４３）。また、転送総サイズ、つまり、ディスプレイリストＤＬのデータ総量を２５６バイトに設定した上で（ＳＴ４４）、ＤＭＡＣ回路６０のＤＭＡ動作を開始させる（ＳＴ４５）。
Next, the start address of the DL buffer BUF of the
ところで、ここまでの説明は、指示コマンドの実質ビット長が、全て３２ｂｉｔの整数倍であることを前提にした。しかし、ディスプレイリストＤＬや指示コマンドの構成は必ずしも限定されないので、以下、このような場合について説明する。 By the way, the description so far is based on the premise that the actual bit lengths of the instruction commands are all integral multiples of 32 bits. However, since the configuration of the display list DL and the instruction command is not necessarily limited, such a case will be described below.
例えば、前記した無調整手法（Ｃ）を採る場合も含め、ディスプレイリストＤＬのデータ総量Ｘが、３２ｂｉｔの整数倍ではない任意値Ｘである場合には、ステップＳＴ４４の処理では、この任意値Ｘを、適切な転送量ＭＯＤに調整した上で、転送総サイズの設定処理を実行する。ここで、適切な転送量ＭＯＤは、一オペランド転送についての設定内容と、データ転送回路７２の最低データ量Ｄｍｉｎ（バイト）とに基づいて規定される。
For example, when the total data amount X of the display list DL is an arbitrary value X that is not an integral multiple of 32 bits, including the case where the above-mentioned non-adjustment method (C) is adopted, the arbitrary value X is processed in step ST44. Is adjusted to an appropriate transfer amount MOD, and then the transfer total size setting process is executed. Here, the appropriate transfer amount MOD is defined based on the setting contents for one operand transfer and the minimum data amount Dmin (bytes) of the
具体的には、一オペランド転送設定がＮバイト×Ｍ回であれば、転送量ＭＯＤは、Ｎ×Ｍ（バイト）の整数倍であって、且つ、Ｄｍｉｎ（バイト）の整数倍の値に調整される。例えば、Ｎ×Ｍ＝８×４、Ｄｍｉｎ＝２５６であれば、任意値Ｘ（＝３００）バイトは、転送量ＭＯＤ（＝５１２）バイトに調整される。 Specifically, if one operand transfer setting is N bytes × M times, the transfer amount MOD is adjusted to an integer multiple of N × M (bytes) and an integral multiple of Dmin (bytes). Will be done. For example, if N × M = 8 × 4 and Dmin = 256, the arbitrary value X (= 300) bytes are adjusted to the transfer amount MOD (= 512) bytes.
以上、一般論も含め説明したが、ＤＭＡＣ回路６０のＤＭＡ動作は、図６に示すようなサイクルスチール転送動作が開始され、ＣＰＵの動作を特に阻害することなく、ディスプレイリストＤＬが、実施例の場合には３２ビット毎に、転送ポートTR_PORT に転送される。そして、転送されたデータは、転送回路ＣｈＢを経由して、描画回路７６に転送される。
As described above, the DMA operation of the
このような動作を実現するため、本実施例では、ステップＳＴ４５の処理に続いて、データ転送回路７２の転送動作を開始させて処理を終える（ＳＴ２７）。その後、データ転送回路７２は、ＤＭＡＣ回路６０から最低データ量Ｄｍｉｎを一単位として、ディスプレイリストＤＬの指示コマンド列を受け、これを描画回路７６に転送する。そして、描画回路７６は、ディスプレイリストＤＬの指示コマンドに基づいて描画動作を実行する。したがって、ステップＳＴ２７の処理の後、演出制御ＣＰＵ６３は、図１７のステップＳＴ１１の処理を開始することができ、ＶＤＰ回路５２による描画動作（ＤＭＡＣ回路６０によるＤＬ発行処理）と並行して、音声演出やランプ演出やモータ演出を制御することができる。
In order to realize such an operation, in this embodiment, following the process of step ST45, the transfer operation of the
図２０（ｃ）は、この動作内容を図示したものである。ＤＭＡ転送に先行して、描画回路の動作を開始しており（ＳＴ２５）、描画回路７６のディスプレイリストアナライザは、迅速かつ円滑にAnalyze 処理を実行し、その他、ＧＤＥＣ７５やジオメトリエンジン７７などの動作に基づき、フレームバッファＦＢａ，ＦＢｂには、各表示装置ＤＳ１，ＤＳ２について、各一フレーム分の画像データが生成される。
FIG. 20 (c) illustrates this operation content. Prior to the DMA transfer, the operation of the drawing circuit is started (ST25), the display list analyzer of the
ところで、ＤＬ発行処理をステップＳＴ２７の処理で終える図２０の構成は、必ずしも、限定されない。例えば、図２７～図２８のように、音声演出、ランプ演出、及びモータ演出を、他のＣＰＵが制御する場合には、ステップＳＴ２７の処理の後、ＤＭＡＣ回路６０やデータ転送回路７２の正常動作を確認するのが好ましい。図２１は、図２０のステップＳＴ２７に続く動作であり、正常動作の確認処理を説明するフローチャートである。
By the way, the configuration of FIG. 20 in which the DL issuance process is completed by the process of step ST27 is not necessarily limited. For example, as shown in FIGS. 27 to 28, when another CPU controls the sound effect, the lamp effect, and the motor effect, the
先ず、所定のステイタスレジスタを参照して、ＤＭＡＣ回路６０の転送動作が正常に終了していることを確認する（ＳＴ５０）。また、データ転送回路７２が転送動作を終了していることを確認する（ＳＴ５１）。通常、このような経路で、図２０のＤＬ発行処理が完了する。
First, it is confirmed that the transfer operation of the
一方、所定時間待機しても．ＤＭＡＣ回路６０の動作が完了していない場合、或いは、データ転送回路７２が転送動作を完了していない場合には、描画回路７６とデータ転送回路７２について、所定のＶＤＰレジスタＲＧｉｊにクリア値を設定して、ＤＬ発行処理を初期化する（ＳＴ５２）。これは、ディスプレイリストＤＬの発行処理が正常に終了していないことに基づく動作であり、具体的には、図１９のステップＳＴ２７のエラー処理や、図２０のステップＳＴ２０の初期処理と同じ内容である。
On the other hand, even if you wait for a predetermined time. If the operation of the
すなわち、この場合も、描画回路７６は、既に動作を開始しており、ある程度の処理を終えているので、描画回路７６の初期化処理には、(1) ディスプレイリストＤＬによって設定される可能性のある全ての内部パラメータを初期値に設定すること、(2) 全ての内部制御回路を初期状態に設定すること、(3) ＧＤＥＣ７５を初期化すること、(4) ＡＡＣ領域のキャッシュ状態を初期化することが含まれる。
That is, in this case as well, the
次に、新規のＤＭＡ転送動作を禁止した上で（ＳＴ５３）、実行中の一オペランドの転送動作が終わるのを待つ（ＳＴ５４）。先に説明した通り、本実施例では、３２ｂｉｔ転送×２回を一オペランドとしており、動作中のＤＭＡＣ回路６０をいきなり初期化することを避けるためである。
Next, after prohibiting a new DMA transfer operation (ST53), it waits for the transfer operation of one operand being executed to end (ST54). As described above, in this embodiment, 32 bit transfer × 2 times is set as one operand, and this is to avoid sudden initialization of the
そして、この準備作業が終われば、ＤＭＡＣ回路６０の動作を規定する所定の動作制御レジスタＲＥＧにクリア値を設定して、ＤＭＡＣ回路６０を初期化する（ＳＴ５２）。そして、重大異常フラグＡＢＮをセットしてＤＬ発行処理を終える。なお、この場合、ステップＳＴ５２やＳＴ５５の処理によって、異常回復が期待できるので、重大異常フラグＡＢＮをセットすることなく、図２０のステップＳＴ２０に戻って、ＤＬ発行処理を再実行するのも好適である。但し、ＤＬ発行処理（ＳＴ２３～ＳＴ２７）の再実行回数をカウントし、再実行回数が限界値を越えれば、重大異常フラグＡＢＮをセットしてＤＬ発行処理を終える必要がある。
Then, when this preparatory work is completed, a clear value is set in a predetermined operation control register REG that defines the operation of the
続いて、プリローダ７３を使用する場合のメイン制御処理について、図２２に基づいて説明する。図２２の処理は、図１７の処理に類似しているが、先ず、開始条件判定（ＳＴ５’）の内容が相違する。すなわち、プリローダを使用する実施例では、各動作周期の開始時に、描画回路７６とプリローダ７３のステイタス情報をREADアクセスして、ディスプレイリストＤＬ１に基づく描画動作が終わっていること、及び、ディスプレイリストＤＬ２に基づくプリロード動作が終わっていること確認する（ＳＴ５’）。
Subsequently, the main control process when the
図２６（ａ）のタイムチャートに示す通り、プリローダ７６は、例えば、動作周期（Ｔ１）に発行されたディスプレイリストＤＬ１に基づき、その動作周期中（Ｔ１～Ｔ１＋δ）に、先読み動作（プリロード動作）を終えている筈である。また、描画回路７６は、例えば、動作周期（Ｔ１＋δ）で指示された動作開始指令に基づき、その動作周期中（Ｔ１＋δ～Ｔ１＋２δ）に、ディスプレイリストＤＬ１に基づく描画動作を終えている筈である。
As shown in the time chart of FIG. 26A, for example, the
そこで、（ＳＴ５’）では、描画回路７６とプリローダ７３に関するＶＤＰレジスタＲＧｉｊのステイタス情報をREADアクセスして、上記の正常動作を確認するのである。図２６（ａ）には、動作周期Ｔ１，Ｔ１＋δ，Ｔ１＋２δ，Ｔ１＋４δの判定タイミングでは正常動作が確認されるが、動作周期Ｔ１＋３δの判定タイミングでは、プリロード動作が終了していない状態が示されている。
Therefore, in (ST5'), the status information of the VDP register RGij regarding the
そして、このような異常時には、異常フラグＥＲをインクリメントした上で（ＥＲ＝ＥＲ＋１）、ステップＳＴ９の処理に移行させている。そのため、図１７の実施例の場合と同様に、フレーム落ちが生じる。すなわち、表示領域の切換え処理（ＳＴ６）がスキップされるので、同じ画面が再表示される。図２５（ａ）に示す動作期間（Ｔ１＋３δ～Ｔ１＋４δ）は、その動作状態を示している。 Then, at the time of such an abnormality, the abnormality flag ER is incremented (ER = ER + 1), and then the process is shifted to the process of step ST9. Therefore, as in the case of the embodiment of FIG. 17, frame dropping occurs. That is, since the display area switching process (ST6) is skipped, the same screen is redisplayed. The operation period (T1 + 3δ to T1 + 4δ) shown in FIG. 25 (a) indicates the operation state.
また、ステップＳＴ５’の判定において、開始条件を満たさない場合には、描画回路７６に対して、書換えリストＤＬ’に基づく描画動作の開始指示（ＰＴ１０）が実行されないので、描画回路７６は非動作状態であり、また、新規のディスプレイリストが生成されることもない。なお、図２６（ａ）において、タイミングｔ０，ｔ２，ｔ４は、描画動作の開始指示（ＰＴ１０）の動作タイミング、より正確には、図２３のステップＳＴ２６のタイミングを示している。
Further, in the determination of step ST5', if the start condition is not satisfied, the drawing operation start instruction (PT10) based on the rewrite list DL'is not executed for the
以上、ステップＳＴ５’の判定が不適合の場合を説明したが、通常の場合は、フレームバッファＦＢａ，ＦＢｂの表示領域をトグル的に切換えた後（ＳＴ６）、描画回路７６に対して、書換えリストＤＬ’に基づく描画動作を開始させる（ＰＴ１０）。具体的な内容は、図２３に示す通りであり、描画回路７６は、演出制御ＣＰＵ６３の制御に基づき、データ転送回路７２（転送回路ＣｈＢ）を経由して、外付けＤＲＡＭ５４のＤＬバッファＢＵＦ’から書換えリストＤＬ’を取得して描画動作を実行することになる。
The case where the determination in step ST5'is incompatible has been described above, but in a normal case, after switching the display areas of the frame buffers FBa and FBb in a toggle manner (ST6), the rewrite list DL is applied to the
この動作を実現する図２３のフローチャートを説明することに先行して、プリローダ７３の動作を確認すると、プリローダ７３は、一動作周期前に取得したディスプレイリストＤＬに基づき、ＣＧＲＯＭ５５の先読み動作（プリロード）を完了しており、先読みされたデータは、外付けＤＲＡＭ５４に確保されたプリロード領域に既に格納済みである。また、ディスプレイリストＤＬに記載されているテクスチャロード系のコマンド（TXLOAD）については、そのSourceアドレスがプリロード領域のアドレスに書換えられ、書換えリストＤＬ’として、外付けＤＲＡＭ５４のＤＬバッファＢＵＦ’に格納されている。
Prior to explaining the flowchart of FIG. 23 that realizes this operation, when the operation of the
なお、この書換え処理において、ディスプレイリストＤＬのデータ総量に変化はなく、書換えリストＤＬ’のデータ総量は、ディスプレイリストＤＬと同じである。また、ディスプレイリストＤＬは、標準手法（Ｂ）で作成されており、書換えリストＤＬ’の最後は、ディスプレイリストＤＬの場合と同様にEODLコマンドである。 In this rewriting process, the total amount of data in the display list DL does not change, and the total amount of data in the rewriting list DL'is the same as that in the display list DL. Further, the display list DL is created by the standard method (B), and the end of the rewrite list DL'is an EODL command as in the case of the display list DL.
以上を踏まえて、図２３について説明すると、演出制御ＣＰＵ６３は、先ず、所定のデータ転送レジスタＲＧｉｊと、所定の描画レジスタＲＧｉｊに各々クリア値を設定して、データ転送回路７２と、描画回路７６を初期化する（ＳＴ２０）。この処理は、図２０のＳＴ２０の処理と同一内容である。次に、この初期化処理が正常に終了したことを確認し（ＳＴ２１）、万一、所定時間経過しても初期化が完了しない場合には、重大異常フラグＡＢＮをセットして処理を終える（ＳＴ２２）。
Based on the above, FIG. 23 will be described. First, the
通常は、データ転送回路７２と描画回路７６の初期化は正常に終了するので、続いて、データ転送回路７２内部の伝送経由を、所定のデータ転送レジスタＲＧｉｊに設定する（ＳＴ２３）。具体的には、外付けＤＲＡＭ５４から、ＣｈＢ制御回路７２ｂを経由して描画回路７６にデータを転送すると設定する（ＳＴ２３）。次に、書換えリストＤＬ’が格納されている外付けＤＲＡＭ５４のＤＬバッファＢＵＦ’について、その先頭アドレスを、所定のデータ転送レジスタＲＧｉｊに設定する（ＳＴ２４）。
Normally, the initialization of the
また、この書換えリストＤＬ’について、転送総サイズを、所定のデータ転送レジスタＲＧｉｊに設定する（ＳＴ２５）。先に説明した通り、書換えリストＤＬ’のデータ総量は、ディスプレイリストＤＬのデータ総量と同じであり、具体的には、例えば、２５６バイトである。 Further, for this rewrite list DL', the total transfer size is set in the predetermined data transfer register RGij (ST25). As described above, the total amount of data in the rewrite list DL'is the same as the total amount of data in the display list DL, and specifically, for example, 256 bytes.
次に、所定の描画レジスタＲＧｉｊへの設定値に基づいて、描画回路７６の描画動作を開始させる（ＳＴ２６）。図２５（ａ）におけるタイミングｔ１，ｔ２，ｔ３，ｔ４は、ステップＳＴ２６の動作タイミングでもある。そして、次に、所定のデータ転送レジスタＲＧｉｊへの設定値に基づいて、データ転送回路６０の動作を開始させて処理を終える（ＳＴ２７）。その後、演出制御ＣＰＵ６３は、データ転送回路７２や描画回路の動作に特に関与せず、次回の動作周期で実効化されるディスプレイリストの生成処理（ＳＴ７）に移行する。
Next, the drawing operation of the
一方、ステップＳＴ２６のタイミングで動作を開始する描画回路７６は、書換えリストＤＬ’に基づいた描画動作を実行して、フレームバッファＦＢａ，ＦＢｂに、書換えリストＤＬ’に基づいた画像データを生成する。なお、この動作において、描画回路７６は、ＣＧＲＯＭ５５をREADアクセスすることなく、もっぱら、プリロード領域をREADアクセスするので、一連の描画動作を迅速に完了することができる。
On the other hand, the
以上、ステップＰＴ１０の処理内容を説明したので、図２２に戻って説明を続けると、ステップＰＴ１１の処理の後、プリローダ７３を活用する実施例では、次サイクルで実効化されるディスプレイリストＤＬを、標準手法（Ｂ）に基づいて作成する（ＳＴ７）。例えば、図２６（ａ）に示す動作周期（Ｔ１）では、次サイクルである動作周期（Ｔ１＋δ）において、描画回路７６に参照されるディスプレイリストＤＬを作成する。
Since the processing contents of step PT10 have been described above, returning to FIG. 22 and continuing the explanation, in the embodiment in which the
次に、演出制御ＣＰＵ６３は、作成後のディスプレイリストＤＬを、描画回路７６ではなく、プリローダ７３に発行する（ＰＴ１１）。具体的な動作内容は、図２４に示す通りである。先に、プリローダ７３を使用しない実施例（図１７）に関し、演出制御ＣＰＵ６３が、ディスプレイリストＤＬを、直接的に、描画回路７６に発行する場合（図１９）と、ＤＭＡＣ回路６０を経由して発行する場合（図２０）を示しているが、図２４には、発行先がプリローダ７３である点を除いて、ほぼ同じ動作が図２４（ｂ）と図２４（ｃ）に示されている。
Next, the
図２４（ａ）は、図２４（ｂ）の動作を説明するフローチャートであり、図１９のフローチャートとほぼ同じである。但し、ＣＰＵＩＦ部５６からＣｈＣ制御回路７２ｃを経由すること、及び、ＣＰＵバス制御部７２ｄに関し、そのＦＩＦＯバッファの残量をチェックしながらデータ転送動作を実行すると設定する（ＳＴ２０）。なお、以下の説明では、ＣｈＣ制御回路７２ｃを、便宜上、「転送回路ＣｈＣ」と略すことがある。
FIG. 24A is a flowchart illustrating the operation of FIG. 24B, which is almost the same as the flowchart of FIG. However, it is set that the data transfer operation is executed from the CPU IF
次に、転送総サイズ（標準手法（Ｂ）で調整された例えば２５６バイト）を、所定のデータ転送レジスタＲＧｉｊ設定し、管理カウンタＣＮを６４に初期設定する（ＳＴ２１）。次に、転送回路ＣｈＣを経由するデータ転送動作を開始状態に設定すると共に（ＳＴ２２）、プリローダ７３の動作を規定するプリロードレジスタＲＧｉｊへの設定値に基づいて、プリロード動作を開始させる（ＳＴ２３）。 Next, the total transfer size (for example, 256 bytes adjusted by the standard method (B)) is set to the predetermined data transfer register RGij, and the management counter CN is initially set to 64 (ST21). Next, the data transfer operation via the transfer circuit ChC is set to the start state (ST22), and the preload operation is started based on the set value in the preload register RGij that defines the operation of the preloader 73 (ST23).
この結果、その後、プリローダ７３は、演出制御ＣＰＵ６３が、転送ポートTR_PORT に書込む指示コマンド毎に、必要な解析（Analyze ）処理を実行し、ＣＧＲＯＭ５５をREADアクセスすべき指示コマンド（TXLOAD）を検出すると、そのテクスチャをプリロードして、ＤＲＡＭ５４のプリロード領域に保存する。また、テクスチャのSourceアドレスを変更した書換えリストＤＬ’をＤＲＡＭ５４のＤＬバッファ領域ＢＵＦ’に保存する。
As a result, after that, the
なお、図２６（ａ）におけるタイミングｔ１，ｔ３，ｔ５は、事実上、図２４のステップＳＴ２３の動作タイミングを示している。但し、この実施例においても、ディスプレイリストＤＬの発行処理の途中で、何らかの異常が発生すれば、ステップＳＴ２５やステップＳＴ２７の処理を実行する。具体的には、データ転送回路７２や、プリローダ７３の動作を初期化して、可能な範囲でディスプレイリストＤＬの発行処理（ＳＴ２０～ＳＴ３０）を再実行する。プリローダ７３の初期化処理には、未完成状態の書き換えリストＤＬ’の消去や、新規にプリロードデータを記憶したプリロード領域のクリア処理が含まれる。
The timings t1, t3, and t5 in FIG. 26A substantially indicate the operation timing of step ST23 in FIG. 24. However, also in this embodiment, if any abnormality occurs in the process of issuing the display list DL, the processes of step ST25 and step ST27 are executed. Specifically, the operations of the
以上、プリローダ７３を使用する場合と、使用しない場合について詳細に説明したが、具体的な動作内容は、特に限定されない。図２５（ｂ）は、演出制御ＣＰＵ６３が生成したディスプレイリストを、生成したその動作周期ではなく、一動作周期δ遅れて描画回路７６に発行する実施例を示している。このような実施例の場合には、描画回路７６は、一動作周期（δ）のほぼ全時間を使用できるので、フレーム落ちの可能性が低減される。
Although the case where the
また、図２６（ｂ）は、演出制御ＣＰＵ６３が生成したディスプレイリストを、生成したその動作周期ではなく、一動作周期遅れてプリローダ７３に発行する実施例を示している。この場合は、プリローダ７３は、一動作周期（δ）のほぼ全時間を使用してプリドード動作を実行することができるので、この場合も、フレーム落ちの可能性が低減される。
Further, FIG. 26B shows an embodiment in which the display list generated by the
なお、ここまでの説明では、複合チップ５０を使用することにしているが、必ずしも、演出制御ＣＰＵ６３とＶＤＰ回路５２を、一素子に集積化する必要はない。更にまた、上記の実施例では、演出制御全体を、単一のＣＰＵ（演出制御ＣＰＵ６３）で制御しているが、上流側のＣＰＵと、下流側の演出制御ＣＰＵ６３が互いに協働して、演出制御動作を実行しても良い。
In the description so far, the
図２７～図２８は、このような実施例を示すブロック図である。図示の通り、この実施例では、上流側の演出制御ＣＰＵが、音声演出と、ランプ演出と、モータ演出を制御している。一方、下流側のＣＰＵ回路５１は、演出制御ＣＰＵから受ける制御コマンドＣＭＤ’に基づいて、画像演出だけを制御している。
27 to 28 are block diagrams showing such an embodiment. As shown in the figure, in this embodiment, the effect control CPU on the upstream side controls the sound effect, the lamp effect, and the motor effect. On the other hand, the
このような構成を採る場合には、ＣＰＵ回路５１は、図１７（ａ）のステップＳＴ１２の処理と、図１７（ｂ）の処理を実行する必要がなく、十分に時間をかけて複雑なディスプレイリストＤＬを生成することができ、より複雑で高度な３Ｄ（Dimension ）などの画像演出を実現することができる。このような場合には、ディスプレイリストが大型化するが、その場合には、ディスプレイリストＤＬのデータ総量は、ダミーコマンドを付加することで、５１２バイト又はそれ以上のＮ×２５６バイトに調整される。
When such a configuration is adopted, the
また、下流側のＣＰＵ回路５１の動作は、画像演出制御に特化されるので、ディスプレイリストＤＬの発行後、描画動作が完了するのを確認することもできる。図１９の下方は、この場合の動作制御例を示しており、限界時間を超えても描画動作が完了しない場合には、重大異常フラグＡＢＮをセットして処理を終える（ＳＴ３２）。なお、下流側のＣＰＵ回路５１の処理は、画像演出制御だけであるので、簡易的には、描画動作の完了を無限ループ状に待機するのでも良い。
Further, since the operation of the
このような構成を採る場合、図１７（ａ）の開始条件判定（ＳＴ５）を所定時間繰り返すことができる。このように構成しても、描画動作完了の遅れが、それほど長くなければ、表示領域（０）と表示領域（１）の切り換えが遅れるだけの問題しか生じない。すなわち、図２９（ａ）に示す動作周期Ｔ１＋３δのように、表示動作が二回繰り返される一動作周期の中で、前半だけ、フレーム落ち状態となり、後半は、正常なフレームが表示される。 When such a configuration is adopted, the start condition determination (ST5) in FIG. 17A can be repeated for a predetermined time. Even with this configuration, if the delay in completing the drawing operation is not so long, only the problem that the switching between the display area (0) and the display area (1) is delayed occurs. That is, as shown in the operation cycle T1 + 3δ shown in FIG. 29 (a), in one operation cycle in which the display operation is repeated twice, the frame is dropped only in the first half, and the normal frame is displayed in the second half.
この点は、プリローダを使用する場合も同様であり、図２２（ａ）の開始条件判定（ＳＴ５’）を所定時間繰り返すことができる。そして、多少の遅れであれば、図２９（ｂ）に示す動作周期Ｔ１＋３δのように、前半だけ、フレーム落ち状態となり、後半は、正常なフレームが表示される。但し、描画動作の完了が大幅に遅れると、図２５（ａ）の動作周期Ｔ１＋３δと同様に、完全なフレーム落ちが生じることになり、万一、このような事態が継続すると、ＷＤＴ回路５８が起動することになる。この点は、プリローダを使用しない場合も同様である。
This point is the same when the preloader is used, and the start condition determination (ST5') in FIG. 22A can be repeated for a predetermined time. Then, if there is a slight delay, as shown in the operation cycle T1 + 3δ shown in FIG. 29B, the frame is dropped only in the first half, and a normal frame is displayed in the second half. However, if the completion of the drawing operation is significantly delayed, a complete frame drop will occur as in the operation cycle T1 + 3δ in FIG. 25 (a), and if such a situation continues, the
また、ＣＰＵ回路５１の制御動作が画像演出制御に特化される場合、ＤＭＡ転送を採用する実施例では、図２１の下方に示す通り、描画回路７６の描画動作の完了と、データ転送回路７２の動作完了と、ＤＭＡＣ回路６０の動作完了が判定される（ＳＴ５０’～ＳＴ５２’）。そして、何れかの動作が正常に終了しない場合には、データ転送回路７２と、描画回路７６の動作を初期化し、ステップＳＴ５３～ＳＴ５５の処理と同様の処理（ＳＴ５５’～ＳＴ５７’）が実行される。なお、この場合も、所定回数だけ、ＤＬ発行処理を再実行するのが好適である。
Further, when the control operation of the
以上、メイン表示装置ＤＳ１及びサブ表示装置ＤＳ２のフレームバッファＦＢａ，ＦＢｂとして、各表示装置の水平ピクセル数に完全一致する水平サイズのインデックス空間を構築する実施例について説明した。図３０（ａ）は、この関係を確認的に図示したものであり、仮想描画空間上の描画領域（Ｗ×Ｈ）と、インデックス空間上の有効データ領域（実描画領域Ｗ×Ｈ）とが、何れも、表示装置の水平／垂直ピクセル数に一致する場合を示している。 As described above, an example of constructing a horizontally sized index space that completely matches the number of horizontal pixels of each display device as the frame buffers FBa and FBb of the main display device DS1 and the sub display device DS2 has been described. FIG. 30A is a confirmatory illustration of this relationship, in which a drawing area (W × H) on the virtual drawing space and an effective data area (actual drawing area W × H) on the index space are shown. , Both show cases that match the number of horizontal / vertical pixels of the display device.
このような対応関係において、ディスプレイリストＤＬによる仮想描画空間への描画動作は、必ずしも、描画領域（Ｗ×Ｈ）に限定されないので、例えば、図３０（ａ）上部の左傾斜線で示すように、描画領域（Ｗ×Ｈ）を超える描画画像（Ｗ’×Ｈ’）について、その描画位置を時間的に移動させることで、図３０（ａ）下部の右傾斜線で示す実描画領域Ｗ×Ｈへの描画内容を、縦／横／斜めに適宜に移動させることが可能となる。 In such a correspondence, the drawing operation in the virtual drawing space by the display list DL is not necessarily limited to the drawing area (W × H), and therefore, for example, as shown by the left inclined line in the upper part of FIG. 30A. By moving the drawing position of the drawn image (W'xH') that exceeds the drawing area (WxH) in time, the actual drawing area WxH shown by the right inclined line at the lower part of FIG. 30A. It is possible to appropriately move the contents drawn on the screen vertically / horizontally / diagonally.
また、このような演出を実行するため、例えば、図３０（ｂ）に示すように、表示装置の水平ピクセル数より大きい水平サイズＷのインデックス空間を設けても良い。この場合には、ディスプレイリストＤＬの指示コマンドＬ１２（SETDAVF ）で定義される仮想描画空間上の描画領域Ｗ×Ｈは、表示装置の水平／垂直ピクセル数に対応する実描画領域ｗ×ｈより大きく設定される。なお、図３０（ｂ）の下部には、実描画領域ｗ×ｈが、右傾斜線で示されている。 Further, in order to execute such an effect, for example, as shown in FIG. 30B, an index space having a horizontal size W larger than the number of horizontal pixels of the display device may be provided. In this case, the drawing area W × H on the virtual drawing space defined by the instruction command L12 (SETDAVF) of the display list DL is larger than the actual drawing area w × h corresponding to the number of horizontal / vertical pixels of the display device. Set. In the lower part of FIG. 30B, the actual drawing area w × h is shown by a right inclined line.
そして、実描画領域ｗ×ｈの縦横寸法は、図１７のステップＳＳ３０の処理で、表示装置の表示ライン数と水平画素数として特定され、また、実描画領域ｗ×ｈの左上端点は、図１７のステップＳＳ３１の処理で、垂直／水平表示開始位置として、所定の表示レジスタに設定される。 The vertical and horizontal dimensions of the actual drawing area w × h are specified as the number of display lines and the number of horizontal pixels of the display device in the process of step SS30 in FIG. 17, and the upper left end point of the actual drawing area w × h is shown in the figure. In the process of step SS31 of 17, the vertical / horizontal display start position is set in a predetermined display register.
一方、インデックス空間における基点アドレス（Ｘ，Ｙ）は、ディスプレイリストの指示コマンドＬ１１によって、所定の描画レジスタに設定される。先に説明した通り、具体的には、環境設定系の指示コマンドＬ１１（SETDAVR ）によって、インデックス空間ＩＤＸ上の左上基点アドレスが、例えば（０，０）と規定される。そして、実描画領域ｗ×ｈの左上端点を、定常処理において適宜に移動させれば、図３０（ｂ）下部の右傾斜線で示す実描画領域Ｗ×Ｈの描画内容は、縦／横／斜めに適宜に移動することになる。 On the other hand, the base point address (X, Y) in the index space is set in a predetermined drawing register by the instruction command L11 of the display list. As described above, specifically, the upper left base point address on the index space IDX is defined as (0,0) by the instruction command L11 (SETDAVR) of the environment setting system. Then, if the upper left end point of the actual drawing area w × h is appropriately moved in the steady processing, the drawing content of the actual drawing area W × H shown by the right inclined line at the lower part of FIG. Will move appropriately.
図１７に関して説明した通り、ステップＳＳ３０～ＳＳ３２に係るＶＤＰレジスタＲＧｉｊについては、初期設定後に、書込み禁止設定がされているが（第２の禁止設定ＳＳ３４）、上記の演出を実行するタイミングでは、所定のＶＤＰレジスタＲＧｉｊに解除値を書込むことで、この禁止設定が解除される。 As described with respect to FIG. 17, the VDP registers RGij related to steps SS30 to SS32 are write-protected after the initial setting (second prohibition setting SS34), but the timing for executing the above effect is predetermined. By writing the release value to the VDP register RGij of, this prohibition setting is released.
ところで、上記の実施例では、第１種や第２種の禁止設定レジスタを活用して、所定のシステム制御レジスタＲＧｉｊや初期設定系の所定のＶＤＰレジスタＲＧｉｊを、画一的に書込み禁止状態に設定して（図１７や図２２のＳＳ３３，ＳＳ３４参照）、これらのレジスタへの設定値が、その後、ノイズなどの影響で変更されないようにした。しかし、このような書込み禁止設定をすることなく、重要なシステム制御レジスタＲＧｉｊの設定値については、所定時間毎に設定処理を繰り返すのも好適である。
By the way, in the above embodiment, the predetermined system control register RGij and the predetermined VDP register RGIj of the initial setting system are uniformly put into a write-protected state by utilizing the
図３１は、このような場合の処理を説明する図面であり、初期設定処理（ＳＴ３）において設定すべき設定値は、制御メモリ５３（PROGMROM）に記憶された設定値テーブルSETTABLEに纏められている。なお、図１７のステップＳＴ３では、説明を省略しているが、(a) 初期値設定テーブルSETTABLEに基づいて初期設定処理を実行すること、及び、(b) 初期値設定テーブルSETTABLEの内容については、図１７の実施例も、以下に説明する内容と実質的に同じである。 FIG. 31 is a drawing for explaining the processing in such a case, and the setting values to be set in the initial setting processing (ST3) are summarized in the setting value table SET TABLE stored in the control memory 53 (PROGMROM). .. In step ST3 of FIG. 17, although the description is omitted, (a) the initial setting process is executed based on the initial value setting table SETTABLE, and (b) the contents of the initial value setting table SETTABLE are described. , The embodiment of FIG. 17 is also substantially the same as the content described below.
そして、何れの実施例でも、設定値テーブルSETTABLEは、ＶＤＰレジスタＲＧｉｊのレジスタアドレス値と、そのレジスタＲＧｉｊへの設定値を一組みとした複数組（Ｎ組）で構成されている。特に限定されないが、レジスタアドレス値は１６ｂｉｔ長、設定値は３２ｂｉｔ長に固定化されており、各々が固定長であることで、初期値設定テーブルSETTABLEのデータ容量は、６×Ｎバイト（＝４８ｔ×Ｎｂｉｔ）長、ＶＤＰレジスタＲＧｉｊはＮ個となっている。 In any of the embodiments, the set value table SETTABLE is composed of a plurality of sets (N sets) in which the register address value of the VDP register RGij and the set value for the register RGij are set as one set. Although not particularly limited, the register address value is fixed to 16 bit length and the set value is fixed to 32 bit length, and each has a fixed length, so that the data capacity of the initial value setting table SETTABLE is 6 × N bytes (= 48t). × Nbit) length, VDP register RGij is N pieces.
但し、図１７の実施例では、初期値設定テーブルSETTABLEが一回だけREADアクセスされ、全Ｎ個のＶＤＰレジスタＲＧｉｊが一回だけ初期設定されるのに対して、図３１の実施例では、全Ｎ個のＶＤＰレジスタＲＧｉｊは、一回だけ初期設定されるＮ１個のＶＤＰレジスタＲＧｉｊと、一回目の初期設定の後、１／３０秒毎に繰り返し初期設定されるＮ２個のＶＤＰレジスタＲＧｉｊとに区分される。 However, in the embodiment of FIG. 17, the initial value setting table SETTABLE is READ-accessed only once, and all N VDP registers RGij are initialized only once, whereas in the embodiment of FIG. 31, all of them are initialized. The N VDP registers RGij are divided into N1 VDP registers RGij, which are initially set only once, and N2 VDP registers RGij, which are repeatedly initialized every 1/30 second after the first initial setting. It is classified.
そして、図３１の実施例では、繰り返し初期設定される設定値には、（１）ＤＭＡ転送動作についての設定値、（２）ＶＲＡＭに対する設定値、（３）割込みに関する設定値、（４）表示回路７４に関する設定値、及び、（５）描画回路７６に関する設定値が含まれている。
Then, in the embodiment of FIG. 31, the set values that are repeatedly initially set include (1) a set value for the DMA transfer operation, (2) a set value for the VRAM, (3) a set value for an interrupt, and (4) a display. The set value related to the
（１）ＤＭＡ転送動作に関する設定値は、例えば、ステップＳＴ４１で規定する動作条件の前提条件となる設定値であり、図２０（ｃ）や図２４（ｃ）における動作条件の違いに拘わらず固定的に適用される基本設定値である。具体的には、(a) ＤＡＭＣ回路６０に内蔵されたＦＩＦＯバッファ（Ｎ段）がどれだけ開放されると、転送元に転送要求をするかの閾値（例えば全体の１／２段）、(b) 転送先や転送元とハンドシェイク動作をするか否か（例えばNo）などの設定値が含まれる。
(1) The set value related to the DMA transfer operation is, for example, a set value that is a precondition for the operating condition specified in step ST41, and is fixed regardless of the difference in the operating condition in FIGS. 20 (c) and 24 (c). It is a basic setting value that is applied to the target. Specifically, (a) a threshold value (for example, 1/2 stage of the whole) of how much the FIFO buffer (N stage) built in the
また、（２）ＶＲＡＭの設定値には、リフレッシュ動作のリフレッシュ周期が含まれている。内蔵ＶＲＡＭ７１は、このリフレッシュ周期で動作することで、記憶データの自然放電が防止される。次に、（３）割込みに関する設定値には、割込み要求要因となるエラー種別や、割込み信号の出力端子（内蔵ＣＰＵの内部端子）を特定する値であり、例えば、(a) 描画回路７６がフリーズすればＣＰＵ回路５１に対して描画異常割込みが発生すること（割込み許可状態、図１７（ｄ）参照）、(b) 表示装置ＤＳ１のVBLANK開始時に、ＣＰＵ回路５１に対してVBLANK開始割込みが発生すること（図１７（ｃ）参照）などの設定値が含まれている。
Further, (2) the set value of VRAM includes the refresh cycle of the refresh operation. The built-in
なお、本実施例は、ＣＰＵ回路５１とＶＤＰ回路５２とが統合された複合チップ５０を使用するが、別チップとする場合には、ＶＤＰ回路５２が割込み信号を出力する出力端子は、ＣＰＵ回路５１の外部割込み入力端子に接続される。
In this embodiment, the
また、（４）表示回路に関する設定値には、(a) 各フレームバッファの水平／垂直開始位置（ＳＳ３１参照）、(b) 各表示装置の水平同期信号に関する設定値、(c) 各表示装置の垂直同期信号に関する設定値、(d) スケーラについての設定値、(e) 各表示装置の水平画素数と表示ライン数の設定値（ＳＳ３０）などが含まれている。 In addition, (4) the set values related to the display circuit include (a) the horizontal / vertical start position of each frame buffer (see SS31), (b) the set values related to the horizontal synchronization signal of each display device, and (c) each display device. The set value for the vertical synchronization signal, (d) the set value for the scaler, (e) the set value for the number of horizontal pixels and the number of display lines of each display device (SS30), and the like are included.
（５）描画回路７６に関する設定値には、描画異常割込みが発生するまでのフリーズ時間の設定値が含まれている。この設定値は、例えば、垂直同期信号の周期の整数倍として設定される。図１７（ｄ）において説明した通り、ここで規定されたフリーズ期間、描画回路７６がＶＲＡＭをアクセスしない場合には、描画回路７６が個別的にリセットされ（ＳＴ１６ｂ）、描画回路７６に対する動作パラメータが再設定される（ＳＴ１６ｃ）。
(5) The setting value related to the
上記の通り、この実施例では、重要な設定値については、所定時間毎に繰り返し再設定されるので、ノイズなどの影響で、万一、設定値のビット化けが生じても、その異常が直ちに回復される。また、この実施例では、図１７の実施例の場合のように、第１種や第２種の禁止設定レジスタＲＧｉｊを書込み禁止状態に禁止設定しないので、やや煩雑な禁止解除処理を経ることなく、自由に書換え処理を実行することができる。
As described above, in this embodiment, the important set values are repeatedly reset at predetermined time intervals, so even if the set values are garbled due to the influence of noise or the like, the abnormality is immediately detected. Will be recovered. Further, in this embodiment, unlike the case of the embodiment of FIG. 17, the
以上、ここまで実施例では、(1a)所定のフリーズ時間を経過する描画回路７６の動作フリーズ状態か、(1b)描画回路７６が、ディスプレイリストＤＬに不合理な指示コマンドを検出した場合には、ＶＤＰ回路５２の描画回路７６からＣＰＵ回路５１に対して、描画異常割込みが生じる構成について説明した（図１７（ｄ）参照）。そして、描画異常割込み時には、割込み原因を判定した上で（図１７（ｄ）のＳＴ１６ａ）、その判定結果に応じた処理を実行する構成（ＳＴ１６ｃ～ＳＴ１６ｄ）を採った。
As described above, in the examples so far, when (1a) the operation freeze state of the
しかし、本発明者の実験によれば、ノイズの多い過酷な動作条件下でも、描画異常割込みが生じることは殆ど無い。そこで、制御負担を軽減化するためには、割込み原因判定処理（ＳＴ１６ａ）を設けることなく、画一的に無限ループ処理に移行させるか（図２２（ｂ）参照）、パターンチェック回路ＣＨＫ（図４（ｂ）参照）を機能させるのも好適である（図２２（ｃ）のＳＴ１７ａ参照）。 However, according to the experiment of the present inventor, an abnormal drawing interrupt hardly occurs even under harsh operating conditions with a lot of noise. Therefore, in order to reduce the control load, it is possible to uniformly shift to the infinite loop processing without providing the interrupt cause determination processing (ST16a) (see FIG. 22B), or the pattern check circuit CHK (FIG. It is also preferable to make 4 (b) work (see ST17a in FIG. 22 (c)).
この場合には、その後、所定時間後にＷＤＴ回路５８が起動して、複合チップ５０全体がリセットされるか、或いは、その後、直ちにＶＤＰ回路５２だけがリセットされることになる（図４（ｂ）参照）。なお、リセットキーワードの出力処理（ＳＴ１７ａ）に基づき、ＶＤＰ回路５２がリセットされた場合には、そのリセット動作の正常終了を確認すると共に、戻り番地を記憶するスタック領域を整理した後（ＳＴ１７ｂ）、例えば、ステップＳＴ４かＳＴ１３の処理に移行させることになる。
In this case, after that, the
また、本実施例では、異常判定処理（図１７や図２２のＳＴ５）を設けて描画回路７６の動作完了を１／３０秒毎に判定しているので、更に制御負担を軽減するべく、実質的に何も実行しない描画異常割込み処理（図２２（ｄ））を設けても良い。図２２（ｄ）に示す通り、この構成では、描画異常割込み時、直ちにＩＲＥＴ（Interrupt Return）命令を実行してメイン制御処理に戻るので、描画回路７６のフリーズ状態などは、そのまま継続されることになる。しかし、本実施例では、図１７や図２２のステップＳＴ５の処理で、フレーム落ち回数を、異常フラグＥＲでカウントしており、いずれＷＤＴ回路５８か、パターンチェック回路ＣＨＫが起動するので、図２２（ｄ）の構成は、図２２（ｂ）や図２２（ｃ）の構成と実質的に同じである。
Further, in this embodiment, since the abnormality determination process (ST5 in FIGS. 17 and 22) is provided to determine the completion of the operation of the
また、制御負担を更に軽減化するため、初期設定時（図１７や図２２のステップＳＴ３参照）に、ＶＤＰ回路５２を描画異常割込み禁止状態に設定するのも好適である。なお、電源投入時のデフォルト状態が、描画異常割込み禁止状態である構成を採る場合には、(a) 異常割込みの許可／禁止を規定する許否値を設定すべき所定のシステム制御レジスタＲＧｉｊを書込み禁止状態に設定するか、或いは、(b) 所定時間毎に、前記のシステム制御レジスタＲＧｉｊに禁止値を繰り返し書込むことになる。
Further, in order to further reduce the control load, it is also preferable to set the
この構成は、一見、図２２（ｂ）や図２２（ｂ）の構成より優れているようにも思われる。しかし、この種の遊技機の全機種について、(a) 描画異常割込みを、画一的に禁止状態に設定する構成より、(b) 画一的に許可状態に設定した上で、機種毎に図１７（ｄ）の構成を採るか、図２２（ｂ）～（ｄ）の何れかの構成を採るかを選択する方が、制御プログラムの汎用化の観点からは優れている。なお、前者の構成(a) では、機種毎に、初期設定ルーチン（図１７や図２２のステップＳＴ３参照）などを変える必要性（煩雑さ）が生じる。 At first glance, this configuration seems to be superior to the configurations of FIGS. 22 (b) and 22 (b). However, for all models of this type of gaming machine, (a) drawing error interrupts are uniformly set to the disabled state, and (b) the drawing error interrupts are uniformly set to the permitted state for each model. It is better to select whether to adopt the configuration of FIG. 17 (d) or the configuration of FIGS. 22 (b) to 22 (d) from the viewpoint of generalization of the control program. In the former configuration (a), it is necessary (complexity) to change the initial setting routine (see step ST3 in FIGS. 17 and 22) for each model.
なお、更なる変更実施例として、複合チップ５０に内蔵された音声回路ＳＮＤを活用するのも好適である。図３２は、このような実施例を示すブロック図である。図３２を、図４と対比すれば明らかな通り、この実施例では、音声プロセッサ２７と、音声メモリ２８が不要となり、且つ、ＣＰＵ回路５１のデータバス（８ｂｉｔ分）とアドレスバス（２ｂｉｔ分）について、音声回路への外部配線が不要となる。また、アンダーフロー信号ＵＦの伝送線も存在しないので、このＵＦ伝送線に重畳するノイズによって、複合チップが誤って異常リセットされるおそれも回避される。
As a further modification example, it is also preferable to utilize the voice circuit SND built in the
また、この実施例では、音声メモリ２８を排除することに対応して、音声メモリ２８に記憶すべき音声データを、ＣＧＲＯＭ５３に格納している。図３３（ｄ）は、ＣＧＲＯＭ５３の記憶内容を図示したものであり、ＣＧＲＯＭ５３には、サウンドＲＯＭヘッダ情報と、フレーズヘッダ情報ＨＤと、一群の音声データを圧縮した多数のフレーズデータＰＨと、音声回路ＳＮＤの動作を規定する多数のサウンドコマンドＳＣＭＤと、が固定的に記憶されている。
Further, in this embodiment, the voice data to be stored in the
図示の通り、サウンドＲＯＭヘッダ情報は、先頭番地ＳＮＤｓｔから記憶されており、これに続いて、データサイズＨＤｖｌのフレーズヘッダ情報ＨＤが、先頭番地ＨＤｓｔから記憶されている。また、データサイズＰＨｖｌのフレーズデータＰＨが、先頭番地ＰＨｓｔから記憶され、データサイズＳＣＭＤｖｌのサウンドコマンドＳＣＭＤが、先頭番地ＳＣＭＤｓｔから記憶されている。 As shown in the figure, the sound ROM header information is stored from the head address SNDst, and subsequently, the phrase header information HD having a data size HDvl is stored from the head address HDst. Further, the phrase data PH of the data size PHvl is stored from the head address PHst, and the sound command SCMD of the data size SCMDvl is stored from the head address SCMDst.
ここで、サウンドＲＯＭヘッダ情報とは、具体的には、フレーズヘッダＨＤ領域の先頭アドレスＨＤｓｔと、フレーズヘッダＨＤ領域のデータサイズＨＤｖｌと、フレーズデータ領域ＰＨの先頭アドレスＰＨｓｔと、フレーズデータ領域ＰＨのデータサイズＰＨｖｌと、サウンドコマンド領域ＳＣＭの先頭アドレスＳＣＭＤｓｔと、サウンドコマンド領域ＳＣＭＤのデータサイズＳＣＭＤｖｌと、を意味する。そして、これらの情報は、電源投入時に音声回路ＳＮＤの内部回路に取得されるようになっている（ステップＳＤ４参照）。 Here, the sound ROM header information is specifically the start address HDst of the phrase header HD area, the data size HDvl of the phrase header HD area, the start address PHst of the phrase data area PH, and the phrase data area PH. It means the data size PHvl, the head address SCMDst of the sound command area SCM, and the data size SCMDvl of the sound command area SCMD. Then, these information are acquired in the internal circuit of the voice circuit SND when the power is turned on (see step SD4).
また、フレーズヘッダ情報ＨＤとフレーズデータＰＨは、電源投入時に、外付けＤＲＡＭ５４に転送することで、その後のREADアクセスの迅速化を図っている（ステップＳＤ６）。このように、本実施例では、音声プロセッサ２７と、音声メモリ２８を排除して、小型化と製造コストの抑制を図ると共に、安価で大容量化が容易である一方、アクセス速度の遅いＣＧＲＯＭ５３の弱点を克服している。
Further, the phrase header information HD and the phrase data PH are transferred to the
以上を踏まえて、電源投入時の初期設定処理について図３３（ａ）に基づいて説明する。なお、これらの処理は、図１７や図２２のステップＳＴ３の処理の一部として実行される。 Based on the above, the initial setting process at the time of turning on the power will be described with reference to FIG. 33 (a). It should be noted that these processes are executed as a part of the process of step ST3 in FIGS. 17 and 22.
図４（ｂ）に関して説明した通り、電源投入時やＷＤＴ５８が起動する異常リセット時には、リセット経路２の経路で音声回路ＳＮＤがハードウェアリセットされる（ステップＳＤ１）。また、演出制御ＣＰＵ６３が、音声回路ＳＮＤの異常を検出した場合には、リセット経路４Ｂ又は４Ｃの経路で音声回路ＳＮＤがハードウェアリセットされる（ステップＳＤ１）。なお、演出制御ＣＰＵ６３がパターンチェック回路ＣＨＫを機能させることで、音声回路ＳＮＤが、他の回路（７２，７３，７４・・）と共にハードウェアリセットされる場合もある（ステップＳＤ１）。
As described with respect to FIG. 4 (b), when the power is turned on or when the
これら何れの場合でも、次に、演出制御ＣＰＵ６３は、リセット動作が正常に完了したことを確認した上で（ステップＳＤ２）、最初に、サウンドデータ領域の先頭アドレスＳＮＤｓｔを、音声回路ＳＮＤのシステム制御レジスタＲＧｉｊに設定する（ステップＳＤ３）。次に、所定のシステム制御レジスタに所定値を設定することで、サウンドＲＯＭヘッダ情報ＨＤを内部回路に記憶させる。なお、サウンドＲＯＭヘッダ情報ＨＤは、前記した６要素（ＨＤｓｔ，ＨＤｖｌ，ＰＨｓｔ，ＰＨｖｌ，ＳＣＭＤｓｔ，ＳＣＭＤｖｌ）であり、図３３（ｃ）に記載の通りである。
In any of these cases, the
そして、ここまでの処理が正常に動作したことを確認し、万一、正常に終了できない場合には、リセット経路４Ｂ又は４Ｃの経路で、音声回路を個別的にリセットする。但し、通常は、正常終了を確認できるので、続いて、データ転送回路７２を利用して、フレーズヘッダ情報ＨＤと、フレーズデータＰＨを外付けＤＲＡＭ５４に転送する（ステップＳＤ６）。なお、データ転送回路７２には、転送先の先頭アドレスＢＧＮと、転送元の先頭アドレスＨＤｓｔと、転送データ総量ＨＤｖｌ＋ＦＤｖｌなどが適宜に指定される。
Then, it is confirmed that the processing up to this point has operated normally, and if it cannot be completed normally, the voice circuit is individually reset by the reset path 4B or 4C. However, since normal termination can be confirmed normally, the phrase header information HD and the phrase data PH are subsequently transferred to the
次に、フレーズヘッダ情報ＨＤとフレーズデータＰＨは、ＣＧＲＯＭ５５ではなく、外付けＤＲＡＭ５４に存在することを、所定のシステム制御レジスタＲＧｉｊに設定した上で（ステップＳＤ７）、外付けＤＲＡＭ５４に転送した一群のデータの先頭アドレスＢＧＮ（サウンドＲＡＭ先頭アドレス）を、所定のシステム制御レジスタに設定する（ステップＳＤ８）。その後、その他の初期設定処理を終えることで（ステップＳＤ９）、音声制御動作が可能となる。
Next, the phrase header information HD and the phrase data PH exist in the
先に説明した通り、サウンドＲＯＭヘッダ情報、つまり、６個の情報（ＨＤｓｔ，ＨＤｖｌ，ＰＨｓｔ，ＰＨｖｌ，ＳＣＭＤｓｔ，ＳＣＭＤｖｌ）は、音声回路ＳＮＤの内部回路に保存されているので（ステップＳＤ４）、その後、演出制御ＣＰＵ６３は、フレーズデータなどの必要な情報を、サウンドＲＡＭ先頭アドレスＢＧＮとの相対値で指示することができ、この指示を受けた音声回路ＳＮＤは、相対アドレス値を絶対アドレス値に変換して、必要な音声処理を実行することになる。フレーズデータなどの音声データは、ＣＧＲＯＭ５５ではなく、外付けＤＲＡＭ５４からREADアクセスされるので、複雑高度な音声演出であっても、これを円滑に実現することができる。
As described above, the sound ROM header information, that is, the six pieces of information (HDst, HDvl, PHst, PHvl, SCMDst, SCMDv) are stored in the internal circuit of the audio circuit SND (step SD4), and then thereafter. , The
以上、各種の実施例について詳細に説明したが、弾球遊技機や回胴遊技機などに限定されないだけでなく、具体的な記載内容についても、何ら本発明を限定しない。例えば、図１２に示すパワーオンリセット動作は、制御メモリ５３の0x00000000番地以降に確保されたベクタテーブルＶＥＣＴの情報に基づいて起動されたが、HBTSL 端子＝Ｈレベルに設定すると共に、ＣＧＲＯＭ５５の先頭領域にベクタテーブルＶＥＣＴを配置するのも好適である。図３４（ａ）や図３４（ｂ）は、このような場合のアドレスマップを図示したものであり、演出制御ＣＰＵ６３のアドレス空間ＣＳ０は、ＣＧＲＯＭ５５の一部（先頭領域）に確保されている。
Although various examples have been described in detail above, the present invention is not limited to the ball game machine, the spinning machine, and the like, and the specific description content is not limited to the present invention. For example, the power-on reset operation shown in FIG. 12 was started based on the information of the vector table VECT secured after the address 0x00000000 of the
なお、ＣＧＲＯＭ５５の本体部は、演出制御ＣＰＵ６３からアクセスされることはなく（アクセス不可）、専らＶＤＰ回路５２からアクセスされるので、アドレス空間ＣＳｉに位置付けられることない。先に説明した通り、ＣＧＲＯＭ５５の本体部を、複数のメモリデバイスで構成することもでき、このような場合には、図１４（ａ）のステップＳＰ２０の処理によって、ＳＰＡ０～ＳＰＡ１のデバイス区間に区分することで、メモリデバイスの特性に適合した最適なREADアクセスが可能となる。
Since the main body of the
何れにしても、HBTSL 端子＝Ｈレベルに設定されている場合には、これに対応して、ＣＧＲＯＭ５５のメモリ種別と、バス幅（６４／３２／１６ｂｉｔ）とが、２ｂｉｔ長のHBTBWD端子と、４ｂｉｔ長のHBTRMSL 端子への固定的な入力値に基づいて予め特定されている必要がある。 In any case, when the HBTSL terminal = H level is set, the memory type of the CGROM55 and the bus width (64/32/16 bit) correspond to the HBTBWD terminal having a length of 2 bits. It needs to be specified in advance based on a fixed input value to the 4-bit length HBTRMSL terminal.
そして、この実施例では、ベクタテーブルＶＥＣＴに続いて、ＣＧＲＯＭ５５からのREADアクセスを最適化するためのバスパラメータをＣＧＲＯＭ５５の先頭領域に記憶されておく必要がある。なお、必須ではないが、演出制御プログラムの違法解析を困難にするため難読化した場合に、それを解読するための難読化パラメータを記憶させておくのも好適である。
Then, in this embodiment, following the vector table VECT, it is necessary to store the bus parameter for optimizing the READ access from the CGROM 55 in the head area of the
このような構成を採った場合には、電源リセット後、リセットアサート期間に、以下の動作１～動作４がプログラム処理を経ることなく自動的に実行される。先ず、HBTRMSL 端子への入力値に基づいてアドレス空間ＣＳ０のバス幅が特定され、また、BTBWD 端子への入力値に基づいてメモリ種別が自動的に特定され、所定のＶＤＰレジスタＲＧｉｊに各々設定される（動作１）。この場合のメモリ種別は、パラレルＩ／Ｆ（Interface ）形式を採るメモリ素子、シーケンシャルＩ／Ｆ形式を採るメモリ素子に大別される。
When such a configuration is adopted, the following
次に、ＣＧＲＯＭ５５に記憶されている難読化パラメータをロードし、難読化を解除するために必要な情報が内部回路内に自動設定される（動作２）。また、ＣＧＲＯＭ５５に記憶されているバスパラメータが自動的にＶＤＰレジスタＲＧｉｊに取得される（動作３）。なお、この動作３は、図１５のステップＳＰ６３のプログラム処理に対応する動作であり、内部回路によって自動的に実行される。
Next, the obfuscation parameter stored in the
そして最後に、動作１～３で設定されたバスパラメータを実効化するべく、図１５のステップＳＰ６４のプログラム処理に対応する動作が内部回路によって、自動的に実行される（動作４）。そして、バスパラメータの設定が実効化されたタイミングで、ベクタテーブルの情報に基づいてプログラムカウンタＰＣと、スタックポインタＳＰの値が自動的に設定され、ブートプログラム（初期設定プログラム）の実行が開始される。
Finally, in order to implement the bus parameters set in the
この図３４（ａ）に示す構成によれば、図１２（ａ）のステップＳＰ１のプログラム処理も不要となり、自動的に動作１～動作４が実行されるので、プログラム処理負担が大きく軽減される。そして、この場合も、初期設定プログラムＰｉｎｉｔの動作に基づいて、ベクタハンドラＶｏｐｔ以降のプログラムやデータが適宜なＲＡＭ領域に転送される。
According to the configuration shown in FIG. 34 (a), the program processing of step SP1 in FIG. 12 (a) becomes unnecessary, and the
なお、ベクタハンドラＶｏｐｔ以降のプログラムやデータは、必ずしもＣＧＲＯＭ５５の先頭領域に記憶させておく必要はなく、例えば、制御メモリ５３に記憶させておくのでも良い（図３４（ｂ））。また、ベクタハンドラＶｏｐｔ以降のプログラムやデータは、必ずしもＲＡＭ領域に転送する必要はなく、転送しない場合には、初期化設定プログラムにおけるメモリセクション初期化処理（図１２のＳＰ８）が不要となる。
The programs and data after the vector handler Vopt do not necessarily have to be stored in the head area of the
ＧＭ 遊技機
７１ ＲＷメモリ
６３ ＣＰＵ
５１ ＣＰＵ回路
ＣＳ０～ＣＳ７ アドレス空間
ＣＳ１～ＣＳ６ 一群のアドレス空間
ＳＰ５ 第１手段
ＳＰ６ 第２手段
51 CPU circuit CS0 to CS7 Address space CS1 to CS6 Group of address space SP5 First means SP6 Second means
Claims (1)
前記ＶＤＰがアクセス可能なＶＤＰメモリ空間には、所定ビット位置以下の下位ビットが０となる基点アドレスに基づいて、圧縮データを展開する展開空間として使用可能な複数の領域が確保可能に構成される一方、
前記ＣＰＵがアクセス可能なＣＰＵメモリ空間には、前記ＣＰＵを含むＣＰＵ回路の外部に位置して、データバス幅を各々規定可能な複数の外部メモリで構成されたアドレス空間が含まれ、
前記ＣＰＵのリセット後、前記ＣＰＵメモリ空間のうち特定のアドレス空間を除いた一群のアドレス空間が、前記ＣＰＵ回路にとって、前記外部メモリの何れに対応するかを、前記ＣＰＵの処理に基づいて各々特定する第１手段（ＳＰ５）と、
前記外部メモリを前記ＣＰＵがアクセスする場合のREADデータ又はWRITE データに対応する、チップセレクト信号の動作タイミングと、Read制御信号及び／又はWrite 制御信号の動作タイミングとを、前記一群のアドレス空間毎に、前記ＣＰＵの処理に基づいて特定する第２手段（ＳＰ６）と、を有して構成されていることを特徴とする遊技機。 It has a VDP (Video Display Processor) having a VDP register, a CPU that sets a necessary setting value in the VDP register, and issues a display list to control the VDP, and various production operations are executed. It is a game machine that is played
In the VDP memory space accessible by the VDP, a plurality of areas that can be used as a decompression space for expanding compressed data can be secured based on the base point address where the lower bits below the predetermined bit position are 0. on the other hand,
The CPU memory space accessible to the CPU includes an address space composed of a plurality of external memories located outside the CPU circuit including the CPU and capable of defining a data bus width.
After the CPU is reset, which of the external memories the group of address spaces in the CPU memory space excluding the specific address space corresponds to the external memory for the CPU circuit is specified based on the processing of the CPU. First means (SP5) and
The operation timing of the chip select signal and the operation timing of the Read control signal and / or the Write control signal corresponding to the READ data or the WRITE data when the CPU accesses the external memory are set for each of the group of address spaces. , A gaming machine characterized by having a second means (SP6) specified based on the processing of the CPU.
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