JP7059914B2 - Semiconductor module - Google Patents

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    • H01L2224/3318—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/33181—On opposite sides of the body

Description

本明細書に開示の技術は、半導体モジュールに関する。 The techniques disclosed herein relate to semiconductor modules.

特許文献１には、上面に上部電極が設けられ、下面に下部電極が設けられたＳｉＣ基板と、第１はんだ層を介して上部電極に接続された上部金属部材と、第２はんだ層を介して下部電極に接続された下部金属部材を有する半導体モジュールが開示されている。この半導体モジュールでは、第１はんだ層の面積（すなわち、上部電極の面積）が第２はんだ層の面積（すなわち、下部電極の面積）よりも小さい。 In Patent Document 1, an upper electrode is provided on the upper surface and a lower electrode is provided on the lower surface, an upper metal member connected to the upper electrode via the first solder layer, and a second solder layer. Disclosed is a semiconductor module having a lower metal member connected to a lower electrode. In this semiconductor module, the area of the first solder layer (that is, the area of the upper electrode) is smaller than the area of the second solder layer (that is, the area of the lower electrode).

特開２０１５－１１３４２７号公報Japanese Unexamined Patent Publication No. 2015-11427

半導体モジュールの使用時には、ＳｉＣ基板が繰り返し発熱する。これにより、はんだ層が固体の状態で流動する。特許文献１の半導体モジュールでは、上部電極の面積が下部電極の面積よりも小さいため、半導体モジュールの使用時において放熱性能に差が生じ、ＳｉＣ基板の上面側と下面側との温度分布がアンバランスとなる。このため、上部電極側のはんだ層と下部電極側のはんだ層が非対称的に流動する。上部電極側のはんだ層は、上部電極の端部で厚くなる。下部電極側のはんだ層は、ＳｉＣ基板の中央部で厚くなり、上部電極の端部の外周側でも厚くなる。その結果、ＳｉＣ基板が、その中央部で上に凸となる方向に撓み、その外周部で下に凸となる方向に撓む。このように、半導体モジュールを使用している間に、徐々にＳｉＣ基板が撓み、ＳｉＣ基板の信頼性が低下する。本明細書では、半導体モジュールの使用時の発熱によるＳｉＣ基板の撓みを抑制する技術を提供する。 When the semiconductor module is used, the SiC substrate repeatedly generates heat. As a result, the solder layer flows in a solid state. In the semiconductor module of Patent Document 1, since the area of the upper electrode is smaller than the area of the lower electrode, there is a difference in heat dissipation performance when the semiconductor module is used, and the temperature distribution between the upper surface side and the lower surface side of the SiC substrate is unbalanced. It becomes. Therefore, the solder layer on the upper electrode side and the solder layer on the lower electrode side flow asymmetrically. The solder layer on the upper electrode side becomes thicker at the end of the upper electrode. The solder layer on the lower electrode side becomes thicker at the central portion of the SiC substrate, and also on the outer peripheral side of the end portion of the upper electrode. As a result, the SiC substrate bends in a direction that becomes convex upward at the central portion thereof, and bends in a direction that becomes convex downward at the outer peripheral portion thereof. In this way, while the semiconductor module is being used, the SiC substrate gradually bends, and the reliability of the SiC substrate decreases. The present specification provides a technique for suppressing bending of a SiC substrate due to heat generation during use of a semiconductor module.

本明細書が開示する半導体モジュールは、ＳｉＣ基板と、前記ＳｉＣ基板の下面に設けられた下部電極と、前記ＳｉＣ基板の上面に設けられており、前記下部電極よりも面積が小さい上部電極と、第１はんだ層を介して前記上部電極に接続された上部金属部材と、第２はんだ層を介して前記下部電極に接続された下部金属部材を有する。前記上部電極と前記下部電極の少なくとも一方が、中央部と、前記中央部の周囲に配置された外周部を有している。前記中央部は、前記ＳｉＣ基板に対して、前記ＳｉＣ基板が下に凸となる方向に応力を作用させている。前記外周部は、前記ＳｉＣ基板に対して、前記ＳｉＣ基板が上に凸となる方向に応力を作用させている。 The semiconductor module disclosed in the present specification includes a SiC substrate, a lower electrode provided on the lower surface of the SiC substrate, and an upper electrode provided on the upper surface of the SiC substrate and having a smaller area than the lower electrode. It has an upper metal member connected to the upper electrode via a first solder layer and a lower metal member connected to the lower electrode via a second solder layer. At least one of the upper electrode and the lower electrode has a central portion and an outer peripheral portion arranged around the central portion. The central portion exerts stress on the SiC substrate in a direction in which the SiC substrate becomes convex downward. The outer peripheral portion exerts stress on the SiC substrate in a direction in which the SiC substrate is convex upward.

上述したように、ＳｉＣ基板は、半導体モジュールの使用時に、その中央部で上（面積が小さい上部電極側）が凸となり、その外周部で下（面積が大きい下部電極側）に凸となるように変形する。上記の半導体モジュールでは、上部電極と下部電極の少なくとも一方が、中央部と外周部を有している。そして、中央部が、ＳｉＣ基板が下に凸となる方向に応力を作用させており、外周部が、ＳｉＣ基板が上に凸となる方向に応力を作用させている。すなわち、上記の半導体モジュールでは、上部電極と下部電極の少なくとも一方が、ＳｉＣ基板に対して、半導体モジュールの使用時にＳｉＣ基板に生じる撓みの方向とは逆方向に応力を作用させている。このため、半導体モジュールの使用時の発熱によるＳｉＣ基板の撓みを抑制することができる。 As described above, when the semiconductor module is used, the SiC substrate has a convex upper portion (smaller area upper electrode side) at the center thereof and a lower convex portion (larger area lower electrode side) at the outer peripheral portion thereof. Transforms into. In the above semiconductor module, at least one of the upper electrode and the lower electrode has a central portion and an outer peripheral portion. The central portion exerts stress in the direction in which the SiC substrate is convex downward, and the outer peripheral portion exerts stress in the direction in which the SiC substrate is convex upward. That is, in the above semiconductor module, at least one of the upper electrode and the lower electrode exerts stress on the SiC substrate in the direction opposite to the bending direction generated in the SiC substrate when the semiconductor module is used. Therefore, it is possible to suppress the bending of the SiC substrate due to heat generation when the semiconductor module is used.

半導体モジュール１０の断面図。Sectional drawing of the semiconductor module 10. 半導体素子１２の上面図。Top view of the semiconductor element 12. 半導体素子１２の下面図。Bottom view of the semiconductor element 12. 図２のＩＶ－ＩＶ線における断面図。FIG. 2 is a cross-sectional view taken along the line IV-IV of FIG. 半導体モジュール１０の使用時におけるはんだ層の流動の様子を示す図。The figure which shows the state of the flow of the solder layer at the time of using a semiconductor module 10. 半導体モジュール１０の製造工程を説明するための図。The figure for demonstrating the manufacturing process of a semiconductor module 10. スパッタリングにより成膜した各金属が作用させる応力の圧力依存性を示すグラフ。The graph which shows the pressure dependence of the stress which each metal formed by sputtering acts. スパッタリングにより成膜したタングステンが作用させる力の膜厚依存性を示すグラフ。A graph showing the film thickness dependence of the force exerted by tungsten formed by sputtering. 半導体モジュール１０の製造工程を説明するための図。The figure for demonstrating the manufacturing process of a semiconductor module 10. 半導体モジュール１０の製造工程を説明するための図。The figure for demonstrating the manufacturing process of a semiconductor module 10. 半導体モジュール１０の製造工程を説明するための図。The figure for demonstrating the manufacturing process of a semiconductor module 10. 半導体モジュール１０の製造工程を説明するための図。The figure for demonstrating the manufacturing process of a semiconductor module 10. 半導体モジュール１０の製造工程を説明するための図。The figure for demonstrating the manufacturing process of a semiconductor module 10. 半導体モジュール１０の製造工程を説明するための図。The figure for demonstrating the manufacturing process of a semiconductor module 10. 半導体モジュール１０の製造工程を説明するための図。The figure for demonstrating the manufacturing process of a semiconductor module 10. 半導体モジュール１０の製造工程を説明するための図。The figure for demonstrating the manufacturing process of a semiconductor module 10. 半導体モジュール１０の製造工程を説明するための図。The figure for demonstrating the manufacturing process of a semiconductor module 10. 半導体モジュール１０の製造工程を説明するための図。The figure for demonstrating the manufacturing process of a semiconductor module 10. 半導体モジュール１０の製造工程を説明するための図。The figure for demonstrating the manufacturing process of a semiconductor module 10.

図１～４を参照して実施形態の半導体モジュール１０について説明する。図１に示すように、半導体モジュール１０は、半導体素子１２、金属ブロック２０、上部リードフレーム２２、下部リードフレーム２４及び絶縁樹脂２６を有している。 The semiconductor module 10 of the embodiment will be described with reference to FIGS. 1 to 4. As shown in FIG. 1, the semiconductor module 10 has a semiconductor element 12, a metal block 20, an upper lead frame 22, a lower lead frame 24, and an insulating resin 26.

半導体素子１２は、ＳｉＣ（炭化シリコン）基板１４、複数の上部電極１６及び下部電極１８を有している。本実施形態では、半導体素子１２は、いわゆるパワー半導体素子である。ＳｉＣ基板１４には、ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）が形成されている。なお、ＳｉＣ基板１４に形成される半導体構造は、ＭＯＳＦＥＴには特に限定されず、ＩＧＢＴ（Insulated Gate Bipolar Transistor）やダイオード等であってもよい。 The semiconductor element 12 has a SiC (silicon carbide) substrate 14, a plurality of upper electrodes 16 and lower electrodes 18. In this embodiment, the semiconductor element 12 is a so-called power semiconductor element. A MOSFET (Metal-Oxide-Semiconductor Field-Effect Transistor) is formed on the SiC substrate 14. The semiconductor structure formed on the SiC substrate 14 is not particularly limited to MOSFETs, and may be IGBTs (Insulated Gate Bipolar Transistors), diodes, or the like.

複数の上部電極１６は、ＳｉＣ基板１４の上面１４ａに設けられている。図２は、半導体素子１２を上面から見たときの図を示している。図２に示すように、複数の上部電極１６は、２つの主電極１６ａと、５つの信号用電極１６ｂにより構成されている。各主電極１６ａは、ソース電極として機能する。各信号用電極１６ｂには、例えば、半導体素子１２の温度を示す電圧を出力するもの、半導体素子１２に流れる電流値を示す圧力を出力するもの、半導体素子１２のゲートパッドとなるもの等がある。 The plurality of upper electrodes 16 are provided on the upper surface 14a of the SiC substrate 14. FIG. 2 shows a view of the semiconductor element 12 when viewed from above. As shown in FIG. 2, the plurality of upper electrodes 16 are composed of two main electrodes 16a and five signal electrodes 16b. Each main electrode 16a functions as a source electrode. The signal electrodes 16b include, for example, one that outputs a voltage indicating the temperature of the semiconductor element 12, one that outputs a pressure indicating the current value flowing through the semiconductor element 12, and one that serves as a gate pad for the semiconductor element 12. ..

下部電極１８は、ＳｉＣ基板１４の下面１４ｂに設けられている。上部電極１６の面積は、下部電極１８の面積よりも小さい。上部電極１６及び下部電極１８を構成する材料は特に限定されず、例えば、Ｔｉ、Ａｌ、Ｔａ、Ｗ、Ｍｏ、Ｃｕ、Ｃｒ、Ｎｄ、Ｆｅ、Ｎｉ、Ｃｏ、Ｚｒ、Ｚｎ、Ｒｕ、Ｒｈ、Ｐｄ、Ｏｓ、Ｉｒ、Ｐｔ等の導電性材料を用いることができる。 The lower electrode 18 is provided on the lower surface 14b of the SiC substrate 14. The area of the upper electrode 16 is smaller than the area of the lower electrode 18. The materials constituting the upper electrode 16 and the lower electrode 18 are not particularly limited, and for example, Ti, Al, Ta, W, Mo, Cu, Cr, Nd, Fe, Ni, Co, Zr, Zn, Ru, Rh, Pd. , Os, Ir, Pt and the like can be used.

金属ブロック２０は、半導体素子１２の上部に配置されている。金属ブロック２０の下面は、はんだ層２８を介して半導体素子１２の主電極１６ａに接続されている。金属ブロック２０は、例えば、Ｃｕにより構成されている。 The metal block 20 is arranged on the upper part of the semiconductor element 12. The lower surface of the metal block 20 is connected to the main electrode 16a of the semiconductor element 12 via the solder layer 28. The metal block 20 is made of, for example, Cu.

上部リードフレーム２２は、金属ブロック２０の上部に配置されている。上部リードフレーム２２の下面は、はんだ層３０を介して金属ブロック２０の上面に接続されている。上部リードフレーム２２は、例えば、Ｃｕにより構成されている。 The upper lead frame 22 is arranged above the metal block 20. The lower surface of the upper lead frame 22 is connected to the upper surface of the metal block 20 via the solder layer 30. The upper lead frame 22 is made of, for example, Cu.

下部リードフレーム２４は、半導体素子１２の下部に配置されている。下部リードフレーム２４の上面は、はんだ層３２によって半導体素子１２の下部電極１８に接続されている。下部リードフレーム２４は、例えば、Ｃｕにより構成されている。 The lower lead frame 24 is arranged below the semiconductor element 12. The upper surface of the lower lead frame 24 is connected to the lower electrode 18 of the semiconductor element 12 by the solder layer 32. The lower lead frame 24 is made of, for example, Cu.

図１に示すように、上部リードフレーム２２、金属ブロック２０、半導体素子１２及び下部リードフレーム２４の積層体は、絶縁樹脂２６によって覆われている。上部リードフレーム２２の上面と下部リードフレーム２４の下面を除く積層体の表面全体が、絶縁樹脂２６によって覆われている。絶縁樹脂２６は、例えば、エポキシ樹脂等の熱硬化性の樹脂により構成されている。上部リードフレーム２２の上面と下部リードフレーム２４の下面は、図示しない冷却器に接続される。 As shown in FIG. 1, the laminate of the upper lead frame 22, the metal block 20, the semiconductor element 12, and the lower lead frame 24 is covered with the insulating resin 26. The entire surface of the laminate except the upper surface of the upper lead frame 22 and the lower surface of the lower lead frame 24 is covered with the insulating resin 26. The insulating resin 26 is made of a thermosetting resin such as an epoxy resin. The upper surface of the upper lead frame 22 and the lower surface of the lower lead frame 24 are connected to a cooler (not shown).

図２に示すように、２つの主電極１６ａのそれぞれは、ＳｉＣ基板１４の中央に位置する中央部４１と、中央部４１の周囲に配置された外周部４２を有している。中央部４１は、ＳｉＣ基板１４の中央において、２つの主電極１６ａに跨って配置されている。中央部４１は、主電極１６ａが設けられていない範囲（２つの主電極１６ａの間の範囲）で分断された円形状を有している。外周部４２は、ＳｉＣ基板１４の外周側において、中央部４１を除く範囲に配置されている。中央部４１と外周部４２は、ＳｉＣ基板１４に対して異なる応力を作用させている。中央部４１と外周部４２の応力の詳細については、後に詳述する。はんだ層２８は、主電極１６ａの中央部４１及び外周部４２の表面全体に接合されている。 As shown in FIG. 2, each of the two main electrodes 16a has a central portion 41 located in the center of the SiC substrate 14 and an outer peripheral portion 42 arranged around the central portion 41. The central portion 41 is arranged in the center of the SiC substrate 14 so as to straddle the two main electrodes 16a. The central portion 41 has a circular shape divided by a range in which the main electrode 16a is not provided (a range between the two main electrodes 16a). The outer peripheral portion 42 is arranged on the outer peripheral side of the SiC substrate 14 in a range excluding the central portion 41. The central portion 41 and the outer peripheral portion 42 exert different stresses on the SiC substrate 14. The details of the stress of the central portion 41 and the outer peripheral portion 42 will be described in detail later. The solder layer 28 is joined to the entire surface of the central portion 41 and the outer peripheral portion 42 of the main electrode 16a.

図３は、半導体素子１２を下面から見たときの図を示している。図３に示すように、下部電極１８は、ＳｉＣ基板１４の下面１４ｂの全域を覆うように配置されている。下部電極１８は、ドレイン電極として機能する。下部電極１８は、ＳｉＣ基板１４の中央に位置する中央部４３と、中央部４３の周囲に配置された外周部４４を有している。中央部４３は、ＳｉＣ基板１４の中央に円形状に配置されている。外周部４４は、ＳｉＣ基板１４の外周側において、中央部４３を除く範囲に配置されている。中央部４３と外周部４４は、ＳｉＣ基板１４に対して異なる応力を作用させている。中央部４３と外周部４４の応力の詳細については、後に詳述する。はんだ層３２は、下部電極１８の中央部４３及び外周部４４の表面全体に接合されている。 FIG. 3 shows a view when the semiconductor element 12 is viewed from the lower surface. As shown in FIG. 3, the lower electrode 18 is arranged so as to cover the entire lower surface 14b of the SiC substrate 14. The lower electrode 18 functions as a drain electrode. The lower electrode 18 has a central portion 43 located in the center of the SiC substrate 14 and an outer peripheral portion 44 arranged around the central portion 43. The central portion 43 is arranged in a circular shape in the center of the SiC substrate 14. The outer peripheral portion 44 is arranged on the outer peripheral side of the SiC substrate 14 in a range excluding the central portion 43. The central portion 43 and the outer peripheral portion 44 exert different stresses on the SiC substrate 14. The details of the stress of the central portion 43 and the outer peripheral portion 44 will be described in detail later. The solder layer 32 is joined to the entire surface of the central portion 43 and the outer peripheral portion 44 of the lower electrode 18.

図４は、図２のＩＶ－ＩＶ線における断面図であり、上部電極１６及び下部電極１８が、ＳｉＣ基板１４に対して応力を作用させている状態を示す図である。図４の矢印１００に示すように、主電極１６ａの中央部４１は、ＳｉＣ基板１４に対して引張応力を作用させている。すなわち、中央部４１は、ＳｉＣ基板１４に対して、ＳｉＣ基板１４が下に凸となる方向（すなわち、－ｚ方向に凸となる方向）に応力を作用させる。一方、図４の矢印１０２に示すように、主電極１６ａの外周部４２は、ＳｉＣ基板１４に対して圧縮応力を作用させている。すなわち、外周部４２は、ＳｉＣ基板１４に対して、ＳｉＣ基板１４が上に凸となる方向（すなわち、ｚ方向に凸となる方向）に応力を作用させる。また、図４の矢印１０４に示すように、下部電極１８の中央部４３は、ＳｉＣ基板１４に対して圧縮応力を作用させている。すなわち、中央部４３は、ＳｉＣ基板１４に対して、ＳｉＣ基板１４が下に凸となる方向に応力を作用させる。一方、図４の矢印１０６に示すように、下部電極１８の外周部４４は、ＳｉＣ基板１４に対して圧縮応力を作用させている。すなわち、外周部４４は、ＳｉＣ基板１４に対して、ＳｉＣ基板１４が上に凸となる方向に応力を作用させる。 FIG. 4 is a cross-sectional view taken along the line IV-IV of FIG. 2, which shows a state in which the upper electrode 16 and the lower electrode 18 exert stress on the SiC substrate 14. As shown by the arrow 100 in FIG. 4, the central portion 41 of the main electrode 16a exerts a tensile stress on the SiC substrate 14. That is, the central portion 41 exerts stress on the SiC substrate 14 in the direction in which the SiC substrate 14 is convex downward (that is, in the direction in which the SiC substrate 14 is convex in the −z direction). On the other hand, as shown by the arrow 102 in FIG. 4, the outer peripheral portion 42 of the main electrode 16a exerts a compressive stress on the SiC substrate 14. That is, the outer peripheral portion 42 exerts stress on the SiC substrate 14 in the direction in which the SiC substrate 14 is convex upward (that is, in the direction in which the SiC substrate 14 is convex in the z direction). Further, as shown by the arrow 104 in FIG. 4, the central portion 43 of the lower electrode 18 exerts a compressive stress on the SiC substrate 14. That is, the central portion 43 applies stress to the SiC substrate 14 in the direction in which the SiC substrate 14 is convex downward. On the other hand, as shown by the arrow 106 in FIG. 4, the outer peripheral portion 44 of the lower electrode 18 exerts a compressive stress on the SiC substrate 14. That is, the outer peripheral portion 44 applies stress to the SiC substrate 14 in the direction in which the SiC substrate 14 is convex upward.

半導体モジュール１０の使用時には、上部電極１６と下部電極１８の面積の差によって、ＳｉＣ基板１４の上面１４ａ側と下面１４ｂ側とで放熱性能に差が生じる。その結果、半導体素子１２の上面に接続されたはんだ層２８と、半導体素子１２の下面に接続されたはんだ層３２とが非対称的に流動する。図５に示すように、はんだ層２８は、主電極１６ａの外周端部の上側で厚くなるとともに主電極１６ａの中央部の上側で薄くなるように流動する。はんだ層３２は、主電極１６ａの外周端部の下側で薄くなるとともに下部電極１８の外周端部と中央部の下側で厚くなるように流動する。このため、図５に示すように、ＳｉＣ基板１４が、その中央部で上に凸となる方向に撓もうとし、その外周部で下に凸となるように撓もうとする。しかしながら、本実施形態の半導体モジュール１０では、図４に示すように、ＳｉＣ基板１４の上面１４ａ側において、主電極１６ａの中央部４１がＳｉＣ基板１４を下に凸となる方向に応力を作用させており、主電極１６ａの外周部４２がＳｉＣ基板１４を上に凸となる方向に応力を作用させている。また、ＳｉＣ基板１４の下面１４ｂ側において、下部電極１８の中央部４３が、ＳｉＣ基板１４を上に凸となる方向に応力を作用させており、下部電極１８の外周部４４が、ＳｉＣ基板１４を下に凸となる方向に応力を作用させている。すなわち、本実施形態では、上部電極１６及び下部電極１８が、半導体モジュール１０の使用時にＳｉＣ基板１４に生じる撓みの方向とは逆方向に応力を作用させている。このように、本実施形態では、ＳｉＣ基板１４に生じる撓みをキャンセルする方向に応力を作用させる上部電極１６及び下部電極１８をＳｉＣ基板１４の表面に設けることによって、半導体モジュール１０の使用時の発熱によるＳｉＣ基板１４の撓みを抑制することができる。 When the semiconductor module 10 is used, the difference in area between the upper electrode 16 and the lower electrode 18 causes a difference in heat dissipation performance between the upper surface 14a side and the lower surface 14b side of the SiC substrate 14. As a result, the solder layer 28 connected to the upper surface of the semiconductor element 12 and the solder layer 32 connected to the lower surface of the semiconductor element 12 flow asymmetrically. As shown in FIG. 5, the solder layer 28 flows so as to become thicker on the upper side of the outer peripheral end portion of the main electrode 16a and thinner on the upper side of the central portion of the main electrode 16a. The solder layer 32 flows so as to be thin on the lower side of the outer peripheral end portion of the main electrode 16a and thicker on the lower side of the outer peripheral end portion and the central portion of the lower electrode 18. Therefore, as shown in FIG. 5, the SiC substrate 14 tends to bend in a direction that is convex upward at the central portion thereof, and tends to bend downward at the outer peripheral portion thereof. However, in the semiconductor module 10 of the present embodiment, as shown in FIG. 4, on the upper surface 14a side of the SiC substrate 14, stress is applied in a direction in which the central portion 41 of the main electrode 16a is convex downward from the SiC substrate 14. The outer peripheral portion 42 of the main electrode 16a exerts stress in the direction in which the SiC substrate 14 is convex upward. Further, on the lower surface 14b side of the SiC substrate 14, the central portion 43 of the lower electrode 18 exerts a stress in a direction in which the SiC substrate 14 is convex upward, and the outer peripheral portion 44 of the lower electrode 18 is the SiC substrate 14. The stress is applied in the downward convex direction. That is, in the present embodiment, the upper electrode 16 and the lower electrode 18 apply stress in the direction opposite to the bending direction generated in the SiC substrate 14 when the semiconductor module 10 is used. As described above, in the present embodiment, by providing the upper electrode 16 and the lower electrode 18 on the surface of the SiC substrate 14 to apply stress in the direction of canceling the bending generated in the SiC substrate 14, heat is generated when the semiconductor module 10 is used. It is possible to suppress the bending of the SiC substrate 14 due to the above.

次に、半導体モジュール１０の製造方法について説明する。ただし、本実施形態では特に、ＳｉＣ基板１４に対して上部電極１６及び下部電極１８を形成する工程について説明する。他の構成要素を形成する工程については、従来公知の各種の方法を適宜用いて実施することができるため、ここでは説明を省略する。 Next, a method of manufacturing the semiconductor module 10 will be described. However, in this embodiment, the step of forming the upper electrode 16 and the lower electrode 18 with respect to the SiC substrate 14 will be described in particular. Since various conventionally known methods can be appropriately used for the step of forming other components, the description thereof will be omitted here.

まず、内部にＭＯＳＦＥＴの構造が形成されたＳｉＣ基板１４を準備する。そして、図６に示すように、ＳｉＣ基板１４の上面１４ａ全域に、スパッタリングによって金属膜５０を成膜する。スパッタリングは、成膜された金属膜５０が、ＳｉＣ基板１４に対して引張応力を作用させるような条件下で実施される。図７は、スパッタリングにより成膜した各金属膜が作用させる応力の圧力依存性を示している。図８は、スパッタリングにより成膜したＷが作用させる力の膜厚依存性を示している。図７、８に示すように、比較的高圧または比較的高温で成膜された金属膜が引張応力を作用させることがわかる。例えば、この工程では、図７に参照番号１２０で示すように、Ｍｏを、Ａｒ雰囲気下で０．１３×５Ｐａでスパッタリングすることによって、ＳｉＣ基板１４に対して引張応力を作用させる金属膜５０を形成することができる。また例えば、図８に参照番号１２２で示すように、Ｗを、８５０℃で４００ｎｍ以上の膜厚となるようにスパッタリングすることによって、ＳｉＣ基板１４に対して引張応力を作用させる金属膜５０を形成することができる。 First, a SiC substrate 14 having a MOSFET structure formed therein is prepared. Then, as shown in FIG. 6, a metal film 50 is formed on the entire upper surface 14a of the SiC substrate 14 by sputtering. Sputtering is performed under conditions such that the formed metal film 50 exerts a tensile stress on the SiC substrate 14. FIG. 7 shows the pressure dependence of the stress applied by each metal film formed by sputtering. FIG. 8 shows the film thickness dependence of the force exerted by W formed by sputtering. As shown in FIGS. 7 and 8, it can be seen that the metal film formed at a relatively high pressure or a relatively high temperature exerts a tensile stress. For example, in this step, as shown by reference number 120 in FIG. 7, Mo is sputtered at 0.13 × 5 Pa in an Ar atmosphere to form a metal film 50 that exerts a tensile stress on the SiC substrate 14. Can be formed. Further, for example, as shown by reference number 122 in FIG. 8, W is sputtered at 850 ° C. so as to have a film thickness of 400 nm or more to form a metal film 50 that exerts a tensile stress on the SiC substrate 14. can do.

次に、図９に示すように、金属膜５０の上面に、開口部５２ａを有するレジスト５２を形成する。開口部５２ａは、上部電極１６の主電極１６ａの中央部４１を形成すべき範囲の上部に設けられる。そして、図１０に示すように、レジスト５２の開口部５２ａ内をドライエッチングまたはウェットエッチングする。これにより、レジスト５２に覆われていない範囲の金属膜５０を除去する。エッチング後に残存する金属膜５０が、上部電極１６の主電極１６ａの中央部４１となる。 Next, as shown in FIG. 9, a resist 52 having an opening 52a is formed on the upper surface of the metal film 50. The opening 52a is provided above the range in which the central portion 41 of the main electrode 16a of the upper electrode 16 is to be formed. Then, as shown in FIG. 10, the inside of the opening 52a of the resist 52 is dry-etched or wet-etched. As a result, the metal film 50 in the range not covered by the resist 52 is removed. The metal film 50 remaining after etching becomes the central portion 41 of the main electrode 16a of the upper electrode 16.

次に、図１１に示すように、レジスト５２を除去して、ＳｉＣ基板１４の上面１４ａ及び主電極１６ａの中央部４１の上面の全域に、スパッタリングによって金属膜５４を成膜する。スパッタリングは、成膜された金属膜５４が、ＳｉＣ基板１４に対して圧縮応力を作用させるような条件下で実施される。図７、８に示すように、比較的低圧または比較的低温で成膜された金属膜が圧縮応力を作用させることがわかる。例えば、この工程では、図７に参照番号１２４で示すように、Ｍｏを、Ａｒ雰囲気下で０．１３Ｐａでスパッタリングすることによって、ＳｉＣ基板１４に対して圧縮応力を作用させる金属膜５０を形成することができる。また例えば、図８に参照番号１２６で示すように、Ｗを、３７０℃でスパッタリングすることによって、ＳｉＣ基板１４に対して引張応力を作用させる金属膜５０を形成することができる。 Next, as shown in FIG. 11, the resist 52 is removed, and a metal film 54 is formed by sputtering over the entire upper surface of the upper surface 14a of the SiC substrate 14 and the central portion 41 of the main electrode 16a. Sputtering is performed under conditions such that the formed metal film 54 exerts a compressive stress on the SiC substrate 14. As shown in FIGS. 7 and 8, it can be seen that the metal film formed at a relatively low pressure or a relatively low temperature exerts a compressive stress. For example, in this step, as shown by reference number 124 in FIG. 7, Mo is sputtered at 0.13 Pa in an Ar atmosphere to form a metal film 50 that exerts a compressive stress on the SiC substrate 14. be able to. Further, for example, as shown by reference number 126 in FIG. 8, by sputtering W at 370 ° C., a metal film 50 that exerts a tensile stress on the SiC substrate 14 can be formed.

次に、図１２に示すように、金属膜５４の上面に、開口部５６ａを有するレジスト５６を形成する。開口部６０ａは、上部電極１６の主電極１６ａの外周部４２と、信号用電極１６ｂを形成すべき範囲の上部に設けられる。そして、図１３に示すように、レジスト５６の開口部５６ａ内をドライエッチングまたはウェットエッチングする。これにより、レジスト５６に覆われていない範囲の金属膜５４を除去する。ここでは、主電極１６ａの中央部４１は、その上部に成膜された金属膜５４がエッチングされるため、エッチング後も残存する。エッチング後に残存する金属膜５４が、上部電極１６の主電極１６ａの外周部４２及び信号用電極１６ｂとなる。以上の工程を経ることによって、上部電極１６が形成される。 Next, as shown in FIG. 12, a resist 56 having an opening 56a is formed on the upper surface of the metal film 54. The opening 60a is provided at the outer peripheral portion 42 of the main electrode 16a of the upper electrode 16 and above the range in which the signal electrode 16b should be formed. Then, as shown in FIG. 13, the inside of the opening 56a of the resist 56 is dry-etched or wet-etched. As a result, the metal film 54 in the range not covered with the resist 56 is removed. Here, the central portion 41 of the main electrode 16a remains even after etching because the metal film 54 formed on the central portion 41 is etched. The metal film 54 remaining after etching becomes the outer peripheral portion 42 of the main electrode 16a of the upper electrode 16 and the signal electrode 16b. By going through the above steps, the upper electrode 16 is formed.

次に、図１４に示すように、ＳｉＣ基板１４の下面１４ｂ全域に、スパッタリングによって金属膜５８を成膜する。スパッタリングは、成膜された金属膜５８がＳｉＣ基板１４に対して圧縮応力を作用させるような条件下で実施される。すなわち、図１１に示す金属膜５４の成膜と同様の条件下でスパッタリングが実施される。 Next, as shown in FIG. 14, a metal film 58 is formed on the entire lower surface 14b of the SiC substrate 14 by sputtering. Sputtering is performed under conditions such that the formed metal film 58 exerts a compressive stress on the SiC substrate 14. That is, sputtering is performed under the same conditions as the film formation of the metal film 54 shown in FIG.

次に、図１５に示すように、金属膜５８の表面に、開口部６０ａを有するレジスト６０を形成する。開口部６０ａは、下部電極１８の中央部４３を形成すべき範囲の上部に設けられる。そして、図１６に示すように、レジスト６０の開口部６０ａ内をドライエッチングまたはウェットエッチングする。これにより、レジスト６０に覆われていない範囲の金属膜５８を除去する。エッチング後に残存する金属膜５８が、下部電極１８の中央部４３となる。 Next, as shown in FIG. 15, a resist 60 having an opening 60a is formed on the surface of the metal film 58. The opening 60a is provided in the upper part of the range in which the central portion 43 of the lower electrode 18 is to be formed. Then, as shown in FIG. 16, the inside of the opening 60a of the resist 60 is dry-etched or wet-etched. As a result, the metal film 58 in the range not covered by the resist 60 is removed. The metal film 58 remaining after etching becomes the central portion 43 of the lower electrode 18.

次に、図１７に示すように、レジスト６０を除去して、ＳｉＣ基板１４の下面１４ｂ及び下部電極１８の中央部４３の表面の全域に、スパッタリングによって金属膜６２を成膜する。スパッタリングは、成膜された金属膜６２が、ＳｉＣ基板１４に対して引張応力を作用させるような条件下で実施される。すなわち、図６に示す金属膜５０の成膜と同様の条件下でスパッタリングが実施される。 Next, as shown in FIG. 17, the resist 60 is removed, and a metal film 62 is formed by sputtering over the entire surface of the lower surface 14b of the SiC substrate 14 and the central portion 43 of the lower electrode 18. Sputtering is performed under conditions such that the formed metal film 62 exerts a tensile stress on the SiC substrate 14. That is, sputtering is performed under the same conditions as the film formation of the metal film 50 shown in FIG.

次に、図１８に示すように、金属膜６２の表面に、開口部６４ａを有するレジスト６４を形成する。開口部６４ａは、下部電極１８の外周部４４を形成すべき範囲の上部に設けられる。そして、図１９に示すように、開口部６４ａ内をドライエッチングまたはウェットエッチングする。これにより、レジスト６４に覆われていない範囲の金属膜６２を除去する。ここでは、レジスト６４に覆われていない範囲の金属膜６２をエッチングし、下部電極１８の中央部４３が露出するようにエッチングが実施される。エッチング後に残存する金属膜６２が、下部電極１８の外周部４４となる。以上の工程を経ることによって、下部電極１８が形成される。 Next, as shown in FIG. 18, a resist 64 having an opening 64a is formed on the surface of the metal film 62. The opening 64a is provided in the upper part of the range in which the outer peripheral portion 44 of the lower electrode 18 is to be formed. Then, as shown in FIG. 19, the inside of the opening 64a is dry-etched or wet-etched. As a result, the metal film 62 in the range not covered with the resist 64 is removed. Here, the metal film 62 in the range not covered with the resist 64 is etched, and the etching is performed so that the central portion 43 of the lower electrode 18 is exposed. The metal film 62 remaining after etching becomes the outer peripheral portion 44 of the lower electrode 18. By going through the above steps, the lower electrode 18 is formed.

その後、従来公知の方法により、金属ブロック２０、上部リードフレーム２２、下部リードフレーム２４を形成し、上部リードフレーム２２、金属ブロック２０、半導体素子１２及び下部リードフレーム２４の積層体を絶縁樹脂２６で覆うことによって、図１～４に示す半導体モジュール１０が完成する。なお、上部電極１６と下部電極１８を形成する順序は上記に限られず、下部電極１８を形成した後に上部電極１６を形成してもよい。 After that, the metal block 20, the upper lead frame 22, and the lower lead frame 24 are formed by a conventionally known method, and the laminate of the upper lead frame 22, the metal block 20, the semiconductor element 12, and the lower lead frame 24 is made of an insulating resin 26. By covering, the semiconductor module 10 shown in FIGS. 1 to 4 is completed. The order in which the upper electrode 16 and the lower electrode 18 are formed is not limited to the above, and the upper electrode 16 may be formed after the lower electrode 18 is formed.

また、上述した実施形態では、上部電極１６及び下部電極１８の双方が、半導体モジュールの使用時にＳｉＣ基板１４に生じる撓みの方向とは逆方向に応力を作用させるように構成されていた。しかしながら、上部電極１６と下部電極１８の一方のみが、ＳｉＣ基板１４に対して上記の応力を作用させるように構成されていてもよい。 Further, in the above-described embodiment, both the upper electrode 16 and the lower electrode 18 are configured to apply stress in the direction opposite to the bending direction generated in the SiC substrate 14 when the semiconductor module is used. However, only one of the upper electrode 16 and the lower electrode 18 may be configured to exert the above stress on the SiC substrate 14.

はんだ層２８、はんだ層３２が、それぞれ「第１はんだ層」、「第２はんだ層」の一例である。金属ブロック２０、下部リードフレーム２４が、それぞれ「上部金属部材」、「下部金属部材」の一例である。主電極１６ａの中央部４１が、「上部電極の中央部」の一例である。主電極１６ａの外周部４２が、「上部電極の外周部」の一例である。 The solder layer 28 and the solder layer 32 are examples of the “first solder layer” and the “second solder layer”, respectively. The metal block 20 and the lower lead frame 24 are examples of the "upper metal member" and the "lower metal member", respectively. The central portion 41 of the main electrode 16a is an example of the “central portion of the upper electrode”. The outer peripheral portion 42 of the main electrode 16a is an example of the “outer peripheral portion of the upper electrode”.

本明細書が開示する技術要素について、以下に列挙する。なお、以下の各技術要素は、それぞれ独立して有用なものである。 The technical elements disclosed herein are listed below. The following technical elements are useful independently.

本明細書が開示する一例の構成では、上部電極が、中央部と外周部を有してもよい。上部電極の中央部が、ＳｉＣ基板に対して引張応力を作用させており、上部電極の外周部が、ＳｉＣ基板に対して圧縮応力を作用させていてもよい。 In one example configuration disclosed herein, the upper electrode may have a central portion and an outer peripheral portion. The central portion of the upper electrode may exert a tensile stress on the SiC substrate, and the outer peripheral portion of the upper electrode may exert a compressive stress on the SiC substrate.

このような構成では、半導体モジュールの使用時における第１はんだ層及び第２はんだ層の非対称的な流動によって生じるＳｉＣ基板の撓みを、上部電極がＳｉＣ基板に対して作用させる応力によって抑制することができる。 In such a configuration, the bending of the SiC substrate caused by the asymmetric flow of the first solder layer and the second solder layer when the semiconductor module is used can be suppressed by the stress applied to the SiC substrate by the upper electrode. can.

本明細書が開示する一例の構成では、下部電極が、中央部と外周部を有してもよい。下部電極の中央部が、ＳｉＣ基板に対して圧縮応力を作用させており、下部電極の外周部が、ＳｉＣ基板に対して引張応力を作用させていてもよい。 In one example configuration disclosed herein, the lower electrode may have a central portion and an outer peripheral portion. The central portion of the lower electrode may exert a compressive stress on the SiC substrate, and the outer peripheral portion of the lower electrode may exert a tensile stress on the SiC substrate.

このような構成では、半導体モジュールの使用時における第１はんだ層及び第２はんだ層の非対称的な流動によって生じるＳｉＣ基板の撓みを、下部電極がＳｉＣ基板に対して作用させる応力によって抑制することができる。 In such a configuration, the bending of the SiC substrate caused by the asymmetric flow of the first solder layer and the second solder layer when the semiconductor module is used can be suppressed by the stress applied to the SiC substrate by the lower electrode. can.

以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。本明細書または図面に説明した技術要素は、単独であるいは各種の組み合わせによって技術的有用性を発揮するものであり、出願時請求項記載の組み合わせに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。 Although specific examples of the present invention have been described in detail above, these are merely examples and do not limit the scope of claims. The techniques described in the claims include various modifications and modifications of the specific examples exemplified above. The technical elements described herein or in the drawings exhibit their technical usefulness alone or in various combinations, and are not limited to the combinations described in the claims at the time of filing. In addition, the techniques exemplified in this specification or drawings achieve a plurality of purposes at the same time, and achieving one of the purposes itself has technical usefulness.

１０：半導体モジュール、１２：半導体素子、１４：ＳｉＣ基板、１４ａ：上面、１４ｂ：下面、１６：上部電極、１６ａ：主電極、１６ｂ：信号用電極、１８：下部電極、２０：金属ブロック、２２：上部リードフレーム、２４：下部リードフレーム、２６：絶縁樹脂、２８，３０，３２：はんだ層、４１：中央部、４２：外周部、４３：中央部、４４：外周部、５０：金属膜、５２：レジスト、５２ａ：開口部、５４：金属膜、５６：レジスト、５６ａ：開口部、５８：金属膜、６０：レジスト、６０ａ：開口部、６２：金属膜、６４：レジスト、６４ａ：開口部
10: Semiconductor module, 12: Semiconductor element, 14: SiC substrate, 14a: Top surface, 14b: Bottom surface, 16: Upper electrode, 16a: Main electrode, 16b: Signal electrode, 18: Lower electrode, 20: Metal block, 22 : Upper lead frame, 24: Lower lead frame, 26: Insulating resin, 28, 30, 32: Solder layer, 41: Central part, 42: Outer peripheral part, 43: Central part, 44: Outer peripheral part, 50: Metal film, 52: Resist, 52a: Opening, 54: Metal film, 56: Resist, 56a: Opening, 58: Metal film, 60: Resist, 60a: Opening, 62: Metal film, 64: Resist, 64a: Opening

Claims (3)

半導体モジュールであって、
ＳｉＣ基板と、
前記ＳｉＣ基板の下面に設けられた下部電極と、
前記ＳｉＣ基板の上面に設けられており、前記下部電極よりも面積が小さい上部電極と、
第１はんだ層を介して前記上部電極に接続された上部金属部材と、
第２はんだ層を介して前記下部電極に接続された下部金属部材、
を有し、
前記上部電極と前記下部電極の少なくとも一方が、中央部と、前記中央部の周囲に配置された外周部を有しており、
前記中央部は、前記ＳｉＣ基板に対して、前記ＳｉＣ基板が下に凸となる方向に応力を作用させており、
前記外周部は、前記ＳｉＣ基板に対して、前記ＳｉＣ基板が上に凸となる方向に応力を作用させている、
半導体モジュール。 It ’s a semiconductor module.
With a SiC substrate
The lower electrode provided on the lower surface of the SiC substrate and
An upper electrode provided on the upper surface of the SiC substrate and having a smaller area than the lower electrode, and an upper electrode.
An upper metal member connected to the upper electrode via the first solder layer, and
A lower metal member connected to the lower electrode via a second solder layer,
Have,
At least one of the upper electrode and the lower electrode has a central portion and an outer peripheral portion arranged around the central portion.
The central portion exerts stress on the SiC substrate in a direction in which the SiC substrate becomes convex downward.
The outer peripheral portion exerts stress on the SiC substrate in a direction in which the SiC substrate becomes convex upward.
Semiconductor module. 前記上部電極が、前記中央部と前記外周部を有しており、
前記上部電極の前記中央部が、前記ＳｉＣ基板に対して引張応力を作用させており、
前記上部電極の前記外周部が、前記ＳｉＣ基板に対して圧縮応力を作用させている、
請求項１に記載の半導体モジュール。 The upper electrode has the central portion and the outer peripheral portion, and the upper electrode has the central portion and the outer peripheral portion.
The central portion of the upper electrode exerts a tensile stress on the SiC substrate.
The outer peripheral portion of the upper electrode exerts a compressive stress on the SiC substrate.
The semiconductor module according to claim 1. 前記下部電極が、前記中央部と前記外周部を有しており、
前記下部電極の前記中央部が、前記ＳｉＣ基板に対して圧縮応力を作用させており、
前記下部電極の前記外周部が、前記ＳｉＣ基板に対して引張応力を作用させている、
請求項１又は２に記載の半導体モジュール。 The lower electrode has the central portion and the outer peripheral portion, and the lower electrode has the central portion and the outer peripheral portion.
The central portion of the lower electrode exerts a compressive stress on the SiC substrate.
The outer peripheral portion of the lower electrode exerts a tensile stress on the SiC substrate.
The semiconductor module according to claim 1 or 2.
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