JP7018834B2

JP7018834B2 - 半導体装置

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Publication number: JP7018834B2
Application number: JP2018118706A
Authority: JP
Inventors: 雄貴早川; 俊行平木; 翔山中
Original assignee: Renesas Electronics Corp
Current assignee: Renesas Electronics Corp
Priority date: 2018-06-22
Filing date: 2018-06-22
Publication date: 2022-02-14
Anticipated expiration: 2038-06-22
Also published as: US11068425B2; JP2019220061A; US20190391943A1; CN110633231A

Description

本発明は半導体装置に関し、例えばメモリへのアクセスを行う半導体装置に関する。

また、本発明は、上記半導体装置におけるバスを生成するバスジェネレータに関する。

特許文献１は、複数のバスマスタが共通バスに接続するバスシステムにおけるアクセス制御を開示する。特許文献１に記載される半導体装置は、複数のマスタと、メモリコントローラと、複数のマスタとメモリコントローラとを接続するバスと、中央バス制御部とを有する。特許文献１には、中央バス制御部が、各マスタの転送量をモニタし、各マスタの予約ハンド幅とモニタした転送量と権利付与可能数とに基づいて、アクセス権の付与先のマスタを選択することが記載されている。

特許文献１において、中央バス制御部は、各マスタに対応するサブバスコントローラのリクエスト発行制御部に対するアクセス権の付与を制御する。リクエスト発行制御部は、中央バス制御部からアクセス権が付与されている場合で、かつマスタがアクセス要求を発行している場合、アクセス要求をメモリコントローラに出力する。リクエスト発行制御部は、アクセス権が付与された場合で、かつマスタがアクセス要求を発行していない場合は、アクセス権を使用せずに中央バス制御部に返却する。リクエスト発行制御部は、中央バス制御部からアクセス権が付与されていない場合は、マスタが発行したアクセス要求のメモリコントローラへの出力を抑止する。別の言い方をすると、特許文献１において、アクセス権が付与されていないマスタのリクエストは、メモリコントローラとマスタとの間のバスでマスクされる。

特許文献１において、中央バス制御部は、メモリコントローラ内のバッファが開放された場合に、メモリコントローラからバッファ開放通知を受け取る。中央バス制御部は、アクセス権を付与するたびに権利付与可能数を１つ減らし、バッファが解放されるたびに権利付与可能数を１つ増やす。メモリコントローラにおける処理状況に応じてアクセス権の付与を行うことで、バッファが未処理のアクセス要求で一杯になることを避けることができ、低レイテンシが要求されるアクセス要求が、メモリコントローラによって受け付けられない事態を回避することができる。

国際公開第２０１７／０５６１３２号

ここで、特許文献１において、中央バス制御部が付与したアクセス権がリクエスト発行制御部に届くまでに、中央バス制御部とリクエスト発行制御部との物理的な距離に依存して、数サイクルから２０サイクル程度の時間がかかる。アクセス権が返却される場合も、同様に、返却されたアクセス権が中央バス制御部に届くまでに、数サイクルから２０サイクル程度の時間がかかる。中央バス制御部は、アクセス権が返却されるまでは、リクエスト発行制御部がアクセス権を使用すると認識し、アクセス権の付与から返却までの間、アクセス権は消費されたままの状態となる。従って、返却される可能性があるアクセス権を更なる有効活用が望まれる。

その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

一実施の形態によれば、半導体装置は、マスタに対するアクセス権の付与を通じて、マスタが発行したアクセス要求のメモリコントローラへの出力を制御するアクセス制御を行うアクセス制御部を備える。アクセス制御部は、権利付与可能数を、付与されたアクセス権が使用される確率に応じた０以上で１より小さい重みに基づいて管理し、権利付与可能数の範囲内でアクセス権の付与を実施する。

前記一実施の形態によれば、様々な条件下でも、バス上でのリクエスト滞留をなくし、メモリ効率を上げることができる。

実施形態１に係る半導体装置を含む電子装置を示すブロック図。中央バス制御部の構成例を示すブロック図。権利付与選択制御部の構成例を示すブロック図。権利付与可能数の管理に関わる部分の動作手順を示すフローチャート。ある局面における電子装置を示すブロック図。実施形態２に係る電子装置において用いられる権利付与選択制御部の構成例を示すブロック図。実施形態３に係る半導体装置を含む電子装置を示すブロック図。実施形態３において用いられる中央バス制御部の構成を示すブロック図。ある局面における電子装置の一部を示すブロック図。実施形態４に係る電子装置に用いられるメモリコントローラを示す。バスジェネレータのハードウェア構成例を示すブロック図。バス設計の概略的なフローを示すフローチャート。設定情報の入力における画面例を示す図。バスジェネレータへの入出力データを示すブロック図。

実施の形態の説明に先立って、下記の実施の形態を想到するに至った経緯について説明する。ＤＤＲ（Double-Data-Rate）メモリへアクセスするマスタを有する実際の製品では、ＤＤＲメモリのバンド幅の実効帯域が状況に応じて５０％～７５％程度とばらつきがあり、高効率化が切望されていた。また、リアルタイム性が要求されるマスタについてはアクセスレイテンシを短くする必要があるが、これもばらつきがあり、常に低レイテンシにする必要があった。ある程度レイテンシが許容される場合、メモリコントローラ内にメモリへのアクセス要求がある程度貯まるまで待機し、その後、メモリアクセスの種別（リード及びライト）やアドレスなどを考慮してアクセス要求の処理順番を入れ替えるスケジューリングなどを行うことで、メモリアクセス効率を高めることができる。しかしながら、優先度が高い低レイテンシが要求されるリクエストを優先する場合、メモリコントローラ内にある程度の数のアクセス要求が貯まるまで待機することができず、スケジューリング対象のアクセス要求の数が少なくなる。このため、効率的なメモリアクセスが実現できず、バンド幅効率が低下する。従って、メモリアクセスシステムでは、これら相反する要求に応える必要があった。

アクセス権の使用率は、マスタや状況に応じてばらつきがあり、ある状況ではアクセス権の返却数が少ないのに対し、別の状況ではアクセス権の返却数が多い場合があり得る。別の言い方をすると、ある状況ではアクセス権の使用率が高いのに対し、別の状況ではアクセス権の使用率が低い場合があり得る。各マスタのアクセス権の使用率が高い場合、アクセス権の付与数の上限（最大権利付与可能数）が少なくても、メモリ効率は高い。しかし、最大権利付与可能数を使用率が低い状況に合わせて多めに設定した場合、各マスタのアクセス権の使用率が上がると、アクセス要求がバス内に滞留し、レイテンシが悪化するということが分かった。本発明者らは、このような検討を行った結果、下記の実施の形態を想到するに至った。

以下、図面を参照しつつ、上記課題を解決するための手段を適用した実施形態を詳細に説明する。説明の明確化のため、以下の記載及び図面は、適宜、省略、及び簡略化がなされている。また、様々な処理を行う機能ブロックとして図面に記載される各要素は、ハードウェア的には、ＣＰＵ（Central Processing Unit）、メモリ、又はその他の回路で構成することができ、ソフトウェア的には、メモリにロードされたプログラムなどによって実現される。したがって、これらの機能ブロックがハードウェアのみ、ソフトウェアのみ、又はそれらの組合せによっていろいろな形で実現できることは当業者には理解されるところであり、何れかに限定されるものではない。なお、各図面において、同一の要素には同一の符号が付されており、必要に応じて重複説明は省略されている。

また、上述したプログラムは、様々なタイプの非一時的なコンピュータ可読媒体を用いて格納され、コンピュータに供給することができる。非一時的なコンピュータ可読媒体は、様々なタイプの実体のある記録媒体を含む。非一時的なコンピュータ可読媒体の例は、磁気記録媒体（例えばフレキシブルディスク、磁気テープ、ハードディスク）、光磁気記録媒体（例えば光磁気ディスク）、ＣＤ－ＲＯＭ（Read Only Memory）ＣＤ－Ｒ、ＣＤ－Ｒ／Ｗ、及び半導体メモリ（例えば、マスクＲＯＭ、ＰＲＯＭ（Programmable ROM）、ＥＰＲＯＭ（Erasable PROM）、フラッシュＲＯＭ、ＲＡＭ（Random Access Memory））を含む。また、プログラムは、様々なタイプの一時的なコンピュータ可読媒体によってコンピュータに供給されてもよい。一時的なコンピュータ可読媒体の例は、電気信号、光信号、及び電磁波を含む。一時的なコンピュータ可読媒体は、電線及び光ファイバ等の優先通信路、又は無線通信路を介して、プログラムをコンピュータに供給できる。

以下の実施の形態においては便宜上その必要があるときは、複数のセクション又は実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部又は全部の変形例、応用例、詳細説明、又は補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。

さらに、以下の実施の形態において、その構成要素（動作ステップ等も含む）は、特に明示した場合及び原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではない。同様に、以下の実施の形態において、構成要素等の形状、又は位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数等（個数、数値、量、範囲等を含む）についても同様である。

［実施形態１］
図１は、実施形態１に係る半導体装置を含む電子装置を示す。電子装置１０は、マスタＡ２０、マスタＢ３０、マスタＸ４０、サブバスコントローラ２２、３２、及び４２、中央バス制御部５０、インターコネクト６０、メモリコントローラ７０、並びにメモリ８０を有する。電子装置１０の構成要素のうち、例えば、マスタＡ２０、マスタＢ３０、マスタＸ４０、サブバスコントローラ２２、３２、及び４２、中央バス制御部５０、インターコネクト６０、並びにメモリコントローラ７０は、半導体装置を構成する。半導体装置の構成要素のうち、例えばサブバスコントローラ２２、３２、及び４２、インターコネクト６０、並びにメモリコントローラ７０は、ハードウェア回路として構成され得る。また、中央バス制御部５０は、例えばプロセッサを含んだ回路として構成され得る。

マスタＡ２０、マスタＢ３０、及びマスタＸ４０は、メモリ８０に対してアクセス要求を発行する。メモリ８０は、例えばＤＤＲ－ＳＤＲＡＭ（Double-Data-Rate Synchronous Dynamic Random Access Memory）などのメモリデバイスとして構成される。マスタＡ２０、マスタＢ３０、及びマスタＸ４０は、バスマスタであり、例えばＣＰＵやＧＰＵ（Graphics Processing Unit）などのプロセッサとして構成される。マスタＡ２０、マスタＢ３０、及びマスタＸ４０は、それぞれ対応するバス２１、３１、及び４１を通じてアクセス要求を出力する。メモリ８０に対するアクセス要求は、リード又はライトを示すアクセス種別、及びアクセス先のアドレス情報などを含む。

マスタＡ２０は、バス２１を介して対応するサブバスコントローラ２２に接続される。サブバスコントローラ２２は、バス２４を介してインターコネクト６０に接続される。サブバスコントローラ２２は、リクエスト発行制御部２３を含む。リクエスト発行制御部２３は、バス２１を介してマスタＡ２０が発行したアクセス要求を受け付け、受け付けたアクセス要求のバス２４への出力を制御する。

マスタＢ３０は、バス３１を介して対応するサブバスコントローラ３２に接続される。サブバスコントローラ３２は、バス３４を介してインターコネクト６０に接続される。サブバスコントローラ３２は、リクエスト発行制御部３３を含む。同様に、マスタＸ４０は、バス４１を介して対応するサブバスコントローラ４２に接続される。サブバスコントローラ４２は、バス４４を介してインターコネクト６０に接続される。サブバスコントローラ４２は、リクエスト発行制御部４３を含む。

リクエスト発行制御部２３は、マスタＡ２０からアクセス要求を受け付ける。リクエスト発行制御部２３は、中央バス制御部５０からアクセス権が付与されている場合は、マスタＡ２０が発行したアクセス要求を、バス２４を介してインターコネクト６０に出力する。リクエスト発行制御部２３は、アクセス要求をインターコネクト６０に出力したか否かを示す通知信号を中央バス制御部５０に出力する。リクエスト発行制御部２３は、アクセス要求をインターコネクト６０に出力する場合、アクセス権を使用した旨を示す通知信号（権利使用通知）を中央バス制御部５０に出力する。リクエスト発行制御部２３は、アクセス権が付与された場合で、かつ対応するマスタからアクセス要求を受け取っていなかった場合は、アクセス権を使用せずに返却する旨を示す通知信号（返却通知）を中央バス制御部５０に出力する。リクエスト発行制御部２３は、アクセス権が付与されていない場合は、マスタＡ２０が発行したアクセス要求のインターコネクト６０への出力を抑止する。リクエスト発行制御部３３及び４３の機能は、リクエスト発行制御部２３の機能と同様である。

インターコネクト６０は、バス２４、３４、及び４４を介して、マスタＡ２０、マスタＢ３０、及びマスタＸ４０が発行したアクセス要求を受け取る。インターコネクト６０は、例えばバスアービタであり、複数のマスタから入力されるアクセス要求を調停する。インターコネクト６０は、例えばマスタＡ２０、マスタＢ３０、及びマスタＸ４０からアクセス要求を受け取った場合は、各マスタに設定された優先度に従って、優先度が高いマスタが発行したアクセス要求をメモリコントローラ７０に出力する。インターコネクト６０は、メモリコントローラ７０に出力したアクセス要求に対するレスポンスが得られると、次に優先度が高いマスタのアクセス要求を選択してメモリコントローラ７０に出力する。

メモリコントローラ７０は、バス、及びインターコネクト６０などを介してマスタＡ２０、マスタＢ３０、及びマスタＸ４０に接続され、インターコネクト６０を通じて受け付けたアクセス要求に従ってメモリ８０にアクセスする。なお、図１では電子装置１０がマスタを３つ有する例が示されているが、マスタの数は特に限定されない。電子装置１０は、メモリコントローラ７０に対してメモリ８０へのアクセス要求を発行するマスタを少なくとも１つ有していればよい。マスタの数が１つである場合、調停のためのインターコネクト６０は不要である。

メモリコントローラ７０は、バッファ（リクエストバッファ）７１を有する。バッファ７１は、メモリコントローラ７０がインターコネクト６０を介して受け付けたアクセス要求を記憶する。バッファ７１は、複数のエントリを有しており、複数のアクセス要求を記憶可能に構成される。メモリコントローラ７０は、バッファ７１以外に、例えば、バッファ７１に記憶された複数のアクセス要求の１つを選択するスケジューラと、選択されたアクセス要求に従ってメモリ８０にアクセスするためのメモリコマンド（コマンド信号）を生成するメモリコマンド生成部を有している。メモリコントローラ７０は、バッファ７１からアクセス要求が選択されて処理されると、バッファ７１のエントリが解放された旨を示すバッファ解放通知を中央バス制御部５０に出力する。

中央バス制御部５０は、サブバスコントローラ２２、３２、及び４２を用い、各マスタに対するアクセス権の付与を通じて、各マスタが発行したアクセス要求のメモリコントローラ７０への出力を制御するアクセス制御を実施する。中央バス制御部５０は、リクエスト発行制御部２３、３３、及び４３にアクセス権を付与することで、各リクエスト発行制御部が受け付けるアクセス要求の発行元のマスタに対してアクセス権を付与する。中央バス制御部５０は、サブバスコントローラ２２、３２、及び４２と共に、アクセス制御部を構成する。

ユーザは、例えば中央バス制御部５０にあらかじめ各マスタの帯域を設定し、一定時間（スロット）内のＱｏＳ（Quality of Service）を保証する。本実施形態において、マスタがアクセス種別ごとに存在するものとみなされ、例えばアクセス種別がリードのアクセス要求（以下、リード要求とも呼ぶ）と、アクセス種別がライトのアクセス要求（以下、ライト要求とも呼ぶ）とのそれぞれに対して帯域が設定されていてもよい。中央バス制御部５０は、リクエスト発行制御部２３、３３、及び４３のそれぞれに対して、例えば所定のアクセス制御の内容に従ってアクセス権を付与する。アクセス制御の内容は、例えば特許文献１に記載されたものと同様でよい。特許文献１に記載の内容は、参照として本明細書に取り込まれる。

中央バス制御部５０は、例えば各マスタのリード要求及びライト要求に対して設定されたＱｏＳ情報に基づいて、各マスタに対応するリクエスト発行制御部２３、３３、及び４３に対してアクセス権を付与するか否かを決定する。このとき、中央バス制御部５０は、バス２４、３４、及び４４から取得されたリクエストモニタ（トランザクションモニタ信号）によってバスを流れるトランザクションを監視し、トランザクションの転送量に基づいてスロットごとに補正しながらアクセス権を付与してもよい。中央バス制御部５０は、アクセス権の付与を通じて、各マスタが発行するリード要求及びライト要求のメモリコントローラ７０への出力を制御する。

中央バス制御部５０は、マスタに対してアクセス権を付与することが可能な数を示す権利付与可能数を、各マスタにおいて付与されたアクセス権が使用される確率（割合）に応じた０以上で１より小さい重みに基づいて管理し、権利付与可能数の範囲内でアクセス権の付与を実施する。中央バス制御部５０は、例えば、マスタにアクセス権を付与するたびに、権利付与可能数を、アクセス権が付与されるマスタにおいてアクセス権が使用される確率に応じた重みだけ減少させる。中央バス制御部５０は、メモリコントローラ７０からバッファ開放通知を受け取ると、権利付与可能数を、１つ増加させる。使用される確率に応じた重み（その値）は、例えば設計やシミュレーション結果などに基づいて決定される。

［中央バス制御部］
図２は、中央バス制御部５０の構成例を示す。中央バス制御部５０は、権利付与選択制御部５０１、ＱｏＳ情報レジスタ５０２、及び付与可能最大数設定レジスタ５０３を有する。なお、図２では、図１に示されるトランザクションモニタ信号は、図示を省略している。

ＱｏＳ情報レジスタ５０２は、各マスタのＱｏＳ情報を記憶する。ＱｏＳ情報レジスタ５０２には、例えば一定時間（スロット）を複数の期間で分割した時間をサブスロットとして、各マスタの１サブスロットあたりの予約転送量、及び各マスタの優先レベルが格納される。あるいは、ＱｏＳ情報レジスタ５０２には、各マスタについて１サブスロットあたりの目標転送量が格納されてもよい。

権利付与選択制御部５０１は、リクエスト発行制御部２３、３３、及び４３（図１を参照）に対してアクセス権を付与する。権利付与選択制御部５０１は、アクセス権の付与に際して、どのリクエスト発行制御部にアクセス権を付与するかを決定（選択）する。権利付与選択制御部５０１は、例えばＱｏＳ情報レジスタ５０２から読み出した予約バンド幅及び優先レベルと、各マスタのサブスロットにおける転送量とを用いて、アクセス権を付与するリクエスト発行制御部を決定する。あるいは、権利付与選択制御部５０１は、ＱｏＳ情報レジスタ５０２から読み出した目標転送量を用いて、アクセス権を付与するリクエスト発行制御部を決定してもよい。

権利付与選択制御部５０１は、アクセス権の付与先のリクエスト発行制御部に、アクセス権を獲得した旨を示すアクセス権付与信号を出力する。権利付与選択制御部５０１は、例えばアクセス権の付与先のリクエスト発行制御部に出力するアクセス権付与信号をアサートし、アクセス権を付与しないリクエスト発行制御部に出力するアクセス権付与信号はネゲートしたままとする。権利付与選択制御部５０１は、例えばサブスロットごとに、アクセス権を付与するマスタを決定する。

付与可能最大数設定レジスタ５０３は、権利付与選択制御部５０１が同時期にアクセス権を付与することが可能なアクセス権の付与可能数の最大数（最大権利付与可能数）を格納する。最大権利付与可能数は、例えば権利付与選択制御部５０１が、最大権利付数と同数のアクセス要求がリクエスト発行制御部からインターコネクト６０側に出力される場合に、バス内にアクセス要求が滞留しない数に設定される。権利付与選択制御部５０１は、付与可能最大数設定レジスタ５０３に格納される最大権利付与可能数を上限として、アクセス権の権利付与可能数を計算し、計算した権利付与可能数の範囲で、アクセス権の付与を行う。

本実施形態において、権利付与選択制御部５０１は、各マスタにおいてアクセス権が使用される確率（アクセス権使用率）に応じた重みと最大権利付与可能数とに基づいて権利付与可能数を管理する。権利付与選択制御部５０１は、例えば、アクセス権使用確率に応じた重みに基づいてアクセス権を付与している権利数（付与中権利数）を管理する。権利付与選択制御部５０１は、付与可能最大数設定レジスタ５０３に設定された最大権利付与可能数と付与中権利数との差を、残りの権利付与可能数として管理する。権利付与選択制御部５０１は、権利付与可能数の範囲内でアクセス権の付与を実施する。

［権利付与先選択制御部］
図３は、権利付与選択制御部５０１の構成例を示す。権利付与選択制御部５０１は、アクセス権付与先決定部５５１、付与可能判定部５５２、アクセス権付与部５５３、補正量／返却量計算部５５４、及び権利使用率情報レジスタ５８１を有する。なお、図３では、図２のＱｏＳ情報レジスタ５０２が出力する信号については図示を省略している。

権利使用率情報レジスタ５８１は、マスタと、そのマスタのアクセス権使用率に応じた重みとを対応付けて記憶する。権利使用率情報レジスタ５８１は、例えばマスタＡ２０がアクセス権を５０％の確率で使用すると想定される場合は、マスタＡ２０と重み「０．５」とを対応付けて記憶する。権利使用率情報レジスタ５８１は、例えばマスタＢ３０がアクセス権を８０％の確率で使用すると想定される場合は、マスタＣ３０と重み「０．８」とを対応付けて記憶する。権利使用率情報レジスタ５８１は、例えばマスタＸ４０がアクセス権を１００％の確率で使用する、つまりアクセス権を返却しないと想定される場合は、マスタＸ４０と重み「１」とを対応付けて記憶する。権利使用率情報レジスタ５８１には、図示しないＣＰＵなどを用いて、それぞれマスタごとの重みが設定される。

上記では、権利使用率と重みとを同じ値としたが、これには限定されない。例えば、権利使用率が低いマスタに対して、０に近い値を重みとして設定すると、そのマスタに対して過剰にアクセス権が付与され、レイテンシが悪化する可能性がある。そのような場合には、実際の権利使用率よりも大きな値、例えば０．４などを重みとして設定してもよい。

アクセス権付与先決定部５５１は、アクセス権を付与するマスタを決定する。アクセス権付与先決定部５５１は、権利使用率情報レジスタ５８１から決定したマスタに対応する重みを取得し、付与可能判定部５５２に送信する。付与中権利数レジスタ５８３は、付与されているアクセス権の数（付与中権利数）を記憶する。付与可能判定部５５２は、付与可能最大数設定レジスタ５０３と付与中権利数レジスタ５８３とを参照し、アクセス権付与先決定部５５１がアクセス権の付与先として決定したマスタにアクセス権の付与が可能であるか否かを判定する。

より詳細には、付与可能判定部５５２は、付与可能最大数設定レジスタ５０３に記憶される最大権利付与可能数と、付与中権利数レジスタ５８３に記憶される付与中権利数との差（権利付与可能数）を計算する。付与可能判定部５５２は、計算した権利付与可能数と、アクセス権付与先決定部５５１から受け取った、アクセス権の付与先として決定されたマスタのアクセス権使用率に応じた重みとを比較する。付与可能判定部５５２は、権利付与可能数がアクセス権付与先決定部５５１から受け取った重み以上であれば、アクセス権の付与が可能と判定する。付与可能判定部５５２は、権利付与可能数がアクセス権付与先決定部５５１から受け取った重みよりも小さい場合は、アクセス権が付与できないと判定する。

付与可能判定部５５２は、アクセス権の付与が可能と判定すると、アクセス権付与部５５３に、アクセス権付与先決定部５５１が決定したマスタへのアクセス権の付与を指示する。また、付与可能判定部５５２は、付与中権利数レジスタ５８３に記憶される付与中権利数に、アクセス権付与先決定部５５１から受け取った重みを加算することで、付与中権利数を重みの分だけ消費させる。付与可能判定部５５２は、マスタに対してアクセス権が付与されるたびに、アクセス権が付与されるマスタのアクセス権使用率に応じた重みを、付与中権利数に加算する。

本実施形態において、付与中権利数は、アクセス権使用率に応じた重みで重み付けされている。例えば、付与されているアクセス権の数が「１０」である場合、アクセス権の付与先のマスタのアクセス権の使用率に応じた重みが全て「０．５」であれば、付与中権利数は１０×０．５＝５となる。付与されているアクセス権の数が「１０」で、アクセス権の付与先のマスタのアクセス権の使用率に応じた重みが全て「１」であれば、付与中権利数は１０×１＝１０となる。

本実施形態において、最大権利付与可能数と付与中権利数との差で表される権利付与可能数はアクセス権使用率に応じて変化し、アクセス権使用率が低いマスタに対してアクセス権が付与されている場合、アクセス権使用率が高いマスタに対してアクセス権が付与されている場合に比べて権利付与可能数が増加する。別の言い方をすると、アクセス権の返却率が高いマスタにアクセス権が付与されている場合、アクセス権の返却率が低いマスタに対してアクセス権が付与されている場合に比べて、より多くアクセス権が消費される。

リクエスト発行制御部２３、３３、及び４３（図１を参照）は、アクセス権付与部５５３からアクセス権が付与されている場合で、かつ対応するマスタからアクセス要求を受け取っている場合は、付与されたアクセス権を使用し、インターコネクト６０にアクセス要求を出力する。このときリクエスト発行制御部は、権利使用通知を中央バス制御部５０に出力する。中央バス制御部５０において、権利付与選択制御部５０１の補正量／返却量計算部５５４は、権利使用通知を受け取った場合、アクセス権の付与時に権利使用率情報レジスタ５８１に記憶される重みを用いて計算された付与中権利数を補正する。補正量／返却量計算部５５４は、例えば、権利使用率情報レジスタ５８１に記憶される、マスタのアクセス権使用率に応じた重みと「１」との差に基づいて、付与中権利数を補正する。

より詳細には、例えばマスタＡ２０がアクセス権の付与先である場合、付与可能判定部５５２は、アクセス権の付与時に、権利使用率情報レジスタ５８１に記憶される重み「０．５」を付与中権利数に加算する。補正量／返却量計算部５５４は、権利使用通知が受信された場合は、権利使用率情報レジスタ５８１に記憶される重み「０．５」と「１」の差の分だけ付与中権利数を補正する。この場合は、付与中権利数は重みの差「０．５」だけ増加され、アクセス権が１つ消費された状態となる。

一方、リクエスト発行制御部２３、３３、及び４３は、アクセス権付与部５５３からアクセス権が付与されている場合で、かつ対応するマスタからアクセス要求を受け取っていない場合は、付与されたアクセス権を使用せずに中央バス制御部５０に返却する。中央バス制御部５０において、権利付与選択制御部５０１の補正量／返却量計算部５５４は、アクセス権が返却された場合に、アクセス権の付与時に権利使用率情報レジスタ５８１に記憶される重みが加算された付与中権利数から、権利使用率情報レジスタ５８１に記憶される重みを減算する。このようにすることで、アクセス権が返却された場合に、付与中権利数をアクセス権の付与前の状態に戻し、その分だけ権利付与可能数を増やすことができる。返却されたアクセス権は、他のマスタに対するアクセス権に使用できる。

メモリコントローラ７０（図１を参照）は、バッファ７１に記憶されたアクセス要求に基づくメモリアクセスが処理されてバッファ７１のエントリが開放されると、開放通知信号を中央バス制御部５０に出力する。中央バス制御部５０において、補正量／返却量計算部５５４は、開放通知信号を受信すると、付与中権利数レジスタ５８３に記憶される付与中権利数を１つ減らす。このようにすることで、処理が完了したアクセス要求で使用されたアクセス権を、別のアクセス要求に付与することが可能となる。

［動作手順］
次いで、動作手順を説明する。図４は、権利付与可能数の管理に関わる部分の動作手順を示す。電子装置１０の運用前に、権利使用率情報レジスタ５８１（図３を参照）に必要な情報が設定される。権利使用率情報レジスタ５８１には、マスタごとに、各マスタに予想（推定）されるアクセス権使用率に応じた重みが設定される。権利使用率情報レジスタ５８１に設定される重みは、各マスタのアクセス要求が消費するアクセス権の権利数を示す。

アクセス権付与先決定部５５１は、アクセス権の付与先のマスタ（リクエスト発行制御部）を決定する（ステップＡ１）。アクセス権付与先決定部５５１は、権利使用率情報レジスタ５８１から、ステップＡ１で決定したアクセス権の付与先のマスタに対応する重みを取得する（ステップＡ２）。アクセス権付与先決定部５５１は、取得した重みを付与可能判定部５５２に送信する。

付与可能判定部５５２は、アクセス権付与先決定部５５１から受け取った重みと、付与可能最大数設定レジスタ５０３に記憶された最大権利付与可能数と、付与中権利数レジスタ５８３に記憶された付与中権利数とに基づいて、ステップＡ１で決定されたマスタにアクセス権を付与することが可能であるか否かを判断する（ステップＡ３）。付与可能判定部５５２は、ステップＡ３では、例えば最大権利付与可能数から付与中権利数を減算した権利付与可能数が、アクセス権付与先決定部５５１から受け取った重み以上であるか否かを判断する。付与可能判定部５５２は、権利付与可能数がアクセス権付与先決定部５５１から受け取った重み以上である場合は、アクセス権の付与が可能であると判定する。付与可能判定部５５２は、権利付与可能数がアクセス権付与先決定部５５１から受け取った重みよりも少ない場合は、アクセス権を付与できないと判定する。

付与可能判定部５５２は、ステップＡ３でアクセス権の付与が可能であると判定すると、アクセス権付与部５５３にアクセス権の付与を指示する。アクセス権付与部５５３は、付与可能判定部５５２からアクセス権の付与を指示されると、ステップＡ１で決定されたマスタにアクセス権を付与する（ステップＡ４）。付与可能判定部５５２は、ステップＡ１で決定されたマスタにアクセス権が付与されると、アクセス権付与先決定部５５１から受け取った重みの分だけアクセス権の権利付与可能数を減らす（ステップＡ５）。別の言い方をすると、付与可能判定部５５２は、アクセス権付与先決定部５５１から受け取った重みの分だけ権利付与可能数を消費させる。付与可能判定部５５２は、ステップＡ５では、例えば、付与中権利数レジスタ５８３に記憶される付与中権利数に、アクセス権付与先決定部５５１から受け取った重みを加算することで、権利付与可能数を減少させる。ステップＡ３において、権利付与可能数がアクセス権付与先決定部５５１から受け取った重みよりも少ないと判断された場合は、アクセス権の付与は保留される。権利付与可能数が変化し、権利付与可能数がアクセス権付与先決定部５５１から受け取った重み以上になると、アクセス権の付与が行われる。

マスタは、アクセス要求を対応するサブバスコントローラのリクエスト発行制御部に出力する。リクエスト発行制御部は、アクセス権が付与された場合で、かつマスタからアクセス要求を受け取っている場合は、アクセス要求をインターコネクト６０側に出力する。このとき、リクエスト発行制御部は、権利使用通知を中央バス制御部５０に送信する。リクエスト発行制御部は、アクセス権が付与された場合で、かつマスタからアクセス要求を受け取っていない場合は、中央バス制御部５０に返却通知を送信し、付与されたアクセス権を中央バス制御部５０に返却する。

補正量／返却量計算部５５４は、アクセス権が付与されたマスタに対応するリクエスト発行制御部においてアクセス権が使用されたか否かを判断する（ステップＡ６）。つまり、補正量／返却量計算部５５４は、リクエスト発行制御部から権利使用通知を受信したか、又は返却通知を受信したかを判断する。補正量／返却量計算部５５４は、権利使用通知を受信した場合は、ステップＡ５で減少された権利付与可能数を補正する（ステップＡ７）。補正量／返却量計算部５５４は、ステップＡ７では、ステップＡ２で取得された重みと「１」との差を計算する。補正量／返却量計算部５５４は、付与中権利数レジスタ５８３が記憶する付与中権利数を計算した差の分だけ増加させることで、権利付与時に権利使用率に応じた重みの分だけ消費された権利数を、「１」に補正する。計算した重みの差が０の場合、権利付与可能数の補正は行われない。

補正量／返却量計算部５５４は、返却通知を受信した場合は、ステップＡ５で減少された権利付与可能数を元に戻す（ステップＡ８）。補正量／返却量計算部５５４は、ステップＡ８では、付与中権利数レジスタ５８３に記憶される付与中権利数をステップＡ２で取得された重みの分だけ減少させることで、権利付与可能数をステップＡ２で取得された重みの分だけ増加させる。

リクエスト発行制御部から出力されたアクセス要求は、インターコネクト６０で調停され、メモリコントローラ７０のバッファ７１に格納される。メモリコントローラ７０は、バッファ７１に格納されるアクセス要求に従ってメモリ８０へのメモリアクセスを行う。メモリコントローラ７０は、アクセス要求に基づくメモリアクセスが終了すると、バッファ７１のエントリを開放する。その際、メモリコントローラ７０は、開放通知信号を中央バス制御部５０に送信する。

補正量／返却量計算部５５４は、メモリコントローラ７０から開放通知信号を受信したか否かを判断する（ステップＡ９）。補正量／返却量計算部５５４は、開放通知信号を受信したと判断すると、権利付与可能数を１つ増加させる（ステップＡ１０）。補正量／返却量計算部５５４は、ステップＡ１０では、付与中権利数レジスタ５８３に記憶される付与中権利数を１つ減少させることで、権利付与可能数を１つ増加させる。

［動作例］
図５は、ある局面における電子装置１０を示す。図５では、説明簡略化のために、マスタＡ２０及びマスタＢ３０、並びにそれらに関連するサブバスコントローラ２２及び３２などは図示を省略している。図５において、中央バス制御部５０が付与したアクセス権は、その出力から１０サイクル後にサブバスコントローラ４２のリクエスト発行制御部４３に到達するものとする。また、リクエスト発行制御部４３が出力する権利使用通知及び返却通知は、それらの出力から１０サイクル後に中央バス制御部５０に到達するものとする。

図５において、中央バス制御部５０は、２サイクルにつきアクセス権を１つ付与するものとする。また、マスタＸ４０（リクエスト発行制御部４３）におけるアクセス権の使用率は５０％であるとし、権利使用率情報レジスタ５８１（図３を参照）にはマスタＸ４０と重み「０．５」とが対応付けて記憶されているとする。図５において、中央バス制御部５０は、２サイクルごとに順次に出力されるアクセス権８１は、それぞれ１０サイクル後にリクエスト発行制御部４３に到達する。本実施形態では、付与したアクセス権のうち、どの程度のアクセス権が使用され、どの程度のアクセス要求がリクエスト発行制御部４３からインターコネクト６０への経路に入るかを考慮して、権利付与可能数を管理する。

リクエスト発行制御部４３は、１つ目のアクセス権が付与されたときにマスタＸ４０からアクセス権を受け取っていなかった場合、返却通知８３を中央バス制御部５０に出力する。この返却通知８３は、１０サイクル後に中央バス制御部５０に到達する。リクエスト発行制御部４３は、２つ目のアクセス権が付与されたときにマスタＸ４０からアクセス権を受け取っていた場合、アクセス権を使用し、アクセス要求８４をインターコネクト６０に出力する。また、リクエスト発行制御部４３は、出力したアクセス要求８４に対応する権利使用通知８２を中央バス制御部５０に出力する。この権利使用通知８２は、１０サイクル後に中央バス制御部５０に到達する。

例えば、最大権利付与可能数がバッファ７１のエントリ数と等しい場合で、バッファ７１の空きエントリ数及び権利付与可能数が「１」である場合を考える。特許文献１では、アクセス権の付与ごとに権利付与可能数が１つ消費されるため、マスタＸ４０にアクセス権８１を付与した段階で権利付与可能数が「０」となり、アクセス権の付与が停止される。マスタＸ４０がアクセス権を発行していなかった場合、リクエスト発行制御部４３は返却通知８３を中央バス制御部５０出力する。この返却通知８３は、アクセス権８１の付与から２０サイクル後に中央バス制御部５０に到達する。この場合、中央バス制御部５０は、２０サイクルの間、新たなアクセス権を付与することができない。

上記に対し、本実施形態では、マスタＸ４０にアクセス権を付与した段階で、権利付与可能数が「０．５」だけ消費される。この場合、権利付与可能数が「０．５」残るため、中央バス制御部５０は、マスタＸ４０に対してアクセス権を連続してもう１つ付与できる。マスタＸ４０の権利使用率は５０％であるため、付与された２つのアクセス権の一方が使用され、他方が返却される可能性が高い。中央バス制御部５０は、返却通知８３が受信された場合は消費する権利の数を「０．５」から「０」に回復させ、権利使用通知８２が受信された場合は消費する権利の数を「０．５」から「１」に変更する。この場合、消費される権利の数は差し引き「１」となり、バッファ７１が開放されるまで、アクセス権の付与が停止される。

［まとめ］
本実施形態では、権利付与可能数を、マスタがアクセス権を使用する割合に応じて管理する。例えば、権利使用率が高いマスタは、権利使用率が低いマスタよりも、アクセス権１つあたりの権利消費数を多く設定する。このようにした場合、権利使用率が低いマスタに対しては、アクセス権が返却されることを見越して投機的にアクセス権を付与することができる。一方、権利使用率が高いマスタに対しては、過剰なアクセス権の付与を抑制することができる。このようにすることで、アクセス権の過剰な付与や付与数の不足が抑制され、レイテンシの悪化、及びメモリ効率の低下を防ぐことができ、様々な条件下において、バス上でのリクエスト滞留をなくし、メモリ効率を上げることができる。

特許文献１との比較では、特許文献１において、アクセス権の付与数の上限（最大権利付与可能数）をメモリコントローラ内のバッファのエントリ数に対して多めに設定した場合、ある程度投機的にアクセス権を付与することができ、返却される可能性があるアクセス権を有効利用することができる。しかしながら、その場合、権利使用率が高いマスタ、つまり連続的にリクエストを出すマスタに合わせて最大権利付与可能数を少なめに設定した場合、権利使用率が低いマスタが多数動作している状態では、メモリコントローラが受け付けるアクセス権の数が少なくなり、メモリ効率が悪化する。逆に、権利使用率が低いマスタ、つまり間欠的にリクエストを出すマスタに合わせて最大権利付与可能数を多めに設定した場合、権利使用率が高いマスタが多数動作している状態では、アクセス要求がバス内で滞留し、レイテンシが悪化する。本実施形態では、アクセス権の付与時に、権利使用率に応じた重みだけ権利数を消費させているため、様々な状況において、メモリ効率と低レイテンシとを両立することができる。

［実施形態２］
次いで、実施形態２を説明する。図６は、実施形態２に係る電子装置において用いられる権利付与選択制御部の構成例を示す。本実施形態において、電子装置の構成は、図１に示される電子装置１０と同様でよい。また、中央バス制御部の構成は、図２に示される中央バス制御部５０と同様でよい。本実施形態において用いられる権利付与選択制御部５０１ａは、図３に示される実施形態１において用いられた権利付与選択制御部５０１の構成に、使用率別重み情報レジスタ５８２及び使用／返却履歴記憶部５８４が追加された構成である。また、権利付与選択制御部５０１における権利使用率情報レジスタ５８１が重み生成部５５７で置き換えられた構成である。他の点は、実施形態１と同様でよい。

使用／返却履歴記憶部５８４は、リクエスト発行制御部から通知される権利使用通知、及び返却通知の履歴を記憶する。重み生成部５５７は、使用／返却履歴記憶部５８４を参照し、付与／返却履歴記憶部５８４に記憶されたアクセス権の使用及び返却の履歴に基づいて、マスタの権利使用率を推定し、推定した権利使用率に応じた重みを生成する。使用率別重み情報レジスタ５８２は、アクセス権の権利使用率と重みとを対応付けて記憶する。重み生成部５５７は、推定した権利使用率に対応する重みを使用率別重み情報レジスタ５８２から取得し、取得した重みをアクセス権付与先決定部５５１及び補正量／返却量計算部５５４などに出力する。

重み生成部５５７及び付与／返却履歴記憶部５８４は、例えば電子装置１０に含まれる複数のマスタのそれぞれに対応して配置される。各マスタに対応する使用／返却履歴記憶部５８４は、それぞれ、各マスタに対応するリクエスト発行制御部から通知される権利使用通知及び返却通知の履歴を記憶する。各マスタに対応する重み生成部５５７は、それぞれ各マスタに対応する使用／返却履歴記憶部５８４を参照し、各マスタの権利使用率に応じた重みを生成する。

リクエスト発行制御部２３、３３、及び４３（図１を参照）は、それぞれマスタＡ２０、マスタＢ３０、及びマスタＸ４０が発行したアクセス要求をインターコネクト６０側に出力する際に、権利使用通知を中央バス制御部５０に出力する。また、リクエスト発行制御部２３、３３、及び４３は、アクセス要求を受け取っていなかった場合は、返却通知を中央バス制御部５０に通知する。使用／返却履歴記憶部５８４は、例えばマスタごとに、所定数分の権利使用通知及び返却通知を記憶する。

重み生成部５５７は、例えば、使用／返却履歴記憶部５８４に記憶された権利使用通知の数又は返却通知の数と、アクセス権付与部５５３が付与したアクセス権の数とに基づいて、マスタにおけるアクセス権の平均使用率を計算する。重み生成部５５７において、アクセス権の付与数、及び使用数又は返却数をカウントする時間は、レジスタ設定にて変更可能に構成されていてもよい。重み生成部５５７は、例えば過去のいくつかの権利使用率の平均を平均使用率とする。その際、重み生成部５５７は、直近の権利使用率の重みを大きくし、権利使用率の加重平均を計算してもよい。重み生成部５５７における平均使用率の計算手法は、例えば図示しないレジスタなどを用いて切替え可能に構成されていてもよい。

重み生成部５５７は、計算した平均使用率に対応した重みを使用率別重み情報レジスタ５８２から取得する。重み生成部５５７には、例えば権利使用率情報レジスタ５８１（図３を参照）に設定されるものと同様な重みが、初期値として設定されていてもよい。アクセス権付与先決定部５５１は、アクセス権の付与先のマスタを決定すると、重み生成部５５７から、付与先のマスタの権利使用率に応じた重みを取得する。付与可能判定部５５２は、アクセス権の付与時に、重み生成部５５７から取得された重みを用いて、付与中権利数レジスタ５８３に記憶される付与中権利数を更新する。

補正量／返却量計算部５５４は、アクセス権が付与されたリクエスト発行制御部から権利使用通知が受信された場合、アクセス権の付与時に付与中権利数レジスタ５８３に加算された重みと「１」との差に基づいて、付与中権利数レジスタ５８３に記憶される付与中権利数を補正する。また、補正量／返却量計算部５５４は、アクセス権が付与されたリクエスト発行制御部から返却通知が受信された場合は、付与中権利数レジスタ５８３に記憶される付与中権利数から、アクセス権の付与時に付与中権利数レジスタ５８３に加算された重みを減算する。

ここで、権利付与選択制御部５０１ａがリクエスト発行制御部にアクセス権を付与するタイミングから、リクエスト発行制御部から権利使用通知又は返却通知を受信するタイミングには、所定の時間差がある。この時間差を調整するために、補正量／返却量計算部５５４は、重み生成部５５７が生成した重みを、データを所定時間だけ遅延させるためのＦＩＦＯ（First In, First Out）などを介して受け取ってもよい。その場合、アクセス権の付与から権利使用通知又は返却通知の受信までの間に重み生成部５５７が生成する重みが変化した場合でも、補正量／返却量計算部５５４は、アクセス権の付与時に使用された重みを用いて付与中権利数を補正し、又はアクセス権の付与時に使用された重みだけ付与中権利数を増加させることができる。

［まとめ］
本実施形態では、重み生成部５５７は、実際のアクセス権の使用状況に基づいて、マスタのアクセス権の使用率を推定し、アクセス権の権利付与時の重みを生成する。アクセス権の使用状況の履歴を用いることで、マスタがアクセス権をどれだけ使用し、どれだけ返却するかをより正確に推定することができ、推定した権利使用率に応じた重みを用いることで、レイテンシの悪化やメモリ効率の悪化を防止できる。

［実施形態３］
続いて、実施形態３を説明する。図７は、実施形態３に係る半導体装置を含む電子装置を示す。本実施形態に係る電子装置１０ｂは、インターコネクト６０がバス通過マスタ通知を中央バス制御部５０ｂに出力する点で、図１に示される実施形態１に係る電子装置１０と相違する。本実施形態において、中央バス制御部５０ｂは、バス通過マスタ通知を用いて、バス内にアクセス要求が滞留しているか否かを判断する。他の点は、実施形態１又は実施形態２と同様でよい。

中央バス制御部５０ｂは、付与されたアクセス権がリクエスト発行制御部から返却される場合、返却通知が中央バス制御部５０ｂで受信されるまでの間に数サイクルかかるため、返却通知が受信されるまでの間は、アクセス権が使用され、アクセス要求がリクエスト発行制御部を通過したか否かを知ることができない。本実施形態において、メモリコントローラ７０から見て直前にあるインターコネクト６０は、例えば選択するアクセス要求の発行元のマスタのＩＤを示すＡｘＩＤ信号をバス通過マスタ通知として出力する。中央バス制御部５０ｂは、ＡｘＩＤ信号を参照することで、バッファ７１に格納されているアクセス要求が、どのマスタから来たものであるかを判断できる。本実施形態では、中央バス制御部５０ｂは、メモリコントローラ７０のバッファ７１にどのマスタのアクセス要求が格納されたかを判断し、バス内部に滞留しているリクエストの数を計算し、バスの詰まりを判定する。

図８は、本実施形態において用いられる中央バス制御部５０ｂの構成を示す。中央バス制御部５０ｂは、図２に示される実施形態１で用いられた中央バス制御部５０の構成に加えて、バス滞留リクエスト予測部５０４を有する。バス滞留リクエスト予測部５０４は、インターコネクト６０からバス通過マスタ通知を受信する。バス滞留リクエスト予測部５０４は、権利付与選択制御部５０１から、アクセス権の付与先のマスタ、アクセス権を使用又は返却したマスタ、及びマスタの権利使用率の情報などを取得する。バス滞留リクエスト予測部５０４は、例えば、付与されたアクセス権の数、使用されたアクセス権の数、権利使用率、及びバス通過マスタ通知に基づいて、バス内に滞留しているアクセス要求を予測する。

バス滞留リクエスト予測部５０４は、バス内に滞留しているアクセス要求の数が所定のしきい値以上である場合、そのバスは詰まっていると判断する。その場合、バス滞留リクエスト予測部５０４は、詰まっているバスを識別する情報を権利付与選択制御部５０１に通知する。権利付与選択制御部５０１は、バス滞留リクエスト予測部から詰まっているバスを識別する情報を受け取ると、そのバスに接続されるマスタに対するアクセス権の付与を停止する。権利付与選択制御部５０１はＱｏＳ情報レジスタ５０２を参照し、詰まっているバスに接続されるマスタのうち、ＱｏＳ優先度が低いマスタに対するアクセス権の付与を停止してもよい。詰まっているバスに接続されるマスタに対するアクセス権の付与を停止することで、レイテンシの悪化を抑制することができる。また、詰まっているバスに接続されるマスタに付与しないアクセス権を、詰まっていないバスに接続されるマスタに付与することが可能であり、アクセス権を有効的に利用して、メモリ効率を改善することができる。

［動作例］
図９は、ある局面における電子装置の一部を示す。ここでは、電子装置１０ｂが、４つのマスタ２０１～２０４を有する例を考える。各マスタ２０１～２０４は、それぞれリクエスト発行制御部２０５～２０８に接続される。リクエスト発行制御部２０５及び２０６はアービタ２１０にアクセス要求を出力し、リクエスト発行制御部２０７及び２０８はアービタ２１１にアクセス要求を出力する。

アービタ２１０は、マスタ２０１が発行したアクセス要求とマスタ２０２が発行したアクセス要求とを調停する。アービタ２１１は、マスタ２０３が発行したアクセス要求とマスタ２０４が発行したアクセス要求とを調停する。アービタ２１１は、アービタ２１０を通過したアクセス要求とアービタ２１１を通過したアクセス要求とを調停する。アービタ２１０～２１１は、図１などのインターコネクト６０に対応する。この例では、マスタ側から見てメモリコントローラ７０の直前のアービタ２１１が、ＡｘＩＤ信号（バス通過マスタ通知）を中央バス制御部５０ｂに出力する。

図９において、中央バス制御部５０ｂが出力したアクセス権がマスタ２０１～２０４のそれぞれに対応するリクエスト発行制御部２０５～２０８に到達するまでに要する時間を１０サイクルとする。また、リクエスト発行制御部２０５～２０８が出力した権利使用通知又は返却通知が中央バス制御部５０ｂに到達するまでに要する時間を１０サイクルとする。さらに、リクエスト発行制御部２０５～２０８を通過したアクセス要求（トランザクション）が最終段のアービタ２１２に到達するまでに要する時間を、最短で、つまりバスが詰まっていない状態で１０サイクルとする。

図９において、アクセス権及びアクセス要求は、経路上に示される四角を１つ通過するのに１サイクルかかるとする。図９では、簡略化のために、マスタ２０４に対するアクセス権の付与、及び権利使用通知又は返却通知の経路のみが示されているが、マスタ２０１～２０３に対するアクセス権の付与、及び権利使用通知又は返却通知の経路も同様に存在する。

図９において、マスタ２０１及び２０２の権利使用率が０．５であるとし、中央バス制御部５０ｂが、マスタ２０１及び２０２にそれぞれ毎サイクルに１つ（１サイクルにつき２権利）アクセス権を付与するとする。その場合、マスタ２０１及び２０２からアービタ２１０への経路は使用率半分くらいになり、アービタ２１０からアービタ２１２への経路はちょうど詰まらない計算となる。この場合に、何れかのマスタの権利使用率が０．５を超えると、バスのつまりが発生し、リクエスト発行制御部２０５及び２０６に付与されるアクセス権は、一定の割合で返却されることとなる。

極端なケースとして、双方のマスタの権利使用率が１の場合、４サイクル連続で２つのマスタにアクセス権を付与した時点でアクセス権の返却が発生する。アクセス権を効率的に利用する観点から、無駄なアクセス権の付与は避けるべきである。中央バス制御部５０ｂは、一定期間内のアクセス権の付与数と権利使用率との積の合計が一定値以下になるようにアクセス権の付与に制限をかけてもよい。例えば一定期間内のアクセス権の付与数と権利使用率との積の合計が１．２を超えると、アクセス権の付与を停止することとしてもよい。

上記とは別に、メモリコントローラ７０で実施されるスケジューリングにより、アクセス要求がアービタ２１２で詰まる可能性もある。例えば、マスタ２０１の権利使用率が０．５であり、マスタ２０１のみが動作している場合、上記したアクセス要求の詰まりは発生しない。しかしながら、メモリコントローラ７０が何らかの理由でアクセス要求を受け付けない場合、バスにおいてアクセス要求の詰まりが発生する。アクセス要求がアービタ２１２を通過できなくなってから１０サイクルほど経過すると、アクセス要求の詰まりはマスタ２０１まで伝搬し、リクエスト発行制御部２０５からアクセス権が返却されるようになる。詰まっているかどうかは、アービタ２１２でトランザクションＩＤ（どのマスタのトランザクションか）を観察するなどして計算できる。

上記への対策として、中央バス制御部５０ｂは、マスタごとに、アービタ２１２を通過すべきタイミングで通過していないアクセス要求の総数＋付与しているアクセス権の数×権利使用率の値を計算する。中央バス制御部５０ｂは、計算した値が所定の値以上であれば、そのマスタへのアクセス権の付与を停止してもよい。アクセス要求がアービタ２１２を通過すべきタイミングは、付与したアクセス権がリクエスト発行制御部に到達するまでに要する時間、及びリクエスト発行制御部から出力されたアクセス要求がアービタ２１２に到達するまでに要する時間に基づいて見積もることができる。例えば、アクセス権の付与から２０サイクルでアービタ２１２を通過可能な場合、中央バス制御部５０ｂは、計算した値が１５以上であれば、そのマスタへのアクセス権の付与を停止してもよい。図９の例では、アービタ２１０からアービタ２１２までの間の経路はマスタ２０１とマスタ２０２とで共通であるため、６個（６サイクル）分は、マスタ２０２と合算して計算すればよい。上記の例外として、中央バス制御部５０ｂは、レイテンシの制約が厳しい優先度が高いマスタに対して、上記条件が成立した場合でも、アクセス権の付与を停止しない。

［まとめ］
本実施形態では、中央バス制御部５０ｂは、インターコネクト６０からバス通過マスタ通知を受信する。中央バス制御部５０ｂは、どのマスタのアクセス要求がメモリコントローラ７０へ出力されたかを知ることで、アクセス権の付与数、返却数、及び権利使用率などから、バスにおけるアクセス要求の滞留を予測できる。中央バス制御部５０ｂは、アクセス要求がバス内に滞留している場合、そのバスに接続されるマスタへのアクセス権の付与を停止する。そのようにした場合、アクセス権の滞留が悪化することを抑制できる。また、アクセス権が滞留していないバスに接続されるマスタにアクセス権を付与することができ、アクセス権の有効利用を図ることができる。

［実施形態４］
続いて、実施形態４を説明する。図１０は、実施形態４に係る電子装置に用いられるメモリコントローラを示す。本実施形態において、電子装置の構成は、図１に示されるものと同様でよい。また、中央バス制御部の構成は、図２に示されるものと同様でよい。本実施形態において、メモリコントローラ７０ｃは、バッファ７１に加えて、キャッシュ７２、プリフェッチ制御部７３、及び制御レジスタ７４を有する。他の点は、実施形態１又は実施形態２と同様でよい。

メモリ８０へのメモリアクセスでは、メモリコントローラ７０ｃからメモリ８０へのリード時に、実際のアクセスサイズよりも少し余分にリード（プリフェッチ）し、キャッシュ７２にためておくことで、余分にリードした部分に対してアクセスがあったとき（リードヒット）、メモリ８０へのリードが発生せず、低レイテンシ化することができる。ただし、プリフェッチされたデータが利用されなかった場合や、利用される前にデータがキャッシュから追い出される場合、プリフェッチされたデータは無駄になり、メモリ８０へのアクセス効率が下がる。本実施形態では、メモリコントローラ７０ｃは、ＱｏＳなどの情報に基づいてプリフェッチを制御する。

メモリコントローラ７０ｃのプリフェッチ制御部７３は、メモリ８０へのリード時に、プリフェッチを行うか否かを決定する。制御レジスタ７４には、プリフェッチの対象となるマスタを識別する情報、及びプリフェッチの際の最大アクセスサイズなどが記憶される。プリフェッチは、連続するアドレスに対するアクセス要求が発生する場合に有効であり、マスタのメモリアクセスの特性に応じて、プリフェッチが有効であるか否かが決まる。制御レジスタ７４には、連続するアドレスに対してアクセス要求を発生するマスタが、プリフェッチの対象マスタとして設定される。プリフェッチ制御部７３は、制御レジスタ７４においてプリフェッチ対象として記憶されているマスタについて、プリフェッチを行うか否かを決定する。プリフェッチ制御部７３は、プリフェッチを実施する場合は、プリフェッチしたデータをキャッシュ７２に一時的に記憶する。プリフェッチ制御部７３は、アクセス要求のアクセス種別がリードの場合、アクセスサイズ情報をキャッシュ７２の先読みに使用することで、メモリアクセスを高効率化する。

より詳細には、プリフェッチ制御部７３は、中央バス制御部５０ｃから権利使用率を取得し、プリフェッチ対象のマスタがこれからたくさんアクセス要求を発行するか否かを予測する。また、プリフェッチ制御部７３は、ＱｏＳ情報レジスタ５０２（図２を参照）に記憶されるＱｏＳの設定情報、及びアクセス権の直近の付与情報などに基づいて、プリフェッチ対象のマスタがこれからたくさんアクセス要求を発行するか否かを判断する。プリフェッチ制御部７３は、バッファ７１に格納されるアクセス要求の発行元のマスタを調べ、プリフェッチ対象のマスタとは異なるマスタが発行したアクセス要求がどれくらいバッファ７１に格納されているかを調べる。プリフェッチ制御部７３は、例えば、各マスタの直近の権利使用率、ＱｏＳ設定から予想される対象マスタのこれからの帯域、ＱｏＳ設定から予想される他マスタの帯域、バッファ７１に格納されている対象マスタが発行したアクセス要求の数、バッファ７１に格納されている他マスタが発行したアクセス要求の数を総合的に判断し、プリフェッチを実施するか否かを決定する。

例えば、バッファ７１に対象マスタが発行したアクセス要求が多数格納されている場合、対象マスタは、それだけ多くのアクセス要求を発行しているため、プリフェッチが有効な可能性が高い。プリフェッチ制御部７３は、対象マスタが多数のアクセス要求を発行している場合に、プリフェッチを実施すると決定してもよい。ＱｏＳ設定については、例えば対象マスタの帯域が大きい場合、プリフェッチしたデータが利用される可能性が高い。また、対象マスタ以外の帯域が低い場合、プリフェッチを行った場合にキャッシュ７２に記憶されるデータが上書きされるまでの猶予時間が長い。プリフェッチ制御部７３は、対象マスタの帯域が大きいか、又は対象マスタ以外のマスタの帯域が低い場合に、プリフェッチを実施すると決定してもよい。プリフェッチ制御部７３は、上記した事項などを総合的に判断し、プリフェッチを実施するか否かを決定すればよい。

［まとめ］
本実施形態では、プリフェッチ制御部７３は、マスタの権利使用率、及びマスタへのアクセス権の付与状況などに基づいて、プリフェッチを実施するか否かを決定する。例えば、マスタが、連続したアドレスに多数のリード要求を出力することが見込まれる場合にプリフェッチを行うことで、メモリアクセスを効率的に実施することができる。特に、ＤＤＲメモリなどはリードサイズが一定以上ないと効率が著しく低下する場合があるため、プリフェッチがより有効である。

［実施形態５］
［バスジェネレータ］
引き続き、実施形態５を説明する。本実施形態では、半導体装置におけるバスの回路情報の生成を、各種設定情報から生成するバスジェネレータを説明する。図１１は、バスジェネレータ８００のハードウェア構成例を示す。バスジェネレータ８００は、例えば、ＣＰＵ８０１、メモリ８０２、キーボード８０４、マウス８０５、モニタ８０６、及びバス８０７を含むコンピュータ装置として構成される。メモリ８０２には、コンピュータ装置をバスジェネレータ８００として動作させるためのバス生成ツール８０３が記憶される。コンピュータ装置において、ＣＰＵ８０１がメモリ８０２から読み出されたバス生成ツール８０３に従って処理を実行することで、コンピュータ装置をバスジェネレータ８００として動作させることができる。

図１２は、バス設計の概略的なフローを示す。まず、市場におけるユースケースなどが想定され（ステップＳ１０１）、バスに求められる性能が検討される（ステップＳ１０２）。次いで、必要性能などに応じてバス構造が検討される（ステップＳ１０３）。バス構造の検討は、例えば中央バス制御部５０（図１を参照）を用いるか否かの検討を含む。

バス構造が決まると、決定したバス構造に対して必要な設定情報がバスジェネレータに入力される（ステップＳ１０４）。バスジェネレータは、バスの回路情報を生成し、出力する（ステップＳ１０５）。回路情報は、例えばＲＴＬ（Register Transfer Level）で記述される。その後、バスの回路情報は論理合成され（ステップＳ１０６）、次いでレイアウト設計が行われる（ステップＳ１０７）。ステップＳ１０４及びＳ１０５は、バスジェネレータを用いて設計が行われるフェーズを示す。

図１３は、設定情報の入力における画面例を示す。例えばモニタ８０６（図７参照）には、設定情報の入力を促す画面が表示され、ユーザは、キーボード８０４やマウス８０５を用いて、各種設定をバスジェネレータ８００に与える。例えば、図１３に示される画面において、ユーザがメニュー９０１から「ＱｏＳ」を選択すると、サブメニュー９０２が表示される。ユーザがサブメニュー９０２において「初期値」を選択すると、マスタごとのアクセスサイズを入力ための入力画面９０３が表示される。ユーザは、入力画面９０３において、例えば権利使用率情報レジスタ５８１（図３を参照）に設定される情報などを入力することができる。

ユーザは、例えばメモリに対するアクセス要求を出力するマスタに関する情報として、マスタのアクセス先の情報、使用するクロックの情報、バス幅に関する情報、及び機能安全に関する情報などをバスジェネレータ８００に入力する。また、マスタからアクセスされるスレーブに関する情報として、アドレス領域の情報、使用するクロックの情報、バス幅に関する情報、及び機能安全に関する情報などを入力する。さらに、アービタに関する情報として、ＱｏＳ方式を指定する情報、及び各方式の詳細設定などを入力する。

図１４は、バスジェネレータへの入出力データを示す。バスジェネレータ８００は、機能ブロックとして、例えば、バス構造情報生成部、バス部品生成部、中央バス制御部生成部、サブバスコントローラ生成部、及びマージ部などを有している。バスジェネレータ８００には、クロック情報１０１、接続情報１０２、スレーブ情報１０３、マスタ情報１０４、ＱｏＳ方式選択情報１０５、及びＱｏＳ方式の詳細設定情報１０６が入力される。これら情報は例えば図９に示される設定情報の入力画面を通じて入力される。

バスジェネレータ８００は、クロック情報１０１、接続情報１０２、スレーブ情報１０３、及びマスタ情報１０４などを用いて、マスタとスレーブとの間を接続するバスの構造情報を生成する。また、バスジェネレータ８００は、生成したバスの構造情報と、例えば各種ＩＰコアを提供するベンダーから提供される各種機能ブロックの回路情報とに基づいて、各種バス部品の回路情報を生成する。

バスジェネレータ８００は、バスの構造情報と、ＱｏＳ方式選択情報１０５、各種機能ブロックの回路情報などを用いて、マスタが出力するアクセス要求に対してアクセス制御を行う中央バス制御部の回路情報を生成する。バスジェネレータ８００が生成する中央バス制御部の回路情報は、例えば図２に示される中央バス制御部５０の回路構成を示す。

バスジェネレータ８００は、中央バス制御部の回路情報用いて、中央バス制御部の制御に基づいて動作するサブバスコントローラの回路情報を生成する。サブバスコントローラの回路情報は、例えば図１に示されるサブバスコントローラ２２、３２、及び４２の回路構成を示す。バスジェネレータ８００は、バス部品の回路情報と、中央バス制御部の回路情報と、サブバスコントローラの回路情報とをマージし、バスの回路情報１１３を出力する。バスの回路情報１１３は、例えば図１に示される電子装置１０における、各マスタからメモリ８０までの間のバスに関する回路部分をＲＴＬで記述したものである。

［まとめ］
本実施形態では、バスシステムの生成にバスジェネレータ８００が用いられる。バスジェネレータ８００に各種設定情報などを入力することで、例えば図１に示される電子装置１０の各マスタからメモリ８０までの間のバスシステムを自動生成することができる。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は既に述べた実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々の変更が可能であることはいうまでもない。

２０、３０、４０：マスタ
２２、３２、４２：サブバスコントローラ
２３、３３、４３：リクエスト発行制御部
５０：中央バス制御部
６０：インターコネクト
７０：メモリコントローラ
７１：バッファ
７２：キャッシュ
７３：プリフェッチ制御部
７４：制御レジスタ
８０：メモリ
８１：アクセス権
８２：権利使用通知
８３：返却通知
８４：アクセス要求
１０１：クロック情報
１０２：接続情報
１０３：スレーブ情報
１０４：マスタ情報
１０５：ＱｏＳ方式選択情報
１０６：詳細設定情報
１１３：回路情報
２０１～２０４：マスタ
２０５～２０８：リクエスト発行制御部
２１０～２１２：アービタ
５０１：権利付与選択制御部
５０２：ＱｏＳ情報レジスタ
５０３：付与可能最大数設定レジスタ
５０４：バス滞留リクエスト予測部
５５１：アクセス権付与先決定部
５５２：付与可能判定部
５５３：アクセス権付与部
５５４：補正量／返却量計算部
５５７：重み生成部
５８１：権利使用率情報レジスタ
５８２：使用率別重み情報レジスタ
５８３：付与中権利数レジスタ
５８４：使用／返却履歴記憶部
８００：バスジェネレータ
８０２：メモリ
８０３：バス生成ツール
８０４：キーボード
８０５：マウス
８０６：モニタ
８０７：バス
９０１：メニュー
９０２：サブメニュー
９０３：入力画面

Claims

メモリに対してアクセス要求を発行するマスタと、
バスを介して前記マスタに接続され、前記アクセス要求に従って前記メモリにアクセスするメモリコントローラと、
前記マスタの前記メモリに対するアクセス権の付与を通じて、前記マスタが発行した前記アクセス要求の前記メモリコントローラへの出力を制御するアクセス制御を行うアクセス制御部と、を備え、
前記アクセス制御部は、前記アクセス権の権利付与数を、前記付与されたアクセス権が使用される確率に応じた０以上で１より小さい重みに基づいて管理し、重み付けされたアクセス権の権利付与数が、前記アクセス権の最大権利付与数を超えない範囲で前記アクセス権の付与を実施する半導体装置。
前記アクセス制御部は、前記マスタが発行した前記アクセス要求を受け付けるリクエスト発行制御部を有するサブバスコントローラと、前記リクエスト発行制御部に前記アクセス権を付与することで、前記リクエスト発行制御部が受け付けるアクセス要求の発行元のマスタに対してアクセス権を付与する中央バス制御部とを含み、
前記リクエスト発行制御部は、前記中央バス制御部から前記アクセス権が付与されている場合は該アクセス権を使用して前記アクセス要求を前記メモリコントローラへ出力し、前記アクセス権が付与されていない場合は前記アクセス要求の前記メモリコントローラへの出力を抑止する請求項１に記載の半導体装置。
前記リクエスト発行制御部は、前記中央バス制御部から前記アクセス権が付与されている場合で、かつ前記マスタから前記アクセス要求を受け付けていない場合は、前記アクセス権を使用せずに前記中央バス制御部に返却する請求項２に記載の半導体装置。
前記中央バス制御部は、前記最大権利付与数と前記重み付けされたアクセス権の権利付与数との差を権利付与可能数として、前記マスタに前記アクセス権を付与するたびに、前記重みを前記権利付与可能数から減算する請求項２に記載の半導体装置。
前記中央バス制御部は、前記マスタに前記アクセス権を付与するたびに、前記重みを前記重み付けされたアクセス権の権利付与数に加算する請求項２に記載の半導体装置。
前記リクエスト発行制御部は、前記アクセス権を使用して前記アクセス要求を前記メモリコントローラへ出力したか否か示す通知信号を前記中央バス制御部に出力し、
前記中央バス制御部は、前記リクエスト発行制御部から出力された通知信号に基づいて前記重み付けされたアクセス権の権利付与数を補正する請求項５に記載の半導体装置。
前記中央バス制御部は、前記リクエスト発行制御部から出力される通知信号が前記アクセス権を使用した旨を示す場合は、前記重みと１との差だけ前記重み付けされたアクセス権の権利付与数を補正し、前記リクエスト発行制御部から出力された通知信号が前記アクセス権を使用しなかった旨を示す場合は、前記重み付けされたアクセス権の権利付与数から前記重みを減算する請求項６に記載の半導体装置。
前記中央バス制御部は、前記通知信号の履歴を取得し、該通知信号の履歴に基づいて、前記アクセス権が使用される割合を計算し、該計算した前記アクセス権が使用される割合に基づいて前記重みを生成する請求項６に記載の半導体装置。
前記メモリコントローラは、前記アクセス要求を受け付けて記憶するリクエストバッファを有しており、該リクエストバッファに記憶されたアクセス要求に基づくメモリアクセスが処理されて前記リクエストバッファのエントリが開放されると、前記リクエストバッファが開放された旨を示す開放通知信号を前記中央バス制御部に出力し、
前記中央バス制御部は、前記メモリコントローラから前記開放通知信号を受け取ると、前記重み付けされたアクセス権の権利付与数を１つ減少させる請求項４に記載の半導体装置。
前記マスタ及び前記サブバスコントローラを複数有し、
前記複数のマスタから出力されるアクセス要求を調停して前記メモリコントローラに出力するインターコネクトを更に備え、
前記複数のサブバスコントローラは、前記複数のマスタのそれぞれに対応して、前記マスタと前記インターコネクトとの間に配置される請求項２に記載の半導体装置。
前記重みは複数のマスタのそれぞれに対して設定される請求項１０に記載の半導体装置。
前記インターコネクトは、前記メモリコントローラに出力するアクセス要求の発行元のマスタを識別する情報を前記中央バス制御部に出力し、
前記中央バス制御部は、前記リクエスト発行制御部に付与したアクセス権の数、前記リクエスト発行制御部で使用されたアクセス権の数、前記付与されたアクセス権が使用される確率、及び前記メモリコントローラに出力されたアクセス要求の発行元のマスタを識別する情報に基づいて、前記アクセス要求が前記バスに滞留しているか否かを判定する請求項１０に記載の半導体装置。
前期中央バス制御部は、前記アクセス要求が滞留していると判定されたバスに接続されるマスタに対するアクセス権の付与を停止する請求項１２に記載の半導体装置。
前記中央バス制御部は、前記リクエスト発行制御部に前記アクセス権を付与したタイミングを基準に定まる所定のタイミングで前記インターコネクトを通過していないアクセス要求の総数に、前記リクエスト発行制御部に付与したアクセス権の数と前記付与されたアクセス権が使用される確率の積を加算した値を計算し、該計算した値が所定値よりも大きい場合、前記アクセス権の付与を停止する請求項１２に記載の半導体装置。
前記メモリコントローラは、キャッシュと、前記アクセス要求がリードの場合に該アクセス要求のアクセスサイズのデータよりもサイズが大きいデータを前記メモリから取得して前記キャッシュに記憶するプリフェッチを制御するプリフェッチ制御部とを更に有し、
前記プリフェッチ制御部は、前記アクセス権が使用される確率、及び前記マスタへの前記アクセス権の付与状況に基づいてプリフェッチを実施するか否かを決定する請求項１に記載の半導体装置。
メモリに対してアクセス要求を発行する第１及び第２のマスタと、
バスを介して前記第１のマスタ及び前記第２のマスタに接続され、前記アクセス要求に従って前記メモリにアクセスするメモリコントローラと、
前記第１のマスタ及び前記第２のマスタから出力される前記アクセス要求を調停して、前記メモリコントローラへ出力するインターコネクトと、
前記第１のマスタと前記インターコネクトとの間に接続され、前記第１のマスタが発行した前記アクセス要求を受け付ける第１のリクエスト発行制御部を有する第１のサブバスコントローラと、
前記第２のマスタと前記インターコネクトとの間に接続され、前記第２のマスタが発行した前記アクセス要求を受け付ける第２のリクエスト発行制御部を有する第２のサブバスコントローラと、
前記第１のリクエスト発行制御部及び前記第２のリクエスト発行制御部にアクセス権を付与する中央バス制御部と、を備え、
前記第１のリクエスト発行制御部及び前記第２のリクエスト発行制御部は、前記中央バス制御部から前記アクセス権が付与されている場合は前記アクセス要求を前記メモリコントローラへ出力し、前記アクセス権が付与されていない場合は前記アクセス要求の前記メモリコントローラへの出力を抑止し、
前記中央バス制御部は、前記第１のリクエスト発行制御部及び前記第２のリクエスト発行制御部に対する前記アクセス権の権利付与数を、前記付与されたアクセス権が使用される確率に応じた０以上で１より小さい重みに基づいて管理し、重み付けされたアクセス権の権利付与数が、前記アクセス権の最大権利付与数を超えない範囲で前記アクセス権の付与を実施する半導体装置。
前記重みは前記第１のマスタ及び前記第２のマスタのそれぞれに対して設定される請求項１６に記載の半導体装置。
前記インターコネクトは、前記メモリコントローラに出力するアクセス要求の発行元のマスタが前記第１のマスタであるか前記第２のマスタであるかを識別する情報を前記中央バス制御部に出力し、
前記中央バス制御部は、前記第１のリクエスト発行制御部及び前記第２のリクエスト発行制御部に付与したアクセス権の数、前記第１のリクエスト発行制御部及び前記第２のリクエスト発行制御部で使用されたアクセス権の数、前記付与されたアクセス権が使用される確率、及び前記メモリコントローラに出力されたアクセス要求の発行元のマスタが前記第１のマスタであるか前記第２のマスタであるかを識別する情報に基づいて、前記アクセス要求が前記バスに滞留しているか否かを判定する請求項１６に記載の半導体装置。