JP7007672B2 - Current detector - Google Patents

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    • Y02P70/50—Manufacturing or production processes characterised by the final manufactured product

Description

本発明は、電流検出装置に関する。 The present invention relates to a current detector.

本技術分野の背景技術として、特許文献１がある。
特許文献１の［要約］には、「［課題］配線に寄生する抵抗成分による誤差を排除できて、精度よく、スイッチング素子に流れる電流を検出できる電流検出装置、およびそれを用いた半導体装置を提供する。［解決手段］電圧を積分する積分器１２と、電圧が所定の電圧より高いか否かを判定する電圧判定器１１と、を備え、前記電圧判定器１１が、スイッチング素子の配線に発生する電圧を前記所定の電圧より高いと判定した際に、前記積分器１２が前記電圧を積分して、スイッチング素子の配線に流れる電流を検出する。」として、電流検出装置の技術が開示されている。
また、並列接続したモジュールごとに電流検出装置で電流を検出し、積分器で積分した後で加算する方法もある。 Patent Document 1 is a background technique in this technical field.
In the [Summary] of Patent Document 1, "[Problem] a current detection device capable of eliminating an error due to a resistance component parasitic on wiring and accurately detecting a current flowing through a switching element, and a semiconductor device using the current detection device are described. The present invention includes an integrator 12 for integrating a voltage and a voltage determination device 11 for determining whether or not the voltage is higher than a predetermined voltage, and the voltage determination device 11 is used for wiring of a switching element. When it is determined that the generated voltage is higher than the predetermined voltage, the integrator 12 integrates the voltage and detects the current flowing through the wiring of the switching element. " ing.
There is also a method in which a current is detected by a current detection device for each module connected in parallel, integrated by an integrator, and then added.

特開２０１７－１２２６３１号公報Japanese Unexamined Patent Publication No. 2017-122631

しかしながら、前記の特許文献１に開示された技術には、次のような課題がある。
特許文献１に開示された技術の電流検出装置は、単一の半導体デバイスの電流を検出する技術であって、複数の半導体デバイスの電流を検出するには適していないという課題（問題）がある。
また、単一の半導体デバイスの電流を検出するこの技術を適用し、複数の半導体デバイスの電流を検出して積分し、その後で加算する方法が考えられる。しかしこの方法は、複数の積分器が必要となって回路が複雑になり、またコストアップの要因になるという課題（問題）がある。 However, the technique disclosed in Patent Document 1 has the following problems.
The current detection device of the technique disclosed in Patent Document 1 is a technique for detecting the current of a single semiconductor device, and has a problem (problem) that it is not suitable for detecting the current of a plurality of semiconductor devices. ..
Further, it is conceivable to apply this technique of detecting the current of a single semiconductor device, detect the currents of a plurality of semiconductor devices, integrate them, and then add them. However, this method has a problem (problem) that a plurality of integrators are required, the circuit becomes complicated, and it becomes a factor of cost increase.

本発明は、前記した課題に鑑みて創案されたものであり、複数の半導体デバイスを並列接続したときに、配線のインダクタンスを活用して、複数の半導体装置（パワー半導体装置）の電流検出を一括して行う電流検出装置を提供することを課題（目的）とする。 The present invention was devised in view of the above-mentioned problems, and when a plurality of semiconductor devices are connected in parallel, the current detection of a plurality of semiconductor devices (power semiconductor devices) is collectively performed by utilizing the inductance of the wiring. It is an object (purpose) to provide a current detection device for this purpose.

前記の課題を解決して、本発明の目的を達成するために、以下のように構成した。
すなわち、本発明の電流検出装置は、一端を複数のパワー半導体モジュールの配線にそれぞれ接続し、他端を入力接続点において互いに一点に接続した複数の入力抵抗と、前記入力接続点とグラウンドとの間に接続された加算抵抗と、前記加算抵抗の両端の電圧を積分する積分器と、を備え、複数のパワー半導体モジュールとグランドとの間に接続された複数の前記配線に寄生するインダクタンスから発生する電圧を演算することによって、複数のパワー半導体モジュールを備えて構成されるパワー半導体装置に流れる電流を検出する、ことを特徴とする。
また、その他の手段は、発明を実施するための形態のなかで説明する。
In order to solve the above-mentioned problems and achieve the object of the present invention, it is configured as follows.
That is, the current detection device of the present invention has a plurality of input resistors having one end connected to the wiring of a plurality of power semiconductor modules and the other end connected to each other at an input connection point, and the input connection point and ground. It is equipped with an adder connected between them and an integrator that integrates the voltage across the adder, and is generated from the inductance that parasitizes the wires connected between the power semiconductor module and ground. It is characterized in that the current flowing through a power semiconductor device including a plurality of power semiconductor modules is detected by calculating the voltage to be generated .
Further, other means will be described in the form for carrying out the invention.

本発明によれば、複数の半導体デバイスを並列接続したときに、配線のインダクタンスを活用して、複数の半導体装置（パワー半導体装置）の電流検出を一括して行う電流検出装置を提供することができる。 According to the present invention, it is possible to provide a current detection device that collectively detects currents of a plurality of semiconductor devices (power semiconductor devices) by utilizing the inductance of wiring when a plurality of semiconductor devices are connected in parallel. can.

本発明の第１実施形態に係る電流検出装置の構成例を示す図であり、またパワー半導体装置（パワー半導体モジュール）との接続関係を示す図である。It is a figure which shows the structural example of the current detection device which concerns on 1st Embodiment of this invention, and is also the figure which shows the connection relationship with a power semiconductor device (power semiconductor module). 本発明の第２実施形態に係る電流検出装置の構成例を示す図であり、またパワー半導体装置（パワー半導体モジュール）との接続関係を示す図である。It is a figure which shows the structural example of the current detection device which concerns on 2nd Embodiment of this invention, and is also the figure which shows the connection relationship with the power semiconductor device (power semiconductor module). 本発明の第１実施形態に係る電流検出装置における積分器の構成例を示す図である。It is a figure which shows the structural example of the integrator in the current detection apparatus which concerns on 1st Embodiment of this invention.

以下、本発明を実施するための形態（以下においては「実施形態」と表記する）を、適宜、図面を参照して説明する。 Hereinafter, embodiments for carrying out the present invention (hereinafter referred to as “embodiments”) will be described with reference to the drawings as appropriate.

≪第１実施形態≫
本発明の第１実施形態の電流検出装置１０を、図１を参照して説明する。
図１は、本発明の第１実施形態に係る電流検出装置１０の構成例を示す図であり、またパワー半導体装置３００（パワー半導体モジュール３０１～３０ｎ）との接続関係を示す図である。
パワー半導体装置３００（パワー半導体モジュール３０１～３０ｎ）のｎ本の配線に流れる電流を、電流検出装置１０で加算（電圧加算器１１）し、積分（積分器１２）して、前記の電流（Ｉ１，Ｉ２，・・・，Ｉｎ）の合計値である電流Ｉを検出する。 << First Embodiment >>
The current detection device 10 of the first embodiment of the present invention will be described with reference to FIG.
FIG. 1 is a diagram showing a configuration example of the current detection device 10 according to the first embodiment of the present invention, and is a diagram showing a connection relationship with a power semiconductor device 300 (power semiconductor modules 301 to 30n).
The current flowing through the n wires of the power semiconductor device 300 (power semiconductor modules 301 to 30n) is added by the current detection device 10 (voltage adder 11) and integrated (integrator 12) to obtain the above current (I). The current I, which is the total value of 1 , I 2 , ..., In), is detected.

《電流検出装置１０の構成》
図１において、電流検出装置１０は、電圧加算器（電圧加算回路）１１と積分器（積分回路）１２とを備えて構成されている。 << Configuration of current detection device 10 >>
In FIG. 1, the current detection device 10 includes a voltage adder (voltage adder circuit) 11 and an integrator (integrator circuit) 12.

電圧加算器１１は、ｎ個の入力抵抗（Ｒｉ）１１１～１１ｎと加算抵抗（Ｒｏ）１２０とを備えている。
ｎ個の入力抵抗（Ｒｉ）１１１～１１ｎの一端は、それぞれ後記するｎ個のパワー半導体モジュール３０１～３０ｎの配線の一端に接続されている。
また、ｎ個の入力抵抗（Ｒｉ）１１１～１１ｎの他端は、入力接続点Ｐ１００で互いに接続されている。
加算抵抗（Ｒｏ）１２０は、入力接続点Ｐ１００とグラウンドＧとの間に接続されている。積分器１２は、加算抵抗（Ｒｏ）１２０の両端の電圧Ｖａｄｄを入力して、その電圧Ｖａｄｄを積分する。 The voltage adder 11 includes n input resistances (R i ) 111 to 11 n and an adder resistance ( Ro ) 120.
One end of n input resistors (Ri) 111 to 11n is connected to one end of the wiring of n power semiconductor modules 301 to 30n, which will be described later.
Further, the other ends of the n input resistors (Ri) 111 to 11n are connected to each other at the input connection point P100.
The adder resistance ( Ro ) 120 is connected between the input connection point P100 and the ground G. The integrator 12 inputs the voltage V add across the adding resistance ( Ro ) 120 and integrates the voltage V add .

《パワー半導体装置３００（パワー半導体モジュール３０１～３０ｎ）の構成》
パワー半導体装置３００は、ｎ個のパワー半導体モジュール３０１～３０ｎを並列接続されて構成されている。
なお、図１において、パワー半導体モジュール３０１～３０ｎをスイッチング素子（３０１～３０ｎ）で代表して表記している。実際には、パワー半導体モジュール３０１～３０ｎは、スイッチング素子以外の構成要素を有しているが、表記上の都合（簡単化）により、詳細な表記を省略している。
同様にパワー半導体装置３００は、パワー半導体モジュール３０１～３０ｎ以外の構成要素（例えば制御回路）を有しているが、表記上の都合（簡単化）により、詳細な表記を省略している。 << Configuration of Power Semiconductor Device 300 (Power Semiconductor Modules 301 to 30n) >>
The power semiconductor device 300 is configured by connecting n power semiconductor modules 301 to 30n in parallel.
In FIG. 1, the power semiconductor modules 301 to 30n are represented by switching elements (301 to 30n). Actually, the power semiconductor modules 301 to 30n have components other than the switching element, but detailed notation is omitted for convenience of notation (simplification).
Similarly, the power semiconductor device 300 has components (for example, a control circuit) other than the power semiconductor modules 301 to 30n, but detailed notation is omitted for convenience (simplification) in the notation.

ｎ個のパワー半導体モジュール３０１～３０ｎは、それぞれグラウンドＧとの間に配線を有している。それぞれの配線には配線インダクタンスと配線抵抗が寄生している。
ｎ個のパワー半導体モジュール３０１～３０ｎは、スイッチング素子（３０１～３０ｎ）を有して、周期的にオン・オフ（ＯＮ／ＯＦＦ）動作をしている。このオン・オフ動作によって、パワー半導体モジュール３０１～３０ｎのそれぞれグラウンドＧの間に配線には、配線インダクタンスと配線抵抗によるノイズ状の電圧が発生する。
ただし、実際には配線インダクタンスの影響は、配線抵抗の影響より圧倒的に大きく、支配的であるので、配線インダクタンスの影響のみを以下では考える。
この配線インダクタンスを図１ではＬと表記している。この配線インダクタンスＬのそれぞれの一端から前記のｎ個の入力抵抗（Ｒｉ）１１１～１１ｎの一端へ、信号を取り出すために配線を設けている。 The n power semiconductor modules 301 to 30n each have wiring between them and the ground G. Wiring inductance and wiring resistance are parasitic on each wiring.
The n power semiconductor modules 301 to 30n have switching elements (301 to 30n) and are periodically turned on and off (ON / OFF). By this on / off operation, a noise-like voltage due to the wiring inductance and the wiring resistance is generated in the wiring between the ground G of the power semiconductor modules 301 to 30n, respectively.
However, in reality, the influence of wiring inductance is overwhelmingly larger than the influence of wiring resistance and is dominant, so only the influence of wiring inductance will be considered below.
This wiring inductance is referred to as L in FIG. Wiring is provided to take out a signal from one end of each of the wiring inductance L to one end of the n input resistors (Ri) 111 to 11n.

＜電流検出装置１０の動作および原理の詳細＞
次に、パワー半導体装置３００の複数の配線から信号を取り出して、電流検出装置１０でパワー半導体装置３００に流れる電流を検出する際の動作および原理を説明する。 <Details of operation and principle of current detection device 10>
Next, an operation and a principle when signals are extracted from a plurality of wirings of the power semiconductor device 300 and the current flowing through the power semiconductor device 300 is detected by the current detection device 10 will be described.

《電圧加算器１１の動作》
電圧加算器１１に入力した場合における電圧加算器１１の動作の詳細について説明する。
図１に示すように、パワー半導体装置３００に流れる電流を電流Ｉとし、ｎ個のパワー半導体モジュール３０１～３０ｎにそれぞれ流れる電流を電流Ｉ１，Ｉ２，・・・，Ｉｎとする。
また、ｎ個のパワー半導体モジュール３０１～３０ｎには、それぞれ配線インダクタンスＬが寄生しているとする。また、ｎ個のパワー半導体モジュール３０１～３０ｎの配線インダクタンスＬに流れる電流をそれぞれｉＬ１，ｉＬ２，・・・、ｉＬｎとする。そして、ｎ個のパワー半導体モジュール３０１～３０ｎの配線インダクタンスＬに発生する電圧を、それぞれＶ１，Ｖ２，・・・，Ｖｎとする。 << Operation of voltage adder 11 >>
The details of the operation of the voltage adder 11 when input to the voltage adder 11 will be described.
As shown in FIG. 1, the current flowing through the power semiconductor device 300 is defined as the current I, and the current flowing through the n power semiconductor modules 301 to 30n is defined as the currents I 1 , I 2 , ..., In.
Further, it is assumed that the wiring inductance L is parasitic on each of the n power semiconductor modules 301 to 30n. Further, the currents flowing through the wiring inductances L of the n power semiconductor modules 301 to 30n are i L1 , i L2 , ..., And i Ln , respectively. The voltages generated in the wiring inductances L of the n power semiconductor modules 301 to 30n are V 1 , V 2 , ..., V n , respectively.

また、電圧加算器１１におけるｎ個の入力抵抗（Ｒｉ）１１１～１１ｎに流れる電流をそれぞれｉ１，ｉ２，・・・，ｉｎとする。
また、加算抵抗（Ｒｏ）１２０に流れる電流を電流Ｉｏとする。
また、加算抵抗（Ｒｏ）１２０の両端に発生する電圧を電圧Ｖａｄｄとする。 Further, the currents flowing through the n input resistors (R i ) 111 to 11n in the voltage adder 11 are i 1 , i 2 , ..., In, respectively.
Further, the current flowing through the adder resistance (Ro) 120 is defined as the current I o .
Further, the voltage generated across the adder resistance (Ro) 120 is defined as the voltage Vadd .

《各回路の電流および電圧の関係式》
図１において、各回路の電流および電圧については、次の関係式が成立する。
Ｉ＝Ｉ１＋Ｉ２＋・・・＋Ｉｎ ・・・（１） << Relational expression of current and voltage of each circuit >>
In FIG. 1, the following relational expression holds for the current and voltage of each circuit.
I = I 1 + I 2 + ... + In ... (1)

Figure 0007007672000001
Figure 0007007672000001

Ｉｏ＝ｉ１＋ｉ２＋・・・＋ｉｎ ・・・（３）
Ｖａｄｄ＝Ｉｏ・Ｒｏ ・・・（４）
Ｖａｄｄ＝Ｖ１－Ｒｉ・ｉ１＝Ｖ２－Ｒｉ・ｉ２＝・・・＝Ｖｎ－Ｒｉ・ｉｎ
・・・（５）
なお、（３）式は、積分器１２の入力インピーダンスが加算抵抗Ｒｏより充分に大きいものとする。 Io = i 1 + i 2 + ... + in ... (3)
V add = Io・Ro・ ・ ・ (4)
V add = V 1 -R i・ i 1 = V 2 -R i・ i 2 = ・ ・ ・ = V n -R i・ i n
... (5)
In Eq. (3), it is assumed that the input impedance of the integrator 12 is sufficiently larger than the adder resistance Ro .

また、パワー半導体モジュール３０１～３０ｎの複数の配線において、寄生する配線インダクタンスＬと配線抵抗がある。しかし、前記したように配線抵抗は小さく、配線インダクタンスＬにおける電流の時間変化は非常に大きいので、Ｖ１，Ｖ２・・・，ＶｎとｉＬ１，ｉＬ２，・・・，ｉＬｎとの関係において、次の関係式が成り立つ。 Further, in the plurality of wirings of the power semiconductor modules 301 to 30n, there are parasitic wiring inductance L and wiring resistance. However, as described above, the wiring resistance is small and the time change of the current in the wiring inductance L is very large . In the relation of, the following relational expression holds.

Figure 0007007672000002
Figure 0007007672000002

以上の（６）式を表記の便宜上、記号法のｊωを用いて次の（７）式に示すように表記する。なお、ｊは虚数単位である。また、ω（２πｆ）に含まれる周波数ｆは、パワー半導体モジュール３０１～３０ｎのスイッチング素子がオン（ＯＮ）した過渡期において、配線インダクタンスＬに発生する電圧の周波数成分における主たる周波数をｆとする。そして、この周波数ｆと配線インダクタンスＬで決まる誘導性リアクタンスをωＬとする。このとき（６）式は（７）式で表記される。 For convenience of notation, the above equation (6) is expressed as shown in the following equation (7) using the symbolic method jω. Note that j is an imaginary unit. Further, the frequency f included in ω (2πf) is f as the main frequency in the frequency component of the voltage generated in the wiring inductance L in the transitional period when the switching element of the power semiconductor modules 301 to 30n is turned on (ON). Then, let ωL be the inductive reactance determined by this frequency f and the wiring inductance L. At this time, the equation (6) is expressed by the equation (7).

Figure 0007007672000003
Figure 0007007672000003

《各回路の電流および電圧についての解析》
以上の数式（１）～（７）を基に、電流検出装置１０の動作を解析して説明する。
前記の（５）式によって、次の式が成立する。
ｎＶａｄｄ＝（Ｖ１＋Ｖ２＋・・・＋Ｖｎ）－Ｒｉ（ｉ１＋ｉ２+・・・＋ｉｎ）
・・・（８）
この（８）式を、（３）式を基に変形すると、次の（９）式が得られる。 << Analysis of current and voltage of each circuit >>
The operation of the current detection device 10 will be analyzed and described based on the above mathematical formulas (1) to (7).
The following equation is established by the above equation (5).
nV add = (V 1 + V 2 + ... + V n ) -R i (i 1 + i 2 + ... + in )
... (8)
When this equation (8) is modified based on the equation (3), the following equation (9) is obtained.

Figure 0007007672000004
Figure 0007007672000004

（９）式を、（４）式を基に変形すると、次の（１０）式が得られる。 When the equation (9) is modified based on the equation (4), the following equation (10) is obtained.

Figure 0007007672000005
Figure 0007007672000005

（１０）式をさらに変形することによって、次の（１１）式が得られる。 By further modifying the equation (10), the following equation (11) can be obtained.

Figure 0007007672000006
Figure 0007007672000006

また、（１１）式において、Ｒｉ＝Ｒｏとすれば、次の（１２）式が得られる。 Further, in the equation (11), if Ri = Ro , the following equation (12) can be obtained.

Figure 0007007672000007
Figure 0007007672000007

以上の（１２）式により、加算抵抗器（Ｒｏ）１２０の両端の電圧Ｖａｄｄにおいては、ｎ個のパワー半導体モジュール３０１～３０ｎの配線インダクタンスＬに発生する電圧であるＶ１，Ｖ２，・・・，Ｖｎの合計値が検出されることが分かる。 According to the above equation (12), in the voltage Vadd across the adder resistor (Ro) 120, V 1 , V 2 , ...・ ・ It can be seen that the total value of V n is detected.

《積分器１２の出力について》
以上の電圧加算器１１で得られた電圧Ｖａｄｄを、次に積分器１２で演算する工程と意味を説明する。
以上を、（１）式～（１２）式を参照して説明する。
（１）式と（２）式から、次の（１３）式が得られる。
Ｉ＝（ｉＬ１＋ｉＬ２＋・・・＋ｉＬｎ）＋（ｉ１＋ｉ２＋・・・＋ｉｎ）
・・・（１３）
（１３）式に（３）式と（７）式の関係を代入すると、次の（１４）式が得られる。 << About the output of the integrator 12 >>
Next, the process and meaning of calculating the voltage Vadd obtained by the above voltage adder 11 by the integrator 12 will be described.
The above will be described with reference to the equations (1) to (12).
From the equations (1) and (2), the following equation (13) can be obtained.
I = (i L1 + i L2 + ... + i Ln ) + (i 1 + i 2 + ... + in)
... (13)
By substituting the relation between the equation (3) and the equation (7) into the equation (13), the following equation (14) is obtained.

Figure 0007007672000008
Figure 0007007672000008

以上の（１４）式に（４）式の関係を代入すると、次の（１５）式が得られる。 By substituting the relation of the equation (4) into the above equation (14), the following equation (15) is obtained.

Figure 0007007672000009
Figure 0007007672000009

（１５）式に（１２）式の関係を代入して、さらに変形すると、次の（１６）式が得られる。 By substituting the relation of the equation (12) into the equation (15) and further transforming it, the following equation (16) is obtained.

Figure 0007007672000010
Figure 0007007672000010

（１６）式において、次の（１７）式の関係があると、（１６）式は、（１８）式に近似できる。 In the equation (16), if there is a relation of the following equation (17), the equation (16) can be approximated to the equation (18).

Figure 0007007672000011
Figure 0007007672000011

Figure 0007007672000012
Figure 0007007672000012

（６）式と（７）式の関係においては、微分方程式を記号法ｊωを用いて（７）式で示したｊωを含む関係式に変換した。この関係を（１８）式に逆に用いると、１／ｊωは、積分方程式に相当するので、（１８）式は、次の（１９）式に変形できる。 In the relationship between equations (6) and (7), the differential equation was converted into a relational equation including jω shown in equation (7) using the symbolic method jω. When this relationship is used in reverse to the equation (18), 1 / jω corresponds to the integral equation, so that the equation (18) can be transformed into the following equation (19).

Figure 0007007672000013
Figure 0007007672000013

（１９）式の意味について説明する。（１９）式の右辺の積分は、Ｖａｄｄを積分するものであって、図１に示す積分器１２の出力には、パワー半導体装置３００に流れる電流Ｉが算出されていることが分かる。
つまり、図１に示した電流検出装置１０によって、パワー半導体装置３００（パワー半導体モジュール３０１～３０ｎ）に流れる電流Ｉが一挙に検出できることを示している。 The meaning of the equation (19) will be described. The integral on the right side of the equation (19) integrates Vadd , and it can be seen that the current I flowing through the power semiconductor device 300 is calculated at the output of the integrator 12 shown in FIG.
That is, it is shown that the current I flowing through the power semiconductor device 300 (power semiconductor modules 301 to 30n) can be detected at once by the current detection device 10 shown in FIG.

なお、（１９）式の右辺には、係数として、（ｎ＋１）とＬが含まれている。このｎは、パワー半導体モジュール３０１～３０ｎの個数ｎであるので、既知の値である。また、配線インダクタンスＬは、既知の配線のインダクタンスであるので、一般的には、配線インダクタンスＬも既知である。したがって、パワー半導体装置３００に流れる電流Ｉの値は、（１９）式から把握できる。
また、仮に配線インダクタンスＬが既知でない場合においても、相対的に電流値の比較が可能であるので、スイッチング素子（パワー半導体モジュール）の異常を検出することや、スイッチング素子を含めてなるパワー半導体装置３００（パワー半導体モジュール３０１～３０ｎ）を制御するときのタイミング信号などの生成に用いることができる。 The right-hand side of equation (19) includes (n + 1) and L as coefficients. Since this n is the number n of the power semiconductor modules 301 to 30n, it is a known value. Further, since the wiring inductance L is a known wiring inductance, the wiring inductance L is also generally known. Therefore, the value of the current I flowing through the power semiconductor device 300 can be grasped from the equation (19).
Further, even if the wiring inductance L is not known, the current values can be relatively compared, so that an abnormality in the switching element (power semiconductor module) can be detected and a power semiconductor device including the switching element can be detected. It can be used to generate a timing signal or the like when controlling 300 (power semiconductor modules 301 to 30n).

《積分器１２》
次に、図１の積分器１２の構成例を図３に示す。なお、図２については、後記する。
図３は、本発明の第１実施形態に係る電流検出装置１０における積分器の構成例を示す図である。
図３において、積分器１２は、オペアンプ１２１と抵抗（Ｒ）１２２とコンデンサ（Ｃ）１２３を備えて構成されている。
コンデンサ１２３の第１端子は、オペアンプ１２１の出力端子ＳＯに接続されている。また、コンデンサ１２３の第２端子は、抵抗１２２の第１端子と接続され、かつオペアンプ１２１の反転入力端子（－）に接続されている。オペアンプ１２１の非反転入力端子（＋）はグラウンドＧに接続されている。
抵抗１２２の第２端子は、入力端子ＳＩに接続されている。
入力端子ＳＩに入力した電圧信号は、積分器１２で積分され、出力端子ＳＯから出力される。 << Integrator 12 >>
Next, a configuration example of the integrator 12 of FIG. 1 is shown in FIG. Note that FIG. 2 will be described later.
FIG. 3 is a diagram showing a configuration example of an integrator in the current detection device 10 according to the first embodiment of the present invention.
In FIG. 3, the integrator 12 includes an operational amplifier 121, a resistor (R) 122, and a capacitor (C) 123.
The first terminal of the capacitor 123 is connected to the output terminal SO of the operational amplifier 121. Further, the second terminal of the capacitor 123 is connected to the first terminal of the resistor 122 and is connected to the inverting input terminal (−) of the operational amplifier 121. The non-inverting input terminal (+) of the operational amplifier 121 is connected to the ground G.
The second terminal of the resistor 122 is connected to the input terminal SI .
The voltage signal input to the input terminal SI is integrated by the integrator 12 and output from the output terminal SO .

以上の構成の積分器１２は、オペアンプ１２１を用いた積分器として、一般的によく知られているので、動作原理の詳細な説明は省略する。
なお、図３および図１には、図示していないが、積分器１２にはリセットをする回路（リセット器）が備えられ、積分器１２は、１周期（１回）ごとにリセットされて用いる。すなわち、図１におけるパワー半導体装置３００（パワー半導体モジュール３０１～３０ｎ）は、所定の周波数でオン・オフ（ＯＮ／ＯＦＦ）動作をしている。オン動作をしているときには、積分器１２は積分動作をするが、パワー半導体モジュール３０１～３０ｎがオフしている区間において、積分器１２をリセットする。 Since the integrator 12 having the above configuration is generally well known as an integrator using the operational amplifier 121, detailed description of the operating principle will be omitted.
Although not shown in FIGS. 3 and 1, the integrator 12 is provided with a circuit (reset device) for resetting, and the integrator 12 is reset and used every one cycle (once). .. That is, the power semiconductor device 300 (power semiconductor modules 301 to 30n) in FIG. 1 operates on / off (ON / OFF) at a predetermined frequency. When the integrator 12 is in the on operation, the integrator 12 performs the integrator operation, but the integrator 12 is reset in the section where the power semiconductor modules 301 to 30n are off.

＜第１実施形態の効果＞
本発明によれば、複数のパワー半導体モジュールを並列接続したときに、配線のインダクタンスを活用して、複数のパワー半導体モジュールの電流検出を一括して行う電流検出装置を提供することができる。
また、電流検出装置は、複数のパワー半導体モジュールの電流値合計を算出するのみならず、パワー半導体モジュールの異常を検出することや、パワー半導体モジュール含めてなるパワー半導体装置を制御するときのタイミング信号などに用いることができる。 <Effect of the first embodiment>
According to the present invention, it is possible to provide a current detection device that collectively detects currents of a plurality of power semiconductor modules by utilizing the inductance of wiring when a plurality of power semiconductor modules are connected in parallel.
Further, the current detection device not only calculates the total current value of a plurality of power semiconductor modules, but also detects an abnormality in the power semiconductor module and a timing signal when controlling the power semiconductor device including the power semiconductor module. It can be used for such purposes.

≪第２実施形態≫
本発明の第２実施形態の電流検出装置２０を、図２を参照して説明する。
図２は、本発明の第２実施形態に係る電流検出装置２０の構成例を示す図であり、またパワー半導体装置３００（パワー半導体モジュール３０１～３０ｎ）との接続関係を示す図である。
なお、図２において、パワー半導体装置３００（パワー半導体モジュール３０１～３０ｎ）は、第１実施形態の図１に示したパワー半導体装置３００（パワー半導体モジュール３０１～３０ｎ）と同一であるので、重複する説明は省略する。 << Second Embodiment >>
The current detection device 20 according to the second embodiment of the present invention will be described with reference to FIG.
FIG. 2 is a diagram showing a configuration example of the current detection device 20 according to the second embodiment of the present invention, and is a diagram showing a connection relationship with the power semiconductor device 300 (power semiconductor modules 301 to 30n).
In FIG. 2, the power semiconductor device 300 (power semiconductor modules 301 to 30n) is the same as the power semiconductor device 300 (power semiconductor modules 301 to 30n) shown in FIG. 1 of the first embodiment, and therefore overlaps with each other. The explanation is omitted.

《電流検出装置２０の構成》
図２において、電流検出装置２０は、電圧加算器（電圧加算回路）２１と積分器（積分回路）１２を備えて構成されている。
図２における積分器１２は、図１における積分器１２と同一であるので、重複する説明は省略する。 << Configuration of current detection device 20 >>
In FIG. 2, the current detection device 20 includes a voltage adder (voltage adder circuit) 21 and an integrator (integrator circuit) 12.
Since the integrator 12 in FIG. 2 is the same as the integrator 12 in FIG. 1, overlapping description will be omitted.

電圧加算器２１は、ｎ個の第１入力抵抗（ｒ１）２１１～２１ｎと、ｎ個の第２入力抵抗（ｒ２）２２１～２２ｎと、撚り対線ケーブル（Twisted pair cable）２３と、加算抵抗（Ｒｏ）１２０とを備えている。
ｎ個の第１入力抵抗（ｒ１）２１１～２１ｎの一端は、それぞれｎ個のパワー半導体モジュール３０１～３０ｎの配線の一端に接続されている。
また、ｎ個の第１入力抵抗（ｒ１）２１１～２１ｎの他端は、撚り対線ケーブル２３の有するｎ対の撚り線の各信号線の一端にそれぞれ接続されている。 The voltage adder 21 includes n first input resistors (r 1 ) 211 to 21n, n second input resistors (r 2 ) 221 to 22n, a twisted pair cable 23, and the like. It is equipped with an adder resistance ( Ro ) 120.
One end of the n first input resistors (r 1 ) 211 to 21n is connected to one end of the wiring of the n power semiconductor modules 301 to 30n, respectively.
Further, the other ends of the n first input resistors (r 1 ) 211 to 21n are connected to one end of each signal line of the n pairs of twisted wires of the twisted pair cable 23.

撚り対線ケーブル２３の有するｎ対の撚り線のそれぞれの他端は、ｎ個の第２入力抵抗（ｒ２）２２１～２２ｎのそれぞれの一端に接続されている。
なお、撚り対線ケーブル２３は、少なくともｎ対の組（ペア）の撚り線を有している。そして、それらの撚り線の１本は、ｎ個の第１入力抵抗（ｒ１）２１１～２１ｎの他端と、ｎ個の第２入力抵抗（ｒ２）２２１～２２ｎの一端にそれぞれ接続される。また、ｎ対の組（ペア）の撚り線の他の１本は、グラウンド（Ｇ）に接続されている。この撚り対線ケーブル２３の構成によって、撚り対線ケーブル２３における各信号線は、他の機器や環境から受ける雑音（ノイズ）の影響を軽減する。 The other end of each of the n pairs of twisted wire of the twisted pair cable 23 is connected to each end of n second input resistors (r 2 ) 221 to 22n.
The twisted pair cable 23 has at least n pairs of twisted wires. Then, one of those stranded wires is connected to the other end of n first input resistors (r 1 ) 211 to 21n and one end of n second input resistors (r 2 ) 221 to 22n, respectively. To. Further, the other one of n pairs of stranded wires is connected to the ground (G). Due to the configuration of the twisted pair cable 23, each signal line in the twisted pair cable 23 reduces the influence of noise received from other devices and the environment.

ｎ個の第２入力抵抗（ｒ２）２２１～２２ｎの他端は、入力接続点Ｐ２００で互いに接続されている。
加算抵抗（Ｒｏ）１２０は、入力接続点Ｐ２００とグラウンドＧとの間に接続されている。
積分器１２は、加算抵抗（Ｒｏ）１２０の両端の電圧Ｖａｄｄを入力して、その電圧Ｖａｄｄを積分する。 The other ends of the n second input resistors (r 2 ) 221 to 22n are connected to each other at the input connection point P200.
The adder resistance ( Ro ) 120 is connected between the input connection point P200 and the ground G.
The integrator 12 inputs the voltage V add across the adding resistance ( Ro ) 120 and integrates the voltage V add .

以上の図２の回路構成が図１の回路構成と異なっているのは、図１におけるｎ個の入力抵抗（Ｒｉ）１１１～１１ｎが、図２では、ｎ個の第１入力抵抗（ｒ１）２１１～２１ｎと、ｎ個の第２入力抵抗（ｒ２）２２１～２２ｎと、撚り対線ケーブル２３の構成に置き換わっていることである。
この構成は、電流検出装置２０、特に積分器１２を、パワー半導体装置３００（パワー半導体モジュール３０１～３０ｎ）から離れた位置に設置する場合に、信号の伝わる信号配線にノイズが混入するのを防止するため、撚り対線ケーブル２３を用いるものである。 The circuit configuration of FIG. 2 is different from the circuit configuration of FIG. 1 in that n input resistances (Ri) 111 to 11n in FIG. 1 and n first input resistors (r) in FIG. 1 ) 211 to 21n, n second input resistors (r2) 221 to 22n, and twisted pair cable 23 are replaced.
This configuration prevents noise from being mixed in the signal wiring through which the signal is transmitted when the current detection device 20, particularly the integrator 12, is installed at a position away from the power semiconductor device 300 (power semiconductor modules 301 to 30n). Therefore, the twisted paired wire cable 23 is used.

《電流検出装置２０の動作について》
次に、パワー半導体装置３００（パワー半導体モジュール３０１～３０ｎ）の複数の配線から信号を取り出して、電圧加算器２１に入力した場合の電圧加算器２１の動作の詳細について説明する。
図２に示すように、パワー半導体装置３００に流れる電流を電流Ｉとし、ｎ個のパワー半導体モジュール３０１～３０ｎにそれぞれ流れる電流を電流Ｉ１，Ｉ２，・・・，Ｉｎとする。
また、ｎ個のパワー半導体モジュール３０１～３０ｎには、それぞれ配線インダクタンスＬが寄生しているとする。また、ｎ個のパワー半導体モジュール３０１～３０ｎの配線インダクタンスＬに流れる電流をそれぞれｉＬ１，ｉＬ２，・・・、ｉＬｎとする。 << Operation of current detection device 20 >>
Next, details of the operation of the voltage adder 21 when signals are taken out from a plurality of wirings of the power semiconductor device 300 (power semiconductor modules 301 to 30n) and input to the voltage adder 21 will be described.
As shown in FIG. 2, the current flowing through the power semiconductor device 300 is defined as the current I, and the current flowing through the n power semiconductor modules 301 to 30n is defined as the currents I 1 , I 2 , ..., In.
Further, it is assumed that the wiring inductance L is parasitic on each of the n power semiconductor modules 301 to 30n. Further, the currents flowing through the wiring inductances L of the n power semiconductor modules 301 to 30n are i L1 , i L2 , ..., And i Ln , respectively.

そして、ｎ個のパワー半導体モジュール３０１～３０ｎの配線インダクタンスＬに発生する電圧を、それぞれＶ１，Ｖ２，・・・，Ｖｎとする。
以上は、第１実施形態を示す図１におけるｎ個のパワー半導体モジュール３０１～３０ｎの配線インダクタンスＬに流れる電流ｉＬ１，ｉＬ２，・・・、ｉＬｎとｎ個のパワー半導体モジュール３０１～３０ｎの配線インダクタンスＬに発生する電圧Ｖ１，Ｖ２，・・・，Ｖｎと同様である。 The voltages generated in the wiring inductances L of the n power semiconductor modules 301 to 30n are V 1 , V 2 , ..., V n , respectively.
The above is the currents i L1 , i L2 , ..., I Ln and n power semiconductor modules 301 to 30n flowing through the wiring inductance L of the n power semiconductor modules 301 to 30 n in FIG. 1 showing the first embodiment. This is the same as the voltages V 1 , V 2 , ..., V n generated in the wiring inductance L of.

また、電圧加算器２１におけるｎ個の第１入力抵抗（ｒ１）２１１～２１ｎと、ｎ個の第２入力抵抗（ｒ２）２２１～２２ｎに流れる電流をそれぞれｉ１，ｉ２，・・・，ｉｎとする。なお、撚り対線ケーブル２３の入力側の電流と出力側の電流は、ｎ対の組（ペア）の撚り線の信号線に流れる電流において、共にそれぞれｉ１，ｉ２，・・・，ｉｎである。
加算抵抗（Ｒｏ）１２０は、入力接続点Ｐ２００とグラウンドＧとの間に接続されている。
また、加算抵抗（Ｒｏ）１２０に流れる電流を電流Ｉｏとする。
また、加算抵抗（Ｒｏ）１２０の両端に発生する電圧を電圧Ｖａｄｄとする。
積分器１２は、加算抵抗（Ｒｏ）１２０の両端の電圧Ｖａｄｄを入力して、その電圧Ｖａｄｄを積分する。 Further, the currents flowing through the n first input resistors (r 1 ) 211 to 21n and the n second input resistors (r 2 ) 221 to 22n in the voltage adder 21 are i 1 , i 2 , and ...・, In . The current on the input side and the current on the output side of the twisted pair cable 23 are i 1 , i 2 , ..., I, respectively, in the current flowing through the signal line of the pair of twisted wires. n .
The adder resistance ( Ro ) 120 is connected between the input connection point P200 and the ground G.
Further, the current flowing through the adder resistance (Ro) 120 is defined as the current I o .
Further, the voltage generated across the adder resistance (Ro) 120 is defined as the voltage Vadd .
The integrator 12 inputs the voltage V add across the adding resistance ( Ro ) 120 and integrates the voltage V add .

前記したように、図２の回路構成が図１の回路構成と異なっているのは、図１におけるｎ個の入力抵抗（Ｒｉ）１１１～１１ｎが、図２では、ｎ個の第１入力抵抗（ｒ１）２１１～２１ｎと、ｎ個の第２入力抵抗（ｒ２）２２１～２２ｎと、撚り対線ケーブル２３の構成に置き換わっていることである。
すなわち、図２においては、図１におけるｎ個の入力抵抗（Ｒｉ）１１１～１１ｎを二つのｎ個の第１入力抵抗（ｒ１）２１１～２１ｎと、ｎ個の第２入力抵抗（ｒ２）２２１～２２ｎと分けて置き換え、ｎ個の第１入力抵抗（ｒ１）２１１～２１ｎと、ｎ個の第２入力抵抗（ｒ２）２２１～２２ｎとの間を撚り対線ケーブル２３で接続したことである。
つまり、電流検出装置２０（特に積分器１２）を、例えば配置上の理由により、パワー半導体装置３００（パワー半導体モジュール３０１～３０ｎ）から離れた位置に設置する場合に、撚り対線ケーブル２３を用いて信号の伝わる信号配線にノイズが乗り難いように構成したものである。 As described above, the circuit configuration of FIG. 2 is different from the circuit configuration of FIG. 1 in that n input resistances (Ri) 111 to 11n in FIG. 1 and n first inputs in FIG. The resistors (r 1 ) 211 to 21n, the n second input resistors (r 2 ) 221 to 22n, and the twisted pair cable 23 are replaced.
That is, in FIG. 2, the n input resistances (Ri) 111 to 11n in FIG. 1 are replaced by two n first input resistors (r 1 ) 211 to 21n and n second input resistors (r). 2 ) Separately replace 221 to 22n, and twist between n first input resistors (r 1 ) 211 to 21n and n second input resistors (r 2 ) 221 to 22n with a twisted pair cable 23. It was connected.
That is, when the current detection device 20 (particularly the integrator 12) is installed at a position away from the power semiconductor device 300 (power semiconductor modules 301 to 30n), for example, due to arrangement reasons, the twisted pair cable 23 is used. It is configured so that noise is hard to get on the signal wiring through which the signal is transmitted.

また、第１入力抵抗（ｒ１）と第２入力抵抗（ｒ２）との間の撚り対線ケーブル２３の信号が伝送される導体の抵抗は、実質的に０に近い非常に小さな抵抗である。
そのため、第１実施形態におけるＲｉは、第２実施形態では（ｒ１＋ｒ２）に相当する。
Ｒｉ＝（ｒ１＋ｒ２） ・・・（２０）
したがって、第１実施形態における（９）式は、第２実施形態では、次に示す（２１）式となる。 Further, the resistance of the conductor through which the signal of the twisted pair cable 23 between the first input resistance (r 1 ) and the second input resistance (r 2 ) is transmitted is a very small resistance substantially close to zero. be.
Therefore, R i in the first embodiment corresponds to (r 1 + r 2 ) in the second embodiment.
R i = (r 1 + r 2 ) ・ ・ ・ (20)
Therefore, the equation (9) in the first embodiment becomes the equation (21) shown below in the second embodiment.

Figure 0007007672000014
Figure 0007007672000014

この（２１）式を、（９）式から（１１）式へと変形したと同じ変形を施せば、次の（２２）式が得られる。 The following equation (22) can be obtained by subjecting the equation (21) to the same transformation as the equation (9) to the equation (11).

Figure 0007007672000015
Figure 0007007672000015

（２２）式において、前記した（２０）式の関係であるＲｉ＝（ｒ１＋ｒ２）、およびＲｉ＝Ｒｏの関係を（２２）式に代入すれば、（１２）式に対応する次に示す（２３）式が得られる。 In equation (22), if the relationship of R i = (r 1 + r 2 ) and R i = Ro , which is the relationship of equation (20) described above, is substituted into equation (22), it corresponds to equation (12). The following equation (23) is obtained.

Figure 0007007672000016
Figure 0007007672000016

第２実施形態（図２）においては、加算抵抗（Ｒｏ）１２０や積分器１２、そしてパワー半導体装置３００（パワー半導体モジュール３０１～３０ｎ）の関係は、第１実施形態（図１）と同様である。したがって、第２実施形態においても、（１９）式と同様の次に示す（２４）式が得られる。
なお、第１実施形態における（１３）式から（１８）式の変形・導出については、第２実施形態（図２）でも同様であるので重複する説明は省略する。 In the second embodiment (FIG. 2), the relationship between the adder resistance ( Ro ) 120, the integrator 12, and the power semiconductor device 300 (power semiconductor modules 301 to 30n) is the same as in the first embodiment (FIG. 1). Is. Therefore, also in the second embodiment, the following equation (24) similar to the equation (19) can be obtained.
Since the modifications and derivations of the equations (13) to (18) in the first embodiment are the same in the second embodiment (FIG. 2), duplicate explanations will be omitted.

Figure 0007007672000017
Figure 0007007672000017

以上のように、電流検出装置２０を、パワー半導体装置３００（パワー半導体モジュール３０１～３０ｎ）から離れた位置に設置する場合においても、Ｒｉ＝（ｒ１＋ｒ２）を満たす第１入力抵抗（ｒ１）と第２入力抵抗（ｒ２）を設け、その間を撚り対線ケーブル２３で接続すれば、パワー半導体装置３００に流れる電流Ｉを、電圧加算器２１の電圧を積分器１２で積分することによって算出できる。 As described above, even when the current detection device 20 is installed at a position away from the power semiconductor device 300 (power semiconductor modules 301 to 30n), the first input resistor (r 1 + r 2) that satisfies Ri = (r 1 + r 2 ) is satisfied. If r 1 ) and a second input resistor (r 2 ) are provided and connected between them with a twisted paired wire cable 23, the current I flowing in the power semiconductor device 300 is integrated with the voltage of the voltage adder 21 by the integrator 12. It can be calculated by

なお、撚り対線ケーブル２３を用いるので、撚り対線ケーブル２３に入力する際の反射を防止するために、第１入力抵抗（ｒ１）は、撚り対線ケーブル２３の特性インピーダンスに近い値を用いることが望ましい。
また、第２入力抵抗（ｒ２）と加算抵抗（Ｒｏ）の合計値も、撚り対線ケーブル２３の出力端におけるリンギングを防止するために、撚り対線ケーブル２３の特性インピーダンスに近い値を用いることが望ましい。
ただし、撚り対線ケーブル２３の出力端で、所定のリンギングが起きたとしても、積分器１２で積分するので、撚り対線ケーブル２３に入力する際の反射を防止するための条件は、第１入力抵抗（ｒ１）ほど、第２入力抵抗（ｒ２）の条件は、厳しくはない。
また、加算抵抗（Ｒｏ）の抵抗値は、積分器１２の入力インピーダンスより小さく設定する。 Since the twisted pair cable 23 is used, the first input resistance (r 1 ) has a value close to the characteristic impedance of the twisted pair cable 23 in order to prevent reflection when inputting to the twisted pair cable 23. It is desirable to use it.
Further, the total value of the second input resistance (r 2 ) and the addition resistance ( Ro ) is also a value close to the characteristic impedance of the twisted pair cable 23 in order to prevent ringing at the output end of the twisted pair cable 23. It is desirable to use it.
However, even if predetermined ringing occurs at the output end of the twisted pair cable 23, the integrator 12 integrates the data. Therefore, the first condition for preventing reflection when inputting to the twisted pair cable 23 is. The conditions for the second input resistance (r 2 ) are not as strict as the input resistance (r 1 ).
Further, the resistance value of the additive resistance ( Ro ) is set to be smaller than the input impedance of the integrator 12.

＜第２実施形態の効果＞
測定対象となるパワー半導体装置３００（パワー半導体モジュール３０１～３０ｎ）と、電流検出装置１０の検出部分との間が離れているときにおいても、第１入力抵抗（ｒ１）と第２入力抵抗（ｒ２）との間に、長い撚り対線ケーブル２３を設けることによって、パワー半導体装置３００（パワー半導体モジュール３０１～３０ｎ）の電流を一括して測定ができる。
また、パワー半導体装置３００（パワー半導体モジュール３０１～３０ｎ）の異常を電流検出装置１０によって検出できる。 <Effect of the second embodiment>
Even when the power semiconductor device 300 (power semiconductor module 301 to 30n) to be measured and the detection portion of the current detection device 10 are separated from each other, the first input resistance (r1) and the second input resistance (r2) ), By providing a long twisted paired wire cable 23, the current of the power semiconductor device 300 (power semiconductor modules 301 to 30n) can be collectively measured.
Further, the abnormality of the power semiconductor device 300 (power semiconductor modules 301 to 30n) can be detected by the current detection device 10.

≪その他の実施形態≫
なお、本発明は、以上に説明した実施形態に限定されるものでなく、さらに様々な変形例が含まれる。例えば、前記の実施形態は、本発明をわかりやすく説明するために、詳細に説明したものであり、必ずしも説明したすべての構成を備えるものに限定されるものではない。また、ある実施形態の構成の一部を他の実施形態の構成の一部で置き換えることが可能であり、さらに、ある実施形態の構成に他の実施形態の構成の一部または全部を加えることも可能である。
以下に、その他の実施形態や変形例について、さらに説明する。 << Other Embodiments >>
The present invention is not limited to the embodiments described above, and further includes various modifications. For example, the above-described embodiment has been described in detail in order to explain the present invention in an easy-to-understand manner, and is not necessarily limited to the one including all the configurations described. Further, it is possible to replace a part of the configuration of one embodiment with a part of the configuration of another embodiment, and further add a part or all of the configuration of another embodiment to the configuration of one embodiment. Is also possible.
Hereinafter, other embodiments and modifications will be further described.

《加算器》
第１実施形態に係る電流検出装置１０における電圧加算器１１の説明において、（１１）式から（１２）式の導出の際に、簡単化のために、入力抵抗Ｒｉと加算抵抗Ｒｏとにおいて、Ｒｉ＝Ｒｏとして説明した。しかし、入力抵抗Ｒｉと加算抵抗Ｒｏとが等しくなくとも、電流検出装置１０は、パワー半導体装置３００（パワー半導体モジュール３０１～３０ｎ）の電流Ｉを一括して測定できる。（１２）式より煩雑になるが、（１１）式の関係式をそのまま用いて、（１９）式に相当する電流Ｉと加算抵抗Ｒｏにおける電圧Ｖａｄｄとの関係式が得られる。ただし、（１１）式における係数が（１９）式に相当する関係式において残る。 《Adder》
In the description of the voltage adder 11 in the current detection device 10 according to the first embodiment, when deriving the equations (11) to (12), the input resistance Ri and the adder resistance Ro are used for simplification. In, it was explained as Ri = Ro . However, even if the input resistance Ri and the adder resistance Ro are not equal, the current detection device 10 can collectively measure the current I of the power semiconductor device 300 (power semiconductor modules 301 to 30n). Although it is more complicated than the equation (12), the relational expression between the current I corresponding to the equation (19) and the voltage Vadd in the adder resistance Ro can be obtained by using the relational expression of the equation (11) as it is. However, the coefficient in the equation (11) remains in the relational expression corresponding to the equation (19).

また、第２実施形態に係る電流検出装置２０における電圧加算器２１の説明において、（２２）式から（２３）式を導出する際に、簡単化のために、第１入力抵抗ｒ１と第２入力抵抗ｒ２と加算抵抗Ｒｏとにおいて、（ｒ１＋ｒ２）＝Ｒｏとして説明した。しかし、第１入力抵抗ｒ１と第２入力抵抗ｒ２との合計が加算抵抗Ｒｏとが等しくなくとも、電流検出装置２０は、パワー半導体装置３００（パワー半導体モジュール３０１～３０ｎ）の電流Ｉを一括して測定できる。（２３）式より煩雑になるが、（２２）式の関係式をそのまま用いて、（２４）式に相当する電流Ｉと加算抵抗Ｒｏにおける電圧Ｖａｄｄとの関係式が得られる。ただし、（２２）式における係数が（２４）式に相当する関係式において残る。 Further, in the description of the voltage adder 21 in the current detection device 20 according to the second embodiment, when deriving the equation (23) from the equation (22), the first input resistance r1 and the first input resistance r1 are used for simplification. In the two input resistance r 2 and the addition resistance Ro , it was described as (r 1 + r 2 ) = Ro . However, even if the sum of the first input resistance r 1 and the second input resistance r 2 is not equal to the addition resistance Ro , the current detection device 20 still uses the current I of the power semiconductor device 300 (power semiconductor modules 301 to 30n). Can be measured all at once. Although it is more complicated than the equation (23), the relational expression between the current I corresponding to the equation (24) and the voltage Vadd in the adder resistance Ro can be obtained by using the relational expression of the equation (22) as it is. However, the coefficient in the equation (22) remains in the relational expression corresponding to the equation (24).

《入力抵抗Ｒｉ》
第１実施形態に係る電流検出装置１０の電圧加算器１１における入力抵抗１１１～１１ｎは、すべて等しいとおいたが、等しいと設定することに限定されない。
算出する精度は、低下することがあっても、パワー半導体モジュール（スイッチング素子）の異常を検出することや、スイッチング素子を含めてなるパワー半導体モジュール３０１～３０ｎやパワー半導体装置３００を制御するときのタイミング信号などに用いることができる。 << Input resistance R i >>
The input resistances 111 to 11n in the voltage adder 11 of the current detection device 10 according to the first embodiment are all set to be equal, but are not limited to being set to be equal.
Even if the calculation accuracy may decrease, when detecting an abnormality in a power semiconductor module (switching element) or when controlling a power semiconductor module 301 to 30n including a switching element or a power semiconductor device 300. It can be used for timing signals and the like.

《加算抵抗Ｒｏ》
第１実施形態に係る電流検出装置１０の《積分器１２の出力について》の説明で結論としての電流Ｉと電圧Ｖａｄｄの関係式である（１９）式を導出する過程において、（１７）式の仮定を設けた。
すなわち、（ｎ＋１）Ｒｏの絶対値は、ｊωＬの絶対値より充分に大きいという仮定である。この条件を満たすためにも、「入力抵抗の抵抗値は、パワー半導体モジュールのモジュール配線が有する誘導性リアクタンスよりも大きい」ことが望ましい。例えば１０倍以上であることが望ましい。 《Additive resistance Ro 》
In the process of deriving the equation (19) which is the relational equation between the current I and the voltage Vadd as a conclusion in the explanation of << the output of the integrator 12 >> of the current detection device 10 according to the first embodiment, the equation (17). The assumption was made.
That is, it is assumed that the absolute value of (n + 1) Ro is sufficiently larger than the absolute value of jωL. In order to satisfy this condition, it is desirable that "the resistance value of the input resistance is larger than the inductive reactance of the module wiring of the power semiconductor module". For example, it is desirable that it is 10 times or more.

なお、前記したように、パワー半導体モジュールのモジュール配線が有する誘導性リアクタンスは、ωＬ、すなわち、２πｆＬである。このＬおよびｆについては、用いるパワー半導体モジュールおよびモジュール配線が決まれば、配線インダクタンスＬ、およびパワー半導体モジュールがオンした際の過渡応答における主たる周波数ｆの概略値と範囲は、把握できるので既知として取り扱える。
また、前記の条件をより満たした加算抵抗Ｒｏを用いることが電流検出装置１０の精度を高める。
また、前記したように、加算抵抗Ｒｏを積分器の入力インピーダンスより小さく設定する。 As described above, the inductive reactance of the module wiring of the power semiconductor module is ωL, that is, 2πfL. As for L and f, once the power semiconductor module to be used and the module wiring are determined, the wiring inductance L and the approximate value and range of the main frequency f in the transient response when the power semiconductor module is turned on can be grasped and can be treated as known. ..
Further, using an adder resistance Ro that more satisfies the above conditions enhances the accuracy of the current detection device 10.
Further, as described above, the addition resistance Ro is set to be smaller than the input impedance of the integrator.

《積分器》
積分器の一例として図３を示したが、図３の回路に限定されない。オペアンプを用いない積分器でもよい。
また、積分器の前にハイパスフィルタ（高域通過フィルタ）を設ける。あるいは積分器自体に高域周波数を重点的に積分する機能を備える方法もある。この場合には、パワー半導体モジュール３０１～３０ｎの配線における配線インダクタンス（Ｌ）と配線抵抗（不図示）の関係において、配線に寄生する抵抗成分による誤差の影響をより小さくできて、電流Ｉをより精度よく算出できる効果がある。 《Integrator》
Although FIG. 3 is shown as an example of an integrator, the present invention is not limited to the circuit of FIG. An integrator that does not use an operational amplifier may be used.
In addition, a high-pass filter (high-pass filter) is provided in front of the integrator. Alternatively, there is also a method in which the integrator itself has a function of intensively integrating high frequencies. In this case, in the relationship between the wiring inductance (L) and the wiring resistance (not shown) in the wiring of the power semiconductor modules 301 to 30n, the influence of the error due to the resistance component parasitic on the wiring can be made smaller, and the current I can be further increased. It has the effect of being able to calculate accurately.

《積分器の制御》
積分器１２は、パワー半導体装置３００（パワー半導体モジュール３０１～３０ｎ）のスイッチング素子（３０１～３０ｎ）がオン（ＯＮ）したときの過渡応答の電流を主として積分する。
そのため、加算抵抗の両端の電圧であるＶａｄｄの電圧の大小を判定する機器（回路）を設けて、電圧Ｖａｄｄが所定の電圧を超したときに積分器１２を動作させる方法もある。この方法をとれば、さらに電流Ｉが正確に算出できる。
なお、前記したように、パワー半導体装置３００（パワー半導体モジュール３０１～３０ｎ）がオン動作をしているときには、積分器１２は積分動作をするが、パワー半導体モジュール３０１～３０ｎがオフしている区間において、積分器１２をリセットする。 << Control of integrator >>
The integrator 12 mainly integrates the current of the transient response when the switching element (301 to 30n) of the power semiconductor device 300 (power semiconductor module 301 to 30n) is turned on (ON).
Therefore, there is also a method of providing a device (circuit) for determining the magnitude of the voltage of Vadd , which is the voltage across the adder, and operating the integrator 12 when the voltage Vadd exceeds a predetermined voltage. If this method is adopted, the current I can be calculated more accurately.
As described above, when the power semiconductor device 300 (power semiconductor modules 301 to 30n) is on, the integrator 12 performs an integration operation, but the section where the power semiconductor modules 301 to 30n are off. In, the integrator 12 is reset.

《ケーブル》
第２実施形態に係る電流検出装置２０の電圧加算器２１に用いるものとして撚り対線ケーブル２３で説明した。この撚り対線ケーブル２３は、電流検出装置２０が設置されている環境で発生したノイズが信号に影響を及ぼすのを防止するのが目的である。
したがって、ノイズの影響を排除するものであれば、「撚り対線ケーブル」に限定されない。例えば、ケーブル状になっていない対線を用いてもよい。また、同軸ケーブルを複数本、用いてもよい。 "cable"
The twisted pair cable 23 has been described as being used for the voltage adder 21 of the current detection device 20 according to the second embodiment. The purpose of the twisted pair cable 23 is to prevent noise generated in the environment in which the current detection device 20 is installed from affecting the signal.
Therefore, it is not limited to the “twisted pair cable” as long as it eliminates the influence of noise. For example, a pair of wires that are not in the form of a cable may be used. Further, a plurality of coaxial cables may be used.

≪その他の補足事項≫
本発明の電流検出装置ではないが、関連する事項について、以下に補足説明をする。 ≪Other supplementary matters≫
Although it is not the current detection device of the present invention, related matters will be supplementarily described below.

《パワー半導体モジュール》
図１および図２においては、複数のパワー半導体モジュールを並列に有するパワー半導体装置３００で説明したが、電流測定の対象としてパワー半導体モジュール（半導体モジュール）に限定されない。
複数の負荷を並列に接続した一般の電気を電源とする装置も対象となる。
また、パワー半導体モジュールを複数個搭載したパワー半導体装置を、パワー半導体モジュールとして、複数個組み合わせる場合もある。 《Power semiconductor module》
In FIGS. 1 and 2, the power semiconductor device 300 having a plurality of power semiconductor modules in parallel has been described, but the target of current measurement is not limited to the power semiconductor module (semiconductor module).
Devices that use general electricity as a power source, in which multiple loads are connected in parallel, are also targeted.
Further, a plurality of power semiconductor devices equipped with a plurality of power semiconductor modules may be combined as a power semiconductor module.

《スイッチング素子》
図１および図２において、パワー半導体モジュール３０１～３０ｎを代表して示すものとして、スイッチング素子をＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）の記号で表記した。しかし、パワー半導体モジュールや半導体モジュールにおいて、スイッチング素子はＭＯＳＦＥＴに限定されない。例えばＩＧＢＴ（Insulated Gate Bipolar Transistor）やスーパージャンクションＭＯＳＦＥＴでもよい。 << Switching element >>
In FIGS. 1 and 2, the switching element is represented by a MOSFET (Metal Oxide Semiconductor Field Effect Transistor) symbol as a representative of the power semiconductor modules 301 to 30n. However, in power semiconductor modules and semiconductor modules, switching elements are not limited to MOSFETs. For example, an IGBT (Insulated Gate Bipolar Transistor) or a super junction MOSFET may be used.

《配線インダクタンスＬ》
図１において、パワー半導体モジュール３０１～３０ｎの配線インダクタンスＬをすべてＬと一律に表記した。また、第１実施形態の電流検出装置１０の説明において、（６）式や（７）式において、配線インダクタンスＬを一律にＬとして表記した。
しかしながら、必ずしも同一でなくともよい。配線インダクタンスＬにバラツキがあっても誤差の範囲で検出することは可能である。
また、誤差があったとしても、パワー半導体装置３００（パワー半導体モジュール３０１～３０ｎ）の異常を検出することができる。 << Wiring inductance L >>
In FIG. 1, all the wiring inductances L of the power semiconductor modules 301 to 30n are uniformly expressed as L. Further, in the description of the current detection device 10 of the first embodiment, the wiring inductance L is uniformly expressed as L in the equations (6) and (7).
However, they do not have to be the same. Even if there is a variation in the wiring inductance L, it is possible to detect it within the error range.
Further, even if there is an error, it is possible to detect an abnormality in the power semiconductor device 300 (power semiconductor modules 301 to 30n).

１０，２０ 電流検出装置
１１、２1 電圧加算器（電圧加算回路）
１２ 積分器（積分回路）
１１１～１１ｎ 入力抵抗
１２０ 加算抵抗
１２１ オペアンプ
１２２ 抵抗
１２３ コンデンサ
２３ 撚り対線ケーブル
２１１～２１ｎ 第１入力抵抗（入力抵抗）
２２１～２２ｎ 第２入力抵抗（入力抵抗）
３００ パワー半導体装置
３０１～３０１ｎ パワー半導体モジュール
Ｐ１００，Ｐ２００ 入力接続点
Ｇ グラウンド 10,20 Current detector 11,21 Voltage adder (voltage adder circuit)
12 Integrator (integrator circuit)
111 to 11n Input resistance 120 Addition resistance 121 Operational amplifier 122 Resistance 123 Capacitor 23 Twisted pair cable 211 to 21n First input resistance (input resistance)
221-22n 2nd input resistance (input resistance)
300 Power semiconductor device 301-301n Power semiconductor module P100, P200 Input connection point G ground

Claims (7)

一端を複数のパワー半導体モジュールの配線にそれぞれ接続し、他端を入力接続点において互いに一点に接続した複数の入力抵抗と、
前記入力接続点とグラウンドとの間に接続された加算抵抗と、
前記加算抵抗の両端の電圧を積分する積分器と、
を備え、
複数のパワー半導体モジュールとグランドとの間に接続された複数の前記配線に寄生するインダクタンスから発生する電圧を演算することによって、複数のパワー半導体モジュールを備えて構成されるパワー半導体装置に流れる電流を検出する、
ことを特徴とする電流検出装置。 Multiple input resistors with one end connected to the wiring of multiple power semiconductor modules and the other end connected to each other at the input connection point.
The additional resistance connected between the input connection point and the ground,
An integrator that integrates the voltage across the adder and
Equipped with
By calculating the voltage generated from the inductance parasitic on the plurality of wirings connected between the plurality of power semiconductor modules and the ground, the current flowing through the power semiconductor device including the plurality of power semiconductor modules is calculated. To detect,
A current detector characterized by that. 請求項１において、
前記入力抵抗と前記加算抵抗とが同じ抵抗値である、
ことを特徴とする電流検出装置。 In claim 1,
The input resistance and the additive resistance have the same resistance value.
A current detector characterized by that. 請求項２において、
前記入力抵抗の一端が接続されたモジュール配線が有する誘導性リアクタンスよりも、前記加算抵抗の抵抗値が大きい、
ことを特徴とする電流検出装置。 In claim 2,
The resistance value of the additive resistance is larger than the inductive reactance of the module wiring to which one end of the input resistance is connected.
A current detector characterized by that. 撚り対線ケーブルと、
一端を複数のパワー半導体モジュールの配線にそれぞれ接続し、他端を前記撚り対線ケーブルの撚り線の一端にそれぞれ接続した複数の第１入力抵抗と、
一端を前記撚り対線ケーブルの他端の撚り線にそれぞれ接続し、他端を入力接続点において互いに一点に接続した複数の第２入力抵抗と、
前記入力接続点と、グラウンドとの間に接続された加算抵抗と、
前記加算抵抗の両端の電圧を積分する積分器と、
を備え、
複数のパワー半導体モジュールとグランドとの間に接続された複数の前記配線に寄生するインダクタンスから発生する電圧を演算することによって、複数のパワー半導体モジュールを備えて構成されるパワー半導体装置に流れる電流を検出する、
ことを特徴とする電流検出装置。 Twisted pair cable and
A plurality of first input resistors having one end connected to the wiring of a plurality of power semiconductor modules and the other end connected to one end of the twisted wire of the twisted pair cable.
A plurality of second input resistors having one end connected to the twisted wire at the other end of the twisted pair cable and the other end connected to one point at the input connection point.
The additional resistance connected between the input connection point and the ground,
An integrator that integrates the voltage across the adder and
Equipped with
By calculating the voltage generated from the inductance parasitic on the plurality of wirings connected between the plurality of power semiconductor modules and the ground, the current flowing through the power semiconductor device including the plurality of power semiconductor modules is calculated. To detect,
A current detector characterized by that. 請求項４において、
前記第１入力抵抗と前記第２入力抵抗の合計の抵抗値が、前記加算抵抗の抵抗値と同じである、
ことを特徴とする電流検出装置。 In claim 4,
The total resistance value of the first input resistance and the second input resistance is the same as the resistance value of the additive resistance.
A current detector characterized by that. 請求項４において、
前記第１入力抵抗の抵抗値は、前記撚り対線ケーブルの特性インピーダンスと同等な値である、
ことを特徴とする電流検出装置。 In claim 4,
The resistance value of the first input resistor is a value equivalent to the characteristic impedance of the twisted pair cable.
A current detector characterized by that. 請求項１または請求項４において、
前記加算抵抗の抵抗値は、前記積分器の入力インピーダンスよりも小さい、
ことを特徴とする電流検出装置。 In claim 1 or 4,
The resistance value of the additive resistor is smaller than the input impedance of the integrator.
A current detector characterized by that.
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