JP6983952B1 - Memory device for artificial intelligence operation - Google Patents

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Abstract

【課題】人工知能動作のためにデータ帯域幅が広く，電力消費がより少ないメモリ装置を提供する。【解決手段】メモリ装置２００は，複数のサブアレイ２５０−１〜２５０−４，行コントローラ，列コントローラ，複数の検知増幅器２５２，複数のサブワードラインドライバ２５１及び複数の論理回路２７０−１〜２７０−５を含む。各サブアレイは，互いに電気的に結合される。行コントローラは，サブアレイの少なくとも１つの行を制御する。列コントローラは，サブアレイの少なくとも１つの列を制御する。検知増幅器は，データアクセス操作の間に有効とされるサブアレイのそれぞれに適合される。サブワードラインドライバは，各サブアレイに隣接して配置され，サブアレイに対応する駆動信号を供給する。複数の論理回路がサブアレイに配置され，データアクセス操作を実行する。【選択図】図２PROBLEM TO BE SOLVED: To provide a memory device having a wide data bandwidth and lower power consumption for artificial intelligence operation. A memory device 200 includes a plurality of subarrays 250-1 to 250-4, a row controller, a column controller, a plurality of detection amplifiers 252, a plurality of subword line drivers 251 and a plurality of logic circuits 270-1 to 270-5. including. Each subarray is electrically coupled to each other. The row controller controls at least one row in the subarray. The column controller controls at least one column in the subarray. The detection amplifier is adapted to each of the subarrays enabled during the data access operation. The subword line driver is placed adjacent to each subarray and supplies the drive signal corresponding to the subarray. Multiple logic circuits are placed in the subarray to perform data access operations. [Selection diagram] Fig. 2

Description

本開示は，メモリ装置に関し，より詳細にはメモリ装置における機能（ＦＩＭ）に関する。 The present disclosure relates to a memory device, and more particularly to a function (FIM) in the memory device.

今日，人工知能ＡＩや機械学習アプリケーションの分野では，メモリ装置が広く使用されている。これらのアプリケーションにおいて，コントローラ及びメモリ装置の間のデータ移動は，低速であって高電力消費を引き起こす。これは，データが配線又は基板（ＲＤＬ）を介してアクセスする場合があり，従って帯域幅が基板（ＲＤＬ）における配線及び配線数によって制限されるからである。コントローラ及びメモリ装置の間におけるデータ移動は，メモリ装置に格納されたデータを計算し，そのデータを中間データとして格納することによって実行される。データ移動により，メモリ装置の帯域幅に大きなオーバーヘッドが発生し，メモリ装置の性能が低下する。 Today, memory devices are widely used in the fields of artificial intelligence AI and machine learning applications. In these applications, moving data between the controller and the memory device is slow and causes high power consumption. This is because the data may be accessed via wire or board (RDL) and therefore the bandwidth is limited by the wire and the number of wire in the board (RDL). Data movement between the controller and the memory device is performed by calculating the data stored in the memory device and storing that data as intermediate data. Data movement causes a large overhead in the bandwidth of the memory device, which reduces the performance of the memory device.

一例として，図１に示す従来のメモリ装置のブロック図を参照する。従来のメモリ装置１００は，複数のメモリセル１１０を含む。各メモリセル１１０は，複数のサブアレイ１５０に区分される。各メモリセル１１０は，行アドレスデコーダ１２０，列アドレスデコーダ１３０，複数のサブワードラインドライバ（ＳＷＤ）１５１，複数の検知増幅器（ＳＡ）１５２及び論理回路１７０を更に含んでおり，ＭＡＣとしても既知である。 As an example, refer to the block diagram of the conventional memory device shown in FIG. The conventional memory device 100 includes a plurality of memory cells 110. Each memory cell 110 is divided into a plurality of subarrays 150. Each memory cell 110 further includes a row address decoder 120, a column address decoder 130, a plurality of subword line drivers (SWD) 1511, a plurality of detection amplifiers (SA) 152, and a logic circuit 170, and is also known as a MAC. ..

サブアレイ１５０は，対応するサブワードドライバ１５１及び検知増幅器１５２に結合される。 The subarray 150 is coupled to the corresponding subword driver 151 and the detection amplifier 152.

データ移動操作としても既知のデータアクセス操作の間，メモリ装置内のデータにアクセスするように構成される。
データアクセス操作は，各サブアレイ１５０からのデータに対して，対応する検知増幅器１５２により，各検知増幅器１５２からの複数のローカルデータ線ＬＤＱを介してアクセスすることによって実行される。各列に配置されたサブアレイ１５０からのデータアクセスは，複数のメインデータラインＭＤＱを介して行われ，これはグローバルＩ／Ｏ ＧＩＯとも呼ばれる。なお，各検知増幅器１５２の間には，複数のスイッチ１５６が設けられている。スイッチ１５６は，データアクセス動作時に，メインデータラインＭＤＱとローカルデータラインＬＤＱとの間でデータを転送する。 It is configured to access the data in the memory device during a known data access operation, which is also a data move operation.
The data access operation is performed by accessing the data from each subarray 150 by the corresponding detection amplifier 152 via a plurality of local data line LDQs from each detection amplifier 152. Data access from the subarray 150 arranged in each column is performed via a plurality of main data lines MDQ, which is also called global I / O GIO. A plurality of switches 156 are provided between the detection amplifiers 152. The switch 156 transfers data between the main data line MDQ and the local data line LDQ during the data access operation.

一例として，７２個のサブアレイ１５０が９×８，即ち９行８列に配置されたメモリセル１１０の場合について説明する。 As an example, a case where 72 sub-arrays 150 are 9 × 8, that is, memory cells 110 arranged in 9 rows and 8 columns will be described.

データアクセス動作中，各列からの９ビットのデータは，各検知増幅器１５２に対応するローカルデータラインＬＤＱを介してメインデータラインＭＤＱを介してアクセスされ，
メモリセル１１０からのデータはメモリセル１１０の外側に配置された論理回路１７０により論理的に計算される。
具体的には，メモリセル１１０内の全てのサブアレイにアクセスするため，メインデータラインＭＤＱは，データアクセス動作中にデータにアクセスするように使用される。言い換えれば，サブアレイ１５０の８列に対応する８本のメインデータラインＭＤＱが使用されて，メモリセル１１０の７２ビットデータにアクセス可能とされている。ローカルデータラインＬＤＱは，メインデータラインＭＤＱよりも短いことに留意されたい。データアクセス操作中，各９ビットデータは長いメインデータラインＭＤＱを介してアクセスされる。その結果，消費電力が増加し，メモリ装置の帯域幅のオーバーヘッドが増加する。これに加えて，データライン増幅器は，主データ線ＭＤＱのそれぞれに適合され，長いデータ線を介してデータにアクセスする構成とされている。 During the data access operation, the 9-bit data from each column is accessed via the main data line MDQ via the local data line LDQ corresponding to each detection amplifier 152.
The data from the memory cell 110 is logically calculated by the logic circuit 170 arranged outside the memory cell 110.
Specifically, in order to access all the subarrays in the memory cell 110, the main data line MDQ is used to access the data during the data access operation. In other words, eight main data lines MDQ corresponding to eight columns of the sub-array 150 are used to access the 72-bit data of the memory cell 110. Note that the local data line LDQ is shorter than the main data line MDQ. During the data access operation, each 9-bit data is accessed via the long main data line MDQ. As a result, power consumption increases and the bandwidth overhead of the memory device increases. In addition to this, the data line amplifier is adapted to each of the main data lines MDQ and is configured to access data via long data lines.

メモリ装置における帯域幅のオーバーヘッドと，増大する電力消費を克服する必要性に鑑み，この技術分野の特定のアプリケーションに対して，データ帯域幅が広く，電力消費の少ないメモリ装置の機能を開発することが望ましい。 Given the bandwidth overhead of memory devices and the need to overcome increased power consumption, develop the functionality of memory devices with high data bandwidth and low power consumption for specific applications in this art. Is desirable.

従って，本発明は，人工知能動作のためにデータ帯域幅が広く，電力消費がより少ないメモリ装置を提供するものである。 Therefore, the present invention provides a memory device with a wide data bandwidth and low power consumption for artificial intelligence operation.

本開示のメモリ装置は，複数のサブアレイ，行コントローラ，列コントローラ，複数の検知増幅器，複数のサブワードラインドライバ及び複数の論理回路を含む。各サブアレイは，互いに電気的に結合される。行コントローラは，サブアレイの少なくとも１つの行を制御するように構成される。列コントローラは，サブアレイの少なくとも１つの列を制御するように構成される。検知増幅器は，データアクセス動作中に有効にされるサブアレイのそれぞれに適合される。サブワードラインドライバは，各サブアレイに隣接して配置され，サブアレイに対応する駆動信号を供給する。複数の論理回路は，サブアレイに配置され，データアクセス動作を実行するように構成される。 The memory device of the present disclosure includes a plurality of subarrays, a row controller, a column controller, a plurality of detection amplifiers, a plurality of subword line drivers, and a plurality of logic circuits. Each subarray is electrically coupled to each other. The row controller is configured to control at least one row in the subarray. The column controller is configured to control at least one column in the subarray. The detection amplifier is adapted to each of the subarrays enabled during data access operation. The subword line driver is placed adjacent to each subarray and supplies the drive signal corresponding to the subarray. Multiple logic circuits are arranged in subarrays and configured to perform data access operations.

上記の構成に基づき，本開示の実施形態では，サブアレイ内の複数の論理回路を採用することにより，サブアレイからのより多くのビットを同時に計算することができ，それによってメモリ装置における機能を実行する。これに加えて，メインデータラインＭＤＱの代わりにローカルデータラインＬＤＱを使用してデータアクセス操作中にデータにアクセスすることにより，データアクセス操作中におけるメモリ装置の電力消費が低減される。更に，データアクセス動作中に，メインデータラインＭＤＱの代わりにローカルデータラインＬＤＱを使用することにより，データライン増幅器が回避され，したがって，電力消費が一層低減される。 Based on the above configuration, in the embodiments of the present disclosure, by adopting a plurality of logic circuits in the sub-array, more bits from the sub-array can be calculated simultaneously, thereby performing a function in the memory device. .. In addition, by using the local data line LDQ instead of the main data line MDQ to access the data during the data access operation, the power consumption of the memory device during the data access operation is reduced. Further, by using the local data line LDQ instead of the main data line MDQ during the data access operation, the data line amplifier is avoided and therefore the power consumption is further reduced.

上述した事項をより理解し易くするため，以下，図面に示される幾つかの実施形態について詳述する。 In order to make the above matters easier to understand, some embodiments shown in the drawings will be described in detail below.

添付図面は，本開示の更なる理解を可能とするために含まれており，本明細書に組み込まれてその一部を構成するものである。図面は，本開示の例示的な実施形態を示し，明細書と共に本開示に係る原理の説明に資するものである。
従来のメモリ装置を示すブロック図である。 本開示の例示的な一実施形態に係るメモリ装置のブロック図である。 本開示の例示的な一実施形態に係るメモリ装置のブロック図である。 The accompanying drawings are included to enable further understanding of the present disclosure and are incorporated herein by reference. The drawings show exemplary embodiments of the present disclosure and, together with the specification, contribute to the explanation of the principles of the present disclosure.
It is a block diagram which shows the conventional memory apparatus. It is a block diagram of the memory apparatus which concerns on one Embodiment of this disclosure. It is a block diagram of the memory apparatus which concerns on one Embodiment of this disclosure.

図２は，本開示の例示的な実施形態に係るメモリ装置のブロック図である。図２を参照すると，メモリ装置２００は，複数のメモリセル２１０を含む。各メモリセル２１０は，複数のサブアレイ２５０に区分される。各メモリセル２１０におけるサブアレイ２５０の数は，メモリ装置２００の密度に従って決定される。 FIG. 2 is a block diagram of a memory device according to an exemplary embodiment of the present disclosure. Referring to FIG. 2, the memory device 200 includes a plurality of memory cells 210. Each memory cell 210 is divided into a plurality of subarrays 250. The number of sub-arrays 250 in each memory cell 210 is determined according to the density of the memory device 200.

メモリ装置２００は，揮発性メモリ装置及び／又は不揮発性メモリ装置で構成することができる。すなわち，本開示において，メモリ装置２００の形式は限定されるものではない。メモリ装置２００は，複数のメモリセルを含み，典型的には各メモリセル毎に８個ないし７２個のサブアレイを含む。 The memory device 200 can be composed of a volatile memory device and / or a non-volatile memory device. That is, in the present disclosure, the format of the memory device 200 is not limited. The memory device 200 includes a plurality of memory cells, typically 8 to 72 subarrays for each memory cell.

各メモリセル２１０は，行アドレスデコーダ２２０，行コントローラ２２５，列アドレスデコーダ２３０，列コントローラ２３５，複数のサブワードラインドライバ（ＳＷＤ）２５１，複数の検知増幅器（ＳＡ）２５２及び複数の論理回路２７０を更に含む。 Each memory cell 210 further includes a row address decoder 220, a row controller 225, a column address decoder 230, a column controller 235, a plurality of subword line drivers (SWD) 251, a plurality of detection amplifiers (SA) 252, and a plurality of logic circuits 270. include.

サブアレイ２５０は，複数のサブワードラインドライバ２５１及び検知増幅器２５２に結合される。言い換えると，各サブアレイは，少なくとも１つのサブワードラインドライバ２５１と，１つの検知増幅器２５２を含む。サブワードラインドライバ２５１は，サブアレイ２５０の両側に隣接して配置され，サブアレイ２５０に対応する駆動信号を供給するように構成される。サブアレイ２５０は，内部データバスによって内部接続される。サブアレイ２５０間におけるデータ移動及び／又はデータアクセス操作は，内部データバスによって実行される。 The sub-array 250 is coupled to a plurality of sub-word line drivers 251 and a detection amplifier 252. In other words, each subarray includes at least one subwordline driver 251 and one detection amplifier 252. The subword line driver 251 is arranged adjacent to both sides of the subarray 250 and is configured to supply a drive signal corresponding to the subarray 250. The sub-array 250 is internally connected by an internal data bus. Data movement and / or data access operations between subarrays 250 are performed by the internal data bus.

サブアレイ２５０は，第１部サブアレイ２５０−１，第２部サブアレイ２５０−２，第３部サブアレイ２５０−３及び第４部サブアレイ２５０−４に分割される。第１部サブアレイ２５０−１，第２部２５０−２，第３部サブアレイ２５０−３及び第４部サブアレイ２５０−４は，順次に配置されていることに留意されたい。 The sub-array 250 is divided into a first part sub-array 250-1, a second part sub-array 250-2, a third part sub-array 250-3, and a fourth part sub-array 250-4. It should be noted that the first part sub-array 250-1, the second part 250-2, the third part sub-array 250-3 and the fourth part sub-array 250-4 are arranged in order.

行コントローラ２２５及び列コントローラ２３５は，アドレスレジスタ（図示せず）から制御信号を受信して，サブアレイ２５０に対応するデータにアクセスすることができる。行コントローラ２２５は，サブアレイ２５０の行を制御するように構成される。同様に，列コントローラ２３５は，サブアレイ２５０の列を制御するように構成される。本開示におけるアクセスデータは，読み取り操作，書き込み操作及び／又はバックアップ操作を指す。すなわち，本開示におけるアクセスデータの機能は，限定されるものではない。データにアクセスするためのアドレスレジスタからの制御信号に基づいて，行コントローラ２２５は，行制御信号を行アドレスデコーダ２２０に供給する。他方，列コントローラ２３５は，列制御信号を列アドレスデコーダ２３０に供給する。 The row controller 225 and the column controller 235 can receive a control signal from an address register (not shown) to access the data corresponding to the subarray 250. The row controller 225 is configured to control the rows of the subarray 250. Similarly, the column controller 235 is configured to control the columns of the subarray 250. The access data in the present disclosure refers to a read operation, a write operation, and / or a backup operation. That is, the function of the access data in the present disclosure is not limited. Based on the control signal from the address register for accessing the data, the row controller 225 supplies the row control signal to the row address decoder 220. On the other hand, the column controller 235 supplies the column control signal to the column address decoder 230.

行アドレスデコーダ２２０は，各メモリセル２１０に関連付けられ，メモリセル２１０における少なくとも１つの行を選択するように構成される。同様に，列アドレスデコーダ２３０は，各メモリセル２１０に関連付けられ，メモリセル２１０における少なくとも１つの列を選択するように構成される。 The row address decoder 220 is associated with each memory cell 210 and is configured to select at least one row in the memory cell 210. Similarly, the column address decoder 230 is associated with each memory cell 210 and is configured to select at least one column in the memory cell 210.

検知増幅器２５２は，各サブアレイ２５０に適合される。検知増幅器２５２は，サブアレイ２５０におけるデータアクセス動作中に有効化／無効化される。 The detection amplifier 252 is adapted to each subarray 250. The detection amplifier 252 is enabled / disabled during the data access operation in the subarray 250.

ＭＡＣ２７０としても既知である複数の論理回路が，サブアレイ２５０内に配置される。論理回路２７０は，データアクセス操作を実行するように構成される。具体的には，サブアレイ２５０の各対間には列方向に１つの論理回路が配置され，サブアレイ２５０の列方向縁部の両側に１つの論理回路が配置される。言い換えれば，この配列により，少なくとも１つの論理回路２７０が，各サブアレイ２５０に対して列方向で隣接して配置される。 A plurality of logic circuits, also known as MAC270, are arranged in the subarray 250. The logic circuit 270 is configured to perform a data access operation. Specifically, one logic circuit is arranged in the column direction between each pair of the sub-array 250, and one logic circuit is arranged on both sides of the column-direction edge portion of the sub-array 250. In other words, this arrangement arranges at least one logic circuit 270 adjacent to each subarray 250 in the column direction.

論理回路２７０は，第１論理回路２７０−１，第２論理回路２７０−２，第３論理回路２７０−３，第４論理回路２７０−４及び第５論理回路２７０−５を含む。第１論理回路２７０−１は，列方向において第１部サブアレイ２５０−１に隣接して配置される。第２論理回路２７０−２は，列方向において第１部サブアレイ２５０−１と第２部サブアレイ２５０−２との間に配置される。第３論理回路２７０−３は，列方向において，第２部サブアレイ２５０−２と第３部サブアレイ２５０−３との間に配置される。第４論理回路２７０−４は，列方向において，第３部サブアレイ２５０−３と第４部サブアレイ２５０−４との間に配置される。第５論理回路２７０−５は，列方向において第４部サブアレイ２５０−４に隣接して配置される。 The logic circuit 270 includes a first logic circuit 270-1, a second logic circuit 270-2, a third logic circuit 270-3, a fourth logic circuit 270-4, and a fifth logic circuit 270-5. The first logic circuit 700-1 is arranged adjacent to the first part subarray 250-1 in the column direction. The second logic circuit 270-2 is arranged between the first part subarray 250-1 and the second part subarray 250-2 in the column direction. The third logic circuit 270-3 is arranged between the second part subarray 250-2 and the third part subarray 250-3 in the column direction. The fourth logic circuit 270-4 is arranged between the third part sub-array 250-3 and the fourth part sub-array 250-4 in the column direction. The fifth logic circuit 270-5 is arranged adjacent to the fourth sub-array 250-4 in the column direction.

サブアレイ２５０の部数がｎである場合，メモリ装置２００内における論理回路２７０の数は，ｎ＋１であり，ここにｎは正の整数であることに留意されたい。 Note that when the number of copies of the subarray 250 is n, the number of logic circuits 270 in the memory device 200 is n + 1, where n is a positive integer.

サブアレイ２５０内におけるデータアクセス操作は，サブアレイ２５０に格納されたデータを論理回路２７０により論理計算することによって実行される。言い換えれば，論理計算を実行するためにサブアレイ２５０内に論理回路２７０を配置するは，メモリ装置２００における機能として既知である。 The data access operation in the sub-array 250 is executed by logically calculating the data stored in the sub-array 250 by the logic circuit 270. In other words, arranging the logic circuit 270 in the subarray 250 to execute the logical calculation is known as a function in the memory device 200.

データアクセス動作は，読み出し操作，書き込み操作，読み出し及び計算操作，読み出し及び書き戻し操作，メモリ装置２００内における別のアドレス動作への読み出し及び書き込み操作を含む。 The data access operation includes a read operation, a write operation, a read and calculation operation, a read and write operation, and a read and write operation to another address operation in the memory device 200.

各サブアレイ２５０に隣接して，複数の論理回路２７０のうちの少なくとも１つの論理回路が配置されることに留意されたい。言い換えると，各サブアレイ２５０におけるデータアクセス操作は，複数の論理回路２７０のうち，列方向において各サブアレイ２５０に隣接して配置される少なくとも１つの論理回路によって実行される。具体的には，一対のサブアレイ２５０の間に少なくとも１つの論理回路２７０が配置され，サブアレイ２５０の列方向の両側に少なくとも１つの論理回路２７０が配置される。言い換えれば，サブアレイ２５０からのデータは，各検知増幅器２５２からの複数のローカルデータラインＬＤＱを介して，対応する検知増幅器２５２により直接アクセスされるものである。 Note that at least one of the plurality of logic circuits 270 is arranged adjacent to each sub-array 250. In other words, the data access operation in each sub-array 250 is performed by at least one logic circuit of the plurality of logic circuits 270 arranged adjacent to each sub-array 250 in the column direction. Specifically, at least one logic circuit 270 is arranged between the pair of sub-arrays 250, and at least one logic circuit 270 is arranged on both sides of the sub-array 250 in the column direction. In other words, the data from the subarray 250 is directly accessed by the corresponding detection amplifier 252 via the plurality of local data lines LDQ from each detection amplifier 252.

一例として，メモリセル１１０には，７２個のサブアレイが９×８に配置されている。すなわち，サブアレイ２５０の配置は９行８列である。 As an example, 72 sub-arrays are arranged in 9 × 8 in the memory cell 110. That is, the arrangement of the sub-array 250 is 9 rows and 8 columns.

幾つかの実施形態では，メモリセル１１０の行数（Ｍ）及び列数（Ｎ）はＭ×Ｎとして表され，Ｍ及びＮは正の整数値である。Ｍ及びＮの値は，メモリセル１１０内におけるサブアレイ２５０の数に従って決定される。 In some embodiments, the number of rows (M) and the number of columns (N) of the memory cells 110 are represented as M × N, where M and N are positive integer values. The values of M and N are determined according to the number of subarrays 250 in the memory cell 110.

データアクセス操作の間，各サブアレイ２５０からの４ビットデータは，ローカルデータラインＬＤＱを介して対応する検知増幅器２５２によりアクセスされ，論理回路２７０は，メモリセル２１０内におけるデータの論理計算を実行する。 During the data access operation, the 4-bit data from each subarray 250 is accessed by the corresponding detection amplifier 252 via the local data line LDQ, and the logic circuit 270 performs a logical calculation of the data in the memory cell 210.

上記に基づき，ローカルデータ線ＬＤＱを用いて論理回路でサブアレイにアクセスするデータアクセス操作の間，メインデータ線ＭＤＱを介してサブアレイにおけるデータにアクセスする場合と比較して，消費電力が少ない。ローカルデータラインＬＤＱを直接使用して論理回路によりデータにアクセスすれば，データアクセス操作中により多くのデータを同時に計算することができる。これに加えて，データアクセス操作の間，メインデータラインＭＤＱの代わりにローカルデータラインＬＤＱを使用することにより，データライン増幅器が回避され，従ってメモリ装置の電力消費が一層低減される。 Based on the above, during the data access operation of accessing the sub-array in the logic circuit using the local data line LDQ, the power consumption is lower than that of accessing the data in the sub-array via the main data line MDQ. If the data is accessed by a logic circuit using the local data line LDQ directly, more data can be calculated at the same time during the data access operation. In addition, by using the local data line LDQ instead of the main data line MDQ during the data access operation, the data line amplifier is avoided and thus the power consumption of the memory device is further reduced.

図３は，本開示の例示的な実施形態に係るメモリ装置のブロック図である。メモリ装置３００は，複数のメモリセル３１０を含む。各メモリセル３１０は，複数のサブアレイ３５０に区分される。各メモリセル３１０におけるサブアレイ３５０の数は，メモリ装置３００の密度に従って決定される。 FIG. 3 is a block diagram of a memory device according to an exemplary embodiment of the present disclosure. The memory device 300 includes a plurality of memory cells 310. Each memory cell 310 is divided into a plurality of subarrays 350. The number of sub-arrays 350 in each memory cell 310 is determined according to the density of the memory device 300.

各メモリセル３１０は，行アドレスデコーダ３２０，行コントローラ３２５，列アドレスデコーダ３３０，列コントローラ３３５，複数のサブラインワードドライバ（ＳＷＤ）３５１，複数の検知増幅器（ＳＡ）３５２及び複数の論理回路３７０を更に含む。 Each memory cell 310 further includes a row address decoder 320, a row controller 325, a column address decoder 330, a column controller 335, a plurality of subline word drivers (SWD) 3511, a plurality of detection amplifiers (SA) 352, and a plurality of logic circuits 370. include.

メモリセル３１０は，図２に示した複数のメモリセル２１０とそれぞれ同様である点に留意されたい。従って，メモリ装置３００におけるメモリセル３１０の詳細な説明は省略する。 Note that the memory cell 310 is similar to the plurality of memory cells 210 shown in FIG. Therefore, a detailed description of the memory cell 310 in the memory device 300 will be omitted.

検知増幅器３５２は，各サブアレイ３５０に適合されている。検知増幅器３５２は，サブアレイ３５０におけるデータアクセス操作中に有効化／無効化される。 The detection amplifier 352 is adapted to each subarray 350. The detection amplifier 352 is enabled / disabled during a data access operation on the subarray 350.

サブアレイ３５０は，第１部サブアレイ３５０−１及び第２部サブアレイ３５０−２に区分される。第１部サブアレイ３５０−１及び第２部サブアレイ３５０−２は，順次に配置される。サブアレイ３５０には，ＭＡＣとしても既知の複数の論理回路３７０が配置される。論理回路３７０は，データアクセス操作を実行するように構成される。具体的には，複数の論理回路３７０のうちの１つの論理回路がサブアレイ３５０の中央に配置され，複数の論理回路３７０のうちの１つの論理回路がサブアレイ３５０の列方向の縁部の各側に配置される。 The sub-array 350 is divided into a first part sub-array 350-1 and a second part sub-array 350-2. The first part sub-array 350-1 and the second part sub-array 350-2 are sequentially arranged. A plurality of logic circuits 370, also known as MACs, are arranged in the sub-array 350. The logic circuit 370 is configured to perform a data access operation. Specifically, one logic circuit of the plurality of logic circuits 370 is arranged in the center of the sub-array 350, and one logic circuit of the plurality of logic circuits 370 is located on each side of the column direction edge of the sub-array 350. Is placed in.

論理回路３７０は，第１論理回路３７０−１，第２論理回路３７０−２及び第３論理回路３７０−３を含む。第１論理回路３７０−１は，列方向において第１部サブアレイ３５０−１に隣接して配置される。第２論理回路３７０−２は，列方向において第１部サブアレイ３５０−１と第２部サブアレイ３５０−２との間に配置される。第３論理回路３７０−３は，列方向において第２部サブアレイ３５０−２に隣接して配置される。 The logic circuit 370 includes a first logic circuit 370-1, a second logic circuit 370-2, and a third logic circuit 370-3. The first logic circuit 700-1 is arranged adjacent to the first sub-array 350-1 in the column direction. The second logic circuit 370-2 is arranged between the first part sub-array 350-1 and the second part sub-array 350-2 in the column direction. The third logic circuit 370-3 is arranged adjacent to the second part subarray 350-2 in the column direction.

サブアレイ３５０の部数がｎである場合，メモリ装置３００における論理回路３７０の数はｎ＋１であり，ここにｎは正の整数であることに留意されたい。 Note that when the number of copies of the subarray 350 is n, the number of logic circuits 370 in the memory device 300 is n + 1, where n is a positive integer.

サブアレイ３５０のデータアクセス操作は，サブアレイ３５０に格納されたデータを論理計算することによって，論理回路３７０によって実行される。言い換えると，サブアレイ３５０内に論理回路３７０を配置することにより，メモリ装置３００の機能としてる論理計算を実行する。 The data access operation of the sub-array 350 is executed by the logic circuit 370 by logically calculating the data stored in the sub-array 350. In other words, by arranging the logic circuit 370 in the sub-array 350, the logical calculation as a function of the memory device 300 is executed.

各サブアレイ３５０におけるデータアクセス操作は，列方向において，少なくとも１つの論理回路３７０をサブアレイ３５０の中央に配置し，少なくとも１つの論理回路をサブアレイ３５０の各側に配置することによって実行される。 The data access operation in each sub-array 350 is performed by arranging at least one logic circuit 370 in the center of the sub-array 350 and at least one logic circuit on each side of the sub-array 350 in the column direction.

データアクセス操作は，読み出し操作，書き込み操作，読み出し及び計算操作，読み出し及び書き戻し操作，メモリ装置３００における別のアドレスに対する読み出し及び書き込み操作を含む。 The data access operation includes a read operation, a write operation, a read and calculation operation, a read and write operation, and a read and write operation to another address in the memory device 300.

詳細には，サブアレイ３５０からのデータは，各検知増幅器３５２からの複数のローカルデータラインＬＤＱを介して，対応する検知増幅器３５２によって直接アクセスされる。 Specifically, the data from the subarray 350 is accessed directly by the corresponding detection amplifier 352 via a plurality of local data line LDQs from each detection amplifier 352.

一例として，９×８に配列された７２個のサブアレイを有するメモリセル１１０の場合，すなわちサブアレイ３５０が９行８列で配置される場合，データアクセス操作の間，サブアレイ３５０の各対からの８ビットデータ，すなわち各サブアレイ３５０からの４ビットデータは，ローカルデータラインＬＤＱを介して対応する検知増幅器３５２によりアクセスされ，論理回路３７０はメモリセル３１０のデータの論理計算を実行する。 As an example, in the case of a memory cell 110 having 72 subarrays arranged in 9x8, i.e., when the subarray 350s are arranged in 9 rows and 8 columns, 8 from each pair of subarrays 350 during a data access operation. The bit data, i.e., the 4-bit data from each sub-array 350, is accessed by the corresponding detection amplifier 352 via the local data line LDQ, and the logic circuit 370 performs a logical calculation of the data in the memory cells 310.

上記に基づき，ローカルデータ線ＬＤＱを用いて論理回路でサブアレイにアクセスするデータアクセス操作では，メインデータ線ＭＤＱを介してサブアレイのデータにアクセスする場合と比較して，消費電力が少ない。ローカルデータラインＬＤＱを直接使用して論理回路によりデータにアクセスすれば，データアクセス操作中により多くのデータを同時に計算することができる。これに加えて，データアクセス操作に，メインデータラインＭＤＱの代わりにローカルデータラインＬＤＱを使用すれば，データライン増幅器が回避され，従ってメモリ装置の電力消費が更に低減される。この配列は，論理回路３７０をサブアレイ３５０の中央に配置するものであり，列方向において各サブアレイ３５０に対して少なくとも１つの論理回路３７０を隣接させて配置する場合よりも少数のローカルデータラインＬＤＱが使用され，それにより消費電力が更に低減される。すなわち，各サブアレイ３５０に隣接させて少なくとも１つの論理回路３７０を配置する場合と比較して，５０％の消費電力削減が可能である。論理回路をサブアレイの中央に配置すれば，列方向において各サブアレイに少なくとも１つの論理回路を隣接させて配置する場合と比較してデータラインＬＤＱの数を減少させ，メモリ装置の電力消費を更に低減することができる。 Based on the above, the data access operation for accessing the sub-array in the logic circuit using the local data line LDQ consumes less power than the case of accessing the data in the sub-array via the main data line MDQ. If the data is accessed by a logic circuit using the local data line LDQ directly, more data can be calculated at the same time during the data access operation. In addition to this, using a local data line LDQ instead of the main data line MDQ for data access operations avoids the data line amplifier and thus further reduces the power consumption of the memory device. This array arranges the logic circuits 370 in the center of the sub-array 350, and has fewer local data line LDQs than when at least one logic circuit 370 is placed adjacent to each sub-array 350 in the column direction. It is used, which further reduces power consumption. That is, it is possible to reduce power consumption by 50% as compared with the case where at least one logic circuit 370 is arranged adjacent to each sub-array 350. If the logic circuit is arranged in the center of the sub-array, the number of data line LDQs is reduced and the power consumption of the memory device is further reduced as compared with the case where at least one logic circuit is arranged adjacent to each sub-array in the column direction. can do.

要約すると，本開示の実施形態において，メモリセル内のデータアクセス動作は，サブアレイに配置されたローカルデータラインＬＤＱを介して複数の論理回路を使用することによって実行され，より多くのデータに対する同時アクセスが可能である。これに加えて，ローカルデータラインＬＤＱが短いため，データアクセス操作時の消費電力が低減される。更に，サブアレイ内のデータにアクセスするためにメインデータラインＭＤＱを回避することにより，メモリ装置におけるデータアクセス操作中に長いメインデータラインＭＤＱを増幅するためのデータライン増幅器が不要になり，これによってメモリ装置の消費電力が一層低減される。 In summary, in the embodiments of the present disclosure, the data access operation in the memory cell is performed by using multiple logic circuits via the local data line LDQ arranged in the subarray, and simultaneous access to more data is performed. Is possible. In addition to this, the short local data line LDQ reduces power consumption during data access operations. In addition, avoiding the main data line MDQ to access the data in the subarray eliminates the need for a data line amplifier to amplify the long main data line MDQ during data access operations in the memory device, thereby eliminating the memory. The power consumption of the device is further reduced.

本開示の範囲又は精神から逸脱することなく，開示された実施形態について様々な修正及び変更が可能であることは，当業者には明らかである。すなわち，本開示は，以下の特許請求の範囲及びその均等範囲に含まれる限度で行われる修正及び変形を網羅することを意図するものである。 It will be apparent to those skilled in the art that various modifications and changes may be made to the disclosed embodiments without departing from the scope or spirit of the present disclosure. That is, the present disclosure is intended to cover the modifications and modifications made within the scope of the claims and their equivalents.

本発明によれば，人工知能動作のために，データ帯域幅が広く，電力消費が少ないメモリ装置が提供される。 According to the present invention, a memory device having a wide data bandwidth and low power consumption is provided for artificial intelligence operation.

１００，２００，３００ 記憶装置
１１０，２１０，３１０ メモリセル
１２０，２２０，３２０ 行アドレスデコーダ
２２５，３２５ 行アドレスコントローラ
１３０，２３０，３３０ 列アドレスデコーダ
２３５，３３５ 列アドレスコントローラ
１５０，２５０，３５０ サブアレイ
２５０−１，３５０−１ 第１部サブアレイ
２５０−２，３５０−２ 第２部サブアレイ
２５０−３ 第３部サブアレイ
２５０−４ 第４部サブアレイ
１５１，２５２，３５１ サブワードドライバ
１５２，２５２，３５２ 検知増幅器
１７０，２７０，３７０ 論理回路（ＭＡＣ）
２７０−１，３７０−１ 第１論理回路
２７０−２，３７０−２ 第２論理回路
２７０−３，３７０−３ 第３論理回路
２７０−４ 第４論理回路
２７０−５ 第５論理回路
ＳＡ 検知増幅器
ＬＤＱ ローカルデータライン
ＭＤＱ メインデータライン
100,200,300 Storage device 110,210,310 Memory cell 120,220,320 Row address decoder 225,325 Row address controller 130,230,330 Column address decoder 235,335 Column address controller 150,250,350 Subarray 250- 1,350-1 Part 1 Subarray 250-2, 350-2 Part 2 Sub Array 250-3 Part 3 Sub Array 250-4 Part 4 Sub Array 151,252,351 Subword Driver 152,252,352 Detection Amplifier 170, 270,370 Logic Circuit (MAC)
270-1, 370-1 1st logic circuit 270-2, 370-2 2nd logic circuit 270-3, 370-3 3rd logic circuit 270-4 4th logic circuit 270-5 5th logic circuit SA detection amplifier LDQ local data line MDQ main data line

Claims (7)

互いに電気的に結合された複数のサブアレイと、
前記サブアレイの少なくとも１つの行を制御するための行コントローラと、
前記サブアレイの少なくとも１つの列を制御するための列コントローラと、
データアクセス動作中に使用可能にされる前記サブアレイにそれぞれ適合された複数の検知増幅器と、
前記サブアレイにそれぞれ隣接して配置され，前記サブアレイに対応する駆動信号を供給する複数のサブワードラインドライバと、
前記サブアレイに配置され，データアクセス操作を実行するための複数の論理回路と、を備え、
前記サブアレイが第１部サブアレイ及び第２部サブアレイに分割され，
前記第１部サブアレイ及び前記第２部サブアレイが順次に配置されており，
前記論理回路が第１論理回路，第２論理回路及び第３論理回路を備え，
前記第１の論理回路が列方向で前記第１部サブアレイに隣接して配置され，前記第２論理回路が列方向で前記第１論理回路及び前記第２論理回路の間に配置され，前記第３論理回路が列方向で前記第２部サブアレイに隣接して配置される，メモリ装置。 With multiple subarrays electrically coupled to each other,
A row controller for controlling at least one row of the subarray,
A column controller for controlling at least one column of the subarray,
Multiple detection amplifiers, each adapted to the sub-array, enabled during data access operation,
A plurality of subword line drivers arranged adjacent to each of the subarrays and supplying drive signals corresponding to the subarrays.
A plurality of logic circuits, which are arranged in the sub-array and for performing data access operations, are provided .
The sub-array is divided into a first part sub-array and a second part sub-array.
The first part sub-array and the second part sub-array are sequentially arranged.
The logic circuit includes a first logic circuit, a second logic circuit, and a third logic circuit.
The first logic circuit is arranged adjacent to the first part subarray in the column direction, and the second logic circuit is arranged between the first logic circuit and the second logic circuit in the column direction. 3 A memory device in which logic circuits are arranged adjacent to the second part subarray in the column direction. 請求項１に記載のメモリ装置であって，前記サブアレイは，前記第１部サブアレイ，前記第２部サブアレイ，第３部サブアレイ及び第４部サブアレイに分割され，
前記第１部サブアレイ，前記第２部サブアレイ，前記第３部サブアレイ及び前記第４部サブアレイは，順次に配置されている，メモリ装置。 A memory device according to claim 1, wherein the sub-array, the first part subarray, the second part subarray is divided into Part 3 subarrays and Part 4 subarrays,
A memory device in which the first part sub-array, the second part sub-array, the third part sub-array, and the fourth part sub-array are sequentially arranged. 請求項２に記載のメモリ装置であって，前記論理回路は，前記第１論理回路，前記第２論理回路，前記第３論理回路，第４論理回路及び第５論理回路を備え，
前記第１論理回路が列方向で前記第１部サブアレイに隣接して配置され，前記第２論理回路が列方向で前記第１部サブアレイ及び前記第２部サブアレイの間に配置され，前記第３論理回路が列方向で前記第２部サブアレイ及び前記第３部サブアレイの間に配置され，前記第４論理回路が列方向で前記第３部サブアレイ及び前記第４部サブアレイの間に配置され，前記第５論理回路が列方向で前記第４部サブアレイに隣接して配置される，メモリ装置。 A memory device according to claim 2, wherein the logic circuit, the first logic circuit, said second logic circuit comprises a third logic circuit, the fourth logic circuit and the fifth logic circuit,
The first logic circuit is arranged adjacent to the first part subarray in the column direction, and the second logic circuit is arranged between the first part subarray and the second part subarray in the column direction. The logic circuit is arranged in the column direction between the second part sub-array and the third part sub-array, and the fourth logic circuit is arranged in the column direction between the third part sub-array and the fourth part sub-array. A memory device in which a fifth logic circuit is arranged adjacent to the fourth sub-array in the column direction. 請求項１に記載のメモリ装置であって，前記サブアレイ内におけるデータアクセス動作は，前記サブアレイに格納されたデータを，前記サブアレイに隣接して配置された前記論理回路により論理計算することによって実行される，メモリ装置。 In the memory device according to claim 1, the data access operation in the sub-array is executed by logically calculating the data stored in the sub-array by the logic circuit arranged adjacent to the sub-array. Memory device. 請求項１に記載のメモリ装置であって、
前記サブアレイの各々からのデータアクセス操作を実行し，かつ，データを前記サブアレイ内に配置された複数の論理回路に転送するように構成された複数のローカルデータラインを更に備える，メモリ装置。 The memory device according to claim 1.
A memory device further comprising a plurality of local data lines configured to perform data access operations from each of the subarrays and transfer data to a plurality of logic circuits arranged within the subarray. 請求項１に記載のメモリ装置であって，前記データアクセス操作は，読み取り操作，又は書き込み操作，又は読み取り及び計算操作，又は読み取り及び書き戻し操作，又はメモリ装置内の別のアドレスへの読み取り及び書き込み操作である，メモリ装置。 The memory device according to claim 1, wherein the data access operation is a read operation, a write operation, a read and calculation operation, a read and write operation, or a read and write operation to another address in the memory device. A memory device that is a write operation. 請求項１に記載のメモリ装置であって，前記論理回路はＭＡＣである，メモリ装置。 The memory device according to claim 1, wherein the logic circuit is a MAC.
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