JP6962526B1 - ニューラルネットワークアクセラレータランタイム再構成可能性 - Google Patents
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Abstract
Description
本発明は、ニューラルネットワークアクセラレータランタイム再構成可能性に関する。より具体的には、本発明の例示的実施形態は、ニューラルネットワークアクセラレータランタイム再構成可能性を利用した推論の構成と実行に関する。
Claims (22)
- 蓄積メモリと、
入力値に数学的演算を実行するように構成された複数の畳み込みモジュールと、
前記複数の畳み込みモジュールから出力された値を合計するように構成された複数の加算器モジュールと、
各畳み込みモジュールが、各加算器モジュールと、前記蓄積メモリとに直接接続を有し、各加算器モジュールが前記蓄積メモリに直接接続を有するように、前記複数の畳み込みモジュールと、前記複数の加算器モジュールと、前記蓄積メモリとを接続する複数の畳み込み出力インターコネクトと、
畳み込み出力接続スキームに応じて、畳み込み出力インターコネクトを開閉するように構成され、これにより、各畳み込みモジュールは、前記複数の畳み込み出力インターコネクトを通じた、前記蓄積メモリまたは前記複数の加算器モジュールの1つに対する開直接接続が1を超えないようになる、畳み込み出力インターコネクト制御モジュールと、
を備える、デバイス。 - 前記複数の畳み込みモジュールのそれぞれと通信し、前記入力値を格納する入力データメモリと、
前記複数の畳み込みモジュールの動作を同期させるように構成された1つまたは複数のシーケンサモジュールと、
をさらに備える、請求項1に記載のデバイス。 - 前記入力データメモリおよび前記複数の畳み込みモジュールと通信し、複数のインデクスを含むラインバッファと、
各畳み込みモジュールが、各インデクスと、前記入力データメモリとに直接接続を有するように、前記複数のインデクスと、前記複数の畳み込みモジュールと、前記入力データメモリとを接続する複数の畳み込み入力インターコネクトと、
畳み込み入力接続スキームに応じて畳み込み入力インターコネクトを開閉するように構成され、これにより、各畳み込みモジュールは、前記複数の畳み込み入力インターコネクトを通じた、前記入力データメモリまたは前記複数のインデクスの1つに対する開直接接続が1を超えないようになる、畳み込み入力インターコネクト制御モジュールと、
をさらに備える、請求項2に記載のデバイス。 - 前記蓄積メモリは、書き込み可能メモリブロックの蓄積メモリアロケーションである、請求項1から3のいずれか一項に記載のデバイス。
- 前記書き込み可能メモリブロックは、再構成可能バンク幅を有する、請求項4に記載のデバイス。
- 前記蓄積メモリアロケーションの各バンクは、前記書き込み可能メモリブロックの連続したバンクの仮想的な組み合わせである、請求項5に記載のデバイス。
- 前記書き込み可能メモリブロックは、前記入力値を格納する、入力データメモリアロケーションをさらに含む、請求項4から6のいずれか一項に記載のデバイス。
- 前記畳み込み出力接続スキームは、前記複数の加算器モジュールの内の共通加算器モジュールに対する開直接接続を有する、前記複数の畳み込みモジュールの内の1つを超える畳み込みモジュールを含む、請求項1から7のいずれか一項に記載のデバイス。
- ニューラルネットワークと、集積回路の構成とを取得する手順であって、前記集積回路は、複数の畳み込みモジュール、複数の加算器モジュール、蓄積メモリ、および前記複数の畳み込みモジュール、前記複数の加算器モジュール、および前記蓄積メモリを接続する複数の畳み込み出力インターコネクトの内の畳み込み出力インターコネクトを開閉するように構成された畳み込み出力インターコネクト制御モジュールを含む、手順と、
少なくとも1つの畳み込み出力接続スキームを決定する手順であって、これにより、各畳み込みモジュールは、前記複数の畳み込み出力インターコネクトを通じた、前記蓄積メモリまたは前記複数の加算器モジュールの1つに対する開直接接続が1を超えないようになる、手順と、
前記集積回路が前記ニューラルネットワークの推論を実行するための集積回路命令であって、前記畳み込み出力インターコネクト制御モジュールに、前記少なくとも1つの畳み込み出力接続スキームに応じて前記複数の畳み込み出力インターコネクトを構成させる命令を含む、集積回路命令を生成する手順と、
を含む動作をコンピュータに実行させるプログラム。 - 前記少なくとも1つの畳み込み出力接続スキームを決定する手順は、前記ニューラルネットワークと、前記集積回路の前記構成に基づく、請求項9に記載のプログラム。
- 前記動作は、
前記ニューラルネットワークの推論時に使用されるタイルサイズを決定する手順をさらに含み、
前記少なくとも1つの畳み込み出力接続スキームを決定する手順は、前記タイルサイズにさらに基づく、請求項10に記載のプログラム。 - 前記集積回路は、前記複数の畳み込みモジュールのそれぞれと通信する入力データメモリと、前記複数の畳み込みモジュールの動作を同期させるように構成されたシーケンサモジュールとをさらに含む、請求項10または11に記載のプログラム。
- 前記動作は、
少なくとも1つの畳み込み入力接続スキームを決定する手順であって、これにより、各畳み込みモジュールは、複数の畳み込み入力インターコネクトを通じた、前記入力データメモリ、またはラインバッファに含まれる複数のインデクスの1つに対する開直接接続が1を超えないようになる、手順をさらに含み、
前記集積回路は、前記入力データメモリおよび前記複数の畳み込みモジュールと通信する前記ラインバッファと、前記複数のインデクス、前記複数の畳み込みモジュール、および前記入力データメモリを接続する複数の畳み込み入力インターコネクトの内の畳み込み入力インターコネクトを開閉するように構成された畳み込み入力インターコネクト制御モジュールとをさらに備え、
前記命令は、前記畳み込み入力インターコネクト制御モジュールに、前記少なくとも1つの畳み込み入力接続スキームに応じて、前記複数の畳み込み入力インターコネクトを構成させる命令をさらに含む、
請求項12に記載のプログラム。 - 前記動作は、
前記ニューラルネットワークの推論時に使用されるカーネルサイズを決定する手順をさらに含み、
前記少なくとも1つの畳み込み入力接続スキームを決定する手順は、前記カーネルサイズにさらに基づく、
請求項13に記載のプログラム。 - 前記蓄積メモリは、再構成可能バンク幅を有する書き込み可能メモリブロックの蓄積メモリアロケーションであり、
前記集積回路命令は、前記書き込み可能メモリブロックの前記再構成可能バンク幅を再構成する命令をさらに含む、
請求項10から14のいずれか一項に記載のプログラム。 - 前記集積回路命令は、前記蓄積メモリアロケーションおよび入力データメモリアロケーションに対して、前記書き込み可能メモリブロックを割り当てる命令をさらに含む、請求項15に記載のプログラム。
- 前記集積回路命令は、前記蓄積メモリアロケーションの各バンクが、前記書き込み可能メモリブロックの連続したバンクの仮想的な組み合わせであるように、前記蓄積メモリアロケーションに対して前記書き込み可能メモリブロックを割り当てる命令をさらに含む、請求項16に記載のプログラム。
- ニューラルネットワークの推論を実行する命令を受信する手順と、
少なくとも1つの畳み込み出力接続スキームに応じて複数の畳み込み出力インターコネクトを構成する手順であって、これにより、複数の畳み込みモジュールの内の各畳み込みモジュールは、前記複数の畳み込み出力インターコネクトを通じた、蓄積メモリまたは複数の加算器モジュールの1つに対する開直接接続が1を超えないようになる、手順と、
前記ニューラルネットワークの推論を実行する手順と、
を含む動作をコンピュータに実行させるプログラム。 - 前記動作は、少なくとも1つの畳み込み入力接続スキームに応じて複数の畳み込み入力インターコネクトを構成する手順であって、これにより、各畳み込みモジュールは、前記複数の畳み込み入力インターコネクトを通じた、入力データメモリ、またはラインバッファに含まれる複数のインデクスの1つに対する開直接接続が1を超えないようになる、手順をさらに含む、請求項18に記載のプログラム。
- 前記動作は、前記蓄積メモリが書き込み可能メモリブロックの蓄積メモリアロケーションであるように、前記書き込み可能メモリブロックを割り当てる手順をさらに含む、請求項19に記載のプログラム。
- 前記動作は、前記書き込み可能メモリブロックのバンク幅を再構成する手順をさらに含む、請求項20に記載のプログラム。
- 前記動作は、前記蓄積メモリアロケーションの各バンクが、前記書き込み可能メモリブロックの連続したバンクの仮想的な組み合わせであるように、前記蓄積メモリアロケーションに対して前記書き込み可能メモリブロックを割り当てる手順をさらに含む、請求項20または21に記載のプログラム。
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