JP6900662B2 - Switching circuit - Google Patents
Switching circuit Download PDFInfo
- Publication number
- JP6900662B2 JP6900662B2 JP2016233122A JP2016233122A JP6900662B2 JP 6900662 B2 JP6900662 B2 JP 6900662B2 JP 2016233122 A JP2016233122 A JP 2016233122A JP 2016233122 A JP2016233122 A JP 2016233122A JP 6900662 B2 JP6900662 B2 JP 6900662B2
- Authority
- JP
- Japan
- Prior art keywords
- potential
- power supply
- switching element
- terminal
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 230000000694 effects Effects 0.000 description 6
- 238000000034 method Methods 0.000 description 4
- 230000004048 modification Effects 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 230000007423 decrease Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000001172 regenerating effect Effects 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Images
Landscapes
- Power Conversion In General (AREA)
- Electronic Switches (AREA)
Description
本明細書に開示する技術は、スイッチング回路に関する。 The techniques disclosed herein relate to switching circuits.
特許文献１にスイッチング回路が開示されている。このスイッチング回路は、図５に示すように、メインスイッチング素子Ｐと、第１電源配線９０と、第２電源配線９２と、制御スイッチング素子ＳＷ１と、インダクタＬ１と、ダイオードＤ２と、ダイオードＤ３を有している。第１電源配線９０には高電位Ｖｃｃが印加されている。第２電源配線９２には、高電位Ｖｃｃよりも低い低電位Ｖｓｓが印加されている。制御スイッチング素子ＳＷ１の一方の主端子Ｔ２は、第１電源配線９０に接続されている。インダクタＬ１は、制御スイッチング素子ＳＷ１の他方の主端子Ｔ１とメインスイッチング素子ＰのゲートＰｇの間に接続されている。ダイオードＤ３のアノードはメインスイッチング素子ＰのゲートＰｇに接続されている。ダイオードＤ３のカソードは、第１電源配線９０に接続されている。ダイオードＤ２のアノードは第２電源配線９２に接続されている。ダイオードＤ２のカソードは制御スイッチング素子ＳＷ１の他方の主端子Ｔ１とインダクタＬ１の間に接続されている。メインスイッチング素子ＰのソースＰｓは、第２電源配線９２に接続されている。
特許文献１のスイッチング回路では、メインスイッチング素子ＰのゲートＰｇを充電するときに、まず、制御スイッチング素子ＳＷ１がオンする。すると、第１電源配線９０から、制御スイッチング素子ＳＷ１とインダクタＬ１を介してメインスイッチング素子ＰのゲートＰｇに電流が流れる。インダクタＬ１のインピーダンスによって、ゲート電流が過大となることが防止される。また、インダクタＬ１に電流が流れる間に、インダクタＬ１にエネルギーが蓄えられる。ゲート電流によって、メインスイッチング素子ＰのゲートＰｇが充電され、そのゲート電位が上昇する。その後、制御スイッチング素子ＳＷ１がオフするが、インダクタＬ１の起電力によってゲート電位はさらに上昇する。ゲート電位が所定値まで上昇すると、ダイオードＤ３がオンし、メインスイッチング素子ＰのゲートＰｇから第１電源配線９０に向かって電流が流れる。同時に、第２電源配線９２からダイオードＤ２に向かって電流が流れる。したがって、第２電源配線９２から第１電源配線９０に向かって電流が流れる。このため、第１電源配線９０に電力を供給する電源にエネルギーが回生される。このスイッチング回路は、ゲート電流を制限するためにインダクタＬ１を使用し、ゲート電位が所定値まで上昇した後にインダクタＬ１に蓄えられたエネルギーを電源に回生する。したがって、このスイッチング回路では、損失が小さい。
In the switching circuit of
オペアンプを用いて、メインスイッチング素子のゲートの電位を正確に制御するスイッチング回路が知られている。この種のスイッチング回路は、図６に示すように、メインスイッチング素子Ｐと、第１電源配線９０と、制御スイッチング素子ＳＷ１と、オペアンプ９４と、制御回路９６を有する。第１電源配線９０には高電位Ｖｃｃが印加されている。制御スイッチング素子ＳＷ１は、第１電源配線９０とメインスイッチング素子ＰのゲートＰｇの間に接続されている。オペアンプ９４の出力端子は、制御スイッチング素子ＳＷ１の制御端子Ｔ３に接続されている。オペアンプ９４の反転入力端子は、メインスイッチング素子ＰのゲートＰｇに接続されている。オペアンプ９４の非反転入力端子に、制御回路９６から、オン電位Ｖｏｎとオフ電位（低電位）Ｖｏｆｆの間で変化する制御信号が印加される。オン電位Ｖｏｎは、第１電源配線９０の電位Ｖｃｃ（以下、電源電位という）よりも低い。
A switching circuit that accurately controls the potential of the gate of the main switching element using an operational amplifier is known. As shown in FIG. 6, this type of switching circuit includes a main switching element P, a first
このスイッチング回路では、メインスイッチング素子ＰのゲートＰｇを充電するときに、制御信号がオフ電位Ｖｏｆｆからオン電位Ｖｏｎに上昇する。すると、オペアンプ９４が、反転入力端子の電位（メインスイッチング素子Ｐのゲート電位）が非反転入力端子の電位（オン電位Ｖｏｎ）と一致するように、制御スイッチング素子ＳＷ１の制御端子Ｔ３の電位を上昇させる。すると、制御スイッチング素子ＳＷ１がオンし、第１電源配線９０からメインスイッチング素子ＰのゲートＰｇに向かって電流が流れる。オペアンプ９４は、反転入力端子の電位（メインスイッチング素子Ｐのゲート電位）が非反転入力端子の電位（オン電位Ｖｏｎ）と一致するように、制御スイッチング素子ＳＷ１のインピーダンスを調整する。したがって、ゲート電位がオン電位Ｖｏｎ（すなわち、電源電位Ｖｃｃよりも低い電位）に達すると、制御スイッチング素子ＳＷ１が高インピーダンスとなり、ゲートＰｇの充電が停止される。このため、ゲート電位がオン電位Ｖｏｎに正確に制御される。以下では、この種のゲート電位の制御を、フィードバック制御という。
In this switching circuit, when the gate Pg of the main switching element P is charged, the control signal rises from the off potential Voff to the on potential Von. Then, the
特許文献１のスイッチング回路において、フィードバック制御を実施することを検討する。この場合、図７に示すように、特許文献１のスイッチング回路の制御スイッチング素子ＳＷ１の制御端子Ｔ３にオペアンプ９４の出力端子を接続し、オペアンプ９４の反転入力端子をインダクタＬ１の一方の端子（制御スイッチング素子ＳＷ１側の端子）に接続し、オペアンプ９４の非反転入力端子を制御回路９６（オン電位Ｖｏｎとオフ電位Ｖｏｆｆの間で変化する制御信号を印加する回路）に接続することができる。しかしながら、このようにスイッチング回路を構成すると、メインスイッチング素子Ｐのゲート電位を正確に制御することができない。以下、詳細に説明する。このスイッチング回路において、制御信号がオフ電位Ｖｏｆｆからオン電位Ｖｏｎに上昇すると、制御スイッチング素子ＳＷ１がオンし、第１電源配線９０からインダクタＬ１を介してメインスイッチング素子ＰのゲートＰｇに向かってゲート電流が流れる。インダクタＬ１の前記一方の端子の電位がオン電位Ｖｏｎまで上昇すると、オペアンプ９４が制御スイッチング素子ＳＷ１を高インピーダンスに制御し、ゲート電流を停止させようとする。しかしながら、インダクタＬ１の起電力によって、ゲート電位がオン電位Ｖｏｎよりも高い電位まで上昇させられる。このため、ゲート電位をオン電位Ｖｏｎに正確に制御することができない。また、この状態では、インダクタＬ１の両端の間に電位差が生じるので、インダクタＬ１の起電力の影響によってリンギングが生じ、ゲート電位が周期的に変動する。このため、ゲート電位を安定させることが困難となる。なお、オペアンプ９４の反転入力端子をインダクタＬ１の他方の端子（メインスイッチング素子Ｐ側の端子）に接続したとしても、同様の現象が生じる。
It is considered to carry out feedback control in the switching circuit of
以上に説明したように、このスイッチング回路では、ゲート電位を正確に制御することができない。したがって、本明細書では、エネルギーを回生することができるとともにオペアンプを用いてゲート電位を正確に制御することが可能なスイッチング回路を提供する。 As described above, this switching circuit cannot accurately control the gate potential. Therefore, the present specification provides a switching circuit capable of regenerating energy and accurately controlling the gate potential by using an operational amplifier.
本明細書が開示するスイッチング回路は、メインスイッチング素子と、第１主端子と第２主端子と制御端子を有しており、制御端子の電位に応じて第１主端子と第２主端子の間をスイッチング可能であり、第１主端子がメインスイッチング素子のゲートに接続されている制御スイッチング素子と、出力端子が制御端子に接続されており、反転入力端子がゲートに接続されているオペアンプと、オペアンプの非反転入力端子に、メインスイッチング素子のゲート閾値よりも高いオン電位とゲート閾値よりも低いオフ電位の間で変化する制御信号を印加する制御回路と、オン電位よりも高い第１電源電位が印加される第１電源配線と、第１電源電位よりも低い第２電源電位が印加される第２電源配線と、第１端子と第２端子を有しており、第１端子が第２主端子に接続されているインダクタと、切換回路、を有している。切換回路が、オン電位以下であるとともにオフ電位よりも高い基準電位を記憶している。制御信号がオン電位であると共にゲートの電位が基準電位に達していないときに、第２端子を第１電源配線に接続する第１制御を実施する。制御信号がオン電位であると共にゲートの電位が基準電位に達しているときに、第１端子を第１電源配線に接続すると共に第２端子を第２電源配線に接続する第２制御を実施する。 The switching circuit disclosed in the present specification includes a main switching element, a first main terminal, a second main terminal, and a control terminal, and the first main terminal and the second main terminal are provided according to the potential of the control terminal. A control switching element whose first main terminal is connected to the gate of the main switching element, and an electric potential whose output terminal is connected to the control terminal and whose inverting input terminal is connected to the gate. , A control circuit that applies a control signal that changes between an on potential higher than the gate threshold of the main switching element and an off potential lower than the gate threshold to the non-inverting input terminal of the operational amplifier, and a first power supply higher than the on potential. It has a first power supply wiring to which a potential is applied, a second power supply wiring to which a second power supply potential lower than the first power supply potential is applied, a first terminal and a second terminal, and the first terminal is the first terminal. It has an inductor connected to two main terminals and a switching circuit. The switching circuit stores a reference potential that is equal to or lower than the on potential and higher than the off potential. When the control signal is on potential and the potential of the gate does not reach the reference potential, the first control for connecting the second terminal to the first power supply wiring is performed. When the control signal is on potential and the potential of the gate reaches the reference potential, the second control for connecting the first terminal to the first power supply wiring and the second terminal to the second power supply wiring is performed. ..
図８、９は、上記のスイッチング回路の一例を示している。なお、図８は、第１制御時の回路を示しており、図９は、第２制御時の回路を示している。図８、９に示すように、上記のスイッチング回路は、メインスイッチング素子Ｐと、第１電源配線１０２と、第２電源配線１０４と、制御スイッチング素子ＳＷ１と、オペアンプ９４と、制御回路９６と、インダクタＬ１と、切換回路（参照符号なし）を有している。
8 and 9 show an example of the above switching circuit. Note that FIG. 8 shows a circuit at the time of the first control, and FIG. 9 shows a circuit at the time of the second control. As shown in FIGS. 8 and 9, the above switching circuit includes a main switching element P, a first
このスイッチング回路では、メインスイッチング素子ＰのゲートＰｇの電位が基準電位に達していない間は、図８に示すように、切換回路がインダクタＬ１の第２端子１１４を第１電源配線１０２に接続する。すなわち、第１制御が実施される。メインスイッチング素子ＰのゲートＰｇを充電するときに、制御回路９６から出力される制御信号がオフ電位Ｖｏｆｆからオン電位Ｖｏｎに上昇する。すると、オペアンプ９４が、反転入力端子の電位（メインスイッチング素子Ｐのゲート電位）が非反転入力端子の電位（オン電位Ｖｏｎ）と一致するように、制御スイッチング素子ＳＷ１の制御端子Ｔ３の電位を上昇させる。すると、制御スイッチング素子ＳＷ１がオンし、第１電源配線９０から、インダクタＬ１と制御スイッチング素子ＳＷ１を介してメインスイッチング素子ＰのゲートＰｇに向かって電流が流れる。これにより、メインスイッチング素子ＰのゲートＰｇが充電される。また、インダクタＬ１に電流が流れる間に、インダクタＬ１にエネルギーが蓄えられる。
In this switching circuit, as shown in FIG. 8, the switching circuit connects the
メインスイッチング素子ＰのゲートＰｇの電位が基準電位に達すると、図９に示すように、切換回路が、インダクタＬ１の第１端子１１２を第１電源配線１０２に接続すると共に、第２端子１１４を第２電源配線１０４に接続する。すなわち、第２制御が実施される。すると、インダクタＬ１の起電力によって、第１端子１１２の電位が高くなる。
When the potential of the gate Pg of the main switching element P reaches the reference potential, as shown in FIG. 9, the switching circuit connects the
基準電位がオン電位と等しい場合には、この段階で、オペアンプ９４が制御スイッチング素子ＳＷ１を高インピーダンスに制御し、ゲートＰｇの電位がオン電位Ｖｏｎに維持される。
When the reference potential is equal to the on potential, the
基準電位がオン電位よりも低い場合には、制御スイッチング素子ＳＷ１はオン状態に維持される。第１端子１１２の電位が高いので、ゲート電流が流れ続ける。そして、オペアンプ９４が、反転入力端子の電位（メインスイッチング素子Ｐのゲート電位）が非反転入力端子の電位（オン電位）と一致するように、制御スイッチング素子ＳＷ１のインピーダンスを調整する。ゲート電位がオン電位Ｖｏｎに達すると、オペアンプ９４が、制御スイッチング素子ＰＷ１を高インピーダンスに制御し、ゲートＰｇの充電を停止する。
When the reference potential is lower than the on potential, the control switching element SW1 is maintained in the on state. Since the potential of the
以上に説明したように、基準電位がオン電位と等しい場合でも、基準電位がオン電位よりも低い場合でも、ゲート電位がオン電位に制御される。このスイッチング回路では、制御スイッチング素子ＳＷ１の高電位側（第１電源配線１０２側）にインダクタＬ１が設けられており、制御スイッチング素子ＳＷ１が高電位側の電位よりも低い電位にゲートＰｇの電位を制御するので、インダクタＬ１の起電力がゲートＰｇの電位にほとんど影響しない。したがって、ゲートＰｇの電位をオン電位Ｖｏｎに正確に制御できるとともに、ゲートＰｇでのリンギングを抑制することができる。
As described above, the gate potential is controlled to the on potential regardless of whether the reference potential is equal to the on potential or the reference potential is lower than the on potential. In this switching circuit, the inductor L1 is provided on the high potential side (first
また、上述したように、第２制御が実施されると、インダクタＬ１の起電力によって、第１端子１１２の電位が高くなる。第１端子１１２の電位は、第１電源配線１０２の電位（第１電源電位）よりも高くなる。このため、第２電源配線１０４から第１電源配線１０２へ向かって電流が流れる。このため、第１電源配線１０２に電力を供給する電源にエネルギーが回生される。
Further, as described above, when the second control is carried out, the potential of the
上述したように、このスイッチング回路によれば、インダクタのエネルギーを回生できるとともに、オペアンプを用いてゲート電位を正確に制御することができる。 As described above, according to this switching circuit, the energy of the inductor can be regenerated and the gate potential can be accurately controlled by using the operational amplifier.
なお、上記の説明では図８、９を用いたが、図８、９は本明細書が開示するスイッチング回路の一例であり、本明細書に開示の技術は図８、９の内容に限定されない。本明細書に開示の構成を有するいずれのスイッチング回路も、上記の効果を得ることができる。 Although FIGS. 8 and 9 are used in the above description, FIGS. 8 and 9 are examples of switching circuits disclosed in the present specification, and the techniques disclosed in the present specification are not limited to the contents of FIGS. 8 and 9. .. Any switching circuit having the configuration disclosed herein can obtain the above effects.
以下、図面を参照して、実施例１のスイッチング回路１について説明する。図１に示すように、スイッチング回路１は、メインスイッチング素子１０と、第１制御スイッチング素子１２と、第２制御スイッチング素子１４と、オペアンプ３０と、制御回路４０と、第１インダクタ３２と、第２インダクタ３４と、第１電源配線５２と、第２電源配線５４と、第３電源配線５６と、第４電源配線５８と、第１ダイオード６２と、第２ダイオード６４と、切換回路７０を有している。
Hereinafter, the switching
メインスイッチング素子１０は、パワー半導体素子であり、具体的には、ｎチャネル型のＭＯＳＦＥＴである。オン電位ＶｒｅｆＨは、メインスイッチング素子１０の閾値Ｖｔｈ（メインスイッチング素子１０をオンさせるのに必要な最小のゲート電位）よりも高い。オフ電位ＶｒｅｆＬは、閾値Ｖｔｈよりも低い。本実施例では、閾値Ｖｔｈは、グランド電位（メインスイッチング素子１０のソース１０ｓの電位）よりも高い。また、オフ電位ＶｒｅｆＬは、グランド電位よりも低い。図示していないが、メインスイッチング素子１０は、負荷（例えば、モータ）を介して電源に接続されている。メインスイッチング素子１０と負荷の直列回路に対して電源電圧が印加される。電源電圧は、メインスイッチング素子１０のドレイン１０ｄがソース１０ｓよりも高電位となる向きで印加される。メインスイッチング素子１０に対して逆並列にダイオード２０が接続されている。すなわち、ダイオード２０のアノードがメインスイッチング素子１０のソース１０ｓに接続されている。ダイオード２０のカソードがメインスイッチング素子１０のドレイン１０ｄに接続されている。
The
第１制御スイッチング素子１２は、例えば、ｎチャネル型のＭＯＳＦＥＴである。第１制御スイッチング素子１２のソース１２ｓは、メインスイッチング素子１０のゲート１０ｇに接続されている。第１制御スイッチング素子１２に対して逆並列にダイオード２２が接続されている。すなわち、ダイオード２２のアノードが第１制御スイッチング素子１２のソース１２ｓに接続されている。ダイオード２２のカソードが第１制御スイッチング素子１２のドレイン１２ｄに接続されている。
The first
第１制御スイッチング素子１２のドレイン１２ｄには、第１インダクタ３２の第１端子３２ａと第１ダイオード６２のアノードが接続されている。第１ダイオード６２のカソードは、第１電源配線５２に接続されている。
The
第２制御スイッチング素子１４は、例えば、ｐチャネル型のＭＯＳＦＥＴである。第２制御スイッチング素子１４のソース１４ｓは、メインスイッチング素子１０のゲート１０ｇに接続されている。第２制御スイッチング素子１４に対して逆並列にダイオード２４が接続されている。すなわち、ダイオード２４のアノードが第２制御スイッチング素子１４のドレイン１４ｄに接続されている。ダイオード２４のカソードが第２制御スイッチング素子１４のソース１４ｓに接続されている。
The second
第２制御スイッチング素子１４のドレイン１４ｄには、第２インダクタ３４の第１端子３４ａと第２ダイオード６４のカソードが接続されている。第２ダイオード６４のアノードは、第３電源配線５６に接続されている。
The
オペアンプ３０の出力端子は、第１制御スイッチング素子１２のゲート１２ｇと第２制御スイッチング素子１４のゲート１４ｇに接続されている。オペアンプ３０の反転入力端子は、メインスイッチング素子１０のゲート１０ｇに接続されている。オペアンプ３０の非反転入力端子には、制御回路４０が接続されている。オペアンプ３０は、非反転入力端子の電位が反転入力端子の電位よりも高いときは、その差が大きいほど高い電位を出力端子に印加し、非反転入力端子の電位が反転入力端子の電位よりも低いときは、その差が大きいほど低い電位を出力端子に印加する。オペアンプ３０が出力端子に出力した電位は、第１制御スイッチング素子１２のゲート１２ｇと第２制御スイッチング素子１４のゲート１４ｇに印加される。
The output terminal of the
制御回路４０は、オペアンプ３０の非反転入力端子に制御信号Ｖｒｅｆを印加する。制御回路４０は、メインスイッチング素子１０のゲート閾値Ｖｔｈよりも高いオン電位ＶｒｅｆＨと、ゲート閾値Ｖｔｈよりも低いオフ電位ＶｒｅｆＬの間で制御信号Ｖｒｅｆを変化させる。すなわち、制御信号Ｖｒｅｆは、オン電位ＶｒｅｆＨとオフ電位ＶｒｅｆＬの間で遷移するパルス信号である。
The
切換回路７０は、制御装置７１と、第１スイッチ７２と、第２スイッチ７４を有している。制御装置７１は、オペアンプ３０の出力端子と、第１スイッチ７２と、第２スイッチ７４に接続されている。また、図示していないが、制御装置７１には、制御回路４０が出力する制御信号Ｖｒｅｆが入力される。制御装置７１は、メインスイッチング素子１０のゲート電位Ｖｇと制御信号Ｖｒｅｆに基づいて、第１スイッチ７２と第２スイッチ７４を制御する。制御装置７１は、第１基準電位Ｖｒ１と第２基準電位Ｖｒ２を記憶している。制御装置７１は、ゲート電位Ｖｇが第１基準電位Ｖｒ１より高いか否かに基づいて第１スイッチ７２を制御し、ゲート電位Ｖｇが第２基準電位Ｖｒ２より高いか否かに基づいて第２スイッチ７４を制御する。本実施例では、第１基準電位Ｖｒ１は、オン電位ＶｒｅｆＨと等しい。また、本実施例では、第２基準電位Ｖｒ２は、オフ電位ＶｒｅｆＬと等しい。
The switching
第１スイッチ７２は、第１インダクタ３２の第２端子３２ｂと、第１電源配線５２と、第２電源配線５４に接続されている。第１スイッチ７２は、第２端子３２ｂが第１電源配線５２に接続されるとともに第２電源配線５４から切断された状態と、第２端子３２ｂが第２電源配線５４に接続されるとともに第１電源配線５２から切断された状態との間で、第２端子３２ｂの接続状態を切り換える。第１スイッチ７２は、制御装置７１によって制御される。
The
第２スイッチ７４は、第２インダクタ３４の第２端子３４ｂと、第３電源配線５６と、第４電源配線５８に接続されている。第２スイッチ７４は、第２端子３４ｂが第３電源配線５６に接続されるとともに第４電源配線５８から切断された状態と、第２端子３４ｂが第４電源配線５８に接続されるとともに第３電源配線５６から切断された状態との間で、第２端子３４ｂの接続状態を切り換える。第２スイッチ７４は、制御装置７１によって制御される。
The
第１電源配線５２には、第１電源電位ＶＣＣが印加されている。第１電源電位ＶＣＣは、オン電位ＶｒｅｆＨより高い。第２電源配線５４には、第１電源電位ＶＣＣよりも低い第２電源電位が印加されている。本実施例では、第２電源電位は、グランド電位（ＧＮＤ）である。第３電源配線５６には、第３電源電位ＶＳＳが印加されている。第３電源電位ＶＳＳは、グランド電位（ＧＮＤ）より低い。第４電源配線５８には、第３電源電位ＶＳＳよりも高い第４電源電位が印加されている。本実施例では、第４電源電位は、グランド電位（ＧＮＤ）である。
The first power supply potential VCS is applied to the first
次に、スイッチング回路１がメインスイッチング素子１０をオンさせる動作について説明する。図２は、メインスイッチング素子１０をオンさせるときのスイッチング回路１の各値の変化を示している。参照符号Ｖｏｕｔは、オペアンプ３０の出力端子の電位を示している。参照符号Ｖｓ１は、第１スイッチ７２の出力電位（すなわち、第１インダクタ３２の第２端子３２ｂの電位）を示している。参照符号ＩＬ１は、第１インダクタ３２に流れる電流を示している。参照符号ＩＤ１は、第１ダイオード６２に流れる電流を示している。
Next, the operation in which the
図２のタイミングｔ１よりも前の期間（タイミングｔ０からタイミングｔ１の間の期間）においては、制御回路４０の制御信号Ｖｒｅｆが、オフ電位ＶｒｅｆＬとなっている。この状態では、オペアンプ３０の反転入力端子の電位（すなわち、メインスイッチング素子１０のゲート電位Ｖｇ）がオフ電位ＶｒｅｆＬと一致するように、オペアンプ３０が出力端子の電位Ｖｏｕｔを低い電位に維持する。したがって、第１制御スイッチング素子１２がオフしており、第２制御スイッチング素子１４はゲート電位Ｖｇがオフ電位ＶｒｅｆＬと一致するように高インピーダンス状態に制御されている。このため、タイミングｔ０からタイミングｔ１の間の期間においては、メインスイッチング素子１０のゲート１０ｇには、オフ電位ＶｒｅｆＬが印加されている。したがって、メインスイッチング素子１０はオフしている。
In the period before the timing t1 in FIG. 2 (the period between the timing t0 and the timing t1), the control signal Vref of the
タイミングｔ１において、制御信号Ｖｒｅｆが、オフ電位ＶｒｅｆＬからオン電位ＶｒｅｆＨに上昇する。つまり、オペアンプ３０の非反転入力端子の電位がオフ電位ＶｒｅｆＬからオン電位ＶｒｅｆＨに上昇する。このため、オペアンプ３０の非反転入力端子の電位が、反転入力端子の電位（すなわち、メインスイッチング素子１０のゲート電位Ｖｇ、タイミングｔ１ではオフ電位ＶｒｅｆＬ）よりも大きくなる。したがって、タイミングｔ１以降、オペアンプ３０が、出力端子の電位Ｖｏｕｔを高い電位に上昇させる。したがって、第１制御スイッチング素子１２がオンし、第２制御スイッチング素子１４がオフする。タイミングｔ１においては、制御信号Ｖｒｅｆがオン電位ＶｒｅｆＨであると共に、ゲート電位Ｖｇが第１基準電位Ｖｒ１（すなわち、オン電位ＶｒｅｆＨ）に達していない。この場合、制御装置７１は、第１スイッチ７２によって、第１インダクタ３２の第２端子３２ｂを第１電源配線５２に接続する（第２電源配線５４から切断する）。すると、第１電源配線５２から第１インダクタ３２及び第１制御スイッチング素子１２を介してメインスイッチング素子１０のゲート１０ｇへ電流が流れる。これにより、メインスイッチング素子１０のゲート１０ｇが充電される。また、第１インダクタ３２に電流が流れる間に、第１インダクタ３２にエネルギーが蓄えられる。
At the timing t1, the control signal Vref rises from the off potential VrefL to the on potential VrefH. That is, the potential of the non-inverting input terminal of the
タイミングｔ２において、メインスイッチング素子１０のゲート電位Ｖｇがゲート閾値Ｖｔｈを超えると、メインスイッチング素子１０がオンする。タイミングｔ２以降も、メインスイッチング素子１０のゲート電位Ｖｇは上昇し、タイミングｔ３において、ゲート電位Ｖｇがオン電位ＶｒｅｆＨまで上昇する。
At the timing t2, when the gate potential Vg of the
切換回路７０は、制御信号Ｖｒｅｆがオン電位ＶｒｅｆＨであると共にゲート電位Ｖｇが第１基準電位Ｖｒ１（＝ＶｒｅｆＨ）に達した状態になると、第１スイッチ７２を制御して、第１インダクタ３２の第２端子３２ｂを第２電源配線５４に接続する（第１電源配線５２から切断する）。したがって、タイミングｔ３においてゲート電位Ｖｇがオン電位ＶｒｅｆＨに達すると、第１インダクタ３２の第２端子３２ｂが第２電源配線５４に接続される。すると、第１インダクタ３２の第１端子３２ａの電位が上昇する。このため、第１インダクタ３２に流れる電流が減少するとともに、第１インダクタ３２に起電力が生じる。第１インダクタ３２に生じる起電力は、第１電源配線５２の電位ＶＣＣ（第１電源配線５２とグランドとの間の電位差）よりも大きい。このため、第１インダクタ３２の第１端子３２ａの電位が第１電源配線５２の電位ＶＣＣよりも高くなる。その結果、第１ダイオード６２がオンする。すると、第２電源配線５４（すなわち、グランド）から第１インダクタ３２と第１ダイオード６２を介して第１電源配線５２に向かって電流が流れる。第２電源配線５４（低電位配線）から第１電源配線５２（高電位配線）に電流が流れることで、第１電源配線５２の電位を生成する電源にエネルギーが回生される。第１インダクタ３２に蓄えられたエネルギーが消費されるまで（タイミングｔ３からタイミングｔ４の間の期間）、電流ＩＬ１が流れ続ける。
When the control signal Vref is the on potential VrefH and the gate potential Vg reaches the first reference potential Vr1 (= VrefH), the switching
また、タイミングｔ３においてゲート電位Ｖｇがオン電位ＶｒｅｆＨに達すると、オペアンプ３０が第１制御スイッチング素子１２を高インピーダンスに制御する。これにより、第１制御スイッチング素子１２に流れる電流が停止する。これにより、メインスイッチング素子１０のゲート１０ｇの充電が停止する。タイミングｔ３以降、オペアンプ３０は、ゲート電位Ｖｇがオン電位ＶｒｅｆＨに維持されるように、第１制御スイッチング素子１２のインピーダンスを制御する。上述したように、タイミングｔ３以降に第１インダクタ３２の第１端子３２ａの電位（すなわち、第１制御スイッチング素子１２のドレイン１２ｄの電位）は高電位となる。しかしながら、タイミングｔ３以降に第１制御スイッチング素子１２が高インピーダンスに制御されるので、ゲート電位Ｖｇは上昇せずにオン電位ＶｒｅｆＨに維持される。タイミングｔ４において電流ＩＬ１が停止した以降も、オペアンプ３０が第１制御スイッチング素子１２を制御することで、ゲート電位Ｖｇはオン電位ＶｒｅｆＨに維持される。
Further, when the gate potential Vg reaches the on potential VrefH at the timing t3, the
以上に説明したように、このスイッチング回路１では、タイミングｔ１からタイミングｔ２までの期間において、第１インダクタ３２を通って流れる電流によってゲート１０ｇが充電される。第１インダクタ３２のインピーダンスによってゲート電流が過大となることが抑制される。また、第１インダクタ３２にゲート電流が流れる間に、第１インダクタ３２にエネルギーが蓄えられる。また、タイミングｔ３においてゲート電位Ｖｇがオン電位ＶｒｅｆＨに達すると、第１インダクタ３２の起電力によって第２電源配線５４（低電位配線）から第１電源配線５２（高電位配線）に電流が流れる。これによって、第１電源配線５２の電位を生成する電源にエネルギーが回生される。このように、ゲート１０ｇを充電するときに第１インダクタ３２にエネルギーが蓄えられ、その後に第１インダクタ３２に蓄えられたエネルギーが電源に回生されるので、スイッチング回路１で生じる損失は小さい。さらに、タイミングｔ３以降に第１インダクタ３２にリンギング（電圧と電流が繰り返し変動する現象）が生じる場合があるが、第１インダクタ３２にリンギングが生じたとしても、タイミングｔ３以降は第１制御スイッチング素子１２が高インピーダンスに制御されているので、リンギングがゲート１０ｇの電位にほとんど影響しない。このため、スイッチング回路１によれば、メインスイッチング素子１０の安定した動作が可能である。
As described above, in the
次に、スイッチング回路１がメインスイッチング素子１０をオフさせる動作について説明する。図３は、メインスイッチング素子１０をオフさせるときのスイッチング回路１の各値の変化を示している。参照符号Ｖｓ２は、第２スイッチ７４の出力電位（すなわち、第２インダクタ３４の第２端子３４ｂの電位）を示している。参照符号ＩＬ２は、第２インダクタ３４に流れる電流を示している。参照符号ＩＤ２は、第２ダイオード６４に流れる電流を示している。
Next, the operation in which the
図３のタイミングｔ６よりも前の期間（タイミングｔ５からタイミングｔ６の間の期間）においては、制御回路４０の制御信号Ｖｒｅｆが、オン電位ＶｒｅｆＨとなっている。この状態では、オペアンプ３０の反転入力端子の電位（すなわち、メインスイッチング素子１０のゲート電位Ｖｇ）がオン電位ＶｒｅｆＨと一致するように、オペアンプ３０が出力端子の電位Ｖｏｕｔを高い電位に維持する。したがって、第１制御スイッチング素子１２はゲート電位Ｖｇがオン電位ＶｒｅｆＨと一致するように高インピーダンス状態に制御されており、第２制御スイッチング素子１４がオフしている。このため、タイミングｔ５からタイミングｔ６の間の期間においては、メインスイッチング素子１０のゲート１０ｇには、オン電位ＶｒｅｆＨが印加されている。したがって、メインスイッチング素子１０はオンしている。
In the period before the timing t6 of FIG. 3 (the period between the timing t5 and the timing t6), the control signal Vref of the
タイミングｔ６において、制御信号Ｖｒｅｆが、オン電位ＶｒｅｆＨからオフ電位ＶｒｅｆＬに下降する。つまり、オペアンプ３０の非反転入力端子の電位がオン電位ＶｒｅｆＨからオフ電位ＶｒｅｆＬに下降する。このため、オペアンプ３０の非反転入力端子の電位が、反転入力端子の電位（すなわち、メインスイッチング素子１０のゲート電位Ｖｇ、タイミングｔ６ではオン電位ＶｒｅｆＨ）よりも小さくなる。したがって、タイミングｔ６以降、オペアンプ３０が、出力端子の電位Ｖｏｕｔを低い電位に下降させる。したがって、第１制御スイッチング素子１２がオフし、第２制御スイッチング素子１４がオンする。タイミングｔ６においては、制御信号Ｖｒｅｆがオフ電位ＶｒｅｆＬであると共に、ゲート電位Ｖｇが第２基準電位Ｖｒ２（すなわち、オフ電位ＶｒｅｆＬ）まで下降していない。この場合、制御装置７１は、第２スイッチ７４によって、第２インダクタ３４の第２端子３４ｂを第３電源配線５６に接続する（第４電源配線５８から切断する）。すると、メインスイッチング素子１０のゲート１０ｇから第２制御スイッチング素子１４及び第２インダクタ３４を介して第３電源配線５６へ電流が流れる。これにより、メインスイッチング素子１０のゲート１０ｇが放電される。また、第２インダクタ３４に電流が流れる間に、第２インダクタ３４にエネルギーが蓄えられる。
At the timing t6, the control signal Vref drops from the on-potential VrefH to the off-potential VrefL. That is, the potential of the non-inverting input terminal of the
タイミングｔ７において、メインスイッチング素子１０のゲート電位Ｖｇがゲート閾値Ｖｔｈを割ると、メインスイッチング素子１０がオフする。タイミングｔ７以降も、メインスイッチング素子１０のゲート電位Ｖｇは下降し、タイミングｔ８において、ゲート電位Ｖｇがオフ電位ＶｒｅｆＬまで下降する。
At the timing t7, when the gate potential Vg of the
切換回路７０は、制御信号Ｖｒｅｆがオフ電位ＶｒｅｆＬであると共にゲート電位Ｖｇが第２基準電位Ｖｒ２（＝ＶｒｅｆＬ）まで下降した状態になると、第２スイッチ７４を制御して、第２インダクタ３４の第２端子３４ｂを第４電源配線５８に接続する（第３電源配線５６から切断する）。したがって、タイミングｔ７においてゲート電位Ｖｇがオフ電位ＶｒｅｆＬまで下降すると、第２インダクタ３４の第１端子３４ａに、第４電源配線５８の電位（グランド電位）が印加される。このため、第２インダクタ３４に流れる電流が減少するとともに、第２インダクタ３４に起電力が生じる。第２インダクタ３４の起電力によって、第２インダクタ３４の第１端子３４ａの電位が低くなる。第２インダクタ３４に生じる起電力の大きさは、第３電源配線５６の電位ＶＳＳ（第３電源配線５６とグランドとの間の電位差）よりも大きい。このため、第２インダクタ３４の第１端子３４ａの電位が第３電源配線５６の電位ＶＳＳよりも低くなる。その結果、第２ダイオード６４がオンする。すると、第３電源配線５６から第２ダイオード６４と第２インダクタ３４を介して第４電源配線５８（すなわち、グランド）に向かって電流が流れる。第３電源配線５６（低電位配線）から第４電源配線５８（高電位配線）に電流が流れることで、第３電源配線５６の電位を生成する電源にエネルギーが回生される。第２インダクタ３４に蓄えられたエネルギーが消費されるまで（タイミングｔ７からタイミングｔ７の間の期間）、電流ＩＬ２が流れ続ける。
When the control signal Vref is the off potential VrefL and the gate potential Vg drops to the second reference potential Vr2 (= VrefL), the switching
また、タイミングｔ８においてゲート電位Ｖｇがオフ電位ＶｒｅｆＬまで下降すると、オペアンプ３０が第２制御スイッチング素子１４を高インピーダンスに制御する。これにより、第２制御スイッチング素子１４に流れる電流が停止する。これにより、メインスイッチング素子１０のゲート１０ｇの放電が停止する。タイミングｔ８以降、オペアンプ３０は、ゲート電位Ｖｇがオフ電位ＶｒｅｆＬに維持されるように、第２制御スイッチング素子１４のインピーダンスを制御する。上述したように、タイミングｔ８以降に第２インダクタ３４の第１端子３４ａの電位（すなわち、第２制御スイッチング素子１４のドレイン１４ｄの電位）は低電位となる。しかしながら、タイミングｔ８以降に第２制御スイッチング素子１４が高インピーダンスに制御されるので、ゲート電位Ｖｇは下降せずにオフ電位ＶｒｅｆＬに維持される。タイミングｔ９において電流ＩＬ２が停止した以降も、オペアンプ３０が第２制御スイッチング素子１４を制御することで、ゲート電位Ｖｇはオフ電位ＶｒｅｆＬに維持される。
Further, when the gate potential Vg drops to the off potential VrefL at the timing t8, the
以上に説明したように、このスイッチング回路１では、タイミングｔ６からタイミングｔ７までの期間において、第２インダクタ３４を通って流れる電流によってゲート１０ｇが放電される。第２インダクタ３４のインピーダンスによってゲート電流が過大となることが抑制される。また、第２インダクタ３４にゲート電流が流れる間に、第２インダクタ３４にエネルギーが蓄えられる。また、タイミングｔ８においてゲート電位Ｖｇがオフ電位ＶｒｅｆＬに達すると、第２インダクタ３４の起電力によって第３電源配線５６（低電位配線）から第４電源配線５８（高電位配線）に電流が流れる。これによって、第３電源配線５６の電位を生成する電源にエネルギーが回生される。このように、ゲート１０ｇを放電するときに第２インダクタ３４にエネルギーが蓄えられ、その後に第２インダクタ３４に蓄えられたエネルギーが電源に回生されるので、スイッチング回路１で生じる損失は小さい。さらに、タイミングｔ８以降に第２インダクタ３４にリンギング（電圧と電流が繰り返し変動する現象）が生じる場合があるが、第２インダクタ３４にリンギングが生じたとしても、タイミングｔ８以降は第２制御スイッチング素子１４が高インピーダンスに制御されているので、リンギングがゲート１０ｇの電位にほとんど影響しない。このため、スイッチング回路１によれば、メインスイッチング素子１０の安定した動作が可能である。
As described above, in the
上述した実施例では、第１基準電位Ｖｒ１がオン電位ＶｒｅｆＨと等しい場合について説明したが、第１基準電位Ｖｒ１がオン電位ＶｒｅｆＨよりも低くてもよい。第１基準電位Ｖｒ１がオン電位ＶｒｅｆＨよりも低い場合（すなわち、第１基準電位Ｖｒ１が、オフ電位ＶｒｅｆＬよりも高くオン電位ＶｒｅｆＨよりも低い場合）のスイッチング回路１の動作について説明する。
In the above-described embodiment, the case where the first reference potential Vr1 is equal to the on-potential VrefH has been described, but the first reference potential Vr1 may be lower than the on-potential VrefH. The operation of the
第１基準電位Ｖｒ１がオン電位ＶｒｅｆＨよりも低い場合には、図２のタイミングｔ１からタイミングｔ３までの期間のいずれかのタイミングでゲート電位Ｖｇが第１基準電位Ｖｒ１に達する。すると、第１スイッチ７２によって第１インダクタ３２の第２端子３２ｂが第２電源配線５４に接続され、第１インダクタ３２の起電力によって第１ダイオード６２がオンする。その結果、第１インダクタ３２に蓄えられたエネルギーが電源に回生される。一方、このタイミングでは、第１制御スイッチング素子１２はオンしているため、第１制御スイッチング素子１２には電流が流れ続ける。したがって、第１インダクタ３２に流れる電流は、第１制御スイッチング素子１２を介してメインスイッチング素子１０のゲート１０ｇへ流れる。このため、メインスイッチング素子１０のゲート１０ｇが充電され続ける。
When the first reference potential Vr1 is lower than the on potential VrefH, the gate potential Vg reaches the first reference potential Vr1 at any timing of the period from the timing t1 to the timing t3 in FIG. Then, the second terminal 32b of the
その後、ゲート電位Ｖｇがオン電位ＶｒｅｆＨに達すると、オペアンプ３０が第１制御スイッチング素子１２を高インピーダンスに制御する。これにより、その後は、ゲート電位Ｖｇはオン電位ＶｒｅｆＨに維持される。
After that, when the gate potential Vg reaches the on potential VrefH, the
第１制御スイッチング素子１２が高インピーダンスに制御されると、第１制御スイッチング素子１２に流れる電流が停止する。第１制御スイッチング素子１２に流れる電流が停止した以降も、第２電源配線５４（すなわち、グランド）から第１インダクタ３２と第１ダイオード６２を介して第１電源配線５２に向かって電流が流れ続ける。第１インダクタ３２に蓄えられたエネルギーが消費されるまで、電流が流れ続ける。
When the first
このように、第１基準電位Ｖｒ１がオン電位ＶｒｅｆＨよりも低い場合であっても、第１インダクタ３２に蓄えられたエネルギーを、第１電源配線５２の電位を生成する電源にエネルギーを回生することができる。また、ゲート電位Ｖｇが第１基準電位Ｖｒ１に達したタイミングから、オン電位ＶｒｅｆＨに達するタイミングにおいて、第１インダクタ３２でリンギングが生じる場合がある。しかしながら、ゲート電位Ｖｇが第１基準電位Ｖｒ１に達した後に第１制御スイッチング素子１２が高インピーダンスに制御される。第１制御スイッチング素子１２が高インピーダンスに制御された以降は、リンギングはゲート１０ｇの電位にほとんど影響しない。このため、ゲート電位Ｖｇを正確にオン電位ＶｒｅｆＨに制御することができる。
In this way, even when the first reference potential Vr1 is lower than the on-potential VrefH, the energy stored in the
また、上述した実施例では、第２基準電位Ｖｒ２がオフ電位ＶｒｅｆＬと等しい場合について説明したが、第２基準電位Ｖｒ２がオフ電位ＶｒｅｆＬよりも高くてもよい。次に、第２基準電位Ｖｒ２がオフ電位ＶｒｅｆＬよりも高い場合（すなわち、第２基準電位Ｖｒ２が、オン電位ＶｒｅｆＨよりも低くオフ電位ＶｒｅｆＬよりも高い場合）のスイッチング回路１の動作について説明する。
Further, in the above-described embodiment, the case where the second reference potential Vr2 is equal to the off potential VrefL has been described, but the second reference potential Vr2 may be higher than the off potential VrefL. Next, the operation of the
また、上述した実施例では、第２基準電位Ｖｒ２がオフ電位ＶｒｅｆＬと等しい場合について説明したが、第２基準電位Ｖｒ２がオフ電位ＶｒｅｆＬよりも高くてもよい。第２基準電位Ｖｒ２がオフ電位ＶｒｅｆＬよりも高い場合（すなわち、第２基準電位Ｖｒ２が、オフ電位ＶｒｅｆＬよりも高くオン電位ＶｒｅｆＨよりも低い場合）のスイッチング回路１の動作について説明する。
Further, in the above-described embodiment, the case where the second reference potential Vr2 is equal to the off potential VrefL has been described, but the second reference potential Vr2 may be higher than the off potential VrefL. The operation of the
第２基準電位Ｖｒ２がオフ電位ＶｒｅｆＬよりも高い場合には、図３のタイミングｔ６からタイミングｔ８までの期間のいずれかのタイミングでゲート電位Ｖｇが第２基準電位Ｖｒ２まで下降する。すると、第２スイッチ７４によって、第２インダクタ３４の第２端子３４ｂが第４電源配線５８に接続され、第２インダクタ３４の起電力によって、第２ダイオード６４がオンする。その結果、第２インダクタ３４に蓄えられたエネルギーが電源に回生される。一方、このタイミングでは、第２制御スイッチング素子１４はオンしているため、第２制御スイッチング素子１４には電流が流れ続ける。したがって、第２インダクタ３４には、メインスイッチング素子１０のゲート１０ｇから第２制御スイッチング素子１４を介して電流が流れる。このため、メインスイッチング素子１０のゲート１０ｇが放電され続ける。
When the second reference potential Vr2 is higher than the off potential VrefL, the gate potential Vg drops to the second reference potential Vr2 at any timing of the period from the timing t6 to the timing t8 in FIG. Then, the second terminal 34b of the
その後、ゲート電位Ｖｇがオフ電位ＶｒｅｆＬまで下降すると、オペアンプ３０が第２制御スイッチング素子１４を高インピーダンスに制御する。これにより、その後は、ゲート電位Ｖｇはオフ電位ＶｒｅｆＬに維持される。
After that, when the gate potential Vg drops to the off potential VrefL, the
第２制御スイッチング素子１４が高インピーダンスに制御されると、第２制御スイッチング素子１４に流れる電流が停止する。第２制御スイッチング素子１４に流れる電流が停止した以降も、第３電源配線５６から第２ダイオード６４と第２インダクタ３４を介して第４電源配線５８（すなわち、グランド）に向かって電流が流れ続ける。第２インダクタ３４に蓄えられたエネルギーが消費されるまで、電流が流れ続ける。
When the second
このように、第２基準電位Ｖｒ２がオフ電位ＶｒｅｆＬよりも高い場合であっても、第２インダクタ３４に蓄えられたエネルギーを、第３電源配線５６の電位を生成する電源にエネルギーを回生することができる。また、ゲート電位Ｖｇが第２基準電位Ｖｒ２まで下降したタイミングから、オフ電位ＶｒｅｆＬまで下降するタイミングにおいて、第２インダクタ３４でリンギングが生じる場合がある。しかしながら、ゲート電位Ｖｇが第２基準電位Ｖｒ２に達した後に第２制御スイッチング素子１４が高インピーダンスに制御されるため。第２制御スイッチング素子１４が高インピーダンスに制御された以降は、リンギングはゲート１０ｇの電位にほとんど影響しない。このため、ゲート電位Ｖｇを正確にオフ電位ＶｒｅｆＬに制御することができる。
In this way, even when the second reference potential Vr2 is higher than the off potential VrefL, the energy stored in the
なお、上述した実施例では、第２電源配線５４がグランドに接続されていたが、第２電源配線５４が第３電源配線５６に接続されていてもよい。すなわち、第２電源配線５４には、第３電源電位ＶＳＳが印加されていてもよい。このような構成では、メインスイッチング素子１０のオン動作時に、第１電源配線５２の電位（ＶＣＣ）を生成する電源だけでなく、第３電源配線５６の電位（ＶＳＳ）を生成する電源にもエネルギーを回生することができる。また、上述した実施例では、第４電源配線５８がグランドに接続されていたが、第４電源配線５８が第１電源配線５２に接続されていてもよい。すなわち、第４電源配線５８には、第１電源電位ＶＣＣが印加されていてもよい。このような構成では、メインスイッチング素子１０のオフ動作時に、第３電源配線５６の電位（ＶＳＳ）を生成する電源だけでなく、第１電源配線５２の電位（ＶＣＣ）を生成する電源にもエネルギーを回生することができる。
In the above-described embodiment, the second
また、図４に示すように、第１ダイオード６２はｐチャネル型のＭＯＳＦＥＴ６２ａであってもよく、第２ダイオード６４はｎチャネル型のＭＯＳＦＥＴ６４ａであってもよい。この場合、制御装置７１は、第１制御スイッチング素子１２が高インピーダンスに制御されたときに、ＭＯＳＦＥＴ６２ａをオンし、第２制御スイッチング素子１４が高インピーダンスに制御されたときに、ＭＯＳＦＥＴ６２ｂをオンするように構成することができる。このような構成では、第１ダイオード６２及び第２ダイオード６４の順方向電圧降下による回生エネルギーの損失を低減することができる。
Further, as shown in FIG. 4, the
また、第１制御スイッチング素子１２は、ＮＰＮトランジスタであってもよい。第２制御スイッチング素子１４は、ＰＮＰトランジスタであってもよい。
Further, the first
第１制御スイッチング素子１２は、制御スイッチング素子の一例である。ドレイン１２ｄは、第１主端子の一例である。ソース１２ｓは、第２主端子の一例である。ゲート１２ｇは、制御端子の一例である。第１基準電位Ｖｒ１は、基準電位の一例である。
The first
以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。
本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
Although specific examples of the present invention have been described in detail above, these are merely examples and do not limit the scope of claims. The techniques described in the claims include various modifications and modifications of the specific examples illustrated above.
The technical elements described herein or in the drawings exhibit their technical usefulness alone or in various combinations, and are not limited to the combinations described in the claims at the time of filing. In addition, the techniques illustrated in this specification or drawings achieve a plurality of objectives at the same time, and achieving one of the objectives itself has technical usefulness.
１：スイッチング回路
１０：メインスイッチング素子
１２：第１制御スイッチング素子
１４：第２制御スイッチング素子
３０：オペアンプ
３２：第１インダクタ
３４：第２インダクタ
４０：制御回路
５２：第１電源配線
５４：第２電源配線
５６：第３電源配線
５８：第４電源配線
６２：第１ダイオード
６４：第２ダイオード
７０：切換回路
1: Switching circuit 10: Main switching element 12: First control switching element 14: Second control switching element 30: Oppressor 32: First inductor 34: Second inductor 40: Control circuit 52: First power supply wiring 54: Second Power supply wiring 56: Third power supply wiring 58: Fourth power supply wiring 62: First diode 64: Second diode 70: Switching circuit
Claims (1)
第１主端子と第２主端子と第１制御端子を有しており、前記第１制御端子の電位に応じて前記第１主端子と前記第２主端子の間をスイッチング可能であり、前記第１主端子が前記メインスイッチング素子のゲートに接続されている第１制御スイッチング素子と、
第３主端子と第４主端子と第２制御端子を有しており、前記第２制御端子の電位に応じて前記第３主端子と前記第４主端子の間をスイッチング可能であり、前記第３主端子が前記ゲートに接続されている第２制御スイッチング素子と、
出力端子が前記第１制御端子及び前記第２制御端子に接続されており、反転入力端子が前記ゲートに接続されているオペアンプと、
前記オペアンプの非反転入力端子に、前記メインスイッチング素子のゲート閾値よりも高いオン電位と前記ゲート閾値よりも低いオフ電位の間で変化する制御信号を印加する制御回路と、
前記オン電位よりも高い第１電源電位が印加される第１電源配線と、
前記第１電源電位よりも低い第２電源電位が印加される第２電源配線と、
前記第２電源電位以下である第３電源電位が印加される第３電源配線と、
前記第３電源電位よりも高い第４電源電位が印加される第４電源配線と、
第１端子と第２端子を有しており、前記第１端子が前記第２主端子に接続されている第１インダクタと、
第３端子と第４端子を有しており、前記第３端子が前記第４主端子に接続されている第２インダクタと、
前記第２主端子にアノードが接続され、前記第１電源配線にカソードが接続されている第１ダイオードと、
前記第４主端子にカソードが接続され、前記第３電源配線にアノードが接続されている第２ダイオードと、
切換回路、
を有しており、
前記切換回路が、
前記オン電位以下であるとともに前記オフ電位よりも高い第１基準電位と、前記オン電位よりも低いとともに前記オフ電位以上である第２基準電位と、を記憶しており、
前記制御信号が前記オン電位であると共に前記ゲートの電位が前記第１基準電位に達していないときに、前記第２端子を前記第１電源配線に接続する第１制御を実施し、
前記制御信号が前記オン電位であると共に前記ゲートの電位が前記第１基準電位に達しているときに、前記第２端子を前記第２電源配線に接続する第２制御を実施し、
前記制御信号が前記オフ電位であると共に前記ゲートの電位が前記第２基準電位まで下降していないときに、前記第４端子を前記第３電源配線に接続する第３制御を実施し、
前記制御信号が前記オフ電位であると共に前記ゲートの電位が前記第２基準電位まで下降しているときに、前記第４端子を前記第４電源配線に接続する第４制御を実施する、
スイッチング回路。
With the main switching element
It has a first main terminal, a second main terminal, and a first control terminal, and can switch between the first main terminal and the second main terminal according to the potential of the first control terminal. a first control switching element first main terminal is connected to the gate of the main switching element,
It has a third main terminal, a fourth main terminal, and a second control terminal, and can switch between the third main terminal and the fourth main terminal according to the potential of the second control terminal. A second control switching element whose third main terminal is connected to the gate,
An operational amplifier whose output terminal is connected to the first control terminal and the second control terminal and whose inverting input terminal is connected to the gate.
A control circuit that applies a control signal that changes between an on potential higher than the gate threshold of the main switching element and an off potential lower than the gate threshold of the operational amplifier to the non-inverting input terminal of the operational amplifier.
The first power supply wiring to which the first power supply potential higher than the on potential is applied, and
A second power supply wiring to which a second power supply potential lower than the first power supply potential is applied, and
A third power supply wiring to which a third power supply potential that is equal to or lower than the second power supply potential is applied, and
A fourth power supply wiring to which a fourth power supply potential higher than the third power supply potential is applied, and
A first inductor that has a first terminal and a second terminal, and the first terminal is connected to the second main terminal.
A second inductor that has a third terminal and a fourth terminal, and the third terminal is connected to the fourth main terminal.
A first diode whose anode is connected to the second main terminal and whose cathode is connected to the first power supply wiring,
A second diode having a cathode connected to the fourth main terminal and an anode connected to the third power supply wiring.
Switching circuit,
Have and
The switching circuit
Wherein the on potential below the first reference potential higher than the OFF potential with which stores a, and the second reference potential said at OFF potential than with lower than said ON potential,
When the control signal is the on potential and the potential of the gate does not reach the first reference potential, the first control for connecting the second terminal to the first power supply wiring is performed.
When the control signal is the on potential and the potential of the gate reaches the first reference potential, a second control for connecting the second terminal to the second power supply wiring is performed .
When the control signal is the off potential and the potential of the gate has not dropped to the second reference potential, a third control for connecting the fourth terminal to the third power supply wiring is performed.
When the control signal is the off potential and the potential of the gate is lowered to the second reference potential, the fourth control for connecting the fourth terminal to the fourth power supply wiring is performed.
Switching circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2016233122A JP6900662B2 (en) | 2016-11-30 | 2016-11-30 | Switching circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2016233122A JP6900662B2 (en) | 2016-11-30 | 2016-11-30 | Switching circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2018093292A JP2018093292A (en) | 2018-06-14 |
| JP6900662B2 true JP6900662B2 (en) | 2021-07-07 |
Family
ID=62566457
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2016233122A Active JP6900662B2 (en) | 2016-11-30 | 2016-11-30 | Switching circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP6900662B2 (en) |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001078435A (en) * | 1999-07-08 | 2001-03-23 | Tdk Corp | Switching element driver in power converter utilizing current control type semiconductor switching element |
| JP4496988B2 (en) * | 2005-02-21 | 2010-07-07 | 株式会社デンソー | Gate drive circuit |
| JP4595670B2 (en) * | 2005-05-19 | 2010-12-08 | トヨタ自動車株式会社 | Driving device for voltage-driven switching element |
| WO2012014314A1 (en) * | 2010-07-30 | 2012-02-02 | トヨタ自動車株式会社 | Drive device for driving voltage-driven element |
| WO2012157118A1 (en) * | 2011-05-19 | 2012-11-22 | トヨタ自動車株式会社 | Drive device for driving voltage-driven element |
| WO2013038775A1 (en) * | 2011-09-13 | 2013-03-21 | 三菱電機株式会社 | Gate drive circuit for power semiconductor element, and method for driving power semiconductor element |
| JP5958317B2 (en) * | 2012-12-07 | 2016-07-27 | トヨタ自動車株式会社 | Overcurrent detection device and semiconductor drive device including the same |
| JP6009370B2 (en) * | 2013-02-21 | 2016-10-19 | 日立オートモティブシステムズ株式会社 | Power semiconductor element drive circuit |
| JP6369808B2 (en) * | 2013-11-15 | 2018-08-08 | パナソニックＩｐマネジメント株式会社 | Drive device, power conversion device |
-
2016
- 2016-11-30 JP JP2016233122A patent/JP6900662B2/en active Active
Also Published As
| Publication number | Publication date |
|---|---|
| JP2018093292A (en) | 2018-06-14 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US9831780B2 (en) | Buck-boost converter and method for controlling buck-boost converter | |
| US7388422B2 (en) | Charge pump circuit for high side drive circuit and driver driving voltage circuit | |
| US20150357858A1 (en) | Battery powered circuit and method | |
| US10110222B2 (en) | Drive unit | |
| JP2011223829A (en) | Control circuit for negative voltage charge pump circuit, negative voltage charge pump circuit, and electronic device and audio system each employing them | |
| KR20150075034A (en) | Switching regulator and electronic apparatus | |
| TWI620391B (en) | Switching charging circuit | |
| JP2006302971A (en) | Power supply clamp circuit and semiconductor device | |
| US10254781B2 (en) | Voltage source | |
| US20160079858A1 (en) | Control circuit with multiple feedback loops and switching power supply thereof | |
| KR20170131452A (en) | Drive for cascode stack of power FETs | |
| US10666137B2 (en) | Method and circuitry for sensing and controlling a current | |
| JP2016171676A (en) | Power supply circuit and control method therefor | |
| EP3038223A1 (en) | Load driving circuit | |
| US20150270774A1 (en) | Power supply circuit | |
| JP2007151246A (en) | Dc/dc converter | |
| JP2020127145A (en) | Bridge output circuit, power supply device, and semiconductor device | |
| US11522535B2 (en) | Semiconductor device | |
| US9929646B2 (en) | Charge pump circuit and step-down regulator circuit | |
| CN107168433B (en) | Output circuit | |
| US8981820B2 (en) | Driver circuit | |
| JP6543133B2 (en) | POWER SUPPLY DEVICE AND ITS CONTROL METHOD | |
| JP2018207276A (en) | Gate drive circuit | |
| US20130321029A1 (en) | Input decision circuit | |
| WO2013161201A1 (en) | Driving device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20190823 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20200401 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20200728 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20200804 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20200929 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20210119 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20210319 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20210518 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20210531 |
|
| R151 | Written notification of patent or utility model registration |
Ref document number: 6900662 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R151 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |