JP6885837B2

JP6885837B2 - Semiconductor devices and semiconductor storage devices

Info

Publication number: JP6885837B2
Application number: JP2017183838A
Authority: JP
Inventors: 信敬那須
Original assignee: Lapis Semiconductor Co Ltd
Current assignee: Lapis Semiconductor Co Ltd
Priority date: 2017-09-25
Filing date: 2017-09-25
Publication date: 2021-06-16
Anticipated expiration: 2037-09-25
Also published as: JP2019062019A

Description

本発明は、半導体装置および半導体記憶装置、特に電磁干渉（ＥｌｅｃｔｒｏＭａｇｎｅｔｉｃＩｎｔｅｒｆｅｒｅｎｃｅ：ＥＭＩ）対策回路を備えた半導体装置および半導体記憶装置に関する。 The present invention relates to semiconductor devices and semiconductor storage devices, particularly semiconductor devices and semiconductor storage devices provided with an electromagnetic interference (EMI) countermeasure circuit.

電磁干渉とは、特定の電子機器が発生するノイズによって、他の電子機器に好ましくない障害が発生することをいう。特に飛行機内や医療現場においては、電磁干渉によって誘発される機器の誤動作が深刻な問題となる場合がある。そのため、電磁干渉の問題を事前に防ぐため、各国において電子機器に対するＥＭＩの規制基準が設けられている。 Electromagnetic interference means that noise generated by a specific electronic device causes an unfavorable failure in other electronic devices. Especially in airplanes and medical sites, malfunction of equipment induced by electromagnetic interference may become a serious problem. Therefore, in order to prevent the problem of electromagnetic interference in advance, each country has established EMI regulatory standards for electronic devices.

ＥＭＩ対策は、電子機器本体のみならずモジュール、コンポーネント（部品）等の各レベルで行われており、半導体装置についても独自の対策を施すことが求められている。しかしながら、例えば汎用メモリのような半導体装置の場合、搭載される電子機器が多岐にわたり、例えば共振周波数の設定等の具体的な対策内容を一意に決めることが困難である。そのため、搭載される製品に合わせてＥＭＩ対策の内容が調整可能とされた半導体装置が求められてきた。 EMI countermeasures are taken not only at the electronic device itself but also at each level of modules, components (parts), etc., and it is required to take original measures for semiconductor devices as well. However, in the case of a semiconductor device such as a general-purpose memory, for example, a wide variety of electronic devices are mounted, and it is difficult to uniquely determine specific countermeasures such as setting a resonance frequency. Therefore, there has been a demand for semiconductor devices in which the contents of EMI countermeasures can be adjusted according to the products to be mounted.

そのような半導体装置として、例えば特許文献１に開示された半導体集積回路が知られている。特許文献１に開示された半導体集積回路は、機能ブロック回路と、電源線と接地線との間に直列に接続されたスイッチおよびデカップリングコンデンサを有するスイッチングキャパシタ部と、を搭載している。そして、デカップリングコンデンサの容量値は、スイッチのオンまたはオフが実行された場合に、外部要因との共振周波数ｆｒを周波数帯域幅Δｆｔ以上シフトさせるように設定されている。より具体的には、特許文献１に係る半導体集積回路では、ＶＤＤ側に設けられたトランジスタ（スイッチ）によりＶＤＤ−ＧＮＤ間の接続を解除し、ＶＤＤノードにつながる容量値を調整している。特許文献１に開示された半導体集積回路は、上記構成を備えることにより、半導体集積回路を搭載した機器の製造後であっても、簡単にＥＭＩ対策を施すことが可能であるとしている。 As such a semiconductor device, for example, a semiconductor integrated circuit disclosed in Patent Document 1 is known. The semiconductor integrated circuit disclosed in Patent Document 1 includes a functional block circuit and a switching capacitor section having a switch and a decoupling capacitor connected in series between a power supply line and a ground line. The capacitance value of the decoupling capacitor is set so as to shift the resonance frequency fr with an external factor by the frequency bandwidth Δft or more when the switch is turned on or off. More specifically, in the semiconductor integrated circuit according to Patent Document 1, the connection between VDD and GND is released by a transistor (switch) provided on the VDD side, and the capacitance value connected to the VDD node is adjusted. By providing the above-mentioned configuration, the semiconductor integrated circuit disclosed in Patent Document 1 can easily take EMI countermeasures even after the manufacture of a device equipped with the semiconductor integrated circuit.

特開２０１１−００９２９１号公報Japanese Unexamined Patent Publication No. 2011-009291

しかしながら、特許文献１に係る半導体集積回路ではトランジスタのオン抵抗を無視することができず、配置している容量値にムダが生ずる。トランジスタのオン抵抗による電圧降下で本来の容量より総電荷量が低下する。また、抵抗が挿入されることにより時定数が大きくなり、充放電速度の低下が発生する。さらに電源ＶＤＤの電圧が低下することは、半導体集積回路の性能を引き下げる要因となる。オン抵抗を下げるためにトランジスタのゲート幅Ｗを大きくする方法もあるが、接続トランジスタの面積増大を招く。 However, in the semiconductor integrated circuit according to Patent Document 1, the on-resistance of the transistor cannot be ignored, and the arranged capacitance value is wasted. The total charge is lower than the original capacitance due to the voltage drop due to the on-resistance of the transistor. Further, the insertion of the resistor increases the time constant and causes a decrease in the charge / discharge rate. Further, the decrease in the voltage of the power supply VDD becomes a factor of lowering the performance of the semiconductor integrated circuit. There is also a method of increasing the gate width W of the transistor in order to reduce the on-resistance, but this causes an increase in the area of the connected transistor.

また、スイッチがオフにされた場合、スイッチに接続される節点（ノード）がフローティングノード（電位が固定されていない節点）となる場合がある。このようなフローティングノードはアンテナの作用を発揮する場合があり、フローティングノードがノイズを放射するノイズ源となって半導体集積回路の誤動作を引き起こしたり、あるいは周囲からのノイズを集めて半導体集積回路の誤動作を引き起こすという問題がある。 When the switch is turned off, the node connected to the switch may become a floating node (node whose potential is not fixed). Such a floating node may act as an antenna, and the floating node becomes a noise source that radiates noise and causes a malfunction of the semiconductor integrated circuit, or collects noise from the surroundings and causes a malfunction of the semiconductor integrated circuit. There is a problem of causing.

ところで、特許文献１に係る半導体集積回路のように、ＥＭＩ対策においてはコンデンサ（容量）が必須のデバイスとなる。この点、メモリデバイスでは、メモリセルの構成を利用したコンケイブ型（「クラウンタイプ」とよばれる場合もある）の容量が使用されることが多い。コンケイブ型の容量とは、例えば層間絶縁膜に凹部を形成し、凹部内に下部電極、誘電体膜および上部電極を形成した容量素子であり、一定の容量を確保しつつ、微細化が可能な容量素子である。従って、メモリデバイスでは、このコンケイブ型の容量を用いてＥＭＩ対策回路を構成することができれば至便である。一方、コンケイブ型の容量は一般に耐圧が低いため、複数の容量を段積み構成（直列接続）にして使用される場合がある。コンケイブ型の容量を用いてＥＭＩ対策回路を構成する場合には、このような事情も勘案する必要がある。 By the way, like the semiconductor integrated circuit according to Patent Document 1, a capacitor (capacity) is an indispensable device for EMI countermeasures. In this regard, memory devices often use concave-type (sometimes referred to as "crown-type") capacities that utilize the configuration of memory cells. The concave-type capacitance is, for example, a capacitance element in which a recess is formed in an interlayer insulating film and a lower electrode, a dielectric film, and an upper electrode are formed in the recess, and miniaturization is possible while securing a certain capacitance. It is a capacitive element. Therefore, in a memory device, it would be convenient if an EMI countermeasure circuit could be configured using this concave type capacitance. On the other hand, since the concave type capacity generally has a low withstand voltage, a plurality of capacities may be used in a stacked configuration (series connection). When constructing an EMI countermeasure circuit using a concave type capacitance, it is necessary to take such circumstances into consideration.

この点、上記のようにオン抵抗の欠点を有する特許文献１に係る半導体集積回路は、複数の容量が段積み構成された容量に適用するためにはさらなる改善を要する。 In this respect, the semiconductor integrated circuit according to Patent Document 1, which has the drawback of on-resistance as described above, requires further improvement in order to be applied to a capacitance in which a plurality of capacitances are stacked.

本発明は、以上のような問題点に鑑み、複数の容量が段積み構成された容量を用いた場合でも効率のよい、しかも周囲への悪影響が抑制された電磁干渉対策が可能な半導体装置、および半導体記憶装置を提供することを目的とする。 In view of the above problems, the present invention is a semiconductor device capable of taking measures against electromagnetic interference, which is efficient even when a plurality of capacities are stacked, and which suppresses adverse effects on the surroundings. And to provide semiconductor storage devices.

本発明に係る半導体装置は、予め定められた電圧が印加される第１の電源ラインと、前記予め定められた電圧より低い電圧が印加される第２の電源ラインと、前記第１の電源ラインに一方の端子が接続された第１の容量と、前記第２の電源ラインに一方の端子が接続された第２の容量と、前記第１の容量の他方の端子と前記第２の容量の他方の端子との間に接続されるとともに、前記第１の容量および前記第２の容量を前記第１の電源ラインと前記第２の電源ラインとの間に接続するか切り離すかを制御する切り替え部と、を含み、前記切り替え部によって切り離すように制御された場合に、前記第１の容量の前記他方の端子の前記第１の電源ラインへの接続、および前記第２の容量の前記他方の端子の前記第２の電源ラインへの接続の少なくとも一方が行われるものである。 The semiconductor device according to the present invention includes a first power supply line to which a predetermined voltage is applied, a second power supply line to which a voltage lower than the predetermined voltage is applied, and the first power supply line. The first capacitance to which one terminal is connected to the second capacitance, the second capacitance to which one terminal is connected to the second power supply line, and the other terminal of the first capacitance and the second capacitance. A switch that is connected to the other terminal and controls whether the first capacitance and the second capacitance are connected or disconnected between the first power supply line and the second power supply line. seen containing a part, and the when it is controlled to disconnect the switching unit, the first connection to the first power supply line of the second terminal of the capacitance, and the other of said second capacitor At least one of the connections of the terminal to the second power supply line is made .

一方、本発明に係る半導体記憶装置は、上記の半導体装置と、前記第１の容量および前記第２の容量と同じ構成の容量を有するメモリセルを複数備えた記憶部と、を含むものである。 On the other hand, the semiconductor storage device according to the present invention includes the above-mentioned semiconductor device and a storage unit including a plurality of memory cells having the same first capacity and the same configuration as the second capacity.

本発明によれば、複数の容量が段積み構成された容量を用いた場合でも効率のよい、しかも周囲への悪影響が抑制された電磁干渉対策が可能な半導体装置、および半導体記憶装置を提供することが可能となる。 According to the present invention, there is provided a semiconductor device and a semiconductor storage device that are efficient even when a plurality of capacities are stacked and can take measures against electromagnetic interference in which adverse effects on the surroundings are suppressed. It becomes possible.

第１の実施の形態に係るＥＭＩ対策回路、および半導体記憶装置を示す回路図である。It is a circuit diagram which shows the EMI countermeasure circuit and the semiconductor storage device which concerns on 1st Embodiment. 第２の実施の形態に係るＥＭＩ対策回路、および半導体記憶装置を示す回路図である。It is a circuit diagram which shows the EMI countermeasure circuit and the semiconductor storage device which concerns on 2nd Embodiment. 第３の実施の形態に係るＥＭＩ対策回路、および半導体記憶装置を示す回路図である。It is a circuit diagram which shows the EMI countermeasure circuit and the semiconductor storage device which concerns on 3rd Embodiment. 第４の実施の形態に係るＥＭＩ対策回路、および半導体記憶装置を示す回路図である。It is a circuit diagram which shows the EMI countermeasure circuit and the semiconductor storage device which concerns on 4th Embodiment.

以下、図面を参照して、本発明を実施するための形態について詳細に説明する。 Hereinafter, embodiments for carrying out the present invention will be described in detail with reference to the drawings.

［第１の実施の形態］
図１は、本実施の形態に係るＥＭＩ対策回路１０、および半導体記憶装置（メモリ）５０を示す回路図である。 [First Embodiment]
FIG. 1 is a circuit diagram showing an EMI countermeasure circuit 10 and a semiconductor storage device (memory) 50 according to the present embodiment.

図１に示すように、半導体記憶装置５０は、ＥＭＩ対策回路１０、半導体回路１６を含んで構成されている。本実施の形態に係る半導体回路１６は、一例としてメモリ回路である。ＥＭＩ対策回路１０は、本発明に係る半導体装置を構成している。図１において、ＶＣＣは高電位側の電源、ＶＳＳは低電位側の電源を示している。 As shown in FIG. 1, the semiconductor storage device 50 includes an EMI countermeasure circuit 10 and a semiconductor circuit 16. The semiconductor circuit 16 according to this embodiment is a memory circuit as an example. The EMI countermeasure circuit 10 constitutes the semiconductor device according to the present invention. In FIG. 1, VCS indicates a power supply on the high potential side, and VSS indicates a power supply on the low potential side.

図１に示すように、ＥＭＩ対策回路１０は制御回路１２、Ｐ型ＭＯＳ（ＭｅｔａｌＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタＴ１、段積み構成された容量Ｃ１、Ｃ２を含んで構成されている。容量Ｃ１は、Ｐ型ＭＯＳトランジスタＴ１のドレインと電源ＶＣＣとの間に接続され、容量Ｃ２は、Ｐ型ＭＯＳトランジスタＴ１のソースと電源ＶＳＳとの間に接続されている。本実施の形態では、容量Ｃ１、Ｃ２をコンケイブ型の容量としている。容量Ｃ１、Ｃ２は必要に応じて電源ＶＣＣと電源ＶＳＳとの間に接続され、いわゆるデカップリングコンデンサとして機能するように構成されている。なお、容量Ｃ１、Ｃ２が本発明に係る「単位容量」であり、「単位容量」とは形状、容量値等が共通である容量をいう。 As shown in FIG. 1, the EMI countermeasure circuit 10 includes a control circuit 12, a P-type MOS (Metal Oxide Semiconductor) transistor T1, and stacked capacitances C1 and C2. The capacitance C1 is connected between the drain of the P-type MOS transistor T1 and the power supply VCS, and the capacitance C2 is connected between the source of the P-type MOS transistor T1 and the power supply VSS. In the present embodiment, the capacities C1 and C2 are concave capacities. The capacitances C1 and C2 are connected between the power supply VCS and the power supply VSS as needed, and are configured to function as so-called decoupling capacitors. The capacities C1 and C2 are the "unit capacities" according to the present invention, and the "unit capacities" refer to capacities having a common shape, capacity value, and the like.

ここで、半導体記憶装置５０が動作をする際に電流が流れると、電源ＶＣＣ、ＶＳＳの配線パターン等がアンテナのように機能して共振し、電磁放射が生ずる場合がある。本実施の形態に係る半導体記憶装置５０が備えるＥＭＩ対策回路１０は、電源ＶＣＣ、ＶＳＳの配線パターンに起因するこのような共振の共振周波数を変化させ、共振振幅が十分小さくなる帯域に遷移させて外部に放射される電磁放射を低減させることを意図している。 Here, when a current flows when the semiconductor storage device 50 operates, the wiring patterns of the power supply VCS, VSS, and the like function like an antenna and resonate, and electromagnetic radiation may occur. The EMI countermeasure circuit 10 included in the semiconductor storage device 50 according to the present embodiment changes the resonance frequency of such resonance caused by the wiring pattern of the power supply VCS and VSS, and shifts to a band in which the resonance amplitude becomes sufficiently small. It is intended to reduce the electromagnetic radiation emitted to the outside.

制御回路１２はＰ型ＭＯＳトランジスタＴ１のオン／オフを切り替える機能を有する。
図１ではＰ型ＭＯＳトランジスタＴ１のゲートを制御する制御信号Ｓｃの出力段であるインバータ１４のみを示し、他の回路を省略している。制御信号Ｓｃをロウレベル（以下、「Ｌ」）にしてＰ型ＭＯＳトランジスタＴ１をオンにすると、直列接続された容量Ｃ１とＣ２とが電源ＶＣＣとＶＳＳとの間に接続される。一方、制御信号Ｓｃをハイレベル（以下、「Ｈ」）にしてＰ型ＭＯＳトランジスタＴ１をオフにすると、容量Ｃ１、Ｃ２が切り離され、電源ＶＣＣとＶＳＳとの間は開放（オープン）状態となる。 The control circuit 12 has a function of switching on / off of the P-type MOS transistor T1.
FIG. 1 shows only the inverter 14 which is the output stage of the control signal Sc that controls the gate of the P-type MOS transistor T1, and omits other circuits. When the control signal Sc is set to a low level (hereinafter, “L”) and the P-type MOS transistor T1 is turned on, the capacitances C1 and C2 connected in series are connected between the power supply VCS and the VSS. On the other hand, when the control signal Sc is set to a high level (hereinafter, “H”) and the P-type MOS transistor T1 is turned off, the capacitances C1 and C2 are disconnected, and the power supply VCS and VSS are in an open state. ..

制御回路１２は、例えば半導体記憶装置５０が搭載される装置（電子機器）に応じて容量Ｃ１、Ｃ２の接続、非接続を切り替え、ＥＭＩ対策回路１０の構成（内容）を変える場合に機能させる回路である。すなわち、制御回路１２は、半導体記憶装置５０が搭載される装置に応じて制御信号Ｓｃを変更、固定する。従って、制御回路１２として例えばヒューズを用い、制御信号Ｓｃの値を固定するようにしてもよい。あるいは、制御回路１２の代わりにインバータ１４の入力にコントロール端子を設け、外部から制御が可能なように構成してもよい。 The control circuit 12 is a circuit that functions when the configuration (contents) of the EMI countermeasure circuit 10 is changed by switching the connection or non-connection of the capacitances C1 and C2 according to the device (electronic device) on which the semiconductor storage device 50 is mounted. Is. That is, the control circuit 12 changes and fixes the control signal Sc according to the device on which the semiconductor storage device 50 is mounted. Therefore, for example, a fuse may be used as the control circuit 12 to fix the value of the control signal Sc. Alternatively, a control terminal may be provided at the input of the inverter 14 instead of the control circuit 12, so that control can be performed from the outside.

上述のように、本実施の形態では、制御回路１２によってＰ型ＭＯＳトランジスタＴ１のオン／オフ状態を切り替え、電源ＶＣＣとＶＳＳとの間の容量値（以下、「電源間容量値」）を変化させる。このように、本実施の形態に係るＥＭＩ対策回路１０は、容量の接続を変えることによって電源間容量値を変える機能を備えている。このことによって、半導体記憶装置５０で発生する共振の共振周波数を、共振振幅が無視できる程度となる帯域までシフトさせ、半導体記憶装置５０から外部に向かって放射される電磁放射を低減させることが可能となる。 As described above, in the present embodiment, the control circuit 12 switches the on / off state of the P-type MOS transistor T1 to change the capacitance value between the power supply VCS and VSS (hereinafter, “power supply-to-power supply capacitance value”). Let me. As described above, the EMI countermeasure circuit 10 according to the present embodiment has a function of changing the capacitance value between power supplies by changing the capacitance connection. This makes it possible to shift the resonance frequency of the resonance generated in the semiconductor storage device 50 to a band in which the resonance amplitude is negligible, and reduce the electromagnetic radiation radiated from the semiconductor storage device 50 to the outside. It becomes.

図１に示すように、本実施の形態に係るＥＭＩ対策回路１０は、容量Ｃ１とＣ２との間に、Ｐ型ＭＯＳトランジスタＴ１が接続されている。ここで、メモリデバイスにおいて使用するコンケイブ型の容量は一般に耐圧が低いため、外部電源で使用する場合には電源電圧に応じた段積み（直列接続）構成にして容量１段あたりにかかる電圧を下げる必要がある。そのため段積み構成の途中に中間ノードが存在することになるため、電源ＶＣＣ−ＶＳＳ間に接続して使用する安定化容量（デカップリングコンデンサ）として、図１に示すような容量Ｃ１とＣ２との間にＰ型ＭＯＳトランジスタＴ１を接続する本実施の形態の構成を採用することができる。 As shown in FIG. 1, in the EMI countermeasure circuit 10 according to the present embodiment, a P-type MOS transistor T1 is connected between the capacitances C1 and C2. Here, since the concave type capacity used in the memory device generally has a low withstand voltage, when using it with an external power supply, a stacking (series connection) configuration corresponding to the power supply voltage is used to reduce the voltage applied per capacity stage. There is a need. Therefore, since an intermediate node exists in the middle of the stacking configuration, the stabilizing capacitances (decoupling capacitors) used by connecting between the power supply VCC and VSS are the capacitances C1 and C2 as shown in FIG. The configuration of the present embodiment in which the P-type MOS transistor T1 is connected between them can be adopted.

さらに、本実施の形態に係るＥＭＩ対策回路１０、半導体記憶装置５０では、電源に接続されるＰ型ＭＯＳトランジスタＴ１のオン抵抗成分が除かれるので、容量Ｃ１、Ｃ２をチャージする際の電圧の降下が少なくなり、さらに電荷充放電における時定数も改善される（速くなる）。これは、本実施の形態に係るＥＭＩ対策回路１０では、Ｐ型ＭＯＳトランジスタＴ１のドレイン側、ソース側ともにＣ１、Ｃ２によってＤＣカット（直流遮断）されているので、特許文献１に係る半導体集積回路にようにデカップリングコンデンサに充放電電流が流れないからである。 Further, in the EMI countermeasure circuit 10 and the semiconductor storage device 50 according to the present embodiment, the on-resistance component of the P-type MOS transistor T1 connected to the power supply is removed, so that the voltage drops when the capacitances C1 and C2 are charged. Is reduced, and the time constant in charge charging / discharging is also improved (faster). This is because in the EMI countermeasure circuit 10 according to the present embodiment, both the drain side and the source side of the P-type MOS transistor T1 are DC-cut (DC cut off) by C1 and C2, so that the semiconductor integrated circuit according to Patent Document 1 This is because the charge / discharge current does not flow through the decoupling capacitor.

［第２の実施の形態］
図２を参照して、本実施の形態に係るＥＭＩ対策回路１０Ａ、半導体記憶装置５０Ａについて説明する。半導体記憶装置５０Ａは、上記実施の形態に係る半導体記憶装置５０のＥＭＩ対策回路１０をＥＭＩ対策回路１０Ａに置き換えた形態である。従って、半導体回路１６は半導体記憶装置５０と同じなので、詳細な説明を省略する。 [Second Embodiment]
The EMI countermeasure circuit 10A and the semiconductor storage device 50A according to the present embodiment will be described with reference to FIG. The semiconductor storage device 50A is a form in which the EMI countermeasure circuit 10 of the semiconductor storage device 50 according to the above embodiment is replaced with the EMI countermeasure circuit 10A. Therefore, since the semiconductor circuit 16 is the same as the semiconductor storage device 50, detailed description thereof will be omitted.

図２に示すように、ＥＭＩ対策回路１０Ａは、Ｐ型ＭＯＳトランジスタＴ２、Ｎ型ＭＯＳトランジスタＴ３、容量Ｃ３、Ｃ４を含んで構成されている。制御回路１２は上記ＥＭＩ対策回路１０と同様に制御信号Ｓｃを出力する。本実施の形態では制御信号Ｓｃの値は、ＨまたはＬの２値である。 As shown in FIG. 2, the EMI countermeasure circuit 10A includes a P-type MOS transistor T2, an N-type MOS transistor T3, and capacitances C3 and C4. The control circuit 12 outputs the control signal Sc in the same manner as the EMI countermeasure circuit 10. In the present embodiment, the value of the control signal Sc is a binary value of H or L.

ＥＭＩ対策回路１０Ａは以下のように動作する。すなわち、制御信号ＳｃがＬの場合はＰ型ＭＯＳトランジスタＴ２がオン、Ｎ型ＭＯＳトランジスタＴ３がオフとなる。その結果、電源ＶＣＣとＶＳＳとの間に容量Ｃ３とＣ４とが接続される。一方、制御信号ＳｃがＨの場合はＰ型ＭＯＳトランジスタＴ２がオフ、Ｎ型ＭＯＳトランジスタＴ３がオンとなる。その結果、電源ＶＣＣとＶＳＳとの間から容量Ｃ３とＣ４とが切り離される。 The EMI countermeasure circuit 10A operates as follows. That is, when the control signal Sc is L, the P-type MOS transistor T2 is turned on and the N-type MOS transistor T3 is turned off. As a result, the capacitances C3 and C4 are connected between the power supply VCS and VSS. On the other hand, when the control signal Sc is H, the P-type MOS transistor T2 is turned off and the N-type MOS transistor T3 is turned on. As a result, the capacitances C3 and C4 are separated from between the power supply VCS and VSS.

このように、本実施の形態に係るＥＭＩ対策回路１０Ａは、容量の接続を変えることによって電源間容量値を変える機能を備えている。このことによって、半導体記憶装置５０Ａで発生する共振の共振周波数を、共振振幅が無視できる程度となる帯域までシフトさせ、半導体記憶装置５０Ａから外部に向かって放射される電磁放射を低減させることが可能となる。 As described above, the EMI countermeasure circuit 10A according to the present embodiment has a function of changing the capacitance value between power supplies by changing the capacitance connection. This makes it possible to shift the resonance frequency of the resonance generated in the semiconductor storage device 50A to a band in which the resonance amplitude is negligible, and reduce the electromagnetic radiation radiated from the semiconductor storage device 50A to the outside. It becomes.

本実施の形態に係るＥＭＩ対策回路１０Ａでは、さらに、制御信号ＳｃをＨにして電源ＶＣＣとＶＳＳとの間から容量Ｃ３とＣ４とを切り離した際、Ｎ型ＭＯＳトランジスタＴ３がオンとなって電源ＶＳＳ側の中間節点（ノード）Ｎ１が電源ＶＳＳに固定されるように構成されている。一般に電子回路においては、電位が固定されていないノード（フローティングノード）はノイズ源となることが多い。特に、本実施の形態では、電源ＶＣＣ−ＶＳＳ間から容量Ｃ３、Ｃ４を切り離す際に節点Ｎ１の電位がふらついてノイズ源となる可能性もある。また、逆にフローティングノードがアンテナとなって周囲のノイズを拾って当該電子回路の誤動作を生ずることも想定される。しかしながらＥＭＩ対策回路１０Ａでは、容量Ｃ３とＣ４との間の中間節点Ｎ１が電源ＶＳＳ（固定電位）に接続され、電位固定されるので、ノイズによる誤動作の発生が抑制されるように構成されている。 In the EMI countermeasure circuit 10A according to the present embodiment, when the control signal Sc is set to H and the capacitances C3 and C4 are separated from between the power supply VCS and VSS, the N-type MOS transistor T3 is turned on to power the power supply. The intermediate node (node) N1 on the VSS side is configured to be fixed to the power supply VSS. Generally, in an electronic circuit, a node (floating node) whose potential is not fixed often becomes a noise source. In particular, in the present embodiment, when the capacitances C3 and C4 are separated from the power supply VCS and VSS, the potential of the node N1 may fluctuate and become a noise source. On the contrary, it is assumed that the floating node acts as an antenna and picks up ambient noise to cause a malfunction of the electronic circuit. However, in the EMI countermeasure circuit 10A, the intermediate node N1 between the capacitances C3 and C4 is connected to the power supply VSS (fixed potential) and the potential is fixed, so that the occurrence of malfunction due to noise is suppressed. ..

なお、本実施の形態で、容量Ｃ３、Ｃ４の接続解除時に節点Ｎ１を電源ＶＳＳ側に固定しているのは、電源ＶＣＣの方が電圧が高く、よりノイズの影響を受けやすいと考えられるためである。しかしながら、これに限られず、ノイズの影響等を勘案し、Ｐ型ＭＯＳトランジスタＴ２のドレイン側の節点を電源ＶＣＣに固定する形態としてもよい。 In this embodiment, the node N1 is fixed to the power supply VSS side when the capacities C3 and C4 are disconnected because the power supply VCS has a higher voltage and is more susceptible to noise. Is. However, the present invention is not limited to this, and the node on the drain side of the P-type MOS transistor T2 may be fixed to the power supply VCC in consideration of the influence of noise and the like.

［第３の実施の形態］
図３を参照して、本実施の形態に係るＥＭＩ対策回路１０Ｂ、半導体記憶装置５０Ｂについて説明する。半導体記憶装置５０Ｂは、上記実施の形態に係る半導体記憶装置５０のＥＭＩ対策回路１０をＥＭＩ対策回路１０Ｂに置き換えた形態である。従って、半導体回路１６は半導体記憶装置５０と同じなので、詳細な説明を省略する。 [Third Embodiment]
The EMI countermeasure circuit 10B and the semiconductor storage device 50B according to the present embodiment will be described with reference to FIG. The semiconductor storage device 50B is a form in which the EMI countermeasure circuit 10 of the semiconductor storage device 50 according to the above embodiment is replaced with the EMI countermeasure circuit 10B. Therefore, since the semiconductor circuit 16 is the same as the semiconductor storage device 50, detailed description thereof will be omitted.

図３に示すように、ＥＭＩ対策回路１０Ｂは、Ｐ型ＭＯＳトランジスタＴ４、Ｔ５、Ｎ型ＭＯＳトランジスタＴ６、容量Ｃ５、Ｃ６を含んで構成されている。制御回路１２は上記ＥＭＩ対策回路１０と同様に制御信号Ｓｃを出力するが、ＥＭＩ対策回路１０Ｂでは、制御信号Ｓｃの反転信号（インバータ１４の入力信号）ＳｃＢ（制御信号Ｓｃの補信号）も各トランジスタの制御に用いている。本実施の形態では制御信号Ｓｃ、ＳｃＢの値は、ＨまたはＬの２値である。 As shown in FIG. 3, the EMI countermeasure circuit 10B includes P-type MOS transistors T4 and T5, N-type MOS transistors T6, and capacitances C5 and C6. The control circuit 12 outputs the control signal Sc as in the EMI countermeasure circuit 10, but in the EMI countermeasure circuit 10B, the inverted signal of the control signal Sc (input signal of the inverter 14) ScB (auxiliary signal of the control signal Sc) is also each. It is used to control the transistor. In the present embodiment, the values of the control signals Sc and ScB are two values of H or L.

ＥＭＩ対策回路１０Ｂは以下のように動作する。すなわち、制御信号ＳｃＢがＨで、制御信号ＳｃがＬの場合はＰ型ＭＯＳトランジスタＴ４がオフ、Ｐ型ＭＯＳトランジスタＴ５がオン、Ｎ型ＭＯＳトランジスタＴ６がオフとなる。その結果、電源ＶＣＣとＶＳＳとの間に容量Ｃ５とＣ６とが接続される。一方、制御信号ＳｃＢがＬで、制御信号ＳｃがＨの場合はＰ型ＭＯＳトランジスタＴ４がオン、Ｐ型ＭＯＳトランジスタＴ５がオフ、Ｎ型ＭＯＳトランジスタＴ６がオンとなる。その結果、電源ＶＣＣとＶＳＳとの間から容量Ｃ５とＣ６とが切り離される。 The EMI countermeasure circuit 10B operates as follows. That is, when the control signal ScB is H and the control signal Sc is L, the P-type MOS transistor T4 is off, the P-type MOS transistor T5 is on, and the N-type MOS transistor T6 is off. As a result, the capacitances C5 and C6 are connected between the power supply VCS and VSS. On the other hand, when the control signal ScB is L and the control signal Sc is H, the P-type MOS transistor T4 is on, the P-type MOS transistor T5 is off, and the N-type MOS transistor T6 is on. As a result, the capacitances C5 and C6 are separated from between the power supply VCS and VSS.

このように、本実施の形態に係るＥＭＩ対策回路１０Ｂは、容量の接続を変えることによって電源間容量値を変える機能を備えている。このことによって、半導体記憶装置５０Ｂで発生する共振の共振周波数を、共振振幅が無視できる程度となる帯域までシフトさせ、半導体記憶装置５０Ｂから外部に向かって放射される電磁放射を低減させることが可能となる。 As described above, the EMI countermeasure circuit 10B according to the present embodiment has a function of changing the capacitance value between power supplies by changing the capacitance connection. This makes it possible to shift the resonance frequency of the resonance generated in the semiconductor storage device 50B to a band in which the resonance amplitude is negligible, and reduce the electromagnetic radiation radiated from the semiconductor storage device 50B to the outside. It becomes.

本実施の形態に係るＥＭＩ対策回路１０Ｂでは、さらに、制御信号ＳｃＢをＬ、制御信号ＳｃをＨにして電源ＶＣＣとＶＳＳとの間から容量Ｃ５とＣ６とを切り離した際、Ｐ型ＭＯＳトランジスタＴ４がオンとなって、電源ＶＣＣ側の中間節点（ノード）Ｎ２が電源ＶＣＣに固定されるように構成されている。また、Ｎ型ＭＯＳトランジスタＴ６がオンとなって電源ＶＳＳ側の中間節点（ノード）Ｎ３が電源ＶＳＳに固定されるように構成されている。このように、ＥＭＩ対策回路１０Ｂでは、容量Ｃ５とＣ６との間の中間節点Ｎ２、Ｎ３が各々電源ＶＣＣ、ＶＳＳ（固定電位）に接続され、電位固定されるので、ノイズによる誤動作の発生が抑制されるように構成されている。 In the EMI countermeasure circuit 10B according to the present embodiment, when the control signal ScB is set to L and the control signal Sc is set to H and the capacitances C5 and C6 are separated from between the power supply VCS and VSS, the P-type MOS transistor T4 Is turned on, and the intermediate node (node) N2 on the power supply VCS side is fixed to the power supply VCS. Further, the N-type MOS transistor T6 is turned on, and the intermediate node (node) N3 on the power supply VSS side is fixed to the power supply VSS. In this way, in the EMI countermeasure circuit 10B, the intermediate nodes N2 and N3 between the capacitances C5 and C6 are connected to the power supply VCS and VSS (fixed potential), respectively, and the potential is fixed, so that the occurrence of malfunction due to noise is suppressed. It is configured to be.

［第４の実施の形態］
図４を参照して、本実施の形態に係るＥＭＩ対策回路１０Ｃ、半導体記憶装置５０Ｃについて説明する。半導体記憶装置５０Ｃは、上記実施の形態に係る半導体記憶装置５０ＢのＥＭＩ対策回路１０ＢをＥＭＩ対策回路１０Ｃに置き換えた形態である。従って、半導体回路１６は半導体記憶装置５０Ｂと同じなので、詳細な説明を省略する。 [Fourth Embodiment]
The EMI countermeasure circuit 10C and the semiconductor storage device 50C according to the present embodiment will be described with reference to FIG. The semiconductor storage device 50C is a form in which the EMI countermeasure circuit 10B of the semiconductor storage device 50B according to the above embodiment is replaced with the EMI countermeasure circuit 10C. Therefore, since the semiconductor circuit 16 is the same as the semiconductor storage device 50B, detailed description thereof will be omitted.

図４に示すように、ＥＭＩ対策回路１０Ｃは、Ｐ型ＭＯＳトランジスタＴ７、Ｔ８、Ｎ型ＭＯＳトランジスタＴ９、容量Ｃｎ、Ｃ７を含んで構成されている。容量Ｃｎは、コンケイブ型の容量が複数個（図４では７個の場合を例示している）段積み（直列）接続したものである。制御回路１２は上記ＥＭＩ対策回路１０と同様に制御信号Ｓｃを出力するが、ＥＭＩ対策回路１０Ｃでは、制御信号Ｓｃの反転信号（インバータ１４の入力信号）ＳｃＢも各トランジスタの制御に用いている。本実施の形態では制御信号Ｓｃ、ＳｃＢの値は、ＨまたはＬの２値である。 As shown in FIG. 4, the EMI countermeasure circuit 10C includes P-type MOS transistors T7 and T8, N-type MOS transistors T9, and capacitances Cn and C7. The capacity Cn is a stack (series) connection in which a plurality of concave capacities (7 in FIG. 4 are illustrated) are connected. The control circuit 12 outputs the control signal Sc as in the EMI countermeasure circuit 10, but the EMI countermeasure circuit 10C also uses the inverted signal ScB of the control signal Sc (input signal of the inverter 14) to control each transistor. In the present embodiment, the values of the control signals Sc and ScB are two values of H or L.

ＥＭＩ対策回路１０Ｃは、ＥＭＩ対策回路１０Ｂの容量Ｃ５を容量Ｃｎに、容量Ｃ６を容量Ｃ７に置き換えたものであり、具体的な回路動作はＥＭＩ対策回路１０Ｂと同じなので詳細な説明は省略する。ＥＭＩ対策回路１０Ｃでは、制御信号ＳｃＢ、Ｓｃによって、容量Ｃｎ、Ｃ７を電源ＶＣＣとＶＳＳとの間に接続するか、切り離すかを切り替え可能に構成されている。このように、本実施の形態に係るＥＭＩ対策回路１０Ｃは、容量の接続を変えることによって電源間容量値を変える機能を備えている。このことによって、半導体記憶装置５０Ｃで発生する共振の共振周波数を、共振振幅が無視できる程度となる帯域までシフトさせ、半導体記憶装置５０Ｃから外部に向かって放射される電磁放射を低減させることが可能となる。 The EMI countermeasure circuit 10C replaces the capacitance C5 of the EMI countermeasure circuit 10B with the capacitance Cn and the capacitance C6 with the capacitance C7. Since the specific circuit operation is the same as that of the EMI countermeasure circuit 10B, detailed description thereof will be omitted. The EMI countermeasure circuit 10C is configured to be able to switch between connecting and disconnecting the capacitances Cn and C7 between the power supply VCS and VSS by the control signals ScB and Sc. As described above, the EMI countermeasure circuit 10C according to the present embodiment has a function of changing the capacitance value between power supplies by changing the capacitance connection. This makes it possible to shift the resonance frequency of the resonance generated in the semiconductor storage device 50C to a band in which the resonance amplitude is negligible, and reduce the electromagnetic radiation radiated from the semiconductor storage device 50C to the outside. It becomes.

本実施の形態に係るＥＭＩ対策回路１０Ｃでは、さらに、電源ＶＣＣとＶＳＳとの間から容量ＣｎとＣ７とが切り離された際、電源ＶＣＣ側の中間節点（ノード）Ｎ４が電源ＶＣＣに固定されるように構成され、電源ＶＳＳ側の中間節点（ノード）Ｎ５が電源ＶＳＳに固定されるように構成されている。このように、フローティングとなり得る容量ＣｎとＣ７との間の中間節点Ｎ４が電源ＶＣＣに、節点Ｎ５が電源ＶＳＳに接続され、電位固定されるので、ノイズによる誤動作の発生が抑制されるように構成されている。 In the EMI countermeasure circuit 10C according to the present embodiment, when the capacitances Cn and C7 are further separated from between the power supply VCS and VSS, the intermediate node (node) N4 on the power supply VCS side is fixed to the power supply VCS. The intermediate node (node) N5 on the power supply VSS side is fixed to the power supply VSS. In this way, the intermediate node N4 between the capacitances Cn and C7, which can be floating, is connected to the power supply VCS and the node N5 is connected to the power supply VSS, and the potential is fixed, so that the occurrence of malfunction due to noise is suppressed. Has been done.

本実施の形態では容量としてメモリセルの構成を利用したコンケイブ型の容量（単位容量）を使用しているが、上述したように、コンケイブ型の容量を外部電源用に接続される容量として使用する場合には、耐圧の問題を回避するために、段積みにして個々の容量にかかる電圧を減らす必要がある。容量Ｃｎはこのような段積み構成の一例となっている。
本実施の形態では容量Ｃ７を１個の容量としているが、むろん複数個の単位容量が段積みされた容量としてもよい。 In the present embodiment, the concave type capacity (unit capacity) using the configuration of the memory cell is used as the capacity, but as described above, the concave type capacity is used as the capacity connected for the external power supply. In some cases, it is necessary to stack them to reduce the voltage applied to each capacitance in order to avoid the problem of withstand voltage. The capacity Cn is an example of such a stacking configuration.
In the present embodiment, the capacity C7 is one capacity, but of course, a plurality of unit capacities may be stacked.

本実施の形態に係るＥＭＩ対策回路１０Ｃでは、このように電源ＶＳＳ側に接続する容量（Ｃ７）の数よりも電源ＶＣＣ側に接続される容量（Ｃｎ）の数を多くしている。つまり、電源ＶＣＣ側のほうが電源ＶＳＳ側よりもコンケイブ型の容量の段積みの数を多くしている。これは、電源ＶＣＣの方が電源ＶＳＳより高い電圧がかかるからである。つまり、より高い電圧が印加されるＶＣＣ側の段積みの数を多くすることにより、電源ＶＣＣに接続される容量の個々にかかる電圧を減少させることができる。また、より高い電圧が印加される電源ＶＣＣの方が電源ＶＳＳよりも周囲からのノイズの影響を受けやすいが、ＥＭＩ対策回路１０ＣではＶＣＣ側の段積み容量の数をより多くしているので、容量Ｃｎ、Ｃ７を電源ＶＣＣ−ＶＳＳ間から切り離した場合の電源ＶＣＣへのノイズの影響が効果的に抑制される。 In the EMI countermeasure circuit 10C according to the present embodiment, the number of capacities (Cn) connected to the power supply VCS side is larger than the number of capacities (C7) connected to the power supply VSS side in this way. That is, the power supply VCS side has a larger number of concave capacity stacks than the power supply VSS side. This is because the power supply VCS applies a higher voltage than the power supply VSS. That is, by increasing the number of stacks on the VCS side to which a higher voltage is applied, it is possible to reduce the voltage applied to each of the capacitances connected to the power supply VCS. In addition, the power supply VCS to which a higher voltage is applied is more susceptible to noise from the surroundings than the power supply VSS, but the EMI countermeasure circuit 10C has a larger number of stacking capacities on the VCS side. The influence of noise on the power supply VCS when the capacitances Cn and C7 are separated from the power supply VCS and VSS is effectively suppressed.

ここで、コンケイブ型の容量の段積みの数は、耐圧の関係上、最低でも３個であることがより好ましい。段積み容量の数が３個の場合は、電源ＶＣＣ側に２個、電源ＶＳＳ側に１個段積みするようにすればよい。このことにより、電源ＶＣＣにおけるノイズの影響がより効果的に抑制される。 Here, the number of concave-type capacity stacks is more preferably at least three in terms of withstand voltage. When the number of stacking capacities is 3, two may be stacked on the power supply VCS side and one may be stacked on the power supply VSS side. As a result, the influence of noise on the power supply VCS is suppressed more effectively.

なお、上記各実施の形態では、ＥＭＩ対策回路用の容量としてコンケイブ型の容量を用いた形態を例示して説明したが、これに限られず、他のタイプの容量を用いた形態としてもよい。さらに、上記各実施の形態における容量の個数は一例であって、これに限られない。例えば、ＥＭＩ対策回路１０（図１）において、容量Ｃ１、Ｃ２の各々を複数の容量（単位容量）を用いて段積みされた構成としてもよい。 In each of the above embodiments, the embodiment in which the concave capacitance is used as the capacitance for the EMI countermeasure circuit has been described as an example, but the present invention is not limited to this, and other types of capacitance may be used. Further, the number of capacities in each of the above embodiments is an example, and is not limited to this. For example, in the EMI countermeasure circuit 10 (FIG. 1), the capacities C1 and C2 may be stacked using a plurality of capacities (unit capacities).

また、上記各実施の形態では、段積みされた容量を中間ノードにおいて接続するか、切り離すかを選択するスイッチを配置する形態を例示して説明したが、これに限られず、電源間に接続される容量の個数を選択可能なように、異なる数の段積み容量の間に複数のスイッチを配置する形態としてもよい。 Further, in each of the above-described embodiments, a mode of arranging a switch for selecting whether to connect or disconnect the stacked capacities at the intermediate node has been described as an example, but the present invention is not limited to this, and is connected between power supplies. A plurality of switches may be arranged between different numbers of stacked capacities so that the number of capacities can be selected.

また、上記各実施の形態では、Ｐ型ＭＯＳトランジスタ、Ｎ型ＭＯＳトランジスタを各図に示したように用いる形態を例示して説明したが、これに限られず、各図のＰ型ＭＯＳトランジスタ、Ｎ型ＭＯＳトランジスタは各々Ｐ型、Ｎ型を逆にして用いる形態としてもよい。また、制御回路１２の出力段としてインバータ１４を用いる形態を例示して説明したが、これに限られず、インバータ回路以外の回路を用いた形態としてもよい。 Further, in each of the above embodiments, a mode in which a P-type MOS transistor and an N-type MOS transistor are used as shown in each figure has been illustrated and described, but the present invention is not limited to this, and the P-type MOS transistor and N in each figure are not limited thereto. The type MOS transistor may be used in which the P-type and the N-type are reversed, respectively. Further, although the embodiment in which the inverter 14 is used as the output stage of the control circuit 12 has been described as an example, the present invention is not limited to this, and a circuit other than the inverter circuit may be used.

１０、１０Ａ、１０Ｂ、１０ＣＥＭＩ対策回路
１２制御回路
１４インバータ
１６半導体回路
５０、５０Ａ、５０Ｂ、５０Ｃ半導体記憶装置
Ｃ１〜Ｃ７、Ｃｎ容量
Ｎ１〜Ｎ５中間節点
Ｓｃ制御信号
ＳｃＢ制御信号の補信号
Ｔ１、Ｔ２、Ｔ４、Ｔ５、Ｔ７、Ｔ８Ｐ型ＭＯＳトランジスタ
Ｔ３、Ｔ６、Ｔ９Ｎ型ＭＯＳトランジスタ
10, 10A, 10B, 10C EMI countermeasure circuit 12 Control circuit 14 Inverter 16 Semiconductor circuit 50, 50A, 50B, 50C Semiconductor storage devices C1 to C7, Cn Capacity N1 to N5 Intermediate node Sc Control signal ScB Supplementary signal of control signal T1, T2, T4, T5, T7, T8 P-type MOS transistor T3, T6, T9 N-type MOS transistor

Claims

A first power supply line to which a predetermined voltage is applied, and
A second power supply line to which a voltage lower than the predetermined voltage is applied, and
The first capacity in which one terminal is connected to the first power supply line and
A second capacity in which one terminal is connected to the second power supply line,
It is connected between the other terminal of the first capacity and the other terminal of the second capacity, and the first capacity and the second capacity are combined with the first power supply line and the second capacity. look free and switching unit which controls whether disconnected or connected between the power supply line, and
When controlled to be separated by the switching unit,
A semiconductor device in which at least one of the connection of the other terminal of the first capacitance to the first power supply line and the connection of the other terminal of the second capacitance to the second power supply line are performed. ..

The semiconductor device according to claim 1, wherein at least one of the first capacity and the second capacity includes one unit capacity or a plurality of unit capacities connected in series.

The semiconductor device according to claim 2, wherein the unit capacity is a concave type capacity.

The semiconductor device according to any one of claims 1 to 3 , wherein the capacity value of the first capacity is smaller than the capacity value of the second capacity.

The first capacity includes a plurality of unit capacities connected in series.
The second capacity includes one unit capacity or a plurality of unit capacities connected in series.
The semiconductor device according to claim 4 , wherein the number of unit capacities included in the first capacity is larger than the number of unit capacities included in the second capacity.

The switching unit includes a first conductive type first field effect transistor in which a drain terminal is connected to the other terminal of the first capacitance and a source terminal is connected to the other terminal of the second capacitance. A control circuit for outputting a control signal input to the gate terminal of the first field effect transistor is provided.
The control signal switches between conduction and non-conduction of the first field effect transistor to connect the first capacitance and the second capacitance between the first power supply line and the second power supply line. The semiconductor device according to any one of claims 1 to 5 , which controls whether or not to disconnect.

In the switching portion, the gate terminal is connected to the gate terminal of the first field effect transistor, the drain terminal is connected to the source terminal of the first field effect transistor, and the source terminal is connected to the second power supply line. Further provided with a second conductive type second field effect transistor,
When the first capacitance and the second capacitance are separated from the first power supply line and the second power supply line, the second electric field effect transistor is made conductive by the control signal to make the second electric field effect transistor conductive. The semiconductor device according to claim 6 , wherein the source terminal of the field effect transistor of No. 1 is connected to the second power supply line.

In the switching unit, the inverter circuit for outputting the control signal, the gate terminal is connected to the input of the inverter circuit, the drain terminal is connected to the first power supply line, and the source terminal is the first field effect transistor. Further equipped with a first conductive type third field effect transistor connected to the drain terminal of the
When the first capacitance and the second capacitance are separated from the first power supply line and the second power supply line, the third field effect transistor is made conductive by the supplementary signal of the control signal. The semiconductor device according to claim 6 or 7 , wherein the drain terminal of the first field effect transistor is connected to the first power supply line.

The semiconductor device according to any one of claims 1 to 8.
A storage unit including a plurality of memory cells having the same capacity as the first capacity and the second capacity, and
Semiconductor storage device including.