JP6882122B2 - Chip electronic components and modules - Google Patents
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本開示は、チップ型の電子部品およびモジュールに関する。 The present disclosure relates to chip-type electronic components and modules.
コンデンサ、圧電素子、インダクタおよび抵抗部品などに代表されるチップ型電子部品は、近年、モバイル型の電子機器への需要から、ますます小型化と高密度実装の要求が高まっている。（例えば、特許文献１を参照）。 In recent years, there has been an increasing demand for miniaturization and high-density mounting of chip-type electronic components such as capacitors, piezoelectric elements, inductors, and resistor components due to the demand for mobile electronic devices. (See, for example, Patent Document 1).
本開示のチップ型電子部品は、絶縁部と該絶縁部の内部に設けられた導体部とを有し、電気特性を発現する有効部と、該有効部の周囲を取り囲むように配置された絶縁性のカバー部とを有する部品本体を備えているチップ型電子部品であって、前記カバー部のうち、前記有効部の上側に位置する部位をトップカバー部とし、下側に位置する部位をボトムカバー部とし、前記トップカバー部および前記ボトムカバー部が設けられていない前記有効部の対向する一対の側面に位置する２つの部位をサイドカバー部としたときに、前記トップカバーと２つの前記サイドカバー部との境界部のそれぞれに、前記トップカバー部の他の部分よりも盛り上がった第１盛り上り部が設けられ、前記ボトムカバー部側の前記サイドカバー部間の幅が前記トップカバー部側の前記サイドカバー部間の幅よりも大きくなっている。 The chip-type electronic component of the present disclosure has an insulating portion and a conductor portion provided inside the insulating portion, and has an effective portion that exhibits electrical characteristics and an insulation arranged so as to surround the periphery of the effective portion. A chip-type electronic component having a component body having a sex cover portion, the portion of the cover portion located above the effective portion is the top cover portion, and the portion located below the effective portion is the bottom. When the top cover portion and the two portions located on the pair of opposite side surfaces of the effective portion, which are not provided with the top cover portion and the bottom cover portion, are used as the cover portion, the top cover portion and the two side surfaces are used as the side cover portion. Each of the boundary portions with the cover portion is provided with a first raised portion that is raised above the other portions of the top cover portion, and the width between the side cover portions on the bottom cover portion side is the top cover portion side. It is larger than the width between the side cover portions .
本開示のモジュールは、上記のチップ型電子部品が、基板上に、第１盛り上り部が面するように実装されているものである。 In the module of the present disclosure, the above-mentioned chip type electronic component is mounted on a substrate so that the first raised portion faces.
図１は、従来のチップ型電子部品を示す透視斜視図である。このチップ型電子部品Ｚは、部品本体１０１を主要部とする。ここで、主要部とは、チップ型電子部品の主たる機能を発現する部位であることを意味する。この場合、主たる機能とは、チップ型電子部品Ｚが、例えば、コンデンサであれば、主要部は静電容量を発現する部位となる。部品本体１０１は、絶縁部１０３と、この絶縁部１０３の内部に設けられた導体部１０５とを有する。部品本体１０１は、４つの側面１０１ａ、１０１ｂ、１０１ｃ、１０１ｄと、２つの端面１０１ｅ、１０１ｆとを有する。部品本体１０１の外観形状は略直方体状である。チップ型電子部品Ｚが小型化してくると、焼成収縮や焼成後のバレル研磨によって、その形状は、図１に示すように、チップ型電子部品Ｚを構成している６つの表面のうち、例えば、上面および下面が凸状に丸みを帯びた形状になってくる。図１では、部品本体１０１を構成している４つの側面１０１ａ、１０１ｂ、１０１ｃ、１０１ｄのうち、側面１０１ａおよび側面１０１ｃが凸状に湾曲した形状となっている。チップ型電子部品Ｚがこのような形状であると、実装時に基板の表面において安定しにくくなるため、位置ずれが発生しやくなる。本開示はこのような課題に対処したものであり、その目的は、実装時に位置ずれの少ないチップ型電子部品を提供することにある。
FIG. 1 is a perspective perspective view showing a conventional chip-type electronic component. The chip-type electronic component Z has a
以下、本開示のチップ型電子部品について、図２および図３を基に説明する。図２は、チップ型電子部品の一実施形態を示す透視斜視図である。図３は、図２におけるiii−iii線断面図である。 Hereinafter, the chip-type electronic components of the present disclosure will be described with reference to FIGS. 2 and 3. FIG. 2 is a perspective perspective view showing an embodiment of a chip-type electronic component. FIG. 3 is a cross-sectional view taken along the line iii-iii in FIG.
一実施形態のチップ型電子部品Ａは、部品本体１を主要部として含む。部品本体１は、電気特性を発現する有効部３と、有効部３の周囲を取り囲むように配置された絶縁性のカバー部５とを有する。有効部３は、絶縁部３ａと、この絶縁部３ａの内部に設けられた導体部３ｂとを有する。
The chip-type electronic component A of one embodiment includes a
カバー部５は、有効部３の周囲を取り囲むように配置されている。ここで、チップ型電子部品Ａにおいて対象となるカバー部５は、有効部３の周囲を取り囲んでいるカバー部５のうち、長方形状をした導体部３ｂの主面３ｂａに対向するように配置された２つのカバー部５と、導体部３ｂの長辺３ｂｂに対向するように配置された２つのカバー部５である。
The
具体的には、４つのカバー部５は、有効部３の上側に位置する部位をトップカバー部５ａ、有効部３の下側に位置する部位をボトムカバー部５ｂ、トップカバー部５ａおよびボトムカバー部５ｂが設けられていない有効部３の対向する一対の側面に位置する２つの部位がサイドカバー部５ｃ、５ｄとなる。
Specifically, in the four
このチップ型電子部品Ａでは、トップカバー部５ａと２つのサイドカバー部５ｂとの境界部５Ｂ１、５Ｂ２のそれぞれに、トップカバー部５ａの他の部分よりも盛り上がった第１盛り上り部５ｃＭａ、５ｄＭａが設けられている。この場合、第１盛り上り部５ｃＭａ、５ｄＭａは、トップカバー部５ａおよびボトムカバー部５ｂから突出している。
In this chip-type electronic component A, the first raised portion 5cMa, 5dMa that is raised above the other portion of the
言い換えると、第１盛り上り部５ｃＭａ、５ｄＭａの頂部は、上側のトップカバー部５ａの表面５ａａの最も高い部分よりも高い位置となる。また、第１盛り上り部５ｃＭａの高さと第１盛り上り部５ｄＭａの高さは近い方が良い。高さが近いとは、第１盛り上り部５ｃＭａとトップカバー部５ａの表面５ａａとの間の間隔ｈ１と、第１盛り上り部５ｄＭ
ａとトップカバー部５ａの表面５ａａとの間の間隔ｈ２との差が３μｍ以内であるものを言う。ここで、間隔ｈ１は、第１盛り上り部５ｃＭａとトップカバー部５ａとの境界部５Ｂ１からの高さとなる。間隔ｈ２は、第１盛り上り部５ｄＭａとトップカバー部５ａとの境界部５Ｂ２からの高さとなる。この場合、境界部５Ｂ１と境界部５Ｂ２とを結んだ線を基準にしても良い。
In other words, the top of the first raised portion 5cMa and 5dMa is located higher than the highest portion of the surface 5aa of the upper
The difference between a and the distance h2 between the surface 5aa of the
さらに、第１盛り上り部５ｃＭａの頂部の位置および第１盛り上り部５ｄＭａの頂部の位置は、サイドカバー部５ｃ、５ｄのそれぞれの側面から１０ｎｍ以上１５０μｍ以下の範囲にあるのが良い。この場合、導体部３ｂは、その外周部が第１盛り上り部５ｃＭａの頂部および第１盛り上り部５ｄＭａの頂部のそれぞれの位置まで広がっていてもよい。
Further, the position of the top of the first raised portion 5cMa and the position of the top of the first raised portion 5dMa are preferably in the range of 10 nm or more and 150 μm or less from the respective side surfaces of the
本開示のチップ型電子部品Ａによれば、当該チップ型電子部品Ａを基板上に設置したときにその安定性を高めることができる。図１に示した従来のチップ型電子部品Ｚは、チップ型電子部品Ｚの上面および下面が凸状に丸みを帯びた形状になっているため転がりやすい。そのため基板上に設置した際に位置ずれが生じやすい。 According to the chip-type electronic component A of the present disclosure, the stability of the chip-type electronic component A can be enhanced when the chip-type electronic component A is installed on a substrate. The conventional chip-type electronic component Z shown in FIG. 1 is easy to roll because the upper surface and the lower surface of the chip-type electronic component Z have a convexly rounded shape. Therefore, misalignment is likely to occur when installed on a substrate.
これに対し、本開示のチップ型電子部品Ａは、上記のように、チップ型電子部品Ａの両側に位置するトップカバー部５ａと２つのサイドカバー部５ｃ、５ｄとの境界部５Ｂ１、５Ｂ２のそれぞれに、トップカバー部５ａの他の部分よりも盛り上がった盛り上り部５ｃＭａ、５ｄＭａが形成されているため転がりにくい。このため、チップ型電子部品Ａを基板上に設置した際に、確率的に位置ずれが生じにくい。
On the other hand, the chip-type electronic component A of the present disclosure has the boundary portions 5B1 and 5B2 between the
またなお、図２および図３では、第１盛り上り部５ｃＭａ、５ｄＭａは、トップカバー部５ａ側に設けられた構造を示しているが、実際のチップ型電子部品Ａではトップカバー部５ａとボトムカバー部５ｂとを区別できない場合がある、このような構造の場合には、盛り上り部は、図２、図３におけるボトムカバー部５ｂ側に設けられていても良い。つまり、チップ型電子部品Ａとしては、ボトムカバー部５ｂと２つのサイドカバー部５ｃ、５ｄとの境界部５Ｂのそれぞれに、ボトムカバー部５ｂの他の部分よりも盛り上がった盛り上り部（この場合、図４、５に従えば、第２盛り上り部５ｃＭｂ、５ｄＭｂとなる。）が設けられていても良い。
Further, in FIGS. 2 and 3, the first raised portion 5cMa and 5dMa show a structure provided on the
チップ型電子部品Ａの有効部３を構成する絶縁部３ａの材質としては、セラミックスが良い。絶縁部３ａの材質がセラミックスであると、高い絶縁性に加えて、高い緻密性と機械的強度とを備えた部品本体１を形成できる。この場合、絶縁部３ａの材質は、チップ型電子部品Ａに求められる電気特性によって異なる。チップ型電子部品Ａが、例えば、コンデンサであれば、チタン酸バリウムなどの強誘電体が好適なものとなる。その他、チップ型電子部品Ａが圧電素子の場合はチタン酸ジルコン酸鉛が、チップ型電子部品Ａがインダクタの場合はフェライトが、抵抗部品の場合はアルミナなどがそれぞれ好適なものとなる。この場合、有効部３とカバー部５とは同じ組成の絶縁部３ａを適用しても良いが、有効部３が導体部３ｂを有する場合に、カバー部５との間の焼結性が近い方が良い。このため、有効部３とカバー部５との間で、絶縁部３ａを構成するセラミックスの結晶粒子のサイズまたは気孔率が異なるものにしても良い。
Ceramics is preferable as the material of the insulating
例えば、有効部３を構成する絶縁部３ａがカバー部５を構成する絶縁部３ａよりも緻密質（気孔率が低い）である場合には、有効部３を構成する絶縁部３ａの電気特性を高めることが可能になる。一方、有効部３を構成する絶縁部３ａがカバー部５を構成する絶縁部３ａよりも疎（気孔率が高い）な場合には、有効部３のヤング率を低くできるため、有効部３が機械的な変位を伴って駆動するようなチップ型電子部品Ａにおいて長期信頼性を向上できる。
For example, when the insulating
導体部３ｂとしては、絶縁部３ａに適用されるセラミックスの材質に依存する場合もあるが、銀またはパラジウムあるいはこれらの合金、もしくはニッケルまたは銅などの卑金属が良い。
The
図４は、チップ型電子部品の他の態様を示す透視斜視図である。図５は、図４におけるｖ−ｖ線断面図である。 FIG. 4 is a perspective perspective view showing another aspect of the chip-type electronic component. FIG. 5 is a sectional view taken along line vv in FIG.
上記した一実施形態のチップ型電子部品Ａの派生系として、図４および図５に示す他の態様のチップ型電子部品Ｂを挙げることができる。チップ型電子部品Ｂでは、有効部３の対向する一対の側面に位置する２つのサイドカバー部５ｃ、５ｄ側において、盛り上り部が下側のカバー部５ｂ側にも第２盛り上り部５ｃＭｂ、５ｄＭｂとして設けられている。
As a derivative system of the chip-type electronic component A of the above-described embodiment, the chip-type electronic component B of another aspect shown in FIGS. 4 and 5 can be mentioned. In the chip-type electronic component B, on the two
つまり、このチップ型電子部品Ｂは、２つのサイドカバー部５ｃ、５ｄ側のそれぞれ上側および下側の両方に、第１盛り上り部５ｃＭａ、５ｄＭａおよび第２盛り上り部５ｃＭｂ、５ｄＭｂを有する。
That is, the chip-type electronic component B has a first raised portion 5cMa, 5dMa and a second raised portion 5cMb, 5dMb on both the upper side and the lower side of the two
チップ型電子部品Ｂは、このように２つのサイドカバー部５ｃ、５ｄ側のそれぞれ上側および下側の両方に第１盛り上り部５ｃＭａ、５ｄＭａおよび第２盛り上り部５ｃＭｂ、５ｄＭｂが設けられているため、チップ型電子部品Ｂに形成された盛り上り部（第１盛り上り部５ｃＭａ、５ｄＭａ、第２盛り上り部５ｃＭｂ、５ｄＭｂ）が基板面に向く確率が高くなる。このため、チップ型電子部品Ｂはより安定した状態となりやすい。これによりチップ型電子部品Ｂもまた位置ずれがより少ない状態で実装することが可能になる。
The chip-type electronic component B is thus provided with the first raised portion 5cMa, 5dMa and the second raised portion 5cMb, 5dMb on both the upper side and the lower side of the two
図６は、チップ型電子部品のさらに他の態様を示す透視斜視図である。図７は、図６におけるｖii−ｖii線断面図である。 FIG. 6 is a perspective perspective view showing still another aspect of the chip type electronic component. FIG. 7 is a cross-sectional view taken along the line vii-vii in FIG.
チップ型電子部品Ｃは、図６および図７に示すように、トップカバー部５ａの表面５ａａが盛り上がった形状を成すものである。言い換えると、チップ型電子部品Ｃでは、トップカバー部５ａは、表面側に突出した第３盛り上り部５ａＭを有する。この場合、第３盛り上り部５ａＭの高さは、図７において符号ｈ５で示している。第３盛り上り部５ａＭの高さｈ５を測定する際も図３において説明した基準線を用いるのが良い。なお、図６および図７では、第３盛り上り部５ａＭがトップカバー部５ａ側に設けられた構造を示しているが、この場合、第３盛り上り部はボトムカバー部５ｂ側に設けられても良い。
As shown in FIGS. 6 and 7, the chip-type electronic component C has a shape in which the surface 5aa of the
図６、図７に示したように、トップカバー部５ａと２つのサイドカバー部５ｃ、５ｄとの境界部５Ｂに、第１盛り上り部５ｃＭａが設けられている場合に、同じ側に第３盛り上り部５ａＭが設けられていると、チップ型電子部品Ｃの表面５ａａも基板の表面に接触しやすくなる。これによりチップ型電子部品Ｃは基板との摩擦力が増加するため、基板上での位置ずれをさらに小さくすることができる。この場合、例えば、第１盛り上り部５ｃＭａとトップカバー部５ａの表面５ａａＣに設けられている第３盛り上り部５ａＭとは、第１盛り上り部５ｃＭａの方が第３盛り上り部５ａＭよりも高くなっているのが良い。第３盛り上り部５ａＭに比べて第１盛り上り部５ｃＭａの方が高くなっていると、チップ型電子部品Ｃがより転がりにくくなるため、実装時の位置ずれをより小さくすることができる。なお、第３盛り上り部５ａＭの高さｈ５と第１盛り上り部５ｃＭａ、５ｄＭａの高さ（ｈ１〜ｈ４）とが同じ高さになると、安定性が低下してくる場合がある。
As shown in FIGS. 6 and 7, when the first raised portion 5cMa is provided at the
図８は、チップ型電子部品のまたさらに他の態様を示す透視斜視図である。図９は、図８におけるiX−iX線断面図である。図８、図９に示したチップ型電子部品Ｄは、ボトムカバー部５ｂの表面５ｂｂの方も盛り上がった形状を成すものである。言い換えると、チップ型電子部品Ｄでは、トップカバー部５ａおよびトップカバー部５ｂの両方の表面５ａａ
、５ｂｂの中央部に第３盛り上り部５ａＭ、５ｂＭがそれぞれ設けられている。
FIG. 8 is a perspective perspective view showing still another aspect of the chip-type electronic component. FIG. 9 is a cross-sectional view taken along the line iX−iX in FIG. The chip-type electronic component D shown in FIGS. 8 and 9 has a shape in which the surface 5bb of the
Third raised portions 5aM and 5bM are provided in the central portion of 5bb, respectively.
トップカバー部５ａおよびボトムカバー部５ｂの表面５ａａ、５ｂｂに第３盛り上り部５ａＭ、５ｂＭがそれぞれ設けられている構造では、チップ型電子部品Ｄのトップカバー部５ａおよびボトムカバー部５ｂの両側で高い摩擦力を有するようになる。このため、チップ型電子部品Ｄが基板上に置かれた場合に、確率的にチップ型電子部品Ｄの位置ずれを少なくすることができる。これによりチップ型電子部品Ｂはどちらの向きに置かれた場合にも位置ずれの少ない状態で実装することが可能になる。
In a structure in which the third raised portions 5aM and 5bM are provided on the surfaces 5aa and 5bb of the
図１０は、図３に示したチップ型電子部品Ａの変形例を示す断面図である。図１０に示したチップ型電子部品Ｅは、サイドカバー部５ｃ、５ｄ間の幅がトップカバー部５ａ側とボトムカバー部５ｂとの間で異なっている。この場合、サイドカバー部５ｃ、５ｄ間の幅ｗ２はボトムカバー部５ｂ側の方がトップカバー部５ａ側の幅ｗ１よりも大きい。また、チップ型電子部品Ｅでは、ボトムカバー部５ｂ側の表面５Ｂａ（サイドカバー部５ｃからボトムカバー部５ｂを経てサイドカバー部５ｄに至る範囲）が下面側に向けて凸状に丸みを帯びた形状になっている。
FIG. 10 is a cross-sectional view showing a modified example of the chip-type electronic component A shown in FIG. In the chip-type electronic component E shown in FIG. 10, the width between the
図１０に示しているように、トップカバー部５ａ側に第１盛り上り部５ｃＭａ、５ｄＭａが設けられており、ボトムカバー部５ｂ側には、第２盛り上り部５ｃＭｂ、５ｄＭｂおよび第３盛り上り部５ｂＭなどの盛り上り部が設けられていない場合に、ボトムカバー部５ｂ側のサイドカバー部５ｃ、５ｄ間の幅ｗ２をトップカバー部５ａ側のサイドカバー部５ｃ、５ｄ間の幅ｗ１よりも大きくした場合には、ボトムカバー部５ｂ側の表面５Ｂａ（サイドカバー部５ｃからボトムカバー部５ｂを経てサイドカバー部５ｄに至る範囲）が下面側に向けて凸状に丸みを帯びた形状になっている場合でもボトムカバー部５ｂ側の幅ｗ２がトップカバー部５ａ側の幅ｗ１よりも広い分、チップ型電子部品Ｄを安定させて設置させることが可能になる。なお、ボトムカバー部５ｂ側の方のサイドカバー部５ｃ、５ｄ間の幅ｗ２をトップカバー部５ａ側のサイドカバー部５ｃ、５ｄ間の幅ｗ１よりも大きくした構造は、チップ型電子部品Ａに限らず、チップ型電子部品Ｂ〜Ｄにも同様に適用できる。
As shown in FIG. 10, the first raised portion 5cMa and 5dMa are provided on the
図１１は、有効部が積層構造体を成すチップ型電子部品を示す透視斜視図である。図１２は、図１１におけるXii−Xii線断面図である。図１１、図１２に示すチップ型電子部品Ｆは、有効部３が積層構造体の態様を採っている。つまり、チップ型電子部品Ｆを構成する有効部３は、絶縁部３ａが複数のセラミック層３ａａにより構成され、導体部３ｂが複数の内部電極層３ｂｂにより構成されている。言い換えると、有効部３はセラミック層３ａａと内部電極層３ｂｂとが交互に複数層積層された積層構造体を成している。なお、図１１には、内部電極層３ｂｂの層数が２層の積層構造体しか示していないが、上記したチップ型電子部品Ａ〜Ｅは、内部電極層３ｂｂの層数が数百層にも及ぶ多層型の有効部３を有するチップ型電子部品にも適用できるものとなる。
FIG. 11 is a perspective perspective view showing a chip-type electronic component in which the effective portion forms a laminated structure. FIG. 12 is a cross-sectional view taken along the line Xii-Xii in FIG. In the chip-type electronic component F shown in FIGS. 11 and 12, the
図１３は、部品本体の端部に外部電極を有するチップ型電子部品の態様を示す透視斜視図である。図１３に示したチップ型電子部品Ｇは、部品本体１の対向する端部１ａ、１ｂにそれぞれ外部電極７ａ、７ｂを有する。外部電極７ａ、７ｂは太い線で描いた部分となる。
FIG. 13 is a perspective perspective view showing an aspect of a chip-type electronic component having an external electrode at the end of the component body. The chip-type electronic component G shown in FIG. 13 has
このチップ型電子部品Ｇでは、例えば、第１盛り上り部５ｃＭａ、５ｄＭａが対向する外部電極７ａ、７ｂの方向に連なっている。第１盛り上り部５ｃＭａ、５ｄＭａが、対向する外部電極７ａ、７ｂの方向に連なっていると、チップ型電子部品Ｇは対向する外部電極７ａ、７ｂの方向にも転がりにくい形状となり、実装時の位置ずれをより少なくすることができる。この場合、対向する外部電極７ａ、７ｂの方向に連なっている第１盛り上り
部５ｃＭａ、５ｄＭａは、外部電極７ａの位置から外部電極７ｂの位置まで間で、トップカバー部５ａの表面５ａａから第１盛り上り部５ｃＭａの頂部までの高さが同じであるのが良い。ここで、高さが同じとは、ｈ６とｈ７との差が０．５μｍ以内である状態を言う。
In this chip-type electronic component G, for example, the first raised portions 5cMa and 5dMa are connected in the direction of the
図１３に示すようなチップ型電子部品Ｇの例としては、積層コンデンサ、積層型圧電素子、積層型インダクタ、積層型の抵抗素子を挙げることができる。なお、図１３には、部品本体１として、チップ型電子部品Ａの例を示したが、この態様は、これに限らず、符号Ｂ〜Ｆまでのチップ型電子部品にも同様に適用できる。図１４は、モジュールの一実施形態を示す外観斜視図である。図１４に示したモジュールＭは、上記したチップ型電子部品Ａ〜Ｇのうちの少なくとも１種のチップ型電子部品を符号Ｈで表すと、複数個のチップ型電子部品Ｈが基板１１上に実装されたものとなる。この場合、モジュールＭを構成する基板１１上に、上記したチップ型電子部品Ｈを用いると、実装時の位置ずれを小さくすることができる。これにより、チップ型電子部品Ｈ同士をより近接させて実装することが可能となり、実装密度の高いモジュールＭを得ることができる。この場合、実装されるチップ型電子部品Ｈとしては、同じ電気特性を示すチップ型電子部品Ｈが複数個実装される場合であっても良いし、この他、電気特性の異なるチップ型電子部品Ｈが複数個実装される場合となってもよい。さらに、図１４に示すように、半導体素子１３などの能動素子と混載される形態であっても良い。
Examples of the chip-type electronic component G as shown in FIG. 13 include a laminated capacitor, a laminated piezoelectric element, a laminated inductor, and a laminated resistance element. Although FIG. 13 shows an example of the chip-type electronic component A as the
次に、上記したチップ型電子部品の製造方法について、コンデンサを例にして説明する。なお、一実施形態のチップ型電子部品としては、コンデンサに限らず、圧電素子、インダクタおよび抵抗素子にも同様に適用できることは言うまでもない。 Next, the method for manufacturing the chip-type electronic component described above will be described using a capacitor as an example. Needless to say, the chip-type electronic component of one embodiment is not limited to a capacitor, but can be similarly applied to a piezoelectric element, an inductor, and a resistance element.
ここで説明するコンデンサの製造方法は、以下の３点以外は、コンデンサの慣用的な製造方法によって作製できる。この場合、導体ペーストとして、分散剤を添加して低粘度でも粘度特性としてチキソトロピー性を示すように調製したものを用いる。 The capacitor manufacturing method described here can be manufactured by a conventional capacitor manufacturing method except for the following three points. In this case, as the conductor paste, a paste prepared by adding a dispersant so as to exhibit thixotropy as a viscosity characteristic even at a low viscosity is used.
図１５は、コンデンサの製造工程の一部を示すものであり、セラミックグリーンシートの表面に導体パターンを形成した状態を示す斜視図である。図１６は、図１５のXVi-XVi
線断面図である。製造方法としての１点目は、セラミックグリーンシート２１の表面に導体ペーストを印刷して、矩形状の導体パターン２３を形成する際に、導体パターン２３の周縁部２３ｐの厚みｔ１を中央部２３ｃの厚みｔ２の１．１〜１．２倍となるように形成することである。
FIG. 15 shows a part of the manufacturing process of the capacitor, and is a perspective view showing a state in which a conductor pattern is formed on the surface of the ceramic green sheet. FIG. 16 shows the XVi-XVi of FIG.
It is a line sectional view. The first point as a manufacturing method is that when the conductor paste is printed on the surface of the ceramic
次に、図１７は、コンデンサの製造工程の一部を示すものであり、生の積層体を加圧する際の状態を示す断面図である。２点目は、生の積層体２５の盛り上り部２７を形成する側の表面に、硬度が低く、厚みの薄いゴム状シート２９を設置することである。符号３１は金属製の加圧板である。３点目は生の積層体を焼成して部品本体を作製する際の焼成条件である。焼成条件としては昇温速度を調整する。以下、実施例にて詳細に説明する。
Next, FIG. 17 shows a part of the manufacturing process of the capacitor, and is a cross-sectional view showing a state when the raw laminate is pressurized. The second point is to install a rubber-
以下のように、コンデンサを作製して特性評価を行った。まず、チタン酸バリウムに添加材を加えた誘電体粉末を準備した。次に、上記した誘電体粉末に有機ビヒクルを混合し調製したスラリーを用いてドクターブレード法によってセラミックグリーンシートを作製した。セラミックグリーンシートの厚みは１．１μｍに設定して作製した。 Capacitors were manufactured and their characteristics were evaluated as follows. First, a dielectric powder prepared by adding an additive to barium titanate was prepared. Next, a ceramic green sheet was prepared by a doctor blade method using a slurry prepared by mixing an organic vehicle with the above-mentioned dielectric powder. The thickness of the ceramic green sheet was set to 1.1 μm.
次に、セラミックグリーンシートの表面に導体パターンとして複数の内部電極パターンを形成してパターンシートを作製した。内部電極パターンを形成するための導体ペースト用の金属としてはニッケル粉末を用いた。導体ペーストを調製するための樹脂としてはエ
チルセルロースを用いた。エチルセルロースの添加量はニッケル粉末１００質量部に対して５質量部とした。溶媒としてはジヒドロターピネオール系溶媒とブチルセロソルブとを混合して用いた。また、チキソトロピー性を付与する添加材としてベタイン型の添加剤（花王製のカチオーゲン）をニッケル粉末１００質量部に対して０．５質量部添加した。内部電極パターンの厚みは０．８μｍに設定して形成した。
Next, a plurality of internal electrode patterns were formed as conductor patterns on the surface of the ceramic green sheet to prepare a pattern sheet. Nickel powder was used as the metal for the conductor paste for forming the internal electrode pattern. Ethyl cellulose was used as the resin for preparing the conductor paste. The amount of ethyl cellulose added was 5 parts by mass with respect to 100 parts by mass of nickel powder. As the solvent, a dihydroterpineol solvent and a butyl cellosolve were mixed and used. Further, as an additive for imparting thixotropy, a betaine-type additive (Kao's catiogen) was added in an amount of 0.5 part by mass with respect to 100 parts by mass of nickel powder. The thickness of the internal electrode pattern was set to 0.8 μm and formed.
次に、作製したパターンシートを３００層積層してコア積層体を作製した。次いで、コア積層体の上面側および下面側にセラミックグリーンシートをそれぞれ重ねて母体積層体を作製した。このとき、表１の試料Ｎｏ．２〜５については、ゴム状シートとして、厚さ１ｍｍ、硬度１０のシリコンゴムを用いた。この後、母体積層体を切断してコンデンサ本体の成形体を作製した。 Next, 300 layers of the produced pattern sheets were laminated to prepare a core laminate. Next, ceramic green sheets were laminated on the upper surface side and the lower surface side of the core laminate, respectively, to prepare a base laminate. At this time, the sample No. of Table 1 For 2 to 5, silicon rubber having a thickness of 1 mm and a hardness of 10 was used as the rubber-like sheet. After that, the base laminate was cut to prepare a molded body of the capacitor body.
次に、作製したコンデンサ本体の成形体を焼成してコンデンサ本体を作製した。本焼成は、水素−窒素中、最高温度を１０８０℃に設定した条件で焼成した。この焼成にはローラーハースキルンを用いた。昇温速度は、表１に示した高速焼成の条件としては１０００℃／ｈを採用した。低速焼成時の条件としては３００℃／ｈを採用した。 Next, the molded body of the produced capacitor body was fired to produce a capacitor body. This firing was carried out under the condition that the maximum temperature was set to 1080 ° C. in hydrogen-nitrogen. A roller kiln was used for this firing. As the heating rate, 1000 ° C./h was adopted as the condition for high-speed firing shown in Table 1. 300 ° C./h was adopted as the condition at the time of low-speed firing.
次に、作製したコンデンサ本体に対して再酸化処理を行った。再酸化処理の条件は、窒素雰囲気中、最高温度を１０００℃に設定し、保持時間を５時間とした。 Next, the produced capacitor body was subjected to a reoxidation treatment. The conditions for the reoxidation treatment were that the maximum temperature was set to 1000 ° C. and the holding time was 5 hours in a nitrogen atmosphere.
得られたコンデンサ本体のサイズは、１ｍｍ×１ｍｍ×０．５ｍｍ、誘電体層の平均厚みは０．８μｍであった。内部電極層の平均厚みは０．６μｍであった。静電容量の設計値は１５μＦとした。作製した試料のうち、シリコンゴムを用いて作製した試料は、表面側に盛り上がり部が形成されていた。一方、ゴムシートを用いなかった試料（Ｎｏ．１）には、盛り上り部は形成されていなかった。これらの試料の中で、高速焼成により作製した試料Ｎｏ．２、３には、サイドカバー部側に第１盛り上り部が形成されていた。この場合、第１盛り上り部の高さ（ｈ１、ｈ２、ｈ３、ｈ４）は、平均で３μｍであった。なお、高速焼成の条件ではセラミックグリーンシートの焼成収縮が小さいため第２盛り上り部は形成されていない状態であった。一方、低速焼成により作製した試料Ｎｏ．４、５には、第１盛り上り部とともに第２盛り上り部が形成されていた。この場合、第１盛り上り部の高さ（ｈ１、ｈ２、ｈ３、ｈ４）は平均で３μｍであった。第２盛り上り部もその高さ（ｈ７）は平均で３μｍであった。これらの試料２〜５は、トップカバー部と２つのサイドカバー部との境界部のそれぞれに、トップカバー部の他の部分よりも盛り上がった第１盛り上り部が形成されており、内部電極層の外周部が第１盛り上り部の頂部の位置まで広がった状態であった。第１盛り上り部、第２盛り上り部および第３盛り上り部の形状の判定とその高さの測定は作製した試料の断面を観察することによって求め行った。
The size of the obtained capacitor body was 1 mm × 1 mm × 0.5 mm, and the average thickness of the dielectric layer was 0.8 μm. The average thickness of the internal electrode layer was 0.6 μm. The design value of the capacitance was 15 μF. Among the prepared samples, the sample prepared using silicone rubber had a raised portion formed on the surface side. On the other hand, the raised portion was not formed in the sample (No. 1) in which the rubber sheet was not used. Among these samples, the sample No. prepared by high-speed firing. In a few, the first raised portion was formed on the side cover portion side. In this case, the height of the first raised portion (h1, h2, h3, h4) was 3 μm on average. Under the conditions of high-speed firing, the firing shrinkage of the ceramic green sheet was small, so that the second raised portion was not formed. On the other hand, the sample No. prepared by low-speed firing. In 4 and 5, a second raised portion was formed together with the first raised portion. In this case, the height of the first raised portion (h1, h2, h3, h4) was 3 μm on average. The height (h7) of the second raised portion was 3 μm on average. In these
次に、コンデンサ本体を、盛り上り部を残す程度にバレル研磨した後、コンデンサ本体の両端部に外部電極ペーストを塗布し、８００℃の温度にて焼き付けを行って外部電極を形成した。外部電極ペーストは、Ｃｕ粉末およびガラスを添加したものを用いた。その後、電解バレル機を用いて、この外部電極の表面に順にＮｉメッキ及びＳｎメッキを形成してコンデンサを得た。 Next, the capacitor body was barrel-polished to the extent that a raised portion was left, and then external electrode paste was applied to both ends of the capacitor body and baked at a temperature of 800 ° C. to form an external electrode. As the external electrode paste, one to which Cu powder and glass were added was used. Then, using an electrolytic barrel machine, Ni plating and Sn plating were sequentially formed on the surface of the external electrode to obtain a capacitor.
次に、作製したコンデンサについて、リフロー前およびリフロー後における実装時の位置ずれ量を評価した。 Next, the amount of misalignment during mounting before and after reflow of the manufactured capacitor was evaluated.
図１８は、マウント後、リフロー前における電子部品の位置ずれ量の評価方法を示す平面模式図である。図１８における各符号は、４１：評価用ガラス基板、４３：基準パターン、Ｏ０：原点、ｙ：基準パターンのｙ軸、ｘ：基準パターンのｘ軸、ｄ：ｙ軸からのずれ量（幅）、θ：ｘ軸からのずれ角、４５：試料（チップ型電子部品）、となる。 FIG. 18 is a schematic plan view showing a method of evaluating the amount of misalignment of electronic components after mounting and before reflow. Each reference numeral in FIG. 18 is 41: a glass substrate for evaluation, 43: a reference pattern, O 0 : an origin, y: the y-axis of the reference pattern, x: the x-axis of the reference pattern, and d: the amount of deviation (width) from the y-axis. ), θ: deviation angle from the x-axis, 45: sample (chip-type electronic component).
評価用ガラス基板４１には、試料となるチップ型電子部品の規格（この場合、１００５型サイズ）に合う四角形状の基準パターン４３が形成されたガラス製の基板を用いた。マウント後の位置ずれ量は、四角形状の基準パターン４３の原点Ｏ０を基点としたｙ軸からの間隔のずれ量ｄの最大値、および原点Ｏ０を基点としたｘ軸からのずれ角θを測定した。図１８では、ずれ量ｄおよびずれ角θがいずれも正の値となる状態を示しているが、試料の配置によって、ずれ量ｄおよびずれ角θの少なくとも一方が負の値となる場合には、その絶対値を取るようにした。ずれ量ｄおよびずれ角θの測定にはレーザー顕微鏡を用いた。試料数は５０個とした。
As the
図１９は、リフロー後の実装時におけるチップ型電子部品の位置ずれ量の評価方法を示す平面模式図である。図１９における各符号は、４５：試料（チップ型電子部品）、４７：ＦＲ−４基板、４９：接続用電極、となる。図１９において、試料１〜４の中で試料３と試料４とが接触している状態であり、この場合、試料３および試料４が不良品としてカウントされる。リフロー後のずれ不良率は、隣接する試料同士が接触している個数を求め、全個数に対する割合から求めた。試料数は１００００個とした。この場合、試料であるチップ型電子部品は長手方向に１．０５ｍｍ、短手方向に０．５５ｍｍのそれぞれのピッチで配置する条件で実装した。リフロー後のずれの評価にもレーザー顕微鏡を用いた。
FIG. 19 is a schematic plan view showing a method of evaluating the amount of misalignment of the chip-type electronic component at the time of mounting after reflow. Each reference numeral in FIG. 19 is 45: sample (chip type electronic component), 47: FR-4 substrate, 49: connection electrode. In FIG. 19, the
リフロー後の実装時における電子部品の位置ずれ量の評価を行う際に、マウント時のノズル吸着性についても評価した。 When evaluating the amount of misalignment of electronic components during mounting after reflow, the nozzle adsorption property during mounting was also evaluated.
静電容量は、温度２５℃、周波数１．０ｋＨｚ、測定電圧を１Ｖｒｍｓとして測定した。試料数は各３０個とした。 The capacitance was measured at a temperature of 25 ° C., a frequency of 1.0 kHz, and a measurement voltage of 1 Vrms. The number of samples was 30 each.
表１から明らかなように、一実施形態の試料として作製した試料Ｎｏ．２〜５は、従来のチップ型電子部品の形状である試料Ｎｏ．１に比較して、マウント後のずれ量およびリフロー後のずれ量が小さく、また、ノズル吸着エラーも１．１％以下と低かった。 As is clear from Table 1, the sample No. prepared as the sample of one embodiment. Sample Nos. 2 to 5 are the shapes of conventional chip-type electronic components. Compared with No. 1, the amount of displacement after mounting and the amount of displacement after reflow were small, and the nozzle adsorption error was as low as 1.1% or less.
Ａ、Ｂ、Ｃ、Ｄ、Ｅ、Ｆ、Ｇ、Ｈ・・・・チップ型電子部品
Ｍ・・・・・・・・・・・・・・・・・・モジュール
１・・・・・・・・・・・・・・・・・・部品本体
３・・・・・・・・・・・・・・・・・・有効部
３ａ・・・・・・・・・・・・・・・・・絶縁部
３ａａ・・・・・・・・・・・・・・・・セラミック層
３ｂ・・・・・・・・・・・・・・・・・導体部
３ｂｂ・・・・・・・・・・・・・・・・内部電極層
５・・・・・・・・・・・・・・・・・・カバー部
５ａ・・・・・・・・・・・・・・・・・トップカバー部
５ａａ・・・・・・・・・・・・・・・・トップカバー部の表面
５ｂ・・・・・・・・・・・・・・・・・ボトムカバー部
５Ｂ１、５Ｂ２・・・・・・・・・・・・境界部
５ｃ、５ｄ・・・・・・・・・・・・・・サイドカバー部
５ｃＭａ、５ｄＭａ・・・・・・・・・・第１盛り上り部
５ｃＭｂ、５ｄＭｂ・・・・・・・・・・第２盛り上り部
５ａＭ、５ｂＭ・・・・・・・・・・・・第３盛り上り部
７ａ、７ｂ・・・・・・・・・・・・・・外部電極
１１・・・・・・・・・・・・・・・・・基板
A, B, C, D, E, F, G, H ... Chip type electronic component M ...
Claims (6)
を有する部品本体
を備えているチップ型電子部品であって、
前記カバー部のうち、前記有効部の上側に位置する部位をトップカバー部とし、下側に位置する部位をボトムカバー部とし、前記トップカバー部および前記ボトムカバー部が設けられていない前記有効部の対向する一対の側面に位置する２つの部位をサイドカバー部としたときに、
前記トップカバー部と２つの前記サイドカバー部との境界部のそれぞれに、
前記トップカバー部の他の部分よりも盛り上がった第１盛り上り部が設けられ、
前記ボトムカバー部側の前記サイドカバー部間の幅が前記トップカバー部側の前記サイドカバー部間の幅よりも大きくなっているチップ型電子部品。 A component body having an insulating portion and a conductor portion provided inside the insulating portion, and having an effective portion that exhibits electrical characteristics and an insulating cover portion arranged so as to surround the periphery of the effective portion. It is a chip-type electronic component equipped with
Of the cover portions, the portion located above the effective portion is the top cover portion, the portion located below the effective portion is the bottom cover portion, and the top cover portion and the effective portion without the bottom cover portion are not provided. When two parts located on a pair of opposite side surfaces are used as side cover parts,
At each of the boundary portions between the top cover portion and the two side cover portions,
A first raised portion that is raised more than the other parts of the top cover portion is provided.
A chip-type electronic component in which the width between the side cover portions on the bottom cover portion side is larger than the width between the side cover portions on the top cover portion side.
前記ボトムカバー部の他の部分よりも盛り上がった第２盛り上り部が設けられている、請求項１に記載のチップ型電子部品。 At each of the boundary portions between the bottom cover portion and the two side cover portions,
The chip-type electronic component according to claim 1, wherein a second raised portion that is raised above the other portion of the bottom cover portion is provided.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2019046823A JP2019046823A (en) | 2019-03-22 |
| JP6882122B2 true JP6882122B2 (en) | 2021-06-02 |
Family
ID=65812995
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| Application Number | Title | Priority Date | Filing Date |
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| JP2017164454A Active JP6882122B2 (en) | 2017-08-29 | 2017-08-29 | Chip electronic components and modules |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP6882122B2 (en) |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0621238U (en) * | 1992-08-13 | 1994-03-18 | 株式会社明電舎 | Chip parts |
| DE102007007113A1 (en) * | 2007-02-13 | 2008-08-28 | Epcos Ag | Multilayer component |
| JP2014216643A (en) * | 2013-04-22 | 2014-11-17 | サムソン エレクトロ−メカニックス カンパニーリミテッド． | Multilayer ceramic electronic component and board for mounting the same |
| JP6724321B2 (en) * | 2015-09-15 | 2020-07-15 | Tdk株式会社 | Laminated electronic components |
| JP6490024B2 (en) * | 2016-03-30 | 2019-03-27 | 太陽誘電株式会社 | Manufacturing method of multilayer ceramic electronic component |
-
2017
- 2017-08-29 JP JP2017164454A patent/JP6882122B2/en active Active
Also Published As
| Publication number | Publication date |
|---|---|
| JP2019046823A (en) | 2019-03-22 |
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| TRDD | Decision of grant or rejection written | ||
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